JPH03102436A - マイクロコンピュータ等の暴走検出装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野１ 本発明は、マイクロコンピュータ等の暴走検出装置（以
下、単に「暴走検出装置」という）に関し、特に、ウォ
ッチドッグタイマを用い、基本プログラムか１．−ｌユ
ーザプログラムに制御が渡ってから、一定時間内に制御
が基本プログラムに戻らなかった場合にこれを検出する
暴走検出装１１！ｔに関する。

〔従来の技術］ 第３図に、」二連の如き場合に用いられている、従来の
ウォッチドッグタイマを使用した暴走検出装置の構成例
を示す。ウォッチドッグタイマは、ある一定ｊリＪ間リ
セッ１〜信号が人力されないと、ＣＰＵに割り込みを発
生するものである。従って、正しいプログラムを実行中
は、上記ウォッチドッグタイマが割り込みを発生するよ
り短い間隔で、Ｃ　Ｐ　Ｕがリセット信号を出力するよ
うに、プログラム中に　Ｉ／Ｏ命令によりコマンドを挿
入することが必要である。

なお、上記従来技術に関しては、例えば、特開昭６４１
．４６４４号公報の記載が参考になる。

〔発明が解決しようとする課題〕

」二記従来技術は、ウォッチドッグタイマをリセッｌ・
するために、ＣＰＵがリセット信号を出力するよう、プ
ログラム中に　Ｉ／Ｏ命令によりコマンドをＪｉＴｔ人
する必嬰があるため、Ｉ／Ｏデコータを必要とする他、
プログラムに、タイマをリセッｌ・するための特別な命
令を組み込むことが必聖であり、物爪の上からも、プロ
グラムの右効利川の−［，からも、問題があった。

本発明は上記事情に鑑みてなされたもので、その目的と
するところは、従来の技術における上述の如き問題を解
ｔｉ’１　シ、より少ない物量で済み、かつ、プログラ
ムを有効利川可能とずる暴走検出装政を提供することに
ある。

〔課題を解決するための手段］ 本発明の上記目的は、基本プログラムからユーザプログ
ラムに制御か゛渡ってから、一定時Ｉ７ＪＩ内に制御が
基本プログラムに戻らなかった場合に、これを検出する
暴走検出装置において、プログラムを格納するメモリを
複数のエリアに分割するデコード回路と、該デコード回
路の出力を任意の組み合せで論理和する回路、および、
一定）９Ｊ間リセット信号か入力されない場合に割込み
を発生するタイマ回路を設けたことを特徴とする暴走検
出装置によって達成される。

［作用］ 本発明に係る暴走検，１］３装ｉｆ−Ｌにおいては、ｉ
ｆ，！Ｊ御がシステムエリアにある間は暴走はなく、制
御がシステムエリアからユーザエリアに移った時点で、
ウオッチドッグタイマによる監視を行えば良いことから
、制御がシステムエリアにある間は」二記ウォッチドッ
グタイマのリセットをマスクし、制御がシステムエリア
からユーザエリアに移った時点で、このマスクを外して
、上記ウォッチドッグタイマをスタートさせるようにし
て、構戒を簡素化したものである。

Ｃ実施例Ｊ 以下、本発明の実施例を図面に基づいて詳細に説明する
。

第１図は、本允明の一実施例を示す暴走検出装置のブロ
ック構成図である。図において、１０はＣＩ）Ｕ、２０
はメモリを示しており、メモｌ）２０は、システムエリ
アがＲＯＭＩ（２］）とＲＡＭ２（２４）、ユーザエリ
アがＲＯＭ２（２２）とＲ　Ａ．　Ｍ　１　（２３）の
四っ４ のエリアに分割されている。

また、３０はＣＰＵＩＯの出力を解説して、メモリ選択
信ｊ；，　３　１〜３４を、それぞれのメモリエリアに
苅応するように出力するデコーダ、４０は前述のウォッ
チドッグタイマ（以下、単に「タイマ」という）を示し
ており、５０は○Ｒ回路である。

上述の如く構成された本実施例の動作は、以下に示す如
く、ＣＰＵＩＯの制御がシステムを選択している間、す
なわち、上述のメモリ選択信跨が、３ｌおよび３４によ
り、メモリエリア２１と２４のＲＯＭ１とＲＡＭ２を選
択している間は、ＯＲ回路５ｏに入力される信号はキャ
ンセルされ、タイマ４ｏへのリセット信号は出力される
ことはない。

これに対して、ＣＰＵｌ．Ｏがシステムからユーザに制
御を移すと、タイマ４０は動作可能となる。この場合、
ユーザ゛エリアの実行時間が、タイマの割込み時間より
長くなれば、暴走と判定され、割込みが発ζｊ：ずるこ
とになる。

第２図に、上記タイマ４０のカウンタ値の変化を示す。

タイマ４０には、リセットにより初期値が与えられる。

そして、動作可能（非リセット状熊）の状態では、時間
の経過とともに、上記カウンタイ直が減算されて行き、
値がＯになると、ＣＰＵＩＯに１より込みを発生すると
いうことになる。

第２図の期１１Ｉ］　ｔ　，では： 動作問始から、ＣＰＵＩＯはシステムエリア（ＲＯＭＩ
またはＲ　Ａ　Ｍ　２　）を実行する。従って、タイマ
４０は、初ＪＣＩＩ　ａ＋’ｉを与えられる。

同期間ｔ２では ユーザエリア（ＲＯＭ２またはＲＡＭＩ）に制御が遷移
すると、タイマは減算を開始する。

同期間Ｌ。では： タイマの値がＯになる前に、ユーザエリアの実行が終了
し、システムエリアにリターンする。従って、ここでは
、タイマは再び初期値に初期化される。

同期問１，４では： 再びユーザエリアに制御が移る。通堂の正Ｊｉ（＝動作
では、タイマの｛ＩＩＬが０になる前に、ユーザ′エリ
タの尖行は終Ｊ′Ｌ／、システムエリアに制御が移るが
、ここでは、Ｃ　ｌ）　Ｕが暴走したために、タイマの
イ直かＯとなり、割込みが発〈１．．ずる（’Ａ　：１
１’＝’検，りｊ）。

同期間し。では， 割込みルーチンは、システムエリタに格納されているた
め、タイマは初１！Ｉｊ化される。

１ｉ−ｉｊ　ｌυｌｌｌｌｉ　ｌ；　．では：異常回復
処理後、次の動作に移る。

上記丈施例によれば、タイマをリセッ１・ずるためだけ
に用いる　丁／○デコーダを必要とせず゛、また、プロ
グラムにタイマをリセットするための特別な命令を組込
む必要がないため、物量が少なくて済むばかりでなく、
プログラムの有効利用を可能とする暴走検出装置を実現
できる効果がある。

」一記実施例においては、タイマとして減算カウンタを
用いたが、これに限らず、他の方式のカウンタのタイマ
を使用しても良いことは言うまでもないことである。ま
た、メ壬りの分″１ｌｔＩ数は、十記丈施例に示したも
のに限られるものではないことも、言うまでもないこと
である。

［発明の効果］ 以上、詳馴ｎに説明した如く、本発明によれば、基本プ
ログラムからユーザプログラムに制御が渡ってから、一
定時間内に制御が基本プログラムに戻らなかった場合に
、これを検出する暴走検出装置において、プログラムを
格納するメモリを複数のエリアに分割するデコード回路
と、該デコード回路の出力を任意の組み合せで論理和す
る回路、および、一定期間、リセット信号が入力されな
い場合に割込みを発生するタイマ回路を設けたことによ
り、より少ない物量で済み、かつ、プログラムを有効利
川可能とする暴走検出装置を実現できるという顕著な効
果を奏するものである。

【図面の簡単な説明】

第ｌ図は本発明の−実施例を示す暴走検出装置のブロッ
ク構成図、第２図はタイマのカウンタ値の変化を示す図
、第３図は従来のウオッチドッグタイマを使用した暴走
検出装置の構成例を示すブロック構成図である。 １０：ＣＰＵ、２０　　メモリ、２１と２４：システム
エリア、２２と２３・ユーザエリア、３０　　デコーダ
、３１〜３４：メモリ選択信号、４０　　ウオッチドッ
グタイマ、５０：○Ｒ同路。 第 １ 図

Claims (1)

【特許請求の範囲】
1. （１）基本プログラムからユーザプログラムに制御が渡
   ってから、一定時間内に制御が基本プログラムに戻らな
   かった場合に、これを検出するマイクロコンピュータ等
   の暴走検出装置において、プログラムを格納するメモリ
   を複数のエリアに分割するデコード回路と、該デコード
   回路の出力を任意の組み合せで論理和する回路、および
   、一定期間リセット信号が入力されない場合に割込みを
   発生するタイマ回路を設けたことを特徴とするマイクロ
   コンピュータ等の暴走検出装置。