JPS63223842A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPS63223842A JPS63223842A JP62057632A JP5763287A JPS63223842A JP S63223842 A JPS63223842 A JP S63223842A JP 62057632 A JP62057632 A JP 62057632A JP 5763287 A JP5763287 A JP 5763287A JP S63223842 A JPS63223842 A JP S63223842A
- Authority
- JP
- Japan
- Prior art keywords
- microprogram
- output
- register
- microinstruction
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 21
- 230000007257 malfunction Effects 0.000 abstract description 6
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプログラムで電子機器を制御する
マイクロプログラム制御装置に関するものである。
マイクロプログラム制御装置に関するものである。
第２図は従来のマイクロプログラム制御装置について説
明するためのものである。図において。
明するためのものである。図において。
Ｉｌｌはマイクロプログラムの実行順序をコントロール
するマイクロプログラムシーケンサ、 ｉ２＋ハマイク
ロプログラムを格納したマイクロプログラムメモリ、（
３）はマイクロプログラムメモ１月２）から読み出され
たマイクロインストラクションを取シ込むマイクロイン
ストラクションレジスタ、 ＋４）ｌｄマイクロインス
トラクションレジスタ（３）に取り込まれたマイクロイ
ンストラクションを解読し、制御信号を生成する制御回
路、（５）は制御回路（４）が生成した制御信号により
制御される。電子機器内の被制御回路である。
するマイクロプログラムシーケンサ、 ｉ２＋ハマイク
ロプログラムを格納したマイクロプログラムメモリ、（
３）はマイクロプログラムメモ１月２）から読み出され
たマイクロインストラクションを取シ込むマイクロイン
ストラクションレジスタ、 ＋４）ｌｄマイクロインス
トラクションレジスタ（３）に取り込まれたマイクロイ
ンストラクションを解読し、制御信号を生成する制御回
路、（５）は制御回路（４）が生成した制御信号により
制御される。電子機器内の被制御回路である。
次に動作について説明する。マイクロプログラムシーケ
ンサ）１）から出力されるアドレスによりマイクロプロ
グラムメモリ（２）から次に実行すべきマイクロインス
トラクションが読み比され１次のクロックによりマイク
ロインストラクションレジスタ（３）にセットされる。
ンサ）１）から出力されるアドレスによりマイクロプロ
グラムメモリ（２）から次に実行すべきマイクロインス
トラクションが読み比され１次のクロックによりマイク
ロインストラクションレジスタ（３）にセットされる。
マイクロインストラクションレジスタ（３）にセントさ
れたマイクロインストラクションは制御回路１４）によ
シ解読され、電子機器内の回路を制御するための制御信
号が生成される。
れたマイクロインストラクションは制御回路１４）によ
シ解読され、電子機器内の回路を制御するための制御信
号が生成される。
この制御信号によシミ子機器内の被制御回路（５）が制
御される。
御される。
またマイクロインストラクションレジスタ（３）にセッ
トされたマイクロインストラクションによりマイクロシ
ーケンサ（１）が制御され１次に実行すべきマイクロイ
ンストラクションのアドレスが出力される。このように
して、マイクロプログラムメモ１月２）から読み出され
たマイクロインストラクションが次々に実行され、電子
機器の制御が行なわれる。
トされたマイクロインストラクションによりマイクロシ
ーケンサ（１）が制御され１次に実行すべきマイクロイ
ンストラクションのアドレスが出力される。このように
して、マイクロプログラムメモ１月２）から読み出され
たマイクロインストラクションが次々に実行され、電子
機器の制御が行なわれる。
従来のこの種の装置は以上のような構成になっているの
で、マイクロプログラムメモリやマイクロインストラク
ションレジスタに故障が発生してぃても、故障の発生を
検知することができずに。
で、マイクロプログラムメモリやマイクロインストラク
ションレジスタに故障が発生してぃても、故障の発生を
検知することができずに。
誤ったマイクロインストラクションを解読し制御を行う
ので、電子機器が誤動作することになる。
ので、電子機器が誤動作することになる。
この発明は以上の問題点を解決するｔめになされたもの
であり、マイクロプログラムメモリおよびマイクロイン
ストラクションレジスタの故障を検知し、その故障によ
り電子機器が誤動作することのないマイクロプログラム
制御装置を提供するものである。
であり、マイクロプログラムメモリおよびマイクロイン
ストラクションレジスタの故障を検知し、その故障によ
り電子機器が誤動作することのないマイクロプログラム
制御装置を提供するものである。
この発明によるマイクロプログラム制御袋［ｔｆｌマイ
クロプログラムの実行とは無関係に動作するカウンタと
、このカウンタの出力とマイクロプログラムシーケンサ
の出力との内から一方を選択し。
クロプログラムの実行とは無関係に動作するカウンタと
、このカウンタの出力とマイクロプログラムシーケンサ
の出力との内から一方を選択し。
マイクロプログラムメモリのアドレスとして出力するセ
レクタと、前記カウンタの出力分解読するデコーダと、
マイクロインストラクションの内の有意レベルの信号の
数を積算する積算器と、この積算器の積算結果の期待値
を保持するレジスタと。
レクタと、前記カウンタの出力分解読するデコーダと、
マイクロインストラクションの内の有意レベルの信号の
数を積算する積算器と、この積算器の積算結果の期待値
を保持するレジスタと。
前記積算器の出力と前記積算結果の期待値を保持するレ
ジスタの出力とを比較する比較器とを備えたものである
。
ジスタの出力とを比較する比較器とを備えたものである
。
この発明においてはマイクロプログラムの実行とは無関
係にカウンタを順次カウントして行き。
係にカウンタを順次カウントして行き。
そのカウンタ出力の値のアドレスに対応したマイクロイ
ンストラクション全マイクロプログラムメモリから順次
読み出し、読み出されたマイクロインストラクションの
有意レベルの信号の数を積算器により積算し、積算のｉ
＃終結果と期待値とを比較することができる之め、マイ
クロプログラムメモリおよびマイクロインストラクショ
ンレジスタの故障を検知することができ９機器の誤動作
を回避することができる。
ンストラクション全マイクロプログラムメモリから順次
読み出し、読み出されたマイクロインストラクションの
有意レベルの信号の数を積算器により積算し、積算のｉ
＃終結果と期待値とを比較することができる之め、マイ
クロプログラムメモリおよびマイクロインストラクショ
ンレジスタの故障を検知することができ９機器の誤動作
を回避することができる。
第１図はこの発明の一実施例を示すものであり。
図においてＩｌｌ〜（５）は従来の装置と同一である。
（６１はマイクロプログラムの実行とは無関係に動作す
るカウンタ、（７）は前記カウンタ；６１の出力とマイ
クロプログラムシーケンサ「１）との内から一方を選択
し、マイクロプログラムメモリのアドレスとして出力す
るセレクタ、 １ＦＩｌｌ”ｆ前記カウンタ１６１の出
力を解読するデコーダ、 ＋９１ｆｌマイクロインスト
ラクシヨンレジスタ（３）の出力の内の有意レベルの信
号の数を積算する積算器、 ｏｎは前記積算器（９）の
積算結果の期待値を保持するレジスタ、 ａｎは前記積
算器（９）の出力と前記レジスタαｅの出力とを比較す
る比較器である。
るカウンタ、（７）は前記カウンタ；６１の出力とマイ
クロプログラムシーケンサ「１）との内から一方を選択
し、マイクロプログラムメモリのアドレスとして出力す
るセレクタ、 １ＦＩｌｌ”ｆ前記カウンタ１６１の出
力を解読するデコーダ、 ＋９１ｆｌマイクロインスト
ラクシヨンレジスタ（３）の出力の内の有意レベルの信
号の数を積算する積算器、 ｏｎは前記積算器（９）の
積算結果の期待値を保持するレジスタ、 ａｎは前記積
算器（９）の出力と前記レジスタαｅの出力とを比較す
る比較器である。
上記のように構成されたマイクロプログラム制御装置に
おいて、電子機器の動作に先立ち、カウンタ；６１が順
次カウントアンプされる。セレクタ（７）はカウンタ（
６１の出力を選択し、マイクロプログラムメモリ（２）
のアドレスとして出力し、そのアドレスに対応したマイ
クロインストラクションがマイクロプログラムメモ１月
２）から読み出されてマイクロインストラクションレジ
スタ（３）に取り込まれ。
おいて、電子機器の動作に先立ち、カウンタ；６１が順
次カウントアンプされる。セレクタ（７）はカウンタ（
６１の出力を選択し、マイクロプログラムメモリ（２）
のアドレスとして出力し、そのアドレスに対応したマイ
クロインストラクションがマイクロプログラムメモ１月
２）から読み出されてマイクロインストラクションレジ
スタ（３）に取り込まれ。
マイクロインストラクションの内の有意レベルの信号の
数が積算器（９）で積算される。カウンタ１６１がマイ
クロプログラムメモ１月２）の最終アドレスまでカウン
トされると、デコーダ（８）がそれを検知し。
数が積算器（９）で積算される。カウンタ１６１がマイ
クロプログラムメモ１月２）の最終アドレスまでカウン
トされると、デコーダ（８）がそれを検知し。
積算器（９）の出力と９期待値が保持されているレジス
タαωの出力が比較器συで比較され、一致するとセレ
クタ（７）ハマイクロプログラムシーケンサ（１）の出
力を選択してマイクロプログラムメモＩＪ ｉ２１ （
０７ドレスとして出力し、制御回路（４）はマイクロイ
ンストラクションの解読を行い、！子機器のｉ制御力１
開始される。マイクロプログラムメモリ（２）またはマ
イクロインストラクションレジスタ（３）に故障がある
と、積算器（９）の出力がレジスタ（１１の出力と一致
しな（なり、この場合には制御回路（４）はマイクロイ
ンストラクションの解読を開始しないので。
タαωの出力が比較器συで比較され、一致するとセレ
クタ（７）ハマイクロプログラムシーケンサ（１）の出
力を選択してマイクロプログラムメモＩＪ ｉ２１ （
０７ドレスとして出力し、制御回路（４）はマイクロイ
ンストラクションの解読を行い、！子機器のｉ制御力１
開始される。マイクロプログラムメモリ（２）またはマ
イクロインストラクションレジスタ（３）に故障がある
と、積算器（９）の出力がレジスタ（１１の出力と一致
しな（なり、この場合には制御回路（４）はマイクロイ
ンストラクションの解読を開始しないので。
電子機器は誤動作することはない。
この発明は以上のようなマイクロプログラム制御装置と
なっているので、マイクロプログラムメモリ又はマイク
ロインストラクションレジスタの故障を検知することが
可能であり、前記の故障による機器の誤動作を回避する
ことが可能となる。
なっているので、マイクロプログラムメモリ又はマイク
ロインストラクションレジスタの故障を検知することが
可能であり、前記の故障による機器の誤動作を回避する
ことが可能となる。
なお、上記実施例ではマイクロプログラムメモリの全領
域についての有意レベルの信号数の積算結果を比較する
場合について説明したが、マイクロプログラムメモリの
領域を複数のブロックに分割し、各ブロック毎の有意レ
ベルの信号数の期待値を保持するレジスタを備えて各ブ
ロック毎に積算結果と比較するように構成しても同様の
効果が期待できる。
域についての有意レベルの信号数の積算結果を比較する
場合について説明したが、マイクロプログラムメモリの
領域を複数のブロックに分割し、各ブロック毎の有意レ
ベルの信号数の期待値を保持するレジスタを備えて各ブ
ロック毎に積算結果と比較するように構成しても同様の
効果が期待できる。
以上のように、このマイクロプログラム制御装置はマイ
クロプログラムの実行とは無関係にマイクロプログラム
メモリおよびマイクロインストラクションレジスタの故
障を検知し、その故障による電子機器の誤動作を回避す
ることができるという効果がある。
クロプログラムの実行とは無関係にマイクロプログラム
メモリおよびマイクロインストラクションレジスタの故
障を検知し、その故障による電子機器の誤動作を回避す
ることができるという効果がある。
第１図はこの発明の一実施例を示す図、第２図は従来の
マイクロプログラム制御装置を示す図である。 図において、（１）はマイクロプログラムシーケンサ、
（２）はマイクロプログラムメモリ、 ＋３１Ｈマイク
ロインストラクシヨンレジスタ、 ＋４１１ｒｉ制御回
路。 ＋５＋ １ｄ被制御回路、１６１はカウンタ、 （７１
Ｖｉセレクタ。 ］８）はデコーダ、（９）は積算器、０〔はレジスタ、
α１）は比較器である。 なお、各図中同一符号は同一または相当部分を示す。
マイクロプログラム制御装置を示す図である。 図において、（１）はマイクロプログラムシーケンサ、
（２）はマイクロプログラムメモリ、 ＋３１Ｈマイク
ロインストラクシヨンレジスタ、 ＋４１１ｒｉ制御回
路。 ＋５＋ １ｄ被制御回路、１６１はカウンタ、 （７１
Ｖｉセレクタ。 ］８）はデコーダ、（９）は積算器、０〔はレジスタ、
α１）は比較器である。 なお、各図中同一符号は同一または相当部分を示す。
Claims (1)
- マイクロプログラムにより電子機器を制御するマイクロ
プログラム制御装置において、マイクロプログラムの実
行とは無関係に動作するカウンタと、前記カウンタの出
力およびマイクロプログラムの実行順序をコントロール
するマイクロプログラムシーケンサの出力との内から一
方を選択しマイクロプログラムメモリのアドレスとして
出力するセレクタと、前記カウンタの出力を解読するデ
コーダと、マイクロインストラクションの内の有意レベ
ルの信号の数を積算する積算器と、前記積算器の期待値
を保持するレジスタと、前記積算器の出力と前記期待値
を保持するレジスタの出力との値を比較する比較器とを
備えたことを特徴とするマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057632A JPS63223842A (ja) | 1987-03-12 | 1987-03-12 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62057632A JPS63223842A (ja) | 1987-03-12 | 1987-03-12 | マイクロプログラム制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63223842A true JPS63223842A (ja) | 1988-09-19 |
Family
ID=13061267
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62057632A Pending JPS63223842A (ja) | 1987-03-12 | 1987-03-12 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63223842A (ja) |
-
1987
- 1987-03-12 JP JP62057632A patent/JPS63223842A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5541943A (en) | Watchdog timer lock-up prevention circuit | |
| JPH02156334A (ja) | 情報処理装置 | |
| JPS63223842A (ja) | マイクロプログラム制御装置 | |
| JP2738141B2 (ja) | シングルチップマイクロコンピュータ | |
| JPS6363935B2 (ja) | ||
| JPS62156738A (ja) | プログラム制御装置 | |
| JPS63197245A (ja) | マイクロプログラム制御装置 | |
| JPS63197247A (ja) | マイクロプログラム制御装置 | |
| JPH0623953B2 (ja) | 演算制御方式 | |
| JPS61160155A (ja) | タイマ制御方式 | |
| JPS62197834A (ja) | マイクロプログラム制御装置 | |
| JPS63193260A (ja) | 疎結合マルチプロセツサシステムのホストプロセツサ監視方式 | |
| JPH0512013A (ja) | データ処理装置 | |
| JPS63197246A (ja) | マイクロプログラム制御装置 | |
| JPH0212426A (ja) | 中央演算処理装置 | |
| JPH04242413A (ja) | マイクロコンピュータ | |
| JPS6293734A (ja) | 情報処理装置 | |
| JPS62173541A (ja) | ブレ−クポイント制御方式 | |
| JPS6232509B2 (ja) | ||
| JPH08263324A (ja) | デバッグ容易化装置 | |
| JPH02141833A (ja) | 情報処理装置 | |
| JPH02294767A (ja) | マルチプロセッサシステムのｃｐｕ障害検出方式 | |
| JPS59123950A (ja) | プログラム制御装置 | |
| JPH03171335A (ja) | アドレス比較装置 | |
| JPS648381B2 (ja) |