JPH0251294B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はマイクロコンピユータ等のデイジタル
制御システムに利用されるデイジタル信号検出装
置に関するものである。

従来例の構成とその問題点 近年、マイクロコンピユータ等のデイジタル制
御システムの目ざましい発展により、機器の複雑
な制御を行なうことが可能となつている。またそ
れらのシステムの周辺装置も多種多様の方法が考
えられている。例えばテープデツキ、プレヤー等
のストツプ検出としてフオトトランジスタ、ホー
ル素子等によつて回転信号をデイジタル信号化し
た情報にしてマイクロコンピユータで制御する手
法が堤案されている。

以下、従来から堤案されているデイジタル信号
検出装置をそなえたシステム制御機器について説
明する。第１図Ａは従来から堤案されているデイ
ジタル信号検出装置を備えた最も簡単なシステム
構成図であり、１０１は主制御装置（例えばマイ
クロコンピユータ）、１０２はパラレル出力をラ
ツチできるシフトレジスタ、１０３は被制御装置
（例えばテープデツキのメカニズム）、１０４はリ
トリガタイプの単安定マルチバイブレータであ
る。以上のように構成されたデイジタル信号検出
装置について、以下その動作を説明する。

主制御装置１０１の出力端Ｂより被制御装置を
制御するためのシリアルデータがシフトレジスタ
１０２の入力端SIへ入力される。また、出力端Ｃ
よりはシフトレジスタ１０２のパラレル出力端Ｑ
１〜Ｑ４の状態をラツチするための制御信号がシ
フトレジスタ１０２の入力端STへ入力される。
また、出力端Ｅよりクロツク信号がシフトレジス
タ１０２のシリアルデータをシフトさせるための
信号としてシフトレジスタ１０２の入力端CKへ
接続されている。被制御装置１０３はシフトレジ
スタ１０２の出力端Ｑ１〜Ｑ４からのデータによ
つて制御される。例えばテープデツキのメカニズ
ムであればプランジヤ、モータ等に当たる。以上
のように構成された従来例での被制御装置１０３
を制御するための信号関係をタイミングチヤート
を用いて説明する。

第１図Ｂは被制御装置１０３に加えられるパラ
レル出力端Ｑ１〜Ｑ４のタイミングチヤートを示
すもので、主制御装置１０１の出力端Ｂよりシリ
アルデータ、出力端Ｃよりラツチパルス、出力端
Ｅよりクロツクパルスが出力される。シフトレジ
スタ１０２は、シリアルデータSIをクロツクパル
スの立上りで読み取る。（ここではＱ１〜Ｑ４が
それぞれHI、LO、LO、HIのデータとなつてい
る。）これらＱ１〜Ｑ４のデータが送られた後、
それらのデータをラツチするためにラツチパルス
STが伝送され、そのパルスの立上りにてＱ１〜
Ｑ４のデータがラツチされる。つまりＱ１，Ｑ４
がハイレベル、Ｑ２，Ｑ３がローレベルに保持さ
れる。これらＱ１〜Ｑ４を被制御装置１０３のモ
ータやプランジヤに接続すれば、モータやプラン
ジヤ等をON／OFF出来ることになる。なおSO
はシリアルデータSIをクロツクパルスCKの立上
りでシフトさせ、シリアルデータを複数の制御に
利用する際に、次段へデータを伝送するためのシ
リアルデータ出力端である。ここでは４ビツトの
データを４クロツクでシフトしており、CKの４
クロツク目がシリアルデータSIの最初のデータ
（ハイレベル）となつている（SOの最初の立上り
の位置）。また被制御装置１０３の出力端Ａより
検出したいデイジタル信号が出力される。このデ
イジタル信号はテープデツキ等ではフオトトラン
ジスタ等によるリール台の回転信号に当り、回転
中はハイ、ローをくり返しているデイジタル信号
である。この信号はリトリガタイプの単安定マル
チバイブレータ１０４のトリガ入力端子Ｇへ加え
られる。リトリガタイプの単安定マルチバイブレ
ータ１０４はトリガ入力端子Ｇに信号が加えられ
ているとき、出力端Ｈは常にハイ（もしくはロ
ー）を維持しており、単安定のパルス幅以上の期
間トリガが入力されないとき出力が変化するよう
な構成となつている。つまり検出したいデイジタ
ル信号が常に変化している時は、トリトガタイプ
の単安定マルチバイブレータ１０４の出力端Ｈは
変化せず、単安定マルチバイブレータのパルス幅
以上の期間トリガされないとき出力が変化して、
この出力端Ｈよりの信号が主制御装置１０１に伝
達され、状態の変化を知らせる（例えばテープデ
ツキであればストツプした）ことが出来るため、
主制御装置１０１より新たなデータを伝送して被
制御装置１０３を制御している。これらの動作を
タイミング図で表わすと第２図の様になる。第２
図中、２０１は検出したいデイジタル信号の出力
波形、２０２はリトリガタイプの単安定マルチバ
イブレータ１０４の出力波形である。第２図から
判断出来る様にトリガされている期間（２０１の
波形の立上り）はリトリガタイプ単安定マルチバ
イブレータ１０４の出力はハイレベルを保持して
おり、トリガされなくなつた後（２Ａ以降）は２
Ａから２Ｂまでの期間でリトリガタイプ単安定マ
ルチバイブレータ１０４のパルス幅のみ状態を保
持し、それ以降ロウレベルとなつて状態の変化が
わかる様になつている。

しかしながら上記構成では被制御装置１０３か
らのデイジタル検出信号がそれぞれの装置から主
制御装置１０１へ伝送されるため、複数の被制御
装置１０３を有するシステムとなつた場合、被制
御装置１０３の数だけデイジタル検出信号伝送ラ
インも必要となり、また主制御装置１０１の入力
ポート数も同様に必要となる。そのためシステム
の信頼性の低下、コストアツプ等の好ましくない
問題点を有していた。

発明の目的 本発明は上記従来の問題点を解消するもので、
シリアルデータと検出したいデイジタル信号とを
Ｄ型フリツプフロツプを用いて重畳することによ
り複数の被制御装置を簡単な構成で制御すること
のできるデイジタル信号検出装置を提供すること
を目的とするものである。

発明の構成 本発明は、セツト、リセツト端子を有するＤ型
フリツプフロツプと、２つの入力を有する第１、
第２のAND回路と、前記第１のAND回路の入力
の一方を反転させるインバータとを備えたデイジ
タル信号検出装置であり、前記Ｄ型フリツプフロ
ツプをタイミングパルスによつてリセツトセツト
フリツプフロツプ（以下Ｒ−Ｓフリツプフロツプ
と略す）として動作させ、その期間に検出したい
デイジタル信号の情報をＤ型フリツプフロツプの
出力に伝送してその内容によつて検出したいデイ
ジタル信号の状態を判別することができるように
構成したものである。

実施例の説明 第３図は本発明の一実施例におけるデイジタル
信号検出装置を備えたデイジタル制御システムの
構成図を示すものである。第３図において３０１
は主制御装置（例えばマイクロコンピユータ）、
３０２はシフトレジスタ、３０３は被制御装置、
３０４はデイジタル信号検出装置のブロツク図で
ある。なお３０１，３０２，３０３は従来例の構
成と同じものである。

前記デイジタル信号検出装置３０４のブロツク
図中の回路構成を第４図に示す。第４図中、４０
１はＤ型フリツプフロツプ、４０２，４０３は２
つの入力を有する第１、第２のAND回路、４０
４はインバータであり、前記第１、第２のAND
回路４０２，４０３の出力は前記Ｄ型フリツプフ
ロツプのセツト、リセツト端子Ｓ、Ｒへ接続され
ており、一方の入力端STにはそれぞれ主制御装
置３０１の出力端Ｃよりのタイミングパルスが加
えられ、他方の入力端には検出したいデイジタル
信号の正転及び反転した信号が加えられている。

以上のように構成された本実施例のデイジタル
信号検出装置について以下その動作を真理値表及
びタイミング図を用いて説明する。第５図は代表
的なセツト、リセツト端子を有するＤ型フリツプ
フロツプの真理値表である。この真理値表によつ
て動作するＤ型フリツプフロツプを用いた本実施
例の回路構成によつて得られるタイミング図を第
６図Ａに示している。

第６図ＡのＤは被制御装置３０３を制御するた
めのシフトレジスタ３０２のSOより出力された
シリアルデータ出力で従来例で説明した第１図Ｂ
のSOに当る。STはタイミングパルスで、このパ
ルスはシフトレジスタ３０２のパラレル出力Ｑ１
〜Ｑ４をラツチするための目的と、さらに被制御
装置３０３のＡより出力された検出したいデイジ
タル信号の状態を判明出来るようにした一定周期
でくり返しているパルスである。

Ｊは被制御装置３０３より出力された検出した
いデイジタル信号の状態、Ｓ、Ｒはそれぞれタイ
ミングパルスSTと検出したいデイジタル信号Ｊ
とAND出力及びタイミングパルスSTと検出した
いデイジタル信号Ｊの反転とのAND出力の各信
号、ＱはＤ型フリツプフロツプ４０１の出力デー
タを示している。

次にデータとデイジタル信号検出装置３０４と
の関係を示すタイミング図を第６図Ｂに示す。

第６図においてＤはシフトレジスタ３０２より
クロツクパルスCKによつてシフトされたデータ
SO、CKはデータSOを読み取るためのクロツク
パルス、STは被制御装置３０３へのパラレル出
力Ｑ１〜Ｑ４をラツチするためのパルス、Ｊは被
制御装置からの検出したいデイジタル信号、Ｓ、
ＲはＤ型フリツプフロツプ４０１のセツト、リセ
ツト入力信号、ＱはＤ型フリツプフロツプ４０１
の出力Ｑの状態を示したものである。

第５図の真理値表によればＤ型フリツプフロツ
プ４０１のＤ端子はクロツクパルスCKの立上り
でデータをＱに出力するようになつており、第６
図Ｂの例では初めの４クロツクの立上りでＤ（デ
ータ）をハイ、ロー、ロー、ハイと読取り、後ろ
の４クロツクではロー、ハイ、ロー、ローと読ん
でおり、Ｑの変化はクロツクパルスCKの立上り
で変化することがわかる。

次にＪとＳ、Ｒの関係であるが２つのAND入
力回路４０２，４０３及びインバータ４０４によ
り、STがハイレベルの期間のみＳ、Ｒへそれぞ
れパルスが加えられる。

第５図の真理値表によれば、Ｓがハイレベルに
なるとＱはハイレベル、Ｒがハイレベルになると
Ｑはローレベルにラツチされることがわかる。

ここで検出したいデイジタル信号Ｊとラツチパ
ルスSTの関係をみてみると、ラツチパルスSTが
ハイレベルの期間はＤ型フリツプフロツプはセツ
ト、リセツト型フリツプフロツプとなり、検出し
たいデイジタル信号Ｊがハイレベルの期間でラツ
チパルスSTがハイレベルの時はＱはハイレベル、
（１の期間）、検出したいデイジタル信号Ｊがロー
レベルの期間でラツチパルスSTがハイレベルの
時はＱはローレベル（２，３，４の期間）を保持
するため、ラツチパルスSTに同期してＱの状態
を調べれば、検出したいデイジタル信号を判定す
ることができる。

なお、ＱはＤ（データ）をクロツクパルスCKの
立上りにて出力するためデータがシフトしている
だけであるので、従続接続した際にデータが変わ
ることはない。例えば第６図ＡでのＪの状態が変
化しなくなつた時点（６以降）は被制御装置３０
３の検出信号が変化しなくなつた時であり、テー
プデツキ等ではリール台がストツプした状態であ
るということが判明出来る。

次に本発明の応用例を第７図に示す。第７図に
おいて、７０１は主制御装置、７１１〜７１Ｎは
シフトレジスタ、７２１〜７２Ｎは被制御装置、
７３１〜７３Ｎはデイジタル信号検出装置であ
り、第３図のシステムを縦続接続した形となつて
いるだけで、各ブロツクの働きは前記実施例で述
べたとおりである。ただし、被制御装置７２１が
Ｎ個になるため、データを伝送する際にデータ
１、データ２………データＮというように順番に
データを出し、かつ、検出したいデイジタル信号
もデータと同期して読み取る様にする必要があ
る。第８図にその際のタイミング図を示している
が、主制御装置７０１へ伝達される被制御装置７
２１〜７２Ｎのデイジタル情報はＦ端子へ入力さ
れる。主制御装置７０１に伝達されたＦのデータ
は、第８図に示すとおりであり、８１の部分が１
番目の検出したいデイジタル信号、８２の部分が
２番目、８ＮがＮ番目の検出したいデイジタル信
号のデータとなつて現われるため、１番目の情報
を知りたい場合は８１から次の８１になつたとき
にデータがどのように変化したかを比較すれば、
容易に信号の状態を知ることが出来る。

発明の効果 以上のように本発明によれば、セツト、リセツ
ト端子を有するＤ型フリツプフロツプを周期的に
Ｒ−Ｓフリツプフロツプとして動作され、その期
間に検出したいデイジタル信号の情報を読み取る
手法を取ることにより、検出したいデイジタル信
号を容易にかつ確実に知ることが出来る。また、
検出したいデイジタル信号をシリアルデータ伝送
方式でその内容を送ることが出来るため、複数の
検出したいデイジタル信号があつても、データラ
インの数を増やすことなく、全ての情報を知るこ
とが出来る優れたデイジタル信号検出装置を実現
出来る利点を有する。

【図面の簡単な説明】

第１図Ａは従来のデイジタル信号検出装置を備
えたシステム図、第１図Ｂは同被制御装置を制御
する信号関係のタイミング図、第２図はその検出
装置のタイミング図、第３図は本発明のデイジタ
ル信号検出装置を備えたシステムの一例を示すブ
ロツク図、第４図は同装置の要部の回路構成図、
第５図は同装置に使用したＤ型フリツプフロツプ
の動作説明図、第６図Ａは同システムのタイミン
グ図、第６図Ｂはデータとデイジタル信号検出装
置との関係を示すタイミング図、第７図は本発明
のデイジタル信号検出装置を用いたシステムの応
用回路図、第８図はそのシステムのタイミング図
である。 ４０１……Ｄ型フリツプフロツプ、４０２、４
０３……AND回路、４０４……インバータ。

Claims (1)

【特許請求の範囲】
1. １ セツト、リセツト端子を有するＤ型フリツプ
   フロツプと、２つの入力を有する第１、第２の
   AND回路を備え、前記AND回路の第１の出力を
   前記Ｄ型フリツプフロツプのセツト端子に接続す
   ると共に第２の出力を前記Ｄ型フリツプフロツプ
   のリセツト端子に接続し、前記第１、第２の
   AND回路のそれぞれの一方の入力にタイミング
   パルスを加え、前記第１のAND回路の他方の入
   力に検出すべきデイジタル信号を加え、かつ前記
   第２のAND回路の他方の入力に検出すべきデイ
   ジタル信号の反転信号を加えることにより前記Ｄ
   型フリツプフロツプに加えられるデータ信号と前
   記タイミングパルスに同期して検出すべきデイジ
   タル信号を重畳したシリアルデータ信号として伝
   送するように構成したことを特徴とするデイジタ
   ル信号検出装置。