JPH0239616A - 信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は信号処理を実行する装置に関する。

〔従来の技術〕

信号処理におしてはデータの幾何学変換やコンポリュー
７−ンフイルタといった処理が頻繁に現れる。これらの
うちコンポリューシロンフィルタ等に関してはデータそ
のものに対する演算が大部分を占めているが、幾何学変
換においてはデータだけでなくアドレスに対する演算も
大きな割合を占めている。

そこで一般に信号処理装置のアドレス生成部においては
、アドレスの数列を生成する回路に乗算。

加算といった演算回路を付加し、高速化を図っている。

〔発明が解決しようとする課題」 従来の装置においてに、データに対する演算を行う演算
部はデータバスに、アドレス生成部はアドレスバスに各
々接続されており、両者は完全に分離されている。従っ
て幾何学変換のようにアドレス演算量が大きな処理を高
速に実行するには、アドレス生成部にも演算部と同様の
演算回路を付加する必要があり、ハードフェア量が膨大
になりていた。このように従来の信号処理装置には解決
すべき課題があった。

そこで本発明の目的は、ハードウェア規模を着しく拡張
することなしに、データ演算だけでなく幾何学変換など
演算量の多いアドレス演算を高速に実行でき信号処理装
置を提供することにある。

ｃａｍを解決するための手段〕 本発明の装置は、 メモリと演算部と前記メモリのアドレス生成部を含んで
構成される信号処理装置でありて、前記アドレス生成部
が、 前記メモリからの読み出しデータまたは前記演算部の出
力結果を入力し、これより一部のビットを取り出して出
力するビット取り出し回路と、外部から与えられる複数
のパラメータ信号を各々入力し、前記ビット取り出し回
路の出力信号との間で１つを選択し、出力する複数のマ
ルチプレクサと。

前記各マルチプレクサの出力信号を各々保持するパラメ
ータレジスタファイルと、 前記各パラメータレジスタファイルの出力信号を入力し
、数列を生成する数列生成回路と、前記ビット取り出し
回路と前記マルチプレクサと前記パラメータレジスタフ
ァイルに対するマイクロコードを予め格納し、外部から
入力される信号をアドレスとしてこれを読み出すマイク
ロコードメモリと、 前記マイクロコードメモリの出力信号を保持し。

前記ビット取り出し回路に対するビットの指定信号と前
記各マルチプレクサに対する選択信号と前記各パラメー
タレジスタファイルに対するＲ／Ｗ切り換え信号及びレ
ジスタの選択信号とを出力するマイクロコードレジスタ
とを含んで構成されることを特徴とする。

〔作用〕

本発明の装置においては、アドレス計算のうち数列生成
のためのパラメータの計算を演算部において実行する。

この結果を演算部からアドレス生成部へ入力すると、ビ
ット取り出し回路がその入力データから特定のビットを
取り出し、結果をパラメータレジスタファイルを経て数
列生成回路に設定することができる。このときビット取
り出し回路において取り出すべきビットの選択や、設定
すべきパラメータの選択などはマイクロコードにより制
御される。

〔実施例〕

第１図は本発明の信号処理装置の一実施例を示すブロッ
ク図であり、第２図は第１図において１モジユールとし
て含まれるアドレス生成部１０の詳細を示すブロック図
である。以下第２図を参照して、アドレス生成部１０の
説明を行う。ここでは数列生成回路２７への設定パラメ
ータを初期値。

増分値、生成個数の３つとしている。

マイクロコードメモリ２８には、あらかじめビット取り
出し回路２０．マルチプレクサ２１，２２゜２３、パラ
メータレジスタファイル２４，２５．２６に対するマイ
クロコードを格納し、外部からの入力信号１０４をアド
レスとしてこれを読み出し、信号１１３として出力する
。

マイクロコードレジスタ２９は信号１１３の値を保持し
、ビット取り出し回路２０、マルチプレクサ２１．２２
．２３、　　パラメータレジスタファイル２４．２５．
２６　　に対して、各々マイクロコードを出力する。

ビット堆り出し回路２０は、入力信号１００のウチ、マ
イクロコードレジスタ２９からの信号１２３により指定
されるビットを取り出し、信号１０５として出力する。

第３図はこのモジュールの動作例を示す図であり、以下
第３図を参照して説明を行う。

これは８ビツトデータを入力して４ビツトデータを出力
する例であり、入力データの各ビットを上位から順にｂ
７．　ｂ、、　ｂｓ、　ｂ、、　ｂｓ、　ｂ、。

ｂ！、ｂｅとする。ビットの指定は例えば出力側の上位
ビットから順に選択するビットの番号を、信号１２３に
よって与える。第３図のように信号１２３の匝が”２３
６７”であれば、出力データの各ビットは上位から順に
す、、　ｂｓ　、　ｂｅ　、　ｂ、　　となる。これに
より特定のビットの取り出し、バイト反転、ビットリバ
ース等が可能となる。

再び第２図を参照してアドレス生成部ｌＯの説明を続け
る。

マルチプレクサ２１は外部より入力される信号１０１と
、ビット取り出し回路２０の出力信号１０５のうち１つ
を、マイクロコードレジスタ２９からの信号１１４によ
り選択し信号１０６として出力する。

同様にマルチプレクサ２２は外部より入力される信号１
０２と、ビット取り出し回路２０の出力信号１０５のう
ち１つを、マイクロコードレジスタ２９からの信号１１
５により選択し信号１０７として出力する。

同様にマルチプレクサ２３は外部より入力される信号１
０３と、ビット取り出し回路２０の出力信号１０５のう
ち１つを、マイクロコードレジスタ２９からの信号１１
６により選択し信号１０８として出力する。

パラメータレジスタファイル２４はＲ／Ｗの指定を行う
信号１１７とレジスタの選択を行う信号１１８　＆マイ
クロコードレジスタ２９から入力し、マルチプレクサ２
１の出力信号１０６の書き込み、または信号１０９への
値の読み出しを行う。ここには数列生成回路２７の設定
パラメタのうち、アドレスの初期値を格納する。

パラメータレジスタファイル２５はＲ／Ｗの指定を行う
信号１１９とレジスタの選択を行う信号１２０をマイク
ロコードレジスタ２９から入力し、マルチプレクサ２２
の出力信号１０７の書き込み、または信号１１０への値
の読み出しを行う。ここには数列生成回路２７の設定パ
ラメタのうち、アドレスの増分値を格納する。

パラメータレジスタファイル２６はＲ／Ｗの指定を行う
信号１２１とレジスタの選択を行う信号１２２　ｔ−マ
イクロコードレジスタ２９から入力し、マルチプレクツ
”２３の出力信号１０８の誓き込み、または信号１１１
への値の読み出しを行う。ここには数列生成回路２７の
設定パラメタのうち、アドレスの生成個数を格納する。

数列生成回路２７はパラメータレジスタファイル２４，
２５．２６の各出力信号１０９，１１０，１１１を入力
としてアドレス数列を生成し、信号１１２として出力す
る。

次に第１図を参照して、本発明の信号処理装置の一実施
例の説明を行う。第１図の信号処理装置は信号１００に
対してメモＩ）　ｌ　１と演算部１２とがバス接続され
た例である。

モアエール１０は第２図に拝細回路を示したアドレス生
成部であり、外部からの信号１０１，１０２゜１０３．
１０４及び内部のデータフ１ス１００を入力としてアド
レスを生成し、信号１１２として出力する。

メモリ１１は信号１１２をアドレスとしてアクセスされ
、信号１００に対しデータの読み出し／書き込みを行う
。

演算部１２は人力信号１００に対する演算を実行し、そ
の結果を再び信号１００へ出力する。ここではデータに
対する演算だけでなく、アドレス演算のうち第２図の数
列生成回路２７のパラメータの計３１！等も実行する。

このように信号１００として、メモリ１１や演算部１２
の出力結果を本発明の回路１０に入力することにより、
さきほど第２図において説明したような動作か可能とな
る。

次に画偉データのアフィン変換を例にとって動作の説明
を行う。アフィン変換におけるアドレス演算は一般に次
のように表される。

Ｘ＝ａｘ　＋ｂｙ　＋　ｃ　　　（ｌａ）Ｙ＝ｄｘ　　
＋　　ｅｙ　　＋　　ｆ　　　　　（ｌｂ）（”＊ｙ）
がデスティネーション画像、（Ｘ、　Ｙ　”）がそれに
対応するノース画像の２次元アドレスを表す。このとき
デスティネーションアドレス（ｘ＋１゜ｙＬ（ｘ、ｙ＋
ｔ）のｉｉｉ素に対応するソースアドレスを各々（Ｘヨ
、ＹＨ）、（ＸＵ、ＹＵ）とおくと、（ＸＨ，ＹＨ）＝
（Ｘ、Ｙ）＋（ａ、ｄ）　　　（２ａ）（Ｘ　ｔｒ　、
　Ｙ　Ｔ７　）　＝（Ｘ、　Ｙ　）　＋（ｂ　、　ｅ　
）　　　（２ｂ　）となる。従ってデスティネーション
アドレス（Ｘ。

ｙ）をラスタ走査により生成する場合、Ｘ方向に１画素
移動する場合は増分（ａ、　ｄ　）を、ｙ方向に１画素
移動する場合は増分（ｂ、　ｅ　）を凧積加算すればソ
ースアドレスを得ることができる。このアドレス演算ｌ
よ、演算のワード長が十分ＶＣ長く桁上げの影響がなけ
れば、２次元アドレス（Ｘ、Ｙ）Ｌ−そのまま１ワード
の上位側と下位側として並列に演算することができ、処
理が高速化される。この式（２ａ、）（２ｂ）の演算を
演算部１２において実行し、その結果は信号１００へ出
力される。

以下に第１図を参照して、更に近傍画素のアドレスを生
成する方法について説明を行う。ここでアドレス演算に
おいては一般に増分値が小数点以下の数値を含むことか
ら、信号１００の値にも小数点以下の数値が含まれてい
る。従って最も近傍の画素のアドレスを求めるためには
、信号１００の値の上位ワード、下位ワードについて各
々最も近い整数値を求めればよい。またキュービックコ
ンポリューシ、ンに代表されるような補間を実行する場
合は、あらかじめ補間係数のテーブルをメモリ上に設定
しておく。信号１００の値からはその上位ワード、下位
ワードにおける小数点以下のビットを取り出し、各々を
信号１０５より出力する。これらをアドレスとしてテー
ブルルックアップを実行すれば、各方向に関する補間係
数が得られる。

近傍画素のアドレスを生成する場合は、まず初期設定と
してあらかじめ以下を実行する。パラメータレジスタフ
ァイル２６に対しては、外部からマルチプレクサ２３を
経て生成個数（近傍画素数）を入力しておく。パラメー
タレジスタファイル２５に対しても、外部からマルチプ
レクサ２２を経て、増分値Ｏ９±１．±Ｌ、・・・　（
Ｌは画像の折り返し長を表す）といったパラメータを生
成個数分だけ格納しておく。また信号１ｏｏの上位置下
位ワードのうち整数部に該当するビットの番号を、信号
１２３からビット取り出し回路２ｏに対して与えておく
。

次に信号１００がビット取り出し回路２ｏに入力される
と、指定されたビットが信号１０５として出力される。

この値をマルチプレクサ２１を経てパラメータレジスタ
ファイル２４に格納し、アドレスの初期値とする。以上
全てのパラメータが各パラメータレジスタファイルに設
定された後に、数列生成回路２７を起動すれば、信号１
１２として近傍画素のアドレスを得ることができる。但
しこのとき１画素分のアドレス生成に同期して、信号１
０４を入力してマイクロコードを読み出し、信号１２０
によりパラメータレジスタファイル２５の読み出すレジ
スタの番号を切り換えることにより、アドレス増分値の
制御を行う。

〔発明の効果〕

以上説明したように本発明の信号処理装置により、アド
レス生成のパラメータの計算は演算部において実行され
るから、アドレス生成部に演算回路のような大規模ハー
ドウェアを付加することなく、アフィン変換における近
傍画素のアドレス計算や、テーブルルックアップを用い
た補間係数の読み出しなど、アドレス演算量が大きな処
理を高速に実行することができる。

【図面の簡単な説明】

＠１図は本発明である信号処理装置の一実施例を示すブ
ロック図、第２図は第１図の実施例におけるアドレス生
成部の詳細を示すブロック図、第３図は第２図における
ビット取り出し回路２ｏの入出力を例示する図である。 １０・・・・・・アドレス生成部、１１・・・・・・メ
モリ、１２・・・・・・演算部、２０・・・・・・ビッ
ト取り出し回路、２１、２２．２３・・・・・・マルチ
プレクサ、２４．２５゜２６・・・・・・パラメータレ
ジスタファイル、２７・・・・・・数列生成回路、２８
・・・・・・マイクロコードメモリ、２９・・・・・・
マイクロコードレジスタ。 代理人　弁理士　　本　庄　伸　介

Claims (1)

1. 【特許請求の範囲】 メモリと演算部と前記メモリのアドレス生成部とを含ん
   で構成される信号処理装置において、前記アドレス生成
   部が、 前記メモリからの読み出しデータまたは前記演算部の出
   力結果を入力し、これより一部のビットを取り出して出
   力するビット取り出し回路と、外部から与えられる複数
   のパラメータ信号を各々入力し、前記ビット取り出し回
   路の出力信号との間で１つを選択し、出力する複数のマ
   ルチプレクサと、 前記各マルチプレクサの出力信号を各々保持するパラメ
   ータレジスタファイルと、 前記各パラメータレジスタファイルの出力信号を入力し
   、数列を生成する数列生成回路と、前記ビット取り出し
   回路と前記マルチプレクサと前記パラメータレジスタフ
   ァイルに対するマイクロコードを予め格納し、外部から
   入力される信号をアドレスとしてこれを読み出すマイク
   ロコードメモリと、 前記マイクロコードメモリの出力信号を保持し、前記ビ
   ット取り出し回路に対するビットの指定信号と前記各マ
   ルチプレクサに対する選択信号と前記各パラメータレジ
   スタファイルに対するＲ／Ｗ切り換え信号及びレジスタ
   の選択信号とを出力するマイクロコードレジスタとを含
   むことを特徴とする信号処理装置。