JPH0235880A - 電子的時間軸補正装置 - Google Patents
電子的時間軸補正装置Info
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- Signal Processing For Digital Recording And Reproducing (AREA)
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- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記録再生装置に関し、特にデジタル技術を用い
てテレビジョン信号を記録及び再生する装置に関する。
てテレビジョン信号を記録及び再生する装置に関する。
テクノロジーの絶え間ない発達はテレビ放送局で現在用
いられている装置に多くの変化を与えるに至っている。
いられている装置に多くの変化を与えるに至っている。
最も最近の変化の一つは、商用放送テレビ局の操作の多
くの面で写真技術から磁気媒体が使われるようになった
ことである。例えば、放送される特作品はフィルムから
ではなく磁気テープから作られており、テレビ局のニュ
ース部ではニュース番組の映倫を作るのに、次第にフィ
ルムカメラの使用からビデオ記録システムに変わって来
ている。更に、多くの放送局では移動送信機を使用して
おシ、現地の映像を直接放送したシ、現地の映像を放送
局に送ってそのまま放送したシ、ビデオテープに記録し
、編集し、後に放送するために用いる。これらの技術の
利点は、写真フィルムの使用と比較して、取扱いやすく
、柔軟性があシ、処理が早いことであシ、更に必要でな
くなつた情報が記録されている磁気テープを再使用する
こともできる。
くの面で写真技術から磁気媒体が使われるようになった
ことである。例えば、放送される特作品はフィルムから
ではなく磁気テープから作られており、テレビ局のニュ
ース部ではニュース番組の映倫を作るのに、次第にフィ
ルムカメラの使用からビデオ記録システムに変わって来
ている。更に、多くの放送局では移動送信機を使用して
おシ、現地の映像を直接放送したシ、現地の映像を放送
局に送ってそのまま放送したシ、ビデオテープに記録し
、編集し、後に放送するために用いる。これらの技術の
利点は、写真フィルムの使用と比較して、取扱いやすく
、柔軟性があシ、処理が早いことであシ、更に必要でな
くなつた情報が記録されている磁気テープを再使用する
こともできる。
今日の商用テレビ局でいまだにフィルムがよく用いられ
るのは３５ミリフイルムを用いるテレシネという分野で
ある。テレシネはプログラム、コマーシャル、ニュース
等に用いられるビデオスチル画像を作成するのに、即ち
操作中ステル画像が用いられる時にはいつでも用いられ
る。平均的商用テレビ局では５５ミリフイルムのスライ
ドを約２０００〜５０００７アイル所有しているという
事実からテレシネの使用は広範囲であることが証明でき
よう。これらのファイルを全て維持するには、新しいス
ライドの導入、古くなったフィルムの廃棄、必要な時に
ただちに入手できるようにするだめの正確なインデック
スの維持等の煩わしい作業が必要である。一連のスライ
ドプログラムを組む場合、スライドファイルは人の手で
テレシネ部に運ばれ、清掃され、機械にかけられなけれ
ばならない。清掃作業をとってみても、はこシの粒子や
傷などによって、たとえ制作者が気をつけていても満足
のいく制作結果が得られないこともある。
るのは３５ミリフイルムを用いるテレシネという分野で
ある。テレシネはプログラム、コマーシャル、ニュース
等に用いられるビデオスチル画像を作成するのに、即ち
操作中ステル画像が用いられる時にはいつでも用いられ
る。平均的商用テレビ局では５５ミリフイルムのスライ
ドを約２０００〜５０００７アイル所有しているという
事実からテレシネの使用は広範囲であることが証明でき
よう。これらのファイルを全て維持するには、新しいス
ライドの導入、古くなったフィルムの廃棄、必要な時に
ただちに入手できるようにするだめの正確なインデック
スの維持等の煩わしい作業が必要である。一連のスライ
ドプログラムを組む場合、スライドファイルは人の手で
テレシネ部に運ばれ、清掃され、機械にかけられなけれ
ばならない。清掃作業をとってみても、はこシの粒子や
傷などによって、たとえ制作者が気をつけていても満足
のいく制作結果が得られないこともある。
更に、放送に使用した後、スライドは機械から取りだし
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものである。
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものである。
ビデオスチル画像を作成する装置として、テレシネ即ち
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、メチル画像のビデオ情報を磁気
媒体に記憶させるようにした記録再生装置に関するもの
である。本発明の装置は、磁気記憶媒体として一般的な
標準コンピュータディスク駆動装置を用い（後述するよ
うにある部分において変更を加えるが）、従ってスライ
ドに伴う多くの問題を解決することができる。スチル画
像は磁気媒体に記憶されるので、はこりや傷等による劣
化の問題は起こらない。更に、記録された情報は簡単に
処理できるので、同一のスチル画像を異なる場所で何人
かの操作員によって同時に用いることもできる。
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、メチル画像のビデオ情報を磁気
媒体に記憶させるようにした記録再生装置に関するもの
である。本発明の装置は、磁気記憶媒体として一般的な
標準コンピュータディスク駆動装置を用い（後述するよ
うにある部分において変更を加えるが）、従ってスライ
ドに伴う多くの問題を解決することができる。スチル画
像は磁気媒体に記憶されるので、はこりや傷等による劣
化の問題は起こらない。更に、記録された情報は簡単に
処理できるので、同一のスチル画像を異なる場所で何人
かの操作員によって同時に用いることもできる。
本発明の装置はメチル画像を記録再生するのに適用され
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸効化を変化させまたは変化させずに、記録再生
するように構成することもできる。
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸効化を変化させまたは変化させずに、記録再生
するように構成することもできる。
従って、本発明は特にテレビジョン信号を記録再生する
のに適用される改善された記録再生装置を提供すること
を目的とする。
のに適用される改善された記録再生装置を提供すること
を目的とする。
実施例の概略説明
第１〜３図に関連してよシ広く云えば、本発明は第１図
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７３を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７０のオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装置７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック７２中にある内部アクセス・ステーション７８の
ような多くのアクセス・ステーション装置を使用する１
人あるいはそれ以上の操作者によって制御される。必要
に応じて、ビデオモニタ７９、ベクトル及び「Ａ」オン
シロスコープがラック７２に示されるように使用されて
もよい。相制御スイッチ８１は内部アクセス・ステーシ
ョン７８の上方に設けられている。
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７３を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７０のオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装置７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック７２中にある内部アクセス・ステーション７８の
ような多くのアクセス・ステーション装置を使用する１
人あるいはそれ以上の操作者によって制御される。必要
に応じて、ビデオモニタ７９、ベクトル及び「Ａ」オン
シロスコープがラック７２に示されるように使用されて
もよい。相制御スイッチ８１は内部アクセス・ステーシ
ョン７８の上方に設けられている。
実施例装置は内部アクセス・ステーション７８又は遠隔
アクセス・ステーション７６を使用して操作者によ力制
御される。両ステーション共にキボードを有し、それは
数値キー及び機能キー及びバーと、３２文字表示器８２
を有し、表示器８２は使用時に機能動作を実行するため
に必要な情報の読出しを与えると共に、アドレスされて
いるあるスチルの識別に関する情報及び他の情報を表示
する。第２図に示された遠隔アクセス・ステーション７
６はそれぞれの遠隔アクセス・ステーションの代表的な
もので、好適実施例では７台までの遠隔アクセス・ステ
ーションを装置７０の制御のために使用できる。第１図
で８３として一般的に示されかつ第３図の拡大破断図で
も示される内部アクセス・ステーション・キーボードは
遠隔アクセス・ステーション（その機能キー数は少ない
。）よシもよシ大きな動作能力を有している。
アクセス・ステーション７６を使用して操作者によ力制
御される。両ステーション共にキボードを有し、それは
数値キー及び機能キー及びバーと、３２文字表示器８２
を有し、表示器８２は使用時に機能動作を実行するため
に必要な情報の読出しを与えると共に、アドレスされて
いるあるスチルの識別に関する情報及び他の情報を表示
する。第２図に示された遠隔アクセス・ステーション７
６はそれぞれの遠隔アクセス・ステーションの代表的な
もので、好適実施例では７台までの遠隔アクセス・ステ
ーションを装置７０の制御のために使用できる。第１図
で８３として一般的に示されかつ第３図の拡大破断図で
も示される内部アクセス・ステーション・キーボードは
遠隔アクセス・ステーション（その機能キー数は少ない
。）よシもよシ大きな動作能力を有している。
後述するように、キーボードは８４で一般的に示された
大きなキー群とキーボードの左側に示された小さなキー
群８５とを含んでいる。また、制御スイッチ８６は現に
使用されるスチルの不注意な消去の可能性を回避するた
め通常及び削除動作間を切換えるために設けられてもよ
い。
大きなキー群とキーボードの左側に示された小さなキー
群８５とを含んでいる。また、制御スイッチ８６は現に
使用されるスチルの不注意な消去の可能性を回避するた
め通常及び削除動作間を切換えるために設けられてもよ
い。
第４図に示される非常に簡略化されたブロック図に於い
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、とれは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる。選択されたデ
ィスク駆動器７５内に設けられたゲート回路は信号を選
択された駆動器に於いて記録させるようにする。１つ以
上のディスク駆動器７３が記録信号インターフェーフ回
路８９によって与えられるビデオ信号を記録するために
同時に選択されることもできる。スイッチ回路を信号イ
ンターフェース及び関連ゲート回路に代えて使用するこ
とができ、信号を記録すべきディスク・パック７５を有
する選択されたディスク駆動器にのみ記録信号処理回路
８８によって与えられる信号を供給するようにしてもよ
い。
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、とれは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる。選択されたデ
ィスク駆動器７５内に設けられたゲート回路は信号を選
択された駆動器に於いて記録させるようにする。１つ以
上のディスク駆動器７３が記録信号インターフェーフ回
路８９によって与えられるビデオ信号を記録するために
同時に選択されることもできる。スイッチ回路を信号イ
ンターフェース及び関連ゲート回路に代えて使用するこ
とができ、信号を記録すべきディスク・パック７５を有
する選択されたディスク駆動器にのみ記録信号処理回路
８８によって与えられる信号を供給するようにしてもよ
い。
再生時に、ディスク駆動器の１つからの信号は再生スイ
ッチ回路９０に与えられ、そのスイッチ回路はそれぞれ
がビデオ出力チャンネルを与える再生チャンネル９１０
１つに信号を与える。コンビニータ制御系９２は実施例
装置の種々の要素の全体動作を制御するために記録処理
回路、信号インターフェース及びスイッチ回路並びにデ
ィスク駆動器とインターフェースされ、かつ遠隔アクセ
ス・ステーション及ヒ内部アクセス・ステーションとも
インターフェースする。後述するように、ディスク・パ
ックがオンラインである即ちそれがディスク駆動器７３
の１つに物理的にロードされているならば、操作者はス
チルの記録に当って特定のディスクを選択することがで
きる。これに関して、実施例装置はそれが６４までの別
々のディスク・パック（その１つのみが任意に１つのデ
ィスク駆動器に配置されることができる）を識別するよ
うになっているためにディスク駆動器ではなくディスク
・パックをアドレスするということを理解すべきである
。従って、実施例装置が２つのディスク駆動器を持って
いる場合には、ただ２つのディスク・パックが１度にオ
ンラインせしめられることができる。操作者はスチルを
記録したい１つのディスク・パックのアドレスを入れる
ためアクセス・ステーション・キーボード８３を使用す
ることができ、選択したディスク・パックを装荷したデ
ィスク駆動器とのコンピュータの相互作用によシ、選択
されたオンライン・ディスク・パックに関して記録操作
を行なうことができる。同様に、操作者は１つのディス
ク駆動器のディスク・パックからスチル・フレームを再
生することができ、かつスチル・フレームを再生したい
再生チャンネルを定めることができる。
ッチ回路９０に与えられ、そのスイッチ回路はそれぞれ
がビデオ出力チャンネルを与える再生チャンネル９１０
１つに信号を与える。コンビニータ制御系９２は実施例
装置の種々の要素の全体動作を制御するために記録処理
回路、信号インターフェース及びスイッチ回路並びにデ
ィスク駆動器とインターフェースされ、かつ遠隔アクセ
ス・ステーション及ヒ内部アクセス・ステーションとも
インターフェースする。後述するように、ディスク・パ
ックがオンラインである即ちそれがディスク駆動器７３
の１つに物理的にロードされているならば、操作者はス
チルの記録に当って特定のディスクを選択することがで
きる。これに関して、実施例装置はそれが６４までの別
々のディスク・パック（その１つのみが任意に１つのデ
ィスク駆動器に配置されることができる）を識別するよ
うになっているためにディスク駆動器ではなくディスク
・パックをアドレスするということを理解すべきである
。従って、実施例装置が２つのディスク駆動器を持って
いる場合には、ただ２つのディスク・パックが１度にオ
ンラインせしめられることができる。操作者はスチルを
記録したい１つのディスク・パックのアドレスを入れる
ためアクセス・ステーション・キーボード８３を使用す
ることができ、選択したディスク・パックを装荷したデ
ィスク駆動器とのコンピュータの相互作用によシ、選択
されたオンライン・ディスク・パックに関して記録操作
を行なうことができる。同様に、操作者は１つのディス
ク駆動器のディスク・パックからスチル・フレームを再
生することができ、かつスチル・フレームを再生したい
再生チャンネルを定めることができる。
実施例装置は、４つの主たる動作状態のモード、即ち、
（１）記録／削除、（２）再生、（３）シーケンス・ア
ッセンブル、（４）シーケンス再生を有している。記録
及び再生動作が第６及び７図を参照して最初に記載され
る。これら図はディスク駆動器７３の１つに関連した記
録及び再生時の信号路の概略ブロック図をそれぞれ示す
。
（１）記録／削除、（２）再生、（３）シーケンス・ア
ッセンブル、（４）シーケンス再生を有している。記録
及び再生動作が第６及び７図を参照して最初に記載され
る。これら図はディスク駆動器７３の１つに関連した記
録及び再生時の信号路の概略ブロック図をそれぞれ示す
。
第６図の記録信号路のブロック図に於いて、複合ビデオ
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号より取り出される。入力段回路はまた後の再
生時に使用するための同期及び副搬送波信号をも再発生
し、従って、再発生された同期及び副搬送波信号は後段
の要素によって動作時に使用される基準信号を発生する
クロック発生器９４に与えられる。カラー・バースト成
分を有するクランプされたアナログ・ビデオ信号は、次
いでアナログ対デジタル（Ａ／Ｄ）変換器９５に与えら
れ、これは１０．７ ＭＨｚのサンプリング速度での出
力信号を与える。この場合、各サンプル値は８ビツトの
情報よシなる。出力デジタル・ビデオ信号は非零復帰形
（ＮＲＺ）コードである。即ち、２進コードはハイレベ
ルとして「１」を等価なローレベルとして「０」を定め
る。デジタル化されたビデオ信号は８つの平行なうイン
（各ラインは各ビットに対応する）に生じ、次いでエン
コーダ及び同期語挿入器９６に与えられ、データ・スト
リームのＤＣ成分を最小とする点でデジタル磁気記録の
ためには特に優れている特殊な記録コード（ミラー・コ
ード又はミラー２乗コード）に変換される。この回路も
又、カラー・バースト同期成分によシ表示されるカラー
副搬送波の特定の位相角度に対して交番テレビジョン・
ラインに同期ワードを挿入する。この同期ワードは、各
サンプルによシ表示される数値を規定するように合成さ
れねばならぬデータの８つの平行ビットにおける再生の
間生じるタイム・ペース補正およびエラーのスキューの
ための基準として使用される。８つの並列回線における
ディジタル・ビデオ情報は次に記録増巾回路１５３と、
ディスク駆動部７３によシデイジタル化ビデオ信号を記
録するための８つの記録ヘッドの２グル一プ間に切換る
選択されたディスク駆動部７３と関連するヘッド・スイ
ッチ回路９７に与えられる。ディスク駆動部は、そのス
ピンドルの回転速度が垂直同期にロックされ、回転ディ
スクの速度が毎分３６００回転となるようにサーボ制御
される。スピンドルの駆動を垂直同期にロックする楽に
よシ、装置は、ディスク・パックの１回転当シ１テレビ
ジョン・フィールドを記録し、同時に８つのディスク表
面に８つのデータ・ストリームを記録する。１フイール
ドの記録の完了時、記録増巾回路１５５とヘッド・スイ
ッチ回路９７は、画像フレーム、即ち２つの走査された
テレビジョンフィールドが１６個のヘッドを用いてディ
スク駆動部の２回転で記録されるように、別の組の８個
のディスク面上にテレビジョン・フレームの第２のフィ
ールドを同時に記録するための別の組のヘッドを作動す
るよう指令される。１つのディスク・駆動部に位置され
る各ディスク・パックは８１５個のシリンダを含む事が
望ましく、その各々は１９の記録面を持ち、従って８１
５のディジタル・テレビジョン・フレームを記録する。
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号より取り出される。入力段回路はまた後の再
生時に使用するための同期及び副搬送波信号をも再発生
し、従って、再発生された同期及び副搬送波信号は後段
の要素によって動作時に使用される基準信号を発生する
クロック発生器９４に与えられる。カラー・バースト成
分を有するクランプされたアナログ・ビデオ信号は、次
いでアナログ対デジタル（Ａ／Ｄ）変換器９５に与えら
れ、これは１０．７ ＭＨｚのサンプリング速度での出
力信号を与える。この場合、各サンプル値は８ビツトの
情報よシなる。出力デジタル・ビデオ信号は非零復帰形
（ＮＲＺ）コードである。即ち、２進コードはハイレベ
ルとして「１」を等価なローレベルとして「０」を定め
る。デジタル化されたビデオ信号は８つの平行なうイン
（各ラインは各ビットに対応する）に生じ、次いでエン
コーダ及び同期語挿入器９６に与えられ、データ・スト
リームのＤＣ成分を最小とする点でデジタル磁気記録の
ためには特に優れている特殊な記録コード（ミラー・コ
ード又はミラー２乗コード）に変換される。この回路も
又、カラー・バースト同期成分によシ表示されるカラー
副搬送波の特定の位相角度に対して交番テレビジョン・
ラインに同期ワードを挿入する。この同期ワードは、各
サンプルによシ表示される数値を規定するように合成さ
れねばならぬデータの８つの平行ビットにおける再生の
間生じるタイム・ペース補正およびエラーのスキューの
ための基準として使用される。８つの並列回線における
ディジタル・ビデオ情報は次に記録増巾回路１５３と、
ディスク駆動部７３によシデイジタル化ビデオ信号を記
録するための８つの記録ヘッドの２グル一プ間に切換る
選択されたディスク駆動部７３と関連するヘッド・スイ
ッチ回路９７に与えられる。ディスク駆動部は、そのス
ピンドルの回転速度が垂直同期にロックされ、回転ディ
スクの速度が毎分３６００回転となるようにサーボ制御
される。スピンドルの駆動を垂直同期にロックする楽に
よシ、装置は、ディスク・パックの１回転当シ１テレビ
ジョン・フィールドを記録し、同時に８つのディスク表
面に８つのデータ・ストリームを記録する。１フイール
ドの記録の完了時、記録増巾回路１５５とヘッド・スイ
ッチ回路９７は、画像フレーム、即ち２つの走査された
テレビジョンフィールドが１６個のヘッドを用いてディ
スク駆動部の２回転で記録されるように、別の組の８個
のディスク面上にテレビジョン・フレームの第２のフィ
ールドを同時に記録するための別の組のヘッドを作動す
るよう指令される。１つのディスク・駆動部に位置され
る各ディスク・パックは８１５個のシリンダを含む事が
望ましく、その各々は１９の記録面を持ち、従って８１
５のディジタル・テレビジョン・フレームを記録する。
１つのディスク・パックの１９のディスクの記録面の各
々に対して１つの読出し／書込みヘッドがあり、全ての
ヘッドはその位置がリニア・モータで制御される共通の
キャリッジ上に垂直方向に整合されて取付けられている
。１つのシリンダは１つのディスク・パックの同じ半径
上に位置される全ての記録面を有する事を規定される事
を理解すべきである。然し、用語「トラック」を「シリ
ンダ」の代りに本文に用い、従ってトラックとは同一半
径さの全ての記録面即ちシリンダ上の全表面を含む事を
意味する。このように、スチルを記録又は再生するため
のアドレス指定されたトラックは、実際にその半径にお
いて利用でをるシリンダ上の１９の個々の表面をさす。
々に対して１つの読出し／書込みヘッドがあり、全ての
ヘッドはその位置がリニア・モータで制御される共通の
キャリッジ上に垂直方向に整合されて取付けられている
。１つのシリンダは１つのディスク・パックの同じ半径
上に位置される全ての記録面を有する事を規定される事
を理解すべきである。然し、用語「トラック」を「シリ
ンダ」の代りに本文に用い、従ってトラックとは同一半
径さの全ての記録面即ちシリンダ上の全表面を含む事を
意味する。このように、スチルを記録又は再生するため
のアドレス指定されたトラックは、実際にその半径にお
いて利用でをるシリンダ上の１９の個々の表面をさす。
記録に利用できる１９の表面の内、１つは、活動ビデオ
情報の代シにアドレスおよび他の準備情報の記録に使用
され、特に「データートラック」と呼ばれる。１９の表
面の内２つは１つのパリティ・ビットを記録するのに利
用でき、１６の面は以下に更に説明するようにビデオ・
データの記録に使用される。又一般にサーボ・ヘッドと
呼ばれるヘットの１つは、パックの製造者によシ予め記
録されたサーボ・トラック情報のみを含む２０番目のデ
ィスク・パック面上を移動する。このサーボ・トラック
は、２つの機能、即ち、探査指令に続いて、ヘッド・ス
タックは、ヘッドの即時位置を決定するようカウントさ
れるサーボ・トラックを横断し、探査位相の完了後、サ
ーボ・ヘッドはヘッド・キャリッジを適当なサーボ・ト
ラック上に心出しして保持するようリニア・モータ位置
を制御するのに使用される工２−信号を生成する。この
ようなフィードバック・システムを用いる事によシ、１
インチ（約２５．４Ｍ）当り約４００本のトラック・即
ちディスク・パンク肖り合計８１５本のトラックの半径
方向バッキング密度の達成が可能である。
情報の代シにアドレスおよび他の準備情報の記録に使用
され、特に「データートラック」と呼ばれる。１９の表
面の内２つは１つのパリティ・ビットを記録するのに利
用でき、１６の面は以下に更に説明するようにビデオ・
データの記録に使用される。又一般にサーボ・ヘッドと
呼ばれるヘットの１つは、パックの製造者によシ予め記
録されたサーボ・トラック情報のみを含む２０番目のデ
ィスク・パック面上を移動する。このサーボ・トラック
は、２つの機能、即ち、探査指令に続いて、ヘッド・ス
タックは、ヘッドの即時位置を決定するようカウントさ
れるサーボ・トラックを横断し、探査位相の完了後、サ
ーボ・ヘッドはヘッド・キャリッジを適当なサーボ・ト
ラック上に心出しして保持するようリニア・モータ位置
を制御するのに使用される工２−信号を生成する。この
ようなフィードバック・システムを用いる事によシ、１
インチ（約２５．４Ｍ）当り約４００本のトラック・即
ちディスク・パンク肖り合計８１５本のトラックの半径
方向バッキング密度の達成が可能である。
本装置は、ディスク・パック・メモリーノ周波数応答制
限のため、アナログ・ビデオ信号は記録しないため、ビ
デオ信号は記録のためディジタル化される。ディジタル
化された信号が記録されるため、システムのビデオ信号
対ノイズ比は、従来のビデオ・テープ・レコーダにおけ
る如く、記録媒体およびプリアンプのノイズよシも量子
化ノイズによシ主として決定される。このように、本装
置は、約５８ ｄＢの８／Ｎ比を生じ、モワレおよび残
り時間ベースのエラー（残留時間軸誤差）の如き効果は
存在せず、記憶チャンネルのディジタル・ランダム・エ
ラーは多くの場合実際には目に見えない遇発的な伝送エ
ラーを生じる程度の低さである。
限のため、アナログ・ビデオ信号は記録しないため、ビ
デオ信号は記録のためディジタル化される。ディジタル
化された信号が記録されるため、システムのビデオ信号
対ノイズ比は、従来のビデオ・テープ・レコーダにおけ
る如く、記録媒体およびプリアンプのノイズよシも量子
化ノイズによシ主として決定される。このように、本装
置は、約５８ ｄＢの８／Ｎ比を生じ、モワレおよび残
り時間ベースのエラー（残留時間軸誤差）の如き効果は
存在せず、記憶チャンネルのディジタル・ランダム・エ
ラーは多くの場合実際には目に見えない遇発的な伝送エ
ラーを生じる程度の低さである。
８つのディスク面の各々に毎秒１１７メガビツトの速度
でディジタル・データ・ストリームを記録する事により
、装置のリニア・パツキン密度ハ１インチ当シ約６００
０ビットであり、これはデータ処理における従来のディ
スク駆動部用途に使用されるよりも約６０％大きい。
でディジタル・データ・ストリームを記録する事により
、装置のリニア・パツキン密度ハ１インチ当シ約６００
０ビットであり、これはデータ処理における従来のディ
スク駆動部用途に使用されるよりも約６０％大きい。
再生の間、第７図においては、ヘッドは、各画像フレー
ムを形成するフィールド当シ８つの面からディジタル・
ビデオ情報を読出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線によシ搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果によシ信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ベア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のためのパルスの形態におる。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ペア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ベー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ベース・コレクタ回路１００Ｆｉ受取った信号を再処理
してこれ等をチャンネル符号化フォーマットにおき、信
号を非零復帰ディジタル形態に復号し、ステーション基
準に対してディジタル信号をタイム・ベース補正して、
データ・ビット回線により搬送される各データ・ストリ
ーム中のデータ・ビット回線間の時間変位エラー（一般
にスキューエラーと呼ばれる）およびタイミング上の歪
を除去する。再生信号処理を簡単にするために、位相連
続クロック信号が、デコーダ、タイムベースコレクタ１
ｏ。
ムを形成するフィールド当シ８つの面からディジタル・
ビデオ情報を読出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線によシ搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果によシ信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ベア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のためのパルスの形態におる。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ペア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ベー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ベース・コレクタ回路１００Ｆｉ受取った信号を再処理
してこれ等をチャンネル符号化フォーマットにおき、信
号を非零復帰ディジタル形態に復号し、ステーション基
準に対してディジタル信号をタイム・ベース補正して、
データ・ビット回線により搬送される各データ・ストリ
ーム中のデータ・ビット回線間の時間変位エラー（一般
にスキューエラーと呼ばれる）およびタイミング上の歪
を除去する。再生信号処理を簡単にするために、位相連
続クロック信号が、デコーダ、タイムベースコレクタ１
ｏ。
及び後段の回路の動作を適切な時間に行わせるために用
いられる。以下に詳しく述べるが、これは、画像フレー
ムの交互の再生において、同期語を正確に有する回路１
００のタイムペースコレクタ部分を保護する。このよう
に、回路１００のタイム・ペース・コレクタ部分は、１
サンプルを規定する８ビツトを整合しかつステーション
基準に対する各データ・ビット回線におけるタイミング
歪を除去するよう作用する。しかしながら、上述した同
期語の位置の誤υは、交互に再生する際に画像が水平方
向にずれてしまい、表示された映像内にジッタが現われ
てしまう結果となる。各再生チャンネルにはデコーダ兼
タイム・ペース・コレクタ回路１００を設けられ、各再
生チャンネル内では８つのデータ・ビット・ス） ＩＪ
−ムの各々が別個のデコーダ兼タイム・ペース・コレク
タを通過する事を知るべきである。次いで、回路１００
の出力は彩度情報を分離するコーム・フィルタ兼彩度イ
バータ回路１０１に与えられ、４フイールドのＮＴＳＣ
シーケンスの再構成のために信号を選択的に反転して再
合成する。この再構成されたディジタル信号は、ビデオ
情報の記録された２つのフィールドの交互の再生におけ
る同期語の位置のｖＡｂを調、整する回路１２７に供給
され、調整されたビデオ信号は、アナログ・ビデオ信号
を与えるディジタル・アナログ・コンバータ１０２に与
えられる。次に新らしい同期およびバーストがプロセス
増巾器１０３によシ加算されて所望の再生チャンネル９
１の複合ビデオ・アナログ出力信号を生じる。
いられる。以下に詳しく述べるが、これは、画像フレー
ムの交互の再生において、同期語を正確に有する回路１
００のタイムペースコレクタ部分を保護する。このよう
に、回路１００のタイム・ペース・コレクタ部分は、１
サンプルを規定する８ビツトを整合しかつステーション
基準に対する各データ・ビット回線におけるタイミング
歪を除去するよう作用する。しかしながら、上述した同
期語の位置の誤υは、交互に再生する際に画像が水平方
向にずれてしまい、表示された映像内にジッタが現われ
てしまう結果となる。各再生チャンネルにはデコーダ兼
タイム・ペース・コレクタ回路１００を設けられ、各再
生チャンネル内では８つのデータ・ビット・ス） ＩＪ
−ムの各々が別個のデコーダ兼タイム・ペース・コレク
タを通過する事を知るべきである。次いで、回路１００
の出力は彩度情報を分離するコーム・フィルタ兼彩度イ
バータ回路１０１に与えられ、４フイールドのＮＴＳＣ
シーケンスの再構成のために信号を選択的に反転して再
合成する。この再構成されたディジタル信号は、ビデオ
情報の記録された２つのフィールドの交互の再生におけ
る同期語の位置のｖＡｂを調、整する回路１２７に供給
され、調整されたビデオ信号は、アナログ・ビデオ信号
を与えるディジタル・アナログ・コンバータ１０２に与
えられる。次に新らしい同期およびバーストがプロセス
増巾器１０３によシ加算されて所望の再生チャンネル９
１の複合ビデオ・アナログ出力信号を生じる。
アクセス・ステーションを用いる装置の作用説明
本装置の全般的作用については、次に、本装置を用いて
実施できる各種の機能の実施のための内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いルオヘレータの文脈において説明する。本
装置は又、第８図に示ス如ｔ！’）モート・アクセス・
ステーション７６又ハ内部アクセス・ステーション７８
のいずれかを用いて作用するよう接続された補助アクセ
ス・パネル１１６（第８図参照）のキーボードからも操
作できる。前述の如く、第２図に示されるリモート・ア
クセス・ステーションは、第１図に示される装置ペイ７
２に位置される内部アクセス・ステーションにおける如
く、左側の機能キー８５の段を有する。リモート・アク
セス・ステーションの左側の段８５は、内部アクセス・
ステーションの９７のキーと対照的に４つの機能キーし
か持たず、その結果これ以上の機能的操作はリモート・
アクセス・ステーションよシも内部アクセス・ステーシ
ョンにおいて実施できる。
実施できる各種の機能の実施のための内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いルオヘレータの文脈において説明する。本
装置は又、第８図に示ス如ｔ！’）モート・アクセス・
ステーション７６又ハ内部アクセス・ステーション７８
のいずれかを用いて作用するよう接続された補助アクセ
ス・パネル１１６（第８図参照）のキーボードからも操
作できる。前述の如く、第２図に示されるリモート・ア
クセス・ステーションは、第１図に示される装置ペイ７
２に位置される内部アクセス・ステーションにおける如
く、左側の機能キー８５の段を有する。リモート・アク
セス・ステーションの左側の段８５は、内部アクセス・
ステーションの９７のキーと対照的に４つの機能キーし
か持たず、その結果これ以上の機能的操作はリモート・
アクセス・ステーションよシも内部アクセス・ステーシ
ョンにおいて実施できる。
特に、内部アクセス・ステーションは合計９つの機能キ
ーを有し、その１つはスペアであシ、他は以下のものを
含む特定の条件に本装置をおくために押す事ができる。
ーを有し、その１つはスペアであシ、他は以下のものを
含む特定の条件に本装置をおくために押す事ができる。
即ち、ＰＬＡＹ・スチル像の再生、ＲＥＣ／ＤＥＬ ：
操作の記録又は削除、ＳＥＱ・ＡＳＳＹ ニ一連のスチ
ルのアセンブリング、８ＥＱ・ＰＬＡＹ ニ一連のスチ
ルの再生である。これ等４つの操作は、リモート・アク
セス・ステーションにおけると同様に内部アクセス・ス
テーションにおけるオペレータにより実施できる。然し
、前記の機能的操作に加えて、内部アクセス・ステーシ
ョンは又下記の如き別の操作の実施にも用いられる。
操作の記録又は削除、ＳＥＱ・ＡＳＳＹ ニ一連のスチ
ルのアセンブリング、８ＥＱ・ＰＬＡＹ ニ一連のスチ
ルの再生である。これ等４つの操作は、リモート・アク
セス・ステーションにおけると同様に内部アクセス・ス
テーションにおけるオペレータにより実施できる。然し
、前記の機能的操作に加えて、内部アクセス・ステーシ
ョンは又下記の如き別の操作の実施にも用いられる。
即ち、Ｅ−ｔｏ−Ｅ：ビデオ入力信号が全記録回路を経
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ入力信号のディスク駆動部への記録（特
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ＩＤＥＮＴ：％定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・パッ
ク・ライブラリーの一部となシ得る新らしいパックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
ＫＤＵＰＥ：４９定のディスク・パックに記憶される８
つの全ディジタル・ビデオ情報を含む完全に複製のディ
スク・パックの調整用。このように、前述の８つの機能
的操作は、広義には操作モード即ち操作条件に基いて装
置の操作を定義する。
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ入力信号のディスク駆動部への記録（特
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ＩＤＥＮＴ：％定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・パッ
ク・ライブラリーの一部となシ得る新らしいパックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
ＫＤＵＰＥ：４９定のディスク・パックに記憶される８
つの全ディジタル・ビデオ情報を含む完全に複製のディ
スク・パックの調整用。このように、前述の８つの機能
的操作は、広義には操作モード即ち操作条件に基いて装
置の操作を定義する。
内部アクセス・ステーション７８と同様に各リモート・
アクセス・ステーション７６は、石段のキー８４を有し
、これは両ステーション共同じである。第３図から判る
ように、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字０乃至９、それぞれ入れたス
チルアドレスを１宛増分又は減分するだめの「＋１」お
よび「−１」キー ビデオ・チャンネル即ちシーケンス
・リスト文字を入れるキーＡ、Ｂ、Ｃ，シーケンス・リ
スト環をメモリーにロードするＬＩＳＴバー・シーケン
ス・リスト上の最後の項目が入れられる事をコンピュー
タ・システムに通知するためのＥＯＬキー、デイスプレ
のメツセージの起点を変更するためのＫＹＢＤ ＲＴＮ
即ちキーボード・リターンキーオヨヒデータのコンピュ
ーターシステムへのエントリを完了させる開始指令を生
成するためのＩＮＩＴＩＡＴＥバーを含んでいる。更に
、キーボード全体８６はＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
Ｅバー１０４を有し、これは前述のキー・スイッチ８６
に関連して作動されるとバルク・トラックの個々のスチ
ル・フレームと作業トラックの全シーケンスを削除させ
る。この場合、作業トランクとして定義される各ディス
ク・パック上の８１５本のトラックの内６４本のトラッ
ク（アドレス１〜６４）があシ、スチルのシーク゛ンス
が再生のためアセンブルされるのはこれ等のトラック上
であり、２つを除いて、残シのトラックは恒久的なライ
ブラリ即ちファイルを提供するバルク・トラックとして
定義される。
アクセス・ステーション７６は、石段のキー８４を有し
、これは両ステーション共同じである。第３図から判る
ように、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字０乃至９、それぞれ入れたス
チルアドレスを１宛増分又は減分するだめの「＋１」お
よび「−１」キー ビデオ・チャンネル即ちシーケンス
・リスト文字を入れるキーＡ、Ｂ、Ｃ，シーケンス・リ
スト環をメモリーにロードするＬＩＳＴバー・シーケン
ス・リスト上の最後の項目が入れられる事をコンピュー
タ・システムに通知するためのＥＯＬキー、デイスプレ
のメツセージの起点を変更するためのＫＹＢＤ ＲＴＮ
即ちキーボード・リターンキーオヨヒデータのコンピュ
ーターシステムへのエントリを完了させる開始指令を生
成するためのＩＮＩＴＩＡＴＥバーを含んでいる。更に
、キーボード全体８６はＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
Ｅバー１０４を有し、これは前述のキー・スイッチ８６
に関連して作動されるとバルク・トラックの個々のスチ
ル・フレームと作業トラックの全シーケンスを削除させ
る。この場合、作業トランクとして定義される各ディス
ク・パック上の８１５本のトラックの内６４本のトラッ
ク（アドレス１〜６４）があシ、スチルのシーク゛ンス
が再生のためアセンブルされるのはこれ等のトラック上
であり、２つを除いて、残シのトラックは恒久的なライ
ブラリ即ちファイルを提供するバルク・トラックとして
定義される。
ある注意および抑制機能が装置内に組込まれ、スチルが
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
このように、ＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥバーは、
作業トラック上の資料の編集を許容するよう作動できる
が、ベルク記憶メモリーからのスチルの削除又は作業ト
ラックにおけるメチルの全シーケンスの削去を許容する
にはキー・スイッチ８６と共に使用されねばならない。
作業トラック上の資料の編集を許容するよう作動できる
が、ベルク記憶メモリーからのスチルの削除又は作業ト
ラックにおけるメチルの全シーケンスの削去を許容する
にはキー・スイッチ８６と共に使用されねばならない。
第１図および第２図に示されるように、各アクセス・ス
テーション７６と７８は、メツセージ起点コード、オペ
レータ・データ・エントリ、コンピュータ・システム要
求および応答を提示するため使用されるデイスプレー８
２を有する。このデイスプレー装置は、望ましくは３２
文字の容量を有する英数字ドツト・マトリックス・自己
走査ディスプレーテする。コンピュータ・システム９２
は、状態を表示し、要求し、又は不適正即ち違法なエン
トリや他のエラーを識別するプリスプレー・ワードおよ
び記憶が生じるようにプログラムされている事が望まし
い。更に、以下に述べるように、オペレータがアクセス
・ステーションの１つノ左段でモードに入る時、識別さ
れたモードは特定の順序のデータのエントリを要求する
。モードが選択されると、デイスプレーは、エントリの
シーケンスを経て、データ・メツセージの全ての要素が
入れられる迄デイスプレーを進行するカーソル記号でオ
ペレータをガイドする。エントリは、ＩＮＩＴＩＡＬＥ
バー−６ｘ押されてコンピュータ・システム９２によ
る操作を開始する前であればいつでもクリヤおよび訂正
ができる。データの受取シと同時ニ、コンピュータ・シ
ステム９２はデータ有効又は装置状態応答のいずれかで
ある戻りメツセージにデイスプレを切換る。もしこのデ
ータが有効とされると、選択された操作が実行される。
テーション７６と７８は、メツセージ起点コード、オペ
レータ・データ・エントリ、コンピュータ・システム要
求および応答を提示するため使用されるデイスプレー８
２を有する。このデイスプレー装置は、望ましくは３２
文字の容量を有する英数字ドツト・マトリックス・自己
走査ディスプレーテする。コンピュータ・システム９２
は、状態を表示し、要求し、又は不適正即ち違法なエン
トリや他のエラーを識別するプリスプレー・ワードおよ
び記憶が生じるようにプログラムされている事が望まし
い。更に、以下に述べるように、オペレータがアクセス
・ステーションの１つノ左段でモードに入る時、識別さ
れたモードは特定の順序のデータのエントリを要求する
。モードが選択されると、デイスプレーは、エントリの
シーケンスを経て、データ・メツセージの全ての要素が
入れられる迄デイスプレーを進行するカーソル記号でオ
ペレータをガイドする。エントリは、ＩＮＩＴＩＡＬＥ
バー−６ｘ押されてコンピュータ・システム９２によ
る操作を開始する前であればいつでもクリヤおよび訂正
ができる。データの受取シと同時ニ、コンピュータ・シ
ステム９２はデータ有効又は装置状態応答のいずれかで
ある戻りメツセージにデイスプレを切換る。もしこのデ
ータが有効とされると、選択された操作が実行される。
キー８５の左側段で識別された各操作モードは３つの基
本的ステップで行われる。オペレータは最初モード選択
ボタンを押し、次にチャンネル選択、記憶アドレスおよ
び命令の形態でデータを入れ、最後にＩＮＩＴＩＡＴＥ
バーを押して操作の実行を要する。
本的ステップで行われる。オペレータは最初モード選択
ボタンを押し、次にチャンネル選択、記憶アドレスおよ
び命令の形態でデータを入れ、最後にＩＮＩＴＩＡＴＥ
バーを押して操作の実行を要する。
各種のモードについては、以下デイスプレーとオペレー
タに制御されるキーボードの相互作用に基いて記述する
。
タに制御されるキーボードの相互作用に基いて記述する
。
ＰＬＡＹモードにおいては、オン・ラインのメチルに対
スるランダム・アクセスが行われ、即ち記憶域以外のデ
ィスク駆動部にあるディスクバックに位置されるスチル
像が与えられる。スチルは、ビデオ・チャンネル文字（
３チヤンネルが与えられる時はＡ、Ｂ又はＣ）および５
桁のスチル・アドレス番号を入れる事により選択される
。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥバ
ーが押され、アドレスがデイスプレーに示される時要求
されたアクセスをアクセスする。もし違法又はオフライ
ンのスチル・アドレスが要求されると、コンビュータ・
システムはディスプレーヲ経てオペレータにそのように
通知する。スチルの識別ブタから読出されたアドレスが
入れられたアドレスト異なり又コンピュータ・システム
ハ（真ノタリー・エラ）を含み得なければ、出力ビデオ
はブラックになり、エラー・メツセージがデイスプレー
に示されるパック内で隣接するスチルがアドレス指定さ
れると、次又は前のスチルが「＋１」又は「−１」キー
のいずれかを押し、次にＩＮＩＴＩＡＴＥパーを押す事
によりアドレス指定される。
スるランダム・アクセスが行われ、即ち記憶域以外のデ
ィスク駆動部にあるディスクバックに位置されるスチル
像が与えられる。スチルは、ビデオ・チャンネル文字（
３チヤンネルが与えられる時はＡ、Ｂ又はＣ）および５
桁のスチル・アドレス番号を入れる事により選択される
。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥバ
ーが押され、アドレスがデイスプレーに示される時要求
されたアクセスをアクセスする。もし違法又はオフライ
ンのスチル・アドレスが要求されると、コンビュータ・
システムはディスプレーヲ経てオペレータにそのように
通知する。スチルの識別ブタから読出されたアドレスが
入れられたアドレスト異なり又コンピュータ・システム
ハ（真ノタリー・エラ）を含み得なければ、出力ビデオ
はブラックになり、エラー・メツセージがデイスプレー
に示されるパック内で隣接するスチルがアドレス指定さ
れると、次又は前のスチルが「＋１」又は「−１」キー
のいずれかを押し、次にＩＮＩＴＩＡＴＥパーを押す事
によりアドレス指定される。
シーケンス・リストの編成のため、オペレータは、オン
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割すれるメモリーに入れる
。１セクシヨンはＬＳＴＡ。
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割すれるメモリーに入れる
。１セクシヨンはＬＳＴＡ。
他方はりストＬＳＴＢとして識別される。各リストは項
目番号１乃至６４を有する。１アドレスをリストするた
め、スチルは最初ビデオチャンネル文字および５桁のス
チル・アドレスを入れる事によシ選択される。キーボー
ド上のＬＩＳＴバーが次に押され、最初の項目番号とリ
スト識別がオペレータによυ要求される。これ等文字が
キーボードに入れられた時、ＩＮＩＴＩＡＴＥバーが押
されてメモリーへの転送が生じる。デイスプレーは戻り
（几ＴＮ）メツセージに切換シ、オペレータに転送の完
了を通知する。この時次のスチルがリストのため選択で
きる。項目（ＩＴＭ）番号は、以降のりスティングがス
チル・アドレスに入れ、ＬＳＴを次いでＩＮＩＴＩＡＴ
Ｅバーを押すだけで行われるように、コンピュータ制御
システムにより１宛自動的に増分される。リストの最後
のＩＴＭ番号に続いて、［リストの終シ（ＥＯＬ）ｊボ
タンをＩＮＩＴＩＡＴＥバーが押される前に押さねばな
らない。もしリスティングの前にスチルを見たければ、
スチルのアドレスを入れ、ＩＮＩＴＩＡＴＥバーをＬＳ
Ｔバーの前に押す。スチルのその後のりスティングは前
述の如く行われる。もし選択されたスチルがオフライン
であれば、依然としてリストに記憶され得るが、スチル
は明らかに見る事ができない。メモリーにおいて記憶さ
れたシーケンス・リストから、シーケンスは以下に記述
するようにアセンブルできる。
目番号１乃至６４を有する。１アドレスをリストするた
め、スチルは最初ビデオチャンネル文字および５桁のス
チル・アドレスを入れる事によシ選択される。キーボー
ド上のＬＩＳＴバーが次に押され、最初の項目番号とリ
スト識別がオペレータによυ要求される。これ等文字が
キーボードに入れられた時、ＩＮＩＴＩＡＴＥバーが押
されてメモリーへの転送が生じる。デイスプレーは戻り
（几ＴＮ）メツセージに切換シ、オペレータに転送の完
了を通知する。この時次のスチルがリストのため選択で
きる。項目（ＩＴＭ）番号は、以降のりスティングがス
チル・アドレスに入れ、ＬＳＴを次いでＩＮＩＴＩＡＴ
Ｅバーを押すだけで行われるように、コンピュータ制御
システムにより１宛自動的に増分される。リストの最後
のＩＴＭ番号に続いて、［リストの終シ（ＥＯＬ）ｊボ
タンをＩＮＩＴＩＡＴＥバーが押される前に押さねばな
らない。もしリスティングの前にスチルを見たければ、
スチルのアドレスを入れ、ＩＮＩＴＩＡＴＥバーをＬＳ
Ｔバーの前に押す。スチルのその後のりスティングは前
述の如く行われる。もし選択されたスチルがオフライン
であれば、依然としてリストに記憶され得るが、スチル
は明らかに見る事ができない。メモリーにおいて記憶さ
れたシーケンス・リストから、シーケンスは以下に記述
するようにアセンブルできる。
記録／削除モードにおいては、記録は削除されたバルク
・トラック上で行う事ができ、アセンプルサレタシーケ
ンスはバルク・トランクを占有できるように削除できる
。又、このモードにおいてアセンブルされたシーケンス
の個々のステルを２重記録する事も可能である。スチル
の記録のだめの通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁のパック
・アドレス即ちメチルが記録されるべき１乃至６４、お
よびスチルが次に利用可能なトラックに記録されるため
トランク・アドレスの代りに３つの零を入れる事である
。ＩＮＩＴＩＡＴＥバーを押すと同時に、コンピュータ
・システム９２はアドレス指定されたパックにおける次
に利用可能な削除されたトラックを自動的に探査し、真
のタリー検査に続いて記録を行う。この探査は、コンピ
ュータシステムの状況メモリーに生じ、削除されたもの
を見出すためトラックのステッピングは必要としない。
・トラック上で行う事ができ、アセンプルサレタシーケ
ンスはバルク・トランクを占有できるように削除できる
。又、このモードにおいてアセンブルされたシーケンス
の個々のステルを２重記録する事も可能である。スチル
の記録のだめの通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁のパック
・アドレス即ちメチルが記録されるべき１乃至６４、お
よびスチルが次に利用可能なトラックに記録されるため
トランク・アドレスの代りに３つの零を入れる事である
。ＩＮＩＴＩＡＴＥバーを押すと同時に、コンピュータ
・システム９２はアドレス指定されたパックにおける次
に利用可能な削除されたトラックを自動的に探査し、真
のタリー検査に続いて記録を行う。この探査は、コンピ
ュータシステムの状況メモリーに生じ、削除されたもの
を見出すためトラックのステッピングは必要としない。
記録の後、 ＲＴＮデイスプレはコンピュータ・システ
ムによシ更新され、スチルが記録された５桁のアドレス
を反映する。もし記録が許容されなかったら、オペレー
タはその旨通知される。オフ・ライン・パックが、次に
利用可能なトラックの記録を行うために駆動部に載せら
れると、パック識別モードを用いる全てのトラックの最
初の探査がその状況ヲコンピュータ・システムのメモリ
ーに確立するために必要となる。パックがオンラインの
状態を維持する限シ、次に利用可能なトラックの記録は
この最初の探査が繰返される事を要求しない。
ムによシ更新され、スチルが記録された５桁のアドレス
を反映する。もし記録が許容されなかったら、オペレー
タはその旨通知される。オフ・ライン・パックが、次に
利用可能なトラックの記録を行うために駆動部に載せら
れると、パック識別モードを用いる全てのトラックの最
初の探査がその状況ヲコンピュータ・システムのメモリ
ーに確立するために必要となる。パックがオンラインの
状態を維持する限シ、次に利用可能なトラックの記録は
この最初の探査が繰返される事を要求しない。
もし特定のトラック上にメチルを記録したい場合ハ、オ
ペレータはＩＮＩＴＩＡＴＥバーを押す前にビデオ・チ
ャンネル文字と５桁のアドレスを入れなければならない
。もし記録されたスチルが特定のトラックに存在してい
れば記録は行われず、オペレータはデイスプレを通じて
トラックが占有されている旨通知される。
ペレータはＩＮＩＴＩＡＴＥバーを押す前にビデオ・チ
ャンネル文字と５桁のアドレスを入れなければならない
。もし記録されたスチルが特定のトラックに存在してい
れば記録は行われず、オペレータはデイスプレを通じて
トラックが占有されている旨通知される。
スチルの削除のためには、その５桁のアドレスを入れね
ばならず、削除機能は、ＮＯＲＭ／ＤＥＬキ−・スイッ
チを作動させ次にＤＥＬ ／ ＥＤ Ｉ ＴＥＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを同時に押す事によシ開
始される。然し、もしＩＮＩＴＩＡＴＥバーがＤＥＬ／
ＥＤＩＴ ＥＮＡＢＬＥバーの押される前に押されると
、トラックのビデオを見る事ができる。
ばならず、削除機能は、ＮＯＲＭ／ＤＥＬキ−・スイッ
チを作動させ次にＤＥＬ ／ ＥＤ Ｉ ＴＥＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを同時に押す事によシ開
始される。然し、もしＩＮＩＴＩＡＴＥバーがＤＥＬ／
ＥＤＩＴ ＥＮＡＢＬＥバーの押される前に押されると
、トラックのビデオを見る事ができる。
これを見た後、削除操作は同時にＤＥＬ／ＥＤＩＴＥＮ
ＡＢＬＥおよび開始バーを押す事によシ再び開始する事
ができる。これによシ、スチルが削除される前にその視
覚検査が可能となる。
ＡＢＬＥおよび開始バーを押す事によシ再び開始する事
ができる。これによシ、スチルが削除される前にその視
覚検査が可能となる。
メチルのアセンフルされた全シーケンス又はシーケンス
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除すれる最初のスチルのＩＴ
Ｍ番号を通常のトラック・アドレス・エントリの代υに
入れる。コンピュータ・システムはこの入力された番号
がバルク・トラックではなく作業トラックを定義し、シ
ーケンスの削除を開始する事を自動的に識別する。ＮＯ
ＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ／ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよびＩＮＩＴＩＡＴＥバーは開
時に削除を行うように押される。ＥＯＬ（エンドオプリ
スト）として識別される項目が削除された後削除が終了
する。
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除すれる最初のスチルのＩＴ
Ｍ番号を通常のトラック・アドレス・エントリの代υに
入れる。コンピュータ・システムはこの入力された番号
がバルク・トラックではなく作業トラックを定義し、シ
ーケンスの削除を開始する事を自動的に識別する。ＮＯ
ＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ／ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよびＩＮＩＴＩＡＴＥバーは開
時に削除を行うように押される。ＥＯＬ（エンドオプリ
スト）として識別される項目が削除された後削除が終了
する。
アセンブルを完了したシーケンスの最終編集が必要とな
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを押す事によシこのモー
ドにおいてアセンブルされたスチルを２重記録する事が
可能である。この２重記録能力は前述の如くバルク・ト
ラックにではなく作業トラックにのみ与えられる事を理
解すべきである。
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを押す事によシこのモー
ドにおいてアセンブルされたスチルを２重記録する事が
可能である。この２重記録能力は前述の如くバルク・ト
ラックにではなく作業トラックにのみ与えられる事を理
解すべきである。
−４のスチルをアセンブルするため、ＳＥＱ ＡＳＳＹ
ボタンヲ押す。このモードは、シーケンス・リストにお
ける一連の項目を指定されたパックに自動的にアセンブ
ルさせる。このシーケンスをアセンブルするためには、
アセンブルされたシーケンスを受取るためのパックの２
桁のアドレスが入れられ、次いで、このシーケンスにお
ける最初のＩＴＭ番号およびＬＳＴ文字が続く。ＩＮＩ
ＴＩＡＴＥノ（−が押されると、コンピュータ・システ
ムは自動的にオンライン・スチルをアドレス指定された
パックの作業トラックにアセンブルする。もしアセンブ
リ操作中オフライン・スチルに遭遇すると、オフライン
状況表示がデイスプレ上に生じる。オンライン項目のア
センブリが完了すると、リスト項目を含む各オフライン
・パックがデイスプレー上に識別される。オフライン・
スチルをアセンブルに付加するには、前のオフライン・
スチルを含むディスクパックと共に別のアセンブル操作
が行われなければならない。シーケンス・リストに異な
るオフライン・パック・アドレスと同数のアセンブリ処
理を行う必要がある。各アセンブル操作においては、前
にアセンブルされたスチルは撹乱されない。各ディスク
・パックにおいては、作業トラックは各項目番に表示さ
れて６４項目の各パックにおいて最大限にアセンブルさ
れたシーケンス長を与える。１シーケンスにおける各項
目が作業トラック上にアセンブルされる時、０ＣＣＵＰ
Ｉ ＥＤ状況表示で記録される。この状況は１つの項
目が別のシーケンスから同じ作業トラック上にアセンブ
ルされないようにする。
ボタンヲ押す。このモードは、シーケンス・リストにお
ける一連の項目を指定されたパックに自動的にアセンブ
ルさせる。このシーケンスをアセンブルするためには、
アセンブルされたシーケンスを受取るためのパックの２
桁のアドレスが入れられ、次いで、このシーケンスにお
ける最初のＩＴＭ番号およびＬＳＴ文字が続く。ＩＮＩ
ＴＩＡＴＥノ（−が押されると、コンピュータ・システ
ムは自動的にオンライン・スチルをアドレス指定された
パックの作業トラックにアセンブルする。もしアセンブ
リ操作中オフライン・スチルに遭遇すると、オフライン
状況表示がデイスプレ上に生じる。オンライン項目のア
センブリが完了すると、リスト項目を含む各オフライン
・パックがデイスプレー上に識別される。オフライン・
スチルをアセンブルに付加するには、前のオフライン・
スチルを含むディスクパックと共に別のアセンブル操作
が行われなければならない。シーケンス・リストに異な
るオフライン・パック・アドレスと同数のアセンブリ処
理を行う必要がある。各アセンブル操作においては、前
にアセンブルされたスチルは撹乱されない。各ディスク
・パックにおいては、作業トラックは各項目番に表示さ
れて６４項目の各パックにおいて最大限にアセンブルさ
れたシーケンス長を与える。１シーケンスにおける各項
目が作業トラック上にアセンブルされる時、０ＣＣＵＰ
Ｉ ＥＤ状況表示で記録される。この状況は１つの項
目が別のシーケンスから同じ作業トラック上にアセンブ
ルされないようにする。
シーケンス再生（ＳＥＱ ＰＬＡＹ）操作モードにおい
ては、その各々のシーケンス項目番号によるパックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケンスの再生のためには、ビデ
オ・チャンネル文字、２桁のパック・アドレスおよび最
初のＩＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記ＩＴＭ番号に割当てられたスチ
ルがアクセスされる。Ｒ，ＴＮデイスプレがこの時更新
されてアクセスおれたスチルのアドレス、ビデオ・チャ
ンネル文字およびＩＴＭ番号を含む。又、キーボードＩ
ＴＭ番号は、シーケンス内の屓次項目が単にＩＮＩＴＩ
ＡＴＥバーを押して新らしいデータを入れずにアクセス
できるように、自動的に１宛増進される。リストにおけ
る次の項目をスキップするため、右側段の「＋１」キー
を押しこれによりキーボードＩＴＭ番号を２だけ増分す
る。同様に、「＝１」ボタンを押すと項目番号を１死滅
分する。シーケンス内の最後ＩＴＭが再生されると、リ
ストＥＯＬの終りがデイスプレーされる。もしＩＮＩＴ
ＩＡＴＥバーをＥＯＬ項目が再生された後押せば、再生
はＥＯＬ項目に止まる。補助アクセス・パネルの付設に
より、２つの駆動部に位置するディスク・パックの作業
トラックに記憶されたスチルは、順次再生操作のためア
クセスできる。本文に述べる装置においては、補助アク
セス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴ
Ｅバーと補助アクセス・パネル選択キーを必要とするに
過ぎない。アクセス・ステーションは補助アクセスパネ
ルとインターフェースするよう構成され、このためアク
セス・ステーションの機能キーは補助パネルによシ行わ
れる操作と関連するデータを入れるために使用される。
ては、その各々のシーケンス項目番号によるパックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケンスの再生のためには、ビデ
オ・チャンネル文字、２桁のパック・アドレスおよび最
初のＩＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記ＩＴＭ番号に割当てられたスチ
ルがアクセスされる。Ｒ，ＴＮデイスプレがこの時更新
されてアクセスおれたスチルのアドレス、ビデオ・チャ
ンネル文字およびＩＴＭ番号を含む。又、キーボードＩ
ＴＭ番号は、シーケンス内の屓次項目が単にＩＮＩＴＩ
ＡＴＥバーを押して新らしいデータを入れずにアクセス
できるように、自動的に１宛増進される。リストにおけ
る次の項目をスキップするため、右側段の「＋１」キー
を押しこれによりキーボードＩＴＭ番号を２だけ増分す
る。同様に、「＝１」ボタンを押すと項目番号を１死滅
分する。シーケンス内の最後ＩＴＭが再生されると、リ
ストＥＯＬの終りがデイスプレーされる。もしＩＮＩＴ
ＩＡＴＥバーをＥＯＬ項目が再生された後押せば、再生
はＥＯＬ項目に止まる。補助アクセス・パネルの付設に
より、２つの駆動部に位置するディスク・パックの作業
トラックに記憶されたスチルは、順次再生操作のためア
クセスできる。本文に述べる装置においては、補助アク
セス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴ
Ｅバーと補助アクセス・パネル選択キーを必要とするに
過ぎない。アクセス・ステーションは補助アクセスパネ
ルとインターフェースするよう構成され、このためアク
セス・ステーションの機能キーは補助パネルによシ行わ
れる操作と関連するデータを入れるために使用される。
順次再生操作のための条件がチクセス・ステーションお
よび補助アクセス・パネルに対して−たんセットされる
と、補助アクセス・パネルにより制御される駆動部にお
けるディスク・パックからのスチルはこのパネルのＩＮ
ＩＴＩＡＴＥバーを操作する事によりアクセスでｅｌｆ
、アクセス・ステーションにより制御される駆動部のデ
ィスク・パックからのメチルは該アクセス・ステーショ
ンのＩＮＩＴＩＡＴＥバーヲ操作する事によシアクセス
できる。関連するアクセス、ステーションのデイスプレ
ー８２と共に補助アクセス・パネルのデイスプレーは前
述の如く更新されて、順次再生操作の状況をオペレータ
に通知し続ける。
よび補助アクセス・パネルに対して−たんセットされる
と、補助アクセス・パネルにより制御される駆動部にお
けるディスク・パックからのスチルはこのパネルのＩＮ
ＩＴＩＡＴＥバーを操作する事によりアクセスでｅｌｆ
、アクセス・ステーションにより制御される駆動部のデ
ィスク・パックからのメチルは該アクセス・ステーショ
ンのＩＮＩＴＩＡＴＥバーヲ操作する事によシアクセス
できる。関連するアクセス、ステーションのデイスプレ
ー８２と共に補助アクセス・パネルのデイスプレーは前
述の如く更新されて、順次再生操作の状況をオペレータ
に通知し続ける。
Ｅ−ｔｏ−Ｅモードは、内部アクセス・ステーションの
左側段のＥ−ｔｏ−Ｅボタンを押す事により設定され、
ディスク・パックをバイパスして記録および再生プロセ
スとは独立するチャンネル上のビデオ性能の評価を可能
にする。駆動部へのディジタル・ビデオ入力は、選択さ
れると、直接ビデオ再生チャンネルに送られ、このモー
ドにおいては、信号経路に対する個々のビデオ・チャン
ネルの選択が可能である。操作を行うには、ビデオ・チ
ャンネル文字のディスク駆動部番号を入れ、ＩＮＩＴＩ
ＡＴＥバーを押せばＥ−ｔｏ−Ｅビデオはモニターに利
用できる。再びＩＮＩＴＩＡＴＥ 、＜−を押せば、シ
ステムを再生モードに戻し、ディスクのビデオを見る事
ができる。性能特性の決定のだめの性能診断および維持
検査においては、このＥ−ｔ。
左側段のＥ−ｔｏ−Ｅボタンを押す事により設定され、
ディスク・パックをバイパスして記録および再生プロセ
スとは独立するチャンネル上のビデオ性能の評価を可能
にする。駆動部へのディジタル・ビデオ入力は、選択さ
れると、直接ビデオ再生チャンネルに送られ、このモー
ドにおいては、信号経路に対する個々のビデオ・チャン
ネルの選択が可能である。操作を行うには、ビデオ・チ
ャンネル文字のディスク駆動部番号を入れ、ＩＮＩＴＩ
ＡＴＥバーを押せばＥ−ｔｏ−Ｅビデオはモニターに利
用できる。再びＩＮＩＴＩＡＴＥ 、＜−を押せば、シ
ステムを再生モードに戻し、ディスクのビデオを見る事
ができる。性能特性の決定のだめの性能診断および維持
検査においては、このＥ−ｔ。
−Ｅモードは有効である。
パック規定モードに入れるには、ＰＡＣＫ ＩＤＥＮ
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・パックの全てのデータ・トラッ
クに記録された識別データを読出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・パックにおけ
る各トラックの検査が行われる。検査において遭遇した
誤シのパック・アドレスの数も又表示される。
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・パックの全てのデータ・トラッ
クに記録された識別データを読出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・パックにおけ
る各トラックの検査が行われる。検査において遭遇した
誤シのパック・アドレスの数も又表示される。
バック規定モードはＰＡＣＫ ＤＥＦＩＮＥキーを押し
て入シ、このモードは新らしいパックのライブラリへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部Ａ１は、この駆動部上のどんなパックもこのモードが
開始されると自動的に新らしいパックになるように、規
定ディスク駆動部として表示される。このモードは、新
らしい２桁のパック・アドレスを入れ、ＮＯＲＭ／ＤＥ
Ｌキー・スイッチ８６を作動させ、次にＤＥＤ／ＥＤＩ
Ｔ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同時に
押す事により開始される。ディスク駆動部においては、
パックのデータ・トランクが新らしい識別データで記録
され、各トラックは削除された表示で記録される。
て入シ、このモードは新らしいパックのライブラリへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部Ａ１は、この駆動部上のどんなパックもこのモードが
開始されると自動的に新らしいパックになるように、規
定ディスク駆動部として表示される。このモードは、新
らしい２桁のパック・アドレスを入れ、ＮＯＲＭ／ＤＥ
Ｌキー・スイッチ８６を作動させ、次にＤＥＤ／ＥＤＩ
Ｔ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同時に
押す事により開始される。ディスク駆動部においては、
パックのデータ・トランクが新らしい識別データで記録
され、各トラックは削除された表示で記録される。
識別操作の完了は、デイスプレー上のＦＩＮＩＳＨＥＤ
メツセージによシ信号される。
メツセージによシ信号される。
ＰＡＣＫ ＤＵＰＥキーを押す事により行われるバック
２重化モードにおいては、ディスク・パックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
２重化モードにおいては、ディスク・パックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
このモードにおいては、ディスク駆動部の１つ、例えば
駆動部Ａ１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。バック複写モードを開
始するには、オペレータは２桁のパック・アドレスを入
れ、ＮＯＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥおよびＩＮＩＴ
ＩＡＴＥバーを同時に押す。装置は自動的に各ソース・
パックのトラックの内容をレセプタ・ディスク駆動部に
あるパックにおける対応するトラックに転送する。レセ
プタ・パック番号は複写モードの選択に続いて入れられ
たパック番号となる。複写操作の完了はデイスプレー上
でＦＩＮＩＳＨＥＤメツセージによ）信号される。
駆動部Ａ１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。バック複写モードを開
始するには、オペレータは２桁のパック・アドレスを入
れ、ＮＯＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥおよびＩＮＩＴ
ＩＡＴＥバーを同時に押す。装置は自動的に各ソース・
パックのトラックの内容をレセプタ・ディスク駆動部に
あるパックにおける対応するトラックに転送する。レセ
プタ・パック番号は複写モードの選択に続いて入れられ
たパック番号となる。複写操作の完了はデイスプレー上
でＦＩＮＩＳＨＥＤメツセージによ）信号される。
又、実施されるべき操作のモードを規定する左側段８５
におけるキーはこれが活動状態におかれた時点灯するタ
イプである事も知るべきである。
におけるキーはこれが活動状態におかれた時点灯するタ
イプである事も知るべきである。
このように、再生操作がＰＬＡＹキーを押す事で選択さ
れる時、このキーは点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
れる時、このキーは点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
コンピュータ制御システム９２を制御するアクセス・ス
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムの７０−チャートが第６３図に含まれている。
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムの７０−チャートが第６３図に含まれている。
コンピュータ 御システム
特に第４図のブロック図に示されるコンピュータ制御シ
ステムに関しては第８図のブロック図に更に詳細に示さ
れている。コンピュータシステム９２は、中央処理装置
即ちＣｐｕ１０６と、装置の操作に用いられる各種装置
の制御を行うためいくつかのインターフェース装置と連
絡する関連したプログラム記憶メモリー装置を有する事
が示されている。単一の主要バス１０５は、ｃｐｕ１０
６、メモリー族ｆｆｔ１０７およびいくつかのインター
フェース間にアドレスおよびデータ情報の両方を転送す
るために設けられ、アドレスおよびデータ情報はこのバ
ス１０５に沿って時間的に多重化される。いくつかの回
線からなる割込みバス１４３は、ｃｐｕ １０６をオペ
レータにより使用されるアクセス・ステーションに接続
して本装置による諸機能の性能を指向させるために設け
られる。アクセス・ステーションがｃｐｕ １０６のサ
ービスを要求する時は必ず、ステーションはリモート・
アクセス・ステーション・インターフェース１１５によ
り割込み指令をバス１４５の回線上をｃｐｕ迄送らせる
。これは、ｃｐｕにその操作を割込ませて呼出しステー
ションにサビスさせる。更に、いくつかの制御回線から
なる制御バス１４４は、諸装置を接続し、その間に制御
、タイミングおよび状況の情報を伝送するためのステー
ションをインターフェースしかつアクセスするために設
けられている。メモリー装置１０７に記憶された制御プ
ログラムの方向下で、ｃｐｕｌ ０６は、アクセス・ス
テーション、アクセス・パネル又ハ他のシステムのアク
セス装置の操作に応答して受取った１組の命令を解釈し
、必要なルーチンと演算関数を実行してコンピュータ・
システム９２をして所要の機能操作に本装置によシ実施
させるものである。制御プログラムがＣｐｕ ｉ ０６
に受取った命令を実行させて本装置に可能な諸機能操作
を実施する方法については、第６３図に含まれるフロー
チャートに記述されている。このフローチャートによシ
説明される制御プログラムは、ディジタル機器社によシ
製造されるｃｐｕと協動するように構成され、これにつ
いては以下に記される。
ステムに関しては第８図のブロック図に更に詳細に示さ
れている。コンピュータシステム９２は、中央処理装置
即ちＣｐｕ１０６と、装置の操作に用いられる各種装置
の制御を行うためいくつかのインターフェース装置と連
絡する関連したプログラム記憶メモリー装置を有する事
が示されている。単一の主要バス１０５は、ｃｐｕ１０
６、メモリー族ｆｆｔ１０７およびいくつかのインター
フェース間にアドレスおよびデータ情報の両方を転送す
るために設けられ、アドレスおよびデータ情報はこのバ
ス１０５に沿って時間的に多重化される。いくつかの回
線からなる割込みバス１４３は、ｃｐｕ １０６をオペ
レータにより使用されるアクセス・ステーションに接続
して本装置による諸機能の性能を指向させるために設け
られる。アクセス・ステーションがｃｐｕ １０６のサ
ービスを要求する時は必ず、ステーションはリモート・
アクセス・ステーション・インターフェース１１５によ
り割込み指令をバス１４５の回線上をｃｐｕ迄送らせる
。これは、ｃｐｕにその操作を割込ませて呼出しステー
ションにサビスさせる。更に、いくつかの制御回線から
なる制御バス１４４は、諸装置を接続し、その間に制御
、タイミングおよび状況の情報を伝送するためのステー
ションをインターフェースしかつアクセスするために設
けられている。メモリー装置１０７に記憶された制御プ
ログラムの方向下で、ｃｐｕｌ ０６は、アクセス・ス
テーション、アクセス・パネル又ハ他のシステムのアク
セス装置の操作に応答して受取った１組の命令を解釈し
、必要なルーチンと演算関数を実行してコンピュータ・
システム９２をして所要の機能操作に本装置によシ実施
させるものである。制御プログラムがＣｐｕ ｉ ０６
に受取った命令を実行させて本装置に可能な諸機能操作
を実施する方法については、第６３図に含まれるフロー
チャートに記述されている。このフローチャートによシ
説明される制御プログラムは、ディジタル機器社によシ
製造されるｃｐｕと協動するように構成され、これにつ
いては以下に記される。
装置の制御を行うために、Ｃｐｕ １０６とメモ＋７−
装置１０７が主要バス１０５を介してアドレス・デコー
ダ装置１１３を含む中央処理装置インターフェース１０
８に接続され、前記デコード装置は、ｃｐｕｆ０６から
情報を受取るかこれに情報を伝送するよう選択されるシ
ステム装置を識別する。ディジタル機器社のｃｐｕにお
いては、１６ビツトのアドレスが使用されて選択された
システム装置を識別する。
装置１０７が主要バス１０５を介してアドレス・デコー
ダ装置１１３を含む中央処理装置インターフェース１０
８に接続され、前記デコード装置は、ｃｐｕｆ０６から
情報を受取るかこれに情報を伝送するよう選択されるシ
ステム装置を識別する。ディジタル機器社のｃｐｕにお
いては、１６ビツトのアドレスが使用されて選択された
システム装置を識別する。
この１６ビツト・アドレスの３つの最上位ビットは、メ
モリー装置１０７における周辺装置がメモリー列の１つ
がＣｐｕ １０６との接続のため選択されるかどうかを
識別する。
モリー装置１０７における周辺装置がメモリー列の１つ
がＣｐｕ １０６との接続のため選択されるかどうかを
識別する。
アドレスの次の１３の最上位ビットは、選択されたシス
テム装置内で要求された特定のアドレスの場所を識別す
るアドレス・ワードを形成する。
テム装置内で要求された特定のアドレスの場所を識別す
るアドレス・ワードを形成する。
バイト構成のアドレス指定方式がディジタル機器社製の
ｃｐｕに採用され、このアドレス・ワードの最下位ヒツ
トは奇数バイト・アドレスト偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕに採用され、このアドレス・ワードの最下位ヒツ
トは奇数バイト・アドレスト偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕ １０６は、装置を構成する他のシステムと非同
期的に作用する。然し、他の装置はシステム・クロック
に対しては同期的に作用する。
期的に作用する。然し、他の装置はシステム・クロック
に対しては同期的に作用する。
非同期的に作用するｃｐｕ ｊ ０６と他の同期的に作
用するシステムの時間的インターフェース作用は、主要
バス１０５のアドレス／データ・多重サイクルの間アド
レス時間で行われ、このアドレス時間においてｃｐｕ
１０６によシ発されるバス同期信号により遂行されて、
制御回線１４４の１つを経てｃｐｕイア ｐ −７ｘ
−ス１０８に伝送される。ｃｐｕインタ７ ：ｒ−−ス
１０８はバス同期信号に応答してアドレス時間でアドレ
ス・ワードにより決定される適当な装置選択信号を発生
し、これによシ選択されたシステムｉｔとのｃｐｕ １
０６とインターフェースを許容する。
用するシステムの時間的インターフェース作用は、主要
バス１０５のアドレス／データ・多重サイクルの間アド
レス時間で行われ、このアドレス時間においてｃｐｕ
１０６によシ発されるバス同期信号により遂行されて、
制御回線１４４の１つを経てｃｐｕイア ｐ −７ｘ
−ス１０８に伝送される。ｃｐｕインタ７ ：ｒ−−ス
１０８はバス同期信号に応答してアドレス時間でアドレ
ス・ワードにより決定される適当な装置選択信号を発生
し、これによシ選択されたシステムｉｔとのｃｐｕ １
０６とインターフェースを許容する。
本文で述べた装置においては、本装置に望まれる各種の
機能操作を行うためいくつかの周辺装置が使用されてい
る。１６ビツト・アドレスの３つの最上位ビットが、周
辺装置がｃｐｕ １０６とインターフェースするために
要求された事を識別する時、アドレス・デコード装置１
１３がｃｐｕにより指令されて１３ビツトのアドレス・
ワードを復号し、２１本の別個の装置選回線のどれがｃ
ｐｕと所要の周辺装置間のインターフェースを作用させ
るため作動させられるべきかを識別する。６本の装置選
択回線は、外部のテレタイプのキー、ボード１１０と連
絡するためのテレタイプ・インターフェース装置１０９
か、低テープ・リーダ１１１又はｃｐｕ １０６から受
取るか又はこれに伝送するための続出専用メモリー１１
２を作動させるのに使用される。グループ回線１１４に
よシ示される如き第８図の右側に延びる１５本の別個の
装置選択回線は、ｃｐｕ １０６とインターフェースす
るための別の周辺装置を作動させるのに使用される。制
御回線１４４上を所要の周辺装置に対してｃｐｕ １０
６によシ送出される制御信号は、本装置により行われる
べき機能操作に従って、所要の周辺装置がｃｐｕ １０
６から受取るか又はこれに伝送するよう条件付けられて
いるかを決定スル。リモート・アクセス・ステーション
ツインター７エース１１５に関しては、ｃｐｕ １０６
とインターフェンスする事を必要とする時、回線１１２
１上でこのインターフェースに与えられるＵＡＲ，Ｔク
ロック・タイミング信号がｃｐｕインターフェース１０
８によシ生成される。
機能操作を行うためいくつかの周辺装置が使用されてい
る。１６ビツト・アドレスの３つの最上位ビットが、周
辺装置がｃｐｕ １０６とインターフェースするために
要求された事を識別する時、アドレス・デコード装置１
１３がｃｐｕにより指令されて１３ビツトのアドレス・
ワードを復号し、２１本の別個の装置選回線のどれがｃ
ｐｕと所要の周辺装置間のインターフェースを作用させ
るため作動させられるべきかを識別する。６本の装置選
択回線は、外部のテレタイプのキー、ボード１１０と連
絡するためのテレタイプ・インターフェース装置１０９
か、低テープ・リーダ１１１又はｃｐｕ １０６から受
取るか又はこれに伝送するための続出専用メモリー１１
２を作動させるのに使用される。グループ回線１１４に
よシ示される如き第８図の右側に延びる１５本の別個の
装置選択回線は、ｃｐｕ １０６とインターフェースす
るための別の周辺装置を作動させるのに使用される。制
御回線１４４上を所要の周辺装置に対してｃｐｕ １０
６によシ送出される制御信号は、本装置により行われる
べき機能操作に従って、所要の周辺装置がｃｐｕ １０
６から受取るか又はこれに伝送するよう条件付けられて
いるかを決定スル。リモート・アクセス・ステーション
ツインター７エース１１５に関しては、ｃｐｕ １０６
とインターフェンスする事を必要とする時、回線１１２
１上でこのインターフェースに与えられるＵＡＲ，Ｔク
ロック・タイミング信号がｃｐｕインターフェース１０
８によシ生成される。
装置選択回線１１４と関連する周辺装置についてハ、リ
モート・アクセス・ステーション・インク−フェース１
１５ｉｄ：バス１０５ヲリモート・アクセス・ステーシ
ョン７６と補助アクセス・パネル１１６トリモート・ア
クセス・ステーション又は内部のアクセス・ステーショ
ン７８を介してインターフェースし、図示の如く４本の
装置選択回線を必要とする。ディスク駆動部インターフ
ニー、（１１８ハ、バスをディスク駆動部回路とインタ
ーフェースし、３本の選択回線を必要とする。信号シス
テム・インターフェース１１９は、信号システムのＥ［
および再生処理回路のため同じインターフェース作用を
行い、３本の装置選択回線を必要とする。データ・トラ
ック・インターフェース１２０は、３つのディスク駆動
部の各々のデータ・トラック面トディスク駆動部に位置
された作用的に関連する回路と信号システムに対して同
様なインターフェース作用を与え、３本の装置選択回線
を必要とする。
モート・アクセス・ステーション・インク−フェース１
１５ｉｄ：バス１０５ヲリモート・アクセス・ステーシ
ョン７６と補助アクセス・パネル１１６トリモート・ア
クセス・ステーション又は内部のアクセス・ステーショ
ン７８を介してインターフェースし、図示の如く４本の
装置選択回線を必要とする。ディスク駆動部インターフ
ニー、（１１８ハ、バスをディスク駆動部回路とインタ
ーフェースし、３本の選択回線を必要とする。信号シス
テム・インターフェース１１９は、信号システムのＥ［
および再生処理回路のため同じインターフェース作用を
行い、３本の装置選択回線を必要とする。データ・トラ
ック・インターフェース１２０は、３つのディスク駆動
部の各々のデータ・トラック面トディスク駆動部に位置
された作用的に関連する回路と信号システムに対して同
様なインターフェース作用を与え、３本の装置選択回線
を必要とする。
コンピュータ・インターフェース１２１ハ、バス１０５
と中央処理装置１０６を、他のビデオ記録装置等を含む
テレビジョン・スタジオ全体の操作を指向し得るオート
メーション・コンピュータニインターフエースするため
に設けられる。２本の装置選択回線はオートメーション
・コンピユータラｃｐｕ ｉ ０６にインターフェース
するのに利用可能である。
と中央処理装置１０６を、他のビデオ記録装置等を含む
テレビジョン・スタジオ全体の操作を指向し得るオート
メーション・コンピュータニインターフエースするため
に設けられる。２本の装置選択回線はオートメーション
・コンピユータラｃｐｕ ｉ ０６にインターフェース
するのに利用可能である。
本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送されム時作動
され、他方はデータをＣｐＬｌから受取る時作動される
。
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送されム時作動
され、他方はデータをＣｐＬｌから受取る時作動される
。
然し、インターフェースと関連する周辺装置のあるもの
は、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよシも、
装置から必要とされる多くの機能操作を実施するためＣ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れにより前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６本の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータを９ンターフエースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるデータが主要バス１０５の１６
回線上に伝送され、又他方の装置選択回線が作動される
時他のデータが伝送されるように、複数の装置選択回線
が選択的に作動させられる。本文に記述した装置につい
ては、１６ビツト２進ワードで処理される以上のデータ
をｃｐｕ ｊ Ｏ６から必要とするこれ等のインターフ
ェースにおいては、最大２本の装置選択回線が使用され
る。
は、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよシも、
装置から必要とされる多くの機能操作を実施するためＣ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れにより前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６本の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータを９ンターフエースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるデータが主要バス１０５の１６
回線上に伝送され、又他方の装置選択回線が作動される
時他のデータが伝送されるように、複数の装置選択回線
が選択的に作動させられる。本文に記述した装置につい
ては、１６ビツト２進ワードで処理される以上のデータ
をｃｐｕ ｊ Ｏ６から必要とするこれ等のインターフ
ェースにおいては、最大２本の装置選択回線が使用され
る。
中央処理装置はマイクロプロセサ即チマイクロ・コンピ
ュータである事が望ましく、本文に記述する装置におい
ては、米国マサチューセッツ州、メイナードのディジタ
ル機器社により製造されるＬＳＩ−１１システムを有す
る。特に、本発明の装置は、マイクロプロセサと４に×
１６ビツトの半導体型読出し／書込みメモリーを含むモ
デルＫＤｉ１−ＦマイクロコンピュータタイプＬＳＩ−
ｚシステムをｃｐｕとして内斌している。このＬＳＩ−
１１マイクロコンピユータの作用に関する詳細な説明は
、本文に参考のため引用された１９７５年版のディジタ
ル機器社製ＬＳＩ−１ｉのユーザ・マニュアル（別冊Ａ
ＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述されている
。中央処理装置インターフェース１０８のブロック図は
第２９図に、又詳細な電気的作用図は第５８Ａ図乃至第
５８Ｄ図に示されている。リモート・アクセスステーシ
ョン・インターフェース１１５は第３０図の機能ブロッ
ク図に示され、その詳細図は第５５Ａ図乃至第５５Ｄ図
に示されている。ディスク駆動部インターフェースの詳
細電気的作用図は第３５Ａ図および第３５Ｂ図に示され
る。第１のデータ・トラック・インターフェース部分は
第３３Ａ図および第３３Ｂ図の機能ブロック図に示され
、詳細図は第５７Ａ図および第５７Ｂ図に示される。
ュータである事が望ましく、本文に記述する装置におい
ては、米国マサチューセッツ州、メイナードのディジタ
ル機器社により製造されるＬＳＩ−１１システムを有す
る。特に、本発明の装置は、マイクロプロセサと４に×
１６ビツトの半導体型読出し／書込みメモリーを含むモ
デルＫＤｉ１−ＦマイクロコンピュータタイプＬＳＩ−
ｚシステムをｃｐｕとして内斌している。このＬＳＩ−
１１マイクロコンピユータの作用に関する詳細な説明は
、本文に参考のため引用された１９７５年版のディジタ
ル機器社製ＬＳＩ−１ｉのユーザ・マニュアル（別冊Ａ
ＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述されている
。中央処理装置インターフェース１０８のブロック図は
第２９図に、又詳細な電気的作用図は第５８Ａ図乃至第
５８Ｄ図に示されている。リモート・アクセスステーシ
ョン・インターフェース１１５は第３０図の機能ブロッ
ク図に示され、その詳細図は第５５Ａ図乃至第５５Ｄ図
に示されている。ディスク駆動部インターフェースの詳
細電気的作用図は第３５Ａ図および第３５Ｂ図に示され
る。第１のデータ・トラック・インターフェース部分は
第３３Ａ図および第３３Ｂ図の機能ブロック図に示され
、詳細図は第５７Ａ図および第５７Ｂ図に示される。
同様に、第２のデータ・トラック・インターフェースは
第３４Ａ図乃至第３４Ｈ図に示される詳細電気的作用図
に示されている。信号システムインターフェースの詳細
な電気的作用図は第５２Ａ図および第３２Ｂ図に示され
ている。前述のインターフェースは以下に詳細に記述さ
れる。
第３４Ａ図乃至第３４Ｈ図に示される詳細電気的作用図
に示されている。信号システムインターフェースの詳細
な電気的作用図は第５２Ａ図および第３２Ｂ図に示され
ている。前述のインターフェースは以下に詳細に記述さ
れる。
記録および再生の両操作のための信号の流れの経路につ
いては簡単かつ広く記述したが、合成テレヒション信号
のための信号処理システムについては第６図および第７
図に含まれる信号の流れのダイヤグラムで示されるもの
よυもはるかに詳細をつくす。ビデオ信号システムにつ
いては、前述したものよシ更に多くのブロックを含む第
９Ａ図および第９Ｂ図によシ示されるブロック・ダイヤ
グラムに関して以下に更に詳細に説明する。
いては簡単かつ広く記述したが、合成テレヒション信号
のための信号処理システムについては第６図および第７
図に含まれる信号の流れのダイヤグラムで示されるもの
よυもはるかに詳細をつくす。ビデオ信号システムにつ
いては、前述したものよシ更に多くのブロックを含む第
９Ａ図および第９Ｂ図によシ示されるブロック・ダイヤ
グラムに関して以下に更に詳細に説明する。
然し、前に確認した照合番号は対応する機能が行われる
場合にはその侭用いる。第９Ａ図および第９Ｂ図のブロ
ック・ダイヤグラムも又、種々のブロックによシ表示さ
れる回路のタイミングおよび同期の制御に必要な他の相
互に接続する回線と共に、信号システムを経由するビデ
オ・データの流れを示す巾の広い線を含んでいる。コン
ピュータ制御システム（第８図のブロック・ダイヤグラ
ムに関して説明）に対する信号システムの相互接続につ
いても示すが、この場合、＊印を付した第９Ａ図と第９
Ｂ図における各種のブロックからの入出力回線はコンピ
ュータ制御システム９２迄延在する回線である。
場合にはその侭用いる。第９Ａ図および第９Ｂ図のブロ
ック・ダイヤグラムも又、種々のブロックによシ表示さ
れる回路のタイミングおよび同期の制御に必要な他の相
互に接続する回線と共に、信号システムを経由するビデ
オ・データの流れを示す巾の広い線を含んでいる。コン
ピュータ制御システム（第８図のブロック・ダイヤグラ
ムに関して説明）に対する信号システムの相互接続につ
いても示すが、この場合、＊印を付した第９Ａ図と第９
Ｂ図における各種のブロックからの入出力回線はコンピ
ュータ制御システム９２迄延在する回線である。
又、本発明の装置は本文においては、連続Ｈパルス間の
期間が約６五５マイクロ秒である事を意味する約１５．
７５４ Ｈｚの割合で生じる水平同期パルス（本文では
、屡々ｌ−Ｈ８ｙｎｃＪと表示）の５２５本のラインか
らなるテレビジョン・フィールドを有するＮＴＳＣ方式
における使用に関して記述するものとする。更に、ＮＴ
ＳＣ方式における垂直ブランキング率は６０Ｈｚの周波
数で生じ、色度情報は約五５８メガヘルツ（ＭＨｚ ）
の周波数を有するサブキャリア信号に関して変調される
。力２−サブキャリア位相の水平同期信号に関する関係
のため、ＮＴ８Ｃカラー信号は４つのフィールドシーク
エンスヲ有し、これは−船釣にカラーフレームと呼ばれ
ている。ｘｓｓｎｚのサブキャリア周波数は、本文にお
いては１×サブキャリア周波数を意味するＳＣと簡単に
屡々表示され、同様に、前述の装置における他の一般に
使用されるクロッキング周波数は３Ａｓｃ。
期間が約６五５マイクロ秒である事を意味する約１５．
７５４ Ｈｚの割合で生じる水平同期パルス（本文では
、屡々ｌ−Ｈ８ｙｎｃＪと表示）の５２５本のラインか
らなるテレビジョン・フィールドを有するＮＴＳＣ方式
における使用に関して記述するものとする。更に、ＮＴ
ＳＣ方式における垂直ブランキング率は６０Ｈｚの周波
数で生じ、色度情報は約五５８メガヘルツ（ＭＨｚ ）
の周波数を有するサブキャリア信号に関して変調される
。力２−サブキャリア位相の水平同期信号に関する関係
のため、ＮＴ８Ｃカラー信号は４つのフィールドシーク
エンスヲ有し、これは−船釣にカラーフレームと呼ばれ
ている。ｘｓｓｎｚのサブキャリア周波数は、本文にお
いては１×サブキャリア周波数を意味するＳＣと簡単に
屡々表示され、同様に、前述の装置における他の一般に
使用されるクロッキング周波数は３Ａｓｃ。
３ＳＣおよび６ＳＣを含む。この６×サブキャリア周波
数（３８Ｃ）は信号のディジタル化のためのアナログ複
合ビデオ信号のサンプリングの間、５×サブキャリア周
波数のサンプリング率、即ち１００ＭＨｚが使用される
と云う理由から鷹々生じる。
数（３８Ｃ）は信号のディジタル化のためのアナログ複
合ビデオ信号のサンプリングの間、５×サブキャリア周
波数のサンプリング率、即ち１００ＭＨｚが使用される
と云う理由から鷹々生じる。
ＮＴＳＣ方式のコンポジットビデオ信号は第５図Ａ及び
Ｂに示されている。
Ｂに示されている。
再び第９Ａ図に関して、同図に示された各ブロックの機
能について論述する前に、例示された信号システムの全
操作に関しである広い一般概念について理解すべきであ
る。第１に、ビデオ入力回路９３Ａに送られるビデオ入
力信号はアナログ・ディジタル・コンバータ９５に与え
られて処理されるアナログ信号である。前記コンバータ
の出力ハテイジタル・フォーマットにおけるビデオ情報
を含み、ディジタル化されたデータは更に処理されてデ
ィジタル・７オーマントにおけるディスク・パックに記
録される。同様に、このデータは、ディスク・パックか
ら再生され、時間ベース補正を行ない、彩度分離され、
ディジタル技法を用いて処理され、ディジタル・アナロ
グ・コンバータおよび５ｙｎｃ ／バースト挿入回路１
０２，１０５が図示の如き複合ビデオ出力を与える最終
的ステップの１つ迄アナログ信号に変換されない。
能について論述する前に、例示された信号システムの全
操作に関しである広い一般概念について理解すべきであ
る。第１に、ビデオ入力回路９３Ａに送られるビデオ入
力信号はアナログ・ディジタル・コンバータ９５に与え
られて処理されるアナログ信号である。前記コンバータ
の出力ハテイジタル・フォーマットにおけるビデオ情報
を含み、ディジタル化されたデータは更に処理されてデ
ィジタル・７オーマントにおけるディスク・パックに記
録される。同様に、このデータは、ディスク・パックか
ら再生され、時間ベース補正を行ない、彩度分離され、
ディジタル技法を用いて処理され、ディジタル・アナロ
グ・コンバータおよび５ｙｎｃ ／バースト挿入回路１
０２，１０５が図示の如き複合ビデオ出力を与える最終
的ステップの１つ迄アナログ信号に変換されない。
アナログ・ディジタル・コンバータ９５においては、ア
ナログ複合ビデオ信号は定格サブキャリアサイクルにＱ
いて３倍、即ち３８Ｃ（１０，７ＭＨｚ ）のサンプリ
ング率でサンプルされ、各サンプルは８ビツトのディジ
タル・ワードにディジタル量子化される。ＮＴＳＣのサ
ブキャリア周波数の３倍又は任意の奇数倍の周波数を有
するサンプリング・クロックは必然的に水平ライン周波
数の半分の奇数倍となる。もしこのようなサンプリング
・クロックが各ライン間で位相連続であれば連続するラ
インの開始におけるその位相は変化する。このようなラ
インからラインの位相連続サンプリング・クロックの使
用は、連続するラインの開始に関して異なる回数の連続
ライン間にサンプルされるアナログ信号の瞬間振幅を生
じる結果となる。このため、量子化されたサンプルはラ
インからラインの垂直アラインメントには存在しない。
ナログ複合ビデオ信号は定格サブキャリアサイクルにＱ
いて３倍、即ち３８Ｃ（１０，７ＭＨｚ ）のサンプリ
ング率でサンプルされ、各サンプルは８ビツトのディジ
タル・ワードにディジタル量子化される。ＮＴＳＣのサ
ブキャリア周波数の３倍又は任意の奇数倍の周波数を有
するサンプリング・クロックは必然的に水平ライン周波
数の半分の奇数倍となる。もしこのようなサンプリング
・クロックが各ライン間で位相連続であれば連続するラ
インの開始におけるその位相は変化する。このようなラ
インからラインの位相連続サンプリング・クロックの使
用は、連続するラインの開始に関して異なる回数の連続
ライン間にサンプルされるアナログ信号の瞬間振幅を生
じる結果となる。このため、量子化されたサンプルはラ
インからラインの垂直アラインメントには存在しない。
ラインからラインのサンプルの垂直アラインメントは、
テレビジョン・フィールドの５本の連続（全て奇数又は
偶数のフィールド）テレビジョン・ラインからの量子化
サンプルを合成する事によりテレビジョン信号の別個の
色度成分を得るためのディジタルコーム・フィルタの使
用を容易にするために必要とされ、前記の３つのテレビ
ジョン・ラインは下記式においてＴ（トップ）、Ｍ（ミ
ドル）、Ｂ（ボトム）とすれば、 （色度）Ｃ＝Ｍ−％（Ｔ＋Ｂ ） （輝度）Ｙ＝Ｍ＋３Ａ（Ｔ＋Ｂ ） もしＮＴＳＣテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であシ、これはサンプリング・クロックの位相がライ
ン間で変化しないためである事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各２
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、３本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
テレビジョン・フィールドの５本の連続（全て奇数又は
偶数のフィールド）テレビジョン・ラインからの量子化
サンプルを合成する事によりテレビジョン信号の別個の
色度成分を得るためのディジタルコーム・フィルタの使
用を容易にするために必要とされ、前記の３つのテレビ
ジョン・ラインは下記式においてＴ（トップ）、Ｍ（ミ
ドル）、Ｂ（ボトム）とすれば、 （色度）Ｃ＝Ｍ−％（Ｔ＋Ｂ ） （輝度）Ｙ＝Ｍ＋３Ａ（Ｔ＋Ｂ ） もしＮＴＳＣテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であシ、これはサンプリング・クロックの位相がライ
ン間で変化しないためである事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各２
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、３本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
３ＳＣのライン間の位相連続サンプリング・クロックを
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９０（ｌ１図に関して更に容易に判るが、同
図は、全てのサンプル点（第９０（１）図）におけるテ
レビジョン・ラインに対するサブキャリアにもおかれる
「×」サンプル点を示す矢印を上水向の変換が有する５
ＳＣサンプル・クロック（第９Ｃ（３）図）の正の変換
によりサンプルされるテレビジョン・ライン１における
サブキャリアの多くのサイクルを示す。図示の如く、サ
ブキャリアの各サイクルには３つのサンプルがある。
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９０（ｌ１図に関して更に容易に判るが、同
図は、全てのサンプル点（第９０（１）図）におけるテ
レビジョン・ラインに対するサブキャリアにもおかれる
「×」サンプル点を示す矢印を上水向の変換が有する５
ＳＣサンプル・クロック（第９Ｃ（３）図）の正の変換
によりサンプルされるテレビジョン・ライン１における
サブキャリアの多くのサイクルを示す。図示の如く、サ
ブキャリアの各サイクルには３つのサンプルがある。
然し、テレビジョン・ライン２即ち次に続くラインの間
、サブキャリアは第９Ｃ（２１図に示す如く逆の位相を
有し、同様にサンプリング・クロック３ＳＣはライン１
のその位相（第９Ｃ（３１図）に関して反対の位相（第
９０（４）図）であり、その結果テレビジョン・ライン
２の間はサンプルは上方向の変換上のテレビジョン・ラ
イン２のサブキャリア（第９Ｃ（２）図）の×で示され
る位置になシ、ライン１乃至ライン２の×サンプルはＳ
Ｃに対して６０゜だけずれ、このため、色度情報を正し
く得るため前述の数式においてアナログ信号の瞬間振幅
を使用するコーム・フィルタの応答に悪影響を及ばず。
、サブキャリアは第９Ｃ（２１図に示す如く逆の位相を
有し、同様にサンプリング・クロック３ＳＣはライン１
のその位相（第９Ｃ（３１図）に関して反対の位相（第
９０（４）図）であり、その結果テレビジョン・ライン
２の間はサンプルは上方向の変換上のテレビジョン・ラ
イン２のサブキャリア（第９Ｃ（２）図）の×で示され
る位置になシ、ライン１乃至ライン２の×サンプルはＳ
Ｃに対して６０゜だけずれ、このため、色度情報を正し
く得るため前述の数式においてアナログ信号の瞬間振幅
を使用するコーム・フィルタの応答に悪影響を及ばず。
全ての奇数ライン上でとられるサンプルは垂直方向に整
合される事、又全ての偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
合される事、又全ての偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
サブキャリア周波数の奇数倍、即ち本文に説明した装置
においては５８Ｃでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。Ｍ２Ｏ図に示される
例においては第９Ｃ（５１図が照合され、同図は、第９
０（４）図に示されるテレビジョンライン２に対する位
相に対しその位相を逆にするテレビジョン・ライン２に
対する５ＳＣサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」によシ示さ
れるサンプルが第９０（２）図に示す如く生じる。この
ように、テレビジョン・２イン１（ｒＸｊ ）に対する
サブキャリアのサンプル点は、第９０（４１図に示され
たように通常生じるサンプルクロックよシも第９Ｃ（５
１図に示される交番位相サンプル・クロックを用いてサ
ンプルされるサンプル点（ｒＯＪ ）に関して垂直方向
に整合される。この技法は位相交互ライン・エンコーデ
ィング即ちＰＡＬＥと一般に呼ばれ、用語１−ＰＡＬＥ
された」「ＰＡＬＥする」等が本文に記述する装置の説
明において一般的に使用される。
においては５８Ｃでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。Ｍ２Ｏ図に示される
例においては第９Ｃ（５１図が照合され、同図は、第９
０（４）図に示されるテレビジョンライン２に対する位
相に対しその位相を逆にするテレビジョン・ライン２に
対する５ＳＣサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」によシ示さ
れるサンプルが第９０（２）図に示す如く生じる。この
ように、テレビジョン・２イン１（ｒＸｊ ）に対する
サブキャリアのサンプル点は、第９０（４１図に示され
たように通常生じるサンプルクロックよシも第９Ｃ（５
１図に示される交番位相サンプル・クロックを用いてサ
ンプルされるサンプル点（ｒＯＪ ）に関して垂直方向
に整合される。この技法は位相交互ライン・エンコーデ
ィング即ちＰＡＬＥと一般に呼ばれ、用語１−ＰＡＬＥ
された」「ＰＡＬＥする」等が本文に記述する装置の説
明において一般的に使用される。
本文に説明する装置は３ＳＣ即ち１０．７ ＭＨｚのサ
ンプリング率と共にコーム・フィルターリング技法を用
いζかつＰＡＬＥサンプリング・クロックの使用を必要
とするが、４ＳＣサンプリング周波数がＰＡＬＥ処理の
必要を除去する事が判るであろう。
ンプリング率と共にコーム・フィルターリング技法を用
いζかつＰＡＬＥサンプリング・クロックの使用を必要
とするが、４ＳＣサンプリング周波数がＰＡＬＥ処理の
必要を除去する事が判るであろう。
４ＳＣサンプリング周波数の使用は、記録媒体即ちディ
スク駆動装置のディスクパックの周波数レスポンスが４
ｓｃ、＋ｔ３ＭＨｚの周波数での操作を十分に許容する
場合においては本文に記述する装置の概念の範囲内にあ
る。この場合、データ処理用途に使用される標準ディス
ク駆動部は約６’Ａメガビツトの範囲内において主とし
て作用し、１０７ＭＨｚの割合での記録はディスク・パ
ック自体のパック密度における十分な向上を示す事が判
ろう。
スク駆動装置のディスクパックの周波数レスポンスが４
ｓｃ、＋ｔ３ＭＨｚの周波数での操作を十分に許容する
場合においては本文に記述する装置の概念の範囲内にあ
る。この場合、データ処理用途に使用される標準ディス
ク駆動部は約６’Ａメガビツトの範囲内において主とし
て作用し、１０７ＭＨｚの割合での記録はディスク・パ
ック自体のパック密度における十分な向上を示す事が判
ろう。
ＰＡＬＥ処理の使用の結果である本装置の作用の別の重
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化により、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するだめの信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化により、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するだめの信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
この理由から、記録中アナログ・ディジタルコンバータ
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない）３ＳＣの位相を有
するクロックを用いてチャンネルエンコーダ９６からク
ロック・アウトされる。
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない）３ＳＣの位相を有
するクロックを用いてチャンネルエンコーダ９６からク
ロック・アウトされる。
然し、ラインからラインの連続する位相クロックを用い
るエンコーダ９６のクロッキングは、３ＳＣの％サイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングによシ生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又これがＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
おるが、連続位相クロックからのデータをＰＡＬＥクロ
ックに逆にリタイム又はリフロックしてサンプルタイム
の撹乱が除去され、彩度処理用コーム・フィルタがエラ
ーなしにデータの処理ができるようにする事が必要であ
る。簡単に云えば、Ａ／Ｄコンバータ９５はライン毎の
位相断絶を有するＰＡＬＥクロックを用いてアナログ信
号をサンプルする。記録するためチャンネル・エンコー
ダ９６は、彩度処理回路による使用のだめＰＡＬＥクロ
ックに対するＮＲＺ情報のりタイミングを再生中とデコ
ーディングの後必要とするライン毎の連続位相クロック
を用いてＰＡＬＥデータを復号する。
るエンコーダ９６のクロッキングは、３ＳＣの％サイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングによシ生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又これがＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
おるが、連続位相クロックからのデータをＰＡＬＥクロ
ックに逆にリタイム又はリフロックしてサンプルタイム
の撹乱が除去され、彩度処理用コーム・フィルタがエラ
ーなしにデータの処理ができるようにする事が必要であ
る。簡単に云えば、Ａ／Ｄコンバータ９５はライン毎の
位相断絶を有するＰＡＬＥクロックを用いてアナログ信
号をサンプルする。記録するためチャンネル・エンコー
ダ９６は、彩度処理回路による使用のだめＰＡＬＥクロ
ックに対するＮＲＺ情報のりタイミングを再生中とデコ
ーディングの後必要とするライン毎の連続位相クロック
を用いてＰＡＬＥデータを復号する。
然し、ＰＡＬＥに対する連続するクロックからの後者の
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、ブタはデータ・クロッキングを擾乱する事なく再
記録される。
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、ブタはデータ・クロッキングを擾乱する事なく再
記録される。
前記の配慮は、ライン１および２に対するＰＡＬＥデー
タがそれぞれ第９Ｃ（６）図および第９０（方図に示さ
れる第９Ｃ図に関して次に記述される。
タがそれぞれ第９Ｃ（６）図および第９０（方図に示さ
れる第９Ｃ図に関して次に記述される。
ピッ）Ａ１乃至Ｅｌは、第９’ Ｃ（１）図に示される
×に対応するライン１Ｖｃ生じるアナログ・ビデオ信号
の瞬間的サンプルを表示する連続するビット・セルであ
υ、各ビット・セルは第９Ｃ（３）図に示される３８Ｃ
クロツクの全クロック・サイクルを持続する。同様に、
ライン２０ビツトセルＡ２乃至Ｅ２は、テレビジョン・
ライン２に対しては第９０（５）図に示されるＰＡＬＥ
サンプル・フロラクラ用イて第９０（２１図における「
０」におけるサンプリングにより得られるデータを示す
。ライン毎の連続位相３８ＣクロツクでＰＡＬＥデータ
をクロックするため、第９Ｃ（５）図と第９０（７）図
に示されるビットセル下方の矢印は、第９０（８１図お
よび第９Ｃ（９）図に示される関係にシフトされてその
状態にあるビット・セルのクロッキング点を示す。各ビ
ットセルの開始はとのクロッキング点に生シ、セルルベ
ルはビット・セルがクロッキングの間それ等の一致を維
持するようにビット・セルの間隔を経て連続状態である
。
×に対応するライン１Ｖｃ生じるアナログ・ビデオ信号
の瞬間的サンプルを表示する連続するビット・セルであ
υ、各ビット・セルは第９Ｃ（３）図に示される３８Ｃ
クロツクの全クロック・サイクルを持続する。同様に、
ライン２０ビツトセルＡ２乃至Ｅ２は、テレビジョン・
ライン２に対しては第９０（５）図に示されるＰＡＬＥ
サンプル・フロラクラ用イて第９０（２１図における「
０」におけるサンプリングにより得られるデータを示す
。ライン毎の連続位相３８ＣクロツクでＰＡＬＥデータ
をクロックするため、第９Ｃ（５）図と第９０（７）図
に示されるビットセル下方の矢印は、第９０（８１図お
よび第９Ｃ（９）図に示される関係にシフトされてその
状態にあるビット・セルのクロッキング点を示す。各ビ
ットセルの開始はとのクロッキング点に生シ、セルルベ
ルはビット・セルがクロッキングの間それ等の一致を維
持するようにビット・セルの間隔を経て連続状態である
。
ライン毎の連続位相クロックからのデータを逆にＰＡＬ
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直方向に整合される即ち、Ａ２ｆ
ｉＡ１とＢ２はＢ１と・・・・・・と云うように垂直方
向に整合されるようにするため連続位相クロックからＰ
ＡＬＥクロック迄のりタイミングは正しく行われねばな
らず、さもなければビット・セルのミスアラインメント
が生じる。このように、リタイミング又はリフロッキン
グは相補的でなければならず、即ちＰＡＬＥから連続リ
フロッキングにおけるその適正部分においてクロックさ
れたビット・セルは連続からＰＡＬＥリクロッキングに
クロックされた状態で残されて適正な再生を保証しなけ
ればならない。このように、第９Ｃ（８）図および第９
Ｃ（９）図に示されたライン毎の連続位相クロックされ
たデータが与えられると、実線の矢印は、２つのテレビ
ジョン・ラインに対スる適正な追補クロッキングを示し
、第９Ｃ（１１図および第９ＣＱＤ図に示す如き垂直方
向に整合されたＡ１およびＡ２ビットを有するＰＡＬＥ
クロックに対するデータのりタイミングを生じる。ＰＡ
ＬＥ カら連続へのリフロッキングから右方クロッフサ
したビット・セルが、第９Ｃ（６１図および第９０（８
１図における関連するクロッキングの矢印を有するどの
ビット・セル（例えば、Ａ１）からでも明らかなように
反対に変換されるよう左方クロックされる事に留意され
たい。相補クロッキングが実施されない場合は、ビット
は、第９０（Ｌ３図および第９ＣＣ１１図に示された関
係を生じる第９０（８１図および第９Ｃ（９）図の点線
のクロッキング矢印で示されるように適正に整合されな
い。ＰＡＬＥから連続へ又はその逆方向のリフロッキン
グは、以下の記述から明らかになるように種々の場所で
行われる。
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直方向に整合される即ち、Ａ２ｆ
ｉＡ１とＢ２はＢ１と・・・・・・と云うように垂直方
向に整合されるようにするため連続位相クロックからＰ
ＡＬＥクロック迄のりタイミングは正しく行われねばな
らず、さもなければビット・セルのミスアラインメント
が生じる。このように、リタイミング又はリフロッキン
グは相補的でなければならず、即ちＰＡＬＥから連続リ
フロッキングにおけるその適正部分においてクロックさ
れたビット・セルは連続からＰＡＬＥリクロッキングに
クロックされた状態で残されて適正な再生を保証しなけ
ればならない。このように、第９Ｃ（８）図および第９
Ｃ（９）図に示されたライン毎の連続位相クロックされ
たデータが与えられると、実線の矢印は、２つのテレビ
ジョン・ラインに対スる適正な追補クロッキングを示し
、第９Ｃ（１１図および第９ＣＱＤ図に示す如き垂直方
向に整合されたＡ１およびＡ２ビットを有するＰＡＬＥ
クロックに対するデータのりタイミングを生じる。ＰＡ
ＬＥ カら連続へのリフロッキングから右方クロッフサ
したビット・セルが、第９Ｃ（６１図および第９０（８
１図における関連するクロッキングの矢印を有するどの
ビット・セル（例えば、Ａ１）からでも明らかなように
反対に変換されるよう左方クロックされる事に留意され
たい。相補クロッキングが実施されない場合は、ビット
は、第９０（Ｌ３図および第９ＣＣ１１図に示された関
係を生じる第９０（８１図および第９Ｃ（９）図の点線
のクロッキング矢印で示されるように適正に整合されな
い。ＰＡＬＥから連続へ又はその逆方向のリフロッキン
グは、以下の記述から明らかになるように種々の場所で
行われる。
又、 ＮＴＳＣテレビジョン信号は、サブキャリアの位
相がライン毎に１８０°変る点を除いて、各ラインに生
じる水平８ｙｎｃパルスとサブキャリア信号の位相角度
との間に何の指定され定義された関係も持たない事も判
るであろう。換言すれば、Ｈ５ｙｎｃシグナルに対する
サブキャリア信号の位相角度はビデオ・ソースのものか
ら他のものへと変り得、この変化けＨ５ｙｎｃ信号を装
置の操作制御のためには望ましからざるものにする。従
って、本文の装置は、システムのための基本タイミング
照合としてカラー・パース） ５ｙｎｃ成分によシ表示
される如き入力信号のサブキャリアを使用し、信号のＨ
５ｙｎｃＯ代りにタイミングのために使用される新らし
いＨ５ｙｎｃ関迷信号を規定する。この新らしい）（５
ｙｎｅ関連信号は定格水平２インの％の周波数になるよ
りに選択され、その理由はこれはサブキャリア周波数の
全サイクル数、即ちサブキャリア周波数即ち４５５サイ
クルの２つの完全な水平ラインを表示するためである。
相がライン毎に１８０°変る点を除いて、各ラインに生
じる水平８ｙｎｃパルスとサブキャリア信号の位相角度
との間に何の指定され定義された関係も持たない事も判
るであろう。換言すれば、Ｈ５ｙｎｃシグナルに対する
サブキャリア信号の位相角度はビデオ・ソースのものか
ら他のものへと変り得、この変化けＨ５ｙｎｃ信号を装
置の操作制御のためには望ましからざるものにする。従
って、本文の装置は、システムのための基本タイミング
照合としてカラー・パース） ５ｙｎｃ成分によシ表示
される如き入力信号のサブキャリアを使用し、信号のＨ
５ｙｎｃＯ代りにタイミングのために使用される新らし
いＨ５ｙｎｃ関迷信号を規定する。この新らしい）（５
ｙｎｅ関連信号は定格水平２インの％の周波数になるよ
りに選択され、その理由はこれはサブキャリア周波数の
全サイクル数、即ちサブキャリア周波数即ち４５５サイ
クルの２つの完全な水平ラインを表示するためである。
更に、Ｈ８ｙｎｃ関連信号はサブキャリアに対する特殊
の関係を与えられ、即ちサブキャリアの位相角度に関し
て同期される。
の関係を与えられ、即ちサブキャリアの位相角度に関し
て同期される。
信号システムの記録部分においては、同期ワードは、ビ
デオ信号のＨＳｙｎｃの場所に略々対応する場所で交互
のテレビジョン・ライン上のビデオ信号に挿入され、ビ
デオ信号のカラー・バースト・サブキャリア同期成分か
ら生じるＳＣの特定の位相角度に関して位相コヒーント
である。新らしいＨ８ｙｎｃ関連信号の場所は各画像フ
レームの最初に規定され、画像フレームの持続期間中維
持されてビデオ信号にそのサブキャリアの位相に対して
正確かつ一貫性をもって規定されたＨ８ｙｎｃ関迷信号
全迷信する。信号システムの再生部分に対しては、Ｈ／
２と表示されたＨ８ｙｎｃ関迷信号全迷信られ、これは
、その位相角度が再生システムの位相制御により選択自
在である基準入力サブキャリアの特定の位相角度に対し
てコヒーレントであると再び規定される。
デオ信号のＨＳｙｎｃの場所に略々対応する場所で交互
のテレビジョン・ライン上のビデオ信号に挿入され、ビ
デオ信号のカラー・バースト・サブキャリア同期成分か
ら生じるＳＣの特定の位相角度に関して位相コヒーント
である。新らしいＨ８ｙｎｃ関連信号の場所は各画像フ
レームの最初に規定され、画像フレームの持続期間中維
持されてビデオ信号にそのサブキャリアの位相に対して
正確かつ一貫性をもって規定されたＨ８ｙｎｃ関迷信号
全迷信する。信号システムの再生部分に対しては、Ｈ／
２と表示されたＨ８ｙｎｃ関迷信号全迷信られ、これは
、その位相角度が再生システムの位相制御により選択自
在である基準入力サブキャリアの特定の位相角度に対し
てコヒーレントであると再び規定される。
再規定されたＨ８ｙｎｃ関連信号Ｈ／２は、再生操作中
システムの基本タイミング基準信号として使用される。
システムの基本タイミング基準信号として使用される。
システムに対する水平Ｓ ｙｎｃ基準として再規定され
たＨ８ｙｎｃ関迷信号全迷信て、システムの記録、再生
および他の操作に対する処理信号は容易になるが、これ
は、ビデオ信号のサブキャリアと再規定されたＨ８ｙｎ
ｃ関迷信号全迷信に一貫した時間関係が確立されるため
である。
たＨ８ｙｎｃ関迷信号全迷信て、システムの記録、再生
および他の操作に対する処理信号は容易になるが、これ
は、ビデオ信号のサブキャリアと再規定されたＨ８ｙｎ
ｃ関迷信号全迷信に一貫した時間関係が確立されるため
である。
更ニ、テレビジョン・ステーションの、Ｓ 準５ｙｎｃ
に関して時間的に変更可能な内部水平基準信号とサブキ
ャリア基準信号の使用により、この持主じる通常の伝播
遅延を経過した後テレビジョン信号が適当な時点に遠隔
場所に到達できる。
に関して時間的に変更可能な内部水平基準信号とサブキ
ャリア基準信号の使用により、この持主じる通常の伝播
遅延を経過した後テレビジョン信号が適当な時点に遠隔
場所に到達できる。
再び第９Ａ図および第９Ｂ図のブロック図において、ア
ナログ・ビデオ信号は、これがアナログディジタル・コ
ンバータ９５に与えられる前にアナログ・ビデオ信号の
処理中にいくつかの操作が生じる入力回路９３Ａの入力
側に与えられる。更に、入力回路９３Ａは、アナログ・
ビデオ信号を増幅し、ＤＣ復元を行い、信号システムに
対するタイミング信号を生じる際使用するためビデオ信
号に含まれる８ｙｎｃ成分を分離し、ＨＳｙｎｃのチッ
プのレベルを検出し、その後該チップレベルをクリップ
する。更に、ＨＳｙｎｃは再生成された５ｙｎｃを生じ
る際に使用する精密５ｙｎｃ回路を用いて分離される。
ナログ・ビデオ信号は、これがアナログディジタル・コ
ンバータ９５に与えられる前にアナログ・ビデオ信号の
処理中にいくつかの操作が生じる入力回路９３Ａの入力
側に与えられる。更に、入力回路９３Ａは、アナログ・
ビデオ信号を増幅し、ＤＣ復元を行い、信号システムに
対するタイミング信号を生じる際使用するためビデオ信
号に含まれる８ｙｎｃ成分を分離し、ＨＳｙｎｃのチッ
プのレベルを検出し、その後該チップレベルをクリップ
する。更に、ＨＳｙｎｃは再生成された５ｙｎｃを生じ
る際に使用する精密５ｙｎｃ回路を用いて分離される。
この回路は又、ビデオ入力のバーストから、あるいはバ
ーストのない場合はビデオ人力Ｈ８ｙｎｃから生成され
るＨ／２基準信号から得られる再生成されたＳＣ信号を
生じる。
ーストのない場合はビデオ人力Ｈ８ｙｎｃから生成され
るＨ／２基準信号から得られる再生成されたＳＣ信号を
生じる。
第９Ａ図の左下に示されたビデオ入力回路９５Ａと基準
入力回路９３Ｂは、同様な機能、即ち、主として信号シ
ステムの信号記録部分のためのビデオ入力回路および信
号システムの主として再生部分のための基準入力回路と
して作用する。従って、製造およびサービスの便宜のた
め同じ回路を使用する。然し、この入力回路は、装置内
ではその各機能を実施するのに必要とされる入力信号の
みを受取るように接続され、同一信号が各回路で生じる
が、その全てが各回路で使用されない。基準入力回路に
対する基準入力は、その活動ビデオ部分がブラック・レ
ベルにある点を除いて、カラー・テレビジョン信号の全
成分を含むステーション・基準カラー・ブラック・ビデ
オ信号でちる。
入力回路９３Ｂは、同様な機能、即ち、主として信号シ
ステムの信号記録部分のためのビデオ入力回路および信
号システムの主として再生部分のための基準入力回路と
して作用する。従って、製造およびサービスの便宜のた
め同じ回路を使用する。然し、この入力回路は、装置内
ではその各機能を実施するのに必要とされる入力信号の
みを受取るように接続され、同一信号が各回路で生じる
が、その全てが各回路で使用されない。基準入力回路に
対する基準入力は、その活動ビデオ部分がブラック・レ
ベルにある点を除いて、カラー・テレビジョン信号の全
成分を含むステーション・基準カラー・ブラック・ビデ
オ信号でちる。
このように、バースト、ＨＳｙｎｃ等は、これ等がビデ
オ入力回路９３Ａにあるため基準入力回路９５Ｂに存在
する。更に、基準入力回路９３ＢはＩ（位相位置調整回
路を用い、この回路は、信号システムの再生部において
使用される再生成されたＨＳｙｎｃのＨ位相位置を調整
するため、オペレータの操作する位相コントロールスイ
ッチ８１のようなつまみスイッチ等からＨ位置制御信号
を受取る。
オ入力回路９３Ａにあるため基準入力回路９５Ｂに存在
する。更に、基準入力回路９３ＢはＩ（位相位置調整回
路を用い、この回路は、信号システムの再生部において
使用される再生成されたＨＳｙｎｃのＨ位相位置を調整
するため、オペレータの操作する位相コントロールスイ
ッチ８１のようなつまみスイッチ等からＨ位置制御信号
を受取る。
図示の如く、入力回路９３Ａと９５ＢＫより与えられる
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５Ａは、ビデオ入力回路９３Ａ１アナ
ログ・ディジタル・コンバータ９５、およびコンピュー
タ制御システム９２からの入力を使用し、精密位相ロッ
ク・ループ回路を経てるＳＣ，％ＳＣの周波数で多くの
記録用クロックとＰＡＬＥフラッグ信号を生成する。Ｐ
ＡＬＥフラッグと３ＳＣ信号は基準論理回路１２５Ａに
より使用されて、その位相がＨ／２の周波数にあるＰＡ
Ｌ Ｅフラッグによりビデオ信号の各ラインに対してセ
ットされる５ＳＣのＰＡＬＥサンプリング・クロック信
号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状態
、即ちＰＡＬＥフラッグ信号の２つの状態は等しくない
時間間隔であるが、前記の割合で状態を変化させる。こ
れが非対称的に行われるため、ビデオ信号のカラー・バ
ースト部分に対するサンプリングクロック位相はサブキ
ャリアの位相と一致し、その後テレビジョン・ラインの
前記部分のみが連続するライン上で交番するサンプリン
グ位相を有する。このＰＡＬＥクロックは、アナログ・
ディジタル・コンバータ９５に結合され、５ＳＣ即ち１
α７ＭＨｚでサンプルを得るためのサンプリング・クロ
ック信号である。
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５Ａは、ビデオ入力回路９３Ａ１アナ
ログ・ディジタル・コンバータ９５、およびコンピュー
タ制御システム９２からの入力を使用し、精密位相ロッ
ク・ループ回路を経てるＳＣ，％ＳＣの周波数で多くの
記録用クロックとＰＡＬＥフラッグ信号を生成する。Ｐ
ＡＬＥフラッグと３ＳＣ信号は基準論理回路１２５Ａに
より使用されて、その位相がＨ／２の周波数にあるＰＡ
Ｌ Ｅフラッグによりビデオ信号の各ラインに対してセ
ットされる５ＳＣのＰＡＬＥサンプリング・クロック信
号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状態
、即ちＰＡＬＥフラッグ信号の２つの状態は等しくない
時間間隔であるが、前記の割合で状態を変化させる。こ
れが非対称的に行われるため、ビデオ信号のカラー・バ
ースト部分に対するサンプリングクロック位相はサブキ
ャリアの位相と一致し、その後テレビジョン・ラインの
前記部分のみが連続するライン上で交番するサンプリン
グ位相を有する。このＰＡＬＥクロックは、アナログ・
ディジタル・コンバータ９５に結合され、５ＳＣ即ち１
α７ＭＨｚでサンプルを得るためのサンプリング・クロ
ック信号である。
基準論理回路１２５Ｂは、基準入力回路９３Ｂとコンピ
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
記録および再生操作モードの間、基準論理回路も又、適
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ８ｙｎｃ信号を生成する。
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ８ｙｎｃ信号を生成する。
再生モードおよび入力ビデオ信号の記録以外の他の操作
モードの間、基準クロック・ジェネレータ９８は、各種
のクロックおよびこのようなモトで使用される信号シス
テムの各部分により必要とされる別のタイミング制御信
号を生成する。基準クロック・ジェネレータは、基準入
力回路９３Ｂ、基準ロジック１２５Ｂ、信号システムの
再生部、オペレータの制御スイッチの入力を使用し、６
ＳＣ１３ＳＣ％ＳＣおよび％ＳＣの周波数でクロック信
号を、又他の種々のタイミング制御信号を生成する。
モードの間、基準クロック・ジェネレータ９８は、各種
のクロックおよびこのようなモトで使用される信号シス
テムの各部分により必要とされる別のタイミング制御信
号を生成する。基準クロック・ジェネレータは、基準入
力回路９３Ｂ、基準ロジック１２５Ｂ、信号システムの
再生部、オペレータの制御スイッチの入力を使用し、６
ＳＣ１３ＳＣ％ＳＣおよび％ＳＣの周波数でクロック信
号を、又他の種々のタイミング制御信号を生成する。
基準論理回路１２５Ａ、１２５Ｂおよび基準クロック・
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じる信号システムのクロック・ジェネレータ
９４を有する。
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じる信号システムのクロック・ジェネレータ
９４を有する。
ビデオ入力ボードからのクランプされＨ５ｙｎｃストリ
ツプされたアナログ・ビデオ信号は、信号をエンコーダ
・スイッチ１２６に与えられるＰＡＬＥ処理されたＮＲ
Ｚ （帰零せず）フォーマットにおける８ビツトの２進
符号化信号に変換するアナログ・ディジタル・コンバー
タ９５に与えられる。このアナログ・ディジタル・コン
バータ９５は、アンヘックス社のディジタル・スイム・
ベース・コレクタＡＴＢＣ−８ｏｏに内蔵されるものと
構造上および作用上同じであるため、本文では詳細に示
さない。アナログ・ディジタル・コンバータ９５のダイ
ヤグラムは、１９７５年１０月発行のカタログ浅７８９
６５８２−０２に示されている。アナログ・ディジタル
・コンバータの特定の回路は、前記カタログの５−５１
７５２頁に掲載される略図ム１３７４２５６、および同
カタログの５−３７７５８頁の略図屋１３７４２５９に
示される。これ等の略図は本文に参考として引用されて
いる。
ツプされたアナログ・ビデオ信号は、信号をエンコーダ
・スイッチ１２６に与えられるＰＡＬＥ処理されたＮＲ
Ｚ （帰零せず）フォーマットにおける８ビツトの２進
符号化信号に変換するアナログ・ディジタル・コンバー
タ９５に与えられる。このアナログ・ディジタル・コン
バータ９５は、アンヘックス社のディジタル・スイム・
ベース・コレクタＡＴＢＣ−８ｏｏに内蔵されるものと
構造上および作用上同じであるため、本文では詳細に示
さない。アナログ・ディジタル・コンバータ９５のダイ
ヤグラムは、１９７５年１０月発行のカタログ浅７８９
６５８２−０２に示されている。アナログ・ディジタル
・コンバータの特定の回路は、前記カタログの５−５１
７５２頁に掲載される略図ム１３７４２５６、および同
カタログの５−３７７５８頁の略図屋１３７４２５９に
示される。これ等の略図は本文に参考として引用されて
いる。
アナログ・ディジタル・コンバータからの出力は次いで
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９からの８ビツ
トのディジタル化されたビデオデータを通常受取る切換
作用回路からなる。以下に記述するように、データ転送
回路１２９は、ビデオ情報を、遠隔又は内部のアクセス
・ステーションを用いる装置の操作に関して前に述べた
ように、１つのディスク駆動部から他のディスク駆動部
に転送させる。転送操作モードにおいては、ディジタル
化された情報はディスク駆動部から読取られ、ＮＲＺデ
ィジタル・フォーマットに復号され、タイムペース補正
され、次いでエンコーダ・スイッチに与えられ、このス
イッチはエンコーダ９６に対するディジタル化されたビ
デオ情報のいずれのソースも選択できる。ディスク駆動
部７５に記録されたチャンネル符号化データが連続位相
クロックでクロックされたため、データ転送回路１２９
によシ受取ったＮＲＺデータも又連続位相クロックに関
して調時される。通常、データ転送回路１２９は、彩度
セパレータおよび処理回路１０１に与えられるデータが
適正ｆｉ ＰＡＬＥ処理されたフォーマットにあるよう
に、ＰＡＬＥクロック信号に対してＮＲＺディジタル・
データのりタイミングを行うために使用されるＰＡＬＥ
フラッグ信号を与えられる。転送操作モードの間、この
リタイミングは必要でない。
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９からの８ビツ
トのディジタル化されたビデオデータを通常受取る切換
作用回路からなる。以下に記述するように、データ転送
回路１２９は、ビデオ情報を、遠隔又は内部のアクセス
・ステーションを用いる装置の操作に関して前に述べた
ように、１つのディスク駆動部から他のディスク駆動部
に転送させる。転送操作モードにおいては、ディジタル
化された情報はディスク駆動部から読取られ、ＮＲＺデ
ィジタル・フォーマットに復号され、タイムペース補正
され、次いでエンコーダ・スイッチに与えられ、このス
イッチはエンコーダ９６に対するディジタル化されたビ
デオ情報のいずれのソースも選択できる。ディスク駆動
部７５に記録されたチャンネル符号化データが連続位相
クロックでクロックされたため、データ転送回路１２９
によシ受取ったＮＲＺデータも又連続位相クロックに関
して調時される。通常、データ転送回路１２９は、彩度
セパレータおよび処理回路１０１に与えられるデータが
適正ｆｉ ＰＡＬＥ処理されたフォーマットにあるよう
に、ＰＡＬＥクロック信号に対してＮＲＺディジタル・
データのりタイミングを行うために使用されるＰＡＬＥ
フラッグ信号を与えられる。転送操作モードの間、この
リタイミングは必要でない。
エンコーダ・スイッチ１２６はＰＡＬＥ−ｙラッグ信号
のデータ転送回路１２９に対する結合に割込み、これに
よりデータ転送モードの間ＰＡＬＥクロックに関してＮ
Ｒ，Ｚデータのりタイミングを阻止する回路を有する。
のデータ転送回路１２９に対する結合に割込み、これに
よりデータ転送モードの間ＰＡＬＥクロックに関してＮ
Ｒ，Ｚデータのりタイミングを阻止する回路を有する。
ｘ ７ ＝ｒ −タ・スイッチ１２６はコンピュータノ
制御システム９２により制御され、入力ビデオ又は転送
経路のいずれからのビデオ・データをゲートする。又、
このスイッチは、データ転送モードの間は基準タイミン
グ信号が使用され、記録モードの間はビデオ・タイミン
グ信号が使用されるため、ビデオおよび基準６８Ｃおよ
び３４ｓｃタイミング信号の間で切換る。エンコーダ・
スイッチも又、ステルのためのメチル場所即ちアドレス
が未占拠であシ従って記録のために利用可能であシ又診
断機能を実施する信号を与えるのに利用可能である事が
目で見えるＴＶ画儂によシブランキング・クロスを生じ
る信号を生成するためのものでもある。同期語挿入器に
関し、エンコーダスイッチ１２６はアナログ−デジタル
変換器からの８ビットデジタルビデオ信号とタイミング
リファレンスからエンコーダ９６に送られるタイミング
信号とを結合する。
制御システム９２により制御され、入力ビデオ又は転送
経路のいずれからのビデオ・データをゲートする。又、
このスイッチは、データ転送モードの間は基準タイミン
グ信号が使用され、記録モードの間はビデオ・タイミン
グ信号が使用されるため、ビデオおよび基準６８Ｃおよ
び３４ｓｃタイミング信号の間で切換る。エンコーダ・
スイッチも又、ステルのためのメチル場所即ちアドレス
が未占拠であシ従って記録のために利用可能であシ又診
断機能を実施する信号を与えるのに利用可能である事が
目で見えるＴＶ画儂によシブランキング・クロスを生じ
る信号を生成するためのものでもある。同期語挿入器に
関し、エンコーダスイッチ１２６はアナログ−デジタル
変換器からの８ビットデジタルビデオ信号とタイミング
リファレンスからエンコーダ９６に送られるタイミング
信号とを結合する。
エンコーダ・スイッチ１２６からの８ビツト・データは
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＤＣのない帰零しないタイプのコードであるミ
ラー・スクエアド・チャンネル・コード・フォーマット
に対してＰＡＬＥ処理されたデータを符号化する。
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＤＣのない帰零しないタイプのコードであるミ
ラー・スクエアド・チャンネル・コード・フォーマット
に対してＰＡＬＥ処理されたデータを符号化する。
ＰＡＬＥ処還されたデータがエンコーダに与えられる間
、エンコーダの出力は３ＳＣに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを撹乱する効果を
持ち得る期間にわたシ１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
、エンコーダの出力は３ＳＣに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを撹乱する効果を
持ち得る期間にわたシ１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
ＤＣを伝送しない制御された帯域情報においては、２進
波形は、線形レスポンス補償回路によっては除去できな
い零りロシング場所の歪を受ける。
波形は、線形レスポンス補償回路によっては除去できな
い零りロシング場所の歪を受ける。
このような歪は、一般にベース・ライン・ワンダと呼ば
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、１９６３年１０月２２日に発行されたミラーの米国
特許第五１０ａ２６１号に開示されている。ミラーのコ
ードにおいては、論理数１は特定の場所即ちミツド・セ
ルにおける信号変換により表示され、論理数０は特定の
早い場所即ちビット・セルの前縁部付近における信号変
換によシ表示される。ミラーのフォーマットは、中心部
における変換を含む間隔に続く１ビツトの間隔の始めに
生じるいかなる変換に対する抑制作用を生じる。これ等
規則によシ生成された波形の非対称性はＤＣを符号化信
号に導入し得、本装置に使用される一般にミラーの「ス
クウエアド」コードと呼ばれるコードは元のミラーのフ
ォーマットのＤＣ成分を有効に除去し、いかなる大容量
のメモリー又はエンコーディング／デコーディングにお
ける速度の変化の必要となしにこれを行う。
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、１９６３年１０月２２日に発行されたミラーの米国
特許第五１０ａ２６１号に開示されている。ミラーのコ
ードにおいては、論理数１は特定の場所即ちミツド・セ
ルにおける信号変換により表示され、論理数０は特定の
早い場所即ちビット・セルの前縁部付近における信号変
換によシ表示される。ミラーのフォーマットは、中心部
における変換を含む間隔に続く１ビツトの間隔の始めに
生じるいかなる変換に対する抑制作用を生じる。これ等
規則によシ生成された波形の非対称性はＤＣを符号化信
号に導入し得、本装置に使用される一般にミラーの「ス
クウエアド」コードと呼ばれるコードは元のミラーのフ
ォーマットのＤＣ成分を有効に除去し、いかなる大容量
のメモリー又はエンコーディング／デコーディングにお
ける速度の変化の必要となしにこれを行う。
エンコーダ回路９６も又、７デイジツトの２進数の形態
の独特な８ｙｎｃワードを生成し、６８Ｃおよび３ＡＳ
Ｃクロック信号によシ決定される精度の高い場所におい
て、交互のライン上の５ｙｎｃワードを挿入する。記録
操作モードにおいては、基準論理回路１２５Ａによシ入
カビデオ信号の同期成分から生じたクロック信号は、エ
ンコーダ・スイッチ１２６によりエンコーダ回路９乙に
与えられ、ビデオ信号の水平８ｙｎｃパルスが前に位置
されていた場所に略々対応する場所に挿入される５ｙｎ
ｃワードを生じる。他の操作モードにおいては、６ＳＣ
と３ＡＳＣクロック信号は、基準論理回路１２５Ｂと基
準クロック・ジェネレータ９８の協働作用によりステー
ションの基準カラー・ブラック・ビデオ信号の同期成分
から生成される。エンコーダは、再生成されたサブキャ
リア位相に関して適当な時点で・Ｈ８ｙｎｃ関連８ｙｎ
ｃワードを交互のテレビジョン・ライン上のデータ・ス
トリームにゲートする。
の独特な８ｙｎｃワードを生成し、６８Ｃおよび３ＡＳ
Ｃクロック信号によシ決定される精度の高い場所におい
て、交互のライン上の５ｙｎｃワードを挿入する。記録
操作モードにおいては、基準論理回路１２５Ａによシ入
カビデオ信号の同期成分から生じたクロック信号は、エ
ンコーダ・スイッチ１２６によりエンコーダ回路９乙に
与えられ、ビデオ信号の水平８ｙｎｃパルスが前に位置
されていた場所に略々対応する場所に挿入される５ｙｎ
ｃワードを生じる。他の操作モードにおいては、６ＳＣ
と３ＡＳＣクロック信号は、基準論理回路１２５Ｂと基
準クロック・ジェネレータ９８の協働作用によりステー
ションの基準カラー・ブラック・ビデオ信号の同期成分
から生成される。エンコーダは、再生成されたサブキャ
リア位相に関して適当な時点で・Ｈ８ｙｎｃ関連８ｙｎ
ｃワードを交互のテレビジョン・ライン上のデータ・ス
トリームにゲートする。
ディスク装置７３のデータ・トラック上に記録されるデ
ータ・トラック情報も又、再記録に先立ってエンコーダ
９６によシ符号化される。このデータ・トラック情報は
、そのデータ・トラック・インターフェース１２０を介
してコンピュータ制御システム９２により与えられる。
ータ・トラック情報も又、再記録に先立ってエンコーダ
９６によシ符号化される。このデータ・トラック情報は
、そのデータ・トラック・インターフェース１２０を介
してコンピュータ制御システム９２により与えられる。
第９Ｂ図において、エンコーダ９６の出力側に生じる符
号化ディジタル・データのデータ・ストリームは、単に
１つのスプリッティングおよびバッファ回路である電子
作用によるデータインターフｘ−ｙ、、 ａ ｑ ニ４
ｔうれ、前記インターフェースはディスク・パック７５
に選択的に記録するため３つのディスク駆動部７３に符
号化データを結合する。各ディスク駆動部は、電子作用
によるデータ・インターフェース８９から符号化ディジ
タル・データを受取り、かつこれを関連するディスク・
パック７５に記録するため記録増幅回路１５３とヘッド
・スイッチ回路９７に送出すると共に、再生増幅回路１
５５とヘッド・スイッチ回路９７から再生されるか検出
されたデータを受取シ、これをブタ選択スイッチ１２８
に送る。更に、ディスク駆動インターフェース１１は電
子作用によるデータ・インターフェースを経て多重サー
ボ基準信号を受取り、これをディスク駆動制御回路のタ
イミング・ジェネレータ（第３９図）に送る。この信号
は、いずれかの基準論理回路１２５Ａ又は１２５Ｂから
コンピュータ制御システム９２によシ選択される。この
タイミング・ジェネレータは、ディスク駆動部７５内部
のディスクバック７５の記録再生操作および回転位置が
適当な信号システム・タイミング基準に同期されるよう
に、多重サーボ基準信号を用いてディスク駆動システム
の作用を調時する。
号化ディジタル・データのデータ・ストリームは、単に
１つのスプリッティングおよびバッファ回路である電子
作用によるデータインターフｘ−ｙ、、 ａ ｑ ニ４
ｔうれ、前記インターフェースはディスク・パック７５
に選択的に記録するため３つのディスク駆動部７３に符
号化データを結合する。各ディスク駆動部は、電子作用
によるデータ・インターフェース８９から符号化ディジ
タル・データを受取り、かつこれを関連するディスク・
パック７５に記録するため記録増幅回路１５３とヘッド
・スイッチ回路９７に送出すると共に、再生増幅回路１
５５とヘッド・スイッチ回路９７から再生されるか検出
されたデータを受取シ、これをブタ選択スイッチ１２８
に送る。更に、ディスク駆動インターフェース１１は電
子作用によるデータ・インターフェースを経て多重サー
ボ基準信号を受取り、これをディスク駆動制御回路のタ
イミング・ジェネレータ（第３９図）に送る。この信号
は、いずれかの基準論理回路１２５Ａ又は１２５Ｂから
コンピュータ制御システム９２によシ選択される。この
タイミング・ジェネレータは、ディスク駆動部７５内部
のディスクバック７５の記録再生操作および回転位置が
適当な信号システム・タイミング基準に同期されるよう
に、多重サーボ基準信号を用いてディスク駆動システム
の作用を調時する。
ディスク駆動部制御回路は、ディスク駆動部データ・イ
ンターフェース１５１を介してプリレコード・タイミン
グ信号およびデータ・タイミング信号を信号システムの
電子作用のデータ・インターフェース８９に戻す。本文
に記述した装置の特定の実施態様においては、４つのフ
ィールドのＮＴＳＣカラー・テレビジョン信号のカラー
コード・シーケンスの唯２つが記録され、この２つのフ
ィールドは各々がディスク・パック７５の別個の回転中
に記録される。ビデオ信号の２つのフィルドの記録の直
前に、ブリレコーダ・タイミング信号が生成されて電子
作用によりデータ・インター７ｘ−ス８９に結合される
。このインターフェースはプリレコード・タイミング信
号をエンコーダ９６に送シ、本文に記述した装置におい
て論理−数０によりディジタル的に規定されるカラー・
ブラックに相当する２フイールドのデータに相当する間
隔の間生成を惹起する。カラー・ブラック・データの２
フイールドの間隔は、ビデオ・データおよびその関連す
るデータ・トラック情報を記録するために選択されたト
ラックの場所においてデータ・バックに記録するために
インターフェースを介して戻される。カラー・ブラック
・データの２フイールドの記録は、ビデオ・データの２
フイールドが記録される２回転の直前のディスク・バッ
ク７５の２回転の間に生じる。これは、ビデオおよびデ
ータ・トラック・データのその後の２を記録のためのト
ラック場所を条件付ける。前に記録されたディジタル・
データを新らしいディジタル・データによる２重記録が
行われて前に記録゛されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパンフッ５０２回転のみで行われ
るビデオ・データと関連するデータ・トラックのデータ
の２つのフィールドの記録から除去する事ができる。
ンターフェース１５１を介してプリレコード・タイミン
グ信号およびデータ・タイミング信号を信号システムの
電子作用のデータ・インターフェース８９に戻す。本文
に記述した装置の特定の実施態様においては、４つのフ
ィールドのＮＴＳＣカラー・テレビジョン信号のカラー
コード・シーケンスの唯２つが記録され、この２つのフ
ィールドは各々がディスク・パック７５の別個の回転中
に記録される。ビデオ信号の２つのフィルドの記録の直
前に、ブリレコーダ・タイミング信号が生成されて電子
作用によりデータ・インター７ｘ−ス８９に結合される
。このインターフェースはプリレコード・タイミング信
号をエンコーダ９６に送シ、本文に記述した装置におい
て論理−数０によりディジタル的に規定されるカラー・
ブラックに相当する２フイールドのデータに相当する間
隔の間生成を惹起する。カラー・ブラック・データの２
フイールドの間隔は、ビデオ・データおよびその関連す
るデータ・トラック情報を記録するために選択されたト
ラックの場所においてデータ・バックに記録するために
インターフェースを介して戻される。カラー・ブラック
・データの２フイールドの記録は、ビデオ・データの２
フイールドが記録される２回転の直前のディスク・バッ
ク７５の２回転の間に生じる。これは、ビデオおよびデ
ータ・トラック・データのその後の２を記録のためのト
ラック場所を条件付ける。前に記録されたディジタル・
データを新らしいディジタル・データによる２重記録が
行われて前に記録゛されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパンフッ５０２回転のみで行われ
るビデオ・データと関連するデータ・トラックのデータ
の２つのフィールドの記録から除去する事ができる。
データ・タイミング信号は、ビデオ・データの２つのフ
ィールドの２番目又は最後のフィールドの間データ・ト
ラック情報の生成および記録を調時するために電子作用
によるデータ・インターフェースに戻される。信号は、
ビデオデータの２つのフィールド間に生じる垂直５ｙｎ
ｃの後に開始し、２番目のフィールドの終シで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトラック上の記録ビデオ・データと関連す
るデータ・トラック情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック情報を受取シ、これ
を本文に説明し、た二うにディスク駆動部７３に送って
ビデオ・データの最後のフィールドと同時に記録するた
めに処理する。
ィールドの２番目又は最後のフィールドの間データ・ト
ラック情報の生成および記録を調時するために電子作用
によるデータ・インターフェースに戻される。信号は、
ビデオデータの２つのフィールド間に生じる垂直５ｙｎ
ｃの後に開始し、２番目のフィールドの終シで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトラック上の記録ビデオ・データと関連す
るデータ・トラック情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック情報を受取シ、これ
を本文に説明し、た二うにディスク駆動部７３に送って
ビデオ・データの最後のフィールドと同時に記録するた
めに処理する。
本文に記述した装置の記録および再生増幅回路１５３．
１５５と、ヘッドスイッチ回路９７と、ディスク駆動部
制御回路は、再生増幅回路１５５とヘッドスイッチ回路
９７が、記録操作が実施中を除いて常に関連するディス
ク・パック７５からのデータを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスク駆動部インターフェー
ス１５１によシ受取られ、このインターフェースが更に
常に再生されたデータをデータ選択スイッチ１２８に与
える。データの記録のため、ディスク駆動部制御回路に
より与えられる記録指令が記録兼相生増幅回路１５３と
１５５に結合されて記録増幅回路１５３を作動させ、再
生増幅回路１５５を禁止する。ディスク駆動部の制御回
路も又３０ Ｈｚのヘッド・スイッチ信号を記録操作中
にヘッド・スイッチ回路９７に与え、ヘッド・スイッチ
回路にデータ・ストリームを記録されるべきデータの２
つの連続フィールドの第１のフィールドの間ある組のヘ
ッドに、又第２のフィールドの間第２組のヘッドに結合
させる。３０Ｈｚのヘッド・スイッチ信号は連続的に利
用可能となシ、再生操作の間開様に使用されてヘッドス
イッチ回路９７を制御して再生増幅回路１５５を所望の
ビデオ・データ信号の両方のフィールドの再生のための
２組のヘッド間に切換える。
１５５と、ヘッドスイッチ回路９７と、ディスク駆動部
制御回路は、再生増幅回路１５５とヘッドスイッチ回路
９７が、記録操作が実施中を除いて常に関連するディス
ク・パック７５からのデータを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスク駆動部インターフェー
ス１５１によシ受取られ、このインターフェースが更に
常に再生されたデータをデータ選択スイッチ１２８に与
える。データの記録のため、ディスク駆動部制御回路に
より与えられる記録指令が記録兼相生増幅回路１５３と
１５５に結合されて記録増幅回路１５３を作動させ、再
生増幅回路１５５を禁止する。ディスク駆動部の制御回
路も又３０ Ｈｚのヘッド・スイッチ信号を記録操作中
にヘッド・スイッチ回路９７に与え、ヘッド・スイッチ
回路にデータ・ストリームを記録されるべきデータの２
つの連続フィールドの第１のフィールドの間ある組のヘ
ッドに、又第２のフィールドの間第２組のヘッドに結合
させる。３０Ｈｚのヘッド・スイッチ信号は連続的に利
用可能となシ、再生操作の間開様に使用されてヘッドス
イッチ回路９７を制御して再生増幅回路１５５を所望の
ビデオ・データ信号の両方のフィールドの再生のための
２組のヘッド間に切換える。
第９Ａ図に戻って、再生操作の間、基準入力回路？７Ｂ
は基準論理回路１２５Ｂと共に、基準クロックジェネレ
ータ９８に与えるため再生成されたサブキャリア周波数
を生じ、基準クロックジェネレータは再生操作のための
基底タイミングを与えるため６ＳＣ，３ＡＳＣ，および
Ｈ／２及び他のタイミング信号の出力を有する。リファ
レンス用Ｈ／２信号を含むクロック及びタイミング信号
はリファレンスカラーサブキャリアと同期され、再生さ
れたビデオ信号の処理を容易にする。リファレンスＨ／
２信号Ｕ、リファレンスカラー黒ビデオ信号の交互のフ
ィールドの第１ラインに於けるリファレンスカラーサブ
キャリアの特定の位相に関して決められる。基準クロッ
ク・ジェネレータの出力は、再生チャンネルに結合され
るディスク駆動部と関連するヘッドがトラックの記憶場
所の間で移動させられる時、ブランキングを挿入し、選
択的ビット・ミューティングを行い、信号システムによ
る出力のための選択された画像フレーム・ビデオ信号を
与えるブランキング挿入ドツトミューティング回路１２
７に加えて、データ・デテクタ、タイム・ベース・コレ
クタ１００、データ転送回路１２９％彩度セパレータお
よびプロセサ１０１に与えられる再定義されたリファレ
ンスＨ／２信号をデータデコーダ及びタイムペースコレ
クタ１００で使用するため、２つのビデオ信号の交互の
再生に含まれる同期語は静止リファレンスＨ８ｙｎｃに
関して誤って位置される。これはもし修正されなければ
表示されたビデオ画像にジッタを生じる原因となる。上
述の同期の誤位置は、デジタル−アナログ交換器の前Ｒ
のブランキング挿入ピットミューテング回路１２７で、
２つのフィールドビデオ信号を交互に再生する際、信号
線に修正遅れを適切に挿入することによって修正される
。リファレンスクロック発生器９８は、リファレンスロ
ジック回路１２５Ｂによって供されるカラーフレーム率
信号、Ｈドライブ信号及びフィールドインデックス信号
、及びリファレンスカラーサブキャリア信号を調べるこ
とによって、２つのフィールドビデオ信号シーフェンス
のどの再生に遅れが必要かを確認する。この確認に応じ
て、リファレンスクロック発生器はフレーム遅れスイッ
チ信号を発生し、これがブランキング挿入ピッ２ユーテ
ング回路１２７に供給され、修正遅れの挿入が制御され
る。８ビツトのディジタル情報は次に、ディジタル・ア
ナログ・コンバータおよび５ｙｎｃおよびバースト挿入
回路１０２．１０３に与えられる。更に、操作の転送兼
診断モードの間、基準クロック・ジエネレ〜り９８は、
図示の如くエンコーダ・スイッチ１２６を経てエンコー
ダ９６に対する基底タイミングクロックを与える。
は基準論理回路１２５Ｂと共に、基準クロックジェネレ
ータ９８に与えるため再生成されたサブキャリア周波数
を生じ、基準クロックジェネレータは再生操作のための
基底タイミングを与えるため６ＳＣ，３ＡＳＣ，および
Ｈ／２及び他のタイミング信号の出力を有する。リファ
レンス用Ｈ／２信号を含むクロック及びタイミング信号
はリファレンスカラーサブキャリアと同期され、再生さ
れたビデオ信号の処理を容易にする。リファレンスＨ／
２信号Ｕ、リファレンスカラー黒ビデオ信号の交互のフ
ィールドの第１ラインに於けるリファレンスカラーサブ
キャリアの特定の位相に関して決められる。基準クロッ
ク・ジェネレータの出力は、再生チャンネルに結合され
るディスク駆動部と関連するヘッドがトラックの記憶場
所の間で移動させられる時、ブランキングを挿入し、選
択的ビット・ミューティングを行い、信号システムによ
る出力のための選択された画像フレーム・ビデオ信号を
与えるブランキング挿入ドツトミューティング回路１２
７に加えて、データ・デテクタ、タイム・ベース・コレ
クタ１００、データ転送回路１２９％彩度セパレータお
よびプロセサ１０１に与えられる再定義されたリファレ
ンスＨ／２信号をデータデコーダ及びタイムペースコレ
クタ１００で使用するため、２つのビデオ信号の交互の
再生に含まれる同期語は静止リファレンスＨ８ｙｎｃに
関して誤って位置される。これはもし修正されなければ
表示されたビデオ画像にジッタを生じる原因となる。上
述の同期の誤位置は、デジタル−アナログ交換器の前Ｒ
のブランキング挿入ピットミューテング回路１２７で、
２つのフィールドビデオ信号を交互に再生する際、信号
線に修正遅れを適切に挿入することによって修正される
。リファレンスクロック発生器９８は、リファレンスロ
ジック回路１２５Ｂによって供されるカラーフレーム率
信号、Ｈドライブ信号及びフィールドインデックス信号
、及びリファレンスカラーサブキャリア信号を調べるこ
とによって、２つのフィールドビデオ信号シーフェンス
のどの再生に遅れが必要かを確認する。この確認に応じ
て、リファレンスクロック発生器はフレーム遅れスイッ
チ信号を発生し、これがブランキング挿入ピッ２ユーテ
ング回路１２７に供給され、修正遅れの挿入が制御され
る。８ビツトのディジタル情報は次に、ディジタル・ア
ナログ・コンバータおよび５ｙｎｃおよびバースト挿入
回路１０２．１０３に与えられる。更に、操作の転送兼
診断モードの間、基準クロック・ジエネレ〜り９８は、
図示の如くエンコーダ・スイッチ１２６を経てエンコー
ダ９６に対する基底タイミングクロックを与える。
再生操作の間、８ビツトのビデオ・データと、パリティ
・ビットと、ディスク・パックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５５図およ
び第５４図に関して示され記述された回路によシ増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を３つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部ム１からの情報をチャンネル人に切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
・ビットと、ディスク・パックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５５図およ
び第５４図に関して示され記述された回路によシ増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を３つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部ム１からの情報をチャンネル人に切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
データ選択スイッチ１２８からのビデオ・デ″′−タと
パリティ・データの検出された９ビツトのストリームの
各々がこの時９つの別個のデータデコーダとタイム・ベ
ース・コにフタ１００に与えられ、前記コレクタはデー
タを復号し次に個別に、再生成された基準サブキャリア
の位相に関して規定されてデータの９つのライン中に存
在し得るタイミング・エラーを除去する共通のＨ／２基
準例関して９つのデータ・ストリームをタイム・ペース
補正し、即ち各９ビツトの並列バイトが適正な９ビツト
のデータからなるように全ての５ｙｎｃワードを整合す
る。データトラックからの他のビット・ストリームは、
データ選択スイッチ１２８によりデコーダ兼タイム・ベ
ース・コレクタ回路１００のデコーダ部分のみに結合さ
れ、復号されたデータ・トラック情報はＣＰＵ１０６に
送出するためデータ・トラック・インターフェース１２
０に結合される。このタイムベース・コレクタは、連続
位相クロックを用いてその補正作用を行う。然し、この
データは再びデータ転送回路１２９によｆｉ ＰＡＬＥ
クロックに関して再調時され、即ち信号の位相は各水平
ラインにおいて再クロッキングする事にニジ変更され、
その結果データ転送回路から来る８ビツトのデータ・ス
トリームは妥轟なＰＡＩＪ処理された信号利得となる。
パリティ・データの検出された９ビツトのストリームの
各々がこの時９つの別個のデータデコーダとタイム・ベ
ース・コにフタ１００に与えられ、前記コレクタはデー
タを復号し次に個別に、再生成された基準サブキャリア
の位相に関して規定されてデータの９つのライン中に存
在し得るタイミング・エラーを除去する共通のＨ／２基
準例関して９つのデータ・ストリームをタイム・ペース
補正し、即ち各９ビツトの並列バイトが適正な９ビツト
のデータからなるように全ての５ｙｎｃワードを整合す
る。データトラックからの他のビット・ストリームは、
データ選択スイッチ１２８によりデコーダ兼タイム・ベ
ース・コレクタ回路１００のデコーダ部分のみに結合さ
れ、復号されたデータ・トラック情報はＣＰＵ１０６に
送出するためデータ・トラック・インターフェース１２
０に結合される。このタイムベース・コレクタは、連続
位相クロックを用いてその補正作用を行う。然し、この
データは再びデータ転送回路１２９によｆｉ ＰＡＬＥ
クロックに関して再調時され、即ち信号の位相は各水平
ラインにおいて再クロッキングする事にニジ変更され、
その結果データ転送回路から来る８ビツトのデータ・ス
トリームは妥轟なＰＡＩＪ処理された信号利得となる。
データ転送回路１２９も又、オフ・ディスク・データの
パリティ検査を行い、エラーの状態にあるものと検出さ
れたバイトを最も類似の前に現れたバイトとなシそうな
もので体替する事によシェラ−が生じる時個々のバイト
・エラーのエラー・マスキングを行う。このように、代
替されたバイトは第３の前のバイトであシ、これはＳＣ
に対して同じ位相関係を有するものとされた最近のサン
プルである。
パリティ検査を行い、エラーの状態にあるものと検出さ
れたバイトを最も類似の前に現れたバイトとなシそうな
もので体替する事によシェラ−が生じる時個々のバイト
・エラーのエラー・マスキングを行う。このように、代
替されたバイトは第３の前のバイトであシ、これはＳＣ
に対して同じ位相関係を有するものとされた最近のサン
プルである。
データ転送回路の出力は、ビデオ情報が、別のディスク
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度セパレータ兼処理回路１０１に与えられる。
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度セパレータ兼処理回路１０１に与えられる。
彩度の分離兼処理回路１０１は、ディジタル状態で作用
し、コーム・フィルタ技術を用いる鐸度からの色度情報
を分離し、交互のフレームにおける彩度情報を反転して
４フイールドの複合ＮＴＳＣ信号を形成し、この信号は
次いでビデオ再生出力回路１２７に与えられ、前記出力
回路は、ブランキング期間中基準ブラック・レベルを挿
入し、連続スチルの再生間の間隔の間グレー・レベル信
号を挿入し、必要に応じてビット・ミューティング操作
を行う。このビット・ミーティングは、前記データ・ビ
ット、ストリームを遮断する事によシ８ビットのテレビ
ジョン信号のどのビットを有効にミュートし、これを行
う事により、誇張されたトーンやゴースト状画像等を生
じるように結果のテレビジョン信号において異常の視覚
効果を達成する。ブランキング挿入およびビット・ミュ
ーティング回路１２７からの出力はこの時以後のディジ
タル・アナログ・コンバータ１０２に与えられる。ディ
ジタル・アナログ・コンバータは、ブランキング挿入及
びビットミュート回路１２７からのクロック信号を受取
シ、データをそのアナログ形態に変換し、又信号の５ｙ
ｎｃおよびバースト成分を挿入して全複合アナログ・テ
レビジョン信号を生じる。
し、コーム・フィルタ技術を用いる鐸度からの色度情報
を分離し、交互のフレームにおける彩度情報を反転して
４フイールドの複合ＮＴＳＣ信号を形成し、この信号は
次いでビデオ再生出力回路１２７に与えられ、前記出力
回路は、ブランキング期間中基準ブラック・レベルを挿
入し、連続スチルの再生間の間隔の間グレー・レベル信
号を挿入し、必要に応じてビット・ミューティング操作
を行う。このビット・ミーティングは、前記データ・ビ
ット、ストリームを遮断する事によシ８ビットのテレビ
ジョン信号のどのビットを有効にミュートし、これを行
う事により、誇張されたトーンやゴースト状画像等を生
じるように結果のテレビジョン信号において異常の視覚
効果を達成する。ブランキング挿入およびビット・ミュ
ーティング回路１２７からの出力はこの時以後のディジ
タル・アナログ・コンバータ１０２に与えられる。ディ
ジタル・アナログ・コンバータは、ブランキング挿入及
びビットミュート回路１２７からのクロック信号を受取
シ、データをそのアナログ形態に変換し、又信号の５ｙ
ｎｃおよびバースト成分を挿入して全複合アナログ・テ
レビジョン信号を生じる。
前述の事柄は信号システムの全般的作用について全般的
に記述したが、第９Ａ図および第９Ｂ図に含まれる各ブ
ロックの更に詳細な記述は、各回路自体の別個の機能ブ
ロック図又は特定の電気作用ダイヤグラムに関して記述
される。又、第９Ａ図および第９Ｂ図の別個のブロック
の作用の説明に機能ブロック図を使用する場合、更に詳
細なブロック図に対応する電気作用ダイヤグラムも又含
まれる。
に記述したが、第９Ａ図および第９Ｂ図に含まれる各ブ
ロックの更に詳細な記述は、各回路自体の別個の機能ブ
ロック図又は特定の電気作用ダイヤグラムに関して記述
される。又、第９Ａ図および第９Ｂ図の別個のブロック
の作用の説明に機能ブロック図を使用する場合、更に詳
細なブロック図に対応する電気作用ダイヤグラムも又含
まれる。
ビデオ及び基準入力回路
第９Ａ図の回路に関してはビデオ入力および基準入力回
路９３Ａと９３Ｂは、夫々が異なった入力を受けそして
夫々からの出力のすべてが使用されるわけではないが、
両ロケーションにおいて実質的に同様の回路構成を含む
ようになっている。記録動作中に記録されるべき合成ビ
デオ入力信号は再生されたサブキャリア信号および記録
動作の実行中この装置によシ用いられる種々の垂直およ
び水平同期周波に関係した信号を得るために用いられる
ビデオ入力回路９３Ａに加えられる。このビデオ入力回
路はまたＡ／Ｄコンバータ９５に入るに適した増幅され
てＦ波されたビデオ信号を与える。再生動作中には基準
カラー黒ビデオ信号が再生中にこの装置に用いるだめの
同様の信号を出す基準入力回路９５Ｂに加えられる。
路９３Ａと９３Ｂは、夫々が異なった入力を受けそして
夫々からの出力のすべてが使用されるわけではないが、
両ロケーションにおいて実質的に同様の回路構成を含む
ようになっている。記録動作中に記録されるべき合成ビ
デオ入力信号は再生されたサブキャリア信号および記録
動作の実行中この装置によシ用いられる種々の垂直およ
び水平同期周波に関係した信号を得るために用いられる
ビデオ入力回路９３Ａに加えられる。このビデオ入力回
路はまたＡ／Ｄコンバータ９５に入るに適した増幅され
てＦ波されたビデオ信号を与える。再生動作中には基準
カラー黒ビデオ信号が再生中にこの装置に用いるだめの
同様の信号を出す基準入力回路９５Ｂに加えられる。
第１０図のビデオおよび基準入力回路のブロック図をみ
るに、ビデオ信号はライン２００を介してビデオ増幅器
２０１に加えられ、そしてこれがその信号を増幅してク
ランプ回路２０２によりそのＤＣ成分を回復する。クラ
ンプ回路２０２はライン２０３上の増幅器の出力をサン
プリングしそして増幅器２０１に接続するライン２０４
上にＤＣ成分を発生する。ライン２０３上の回復された
ＤＣビデオ信号は次にローパスフィルタ２０５に入り、
その出力がビデオ利得制御増幅器２０７に接続するライ
ン２０６に生じる。増幅器２０７はもう１個のビデオ増
幅器２０８に接続し、それに対して第２のクランプ回路
２０９がその信号のブランキングレベルをビデオ増幅器
２０８へのライン２１０を介してＤＣ制御信号の印加に
よシ接地レベルにする。このビデオ増幅器の出力はライ
ン２１１に生じそしてこれはそこからクランプ回路２０
９のサンプリング入力へと伸びるライン２１８の内の１
本と接続する。ライン２１１はまたゲーテド同期りリッ
プ回路２１２と精密同期分離器２１５に接続する。同期
チップ（ｔｉｐ）検出器２１４に生じる同期チップのレ
ベルを検出し、対応する信号レベルを与える。ビデオ入
力回路９３Ａではライン２１７上のリモートビデオ利得
制御信号は遠隔ロケーションから利得制御増幅器２０７
を制御するためにコンパレータ２１６にも加えられる。
るに、ビデオ信号はライン２００を介してビデオ増幅器
２０１に加えられ、そしてこれがその信号を増幅してク
ランプ回路２０２によりそのＤＣ成分を回復する。クラ
ンプ回路２０２はライン２０３上の増幅器の出力をサン
プリングしそして増幅器２０１に接続するライン２０４
上にＤＣ成分を発生する。ライン２０３上の回復された
ＤＣビデオ信号は次にローパスフィルタ２０５に入り、
その出力がビデオ利得制御増幅器２０７に接続するライ
ン２０６に生じる。増幅器２０７はもう１個のビデオ増
幅器２０８に接続し、それに対して第２のクランプ回路
２０９がその信号のブランキングレベルをビデオ増幅器
２０８へのライン２１０を介してＤＣ制御信号の印加に
よシ接地レベルにする。このビデオ増幅器の出力はライ
ン２１１に生じそしてこれはそこからクランプ回路２０
９のサンプリング入力へと伸びるライン２１８の内の１
本と接続する。ライン２１１はまたゲーテド同期りリッ
プ回路２１２と精密同期分離器２１５に接続する。同期
チップ（ｔｉｐ）検出器２１４に生じる同期チップのレ
ベルを検出し、対応する信号レベルを与える。ビデオ入
力回路９３Ａではライン２１７上のリモートビデオ利得
制御信号は遠隔ロケーションから利得制御増幅器２０７
を制御するためにコンパレータ２１６にも加えられる。
基準入力回路９３Ｂでは増幅器２０７の利得はリモート
制御されない。検出器２１４の出力（これは交番電流リ
ップルを含む）は精密Ｈ同期分離器２１５の一方の入力
に加えられ、他この分離器の他方の入力にはビデオ増幅
器２０８の出力から出るライン２１８の１本に接続する
。分離器２１３のこれら２人力には信号中にＡ ＣＩＪ
ップルがあればそれが含まれておシ、それ故これらはこ
の分離器がライン２２０上に種々の同期回路２２１と水
平同期位相検出器２２２の１個の入力とに加えられるＡ
ＣＩＪップルのない精密分離された同期信号をつくるよ
うに共通のモードとされる。ビデオ増幅器２０８の出力
からのライン２１８のもう１本が粗同期分離器２１９へ
と伸び、この分離器が粗分離同期信号を発生し、この信
号がゲートパルス発生器２２３に加えられ、この発生器
の出力がクランプ回路２０２と２０９および同期チップ
検出器２１４へと伸びるライン２２４に生じる。
制御されない。検出器２１４の出力（これは交番電流リ
ップルを含む）は精密Ｈ同期分離器２１５の一方の入力
に加えられ、他この分離器の他方の入力にはビデオ増幅
器２０８の出力から出るライン２１８の１本に接続する
。分離器２１３のこれら２人力には信号中にＡ ＣＩＪ
ップルがあればそれが含まれておシ、それ故これらはこ
の分離器がライン２２０上に種々の同期回路２２１と水
平同期位相検出器２２２の１個の入力とに加えられるＡ
ＣＩＪップルのない精密分離された同期信号をつくるよ
うに共通のモードとされる。ビデオ増幅器２０８の出力
からのライン２１８のもう１本が粗同期分離器２１９へ
と伸び、この分離器が粗分離同期信号を発生し、この信
号がゲートパルス発生器２２３に加えられ、この発生器
の出力がクランプ回路２０２と２０９および同期チップ
検出器２１４へと伸びるライン２２４に生じる。
水平同期信号が検出され分離されると、パルス発生器２
２３がゲート信号を出しこれが両クランプ回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
２３がゲート信号を出しこれが両クランプ回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
クランプ回路２０９はバースト時間中に任意時間ではな
く数サイクルだけ一時的に閉じてビデオ信号のブランキ
ングレベルが後述するように積分技術を用いて正確に得
られるようにする。バーストはライン２２５に加えられ
、ライン２２５はリミテドバースト入力の相補出力を与
える増幅器２２７に接続したバーストリミタ回路２２６
に加えられる。リミタ回路２２６の出力は精密ゲート発
生器２３０に接続するライン２２９上に１つの出力をそ
して位相検出器２３１に接続するライン２６０上に１つ
の出力をもつバースト検出回路２２８にも接続する。バ
ーストの存在が検出されると、ゲート発生器２３０は精
密パーストゲート信号を発生し、この信号が増幅器２２
７を動作可能にしてそれがバーストの中間の３サイクル
を通しうるようにしてそれらサイクルを位相検出器２３
１に入シうるようにする。この検出器はそれに応じて発
振器２３２の出力と増幅器２２７からのバーストサイク
ルの位相との位相差を表わす信号を電圧制御発振器２５
２に与える。発振器２３２を制御するこの位相検出回路
の効果はサブキャリアの基準としてライン毎に用いられ
るバーストの３サイクルの位相の短期変化ではなく比較
的長期の変化を修正することである。発振器２３２の出
力はバッファ２３４で処理された後に２イン２３３に生
じる。この発振器の出力はバーストのある時にカラーバ
ーストに対して位相ロックされた連続再生されたサブキ
ャリア信号ＳＣ（五５ＢＭＨｚ）である。しかしながら
、バースト検出回路２２８がバーストを検出しない場合
には位相検出器２３１はＨ／２信号の位相と発振器２３
２の再生サブキャリア出力とを比較するのであυ、この
Ｈ／２信号は水平同期位相検出器２２２によシ制御され
る発振器２３６から同期発生器２３５により発生される
ものである。この連続的に再発生されるサブキャリア信
号ＳＣはリファレンスロジック回路１２５Ａに供給され
、後述するように、ここに述べる装置において３ ＳＣ
ＰＡＬＥクロックを発生するのに用いられる。
く数サイクルだけ一時的に閉じてビデオ信号のブランキ
ングレベルが後述するように積分技術を用いて正確に得
られるようにする。バーストはライン２２５に加えられ
、ライン２２５はリミテドバースト入力の相補出力を与
える増幅器２２７に接続したバーストリミタ回路２２６
に加えられる。リミタ回路２２６の出力は精密ゲート発
生器２３０に接続するライン２２９上に１つの出力をそ
して位相検出器２３１に接続するライン２６０上に１つ
の出力をもつバースト検出回路２２８にも接続する。バ
ーストの存在が検出されると、ゲート発生器２３０は精
密パーストゲート信号を発生し、この信号が増幅器２２
７を動作可能にしてそれがバーストの中間の３サイクル
を通しうるようにしてそれらサイクルを位相検出器２３
１に入シうるようにする。この検出器はそれに応じて発
振器２３２の出力と増幅器２２７からのバーストサイク
ルの位相との位相差を表わす信号を電圧制御発振器２５
２に与える。発振器２３２を制御するこの位相検出回路
の効果はサブキャリアの基準としてライン毎に用いられ
るバーストの３サイクルの位相の短期変化ではなく比較
的長期の変化を修正することである。発振器２３２の出
力はバッファ２３４で処理された後に２イン２３３に生
じる。この発振器の出力はバーストのある時にカラーバ
ーストに対して位相ロックされた連続再生されたサブキ
ャリア信号ＳＣ（五５ＢＭＨｚ）である。しかしながら
、バースト検出回路２２８がバーストを検出しない場合
には位相検出器２３１はＨ／２信号の位相と発振器２３
２の再生サブキャリア出力とを比較するのであυ、この
Ｈ／２信号は水平同期位相検出器２２２によシ制御され
る発振器２３６から同期発生器２３５により発生される
ものである。この連続的に再発生されるサブキャリア信
号ＳＣはリファレンスロジック回路１２５Ａに供給され
、後述するように、ここに述べる装置において３ ＳＣ
ＰＡＬＥクロックを発生するのに用いられる。
ｓ ＳＣＰＡＬＥクロックはＡ／Ｄコンバータ９５によ
って、ビデオ信号をデジタル化するのに用いられる。
って、ビデオ信号をデジタル化するのに用いられる。
２５７で示す水平位相位置制御装置は再生同期の水平位
置ぎめの調整用に基準入力回路ｉＢで使用するものであ
る。８ビツトの２進数が発振器２３６からの４００ＨＳ
ロック信号によυクロックされるカウンタ２３９をプリ
セットするために手動回転スイッチ等、例えば内部アク
セスステーション７８（第１図）によって位置決めされ
るコントロールスイッチ８１によりランチ回路２３８に
入れられる。
置ぎめの調整用に基準入力回路ｉＢで使用するものであ
る。８ビツトの２進数が発振器２３６からの４００ＨＳ
ロック信号によυクロックされるカウンタ２３９をプリ
セットするために手動回転スイッチ等、例えば内部アク
セスステーション７８（第１図）によって位置決めされ
るコントロールスイッチ８１によりランチ回路２３８に
入れられる。
カウンタがその極限カウントになると、それがＨ同期位
相検出器２２２の第２人力に接続する出力２４１をもク
ランプ波発生器２４０をトリガーする。
相検出器２２２の第２人力に接続する出力２４１をもク
ランプ波発生器２４０をトリガーする。
かくしてラッチ回路を調整することによシ±２０マイク
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このフィードバックルーズにおける遅延は再
生同期が進相であることを意味するから水平位置の制御
はテレビ局内の配線によシ信号の伝送中の伝播遅れを補
償するためにビデオ情報信号を効果的に進めることが出
来る。基準クロック発生回路９８の説明において後述す
るように、この水平位相位置制御は基準クロック発生器
９８と連動するサブキャリア位相制御に関連して行われ
、それによシ遅延量は精密に、この例では約±１８ｎ秒
で制御出来る。
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このフィードバックルーズにおける遅延は再
生同期が進相であることを意味するから水平位置の制御
はテレビ局内の配線によシ信号の伝送中の伝播遅れを補
償するためにビデオ情報信号を効果的に進めることが出
来る。基準クロック発生回路９８の説明において後述す
るように、この水平位相位置制御は基準クロック発生器
９８と連動するサブキャリア位相制御に関連して行われ
、それによシ遅延量は精密に、この例では約±１８ｎ秒
で制御出来る。
発振器２３６の出力はまた第１０図に示す種々の垂直お
よび水平同期ルートに関連する信号を発生するために、
テレビジョン信号処理装置について通常のものである同
期発生器２５５によって用いられる。これら信号は位相
検出器２２２によシ与えられるごとき精密再生Ｈ同期の
位相に対して発生され、そしてそれ故常に入力信号に関
連した位相をもつ。
よび水平同期ルートに関連する信号を発生するために、
テレビジョン信号処理装置について通常のものである同
期発生器２５５によって用いられる。これら信号は位相
検出器２２２によシ与えられるごとき精密再生Ｈ同期の
位相に対して発生され、そしてそれ故常に入力信号に関
連した位相をもつ。
第１０図の回路の重要な点はビデオ信号のＨ同期信号が
その値の丁度１／２でクリップされそしてブランキング
レベルが正確に接地点にクランプされるということであ
る。再生されたサブキャリアはバーストで位相ロックさ
れそして精密水平同期信号が精密同期分離器を利用して
再生される。
その値の丁度１／２でクリップされそしてブランキング
レベルが正確に接地点にクランプされるということであ
る。再生されたサブキャリアはバーストで位相ロックさ
れそして精密水平同期信号が精密同期分離器を利用して
再生される。
この信号は同期発生器２５５によシ、後述するラインア
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与えるために用いられる。り
２ンプ回路２０９はバーストの全サイクルにわたυ継続
するクランプパルスを用いてバースト時間におけるビデ
オの０平均レベルについて試験をするからこのビデオを
ローパスフィルタリングする必要もクランプを行う前の
バースト排除も必要ない。これはバーストの結果的積分
が０でありバーストの全サイクルを含まない信号の積分
によシ導入されるＨ／２リップルがないという事実によ
る。
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与えるために用いられる。り
２ンプ回路２０９はバーストの全サイクルにわたυ継続
するクランプパルスを用いてバースト時間におけるビデ
オの０平均レベルについて試験をするからこのビデオを
ローパスフィルタリングする必要もクランプを行う前の
バースト排除も必要ない。これはバーストの結果的積分
が０でありバーストの全サイクルを含まない信号の積分
によシ導入されるＨ／２リップルがないという事実によ
る。
第１０図のブロック図は入力ボード用の１つの回路を示
す第４２Ａ〜４２Ｄ図に示す動作を実行するため使用出
来る入力回路と特定の回路の機能動作を説明するもので
ある。
す第４２Ａ〜４２Ｄ図に示す動作を実行するため使用出
来る入力回路と特定の回路の機能動作を説明するもので
ある。
クランプ回路２０９（第４２Ｃ図）の動作については増
幅器２０８の出力電圧はライン２１１と２１８に生じ、
これらの一方はエミッタホロワトランジスタ２４４のベ
ースに接続してこれが電圧降下をつくる。
幅器２０８の出力電圧はライン２１１と２１８に生じ、
これらの一方はエミッタホロワトランジスタ２４４のベ
ースに接続してこれが電圧降下をつくる。
平衡条件下ではライン２１８のビデオ信号のブランキン
グレベルは接地電位である。このビデオ信号はエミッタ
ホロワ２４４の電圧降下によシ負側へ約α７ｖだけシフ
トする。ライン２４７により差動増幅器２４６の負入力
に接続するエミッタを有するマツチングエミッタホロワ
トランジスタ２４５は比較レベル（接地電位）トランジ
スタ２４４と同様に負側にシフトする。トランジスタ２
４４のエミッタは、伝送ゲートまたはスイッチ２４８が
第４２Ｄ図の再制限ゲートパルス発生器２２５によシ発
生される。ライン２２４上の信号によシバ−スト中およ
びバーストの全サイクル数にわたシ閉じるときに差動増
幅器２４６の正入力に接続する。かくして、バースト中
スイッチ２４８は閉じてコンデンサ２４９をバーストの
平均レベルまで充電する。このスイッチはサブキャリア
の整数個のサイクル申開じる。これによシ従来ではクラ
ンプレベルのＨ／２変調をなくすために通常行われるク
ランピング前のバースト除去のだめのビデオ信号のロー
パスフィルタリングの必要性がなくなる。コンデンサ２
４９の電圧ハバーストの平均値を正しく反映するもので
あυ、差動増幅器２４６の出力がビデオ増幅器２０８に
ライン２５１、トランジスタ２５２およびトランジスタ
２５２のエミッタに接続するライン２１０を通じて加え
られる誤差を示す。ライン２１１上の信号のブランキン
グレベルはかくして差動増幅器２４６の高ＤＣ利得によ
り接地電位に接近して維持されるラフランプ回路２０２
の動作はクランプ２０９のそれとほぼ同じでちゃそして
第４２Ａ、４２Ｂ図に示す通りである。
グレベルは接地電位である。このビデオ信号はエミッタ
ホロワ２４４の電圧降下によシ負側へ約α７ｖだけシフ
トする。ライン２４７により差動増幅器２４６の負入力
に接続するエミッタを有するマツチングエミッタホロワ
トランジスタ２４５は比較レベル（接地電位）トランジ
スタ２４４と同様に負側にシフトする。トランジスタ２
４４のエミッタは、伝送ゲートまたはスイッチ２４８が
第４２Ｄ図の再制限ゲートパルス発生器２２５によシ発
生される。ライン２２４上の信号によシバ−スト中およ
びバーストの全サイクル数にわたシ閉じるときに差動増
幅器２４６の正入力に接続する。かくして、バースト中
スイッチ２４８は閉じてコンデンサ２４９をバーストの
平均レベルまで充電する。このスイッチはサブキャリア
の整数個のサイクル申開じる。これによシ従来ではクラ
ンプレベルのＨ／２変調をなくすために通常行われるク
ランピング前のバースト除去のだめのビデオ信号のロー
パスフィルタリングの必要性がなくなる。コンデンサ２
４９の電圧ハバーストの平均値を正しく反映するもので
あυ、差動増幅器２４６の出力がビデオ増幅器２０８に
ライン２５１、トランジスタ２５２およびトランジスタ
２５２のエミッタに接続するライン２１０を通じて加え
られる誤差を示す。ライン２１１上の信号のブランキン
グレベルはかくして差動増幅器２４６の高ＤＣ利得によ
り接地電位に接近して維持されるラフランプ回路２０２
の動作はクランプ２０９のそれとほぼ同じでちゃそして
第４２Ａ、４２Ｂ図に示す通りである。
第４２Ｃ図をみるに、スイッチ２４８が閉じるとバース
トがこのスイッチを通ってコンデンサ２４９にそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそれ故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の３サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２８の出力により動作
不能となる。バー２１・があると、ダイオード検出器２
５７と検出器２２８のそれに続くラッチ回路２５８が位
相検出器２３１のスイッチングトランジスタ２５９（第
４２Ｂ図）に接続するライン２６０を更に負のレベルに
する。バーストがあると、スイッチングトランジスタ２
５９は遮断しそして検出器２３１の他のスイッチングト
ランジスタ２６１が導通する。トランジスタ２６１がオ
ンとなると増幅器２２７からのバーストの３サイクル分
がドライバ２７７により検出器２５１の変圧器２６２に
加えられる。
トがこのスイッチを通ってコンデンサ２４９にそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそれ故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の３サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２８の出力により動作
不能となる。バー２１・があると、ダイオード検出器２
５７と検出器２２８のそれに続くラッチ回路２５８が位
相検出器２３１のスイッチングトランジスタ２５９（第
４２Ｂ図）に接続するライン２６０を更に負のレベルに
する。バーストがあると、スイッチングトランジスタ２
５９は遮断しそして検出器２３１の他のスイッチングト
ランジスタ２６１が導通する。トランジスタ２６１がオ
ンとなると増幅器２２７からのバーストの３サイクル分
がドライバ２７７により検出器２５１の変圧器２６２に
加えられる。
このドライバーは他方においてバーストの位相と２イン
２３３にある２３．５８ＭＨｚ（ＳＣ）発振器２５２の
出力位相とを比較するだめの位相比較器２３１ａに接続
する。バーストが検出器２２８によシ検出されないとき
にはトランジスタ２５９がオンとなシ信号Ｈ／２を変圧
器２６２に接続するドライバ２７７の他方の入力に加え
て、そしてライン２３３上の発振器出力がＨ／２信号の
位相と比較される。
２３３にある２３．５８ＭＨｚ（ＳＣ）発振器２５２の
出力位相とを比較するだめの位相比較器２３１ａに接続
する。バーストが検出器２２８によシ検出されないとき
にはトランジスタ２５９がオンとなシ信号Ｈ／２を変圧
器２６２に接続するドライバ２７７の他方の入力に加え
て、そしてライン２３３上の発振器出力がＨ／２信号の
位相と比較される。
精密Ｈ同期分離を行う回路にもどυ第４２Ｃ図をみるに
、この同期信号はトランジスタ２６５ａのベースに接続
する出力をもつローパスフィルタ２６４に伸びるライン
２１８上に増幅器２０８からと９出される。
、この同期信号はトランジスタ２６５ａのベースに接続
する出力をもつローパスフィルタ２６４に伸びるライン
２１８上に増幅器２０８からと９出される。
トランジスタ２６５のエミッタは制御ライン２２４によ
シ同期信号のある期間閉じる伝送ゲートまたはスイッチ
２６６に接続する。この信号のレベルは単位利得増幅器
２６８によりバッファ作用を受けるコンデンサ２６７（
第４２Ｄ図）を充電することにより決定され、そして同
期チップのＤＣレベルの半分がこの信号中にあるＡＣリ
ップルの全レベルと共にライン２１５を介して同期セパ
レータ２１３の一方の入力に加えられる。この同期セパ
レータの他方の入力にはエミッタホロワトランジスタ２
６５からのライン２６９が接続する。第４２図Ａ−Ｄに
図示される入力回路９３Ａ、９３Ｂの実施例では精密Ｈ
同期セパレータ２１３は比較器である。このように、ラ
イン２２０上の出力はＡＣリップルがコンパレータ２１
３の両人力に入シそして共通モード排除によりこのコン
パレータの出力に生じないためにビデオ信号のＡＣＩＪ
ツプルには影響されないタイミングを有する分離された
同期信号となる。ライン２２０上の同期信号はこの信号
方式の他の部分によシビデオ信号の処理用のこの信号方
式内のタイミンク基準として作用するサブキャリア信号
の特定の位相角に対して再び限定された水平ラインに関
係する同期化信号を発生するべく使用される精密同期信
号である。また、この同期化信号は２本の水平ライン（
２２７，５Ｘ２＝４５５）毎にサブキャリアの全サイク
ル数があるために１／２Ｈ同期信号のレートとなシ、そ
してこの点は以降の説明から明らかなようにここに示す
装置の動作にとって重要となる。
シ同期信号のある期間閉じる伝送ゲートまたはスイッチ
２６６に接続する。この信号のレベルは単位利得増幅器
２６８によりバッファ作用を受けるコンデンサ２６７（
第４２Ｄ図）を充電することにより決定され、そして同
期チップのＤＣレベルの半分がこの信号中にあるＡＣリ
ップルの全レベルと共にライン２１５を介して同期セパ
レータ２１３の一方の入力に加えられる。この同期セパ
レータの他方の入力にはエミッタホロワトランジスタ２
６５からのライン２６９が接続する。第４２図Ａ−Ｄに
図示される入力回路９３Ａ、９３Ｂの実施例では精密Ｈ
同期セパレータ２１３は比較器である。このように、ラ
イン２２０上の出力はＡＣリップルがコンパレータ２１
３の両人力に入シそして共通モード排除によりこのコン
パレータの出力に生じないためにビデオ信号のＡＣＩＪ
ツプルには影響されないタイミングを有する分離された
同期信号となる。ライン２２０上の同期信号はこの信号
方式の他の部分によシビデオ信号の処理用のこの信号方
式内のタイミンク基準として作用するサブキャリア信号
の特定の位相角に対して再び限定された水平ラインに関
係する同期化信号を発生するべく使用される精密同期信
号である。また、この同期化信号は２本の水平ライン（
２２７，５Ｘ２＝４５５）毎にサブキャリアの全サイク
ル数があるために１／２Ｈ同期信号のレートとなシ、そ
してこの点は以降の説明から明らかなようにここに示す
装置の動作にとって重要となる。
粗分離同期信号もライン２７０を介してローパスフィル
タ２６４かシ粗同期分離器２１９へ同期信号をとシ出す
ことによシ発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するフンシ
ョットを含むゲートパルス発生器２２３に加えられる。
タ２６４かシ粗同期分離器２１９へ同期信号をとシ出す
ことによシ発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するフンシ
ョットを含むゲートパルス発生器２２３に加えられる。
２７２で示す上側の回路はスイッチ２６６によシ同期し
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７３はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検出器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのクランプ回路
がそれらを開いたままにしておくのではな（ＤＣフィー
ドバックルーズにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７３はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検出器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのクランプ回路
がそれらを開いたままにしておくのではな（ＤＣフィー
ドバックルーズにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
これによシ精密ゲート発生器２５０は常に確実にすべて
の入力バースト信号に正しく応答する。
の入力バースト信号に正しく応答する。
入力ビデオ信号の垂直同期信号に対して位相的に正しく
関係するフィールドインデックス信号ヲエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１３の出力とＶ同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲー） ２７９ （第４２Ｄ図）に与えられる
。
関係するフィールドインデックス信号ヲエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１３の出力とＶ同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲー） ２７９ （第４２Ｄ図）に与えられる
。
着 ｉ＊ｕｏ蔚
第９Ａ図に示す基準論理回路１２５Ａ、１２５Ｂは水平
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａまたは９５Ｂから種々の信号を受けそして
本装置の動作に用いられる多数のクロックおよびタイミ
ング制御信号を夫々発生する。
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａまたは９５Ｂから種々の信号を受けそして
本装置の動作に用いられる多数のクロックおよびタイミ
ング制御信号を夫々発生する。
更にコンピュータ制御装置９２が論理回路１２５Ａと１
２５Ｂに制御信号を与え、そしてこれらによυ本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路９３Ａと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５Ａと１２５Ｂは異なった機能を
行うから異なった入力が夫々に入シそして夫々からの全
ての出力が用いられるわけではない。
２５Ｂに制御信号を与え、そしてこれらによυ本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路９３Ａと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５Ａと１２５Ｂは異なった機能を
行うから異なった入力が夫々に入シそして夫々からの全
ての出力が用いられるわけではない。
基準論理回路の動作を第１１Ａ図のほぼ中央において水
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系により行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａによシ発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由によシ連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称ＰＡＬＥフラグ信号を発生する。
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系により行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａによシ発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由によシ連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称ＰＡＬＥフラグ信号を発生する。
ＰＡＬＥフラグはまたこの信号系の他の部分、主として
再生信号の処理に用いられる部分での使用のために基準
論理回路１２５Ｂの出力としても与えられる。この回路
はまたディスク駆動モータのサーボ制御動作用のドライ
ブ同期化信号を発生して１５Ｈｚの１組３個のパルスを
発生し、これがディスクドライブサーボの制御に用いら
れるべくＨ同期信号でマルチプレクス処理される。他の
タイミング制御信号は後述するように基準論理回路１２
５Ｂにより与えられる。
再生信号の処理に用いられる部分での使用のために基準
論理回路１２５Ｂの出力としても与えられる。この回路
はまたディスク駆動モータのサーボ制御動作用のドライ
ブ同期化信号を発生して１５Ｈｚの１組３個のパルスを
発生し、これがディスクドライブサーボの制御に用いら
れるべくＨ同期信号でマルチプレクス処理される。他の
タイミング制御信号は後述するように基準論理回路１２
５Ｂにより与えられる。
第１１Ａ図の上側部分をみるに、基準論理回路１２５Ａ
用のビデオ入力回路９３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９３Ｂからのサブキャリア信号（ＳＣ
）がライン３００に加えられそしてこれが位相コンパレ
ータ３０２に入る。このコンパレータの出力はライン３
０３に生じそしてこれが積分器３０６によシ与えられる
ライン３０５上の第２人力をもつ加算器３０４に入る。
用のビデオ入力回路９３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９３Ｂからのサブキャリア信号（ＳＣ
）がライン３００に加えられそしてこれが位相コンパレ
ータ３０２に入る。このコンパレータの出力はライン３
０３に生じそしてこれが積分器３０６によシ与えられる
ライン３０５上の第２人力をもつ加算器３０４に入る。
精密ディジタルバースト位相デコーダ３０７はライン３
０８上のアナログ−ディジタルコンバータ９５の出力か
らとり出される実際にディジタル化されたビデオデータ
を受けそしてサンプリングがバーストの適正位相で行わ
れたかどうかをデコードしてビデオ信号が常に正しくサ
ンプリングされるようにサンプルクロックの位相調整に
用いるべくライン３０９を介して積分器３０６に対して
＋または−の誤差信号を発生する。
０８上のアナログ−ディジタルコンバータ９５の出力か
らとり出される実際にディジタル化されたビデオデータ
を受けそしてサンプリングがバーストの適正位相で行わ
れたかどうかをデコードしてビデオ信号が常に正しくサ
ンプリングされるようにサンプルクロックの位相調整に
用いるべくライン３０９を介して積分器３０６に対して
＋または−の誤差信号を発生する。
加算器３０４の出力はライン３１０に生じそしてこれが
ループ増幅器と２個の故障ランプドライバ３１４の内の
一方へと伸びるライン３１５によシミ圧制御発振器３１
２に接続したフィルタ３１１に加えられる。
ループ増幅器と２個の故障ランプドライバ３１４の内の
一方へと伸びるライン３１５によシミ圧制御発振器３１
２に接続したフィルタ３１１に加えられる。
発振器５１２の出力は６ＳＣの周波数で２イン３１５に
生じそしてこれが６分割カウンタ３１６とライン３１８
上に３８０の周波数でＰＡＬＥクロック出力を出す２分
割カウンタ３１７に加えられる。６分割カウンタはＳＣ
の周波数の出力を２イン３１９に出し、これが２分割カ
ウンタ５２０トコンパレータ３０２Ｃｌ他方の入力とに
加えられる。カウンタ５２０の出力は１／２ＳＣ信号で
ありこれが２分割カウンタを交互のライン上でセットお
よびリセットするため用いられるパルス変成器３２２へ
と伸びるライン３２１に生じる。この制御信号は後述す
るようにＰＡＬＥ７ラグ発生器３２４により供給される
Ｈ／２ レート信号でライン３２３を通じて供給され
る。
生じそしてこれが６分割カウンタ３１６とライン３１８
上に３８０の周波数でＰＡＬＥクロック出力を出す２分
割カウンタ３１７に加えられる。６分割カウンタはＳＣ
の周波数の出力を２イン３１９に出し、これが２分割カ
ウンタ５２０トコンパレータ３０２Ｃｌ他方の入力とに
加えられる。カウンタ５２０の出力は１／２ＳＣ信号で
ありこれが２分割カウンタを交互のライン上でセットお
よびリセットするため用いられるパルス変成器３２２へ
と伸びるライン３２１に生じる。この制御信号は後述す
るようにＰＡＬＥ７ラグ発生器３２４により供給される
Ｈ／２ レート信号でライン３２３を通じて供給され
る。
この回路の上側部分の動作は、Ａ−Ｄコンバータ９５に
よシ行われるサンプリングが常時カラバースト同期化信
号と同一位相で正しく行われるように正確に制御される
電圧制御発振器３１２の出力において６８Ｃの周波数の
信号を発生することである。これはサンプリングされる
ビデオの位相が本装置により発生されるカラーを最終的
に決定することを考えると重要である。かくして一方の
入力にライン３１９を介してＶＣＯ３１２の分割された
出力を受ける位相コンパレータ３０２はその他方の入力
に入るライン３００上のビデオまたは基準サブキャリア
同期信号の位相にその出力の位相を比較的近いところで
ロックする位相ロックルーズを与える。ＶＣＯ３ｊ２の
分割された出力はこの位相ロックループを通じて一般に
約１０°以内であるＳＣ信号を発生する。しかしながら
、人−Ｄコンバータ９５のディジタル化されたビデオ出
力は、ライン３０７ａを介してビデオ入力回路ｑ３ｋか
ら入る精密バーストサンプリングゲート信号により動作
可能とされて加算器３０４に加えられる平均値を与える
べく積分器３０６により積分されるビデオのバーストイ
ンターバルにおいてとシ出される誤差信号を発生する精
密ディジタルバースト位成デコーダ３０７にライン３０
８を介して加えられる。これによりＶＣＯ３１２を制御
するループ増幅器５１１の出力電圧レベルはデコーダ６
０７に与えられるバーストサンプルに反映されるビデオ
信号のサンプリング時間の変動を修正するために調整さ
れる。これらバーストサンプルはサンプリング時間に変
動が生じなければすべてのラインに対して同じ値を表わ
す。Ａ−Ｄコンバータの出力に実際に生じるサンプリン
グされたデータをしらべることによシ、これらサンプル
が適正な位置でとり出されたかどうかを正確にきめるこ
とが出来、そしてこのようにして２分割カウンタ３１７
に加えられるライン３１５上のＶＣＯ出力がサンプリン
グを正しい位相にしておくためにＡ−Ｄコンバータ９５
を制御するライン３１８上のＰＡＬＥ３ＳＣクロックを
発生する。精密ディジタルバースト位相デコーダ５０７
は５°〜１０゜程度である過度ドリフト等によシ生じる
誤りを効果的に修正する。これに関してライン３００上
のビデオ（または基準）サブキャリア同期信号の位相は
ＶＣＯ３１２用の基本ロックアツプを与え、ソシテ基準
論理回路１２３Ｂ内のライン３０５に生じる精密修正は
位相を数度すなわち約２０°まで変化させるように構成
される＠ 第１１Ａ図の下の部分についてはＰＡＬＥフラグ発生器
３２４は出力ライン３１８にＰＡＬＥクロックを発生す
る２分割カウンタ３１７のセットおよびリセット端子に
１／２８Ｃパルスを分配するスイッチ３２５をスイッチ
するためにＨ／２レートでＰＡＬＥ７ラグ信号を発生す
る。ＰＡＬＥフラグは第１１Ｂ図について述べるように
ライン毎に状態を変える。ＰＡＬＥ７ラグ信号は！１Ｓ
ＣＰＡＬＥクロックの位相が交互のラインのビデオ期間
にそれが反転してもビデオ信号のバーストインターバー
ルでは反転しないように非対称となっている。かくして
正味の効果としては、バースト後のラインの部分のみが
交互のラインで反転する位相をもつクロック信号、すな
わち非対称信号でサンプリングされるということである
。第１１Ａ図に示すようにＰ Ａ ＬＥフラグ発生器５
２４はライン３２６上に与えられるＨドライブのビデオ
入力（または基準入力）回路９３Ａ（または９５Ｂ）か
らの入力、ライン３２７上のフィールドインデクスパル
スおよびライン５２ ａ上Ｏバーストフラグを入力とす
る。バーストフラグはバーストのサンプリング位相が第
１１Ａ図の上の部分におけるバースト位相デコーダ３０
７の動作について変えられてはならないためにＰＡＬＥ
フラグ発生器がバースト発生後までライン３２３にＰＡ
ＬＥ ７ラグ信号を出さないようにする。ＰＡＬＥフラ
グ発生器３２４はＨ／２レートの転移リセットパルスを
与え、コレがライン３２４ａを介してエンコーダスイッ
チ１２６に送られる。このスイッチはエンコーｆ９６１
：）同期ワード挿入器をリセットするためにそれによシ
用いられる信号を発生するため、データ転送動作中この
パルスを使用する。
よシ行われるサンプリングが常時カラバースト同期化信
号と同一位相で正しく行われるように正確に制御される
電圧制御発振器３１２の出力において６８Ｃの周波数の
信号を発生することである。これはサンプリングされる
ビデオの位相が本装置により発生されるカラーを最終的
に決定することを考えると重要である。かくして一方の
入力にライン３１９を介してＶＣＯ３１２の分割された
出力を受ける位相コンパレータ３０２はその他方の入力
に入るライン３００上のビデオまたは基準サブキャリア
同期信号の位相にその出力の位相を比較的近いところで
ロックする位相ロックルーズを与える。ＶＣＯ３ｊ２の
分割された出力はこの位相ロックループを通じて一般に
約１０°以内であるＳＣ信号を発生する。しかしながら
、人−Ｄコンバータ９５のディジタル化されたビデオ出
力は、ライン３０７ａを介してビデオ入力回路ｑ３ｋか
ら入る精密バーストサンプリングゲート信号により動作
可能とされて加算器３０４に加えられる平均値を与える
べく積分器３０６により積分されるビデオのバーストイ
ンターバルにおいてとシ出される誤差信号を発生する精
密ディジタルバースト位成デコーダ３０７にライン３０
８を介して加えられる。これによりＶＣＯ３１２を制御
するループ増幅器５１１の出力電圧レベルはデコーダ６
０７に与えられるバーストサンプルに反映されるビデオ
信号のサンプリング時間の変動を修正するために調整さ
れる。これらバーストサンプルはサンプリング時間に変
動が生じなければすべてのラインに対して同じ値を表わ
す。Ａ−Ｄコンバータの出力に実際に生じるサンプリン
グされたデータをしらべることによシ、これらサンプル
が適正な位置でとり出されたかどうかを正確にきめるこ
とが出来、そしてこのようにして２分割カウンタ３１７
に加えられるライン３１５上のＶＣＯ出力がサンプリン
グを正しい位相にしておくためにＡ−Ｄコンバータ９５
を制御するライン３１８上のＰＡＬＥ３ＳＣクロックを
発生する。精密ディジタルバースト位相デコーダ５０７
は５°〜１０゜程度である過度ドリフト等によシ生じる
誤りを効果的に修正する。これに関してライン３００上
のビデオ（または基準）サブキャリア同期信号の位相は
ＶＣＯ３１２用の基本ロックアツプを与え、ソシテ基準
論理回路１２３Ｂ内のライン３０５に生じる精密修正は
位相を数度すなわち約２０°まで変化させるように構成
される＠ 第１１Ａ図の下の部分についてはＰＡＬＥフラグ発生器
３２４は出力ライン３１８にＰＡＬＥクロックを発生す
る２分割カウンタ３１７のセットおよびリセット端子に
１／２８Ｃパルスを分配するスイッチ３２５をスイッチ
するためにＨ／２レートでＰＡＬＥ７ラグ信号を発生す
る。ＰＡＬＥフラグは第１１Ｂ図について述べるように
ライン毎に状態を変える。ＰＡＬＥ７ラグ信号は！１Ｓ
ＣＰＡＬＥクロックの位相が交互のラインのビデオ期間
にそれが反転してもビデオ信号のバーストインターバー
ルでは反転しないように非対称となっている。かくして
正味の効果としては、バースト後のラインの部分のみが
交互のラインで反転する位相をもつクロック信号、すな
わち非対称信号でサンプリングされるということである
。第１１Ａ図に示すようにＰ Ａ ＬＥフラグ発生器５
２４はライン３２６上に与えられるＨドライブのビデオ
入力（または基準入力）回路９３Ａ（または９５Ｂ）か
らの入力、ライン３２７上のフィールドインデクスパル
スおよびライン５２ ａ上Ｏバーストフラグを入力とす
る。バーストフラグはバーストのサンプリング位相が第
１１Ａ図の上の部分におけるバースト位相デコーダ３０
７の動作について変えられてはならないためにＰＡＬＥ
フラグ発生器がバースト発生後までライン３２３にＰＡ
ＬＥ ７ラグ信号を出さないようにする。ＰＡＬＥフラ
グ発生器３２４はＨ／２レートの転移リセットパルスを
与え、コレがライン３２４ａを介してエンコーダスイッ
チ１２６に送られる。このスイッチはエンコーｆ９６１
：）同期ワード挿入器をリセットするためにそれによシ
用いられる信号を発生するため、データ転送動作中この
パルスを使用する。
Ｈドライブおよびフィールドインデクス信号ハまたライ
ン３３２を介してドライブ同期スイッチ３３１に伸びる
出力を有するドライブサーボ同期発生器３５０にも加え
られ、そしてこれがコンビュー夕制御方式９２からの制
御ライン３５３によシ命令されるときディスクドライブ
７３の夫々につきライン３３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクパック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
ブレクス同期信号の形をとりそしてこれがディスクドラ
イブユニットへと伸びるライン５３４に生じる。この信
号は１５Ｈｚセツトレートで記録または再生されている
第１フイールドを示すだめの１組３個の連続する幅広の
パルスと水平同期パルス（Ｈレート）とを含み、そして
スピンドルサーボモータの制御に用いられる。カラーフ
レームおよび関連する同期信号はまたサーボドライブの
制御用および再生動作中使用される制御信号を発生する
際の基準クロック発生器による使用のためにもつくられ
る。カラーフレームに関連した同期信号はカラ−７レー
ム発生器３０１が得られる。
ン３３２を介してドライブ同期スイッチ３３１に伸びる
出力を有するドライブサーボ同期発生器３５０にも加え
られ、そしてこれがコンビュー夕制御方式９２からの制
御ライン３５３によシ命令されるときディスクドライブ
７３の夫々につきライン３３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクパック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
ブレクス同期信号の形をとりそしてこれがディスクドラ
イブユニットへと伸びるライン５３４に生じる。この信
号は１５Ｈｚセツトレートで記録または再生されている
第１フイールドを示すだめの１組３個の連続する幅広の
パルスと水平同期パルス（Ｈレート）とを含み、そして
スピンドルサーボモータの制御に用いられる。カラーフ
レームおよび関連する同期信号はまたサーボドライブの
制御用および再生動作中使用される制御信号を発生する
際の基準クロック発生器による使用のためにもつくられ
る。カラーフレームに関連した同期信号はカラ−７レー
ム発生器３０１が得られる。
これはライン３２７を介して３０ Ｈｚのフィールドイ
ンデクスバルス信号を受けてそれを２分の１に分周して
１５Ｈｚのカラーフレーム信号をつくるものである。こ
の力２−フレーム信号はライン３２９ヲ介してディスク
ドライブ７３と基準クロック発生器９８に加えられる。
ンデクスバルス信号を受けてそれを２分の１に分周して
１５Ｈｚのカラーフレーム信号をつくるものである。こ
の力２−フレーム信号はライン３２９ヲ介してディスク
ドライブ７３と基準クロック発生器９８に加えられる。
第１１Ａ図のブロック図の動作を行うために使用出来る
特定の回路を第４３Ａ〜４３Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４５Ａ図の上
の部分のディジタルバースト位相デコーダ３０７につい
てはＡ−Ｄコンバータ９５の出力からとシ出される８ビ
ツトの形をしたディジタル化ビデオサブキャリア同期信
号即ちカラーバーストはシフトレジスタ５５６に接続し
た演算ユニット３５５に接続するライン３０８上に生じ
る。シフトレジスタ３３６は、ライン３０７ａを介して
精密バーストサンプリングゲートが入ると作動される一
般に３５７で示す論理回路によシクロツクされ、そして
演算ユニット３３５と共に２イン３０９上のディジタル
化カラーバーストの位相の符号を決定するに必要な演算
ステップを行う。サンプリングの誤差はサンプリングが
サブキャリアカラーバースト信号の適正な位相でと９出
されるならば０であるサンプルの９０°ずれた（ ｑｕ
ａｄｒａｔｕｒｅ ）成分をしらべることにより決定さ
れる。詳細にはこの成分はサンプルＸ１、Ｘ２、Ｘ３が
１２００ずれているとき関数Ｘ１−１’／２ （Ｘ２
＋Ｘ５ ）に比例する。クロック論理回路３３７は演算
ユニット３３５とシフトレジスタ３３６が実際のサンプ
ルの位相の誤差を示すライン３０９上の＋または一信号
を発生する計算を行いうるようにするシーケンスを行う
。
特定の回路を第４３Ａ〜４３Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４５Ａ図の上
の部分のディジタルバースト位相デコーダ３０７につい
てはＡ−Ｄコンバータ９５の出力からとシ出される８ビ
ツトの形をしたディジタル化ビデオサブキャリア同期信
号即ちカラーバーストはシフトレジスタ５５６に接続し
た演算ユニット３５５に接続するライン３０８上に生じ
る。シフトレジスタ３３６は、ライン３０７ａを介して
精密バーストサンプリングゲートが入ると作動される一
般に３５７で示す論理回路によシクロツクされ、そして
演算ユニット３３５と共に２イン３０９上のディジタル
化カラーバーストの位相の符号を決定するに必要な演算
ステップを行う。サンプリングの誤差はサンプリングが
サブキャリアカラーバースト信号の適正な位相でと９出
されるならば０であるサンプルの９０°ずれた（ ｑｕ
ａｄｒａｔｕｒｅ ）成分をしらべることにより決定さ
れる。詳細にはこの成分はサンプルＸ１、Ｘ２、Ｘ３が
１２００ずれているとき関数Ｘ１−１’／２ （Ｘ２
＋Ｘ５ ）に比例する。クロック論理回路３３７は演算
ユニット３３５とシフトレジスタ３３６が実際のサンプ
ルの位相の誤差を示すライン３０９上の＋または一信号
を発生する計算を行いうるようにするシーケンスを行う
。
ライン３２３にＰＡＬＥフラグ信号を発生するだめの回
路３２４を有する第４５Ａ図をみるに、Ｈドライブ信号
はインバータ３４２によシ反転されてライン３３８を介
してＦＦ３３９のクロック入力に加えられる。
路３２４を有する第４５Ａ図をみるに、Ｈドライブ信号
はインバータ３４２によシ反転されてライン３３８を介
してＦＦ３３９のクロック入力に加えられる。
このＦＦはライン５２８上のパーストゲートまたはフラ
グ信号によシクロツクされる第２ＦＦ３４１の入力に接
続する出力ライン３４０を有する２分周器である。ライ
ン３４０はＦＦ３４１からの出力ライン３４４と同じに
ＮＡＮＤゲート３４３へと伸びる。
グ信号によシクロツクされる第２ＦＦ３４１の入力に接
続する出力ライン３４０を有する２分周器である。ライ
ン３４０はＦＦ３４１からの出力ライン３４４と同じに
ＮＡＮＤゲート３４３へと伸びる。
ＰＡＬＥフラグ発生器５２４の動作を第１１Ｂ図のタイ
ミング図によシ説明する。ここにおいて第１１Ｂ図（１
）にはＨドライブ信号（ライン５２６ ） 、第１ｊＢ
図（２）にはライン３４０上の信号、第１１Ｂ図（３）
にはライン３４４上の信号、第１１Ｂ図（４）にはライ
ン５２８上のパーストゲートクロック、第１１Ｂ図（５
）にはライン５４５上のＮＡＮＤゲートの出力が夫々示
しである。
ミング図によシ説明する。ここにおいて第１１Ｂ図（１
）にはＨドライブ信号（ライン５２６ ） 、第１ｊＢ
図（２）にはライン３４０上の信号、第１１Ｂ図（３）
にはライン３４４上の信号、第１１Ｂ図（４）にはライ
ン５２８上のパーストゲートクロック、第１１Ｂ図（５
）にはライン５４５上のＮＡＮＤゲートの出力が夫々示
しである。
ライン３２３上のＰＡＬＥフラグ信号はライン３４５上
の信号をインバータ３４６によシ反転したものである。
の信号をインバータ３４６によシ反転したものである。
ＰＡＬＥフラグ信号はＨ／’２のレートで生じるが、第
１１Ｂ図（５）はライン５４４に生じてＮＡＮＤゲート
３４５に加えられるＦＦ！５４１の出力が、第１ＦＦ’
３５９の出力に対して遅延しているために非対称として
示している。これはＦＦ５４１がＨドライブではなくパ
ーストゲートでクロックされるためである。
１１Ｂ図（５）はライン５４４に生じてＮＡＮＤゲート
３４５に加えられるＦＦ！５４１の出力が、第１ＦＦ’
３５９の出力に対して遅延しているために非対称として
示している。これはＦＦ５４１がＨドライブではなくパ
ーストゲートでクロックされるためである。
基準クロック発生器
基準クロック発生器９８は再生、データ転送、テストそ
の他の動作中の本装置用の基本タイミング信号を発生す
る。これら動作中に入力ビデオ信号は記録されずにその
入力タイミング基準として入力回路９３Ｂで発生されて
基準論理回路１２５Ｂに送られる再生された５Ｃ（３，
５８ＭＨｚ）を用いる。基準クロック発生器は全系の位
相をシフトするための移相能力を有しそして所望の系の
位相でタイミング信号を発生するための位相ロックルー
プとそれにあったカウンタおよび論理回路を含んでいる
。
の他の動作中の本装置用の基本タイミング信号を発生す
る。これら動作中に入力ビデオ信号は記録されずにその
入力タイミング基準として入力回路９３Ｂで発生されて
基準論理回路１２５Ｂに送られる再生された５Ｃ（３，
５８ＭＨｚ）を用いる。基準クロック発生器は全系の位
相をシフトするための移相能力を有しそして所望の系の
位相でタイミング信号を発生するための位相ロックルー
プとそれにあったカウンタおよび論理回路を含んでいる
。
これはまたデータデコーダおよびタイムベース修正器１
００およびクロマ分離器および処理回路１０１によシ使
用される制御信号を発生する。また、基準クロック発生
器９８は記録された２つのフィールド画ｇ１７レームの
交互の再生を確認し、フレーム遅れスイッチ信号を発生
する。この信号はブランキング挿入及びビットミューテ
ング回路１２７で、再生されたビデオ情報の処理を制御
するリファレンスカラーサブキャリア信号と同期したタ
イミング制御信号に関するＨ ５ｙｎｃを用いることに
よって起こシ得る、出力ビデオ信号の表示におけるジッ
タを防止するのに用いられる。
００およびクロマ分離器および処理回路１０１によシ使
用される制御信号を発生する。また、基準クロック発生
器９８は記録された２つのフィールド画ｇ１７レームの
交互の再生を確認し、フレーム遅れスイッチ信号を発生
する。この信号はブランキング挿入及びビットミューテ
ング回路１２７で、再生されたビデオ情報の処理を制御
するリファレンスカラーサブキャリア信号と同期したタ
イミング制御信号に関するＨ ５ｙｎｃを用いることに
よって起こシ得る、出力ビデオ信号の表示におけるジッ
タを防止するのに用いられる。
基準クロック発生器９８の動作を第１２Ａ図について詳
述する。図示のように、この回路の上半分は数種のクロ
ック信号を含む種々のタイミング信号を発生し、下半分
は基準論理回路１２５Ｂからのカラーフレームおよび基
準入力回路９３Ｂからの水平ドライブ信号およびフィー
ルドインデクスのような基準同期化情報を使用してタイ
ムベース修正器５６５（第１５Ａ図）およびクロマ回路
１０１及びブランキング挿入及びビットミューティング
回路１２７により使用される制御信号を発生する。詳述
すればＳＣ信号が入力ライン３４０′で基準クロック発
生器９８に加えられて第１２Ａ図の右側に示す１／２Ｓ
Ｃ１ＳＣ，３ＳＣ，６８Ｃのクロックタイミング信号お
よび種々のタイムベース修正器のパルスタイミング信号
を発生させる。発生器９日は出力信号の位相が種々の移
相量を導入して再生系の位相をセットすることによシ入
力上の再生されたＳＣ信号の位相に対して調整出来るよ
うに回転スイッチ３４９のような手動的に制御出来る回
路を含む。
述する。図示のように、この回路の上半分は数種のクロ
ック信号を含む種々のタイミング信号を発生し、下半分
は基準論理回路１２５Ｂからのカラーフレームおよび基
準入力回路９３Ｂからの水平ドライブ信号およびフィー
ルドインデクスのような基準同期化情報を使用してタイ
ムベース修正器５６５（第１５Ａ図）およびクロマ回路
１０１及びブランキング挿入及びビットミューティング
回路１２７により使用される制御信号を発生する。詳述
すればＳＣ信号が入力ライン３４０′で基準クロック発
生器９８に加えられて第１２Ａ図の右側に示す１／２Ｓ
Ｃ１ＳＣ，３ＳＣ，６８Ｃのクロックタイミング信号お
よび種々のタイムベース修正器のパルスタイミング信号
を発生させる。発生器９日は出力信号の位相が種々の移
相量を導入して再生系の位相をセットすることによシ入
力上の再生されたＳＣ信号の位相に対して調整出来るよ
うに回転スイッチ３４９のような手動的に制御出来る回
路を含む。
回路９３Ｂに含まれる水平同期位置制御装置およびＳＣ
位相制御装置を用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン３４０′上の入力再生されたＳＣ信号は分割器３
４３′により２分割され、その出力がライン３４４′に
生じる。このラインはプログラマブルカウンタ３４５′
と、位相コンパレータ３４８にライン３４７により接続
する２分割器５４６′とに伸びている。スイッチ５４９
は０から５９９までの１０ビツトのＢＣＤ数をプログラ
マブルカウンタ３４５′に入れる。このカウンタは１°
を増分として０°から３９９°までの範囲でサブキャリ
アの位相を変える効果を有する。回転スイッチ３４９に
よシその基本ペリオドの１／７２０の増分をもって変え
ることの出来るデユーティサイクルをもつ同期的信号で
あるとのカウンタの出力は電流スイッチ５５１ａに与え
られ、このスイッチが２個の整合した電流源３５１と３
５３の一方３５１からの電流を変調する。変調された電
流はローパスフィルタ３５４ａに加えられ、このフィル
タがライン３５４上にこの１号のデユーティサイクルに
比例するＤＣ電圧を発生する。
位相制御装置を用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン３４０′上の入力再生されたＳＣ信号は分割器３
４３′により２分割され、その出力がライン３４４′に
生じる。このラインはプログラマブルカウンタ３４５′
と、位相コンパレータ３４８にライン３４７により接続
する２分割器５４６′とに伸びている。スイッチ５４９
は０から５９９までの１０ビツトのＢＣＤ数をプログラ
マブルカウンタ３４５′に入れる。このカウンタは１°
を増分として０°から３９９°までの範囲でサブキャリ
アの位相を変える効果を有する。回転スイッチ３４９に
よシその基本ペリオドの１／７２０の増分をもって変え
ることの出来るデユーティサイクルをもつ同期的信号で
あるとのカウンタの出力は電流スイッチ５５１ａに与え
られ、このスイッチが２個の整合した電流源３５１と３
５３の一方３５１からの電流を変調する。変調された電
流はローパスフィルタ３５４ａに加えられ、このフィル
タがライン３５４上にこの１号のデユーティサイクルに
比例するＤＣ電圧を発生する。
他方の電流源３５３、電流スイッチ３５３ａおよびロー
パスフィルタ３５５ａからなる同一のＤＣ特性をもつ回
路が位相コンバータ３４８の出力のデユーティサイクル
に比例したＤＣ電圧をライン３５５に発生する。ライン
３５４．３５５上の電圧は差動増幅器５５６に加えられ
、この増＠器の出力がライン３５７を介して、６ＳＣの
公称周波数で動作する電圧制御発振器３５８の制御入力
に加えられる。多数の分割器３６０（６分割）、３６３
（２分割）、３６５（２分割）が順次発振器３５８の出
力によシ動作してコンパレータ３４８の第２人力に接続
するライン３４２′に１／４８Ｃの公称周波数をもつ信
号を発生し、それによシこのコンパレータ出力にオｆｆ
ル信号のデユーティサイクルがその入力間の位相角で変
化するようにする。安定条件下ではライン３５２上の信
号のデユーティサイクルは電源３５１とフィルタ３５４
ａおよび５５４ｂのＤＣインピーダンスノ密なマツチン
グにより非常に小さい誤シ幅内でライン３５０上の信号
のそれと等しくされる。
パスフィルタ３５５ａからなる同一のＤＣ特性をもつ回
路が位相コンバータ３４８の出力のデユーティサイクル
に比例したＤＣ電圧をライン３５５に発生する。ライン
３５４．３５５上の電圧は差動増幅器５５６に加えられ
、この増＠器の出力がライン３５７を介して、６ＳＣの
公称周波数で動作する電圧制御発振器３５８の制御入力
に加えられる。多数の分割器３６０（６分割）、３６３
（２分割）、３６５（２分割）が順次発振器３５８の出
力によシ動作してコンパレータ３４８の第２人力に接続
するライン３４２′に１／４８Ｃの公称周波数をもつ信
号を発生し、それによシこのコンパレータ出力にオｆｆ
ル信号のデユーティサイクルがその入力間の位相角で変
化するようにする。安定条件下ではライン３５２上の信
号のデユーティサイクルは電源３５１とフィルタ３５４
ａおよび５５４ｂのＤＣインピーダンスノ密なマツチン
グにより非常に小さい誤シ幅内でライン３５０上の信号
のそれと等しくされる。
基本ペリオドのｉ ／ ７２０であるコンパレータ３４
８の出力における信号のデユーティサイクルの変化はそ
の入力間にα２５°の位相変化を必要とし、これは１／
４ＳＣの周波数に当る。そしてこれは他方においてＩＳ
Ｏの周波数であるライン３４０′ と６６１間に１°の
変化を必要とする。かくして、回転スイッチ５４９の１
目盛の値の変化によりライン３６１上のＳＣ信号の位相
に１°の変化が生じる。コンパレータ３４８の全範囲（
１／４ＳＣにおいて１８０°）は１ＳＣにおいて７２０
°に対応する。便宜上このスイッチは５９９°に限定さ
れており、そしてこれは必要とする３６ａ０に対してこ
れでも適正な全範囲能力を保証する。
８の出力における信号のデユーティサイクルの変化はそ
の入力間にα２５°の位相変化を必要とし、これは１／
４ＳＣの周波数に当る。そしてこれは他方においてＩＳ
Ｏの周波数であるライン３４０′ と６６１間に１°の
変化を必要とする。かくして、回転スイッチ５４９の１
目盛の値の変化によりライン３６１上のＳＣ信号の位相
に１°の変化が生じる。コンパレータ３４８の全範囲（
１／４ＳＣにおいて１８０°）は１ＳＣにおいて７２０
°に対応する。便宜上このスイッチは５９９°に限定さ
れており、そしてこれは必要とする３６ａ０に対してこ
れでも適正な全範囲能力を保証する。
位相制御発振器３５８はその出力ライン３４１′に位相
の連続する６ＳＣのクロックタイミング信号を与え、そ
してデバイダ５５９．３６０．３６３の作用により第１
２Ａ図に示すように出力に位相の連続する３ＳＣ，ＳＣ
および１／２ＳＣのクロックタイミング信号を生じさせ
る。これらデバイダは論理回路３６２にも３８ＣとＳＣ
のクロック信号を与え、この回路がタイムベース修正器
５６５（第１５Ａ図）で使用される位相の連続したＳＣ
の読取／書込（Ｒ／ＷＲ）モード、書込エナブル（ＷＲ
ＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックおよ
びマルチプレクス（ＭＰＬＸ）クロック信号を発生する
。ロジック回路の詳細は第４４図Ｃ及びＤに示されてお
シ、このロジック回路によって供給される信号間の関係
は第１２図Ｃを参照することにより理解できよう。
の連続する６ＳＣのクロックタイミング信号を与え、そ
してデバイダ５５９．３６０．３６３の作用により第１
２Ａ図に示すように出力に位相の連続する３ＳＣ，ＳＣ
および１／２ＳＣのクロックタイミング信号を生じさせ
る。これらデバイダは論理回路３６２にも３８ＣとＳＣ
のクロック信号を与え、この回路がタイムベース修正器
５６５（第１５Ａ図）で使用される位相の連続したＳＣ
の読取／書込（Ｒ／ＷＲ）モード、書込エナブル（ＷＲ
ＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックおよ
びマルチプレクス（ＭＰＬＸ）クロック信号を発生する
。ロジック回路の詳細は第４４図Ｃ及びＤに示されてお
シ、このロジック回路によって供給される信号間の関係
は第１２図Ｃを参照することにより理解できよう。
第４４Ａ〜４４１）図は第１２Ｂ図と共に所望のタイミ
ング関係をもった位相の連続したタイムベース修正器ク
ロック信号を与えるための論理回路３６２の１例を示す
。
ング関係をもった位相の連続したタイムベース修正器ク
ロック信号を与えるための論理回路３６２の１例を示す
。
第１２Ａ図の下の部分についてこの回路はＨ同期に関係
したすなわちＨ／２の信号を再限定してそれが、この回
路の上の部分で発生されて交互の基準垂直同期信号に続
く第１基準水平ラインに現われる位相の連続した３ＳＣ
信号と同期するようにする。後述するＨ／２対ＳＣの限
定または再ロツク回路３６７の説明から明らかとなるが
、Ｈ／２を基準サブキャリアに対して同期した位置に維
持しそしてまたそれが２つの基準フィールドシーケンス
毎に第１フイールドの第１２イン（これはビデオ信号内
の同期ワードの配置に対応する）に生じるようにするに
は、ＳＣの位相に対してＨ／２ を再限定するように
再ロツク回路３６７を制御するサブキャリアレートクロ
ックのフレームレート位相反転が必要である。回路５６
７内での位相の連続した３８Ｃクロック信号での再限定
されたＨ／２信号の次の再ロツクキングおよび２つのテ
レビジョンフィールドのみからなるくシ返して再生され
る力２−ビデオ信号を修正するためにタイムベース修正
器５２５内でのこのようにして再クロックされ再限定さ
れたＨ／２の使用は基準Ｈ同期信号に対してＨ／２の４
６ｎｓｅｃ（３８Ｃの１／２サイクル）ノ画像フレーム
ー画像フレームモーションが導入される。再限定された
Ｈ／２をタイムベース修正回路５６５で用い、繰り返し
再生されるビデオ信号を修正すると、フレームの動きを
描写する４６ナノ秒のピクチャフレームをタイムペース
修正器によって出力されたビデオ信号に転送する。この
モーションは再ロックされ再限定されたＨ／２が夫々の
画像フレーム上の適正基準Ｈ同期位置に対してずれて位
置づけられてタイムペース修正器５６５をして画像フレ
ーム上で対応する量または５８Ｃの１／２サイクルだけ
同期ワードをずれさせるために生じる。エンコーダ９６
（第１４図）の同期ワード挿入回路の説明で述べるよう
に、とのＨ／２レートの同期ワードは基準Ｈ同期信号に
対応するものからＳＣの１／２サイクル分だけずれた位
置でフレーム上のビデオ信号に挿入される。これは同期
ワード挿入器が画像フレーム毎にその第１ラインに置か
れるためであり、連続する画像フレームの第１ラインは
反対位相となったＳＣを有するものである。タイムペー
ス修正器５６５は本質的に３ＳＣの前記した１／２サイ
クル分を除きこのずれのすべてを除去する。基準クロッ
ク発生器５６８のフレームの遅延の検出器３６８はその
ようなモーションの修正のためにブランキング挿入及び
ビットミューティング回路１２７よシ用いられるフレー
ム遅延スインチ信号を発生する。また不明確にタイミン
グをとられた再限定Ｈ／２パルス信号がタイムベース修
正器５６５による使用のために発生され、そしてタイム
ベース修正に誤りが生じるから、再ロツク回路５６Ｚ内
でのサブキャリア転送に正しく一致した再限定されない
Ｈ／２信号のＨ／２の正に向う転移があってはならない
。
したすなわちＨ／２の信号を再限定してそれが、この回
路の上の部分で発生されて交互の基準垂直同期信号に続
く第１基準水平ラインに現われる位相の連続した３ＳＣ
信号と同期するようにする。後述するＨ／２対ＳＣの限
定または再ロツク回路３６７の説明から明らかとなるが
、Ｈ／２を基準サブキャリアに対して同期した位置に維
持しそしてまたそれが２つの基準フィールドシーケンス
毎に第１フイールドの第１２イン（これはビデオ信号内
の同期ワードの配置に対応する）に生じるようにするに
は、ＳＣの位相に対してＨ／２ を再限定するように
再ロツク回路３６７を制御するサブキャリアレートクロ
ックのフレームレート位相反転が必要である。回路５６
７内での位相の連続した３８Ｃクロック信号での再限定
されたＨ／２信号の次の再ロツクキングおよび２つのテ
レビジョンフィールドのみからなるくシ返して再生され
る力２−ビデオ信号を修正するためにタイムベース修正
器５２５内でのこのようにして再クロックされ再限定さ
れたＨ／２の使用は基準Ｈ同期信号に対してＨ／２の４
６ｎｓｅｃ（３８Ｃの１／２サイクル）ノ画像フレーム
ー画像フレームモーションが導入される。再限定された
Ｈ／２をタイムベース修正回路５６５で用い、繰り返し
再生されるビデオ信号を修正すると、フレームの動きを
描写する４６ナノ秒のピクチャフレームをタイムペース
修正器によって出力されたビデオ信号に転送する。この
モーションは再ロックされ再限定されたＨ／２が夫々の
画像フレーム上の適正基準Ｈ同期位置に対してずれて位
置づけられてタイムペース修正器５６５をして画像フレ
ーム上で対応する量または５８Ｃの１／２サイクルだけ
同期ワードをずれさせるために生じる。エンコーダ９６
（第１４図）の同期ワード挿入回路の説明で述べるよう
に、とのＨ／２レートの同期ワードは基準Ｈ同期信号に
対応するものからＳＣの１／２サイクル分だけずれた位
置でフレーム上のビデオ信号に挿入される。これは同期
ワード挿入器が画像フレーム毎にその第１ラインに置か
れるためであり、連続する画像フレームの第１ラインは
反対位相となったＳＣを有するものである。タイムペー
ス修正器５６５は本質的に３ＳＣの前記した１／２サイ
クル分を除きこのずれのすべてを除去する。基準クロッ
ク発生器５６８のフレームの遅延の検出器３６８はその
ようなモーションの修正のためにブランキング挿入及び
ビットミューティング回路１２７よシ用いられるフレー
ム遅延スインチ信号を発生する。また不明確にタイミン
グをとられた再限定Ｈ／２パルス信号がタイムベース修
正器５６５による使用のために発生され、そしてタイム
ベース修正に誤りが生じるから、再ロツク回路５６Ｚ内
でのサブキャリア転送に正しく一致した再限定されない
Ｈ／２信号のＨ／２の正に向う転移があってはならない
。
位相調整された位相の連続する再生サブキャリア信号の
位相に対して限定されたＨ／２信号を発生するために、
デバイダ１６０により与えられるＳＣは排他Ｏ几ゲート
で形成される位相反転器３９３の一方の入力に接続され
る。この反転器の他方の入力はＮＡＮＤゲート５９７を
通じて基準論理回路１２５Ｂ （第１１Ａ図）によって
発生され入力ライン３９６ ａ 上ノ１５ Ｈｚのカラ
ーフレームパルス信号を受けるように接続される。反転
器５９３すなわち’（７ハータ３９３の入力におけるカ
ラーフレームパルス信号のレベルはこのインバータの出
方におけるＳＣの位相を決定し、レベルが高ければ反転
し、そして低ければ反転しない。ＳＣの位相反転はＨ／
２信号が望ましくすなわちＨ同期との同相が必要である
から必要である。゛（記録されたビデオ信号では同期ワ
ードはビデオ信号のすべての画像フレームについて同じ
ライン内に挿入され、そしてこれハ本装置においてはＮ
ＴＳＣ画像テレビジョンフレームを形成する５２５本の
内の奇数番のラインである。）ＳＣの位相反転がないと
、再限定されたＨ／２信号の位相はＳＣサイクルの半分
だけＨ同期信号に対してｊ ５ Ｈｚで変化することに
なる。そのよりなＨ／２信号は再生動作中に再生された
ビデオ信号を処理するに用いる基準としては不適当であ
る。インバータ５９３によるＳＣ信号出力は再ロツク回
路５６７に加えられてライン３９６からの基準Ｈ１−″
ライブ信号とライン３９５からのフィールドインデクス
信号、双方とも基準入力回路９３Ｂ（第９Ａ図）によっ
て与えられ、と共に８Ｃの位相に対して限定されたＨ／
２信号を発生するために用いられる。再ロツク回路５６
７は不明確にタイミングづけられたＨ／２信号が確実に
発生されそしてＳＣの位相に対して限定されるようにす
るための論理回路を含む。
位相に対して限定されたＨ／２信号を発生するために、
デバイダ１６０により与えられるＳＣは排他Ｏ几ゲート
で形成される位相反転器３９３の一方の入力に接続され
る。この反転器の他方の入力はＮＡＮＤゲート５９７を
通じて基準論理回路１２５Ｂ （第１１Ａ図）によって
発生され入力ライン３９６ ａ 上ノ１５ Ｈｚのカラ
ーフレームパルス信号を受けるように接続される。反転
器５９３すなわち’（７ハータ３９３の入力におけるカ
ラーフレームパルス信号のレベルはこのインバータの出
方におけるＳＣの位相を決定し、レベルが高ければ反転
し、そして低ければ反転しない。ＳＣの位相反転はＨ／
２信号が望ましくすなわちＨ同期との同相が必要である
から必要である。゛（記録されたビデオ信号では同期ワ
ードはビデオ信号のすべての画像フレームについて同じ
ライン内に挿入され、そしてこれハ本装置においてはＮ
ＴＳＣ画像テレビジョンフレームを形成する５２５本の
内の奇数番のラインである。）ＳＣの位相反転がないと
、再限定されたＨ／２信号の位相はＳＣサイクルの半分
だけＨ同期信号に対してｊ ５ Ｈｚで変化することに
なる。そのよりなＨ／２信号は再生動作中に再生された
ビデオ信号を処理するに用いる基準としては不適当であ
る。インバータ５９３によるＳＣ信号出力は再ロツク回
路５６７に加えられてライン３９６からの基準Ｈ１−″
ライブ信号とライン３９５からのフィールドインデクス
信号、双方とも基準入力回路９３Ｂ（第９Ａ図）によっ
て与えられ、と共に８Ｃの位相に対して限定されたＨ／
２信号を発生するために用いられる。再ロツク回路５６
７は不明確にタイミングづけられたＨ／２信号が確実に
発生されそしてＳＣの位相に対して限定されるようにす
るための論理回路を含む。
回路３６７の出力はフレーム遅延検出器３６８に加えら
れ、この検出器がライン３６９上に１つの画像フレーム
または２つのフレールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎ８ｅｃの画像フレーム−画像フレーム
モーションを修正するための３８Ｃオフセツトの付加１
／２ペリオドを挿入するかどうかを知らせるようにする
。
れ、この検出器がライン３６９上に１つの画像フレーム
または２つのフレールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎ８ｅｃの画像フレーム−画像フレーム
モーションを修正するための３８Ｃオフセツトの付加１
／２ペリオドを挿入するかどうかを知らせるようにする
。
再ロツク回路３６７で発生される再限定されたＨ／２パ
ルス信号はライン３８６に生じ、これがゲ−ト３７０．
３７１を通じてコンピュータ制御方式９２からの制御信
号からエンコーダスイッチ１２６（第９Ａ図）によりラ
イン３７３に与えられるエナプル信号によってきまる再
生動作中に基本タイムベース修正器５６５の基準として
使用されるべくライン３７２に与えられる。再生中に高
レベル信号がライン５７３に生じそしてライン３８６上
の再生Ｈ／２ＡＮＤゲート３７０を満足しそしてこれが
ライン３７２に生じる。
ルス信号はライン３８６に生じ、これがゲ−ト３７０．
３７１を通じてコンピュータ制御方式９２からの制御信
号からエンコーダスイッチ１２６（第９Ａ図）によりラ
イン３７３に与えられるエナプル信号によってきまる再
生動作中に基本タイムベース修正器５６５の基準として
使用されるべくライン３７２に与えられる。再生中に高
レベル信号がライン５７３に生じそしてライン３８６上
の再生Ｈ／２ＡＮＤゲート３７０を満足しそしてこれが
ライン３７２に生じる。
再生チャンネルにおけるビデオ信号の処理を含むＥ−Ｅ
および転送のような他の動作においては、Ｈ／２対Ｓ対
隅Ｃ限定回路３６７生されるＨ／２信号は用いられない
。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデオ
信号が記録および再生プロセスを経ないから不必要であ
る。コンピュータ制御方式９２からの制御信号からエン
コーダスイッチ１２６によシ与えられるＥＥまたはＦＢ
コマンドはライン３９８を介してＳＣの位相変更を不能
にするために使用すべく選ばれた再生チャンネルに関連
する基準クロック発生器９８に送られる。位相変更はイ
ンバータ３９５の第２人力に低レベル信号を入れるよう
なＮＡＮＤゲート３９７の動作により不能とされる。更
にＥＥまたはＦＢコマンドは論理回路３９９に接続され
、この回路がそれに対応しテタイムベース修正器５６５
をして各カラーフレームの始めの約１０本の２インにつ
いて動作しそれにより各カラー画像フレームまたは１５
Ｈｚ毎に適正なタイミング修正を発生するようにする
ために用いられるＥＥＴＢＣジスエナプル信号を発生す
る。
および転送のような他の動作においては、Ｈ／２対Ｓ対
隅Ｃ限定回路３６７生されるＨ／２信号は用いられない
。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデオ
信号が記録および再生プロセスを経ないから不必要であ
る。コンピュータ制御方式９２からの制御信号からエン
コーダスイッチ１２６によシ与えられるＥＥまたはＦＢ
コマンドはライン３９８を介してＳＣの位相変更を不能
にするために使用すべく選ばれた再生チャンネルに関連
する基準クロック発生器９８に送られる。位相変更はイ
ンバータ３９５の第２人力に低レベル信号を入れるよう
なＮＡＮＤゲート３９７の動作により不能とされる。更
にＥＥまたはＦＢコマンドは論理回路３９９に接続され
、この回路がそれに対応しテタイムベース修正器５６５
をして各カラーフレームの始めの約１０本の２インにつ
いて動作しそれにより各カラー画像フレームまたは１５
Ｈｚ毎に適正なタイミング修正を発生するようにする
ために用いられるＥＥＴＢＣジスエナプル信号を発生す
る。
このタイミング修正はＥ−Ｅ動作用の同期ワード挿入プ
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１ｓＨｚ毎に同期ワードの位置につ
き半ＳＣサイクルの不連続が生じる。
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１ｓＨｚ毎に同期ワードの位置につ
き半ＳＣサイクルの不連続が生じる。
本装置が再生チャンネルを通じて転送動作を行っている
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８の２イン３７３に置かれる。これにより
、ＡＮＤゲート３７４を通シライン３７５上の転移Ｈ／
２信号がＯＲゲート３７１に入シ、これが転移Ｈ／２を
してライン３７２上の出力に生ぜしめる。この転移Ｈ／
２はエンコーダ９６の同期ワード挿入部からとり出され
る。同期ワードまたはラインアイデンチフイケーション
と一致するエンコーダ９６の出力パルスが発生されそし
てこのパルスはタイムペース修正器の基準として用いら
れる。このパルスはライン３７６に生じてそれを正しく
位置づけるシフトレジスタ遅延回路５７７を通る。転移
Ｈ／２信号は転送動作中エンコーダ９６に与えられるデ
ィジタル化されたビデオ信号が新しい同期ワードの挿入
用に正しく確認されたロケーションをもつように位置づ
けられる。
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８の２イン３７３に置かれる。これにより
、ＡＮＤゲート３７４を通シライン３７５上の転移Ｈ／
２信号がＯＲゲート３７１に入シ、これが転移Ｈ／２を
してライン３７２上の出力に生ぜしめる。この転移Ｈ／
２はエンコーダ９６の同期ワード挿入部からとり出され
る。同期ワードまたはラインアイデンチフイケーション
と一致するエンコーダ９６の出力パルスが発生されそし
てこのパルスはタイムペース修正器の基準として用いら
れる。このパルスはライン３７６に生じてそれを正しく
位置づけるシフトレジスタ遅延回路５７７を通る。転移
Ｈ／２信号は転送動作中エンコーダ９６に与えられるデ
ィジタル化されたビデオ信号が新しい同期ワードの挿入
用に正しく確認されたロケーションをもつように位置づ
けられる。
第１２Ａ図のブロック回路の動作を行うに用いられる特
定の回路を第４４Ａ〜４４Ｄ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。しかしながらＳＣに対してＨ／２信号が明確
に再限定されるよりなＨ／２信号の発生については、再
ロツク回路３６７は、２分割カウンタおよびパルス整形
回路（夫々縁部でトリガーされるフリップフロップと自
己リセット形フリップフロップからなる）から構成され
るＨ／２信号発生器３７８を含む。このカウンタはその
クロック入力に入力ライン３９６にあるＨドライブ信号
を受けてその出力にＨ／２信号を出す。とのＨ／２信号
は）Ｉ／２発生器のパルス整形器により夫々正に向う転
移位置で生じる１列の負パルスへと整形される。３０Ｈ
ｚのフィールドインデクス信号が画像フレーム毎の第１
フイールドの始めに発生器３７８のカウンタ部分をリセ
ットし、Ｈ／２信号の位相がフレーム毎の第１フイール
ドの第１２インの時点で同一となるようにする。
定の回路を第４４Ａ〜４４Ｄ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。しかしながらＳＣに対してＨ／２信号が明確
に再限定されるよりなＨ／２信号の発生については、再
ロツク回路３６７は、２分割カウンタおよびパルス整形
回路（夫々縁部でトリガーされるフリップフロップと自
己リセット形フリップフロップからなる）から構成され
るＨ／２信号発生器３７８を含む。このカウンタはその
クロック入力に入力ライン３９６にあるＨドライブ信号
を受けてその出力にＨ／２信号を出す。とのＨ／２信号
は）Ｉ／２発生器のパルス整形器により夫々正に向う転
移位置で生じる１列の負パルスへと整形される。３０Ｈ
ｚのフィールドインデクス信号が画像フレーム毎の第１
フイールドの始めに発生器３７８のカウンタ部分をリセ
ットし、Ｈ／２信号の位相がフレーム毎の第１フイール
ドの第１２インの時点で同一となるようにする。
インバータ３９３により与えられるＳＣ信号もパルス整
形器３９３ａによシ１列の負パルスに整形される。
形器３９３ａによシ１列の負パルスに整形される。
低レベルのＡＮＤゲートとＤラッチ回路によ多形成され
るパルス一致検圧器５７８ａはパルス整形器３９３ａか
らのＳＣの転移に関連したパルスと発生器３７８のパル
ス整形部分により与えられる各員パルスに応じてタイミ
ング選択回路３７９によりつくられるＨ／２転移に関連
したパルスとの一致をしらぺる。発生器３７８によシ与
えられるＨ／２信号の正転移がＳＣ６号のそれに時間的
に近づきすぎるならばこれら転移に関係したパルスは一
致検出回路３７８ａにおいて時間的に重なシ、それによ
シこの検出回路のランチにトグル（ｔｏｇｇｌｅ）現象
を生じさせる。このトグル現象はタイミング選択回路５
７９に含まれる排他ＯＲゲー） ３７９ａの入力におけ
るレベルを変化させてその反転および非反転モード間で
それを変化させる。選択回路３９７は０几ゲーＩｐ ３
７９ａの出力に接続するクロック入力をもつ自己リセッ
ト、縁部トリガー形の７リツプフロツプ３７９ｂを含む
。Ｈ／２信号発生器３７８により与えられる負パルスを
選択的に反転および非反転することによシ、排他ＯＲゲ
ートのパルス出力の正縁部はＳＣに対して動く。回路３
７９は明確なＨ／２の再限定が常に生じるように排他Ｏ
Ｒゲート５７９ａのパルス出力の玉縁を位置ぎめするた
めに一致検出回路３７８ａと関連動作する。
るパルス一致検圧器５７８ａはパルス整形器３９３ａか
らのＳＣの転移に関連したパルスと発生器３７８のパル
ス整形部分により与えられる各員パルスに応じてタイミ
ング選択回路３７９によりつくられるＨ／２転移に関連
したパルスとの一致をしらぺる。発生器３７８によシ与
えられるＨ／２信号の正転移がＳＣ６号のそれに時間的
に近づきすぎるならばこれら転移に関係したパルスは一
致検出回路３７８ａにおいて時間的に重なシ、それによ
シこの検出回路のランチにトグル（ｔｏｇｇｌｅ）現象
を生じさせる。このトグル現象はタイミング選択回路５
７９に含まれる排他ＯＲゲー） ３７９ａの入力におけ
るレベルを変化させてその反転および非反転モード間で
それを変化させる。選択回路３９７は０几ゲーＩｐ ３
７９ａの出力に接続するクロック入力をもつ自己リセッ
ト、縁部トリガー形の７リツプフロツプ３７９ｂを含む
。Ｈ／２信号発生器３７８により与えられる負パルスを
選択的に反転および非反転することによシ、排他ＯＲゲ
ートのパルス出力の正縁部はＳＣに対して動く。回路３
７９は明確なＨ／２の再限定が常に生じるように排他Ｏ
Ｒゲート５７９ａのパルス出力の玉縁を位置ぎめするた
めに一致検出回路３７８ａと関連動作する。
Ｈ／２の再限定はタイミング選択回路３７９の出力に接
続するリセット入力とインバータ５９５ Ｋ ｊヤ与え
られるＳＣ信号を受けるクロック入力とを有する再ロッ
ク、縁部トリガー形フリップフロップ５６７ａによ多形
成される。夫々のＨ／２転移に関係するパルスはフリッ
プフロップ３６７ａをリセットしてセしてクロック入力
に入るＳＣ信号のすぐ次の正転移がその状態を変えてそ
れによシ再限定され九Ｈ／２転移を発生する。次のラッ
チ３６７ｂはこの再限定されたＨ／２転移信号を、カラ
ンタとシフトレジスタから成ｐフレーム遅延検出回路５
６８に伸びるライン３８０上に適正したタイミングづけ
られたＨ／２信号を与えるように動作する遅延装置３９
１に与える。ランチ３６７ｂによυ再限定されたＨ／２
転移信号出力は遅延装置３９１をリセットするように接
続され、そして再ロツク回路３６７で用いられるものと
位相的に逆であり２イン６９２を介して与えられるＳＣ
信号が遅延装置をクロックして再限定されたＨ／２信号
を検出器６６８に与える。
続するリセット入力とインバータ５９５ Ｋ ｊヤ与え
られるＳＣ信号を受けるクロック入力とを有する再ロッ
ク、縁部トリガー形フリップフロップ５６７ａによ多形
成される。夫々のＨ／２転移に関係するパルスはフリッ
プフロップ３６７ａをリセットしてセしてクロック入力
に入るＳＣ信号のすぐ次の正転移がその状態を変えてそ
れによシ再限定され九Ｈ／２転移を発生する。次のラッ
チ３６７ｂはこの再限定されたＨ／２転移信号を、カラ
ンタとシフトレジスタから成ｐフレーム遅延検出回路５
６８に伸びるライン３８０上に適正したタイミングづけ
られたＨ／２信号を与えるように動作する遅延装置３９
１に与える。ランチ３６７ｂによυ再限定されたＨ／２
転移信号出力は遅延装置３９１をリセットするように接
続され、そして再ロツク回路３６７で用いられるものと
位相的に逆であり２イン６９２を介して与えられるＳＣ
信号が遅延装置をクロックして再限定されたＨ／２信号
を検出器６６８に与える。
第４４Ｄ図のライン３６９上のフレーム遅延スイッチ信
号についてはこれは、画像フレームのレベルを変えるも
ので６Ｄそして前述のように交互の画像フレームの誤っ
て位置付けされた３ＳＣの半サイクルを調整するための
ブランキングおよびピットミューティング回路１２７内
で用いられる。この回路のこの部分の動作を第１２Ｃ図
に関連して説明する。ライン５８０上の信号はＳＣ再再
限Ｈ／２転移信号がＨ同期基準について静止するフレー
ムによシ反転される再生ＳＣの位相に対して明確に再限
定されているＨ／２レートのパルス信号である。
号についてはこれは、画像フレームのレベルを変えるも
ので６Ｄそして前述のように交互の画像フレームの誤っ
て位置付けされた３ＳＣの半サイクルを調整するための
ブランキングおよびピットミューティング回路１２７内
で用いられる。この回路のこの部分の動作を第１２Ｃ図
に関連して説明する。ライン５８０上の信号はＳＣ再再
限Ｈ／２転移信号がＨ同期基準について静止するフレー
ムによシ反転される再生ＳＣの位相に対して明確に再限
定されているＨ／２レートのパルス信号である。
この信号はライン３９４上の位相の連続する３ＳＣ信号
によりシフトレジスタ５８１へとクロックされそして３
８Ｃ信号に対して遅延され同期化されて第１出カライン
５８５に生じる。連続位相の３８Ｃクロツクは画像フレ
ーム周波数の半サイクルの奇数倍でおるから、第１画像
フレームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
シ、従って再限定されたＨ／２パルスに対しては１８０
０のフレーム−フレーム差がある。この１８０°の位相
差により３８Ｃクロツクの正転移は再限定されたＨ／２
パルスに対して半サイクルの画像フレーム−画像フレー
ムシフトを与えそしてその結果静止）Ｉ／２パルスの発
生に対するシフトレジスタ５８１のクロッキングはフレ
ーム−フレームを６ＳＣクロツクペリオドの半分だけ変
化させる。再限定されたＨ／２信号と位相の連続する３
ＳＣクロック信号間の関係を検出するために、１つの静
止パルスが再限定され九Ｈ／２信号の正転移から発生さ
れて交互の画像フＶ−ムの始めに３ＳＣクロツクの位相
を決定しそして第１２Ｃ図に示すように２イン３６９上
に位相を示すフレーム遅延スイッチを与えるためにフレ
ーム遅延検出ラッチまたはＤ形りリップフロップ３６８
ａにより使用される。詳細にはインバータ３８２、抵抗
３８８、コンデンサ５８７およびＮＡＮＤゲート５８９
よυなるパルス整形回路がシフトレジスタ３８１の入力
においてライン３８０にあるＨ／２パルス信号の前縁か
ら１つの静止パルスを発生する。このパルスは３８Ｃの
１サイクルの３／２のインターバルを有し、その前縁（
およびＨ／２パルス信号のそれ）は再限定されたＨ７／
２信号の正転移に対応する。シフトレジスタ３８１は位
相連続３ＳＣクロツクによシクロツクされるから、Ｈ／
２パルス信号は再限定されたＨ／２信号と３ＳＣ信号の
位相関係によりきまる入力ライン３８０での存在に対し
て異なった時点でシフトレジスタの出力ライン３８５に
生じる。これら信号が同相であると、Ｈ／２パルス信号
はその入力ライン３８０における存在後３ＳＣの１サイ
クル分たってライン３８５に生じる。これら信号が同相
でない場合にはＨ／２パルス信号は５８Ｃの１／２サイ
クル分だけ前にライン３８５に生じる。ライン３８５の
信号レベルはライン３８４上の静止パルスの正に向つ転
移によりＤフリップフロップ３６８ａへとストローブさ
れる。そしてこれはシフトレジスタの入力における再限
定されたＨ／２パルス信号の発生よｆｉ ３ ＳＣの１
サイクルの３／４後に生じる。ライン３６９上のランチ
３６８ａの出力は３／４ペリオドの遅延後にＨ／２パル
スがライン３８５にあったかどうかを示し、それによシ
ライン５９４と３８５上の正に向う信号間の遅延が３Ｓ
Ｃの１／２ペリオドであるか１ペリオドであるかを決定
する。ライン５６９上のこの信号はブランキング挿入及
びビットミューティング回路に供給され、ビデオデータ
のクロッキング内の１７２３ＳＣペリオドのオフセット
を選択的に挿入して再限定された）ｌ／２の前述（０４
６ｎ５ｅｃ ）画像７レームーフレームモーシヨンを補
償する。
によりシフトレジスタ５８１へとクロックされそして３
８Ｃ信号に対して遅延され同期化されて第１出カライン
５８５に生じる。連続位相の３８Ｃクロツクは画像フレ
ーム周波数の半サイクルの奇数倍でおるから、第１画像
フレームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
シ、従って再限定されたＨ／２パルスに対しては１８０
０のフレーム−フレーム差がある。この１８０°の位相
差により３８Ｃクロツクの正転移は再限定されたＨ／２
パルスに対して半サイクルの画像フレーム−画像フレー
ムシフトを与えそしてその結果静止）Ｉ／２パルスの発
生に対するシフトレジスタ５８１のクロッキングはフレ
ーム−フレームを６ＳＣクロツクペリオドの半分だけ変
化させる。再限定されたＨ／２信号と位相の連続する３
ＳＣクロック信号間の関係を検出するために、１つの静
止パルスが再限定され九Ｈ／２信号の正転移から発生さ
れて交互の画像フＶ−ムの始めに３ＳＣクロツクの位相
を決定しそして第１２Ｃ図に示すように２イン３６９上
に位相を示すフレーム遅延スイッチを与えるためにフレ
ーム遅延検出ラッチまたはＤ形りリップフロップ３６８
ａにより使用される。詳細にはインバータ３８２、抵抗
３８８、コンデンサ５８７およびＮＡＮＤゲート５８９
よυなるパルス整形回路がシフトレジスタ３８１の入力
においてライン３８０にあるＨ／２パルス信号の前縁か
ら１つの静止パルスを発生する。このパルスは３８Ｃの
１サイクルの３／２のインターバルを有し、その前縁（
およびＨ／２パルス信号のそれ）は再限定されたＨ７／
２信号の正転移に対応する。シフトレジスタ３８１は位
相連続３ＳＣクロツクによシクロツクされるから、Ｈ／
２パルス信号は再限定されたＨ／２信号と３ＳＣ信号の
位相関係によりきまる入力ライン３８０での存在に対し
て異なった時点でシフトレジスタの出力ライン３８５に
生じる。これら信号が同相であると、Ｈ／２パルス信号
はその入力ライン３８０における存在後３ＳＣの１サイ
クル分たってライン３８５に生じる。これら信号が同相
でない場合にはＨ／２パルス信号は５８Ｃの１／２サイ
クル分だけ前にライン３８５に生じる。ライン３８５の
信号レベルはライン３８４上の静止パルスの正に向つ転
移によりＤフリップフロップ３６８ａへとストローブさ
れる。そしてこれはシフトレジスタの入力における再限
定されたＨ／２パルス信号の発生よｆｉ ３ ＳＣの１
サイクルの３／４後に生じる。ライン３６９上のランチ
３６８ａの出力は３／４ペリオドの遅延後にＨ／２パル
スがライン３８５にあったかどうかを示し、それによシ
ライン５９４と３８５上の正に向う信号間の遅延が３Ｓ
Ｃの１／２ペリオドであるか１ペリオドであるかを決定
する。ライン５６９上のこの信号はブランキング挿入及
びビットミューティング回路に供給され、ビデオデータ
のクロッキング内の１７２３ＳＣペリオドのオフセット
を選択的に挿入して再限定された）ｌ／２の前述（０４
６ｎ５ｅｃ ）画像７レームーフレームモーシヨンを補
償する。
第４４Ｄ図のライン３５６ａに生じるフレーム位相イン
バータスイッチ信号については、これは画像フレームに
よりレベルが変化する信号であシそして２フイールドカ
ラービデオ（ｌの再生においや再生されたビデオ信号に
含まれるクロミナンス成分の反転を行うためにクロマ分
離器と処理回路１０１において用いられる。再生バース
トはデータ転送回路１２９によシ入カライン３６１ａ上
に与えられそしてこれは排他ＯＲゲート３６２ａにより
位相連続ＳＣと位相比較される。ＳＣと再生バーストは
２フイ一ルドカラービデオ信号の交互の再生にもとづき
同相、異相間で交番してＯＲゲート３６２ａの出力レベ
ルを再生バーストの時点で生じる変化によｐ１５Ｈｚで
変化させる。フレーム位相インバータスイッチ信号はラ
ッチ３６３ａを通じて排他ＯＲゲート３６２ａの出力を
バーストフラグ毎に適正にタイミングをとられた１つの
クロック信号でクロックすることによシ得られる。ラッ
チ３６４ａはそのＤ入力に基準入力回路９３Ｂによシラ
イン５６０ａに与えられるバーストフラグ信号を受けそ
してデバイダ３６０によりそのクロック入力に与えられ
る位相連続８Ｃによシクロツクされる。バーストフラグ
信号が入力ライン３６０ａにあるごとにラッチ３６４ａ
はＳＣの位相について限定されたパルスをラッチ３６３
ａに与える。このパルスはラッチ５６３ａの入力レベル
をその出力へとクロックするために用いられる。ラッチ
３６３ａの入力レベルは２フイ一ルドカラービデオ信号
の交互の再生にともない変化するから、ラッテ３６３ａ
の出力レベルも同様に変化してクロミナンスがクロマ分
離および処理回路１０１で反転されるべきか否かすると
きを限定するｊ ５ Ｈｚフレーム位位相インバースス
インチ信号ライン３５６ａ上に発生する。
バータスイッチ信号については、これは画像フレームに
よりレベルが変化する信号であシそして２フイールドカ
ラービデオ（ｌの再生においや再生されたビデオ信号に
含まれるクロミナンス成分の反転を行うためにクロマ分
離器と処理回路１０１において用いられる。再生バース
トはデータ転送回路１２９によシ入カライン３６１ａ上
に与えられそしてこれは排他ＯＲゲート３６２ａにより
位相連続ＳＣと位相比較される。ＳＣと再生バーストは
２フイ一ルドカラービデオ信号の交互の再生にもとづき
同相、異相間で交番してＯＲゲート３６２ａの出力レベ
ルを再生バーストの時点で生じる変化によｐ１５Ｈｚで
変化させる。フレーム位相インバータスイッチ信号はラ
ッチ３６３ａを通じて排他ＯＲゲート３６２ａの出力を
バーストフラグ毎に適正にタイミングをとられた１つの
クロック信号でクロックすることによシ得られる。ラッ
チ３６４ａはそのＤ入力に基準入力回路９３Ｂによシラ
イン５６０ａに与えられるバーストフラグ信号を受けそ
してデバイダ３６０によりそのクロック入力に与えられ
る位相連続８Ｃによシクロツクされる。バーストフラグ
信号が入力ライン３６０ａにあるごとにラッチ３６４ａ
はＳＣの位相について限定されたパルスをラッチ３６３
ａに与える。このパルスはラッチ５６３ａの入力レベル
をその出力へとクロックするために用いられる。ラッチ
３６３ａの入力レベルは２フイ一ルドカラービデオ信号
の交互の再生にともない変化するから、ラッテ３６３ａ
の出力レベルも同様に変化してクロミナンスがクロマ分
離および処理回路１０１で反転されるべきか否かすると
きを限定するｊ ５ Ｈｚフレーム位位相インバースス
インチ信号ライン３５６ａ上に発生する。
エンコーダスイッチ
第９Ａ図について述べたエンコーダスイッチ１２６はコ
ンピュータ制御装置９２を相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ／
Ｄコンバータ９５からのビデオデータ群または転移動作
モードが生じるときデータ転送回路１２９で生じるデー
タ群を選択するという機能を行う。転送モードにおいて
は、記録された画像フレームが１つのディスクドライブ
からもう１つへと転送されてビデオ情報がクロＶ分離お
よび処理回路１０１に入らないようにする。その代シに
これはエンコーダスイッチ１２６に向けられて後にエン
コードされてディスクドライブの他の１つに記録される
。エンコーダスイッチ１２６も適正なクロック信号、す
なわち６ＳＣと１／２８Ｃの間でスイッチする。これは
Ａ−Ｄコンバータ９５からのビデオ情報が記録されてい
るときに用いられる基準論理回路１２５Ａによシ発生さ
れる信号をクロックするようにスイッチする。転送モー
ドにおいてこれは基準クロック発生器９８にょシ与えら
れる６ＳＣと１／２ＳＣ信号にスイッチし、そしてこれ
らは転送されたビデオ信号の記録中に基本基準クロック
信号として用いるのであシ、これらのすべては第９Ａ図
にブロックで示しである。
ンピュータ制御装置９２を相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ／
Ｄコンバータ９５からのビデオデータ群または転移動作
モードが生じるときデータ転送回路１２９で生じるデー
タ群を選択するという機能を行う。転送モードにおいて
は、記録された画像フレームが１つのディスクドライブ
からもう１つへと転送されてビデオ情報がクロＶ分離お
よび処理回路１０１に入らないようにする。その代シに
これはエンコーダスイッチ１２６に向けられて後にエン
コードされてディスクドライブの他の１つに記録される
。エンコーダスイッチ１２６も適正なクロック信号、す
なわち６ＳＣと１／２８Ｃの間でスイッチする。これは
Ａ−Ｄコンバータ９５からのビデオ情報が記録されてい
るときに用いられる基準論理回路１２５Ａによシ発生さ
れる信号をクロックするようにスイッチする。転送モー
ドにおいてこれは基準クロック発生器９８にょシ与えら
れる６ＳＣと１／２ＳＣ信号にスイッチし、そしてこれ
らは転送されたビデオ信号の記録中に基本基準クロック
信号として用いるのであシ、これらのすべては第９Ａ図
にブロックで示しである。
このエンコーダスイッチはまた正規の記録または転送モ
ードが行われているかどうかにより適正基準信号のスイ
ッチングに加えて機能を行う。ブリンキングクロス画像
表示信号を発生する回路が含まれ、そしてその１本の対
角ラインには１つのフィールドが、他方にはトラックが
削除されてい、てその特定のロケー７ョンにスチールを
受けることが出来ることの指示を与える第２フイールド
が与えられる。このエンコーダスイッチはまた転送プロ
セス中にＰＡＬＥ作用を終了するＰＡＬＥスイッチ信号
を発生する回路も含み、このＰＡＬＥスイッチ（または
フラグ）信号はクロマ回路１０１に入るデータをＰＡＬ
Ｅ処理するデータ転送回路１２９へと伸びる。仁の転送
回路によ＃）ＰＡＬＥ処理は転送モードの動作中サンプ
ルをライン毎に整合させる必要がないために停止される
。このエンコーダスイッチはまたテストを行うための回
路を含み、この回路はそのようなテストに用いるラント
ムワードと同様にディジタル情報の反得シーケンスを選
択的に発生する。
ードが行われているかどうかにより適正基準信号のスイ
ッチングに加えて機能を行う。ブリンキングクロス画像
表示信号を発生する回路が含まれ、そしてその１本の対
角ラインには１つのフィールドが、他方にはトラックが
削除されてい、てその特定のロケー７ョンにスチールを
受けることが出来ることの指示を与える第２フイールド
が与えられる。このエンコーダスイッチはまた転送プロ
セス中にＰＡＬＥ作用を終了するＰＡＬＥスイッチ信号
を発生する回路も含み、このＰＡＬＥスイッチ（または
フラグ）信号はクロマ回路１０１に入るデータをＰＡＬ
Ｅ処理するデータ転送回路１２９へと伸びる。仁の転送
回路によ＃）ＰＡＬＥ処理は転送モードの動作中サンプ
ルをライン毎に整合させる必要がないために停止される
。このエンコーダスイッチはまたテストを行うための回
路を含み、この回路はそのようなテストに用いるラント
ムワードと同様にディジタル情報の反得シーケンスを選
択的に発生する。
詳述にはそしてエンコーダスイッチ１２６の１つの電気
回路を形成する第１！５Ａ−１！ＳＤ図をみるに、デー
タのビットは入力ライン４００または４０１のセット上
に生じる。ここではＡ−Ｄコンバータ９５またはデータ
転送回路１２９からのデータ群内の８ビツトに対応する
夫々のセットにつき８本のラインがある。２イン４００
はコンバータ９５からの８本のデータラインからなシ、
入力２イン４０ｊはデータ転送回路１２９からの８ビツ
トのビデオ情報を表わす。これら入力ラインは、ライン
４０３上の信号により命令されてライン４００と４０１
カラノイスれかの情報を出力ライン４０４に通す多数の
マルチプレクサスイッチ４０２に接続する。マルチプレ
クサスイッチ４０２もコマンドによシブリンキングクロ
ス信号を形成するビットまたはテスト用に用いられるデ
ータを形成するビットを通す。デスクパック上のトラン
クから情報を削除するためにブリンキングクロス信号が
削除されている情報の上にそのトラックに記録される。
回路を形成する第１！５Ａ−１！ＳＤ図をみるに、デー
タのビットは入力ライン４００または４０１のセット上
に生じる。ここではＡ−Ｄコンバータ９５またはデータ
転送回路１２９からのデータ群内の８ビツトに対応する
夫々のセットにつき８本のラインがある。２イン４００
はコンバータ９５からの８本のデータラインからなシ、
入力２イン４０ｊはデータ転送回路１２９からの８ビツ
トのビデオ情報を表わす。これら入力ラインは、ライン
４０３上の信号により命令されてライン４００と４０１
カラノイスれかの情報を出力ライン４０４に通す多数の
マルチプレクサスイッチ４０２に接続する。マルチプレ
クサスイッチ４０２もコマンドによシブリンキングクロ
ス信号を形成するビットまたはテスト用に用いられるデ
ータを形成するビットを通す。デスクパック上のトラン
クから情報を削除するためにブリンキングクロス信号が
削除されている情報の上にそのトラックに記録される。
かくして、ブリンキングクロス信号テストデータまたは
転送または元のディジタル化されたビデオ情報のいずれ
かがエンコーダ回路９６の出力に与えられる。
転送または元のディジタル化されたビデオ情報のいずれ
かがエンコーダ回路９６の出力に与えられる。
第１３Ｂ図に示すように、基準論理回路１２５Ａにより
与えられるＡＢＣｑ号はライン４０５にそして同様の基
準に関係した６ＳＣ信号は基準クロック発生器９４から
ライン４０６に加えられる。同様に、基準論理回路１２
５Ａからの１／２ＳＣ信号はライン４０７に生じ、基準
クロック発生器９４からの基準に関係した１／２ＳＣ信
号はライン４０８に生じる。
与えられるＡＢＣｑ号はライン４０５にそして同様の基
準に関係した６ＳＣ信号は基準クロック発生器９４から
ライン４０６に加えられる。同様に、基準論理回路１２
５Ａからの１／２ＳＣ信号はライン４０７に生じ、基準
クロック発生器９４からの基準に関係した１／２ＳＣ信
号はライン４０８に生じる。
多数のＡＮＤゲート４ａ９が回路１２５Ａまたは発生器
９４からの６ＳＣおよびｊ／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。入力ライン４４５
上でコンピュータ制御装置９２によシ与えられそして同
じくコンピュータ制御装置によシ与えられるストローブ
制御信号によりラッチ４４６にセットされる基準選択信
号の論理レベルは６ＳＣと１／２ＳＣ信号のどちらかエ
ンコーダ９６に与えられるかを決定する。記録モード動
作中基準選択信号が与えられ、これが基準論理回路１２
５からのライン４０５．４０７に受は入れられる６ＳＣ
と１／２ＳＣ信号とに関連したＡＮＤゲート４０９を動
作可能にする。その他の動作モード、すなわちデータ削
除、テストおよびデータ転送においては与えられた基準
選択信号が基準クロック発生器９４からのライン４０６
．４０８に入る６ＳＣと１／２ＳＣ信号に関連したＡＮ
Ｄゲート４ｏ９を動作可能にする。
９４からの６ＳＣおよびｊ／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。入力ライン４４５
上でコンピュータ制御装置９２によシ与えられそして同
じくコンピュータ制御装置によシ与えられるストローブ
制御信号によりラッチ４４６にセットされる基準選択信
号の論理レベルは６ＳＣと１／２ＳＣ信号のどちらかエ
ンコーダ９６に与えられるかを決定する。記録モード動
作中基準選択信号が与えられ、これが基準論理回路１２
５からのライン４０５．４０７に受は入れられる６ＳＣ
と１／２ＳＣ信号とに関連したＡＮＤゲート４０９を動
作可能にする。その他の動作モード、すなわちデータ削
除、テストおよびデータ転送においては与えられた基準
選択信号が基準クロック発生器９４からのライン４０６
．４０８に入る６ＳＣと１／２ＳＣ信号に関連したＡＮ
Ｄゲート４ｏ９を動作可能にする。
第１３Ｃ図をみるにビデオ入力回路９３Ａと基準論理回
路１３５Ｂからのリセットパルスはライン４１２と４１
３に夫々加えられ、そしてこれらライン内の１本がＡＮ
Ｄゲート４１４を通してゲートされてライン４１５にリ
セットパルスを与える。このラインはラッチ４４６へと
ラッチされる基準選択信号によりきめられたように開通
する。リセットパルスはエンコーダ９６内の同期ワード
発生回路をリセットするために用いられる。ビデオ入力
回路９３Ａにより与えられる入力フレーム信号と基準論
理回路１２５Ｂにより与えられる転移ＩＤ＋Ｊセット信
号はこれらリセットパルスとして用いられる。同様に回
路９３Ａと９３Ｂにより夫々発生されるストローブまた
はＶドライブ屋２と扁１パルスハ夫々入カライン４１６
．４１７に加えられ、これらの内の一方はエンコーダ９
６内の同期ワード発生回路による使用のためにラッチさ
れた基準選択信号によりライン４１９へとＡＮＤゲート
４１８を選択的に開かせる。
路１３５Ｂからのリセットパルスはライン４１２と４１
３に夫々加えられ、そしてこれらライン内の１本がＡＮ
Ｄゲート４１４を通してゲートされてライン４１５にリ
セットパルスを与える。このラインはラッチ４４６へと
ラッチされる基準選択信号によりきめられたように開通
する。リセットパルスはエンコーダ９６内の同期ワード
発生回路をリセットするために用いられる。ビデオ入力
回路９３Ａにより与えられる入力フレーム信号と基準論
理回路１２５Ｂにより与えられる転移ＩＤ＋Ｊセット信
号はこれらリセットパルスとして用いられる。同様に回
路９３Ａと９３Ｂにより夫々発生されるストローブまた
はＶドライブ屋２と扁１パルスハ夫々入カライン４１６
．４１７に加えられ、これらの内の一方はエンコーダ９
６内の同期ワード発生回路による使用のためにラッチさ
れた基準選択信号によりライン４１９へとＡＮＤゲート
４１８を選択的に開かせる。
ゲートされたストローブまたは■ドライブパルスは後述
する第１３０．１３Ｄ図の点線で囲まれたところに示す
回路４２０によシ削除されたトラックのブリンキングク
ロス信号の発生を制御するためにライン４３５にも加え
られる。
する第１３０．１３Ｄ図の点線で囲まれたところに示す
回路４２０によシ削除されたトラックのブリンキングク
ロス信号の発生を制御するためにライン４３５にも加え
られる。
一般に第１３Ｄ図に４２１で示す多数のジャンパーが外
部入力、リピートデータワード発生器４２７マたはエン
コーダ７６内の同期ワード発生回路にょシライン４２９
ａに与えられる同期ワードゲート信号で制御されるラン
トムワード発生器４２９ Ｋ 接ｉされるようになって
いる。
部入力、リピートデータワード発生器４２７マたはエン
コーダ７６内の同期ワード発生回路にょシライン４２９
ａに与えられる同期ワードゲート信号で制御されるラン
トムワード発生器４２９ Ｋ 接ｉされるようになって
いる。
コア ヒ、：Ｌ−タ制御装置９２からの入力ライン４２
２上のデータ選択信号は本装置の動作モード用の正しい
状態にマルチプレクサスイッチをセットするためにコマ
ンドライン４０３を条件づける２デイジツトコマンドを
形成する。同じくコンピュータ制御装置からのライン４
４８上のストローブＩＩＩ Ｎ信号は一対のラッチ４４
９をストローブしてマルチプレクサスイッチ４０２へと
伸びるコマンドライン４０３上に上記コマンドを置く。
２上のデータ選択信号は本装置の動作モード用の正しい
状態にマルチプレクサスイッチをセットするためにコマ
ンドライン４０３を条件づける２デイジツトコマンドを
形成する。同じくコンピュータ制御装置からのライン４
４８上のストローブＩＩＩ Ｎ信号は一対のラッチ４４
９をストローブしてマルチプレクサスイッチ４０２へと
伸びるコマンドライン４０３上に上記コマンドを置く。
このラッチされたコマンドは同じ＜ＮＡＮＤゲート４２
３により検出される。このゲートは本装置が転送モード
で動作しているか通常の記録モードで動作しているかを
確認する信号をライン４２４に与える。転送モードにお
いてはＮＡＮＤゲート４２５ （第１３Ｄ図）は転送回
路１２９内のＰＡＬＥ作用を停止させるＰＡＬＥスイッ
チ信号を与えそしてＮＡＮＤゲート４２５の他方の入力
には基準論理回路１２５Ｂからのライン４２６上のＰＡ
ＬＥフラグ制御信号が入る〇 削除されたトラックブリンキングクロス（ｌｆ発生する
回路４２０を第１３Ｅ図および削除されたブタ信号の可
視表示を例示するｇ１３Ｆ図のテレビジョン画像の２つ
のフィールドの正面図を参照し一’（ａ 明ｆる。水平
（Ｈ）カウンタ４３０は例えば基準入力回路９５Ｂの同
期発生回路から得られてライン４３１に出る８０Ｈクロ
ツクに応答してプリセントカウントから減算カウントを
行う。この８０Ｈクロツクは基準Ｈ同期レートの８０倍
の周波数をもつ。
３により検出される。このゲートは本装置が転送モード
で動作しているか通常の記録モードで動作しているかを
確認する信号をライン４２４に与える。転送モードにお
いてはＮＡＮＤゲート４２５ （第１３Ｄ図）は転送回
路１２９内のＰＡＬＥ作用を停止させるＰＡＬＥスイッ
チ信号を与えそしてＮＡＮＤゲート４２５の他方の入力
には基準論理回路１２５Ｂからのライン４２６上のＰＡ
ＬＥフラグ制御信号が入る〇 削除されたトラックブリンキングクロス（ｌｆ発生する
回路４２０を第１３Ｅ図および削除されたブタ信号の可
視表示を例示するｇ１３Ｆ図のテレビジョン画像の２つ
のフィールドの正面図を参照し一’（ａ 明ｆる。水平
（Ｈ）カウンタ４３０は例えば基準入力回路９５Ｂの同
期発生回路から得られてライン４３１に出る８０Ｈクロ
ツクに応答してプリセントカウントから減算カウントを
行う。この８０Ｈクロツクは基準Ｈ同期レートの８０倍
の周波数をもつ。
Ｈカウンタ４３０はライン４２８（第１３Ｄ図）を介し
て基準入力回路９５Ｂから入りライン４３２上でカウン
タに入力されるＨドライブ信号により水平ライン毎にプ
リセットされる。垂直（ト）カウンタ４５３はゲート回
路４３４ａ （第１３Ｃ図）を操作することによりカウ
ンタ４３３へ入力ライン４３４の１本与えられるＨドラ
イブ信号に応答して加減カウントを行う。■カウンタ４
３５は２分割フリップフロップ４５６によシライン４４
７に置かれるプリセントコマンドによ）１つの置きのフ
ィールド後にプリセットされる。このプリセントコマン
ドはライン４１７を介して基準入力回路９３Ｂにより与
えられそして前述のように（第１３Ｃ，１３Ｄ図）ラッ
チ４４６により動作可能とされるＡＮＩ）ゲート４１８
の１つによシフリップフロツブ４３６の入力に伸びるラ
イン４３５上に置かれるＶドライブ信号から発生される
。
て基準入力回路９５Ｂから入りライン４３２上でカウン
タに入力されるＨドライブ信号により水平ライン毎にプ
リセットされる。垂直（ト）カウンタ４５３はゲート回
路４３４ａ （第１３Ｃ図）を操作することによりカウ
ンタ４３３へ入力ライン４３４の１本与えられるＨドラ
イブ信号に応答して加減カウントを行う。■カウンタ４
３５は２分割フリップフロップ４５６によシライン４４
７に置かれるプリセントコマンドによ）１つの置きのフ
ィールド後にプリセットされる。このプリセントコマン
ドはライン４１７を介して基準入力回路９３Ｂにより与
えられそして前述のように（第１３Ｃ，１３Ｄ図）ラッ
チ４４６により動作可能とされるＡＮＩ）ゲート４１８
の１つによシフリップフロツブ４３６の入力に伸びるラ
イン４３５上に置かれるＶドライブ信号から発生される
。
好適なブリンキングクロスの形状をつくる目的で４分割
装置４３８がＶカウンタ４３３の入力に接続されて４個
のＨドライブ信号がＶカウンタのカウント状態を変える
には必要であるようにする。装置４３８はＶカウンタ４
３３の出力接続を２ビット位置だけシフトすることによ
シ従来通シに形成されるのであり、■カウンタ４３３を
このように接続するとその出力状態は加算か減算かいず
れにしても４個のＨドライブ信号毎に変化する。ディジ
タルコンパレータ４３７がＨカウンタ４３０およびＶカ
ウンタ４３３にも接されてＶカウンタのカウント状態を
変えるには４個のＨドライブ信号が必要となるようにす
る。ライン幅発生器４３９はこのコンパレータに接続さ
れておシそしてその出力は前述のマルチプレクサスイッ
チ４０２に導入されるディジタル信号からなる。
装置４３８がＶカウンタ４３３の入力に接続されて４個
のＨドライブ信号がＶカウンタのカウント状態を変える
には必要であるようにする。装置４３８はＶカウンタ４
３３の出力接続を２ビット位置だけシフトすることによ
シ従来通シに形成されるのであり、■カウンタ４３３を
このように接続するとその出力状態は加算か減算かいず
れにしても４個のＨドライブ信号毎に変化する。ディジ
タルコンパレータ４３７がＨカウンタ４３０およびＶカ
ウンタ４３３にも接されてＶカウンタのカウント状態を
変えるには４個のＨドライブ信号が必要となるようにす
る。ライン幅発生器４３９はこのコンパレータに接続さ
れておシそしてその出力は前述のマルチプレクサスイッ
チ４０２に導入されるディジタル信号からなる。
動作を述べると、第１３Ｆ図をみるにテレビジョン画像
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよび■カウンタが同じカウントだけ増
加するとコンパレータ４３７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないときはこのコンパレータが「０」すなわち黒レ
ベルを発生する。カウンタ４３０と４３３は夫々プリセ
ット入力、ＨドライブとＶドライブによりプリセットさ
れ、そしてＶドライブプリセット入力はＶカウンタ４３
３が１つ置きのフィールド毎にプリセットされるように
２分割される。第１フイールドの第１テレビジヨンライ
ンにおいてＨカウンタ４３０は８０Ｈクロツクによυ０
から８０ｉでクロックされる。プリセット４分割装置４
５８と■カウンタ４３３はライン１を示すＨドライブの
第１クロツクパルスで加算されそしてＨカウンタが第１
クロツクパルスでクロックするとき両カウンタの出力に
一致が生じる。これは点１−１を限定し、この点は表示
されたフィールドを形成する水平ラインのラスタの上左
隅に対応する。
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよび■カウンタが同じカウントだけ増
加するとコンパレータ４３７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないときはこのコンパレータが「０」すなわち黒レ
ベルを発生する。カウンタ４３０と４３３は夫々プリセ
ット入力、ＨドライブとＶドライブによりプリセットさ
れ、そしてＶドライブプリセット入力はＶカウンタ４３
３が１つ置きのフィールド毎にプリセットされるように
２分割される。第１フイールドの第１テレビジヨンライ
ンにおいてＨカウンタ４３０は８０Ｈクロツクによυ０
から８０ｉでクロックされる。プリセット４分割装置４
５８と■カウンタ４３３はライン１を示すＨドライブの
第１クロツクパルスで加算されそしてＨカウンタが第１
クロツクパルスでクロックするとき両カウンタの出力に
一致が生じる。これは点１−１を限定し、この点は表示
されたフィールドを形成する水平ラインのラスタの上左
隅に対応する。
対角ライン幅発生器４３９は白レベルに対応する論理「
１」をデータビットライン上におかせるように予定の数
までカウントするカウンタ４４３を含む。
１」をデータビットライン上におかせるように予定の数
までカウントするカウンタ４４３を含む。
これにより第１３Ｆ図に４４０で示すはじめの一致点か
ら短いラインセグメントが出来る。■カウンタの入力は
カウンタ４３３が第１クロツクまたはＨドライブパルス
によシそのプリセット状態からはずれてクロックされた
後４分割されるから、■カウンタ４３３を再び加算させ
るには４個のＨドライブパルスが必要である。かくして
４本のテレビジョンラインがＶカウンタ４３３の同一の
出力パルスで走査され、それによりライン１〜４が水平
ラインの期間中カウントを行うとき８０Ｈクロツクの第
１クロツクパルスと一致する。かくして４本の短いライ
ンセグメント４４０が４本の隣接するテレビジョンライ
ン上に並んで発生される。第５のＨドライブパルスが入
ると、■ドライブカウンタ４３３は１カウント増加しそ
して次の４個のＨクロックパルスについては他の４本の
水平ラインについての短いラインセグメントを発生させ
るがこれらはＨカウンタ４３０のカウントサイクルにお
いて１カウント遅れる。
ら短いラインセグメントが出来る。■カウンタの入力は
カウンタ４３３が第１クロツクまたはＨドライブパルス
によシそのプリセット状態からはずれてクロックされた
後４分割されるから、■カウンタ４３３を再び加算させ
るには４個のＨドライブパルスが必要である。かくして
４本のテレビジョンラインがＶカウンタ４３３の同一の
出力パルスで走査され、それによりライン１〜４が水平
ラインの期間中カウントを行うとき８０Ｈクロツクの第
１クロツクパルスと一致する。かくして４本の短いライ
ンセグメント４４０が４本の隣接するテレビジョンライ
ン上に並んで発生される。第５のＨドライブパルスが入
ると、■ドライブカウンタ４３３は１カウント増加しそ
して次の４個のＨクロックパルスについては他の４本の
水平ラインについての短いラインセグメントを発生させ
るがこれらはＨカウンタ４３０のカウントサイクルにお
いて１カウント遅れる。
これにより、対角ライン４４１を限定する対角的に伸び
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力を次の４本のテレビ
ジョンラインのインターバルにおいて１カウント増加さ
せる（すなわちカウント２へ、以下同様）。８０Ｈクロ
ツクはＨカウンタ４３０を増加させ、それによりライン
５〜８において点２にそしてライン９〜１２において点
５に等等、一致が生じる。このプロセスは一致点が対角
ライン４４１カテレビジヨンライン２６１〜２６２でフ
ィールド１の下右隅で終るまで対角線に沿って動くよう
に続く。この点においては垂直インターバルに対応する
時間ペリオドとなるために出力は発生されない。
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力を次の４本のテレビ
ジョンラインのインターバルにおいて１カウント増加さ
せる（すなわちカウント２へ、以下同様）。８０Ｈクロ
ツクはＨカウンタ４３０を増加させ、それによりライン
５〜８において点２にそしてライン９〜１２において点
５に等等、一致が生じる。このプロセスは一致点が対角
ライン４４１カテレビジヨンライン２６１〜２６２でフ
ィールド１の下右隅で終るまで対角線に沿って動くよう
に続く。この点においては垂直インターバルに対応する
時間ペリオドとなるために出力は発生されない。
第２フイールドにおいては逆方向に向く対角ライン４４
２に対応するデータが信号に挿入される。
２に対応するデータが信号に挿入される。
対角ライン４４１と４４２は記録されたブリンキングク
ロス信号の再生および表示によｆｉ３０Ｈｚの可視フリ
ッカまたはブリンクを与えるように意図的に交互のフィ
ールド上につくられる。
ロス信号の再生および表示によｆｉ３０Ｈｚの可視フリ
ッカまたはブリンクを与えるように意図的に交互のフィ
ールド上につくられる。
このためにＶカウンタ４３３は第１フイールドの終りに
おいてそのカウントに維持される。しかしながら、ステ
アリングゲート回路４５４ａによりＨドライブ信号に関
連したパルスは＠１フィールド（第１３０．第１５Ｄ図
）の終りにライン４５５に置かれる他のＶドライブに関
連する信号によるフリップフロップ４３６のクロック操
作の結果として４分割装ｆ４３８とＶカウンタ４３３へ
の入力ライン４３４の他方へと移される。Ｖカウンタ４
５３はこのときその一致点のカウントから減算カウント
を行う。
おいてそのカウントに維持される。しかしながら、ステ
アリングゲート回路４５４ａによりＨドライブ信号に関
連したパルスは＠１フィールド（第１３０．第１５Ｄ図
）の終りにライン４５５に置かれる他のＶドライブに関
連する信号によるフリップフロップ４３６のクロック操
作の結果として４分割装ｆ４３８とＶカウンタ４３３へ
の入力ライン４３４の他方へと移される。Ｖカウンタ４
５３はこのときその一致点のカウントから減算カウント
を行う。
第２フイールドについてはこれはモータに表示される場
合にはこのフィールドの上右隅（フィールド１の下右隅
の最終点に対応する）に対応する。
合にはこのフィールドの上右隅（フィールド１の下右隅
の最終点に対応する）に対応する。
ツイールドラスフ走査は水平ラインの表示されたラスタ
の頂部にはじまりこれらラインを底まで事次走査するか
ら、走査された第１の全水平ツインは第１３Ｆ図に示す
ようにフィード２を形成する表示されたラスクラインの
頂部と交わる。Ｈカウンタ４５０の動作は■ドライブ信
号によっては影響されずに受入れる８０Ｈ信号をカウン
トしつづける。
の頂部にはじまりこれらラインを底まで事次走査するか
ら、走査された第１の全水平ツインは第１３Ｆ図に示す
ようにフィード２を形成する表示されたラスクラインの
頂部と交わる。Ｈカウンタ４５０の動作は■ドライブ信
号によっては影響されずに受入れる８０Ｈ信号をカウン
トしつづける。
４分割装置４３８とカウンタ４５５は第４のラインすな
わち第２フイールドの２イン２６７の始めにＨドライブ
またはクロックパルスを受けるまで増加されない。この
ラインにおいてＨカウンタ４３０ばそのカウントが７９
になるまでカウントを行い、この時点でＶカウンタ４３
３との一致が生じる。それＫよリコンパレータ４３７は
、前述のようにライン幅発生器４５９によりきまる＠ま
たはラインセグメント長さを有するマルチプレクサスイ
ッチ４０２を介してすべてのデータビットライン（白レ
ベル）に挿入されるべき論理「１」ビットを発生する。
わち第２フイールドの２イン２６７の始めにＨドライブ
またはクロックパルスを受けるまで増加されない。この
ラインにおいてＨカウンタ４３０ばそのカウントが７９
になるまでカウントを行い、この時点でＶカウンタ４３
３との一致が生じる。それＫよリコンパレータ４３７は
、前述のようにライン幅発生器４５９によりきまる＠ま
たはラインセグメント長さを有するマルチプレクサスイ
ッチ４０２を介してすべてのデータビットライン（白レ
ベル）に挿入されるべき論理「１」ビットを発生する。
菱形はＶカウンタが減算しそれによ）夫々の次の一致が
前のものよシ早くなるために対向する対角線に漬って画
像に描かれ、右から左への対角ライン４４２を形成する
。■カウンタ４３３は第４ラインまで増加されないから
、対角ライン４４２は実際には真の対角線の左に僅かに
シフトされる。しかしながら、このシフトはブリンキン
グクロスにより行われる目的に対して重要でなく、そし
て表示を非常に近くから見る以外には人には感知出来な
い。
前のものよシ早くなるために対向する対角線に漬って画
像に描かれ、右から左への対角ライン４４２を形成する
。■カウンタ４３３は第４ラインまで増加されないから
、対角ライン４４２は実際には真の対角線の左に僅かに
シフトされる。しかしながら、このシフトはブリンキン
グクロスにより行われる目的に対して重要でなく、そし
て表示を非常に近くから見る以外には人には感知出来な
い。
４分割装置４３８とライン幅発生器４３９はここではこ
の対角線の角度を正しく決定しそしてより太くよシ対称
なラインを限定する菱形を形成するために用いられる。
の対角線の角度を正しく決定しそしてより太くよシ対称
なラインを限定する菱形を形成するために用いられる。
しかしながら、上記の条件は使用可能な制限された入力
信号、例えばａｏＨ信号に重畳された。もし例えば２６
２Ｈの信号が可能であれば、このマトリクスは２６２Ｘ
２６２のグリッドを構成し、セしてＨおよびＶカウンタ
４３０．４３３は４分装置４３８のような算術的な補償
の必要性をもたずに対角ライン４４１．４４２を隅から
隅へとつくりつつ共に増加するように構成することが出
来る。
信号、例えばａｏＨ信号に重畳された。もし例えば２６
２Ｈの信号が可能であれば、このマトリクスは２６２Ｘ
２６２のグリッドを構成し、セしてＨおよびＶカウンタ
４３０．４３３は４分装置４３８のような算術的な補償
の必要性をもたずに対角ライン４４１．４４２を隅から
隅へとつくりつつ共に増加するように構成することが出
来る。
これら２つのフィールドはフィールド２の対角ライン４
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされており、そ
ｉ〜で対角ラインはブリンキングクロスを限定するため
にフィールドからフィールドへと重畳される。
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされており、そ
ｉ〜で対角ラインはブリンキングクロスを限定するため
にフィールドからフィールドへと重畳される。
ライン幅発生器４５９の出力は第１３Ａ−Ｂ図のマルチ
プレクサスイッチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットのタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４３９の出力ライン４４４は前述
のようにラッチコマンドライン４０３を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を与えそしてライン４００または４０１を介し
てＡ−Ｄコンバータ９５から入るビデオ信号と同様に記
録のために処理される。ブリンキングクロス信号は前の
記録が削除されるときトラックに記録されそしてトラッ
クが記録のためにビデオ信号を受は入れる可能であるこ
とを示す可視手段を与える。
プレクサスイッチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットのタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４３９の出力ライン４４４は前述
のようにラッチコマンドライン４０３を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を与えそしてライン４００または４０１を介し
てＡ−Ｄコンバータ９５から入るビデオ信号と同様に記
録のために処理される。ブリンキングクロス信号は前の
記録が削除されるときトラックに記録されそしてトラッ
クが記録のためにビデオ信号を受は入れる可能であるこ
とを示す可視手段を与える。
このように確認されるトラックからデータの再生の要求
がはじめられると、削除信号、そしてブリンキングクロ
スが呼掛けられて、記録されたビデオのフィールドまた
はフレームの再生と同様に再生される。
がはじめられると、削除信号、そしてブリンキングクロ
スが呼掛けられて、記録されたビデオのフィールドまた
はフレームの再生と同様に再生される。
第１３Ｅ図のブロック図の種々の成分４５０−４５９お
よび４４４は第１３Ａ−Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカウンタ４５０．４５３は一対の４ビ
ツトカウンタであυ、Ｖカウンタ４５５の出力接続は第
１Ａ図のブロック４３８で示す４分割機能を与えるため
に２ビツト位置だけシフトされる。ディジタルコンパレ
ータ４５７ハカウンタ４３０と４５５の一致点の検出に
よシキャリアウトパルスを与え、ライン幅発生器４５９
は対角ライン４４１．４４２の菱形を形成するラインセ
グメント４４０（第１３Ｆ図）の所望の長さを表わす、
カウンタ４４３によりなされるプリセットされたカウン
ト数に対応する選択された時間ペリオドにわたジそのラ
イン４４４を介して白レベル出力を与える。
よび４４４は第１３Ａ−Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカウンタ４５０．４５３は一対の４ビ
ツトカウンタであυ、Ｖカウンタ４５５の出力接続は第
１Ａ図のブロック４３８で示す４分割機能を与えるため
に２ビツト位置だけシフトされる。ディジタルコンパレ
ータ４５７ハカウンタ４３０と４５５の一致点の検出に
よシキャリアウトパルスを与え、ライン幅発生器４５９
は対角ライン４４１．４４２の菱形を形成するラインセ
グメント４４０（第１３Ｆ図）の所望の長さを表わす、
カウンタ４４３によりなされるプリセットされたカウン
ト数に対応する選択された時間ペリオドにわたジそのラ
イン４４４を介して白レベル出力を与える。
（８ビツト）ディジタル削除ワードはここでは前述のよ
うにマルチプレクサスイッチ４０２の８本の出力ライン
４０４を介して形成される。
うにマルチプレクサスイッチ４０２の８本の出力ライン
４０４を介して形成される。
回路４２０はブリンキングクロスの形の発生について述
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され５
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのであれば１つのフィールド内で発生してもよ
い。しかしながら、表示によシ可視フリッカをつくるよ
うに削除されるデータ信号をエンコードすることによシ
、可視情報の表示が一般に７リツカを生じさせないから
別の削除されるトラック信号の発生が容易になる。ビデ
オフレーム蓄積装置について言えばこの７リツカ効果は
削除されるデータのトラックに記録される２つのテレビ
ジョンフィールドの夫々において削除されるデータ信号
の部分を分離することにより容易に得られる。他の技術
を削除されるデータ信号のくシ返し周波を低減しそして
７リツカ効果を例えば２つのテレビジョンフィールドの
一方を１つのクロスでエンコードしつつ他方のフィール
ドを情報のないままにしておくことによシつくり出すた
めに使用出来し更に、可視以外の表示を発生することも
出来る。
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され５
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのであれば１つのフィールド内で発生してもよ
い。しかしながら、表示によシ可視フリッカをつくるよ
うに削除されるデータ信号をエンコードすることによシ
、可視情報の表示が一般に７リツカを生じさせないから
別の削除されるトラック信号の発生が容易になる。ビデ
オフレーム蓄積装置について言えばこの７リツカ効果は
削除されるデータのトラックに記録される２つのテレビ
ジョンフィールドの夫々において削除されるデータ信号
の部分を分離することにより容易に得られる。他の技術
を削除されるデータ信号のくシ返し周波を低減しそして
７リツカ効果を例えば２つのテレビジョンフィールドの
一方を１つのクロスでエンコードしつつ他方のフィール
ドを情報のないままにしておくことによシつくり出すた
めに使用出来し更に、可視以外の表示を発生することも
出来る。
例えば音声信号をビデオトラックに記録出来るビデオ蓄
積方式では再生削除データ信号は音声トーンとして「表
示」される。削除データ領域のファイルを使用するコン
ピュータ向けのデータ蓄積装置ではコンピュータは、必
要であれば設けられる電子的に検出可能な表示を用いて
削除されるトラック内に記録される削除されるデータ信
号を電子的に読取り検出するように構成することが出来
る。
積方式では再生削除データ信号は音声トーンとして「表
示」される。削除データ領域のファイルを使用するコン
ピュータ向けのデータ蓄積装置ではコンピュータは、必
要であれば設けられる電子的に検出可能な表示を用いて
削除されるトラック内に記録される削除されるデータ信
号を電子的に読取り検出するように構成することが出来
る。
ここに示す装置ではこの表示は可視であり、削除される
データワードは再生中に読取られる。
データワードは再生中に読取られる。
エンコーダ
ビデオ信号系の第９Ａ図にブロックで示すエンコーダ９
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ラックのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でありそしてこ
こに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとり、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９３によシ合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
電子データインターフェース８９に接続したエンコード
９６の出力がディスクパック７５に記録された（ｔたは
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティビットラインおよびデ
ータトランクラインの夫々にこの同期ワードをそう人す
る。
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ラックのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でありそしてこ
こに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとり、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９３によシ合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
電子データインターフェース８９に接続したエンコード
９６の出力がディスクパック７５に記録された（ｔたは
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティビットラインおよびデ
ータトランクラインの夫々にこの同期ワードをそう人す
る。
エンコーダ９６の動作を第１４図および第４５Ａ−Ｄ図
について説明する。エンコーダスイッチ４１２６のＮＲ
Ｚ−Ｌデータは、入力ライン４５０に入り、そして（１
）パリティチエツク後、（１１）交互（奇）ラインにそ
う人された同期ワードをもった後、および、（ｌｉｔ）
ディスクパック７５の１個についてディジタル化された
情報の磁気的記録および再生を行う形でチャンネルコー
ドした後に各データビットラインの出力ライン４５１へ
と出る。各データビットライン上の入力データは、後述
する２つのチャンネルエンコードフォーマット間で切換
えうるチャンネルエンコーダ４５３に接続するデータ入
力ＡＮＤゲート４５２の一方の入力に加えられる。第４
５Ａ−Ｄ図において、２つのビデオデータビットライン
についての同じチャンネルエンコーダカスべて示されて
いる。他方のビデオ、パリティおよびデータトラックデ
ータラインについての同一のチャンネルエンコーダが、
上記のエンコーダの下に点線で囲まれて示しである。１
０本のビットラインの夫々の同期ワード入力ＡＮＤゲー
ト５１４は同期ワードを適正な時点でエンコーダに入る
ようにするために用いられる。これらＡＮＤゲートはま
た必要あれば１０本のビットラインに、例えばディジタ
ルテストパターン発生器のような適当なテスト信号源に
よｐ ４５０ａ （第４５Ａ、、４５Ｂ図）に与えられ
ているテスト信号をそう人するようになっている。
について説明する。エンコーダスイッチ４１２６のＮＲ
Ｚ−Ｌデータは、入力ライン４５０に入り、そして（１
）パリティチエツク後、（１１）交互（奇）ラインにそ
う人された同期ワードをもった後、および、（ｌｉｔ）
ディスクパック７５の１個についてディジタル化された
情報の磁気的記録および再生を行う形でチャンネルコー
ドした後に各データビットラインの出力ライン４５１へ
と出る。各データビットライン上の入力データは、後述
する２つのチャンネルエンコードフォーマット間で切換
えうるチャンネルエンコーダ４５３に接続するデータ入
力ＡＮＤゲート４５２の一方の入力に加えられる。第４
５Ａ−Ｄ図において、２つのビデオデータビットライン
についての同じチャンネルエンコーダカスべて示されて
いる。他方のビデオ、パリティおよびデータトラックデ
ータラインについての同一のチャンネルエンコーダが、
上記のエンコーダの下に点線で囲まれて示しである。１
０本のビットラインの夫々の同期ワード入力ＡＮＤゲー
ト５１４は同期ワードを適正な時点でエンコーダに入る
ようにするために用いられる。これらＡＮＤゲートはま
た必要あれば１０本のビットラインに、例えばディジタ
ルテストパターン発生器のような適当なテスト信号源に
よｐ ４５０ａ （第４５Ａ、、４５Ｂ図）に与えられ
ているテスト信号をそう人するようになっている。
第１クロック発生器４５５はエンコーダスイッチ１２６
により加えられる入力信号６ＳＣと１／２ ＳＣを有し
、そして図示のような種々のＳＣおよび６ＳＣ出力を出
す。５８Ｃ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７３により与えられ、この発生器が
チャンネルエンコーダ４５３にそのクロックのために伸
びる２本の２イン４７４゜４７５に２個の時間のずれた
３ＳＣクロック信号を出す。ライン４７５上のクロック
信号はφ１クロックであシ、これはφ２クロックである
ライン４７４上のクロック信号から３ＳＣの半サイクル
分だけずれている。記録動作中、これら時間のずれたク
ロックは基準論理回路１２５Ａによシ発生されエンコー
ダスイッチ１２６によシ、エンコーダ９乙に与えられる
連続位相の６８Ｃ，１／２８Ｃ信号からとり出される。
により加えられる入力信号６ＳＣと１／２ ＳＣを有し
、そして図示のような種々のＳＣおよび６ＳＣ出力を出
す。５８Ｃ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７３により与えられ、この発生器が
チャンネルエンコーダ４５３にそのクロックのために伸
びる２本の２イン４７４゜４７５に２個の時間のずれた
３ＳＣクロック信号を出す。ライン４７５上のクロック
信号はφ１クロックであシ、これはφ２クロックである
ライン４７４上のクロック信号から３ＳＣの半サイクル
分だけずれている。記録動作中、これら時間のずれたク
ロックは基準論理回路１２５Ａによシ発生されエンコー
ダスイッチ１２６によシ、エンコーダ９乙に与えられる
連続位相の６８Ｃ，１／２８Ｃ信号からとり出される。
プリンキングクルス削除信号の記録のような他の動作中
に基準クロック発生器９８がこれらクロック信号を出す
。φ１およびφ２５８Ｃクロック信号は連続チャンネル
コードディジタルと信号が位相の不連続性をもたずにラ
イン４５１上の出力に与えられるようにチャンネルコー
ダ４５３を駆動するために用いられる。
に基準クロック発生器９８がこれらクロック信号を出す
。φ１およびφ２５８Ｃクロック信号は連続チャンネル
コードディジタルと信号が位相の不連続性をもたずにラ
イン４５１上の出力に与えられるようにチャンネルコー
ダ４５３を駆動するために用いられる。
クロック発生器４５５は、４５５分割デバイダ４５７を
駆動するＳＣクロック出力４７１ａを有し、このデバイ
ダはまた３０Ｈ２のライン４６３上のエンコーダスイッ
チ１２６によシ与えられるリセットパルスでリセットさ
れる。デバイダ４５７はスタートライン４６４を通じて
７リツグフロツプ（ＦＦ）４５８をセットし、そして次
にパルスがリセットビンへと伸びるストップライン４６
５に生じるときＦＦａｓｓをリセットする。スタートお
よびストップパルスは一つの窓を限足し、この室内で同
期ワード発生器４５９の出力に出る１個の７ビツト２進
同期ワードが同時にすべてのデータビットラインにそう
人出来る。
駆動するＳＣクロック出力４７１ａを有し、このデバイ
ダはまた３０Ｈ２のライン４６３上のエンコーダスイッ
チ１２６によシ与えられるリセットパルスでリセットさ
れる。デバイダ４５７はスタートライン４６４を通じて
７リツグフロツプ（ＦＦ）４５８をセットし、そして次
にパルスがリセットビンへと伸びるストップライン４６
５に生じるときＦＦａｓｓをリセットする。スタートお
よびストップパルスは一つの窓を限足し、この室内で同
期ワード発生器４５９の出力に出る１個の７ビツト２進
同期ワードが同時にすべてのデータビットラインにそう
人出来る。
垂直ブランキングペリオド中、１つのパルスが単安定マ
ルチバイブレータ（ＭＳ） ４６０に加えられる。この
マルチバイブレータはエンコーダスイッチ４１２６によ
りライン４６６に与えられるスイッチ垂［信号により、
この垂直ブランキングペリオドの約１０ラインのペリオ
ドにわたシ動作し、そして、その出力はゲー）４６１（
このブロックではＮＡＮＤゲート）の一方の側く加えら
れ、その他方の側にはＦＦ４５Ｂの出力が入る。ＮＡＮ
Ｄゲート４６１の出力はＡＮＤゲート４５４の他方の
入力およびインバータ４６２を介してＡＮＤゲート４５
２の一方の側に伸びる。
ルチバイブレータ（ＭＳ） ４６０に加えられる。この
マルチバイブレータはエンコーダスイッチ４１２６によ
りライン４６６に与えられるスイッチ垂［信号により、
この垂直ブランキングペリオドの約１０ラインのペリオ
ドにわたシ動作し、そして、その出力はゲー）４６１（
このブロックではＮＡＮＤゲート）の一方の側く加えら
れ、その他方の側にはＦＦ４５Ｂの出力が入る。ＮＡＮ
Ｄゲート４６１の出力はＡＮＤゲート４５４の他方の
入力およびインバータ４６２を介してＡＮＤゲート４５
２の一方の側に伸びる。
エンコーダ９６の動作中には、名ビットにっｂてのデー
タ列は、データ出力ライン４５１がデータビットの夫々
について宥在し、そしてデータ列の夫々が適正にチャン
ネルエンコードされて、そこに同期ワードがそり人され
ているようにするように夫々別のエンコーダ４５３と回
連するデータおよび同期ワード入力ＡＮＤグー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよりＱ同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないように
するとよいから、チャンネルエンコーダ４５３に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５Ｂによシ発生される同期ワードゲート室内に
そう人されるときデータ入力ゲート４５２によシ動作不
能とされる。詳細には、デバイダ４５７はＦＦ４５８の
セット用のスタートパルスを出し、そして、これが各Ａ
ＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤゲ
ート４５２を閉じて、ライン４５０にデータが入らない
ようにする。
タ列は、データ出力ライン４５１がデータビットの夫々
について宥在し、そしてデータ列の夫々が適正にチャン
ネルエンコードされて、そこに同期ワードがそり人され
ているようにするように夫々別のエンコーダ４５３と回
連するデータおよび同期ワード入力ＡＮＤグー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよりＱ同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないように
するとよいから、チャンネルエンコーダ４５３に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５Ｂによシ発生される同期ワードゲート室内に
そう人されるときデータ入力ゲート４５２によシ動作不
能とされる。詳細には、デバイダ４５７はＦＦ４５８の
セット用のスタートパルスを出し、そして、これが各Ａ
ＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤゲ
ート４５２を閉じて、ライン４５０にデータが入らない
ようにする。
デバイダ４５７はこのスタートパルスの発生よｐ１２デ
ータビットインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを各チ
ャンネルエンコーダ４５５に通し、そこで、それがデー
タ列にエンコードされる。
ータビットインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを各チ
ャンネルエンコーダ４５５に通し、そこで、それがデー
タ列にエンコードされる。
同期ワードが発生されてからデバイダ４５７がストップ
パルス２９のデータビットを出し、その後の方がＦＦ４
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開イてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲート４５２はその流れを中断するだ
けである。したがって情報は同期ワードのそう人中にす
てられるだけである。
パルス２９のデータビットを出し、その後の方がＦＦ４
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開イてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲート４５２はその流れを中断するだ
けである。したがって情報は同期ワードのそう人中にす
てられるだけである。
垂直ブランキングインターバルにおいて、マルチバイブ
レータ４６０は約１０ラインのインターバルにわたシ生
じる出力をＮＡＮＤゲート４６１に与える。これにより
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。かくして、垂直ブランキングペリオドの
１０″）インインターバル中出力データライン４５１に
生じるデータまたは論理「１」のビットは前述のように
１本葉のラインに生じて同期ワードゲート４５４を通る
同期ワードにおけるそれである。これによシデコーダお
よびタイムペース修正回路１００は、確実に、データ列
の流中にビデオ情報内に含まれるラントムに生じる同期
ワードビットバター／ではなく、再生中の実際の同期ワ
ードにもとづきロックされる。
レータ４６０は約１０ラインのインターバルにわたシ生
じる出力をＮＡＮＤゲート４６１に与える。これにより
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。かくして、垂直ブランキングペリオドの
１０″）インインターバル中出力データライン４５１に
生じるデータまたは論理「１」のビットは前述のように
１本葉のラインに生じて同期ワードゲート４５４を通る
同期ワードにおけるそれである。これによシデコーダお
よびタイムペース修正回路１００は、確実に、データ列
の流中にビデオ情報内に含まれるラントムに生じる同期
ワードビットバター／ではなく、再生中の実際の同期ワ
ードにもとづきロックされる。
エンコーダ９６の動作の他の特徴を第９ Ａ、 ９Ｂ図
によυ説明する。電子的データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムペース修正回路１００を結合する。ディスクドラ
イブ７３内のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内の乱れの導入を防止すべきで
ある。一般には記録信号処理装置８８は、そのエンコー
ダ９６の出力に、入力ビデオ信号のないときにディジタ
ル化されたデータを与える。この信号がノイズ情報を表
わすものであるとき、この装置のディジタル信号処理用
電子装置はディジタルノイズとディジタルビデオ情報と
を区別出来ない。この要因はこの装置がシーク動作を行
っているときを利用する。シーク動作中、変換器ヘッド
は信号系に通常有圧するディジタルデータのチャンネル
エンコードフォーマットに一致しないノイズ信号を発生
する。そのよりなノイズ信号は、もし再生チャンネル９
１に入ることが出−来れば、デコーダおよびタイムペー
ス修正回路１００の位相ロックループを不必要に乱すこ
とになる。そのような乱れを避けるために、ディスクド
ライブデータインターフェース１５１はエンコーダ９６
により与えられる出力を回路１００に再び同けるように
（Ｅ−Ｂ動作におけるごとくに）切換えられる。このよ
うに、回路１００゛はその夫々の位相ロックルーズをそ
れらの正常の動作レンジに維持するチャンネルエンコー
ドディジタル信号を受ける。したがって、ディスクドラ
イブ７３のヘッドが適正に位置づけられて再生データが
再生チャンネルに与えられると、回路１００は出力デコ
ード信号とタイムペース修正信号とを直ちに与える準備
が出来る。
によυ説明する。電子的データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムペース修正回路１００を結合する。ディスクドラ
イブ７３内のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内の乱れの導入を防止すべきで
ある。一般には記録信号処理装置８８は、そのエンコー
ダ９６の出力に、入力ビデオ信号のないときにディジタ
ル化されたデータを与える。この信号がノイズ情報を表
わすものであるとき、この装置のディジタル信号処理用
電子装置はディジタルノイズとディジタルビデオ情報と
を区別出来ない。この要因はこの装置がシーク動作を行
っているときを利用する。シーク動作中、変換器ヘッド
は信号系に通常有圧するディジタルデータのチャンネル
エンコードフォーマットに一致しないノイズ信号を発生
する。そのよりなノイズ信号は、もし再生チャンネル９
１に入ることが出−来れば、デコーダおよびタイムペー
ス修正回路１００の位相ロックループを不必要に乱すこ
とになる。そのような乱れを避けるために、ディスクド
ライブデータインターフェース１５１はエンコーダ９６
により与えられる出力を回路１００に再び同けるように
（Ｅ−Ｂ動作におけるごとくに）切換えられる。このよ
うに、回路１００゛はその夫々の位相ロックルーズをそ
れらの正常の動作レンジに維持するチャンネルエンコー
ドディジタル信号を受ける。したがって、ディスクドラ
イブ７３のヘッドが適正に位置づけられて再生データが
再生チャンネルに与えられると、回路１００は出力デコ
ード信号とタイムペース修正信号とを直ちに与える準備
が出来る。
更に、エンコーダ９６はディスクパックの次の２回転に
よるビデオ信号情報の記録の前のディスクパック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いるための黒レベルデータを発生さぜるようにも
作用する。従って、電子的データインターフェース８９
から伸びる予め記録されたライン４７０（第４５Ａ図）
は、ディスクドライブデータインターフェース１５１に
よυ与えられる信号の結果作動され、そしてＮＡＮＤゲ
ート４６１をして入力ライン４５０にある論理「１」を
阻止させ、それによりチャンネルエンコーダ回路４５３
の入力に黒レベルを発生する。し〃為しながら、エンコ
ーダ９６はこれでも黒レベル信号に同期ワードをそう人
するように機能する。
よるビデオ信号情報の記録の前のディスクパック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いるための黒レベルデータを発生さぜるようにも
作用する。従って、電子的データインターフェース８９
から伸びる予め記録されたライン４７０（第４５Ａ図）
は、ディスクドライブデータインターフェース１５１に
よυ与えられる信号の結果作動され、そしてＮＡＮＤゲ
ート４６１をして入力ライン４５０にある論理「１」を
阻止させ、それによりチャンネルエンコーダ回路４５３
の入力に黒レベルを発生する。し〃為しながら、エンコ
ーダ９６はこれでも黒レベル信号に同期ワードをそう人
するように機能する。
ディスクパック７５に記録された１０ビツトパラレルビ
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータビット列は、通常データビットセル時
間と呼ぶ独立し九ビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、 １にある時のチャンネルコードに
ついて云えば、このコードルールは夫々のビットセル内
の特定のロケーション、特に、中間セルにおける信号転
移によシ論理第１ビット、例えば、論理１が表わされ、
そして、夫々のセル内の特定の前のロケーション、特に
、名ビットセルの前縁における信号転移に・より論理第
２ビツトまたは論理０が表される。その中央における転
移を含むインターバルに続く１つのビットインターバル
の始めに生じる転移は抑圧される。上述のコードは以後
ミラーコードと呼ぶことにする。
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータビット列は、通常データビットセル時
間と呼ぶ独立し九ビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、 １にある時のチャンネルコードに
ついて云えば、このコードルールは夫々のビットセル内
の特定のロケーション、特に、中間セルにおける信号転
移によシ論理第１ビット、例えば、論理１が表わされ、
そして、夫々のセル内の特定の前のロケーション、特に
、名ビットセルの前縁における信号転移に・より論理第
２ビツトまたは論理０が表される。その中央における転
移を含むインターバルに続く１つのビットインターバル
の始めに生じる転移は抑圧される。上述のコードは以後
ミラーコードと呼ぶことにする。
選択スイッチがＰＯＳ、２にある時のチャンネルコード
では、各データビットライｙ内の入力データ列は３つの
タイプ（イ）７オーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１０のシーケンス第１またけ最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。０に続く偶数個の連
続する１、の可変長のシーケンスの連鎖とみることが出
来る。（ハ）のシーケンスは、次のシーケンスの第１ビ
ツトが０の場合だけである。（イ）と（ロ）のシーケン
スは米国特許３．１０８，２６１のコードルールに従っ
てエンコードされる。（ハ）のシーケンスは最終ビット
１を除きすべてのビットについて上記特許に従ってエン
コードされ、そしてこの１について転移が単に抑圧され
る。これによシ、（ハ）のシーケンスは（ロ）のシーケ
ンスと同様のように表わされ、すなわち、最終ビット１
がＯのよつになる。
では、各データビットライｙ内の入力データ列は３つの
タイプ（イ）７オーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１０のシーケンス第１またけ最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。０に続く偶数個の連
続する１、の可変長のシーケンスの連鎖とみることが出
来る。（ハ）のシーケンスは、次のシーケンスの第１ビ
ツトが０の場合だけである。（イ）と（ロ）のシーケン
スは米国特許３．１０８，２６１のコードルールに従っ
てエンコードされる。（ハ）のシーケンスは最終ビット
１を除きすべてのビットについて上記特許に従ってエン
コードされ、そしてこの１について転移が単に抑圧され
る。これによシ、（ハ）のシーケンスは（ロ）のシーケ
ンスと同様のように表わされ、すなわち、最終ビット１
がＯのよつになる。
定義によシ、（ハ）のシーケンスは次のシーケンスの始
めの論理Ｏに続く。（ハ）のシーケンスを次の０から分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要でおる。
めの論理Ｏに続く。（ハ）のシーケンスを次の０から分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要でおる。
デコーダは転移を伴わない２つのビットインターバル中
に連続的に出力されるべきことを単に認識するたけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
に連続的に出力されるべきことを単に認識するたけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
このコード用のエンコード処理には、最終の前の０は（
口Ｊのシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダにより１出力の数につき維持
されねばならない。このカウントが１（奇数個の１）で
あわ、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０であれば、これは上記特許のコ
ードにおける転移によシその前のもの−ｔ１１ら分離さ
れる。
口Ｊのシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダにより１出力の数につき維持
されねばならない。このカウントが１（奇数個の１）で
あわ、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０であれば、これは上記特許のコ
ードにおける転移によシその前のもの−ｔ１１ら分離さ
れる。
このチャンネルコードは、ＤＣの伝送の不能な磁気記録
再生系のようなｆ＃報チャンネルを介して、２進形式で
のデータ伝送を与えるのであシ、情報はセルフクロッキ
ング様に送られる。上述のコードはここではミラー二乗
コードと呼ぶ。
再生系のようなｆ＃報チャンネルを介して、２進形式で
のデータ伝送を与えるのであシ、情報はセルフクロッキ
ング様に送られる。上述のコードはここではミラー二乗
コードと呼ぶ。
このチャンネルコードについて、これは、２進状態の内
のいずれを１でいずれを０とするかくついては装置はな
い。上記および以降の説明では、中間セル転移により通
常マークされる状態を１状態でセル線での転移により示
される状態を０としている。
のいずれを１でいずれを０とするかくついては装置はな
い。上記および以降の説明では、中間セル転移により通
常マークされる状態を１状態でセル線での転移により示
される状態を０としている。
第４５Ａ−４５Ｄ図のチャンネルエンコータ４５３ｉ上
記のコードルールに従って動作する。第４５Ｅ図は第４
５Ｂ図のスイッチ４８０が図示の位置にあるときのデー
タビットライン４５０の内の１つに含まれるチャンネル
エンコーダ４５３の動作を示すタイミング図でらる。
記のコードルールに従って動作する。第４５Ｅ図は第４
５Ｂ図のスイッチ４８０が図示の位置にあるときのデー
タビットライン４５０の内の１つに含まれるチャンネル
エンコーダ４５３の動作を示すタイミング図でらる。
このチャンネルエンコーダを上記出膚のコードルールに
従ってデータビット列の１つのチャンネルコーディング
を行うように第４５Ｂ図の位ｔＫあるコードセレクショ
ンスイッチ４８０を参照して説明する。スイッチ４８０
が上記米国特許のコードルールに従ってデータビット列
のチャンネルエンコーディングを行う他の位置にセット
される時のエンコーダの動作の相肴を次に行う。
従ってデータビット列の１つのチャンネルコーディング
を行うように第４５Ｂ図の位ｔＫあるコードセレクショ
ンスイッチ４８０を参照して説明する。スイッチ４８０
が上記米国特許のコードルールに従ってデータビット列
のチャンネルエンコーディングを行う他の位置にセット
される時のエンコーダの動作の相肴を次に行う。
前述のように、選択スイッチ４８０をＰＯＳ、 ２の位
置にしてエンコードされるデータは、前にエンコードさ
れた論理１のモジュロ−２カウントが奇数であればエン
コードされるべき２つの連続するデータビットをテスト
する必要がある。このために、各チャンネルエンコーダ
４５３はインバータ４８３によシライン４７４に接続す
るライン４７４ａ上のφ２３８Ｃクロック傷号（第４５
Ｅ図−（２））の正の後端でクロックされる一対の直列
接紗する入力ラッチ４８１と４８２を含む。これらラッ
チは４８１の入力から４８２の出力へと２ビツトの遅延
を与える。
置にしてエンコードされるデータは、前にエンコードさ
れた論理１のモジュロ−２カウントが奇数であればエン
コードされるべき２つの連続するデータビットをテスト
する必要がある。このために、各チャンネルエンコーダ
４５３はインバータ４８３によシライン４７４に接続す
るライン４７４ａ上のφ２３８Ｃクロック傷号（第４５
Ｅ図−（２））の正の後端でクロックされる一対の直列
接紗する入力ラッチ４８１と４８２を含む。これらラッ
チは４８１の入力から４８２の出力へと２ビツトの遅延
を与える。
φ２クロックの夫々との正の後麹において、ラッチ４８
１はその入力におけるビット列のそのときのデータレベ
ルをラッチするように動作して、それがその出力（第４
５Ｅ図−（３））に生じるようにし、ラッチ４８２Ｆｉ
４８１に含まれるビット列の前のデータレベルをラッチ
するように動作して、それがその出力（第４５Ｅ図−（
２）、 ＋３１． （４１）に生じるようにする。それ
故、４８１と４８２の出力はエンコードされるべき２つ
の連続するビットセルのデータビットを含む。
１はその入力におけるビット列のそのときのデータレベ
ルをラッチするように動作して、それがその出力（第４
５Ｅ図−（３））に生じるようにし、ラッチ４８２Ｆｉ
４８１に含まれるビット列の前のデータレベルをラッチ
するように動作して、それがその出力（第４５Ｅ図−（
２）、 ＋３１． （４１）に生じるようにする。それ
故、４８１と４８２の出力はエンコードされるべき２つ
の連続するビットセルのデータビットを含む。
これらラッチの出力は、このデータビット列内の１と０
に対応するパルスを別々に通すように３個のＮＡＮＤゲ
ート４８６，４８７，４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は５つの入力を受け、その一つはラン
チ４８１の出力であり、他はランチ４８２の出力であυ
、残りの一つはクロック発生器４５６の出力ライン４７
５ａ Ｋ接騎するインバータ４８４によってライン４７
５に置かれるφ１クロックパルス（第４ｓＥ図−（１）
）である。このゲートは他の２つの入力が低レベル（こ
れは次に入るデータビットが０のときのみ生じる）であ
るときにφ１クロックが入ることによシ出力パルス４８
９（第４ｓＥ図−（６））を与えるように開く。その結
果、ゲート４８６はチャンネルエンコーダ４５３により
出力されるデータビット列のチャンネルエンコードフォ
ーマットの転移によってマークされる論理０に関係した
パルスを出す。論理１に連続する論理０はラッチ４８２
が例えばφ１クロックパルス４９０（第４５Ｅ図−（１
））の生じるとき高であるためこのゲートで阻止される
。従って、チャンネルエンコーダ４５５は連続して生じ
る０データビツトについては、選択スイッチ４８０がＰ
ＯＳ、 １にあるかのように、コードルールに従う。
に対応するパルスを別々に通すように３個のＮＡＮＤゲ
ート４８６，４８７，４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は５つの入力を受け、その一つはラン
チ４８１の出力であり、他はランチ４８２の出力であυ
、残りの一つはクロック発生器４５６の出力ライン４７
５ａ Ｋ接騎するインバータ４８４によってライン４７
５に置かれるφ１クロックパルス（第４ｓＥ図−（１）
）である。このゲートは他の２つの入力が低レベル（こ
れは次に入るデータビットが０のときのみ生じる）であ
るときにφ１クロックが入ることによシ出力パルス４８
９（第４ｓＥ図−（６））を与えるように開く。その結
果、ゲート４８６はチャンネルエンコーダ４５３により
出力されるデータビット列のチャンネルエンコードフォ
ーマットの転移によってマークされる論理０に関係した
パルスを出す。論理１に連続する論理０はラッチ４８２
が例えばφ１クロックパルス４９０（第４５Ｅ図−（１
））の生じるとき高であるためこのゲートで阻止される
。従って、チャンネルエンコーダ４５５は連続して生じ
る０データビツトについては、選択スイッチ４８０がＰ
ＯＳ、 １にあるかのように、コードルールに従う。
他方、ＮＡＮＤゲート４８７は２つの入力をもちそして
すべての０データビツトにつきφ１クロックの受は入れ
によシ出力パルス（第４５Ｅ図−（５））を出すように
開く。ラッチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラップされてから１つのデータセル時間
で与えられる。
すべての０データビツトにつきφ１クロックの受は入れ
によシ出力パルス（第４５Ｅ図−（５））を出すように
開く。ラッチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラップされてから１つのデータセル時間
で与えられる。
ＮＡＮＤゲート４８８は３つの入力をもちそして高レベ
ルビット抑圧コマンド４９１ （４５ＥＦｌ−αＧ）が
後述のようにビット抑圧ＮＡＮＤゲート４９３から伸び
るライン４９２によシこのＮＡＮＤゲートの入力に置か
れない限り、丁べての１データビツトにつきφ２クロッ
クの受は入れにより出力パルス（第４５Ｅ図−（７））
を出すようにラッチ４８２の反転出力によシ開かれる。
ルビット抑圧コマンド４９１ （４５ＥＦｌ−αＧ）が
後述のようにビット抑圧ＮＡＮＤゲート４９３から伸び
るライン４９２によシこのＮＡＮＤゲートの入力に置か
れない限り、丁べての１データビツトにつきφ２クロッ
クの受は入れにより出力パルス（第４５Ｅ図−（７））
を出すようにラッチ４８２の反転出力によシ開かれる。
ゲート４８８はφ２クロックのインターバル中、従って
ラッチ４８２がφ２クロックの正の後端によりクロッつ
てれる前に１に関係したパルスを発生する。１に関係し
たパルスはラッチ４８１においてチャンネルエンコーダ
４５３にデータがラッテされてから１デ一タセル時間に
ＮＡＮＤゲート４８７により与えられる。
ラッチ４８２がφ２クロックの正の後端によりクロッつ
てれる前に１に関係したパルスを発生する。１に関係し
たパルスはラッチ４８１においてチャンネルエンコーダ
４５３にデータがラッテされてから１デ一タセル時間に
ＮＡＮＤゲート４８７により与えられる。
ＯＲゲート４９４は、コードルールによシＮＡＮＤゲー
ト４８６により与えられる０パルスａａ９（第４５Ｅ図
−（６））とＮＡＮＤゲート４８８により与えられる１
パルス５１５（第４５Ｅ図−（力）を受ける２人力を有
する。エンコーダの出力ライン４５１に生じるＯＲゲー
ト４９４の出力は、それ故チャンネルエンコーダ用のこ
れらコードルールに従って生じるパルス列（第４５Ｂ図
−α尋）である。従ってＮＡＮＤグー トａａ６と４８
８は０１２ゲート４９４と共にラッチ４８１と４８２に
より記憶されるコード７オーマツトに入来ＮＲＺ−Ｌデ
ータを選択されたチャンネルコードフォーマットにエン
コードする。ＮＡＮＤゲ−） ４８７はチャンネルエン
コードデータ内の１データビツトに関ｇＡ’ｊる転移の
選択的抑圧を制御するために後進するビット抑圧論理回
路５０Ｇと関連動作する。スイッチ４８０を図示位置か
ら動かすことにより回路５００を動作不能にすることに
よυＮＡＮＤゲート４８６と４８８はミラー２乗コード
ルールに従ってデータをエンコードする。
ト４８６により与えられる０パルスａａ９（第４５Ｅ図
−（６））とＮＡＮＤゲート４８８により与えられる１
パルス５１５（第４５Ｅ図−（力）を受ける２人力を有
する。エンコーダの出力ライン４５１に生じるＯＲゲー
ト４９４の出力は、それ故チャンネルエンコーダ用のこ
れらコードルールに従って生じるパルス列（第４５Ｂ図
−α尋）である。従ってＮＡＮＤグー トａａ６と４８
８は０１２ゲート４９４と共にラッチ４８１と４８２に
より記憶されるコード７オーマツトに入来ＮＲＺ−Ｌデ
ータを選択されたチャンネルコードフォーマットにエン
コードする。ＮＡＮＤゲ−） ４８７はチャンネルエン
コードデータ内の１データビツトに関ｇＡ’ｊる転移の
選択的抑圧を制御するために後進するビット抑圧論理回
路５０Ｇと関連動作する。スイッチ４８０を図示位置か
ら動かすことにより回路５００を動作不能にすることに
よυＮＡＮＤゲート４８６と４８８はミラー２乗コード
ルールに従ってデータをエンコードする。
上記出煽のルールに従ってデータビット列をエンコード
するために、回路５００はエンコードされた論理１と０
をカウントしそして関連するゲート回路と共にライン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ビツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入る０関連パ
ルスをカウントする。ゲート４８８によシ与えられる１
関連パルスはカウンタ４９６でカウントされる。カウン
タ４９５け０がエンコードされるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるよりにすることによシ各シーケンスの始
まシを認識する。前述のコードルールから明らかなよう
に、カウンタ４９５は（ロ）のシーケンス中２回トグル
動作しくイ）のシーケンスでは状態を変化式せない。そ
れ故シーケンスのスタート前にはそれはクリアされてい
る。回路５ｏＯはＰｉのシーケンスの８シを認識しなけ
ればならない。
するために、回路５００はエンコードされた論理１と０
をカウントしそして関連するゲート回路と共にライン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ビツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入る０関連パ
ルスをカウントする。ゲート４８８によシ与えられる１
関連パルスはカウンタ４９６でカウントされる。カウン
タ４９５け０がエンコードされるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるよりにすることによシ各シーケンスの始
まシを認識する。前述のコードルールから明らかなよう
に、カウンタ４９５は（ロ）のシーケンス中２回トグル
動作しくイ）のシーケンスでは状態を変化式せない。そ
れ故シーケンスのスタート前にはそれはクリアされてい
る。回路５ｏＯはＰｉのシーケンスの８シを認識しなけ
ればならない。
カウンタ４９６Ｈ１がエンコードされるたびに１パルス
に応答してトグル動作しそして０がエンコードされるた
びに０パルスに応答してクリアされるようにすることに
よりこの機能を行うべく用いられる。第４５Ｅ図の波形
（８）と（９）はカウンタ４９５と４９６の出力がワイ
ヤド０Ｒｓｏ １で一緒にならない場合のこれらカウン
タの夫々の動作を示す。第４５Ｅ図の波形０３はワイヤ
ー〇Ｒｅｄ接続５０１における実際の状態を示す。上記
から明らかなよつにカウンタ４９６がクリアされておら
ず、カウンタ４９５がクリアされており、エンコードさ
れるべきそのときのビットが１で次が０である場合には
、ビット抑圧コマンドがライン４９２上にＮＡＮＤゲー
ト４９３により与えられ、ＮＡＮＤゲート４８８を閉じ
それによシそのときの１ビツトのエンコーディングを抑
圧する。
に応答してトグル動作しそして０がエンコードされるた
びに０パルスに応答してクリアされるようにすることに
よりこの機能を行うべく用いられる。第４５Ｅ図の波形
（８）と（９）はカウンタ４９５と４９６の出力がワイ
ヤド０Ｒｓｏ １で一緒にならない場合のこれらカウン
タの夫々の動作を示す。第４５Ｅ図の波形０３はワイヤ
ー〇Ｒｅｄ接続５０１における実際の状態を示す。上記
から明らかなよつにカウンタ４９６がクリアされておら
ず、カウンタ４９５がクリアされており、エンコードさ
れるべきそのときのビットが１で次が０である場合には
、ビット抑圧コマンドがライン４９２上にＮＡＮＤゲー
ト４９３により与えられ、ＮＡＮＤゲート４８８を閉じ
それによシそのときの１ビツトのエンコーディングを抑
圧する。
カウンタ４９５と４９６のクリアリングを制御するため
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子はＮＡＮＤゲート４８７に接続してその出力が０関
連パルスがＮＡＮＤゲート４８７によシ出力されるたび
に高にセットされるようになっている。カウンタ４９５
のセット端子はＮＡＮＤゲート４９７の出力に接続して
その出力が１関運転移がデータビット列のチャンネルエ
ンコーディングにおいて抑圧されるたびに高にセットさ
れるようになっている。後述する理由によυ、一対のコ
ンデンサ４９Ｂと４９９がカウンタ４９５とＮＡＮＤゲ
ート４９３の出力回路に夫々接続してワイヤド−０Ｒ５
０１に生じるカウンタ４９５のセット論理レベルを遅延
させてＮＡＮＤゲート４８８からのビット抑圧コマンド
を除去するようＫなっている。
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子はＮＡＮＤゲート４８７に接続してその出力が０関
連パルスがＮＡＮＤゲート４８７によシ出力されるたび
に高にセットされるようになっている。カウンタ４９５
のセット端子はＮＡＮＤゲート４９７の出力に接続して
その出力が１関運転移がデータビット列のチャンネルエ
ンコーディングにおいて抑圧されるたびに高にセットさ
れるようになっている。後述する理由によυ、一対のコ
ンデンサ４９Ｂと４９９がカウンタ４９５とＮＡＮＤゲ
ート４９３の出力回路に夫々接続してワイヤド−０Ｒ５
０１に生じるカウンタ４９５のセット論理レベルを遅延
させてＮＡＮＤゲート４８８からのビット抑圧コマンド
を除去するようＫなっている。
このコマンドはエンコードされるべきでめってラッチ４
８２の出力に反転した形で存在する；Ｉｎデータビット
の第１のもの、エンコードされるべきであってランチ４
８１の出力にある連紗データビットの次のものおよびカ
ウンタ４９５と４９６の状部をテストすべ（ＮＡＮＤゲ
ート４９５により発生される。
８２の出力に反転した形で存在する；Ｉｎデータビット
の第１のもの、エンコードされるべきであってランチ４
８１の出力にある連紗データビットの次のものおよびカ
ウンタ４９５と４９６の状部をテストすべ（ＮＡＮＤゲ
ート４９５により発生される。
ワイヤード０Ｒ５０１におけるカウンタ出力の一方が高
であればこのＮＡＮＤゲートは閉じる。しかしながら、
（ハ）のシーケンスの始まシが生じればこれらカウンタ
は低となり、それた丈ＮＡＮＤゲート４９３の入力にエ
ナブル信号を与える。エンコードされるべき次の２ビツ
トが１でめりそれに０が続くと、ビット抑圧コマンド４
９１がＮＡＮＤゲート４９５を通じて１関連パルスを出
させるφクロックパルス４９０の直前のφ２クロックハ
ルス５０２ （第４５Ｅ図−（２））の発生によ多発生
されてライン４９２に与えられる。従って、φ１クロッ
クパルス４９゜（第４５Ｅ図−（２））がライン４７４
に生じてＮＡＮＤゲート４８８をして１ビツトパルスを
発生させるとき、ゲート４８８はライン４９２上のコマ
ンドによシ閉じられそして１ビツトパルスが第４５Ｅ図
のラインａ４１で示すようにパルス５１２により表わさ
れるととくに抑圧される。このコマンドはカウンタ４９
５をセットすることによシ終了する。セットパルス５０
５（第４５Ｅ図−Ｃ１２１）はライン５１０上のコマン
ド４９１（第ａｓＥ図−〇〇）とφ２クロックパルス＠
３ＳＣの半サイクルまたは約４７＋１秒で生じるφ１ク
ロックパルス４９０に応答してＮＡＮ Ｄゲート４９７
によシ与えられる。カウンタ４９５がセットされずそし
てコマンドがφ１クロックパルス４９０の終了後まで除
去されないようにするために遅延コンデンサ４９８と４
９９がカウンタ４９５の高セット状態への復帰すなわち
ＮＡＮＤゲート４９３の閉止の遅延およびＮＡＮＤゲー
ト４９３の低閉状態の遅延すなわちコマンド４９１の延
長を与えるべく設けられる。この遅延の効果は第４５Ｅ
図の波形α〔とＱ３の曲線部分５０８と５０９に示す。
であればこのＮＡＮＤゲートは閉じる。しかしながら、
（ハ）のシーケンスの始まシが生じればこれらカウンタ
は低となり、それた丈ＮＡＮＤゲート４９３の入力にエ
ナブル信号を与える。エンコードされるべき次の２ビツ
トが１でめりそれに０が続くと、ビット抑圧コマンド４
９１がＮＡＮＤゲート４９５を通じて１関連パルスを出
させるφクロックパルス４９０の直前のφ２クロックハ
ルス５０２ （第４５Ｅ図−（２））の発生によ多発生
されてライン４９２に与えられる。従って、φ１クロッ
クパルス４９゜（第４５Ｅ図−（２））がライン４７４
に生じてＮＡＮＤゲート４８８をして１ビツトパルスを
発生させるとき、ゲート４８８はライン４９２上のコマ
ンドによシ閉じられそして１ビツトパルスが第４５Ｅ図
のラインａ４１で示すようにパルス５１２により表わさ
れるととくに抑圧される。このコマンドはカウンタ４９
５をセットすることによシ終了する。セットパルス５０
５（第４５Ｅ図−Ｃ１２１）はライン５１０上のコマン
ド４９１（第ａｓＥ図−〇〇）とφ２クロックパルス＠
３ＳＣの半サイクルまたは約４７＋１秒で生じるφ１ク
ロックパルス４９０に応答してＮＡＮ Ｄゲート４９７
によシ与えられる。カウンタ４９５がセットされずそし
てコマンドがφ１クロックパルス４９０の終了後まで除
去されないようにするために遅延コンデンサ４９８と４
９９がカウンタ４９５の高セット状態への復帰すなわち
ＮＡＮＤゲート４９３の閉止の遅延およびＮＡＮＤゲー
ト４９３の低閉状態の遅延すなわちコマンド４９１の延
長を与えるべく設けられる。この遅延の効果は第４５Ｅ
図の波形α〔とＱ３の曲線部分５０８と５０９に示す。
回路ＳａＯを動作不能にするために、スイッチ４８０は
カウンタ４９５についてのセットラインＳｊＤ上に高レ
ベル信号（この装量のチャンネルエンコ−ダ４５５にお
いては接地）を与える位置にされる。
カウンタ４９５についてのセットラインＳｊＤ上に高レ
ベル信号（この装量のチャンネルエンコ−ダ４５５にお
いては接地）を与える位置にされる。
これによりとのカウンタは永久にセット状態になシ、そ
れによｆｉＮＡＮＤゲート４９３のワイヤビーＯＲ入力
に高レベル閉止信号を与える。従ってコマンド４９１は
発生されずビット抑圧は生じない。
れによｆｉＮＡＮＤゲート４９３のワイヤビーＯＲ入力
に高レベル閉止信号を与える。従ってコマンド４９１は
発生されずビット抑圧は生じない。
一般にセルフクロッキングチャンネルエンコーデドデー
タコードフォーマットは２つの信号レベル間の特に置か
れた転移としてデータおよびクロック情報を担持する。
タコードフォーマットは２つの信号レベル間の特に置か
れた転移としてデータおよびクロック情報を担持する。
そのようなエンコードデータが伝送チャンネルを通じて
送られると、それは一般に多くの伝送チャンネルの非直
線性により成る種のタイミングの歪みを受ける。この歪
みが大きいと、チャンネルデコーダが伝送転移の正しい
ロケーションを決定する能力をもたないために誤りが生
じる。更にここに示す装置におけるような高いデータレ
ートをもつものではこの歪みは伝送逼れるデータに許容
出来ない誤りを生じさせる。
送られると、それは一般に多くの伝送チャンネルの非直
線性により成る種のタイミングの歪みを受ける。この歪
みが大きいと、チャンネルデコーダが伝送転移の正しい
ロケーションを決定する能力をもたないために誤りが生
じる。更にここに示す装置におけるような高いデータレ
ートをもつものではこの歪みは伝送逼れるデータに許容
出来ない誤りを生じさせる。
これは特に本装置に用いられるべく選ばれるチャンネル
コードの場合のように逆方向の転移がデータとタイミン
グの情報を担持する場合に云える。
コードの場合のように逆方向の転移がデータとタイミン
グの情報を担持する場合に云える。
非線形伝送チャンネルは時間に関して非線形に正および
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけされた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要とされるものとは興っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけされた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要とされるものとは興っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
逆方向の転移がデータおよびクロック情報を含むように
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、名チャンネルエンコーダ４５３はチャンネ
ルエンコードフォーマットの転移ロケーションにおいて
選ばれたチャンネルコードのルールに従ってパルスを与
えることによりその入力においてデータビット列をエン
コードする。本装置に用いる特定のチャンネルエンコー
ダでは１データビツトパルス５１５（第４５Ｅ図−（刀
、α４））がデータセルの境界に与えられてチャンネル
エンコードデータに生じる１ビツト関運転移を限定しそ
して０データビツトパルス４８９（ｖｌＩ２４５ｇ図−
（６１、（１４Ｊがデータセルの中央に与えられたチャ
ンネルエンコードデータに生じる０ビツト関運転移を限
定する。これら転移関連パルスは正確に限定された像（
前像は遺択される〕をもつようにクロック発生器４５６
で発生される。第２のクロック発生器４５６は２個のワ
ンショットマルチバイブレータを有し、これらはライン
４７２と４７３を介して発生器４６８により与えられる
逆位相の３８Ｃクロック信号によりクロックされる。各
ワンショットマルチバイブレータにより発生される正パ
ルスの前縁はそれらを安定状態から準安定状態に高速切
換する（含まれる素子を決定する時定数には意味はない
）ことにより限定されるから、名前縁はすべて同じであ
シそ・してクロック信号の正のクロッキング転移の発生
に続く正しい時点で生じる。これら第２のクロック発生
器４５６のマルチバイブレータはこのようにしてφ１と
φ２のクロックパルス列を発生しそしてこれらはこの例
では約１７ ｎ５ａｃの幅をもつパルスであり各列のパ
ルスの前縁は互いにおよび他の列に対して正確に限定さ
れる。前述のようにライン４７５に与えられるφ１クロ
ックツぐルスはチャンネルエンコードデータに生じる１
データビツト転移関連パルスとしてＮＡＮＤゲート４８
８を通されそしてライン４７２のφ２クロックパルスは
チャンネルエンコードデータに生じる０データビツト転
移関連パルスとしてＮＡＮＤゲート４８６を通される。
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、名チャンネルエンコーダ４５３はチャンネ
ルエンコードフォーマットの転移ロケーションにおいて
選ばれたチャンネルコードのルールに従ってパルスを与
えることによりその入力においてデータビット列をエン
コードする。本装置に用いる特定のチャンネルエンコー
ダでは１データビツトパルス５１５（第４５Ｅ図−（刀
、α４））がデータセルの境界に与えられてチャンネル
エンコードデータに生じる１ビツト関運転移を限定しそ
して０データビツトパルス４８９（ｖｌＩ２４５ｇ図−
（６１、（１４Ｊがデータセルの中央に与えられたチャ
ンネルエンコードデータに生じる０ビツト関運転移を限
定する。これら転移関連パルスは正確に限定された像（
前像は遺択される〕をもつようにクロック発生器４５６
で発生される。第２のクロック発生器４５６は２個のワ
ンショットマルチバイブレータを有し、これらはライン
４７２と４７３を介して発生器４６８により与えられる
逆位相の３８Ｃクロック信号によりクロックされる。各
ワンショットマルチバイブレータにより発生される正パ
ルスの前縁はそれらを安定状態から準安定状態に高速切
換する（含まれる素子を決定する時定数には意味はない
）ことにより限定されるから、名前縁はすべて同じであ
シそ・してクロック信号の正のクロッキング転移の発生
に続く正しい時点で生じる。これら第２のクロック発生
器４５６のマルチバイブレータはこのようにしてφ１と
φ２のクロックパルス列を発生しそしてこれらはこの例
では約１７ ｎ５ａｃの幅をもつパルスであり各列のパ
ルスの前縁は互いにおよび他の列に対して正確に限定さ
れる。前述のようにライン４７５に与えられるφ１クロ
ックツぐルスはチャンネルエンコードデータに生じる１
データビツト転移関連パルスとしてＮＡＮＤゲート４８
８を通されそしてライン４７２のφ２クロックパルスは
チャンネルエンコードデータに生じる０データビツト転
移関連パルスとしてＮＡＮＤゲート４８６を通される。
ゲート４８８と４８６はφ１とφ２が転移関連パルス（
１ビツトパルスについては第ａｓＥ図−（４）、（７）
、（１４１，０ビツトパルスについては第４５Ｅ図−（
３）、（弘（５）、（６）、Ｉを参照）として伝送用に
受は入れられる時点で開くように条件づけられるから、
それらの前縁はこれらＮＡＮＤゲートを通じての伝送に
よって大きく影響されることはない。ノくルスの伝送チ
ャンネルは同一パルス縁に同じに作用するから、転移関
連正パルスの縁すなわちデータ信号の転移そのものの正
確なロケーションは伝送チャンネルの作用によりこれら
パルスに導入歪みによって失われることはない。
１ビツトパルスについては第ａｓＥ図−（４）、（７）
、（１４１，０ビツトパルスについては第４５Ｅ図−（
３）、（弘（５）、（６）、Ｉを参照）として伝送用に
受は入れられる時点で開くように条件づけられるから、
それらの前縁はこれらＮＡＮＤゲートを通じての伝送に
よって大きく影響されることはない。ノくルスの伝送チ
ャンネルは同一パルス縁に同じに作用するから、転移関
連正パルスの縁すなわちデータ信号の転移そのものの正
確なロケーションは伝送チャンネルの作用によりこれら
パルスに導入歪みによって失われることはない。
ライン４５１を介してエンコーダ９６によシ出力される
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によシディスクドライブ７５に関連
し九ディスクドライブデータインターフェース１５１に
伸びる伝送ライン１５２に接続される。このｔ子的デー
タインターフェース８？Ｖｉ従来の論理コンバー・夕を
含み、これらコンバータがライン４５１上のＴＴＬロジ
ックをエミッタ結合ロジックレベルに変換し、これらレ
ベルが第５５Ａ図及び第５３Ｂ図を参照し以後に述べる
ように２本のラインに相補的レベルパルスを与える。と
デオデータの記録用に選ばれたディスクドライブのイン
ターフェース１５１はデータを選ばれたドライブの記録
増幅器とヘッドスケッチ回路（第５４Ａ１５ａＢ図）に
送る。各データビットライ／に含まれる２分割ＪＫフリ
ッグフロッグ１０７０は転移関連パルスを受けそして伝
送されるパルスの前縁に応答し７て２つの安定状態間で
高速スイッチングする。
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によシディスクドライブ７５に関連
し九ディスクドライブデータインターフェース１５１に
伸びる伝送ライン１５２に接続される。このｔ子的デー
タインターフェース８？Ｖｉ従来の論理コンバー・夕を
含み、これらコンバータがライン４５１上のＴＴＬロジ
ックをエミッタ結合ロジックレベルに変換し、これらレ
ベルが第５５Ａ図及び第５３Ｂ図を参照し以後に述べる
ように２本のラインに相補的レベルパルスを与える。と
デオデータの記録用に選ばれたディスクドライブのイン
ターフェース１５１はデータを選ばれたドライブの記録
増幅器とヘッドスケッチ回路（第５４Ａ１５ａＢ図）に
送る。各データビットライ／に含まれる２分割ＪＫフリ
ッグフロッグ１０７０は転移関連パルスを受けそして伝
送されるパルスの前縁に応答し７て２つの安定状態間で
高速スイッチングする。
これによりチャンネルエンコードデータの伝送パルス形
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。ＪＫ７！Ｊツブ７０ツブ１０７０によ
り変換される前に名データビットライン内の伝送された
パルスはデータデコーダに含まれるデコーダ部分５２５
（第４６Ａ図）について後述するようなディスクドライ
ブデータインターフェース（第６０Ａ図〕内の差動増幅
器ライン受信器２０２０１とタイムベース修正回路１０
０とを通されて伝送ライン回線１５２（第９Ｂ図）の関
連伝送ラインを通した後に正しく限定された前縁をもっ
て伝送されたパルスを再生する。
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。ＪＫ７！Ｊツブ７０ツブ１０７０によ
り変換される前に名データビットライン内の伝送された
パルスはデータデコーダに含まれるデコーダ部分５２５
（第４６Ａ図）について後述するようなディスクドライ
ブデータインターフェース（第６０Ａ図〕内の差動増幅
器ライン受信器２０２０１とタイムベース修正回路１０
０とを通されて伝送ライン回線１５２（第９Ｂ図）の関
連伝送ラインを通した後に正しく限定された前縁をもっ
て伝送されたパルスを再生する。
データ・デコーダ及び時間軸補正器
８（Ｔ／ｉのデータビット列、１個のパリティビット列
（もしパリティビットが附加されるなら）１個のデータ
トラックビット列から成り、伝送ライン母線１５４を介
してディス駆動器７５（第９Ｂ図）によって伝送される
１０個のデータビット列のチャンネル符号化データはデ
ータ選択スイッチ１２８によって選択された再生チャン
ネ／Ｉ／？１（第４図）の１つ又はそれ以上によって受
信される。各再生チャンネルの入力において、１０個の
各伝送データビット列は、チャンネル符号化データをデ
ィジタルコードをＮ）ＬＺ−Ｌフオームに復Ｓコする回
路１００に含まれている別のデータデコーダ及び時間軸
補正器によって受信され、次いで時間軸は何れ〃・のチ
ャンネル内の、受信データ列に存在する内部チャンネル
ビット時間偏移誤差を除去するためにＮＲＺ−Ｌデータ
を補正する。ビット時間偏移誤差は伝送データに作用す
るデータ伝送チャンネルから生じて、伝送チャンネルの
インピーダンスの不連続性によシ生じる内部干渉及び反
射を誘起する。これはそのチャンネルに伝送されるデー
タのタイミングを擾乱する。ビデオレコーダ・データ伝
送チャンネルにおいて、ビット時間偏移誤差は通常ＴＲ
壇の変化によって生じる記録媒体寸法の変化、相対的に
搬送でれるヘッドと記録媒体の相対的ヘッド対媒体の記
録及び再生Ｍ！度の差及びヘッドと記録媒体間の形状的
差を生じる機械対機械の機械的変化の結果である。ここ
に記載されている装置に使用されているディスク・バッ
ク７３のような堅い記録媒体を使用するビデオ・ディス
ク・レコーダは通常、伝送装置におｈて、特に今日広く
使用されているアナログ型ビデオ・ディスク・レコーダ
に共通なデータ速度では大きな時間偏移誤差を生じない
。かかるレコーダに使用されている堅い記録媒体は寸法
的に安定で、使用されるサーボ＠構は時間偏移誤差が小
さく保持されるように充分な余裕内にヘッドと愁い記録
媒体の相対的搬送を維持することができる。ビデオ・デ
ィスク・レコーダのめる用途では、時間偏移誤差が問題
にならない程小さく、時間軸襖正は必要ない。
（もしパリティビットが附加されるなら）１個のデータ
トラックビット列から成り、伝送ライン母線１５４を介
してディス駆動器７５（第９Ｂ図）によって伝送される
１０個のデータビット列のチャンネル符号化データはデ
ータ選択スイッチ１２８によって選択された再生チャン
ネ／Ｉ／？１（第４図）の１つ又はそれ以上によって受
信される。各再生チャンネルの入力において、１０個の
各伝送データビット列は、チャンネル符号化データをデ
ィジタルコードをＮ）ＬＺ−Ｌフオームに復Ｓコする回
路１００に含まれている別のデータデコーダ及び時間軸
補正器によって受信され、次いで時間軸は何れ〃・のチ
ャンネル内の、受信データ列に存在する内部チャンネル
ビット時間偏移誤差を除去するためにＮＲＺ−Ｌデータ
を補正する。ビット時間偏移誤差は伝送データに作用す
るデータ伝送チャンネルから生じて、伝送チャンネルの
インピーダンスの不連続性によシ生じる内部干渉及び反
射を誘起する。これはそのチャンネルに伝送されるデー
タのタイミングを擾乱する。ビデオレコーダ・データ伝
送チャンネルにおいて、ビット時間偏移誤差は通常ＴＲ
壇の変化によって生じる記録媒体寸法の変化、相対的に
搬送でれるヘッドと記録媒体の相対的ヘッド対媒体の記
録及び再生Ｍ！度の差及びヘッドと記録媒体間の形状的
差を生じる機械対機械の機械的変化の結果である。ここ
に記載されている装置に使用されているディスク・バッ
ク７３のような堅い記録媒体を使用するビデオ・ディス
ク・レコーダは通常、伝送装置におｈて、特に今日広く
使用されているアナログ型ビデオ・ディスク・レコーダ
に共通なデータ速度では大きな時間偏移誤差を生じない
。かかるレコーダに使用されている堅い記録媒体は寸法
的に安定で、使用されるサーボ＠構は時間偏移誤差が小
さく保持されるように充分な余裕内にヘッドと愁い記録
媒体の相対的搬送を維持することができる。ビデオ・デ
ィスク・レコーダのめる用途では、時間偏移誤差が問題
にならない程小さく、時間軸襖正は必要ない。
しかしここに記載されているように、時間軸補正回路が
使用されている現在の装置は計算機データ処理のために
特別に設計され製造された信幀性の高い（変形の少ない
）ディスク駆動器を採用している。不幸にも、計算機デ
ィスク駆動器は、かかるディスク駆動器がビデオデータ
を処理するため現在の装置に使用される時、その駆動器
におけるディスク・パック・スピンドルはサーボがかけ
られず、その代り相対的に不安定なライン電圧が与えら
れる普通の３相交流モータによって駆動され、そのディ
スク・バックの回転位置は外部基準に関し制御可能では
ないので、許容し酔いビット時間偏移誤差をデータビッ
ト列に誘起するのを避けるのに充分安定な相対的ヘッド
対ディスク速度を保持しない。生じた位置決め誤差及び
ビット時間偏移誤差は特にビデオ情報の品質低下なしに
、放送品質ビデオ・データを充分処理するのに必要な高
データ・ビット速度、即ち１１７ ＭＨｚで有害である
。従って現存する計算機ディスク駆動器の設計の機械的
Ｍｔ３度を利用するため、ここに記載されている装置に
は、計算機ディスク駆動器の信頼性ある設計を変更する
よりも、データビット列に誘起される何らかの受入れ難
い時間偏移誤差を除去するため、交流モータ用位置サー
ボ及び時間軸補正回路が設けられている。
使用されている現在の装置は計算機データ処理のために
特別に設計され製造された信幀性の高い（変形の少ない
）ディスク駆動器を採用している。不幸にも、計算機デ
ィスク駆動器は、かかるディスク駆動器がビデオデータ
を処理するため現在の装置に使用される時、その駆動器
におけるディスク・パック・スピンドルはサーボがかけ
られず、その代り相対的に不安定なライン電圧が与えら
れる普通の３相交流モータによって駆動され、そのディ
スク・バックの回転位置は外部基準に関し制御可能では
ないので、許容し酔いビット時間偏移誤差をデータビッ
ト列に誘起するのを避けるのに充分安定な相対的ヘッド
対ディスク速度を保持しない。生じた位置決め誤差及び
ビット時間偏移誤差は特にビデオ情報の品質低下なしに
、放送品質ビデオ・データを充分処理するのに必要な高
データ・ビット速度、即ち１１７ ＭＨｚで有害である
。従って現存する計算機ディスク駆動器の設計の機械的
Ｍｔ３度を利用するため、ここに記載されている装置に
は、計算機ディスク駆動器の信頼性ある設計を変更する
よりも、データビット列に誘起される何らかの受入れ難
い時間偏移誤差を除去するため、交流モータ用位置サー
ボ及び時間軸補正回路が設けられている。
上述したように、受信データビット列が時間軸補正され
る前に、各チャンネル符号化データビット列は元のＮ）
ＬＺ−Ｌディジタル・７オームに復調される。このため
、第４６Ａ及び４６Ｂにおいて、データデコーダ及び時
間軸補正回路１００は名データ・ビット・ラインに対し
て、データ選択スイッチ１２８に結合された１対の入力
端子５２６を有するチャンネルデコーダ回路部分５２５
を有する。（チャンネル符号化データを受信する第９Ａ
及び９Ｂｏ図は第４５Ｅ図−Ｉに示すパルス５１５及び
４８９のようなチャンネル符号化変移関連パルスの形態
をなしている。）１対の入力端子５２６は、データ選択
スイッチ１２Ｂ（第９Ｂ図）を通過した後で、伝送ライ
ン母線１５４に含まれる伝送ライン対から受信される１
対の相補的変移関連パルスにおける共通モード雑音を拒
絶するように接続された差動増幅器ライン受信回路５２
７に結合されている。更に、差動増幅器ライン受信回路
５２７は相補的置換関連パルスの名伝送対から単一の変
移関連パルスを再発生するので再発生パルスは原初的に
ビデオＮＲＺ−Ｌデータを符号化するために逆折された
チャンネルコードのコード規則によシ、正しく位置決め
可能な充分に定義された前縁を有する。特に差動増幅器
ライン受信回路５２７は受信相補パルスの前後縁のレベ
ルが同一である時に生じる前後縁を有する単一再発生変
移パルスを与える。このようにして伝送相補パルスの縁
を検査することによって、全ての再発生パルスの前縁は
チャンネル符号化規則により適正に位置決めされる。な
ぜなら、同一極性、即ち名対の相補的パルスの正及び負
の縁が各再生変移関連パルスの前縁の発生を規定する丸
めに採用されているからである。変移関連パルスを復調
回路５２５に送る伝送チャンネルは同じパルス縁を同一
にならしめるので、そのパルス縁に誘起される如何なる
時間歪みも変移関連パルスの再発生に効果はない。
る前に、各チャンネル符号化データビット列は元のＮ）
ＬＺ−Ｌディジタル・７オームに復調される。このため
、第４６Ａ及び４６Ｂにおいて、データデコーダ及び時
間軸補正回路１００は名データ・ビット・ラインに対し
て、データ選択スイッチ１２８に結合された１対の入力
端子５２６を有するチャンネルデコーダ回路部分５２５
を有する。（チャンネル符号化データを受信する第９Ａ
及び９Ｂｏ図は第４５Ｅ図−Ｉに示すパルス５１５及び
４８９のようなチャンネル符号化変移関連パルスの形態
をなしている。）１対の入力端子５２６は、データ選択
スイッチ１２Ｂ（第９Ｂ図）を通過した後で、伝送ライ
ン母線１５４に含まれる伝送ライン対から受信される１
対の相補的変移関連パルスにおける共通モード雑音を拒
絶するように接続された差動増幅器ライン受信回路５２
７に結合されている。更に、差動増幅器ライン受信回路
５２７は相補的置換関連パルスの名伝送対から単一の変
移関連パルスを再発生するので再発生パルスは原初的に
ビデオＮＲＺ−Ｌデータを符号化するために逆折された
チャンネルコードのコード規則によシ、正しく位置決め
可能な充分に定義された前縁を有する。特に差動増幅器
ライン受信回路５２７は受信相補パルスの前後縁のレベ
ルが同一である時に生じる前後縁を有する単一再発生変
移パルスを与える。このようにして伝送相補パルスの縁
を検査することによって、全ての再発生パルスの前縁は
チャンネル符号化規則により適正に位置決めされる。な
ぜなら、同一極性、即ち名対の相補的パルスの正及び負
の縁が各再生変移関連パルスの前縁の発生を規定する丸
めに採用されているからである。変移関連パルスを復調
回路５２５に送る伝送チャンネルは同じパルス縁を同一
にならしめるので、そのパルス縁に誘起される如何なる
時間歪みも変移関連パルスの再発生に効果はない。
変移関連パルスの再発生に綬いて、これらのパルスは再
発生パルスの各発生時にワンショット・マルチバイプレ
ーｊｌ ５２９をクロックするためライン５２８を介し
て結合され、規定された前縁を使用してクロッキングを
行なう。ワンショット・マルチバイブレータ５２９は急
速にその安定普通状態からその準安定普通状態に切換え
られ、遷移関連パルスの正確に規定された前縁を与える
。ワンショット・マルチバイブレータ５２９ｔ’１２つ
のフリップ７０ツグ５３１による割算のクロック入力に
延長しているライン５３０ａに接続されたその出力の一
つを有する。各再発生遷移関連パルスの発生により、フ
リラグフロップ５３１は再生パルスの前縁によって急速
にその２つの安定導通状態間で切換えられ、それによっ
て後述するよりにパルス状チャンネル符号化データをデ
ータの連続的復調用レベル形式に、更に元のＮＬＺ−Ｌ
ディジタル形式に変換する。
発生パルスの各発生時にワンショット・マルチバイプレ
ーｊｌ ５２９をクロックするためライン５２８を介し
て結合され、規定された前縁を使用してクロッキングを
行なう。ワンショット・マルチバイブレータ５２９は急
速にその安定普通状態からその準安定普通状態に切換え
られ、遷移関連パルスの正確に規定された前縁を与える
。ワンショット・マルチバイブレータ５２９ｔ’１２つ
のフリップ７０ツグ５３１による割算のクロック入力に
延長しているライン５３０ａに接続されたその出力の一
つを有する。各再発生遷移関連パルスの発生により、フ
リラグフロップ５３１は再生パルスの前縁によって急速
にその２つの安定導通状態間で切換えられ、それによっ
て後述するよりにパルス状チャンネル符号化データをデ
ータの連続的復調用レベル形式に、更に元のＮＬＺ−Ｌ
ディジタル形式に変換する。
ワンショット・マルチバイブレータ５２９はライン５３
０ａ及び５３０ｂ上にチャンネル符号化データの相補出
力を与える。その相補出力は、受信データを復調するデ
ータ復調回路によシ出カライン５５５．５３４上に６個
の相補ＳＯクロック信号を発生する６８０クロック発生
器５３２に結合される。そのクロック発生器は作動的に
関連した位相検出器５３５によって、チャンネル符号化
データにより搬送されたデータクロックの位相にロック
された６ＳＣ１！圧制御発振器５３７を有する。ライン
５３０ａ及び５３０ｂ上のワンショット・マルチバイブ
レータ５２９による相補遷移関連パルス出力は、６８Ｃ
％。
０ａ及び５３０ｂ上にチャンネル符号化データの相補出
力を与える。その相補出力は、受信データを復調するデ
ータ復調回路によシ出カライン５５５．５３４上に６個
の相補ＳＯクロック信号を発生する６８０クロック発生
器５３２に結合される。そのクロック発生器は作動的に
関連した位相検出器５３５によって、チャンネル符号化
データにより搬送されたデータクロックの位相にロック
された６ＳＣ１！圧制御発振器５３７を有する。ライン
５３０ａ及び５３０ｂ上のワンショット・マルチバイブ
レータ５２９による相補遷移関連パルス出力は、６８Ｃ
％。
圧制御発振器５３７の制御入力に結合されたライン５３
６上に出力を有する位相検出器５３５の入力に結合され
ている。位相検出器５５５は受信及び再発生遷移関連デ
ータパルスに関して発振器５３７によって与えられる６
８Ｃクロツクの位相を検査し、位相誤差平滑化コンデン
サ５３８を介して上記発振器に誤差補正信号を与える。
６上に出力を有する位相検出器５３５の入力に結合され
ている。位相検出器５５５は受信及び再発生遷移関連デ
ータパルスに関して発振器５３７によって与えられる６
８Ｃクロツクの位相を検査し、位相誤差平滑化コンデン
サ５３８を介して上記発振器に誤差補正信号を与える。
受信データの位相変化により位相検出器５３５はコンデ
ンサ５３８の平均電圧レベルを対応する量だけ変化させ
、これによシミ圧制御発振器５３７によって与えられる
６ＳＣクロツクの位相を、チャンネル符号化データにお
いて搬送されるクロックに対して調節せしめられる。
ンサ５３８の平均電圧レベルを対応する量だけ変化させ
、これによシミ圧制御発振器５３７によって与えられる
６ＳＣクロツクの位相を、チャンネル符号化データにお
いて搬送されるクロックに対して調節せしめられる。
位相検出動作は１対の適合した電流源５４０゜５４１に
よって行なわれ、＠電流源は誤差平均化コンデンサ５３
８に結合でれ九２イン５３６に夫々接続された出力ライ
ン５４２及び５４３を有する。遷移関連データパルスの
不存在下で、ワンショット・マルチバイブレータ５２９
から延長しているライン５５０ｂは高いレベルで、電流
源５４１を可能化する。
よって行なわれ、＠電流源は誤差平均化コンデンサ５３
８に結合でれ九２イン５３６に夫々接続された出力ライ
ン５４２及び５４３を有する。遷移関連データパルスの
不存在下で、ワンショット・マルチバイブレータ５２９
から延長しているライン５５０ｂは高いレベルで、電流
源５４１を可能化する。
電流源５４１の出力で電流スイッチ５４５を形成する各
差動トランジスタ対のベース電極が接地されるので、電
流源５４１によって発生される電流は電流スイッチ５４
５によって規定される２つの電流路に等分割される。出
力ライン５４３に接続された電流スイッチ５４５によっ
て規定される通路の電流はライン５３６を流れ、誤差平
滑コンデンサ５３８を、データ列がデコーダ回路５２５
への入力でない時に、電圧制御発振器５５７に公称周波
数および位相で６ＳＣクロツクを発生せしめるレベルに
、充電させる。従ってデコーダ回路５２５の入力にデー
タビット列が不存在でも、６．８０クロツクはその公称
周波数で発生される。これによシ最初データビットが受
信される時のデータクロック及びチャンネル符号化デー
タの複調に対し発振器５３７の急速な同期化を容易なら
しめる。
差動トランジスタ対のベース電極が接地されるので、電
流源５４１によって発生される電流は電流スイッチ５４
５によって規定される２つの電流路に等分割される。出
力ライン５４３に接続された電流スイッチ５４５によっ
て規定される通路の電流はライン５３６を流れ、誤差平
滑コンデンサ５３８を、データ列がデコーダ回路５２５
への入力でない時に、電圧制御発振器５５７に公称周波
数および位相で６ＳＣクロツクを発生せしめるレベルに
、充電させる。従ってデコーダ回路５２５の入力にデー
タビット列が不存在でも、６．８０クロツクはその公称
周波数で発生される。これによシ最初データビットが受
信される時のデータクロック及びチャンネル符号化デー
タの複調に対し発振器５３７の急速な同期化を容易なら
しめる。
遷移関連データパルスが入力ライン５２６に受信される
と、ワンショット・マルチバイブレータは時定数回路５
２９ａによって決まる間隔で、ライン５３０ａに高レベ
ル信号を及びライン５５０ｂに低レベル信号を発生し、
この間隔はここに記載したデコーダ回路では約１７ナノ
秒である。ライン３３０ｂ上の低レベル信号は電流源５
４１を不能化し、それによって電流スイッチ５４５を介
して誤差平滑コンデンサ５３８への充ｔ々流を終了させ
る。しかし、ライン５３０ａ上の高レベル信号は他の電
流源５４０を可能化する。この電流源は差動対としての
回路をなすトランジスタによって形成される電流スイッ
チ５４４の一方５４４ａ及び他方５４４ｂの相対的導通
期間に応じて誤差平滑コンデンサ５５８に充電々流を与
える。電流スイッチの２つの部分５４４ａ及び５４４ｂ
を形成するトランジスタはライン５３５を介して与えら
れる６８Ｃクロツクを受信するように結合された夫々の
ベース電極を有する。
と、ワンショット・マルチバイブレータは時定数回路５
２９ａによって決まる間隔で、ライン５３０ａに高レベ
ル信号を及びライン５５０ｂに低レベル信号を発生し、
この間隔はここに記載したデコーダ回路では約１７ナノ
秒である。ライン３３０ｂ上の低レベル信号は電流源５
４１を不能化し、それによって電流スイッチ５４５を介
して誤差平滑コンデンサ５３８への充ｔ々流を終了させ
る。しかし、ライン５３０ａ上の高レベル信号は他の電
流源５４０を可能化する。この電流源は差動対としての
回路をなすトランジスタによって形成される電流スイッ
チ５４４の一方５４４ａ及び他方５４４ｂの相対的導通
期間に応じて誤差平滑コンデンサ５５８に充電々流を与
える。電流スイッチの２つの部分５４４ａ及び５４４ｂ
を形成するトランジスタはライン５３５を介して与えら
れる６８Ｃクロツクを受信するように結合された夫々の
ベース電極を有する。
そのクロックが低レベルの時、トランジスタ５４４ａは
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数比Ｃ回路が６ＳＣクロツクの低レベルよりも正
である平均電圧レベルでそのベース電極に電圧を保持す
るので、導通せしめられる。結局、電流？Ｒ５４０によ
って与えられる全電流は電流源５４０の出力ライン５４
２に、１つの可能化トランジスタ５４４ｂを介して流れ
る。
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数比Ｃ回路が６ＳＣクロツクの低レベルよりも正
である平均電圧レベルでそのベース電極に電圧を保持す
るので、導通せしめられる。結局、電流？Ｒ５４０によ
って与えられる全電流は電流源５４０の出力ライン５４
２に、１つの可能化トランジスタ５４４ｂを介して流れ
る。
６８Ｃクロツクが高レベルとなると、トランジスタ５４
４ａのペースハトランジスタ５４４ｂのベースよりも正
になる。従って、トランジスタ５４４は可能化され、ト
ランジスタ５４４ｂＦｉ不能化される。
４ａのペースハトランジスタ５４４ｂのベースよりも正
になる。従って、トランジスタ５４４は可能化され、ト
ランジスタ５４４ｂＦｉ不能化される。
これによシ誤差平滑コンデンサ５３８への電流が除去さ
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６８Ｃクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６８Ｃクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５ａａｂＦ！、痔関隔で可能
化され、誤差検出コンデンサ５３８の電圧は正しい位相
の６ＳＣクロツクに対応する平均レベルで保持される。
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６８Ｃクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６８Ｃクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５ａａｂＦ！、痔関隔で可能
化され、誤差検出コンデンサ５３８の電圧は正しい位相
の６ＳＣクロツクに対応する平均レベルで保持される。
受信されたチャンネル符号化データビット列のデータビ
ット速度の何らかの変化は遷移関連パルスの位置を、電
流スイッチ５４４への入力における６８Ｃクロツクの低
から高レベルへの遷移に対して電流源５４０への入力に
おいて変化させる。もしこのことが生じると、電流スイ
ッチ５４４の１つのトランジスタは、電流源５４０が他
のトランジスタより長い間隔で（トランジスタ関連パル
スによって）可能化される期間に可能化され、１つのト
ランジスタはデータビット速度が増大するか減少する〃
１に応じて長い間隔で可能化される。これによりｉ差平
滑コンデンサ５３８に与えられる電流の対応する変化及
びそのコンデンサにおける平均電圧レベルの対応する正
しい変化を生せしめる。上記コンデンサにおける電圧レ
ベル変化は電圧制御発振器５３７の位相及び周波数を、
電流源５４０に与えられるｂ８ｃクロックの低から高レ
ベルへの変化に関して中心にぐる迄、変化せしめられる
。伝送関連パルスの持続期間に関して中心にくるように
調節された６８０クロツクにおける低から高レベルへの
変化を以って電流スイッチの２つの部分は５４４ａ及び
５４４ｂは個々に等間隔で電流源５４０から電流を通過
せしめる。従ってコンデンサ５３８上の平均電圧６８Ｇ
発振器５３７０周波数及び位相を、受信チャンネル符号
化データのデータクロック速度にロックするのに必要と
されるレベルに保持される。
ット速度の何らかの変化は遷移関連パルスの位置を、電
流スイッチ５４４への入力における６８Ｃクロツクの低
から高レベルへの遷移に対して電流源５４０への入力に
おいて変化させる。もしこのことが生じると、電流スイ
ッチ５４４の１つのトランジスタは、電流源５４０が他
のトランジスタより長い間隔で（トランジスタ関連パル
スによって）可能化される期間に可能化され、１つのト
ランジスタはデータビット速度が増大するか減少する〃
１に応じて長い間隔で可能化される。これによりｉ差平
滑コンデンサ５３８に与えられる電流の対応する変化及
びそのコンデンサにおける平均電圧レベルの対応する正
しい変化を生せしめる。上記コンデンサにおける電圧レ
ベル変化は電圧制御発振器５３７の位相及び周波数を、
電流源５４０に与えられるｂ８ｃクロックの低から高レ
ベルへの変化に関して中心にぐる迄、変化せしめられる
。伝送関連パルスの持続期間に関して中心にくるように
調節された６８０クロツクにおける低から高レベルへの
変化を以って電流スイッチの２つの部分は５４４ａ及び
５４４ｂは個々に等間隔で電流源５４０から電流を通過
せしめる。従ってコンデンサ５３８上の平均電圧６８Ｇ
発振器５３７０周波数及び位相を、受信チャンネル符号
化データのデータクロック速度にロックするのに必要と
されるレベルに保持される。
もし６８Ｃ’＠圧制御発振器５５７が受信データをロッ
クするのに失敗するか又はデータが再生チャンネルの１
０ビツトラインの１つに含まれるデコーダ及び時間軸補
正器１００の１つによって受信されないなら、屑波数非
ロック信号は基準クロック発生回路９３に延長している
出力ライン５５０に発生する。再生チャンネルの１０デ
コーダ及び時間軸補正器からの全てのライン５５０Ｆｉ
、１つ又はそれ以上の周波数非ロツク信号が再生チャン
ネルにおいて発生される場合、信号システムインターフ
ェース１１９（第８図の３２Ａ及び３２Ｂ）を介してコ
ンピュータ制御システム９２に周波数非ロツク命令を結
合する基準クロック発生回路９８においてオアをとられ
る。コンピュータ制御システム９２は信号システムイン
ターフェースを介して、要求ステーションへのデータ送
出金阻止するブランキング挿入及びビット消失回路（第
５１Ａ及び５１Ｂ図）にビデオ消失命令を与えることに
よって周波数非ロツク命令に応答する。そのチャンネル
デコーダ５２５において、周波数非ロツク信号は６８Ｃ
の１６サイクルの間データビットを与えるためチャンネ
ルデコーダの失敗を検出することによって発生される。
クするのに失敗するか又はデータが再生チャンネルの１
０ビツトラインの１つに含まれるデコーダ及び時間軸補
正器１００の１つによって受信されないなら、屑波数非
ロック信号は基準クロック発生回路９３に延長している
出力ライン５５０に発生する。再生チャンネルの１０デ
コーダ及び時間軸補正器からの全てのライン５５０Ｆｉ
、１つ又はそれ以上の周波数非ロツク信号が再生チャン
ネルにおいて発生される場合、信号システムインターフ
ェース１１９（第８図の３２Ａ及び３２Ｂ）を介してコ
ンピュータ制御システム９２に周波数非ロツク命令を結
合する基準クロック発生回路９８においてオアをとられ
る。コンピュータ制御システム９２は信号システムイン
ターフェースを介して、要求ステーションへのデータ送
出金阻止するブランキング挿入及びビット消失回路（第
５１Ａ及び５１Ｂ図）にビデオ消失命令を与えることに
よって周波数非ロツク命令に応答する。そのチャンネル
デコーダ５２５において、周波数非ロツク信号は６８Ｃ
の１６サイクルの間データビットを与えるためチャンネ
ルデコーダの失敗を検出することによって発生される。
周波数非ロツク信号は、チャンネルデコーダ５２５が３
８０の４サイクル従って６８Ｃの８サイクルの間隔でデ
ータビットを検出するのに失敗する毎に、ライン５４８
に発生されるクロックパルスを受傷するように結合され
たクロック入力を有する２分割回路５４６によって発生
される。もし第２クロツクパルスが、２分割回路５４６
がナントゲート５４９によってリセットされる前に、ラ
イン５４８上に現れるなら、２分割回ｗ１５４６ ｉｉ
、Ｆイン５５０上に周波数非ロツク信号を発生する。
８０の４サイクル従って６８Ｃの８サイクルの間隔でデ
ータビットを検出するのに失敗する毎に、ライン５４８
に発生されるクロックパルスを受傷するように結合され
たクロック入力を有する２分割回路５４６によって発生
される。もし第２クロツクパルスが、２分割回路５４６
がナントゲート５４９によってリセットされる前に、ラ
イン５４８上に現れるなら、２分割回ｗ１５４６ ｉｉ
、Ｆイン５５０上に周波数非ロツク信号を発生する。
ナントゲート５４９は、発振器５３７によって与えられ
る６８Ｃ’クロツクの低レベルと、遷移関連パルスがチ
ャンネル・デコーダの入力５２６に受信される時に生じ
るライン５３０ｂ上の低レベルとの間に一致がとれる毎
に、２分割回路をリセットする。
る６８Ｃ’クロツクの低レベルと、遷移関連パルスがチ
ャンネル・デコーダの入力５２６に受信される時に生じ
るライン５３０ｂ上の低レベルとの間に一致がとれる毎
に、２分割回路をリセットする。
２分割フリッグ７０ツブ５５１はチャンネル符号化デー
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換し虎後、そのデータは復調回路５２５ａの
入力において２イン５３１ａによって１対のラッテ５５
１及び５５２（第４６Ｂ図〕に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ（１）は
第５５図Ｃの選択スイッチ４８０をＰＯＳ、 １ の位
置にした時エンコーダ９６によって符号化されたデータ
を示し、第４６図Ｂ （２） Ｆｉ遺沢スイッチ４８０
をＰＯＳ、 ２の位置にした際に得られる符号化データ
を示す。そのラッチは発振器５３７によって発生される
６ＳＣクロツクから夫々取出されるφ１及びφ２の５８
Ｃクロツクによってクロックされる。
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換し虎後、そのデータは復調回路５２５ａの
入力において２イン５３１ａによって１対のラッテ５５
１及び５５２（第４６Ｂ図〕に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ（１）は
第５５図Ｃの選択スイッチ４８０をＰＯＳ、 １ の位
置にした時エンコーダ９６によって符号化されたデータ
を示し、第４６図Ｂ （２） Ｆｉ遺沢スイッチ４８０
をＰＯＳ、 ２の位置にした際に得られる符号化データ
を示す。そのラッチは発振器５３７によって発生される
６ＳＣクロツクから夫々取出されるφ１及びφ２の５８
Ｃクロツクによってクロックされる。
ライン５５４上の６ＳＣクロツクは各ナントゲート５５
３ａ及び５５３ｂの一人力に結合される。その各ナント
ゲートの他入力はライン５３４上の６８０クロツクから
２分割７リツグ７０ツブ５５４ａによって発生される相
補的３ＳＣ方形波を受信する。ナントゲートは、２ツチ
５５２及び５５１をクロックするために正のφ１（第４
６Ｅ図−（４））クロックパルス及び正のφ２（第４６
Ｅ図−（３））を出すために入力が低レベルである時、
可能化される。φ１及びφ２クロックパルスは３８０の
半サイクルだけ期間内に変位せしめられる。従ってライ
ン５６１ａ上のチャンネル符号化ＮＲＺ−Ｌデータのレ
ベルがラッチ５５１によってラッチされる時間はそのレ
ベルがラッテ５５２によってラッチされる時間から３Ｓ
Ｃの半サイクル変位せしめられる。両ラッチは排他的オ
アゲー） ５ｓａａの２つの入力に接続されている。
３ａ及び５５３ｂの一人力に結合される。その各ナント
ゲートの他入力はライン５３４上の６８０クロツクから
２分割７リツグ７０ツブ５５４ａによって発生される相
補的３ＳＣ方形波を受信する。ナントゲートは、２ツチ
５５２及び５５１をクロックするために正のφ１（第４
６Ｅ図−（４））クロックパルス及び正のφ２（第４６
Ｅ図−（３））を出すために入力が低レベルである時、
可能化される。φ１及びφ２クロックパルスは３８０の
半サイクルだけ期間内に変位せしめられる。従ってライ
ン５６１ａ上のチャンネル符号化ＮＲＺ−Ｌデータのレ
ベルがラッチ５５１によってラッチされる時間はそのレ
ベルがラッテ５５２によってラッチされる時間から３Ｓ
Ｃの半サイクル変位せしめられる。両ラッチは排他的オ
アゲー） ５ｓａａの２つの入力に接続されている。
排他的オアゲートは、変位されたφ１及びφ２クロック
（第４（ＳＥ図−（７））によってクロックされる時間
の間において、ラッチ５５１及び５５２の入力における
チャンネル符号化Ｎ几Ｚ−Ｌデータのレベルでの状態変
化の発生を検出するように動作する。
（第４（ＳＥ図−（７））によってクロックされる時間
の間において、ラッチ５５１及び５５２の入力における
チャンネル符号化Ｎ几Ｚ−Ｌデータのレベルでの状態変
化の発生を検出するように動作する。
ラッチの入力における状態変化が論理１ビツトを表わし
ているか否かを決めるため、排他的オアゲ−）５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ているか否かを決めるため、排他的オアゲ−）５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ナントゲートの低入力はインバータ５５５ａによってナ
ントゲート５５３ａから結合されている反転φｔ５ｓｃ
パルスを受信する。もしラッチの入力における状態変化
が論理１ビツトを表わすなら、排他的オアゲート５５４
ａの出力は反転されたφｔ３８ｃクロックパルスの発生
時に低レベルにある。ナントゲート５５５は可能化され
、その出力を高レベルとする。ナントゲート５５５の出
力における被検出論理１ビツトパルスの安全なラッチン
グを確保するため、遅延回路５５６は、ナントゲートの
出力がφｔ３８０クロックパルス（第４６Ｅ図−（８）
）より長い間隔で高レベルに保持されるように反転され
たφ１クロックを受信するナンドゲ−） ５５５の入力
に接続される。これによシ次のラッチ５５７はφｔｓｌ
ｅクロックの正の後縁でクロックせしめられて、ナント
ゲート５５５によって与えられる遅延された高レベル（
第４６Ｅ図−（９））をランチする。もし入力データが
ミラー符号化規則によりチャンネル符号化されるなら、
ラッチ５５７の出力はチャンネル復調化Ｎ）ｔ、Ｚ−Ｌ
データである。
ントゲート５５３ａから結合されている反転φｔ５ｓｃ
パルスを受信する。もしラッチの入力における状態変化
が論理１ビツトを表わすなら、排他的オアゲート５５４
ａの出力は反転されたφｔ３８ｃクロックパルスの発生
時に低レベルにある。ナントゲート５５５は可能化され
、その出力を高レベルとする。ナントゲート５５５の出
力における被検出論理１ビツトパルスの安全なラッチン
グを確保するため、遅延回路５５６は、ナントゲートの
出力がφｔ３８０クロックパルス（第４６Ｅ図−（８）
）より長い間隔で高レベルに保持されるように反転され
たφ１クロックを受信するナンドゲ−） ５５５の入力
に接続される。これによシ次のラッチ５５７はφｔｓｌ
ｅクロックの正の後縁でクロックせしめられて、ナント
ゲート５５５によって与えられる遅延された高レベル（
第４６Ｅ図−（９））をランチする。もし入力データが
ミラー符号化規則によりチャンネル符号化されるなら、
ラッチ５５７の出力はチャンネル復調化Ｎ）ｔ、Ｚ−Ｌ
データである。
これは第４６Ｂ図に示すタイミング図で点線によシあら
れされている。しかし第４６Ａ図及び第４６Ｂ図によっ
て示すデコーダにおいては、前記米国特許の符号化規則
により符号化されるデータチャ／ネルの復ｖＲを可能な
らしめる丸めに附加的ランチ５５８が必要とされる。し
かしミラーチャンネルコードに対して、附加的ラッチ５
５８は５ＳＣの１サイクルだけ復調データの出力を遅延
させるだけである。
れされている。しかし第４６Ａ図及び第４６Ｂ図によっ
て示すデコーダにおいては、前記米国特許の符号化規則
により符号化されるデータチャ／ネルの復ｖＲを可能な
らしめる丸めに附加的ランチ５５８が必要とされる。し
かしミラーチャンネルコードに対して、附加的ラッチ５
５８は５ＳＣの１サイクルだけ復調データの出力を遅延
させるだけである。
データがミラー２乗符号化規則によシ符号化される時、
特定の論理１ビツトの関連の遷移が抑制される。もし論
理１ビツト関連遷移が抑制されたら、３８Ｃの１−１／
２サイクルより大きい間隔がデータ遷移が不存在となる
。このことはナントゲート５５３ｂによって与えられる
φ０クロックパルスを受信するように結合されたクロッ
ク入力及び縁検出用排他的オアゲート５５４ａの出力へ
のリセット入力を有するモジュロ−４カウンタ５５９に
よって検出される。排他的オアゲート５５４ａは遷移が
チャンネル符号化データ（第４６Ｅ図−〇〇）において
生じる毎にカウンタ５５９を７リアする丸めリセットパ
ルスを発生する。モジュロ４カウンタ５５９の出力は低
入力においてφａミクロツクパルス受信するアンドゲー
ト５６０の一人力に接続されている。両入力は５ＳＣの
２−１／２ｆイクルの間（第４６Ｅ図−（Ｉｌｌ 、α
２及び（１３）のデータ透移の不存在に対応する、モジ
ュロ−４カウンタがリセットなしでφ１．Ｓ８Ｃクロッ
クパルスを４つカウントした後、３８Ｃの１７２サイク
ルで低レベルである。通常、このことは論理１ビツトが
チャンネル符号化データにおいて抑制されたビットを有
することを意味する。誤差がデータ列に導入されていな
いことを確実にするため、次のナントゲート５６１は、
アンドゲート５６０が被抑制論理１ビツトをあられす低
状態信号を発生する時にラッチ５５８の出力を検査する
。もし２ツテ５５８の被検査出力が低レベルであれば、
論理１ビツトが抑制されたこと及びラッチ５５７の出力
とワイヤード・オアがとられるライン５６２上にナント
ゲート５６１によりパルスを出力する（第４４ＳＥ図−
Ｉ）。第４６Ｅ図の２インＨは、あたかもランチ５５７
の出力とワイヤード・オアがとられていないかの如くナ
ントゲート５６１の状態をあられしている。ナントゲー
ト５６１によって与えられる第２パルス５６３（第４１
５Ｅ図−〇４Ｊ）はφ１３ｓｃクロックによってランチ
５６８にされる時に生じる。
特定の論理１ビツトの関連の遷移が抑制される。もし論
理１ビツト関連遷移が抑制されたら、３８Ｃの１−１／
２サイクルより大きい間隔がデータ遷移が不存在となる
。このことはナントゲート５５３ｂによって与えられる
φ０クロックパルスを受信するように結合されたクロッ
ク入力及び縁検出用排他的オアゲート５５４ａの出力へ
のリセット入力を有するモジュロ−４カウンタ５５９に
よって検出される。排他的オアゲート５５４ａは遷移が
チャンネル符号化データ（第４６Ｅ図−〇〇）において
生じる毎にカウンタ５５９を７リアする丸めリセットパ
ルスを発生する。モジュロ４カウンタ５５９の出力は低
入力においてφａミクロツクパルス受信するアンドゲー
ト５６０の一人力に接続されている。両入力は５ＳＣの
２−１／２ｆイクルの間（第４６Ｅ図−（Ｉｌｌ 、α
２及び（１３）のデータ透移の不存在に対応する、モジ
ュロ−４カウンタがリセットなしでφ１．Ｓ８Ｃクロッ
クパルスを４つカウントした後、３８Ｃの１７２サイク
ルで低レベルである。通常、このことは論理１ビツトが
チャンネル符号化データにおいて抑制されたビットを有
することを意味する。誤差がデータ列に導入されていな
いことを確実にするため、次のナントゲート５６１は、
アンドゲート５６０が被抑制論理１ビツトをあられす低
状態信号を発生する時にラッチ５５８の出力を検査する
。もし２ツテ５５８の被検査出力が低レベルであれば、
論理１ビツトが抑制されたこと及びラッチ５５７の出力
とワイヤード・オアがとられるライン５６２上にナント
ゲート５６１によりパルスを出力する（第４４ＳＥ図−
Ｉ）。第４６Ｅ図の２インＨは、あたかもランチ５５７
の出力とワイヤード・オアがとられていないかの如くナ
ントゲート５６１の状態をあられしている。ナントゲー
ト５６１によって与えられる第２パルス５６３（第４１
５Ｅ図−〇４Ｊ）はφ１３ｓｃクロックによってランチ
５６８にされる時に生じる。
このことはラッチ５５８の出力が低レベルに戻ることを
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復調Ｎ凡Ｚ−Ｌデータ（第４６Ｅ図−
住９）に挿入する。データトラックビットラインにおい
て、被復調データはライン５６６によってデータ・トラ
ック・インタフェース１２Ｑ（第８図）に接続される。
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復調Ｎ凡Ｚ−Ｌデータ（第４６Ｅ図−
住９）に挿入する。データトラックビットラインにおい
て、被復調データはライン５６６によってデータ・トラ
ック・インタフェース１２Ｑ（第８図）に接続される。
ライン５７４及び１Ｄ上に７リツプ７０ツブ５５４ａに
よって発生される被復調データクロック又は第１シフト
レジスタ及び同期語検出回路５７２からの同期語はデー
タトラック・インターフェースに結合される。
よって発生される被復調データクロック又は第１シフト
レジスタ及び同期語検出回路５７２からの同期語はデー
タトラック・インターフェースに結合される。
もしフリラグフロッグ５３４ａによって与えられる３Ｓ
Ｃ復調クロツクの位相が不正確なら、ワンショット・マ
ルチバイブレータ５３４ｂはライン５５４上の６８０ク
ロツクとライン５６４上のパルスとの一般によって可能
化される。このパルスは、ラインＩＤが回路５７２の同
期語検出器部分によって最初に検出される前に５ＳＣの
５サイクルで発生され、もしその時、被復調データのレ
ベルが低ければ、従って不正確である。カウンタ５９０
（第１５Ａ及び４６Ｃ図）＃′１３８Ｃ被復調データク
ロックを受信し、後述の如くライン５９１上にＨ／２の
速度でカウントパルスの前端、指定された進みＥＯＣパ
ルスを発生する。通常間隔がカウントパルスの前端発生
時に生じる同期語間隔の周知のデータビットパターンの
ため、被検出データレベルは、復調が正しく行なわれて
いるか否かを決めるため回路５７２のシフトレジスタ部
分で検出できる。ゲート回路５９２け、６ＳＣの１サイ
クルの間フリップ７０ツブ５５４ａのクロック入力にお
いて非可能化信号を発生するためワンショット・マルチ
バイブレータ５３４ｂを可能化する被検査復調データレ
ベルが低い時、ライン５６４にパルスを出す。このこと
は５ＳＣの１／２サイクルだけφ１及びφ２クロックの
位相でシフトを生じるので、チャンネル符号化ＮＲＺ−
Ｌデータの正しい復調のために正しい位相を確立する。
Ｃ復調クロツクの位相が不正確なら、ワンショット・マ
ルチバイブレータ５３４ｂはライン５５４上の６８０ク
ロツクとライン５６４上のパルスとの一般によって可能
化される。このパルスは、ラインＩＤが回路５７２の同
期語検出器部分によって最初に検出される前に５ＳＣの
５サイクルで発生され、もしその時、被復調データのレ
ベルが低ければ、従って不正確である。カウンタ５９０
（第１５Ａ及び４６Ｃ図）＃′１３８Ｃ被復調データク
ロックを受信し、後述の如くライン５９１上にＨ／２の
速度でカウントパルスの前端、指定された進みＥＯＣパ
ルスを発生する。通常間隔がカウントパルスの前端発生
時に生じる同期語間隔の周知のデータビットパターンの
ため、被検出データレベルは、復調が正しく行なわれて
いるか否かを決めるため回路５７２のシフトレジスタ部
分で検出できる。ゲート回路５９２け、６ＳＣの１サイ
クルの間フリップ７０ツブ５５４ａのクロック入力にお
いて非可能化信号を発生するためワンショット・マルチ
バイブレータ５３４ｂを可能化する被検査復調データレ
ベルが低い時、ライン５６４にパルスを出す。このこと
は５ＳＣの１／２サイクルだけφ１及びφ２クロックの
位相でシフトを生じるので、チャンネル符号化ＮＲＺ−
Ｌデータの正しい復調のために正しい位相を確立する。
再生動作時に、デコーダ回路５２５の出力ライン５６６
において発生されるチャンネル符号化ＮＲＺ−Ｌデータ
の各ビット列は前述したようにビット時間変位誤差の形
式での時間軸誤差を含む。更に８信の並列ビットのディ
ジタル化ビディオ及びもし含まれているなら１個のパリ
ティビットからなる９デ一タビツト列に、ビットライン
からビットラインへの、即ちスキュー時間変位誤差が現
れる。これら時間変位誤差をＮ几Ｚ−Ｌデータから除去
するため、時間軸補佐器５６５は各データビット列に設
けられておシ、Ｎｌ（、Ｚ−Ｌデータが通過する可変遅
延手段を電気的に調整することによってかかる誤差を補
正する。各時間軸補正器は全てのビデオデータ及びパリ
ティビットライン中のデータビット速度が再生チャンネ
ル９１に対する基準クロック発生器９８によって与えら
れる基準３８Ｃに関して周波数及び位相がコヒーレント
であるように受信データを処理する回路を含んでいる。
において発生されるチャンネル符号化ＮＲＺ−Ｌデータ
の各ビット列は前述したようにビット時間変位誤差の形
式での時間軸誤差を含む。更に８信の並列ビットのディ
ジタル化ビディオ及びもし含まれているなら１個のパリ
ティビットからなる９デ一タビツト列に、ビットライン
からビットラインへの、即ちスキュー時間変位誤差が現
れる。これら時間変位誤差をＮ几Ｚ−Ｌデータから除去
するため、時間軸補佐器５６５は各データビット列に設
けられておシ、Ｎｌ（、Ｚ−Ｌデータが通過する可変遅
延手段を電気的に調整することによってかかる誤差を補
正する。各時間軸補正器は全てのビデオデータ及びパリ
ティビットライン中のデータビット速度が再生チャンネ
ル９１に対する基準クロック発生器９８によって与えら
れる基準３８Ｃに関して周波数及び位相がコヒーレント
であるように受信データを処理する回路を含んでいる。
更に各時間軸補正器５６５ Ｆｉ再生チャンネルの基準
クロック発生５９Ｂによって与えられる共通の再限定さ
れた７基準に関してデータビットライン中のデータビッ
トを配列する。これらの組合せ機能の結果、９ビツトラ
インにおけるデータビット間の相対時間変位誤差は除去
され、ラインから２インへの、即ちスキュー誤差、即ち
接続された１ビツトライン内でビット時間誤差が除去さ
れる。しかしながら、先に述べたように、再限定された
Ｈ７′２信号は、８Ｇの特定の位相と同期され、従って
再生されたビデオデータの処理に用いられる間は、リフ
ァレンスＨ同期に関して無変化ではない。この之め、Ｖ
２２信をタイムベースコレクタ５６５で用いると、ビデ
オデータの画像フレームを交互に再生するためにタイム
ベース修正器によって出力されるビデオデータ内の同期
語を課って位置付けしてしまり。
クロック発生５９Ｂによって与えられる共通の再限定さ
れた７基準に関してデータビットライン中のデータビッ
トを配列する。これらの組合せ機能の結果、９ビツトラ
インにおけるデータビット間の相対時間変位誤差は除去
され、ラインから２インへの、即ちスキュー誤差、即ち
接続された１ビツトライン内でビット時間誤差が除去さ
れる。しかしながら、先に述べたように、再限定された
Ｈ７′２信号は、８Ｇの特定の位相と同期され、従って
再生されたビデオデータの処理に用いられる間は、リフ
ァレンスＨ同期に関して無変化ではない。この之め、Ｖ
２２信をタイムベースコレクタ５６５で用いると、ビデ
オデータの画像フレームを交互に再生するためにタイム
ベース修正器によって出力されるビデオデータ内の同期
語を課って位置付けしてしまり。
各データビットラインに含まれている時間軸補正器５６
５の動作は第１５人図に示されるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明される。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、４６Ｃ及び４６Ｄ図罠示される。デコーダ５
２５からライン５６６を介して受信される名データビッ
トラインにおける被復調データは全てのデータビットラ
インに共通な周期に発生する時間基準を使用することに
よって他のデータビットラインと独立に時間軸補正され
、データを符号化するために使用されるより高い速度の
クロックの周波数及び位相にもとづいて規定される。上
述のようなビデオ記録、再生装置において上述したよう
な水平ブランキング間隔における各データビット列に同
期的に挿入される同期的に発生する同期語から取り出さ
れた水平ライン関連の１３６５倍〕の周波数及び位相で
規定され、周期的に生じるメイミ／グ基準のために利用
可能である。
５の動作は第１５人図に示されるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明される。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、４６Ｃ及び４６Ｄ図罠示される。デコーダ５
２５からライン５６６を介して受信される名データビッ
トラインにおける被復調データは全てのデータビットラ
インに共通な周期に発生する時間基準を使用することに
よって他のデータビットラインと独立に時間軸補正され
、データを符号化するために使用されるより高い速度の
クロックの周波数及び位相にもとづいて規定される。上
述のようなビデオ記録、再生装置において上述したよう
な水平ブランキング間隔における各データビット列に同
期的に挿入される同期的に発生する同期語から取り出さ
れた水平ライン関連の１３６５倍〕の周波数及び位相で
規定され、周期的に生じるメイミ／グ基準のために利用
可能である。
被再生チャンネル復号データ内４データ正を行なうため
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準５８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９日（第９図Ａ）によって発生される共通安定基準５
ＳＣクロツクによってクロックされ、これによシデータ
を安定クロック信号にあわせる。図示の実施例において
多重ボートシフトレジスタ５６８はチャンネルデコーダ
５２５によってライン５７４上に与えられる被復ｆｉ＠
５８Ｃデータクロックされる書込みアドレス５６９によ
ｐ決まるアドレスに書込まれて九データを有することに
よって再時間調整を行なう。そのデータはライン５７１
上に与えられる基準３８０クロツクによってクロックさ
れる読出しアドレス５７０制御によりレジスタ５６８か
ら読み出される。９データビツトラインにおける位相器
読出しアドレス発生器５７０は同じ基準３ＳＣクロツク
によってクロックされるので、全てのデータビットライ
ンのデータはＮＴＳＣテレビジョン信号榛準に対しては
１αｙＭＨｒｒｓる所望の安定ｚ３ｓｃ基準クロックに
対して再時間調整される。
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準５８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９日（第９図Ａ）によって発生される共通安定基準５
ＳＣクロツクによってクロックされ、これによシデータ
を安定クロック信号にあわせる。図示の実施例において
多重ボートシフトレジスタ５６８はチャンネルデコーダ
５２５によってライン５７４上に与えられる被復ｆｉ＠
５８Ｃデータクロックされる書込みアドレス５６９によ
ｐ決まるアドレスに書込まれて九データを有することに
よって再時間調整を行なう。そのデータはライン５７１
上に与えられる基準３８０クロツクによってクロックさ
れる読出しアドレス５７０制御によりレジスタ５６８か
ら読み出される。９データビツトラインにおける位相器
読出しアドレス発生器５７０は同じ基準３ＳＣクロツク
によってクロックされるので、全てのデータビットライ
ンのデータはＮＴＳＣテレビジョン信号榛準に対しては
１αｙＭＨｒｒｓる所望の安定ｚ３ｓｃ基準クロックに
対して再時間調整される。
読出し書込みアドレス発生器５６９及び５７０は同期語
が受信復調データにおいて検出される毎に４アドレス′
Ｉｅけ続出しアドレスに先立つスタート書込みアドレス
を以って夫々のスタートアドレスに修正されるデータに
含まれる同期語によってプリセット及びリセットされる
。ｆｊｌｃｌのレジスタ及び同期語検出回路５７２によ
って、同期語が受信された復号データ内に検出される毎
にリセット信号が発生され、リードアドレス発生器をリ
セットするために供給される。ライン５６６上の被復調
データは回Ｍ５７２に含まれている７ビツトシフトレジ
スタに入シ回路５７２の同期語検出回路を形成する論理
回路によって７ビツトワードパターンの発生が検査され
る。シフトレジスタを通った後、そのデータはクロック
されて、多重ボートシフトレジスタ５６８に入る。レジ
スタ５６８は８ビツトの容量を有しており、そのアドレ
スでのデータの書込みに続く４つの５８Ｃｆイクルだけ
最初にアドレスを続出すように作動する。書込みアドレ
ス発生器は３８Ｃデータクロツクによってクロックされ
、読出しアドレス発生器は基準３ＳＣクロツクによって
クロックされるので、受信データにおけるデータビット
変位誤差はアドレスが読み出される時間に対してａｄア
ドレスがそこ罠書込まれたデータを有する時間を変える
。ａｎアドレスにおける書込みデータとそのアドレスか
らの読出しデータ間にこの時間変化は安定な３８０基準
に対して再時間調整されている受信データを生じる。更
に位相器５６７Ｆｉたとえ同期語が第１同期語検出器５
７２にそって検出されなくても、レジスタ５６８の記憶
容量を越えている先行していない大きな時間変位誤差が
生じていない限り、安定な３８Ｃ基準に対して受信デー
タを適切に再時間調整する。九とえ大きな時間ずれエラ
ーが起きても、位相器５６７から出力されるビデオデー
タは、正しくない位相位置にらるとしても、適切な基準
３８Ｃの比率にある。
が受信復調データにおいて検出される毎に４アドレス′
Ｉｅけ続出しアドレスに先立つスタート書込みアドレス
を以って夫々のスタートアドレスに修正されるデータに
含まれる同期語によってプリセット及びリセットされる
。ｆｊｌｃｌのレジスタ及び同期語検出回路５７２によ
って、同期語が受信された復号データ内に検出される毎
にリセット信号が発生され、リードアドレス発生器をリ
セットするために供給される。ライン５６６上の被復調
データは回Ｍ５７２に含まれている７ビツトシフトレジ
スタに入シ回路５７２の同期語検出回路を形成する論理
回路によって７ビツトワードパターンの発生が検査され
る。シフトレジスタを通った後、そのデータはクロック
されて、多重ボートシフトレジスタ５６８に入る。レジ
スタ５６８は８ビツトの容量を有しており、そのアドレ
スでのデータの書込みに続く４つの５８Ｃｆイクルだけ
最初にアドレスを続出すように作動する。書込みアドレ
ス発生器は３８Ｃデータクロツクによってクロックされ
、読出しアドレス発生器は基準３ＳＣクロツクによって
クロックされるので、受信データにおけるデータビット
変位誤差はアドレスが読み出される時間に対してａｄア
ドレスがそこ罠書込まれたデータを有する時間を変える
。ａｎアドレスにおける書込みデータとそのアドレスか
らの読出しデータ間にこの時間変化は安定な３８０基準
に対して再時間調整されている受信データを生じる。更
に位相器５６７Ｆｉたとえ同期語が第１同期語検出器５
７２にそって検出されなくても、レジスタ５６８の記憶
容量を越えている先行していない大きな時間変位誤差が
生じていない限り、安定な３８Ｃ基準に対して受信デー
タを適切に再時間調整する。九とえ大きな時間ずれエラ
ーが起きても、位相器５６７から出力されるビデオデー
タは、正しくない位相位置にらるとしても、適切な基準
３８Ｃの比率にある。
同期語検出器５７２は同期語が復号された信号内に検出
される毎に第１の入力をゲート回路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、＠５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化てれる。この
発生器はライン５７４上の３８０データクロツクによっ
てクロックされる１３６４分の１分割カウンタ５９０に
よυ可能化される。発生器６００は第１同期語検出回路
５７２（第１５Ｂ図−αＧ）での予定される同期語発生
に先立つカウンタ５９０の３カウントによって出される
進められライン５９１上にあるＢＯＧパルス（第１５Ｂ
図−（２））によって開始される同期語検出可能化パル
スをライン６０１（第１５Ｂ図−（３））に発生する。
される毎に第１の入力をゲート回路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、＠５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化てれる。この
発生器はライン５７４上の３８０データクロツクによっ
てクロックされる１３６４分の１分割カウンタ５９０に
よυ可能化される。発生器６００は第１同期語検出回路
５７２（第１５Ｂ図−αＧ）での予定される同期語発生
に先立つカウンタ５９０の３カウントによって出される
進められライン５９１上にあるＢＯＧパルス（第１５Ｂ
図−（２））によって開始される同期語検出可能化パル
スをライン６０１（第１５Ｂ図−（３））に発生する。
この進みＥＯＣパルスもライン５９１を介してゲート回
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
レベル及び、復号されたデータクロックの位相を決定す
る。第２同期語検出器５７５による同期語の検出時に、
リセット信号はライン６０８を介して発生器６００に供
給される。このリセット信号は、カウンタ５９０が１５
カウントに達する前に、ライン６０１上の可能化パルス
を終端する。カウンタ５９０上のカウンタ部分１５は、
もし同期語が検出器５７５によって検出されないと可能
化パルスをＢ端する。シフトレジスタ６０４は進んだＥ
ＯＣリセットパルス（第１５図Ｃ（２）及び（５）７Ｃ
ｉ？いて第３の６８０クロツクパルスが起こった際に線
６１０を介して自動ＥＯＣリセットパルスをカウンタ５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５１’：Ｉ’ ３８Ｃの±１サイクルの量だけ連
続的な同期語発生の時間変化に、同期語可能化パルスを
追従させる。
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
レベル及び、復号されたデータクロックの位相を決定す
る。第２同期語検出器５７５による同期語の検出時に、
リセット信号はライン６０８を介して発生器６００に供
給される。このリセット信号は、カウンタ５９０が１５
カウントに達する前に、ライン６０１上の可能化パルス
を終端する。カウンタ５９０上のカウンタ部分１５は、
もし同期語が検出器５７５によって検出されないと可能
化パルスをＢ端する。シフトレジスタ６０４は進んだＥ
ＯＣリセットパルス（第１５図Ｃ（２）及び（５）７Ｃ
ｉ？いて第３の６８０クロツクパルスが起こった際に線
６１０を介して自動ＥＯＣリセットパルスをカウンタ５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５１’：Ｉ’ ３８Ｃの±１サイクルの量だけ連
続的な同期語発生の時間変化に、同期語可能化パルスを
追従させる。
パルス発生ｆｉ＃６０５は同時に７７トレジスタ６０４
の５つの出力を試験し、ゲート波形（第１５図Ｂ（４１
）を発生する。このゲート波形は、シフトレジスタ６０
４によって発生された自動ＥＯＣリセットパルスの発生
後１クロックタイム以内に同期語イネーブルパルスが発
生した時数パルスにカウンタのリセットをさせないよう
にする。同期語から取り出されたリセット可能化パルス
が自動ＢＯＣＩＪセットパルスの前に１カウントに達す
ると、カウンタ５９０はリセットされない（第１５Ｂ図
−（４）及び（８））。もシリセット可能化パルスがＥ
ＯＣリセットパルスの発生後に１カウントを与えられる
と、カウント５９０ ｆｉ再びリセットされない（パル
ス発生器６０５によって供給されたゲート波形の第２の
正パルスとの一致）。もし同期語が同期語可能化パルス
の間隔の量検出されないと、カウンタ５９０は連続的に
シフトレジスタ６０４とライン６１０（第１５図Ｂ（５
））を介して自らをリセットする。これによって、発生
器６００ Ｖｉメモリとして、同期語がシフトレジスタ
６０４及びライン６１０によシ検出されるまで、同期語
可能化パルスを発生する時点についての情報を保持する
。検出された同期語が発生器６０５、ナントゲート６１
２によって与えられる正ゲート波形（第１５Ｂ図−（４
））と一致しない限り、カウンタ５９０をリセットする
ため同期語をライ／６１３上にくるように可能化される
。
の５つの出力を試験し、ゲート波形（第１５図Ｂ（４１
）を発生する。このゲート波形は、シフトレジスタ６０
４によって発生された自動ＥＯＣリセットパルスの発生
後１クロックタイム以内に同期語イネーブルパルスが発
生した時数パルスにカウンタのリセットをさせないよう
にする。同期語から取り出されたリセット可能化パルス
が自動ＢＯＣＩＪセットパルスの前に１カウントに達す
ると、カウンタ５９０はリセットされない（第１５Ｂ図
−（４）及び（８））。もシリセット可能化パルスがＥ
ＯＣリセットパルスの発生後に１カウントを与えられる
と、カウント５９０ ｆｉ再びリセットされない（パル
ス発生器６０５によって供給されたゲート波形の第２の
正パルスとの一致）。もし同期語が同期語可能化パルス
の間隔の量検出されないと、カウンタ５９０は連続的に
シフトレジスタ６０４とライン６１０（第１５図Ｂ（５
））を介して自らをリセットする。これによって、発生
器６００ Ｖｉメモリとして、同期語がシフトレジスタ
６０４及びライン６１０によシ検出されるまで、同期語
可能化パルスを発生する時点についての情報を保持する
。検出された同期語が発生器６０５、ナントゲート６１
２によって与えられる正ゲート波形（第１５Ｂ図−（４
））と一致しない限り、カウンタ５９０をリセットする
ため同期語をライ／６１３上にくるように可能化される
。
ライン６０６上の垂直ブランキング信号（第１５Ｂ図−
（ＩＪ ） Ｆｉ発生器６００に対するゲート６１１の
結合クロックを不能化することによって同期語可能化パ
ルス発生器６００を１０ケの水平ラインの間隔の間可能
化状態におき、更にカウンタ５９０のカウント１５位置
の結合クロックを防止するように結合される。このこと
によシ復号／時間軸補正回路を同期検出器５７２及び５
７５中にロックして同期語時間に可能化せしめ、適当な
製作のために同期語５゛６日及び誤差ゲート５８２をセ
ットする。
（ＩＪ ） Ｆｉ発生器６００に対するゲート６１１の
結合クロックを不能化することによって同期語可能化パ
ルス発生器６００を１０ケの水平ラインの間隔の間可能
化状態におき、更にカウンタ５９０のカウント１５位置
の結合クロックを防止するように結合される。このこと
によシ復号／時間軸補正回路を同期検出器５７２及び５
７５中にロックして同期語時間に可能化せしめ、適当な
製作のために同期語５゛６日及び誤差ゲート５８２をセ
ットする。
そのデータは５８０基鵡クロツクを以って多重ボートシ
フトレジスタ５６８から第２同期語検出回路５７５（第
４６Ｂ図）のシフトレジスタ部分に読み出される。その
シフトレジスタ部分は直−並列変換器５７７のデータ入
力に結合された３つの出力ラインを有する。基準クロッ
ク発生器９８によってライン５７８上に発生された多重
クロックＦｉ８Ｃ速度で、３データビツトセルのブロッ
ク中のデータを、回路５７５のシフトレジスタ部分から
変換器５７７に、ＳＣの１サイクルの間隔の間、ラッチ
する。シリアル−パラレル変換器の内容はＳＣの各サイ
クル毎に次のＲＡＭ ５７５’に送られる変換器５７７
の３出カライン５８０はＲＡＭ ５７９の入力に延長し
ている。最終時間軸補正はＲＡＭ５７９ において行な
われ、その書込みアドレス発生器６１４は、ＲＡＭの入
力におけるデータ速度がｓｃ’ｔ’あるが、復調データ
が３ＳＣにおいてであるので、基準ＳＣでクロックされ
る。
フトレジスタ５６８から第２同期語検出回路５７５（第
４６Ｂ図）のシフトレジスタ部分に読み出される。その
シフトレジスタ部分は直−並列変換器５７７のデータ入
力に結合された３つの出力ラインを有する。基準クロッ
ク発生器９８によってライン５７８上に発生された多重
クロックＦｉ８Ｃ速度で、３データビツトセルのブロッ
ク中のデータを、回路５７５のシフトレジスタ部分から
変換器５７７に、ＳＣの１サイクルの間隔の間、ラッチ
する。シリアル−パラレル変換器の内容はＳＣの各サイ
クル毎に次のＲＡＭ ５７５’に送られる変換器５７７
の３出カライン５８０はＲＡＭ ５７９の入力に延長し
ている。最終時間軸補正はＲＡＭ５７９ において行な
われ、その書込みアドレス発生器６１４は、ＲＡＭの入
力におけるデータ速度がｓｃ’ｔ’あるが、復調データ
が３ＳＣにおいてであるので、基準ＳＣでクロックされ
る。
また読出しアドレス発生器６２３、ラッチ減算回路６２
４はＲＡＭアドレスの読出しを行なうため基準ＳＣでク
ロックされる。第４４Ａ−Ｄ図の基準クロック発生器９
８からの読出し／ＩＩ込みモード信号及び書込み可能化
信号は、読出しサイクルが副搬送波サイクルの一部及び
書込みサイクルの間、実なるサイクル同期語の一部で生
じるようにＲＡＭアドレスの続出し及び書込みを制御す
る（第１２Ｂ図参照）。
４はＲＡＭアドレスの読出しを行なうため基準ＳＣでク
ロックされる。第４４Ａ−Ｄ図の基準クロック発生器９
８からの読出し／ＩＩ込みモード信号及び書込み可能化
信号は、読出しサイクルが副搬送波サイクルの一部及び
書込みサイクルの間、実なるサイクル同期語の一部で生
じるようにＲＡＭアドレスの続出し及び書込みを制御す
る（第１２Ｂ図参照）。
修正が必要な時間ずれ誤差は誤差ゲート５８２で決定さ
れる。第２同期語検出器５７５によって同期語が検出さ
れると、ライン６０８上の信号が誤差ゲートを開き、！
５７１上の基準５８Ｃクロツクパルスを３−カウンタ５
８３によシ、分周器に送る。カウンタ５８３の１つの出
力はリードエラーアドレス発生器６２３に達し、該発生
器にＳＣレートクロックパルスを供給する。基準Ｖ２が
フィン５８１に受信されると誤差ゲート５８２が閉じら
れ、カウンタ５８３への基準３ＳＣクロツクパルスの供
給を終了する。従って、ＳＣレートクロックパルスはも
はやリードエラーアドレス発生器６２５には供給されず
、この時点で供給された数がビデオ信号の同期語とＳＣ
の全サイクル数におけるリファレンスＶ２との時間ずれ
を表わす。また、読出し誤差アドレス発生器における誤
差カウントのラッチングを行なう遅延及びパルス生成器
６２１によって１パルス発生される。遅れパルスはり−
ドエラーアドレス発生器６２３に供給され、ラッチする
。、続いて１リセツトパルスがラッチパルスから発生て
れて、１／３分割の２進カウンタ５８３をリセットし、
誤差アドレス発生器６２３を読出す。そのカウンタは基
準Ｉと、５分割され九３８Ｃのサイクルにおいて測定さ
れた第２同期語検出器５７５によシ検出される同期語間
のタイミング差に応じて読出しアドレスをセットする。
れる。第２同期語検出器５７５によって同期語が検出さ
れると、ライン６０８上の信号が誤差ゲートを開き、！
５７１上の基準５８Ｃクロツクパルスを３−カウンタ５
８３によシ、分周器に送る。カウンタ５８３の１つの出
力はリードエラーアドレス発生器６２３に達し、該発生
器にＳＣレートクロックパルスを供給する。基準Ｖ２が
フィン５８１に受信されると誤差ゲート５８２が閉じら
れ、カウンタ５８３への基準３ＳＣクロツクパルスの供
給を終了する。従って、ＳＣレートクロックパルスはも
はやリードエラーアドレス発生器６２５には供給されず
、この時点で供給された数がビデオ信号の同期語とＳＣ
の全サイクル数におけるリファレンスＶ２との時間ずれ
を表わす。また、読出し誤差アドレス発生器における誤
差カウントのラッチングを行なう遅延及びパルス生成器
６２１によって１パルス発生される。遅れパルスはり−
ドエラーアドレス発生器６２３に供給され、ラッチする
。、続いて１リセツトパルスがラッチパルスから発生て
れて、１／３分割の２進カウンタ５８３をリセットし、
誤差アドレス発生器６２３を読出す。そのカウンタは基
準Ｉと、５分割され九３８Ｃのサイクルにおいて測定さ
れた第２同期語検出器５７５によシ検出される同期語間
のタイミング差に応じて読出しアドレスをセットする。
計測された時間差値はラッチと減算器に供給され、減算
される。誤差をあられすクロックは３分割されるので、
ＲＡＭ５７９は副搬送波サイクルの整数の誤差を調整す
る。３ビツト・シフトレジスタ６１７、誤差ラッチ６１
８及びゲート６１９Ｆ′ｉデータが凡ＡＭ５７９を通っ
た後、残余の誤差の３ＳＣの１サイクルの分数部分の補
正を行なり。ＲＡＭの出力における並列−直列変換器６
２０は基準クロック発生器９８から非多重化クロックを
受信し、シフトレジスタ６１７の入力においてデータ速
度を３８Ｃに戻すように変換する。第ｔ５０図は位相器
５６７によって行なわれる代表的な補正及びこれに続（
ＲＡＭ５７９及びシフトレジスタ６１７による時間軸補
正を示す。
される。誤差をあられすクロックは３分割されるので、
ＲＡＭ５７９は副搬送波サイクルの整数の誤差を調整す
る。３ビツト・シフトレジスタ６１７、誤差ラッチ６１
８及びゲート６１９Ｆ′ｉデータが凡ＡＭ５７９を通っ
た後、残余の誤差の３ＳＣの１サイクルの分数部分の補
正を行なり。ＲＡＭの出力における並列−直列変換器６
２０は基準クロック発生器９８から非多重化クロックを
受信し、シフトレジスタ６１７の入力においてデータ速
度を３８Ｃに戻すように変換する。第ｔ５０図は位相器
５６７によって行なわれる代表的な補正及びこれに続（
ＲＡＭ５７９及びシフトレジスタ６１７による時間軸補
正を示す。
タイムベース修正器５６５の修正された出力Ｆｉ端子６
２２に現われる。しかしながら、サブキャリアの特定の
位相に関して再定義された基準Ｉ信号が、工２−ゲート
５８２の動作の際時間ずれの測定に用いられると、タイ
ムベース修正器５６５によって発生され九ビデオ僧号に
、４６ナノ秒、１５Ｈｚのジッタが起きてしまう。
２２に現われる。しかしながら、サブキャリアの特定の
位相に関して再定義された基準Ｉ信号が、工２−ゲート
５８２の動作の際時間ずれの測定に用いられると、タイ
ムベース修正器５６５によって発生され九ビデオ僧号に
、４６ナノ秒、１５Ｈｚのジッタが起きてしまう。
タイムベース修正器５６５の９ビツトパラレル出力はデ
ータ転送回路１２９に接続される。
ータ転送回路１２９に接続される。
データ転送回路
再生時に、データが復調され、データデコーダ及び時間
軸補正回路１００によって時間軸が補正され九後、ビデ
オデータの８ビツトラインと、もし／（リテイ保護が含
まれているなら、付加された単一バリティピットライン
は、第９Ａ図のブロック図に示すデータ転送回路１２９
に加えられ、そのデータ転送回路の出力は正常再生モー
ドが使用されている場合には色度処理回路１０１に、又
はデータが転送モードにおいて本装置を使用する他のデ
ィスク駆動メモリに転送されている場合には符号化スイ
ッチ１２６に印加される。
軸補正回路１００によって時間軸が補正され九後、ビデ
オデータの８ビツトラインと、もし／（リテイ保護が含
まれているなら、付加された単一バリティピットライン
は、第９Ａ図のブロック図に示すデータ転送回路１２９
に加えられ、そのデータ転送回路の出力は正常再生モー
ドが使用されている場合には色度処理回路１０１に、又
はデータが転送モードにおいて本装置を使用する他のデ
ィスク駆動メモリに転送されている場合には符号化スイ
ッチ１２６に印加される。
データ転送回路は時間軸補正器から来るデータのパリテ
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３８Ｃ速度で現われ、ＮＲＺデータの全ての３個の
データは同じビデオ情報をｔｌは現わしている。上記回
路の誤差マスク部分は、３ビツト・メモリを形成する一
連の７リツプフロツグによりデータ列をクロックし、も
しパリティ・チエツクが誤差を検出すれば、第５の前の
データ語が、誤差検出位置に再挿入される。第３の前の
データ語の再挿入は、第３の前のデータ語が誤差を含む
データ語よシ正しいビデオ情報を表わしているならば、
誤差をマスクする。各第３のサンプルは検出された誤差
サンプルの代りに再挿入される。なぜなら、サンプルさ
れる信号のレベルが数サンプルの期間はぼ一定に止まる
色度情報を含むなら、例えば３８Ｃの先のサイクルよシ
ｏ０のサングルは１２ａ０又は２４ａ０でとられたサン
プルよりおそられ正確である。
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３８Ｃ速度で現われ、ＮＲＺデータの全ての３個の
データは同じビデオ情報をｔｌは現わしている。上記回
路の誤差マスク部分は、３ビツト・メモリを形成する一
連の７リツプフロツグによりデータ列をクロックし、も
しパリティ・チエツクが誤差を検出すれば、第５の前の
データ語が、誤差検出位置に再挿入される。第３の前の
データ語の再挿入は、第３の前のデータ語が誤差を含む
データ語よシ正しいビデオ情報を表わしているならば、
誤差をマスクする。各第３のサンプルは検出された誤差
サンプルの代りに再挿入される。なぜなら、サンプルさ
れる信号のレベルが数サンプルの期間はぼ一定に止まる
色度情報を含むなら、例えば３８Ｃの先のサイクルよシ
ｏ０のサングルは１２ａ０又は２４ａ０でとられたサン
プルよりおそられ正確である。
またデータ転送回路は３ＳＣバルクロツクを使用してデ
ータを入力から出力ヘクロックし、アナログ−ディジタ
ル変換８１９５におけるサンプリング時に元のパル操作
によって達成される所望垂直配列位置にサンプルを再位
置決めする。信号がチャンネル符号化されると、ライ／
間の連続位相３８ＣクロックがＮＲＺデータをチャンネ
ル符号化するために使用されることによυその配列が変
えられる。
ータを入力から出力ヘクロックし、アナログ−ディジタ
ル変換８１９５におけるサンプリング時に元のパル操作
によって達成される所望垂直配列位置にサンプルを再位
置決めする。信号がチャンネル符号化されると、ライ／
間の連続位相３８ＣクロックがＮＲＺデータをチャンネ
ル符号化するために使用されることによυその配列が変
えられる。
時間軸補正回路５６５から出るデータはエンコーダ９６
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９ｃ図α１及びαυに
示すようにしてサンプルを再配列するためデータをパル
操作する。
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９ｃ図α１及びαυに
示すようにしてサンプルを再配列するためデータをパル
操作する。
第１６図に示すデータ転送回路１２９のブロック図にお
いて９本のビットライン、即ちビデオ情将を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ冬ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる３８Ｃバルクロック信号を使用
してＦＦ６２６及びＦＦ６２７にクロックされる。その
パルクロックは、ライン６．５０及び６３１上の基準ク
ロック発生器９８から受信される６８Ｃ及び、８Ｃ信号
及びライン６５２上の符号化スイッテ１２６を介して基
準論理回路１２５Ｂより受信されるパル・フラグ信号か
ら、前記ブロック図の下部に示すバルクロック発生器に
よって発生される。そのパルフラグ信号はインバータ６
６３．２イン６５４を介してアンドゲート６３５の１つ
の入力に印加される。ま九ライン６３８を介して他のア
ンドゲート６３７の一人力に延長している第２イ／パー
タロ３６に接続している。ライン６５１上の、ＳＣ伽号
はパルス形成器６３９を通って、アンドゲート６３５及
び６３７の他の入力に延長している出力ライン６４１及
び６４２上の反対位相の３８０出力信号を発生する２分
割ＦＦ’１Ｓ４０をクロックする。アンドゲートの出力
はライン６４３に接紗され、ＦＦ６２６及びＦＦ６２７
をクロックする相補２Ｊｌ出力バツ７ア６４５に延長し
ている。
いて９本のビットライン、即ちビデオ情将を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ冬ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる３８Ｃバルクロック信号を使用
してＦＦ６２６及びＦＦ６２７にクロックされる。その
パルクロックは、ライン６．５０及び６３１上の基準ク
ロック発生器９８から受信される６８Ｃ及び、８Ｃ信号
及びライン６５２上の符号化スイッテ１２６を介して基
準論理回路１２５Ｂより受信されるパル・フラグ信号か
ら、前記ブロック図の下部に示すバルクロック発生器に
よって発生される。そのパルフラグ信号はインバータ６
６３．２イン６５４を介してアンドゲート６３５の１つ
の入力に印加される。ま九ライン６３８を介して他のア
ンドゲート６３７の一人力に延長している第２イ／パー
タロ３６に接続している。ライン６５１上の、ＳＣ伽号
はパルス形成器６３９を通って、アンドゲート６３５及
び６３７の他の入力に延長している出力ライン６４１及
び６４２上の反対位相の３８０出力信号を発生する２分
割ＦＦ’１Ｓ４０をクロックする。アンドゲートの出力
はライン６４３に接紗され、ＦＦ６２６及びＦＦ６２７
をクロックする相補２Ｊｌ出力バツ７ア６４５に延長し
ている。
２イン６３２上のパルフラグ信号は工の速度で状態を変
える２状態、即ちレベル信号であって、変化するレベル
によって、交互にアンドゲート６３５を不能化しアンド
ゲート６３７を可能化して３８Ｃ信号の一つをライン６
４１及び６４２から出力ライン６４３にゲートする。従
って、実際に、パルフラグ信号は、ビデオデータの連続
水平ラインが反対の位相化５ＳＣ信号によってクロック
でれるように、ＦＦ６２６及びＦＦ６２７によりライン
６２５上のデータをクロックするために使用される５Ｓ
Ｃ信号の位相を交互に変える。これにより連続ラインの
サンプルの垂直配列Ｆｉ連絣的色度分離及び処理のため
に再確立されるように、ビデオデータビットを連続的位
相クロックからパルクロックに戻すように再時間ｌｉ整
される。前述したようにビデオデータビットは動作の転
送モードにおいて畳時間ＩＲ整されるべきものでない。
える２状態、即ちレベル信号であって、変化するレベル
によって、交互にアンドゲート６３５を不能化しアンド
ゲート６３７を可能化して３８Ｃ信号の一つをライン６
４１及び６４２から出力ライン６４３にゲートする。従
って、実際に、パルフラグ信号は、ビデオデータの連続
水平ラインが反対の位相化５ＳＣ信号によってクロック
でれるように、ＦＦ６２６及びＦＦ６２７によりライン
６２５上のデータをクロックするために使用される５Ｓ
Ｃ信号の位相を交互に変える。これにより連続ラインの
サンプルの垂直配列Ｆｉ連絣的色度分離及び処理のため
に再確立されるように、ビデオデータビットを連続的位
相クロックからパルクロックに戻すように再時間ｌｉ整
される。前述したようにビデオデータビットは動作の転
送モードにおいて畳時間ＩＲ整されるべきものでない。
再時間藺整を防止するため、符号化スイッチ１２６は基
準論理回路１２５Ｂからデータ転送回路１２９へのパル
フラグの結合を阻止し、その代ヤ低レベル信号を２イン
６３２上に置く。これによシ可能化信号はアンドゲート
６５５の入力上に置れ、不能化信号はア／トゲ−トロ３
７の入力上に置れ、ライン間連続位相３ＳＣ信号はアン
ドゲート６３５を介してライン６４３上に与えられる。
準論理回路１２５Ｂからデータ転送回路１２９へのパル
フラグの結合を阻止し、その代ヤ低レベル信号を２イン
６３２上に置く。これによシ可能化信号はアンドゲート
６５５の入力上に置れ、不能化信号はア／トゲ−トロ３
７の入力上に置れ、ライン間連続位相３ＳＣ信号はアン
ドゲート６３５を介してライン６４３上に与えられる。
ＦＦ６２７上のデータはライン６４８を介してアンドゲ
ート６４７に延長しておシ、アンドゲート６４７は、直
列ビットをライン６５４上に現れる最後のＦＦの出力に
シフトするように動作する３つのＦＦ６５１，６５２及
び６５３の第１のものに接続式ね九出カライン６４９を
有する。またライン６５４は他のアンドゲート６５５の
一人力に延長している。パリティ・トリー・誤差検出回
路６５６は後述するように９ビット列のデータビットを
受信するように結合されており、アンドゲート６５５に
延長している２出力２イン６５７及び６５８を有する。
ート６４７に延長しておシ、アンドゲート６４７は、直
列ビットをライン６５４上に現れる最後のＦＦの出力に
シフトするように動作する３つのＦＦ６５１，６５２及
び６５３の第１のものに接続式ね九出カライン６４９を
有する。またライン６５４は他のアンドゲート６５５の
一人力に延長している。パリティ・トリー・誤差検出回
路６５６は後述するように９ビット列のデータビットを
受信するように結合されており、アンドゲート６５５に
延長している２出力２イン６５７及び６５８を有する。
誤差が検出されると、アンドゲート６４７を不能化して
誤差を含むビラトラ阻止し、かつライン６５４上の出力
データがアンドゲート６５５を介してライン６４９にク
ロックできるようにアンドゲート６５５を可能化する。
誤差を含むビラトラ阻止し、かつライン６５４上の出力
データがアンドゲート６５５を介してライン６４９にク
ロックできるようにアンドゲート６５５を可能化する。
これは不正確なビットを、データ列中の第３の以前に生
じたビットに置き代える効果を有し、前述した理由でほ
ぼ正しいビットによシ効果的に誤差をマスクする。
じたビットに置き代える効果を有し、前述した理由でほ
ぼ正しいビットによシ効果的に誤差をマスクする。
５ビツト、即ちビット２〜６又は次の最大桁ピットル第
６の最大桁ビットは、またディジタル符号化アナログ情
報を近似するディジタル情報のアナログ変換を発生する
ための加重値を有する抵抗ラダーネットワーク６５９に
よりサンプルされ、色度位相が反転される必要があるか
否かを検出するために使用される。ライン６６０上の出
力は基準クロック発生器９８に延長しており、色度位相
が反転される必要があるか否かを検出するためステーシ
ョン基準ビデオ信号のバーストの位相と比較される。デ
ータ転送回路に生じるディジタル−アナログ変換はバー
スト以外の全てを拒絶するためにゲートされ、基準クロ
ック発生器による使用のためバースト位相の充分に正確
な決定を行ないうる。
６の最大桁ビットは、またディジタル符号化アナログ情
報を近似するディジタル情報のアナログ変換を発生する
ための加重値を有する抵抗ラダーネットワーク６５９に
よりサンプルされ、色度位相が反転される必要があるか
否かを検出するために使用される。ライン６６０上の出
力は基準クロック発生器９８に延長しており、色度位相
が反転される必要があるか否かを検出するためステーシ
ョン基準ビデオ信号のバーストの位相と比較される。デ
ータ転送回路に生じるディジタル−アナログ変換はバー
スト以外の全てを拒絶するためにゲートされ、基準クロ
ック発生器による使用のためバースト位相の充分に正確
な決定を行ないうる。
第１６図に示すブロック図の機能を実行するために使用
できる特別の回路が第４７Ａ図及び第４７Ｂ図に示され
ている。その動作は上記ブロック図に関して記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー誤差検
出回路６５６は内部接続され、ビデオ情報を含む８デー
タビツトラインに関連している多数の排他的オアゲート
６６１を備えている。排他的オアゲート６６１の出力は
、他の入力がチャンネル９のパリティビットを受信する
ように結合された他の排他的オアゲート６６２の入力の
一つに接Ｍ−Ａれている。排他的オアゲート６６２は前
述したようにアンドゲートを制御する出力ライン６５７
及び６５８を有するＦＦ５６ａを制御して、入力ライン
６２５に受信されたビデオデータを通すか、又は誤まっ
ている８ビツトのバイトを第３の以前に生じ九・８ビツ
トのバイトと置換する。
できる特別の回路が第４７Ａ図及び第４７Ｂ図に示され
ている。その動作は上記ブロック図に関して記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー誤差検
出回路６５６は内部接続され、ビデオ情報を含む８デー
タビツトラインに関連している多数の排他的オアゲート
６６１を備えている。排他的オアゲート６６１の出力は
、他の入力がチャンネル９のパリティビットを受信する
ように結合された他の排他的オアゲート６６２の入力の
一つに接Ｍ−Ａれている。排他的オアゲート６６２は前
述したようにアンドゲートを制御する出力ライン６５７
及び６５８を有するＦＦ５６ａを制御して、入力ライン
６２５に受信されたビデオデータを通すか、又は誤まっ
ている８ビツトのバイトを第３の以前に生じ九・８ビツ
トのバイトと置換する。
第４７Ａ図及び第４７Ｂ図に示す回路の残余の動作は第
１６図のブロック図に関して記載したものと本質的に同
じである。
１６図のブロック図に関して記載したものと本質的に同
じである。
色度分離及び処理
非カラー領域によって底部に沿ってかこまれている飽和
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイールドの３つの連続したテレビジョン・ライン
をＡ、 Ｂ、 Ｃとすれば、従来の櫛型フィルタは次の
関係により色度（クロミナンス ｃｈｒｏｍｉｎａｎｃ
ｅ ）をあられ丁ベクトルを発生する。
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイールドの３つの連続したテレビジョン・ライン
をＡ、 Ｂ、 Ｃとすれば、従来の櫛型フィルタは次の
関係により色度（クロミナンス ｃｈｒｏｍｉｎａｎｃ
ｅ ）をあられ丁ベクトルを発生する。
一１／ａＡ＋ １／２Ｂ−１／４０
しかしＮＴＳＣテレビジョン信号のカラー副搬送波は交
互ラインＡ、Ｂ及び０間に１８０°の位相シフトを有す
る。従って例えばラインＡ及びＣの１８０°の反転並に
＋１／４Ａ＋１／２Ｂ＋１／４Ｃの連続的加算は完全な
色度ベクトル、即ちここでは１Ｂ又は簡単に＋Ｂｉちラ
インＢ上の色度を発生する。
互ラインＡ、Ｂ及び０間に１８０°の位相シフトを有す
る。従って例えばラインＡ及びＣの１８０°の反転並に
＋１／４Ａ＋１／２Ｂ＋１／４Ｃの連続的加算は完全な
色度ベクトル、即ちここでは１Ｂ又は簡単に＋Ｂｉちラ
インＢ上の色度を発生する。
この色度ベクトル十Ｂが（色度ベクトル十Ｂを含む）広
帯域信号から抽出されると、色度ベクトルは相殺する。
帯域信号から抽出されると、色度ベクトルは相殺する。
櫛型フィルタは完全な色度及び輝度（ルミナンス、ｔｕ
ｍｔｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
ｍｔｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
しかし第２の場合で、もしラインＡ及びＢが飽和カラー
領域にあれば非カラー領域中のラインＣと共に、ライン
人は負方向にＢに等しい色度ベクトルを発生し、２イン
Ｂは正方向にＢに等しいベクトル管発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でベクトルを組み合せる時、ベクトル
人の一１／４は反転されベクトルＢの＋１／２に加えら
れて、完全なベクトルＢの＋３／４の和を発生する。
領域にあれば非カラー領域中のラインＣと共に、ライン
人は負方向にＢに等しい色度ベクトルを発生し、２イン
Ｂは正方向にＢに等しいベクトル管発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でベクトルを組み合せる時、ベクトル
人の一１／４は反転されベクトルＢの＋１／２に加えら
れて、完全なベクトルＢの＋３／４の和を発生する。
色Ｗ＋５／４Ｂ Ｈ広帯域信号、即ちラインＢがら抽出
される時、輝度チャンネルの色度ベクトルの残シの＋１
／４が存在するが、色度ベクトルの＋３／４だけが色度
チャンネルから抽出される。
される時、輝度チャンネルの色度ベクトルの残シの＋１
／４が存在するが、色度ベクトルの＋３／４だけが色度
チャンネルから抽出される。
第３の場合は、ライン人のみが飽和カラー領域内にあっ
てラインＢ及びＣが非力２−領域にある場合である。第
５の場合は第２の場合に類似しているが、その符号は反
対である。
てラインＢ及びＣが非力２−領域にある場合である。第
５の場合は第２の場合に類似しているが、その符号は反
対である。
ラインＣ（又はＢ及びＣ）が非カラー領域にある第２（
及び第３）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴＳＣカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積フレームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離され九輝度に直接戻されて加えられるが、第２
フレームにおいては色度成分は最初反転され、次いで輝
度に加えられる。従ってラインＣが非力２−領域にある
上述した第２の場合、非反転フレームにおいて、不完全
な分離のため輝度チャンネルに残っている＋１／４色度
ベクトルは色度チャンネル中に分離された＋３／４色度
ベクトルに加えられる。
及び第３）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴＳＣカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積フレームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離され九輝度に直接戻されて加えられるが、第２
フレームにおいては色度成分は最初反転され、次いで輝
度に加えられる。従ってラインＣが非力２−領域にある
上述した第２の場合、非反転フレームにおいて、不完全
な分離のため輝度チャンネルに残っている＋１／４色度
ベクトルは色度チャンネル中に分離された＋３／４色度
ベクトルに加えられる。
従って完全なベクトルＢ１即ち完全な色度信号は非反転
画像７レームに対し正しく再構成されるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積画像フレームからカラービデオの第２１ｉ！！ｉｔ像
フレームを再構成する時、色度（＋５／４Ｂ）は最初反
転され、輝度チャンネルにおいて×１／４ベクトルに連
続的に加算される時、屓対画像７レームに対して一１／
２色度ベクトルのみを与える一３／４色度ベクトルを発
生する。従って非反転画像フレームにおいて、完全な飽
和を以って再生されるが、他の、即ち反転画像フレーム
においては色度は１／２の飽和で再生される。従って完
全なカラー領域と非カラー領域間の力２−縁を規定する
カラー飽和は１／２の飽和と完全な飽和の間で１５ＨＫ
の速度で変動する。この可視的なフリッカ−は合成ＮＴ
８Ｃ４−フィールドカラー符号化テレビジョン信号の再
生時に、支障がある。
画像７レームに対し正しく再構成されるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積画像フレームからカラービデオの第２１ｉ！！ｉｔ像
フレームを再構成する時、色度（＋５／４Ｂ）は最初反
転され、輝度チャンネルにおいて×１／４ベクトルに連
続的に加算される時、屓対画像７レームに対して一１／
２色度ベクトルのみを与える一３／４色度ベクトルを発
生する。従って非反転画像フレームにおいて、完全な飽
和を以って再生されるが、他の、即ち反転画像フレーム
においては色度は１／２の飽和で再生される。従って完
全なカラー領域と非カラー領域間の力２−縁を規定する
カラー飽和は１／２の飽和と完全な飽和の間で１５ＨＫ
の速度で変動する。この可視的なフリッカ−は合成ＮＴ
８Ｃ４−フィールドカラー符号化テレビジョン信号の再
生時に、支障がある。
色度分離及び処理装置はディジタル横型フィルタ及びデ
ィジタル帯域フィルタに関して反転処理をディジタル的
に行なう種々のディジタル回路を備えているが、合成Ｎ
Ｔ８Ｃカラー・テレビジョン信号を形成するようにディ
ジタル的に再組み合せされる時、垂直遷移において支障
のめる１５Ｈｚフリッカ−を最小又は完全に相殺する被
抽出色度信号を与える。
ィジタル帯域フィルタに関して反転処理をディジタル的
に行なう種々のディジタル回路を備えているが、合成Ｎ
Ｔ８Ｃカラー・テレビジョン信号を形成するようにディ
ジタル的に再組み合せされる時、垂直遷移において支障
のめる１５Ｈｚフリッカ−を最小又は完全に相殺する被
抽出色度信号を与える。
その組合せは後述されるように、ＰＣＭ符号化ＮＴ８Ｃ
ビデオ信号による３倍副搬送波（１０，７）メガヘルツ
・位相交番ライン符号化（ＰＡＬＥ）サンプリング技術
を使用して説明されるが、他の符号化技術、サンプリン
グ技術、周波数等を使用しうることは明らかである。更
にブロック図要素の入出力を示す単一ラインは第４８．
４９及び５０図の詳細図に示す如く、選択され九ビット
数のディジタル語をあられす。
ビデオ信号による３倍副搬送波（１０，７）メガヘルツ
・位相交番ライン符号化（ＰＡＬＥ）サンプリング技術
を使用して説明されるが、他の符号化技術、サンプリン
グ技術、周波数等を使用しうることは明らかである。更
にブロック図要素の入出力を示す単一ラインは第４８．
４９及び５０図の詳細図に示す如く、選択され九ビット
数のディジタル語をあられす。
第１７図は１０．７メガヘルツ（廚（ｚ ） ＰＡＬＥ
ＰＣＭビデオ伽号が入力端子７００を介してディジタル
櫛型フィルタ７０１に導入されるディジタル色度分離、
処理装置を示す。フィルタ７０１は棚積のテレビジョン
信号処理装置に現在使用されている一般的なディジタル
櫛型フィルタであるが、ここでは後述する特別のクロッ
ク技術によりディジタル広帯域カラー信号から色度を分
離するようになっている。フィルタ手段７０１及び関連
クロック技術からの出力はライン（端子）７ｏ２上の１
Ｈ遅延広帯域信号（１水平線遅延期間だけ遅延せしめら
れた）及びライン（端子） ７０５ａ上の被抽出色度信
号（なお含まれている低周波成分）を含んでいる。
ＰＣＭビデオ伽号が入力端子７００を介してディジタル
櫛型フィルタ７０１に導入されるディジタル色度分離、
処理装置を示す。フィルタ７０１は棚積のテレビジョン
信号処理装置に現在使用されている一般的なディジタル
櫛型フィルタであるが、ここでは後述する特別のクロッ
ク技術によりディジタル広帯域カラー信号から色度を分
離するようになっている。フィルタ手段７０１及び関連
クロック技術からの出力はライン（端子）７ｏ２上の１
Ｈ遅延広帯域信号（１水平線遅延期間だけ遅延せしめら
れた）及びライン（端子） ７０５ａ上の被抽出色度信
号（なお含まれている低周波成分）を含んでいる。
抽出という語はここでは色度チャンネル中に分離される
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全でらるか、不完全であ
るかを規定するために使用される。
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全でらるか、不完全であ
るかを規定するために使用される。
被抽出色度信号は色度情報によって占有されているその
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除失する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が１５８ ＭＨｚ（ＮＴＳＣ副搬送波周波数）で
、例えば１５ＭＨｚの帯域幅を有する。
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除失する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が１５８ ＭＨｚ（ＮＴＳＣ副搬送波周波数）で
、例えば１５ＭＨｚの帯域幅を有する。
除去式れた色度信号はライン（端子） ７０３ｂを介し
てフレーム速度で交互のフレーム上の色度信号を反転す
るディジタル回路に供給される。第１図において反転回
路はここでは形ディジタル１ヒルバート”トランスとし
て示されている寄数対称７０５のディジタル・トランス
バーサル・フィルタ７０５は本発明一実施例、即ちヒル
パート・トランスとして基本的に知られているものを採
用しているが奇数対称のトランスバーサル・フィルタの
特別の形式に変形されたものでもよいが、更にアナログ
反転装置よυもディジタルなものをもちいうる。トラン
スバーサル・フィルタは例えば２〜４ＭＨｚの選択され
た範囲の全ての周波数の位相を９０°回転する特性を有
する。従って反転するということは位相シフト、回転、
反転又は位相操作としてフレーム速度（又はもし１フイ
ールド・カラー符号化ＮＴ８Ｃカラーテレビジョン信号
を再構成するために使用されるならばフィールド速度）
で色度をディジタル的に調整する回路及びプロセスを規
定するために使用される。更に単一蓄積フィールド又は
画像フレームの連続的再生は「交番的繰返し可能再生」
と一般に称されている。
てフレーム速度で交互のフレーム上の色度信号を反転す
るディジタル回路に供給される。第１図において反転回
路はここでは形ディジタル１ヒルバート”トランスとし
て示されている寄数対称７０５のディジタル・トランス
バーサル・フィルタ７０５は本発明一実施例、即ちヒル
パート・トランスとして基本的に知られているものを採
用しているが奇数対称のトランスバーサル・フィルタの
特別の形式に変形されたものでもよいが、更にアナログ
反転装置よυもディジタルなものをもちいうる。トラン
スバーサル・フィルタは例えば２〜４ＭＨｚの選択され
た範囲の全ての周波数の位相を９０°回転する特性を有
する。従って反転するということは位相シフト、回転、
反転又は位相操作としてフレーム速度（又はもし１フイ
ールド・カラー符号化ＮＴ８Ｃカラーテレビジョン信号
を再構成するために使用されるならばフィールド速度）
で色度をディジタル的に調整する回路及びプロセスを規
定するために使用される。更に単一蓄積フィールド又は
画像フレームの連続的再生は「交番的繰返し可能再生」
と一般に称されている。
色度信号はディジタル加ｎ（減算９手段７０６の負入力
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
トランスバーサル・フィルタ７０５は色度信号位相の条
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で負の位相回転を与える。
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で負の位相回転を与える。
色度及び輝度信号は次いでディジタル加算手段７０８に
おいて加算され、出力端子７２８に合成力２−テレビジ
ョン信号を与える。制御手段７０９は例えば全装置のタ
イミングに関係しており、従って前記装置における上流
に発生する種々のタイミング及びクロック入力を有する
。次いで制御手段７０９は横型フィルタ手段７０１、ト
ランスバーサル・フィルタ制御入カフ０７、帯域フィル
タ手段７０４のために特別の制御信号を発生し、その制
御信号はパルクロック、１Ｈ遅延ライン、４位相クロッ
ク等を含んでいる。制御手段７０９及び種々の入出力は
更に詳細には第４８Ａ、 ４８Ｂ、 ４９Ａ、 Ｂ及び
０図に図示されておシ、従ってここでは更に説明しない
。
おいて加算され、出力端子７２８に合成力２−テレビジ
ョン信号を与える。制御手段７０９は例えば全装置のタ
イミングに関係しており、従って前記装置における上流
に発生する種々のタイミング及びクロック入力を有する
。次いで制御手段７０９は横型フィルタ手段７０１、ト
ランスバーサル・フィルタ制御入カフ０７、帯域フィル
タ手段７０４のために特別の制御信号を発生し、その制
御信号はパルクロック、１Ｈ遅延ライン、４位相クロッ
ク等を含んでいる。制御手段７０９及び種々の入出力は
更に詳細には第４８Ａ、 ４８Ｂ、 ４９Ａ、 Ｂ及び
０図に図示されておシ、従ってここでは更に説明しない
。
要するに、第１７図においてａ型フィルタ手段７０１は
３つの隣接テレビジョンラインＡ、 Ｂ、 Ｃを組み合
わせるもので、１対のディジタル０１水平ライン（１Ｈ
）遅延ライン７１０，７１１及び１対の加算手段７１２
，７１３を備えている。１０．７ ＭＨｚパル・ビデオ
信号は加算手段７１２と共に遅延ライン７１０に供給さ
れる。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算手段
７１３に供給される。２Ｈ遅延信号は加算手段７１２の
他の入力に供給され、次いでその出力は加算（減算）手
段７１３の負の入力に供給される。
３つの隣接テレビジョンラインＡ、 Ｂ、 Ｃを組み合
わせるもので、１対のディジタル０１水平ライン（１Ｈ
）遅延ライン７１０，７１１及び１対の加算手段７１２
，７１３を備えている。１０．７ ＭＨｚパル・ビデオ
信号は加算手段７１２と共に遅延ライン７１０に供給さ
れる。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算手段
７１３に供給される。２Ｈ遅延信号は加算手段７１２の
他の入力に供給され、次いでその出力は加算（減算）手
段７１３の負の入力に供給される。
ディジタル横型フィルタ手段７０１及びここではブロッ
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離された色度及び１Ｈ広帯域信号に対応する（
８ビツト）のディジタル語を発生し、第４８Ａ−Ｂ及び
５ｏＡ−Ｂ図の概略図に示されている。
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離された色度及び１Ｈ広帯域信号に対応する（
８ビツト）のディジタル語を発生し、第４８Ａ−Ｂ及び
５ｏＡ−Ｂ図の概略図に示されている。
除去された色度信号はディジタル加算手段７０６を介し
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
第１８図はディジタル・トランスバーサル・フィルタ７
０５を示しており、ディジタル被除去色度信号は一連の
１サンプ期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
０５を示しており、ディジタル被除去色度信号は一連の
１サンプ期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
加算手段７１５ｂの負入力は最後の遅延回路７１４Ｃに
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
加算手段７ｊ５ａ、７１５ｂの出力は夫々マルチグライ
ヤ・プログラム化読出し専用メモリ（ＦＲＯＭ８）７１
６ａ、７１６ｂ及び従って加算手段７１７に結合されて
いる。後者はインバータ・ステージ７１８を介して加算
手段７０６からの被除去輝度信号と共に加算手段７０Ｂ
に結合されており、加算手段７０８は合成カラーテレビ
ジョン信号を発生する。制御入カフ０７はインバータ・
ステージ７１８に結合されている。
ヤ・プログラム化読出し専用メモリ（ＦＲＯＭ８）７１
６ａ、７１６ｂ及び従って加算手段７１７に結合されて
いる。後者はインバータ・ステージ７１８を介して加算
手段７０６からの被除去輝度信号と共に加算手段７０Ｂ
に結合されており、加算手段７０８は合成カラーテレビ
ジョン信号を発生する。制御入カフ０７はインバータ・
ステージ７１８に結合されている。
動作においてトランスバーサル・フィルタ７０５は輝度
信号に関して色度信号の位相を調節する、即ち交番的カ
ラー画像フレーム上の色度の位相反転をディジタル的に
遂行するディジタル回路を与見る。このため、１Ｈ遅延
化広帯域伽号及び色度信号は端子７０２．７０５ｂを介
して加算手段７０６に導入され、それによってその結果
の輝度信号は加算手段７０８に導入される。輝度信号は
遅延手段７１４ａ〜７１４Ｃの各々において１サンプル
期間（例えば９３＋１秒）遅延されて、被遅延化色度及
び３サンプル遅延色度が加算手段７１５ｂに導入され、
１サンプル及び２サンプル遅延化色度信号が加算手段７
１５ａに導入される。遅延手段７１４ａ。
信号に関して色度信号の位相を調節する、即ち交番的カ
ラー画像フレーム上の色度の位相反転をディジタル的に
遂行するディジタル回路を与見る。このため、１Ｈ遅延
化広帯域伽号及び色度信号は端子７０２．７０５ｂを介
して加算手段７０６に導入され、それによってその結果
の輝度信号は加算手段７０８に導入される。輝度信号は
遅延手段７１４ａ〜７１４Ｃの各々において１サンプル
期間（例えば９３＋１秒）遅延されて、被遅延化色度及
び３サンプル遅延色度が加算手段７１５ｂに導入され、
１サンプル及び２サンプル遅延化色度信号が加算手段７
１５ａに導入される。遅延手段７１４ａ。
７１４Ｃは単一シフトレジスタ段を備えている。加算手
段７ｔ５ａ、７１５ｂはほぼ従来のディジタル的なコン
ポ・リュージョン動作において夫々の信号に１５７５及
び［１０９６を乗算するマルテプ２イヤＰルＯＭｓ
７１６ａ、７１６ｂに信号を与える。その結果の信号は
加算手段７１７によシ加算され、加算された信号は前記
被ｍｍ色度信号を規定するため、輝度信号に関して９０
°進んだ全ての周波数成分を有する。加算手段７１７の
出力はインバータステージ７１８を介して加算手段７０
８に送られる。あるカラー画像フレームにおいてインバ
ータ手段７１８は制御手段７０９からの制御入力を介し
て導入される高レール、即ち ＠１”を有するので、８
ビツトの出力ＷＩは変化されないま＼加算手段７０８に
送られる。
段７ｔ５ａ、７１５ｂはほぼ従来のディジタル的なコン
ポ・リュージョン動作において夫々の信号に１５７５及
び［１０９６を乗算するマルテプ２イヤＰルＯＭｓ
７１６ａ、７１６ｂに信号を与える。その結果の信号は
加算手段７１７によシ加算され、加算された信号は前記
被ｍｍ色度信号を規定するため、輝度信号に関して９０
°進んだ全ての周波数成分を有する。加算手段７１７の
出力はインバータステージ７１８を介して加算手段７０
８に送られる。あるカラー画像フレームにおいてインバ
ータ手段７１８は制御手段７０９からの制御入力を介し
て導入される高レール、即ち ＠１”を有するので、８
ビツトの出力ＷＩは変化されないま＼加算手段７０８に
送られる。
交番的ビデオ画像フレーム上で、制御式カフ０７は低、
即ち′０”の反転可能化信号（第４９図参照〕である。
即ち′０”の反転可能化信号（第４９図参照〕である。
データは符号化された２つの相補的な負のシステムで表
わされておυ、負の数は符号ビット位置に１を有し、そ
の大きさはその絶対値の２の補数でろる。従ってＭＯ”
反転によシ符号を変えて２の補数を形成することに対す
る反転量は入カフ０７を可能化する。従って＋９０°回
転される被ｍｍ色度信号はｌ接−のフレームにおいて輝
度に加算され、次いで別の７レームにおいて輝度に加算
されて、出力端子７２８に合成カラー・テレビジョン信
号を与える。他方、色度は加算手段７１５ａ。
わされておυ、負の数は符号ビット位置に１を有し、そ
の大きさはその絶対値の２の補数でろる。従ってＭＯ”
反転によシ符号を変えて２の補数を形成することに対す
る反転量は入カフ０７を可能化する。従って＋９０°回
転される被ｍｍ色度信号はｌ接−のフレームにおいて輝
度に加算され、次いで別の７レームにおいて輝度に加算
されて、出力端子７２８に合成カラー・テレビジョン信
号を与える。他方、色度は加算手段７１５ａ。
７１５ｂ１７Ｃ対する入力を反転し、次いであるフレー
ムにおいてｌ接加算してから１８００反転し次のものに
おいて加算することによって各フレーム毎に一９０°回
転せしめられる。
ムにおいてｌ接加算してから１８００反転し次のものに
おいて加算することによって各フレーム毎に一９０°回
転せしめられる。
他の実施例において、トランスバーサル・フィルタ７０
５は１力２−画像７レームにおいて、色度信号の位相、
を９０°だけ進め、他のカラー画像フレームにおいて９
０°だけ連れさせられて、フレーム間の周波数成分の１
８０°反転したものを与えるように形成されている。第
４８ａ−０図、第ｓｏａ、ｂ図及び第４９ａ、ｂ図は奇
数対称のディジタル・トランスバーサル・フィルタ７０
５を使用した第１７及び１８図の実施例の概略を示す。
５は１力２−画像７レームにおいて、色度信号の位相、
を９０°だけ進め、他のカラー画像フレームにおいて９
０°だけ連れさせられて、フレーム間の周波数成分の１
８０°反転したものを与えるように形成されている。第
４８ａ−０図、第ｓｏａ、ｂ図及び第４９ａ、ｂ図は奇
数対称のディジタル・トランスバーサル・フィルタ７０
５を使用した第１７及び１８図の実施例の概略を示す。
第４８ ａ ｓｙ ｃ図はディジタルｍ型手段７０１の
一例及び第１７図の制御手段７０９０部分を示す。第５
０ａ、ｂ図はディジタル帯域フィルタの一例を示し、第
４９ａ、ｂ図はディジタル・トランスバーサル・フィル
タ７０５を信号再結合加算手段７０６．７０８及び制御
手段７０９の残シの回路の一例を示す。全ての図におい
て、第１７及び１８図の類似の要素は同じような記号に
よって表示されている。
一例及び第１７図の制御手段７０９０部分を示す。第５
０ａ、ｂ図はディジタル帯域フィルタの一例を示し、第
４９ａ、ｂ図はディジタル・トランスバーサル・フィル
タ７０５を信号再結合加算手段７０６．７０８及び制御
手段７０９の残シの回路の一例を示す。全ての図におい
て、第１７及び１８図の類似の要素は同じような記号に
よって表示されている。
従って第４８ａ図において、１ａ７ＭＨｚパルビデオ信
号は入力端子７００を介してディジタル櫛型フィルタ手
段７０１に導入される。その出方（＄４８ｃ図ンは端子
７０３ａ及び７０２上に分離された色度及びＩＨＭ延化
広帯域傷号を有している。端子７１９゜７２５における
入力は後述する第４９Ｂ図の制御手段７０９の夫々の部
分において発生されたグループＡ及びＢの制御信号及び
対称的パルクロックを有している。端子７１９，７２５
は第４８Ａ図に示す制御手段７０９０４位相クロック発
生器７２０に結合されている。クロック発生器７２０は
１Ｈディジタル遅延＠７１０，７１１を有するシフトレ
ジスタをクロッキングするタイミング回路の部分を形成
している。
号は入力端子７００を介してディジタル櫛型フィルタ手
段７０１に導入される。その出方（＄４８ｃ図ンは端子
７０３ａ及び７０２上に分離された色度及びＩＨＭ延化
広帯域傷号を有している。端子７１９゜７２５における
入力は後述する第４９Ｂ図の制御手段７０９の夫々の部
分において発生されたグループＡ及びＢの制御信号及び
対称的パルクロックを有している。端子７１９，７２５
は第４８Ａ図に示す制御手段７０９０４位相クロック発
生器７２０に結合されている。クロック発生器７２０は
１Ｈディジタル遅延＠７１０，７１１を有するシフトレ
ジスタをクロッキングするタイミング回路の部分を形成
している。
遅延線７１０，７１１、加算手段７１２，７１３及び端
子７ｏ２．７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１５ｍ及び７２１を介して接続されている。端
子７０３ｍは第５ＯＡ、Ｂ図の連貌的ディジタル帯域フ
ィルタ手段７０４に入力を与え、端子７０２は第４９Ｂ
図の加算手段７０６に入力を与える。
子７ｏ２．７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１５ｍ及び７２１を介して接続されている。端
子７０３ｍは第５ＯＡ、Ｂ図の連貌的ディジタル帯域フ
ィルタ手段７０４に入力を与え、端子７０２は第４９Ｂ
図の加算手段７０６に入力を与える。
遅延＠７１０，７１１は更に２位相クロックを使用する
一連の位相シフトレジスタ７５０，７５１を有しておシ
、そのレジスタステージは更に遅延線７１１のグループ
７５０Ａ、 ７５０Ｂ 及び遅延線７１１ノグル−プ７
５１Ａ、７５１Ｂを成すように配置されている。
一連の位相シフトレジスタ７５０，７５１を有しておシ
、そのレジスタステージは更に遅延線７１１のグループ
７５０Ａ、 ７５０Ｂ 及び遅延線７１１ノグル−プ７
５１Ａ、７５１Ｂを成すように配置されている。
シフトレジスタステージ選択器７５２Ａ、７５２Ｂは遅
延線７１０のグループＡ、Ｂの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５３Ｂは遅延Ｎ１７１１に対して同
じ動作をする。遅延線７１０，７１１の広帯域信号選択
器７５４．７５５は、夫々１Ｈ及び２Ｈ遅延化広帯域信
号に対応するディジタル語の選択を行なう。
延線７１０のグループＡ、Ｂの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５３Ｂは遅延Ｎ１７１１に対して同
じ動作をする。遅延線７１０，７１１の広帯域信号選択
器７５４．７５５は、夫々１Ｈ及び２Ｈ遅延化広帯域信
号に対応するディジタル語の選択を行なう。
広帯域信号層は分割されて、実際には４位相のパル・ク
ロックである４位相クロックによってシフトレジスタ７
５０Ａ、７５０Ｂの４ビツトステージ中にクロックされ
る。ステージ選択器７５２人は交互にシフトレジスタ７
５０人の異する対のステージからバール・クロックに応
答して４ビツト対を受信し負荷する。ステージ選択器７
５２Ｂはシフトレジスタ７５０Ｂのステージと用じよう
に動作する。
ロックである４位相クロックによってシフトレジスタ７
５０Ａ、７５０Ｂの４ビツトステージ中にクロックされ
る。ステージ選択器７５２人は交互にシフトレジスタ７
５０人の異する対のステージからバール・クロックに応
答して４ビツト対を受信し負荷する。ステージ選択器７
５２Ｂはシフトレジスタ７５０Ｂのステージと用じよう
に動作する。
クルー１人ステージ選択器７５２Ａ ｉｊ−つの広帯信
号（４ビツト）選択器７５４の負荷を解除するが、グル
ープＢステージ選択器７５２Ｂは時間Ｒ節されたパルク
ロックに応答して他の（４ビツト）選択器７５４の負荷
を解除する。選択された時間において、グループＢ選択
器は、結合されたグループＡ及びＢレジスタがテレビジ
ョンライン毎に全部で６８０ビツトを与えるようにクロ
ックされる。３倍の副搬送波速度でサンプルされる１Ｎ
Ｔ８ｃ水平テレビジヨンラインは６８２−１７２サンプ
ルを含んでいる。しかし後述するようにシフトレジスタ
用クロックは、レジスタによるテレビジョンライン出力
毎に各ビットラインに対し全ビットが正数のサンプルに
等しいように発生され、レジスタに印加される。ここで
の実施例においてテレビジョンライン毎の６８０サンプ
ルはレジスタを介してクロックされる。レジスタのクロ
ッキングは放棄された２−１／２サンプル間隔が水平ブ
ランキング間隔においてテレビジョンラインの能動的ビ
デオ情報部分外で生じるように形成されている。
号（４ビツト）選択器７５４の負荷を解除するが、グル
ープＢステージ選択器７５２Ｂは時間Ｒ節されたパルク
ロックに応答して他の（４ビツト）選択器７５４の負荷
を解除する。選択された時間において、グループＢ選択
器は、結合されたグループＡ及びＢレジスタがテレビジ
ョンライン毎に全部で６８０ビツトを与えるようにクロ
ックされる。３倍の副搬送波速度でサンプルされる１Ｎ
Ｔ８ｃ水平テレビジヨンラインは６８２−１７２サンプ
ルを含んでいる。しかし後述するようにシフトレジスタ
用クロックは、レジスタによるテレビジョンライン出力
毎に各ビットラインに対し全ビットが正数のサンプルに
等しいように発生され、レジスタに印加される。ここで
の実施例においてテレビジョンライン毎の６８０サンプ
ルはレジスタを介してクロックされる。レジスタのクロ
ッキングは放棄された２−１／２サンプル間隔が水平ブ
ランキング間隔においてテレビジョンラインの能動的ビ
デオ情報部分外で生じるように形成されている。
シフトレジスタ７５０Ａ、７５０Ｂ及び７５１ Ａ。
７５１Ｂに４位相クロックを与え、対称的バルクロック
を受信する第４８Ａ図の制御回路７２０ｔｉブロック図
及び第４９０．Ｄ図において結合制御手段のクロック波
形において動作が説明され、その−例は第４８Ａ、４９
Ａ、Ｂ図の概理図に示す。
を受信する第４８Ａ図の制御回路７２０ｔｉブロック図
及び第４９０．Ｄ図において結合制御手段のクロック波
形において動作が説明され、その−例は第４８Ａ、４９
Ａ、Ｂ図の概理図に示す。
第５ｏＡ、Ｂ図は第４８゛Ｂ図の櫛型フィルタ７０１の
出力からの入来抽出色度信号を与える端子７０３ａを有
する帯域フィルタ手段７０４を示す。帯域フィルタ手段
７０４からの被除失輝度信号は第４９Ａ、Ｂ図の奇数対
称のトランスバーサル・フィルタ７０５への入力を形成
する第５０Ｂ図の端子７０３ｂにおいて発生される。端
子７０３ｂは加算器／ラッチ・ステージ７５６であり、
そのラッチは端子７５７を介して色度反転可能化信号に
よってクロックされる。
出力からの入来抽出色度信号を与える端子７０３ａを有
する帯域フィルタ手段７０４を示す。帯域フィルタ手段
７０４からの被除失輝度信号は第４９Ａ、Ｂ図の奇数対
称のトランスバーサル・フィルタ７０５への入力を形成
する第５０Ｂ図の端子７０３ｂにおいて発生される。端
子７０３ｂは加算器／ラッチ・ステージ７５６であり、
そのラッチは端子７５７を介して色度反転可能化信号に
よってクロックされる。
トランスバーサル・フィルタ７０５（第１７．１８゜４
９図〕を使用する実施例において、色度反転可能化信号
はラッチのクリア入力を可能化せず、負信号は加算器／
ラッテ・ステージ７５６へのその信号は端子７０５ｂに
現れる。端子７２５のパル・クロックは種々のインバー
タに結合して加算器及び帯域フィルタ手段７０４を有す
るラッチ用の複数のクロックを発生する。従ってラッチ
はパル・クロックによってクロックされ先の論理要素（
例えば加算器）から次の論理処理要素（加算器）にディ
ジタル出力を送る。
９図〕を使用する実施例において、色度反転可能化信号
はラッチのクリア入力を可能化せず、負信号は加算器／
ラッテ・ステージ７５６へのその信号は端子７０５ｂに
現れる。端子７２５のパル・クロックは種々のインバー
タに結合して加算器及び帯域フィルタ手段７０４を有す
るラッチ用の複数のクロックを発生する。従ってラッチ
はパル・クロックによってクロックされ先の論理要素（
例えば加算器）から次の論理処理要素（加算器）にディ
ジタル出力を送る。
帯域フィルタ手段７０４の最後の加算器／ラッチ・ステ
ージ７０６は被除央色度信号を分配する。
ージ７０６は被除央色度信号を分配する。
１水平ライン遅延ＩＩＩは広帯域信号からの色度信号分
離の＠型フィルタ処理を行なう丸めに必要とされる。従
って櫛型フィルタ７０１はパル・フラグと名付けられた
入力によって表わされる全システム・タイミングと同期
していなければならない。
離の＠型フィルタ処理を行なう丸めに必要とされる。従
って櫛型フィルタ７０１はパル・フラグと名付けられた
入力によって表わされる全システム・タイミングと同期
していなければならない。
第９Ａ図のビデオ信号システム及び特に第１１Ａ図の基
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちよシ長い期間の間−つの位相を
有しているが、他の位相はより短い期間を有しており、
パル・クロックの位相は非対称パル・フラグとコヒーレ
ントに変化する。しかし本色度分離処理回路によって使
用されるノくル・クロックは非対称パル・クロック、即
ち同じ接続時間の間、他の位相を有するクロックを使用
する。
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちよシ長い期間の間−つの位相を
有しているが、他の位相はより短い期間を有しており、
パル・クロックの位相は非対称パル・フラグとコヒーレ
ントに変化する。しかし本色度分離処理回路によって使
用されるノくル・クロックは非対称パル・クロック、即
ち同じ接続時間の間、他の位相を有するクロックを使用
する。
単一蓄積カラーフィールド又はフレームから合成カラー
テレビジョン備考を再構成しようとする時に！＆もＮ要
な問題は１フイールドの各２インが副搬送波’ｓｃの２
２７−１７２サイクルに等しい持続期間であるという事
実から生じる。即ち、副搬送波の１−１／２サイクルグ
ラス整数サイクルの時間に等しいことでめる。Ｓ型フィ
ルタ手段７０１におけるようなディジタルシフトレジス
タによって形成される時１Ｈ遅延線への所要条件は、テ
レビジョン・ライン当υ整数のサンプル、従って１水平
フインの遅延があることである。
テレビジョン備考を再構成しようとする時に！＆もＮ要
な問題は１フイールドの各２インが副搬送波’ｓｃの２
２７−１７２サイクルに等しい持続期間であるという事
実から生じる。即ち、副搬送波の１−１／２サイクルグ
ラス整数サイクルの時間に等しいことでめる。Ｓ型フィ
ルタ手段７０１におけるようなディジタルシフトレジス
タによって形成される時１Ｈ遅延線への所要条件は、テ
レビジョン・ライン当υ整数のサンプル、従って１水平
フインの遅延があることである。
従って、本発明は全装置の非対称パル・フラグから対称
パル・クロックを発生し、水平ブランキング期間におい
て副搬送サイクルの１−１／２プラス整数ｔ−消失し、
ライン速度で先のサンプルに関連して１８ａ０だけシフ
トする制御手段７０９を提供する。従ってパル・クロッ
クはテレビジョン信号をカフ−エンコードするのに必要
な４フイールドを再構成するのに要求されるような！Ｉ
Ｉ搬送波周波数と正しい位相関係にめるが、全装置と正
しいタイミング関係にも娶る。
パル・クロックを発生し、水平ブランキング期間におい
て副搬送サイクルの１−１／２プラス整数ｔ−消失し、
ライン速度で先のサンプルに関連して１８ａ０だけシフ
トする制御手段７０９を提供する。従ってパル・クロッ
クはテレビジョン信号をカフ−エンコードするのに必要
な４フイールドを再構成するのに要求されるような！Ｉ
Ｉ搬送波周波数と正しい位相関係にめるが、全装置と正
しいタイミング関係にも娶る。
従って第４９Ｃ図はブロック図の形式で第４８Ａ。
Ｂ図及び第４９Ａ、Ｂ図の一概略例に示すディジタル制
御手段７０９を示す。第４９Ｄ図は第４８Ａ、Ｂ及び４
９Ａ、Ｂ図と共に第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
御手段７０９を示す。第４９Ｄ図は第４８Ａ、Ｂ及び４
９Ａ、Ｂ図と共に第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
全システムからの入力は基準ロジック回路１２５Ｂによ
って与えられる非対称パル・フラグ、６倍の位相連続副
搬送波周波数（６ｆ３ｏ）、基準クロック発生回路９８
によって与えられる１−１／２倍の位相連続副搬送波周
波数（１／２ｆ、ｃ） 及びフィールド・インデック
ス・パルスを夫々の端子７５８゜７５９．７６０及び７
６１に有している。これらの信号はパル・クロック発生
器７６２に導人畜れ、次いで第４８Ａ図の制御手段７０
９のその部分の４位相クロック発生器７２０に接続され
ている。後者は後述するように、シフトレジスタ７５０
Ａ、Ｂ及び７５１Ａ、Ｂの４位相クロッキングを行なう
。
って与えられる非対称パル・フラグ、６倍の位相連続副
搬送波周波数（６ｆ３ｏ）、基準クロック発生回路９８
によって与えられる１−１／２倍の位相連続副搬送波周
波数（１／２ｆ、ｃ） 及びフィールド・インデック
ス・パルスを夫々の端子７５８゜７５９．７６０及び７
６１に有している。これらの信号はパル・クロック発生
器７６２に導人畜れ、次いで第４８Ａ図の制御手段７０
９のその部分の４位相クロック発生器７２０に接続され
ている。後者は後述するように、シフトレジスタ７５０
Ａ、Ｂ及び７５１Ａ、Ｂの４位相クロッキングを行なう
。
パル・クロック発生器は端子７５８を介してパル・７５
グを受信し、それを排他的オア７６３に供給する。後者
Ｆ！端子７６０からの１／２ｆ、ｃクロックと一緒にＤ
型７ソツグ７０ツ：７７６４ Ｋ接続されている。排他
的オア７６３及び７リツグフロツプ７６４は被ゲート位
相検出器を規定している。Ｄ型７リツグ７０ッグ７６５
は７ｖソゲ７０ツグ７６４に接続され、カウントデコー
ダ７７２によって与えられるグループＡ制御信号（７１
９）に対応するライン７６６上の補正パルスによってク
ロックされる。ＪＫ型７リツグフロツグ７６７Ｆｉビン
Ｋにおいて７リツプ７０ツ１７６５に接続され、端子７
５９からの” ｓｃクロックによってクロックされる。
グを受信し、それを排他的オア７６３に供給する。後者
Ｆ！端子７６０からの１／２ｆ、ｃクロックと一緒にＤ
型７ソツグ７０ツ：７７６４ Ｋ接続されている。排他
的オア７６３及び７リツグフロツプ７６４は被ゲート位
相検出器を規定している。Ｄ型７リツグ７０ッグ７６５
は７ｖソゲ７０ツグ７６４に接続され、カウントデコー
ダ７７２によって与えられるグループＡ制御信号（７１
９）に対応するライン７６６上の補正パルスによってク
ロックされる。ＪＫ型７リツグフロツグ７６７Ｆｉビン
Ｋにおいて７リツプ７０ツ１７６５に接続され、端子７
５９からの” ｓｃクロックによってクロックされる。
フリラグフロップ７６７はアンドゲート７６８に接続さ
れ、７リツプフロツグ７６５のクリアビンに接続されて
いる。
れ、７リツプフロツグ７６５のクリアビンに接続されて
いる。
フリラグフロップ７６５，７６７及びアンドゲート７６
８は共は被ゲート位相検出器を規定している。
８は共は被ゲート位相検出器を規定している。
アンドゲート７６ＢＦｉ６ｆＳｃのクロックを受信し、
次いで２分１ｌＩＩ（÷２ ）ＪＫ型フリッグフロツプ
７６９及び１３６５分割（÷１３６５）カウンタ７７０
に結合されている。÷１３６５カウンタ７７０は端子７
６１からのフィールド・インデックス・パルスを受信し
、リセットパルス発生器手段７７１を介して÷２フリッ
プ７０ッグ７６９に結合されている。第４９Ｂ図に示す
如く、フィールド・インデックス・パルスはクリップ７
０ツブステージを介して被反転２ｆｓｃに再クロックさ
れる。またカウンタ７７０Ｖｉ端子７９１上にグループ
人及びＢ制御信号を発生するカウントレコーダ７７２接
紗されている。グループＡ！ｌＪｍ信号Ｉｄｌｙリップ
フロッグ７６５をクロックする補正パルス７６６を規定
する。÷２７リツプ７０ツブ７６９の出力はパル・クロ
ック発生器７６２における閉ルーズを規定するため排他
的オア７６３の第２人力にフィードバックされる対称パ
ル・クロックを含んでいる。ま九パル・クロックは端子
７２５を介してグループＡ４位相クロックのみを発生す
る第４８Ａ、Ｂ及び４９０図の４位相クロック発生器７
２０に供給される。
次いで２分１ｌＩＩ（÷２ ）ＪＫ型フリッグフロツプ
７６９及び１３６５分割（÷１３６５）カウンタ７７０
に結合されている。÷１３６５カウンタ７７０は端子７
６１からのフィールド・インデックス・パルスを受信し
、リセットパルス発生器手段７７１を介して÷２フリッ
プ７０ッグ７６９に結合されている。第４９Ｂ図に示す
如く、フィールド・インデックス・パルスはクリップ７
０ツブステージを介して被反転２ｆｓｃに再クロックさ
れる。またカウンタ７７０Ｖｉ端子７９１上にグループ
人及びＢ制御信号を発生するカウントレコーダ７７２接
紗されている。グループＡ！ｌＪｍ信号Ｉｄｌｙリップ
フロッグ７６５をクロックする補正パルス７６６を規定
する。÷２７リツプ７０ツブ７６９の出力はパル・クロ
ック発生器７６２における閉ルーズを規定するため排他
的オア７６３の第２人力にフィードバックされる対称パ
ル・クロックを含んでいる。ま九パル・クロックは端子
７２５を介してグループＡ４位相クロックのみを発生す
る第４８Ａ、Ｂ及び４９０図の４位相クロック発生器７
２０に供給される。
動作において第ａｑＣ及び４９Ｄ図を参照して、色度分
離処理システムがオンされると、カラ／り７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによりリセットされる。後者は被選択
フィールドにおいて生じうるＨｚパルスであり、同期パ
ルスは垂直間隔に一致している。リセット後にパルクロ
ック発生器は真のパルクロックに似ている初期バルクロ
ックの発生を開始する。しかしパルクロックはテレビジ
ョンラインの能動部分において装置パルフラグと同位相
でなければならない。即ちパル７ラグがアップの時％
２ ｆ８Ｃの立上シ縁はパルクロックの立上刃縁と一
致するものと考えられ、逆もそうである。この九め、回
路がオンになる時、第４９Ｄ−１７又は１８図の波形に
似ている（初期〕パルクロツクハハルフ２グと一緒に排
他的オア７６３にフィードバックされる。パルフラグが
高レベル的である時、排他的オア出力はパルクロックが
低レベルである低レベルである。パル７ラグが低レベル
である時、排他的オア出力はパルクロックが高レベルで
ある時、低レベルである。従ってパルクロックは２ ’
ｓｃと一緒に７リツプフロツグ７６４に供給される３
ｆ、ｃを与えるようにパル操作される。７リツグ７０ッ
グ７６４Ｆｉパル操作化信号及び２ ’ｓｃ信号（波形
第４９Ｄ−１６，１７及び１８図）比較する。もし７リ
ツグフロツプ７６４がデータをとると、パルクロックは
パルフラグと同相でなく、その逆もそうである。従って
排他的オア及びフリップフロップ７６４は被ゲート位相
検出を行なう。
離処理システムがオンされると、カラ／り７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによりリセットされる。後者は被選択
フィールドにおいて生じうるＨｚパルスであり、同期パ
ルスは垂直間隔に一致している。リセット後にパルクロ
ック発生器は真のパルクロックに似ている初期バルクロ
ックの発生を開始する。しかしパルクロックはテレビジ
ョンラインの能動部分において装置パルフラグと同位相
でなければならない。即ちパル７ラグがアップの時％
２ ｆ８Ｃの立上シ縁はパルクロックの立上刃縁と一
致するものと考えられ、逆もそうである。この九め、回
路がオンになる時、第４９Ｄ−１７又は１８図の波形に
似ている（初期〕パルクロツクハハルフ２グと一緒に排
他的オア７６３にフィードバックされる。パルフラグが
高レベル的である時、排他的オア出力はパルクロックが
低レベルである低レベルである。パル７ラグが低レベル
である時、排他的オア出力はパルクロックが高レベルで
ある時、低レベルである。従ってパルクロックは２ ’
ｓｃと一緒に７リツプフロツグ７６４に供給される３
ｆ、ｃを与えるようにパル操作される。７リツグ７０ッ
グ７６４Ｆｉパル操作化信号及び２ ’ｓｃ信号（波形
第４９Ｄ−１６，１７及び１８図）比較する。もし７リ
ツグフロツプ７６４がデータをとると、パルクロックは
パルフラグと同相でなく、その逆もそうである。従って
排他的オア及びフリップフロップ７６４は被ゲート位相
検出を行なう。
もしパルクロックが正しい位相にないと、フリップフロ
ップ７６５，７６７及びアンドゲート７６８から成る被
ゲート位相補正器ＩＩ′１６ｆ３ｃクロックの１サイク
ルを削除し、位相を１８００だけシフトし、パルフラグ
に対してパルクロックを正しい位相にする。ｍ正パルス
７６６は位相が同じであることがわかっているテレビジ
ョンラインの能動的部分において検出及び補正が行なわ
れる時間を遅延せしめる。ビデオ信号システムにおいて
便用されるサンプリングクロックのパル操作は第９，１
１図に関して前述し九よりに水平ブランキング間隔時に
は生じないので対称パルクロックの正しい位相の検出は
水平間隔時に生じ得ない。しかし−度正しい対称バルク
ロック位相が検出されれば、その後パルクロック位相は
色度分能及び処理回路１０１［おいて水平ブランキング
間隔時に変化する。
ップ７６５，７６７及びアンドゲート７６８から成る被
ゲート位相補正器ＩＩ′１６ｆ３ｃクロックの１サイク
ルを削除し、位相を１８００だけシフトし、パルフラグ
に対してパルクロックを正しい位相にする。ｍ正パルス
７６６は位相が同じであることがわかっているテレビジ
ョンラインの能動的部分において検出及び補正が行なわ
れる時間を遅延せしめる。ビデオ信号システムにおいて
便用されるサンプリングクロックのパル操作は第９，１
１図に関して前述し九よりに水平ブランキング間隔時に
は生じないので対称パルクロックの正しい位相の検出は
水平間隔時に生じ得ない。しかし−度正しい対称バルク
ロック位相が検出されれば、その後パルクロック位相は
色度分能及び処理回路１０１［おいて水平ブランキング
間隔時に変化する。
カウンタ７７０ｉｊ１テレビジヨンラインに対応する６
ｆ、ｃ（第４９Ｄ−１図）の１３６５カウントをカウ
ントダウンし、中ヤリア出力（４９Ｄ−３図）を２ｆ、
。（第４９Ｄ−２図ンの立上シ繰上でリセットパルス発
生ａ７７１に送る。後者はキャリア出力が低レベルにな
った後、６カウントを与える一連のＤ型７リツグ７０ッ
グ、従ってｔＸ４９−４乃至８図に示す連続し喪高レベ
ルを含んでいる。＄４９−６，８図の波形に対応する反
転出力信号はＺＪＫ型７リツ１７０ツブ７６９（第４９
Ｄ−９図ンに対して低レベル状態の開始と終りを与え、
端子７２５に現われる３ｆ、ｃ（第４９Ｄ−１０図）で
対称パルクロックを発生する。
ｆ、ｃ（第４９Ｄ−１図）の１３６５カウントをカウ
ントダウンし、中ヤリア出力（４９Ｄ−３図）を２ｆ、
。（第４９Ｄ−２図ンの立上シ繰上でリセットパルス発
生ａ７７１に送る。後者はキャリア出力が低レベルにな
った後、６カウントを与える一連のＤ型７リツグ７０ッ
グ、従ってｔＸ４９−４乃至８図に示す連続し喪高レベ
ルを含んでいる。＄４９−６，８図の波形に対応する反
転出力信号はＺＪＫ型７リツ１７０ツブ７６９（第４９
Ｄ−９図ンに対して低レベル状態の開始と終りを与え、
端子７２５に現われる３ｆ、ｃ（第４９Ｄ−１０図）で
対称パルクロックを発生する。
第４９Ｄ−１ｏ、１１図を比較することによって分るよ
うに、パルクロックの位相は位相遅Ｍ ３ｆ、ｃ信号の
２〜ｉサイクルを除去することによって１８０°だけシ
フトされる。このため、２フリツプフロツプ７６９の入
力が低になった後、”８Ｃの次の立上シ縁に対応するパ
ルクロックの立上り縁はパルクロックの次の２つの立上
シ縁に止まるように低レベルに止まる。フリップフロッ
プ７６９の入力が高になった後、６ｆｓｃの次の立上シ
縁でパルクロックは高レベルになるが、先のライン（第
４？Ｄ−１１図）にンいてその位相に対し１８ｏ０の位
相シフトを有しておシ、従って、各テレビジョンライン
の副搬送波のＹサイクルを除去する要求が達成される。
うに、パルクロックの位相は位相遅Ｍ ３ｆ、ｃ信号の
２〜ｉサイクルを除去することによって１８０°だけシ
フトされる。このため、２フリツプフロツプ７６９の入
力が低になった後、”８Ｃの次の立上シ縁に対応するパ
ルクロックの立上り縁はパルクロックの次の２つの立上
シ縁に止まるように低レベルに止まる。フリップフロッ
プ７６９の入力が高になった後、６ｆｓｃの次の立上シ
縁でパルクロックは高レベルになるが、先のライン（第
４？Ｄ−１１図）にンいてその位相に対し１８ｏ０の位
相シフトを有しておシ、従って、各テレビジョンライン
の副搬送波のＹサイクルを除去する要求が達成される。
カウント・デコーダ７７２Ｆｉカウンタ７７０に結合さ
れ、被選択カウントの後にグルーグＡ及びＢ制御信号を
発生し、それらの信号Ｆｉ端子７１９を介して４位相ク
ロック発生器７２０に導入される。グループＡ制御信号
は前述し喪ように２イン７６６上のパルスとして被ゲー
ト位相補正器に供給される。
れ、被選択カウントの後にグルーグＡ及びＢ制御信号を
発生し、それらの信号Ｆｉ端子７１９を介して４位相ク
ロック発生器７２０に導入される。グループＡ制御信号
は前述し喪ように２イン７６６上のパルスとして被ゲー
ト位相補正器に供給される。
４位相クロック発生器７２０は横型フィルタ・シフト・
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル３ｆｓｃサ
ンプルクロツクを使用して、テレビジョンライン毎の整
数、例えば６８（ｌのサングルを発生する要件を満す。
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル３ｆｓｃサ
ンプルクロツクを使用して、テレビジョンライン毎の整
数、例えば６８（ｌのサングルを発生する要件を満す。
これによシライン毎に整数全うまく解決し、ｉサイクル
はラインからラインへの正しいサンプリングを妨げ、そ
して除失されるか又は神慣されなければならない。この
ため４位相クロック発生器７２０は端子７２５を介して
ノ（ルクロツク、１アウト・オア４．２進デコーダ７７
４、第４８Ａ、Ｂ図のシフトレジスタステージ選択器７
５２Ａ（及び選択器７５３Ｂ）に結合された４分割（÷
４）２進カウンタ７７３を備えている。２進デコーダ７
７４のデータ入力は高レベルに接続されていて、被選択
出力は低レベルに等しく、選択されていない出力は高レ
ベルに等しい。シフトレジスタ選択１７５２Ａ及び７５
２Ｂはカウントデコーダ７７２からのグループ人及びＢ
制御信号に応答してシフトレジスタ・グループＡ又はＢ
からのディジタル語を選択する広帯域選択器７５４（第
４８Ａ図）に接続されている。２進デコーダ７７４はラ
ップ７７５、従って４Ｄ型フリツプ７０ツグ７７６ａＮ
ｄに接続されている。出力がその入力に追従するラッチ
７７５はパルクロックに接続され、７リツグフロツプ７
７６ Ｉｎ〜ｄはインバータ７７７を介してこれに接続
されている。４位相クロックはインバータステージを介
して、フリップフロッグ７７６ａＮｄの出力φ１．φ２
．φ３及びφ４に発生され、第４９Ｄ−１２−１５図に
示てれている。クロックφ１〜φ４は櫛型フィルタ７１
１（第４８Ａ−Ｂ図）のシフトレジスタ７５１人（及び
７５１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジスタ
７５０ＡＫ導入される。ビデオ入力信号はシフトレジス
タの端子７００に導入される。
はラインからラインへの正しいサンプリングを妨げ、そ
して除失されるか又は神慣されなければならない。この
ため４位相クロック発生器７２０は端子７２５を介して
ノ（ルクロツク、１アウト・オア４．２進デコーダ７７
４、第４８Ａ、Ｂ図のシフトレジスタステージ選択器７
５２Ａ（及び選択器７５３Ｂ）に結合された４分割（÷
４）２進カウンタ７７３を備えている。２進デコーダ７
７４のデータ入力は高レベルに接続されていて、被選択
出力は低レベルに等しく、選択されていない出力は高レ
ベルに等しい。シフトレジスタ選択１７５２Ａ及び７５
２Ｂはカウントデコーダ７７２からのグループ人及びＢ
制御信号に応答してシフトレジスタ・グループＡ又はＢ
からのディジタル語を選択する広帯域選択器７５４（第
４８Ａ図）に接続されている。２進デコーダ７７４はラ
ップ７７５、従って４Ｄ型フリツプ７０ツグ７７６ａＮ
ｄに接続されている。出力がその入力に追従するラッチ
７７５はパルクロックに接続され、７リツグフロツプ７
７６ Ｉｎ〜ｄはインバータ７７７を介してこれに接続
されている。４位相クロックはインバータステージを介
して、フリップフロッグ７７６ａＮｄの出力φ１．φ２
．φ３及びφ４に発生され、第４９Ｄ−１２−１５図に
示てれている。クロックφ１〜φ４は櫛型フィルタ７１
１（第４８Ａ−Ｂ図）のシフトレジスタ７５１人（及び
７５１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジスタ
７５０ＡＫ導入される。ビデオ入力信号はシフトレジス
タの端子７００に導入される。
動作時に、オーバラップする４位相クロックφ１〜φ４
（１５０−１−１秒〕は多重ステージ、２位相シフトレ
ジスタ７５０Ａ（７５１Ａ）Ｋ与えられ、所要クロッキ
ング速度を得るため連続的４ビツト対を別のステージに
クロックすることなしに、その速度を操作できない。第
ａｑＤ−１ｏ図のパルクロツタの２−一サイクル時に４
位相クロックは第４９Ｄ−１２−１５図に示す如く不能
化されて正しい１Ｈ遅延を与える。更に、５１２ビツト
の容量を有するシフトレジスタが容易に利用可能なので
、これらｉｊ１水平ライン遅延に対応する６８０ビツト
を与えるために使用される。
（１５０−１−１秒〕は多重ステージ、２位相シフトレ
ジスタ７５０Ａ（７５１Ａ）Ｋ与えられ、所要クロッキ
ング速度を得るため連続的４ビツト対を別のステージに
クロックすることなしに、その速度を操作できない。第
ａｑＤ−１ｏ図のパルクロツタの２−一サイクル時に４
位相クロックは第４９Ｄ−１２−１５図に示す如く不能
化されて正しい１Ｈ遅延を与える。更に、５１２ビツト
の容量を有するシフトレジスタが容易に利用可能なので
、これらｉｊ１水平ライン遅延に対応する６８０ビツト
を与えるために使用される。
グループ八シフトレジスタ７５０Ａ及び１Ｈ遅延房７１
０，７１ｊのみのタイミング制御は第４９Ｃ図に示され
ているけれど、パルクロックライン７２５及びグループ
Ｂ制御信号ライン７１９は１Ｈ遅延線７１ｏ（第ａｓＡ
図）のグループＢシフトレジスタに導入される。更に１
Ｈ遅延線７１１（第４８Ｃ図）は１Ｈ遅延線７１０と同
じで、同様にしてバルクロック及びグループＡ及びＢ制
御信号を使用する。
０，７１ｊのみのタイミング制御は第４９Ｃ図に示され
ているけれど、パルクロックライン７２５及びグループ
Ｂ制御信号ライン７１９は１Ｈ遅延線７１ｏ（第ａｓＡ
図）のグループＢシフトレジスタに導入される。更に１
Ｈ遅延線７１１（第４８Ｃ図）は１Ｈ遅延線７１０と同
じで、同様にしてバルクロック及びグループＡ及びＢ制
御信号を使用する。
第４９Ａ、Ｂ図Ｆｉ第４９０阻の制御手段７０９及びま
た第１８図の奇数対称を有するトランスバーサルフィル
タ７０５のディジタル型の一実施例を示しておシ、後者
は被除去色度及び１Ｈ遅延化広帯域信号を受信する端子
７０３ｂ及び７０２を債えている。
た第１８図の奇数対称を有するトランスバーサルフィル
タ７０５のディジタル型の一実施例を示しておシ、後者
は被除去色度及び１Ｈ遅延化広帯域信号を受信する端子
７０３ｂ及び７０２を債えている。
フィルタ７０５の揮々の要素７１４〜７１８は概略的に
図示されており、色度信号の位相を＋９０゜回転させる
手段を規定しており、これによってインバータ手段７１
８Ｆｉ制御入カフ０７に応答して信号を１８０°反転す
る。−９０°の回転は対応する符号変化、即ち第１８図
に示すものと反対の符号の入力を有する加算器７１５ａ
と７１５ｂのラッチをクロッキングすることによって発
生される。インバータ手段７１８は本質的に１８０°の
反転を行なう複数の排他的オアとして、ここでは規定さ
れている。
図示されており、色度信号の位相を＋９０゜回転させる
手段を規定しており、これによってインバータ手段７１
８Ｆｉ制御入カフ０７に応答して信号を１８０°反転す
る。−９０°の回転は対応する符号変化、即ち第１８図
に示すものと反対の符号の入力を有する加算器７１５ａ
と７１５ｂのラッチをクロッキングすることによって発
生される。インバータ手段７１８は本質的に１８０°の
反転を行なう複数の排他的オアとして、ここでは規定さ
れている。
帯域フィルタは本質的に２７／３２の利得を有しており
、従って広帯域信号の利得はこの利得と合致しなければ
ならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化広
帯域信号は２７１５２を広帯域信号に乗算する２７／３
２乗算器ＦＲＯＭ７２２に結合され、単位利得を与える
。広帯域信号は次いで帯域フィルタ手段７０４によって
生じる色度チャンネルにおける遅延と、広帯域チャンネ
ルにおける遅延を等しくさせる遅延手段７２５ （８ス
テージ）を介して加算手段７０６に供給される。種々の
ラッテ７２４は加算手段７０６と７０８間に設けられて
おり、加算手段７０６からの輝度信号のクロッキング時
に、中関僧号の一時的蓄ｆＩＦを行なう。合成カラーテ
レビジョン信号は被蓄積ビデオ信号の交番的にくり返さ
れる再生を組合せることによって第４９Ｂ図の加算手段
７０８を介して出力端子７２８に発生される。
、従って広帯域信号の利得はこの利得と合致しなければ
ならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化広
帯域信号は２７１５２を広帯域信号に乗算する２７／３
２乗算器ＦＲＯＭ７２２に結合され、単位利得を与える
。広帯域信号は次いで帯域フィルタ手段７０４によって
生じる色度チャンネルにおける遅延と、広帯域チャンネ
ルにおける遅延を等しくさせる遅延手段７２５ （８ス
テージ）を介して加算手段７０６に供給される。種々の
ラッテ７２４は加算手段７０６と７０８間に設けられて
おり、加算手段７０６からの輝度信号のクロッキング時
に、中関僧号の一時的蓄ｆＩＦを行なう。合成カラーテ
レビジョン信号は被蓄積ビデオ信号の交番的にくり返さ
れる再生を組合せることによって第４９Ｂ図の加算手段
７０８を介して出力端子７２８に発生される。
第４９Ｃ図のパルクロック発生器のブロック図は第４９
Ａ、Ｂ図に概略的に示されているが、ｆｊＸ４９Ｃ図の
４位相クロック発生器７２０は第４８Ａ、Ｂ図に概略的
に示されている。発生器７６２及び７６０の動作は第４
９０図に記載されているので、第４９Ａ、Ｂ図の概略図
においては更に説明を必要としないであろう。
Ａ、Ｂ図に概略的に示されているが、ｆｊＸ４９Ｃ図の
４位相クロック発生器７２０は第４８Ａ、Ｂ図に概略的
に示されている。発生器７６２及び７６０の動作は第４
９０図に記載されているので、第４９Ａ、Ｂ図の概略図
においては更に説明を必要としないであろう。
しかし更に第４９Ａ図はブランキングの挿入によるコン
ピュータ制御システム９２、ビット消去回路１２７及び
基準クロック発生器９４によって与えられる色度切換、
及びフレーム切換入力を受信する端子７７８を有してい
る。フレーム切換入力はシステム再生力２−バーストと
連続位相ＳＣの位相を比較することによって発生された
色度反転可能化信号である。これらの位相が異なる時は
、フレームスイッチ入力は色度回路を反転させる状態に
する。従って７レーム切換入力は加算／ラッチステージ
７５６（第５０Ｂ図）に供給される同じ色度反転可能信
号である色度反転可能信号の形で、後述する如くトラン
スバーサル・フィルタ７０５への制御入カフ０７を、第
４９Ｂ及び５０Ａ図の端子７５７に発生する。第１８図
において前述し次ように色度反転可能化信号ｆ′ｉ１画
像フ画像フレー高時ベルであって、変化されない入力を
、反転さぜる排他的オアを通過させ、別にフレームでは
低レベルで符号を変え、この補数を形成し、従って色度
を反転する。端子７７８の色度切換入力はアンドゲート
７７９を介してフレーム切換人力に結合し、装置が蓄積
手段（ディスク／テープ）からの信号を受信していない
時、例えば装置が電子−電子モードであって色度反転が
所望されない時に、フレーム切換信号が反転を可能化す
ることを阻止する。
ピュータ制御システム９２、ビット消去回路１２７及び
基準クロック発生器９４によって与えられる色度切換、
及びフレーム切換入力を受信する端子７７８を有してい
る。フレーム切換入力はシステム再生力２−バーストと
連続位相ＳＣの位相を比較することによって発生された
色度反転可能化信号である。これらの位相が異なる時は
、フレームスイッチ入力は色度回路を反転させる状態に
する。従って７レーム切換入力は加算／ラッチステージ
７５６（第５０Ｂ図）に供給される同じ色度反転可能信
号である色度反転可能信号の形で、後述する如くトラン
スバーサル・フィルタ７０５への制御入カフ０７を、第
４９Ｂ及び５０Ａ図の端子７５７に発生する。第１８図
において前述し次ように色度反転可能化信号ｆ′ｉ１画
像フ画像フレー高時ベルであって、変化されない入力を
、反転さぜる排他的オアを通過させ、別にフレームでは
低レベルで符号を変え、この補数を形成し、従って色度
を反転する。端子７７８の色度切換入力はアンドゲート
７７９を介してフレーム切換人力に結合し、装置が蓄積
手段（ディスク／テープ）からの信号を受信していない
時、例えば装置が電子−電子モードであって色度反転が
所望されない時に、フレーム切換信号が反転を可能化す
ることを阻止する。
第４９Ａ、Ｂ図において、パルクロック発生器はまた÷
２ＪＫ ７リツプフロツク７６９及びインバータ７８０
の反転ビンを介してライン７８１，７８２にバルクロッ
クを発生する。そのパルクロックは通常、加算手段７５
１ａ、ｂ、乗算器Ｆ ＲＯＭ Ｂ ７１６ ａ 、 ｂ
。
２ＪＫ ７リツプフロツク７６９及びインバータ７８０
の反転ビンを介してライン７８１，７８２にバルクロッ
クを発生する。そのパルクロックは通常、加算手段７５
１ａ、ｂ、乗算器Ｆ ＲＯＭ Ｂ ７１６ ａ 、 ｂ
。
１サンプル遅延線７１４ａ、 ｂ、 ｃ及び遅延手段７
２３と関連した種々のラッチをクロックするために使用
される。
２３と関連した種々のラッチをクロックするために使用
される。
第１９図は色度分離システムの別の実施例を示しており
、第１７図と同様の要素には同様の記号が付しである。
、第１７図と同様の要素には同様の記号が付しである。
第１７．１８．４９図のトランスパーサル・フィルタ７
０５は制御入カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されている。
０５は制御入カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されている。
あるフレームにおいてその反転手段は帯域フィルタ７０
４ａからの入来信号を変化させずに通過させるが、別の
７レーム罠おいて制御入カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のビットを１８０°
シフトさせるため、反転可能化信号管インバータ手段に
与える。加算手段７０６ａから取り出きれた輝度信号は
加算手段７０８に送られ、後者の手段は前述したように
、合成カラーテレビジョン信号を端子７２８に発生する
。
４ａからの入来信号を変化させずに通過させるが、別の
７レーム罠おいて制御入カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のビットを１８０°
シフトさせるため、反転可能化信号管インバータ手段に
与える。加算手段７０６ａから取り出きれた輝度信号は
加算手段７０８に送られ、後者の手段は前述したように
、合成カラーテレビジョン信号を端子７２８に発生する
。
第２０図は第１９図の別の実施例の変形例で、加算手段
７０６は除失され、インバータ手段７０５ａはインバー
タ手段７０６ｂによって置換されている。
７０６は除失され、インバータ手段７０５ａはインバー
タ手段７０６ｂによって置換されている。
第２０図のブロック図における同様の要素は同様の記号
が付されている。インバータ手段７Ｄ５ｂＦｉ帯域フイ
ルタ７０４、従って減算処理を行なうようになっている
加算手段７０８ａの負入力に結合されているディジタル
２倍化（×２）ステージを構成している。第４９Ｅ、Ｆ
図に示す如く、×２ステージ７５６ａは実際には帯域フ
ィルタ手段７０４の出力に配設され、第５０Ｂ図の加算
／ラッチステージ７５６に対応する。端子７０２上の１
Ｈ遅延化広帯域信号は加算手段７０８ａの正入力に導入
される。
が付されている。インバータ手段７Ｄ５ｂＦｉ帯域フイ
ルタ７０４、従って減算処理を行なうようになっている
加算手段７０８ａの負入力に結合されているディジタル
２倍化（×２）ステージを構成している。第４９Ｅ、Ｆ
図に示す如く、×２ステージ７５６ａは実際には帯域フ
ィルタ手段７０４の出力に配設され、第５０Ｂ図の加算
／ラッチステージ７５６に対応する。端子７０２上の１
Ｈ遅延化広帯域信号は加算手段７０８ａの正入力に導入
される。
動作時に、×２ステージ７５６ａは制御式カフＱ７ｂ、
即ち色度反転可能化信号によシ制御されて、ある７レー
轟での負のステージは、１Ｈ遅延化広帯域信号のみから
加算手段７０８ａが合成カラーテレビジョン信号を再構
成するような零出力を発生する。他のフレームにおいて
色度Ｒ転可能化信号（７ｒ：Ｊ７ｂ ）は×２ステージ
７５６ａが櫛型フィルタ手段７０１からの広帯域信号と
一緒に、加算手段７０８ａの負入力へディジタル信号を
通過せしめるのを不能化する。２倍化処理は実際にはラ
インな１ビツトシフトすることによって行なわれるので
、加算手段７０８ａを介しての広帯域信号からの２倍化
色度信号の減算は他の交番的にくり返しうる再生を加え
合せて、端子７２８上の合成カラーテレビジョン信号を
規定する。第２０図のシステムは加算手段７０６が除失
されている点で簡単になっている。いずれにしても、第
１９．２０図のシステムは第１７．１８及び４９図のシ
ステムよシ、＜シ返しの再生時に色度信号の調整の程度
が少ない。
即ち色度反転可能化信号によシ制御されて、ある７レー
轟での負のステージは、１Ｈ遅延化広帯域信号のみから
加算手段７０８ａが合成カラーテレビジョン信号を再構
成するような零出力を発生する。他のフレームにおいて
色度Ｒ転可能化信号（７ｒ：Ｊ７ｂ ）は×２ステージ
７５６ａが櫛型フィルタ手段７０１からの広帯域信号と
一緒に、加算手段７０８ａの負入力へディジタル信号を
通過せしめるのを不能化する。２倍化処理は実際にはラ
インな１ビツトシフトすることによって行なわれるので
、加算手段７０８ａを介しての広帯域信号からの２倍化
色度信号の減算は他の交番的にくり返しうる再生を加え
合せて、端子７２８上の合成カラーテレビジョン信号を
規定する。第２０図のシステムは加算手段７０６が除失
されている点で簡単になっている。いずれにしても、第
１９．２０図のシステムは第１７．１８及び４９図のシ
ステムよシ、＜シ返しの再生時に色度信号の調整の程度
が少ない。
従って第１９．２０図のシステムは被反転フレームのテ
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しかし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しかし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
＠ａｑＢ、Ｆ図は第２０図に示すディジタル色度分離処
理システム用のインバータ手段及び制御手段の概略を示
す。この九め１Ｈ遅延化広帯域信号は櫛型フィルタ手段
７０１（第４８Ｂ図）から端子７０２を介して導入され
、帯域フィルタ手段７０４の出力である被除去色度信号
は第ｓｏＢ図の端子７０３ｂから（ここではインバータ
手段の部分を形成している）デジタル×２ステージ７５
６ａを介して導入される。説明を簡単にするため第５０
Ｂ図のデジタル×２ステージ７５６に対応するインバー
タ手段７０５ｂの部分は端子７０３ｂの後に挿入された
点線のブロック７５６ａによって第４９Ｅ図に示されて
いる。前述したように制御入カフ０７ｂは端子７５７上
の色度反転可能化信号に対応する。従って後者の可能化
僧号は被反転フレーム上のラッチステージのクリア入力
を可能化し、それを介しての信号の通過を阻止し、帯域
フィルタから加算手段７０８ａへの零入力を実際に与え
る。反転フレームにおいて、色度反転可能化信号はラッ
チステージ７５６ａのクリア入力が色度信号を通過きせ
るのを不能化する。２倍化処理はワイヤ接続をシフトす
ることによって行なわれ、色度信号を２倍にするため、
ディジタル語のビットシフトを行なう。
理システム用のインバータ手段及び制御手段の概略を示
す。この九め１Ｈ遅延化広帯域信号は櫛型フィルタ手段
７０１（第４８Ｂ図）から端子７０２を介して導入され
、帯域フィルタ手段７０４の出力である被除去色度信号
は第ｓｏＢ図の端子７０３ｂから（ここではインバータ
手段の部分を形成している）デジタル×２ステージ７５
６ａを介して導入される。説明を簡単にするため第５０
Ｂ図のデジタル×２ステージ７５６に対応するインバー
タ手段７０５ｂの部分は端子７０３ｂの後に挿入された
点線のブロック７５６ａによって第４９Ｅ図に示されて
いる。前述したように制御入カフ０７ｂは端子７５７上
の色度反転可能化信号に対応する。従って後者の可能化
僧号は被反転フレーム上のラッチステージのクリア入力
を可能化し、それを介しての信号の通過を阻止し、帯域
フィルタから加算手段７０８ａへの零入力を実際に与え
る。反転フレームにおいて、色度反転可能化信号はラッ
チステージ７５６ａのクリア入力が色度信号を通過きせ
るのを不能化する。２倍化処理はワイヤ接続をシフトす
ることによって行なわれ、色度信号を２倍にするため、
ディジタル語のビットシフトを行なう。
１Ｈ遅延化広帯域信号は第４９Ａ図の遅延手段７２３に
類似した遅延手段７２３ａ （第ａｑＥ図〕に導入され
、広帯域信号中の遅延を帯域フィルタ手段７０４を介し
て導入される色度信号の遅延と、等しく濱せる。帯域信
号は次いで利得調整機能を行なう２７１５２乗算器７２
２ａ （第４９Ｅ、Ｆ図）に導入される。２７／３２乗
算器７２２ａからの広帯域信号にデジタル×２ステージ
７５６ａからの出力と一緒に、加算手段７０２ａに導入
される。合成ビデオ信号は交番的フレーム上で行なわれ
る減算処理によシ、加算手段７０８ａによる交番にくυ
返しうる再生時に端子７２８に発生される。
類似した遅延手段７２３ａ （第ａｑＥ図〕に導入され
、広帯域信号中の遅延を帯域フィルタ手段７０４を介し
て導入される色度信号の遅延と、等しく濱せる。帯域信
号は次いで利得調整機能を行なう２７１５２乗算器７２
２ａ （第４９Ｅ、Ｆ図）に導入される。２７／３２乗
算器７２２ａからの広帯域信号にデジタル×２ステージ
７５６ａからの出力と一緒に、加算手段７０２ａに導入
される。合成ビデオ信号は交番的フレーム上で行なわれ
る減算処理によシ、加算手段７０８ａによる交番にくυ
返しうる再生時に端子７２８に発生される。
第４９Ａ、Ｂ図の回路における如く、第４９Ｂ、Ｆ’図
は入カフ５８．７５９．７６０及び７６１、バルクロッ
ク発生器７６２及びカウントデコーダ７２２と共に端子
７１９上のグループＡ、Ｂ制御信号及び端子７２５上の
パルクロックを有する制御手段７０９を含んでいる。前
述したように端子７５７上の色度反転可能化信号はデジ
タル×２ステージ７５６ａに導入される。インバータ７
８０を介してＪＫ７リツブフロツプ７６９によって与え
られるパルクロックはライン７８１．７８２を介して遅
延手段７３２ａ、２７／３２乗算器７２２ａ及び加算手
段７０８ａに関連した種々のラッチに導入され、先の論
理処理要素から次の論理処理要素へのディジタル信号を
クロックする。
は入カフ５８．７５９．７６０及び７６１、バルクロッ
ク発生器７６２及びカウントデコーダ７２２と共に端子
７１９上のグループＡ、Ｂ制御信号及び端子７２５上の
パルクロックを有する制御手段７０９を含んでいる。前
述したように端子７５７上の色度反転可能化信号はデジ
タル×２ステージ７５６ａに導入される。インバータ７
８０を介してＪＫ７リツブフロツプ７６９によって与え
られるパルクロックはライン７８１．７８２を介して遅
延手段７３２ａ、２７／３２乗算器７２２ａ及び加算手
段７０８ａに関連した種々のラッチに導入され、先の論
理処理要素から次の論理処理要素へのディジタル信号を
クロックする。
第ａｑＢ、Ｆ図の種々の論理素子は従って本質的に第４
９Ａ、Ｂ図のものと同様である。
９Ａ、Ｂ図のものと同様である。
第２１図は前述し九ように一般的に機能するが、単一蓄
積カラーフィールドのくシ返しつる再生によって合成カ
ラーテレビジョン信号を再構成するディジタル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０３ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域傷号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号は端子７０３を介してイン
バータ手段７０５ｃ、特に第１７．１８．４９図のもの
に類似した奇数対称を有するトランスパーサル・フィル
タ７０５、電子スイッチ手段７３７への第３人力及び第
２を子スイッチ手段７３８への第１人力に導入ブれる。
積カラーフィールドのくシ返しつる再生によって合成カ
ラーテレビジョン信号を再構成するディジタル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０３ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域傷号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号は端子７０３を介してイン
バータ手段７０５ｃ、特に第１７．１８．４９図のもの
に類似した奇数対称を有するトランスパーサル・フィル
タ７０５、電子スイッチ手段７３７への第３人力及び第
２を子スイッチ手段７３８への第１人力に導入ブれる。
それらのスイッチの入力の数は合成カラーテレビジョン
信号の４フイールドを再構成するために使用される単一
フィールドの再生数に対応している。従ってトランスパ
ーサル・フィルタ７０５からの出力はスイッチ出段７３
７への第２人力及びスイッチ手段７３８への第４人力に
接続されている。スイッチ手段７５７からの出力は第２
０．４９Ｅ、Ｆ図のインバータ手段７０５ｂ （又は第
１９図のインバータ手段７０５ａ ）に類似したインバ
ータ手段に接続されてお夛、次いでスイッチ手段７３８
の第２及び第３人力に接続されている。後者の出力は加
算手段７０８の一人力に接続され、加算手段７０６の出
力は加算手段７０８の他の入力に接続されている。制御
手段７０９は制御入カフ０７Ｃを介してスイッチ信号を
発生し、フィールド速度でその入力を介してスイッチ手
段７５７，７３８を歩進させ、トランスバーサル・フィ
ルタ７０５及びインバータ手段７０５ｂを可能化し、前
述したようにフィルタ段７０１．７０４、加算手段７０
６，７０８を制御する。
信号の４フイールドを再構成するために使用される単一
フィールドの再生数に対応している。従ってトランスパ
ーサル・フィルタ７０５からの出力はスイッチ出段７３
７への第２人力及びスイッチ手段７３８への第４人力に
接続されている。スイッチ手段７５７からの出力は第２
０．４９Ｅ、Ｆ図のインバータ手段７０５ｂ （又は第
１９図のインバータ手段７０５ａ ）に類似したインバ
ータ手段に接続されてお夛、次いでスイッチ手段７３８
の第２及び第３人力に接続されている。後者の出力は加
算手段７０８の一人力に接続され、加算手段７０６の出
力は加算手段７０８の他の入力に接続されている。制御
手段７０９は制御入カフ０７Ｃを介してスイッチ信号を
発生し、フィールド速度でその入力を介してスイッチ手
段７５７，７３８を歩進させ、トランスバーサル・フィ
ルタ７０５及びインバータ手段７０５ｂを可能化し、前
述したようにフィルタ段７０１．７０４、加算手段７０
６，７０８を制御する。
周知のように、９０°位相回転はフィールド中に副搬送
波が整数グラス１サイクルｂるので、フィールド関に必
要とされる。従ってインバータ手段７０５Ｃはその４つ
の連続した再生の各々において９０°だけ単一蓄積フィ
ールドのシフトを行なって合成カラーテレビジョン信号
の４つのフィールドを再構成する。このため被蓄積フィ
ールドの最初の再生時にスイッチ手段７３８はその第１
人力に歩進されて、帯域フィルタ手段７０４から［接ス
イッチ手段７３Ｂを介して加算手段７０８に、被除去色
度信号を、加算手段７０６からの入来輝度信号と一緒に
送る。０°位相シフトでの第１フイールドは端子７２８
に送られる。
波が整数グラス１サイクルｂるので、フィールド関に必
要とされる。従ってインバータ手段７０５Ｃはその４つ
の連続した再生の各々において９０°だけ単一蓄積フィ
ールドのシフトを行なって合成カラーテレビジョン信号
の４つのフィールドを再構成する。このため被蓄積フィ
ールドの最初の再生時にスイッチ手段７３８はその第１
人力に歩進されて、帯域フィルタ手段７０４から［接ス
イッチ手段７３Ｂを介して加算手段７０８に、被除去色
度信号を、加算手段７０６からの入来輝度信号と一緒に
送る。０°位相シフトでの第１フイールドは端子７２８
に送られる。
被蓄積フィールドの第２の再生時に、スイッチ手段７３
７．７ｓａＦｉその第２人力に歩進され、色度信号はト
ランスバーサル・フィルタ７０５、スイッチ７３７、イ
ンバータ手段７０５ｂ及びスイッチ手段７３８の第２人
力を介して加算手段７０８に送られる。
７．７ｓａＦｉその第２人力に歩進され、色度信号はト
ランスバーサル・フィルタ７０５、スイッチ７３７、イ
ンバータ手段７０５ｂ及びスイッチ手段７３８の第２人
力を介して加算手段７０８に送られる。
トランスバーサル・フィルタ７０５は位相シフト、例え
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
Ｆｉ１８０’の位相シフトを与えて、色度信号の周波数
成分を＋２７００回転させる。
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
Ｆｉ１８０’の位相シフトを与えて、色度信号の周波数
成分を＋２７００回転させる。
前記フィールドの＠３の再生時に、スイッチ手段７３７
，７３８はその第３人力に歩進されて、色度信号はスイ
ッチ手段７５７、インバータ手段７０５ｂ及びスィッチ
手段７３８０＠５人力を介して加算手段７０８に送られ
る。従って色度信号は＋１８０°回転される。
，７３８はその第３人力に歩進されて、色度信号はスイ
ッチ手段７５７、インバータ手段７０５ｂ及びスィッチ
手段７３８０＠５人力を介して加算手段７０８に送られ
る。従って色度信号は＋１８０°回転される。
第４の再生時にスイッチ手段７５８は、その第４人力に
歩進されて、色度信号はトランスパーサルフィルタ７０
５のみを介して加算手段７０８に送られ、色度信号を＋
９０°回転させる。４つのフィールドは加算手段７０８
により連続的再生時に組み合されて、端子７２７上に合
成カラーテレビジョン信号を発生する。
歩進されて、色度信号はトランスパーサルフィルタ７０
５のみを介して加算手段７０８に送られ、色度信号を＋
９０°回転させる。４つのフィールドは加算手段７０８
により連続的再生時に組み合されて、端子７２７上に合
成カラーテレビジョン信号を発生する。
位相シフトの符号は変化せしめ得るもので、その回路の
接続及びこれへのクロックは対応するようになっており
、フィールドの８ｇ２再生時にトランスバーサル・フィ
ルタ７０５は色度を一９０’回転させ、加算手段７０８
に結合されている。第３の再生時にインバータ手段７０
５ｂは色度を一１８０°回転プせ、第４の再生時にトラ
ンスバーサル・フィルタ７０５は一９０’の回転を与え
、−１８０°の回転を与えるインバータ手段７０５ｂに
結合され、その組合せによ９色度は一２７０°シフトさ
れ、従って再生のｒＶｊ９０°の位相シフトを与える。
接続及びこれへのクロックは対応するようになっており
、フィールドの８ｇ２再生時にトランスバーサル・フィ
ルタ７０５は色度を一９０’回転させ、加算手段７０８
に結合されている。第３の再生時にインバータ手段７０
５ｂは色度を一１８０°回転プせ、第４の再生時にトラ
ンスバーサル・フィルタ７０５は一９０’の回転を与え
、−１８０°の回転を与えるインバータ手段７０５ｂに
結合され、その組合せによ９色度は一２７０°シフトさ
れ、従って再生のｒＶｊ９０°の位相シフトを与える。
制御手段７０９はパルクロック、４位相クロック、色度
反転可能化信号等を、インバータ手段７０５Ｃ、フィル
ター手段７０１．７０４及び加算手段７０６゜７０８等
の種々の要素に与える。
反転可能化信号等を、インバータ手段７０５Ｃ、フィル
ター手段７０１．７０４及び加算手段７０６゜７０８等
の種々の要素に与える。
周知の如く、合成カラーテレビジョン信号が単一フィー
ルドから再構成される時、水平同期パルスは交番的フィ
ールド上でのＩ水平ライン遅延の加算なしに、連続的再
生時に配列さｆ′Ｌない。第２１図の色度処理装置は直
接にはこの問題に関連しておらず、所望の連続したフィ
ールドを分配するけれど、その使用は垂直間隔を検出し
、これに応答してＩライン遅延を挿入する補助手段を必
要とする。
ルドから再構成される時、水平同期パルスは交番的フィ
ールド上でのＩ水平ライン遅延の加算なしに、連続的再
生時に配列さｆ′Ｌない。第２１図の色度処理装置は直
接にはこの問題に関連しておらず、所望の連続したフィ
ールドを分配するけれど、その使用は垂直間隔を検出し
、これに応答してＩライン遅延を挿入する補助手段を必
要とする。
ｓｆｃサンプ＋）ｙグ速度は上述したよりに使用されて
いるが、他のサンプリング速度も使用しうる。
いるが、他のサンプリング速度も使用しうる。
例えば４ｆ、。、１６１５ｆｓｓ等も使用しうる。１テ
レビジヨンライン当シ整数のサンプルを与えるサンプリ
ング速度は、パルクロックを必要としない、即ちパルク
ロック発生器７６２を省略しうるので、有効である。従
ってパルクロックは色度分離及び処理機能を実施するた
めに、必らずしも必要でない。更に２７／３２乗算器及
び乗算器ＰＲＯＭｇのような要素は単位利得の帯域フィ
ルタが用いられる場合、装置から除去しうる。
レビジヨンライン当シ整数のサンプルを与えるサンプリ
ング速度は、パルクロックを必要としない、即ちパルク
ロック発生器７６２を省略しうるので、有効である。従
ってパルクロックは色度分離及び処理機能を実施するた
めに、必らずしも必要でない。更に２７／３２乗算器及
び乗算器ＰＲＯＭｇのような要素は単位利得の帯域フィ
ルタが用いられる場合、装置から除去しうる。
ブランキング挿入及びビット消去回路によって実行され
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化させるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとりうる。従って、もしデ
ィスクバックの外側のトラックが再生されていて、次の
アドレスされたスチル像が同じディスクバックの内側ト
ラック上にあるならば、はとんど完全に４フイールドの
時間がヘッドを新しい位置に動かす九めに必要とされる
。この期間にブラック画を有することは本質的に喜ばし
いことではないので、グレーレベルが挿入される。その
回路はまた再生時に特別の効果を与えるため、１フイー
ルドのサンプルを規定１又はそれ以上のビットが論理Ｏ
の状態に本質的にリセットせしめるビット消失動作を行
なうようになっている。また第９Ａ図のブロック１２７
に示す回路はディジタル−アナログ変換回路１０２によ
って、パルフラグ信号から被パル操作化３８Ｃクロツク
信号を発生し、かつまた位相調整できる連続的副搬送波
正弦信号を基準クロック発生回路９８によってその回路
に印加される連続的位相の６８Ｃ及び１／２ＳＣ方形波
信号から発生する。更に、その回路は前述したように基
準クロック発生回路９８において検出される画像フレー
ムの第２の再生時に現れる１／２サイクルの３８Ｃを調
整するようになっている。再生動作時に受信テレビジョ
ン信号の交番的フレームの色度の位相を反転するため色
度分離処理回路１０１を可能化する色度反転可能化信号
は回路１２７によって発生され、ライン８７４（第２２
図）を介して出力てれる。
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化させるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとりうる。従って、もしデ
ィスクバックの外側のトラックが再生されていて、次の
アドレスされたスチル像が同じディスクバックの内側ト
ラック上にあるならば、はとんど完全に４フイールドの
時間がヘッドを新しい位置に動かす九めに必要とされる
。この期間にブラック画を有することは本質的に喜ばし
いことではないので、グレーレベルが挿入される。その
回路はまた再生時に特別の効果を与えるため、１フイー
ルドのサンプルを規定１又はそれ以上のビットが論理Ｏ
の状態に本質的にリセットせしめるビット消失動作を行
なうようになっている。また第９Ａ図のブロック１２７
に示す回路はディジタル−アナログ変換回路１０２によ
って、パルフラグ信号から被パル操作化３８Ｃクロツク
信号を発生し、かつまた位相調整できる連続的副搬送波
正弦信号を基準クロック発生回路９８によってその回路
に印加される連続的位相の６８Ｃ及び１／２ＳＣ方形波
信号から発生する。更に、その回路は前述したように基
準クロック発生回路９８において検出される画像フレー
ムの第２の再生時に現れる１／２サイクルの３８Ｃを調
整するようになっている。再生動作時に受信テレビジョ
ン信号の交番的フレームの色度の位相を反転するため色
度分離処理回路１０１を可能化する色度反転可能化信号
は回路１２７によって発生され、ライン８７４（第２２
図）を介して出力てれる。
ブランキング挿入及びビット消失回路１２７の動作は第
２２図に示すブロック図と関連して説明する。
２２図に示すブロック図と関連して説明する。
基準クロック発生器９８からのフレーム遅延信号はライ
ン８５７を介して排他的オアゲート８７２の１人力に入
力され、他の入力は基準論理回路１２５ｂから受信され
たパルフラグ信号を伝送するライン８７８によって供給
される。ゲート８７２の出力はステアリング論理８７６
に延長しているライン８７８′上に現れる。フレーム遅
延信号は画像フレーム速度でパルフラグ信号を反転する
ように動作し、それによってフレーム−フレームの１／
２６ＳＣクロック期間オフセットを、再パルクロックに
重合し、これは、ブランキング挿入及びビットミューテ
ィング回路１２７の出力と以後のデジタル−アナログ変
換回路１０２で用いられ、ｆｌ＃出力ビデオの再位置決
めを行う。
ン８５７を介して排他的オアゲート８７２の１人力に入
力され、他の入力は基準論理回路１２５ｂから受信され
たパルフラグ信号を伝送するライン８７８によって供給
される。ゲート８７２の出力はステアリング論理８７６
に延長しているライン８７８′上に現れる。フレーム遅
延信号は画像フレーム速度でパルフラグ信号を反転する
ように動作し、それによってフレーム−フレームの１／
２６ＳＣクロック期間オフセットを、再パルクロックに
重合し、これは、ブランキング挿入及びビットミューテ
ィング回路１２７の出力と以後のデジタル−アナログ変
換回路１０２で用いられ、ｆｌ＃出力ビデオの再位置決
めを行う。
排他的オアゲート８７２を介してフレーム遅延スイッチ
信号によって変調されるパル・ディジタル−アナログ変
換クロックによってディジタル−アナログ変換器１０２
内でのビデオデータの信頼性ある再位置決め及びデータ
ストローブを確実にするため、ビデオデータ自体は１／
２クロック期間だけ選択的に遅延され、そのデータのス
トローブはビット間の遷移時に発生されないようになっ
ている。
信号によって変調されるパル・ディジタル−アナログ変
換クロックによってディジタル−アナログ変換器１０２
内でのビデオデータの信頼性ある再位置決め及びデータ
ストローブを確実にするため、ビデオデータ自体は１／
２クロック期間だけ選択的に遅延され、そのデータのス
トローブはビット間の遷移時に発生されないようになっ
ている。
このことは下記の如く第２２図に示す回路の上方部分に
よって達成される。色度処理回路１０１からのビデオデ
ータは８ビツトラツチ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビツトデーメマ
ルチプレクサ８５４と共に他の８ビツトラツチ８５５に
延長しているライン８５２上に現れる。ラッチ８５１及
び８５３はライン８５５上の連紗的位相の６８０クロツ
クによってクロックされ、８ビツトラツチ８５３の出力
はフィン８５６を介してマルチプレクサ８５４に与えら
れる。それらの各ラッチはライン８５２上に現れるデー
タが３ＳＣの１／２サイクル遅延されるように、３ＳＣ
の１／２サイクルの遅延によりライン８５０からのデー
タを効果的クロックするが、ライン８５６上のデータは
２つのラッチによシクロツクされることＫよって３８Ｃ
の完全な１サイクルの遅延を有する。同じデータがライ
ン８５２，８５６によってマルチプレクサ８５４に与え
るが、ライン８５６上のデータは２イン８５２上のデー
タに対して３ＳＣの１／２サイクル遅延される。
よって達成される。色度処理回路１０１からのビデオデ
ータは８ビツトラツチ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビツトデーメマ
ルチプレクサ８５４と共に他の８ビツトラツチ８５５に
延長しているライン８５２上に現れる。ラッチ８５１及
び８５３はライン８５５上の連紗的位相の６８０クロツ
クによってクロックされ、８ビツトラツチ８５３の出力
はフィン８５６を介してマルチプレクサ８５４に与えら
れる。それらの各ラッチはライン８５２上に現れるデー
タが３ＳＣの１／２サイクル遅延されるように、３ＳＣ
の１／２サイクルの遅延によりライン８５０からのデー
タを効果的クロックするが、ライン８５６上のデータは
２つのラッチによシクロツクされることＫよって３８Ｃ
の完全な１サイクルの遅延を有する。同じデータがライ
ン８５２，８５６によってマルチプレクサ８５４に与え
るが、ライン８５６上のデータは２イン８５２上のデー
タに対して３ＳＣの１／２サイクル遅延される。
基準クロック発生回路９８からのライン８５７上のフレ
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５８に延長している。他
のフレームにおいて、フレーム遅延信号はライン８５２
．８！Ｍがらのデータを交互に通過させて、前述したよ
うに画像フレームの２度目の再生時に現れる５８Ｃオフ
セツトの１／２サイクル全補正するように、アドレス制
御ｌｌ論理を指令する。
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５８に延長している。他
のフレームにおいて、フレーム遅延信号はライン８５２
．８！Ｍがらのデータを交互に通過させて、前述したよ
うに画像フレームの２度目の再生時に現れる５８Ｃオフ
セツトの１／２サイクル全補正するように、アドレス制
御ｌｌ論理を指令する。
信号システム・インターフェース１１９を介してコンピ
ュータ制御システム９２によって与えられるブラック消
去又はグレー消失命令がライン８６゜及び８６１に与え
られる時、これらは基準入力回路５’５Ａによって発生
され、ライン８６２′に与えられるＶ駆動（ストローブ
１）によってラッチ８６２中にストローブされる。ラッ
チ８６２は、その被蓄積指令に応じてアドレス制御論理
８５Ｂを制御して、ビデオデータ列に挿入されるブラッ
クレベル又はブラックレベルデータが出力ライン８６５
上に現れるように、ライン８６５及び８６４上にブラッ
ク又はグレーレベル・ディジタル情報を挿入するため、
前記論理がライン８５９に適当なレベルを与えるように
させる。ブラック及びグレーレベルはこれらレベルをデ
ィジタル的に規定する適当な８ビット語によシスイツデ
８６６及び８６７をセットすることによって発生される
。選択可能ビットが消去されるべきものである時、ビッ
ト消去制御ライン８６８は、ゲート８６７がアドレス制
御論理８５８に生じるライン８７１上のビット消去可能
化信号によって可能化されるならば、マルチプレクサに
ライン８６９を介して与えられる。ビット消失はビデオ
のセットアツプ・レベル変化させないようにブランキン
グ間隔時には禁止される。その禁止はライン８５８′を
介してＤ／Ａ変換及び同期挿入回路１０２，１０５によ
ってアドレス制御論理８５８に与えられるＨ及びＶゲー
ト化ブランキング信号によシ達成される。
ュータ制御システム９２によって与えられるブラック消
去又はグレー消失命令がライン８６゜及び８６１に与え
られる時、これらは基準入力回路５’５Ａによって発生
され、ライン８６２′に与えられるＶ駆動（ストローブ
１）によってラッチ８６２中にストローブされる。ラッ
チ８６２は、その被蓄積指令に応じてアドレス制御論理
８５Ｂを制御して、ビデオデータ列に挿入されるブラッ
クレベル又はブラックレベルデータが出力ライン８６５
上に現れるように、ライン８６５及び８６４上にブラッ
ク又はグレーレベル・ディジタル情報を挿入するため、
前記論理がライン８５９に適当なレベルを与えるように
させる。ブラック及びグレーレベルはこれらレベルをデ
ィジタル的に規定する適当な８ビット語によシスイツデ
８６６及び８６７をセットすることによって発生される
。選択可能ビットが消去されるべきものである時、ビッ
ト消去制御ライン８６８は、ゲート８６７がアドレス制
御論理８５８に生じるライン８７１上のビット消去可能
化信号によって可能化されるならば、マルチプレクサに
ライン８６９を介して与えられる。ビット消失はビデオ
のセットアツプ・レベル変化させないようにブランキン
グ間隔時には禁止される。その禁止はライン８５８′を
介してＤ／Ａ変換及び同期挿入回路１０２，１０５によ
ってアドレス制御論理８５８に与えられるＨ及びＶゲー
ト化ブランキング信号によシ達成される。
パル５Ｃ信号の発生に関して連続的位相の１／２ＳＣ及
び（５，８０は夫々、ライン８７３及び８５５上に現れ
、１／２ＳＣ信号はライン８７７を介してステアリング
論理８７６に延長している１／２８Ｃパルスを生成する
パルス生成器８７５に与えられる。ライン８７８上にパ
ル７ラグ信号＃：ｔ１／２ＳＣパルスをセット（８７９
）又はリセット（８７８）の入力及びライン８５５上の
６ＳＣ信号によってクロックされる２分割器８８１に進
められる。その出力はライン８７８上のパルフラグ信号
のレベルに応じてステアリング論理８７６によって適当
に進められる１／２ＳＣパルスによシ位相が変化せしめ
られるライン８８２上の５ＳＣ信号である。
び（５，８０は夫々、ライン８７３及び８５５上に現れ
、１／２ＳＣ信号はライン８７７を介してステアリング
論理８７６に延長している１／２８Ｃパルスを生成する
パルス生成器８７５に与えられる。ライン８７８上にパ
ル７ラグ信号＃：ｔ１／２ＳＣパルスをセット（８７９
）又はリセット（８７８）の入力及びライン８５５上の
６ＳＣ信号によってクロックされる２分割器８８１に進
められる。その出力はライン８７８上のパルフラグ信号
のレベルに応じてステアリング論理８７６によって適当
に進められる１／２ＳＣパルスによシ位相が変化せしめ
られるライン８８２上の５ＳＣ信号である。
６ＳＣ及び１／２ＳＣ信号は粗バースト位相回路８８４
に与えられ、その出力は６８Ｃによってクロックされ、
６ラインを有する６ビツトシフトレジスタ中に至るライ
ン８８５上に現れて、制？ＩＪ器８８９によシ精のバー
スト位相調整を行なう電圧可変コンデンサ回路８８８に
ライン８８７を介して延長している各６０°のバースト
位相を検出せしめ、更に選択した位相バースト信号をラ
イン８８７に印加する。
に与えられ、その出力は６８Ｃによってクロックされ、
６ラインを有する６ビツトシフトレジスタ中に至るライ
ン８８５上に現れて、制？ＩＪ器８８９によシ精のバー
スト位相調整を行なう電圧可変コンデンサ回路８８８に
ライン８８７を介して延長している各６０°のバースト
位相を検出せしめ、更に選択した位相バースト信号をラ
イン８８７に印加する。
その出力は合成アナログテレビジョン信号用のバースト
を発生するに当って使用される連続的正弦波ＳＣ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加されるライン８９０上の８ＣＣ方形波帯
である。
を発生するに当って使用される連続的正弦波ＳＣ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加されるライン８９０上の８ＣＣ方形波帯
である。
第２２図のブロック図の動作を実行するために使用でき
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な電気的概
略図に示されている。第５１Ａ及び５１Ｂに示す回路の
動作は第２２図のブロック図で例示した回路とほぼ同じ
よりに動作するので、更に詳細な説明は行なわなり０ しかし、アドレス制御論理８５８に関して、それはライ
ン８５９，８７１，８７４上に適当な指令を与えて、ラ
イン８６０．８６１．８６２’及び８７４′におけるｆ
ｌｉ制御入力に応じて次のＤ／Ａ、変換及び同期挿入回
路１０２にデータを通すためブランキング挿入及びビッ
ト消失回路１２７を動作させる。コンピュータ制御シス
テムによって与えられる制御信号からライフＢ７４’ｆ
介してエンコーダスイッチ１２６によシ与えられるＥ
Ｅ／Ｐ Ｂ信号はライン８６２′上の■駆動信号によっ
てラッテ８６２中にストローブされる。
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な電気的概
略図に示されている。第５１Ａ及び５１Ｂに示す回路の
動作は第２２図のブロック図で例示した回路とほぼ同じ
よりに動作するので、更に詳細な説明は行なわなり０ しかし、アドレス制御論理８５８に関して、それはライ
ン８５９，８７１，８７４上に適当な指令を与えて、ラ
イン８６０．８６１．８６２’及び８７４′におけるｆ
ｌｉ制御入力に応じて次のＤ／Ａ、変換及び同期挿入回
路１０２にデータを通すためブランキング挿入及びビッ
ト消失回路１２７を動作させる。コンピュータ制御シス
テムによって与えられる制御信号からライフＢ７４’ｆ
介してエンコーダスイッチ１２６によシ与えられるＥ
Ｅ／Ｐ Ｂ信号はライン８６２′上の■駆動信号によっ
てラッテ８６２中にストローブされる。
再生動作が行なわれると、ラッチ８６２は２つの回路を
可能化するために延長しているライン８７４上に色度反
転可能化命令を与える。その回路の１つは前述したよう
に色度分離処理回路１０１である。
可能化するために延長しているライン８７４上に色度反
転可能化命令を与える。その回路の１つは前述したよう
に色度分離処理回路１０１である。
他のものＦｉ７レーム遅延スイッチライン８５７におけ
るナントゲート８５７ａである。ナントゲート８５７ａ
はその命令によってフレーム遅延スイッチをアドレス制
御論理８５８に通すように可能化される。Ｅ−Ｅへの動
作時に、ビデオ信号の色度は反転されず前述したフレー
ム−フレームへの４６＋１秒のジッターは、連続した４
フイールド・カラー符号化テレビジョン信号が再生シス
テム９１の電子回路に与えられるので、再生システム９
１によって処理されるビデオ信号中には現れない。ラッ
チ８６２にラッチされるＥＥ７ＰＢ信号はナンドグ−）
８５７ａ’ｉ不能化し、ライン８７４から色度反転可能
化信号状態を除去する。
るナントゲート８５７ａである。ナントゲート８５７ａ
はその命令によってフレーム遅延スイッチをアドレス制
御論理８５８に通すように可能化される。Ｅ−Ｅへの動
作時に、ビデオ信号の色度は反転されず前述したフレー
ム−フレームへの４６＋１秒のジッターは、連続した４
フイールド・カラー符号化テレビジョン信号が再生シス
テム９１の電子回路に与えられるので、再生システム９
１によって処理されるビデオ信号中には現れない。ラッ
チ８６２にラッチされるＥＥ７ＰＢ信号はナンドグ−）
８５７ａ’ｉ不能化し、ライン８７４から色度反転可能
化信号状態を除去する。
アドレス制御論理８５８はナントゲート８８５ａ 。
８８３ｂ及び８８３Ｃ並に、ナントゲート８８３ａ及び
８８３ｂによって与えられる命令を適当なマルチプレク
サ制御ライン８５９に送るマルチプレクサ８５８ａを備
えている。ナントゲート８８３ｃは上述した理由でプラ
ンヤング中にビット消失を禁止し、ライン８５８′を介
してゲート化ブランキング信号を受信するように接続さ
れた３つの入力が設けられている。これら３つの機能の
何れかが能動的になるならば、８ＢＡＣの関連入力は低
レベルになってライン８７１を高レベルにしビット消失
回路を不能化する。結局、ナントゲート８３４はブラン
キング間隔及びグレー ブラック消失動作時を除いてラ
イン８７１上にビット消失可能化信号を与える。
８８３ｂによって与えられる命令を適当なマルチプレク
サ制御ライン８５９に送るマルチプレクサ８５８ａを備
えている。ナントゲート８８３ｃは上述した理由でプラ
ンヤング中にビット消失を禁止し、ライン８５８′を介
してゲート化ブランキング信号を受信するように接続さ
れた３つの入力が設けられている。これら３つの機能の
何れかが能動的になるならば、８ＢＡＣの関連入力は低
レベルになってライン８７１を高レベルにしビット消失
回路を不能化する。結局、ナントゲート８３４はブラン
キング間隔及びグレー ブラック消失動作時を除いてラ
イン８７１上にビット消失可能化信号を与える。
ナンドグー） ８８３ａ及び８８３ｂは通常再生動作時
に、ナンドグー） ８８５ｂが低レベル出力信号を発生
し、ナンドグ−） ８８３ａが高レベル出力信号を発生
するよりに１？紳された入力を有する。マルチプレクサ
８５８ａけフレーム遅延スイッチ信号８５７に応答して
各フレーム毎に２つのライン８５９においてこれらの出
力信号を切換えて４×１マルチプレクサ８５４が前述し
たように２つのラッチ８５１及び８５３から受信された
データを交互に通過せしめるようにする。
に、ナンドグー） ８８５ｂが低レベル出力信号を発生
し、ナンドグ−） ８８３ａが高レベル出力信号を発生
するよりに１？紳された入力を有する。マルチプレクサ
８５８ａけフレーム遅延スイッチ信号８５７に応答して
各フレーム毎に２つのライン８５９においてこれらの出
力信号を切換えて４×１マルチプレクサ８５４が前述し
たように２つのラッチ８５１及び８５３から受信された
データを交互に通過せしめるようにする。
グレー消去命令が２イン８６１に与えられると、ラッテ
８６２はナントゲート８８３Ｃの入力の１つに低レベル
不能化信号を与えて、ライン８７１からのビット消失可
能化信号を除去する。しかしインバータ８６１ａがラッ
チ８６２によって与えられる低レベルを反転して、ナン
ドグー） ８８３ａの出力を低レベルならしめる。マル
チプレクサ８５８ａｄライン８５９に作用して４×１マ
ルチグレクサ８５４がライン８５６からのグレーレベル
・ディジタル情報をライン８６４からデータ出力ライン
８６５に結合せしめる。
８６２はナントゲート８８３Ｃの入力の１つに低レベル
不能化信号を与えて、ライン８７１からのビット消失可
能化信号を除去する。しかしインバータ８６１ａがラッ
チ８６２によって与えられる低レベルを反転して、ナン
ドグー） ８８３ａの出力を低レベルならしめる。マル
チプレクサ８５８ａｄライン８５９に作用して４×１マ
ルチグレクサ８５４がライン８５６からのグレーレベル
・ディジタル情報をライン８６４からデータ出力ライン
８６５に結合せしめる。
ブラックレベル消失動作はラッテ８６２のブラック消失
命令出力をナンドグー）８８３ａ、ｂ及びＣの各々の１
つの入力に結合する状態におかれて込るスイッチ８６ｍ
によって選択される。ブラック消失命令はこれら全ての
ゲートに高レベル信号を出させる。従ってビット消去可
能化信号はライン８７１から除−＊−ｇれ、またマルチ
プレクサ８５ａはライン８５９に作用して４Ｘ１マルデ
プレクサ８５４がライン８６３からのブラックレベルデ
ィジタル情報をデータ出力ライン８６５に与えるように
せしめる。
命令出力をナンドグー）８８３ａ、ｂ及びＣの各々の１
つの入力に結合する状態におかれて込るスイッチ８６ｍ
によって選択される。ブラック消失命令はこれら全ての
ゲートに高レベル信号を出させる。従ってビット消去可
能化信号はライン８７１から除−＊−ｇれ、またマルチ
プレクサ８５ａはライン８５９に作用して４Ｘ１マルデ
プレクサ８５４がライン８６３からのブラックレベルデ
ィジタル情報をデータ出力ライン８６５に与えるように
せしめる。
第９Ａ図、第９Ｂ図のブロック図に示す信号システムに
おいて行なわれる最終的再生処理はカラーバースト及び
合成同期信号の発生及び挿入と共に適当な方法で被ディ
ジタル化ビデオ信号をアナログ信号に変換することを含
んでいる。しかしながら、これらの処理が行われる前に
、交互の画像フレームにおいて３ＳＣの１／２サイクル
遅れ、データマルチプレクサ９０１（第２２図）の出力
にあるビデオデータは、ブランキング挿入及びビットミ
ューティング回路１２７によって発生され線９０２上に
あるＰＡＬＥｓＳＣクロックによってラッチ９０１（第
２３図）に取シ込まれ、ビデオデータを正しく位置決め
するための再クロッキングが行われる。
おいて行なわれる最終的再生処理はカラーバースト及び
合成同期信号の発生及び挿入と共に適当な方法で被ディ
ジタル化ビデオ信号をアナログ信号に変換することを含
んでいる。しかしながら、これらの処理が行われる前に
、交互の画像フレームにおいて３ＳＣの１／２サイクル
遅れ、データマルチプレクサ９０１（第２２図）の出力
にあるビデオデータは、ブランキング挿入及びビットミ
ューティング回路１２７によって発生され線９０２上に
あるＰＡＬＥｓＳＣクロックによってラッチ９０１（第
２３図）に取シ込まれ、ビデオデータを正しく位置決め
するための再クロッキングが行われる。
実施されるその機能は第２Ｂ図のブロック図に関連して
説明されており、そのブロック図はディジタル−アナロ
グ変換を行ないうるよりにビットを配列するため、ビッ
トライン上の各ビットを２ツチするランチ９０１にブラ
ンキング挿入。及びビット消去回路１２７から延してい
る８ビツトライン９００上の被ディジタル化ビデオ情報
を有する。ラッチはビデオデータの再位置決めを固定し
、前述の４６ナノ秒の画像フレーム間ジッタを除去し、
またブランキング挿入及びビット消失回路１２７によっ
て発生される５８Ｃパルクロツクはライン９０２上に与
えられ、第２ラツチ９０５、再サンプルゲート９０４を
含む以後のタイミング回路と共にラッチ？＋〕１の出力
は出力ライン９０５を介して電流スイッチ９０６中にク
ロックされ、該スイッチはこれに接続された基準電流発
生器を有しており、電流スイッチ９０６ハライン９０７
を介して各８とットデイジタル語の重み化アナログ値を
与えて、２５６の可能なレベルを有するアナログ値を与
える抵抗ラダー回路９０８に接続されている。
説明されており、そのブロック図はディジタル−アナロ
グ変換を行ないうるよりにビットを配列するため、ビッ
トライン上の各ビットを２ツチするランチ９０１にブラ
ンキング挿入。及びビット消去回路１２７から延してい
る８ビツトライン９００上の被ディジタル化ビデオ情報
を有する。ラッチはビデオデータの再位置決めを固定し
、前述の４６ナノ秒の画像フレーム間ジッタを除去し、
またブランキング挿入及びビット消失回路１２７によっ
て発生される５８Ｃパルクロツクはライン９０２上に与
えられ、第２ラツチ９０５、再サンプルゲート９０４を
含む以後のタイミング回路と共にラッチ？＋〕１の出力
は出力ライン９０５を介して電流スイッチ９０６中にク
ロックされ、該スイッチはこれに接続された基準電流発
生器を有しており、電流スイッチ９０６ハライン９０７
を介して各８とットデイジタル語の重み化アナログ値を
与えて、２５６の可能なレベルを有するアナログ値を与
える抵抗ラダー回路９０８に接続されている。
ラダー回路からのアナログ出力信号はライン９０９上に
現れ、該ラインは２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をお
られす。下部通路９１１はブランキング・フィルタ９１
５に延長しており、該フィルタはプランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移速度を有している。も（−再成形フィルタが使
用されていないならば、ブランキング遷移時間に対する
急速なビデオが多くのテレビジョン受信機にリンキング
を生ぜしめる。従ってライン９１３の出力はスイッチ９
２１に至るライン９１２上に現れ、該スイッチはライン
９２０上の３８０バルクロツクによってクロックされる
ラッチ９０５から入来するライン９１５によって制御さ
れる。動作中に、ライン９０９上のアナログ信号は２つ
の通路９１０及び９１１を介して延長し、ブランキング
期間を除いて、ビデオ情報ｆ：Ａ丁位蓋にある。ブラン
キング期間、スイッチ９１２Ｆｉブランキング・フィル
タ９１３によってフィルターされた信号を再サンプリン
グゲート９０４に接続する下部位置に切換えられる時ス
イッチ９１２からの信号は再サンプリングゲート９０４
に接続されているライン９１６上に現れ、該ゲートは前
の遷移からの全ての遷移が消失する位９におけろレベル
ａ移の１１！！前の信号レベルをサンプルするように動
作する。例えば８ビツトデイジタル胎（おりて、値変化
が論理的状態間の７〜８の変化、即ち１〜０の変化を生
じ、その各々はスイッチの遷移状態を発生する。再サン
プリングゲート９０４はサンプル及び保持動作を与える
が、バッファ及び低域フィルタ９１８に延長しているツ
イン９１７に現れるアナログ情報に影響しないように過
渡現象を阻止する。
現れ、該ラインは２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をお
られす。下部通路９１１はブランキング・フィルタ９１
５に延長しており、該フィルタはプランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移速度を有している。も（−再成形フィルタが使
用されていないならば、ブランキング遷移時間に対する
急速なビデオが多くのテレビジョン受信機にリンキング
を生ぜしめる。従ってライン９１３の出力はスイッチ９
２１に至るライン９１２上に現れ、該スイッチはライン
９２０上の３８０バルクロツクによってクロックされる
ラッチ９０５から入来するライン９１５によって制御さ
れる。動作中に、ライン９０９上のアナログ信号は２つ
の通路９１０及び９１１を介して延長し、ブランキング
期間を除いて、ビデオ情報ｆ：Ａ丁位蓋にある。ブラン
キング期間、スイッチ９１２Ｆｉブランキング・フィル
タ９１３によってフィルターされた信号を再サンプリン
グゲート９０４に接続する下部位置に切換えられる時ス
イッチ９１２からの信号は再サンプリングゲート９０４
に接続されているライン９１６上に現れ、該ゲートは前
の遷移からの全ての遷移が消失する位９におけろレベル
ａ移の１１！！前の信号レベルをサンプルするように動
作する。例えば８ビツトデイジタル胎（おりて、値変化
が論理的状態間の７〜８の変化、即ち１〜０の変化を生
じ、その各々はスイッチの遷移状態を発生する。再サン
プリングゲート９０４はサンプル及び保持動作を与える
が、バッファ及び低域フィルタ９１８に延長しているツ
イン９１７に現れるアナログ情報に影響しないように過
渡現象を阻止する。
前記低域フィルタの出力はライン９２０を介して増幅渡
化器９１９に接続され、該等化器は正弦×べ丸め補償を
行う。前記補償された信号は次いでブラックレベル以下
に現れるビデオ信号の何らかの輝度要素をクリップする
ブラック・クリップ回路９２１に与えられる。前記等化
器９１９の出力９２２はスイッチ９２３を含む直流回復
ルーズ及び低域フィルタに対するフィードバック信号を
発生するループ増幅器９２４の部分であり、上記スイッ
チ９２３ Ｈ２イン９２５上のクランプパルスによって
制御され、２イン９２２上のビデオ信号の直流回復を行
なう。
化器９１９に接続され、該等化器は正弦×べ丸め補償を
行う。前記補償された信号は次いでブラックレベル以下
に現れるビデオ信号の何らかの輝度要素をクリップする
ブラック・クリップ回路９２１に与えられる。前記等化
器９１９の出力９２２はスイッチ９２３を含む直流回復
ルーズ及び低域フィルタに対するフィードバック信号を
発生するループ増幅器９２４の部分であり、上記スイッ
チ９２３ Ｈ２イン９２５上のクランプパルスによって
制御され、２イン９２２上のビデオ信号の直流回復を行
なう。
クランプパルスは基準入力回路９５２によって１対のラ
イン９３３に与えられるブランキング合成同期信号中に
含まれている。
イン９３３に与えられるブランキング合成同期信号中に
含まれている。
ブラック・クリップ回路９２１の出力は同期バースト加
算器９２８に延長しているフィン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増櫓器９３
２に至るライン９３１．上に現れるよりに、ライン９２
９によって信号に加算され、ライン９３０によって同期
語が加算される。上記同期信号はライン９３３上に現れ
るブランキング合成同期信号中に含まれている同期パル
スを使用する同期成形回路によって発生され、上記同期
成形回路は適正な１４０＋１秒の立上り時間を与え、か
つ正しい成形を行なう。そのバーストはライン９３５上
に基準入力回路９５Ｂによって与えられたバースト・７
ラグ伽号に応じて、バースト・エンベロープ発生器９３
６によって発生され、前述したようにビット消去ブラン
キング挿入回路によって発生されるライン９３９上のＳ
Ｃ正弦波を変調するためにバースト・エンベロープ発生
器９３６をトリガーする。ライン９２９上の出力はライ
ン９２７上に倶給されるアナログ・ビデオ信号に同期／
バースト加算器９２８において加算される９〜１１サイ
クルのパースを有するバースト・エンベロープを含んで
いる。ＳＣサイン波はマルチプレクサ９３８に供給され
、ライン９３７１Ｃ，ｉル／＜−スト・エンベロープ発
生器９５６の出力によって変調される。
算器９２８に延長しているフィン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増櫓器９３
２に至るライン９３１．上に現れるよりに、ライン９２
９によって信号に加算され、ライン９３０によって同期
語が加算される。上記同期信号はライン９３３上に現れ
るブランキング合成同期信号中に含まれている同期パル
スを使用する同期成形回路によって発生され、上記同期
成形回路は適正な１４０＋１秒の立上り時間を与え、か
つ正しい成形を行なう。そのバーストはライン９３５上
に基準入力回路９５Ｂによって与えられたバースト・７
ラグ伽号に応じて、バースト・エンベロープ発生器９３
６によって発生され、前述したようにビット消去ブラン
キング挿入回路によって発生されるライン９３９上のＳ
Ｃ正弦波を変調するためにバースト・エンベロープ発生
器９３６をトリガーする。ライン９２９上の出力はライ
ン９２７上に倶給されるアナログ・ビデオ信号に同期／
バースト加算器９２８において加算される９〜１１サイ
クルのパースを有するバースト・エンベロープを含んで
いる。ＳＣサイン波はマルチプレクサ９３８に供給され
、ライン９３７１Ｃ，ｉル／＜−スト・エンベロープ発
生器９５６の出力によって変調される。
８ｇ２３のブロック図の動作を実行するために使用でき
る特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、
第２３図のブロック図に関して説明し九ように動作する
ので、より詳細な説明は行なわない。しかし、＠５２Ａ
及び第５２Ｂ図において、ブランキング信号Ｖｉラッチ
９０３に延長しているライン９０５に与えられ、２つの
トランジスタ９５４゜９５５と一緒に、フィルタ９１３
からの上部通路又は下部通路９１４上の何れかの信号を
選択するスイッチ９１２を備えた多数のスイッチングト
ランジスタ９５３にライン９１５を介して延長する出力
を発生する。ブランキングが生じると、トランジスタ９
５３はトランジスタ９５４を効果的にカットオフするが
、トランジスタ９５５は導通状態におがれ、他の時間で
は反対のスイッチングが生じる。
る特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、
第２３図のブロック図に関して説明し九ように動作する
ので、より詳細な説明は行なわない。しかし、＠５２Ａ
及び第５２Ｂ図において、ブランキング信号Ｖｉラッチ
９０３に延長しているライン９０５に与えられ、２つの
トランジスタ９５４゜９５５と一緒に、フィルタ９１３
からの上部通路又は下部通路９１４上の何れかの信号を
選択するスイッチ９１２を備えた多数のスイッチングト
ランジスタ９５３にライン９１５を介して延長する出力
を発生する。ブランキングが生じると、トランジスタ９
５３はトランジスタ９５４を効果的にカットオフするが
、トランジスタ９５５は導通状態におがれ、他の時間で
は反対のスイッチングが生じる。
再サンプリングゲート９０４に関して、ライン９１２に
現れるクロックは多数のインバータ９５３及び９５８に
延長しておシ、これらインバータはトランジスタ９６１
及び９５９に延長しているライン９０２上のクロック信
号がトランス９６０の１次側に正の遷移を与える効果を
有する互いにステップアウトしているよりに、信号に少
量の伝送遅れを与える効果を有しておシ、上記トランス
９６０の２次側はディジタル−アナログ変換スイッチ９
０６の変換時に、過渡信号又はスパイクの通過を禁止す
るため、パルス期間時に流れる信号を阻止するダイオー
ドブリッジに接続されている。
現れるクロックは多数のインバータ９５３及び９５８に
延長しておシ、これらインバータはトランジスタ９６１
及び９５９に延長しているライン９０２上のクロック信
号がトランス９６０の１次側に正の遷移を与える効果を
有する互いにステップアウトしているよりに、信号に少
量の伝送遅れを与える効果を有しておシ、上記トランス
９６０の２次側はディジタル−アナログ変換スイッチ９
０６の変換時に、過渡信号又はスパイクの通過を禁止す
るため、パルス期間時に流れる信号を阻止するダイオー
ドブリッジに接続されている。
等化器及び記録再生増幅器
第２４図は前置増幅器１００９に接続された再生ヘッド
１００８を含む記録／再生チャンネルのデータ検出等化
器９９の１部を示し、素子１００８及び１００９の組合
せをブロック１００１として示されている。ディスク面
上に記録された磁束パターンは再生ヘッド１００８によ
って検出され、前置増ｍ器１００９によって増幅される
。磁気記録の技術では周知である再生ヘッドの微分作用
により、端子１００６におけるブロック１００１の出力
信号は被記録磁束の時間微分に比例する電圧である。従
って通常のラプラス変換表示によるブロック１００１の
伝送関係は （ｈ ”：に１８ （１１である。こ
こで０１は複素伝送関数、Ｋ１は利得定数、Ｓは複素ラ
グラス変数でちる。
１００８を含む記録／再生チャンネルのデータ検出等化
器９９の１部を示し、素子１００８及び１００９の組合
せをブロック１００１として示されている。ディスク面
上に記録された磁束パターンは再生ヘッド１００８によ
って検出され、前置増ｍ器１００９によって増幅される
。磁気記録の技術では周知である再生ヘッドの微分作用
により、端子１００６におけるブロック１００１の出力
信号は被記録磁束の時間微分に比例する電圧である。従
って通常のラプラス変換表示によるブロック１００１の
伝送関係は （ｈ ”：に１８ （１１である。こ
こで０１は複素伝送関数、Ｋ１は利得定数、Ｓは複素ラ
グラス変数でちる。
これらの記号表示Ｇ、に、８に関して、これらの記号は
明細書全体に渡って使用されるが、その表示だけは変化
させて、その記号が肩する特別の回路を表示させる。下
記の式においてこれに添付されるインデックスを有する
Ｒ、Ｃは明細書及び図面における同じ表示及びインデッ
クスによって示される対応回路素子に属する夫々の抵抗
及びコンデンサを示す。
明細書全体に渡って使用されるが、その表示だけは変化
させて、その記号が肩する特別の回路を表示させる。下
記の式においてこれに添付されるインデックスを有する
Ｒ、Ｃは明細書及び図面における同じ表示及びインデッ
クスによって示される対応回路素子に属する夫々の抵抗
及びコンデンサを示す。
第２４図のブロック１００１の出力に対して、等化回路
１０００が接続され、後者の回路は等化作用の理論的説
明に好適な理想化した形で示されている。等化回路１０
００ Ｆｉブロック１００１の出力信号が倶給される入
力端子１００６を有している。入力端子１００６に対し
て積分回路１００２及び微分回路１００３０入力は夫々
接続される。積分回路の伝達関数は Ｇ２ ＝ Ｋ２ ／８ （２
）で、微分回路の伝達関数は Ｇ５ ；Ｋｘ ８ （３）である。
１０００が接続され、後者の回路は等化作用の理論的説
明に好適な理想化した形で示されている。等化回路１０
００ Ｆｉブロック１００１の出力信号が倶給される入
力端子１００６を有している。入力端子１００６に対し
て積分回路１００２及び微分回路１００３０入力は夫々
接続される。積分回路の伝達関数は Ｇ２ ＝ Ｋ２ ／８ （２
）で、微分回路の伝達関数は Ｇ５ ；Ｋｘ ８ （３）である。
微分信号路において、後述するように、微分回路１００
３によって行なわれる高周波ブーストを直線的に変化せ
しめる可変利得制御回路１００４が示されている。積分
及び微分回路の夫々の出力信号の差は減算回路１００５
によって概略的に示される如く、とられる。等化回路１
０００の出力端子１００７における差信号は端子１００
６における入力信号に関する所要の振幅及び位相等化信
号でろる。
３によって行なわれる高周波ブーストを直線的に変化せ
しめる可変利得制御回路１００４が示されている。積分
及び微分回路の夫々の出力信号の差は減算回路１００５
によって概略的に示される如く、とられる。等化回路１
０００の出力端子１００７における差信号は端子１００
６における入力信号に関する所要の振幅及び位相等化信
号でろる。
記録／再生チャンネルは全ての被伝送信号波数に対し全
体的に平担な振幅応答及び線形的位相応答？有する。
体的に平担な振幅応答及び線形的位相応答？有する。
ブロック１０００及びこれに接続された等化回路１００
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａｌ ｌ ＝ Ｇ１ （Ｇ２− Ｇｓ ）
（４）で（１１，（２）及び（３）から（ｈ、
Ｇ２．Ｇｘｔ−代入した後Ｇｏｖｅｒａｌｌ ＝に１８
（Ｋ２ ／Ｓ−に３８ ）である。Ｓ＝ｊωを代入す
ると下式が得られる。
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａｌ ｌ ＝ Ｇ１ （Ｇ２− Ｇｓ ）
（４）で（１１，（２）及び（３）から（ｈ、
Ｇ２．Ｇｘｔ−代入した後Ｇｏｖｅｒａｌｌ ＝に１８
（Ｋ２ ／Ｓ−に３８ ）である。Ｓ＝ｊωを代入す
ると下式が得られる。
Ｇｏｖｅｒａｌｌ （ｊω）
第２４図に示す記録再生チャンネルの部分によって導入
される全体の位相シ゛フトは下式によって決められる。
される全体の位相シ゛フトは下式によって決められる。
Ｇ（Ｊω）の位相
（６）式の右側の表示は実数（虚数部は０である）ので
、（７）式によって決められる全体の位相シフトは０で
ある。０シフト位相で、チャンネルを介して伝送される
全周波数に対する線形の位相応答の要件は満足される。
、（７）式によって決められる全体の位相シフトは０で
ある。０シフト位相で、チャンネルを介して伝送される
全周波数に対する線形の位相応答の要件は満足される。
等化回路が出力端子１００７に、積分及び微分回路の夫
々の出力信号よシも、差信号を与えることが重要である
。後者の回路の名々は９０°であるが反対符号の位相シ
フトを導入し、積分器では遅れ、微分器においては進む
。従って第２４図の回路１００２．１００３の夫々の出
力信号は互いに正確に１８０°だけ位相がｉ４なシ、差
信号は信号の組合せを生じ、これに対して夫々の信号振
幅は互いに減算されるよりか加算される。その他、再生
ヘッドの微分作用の＋９０°の位相シフトと組合される
積分器出力信号の一９０°の位相シフトは０°の全位相
シフトを生じる。他方、微分ヘッドの＋９０の位相シフ
トに組合てれる微分器出力倍角の＋９０位相シフトは単
純には反転である１８０°の全体位相シフトを生じる。
々の出力信号よシも、差信号を与えることが重要である
。後者の回路の名々は９０°であるが反対符号の位相シ
フトを導入し、積分器では遅れ、微分器においては進む
。従って第２４図の回路１００２．１００３の夫々の出
力信号は互いに正確に１８０°だけ位相がｉ４なシ、差
信号は信号の組合せを生じ、これに対して夫々の信号振
幅は互いに減算されるよりか加算される。その他、再生
ヘッドの微分作用の＋９０°の位相シフトと組合される
積分器出力信号の一９０°の位相シフトは０°の全位相
シフトを生じる。他方、微分ヘッドの＋９０の位相シフ
トに組合てれる微分器出力倍角の＋９０位相シフトは単
純には反転である１８０°の全体位相シフトを生じる。
記録／再生チャンネルの全位相シフトが０°であるか１
８０°であるか、即ち端子１００７での出力信号が被記
録磁束の極性に関して同相か反転しているか否かは後述
するように等化器１０００によって導入される９０°の
位相シフトの符号に依存している。
８０°であるか、即ち端子１００７での出力信号が被記
録磁束の極性に関して同相か反転しているか否かは後述
するように等化器１０００によって導入される９０°の
位相シフトの符号に依存している。
そのチャンネルを介して伝送される全ての周波数に対す
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
周知のように杭２４図の再生ヘッド１００８及び前置増
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オフし、高周波では降下する。かかる振幅応答は第２７
図でＧ。
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オフし、高周波では降下する。かかる振幅応答は第２７
図でＧ。
Ｒで示す。従ってもし記録／再生チャンネルの全体的に
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波で振幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でグロットされた周
波数に対して積分回路１００２の利得Ｇ２及び微分回路
１００３の利得Ｇ５をあられすグラフを示している。特
性０２は６ｄＢ／オクターブの割合で周波数と共に低下
し、特性Ｇ３は該周波数と共に上昇する。また微分回路
の他の２つの伝達関数（ｂ’及びＧ３“の図は、後述す
るように利得制御回路１００４の出力信号の変化と共に
これら関数の線形的変化を表わしている。等化回路１０
０６のＧＢＫおける伝達関数は線形の大きさＧ２及びＧ
３を附加することによって得られることを示している。
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波で振幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でグロットされた周
波数に対して積分回路１００２の利得Ｇ２及び微分回路
１００３の利得Ｇ５をあられすグラフを示している。特
性０２は６ｄＢ／オクターブの割合で周波数と共に低下
し、特性Ｇ３は該周波数と共に上昇する。また微分回路
の他の２つの伝達関数（ｂ’及びＧ３“の図は、後述す
るように利得制御回路１００４の出力信号の変化と共に
これら関数の線形的変化を表わしている。等化回路１０
０６のＧＢＫおける伝達関数は線形の大きさＧ２及びＧ
３を附加することによって得られることを示している。
等化回路１０００の伝達特性Ｇｇは再生ヘッドの伝達特
性ＧＲと相補的である。従って２つの特性ＧＲ及びＱｘ
ｉ組み合せると、第２４図に示す回路によって与えられ
る如く、その等化回路特性ＧＥは低、高周波において再
生ヘッド特性ＧＲの平坦度からの分離を補償し、その結
果、全体に平担な振幅特性を生じる。
性ＧＲと相補的である。従って２つの特性ＧＲ及びＱｘ
ｉ組み合せると、第２４図に示す回路によって与えられ
る如く、その等化回路特性ＧＥは低、高周波において再
生ヘッド特性ＧＲの平坦度からの分離を補償し、その結
果、全体に平担な振幅特性を生じる。
微分回路によって与えられる高周波ブーストの量を線形
的に変化せしめる等化回路によって附加的な利点が得ら
れる。このため可変利得制御回路は例えば第２４図にお
いて微分信号路において使用されている。回路１００４
によシ微分信号の利得ｆ：ｔ！４ｍすることによって、
その周波数における等止器路振幅広答の高周波ブースト
が開始する周波数が変化せしめられうる。このため可変
抵抗、即ちポテンショメータが、増ＩＩ器が微分信号路
に使用される場合に、その増幅器の利得は第２６図の実
施例に関連して説明されるように周知の方法で変化せし
められる。第２８図に示す曲ｌ１ＩＯ５Ｉ ０３’ｔＧ
５“は第２４図の微分回路１００３によって与えられ、
可変利得制御回路１００４によって調節嘔れる３つの真
なる値の利得に対して得ることが可能である。利得ｌｌ
ｌ！１節は上述し九伝達関数（３）の利得に３のみに影
響し、従って下記の角周波数の公式に応じて高周波ブー
ストが開始される角周波数のみを変化させる。
的に変化せしめる等化回路によって附加的な利点が得ら
れる。このため可変利得制御回路は例えば第２４図にお
いて微分信号路において使用されている。回路１００４
によシ微分信号の利得ｆ：ｔ！４ｍすることによって、
その周波数における等止器路振幅広答の高周波ブースト
が開始する周波数が変化せしめられうる。このため可変
抵抗、即ちポテンショメータが、増ＩＩ器が微分信号路
に使用される場合に、その増幅器の利得は第２６図の実
施例に関連して説明されるように周知の方法で変化せし
められる。第２８図に示す曲ｌ１ＩＯ５Ｉ ０３’ｔＧ
５“は第２４図の微分回路１００３によって与えられ、
可変利得制御回路１００４によって調節嘔れる３つの真
なる値の利得に対して得ることが可能である。利得ｌｌ
ｌ！１節は上述し九伝達関数（３）の利得に３のみに影
響し、従って下記の角周波数の公式に応じて高周波ブー
ストが開始される角周波数のみを変化させる。
角周波数が増加すると、信号振幅ブーストの量Ｆｉ直線
的に減少し、得られる曲線は０３〜Ｏｓ’〜Ｇ３“等に
移動する。等化回路も答の高周波端での振幅ブーストが
直線的に増大することは例えば磁気ディスクのトラック
長さの変化によるよ！５な相対的なヘッド対記録媒体速
度の変化を補償せしめうるので、重要な特徴である。磁
気ディスク上にディジタル信号を記録する時、この特徴
によりディスク内の内側トラック上で生じるパルスクロ
ーディングと称されるより高い密度の被記録ビットを補
償せしめうる。
的に減少し、得られる曲線は０３〜Ｏｓ’〜Ｇ３“等に
移動する。等化回路も答の高周波端での振幅ブーストが
直線的に増大することは例えば磁気ディスクのトラック
長さの変化によるよ！５な相対的なヘッド対記録媒体速
度の変化を補償せしめうるので、重要な特徴である。磁
気ディスク上にディジタル信号を記録する時、この特徴
によりディスク内の内側トラック上で生じるパルスクロ
ーディングと称されるより高い密度の被記録ビットを補
償せしめうる。
第２４図に示す等化回路の上述した理想的な形の実例を
第２５及び２６図のブロック図に示す。
第２５及び２６図のブロック図に示す。
第２４図に示し前述したのと同じような素子は第２５及
び第２６図において第２４図と同じ記号で示す。
び第２６図において第２４図と同じ記号で示す。
再生増幅ｎ１００９の出力における相対的に低い信号レ
ベルに関して実際上の目的のため、微分信号路と共に積
分信号路において信号を増幅することが必要である。従
って第２５図において第２４図の積分回路は反転演算増
幅器１０１０、負フィード・パック・コンデンサＣ１及
び直列入力抵抗Ｒ１から成る反転積分増幅器１００２に
より構成されている。他方、第２図の微分回路は反転演
算増幅器１０１１、負フィードバック可変抵抗Ｒ２及び
直列入力コンデンサＣ２から成る反転微分微分増幅回路
より成る。可変抵抗Ｒ２は微分信号路用可変利得制御手
段を示す。第２５図の積分増幅回路１００２の伝達関数
は Ｇ２”：： −＋９１ Ｒ１Ｃ１８ である。
ベルに関して実際上の目的のため、微分信号路と共に積
分信号路において信号を増幅することが必要である。従
って第２５図において第２４図の積分回路は反転演算増
幅器１０１０、負フィード・パック・コンデンサＣ１及
び直列入力抵抗Ｒ１から成る反転積分増幅器１００２に
より構成されている。他方、第２図の微分回路は反転演
算増幅器１０１１、負フィードバック可変抵抗Ｒ２及び
直列入力コンデンサＣ２から成る反転微分微分増幅回路
より成る。可変抵抗Ｒ２は微分信号路用可変利得制御手
段を示す。第２５図の積分増幅回路１００２の伝達関数
は Ｇ２”：： −＋９１ Ｒ１Ｃ１８ である。
（９）式を（２）式と比較すると
に２ゴー −、−−−ａｎ
）ｔｌＣｌ
が得られる。
第２６図の微分増幅回路１００３の伝達ｐＡ数ｄ（１３
Ａ′−Ｒ２０２Ｓ （１１）であ
る。
Ａ′−Ｒ２０２Ｓ （１１）であ
る。
０９式を（３）式と比較すると
Ｋｓ＝−Ｒ２Ｃ２σり
が得られる。
第２４図の減算回路は第２５図の回路において微分増幅
器１００５によって形成されている。反転積分回路１０
０２の出力＃：ｔＷＩ分増幅器１００５０反転入力に結
合されているが、反転微分回路１０ｏ５の出力は増幅器
１０８５の非反転入力に結合重れている。端子１００７
の出力信号は記録／再生チャンネルの被等化信号をらら
れす差信号である。この被等化信号は磁気媒体に記録さ
れている信号に関して０°の位相差を有する。即ちその
信号と同相である。従って全チャンネルの位相応答は等
化回路１０００が使用されると線形になる。
器１００５によって形成されている。反転積分回路１０
０２の出力＃：ｔＷＩ分増幅器１００５０反転入力に結
合されているが、反転微分回路１０ｏ５の出力は増幅器
１０８５の非反転入力に結合重れている。端子１００７
の出力信号は記録／再生チャンネルの被等化信号をらら
れす差信号である。この被等化信号は磁気媒体に記録さ
れている信号に関して０°の位相差を有する。即ちその
信号と同相である。従って全チャンネルの位相応答は等
化回路１０００が使用されると線形になる。
しかし第２５図の回路は上記伝達関数（９）及び０９式
の正確な実現が低周波数での積分増幅回路１００２及び
高周波数での微分増幅路１００３における無制限の利得
を必要とする程度において理想化されているものである
。実際的な用途において、これらの制限は間頭の周波数
以下及び以上での被選択周波数における夫々の積分及び
微分近似を短くするため、第２５図に示す如（ＣＩに対
し分流抵抗Ｒ“及びＣ２１Ｃ対し直列抵抗凡′を付加す
ることによって避けられる。第２５図の回路で夫々の抵
抗Ｒ′。
の正確な実現が低周波数での積分増幅回路１００２及び
高周波数での微分増幅路１００３における無制限の利得
を必要とする程度において理想化されているものである
。実際的な用途において、これらの制限は間頭の周波数
以下及び以上での被選択周波数における夫々の積分及び
微分近似を短くするため、第２５図に示す如（ＣＩに対
し分流抵抗Ｒ“及びＣ２１Ｃ対し直列抵抗凡′を付加す
ることによって避けられる。第２５図の回路で夫々の抵
抗Ｒ′。
Ｒ“の存在を考慮して、伝達関数０２ 、 Ｇｓはであ
る。ここでＲ１、凡２．Ｒ’、凡“、Ｃ１及びＣ２は対
応回路素子に属するその素子の値である。
る。ここでＲ１、凡２．Ｒ’、凡“、Ｃ１及びＣ２は対
応回路素子に属するその素子の値である。
０３式において
ならば、
が得られる。これは（２）式の伝達関数と同じである。
１式において
凡’Ｃ’２Ｓ（１→Ｓ ＜ ｉ （１７１なら
ば ＧｓＮニーＫｓＳ
（１８が得られ、これは（３）式の伝達関数と同じであ
る。
ば ＧｓＮニーＫｓＳ
（１８が得られ、これは（３）式の伝達関数と同じであ
る。
以上の点からＳ＝ｊωを代入すると、第２５図に示す等
化回路１０００の積分及び微分回路の夫々の伝達間数は
次の周波数範囲における理想的な積分器及び微分器のも
のに近似する。
化回路１０００の積分及び微分回路の夫々の伝達間数は
次の周波数範囲における理想的な積分器及び微分器のも
のに近似する。
１、。、〈・＜ ｕ ｔ ｅ ２ σ９第２
６図は上記等化回路の他の例を示す。第２４図の積分回
路は直列抵抗ＫＡ、並列コンデンサＣ人、これに続く積
分信号路に必要な増幅度を与える非反転増幅器１０１２
から成る受動積分回路１００２により構成される。同様
に第２４図の微分回路は第２６図において直列コンデン
サＣｓ、並列抵抗ＲＢ及びこれに紳く微分信号路に必要
な増幅度全与える非反転増幅器１０１３から成る受動微
分回路１００３により形成される。同様に第２５図の回
路における如く、減算回路は差動増幅器１００５によっ
て形成されている。第２６図の回路において増幅器１０
１２の出力における被積分増幅信号は微分増幅ｉ １０
０５の非反転入力に供給されるが、増幅器１０１３の出
力での被微分増幅信号は増幅器１００５の反転入力に供
給される。第２６図における端子１００７の出力信号は
記録／再生チャンネルの被等化信号をあられす差信号で
ある。被等化信号は磁気ディスクに記録された信号に関
して０°の位相差を有する。即ち前述した等化回路によ
り生じた位相差は全チャンネルの位相応答中に非線形性
を導入することなく、全体的に練和応答を与える。
６図は上記等化回路の他の例を示す。第２４図の積分回
路は直列抵抗ＫＡ、並列コンデンサＣ人、これに続く積
分信号路に必要な増幅度を与える非反転増幅器１０１２
から成る受動積分回路１００２により構成される。同様
に第２４図の微分回路は第２６図において直列コンデン
サＣｓ、並列抵抗ＲＢ及びこれに紳く微分信号路に必要
な増幅度全与える非反転増幅器１０１３から成る受動微
分回路１００３により形成される。同様に第２５図の回
路における如く、減算回路は差動増幅器１００５によっ
て形成されている。第２６図の回路において増幅器１０
１２の出力における被積分増幅信号は微分増幅ｉ １０
０５の非反転入力に供給されるが、増幅器１０１３の出
力での被微分増幅信号は増幅器１００５の反転入力に供
給される。第２６図における端子１００７の出力信号は
記録／再生チャンネルの被等化信号をあられす差信号で
ある。被等化信号は磁気ディスクに記録された信号に関
して０°の位相差を有する。即ち前述した等化回路によ
り生じた位相差は全チャンネルの位相応答中に非線形性
を導入することなく、全体的に練和応答を与える。
第２６図の積分及び微分回路の夫々の伝達関数は
で、Ａ２は増ｍ器１０１２の利得及びＡ３は増幅器１０
１３の利得である。
１３の利得である。
カ碍られる。
で
Ｋｇ ＝Ａ３ＲＢＣＢ
［有］が得られる。
［有］が得られる。
微分信号路における増幅器１０１３における第２６図の
ポテンショメータ１０１４は可変利得制御回路をあられ
す。増幅器１０１３の利得Ａ３をｍ節することにより、
（ハ）式によってあられされる利得定数に３及び前記ブ
ーストの角周波数Ｆｉ＄２８図及び（８）式に関して記
載し喪ように変化する。データ検出及び等化層９９の詳
細な電気回路図は第５３Ａ及び第５３Ｂ図に例示され、
以下に説明する。ビデオフレーム蓄積記録及び再生シス
テムにおいてカラー・テレビジョン信号はディジタルの
形式で符号化され、磁気ディスクに記録式れる。使用さ
れるディジクルコードは第４５図ｔ−参照して上述した
ようなりＣ７り一自己クロッキング・コードである。
ポテンショメータ１０１４は可変利得制御回路をあられ
す。増幅器１０１３の利得Ａ３をｍ節することにより、
（ハ）式によってあられされる利得定数に３及び前記ブ
ーストの角周波数Ｆｉ＄２８図及び（８）式に関して記
載し喪ように変化する。データ検出及び等化層９９の詳
細な電気回路図は第５３Ａ及び第５３Ｂ図に例示され、
以下に説明する。ビデオフレーム蓄積記録及び再生シス
テムにおいてカラー・テレビジョン信号はディジタルの
形式で符号化され、磁気ディスクに記録式れる。使用さ
れるディジクルコードは第４５図ｔ−参照して上述した
ようなりＣ７り一自己クロッキング・コードである。
再生によりディジタルデータは再生ヘッドによって再生
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第５４Ｂ図に示す）によって増幅される。第５３Ａ及
び５３Ｂ図はディスク駆動データインターフェース１５
１から受信された１ｏの別々のデータ列に対して使用さ
れる２つの同じ再生等化検出回路を示す。しかしこれら
回路の一つだけを説明する。第５３Ａ及び５５Ｂ図の回
路で、チャンネル符号化フォーマット、例えば上述のフ
ォーマットで前置増幅された再生データは第２４〜２６
図での等化回路に対応する等化回路１００４によって等
化てれる。被等化信号は低域フィルタ回路１ｏ１９によ
ってフィルターされ、その後増幅テれ、その振幅は振幅
制限回路１０１９において矩形パルスシーケンスを発生
することを制限する。そのリミッタからのパルスシーケ
ンスハハルス成形［３１０２０を介して供給てれ、各被
検出信号遷移に対する／出力パルスを形成する。回路１
０２０からのパルスは、元のカラーテレビジョン信号が
復調される所の再生データからタイミング誤差を復調し
かつ除去するデータデコーダ及び時間軸補正回路１００
に供給される。
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第５４Ｂ図に示す）によって増幅される。第５３Ａ及
び５３Ｂ図はディスク駆動データインターフェース１５
１から受信された１ｏの別々のデータ列に対して使用さ
れる２つの同じ再生等化検出回路を示す。しかしこれら
回路の一つだけを説明する。第５３Ａ及び５５Ｂ図の回
路で、チャンネル符号化フォーマット、例えば上述のフ
ォーマットで前置増幅された再生データは第２４〜２６
図での等化回路に対応する等化回路１００４によって等
化てれる。被等化信号は低域フィルタ回路１ｏ１９によ
ってフィルターされ、その後増幅テれ、その振幅は振幅
制限回路１０１９において矩形パルスシーケンスを発生
することを制限する。そのリミッタからのパルスシーケ
ンスハハルス成形［３１０２０を介して供給てれ、各被
検出信号遷移に対する／出力パルスを形成する。回路１
０２０からのパルスは、元のカラーテレビジョン信号が
復調される所の再生データからタイミング誤差を復調し
かつ除去するデータデコーダ及び時間軸補正回路１００
に供給される。
第５３Ａ及びＳｓＢ図に示す如く、前置増幅器からの再
生データＦｉＲＣＡ社によってタイプＣＡ３００Ｑして
製造されているような差動増幅器１０５３の差動入力端
子１０２１及び１０２２ Ｋ与えられる。このタイプの
増＃Ａ器は出力端子１０３４及び１０３５に接続された
開放コレクタ差動出力トランジスタ１０．！＋６を含ん
でいる。抵抗１０３６は非反転出力端子１０３４に対す
る負荷抵抗である。出力端子１０３４に対する増＃Ａ器
１ａ３３の利得は問題の周波数範囲にわたって一定であ
る。非反転信号はエミッタホロワ−１０３７を介してコ
ンデンサ１０３Ｂ及び抵抗１０５９から成る回路１０３
３に与えられる。この回路１００５は６０ＭＨｚ以下の
信号周波数で微分を行なう。その伝達関数は なら Ｇｓ ： （Ｒ１ｏｘ９）（Ｃ１ｏ３ａ） ８
のである。
生データＦｉＲＣＡ社によってタイプＣＡ３００Ｑして
製造されているような差動増幅器１０５３の差動入力端
子１０２１及び１０２２ Ｋ与えられる。このタイプの
増＃Ａ器は出力端子１０３４及び１０３５に接続された
開放コレクタ差動出力トランジスタ１０．！＋６を含ん
でいる。抵抗１０３６は非反転出力端子１０３４に対す
る負荷抵抗である。出力端子１０３４に対する増＃Ａ器
１ａ３３の利得は問題の周波数範囲にわたって一定であ
る。非反転信号はエミッタホロワ−１０３７を介してコ
ンデンサ１０３Ｂ及び抵抗１０５９から成る回路１０３
３に与えられる。この回路１００５は６０ＭＨｚ以下の
信号周波数で微分を行なう。その伝達関数は なら Ｇｓ ： （Ｒ１ｏｘ９）（Ｃ１ｏ３ａ） ８
のである。
９式は第２４図のブロック図に関して前述した（３）式
に対応する。ここテに！５＝（Ｒ１０３９）（ＣＩ０５
Ｂ ）この特別の例において問題の信号は約１ｏ ＭＨ
ｚ程度に拡張されているので、この回路１００３は真の
微分器として図示しうる。微分器１００５の出力はモト
ローラ社製のタイプＭＣ１４９６のような微分増幅乗算
回路１０４１の入力端子１０４０に与えられる。回路１
０４１の入力端子１０４０，１０４２は＋ｚ５Ｖへの接
続によってバイアスされている差動入力端子である。増
幅乗算回路１０４１は差動入力端子１０４３．１０４４
において第２人カケ号を受信し、出力端子１０４５にお
いて、端子１０４０．１０４２及び１０４５．１０４４
での入力信号の負の積に比例する出力電流が発生される
。本回路で直流利得制御電圧は入力端子１０４３に与え
られるが、その端子１０４４は接地される。１ｏ４３で
の制御電圧は第２６図の回路１０１４に関して前述した
ような遠隔可変利得制御回路（第５３図に示していない
）に対応する。等化層の上述した例において被微分信号
路における回路１０４１の利得はディジタル−アナログ
変換器によって遠隔的かつ自動的に制御され、磁気ディ
スクの記録トラック長さの変化に応じた所望利得変化を
与える。特定のデータが再生されている特定のトラック
番号（特別のトラック長に対応している）はディジタル
・レコーｆＶｃおいて復調され、ディジタルアナログ変
換器において回路１０４１の入力端子１０４３に利得制
御信号として印加される直流電圧レベルに変換される。
に対応する。ここテに！５＝（Ｒ１０３９）（ＣＩ０５
Ｂ ）この特別の例において問題の信号は約１ｏ ＭＨ
ｚ程度に拡張されているので、この回路１００３は真の
微分器として図示しうる。微分器１００５の出力はモト
ローラ社製のタイプＭＣ１４９６のような微分増幅乗算
回路１０４１の入力端子１０４０に与えられる。回路１
０４１の入力端子１０４０，１０４２は＋ｚ５Ｖへの接
続によってバイアスされている差動入力端子である。増
幅乗算回路１０４１は差動入力端子１０４３．１０４４
において第２人カケ号を受信し、出力端子１０４５にお
いて、端子１０４０．１０４２及び１０４５．１０４４
での入力信号の負の積に比例する出力電流が発生される
。本回路で直流利得制御電圧は入力端子１０４３に与え
られるが、その端子１０４４は接地される。１ｏ４３で
の制御電圧は第２６図の回路１０１４に関して前述した
ような遠隔可変利得制御回路（第５３図に示していない
）に対応する。等化層の上述した例において被微分信号
路における回路１０４１の利得はディジタル−アナログ
変換器によって遠隔的かつ自動的に制御され、磁気ディ
スクの記録トラック長さの変化に応じた所望利得変化を
与える。特定のデータが再生されている特定のトラック
番号（特別のトラック長に対応している）はディジタル
・レコーｆＶｃおいて復調され、ディジタルアナログ変
換器において回路１０４１の入力端子１０４３に利得制
御信号として印加される直流電圧レベルに変換される。
前述したように微分信号路の可変利得調整はディスクの
内側トラック上の高パルス密度を補償するよりに設計さ
れる。
内側トラック上の高パルス密度を補償するよりに設計さ
れる。
増幅乗算回路１０４１の出力端子１０４５における電流
の大きさは入力端子１０４０での入力信号及び端子１０
４３での制御電圧で決でる利得値に比例している。回路
１０４１の端子１０４５からの出力電流は入力電流とし
て共通ペーストランジスタ増幅器のエミッタに与えられ
、該増幅器は第２４．２５及び２６図に示す前述した減
算回路１００５として動作する。この入力電流はコレク
タ負荷抵抗１０４７の入力電流及び抵抗に比例する増幅
器のコレクタでの出力電圧を発生する。従って上述した
トランジスタ１００５の出力電圧の部分は増幅乗算回路
１０４１によって増１ｌＩｌ！てれた負の信号微分に比
例している。
の大きさは入力端子１０４０での入力信号及び端子１０
４３での制御電圧で決でる利得値に比例している。回路
１０４１の端子１０４５からの出力電流は入力電流とし
て共通ペーストランジスタ増幅器のエミッタに与えられ
、該増幅器は第２４．２５及び２６図に示す前述した減
算回路１００５として動作する。この入力電流はコレク
タ負荷抵抗１０４７の入力電流及び抵抗に比例する増幅
器のコレクタでの出力電圧を発生する。従って上述した
トランジスタ１００５の出力電圧の部分は増幅乗算回路
１０４１によって増１ｌＩｌ！てれた負の信号微分に比
例している。
微分増幅器１０３３の反転出力端子１０３５は負荷抵抗
１０４８及び並列負荷コンデンサ１０４９を有している
。出力端子１０３５に対する増幅器１０３３の１（，１
０４Ｂ 直流利得は夫々の負荷抵抗の比 、即ち約３のファ
クターだけ非反転出力端子１０３４に対する利得よυも
高い。８０ ＫＨｚ以上の信号周波数に対して、出力端
子１０３５に対する利得はコンデンサ１０４９１Ｃよっ
て決まり、その周波数に反比例する。
１０４８及び並列負荷コンデンサ１０４９を有している
。出力端子１０３５に対する増幅器１０３３の１（，１
０４Ｂ 直流利得は夫々の負荷抵抗の比 、即ち約３のファ
クターだけ非反転出力端子１０３４に対する利得よυも
高い。８０ ＫＨｚ以上の信号周波数に対して、出力端
子１０３５に対する利得はコンデンサ１０４９１Ｃよっ
て決まり、その周波数に反比例する。
従って端子１０３５に接゛続された出力回路Ｒ１ｏ４ｓ
。
。
０１０４９はａ ｏ ＫＨｚ以上の周波数及び約０３〜
１０ＭＨｚの問題の周波数範囲にわたって積分回路とし
て動作する。出力端子１０３５に対する増＠器１０３３
の伝達関数は で、Ａ１ｏ３ｘは出力端子１０３４に対する差動増幅器
１０３３の利得である。
１０ＭＨｚの問題の周波数範囲にわたって積分回路とし
て動作する。出力端子１０３５に対する増＠器１０３３
の伝達関数は で、Ａ１ｏ３ｘは出力端子１０３４に対する差動増幅器
１０３３の利得である。
である。
（至）式は第２４図のブロック図に関連した前述ぜす
る式に対応し’ Ｋ２＝ （）１１１０４８ ）（ｅ
１０４９ ）増幅器１０３３の出力端子１０３５からの
被反転積分信号は共通エミッタ・トランジスタ増幅器１
００５に与えられる。トランジスタ１００５はこの入力
イボ号を反転し、これに夫々のコレクタ及びエミッタ負
抵抗の比凡１０４７／Ｒ１０５０を乗算する。トランジ
スタ１００５は積分信号路における共通エミッタ増幅器
及び微分信号路における共通ペース増幅器として動作す
る。トランジスタ１００５のコレクタにおける出力信号
Ｖｉ２つの入力信号の和であり、１つは再生ベツド及び
前置増幅器の組合せからの再生信号の積分に比例し、他
の一つは再生信号の負の微分に比例している。従ってト
ランジスタ１００５のコレクタにおける出力信号は第２
４．２５．２６図に示す等化回路の前述した例の出力端
子１００７における出力信号に関連して説明したような
差信号に対応している。第５３Ａ及び５３Ｂ図の等化回
路１０００の出力信号は第２４．２５及び２６図の例に
関して前述した如く記録／再生チャンネルの被等化信号
に対応している。
１０４９ ）増幅器１０３３の出力端子１０３５からの
被反転積分信号は共通エミッタ・トランジスタ増幅器１
００５に与えられる。トランジスタ１００５はこの入力
イボ号を反転し、これに夫々のコレクタ及びエミッタ負
抵抗の比凡１０４７／Ｒ１０５０を乗算する。トランジ
スタ１００５は積分信号路における共通エミッタ増幅器
及び微分信号路における共通ペース増幅器として動作す
る。トランジスタ１００５のコレクタにおける出力信号
Ｖｉ２つの入力信号の和であり、１つは再生ベツド及び
前置増幅器の組合せからの再生信号の積分に比例し、他
の一つは再生信号の負の微分に比例している。従ってト
ランジスタ１００５のコレクタにおける出力信号は第２
４．２５．２６図に示す等化回路の前述した例の出力端
子１００７における出力信号に関連して説明したような
差信号に対応している。第５３Ａ及び５３Ｂ図の等化回
路１０００の出力信号は第２４．２５及び２６図の例に
関して前述した如く記録／再生チャンネルの被等化信号
に対応している。
第５３Ａ及び５３Ｂ図に示す詳細な回路図の残シの部分
を次に説明する。等化層１０００は被記録磁束の零交叉
をあられす再生前置増幅′ａ１ｏｏ９（＠ｓ４Ｂ図）に
よって与えられる電圧ピークを等化層の出力の適正に配
置された零交叉に変換する。この被等化出力信号は等化
層のトランジスタ１００５のコレクタに現われ、低域フ
ィルタ回′Ｎ！１０１８によってフィルタされた後、増
幅リミッタ回路１０１９の相補出力を与える九めに備え
られた第１バッファｍ幅器１０５１を介して供給される
。バッファ増幅器からの出力信号は好ましくはバッファ
増幅と同じタイプの一連の５つの振幅リミッタ増幅器を
介して供給される。振幅リミット回路１０１９の入力に
与えられる被等化再生信号は先に位置決めされた遷移を
以ってチャンネル符号化形式になっている。再生信号を
制限する振幅は記録再生処理によってかなり歪んだ矩形
を回復するように作用する。更に振幅リミット回路１０
１９のバッファアンプは矩形整形チャンネル符号化再生
データ信号の各遷移に対して１パルスを発生するために
、連続的に使用される被回復データ信号の反対位相の波
形を発生するように作用する。エンコーダ９６によるデ
ータ信号のチャンネル符号化及びかかる信号の連続的記
録に関連して前述し念ように、遷移関連パルスは正確に
規定された縁（即ちこの例では前縁は選択されている）
は、データ信号がチャンネルによシ歪んでいるが、デー
タに対して誤差を導入することなく伝送チャンネルを介
して送ることができるように、発生される。前述したよ
うに、本装置によって処理嘔れたような高ビツト率のデ
ータ列が、ディスクｇ＜動器と信号システム間にチャン
ネル符号化データを結合するために使用される対になっ
たツイスト送信ラインような異なる方間への信号レベル
遷移に対する伝送ラインの微分応答特性のために、これ
らＫ特に誤差を導入しやすい。
を次に説明する。等化層１０００は被記録磁束の零交叉
をあられす再生前置増幅′ａ１ｏｏ９（＠ｓ４Ｂ図）に
よって与えられる電圧ピークを等化層の出力の適正に配
置された零交叉に変換する。この被等化出力信号は等化
層のトランジスタ１００５のコレクタに現われ、低域フ
ィルタ回′Ｎ！１０１８によってフィルタされた後、増
幅リミッタ回路１０１９の相補出力を与える九めに備え
られた第１バッファｍ幅器１０５１を介して供給される
。バッファ増幅器からの出力信号は好ましくはバッファ
増幅と同じタイプの一連の５つの振幅リミッタ増幅器を
介して供給される。振幅リミット回路１０１９の入力に
与えられる被等化再生信号は先に位置決めされた遷移を
以ってチャンネル符号化形式になっている。再生信号を
制限する振幅は記録再生処理によってかなり歪んだ矩形
を回復するように作用する。更に振幅リミット回路１０
１９のバッファアンプは矩形整形チャンネル符号化再生
データ信号の各遷移に対して１パルスを発生するために
、連続的に使用される被回復データ信号の反対位相の波
形を発生するように作用する。エンコーダ９６によるデ
ータ信号のチャンネル符号化及びかかる信号の連続的記
録に関連して前述し念ように、遷移関連パルスは正確に
規定された縁（即ちこの例では前縁は選択されている）
は、データ信号がチャンネルによシ歪んでいるが、デー
タに対して誤差を導入することなく伝送チャンネルを介
して送ることができるように、発生される。前述したよ
うに、本装置によって処理嘔れたような高ビツト率のデ
ータ列が、ディスクｇ＜動器と信号システム間にチャン
ネル符号化データを結合するために使用される対になっ
たツイスト送信ラインような異なる方間への信号レベル
遷移に対する伝送ラインの微分応答特性のために、これ
らＫ特に誤差を導入しやすい。
パルスの前縁、即ち止縁のみがデータ信号遷移を認識す
るように再生データ信号の各遷移に対して１パルスを発
生するため振ＩＩ！！！ １Ｊミツト回路１０１９はデ
ータ信号の２つの反対位相波形を発生する。
るように再生データ信号の各遷移に対して１パルスを発
生するため振ＩＩ！！！ １Ｊミツト回路１０１９はデ
ータ信号の２つの反対位相波形を発生する。
第１に、非反転極性の信号レベルの遷移のシーケンスは
一連の伽幅リミット増幅器の最後の増幅器１０５３の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増ＩＩ４器１０５３の出力端子１０
５４に発生嘔れる。これら両遷移シーケンスはビデオデ
ータを初めに符号化するために選択され九チャンネルコ
ードのコード規則に従って遷移の位置決めを行い、夫々
２つの同じワンショットマルチバイプレ・−タ１０５５
及び１０５６、例えばタイプ１０１３１Ｌのようなパル
ス生成回路１０２０のようなものをクロックするために
与えられる。各マルチバイブレータは夫々正パルスを生
成し、そのクロック入力に受信される再生データ信号の
各正になる遷移に対して１パルスを生成する。従って非
反転型の再生データ信号を受信するワンショットマルチ
バイブレータ１０５５はデータ信号中に各正になる遷移
において正パルスを発生する。他方、反転型の再生デー
タ信号を受信・する他のワンショットマルチバイブレー
タ１０５６はデータ信号中に各員になる遷移の位置で正
パルスを発生する。セルチバイブレーメｔ０５５．１０
５６によって発生される正パルスの前縁は安定状態から
譬似安定状態（重要な時定数決定要素が含まれていない
）にマルチバイブレータを急速に切換えることによシ規
定されるので、名前縁は全ての他のものと同じで再生デ
ータ信号の正のクロッキング遷移の発生に続いて正確な
時間で生じる。パルスが送られる伝送チャンネルは同じ
パルス縁上で作用するので、遷移関連正パルス縁の位置
、従ってデータ遷移自体が伝送チャンネルの作用によっ
てパルスに導入されうる如何なる歪みの結果でも失なわ
ない。もし必要なら再生データ信号の相対位置を正確に
再規定する之め、前述したデコーダ及び時間軸補正器１
００のデコーダ回路部分の入力において使用されている
ような伝送チャンネルの出力に、振幅レベル感知検出手
段が結合されうる。
一連の伽幅リミット増幅器の最後の増幅器１０５３の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増ＩＩ４器１０５３の出力端子１０
５４に発生嘔れる。これら両遷移シーケンスはビデオデ
ータを初めに符号化するために選択され九チャンネルコ
ードのコード規則に従って遷移の位置決めを行い、夫々
２つの同じワンショットマルチバイプレ・−タ１０５５
及び１０５６、例えばタイプ１０１３１Ｌのようなパル
ス生成回路１０２０のようなものをクロックするために
与えられる。各マルチバイブレータは夫々正パルスを生
成し、そのクロック入力に受信される再生データ信号の
各正になる遷移に対して１パルスを生成する。従って非
反転型の再生データ信号を受信するワンショットマルチ
バイブレータ１０５５はデータ信号中に各正になる遷移
において正パルスを発生する。他方、反転型の再生デー
タ信号を受信・する他のワンショットマルチバイブレー
タ１０５６はデータ信号中に各員になる遷移の位置で正
パルスを発生する。セルチバイブレーメｔ０５５．１０
５６によって発生される正パルスの前縁は安定状態から
譬似安定状態（重要な時定数決定要素が含まれていない
）にマルチバイブレータを急速に切換えることによシ規
定されるので、名前縁は全ての他のものと同じで再生デ
ータ信号の正のクロッキング遷移の発生に続いて正確な
時間で生じる。パルスが送られる伝送チャンネルは同じ
パルス縁上で作用するので、遷移関連正パルス縁の位置
、従ってデータ遷移自体が伝送チャンネルの作用によっ
てパルスに導入されうる如何なる歪みの結果でも失なわ
ない。もし必要なら再生データ信号の相対位置を正確に
再規定する之め、前述したデコーダ及び時間軸補正器１
００のデコーダ回路部分の入力において使用されている
ような伝送チャンネルの出力に、振幅レベル感知検出手
段が結合されうる。
信号システムへの？！１移関連パルスの伝送に対して２
つのワンショットマルチバイブレータ１０５５及び１０
５６の出力パルスは各々の入カバルスに対して出力パル
スを生成する正オアゲー ）１０５７の別の入力に与え
られる。オアゲート１０５７の出力パルスはデータ選択
スイッチ１２８への２イン１５４を介しての伝送の之め
ディスク駆動データインタフェース１５１（第９Ｂ図）
に与えられ、該スイッチは元のカラーテレビジョン信号
を復調するため再生データの復調及び処理の之めに、被
選択再生チャンネル９１のデコーダ及び時間軸補正器１
００のデータデコーダ部分の入力に被伝送パルスを結合
する。ディスクドライブインターフェース１５１は単一
人力信号を受は取り、該単一人力信号の同数相補出力信
号７オームを発生する従来の相補型出力バッファアンプ
を含む。この相補型バッファアンプはＯＲゲート１０５
７によって供給されたパルスに関する＠遷移を一対の同
数相補レベルパルスに変換し、選択された再生チャンネ
ル９１に送信するためにデータ選択スイッチ１２８に供
給する。
つのワンショットマルチバイブレータ１０５５及び１０
５６の出力パルスは各々の入カバルスに対して出力パル
スを生成する正オアゲー ）１０５７の別の入力に与え
られる。オアゲート１０５７の出力パルスはデータ選択
スイッチ１２８への２イン１５４を介しての伝送の之め
ディスク駆動データインタフェース１５１（第９Ｂ図）
に与えられ、該スイッチは元のカラーテレビジョン信号
を復調するため再生データの復調及び処理の之めに、被
選択再生チャンネル９１のデコーダ及び時間軸補正器１
００のデータデコーダ部分の入力に被伝送パルスを結合
する。ディスクドライブインターフェース１５１は単一
人力信号を受は取り、該単一人力信号の同数相補出力信
号７オームを発生する従来の相補型出力バッファアンプ
を含む。この相補型バッファアンプはＯＲゲート１０５
７によって供給されたパルスに関する＠遷移を一対の同
数相補レベルパルスに変換し、選択された再生チャンネ
ル９１に送信するためにデータ選択スイッチ１２８に供
給する。
第５４Ａ及び５４Ｂ図はビデオフレーム蓄積記録及び再
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１０５８．１０５９゜１０６０及
び１０６１の記録駆動及び再生前項増幅回路を有する詳
細な電気回路図の部分含水す。第５チヤンネル１０６２
はサーボ再生前置増幅器に固定的に結合されたサーボト
ラックヘッド及びデータトラック記録及び再生チャンネ
ルを備えている。
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１０５８．１０５９゜１０６０及
び１０６１の記録駆動及び再生前項増幅回路を有する詳
細な電気回路図の部分含水す。第５チヤンネル１０６２
はサーボ再生前置増幅器に固定的に結合されたサーボト
ラックヘッド及びデータトラック記録及び再生チャンネ
ルを備えている。
ビデオフレーム蓄積記録及び再生システムにおいて、第
５４Ａ及び５４Ｂ図に示すデータ記録及び再生チャンネ
ルと財１じ５つ以上のデータ記録及び再生チャンネル（
図示せず）が使用される。チャンネル１０５８における
リレー１０６５は前述したように記録命令がライン１ａ
６６上でディスク駆動制御回路から受信される時に生ず
るように記録するヘッド１００８ａ及び１［＋０８ｂの
１つを接続する位置に接点を有する。記録命令の不在存
在時に、リレー１０６５は再生位置にある。この位置で
、リレー１０６３の接点は他の位置にある。ヘッド１０
０８ａ及び１ｏｏ８ｂｌｄ記録及び再生のため使用され
、交互に奇数及び偶数テレビジョンフィールドを切少換
える。これらヘッド１００８ａの切換えはディスク駆動
電子装置に設けられ九＠３８Ａ図の記録タイミング回路
によって与えられるライン１０６７に連続的に発生され
る５０Ｈｚヘッドスイッチング信号國よって制御される
。夫々のチャンネル１０５８〜１０６１のヘッド１０６
４及び１０６５から交互に受信される再生データは前述
した第５３Ａ及びｓｓＢ図に示すような夫々のチャンネ
ルに関連した検出回路に供給される。ビデオフレーム蓄
積記録及゛び再生システムに使用されている記録／再生
ヘッドは本装置において使用される種類のディスクツ１
ツク上のディジタル記録のために、アプライド・マグネ
デック・コーポレーション又はインフォメーション・マ
グネチック・コーポレーションによって製造されている
ような通常のヘッドである。
５４Ａ及び５４Ｂ図に示すデータ記録及び再生チャンネ
ルと財１じ５つ以上のデータ記録及び再生チャンネル（
図示せず）が使用される。チャンネル１０５８における
リレー１０６５は前述したように記録命令がライン１ａ
６６上でディスク駆動制御回路から受信される時に生ず
るように記録するヘッド１００８ａ及び１［＋０８ｂの
１つを接続する位置に接点を有する。記録命令の不在存
在時に、リレー１０６５は再生位置にある。この位置で
、リレー１０６３の接点は他の位置にある。ヘッド１０
０８ａ及び１ｏｏ８ｂｌｄ記録及び再生のため使用され
、交互に奇数及び偶数テレビジョンフィールドを切少換
える。これらヘッド１００８ａの切換えはディスク駆動
電子装置に設けられ九＠３８Ａ図の記録タイミング回路
によって与えられるライン１０６７に連続的に発生され
る５０Ｈｚヘッドスイッチング信号國よって制御される
。夫々のチャンネル１０５８〜１０６１のヘッド１０６
４及び１０６５から交互に受信される再生データは前述
した第５３Ａ及びｓｓＢ図に示すような夫々のチャンネ
ルに関連した検出回路に供給される。ビデオフレーム蓄
積記録及゛び再生システムに使用されている記録／再生
ヘッドは本装置において使用される種類のディスクツ１
ツク上のディジタル記録のために、アプライド・マグネ
デック・コーポレーション又はインフォメーション・マ
グネチック・コーポレーションによって製造されている
ような通常のヘッドである。
中央処理ユニット・インターフェース
第８図と関連して前述したコンピュータシステム９２に
関して、種々のインターフェースが、テレタイプに関連
した種々のサブセクション１０９、紙テープリーダ１１
１、Ｒ出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母線１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＵインターフェース１０８と共に詳細に説明される。
関して、種々のインターフェースが、テレタイプに関連
した種々のサブセクション１０９、紙テープリーダ１１
１、Ｒ出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母線１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＵインターフェース１０８と共に詳細に説明される。
第２９図に示すＣＰＵインタ−７エースブロツク図はそ
の上部においてｅＰＵ１ｏ６に延長している１３ライン
のアドレス−データ母１Ｉｊ１０５を示す。
の上部においてｅＰＵ１ｏ６に延長している１３ライン
のアドレス−データ母１Ｉｊ１０５を示す。
これら１３ラインＦｉ１３ビットアドレス語を伝送し、
かつ母線バンク７選択信選択−緒にランチ１０００入力
に接続され、該ラッチはアドレス語及びＣＰＵ１０６と
インターフェースされるべき端末装置ｔｌ−認定すあ母
線バンク７′ｍ、択信号を記憶するためアドレス／デー
タ・マルチグレクス・サイクルのアドレス時に制御ライ
ン１４４の１つを介してＣＰＵによって発生される母線
同期又けＢＳＹＮＣ信号に応答する。デコーダ／デマル
チプレクサ１１０１はアドレス語を受信するように接続
されており、母線バンク７はラッチ１１００に蓄積され
ている信号を選択し、アドレス情報に応じて２１装買選
択ライン１１４の１つを作動させるためにアドレスを復
調する。レコーダ／デマルチプレクサ１１０１はアドレ
スを復調し、アドレスの３つの最大桁が端末装置リフニ
スをあられ丁時、制御ラインの１つを介してＣＰＵ１０
６によって与えられる母線バンク７選択信選択−ＤＢＳ
７信号に応答して適当な装置選択ラインを作動させる
。装置選択ラインは高レベルから低レベルに切換えるこ
とによって作動され、ＣＰＵ１０６とのデータ伝送のた
め要求されている関連装置を主母線１０５に適当に接続
する。前述したように２１装置選択ライン１１４の１５
ラインは端末インターフェース１１５．１１８．１１９
．１２０及び１２１に延長しており、残りの６２インの
装置選択ラインはテレタイプ１０９、紙テープリーダ１
１１及び読出し専用メモリ１１２のインタフェースを制
御するための論理回路１１０２に延長している。
かつ母線バンク７選択信選択−緒にランチ１０００入力
に接続され、該ラッチはアドレス語及びＣＰＵ１０６と
インターフェースされるべき端末装置ｔｌ−認定すあ母
線バンク７′ｍ、択信号を記憶するためアドレス／デー
タ・マルチグレクス・サイクルのアドレス時に制御ライ
ン１４４の１つを介してＣＰＵによって発生される母線
同期又けＢＳＹＮＣ信号に応答する。デコーダ／デマル
チプレクサ１１０１はアドレス語を受信するように接続
されており、母線バンク７はラッチ１１００に蓄積され
ている信号を選択し、アドレス情報に応じて２１装買選
択ライン１１４の１つを作動させるためにアドレスを復
調する。レコーダ／デマルチプレクサ１１０１はアドレ
スを復調し、アドレスの３つの最大桁が端末装置リフニ
スをあられ丁時、制御ラインの１つを介してＣＰＵ１０
６によって与えられる母線バンク７選択信選択−ＤＢＳ
７信号に応答して適当な装置選択ラインを作動させる
。装置選択ラインは高レベルから低レベルに切換えるこ
とによって作動され、ＣＰＵ１０６とのデータ伝送のた
め要求されている関連装置を主母線１０５に適当に接続
する。前述したように２１装置選択ライン１１４の１５
ラインは端末インターフェース１１５．１１８．１１９
．１２０及び１２１に延長しており、残りの６２インの
装置選択ラインはテレタイプ１０９、紙テープリーダ１
１１及び読出し専用メモリ１１２のインタフェースを制
御するための論理回路１１０２に延長している。
制御プログラムはアンドゲート１１０４′ｊ１ｒ：介し
て接続される８データビツトライン１１０５’ｉ有する
紙テープリーダ１１１ヲ使用するメモリ・ユニット１０
７中に負荷され、前記ゲートの出力はライン１１０５を
介してデータ母線１０５の８ラインに接続される。メモ
リュニツ） １０７のローディングはスイッチ１１２５
の動作によって開始され、スイッチが押圧されると主母
線１０５及び制御ライン１４４を介して適当な装置アド
レス及び制御信号を出すように指令する命令１ｃＰＵ１
０６に与えて、紙テープリーダ１１１によって与えられ
る制御プログラムを母線１０５にゲートせしめる。最初
、ＣＰＵ１０６は装置アドレス及び、ＲＯＭ１ｆ２によ
り負荷命令シーケンスをＣＰＵに送らせるように符号化
回路１１２６を可能化するための適当な装（を選択ライ
ン１１４を作動させる制御信号を発生する。負荷命令シ
ーケンスの受信に続いてＣＰｏ １０６はコンピュータ
・マイクロ・コード・プログラムによって決まるルーチ
ン及び演算機能を実行し、１キヤラクタずつ紙テープリ
ーダ１１１からの制御プログラムのローディングを指示
する。特に負荷命令シーケンスはＲＯＭ１１２によって
発生され、負荷命令語が続く６つのキャラクタのシーケ
ンスを含んでシリ、各々のキャラクタは７ビツトｋを含
む。そのシーケンスの各７ビツトキヤラクタは符号化回
路１１２６の制御によりＲＯＭ１１２によって符号化さ
れ、ＣＰＵへＲＯＭデータ利用可能命令を送ることに続
いて主母線１０５にゲートすることによって個々にＣＰ
Ｕ１０６に送出される。各キャラクタはライン１１２８
上に与えられるゲート信号により可能化されるＲＯＭデ
ータ及び状態ゲー）１１２７によって母線１０５及び論
理回路１１０２によって１１３０に結合される（負荷命
令シーケンスの各７ビツトキヤラクタの送出と共に）ス
イッチ１１２５の動作によって発生される命令に続いて
デマルチプレクサ１１０１はＣＰＵ１０６からアドレス
信号及び制御信号を受信し、装置ＩＳ！、選択ラインの
うちのラインＦｉ作動させる。論理回路１１０２は被作
動装置選択ライン及びライン１１３上ＫＣＰＵ１０６に
よって与えられる制御信号中の母線データに応答して、
ＲＯＭデータ利用可能状態ゲ−）１１２１への入力の１
つに状態命令を与える。
て接続される８データビツトライン１１０５’ｉ有する
紙テープリーダ１１１ヲ使用するメモリ・ユニット１０
７中に負荷され、前記ゲートの出力はライン１１０５を
介してデータ母線１０５の８ラインに接続される。メモ
リュニツ） １０７のローディングはスイッチ１１２５
の動作によって開始され、スイッチが押圧されると主母
線１０５及び制御ライン１４４を介して適当な装置アド
レス及び制御信号を出すように指令する命令１ｃＰＵ１
０６に与えて、紙テープリーダ１１１によって与えられ
る制御プログラムを母線１０５にゲートせしめる。最初
、ＣＰＵ１０６は装置アドレス及び、ＲＯＭ１ｆ２によ
り負荷命令シーケンスをＣＰＵに送らせるように符号化
回路１１２６を可能化するための適当な装（を選択ライ
ン１１４を作動させる制御信号を発生する。負荷命令シ
ーケンスの受信に続いてＣＰｏ １０６はコンピュータ
・マイクロ・コード・プログラムによって決まるルーチ
ン及び演算機能を実行し、１キヤラクタずつ紙テープリ
ーダ１１１からの制御プログラムのローディングを指示
する。特に負荷命令シーケンスはＲＯＭ１１２によって
発生され、負荷命令語が続く６つのキャラクタのシーケ
ンスを含んでシリ、各々のキャラクタは７ビツトｋを含
む。そのシーケンスの各７ビツトキヤラクタは符号化回
路１１２６の制御によりＲＯＭ１１２によって符号化さ
れ、ＣＰＵへＲＯＭデータ利用可能命令を送ることに続
いて主母線１０５にゲートすることによって個々にＣＰ
Ｕ１０６に送出される。各キャラクタはライン１１２８
上に与えられるゲート信号により可能化されるＲＯＭデ
ータ及び状態ゲー）１１２７によって母線１０５及び論
理回路１１０２によって１１３０に結合される（負荷命
令シーケンスの各７ビツトキヤラクタの送出と共に）ス
イッチ１１２５の動作によって発生される命令に続いて
デマルチプレクサ１１０１はＣＰＵ１０６からアドレス
信号及び制御信号を受信し、装置ＩＳ！、選択ラインの
うちのラインＦｉ作動させる。論理回路１１０２は被作
動装置選択ライン及びライン１１３上ＫＣＰＵ１０６に
よって与えられる制御信号中の母線データに応答して、
ＲＯＭデータ利用可能状態ゲ−）１１２１への入力の１
つに状態命令を与える。
ＲＯＭ利用可能状態命令は論理回路１１０２によってそ
の第２人力に与えられるＲＯＭ状態ゲート信号により状
態ゲー） １１２７を可能化することによりＣＰＵ１０
６に送出され、その状態命令は状態ゲー）１１２７の出
力１１２９からライン１１０５’を介して主母線１０５
に結合される。各ＲＯＭデータ利用可能状態命令の受信
に応答して、ＣＰＵ１０６はＣＰＵ１０８へ適当なアド
レス及び制御信号を送出し負荷命令シーケンスの次の７
ビツトキヤラクタｉ ＣＰＵ Ｋ戻させる。
の第２人力に与えられるＲＯＭ状態ゲート信号により状
態ゲー） １１２７を可能化することによりＣＰＵ１０
６に送出され、その状態命令は状態ゲー）１１２７の出
力１１２９からライン１１０５’を介して主母線１０５
に結合される。各ＲＯＭデータ利用可能状態命令の受信
に応答して、ＣＰＵ１０６はＣＰＵ１０８へ適当なアド
レス及び制御信号を送出し負荷命令シーケンスの次の７
ビツトキヤラクタｉ ＣＰＵ Ｋ戻させる。
デマルチプレクサ１１０１は装置選択ライン１１１４の
ラインＣを作動させて、ＣＰＵ１０６が信号中の母線デ
ータをライン１１１３ｉ介してＣＰＵインターフェース
に送る時、データ・キャラクタ・ゲート１１２７ｔ−可
能化するゲート信号を論理回路１１ａ２によりライン１
１２８上に発生せしめる。被可能化キャラクタ・ゲート
１１２７は几０Ｍ１１２及び符号化回路１１２６の協同
動作により発生される７ビツト胎金ＣＰＵ １０６への
伝送のためにライン１１０５ｉ介して主母線１０５上に
与える。上述したようにして符号化回路１１２６及び几
０Ｍ１１２はＣＰＵ １０６への７ビツト負荷命令が続
いている６つの７ビツトキヤラクタの前のシーケンスを
与える。図示の装置で、符号化回路１１２６及び凡０Ｍ
１１２はテレタイプライタから共通に発生する同じＡＳ
ｃＩコード給中の７ビツトキヤラクタの負荷命令シーケ
ンスを発生する。
ラインＣを作動させて、ＣＰＵ１０６が信号中の母線デ
ータをライン１１１３ｉ介してＣＰＵインターフェース
に送る時、データ・キャラクタ・ゲート１１２７ｔ−可
能化するゲート信号を論理回路１１ａ２によりライン１
１２８上に発生せしめる。被可能化キャラクタ・ゲート
１１２７は几０Ｍ１１２及び符号化回路１１２６の協同
動作により発生される７ビツト胎金ＣＰＵ １０６への
伝送のためにライン１１０５ｉ介して主母線１０５上に
与える。上述したようにして符号化回路１１２６及び几
０Ｍ１１２はＣＰＵ １０６への７ビツト負荷命令が続
いている６つの７ビツトキヤラクタの前のシーケンスを
与える。図示の装置で、符号化回路１１２６及び凡０Ｍ
１１２はテレタイプライタから共通に発生する同じＡＳ
ｃＩコード給中の７ビツトキヤラクタの負荷命令シーケ
ンスを発生する。
７キヤラクタ負荷命令シーケンスの負荷命令の受信に応
答してＣＰＵ １０６は装置アドレス及び制御信号を発
生して適当な装置選択ラインを作動させて、論理回路１
１０２により紙テープリーダ１１１から制御プログラム
をメモリュニツ） １０７に負荷せしめる。最初に、デ
マルチプレクサ１１０１は装置選択ライン１１４の紙テ
ープリーグラインＭｔ−作動させるＣＰＵからのアドレ
ス全受信する。続いてＣＰＵ １０６は主母線１０５の
ラインの１つを介して命令を与える。ライン１１４上の
母線データアウト制御信号の発生により、進みテープリ
ーダ命令はライン１１０３０１つを介してテープリーダ
１１１に送出される。、テ“−プリーダ１１１は要求さ
れたデータがＣＰＵインターフェース１０８ Ｋ送出さ
れた時、ライ”ン１１０３の一つを介して信号ｙｃＰＵ
インターフェース１０８に戻す。論理回路１１０２はゲ
ート１１４３にデータ利用可能命令’１ｃＰＵ１０６に
出させることによって復帰信号及び制御信号中の母線デ
ータに応答する。データ利用可能命令はライン１１０５
’ｉ介して主母線１０５に与えられ、ＣＰＵ１０６に伝
送される。データ利用可能命令の受信ＶＣＨいて、ＣＰ
Ｕ１０６はＣＰＵ１０８にアドレス及び制ａｌ信号を与
え、紙テープリーダからの利用可能なデータをメモリユ
ニット１０７に伝送せしめる。デマルチプレクサ１１０
１は装置選択ライン１１４のラインＬｉ作動させて、信
号中の母線データがＣＰＵ Ｋよってライン１１１５上
に与えられる時に、ライン１１０６にゲート信号を与え
ることにより論理回路１１０２はアンドゲート１１０４
ｉ可能化せしめる。被可能化アントゲ−）１１０４は紙
テープリーダから受信されたデータをライン１１０３ｉ
介してメモリユニット１０７への伝送のために主母線１
０５上に与える。
答してＣＰＵ １０６は装置アドレス及び制御信号を発
生して適当な装置選択ラインを作動させて、論理回路１
１０２により紙テープリーダ１１１から制御プログラム
をメモリュニツ） １０７に負荷せしめる。最初に、デ
マルチプレクサ１１０１は装置選択ライン１１４の紙テ
ープリーグラインＭｔ−作動させるＣＰＵからのアドレ
ス全受信する。続いてＣＰＵ １０６は主母線１０５の
ラインの１つを介して命令を与える。ライン１１４上の
母線データアウト制御信号の発生により、進みテープリ
ーダ命令はライン１１０３０１つを介してテープリーダ
１１１に送出される。、テ“−プリーダ１１１は要求さ
れたデータがＣＰＵインターフェース１０８ Ｋ送出さ
れた時、ライ”ン１１０３の一つを介して信号ｙｃＰＵ
インターフェース１０８に戻す。論理回路１１０２はゲ
ート１１４３にデータ利用可能命令’１ｃＰＵ１０６に
出させることによって復帰信号及び制御信号中の母線デ
ータに応答する。データ利用可能命令はライン１１０５
’ｉ介して主母線１０５に与えられ、ＣＰＵ１０６に伝
送される。データ利用可能命令の受信ＶＣＨいて、ＣＰ
Ｕ１０６はＣＰＵ１０８にアドレス及び制ａｌ信号を与
え、紙テープリーダからの利用可能なデータをメモリユ
ニット１０７に伝送せしめる。デマルチプレクサ１１０
１は装置選択ライン１１４のラインＬｉ作動させて、信
号中の母線データがＣＰＵ Ｋよってライン１１１５上
に与えられる時に、ライン１１０６にゲート信号を与え
ることにより論理回路１１０２はアンドゲート１１０４
ｉ可能化せしめる。被可能化アントゲ−）１１０４は紙
テープリーダから受信されたデータをライン１１０３ｉ
介してメモリユニット１０７への伝送のために主母線１
０５上に与える。
ＣＰＵ１０６、ＣＰＵインターフェース１０８及び紙テ
ープリーダ１１１は紙テープ上に蓄積された制御プログ
ラムがメモリユニット１０７に転送される迄、上述した
ようにして作動される。
ープリーダ１１１は紙テープ上に蓄積された制御プログ
ラムがメモリユニット１０７に転送される迄、上述した
ようにして作動される。
同様に、もし直列データを含むテレタイプ１１０がＣＰ
Ｕ １０６によってアドレスされるならば、そのデータ
はナンドゲー） １１０８によって母、Ｉｊ！１０５上
にゲートされ、これらのゲートはライン１１０７上の直
列データがユニバーサル非同期伝送器（ＵＡｆｌ、Ｔ）
１１１０によって８ビット並列データに変換された後、
論理１１０２によってライン１１０９ｉ介して可能化さ
れる。逆にＣＰＵがデータをテレタイプに送出している
場合は、８ビット並列データがその並列データをテレタ
イプに延長しているライン１１１２に現れる直列データ
に変換するＵＡ几Ｔ １１１１に延長しているライン１
１０５上に現れる。ブロック１１１０及び１１１１によ
って示されるＵＡ几Ｔ＃ｉ通常両機能を行なう１つのユ
ニットである。
Ｕ １０６によってアドレスされるならば、そのデータ
はナンドゲー） １１０８によって母、Ｉｊ！１０５上
にゲートされ、これらのゲートはライン１１０７上の直
列データがユニバーサル非同期伝送器（ＵＡｆｌ、Ｔ）
１１１０によって８ビット並列データに変換された後、
論理１１０２によってライン１１０９ｉ介して可能化さ
れる。逆にＣＰＵがデータをテレタイプに送出している
場合は、８ビット並列データがその並列データをテレタ
イプに延長しているライン１１１２に現れる直列データ
に変換するＵＡ几Ｔ １１１１に延長しているライン１
１０５上に現れる。ブロック１１１０及び１１１１によ
って示されるＵＡ几Ｔ＃ｉ通常両機能を行なう１つのユ
ニットである。
命令中の母線データはライン１１１３ｔ−介して論理１
１０２に与えられ、母線データアウト合金はライン１１
１４１ｒ：介して論理１１０２に与えられる。母線デー
タイン及びアウト命令は、データが主母線１０５を介し
て受信又は伝送せしめられるべきか否かにより制御ライ
ン１４４の一つを介してＣＰＵ １０６により与えられ
る。同様に、ＣＰＵ１０６からの母線イニシャライズ信
号は論理回路中の多数のフリップ７０ツブをスタートア
ップ、又は等価な動作シークンス時に既知の状態にセッ
トする次め、ライン１１１５上に現れる。まｆｉｃ論理
１１０２はアドレスされた装置が連絡せしめられたこと
、即ちもしデータが送出さるべき本のであるならデータ
が準備中であり、又はもしＣＰＵがデータを送っている
なら受信されたことｉ ＣＰＵに知らせる次めＣＰＵ
１０６に延長しているライン１１１６上に多哀入カッア
ゲ−）１１３２（第５８Ｂ図〕によって出される母線応
答信号を有する。母線応答信号は約１０マイクロ秒以内
に：ＣＰＵ１０６に至るライン１１１６上にない場合に
は、ＣＰＵＦ′ｉ接近していない信号をまつよりはすて
てしまう。
１０２に与えられ、母線データアウト合金はライン１１
１４１ｒ：介して論理１１０２に与えられる。母線デー
タイン及びアウト命令は、データが主母線１０５を介し
て受信又は伝送せしめられるべきか否かにより制御ライ
ン１４４の一つを介してＣＰＵ １０６により与えられ
る。同様に、ＣＰＵ１０６からの母線イニシャライズ信
号は論理回路中の多数のフリップ７０ツブをスタートア
ップ、又は等価な動作シークンス時に既知の状態にセッ
トする次め、ライン１１１５上に現れる。まｆｉｃ論理
１１０２はアドレスされた装置が連絡せしめられたこと
、即ちもしデータが送出さるべき本のであるならデータ
が準備中であり、又はもしＣＰＵがデータを送っている
なら受信されたことｉ ＣＰＵに知らせる次めＣＰＵ
１０６に延長しているライン１１１６上に多哀入カッア
ゲ−）１１３２（第５８Ｂ図〕によって出される母線応
答信号を有する。母線応答信号は約１０マイクロ秒以内
に：ＣＰＵ１０６に至るライン１１１６上にない場合に
は、ＣＰＵＦ′ｉ接近していない信号をまつよりはすて
てしまう。
ＵＡ几Ｔ及ヒＲＡｓインターフェース用のタイミング信
号はライン１１１９上に３ＳＣ信号を発生する発振器１
１１８によって発生される。、５８Ｃ９号は１１分割カ
ウンタ１１２０に接続され、その出力はその動作用のク
ロック信号としてＲＡＳインターフェース１１５の回路
と共にカウンタ１１２に延長しているライン１１２１上
に現れる。更にカウンタ１１２２は１２分割カウンタの
被分割３８Ｃ信号を割算し、テレタイプライタの動作に
匹献し、約１７５８Ｈｚの周波数の速度でＵＡＲＴｔ−
クロックするために使用される出力を与える。
号はライン１１１９上に３ＳＣ信号を発生する発振器１
１１８によって発生される。、５８Ｃ９号は１１分割カ
ウンタ１１２０に接続され、その出力はその動作用のク
ロック信号としてＲＡＳインターフェース１１５の回路
と共にカウンタ１１２に延長しているライン１１２１上
に現れる。更にカウンタ１１２２は１２分割カウンタの
被分割３８Ｃ信号を割算し、テレタイプライタの動作に
匹献し、約１７５８Ｈｚの周波数の速度でＵＡＲＴｔ−
クロックするために使用される出力を与える。
第２９図のブロック図の動作を実施するために便用でき
る特別の回路の一例金第５８Ａ乃至５８Ｄ図に示す。第
５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しなか
った部分を除いて特（説明しない。
る特別の回路の一例金第５８Ａ乃至５８Ｄ図に示す。第
５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しなか
った部分を除いて特（説明しない。
装置選択ラインを作動させる装置［ｉにおいて、ランチ
１１００は母線マルチプレックス・サイクルのアドレス
時ＫＣＰＵ１０６により与えられるＢ８ＹＮＣ信号によ
り可能化されて、複数の排他的ノアゲート１０９８及び
アンドゲート１０９９から成る第１デコーダの入力に対
する１３ビットアドレス語及び母線バンク７選択信号（
又はＢＢ８７信号）をラッチする。アントゲ−） １０
９９は２つの入力を有しており、１つは被ランチＢＢ８
７信号で、他は５ビットアドレス語の７つの最大桁ビッ
トと最小桁ビットと関連した排他的ノアグー） １０９
８のワイヤード・オア出力である。もしＢＢＳ７信号及
びワイヤード・オア出力を有する排他的ノアゲートが端
末装置のリクエストに対して正しい状態Ｋｌるなら、ナ
ンドグー） １０９９はアドレス語の残りの５ビツトの
状態により装置選択ライン１１４ヲ作動するように応答
するデコーダ／デマルチプレクｆ１１０１に可能化信号
を与える。第８図のブロック図に示す１５装置選択ライ
ン１１４は第５８Ｄ図において右に延長しており、前述
し九ようにＣＰＵインターフェース１０８の内部に使用
されている６装置選択ラインにはＣ，Ｄ、Ｅ、Ｆ、Ｌ及
びＭの記号が付されている。
１１００は母線マルチプレックス・サイクルのアドレス
時ＫＣＰＵ１０６により与えられるＢ８ＹＮＣ信号によ
り可能化されて、複数の排他的ノアゲート１０９８及び
アンドゲート１０９９から成る第１デコーダの入力に対
する１３ビットアドレス語及び母線バンク７選択信号（
又はＢＢ８７信号）をラッチする。アントゲ−） １０
９９は２つの入力を有しており、１つは被ランチＢＢ８
７信号で、他は５ビットアドレス語の７つの最大桁ビッ
トと最小桁ビットと関連した排他的ノアグー） １０９
８のワイヤード・オア出力である。もしＢＢＳ７信号及
びワイヤード・オア出力を有する排他的ノアゲートが端
末装置のリクエストに対して正しい状態Ｋｌるなら、ナ
ンドグー） １０９９はアドレス語の残りの５ビツトの
状態により装置選択ライン１１４ヲ作動するように応答
するデコーダ／デマルチプレクｆ１１０１に可能化信号
を与える。第８図のブロック図に示す１５装置選択ライ
ン１１４は第５８Ｄ図において右に延長しており、前述
し九ようにＣＰＵインターフェース１０８の内部に使用
されている６装置選択ラインにはＣ，Ｄ、Ｅ、Ｆ、Ｌ及
びＭの記号が付されている。
新テープ・リーダ１１１の動作に関して、そこから読み
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが＠５８Ｂ
図に示す如くライン１１０５上にデータを与えるように
徳行される時、リーダの動作速度全適当な値に制御しか
つＣＰＵ１０６へのデータ金ゲートすると共にデータが
利用可能である場合［、ＣＰＵ１０６に知らせる之めの
回路が設けられる。
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが＠５８Ｂ
図に示す如くライン１１０５上にデータを与えるように
徳行される時、リーダの動作速度全適当な値に制御しか
つＣＰＵ１０６へのデータ金ゲートすると共にデータが
利用可能である場合［、ＣＰＵ１０６に知らせる之めの
回路が設けられる。
従ってテープリーダ１１１がスイッチ１１２５に作動す
ることにより選択される時、スイッチ回路１１２４ｆ”
ｉ’ｙイン１１５０．１１５ｆ ｔ−介しテＣＰＵ １
０６ Ｋ ２ ツ＋７）命令を出して新テープリーダ１
１１からのデータ入力を待つように調節するＶイクロコ
ード・ルーチンをＣＰＵに実行せしめる。スィッチラッ
チ回路１１ｚ４Ｆｉ符号化回路１１２６のシフトレジス
タ１１１７をクリアし、その後直ぐに遅延回路１１３５
の動作により、第１のものに論理％（３Ｎ出力及び８ビ
ツト位置出力の他の７つに論理看１１出力を与えるよう
にシフトレジスタをセットする。これによりメモリユニ
ット１０７への制御プログラムの転送に至るＲＯＭ１１
２２によるキャラクタ負荷命令を発生するためのシフト
レジスタ１１１７金準備する。シフトレジスタ１１１７
の設定に続いて遅延回路１１５３はスイッチラッチ回路
１１２４の７リツプフロツブ全グリセツトすること（よ
ってライン１１５０を介してＣＰＵ１０６に与えられる
命令を除去してスイッチ１１２５の他の動作に応答する
ようにスイッチラッチ回路を準備する。同じように符号
化され念新テープリーグとテレタイプデータ関を識別し
データのＣＰＵ １０６への！ａまった転送を防止する
ため、遅延回路１１３３はスイッチ１１２５が作動され
る時、テレタイプデータ利用可能アントゲ−ＩＮ５９を
不能化するように接続されている。
ることにより選択される時、スイッチ回路１１２４ｆ”
ｉ’ｙイン１１５０．１１５ｆ ｔ−介しテＣＰＵ １
０６ Ｋ ２ ツ＋７）命令を出して新テープリーダ１
１１からのデータ入力を待つように調節するＶイクロコ
ード・ルーチンをＣＰＵに実行せしめる。スィッチラッ
チ回路１１ｚ４Ｆｉ符号化回路１１２６のシフトレジス
タ１１１７をクリアし、その後直ぐに遅延回路１１３５
の動作により、第１のものに論理％（３Ｎ出力及び８ビ
ツト位置出力の他の７つに論理看１１出力を与えるよう
にシフトレジスタをセットする。これによりメモリユニ
ット１０７への制御プログラムの転送に至るＲＯＭ１１
２２によるキャラクタ負荷命令を発生するためのシフト
レジスタ１１１７金準備する。シフトレジスタ１１１７
の設定に続いて遅延回路１１５３はスイッチラッチ回路
１１２４の７リツプフロツブ全グリセツトすること（よ
ってライン１１５０を介してＣＰＵ１０６に与えられる
命令を除去してスイッチ１１２５の他の動作に応答する
ようにスイッチラッチ回路を準備する。同じように符号
化され念新テープリーグとテレタイプデータ関を識別し
データのＣＰＵ １０６への！ａまった転送を防止する
ため、遅延回路１１３３はスイッチ１１２５が作動され
る時、テレタイプデータ利用可能アントゲ−ＩＮ５９を
不能化するように接続されている。
上述したようにセットされたシフトレジスタ１１１７１
Ｃより、８つのビット位置はフリップ７０ツブ及び後続
のアンドグー）１１５４により１１３０上にＲＯＭデー
タ状態信号を発生させる可能化信号をライン１１５！Ｓ
ｔ介して発生させる。２つの入力アンドグー）１１５５
の１つの入力は装置選択ラインＣが作動され、信号中の
母線データが前述したように受信される時、キャラクタ
・データナンドグー） １１２７ ＫＲＯＭ負荷命令を
ＣＰＵ １０６に送出せしめるためのゲート信号をライ
ン１１２８上に発生させるべく、可能化される。アンド
及びオアゲートから成ｐ１装置選択信号及び母線データ
イン及びアウト信号を受信するように一緒に接続され九
ゲート回路１１５６は適当な状態で種々の状態及びデー
タゲートｉセットしてＣＰＵインターフェースと糧々の
端末装置インターフェース間で所望の情報の転送を行な
う。
Ｃより、８つのビット位置はフリップ７０ツブ及び後続
のアンドグー）１１５４により１１３０上にＲＯＭデー
タ状態信号を発生させる可能化信号をライン１１５！Ｓ
ｔ介して発生させる。２つの入力アンドグー）１１５５
の１つの入力は装置選択ラインＣが作動され、信号中の
母線データが前述したように受信される時、キャラクタ
・データナンドグー） １１２７ ＫＲＯＭ負荷命令を
ＣＰＵ １０６に送出せしめるためのゲート信号をライ
ン１１２８上に発生させるべく、可能化される。アンド
及びオアゲートから成ｐ１装置選択信号及び母線データ
イン及びアウト信号を受信するように一緒に接続され九
ゲート回路１１５６は適当な状態で種々の状態及びデー
タゲートｉセットしてＣＰＵインターフェースと糧々の
端末装置インターフェース間で所望の情報の転送を行な
う。
キャラクタ・データがデータナントゲート１１２７を可
能化することによってＣＰＵ １０６に伝送される毎に
、アントゲ−） １１５５は状態ナントゲート１１２７
ｔ−不能化するため回路１１５４の７リツプフコツプを
クリアする信号を発生する。更に、この信号は論理＼Ｏ
Ｉの１ビツト位置をシフトするため、シフトレジスタ１
１７に１パルスを与えるワンショットマルチバイブレー
タ１１５７’ｉクロツクする。
能化することによってＣＰＵ １０６に伝送される毎に
、アントゲ−） １１５５は状態ナントゲート１１２７
ｔ−不能化するため回路１１５４の７リツプフコツプを
クリアする信号を発生する。更に、この信号は論理＼Ｏ
Ｉの１ビツト位置をシフトするため、シフトレジスタ１
１７に１パルスを与えるワンショットマルチバイブレー
タ１１５７’ｉクロツクする。
ワンショットマルチバイブレータ１１５７はシフトレジ
スタ１１７の８ビツト位置の論理レベルを次のアンドゲ
ートに転送するためにリセットされる時、回路１１５４
の７リツプフロツプをクロックする。
スタ１１７の８ビツト位置の論理レベルを次のアンドゲ
ートに転送するためにリセットされる時、回路１１５４
の７リツプフロツプをクロックする。
シフトレジスタ１１７の第８番目のビット位置が論理％
１Ｎ信号を出力する限り、状態ナンドゲート１１２７は
ワンショットマルチバイブレータ１１５７によってクロ
ックされる時、回路１１５４からの可能化信号を受信す
る。
１Ｎ信号を出力する限り、状態ナンドゲート１１２７は
ワンショットマルチバイブレータ１１５７によってクロ
ックされる時、回路１１５４からの可能化信号を受信す
る。
論理″Ｏ１がシフトレジスタ１１１７の第８ビット位置
に達すると、ライン１１５５は低論理％Ｏ１等価信号レ
ベルを回路１１５４の７リツプフロツプのデータ入力及
びアンドゲート１１５５の入力の一つに結合する。従っ
て回路１１５４の７リツプ７０ツブがワンショットマル
チバイブレータ１１５７によってクロックされる時、状
態ナントゲート１１２７は可能化され、アントゲ−）
１１５５＃′ｉデータナンドゲー）１１２７に可能化ア
ンドゲート信号を与えない。ＣＰＵ１０６は新テープリ
ーダのアドレスとして負荷シーケンスの第１の６キヤラ
クタを解釈し、メモリユニット１０７に制御プログラム
を転送するのく当ってそれを及び制御プログラムのロー
ディングを開始するための命令として第７キヤラクタを
保持する。
に達すると、ライン１１５５は低論理％Ｏ１等価信号レ
ベルを回路１１５４の７リツプフロツプのデータ入力及
びアンドゲート１１５５の入力の一つに結合する。従っ
て回路１１５４の７リツプ７０ツブがワンショットマル
チバイブレータ１１５７によってクロックされる時、状
態ナントゲート１１２７は可能化され、アントゲ−）
１１５５＃′ｉデータナンドゲー）１１２７に可能化ア
ンドゲート信号を与えない。ＣＰＵ１０６は新テープリ
ーダのアドレスとして負荷シーケンスの第１の６キヤラ
クタを解釈し、メモリユニット１０７に制御プログラム
を転送するのく当ってそれを及び制御プログラムのロー
ディングを開始するための命令として第７キヤラクタを
保持する。
紙テープリーダ１１１からのラインの１つ、即ちライン
１１４１＃：１ＦＦ１ｉ４２への７クロツクを搬送し、
クロックパルスは読み出されているテープ上の各スプロ
ケット孔によって発生されるＪパルスがＦＦ １１４２
をクロックするためにライン１１４１に現れると、ＦＦ
の出力はデータが利用可能であることを示す信号を発生
し、この信号はライン１１４４上の命令によって可能化
されるナンドグー） １１４３によりライン１１０５の
１つにゲートされる。データが読み出される時、ライン
１１４５上のパルスはアントゲ−） １１４６に介して
遅延ワンショットマルチバイブレータ１１４５にゲート
され、該ワンショットマルチバイブレータはライン１１
４９上の出力パルスをテープを進めるために命令するラ
イン１１４９上の出力を新テープリーダに発生するワン
ショットマルチバイブレータ１１４ａ？作ｍさせるよう
に時間調節する。ワンショットマルチバイブレータ１１
４７の遅延により紙テープリーダの動作速度を効果的に
決定し、過速度によるテープの損失全最小にする念め、
約３００キャラクタ−７分の速度で好適には保持される
。
１１４１＃：１ＦＦ１ｉ４２への７クロツクを搬送し、
クロックパルスは読み出されているテープ上の各スプロ
ケット孔によって発生されるＪパルスがＦＦ １１４２
をクロックするためにライン１１４１に現れると、ＦＦ
の出力はデータが利用可能であることを示す信号を発生
し、この信号はライン１１４４上の命令によって可能化
されるナンドグー） １１４３によりライン１１０５の
１つにゲートされる。データが読み出される時、ライン
１１４５上のパルスはアントゲ−） １１４６に介して
遅延ワンショットマルチバイブレータ１１４５にゲート
され、該ワンショットマルチバイブレータはライン１１
４９上の出力パルスをテープを進めるために命令するラ
イン１１４９上の出力を新テープリーダに発生するワン
ショットマルチバイブレータ１１４ａ？作ｍさせるよう
に時間調節する。ワンショットマルチバイブレータ１１
４７の遅延により紙テープリーダの動作速度を効果的に
決定し、過速度によるテープの損失全最小にする念め、
約３００キャラクタ−７分の速度で好適には保持される
。
ここに記載した装置は例えば診断プログラムの実行に際
してテレタイプを使用し、診断プログラムは例えば制御
プログラムのローディングに関し前述し念ように紙テー
プリーダ１１１によりメモリユニット１０７に負荷され
る。診断プログラムの実施に際してデータはテレタイプ
によってＣＰＵ１０６に送られる。ＣＰＵ１０６とテレ
タイプ間でデータを転送する次めに使用されるＣＰＵイ
ンターフェース１０８の部分においてデータは、テレタ
イプキーボード又はテレタイプ紙テープリーダの動作に
よってテレタイプからＣＰＵ１０４に転送される。プロ
グラム化ＣＰＵはデータがテレタイプ紙テープリーダ（
よって送出されるべきである時を決定する。テレタイプ
キーボードからのデータがＣＰｏ １０６によって必要
とされる時、マルチプレクサ１１０１は装置選択ライン
１１４のラインＦｔ？作動させるためにアドレスされる
。これによりゲート回路１１５ｂが調節されて、必要と
されるデータがテレタイプから受信される時、状態ナン
ドグー）１１２７によりデータ利用可能命令＝ｉＣＰＵ
に出させる。テレタイプはライン１１０７Ｑ介して８ビ
ツトキヤラクタをＣＰＵインターフェース１０８に送る
。８ビツトは直列的に伝送され、ライン１１２５上のＵ
Ａ几Ｔクロック信号によってＵＡ几Ｔ１１１０にクロッ
クされる。
してテレタイプを使用し、診断プログラムは例えば制御
プログラムのローディングに関し前述し念ように紙テー
プリーダ１１１によりメモリユニット１０７に負荷され
る。診断プログラムの実施に際してデータはテレタイプ
によってＣＰＵ１０６に送られる。ＣＰＵ１０６とテレ
タイプ間でデータを転送する次めに使用されるＣＰＵイ
ンターフェース１０８の部分においてデータは、テレタ
イプキーボード又はテレタイプ紙テープリーダの動作に
よってテレタイプからＣＰＵ１０４に転送される。プロ
グラム化ＣＰＵはデータがテレタイプ紙テープリーダ（
よって送出されるべきである時を決定する。テレタイプ
キーボードからのデータがＣＰｏ １０６によって必要
とされる時、マルチプレクサ１１０１は装置選択ライン
１１４のラインＦｔ？作動させるためにアドレスされる
。これによりゲート回路１１５ｂが調節されて、必要と
されるデータがテレタイプから受信される時、状態ナン
ドグー）１１２７によりデータ利用可能命令＝ｉＣＰＵ
に出させる。テレタイプはライン１１０７Ｑ介して８ビ
ツトキヤラクタをＣＰＵインターフェース１０８に送る
。８ビツトは直列的に伝送され、ライン１１２５上のＵ
Ａ几Ｔクロック信号によってＵＡ几Ｔ１１１０にクロッ
クされる。
ＵＡＲＴ １１１０がライン１１０７Ｑ介してテレタイ
プにより伝送される８ビット直列データを受信し、組み
合せる時、アンドゲート１１５９の動作（シフトレジス
タ１１１７によりラインＪ＝ｉ介して与えられる高速で
ない紙テープリーダ状態信号によって可能化される。）
可能化ゲート信号をアントゲ−）１１２７の一つの入力
にラインＨ？介して発生せしめられる。ライン１１１３
もしくは１１１４の一つに母線データイン又は母線デー
タアウト制御信号が発生することＫより、ゲート回路１
１５６はアンドゲート１１２７にＣＰＵ １０６にデー
タ利用可能化状態命令を出させる。アドレス信号をデマ
ルチプレクサ１１０１に出すことによってＣＰＵは装置
ｉｔ選択ライン１１４のラインＣを動作させるように応
答する。
プにより伝送される８ビット直列データを受信し、組み
合せる時、アンドゲート１１５９の動作（シフトレジス
タ１１１７によりラインＪ＝ｉ介して与えられる高速で
ない紙テープリーダ状態信号によって可能化される。）
可能化ゲート信号をアントゲ−）１１２７の一つの入力
にラインＨ？介して発生せしめられる。ライン１１１３
もしくは１１１４の一つに母線データイン又は母線デー
タアウト制御信号が発生することＫより、ゲート回路１
１５６はアンドゲート１１２７にＣＰＵ １０６にデー
タ利用可能化状態命令を出させる。アドレス信号をデマ
ルチプレクサ１１０１に出すことによってＣＰＵは装置
ｉｔ選択ライン１１４のラインＣを動作させるように応
答する。
ＣＰＵ１０６がライン１１１３において制御信号中の次
の母線データを発生する時、ゲート回路１１５６はライ
ンＩｉ介してデータ転送命令ｉＵＡ几Ｔ１１１０及び可
能化アントゲ−）１１５４’にデータ転送命令を出す。
の母線データを発生する時、ゲート回路１１５６はライ
ンＩｉ介してデータ転送命令ｉＵＡ几Ｔ１１１０及び可
能化アントゲ−）１１５４’にデータ転送命令を出す。
これによりＵＡＲＴデータ利用可能フラグデータがリセ
ットされ、アントゲ−） １１５９’により主母線１０
５に接続し、ＣＰＵ１０６の伝送のためにナントゲート
１１Ω８に、被損合せデータ全ライン１１０５に与えさ
せる。被伝送データの受信に続いてＣＰＵ １０６は再
びデマルチプレクサがテレタイプからのデータを受信す
るため準備中の装［選択ライン１１４のラインｒ６作動
せしめる。最終データがＣＰＵによってテレタイプから
受信されると、テレタイプルーチンは終了する。
ットされ、アントゲ−） １１５９’により主母線１０
５に接続し、ＣＰＵ１０６の伝送のためにナントゲート
１１Ω８に、被損合せデータ全ライン１１０５に与えさ
せる。被伝送データの受信に続いてＣＰＵ １０６は再
びデマルチプレクサがテレタイプからのデータを受信す
るため準備中の装［選択ライン１１４のラインｒ６作動
せしめる。最終データがＣＰＵによってテレタイプから
受信されると、テレタイプルーチンは終了する。
テレタイプ・テープリーグからのデータが必賛とされる
時、テレタイプからＣＰＵ １０６にデータ金転送する
ＣＰＵインターフェース１０８の動作はテレタイプ・キ
ーボード動作に関して上述したものと同じである。しか
し、更に装ｆｉ１選択ライン１１４のラインＦがＣＰＵ
１０６によりデマルチプレクサ１１０１へ伝送される
アドレスによって作動される時、ＣＰＵは主母線１０５
のビット％ＯＩラインを介してＣＰＵインターフェース
１０８に紙テープ進み状ａ信号を与える。ライン１１３
又１１１４に母線データイン又は母線データアウト制御
信号が発生することＫより、ゲート回路１１５６はアン
ドゲート回路１１３９’にラッチ１１３９をクロックさ
せる可能化信号をラインＫに与える。被クロック化ラッ
チ１１５９はライン１１４０’ｉＨ介して進みテレタイ
プ紙テープリーグ命令をテレタイプ計重りリレーに与え
てそのリーダ奮進めさせる。ラッチ１１３９はカウンタ
１１３８による次の進み命令の発生のために準備するた
めにクリアされる。テレタイプにより送られた直列デー
タのスタートビットによって可能化されるアントゲ−）
１１３６ｔ−介して第８ＵＡＲＴクロツクの受信後に
、カウンタはクリア信号をラッチ１１３９に出す。１６
のＵＡ几Ｔクロックがテレタイプにより送られるビット
の各間隔時に発生される。
時、テレタイプからＣＰＵ １０６にデータ金転送する
ＣＰＵインターフェース１０８の動作はテレタイプ・キ
ーボード動作に関して上述したものと同じである。しか
し、更に装ｆｉ１選択ライン１１４のラインＦがＣＰＵ
１０６によりデマルチプレクサ１１０１へ伝送される
アドレスによって作動される時、ＣＰＵは主母線１０５
のビット％ＯＩラインを介してＣＰＵインターフェース
１０８に紙テープ進み状ａ信号を与える。ライン１１３
又１１１４に母線データイン又は母線データアウト制御
信号が発生することＫより、ゲート回路１１５６はアン
ドゲート回路１１３９’にラッチ１１３９をクロックさ
せる可能化信号をラインＫに与える。被クロック化ラッ
チ１１５９はライン１１４０’ｉＨ介して進みテレタイ
プ紙テープリーグ命令をテレタイプ計重りリレーに与え
てそのリーダ奮進めさせる。ラッチ１１３９はカウンタ
１１３８による次の進み命令の発生のために準備するた
めにクリアされる。テレタイプにより送られた直列デー
タのスタートビットによって可能化されるアントゲ−）
１１３６ｔ−介して第８ＵＡＲＴクロツクの受信後に
、カウンタはクリア信号をラッチ１１３９に出す。１６
のＵＡ几Ｔクロックがテレタイプにより送られるビット
の各間隔時に発生される。
ＣＰＵ １０６がデータをテレタイプ１１０に送ると、
ＣＰＵはデマルチプレクサ１１０１をアドレスして装置
選択ラインＤを作動させる。ＵＡＲＴ １１１１中のデ
ータバッファが空である時、論理高可能化状態信号がラ
インＡ上に与えられ、被作動装置選択ラインＤと一緒に
、ゲート回路を調節してテレタイプ利用可能状態命令１
ｃＰＵ１０６に出す。この状態命令はライン１１１５又
は１１１４上での母線データイン又は母線データアウト
制御信号の発生によりアンドゲート１１５２によって出
される。テレタイプ利用可能状態命令の受信によりＣＰ
Ｕ１０６はデマルチプレクサ１１０１ｉアドレスして装
置選択ラインＥを作動させる。これによりゲート回路１
１５６はＵＡＲＴ １１１１に主母線１０５及びライン
１１０５を介してＣＰＵＫより入力に現れている８ビッ
ト並列データをロードさせる命令をラインＧを介して出
すように調節される。負荷命令はライｙ１１１４又は１
１１５を介してＣＰＵ １０６からの制御信号中の母線
データアウト又は母線データインの受信によりゲート回
路によって発生される。Ｕ／ＩＴ １１１１へのＣＰＵ
データのローディングに続いて、ライン１１２３上のＵ
ＡＲＴクロックはテレタイプへの伝送のためデータアウ
ト全ライン１１１２に直列にクロックする。ＣＰＵ１０
６がデータｔ−Ｕへ几Ｔ１１１１に送った後、装置選択
ラインＤを作動させてテレタイプが付加データを受信す
るのを準備する迄時期する。最後のデータがＣＰＵ １
０６ Ｋよってテレタイプに送られると、このテレタイ
プルーチンは終了する。
ＣＰＵはデマルチプレクサ１１０１をアドレスして装置
選択ラインＤを作動させる。ＵＡＲＴ １１１１中のデ
ータバッファが空である時、論理高可能化状態信号がラ
インＡ上に与えられ、被作動装置選択ラインＤと一緒に
、ゲート回路を調節してテレタイプ利用可能状態命令１
ｃＰＵ１０６に出す。この状態命令はライン１１１５又
は１１１４上での母線データイン又は母線データアウト
制御信号の発生によりアンドゲート１１５２によって出
される。テレタイプ利用可能状態命令の受信によりＣＰ
Ｕ１０６はデマルチプレクサ１１０１ｉアドレスして装
置選択ラインＥを作動させる。これによりゲート回路１
１５６はＵＡＲＴ １１１１に主母線１０５及びライン
１１０５を介してＣＰＵＫより入力に現れている８ビッ
ト並列データをロードさせる命令をラインＧを介して出
すように調節される。負荷命令はライｙ１１１４又は１
１１５を介してＣＰＵ １０６からの制御信号中の母線
データアウト又は母線データインの受信によりゲート回
路によって発生される。Ｕ／ＩＴ １１１１へのＣＰＵ
データのローディングに続いて、ライン１１２３上のＵ
ＡＲＴクロックはテレタイプへの伝送のためデータアウ
ト全ライン１１１２に直列にクロックする。ＣＰＵ１０
６がデータｔ−Ｕへ几Ｔ１１１１に送った後、装置選択
ラインＤを作動させてテレタイプが付加データを受信す
るのを準備する迄時期する。最後のデータがＣＰＵ １
０６ Ｋよってテレタイプに送られると、このテレタイ
プルーチンは終了する。
ＣＰＵ １０６に強制的な割込みを与・えぞの動作を再
スタートせしめるため、再スタート制御スイッチ１１５
７及び関連のラッチ回路が設けられる。スイッチ１１３
７Ｑ押圧することにより強制約割込みが生じ、それを元
の位置に戻すとＣＰｏ １０６ Ｆ′ｉ再スタートする
。走行／停止制御スイッチ１１４Ｂ’及び関連回路は、
もし例えばシステムの故障が生じるとＣＰＵ１０６の動
作を停止するために設けられる。走行／停止制御スイッ
チ１１４Ｂ’がその走行位置にリセットされると、走行
／停止回路はＣＰＵ１０６にライン１１１５を介して母
線開始制御信号に出させて前述し九ようにＣＰＵ １０
８を調節する。
スタートせしめるため、再スタート制御スイッチ１１５
７及び関連のラッチ回路が設けられる。スイッチ１１３
７Ｑ押圧することにより強制約割込みが生じ、それを元
の位置に戻すとＣＰｏ １０６ Ｆ′ｉ再スタートする
。走行／停止制御スイッチ１１４Ｂ’及び関連回路は、
もし例えばシステムの故障が生じるとＣＰＵ１０６の動
作を停止するために設けられる。走行／停止制御スイッ
チ１１４Ｂ’がその走行位置にリセットされると、走行
／停止回路はＣＰＵ１０６にライン１１１５を介して母
線開始制御信号に出させて前述し九ようにＣＰＵ １０
８を調節する。
本文で記述し次装置の操作の間、７つのリモート・アク
セス・ステーションの１つと同様内部のアクセス・ステ
ーションと補助アクセス・パネル九とっては中央処理装
置と連絡する事が必要であす、従って、リモート・アク
セス・ステーション・インターフェース１１５は、中央
処理装置とアクセス・ステーション間の連絡が行われる
ようにアクセス・ステーションをアドレス兼データ・バ
ス１０５にインターフェースする。第８図のブロック図
に示すれたコンピュータ制御システム９２の論述におい
て述べたリモート・アクセス・ステーション・インター
フェース１１５については、その右上と左下にアドレス
兼データバス１０５ヲ示す第３０図のブロック図に関し
て次に記述する。アクセス・ステーション７６．７８お
工び１１６の各々はこれに関連するインターフェース回
路を有し、かつ第３０図のブロック図は繰返し説明しな
い共通回路と共Ｋａ々のステーションに対して重複する
典型的なインターフェース回路を示す＄を了解されたい
。このように、同図の左上に示された点線枠１１６ｃｌ
：、同ダイヤグラムの下部付近の点線枠１１６１に示さ
れた回路と同様各ステーションに対して典型的なインタ
ーフェース回路を含んでいる。
セス・ステーションの１つと同様内部のアクセス・ステ
ーションと補助アクセス・パネル九とっては中央処理装
置と連絡する事が必要であす、従って、リモート・アク
セス・ステーション・インターフェース１１５は、中央
処理装置とアクセス・ステーション間の連絡が行われる
ようにアクセス・ステーションをアドレス兼データ・バ
ス１０５にインターフェースする。第８図のブロック図
に示すれたコンピュータ制御システム９２の論述におい
て述べたリモート・アクセス・ステーション・インター
フェース１１５については、その右上と左下にアドレス
兼データバス１０５ヲ示す第３０図のブロック図に関し
て次に記述する。アクセス・ステーション７６．７８お
工び１１６の各々はこれに関連するインターフェース回
路を有し、かつ第３０図のブロック図は繰返し説明しな
い共通回路と共Ｋａ々のステーションに対して重複する
典型的なインターフェース回路を示す＄を了解されたい
。このように、同図の左上に示された点線枠１１６ｃｌ
：、同ダイヤグラムの下部付近の点線枠１１６１に示さ
れた回路と同様各ステーションに対して典型的なインタ
ーフェース回路を含んでいる。
＠５５Ａ図乃至第５５Ｄ図に示される作用図は、第３０
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５０作用′ｔ−実施する
のに使用できる回路の１実ｍ態様を示す。
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５０作用′ｔ−実施する
のに使用できる回路の１実ｍ態様を示す。
リモート・アクセス・ステーション・インターフェース
１１５と各アクセス・ステーション間の連絡は回線１１
６２と１２７０の組の２対の回線における直列伝送を用
いて行われるが、アドレス兼データバス１０５は１６回
線を有する。従って、直列データと並列データ間の変換
はアクセス・ステーションとデータバス間の連絡に必要
となる。選択されたアクセス・ステーションがデータＣ
ＰＵ１０６に送出する時、ステーションからの直列デー
タは図の左上部分圧示されたステーションの回線１１６
２に存在し、このデータはＵＡＲＴ１１６５のレシーバ
部分に延びる回線１１６４に出力を有する回線レシーバ
１１６３に与えられる。ＵＡ几Ｔ１１６５はＣＰＵイン
ターフェース１０８から回線１１２１によシ受取られる
クロック信号によりクロックされて直列情報をアクセス
・ステーションをインターフェースするために設けられ
た全てのＵＡＲＴが接続される回線１１６６上で並列情
報に変換する。回線１１６６はデータ回線、エラー・フ
ラッグおよびデータ使用可能回線からなる。３つのエラ
ー・フラッグ即ちパリティ・エラー ７レーミング・エ
ラーおよびオーバーラン・エラーがあり、後者は最初の
文字がＵＡＲＴバッファから読出される前に受取られた
事を表示する。データがＣＰＵ １０６から選択され九
アクセス・ステーション（伝送される時、ハス１０５上
で受取った並列データは、入力ゲート回路１２０３と回
線１２０４を経て選択され次ステーションの丸め設けら
れたＵＡ几Ｔ１１６５のトランスミッタ部分に与えられ
る。ＣＰＵインターフェース１０８から回線１１２１上
に与えられたクロック信号はｔＪＡＲ，Ｔ１１６５ｆｔ
クロツクして選択されたアクセス・ステーション迄延在
する回線１２７０上で並列データを直列に変換する。１
６：１デコーダ１１８６は、ＵＡ凡Ｔ迄延在するＲＡＳ
選択回線１１８７を作動させる事により使用されるＵＡ
ＲＴ 全決定する。
１１５と各アクセス・ステーション間の連絡は回線１１
６２と１２７０の組の２対の回線における直列伝送を用
いて行われるが、アドレス兼データバス１０５は１６回
線を有する。従って、直列データと並列データ間の変換
はアクセス・ステーションとデータバス間の連絡に必要
となる。選択されたアクセス・ステーションがデータＣ
ＰＵ１０６に送出する時、ステーションからの直列デー
タは図の左上部分圧示されたステーションの回線１１６
２に存在し、このデータはＵＡＲＴ１１６５のレシーバ
部分に延びる回線１１６４に出力を有する回線レシーバ
１１６３に与えられる。ＵＡ几Ｔ１１６５はＣＰＵイン
ターフェース１０８から回線１１２１によシ受取られる
クロック信号によりクロックされて直列情報をアクセス
・ステーションをインターフェースするために設けられ
た全てのＵＡＲＴが接続される回線１１６６上で並列情
報に変換する。回線１１６６はデータ回線、エラー・フ
ラッグおよびデータ使用可能回線からなる。３つのエラ
ー・フラッグ即ちパリティ・エラー ７レーミング・エ
ラーおよびオーバーラン・エラーがあり、後者は最初の
文字がＵＡＲＴバッファから読出される前に受取られた
事を表示する。データがＣＰＵ １０６から選択され九
アクセス・ステーション（伝送される時、ハス１０５上
で受取った並列データは、入力ゲート回路１２０３と回
線１２０４を経て選択され次ステーションの丸め設けら
れたＵＡ几Ｔ１１６５のトランスミッタ部分に与えられ
る。ＣＰＵインターフェース１０８から回線１１２１上
に与えられたクロック信号はｔＪＡＲ，Ｔ１１６５ｆｔ
クロツクして選択されたアクセス・ステーション迄延在
する回線１２７０上で並列データを直列に変換する。１
６：１デコーダ１１８６は、ＵＡ凡Ｔ迄延在するＲＡＳ
選択回線１１８７を作動させる事により使用されるＵＡ
ＲＴ 全決定する。
本文に記述した装置は又、リモート又は内部のアクセス
・ステーションの排他的使用にある許容できる組合せで
再生チャンネルとディスク駆動部を割当てさせる第６２
人図〜第６２Ｃ図に示したアクセス割当て制御パネル１
４０を含む。入力回線の組の対の回線１１６２ａ（第５
５Ａ図及び＄６２Ｂ図）と出力回線１２７０（Ｚ）組の
対ノ回線１２７０ａ （第５５Ｄ図及び第６２Ｃ図）は
、アクセス割当てパネル１４０とリモート・アクセス・
ステーション・インターフェース１１５を接続する。こ
れ等の対の回線は、アクセス・ステーションに対する所
望のチャンネルおよびディスク駆動部の割当てを行うた
め、リモート・アクセス・ステーション・インターフェ
ース１１５１１：介してＣＰＵ １０６とアクセス割当
てパネル１４０間にデータを伝送する。
・ステーションの排他的使用にある許容できる組合せで
再生チャンネルとディスク駆動部を割当てさせる第６２
人図〜第６２Ｃ図に示したアクセス割当て制御パネル１
４０を含む。入力回線の組の対の回線１１６２ａ（第５
５Ａ図及び＄６２Ｂ図）と出力回線１２７０（Ｚ）組の
対ノ回線１２７０ａ （第５５Ｄ図及び第６２Ｃ図）は
、アクセス割当てパネル１４０とリモート・アクセス・
ステーション・インターフェース１１５を接続する。こ
れ等の対の回線は、アクセス・ステーションに対する所
望のチャンネルおよびディスク駆動部の割当てを行うた
め、リモート・アクセス・ステーション・インターフェ
ース１１５１１：介してＣＰＵ １０６とアクセス割当
てパネル１４０間にデータを伝送する。
もしデータがアクセス・ステーションによりＣＰＵ１０
６に送られつつあれば、ステーションの４ビツトの２進
識別番号は送出ステーションにより４×２スイツチ１１
８２の入力側の回線１１８１上におかれる。このスイッ
チ１１８２は以下に述べる方法でセットされてデコーダ
１１８６の入力端迄延在するその出力回線１１８７ａ上
に回線１１８１上で受取られる識別番号をおく。デコー
ダ１１８６は、ステーション送出データを識別する９つ
の可能なデコーダ几Ａｓ選択出力の１つを活動化する。
６に送られつつあれば、ステーションの４ビツトの２進
識別番号は送出ステーションにより４×２スイツチ１１
８２の入力側の回線１１８１上におかれる。このスイッ
チ１１８２は以下に述べる方法でセットされてデコーダ
１１８６の入力端迄延在するその出力回線１１８７ａ上
に回線１１８１上で受取られる識別番号をおく。デコー
ダ１１８６は、ステーション送出データを識別する９つ
の可能なデコーダ几Ａｓ選択出力の１つを活動化する。
このＲＡＳ選択出力は送出アクセス・ステーションから
データを受取るため設けられ九ＵＡＲ，Ｔ１１６５に結
合される。几Ａｓ選択出力の活動化により、ＵＡＲＴは
受取ったデータをアドレス兼データ・パス１０５におく
。
データを受取るため設けられ九ＵＡＲ，Ｔ１１６５に結
合される。几Ａｓ選択出力の活動化により、ＵＡＲＴは
受取ったデータをアドレス兼データ・パス１０５におく
。
もしデータがＣＰＵ １０６からアクセス・ステーショ
ンの１つに伝送中であれば、ステーションの４ビツトの
２進識別番号が、几Ａ８ＴＸＩＤ信号としてＣＰＵによ
りリモート・アクセス・ステーションのインターフェー
ス１１５に送出され、４Ｘ２スイツチ１１８２の入力側
の回線１１８４におかれる。このスイッチは回線１１８
４上で受取った識別番号をデコーダ１１８６に延在する
その出力回、９１１８７ａにおくようセットされる。デ
コーダは、前述の如く、選択され九アクセス・ステーシ
ョンに対して設けられたＵＡＲＴ１１６５と関連する回
線１１８７に接続されるＲＡＳ選択出力を活動化する事
により応答する。几Ａｓ選択回線１１８７の活動化はＣ
ＰＵ１０６から受取ったデータをＵＡ ＲＴのトランス
ミッタ・バッファにロードさせる。
ンの１つに伝送中であれば、ステーションの４ビツトの
２進識別番号が、几Ａ８ＴＸＩＤ信号としてＣＰＵによ
りリモート・アクセス・ステーションのインターフェー
ス１１５に送出され、４Ｘ２スイツチ１１８２の入力側
の回線１１８４におかれる。このスイッチは回線１１８
４上で受取った識別番号をデコーダ１１８６に延在する
その出力回、９１１８７ａにおくようセットされる。デ
コーダは、前述の如く、選択され九アクセス・ステーシ
ョンに対して設けられたＵＡＲＴ１１６５と関連する回
線１１８７に接続されるＲＡＳ選択出力を活動化する事
により応答する。几Ａｓ選択回線１１８７の活動化はＣ
ＰＵ１０６から受取ったデータをＵＡ ＲＴのトランス
ミッタ・バッファにロードさせる。
ＣＰＵ １０６とアクセス・ステーションの１つの間の
データ伝送は、ＣＰＵ１０６により発でれる制御信号と
アクセス・ステーション装置アドレス信号により行われ
る。第２９図に関して本文に記述した如く、装置アドレ
ス信号はＣＰＵインターフェース１０８のデマルチプレ
クサ１１０１に、回線１１４上に装置選択信号をおく事
により表示された装置ＩＬ選択回ｉ％１ｔ１４Ｑ活動化
させる。アクセス・ステーション装置信号は制御信号パ
ス１４４の表示された回線上にＣＰＵ１０６により与え
られた制御信号と共にリモート・アクセス・ステーショ
ン・インターフェース１１５に結合されて、インターフ
ェース論理回路を東件付けしてＣ’ＰＵと選択されたア
クセス・ステーション間のデータ伝送を可能にする。
データ伝送は、ＣＰＵ１０６により発でれる制御信号と
アクセス・ステーション装置アドレス信号により行われ
る。第２９図に関して本文に記述した如く、装置アドレ
ス信号はＣＰＵインターフェース１０８のデマルチプレ
クサ１１０１に、回線１１４上に装置選択信号をおく事
により表示された装置ＩＬ選択回ｉ％１ｔ１４Ｑ活動化
させる。アクセス・ステーション装置信号は制御信号パ
ス１４４の表示された回線上にＣＰＵ１０６により与え
られた制御信号と共にリモート・アクセス・ステーショ
ン・インターフェース１１５に結合されて、インターフ
ェース論理回路を東件付けしてＣ’ＰＵと選択されたア
クセス・ステーション間のデータ伝送を可能にする。
アクセス・ステーションからＣＰＵ１Ｄ／ｈへのデータ
の伝送のため、ＣＰＵの作用は、最初に割込みされて制
御プログラムの割込みサービス・ルーチンに分岐させら
れねばならない。この割込みはアクセス・ステーション
から受取るデータにより開始され、これによりバス割込
み要求＃−１ＣＰＵ１０６迄延在する割込みパス１４３
に結合される回線１２２２上におかれる。要求側のアク
セス・ステーションはその入力回線の組１１６２上のそ
のデータを関連する回線のレシーバ１１６３に送出する
。回線レシーバ１１６３は回線１１４上にデータを与え
てその関連する入力ラッチ１１６８’ｉ−クロツクし、
続（ＮＡＮＤゲー）グー７０の１出力側に延在する回線
１１６９上に第１の可能信号をおく。ＣＰＵ１０６が別
のアクセス・ステーションの割込み要求をサービス中で
ない場合には、割込み可能ＦＦ １１７１Ｆｉ、ＣＰＵ
とインターフェースされるアクセス・ステーションの各
々に対して設けられ比容ＮＡＮＤグー）ｆ１７０の他の
入力端迄延在する回線１１７２上に第２の可能信号をお
く状態にある。伝送アクセス・ステーションと関連する
Ｎ ＡＮＤゲート１１７０のみが第１の可能信号を受取
るため、ＯＲゲグー １２２０の入力側の１つに延在す
る回線１１７７に出力を与えるようにさせられる。この
ＯＲゲートは応答的に信号を出してＦＦ１２２１ｉクロ
ツクし、これにバス割込み要求をＣＰＵ １０６に対し
て回線１２２２−ヒに送出させる。
の伝送のため、ＣＰＵの作用は、最初に割込みされて制
御プログラムの割込みサービス・ルーチンに分岐させら
れねばならない。この割込みはアクセス・ステーション
から受取るデータにより開始され、これによりバス割込
み要求＃−１ＣＰＵ１０６迄延在する割込みパス１４３
に結合される回線１２２２上におかれる。要求側のアク
セス・ステーションはその入力回線の組１１６２上のそ
のデータを関連する回線のレシーバ１１６３に送出する
。回線レシーバ１１６３は回線１１４上にデータを与え
てその関連する入力ラッチ１１６８’ｉ−クロツクし、
続（ＮＡＮＤゲー）グー７０の１出力側に延在する回線
１１６９上に第１の可能信号をおく。ＣＰＵ１０６が別
のアクセス・ステーションの割込み要求をサービス中で
ない場合には、割込み可能ＦＦ １１７１Ｆｉ、ＣＰＵ
とインターフェースされるアクセス・ステーションの各
々に対して設けられ比容ＮＡＮＤグー）ｆ１７０の他の
入力端迄延在する回線１１７２上に第２の可能信号をお
く状態にある。伝送アクセス・ステーションと関連する
Ｎ ＡＮＤゲート１１７０のみが第１の可能信号を受取
るため、ＯＲゲグー １２２０の入力側の１つに延在す
る回線１１７７に出力を与えるようにさせられる。この
ＯＲゲートは応答的に信号を出してＦＦ１２２１ｉクロ
ツクし、これにバス割込み要求をＣＰＵ １０６に対し
て回線１２２２−ヒに送出させる。
このバス割込み要求の発生と同時に、ＮＡＮＤゲ−）１
１７０ｔ−介してゲートされるラッチ１１６８の出力本
又回線１１７７を経て優先順位エンコーダ１１７６に与
えられ、このエンコーダはステーションの４ビツトの２
進識別番号を生成してデコーダ１１８６により復号され
る割込み要求を生じて適当なＵＡＲＴ １１６５の可能
入力端迄延在する几Ａｓ選択回線１１８７を活動化させ
る。この識別番号は回線１１８０を経てラッチ１１７９
の入カクに結合させる。
１７０ｔ−介してゲートされるラッチ１１６８の出力本
又回線１１７７を経て優先順位エンコーダ１１７６に与
えられ、このエンコーダはステーションの４ビツトの２
進識別番号を生成してデコーダ１１８６により復号され
る割込み要求を生じて適当なＵＡＲＴ １１６５の可能
入力端迄延在する几Ａｓ選択回線１１８７を活動化させ
る。この識別番号は回線１１８０を経てラッチ１１７９
の入カクに結合させる。
ラッチ１１７９は、ＦＦ １２２１がＯＲゲート１２２
０によりクロックされる時、回＋１ｌＨ２３上に受取ら
れた低レベルの信号に応答して、回線１２３６上のワン
・ショット１２３４により与えられるパルスによりこの
識別番号をセットするようクロックされる。ラッチされ
る識別番号は、回線１１９４がノ〜イの状態の時アドレ
ス兼データ・バス１０５に対して情報金ゲートする出力
ゲート１１８３と４×２スイツチ１１８２に延在する回
線１１８１上に生じる。回［１２３６上のワン・ショク
）１２３４の第２の出力は割込み可能ＦＦ １１７１を
クロックするよう結合され、種々のＮＡＮＤゲー）グー
７０迄延長する１ヴ線１１７２上に低レベルの信号をお
かせる。これによりゲート金禁止し、このため、ＦＦ
１１７１が以下に述べるように： ＣＰＵインターフ
ェース１０８により与えられるＲＡＳＲ８Ｔ装置の選択
信号のリモート・アクセス・ステーションのインターフ
ェース１１５による受取りと同時にリセットされる迄、
これ以上の割込み要求がＣＰＵ １０６に送られないよ
うにする０ ＣＰＵ１０６は、０几ゲート１２２６を経てＦＦ１２１
１のクロック入力側にゲートされる回線１２２４上に（
ＨＩＡＫＩ ）指令のバス割込み肯定応答を戻す事によ
りバス割込み要求の受取りを確認する。この状態が生じ
ると、前に受取つ穴開込み要求に応答して割込み可能Ｆ
Ｆ１２２１により回線１２２４上におかれる高レベル信
号が出力回線１２２８上にクロックされ、低レベル信号
が出力回線１２２９上に生じる。回線１２２８上の高レ
ベル信号は回線１２２４からの反転ＢＩＡＫＩ信号と共
に、割込みベクトル・グー）１２３９を活動化してその
制御プログラムのＩＩＩ込みザービス・ルーチンにＣＰ
Ｕ １０６ ｔ−分岐させるバス１０５上にベクトル・
アドレス金おく。同時に、ＦＦ１２２３は、バス回答信
号を回線１２４７上でＣＰＵ １０６に発する多重入力
Ｏ几グー） １２４６（第５５Ｂ図および第５５Ｄ図参
照）迄延在する回線１２４５上にバス回答信号をおく。
０によりクロックされる時、回＋１ｌＨ２３上に受取ら
れた低レベルの信号に応答して、回線１２３６上のワン
・ショット１２３４により与えられるパルスによりこの
識別番号をセットするようクロックされる。ラッチされ
る識別番号は、回線１１９４がノ〜イの状態の時アドレ
ス兼データ・バス１０５に対して情報金ゲートする出力
ゲート１１８３と４×２スイツチ１１８２に延在する回
線１１８１上に生じる。回［１２３６上のワン・ショク
）１２３４の第２の出力は割込み可能ＦＦ １１７１を
クロックするよう結合され、種々のＮＡＮＤゲー）グー
７０迄延長する１ヴ線１１７２上に低レベルの信号をお
かせる。これによりゲート金禁止し、このため、ＦＦ
１１７１が以下に述べるように： ＣＰＵインターフ
ェース１０８により与えられるＲＡＳＲ８Ｔ装置の選択
信号のリモート・アクセス・ステーションのインターフ
ェース１１５による受取りと同時にリセットされる迄、
これ以上の割込み要求がＣＰＵ １０６に送られないよ
うにする０ ＣＰＵ１０６は、０几ゲート１２２６を経てＦＦ１２１
１のクロック入力側にゲートされる回線１２２４上に（
ＨＩＡＫＩ ）指令のバス割込み肯定応答を戻す事によ
りバス割込み要求の受取りを確認する。この状態が生じ
ると、前に受取つ穴開込み要求に応答して割込み可能Ｆ
Ｆ１２２１により回線１２２４上におかれる高レベル信
号が出力回線１２２８上にクロックされ、低レベル信号
が出力回線１２２９上に生じる。回線１２２８上の高レ
ベル信号は回線１２２４からの反転ＢＩＡＫＩ信号と共
に、割込みベクトル・グー）１２３９を活動化してその
制御プログラムのＩＩＩ込みザービス・ルーチンにＣＰ
Ｕ １０６ ｔ−分岐させるバス１０５上にベクトル・
アドレス金おく。同時に、ＦＦ１２２３は、バス回答信
号を回線１２４７上でＣＰＵ １０６に発する多重入力
Ｏ几グー） １２４６（第５５Ｂ図および第５５Ｄ図参
照）迄延在する回線１２４５上にバス回答信号をおく。
バス回答信号も又、リモート・アクセス・ステーション
・インターフェース装置選択回線がＣＰＵインターフェ
ース１０８によ、り活動化され、ＣＰＵ１０６により与
えられる適当な制御信号がリモート・アクセス・ステー
ション・インターフェース１１５により受取られる度に
’＝Ｏ几ゲーグー１２４６によりＣＰＵに送出される。
・インターフェース装置選択回線がＣＰＵインターフェ
ース１０８によ、り活動化され、ＣＰＵ１０６により与
えられる適当な制御信号がリモート・アクセス・ステー
ション・インターフェース１１５により受取られる度に
’＝Ｏ几ゲーグー１２４６によりＣＰＵに送出される。
以下に更に詳細に記述するように、ゲート回路１１ス８
． ｆｆ９３．１２０２および１２１８は装量選択回線
およびＣＰＵ制御信号回線に結合され、他の機能と共に
、０几ゲート１２４６によりバス回答信号の発生’を開
始する。リモート・アクセス・ステーション・インター
フェース１１５により送られるバス回答信号は、ＣＰＵ
１０８に関して前に述べたと同じ目的を果す、即ち、Ｃ
ＰＵ１０６に対して連絡がアドレス指定された装置を用
いて生じた事を通知する。
． ｆｆ９３．１２０２および１２１８は装量選択回線
およびＣＰＵ制御信号回線に結合され、他の機能と共に
、０几ゲート１２４６によりバス回答信号の発生’を開
始する。リモート・アクセス・ステーション・インター
フェース１１５により送られるバス回答信号は、ＣＰＵ
１０８に関して前に述べたと同じ目的を果す、即ち、Ｃ
ＰＵ１０６に対して連絡がアドレス指定された装置を用
いて生じた事を通知する。
ＦＦ１２１１から延在する回線１２２９上におかれた低
レベル信号はＮＡＮＤゲー）グー１３８の２つの入力側
の一方に生じる九め、ＮＡＮＤゲー）グー８８の他方で
受取ったＢＩＡＫＩ信号はこれ以上ＢＩＡＫＯ回ｆｓ１
１９５上に伝送されないよう禁止される。
レベル信号はＮＡＮＤゲー）グー１３８の２つの入力側
の一方に生じる九め、ＮＡＮＤゲー）グー８８の他方で
受取ったＢＩＡＫＩ信号はこれ以上ＢＩＡＫＯ回ｆｓ１
１９５上に伝送されないよう禁止される。
ＢＩＡＫＯ回ｌ１ｉ１１１９５は、割込みを生じるシス
テムのために装置内に含まれた全てのインターフェース
のＢＩ入ＫＩ入力側迄延長し、ＣＰＵ１０６により送ら
れるＢＩＡＫＩ信号を割込み要求を開始し几システムと
関連するインターフェースのみに送出するよう作用する
。
テムのために装置内に含まれた全てのインターフェース
のＢＩ入ＫＩ入力側迄延長し、ＣＰＵ１０６により送ら
れるＢＩＡＫＩ信号を割込み要求を開始し几システムと
関連するインターフェースのみに送出するよう作用する
。
回線１２２９上の低レベル信号も又ＯＲゲート１２３０
により以後の割込み要求に応答する九めリセットするた
めのＦ’Ｆ１２２１迄延長する回線１２３１に結合され
ている。
により以後の割込み要求に応答する九めリセットするた
めのＦ’Ｆ１２２１迄延長する回線１２３１に結合され
ている。
ＣＰＵ １０６も又バス割込み要求に応答して、（ＢＤ
ＩＤ）制御信号におけるＲＡＳ几Ｃｖ装置選択およびバ
ス・データのリモート・アクセス・ステーション・イン
ターフェース１１５に対する戻し作用を生じる。
ＩＤ）制御信号におけるＲＡＳ几Ｃｖ装置選択およびバ
ス・データのリモート・アクセス・ステーション・イン
ターフェース１１５に対する戻し作用を生じる。
これ等の信号は、それぞれ回線１１８５と１２００上の
ＡＮＤゲート回路１１９５に与えられる。ＡＮＤゲート
回路１１９５は、ＦＦ１２１１をクリアするように結合
される出力信号奮発する事により装置選択および制御信
号に応答する。ＦＦ１２１１の出力は、４Ｘ２スイツチ
１１８２の制御入力個迄延長する回＄１２１２に接続さ
れる。ＦＦ１２１がクリアされる゛と、回線ｊ２１２
Ｋ接続され次子の出力側は１６：１デコーダ１１８６の
入力回線１１８７１１に回線１１８１を接続する条件に
スイッチ１２１８をシく状態におかれる。このように、
優先属僚エンコーダ１１７６により生成された要求側ア
クセス・ステーションの識別番号は、要求側のステーシ
ョンと関連してＵＡ８Ｔ １１６５のレシーバにアセン
ブルされたデータを回線１１６６上におかせるＵＡＲＴ
の可能作用入力側進延長するＲＡＳ選択回線１１８７の
活動化を行う次めデコーダ１１８６に送られる。
ＡＮＤゲート回路１１９５に与えられる。ＡＮＤゲート
回路１１９５は、ＦＦ１２１１をクリアするように結合
される出力信号奮発する事により装置選択および制御信
号に応答する。ＦＦ１２１１の出力は、４Ｘ２スイツチ
１１８２の制御入力個迄延長する回＄１２１２に接続さ
れる。ＦＦ１２１がクリアされる゛と、回線ｊ２１２
Ｋ接続され次子の出力側は１６：１デコーダ１１８６の
入力回線１１８７１１に回線１１８１を接続する条件に
スイッチ１２１８をシく状態におかれる。このように、
優先属僚エンコーダ１１７６により生成された要求側ア
クセス・ステーションの識別番号は、要求側のステーシ
ョンと関連してＵＡ８Ｔ １１６５のレシーバにアセン
ブルされたデータを回線１１６６上におかせるＵＡＲＴ
の可能作用入力側進延長するＲＡＳ選択回線１１８７の
活動化を行う次めデコーダ１１８６に送られる。
ＡＮＤゲーグー路１１９３も又回線１１９４により後続
のＮＡＮＤゲー）グー１９２と出力ゲート１１８３に結
合されている。もしＵＡ凡Ｔ１１６５が伝送するアクセ
ス・ステーションから完全な８ビツトの文字全受取リア
センプルしたならば、データ使用可能信号が回線１１６
６の１つで出力グー）１１８３迄発信される。出力ゲー
トは、データ使用可能信号、およびバス１０５にＵＡＲ
Ｔにおけるデータをおく事によりＡＮＤゲート回路１１
９３ Ｋより回線１１９４上におかれた高レベル信号の
受取りに応答する。活動状態のＲＡＳ選択回線１１８７
に接続されたＮＡＮＤゲート１１９２も又Ｏ几グート１
１９０’ｉ満足する。満足させたＯ几グートの出力は、
ラッチ１１６８のリセット・ターミナルに延長する回＠
１１９１に与えられる。このラッチ１１６８は満足さ
れ九〇凡グー） １１９０によりリセットされて、回線
１１６９上でその関連するＡＮＤグー）１１７０に結合
されたその出力側から第１の可能作用信号を取除く。
のＮＡＮＤゲー）グー１９２と出力ゲート１１８３に結
合されている。もしＵＡ凡Ｔ１１６５が伝送するアクセ
ス・ステーションから完全な８ビツトの文字全受取リア
センプルしたならば、データ使用可能信号が回線１１６
６の１つで出力グー）１１８３迄発信される。出力ゲー
トは、データ使用可能信号、およびバス１０５にＵＡＲ
Ｔにおけるデータをおく事によりＡＮＤゲート回路１１
９３ Ｋより回線１１９４上におかれた高レベル信号の
受取りに応答する。活動状態のＲＡＳ選択回線１１８７
に接続されたＮＡＮＤゲート１１９２も又Ｏ几グート１
１９０’ｉ満足する。満足させたＯ几グートの出力は、
ラッチ１１６８のリセット・ターミナルに延長する回＠
１１９１に与えられる。このラッチ１１６８は満足さ
れ九〇凡グー） １１９０によりリセットされて、回線
１１６９上でその関連するＡＮＤグー）１１７０に結合
されたその出力側から第１の可能作用信号を取除く。
バス割込み要求の受取シに続いて、ＣＰＵ１０６により
リモート・アクセス・ステーション・インターフェース
１１５に送られ次第１のＢＤＩＮ制御信号も又、回線１
２２８上全割込みベクトル・ゲート１２３９に与えられ
た活動化信号を除去するために使用される。このために
、ＣＰＵ制御回線バス１４４（７） ＢＤＩＮ 回線ｊ
２００４ 父、Ｄ＠ １２２８ Ｋりｏ ツクする皮
めＦＦ１２２５に信号を送るＯ几グー） １２２６に接
続され、低レベル信号はこの時回線１２２２とＦＦ１２
１１の入力＠（存在する。
リモート・アクセス・ステーション・インターフェース
１１５に送られ次第１のＢＤＩＮ制御信号も又、回線１
２２８上全割込みベクトル・ゲート１２３９に与えられ
た活動化信号を除去するために使用される。このために
、ＣＰＵ制御回線バス１４４（７） ＢＤＩＮ 回線ｊ
２００４ 父、Ｄ＠ １２２８ Ｋりｏ ツクする皮
めＦＦ１２２５に信号を送るＯ几グー） １２２６に接
続され、低レベル信号はこの時回線１２２２とＦＦ１２
１１の入力＠（存在する。
Ｕ入几Ｔ１１６５により送られたデータがＣＰ’Ｕ ｉ
Ｏ６により受取られ九後、ＲＡ８几８Ｔ装置選択およ
びバスデータ・アウト（ＢＤＯＵＴ ）制御信号は、Ａ
ＮＤゲーグー路１１７８の入力側のリモート・アクセス
・ステーション・インターフェース１１５に戻される。
Ｏ６により受取られ九後、ＲＡ８几８Ｔ装置選択およ
びバスデータ・アウト（ＢＤＯＵＴ ）制御信号は、Ａ
ＮＤゲーグー路１１７８の入力側のリモート・アクセス
・ステーション・インターフェース１１５に戻される。
このＢＤＯＵＴ制御信号および几Ａ８几ＳＴ装置選択信
号は、それぞれＡＮＤゲーグー路１１７８の入力側に結
合された回線１１９８と１１９９で受取られる。
号は、それぞれＡＮＤゲーグー路１１７８の入力側に結
合された回線１１９８と１１９９で受取られる。
これ等の信号、はＡＮＤゲーグー路１１７８を満足し、
この回路は、ＮＡＮＤゲー）グー１９６の１入力端と０
８ゲー）１１７４の１入力端迄延在する回線１１７５上
に応答的に可能信号を与える。活動化され九几Ａｓ選択
回線１１８７に接続されたＮＡＮＤゲート１１９６は、
ＵＡＲＴ １１６５に対してデータ使用可能リセット信
号を回線１１９７上で与えるよう使用可能にされる。Ｏ
Ｒゲグーｆｆ７４は、低レベル信号状態全割込み可能Ｆ
Ｆ １１７１に接続されたその出力側においてＡＮＤゲ
ーグー路１１７８により与えられる可能作用出力に応答
する。低レベルの信号状態はＦＦ１ｊ７１をリセットし
、この状態は、ＮＡＮＤゲート１１７０迄延在する回線
１１７２上に第２の可能信号を該ＦＦにおかしめて、ア
クセス・ステーションからの別の割込み要求に応答する
ようＮＡＲＤゲートを条件付ける。
この回路は、ＮＡＮＤゲー）グー１９６の１入力端と０
８ゲー）１１７４の１入力端迄延在する回線１１７５上
に応答的に可能信号を与える。活動化され九几Ａｓ選択
回線１１８７に接続されたＮＡＮＤゲート１１９６は、
ＵＡＲＴ １１６５に対してデータ使用可能リセット信
号を回線１１９７上で与えるよう使用可能にされる。Ｏ
Ｒゲグーｆｆ７４は、低レベル信号状態全割込み可能Ｆ
Ｆ １１７１に接続されたその出力側においてＡＮＤゲ
ーグー路１１７８により与えられる可能作用出力に応答
する。低レベルの信号状態はＦＦ１ｊ７１をリセットし
、この状態は、ＮＡＮＤゲート１１７０迄延在する回線
１１７２上に第２の可能信号を該ＦＦにおかしめて、ア
クセス・ステーションからの別の割込み要求に応答する
ようＮＡＲＤゲートを条件付ける。
ＣＰＵ１０６カラ１アクセス・ステーションにデータを
伝送するため、ＣＰＵは、几Ａ８’ｌ’Ｘ装置１選択信
号およびＢＤＯＵＴ制御信号をリモート・アクセス・ス
テーション・インターフェース１１５に送うさせる。こ
れ等の信号は、それぞれ回線１２０１と１１９８上のＡ
ＮＤゲート回路１２０２に与えられ、該ＡＮＤゲーグー
路ｔ−満足する。これにより、入カゲ−）１２０５にバ
ス１０５からのデータをインターフェース１１５に送ら
せる。選択されたアクセス・ステーションへ送出される
データに加えて、ＣＰＵ１０６ Ｆｉ、伝送信号および
スイッチ制御兼伝送開始信号全受取るべきアクセス・ス
テーションｔｍ別するステーション・アドレス即ち識別
番号（ＲＡ８ＴＸＩＤ ） ｔ−バス１０５上に送出す
る。後者の両信号は、選択され九アクセス・ステーショ
ンに対するデータの伝送全行うようリモート・アクセス
・ステーション・インターフェース論理回路を条件付け
る。入カグー） １２０３によりＦ”Ｆ’ １２１１Ｋ
Ｍ 合すｈ ｆｔ：、 ハス１ｏ ５ ＯＤｏ ｍ
Ｉｄ、Ｆ’ Ｆ’ １２１１ ｆソのセット状態におく
スイッチ信号を受取る。ＦＦ１２１１がセットされると
、４×２スイツチの制御入力側進延在する回線１２１２
に接続されたその出力側は、デコーダ１１８６の入力回
線１１８７ａを入力ゲート回路１２０３の出力回線１１
８４に接続するようスイッチ１２１８を条件付ける状態
におかれる。
伝送するため、ＣＰＵは、几Ａ８’ｌ’Ｘ装置１選択信
号およびＢＤＯＵＴ制御信号をリモート・アクセス・ス
テーション・インターフェース１１５に送うさせる。こ
れ等の信号は、それぞれ回線１２０１と１１９８上のＡ
ＮＤゲート回路１２０２に与えられ、該ＡＮＤゲーグー
路ｔ−満足する。これにより、入カゲ−）１２０５にバ
ス１０５からのデータをインターフェース１１５に送ら
せる。選択されたアクセス・ステーションへ送出される
データに加えて、ＣＰＵ１０６ Ｆｉ、伝送信号および
スイッチ制御兼伝送開始信号全受取るべきアクセス・ス
テーションｔｍ別するステーション・アドレス即ち識別
番号（ＲＡ８ＴＸＩＤ ） ｔ−バス１０５上に送出す
る。後者の両信号は、選択され九アクセス・ステーショ
ンに対するデータの伝送全行うようリモート・アクセス
・ステーション・インターフェース論理回路を条件付け
る。入カグー） １２０３によりＦ”Ｆ’ １２１１Ｋ
Ｍ 合すｈ ｆｔ：、 ハス１ｏ ５ ＯＤｏ ｍ
Ｉｄ、Ｆ’ Ｆ’ １２１１ ｆソのセット状態におく
スイッチ信号を受取る。ＦＦ１２１１がセットされると
、４×２スイツチの制御入力側進延在する回線１２１２
に接続されたその出力側は、デコーダ１１８６の入力回
線１１８７ａを入力ゲート回路１２０３の出力回線１１
８４に接続するようスイッチ１２１８を条件付ける状態
におかれる。
これにより、アクセス・ステーションを識別する４ビツ
トのＲＡＳＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰＵ １０６からのデータを受取る事ができる。
トのＲＡＳＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰＵ １０６からのデータを受取る事ができる。
該デコーダは、選択され次アクセス・ステーションと関
連する几Ａｓ選択回線１１８７を活動化する事によりＲ
ＡＳＴＸＩＤステーション識別番号に応答する。この状
態は、ＡＮＤゲート１２０７と１２１３の各々の入力側
の１つに使用可能条件を付す。
連する几Ａｓ選択回線１１８７を活動化する事によりＲ
ＡＳＴＸＩＤステーション識別番号に応答する。この状
態は、ＡＮＤゲート１２０７と１２１３の各々の入力側
の１つに使用可能条件を付す。
ＡＭＤ ケ−） １２０７ ｕ、ＣＰＵ１０６カラ選択
サレタ７クセス・ステーションへのデータのＵＡＲＴの
伝送を開始する。然し、ＵＡ几Ｔ１１６５がＣＰＵ １
０６からのデータの処理の用意ができる迄この伝送作用
は開始されない。ＡＮＤゲート１２１３は、Ｃｆ’Ｕ
１０６に対してＵＡ几Ｔ１１６５がデータの受取り、処
理および伝送の用意のある旨を通知する状態信号の送出
を開始する目的を果す。
サレタ７クセス・ステーションへのデータのＵＡＲＴの
伝送を開始する。然し、ＵＡ几Ｔ１１６５がＣＰＵ １
０６からのデータの処理の用意ができる迄この伝送作用
は開始されない。ＡＮＤゲート１２１３は、Ｃｆ’Ｕ
１０６に対してＵＡ几Ｔ１１６５がデータの受取り、処
理および伝送の用意のある旨を通知する状態信号の送出
を開始する目的を果す。
この九めＫは、ＣＰＵ １０６は、凡Ａ８ＴＳＴ装置選
択信号およびＢＤＩＮ制御信号をリモート・アクセス・
ステーション・インターフェース１１５に送出させる。
択信号およびＢＤＩＮ制御信号をリモート・アクセス・
ステーション・インターフェース１１５に送出させる。
これ等信号は、それぞれ回線１１８９と１２００上のＡ
ＮＤゲート回路１１８２に与えられ、＃ ＡＮＤゲート
回路を満足する。これにより、ＡＮＤゲート回路１２１
７はＵＡＲＴ使用可能状況信号をＣＰＵ１０６に送出で
きる。選択されたアクセス・ステーションと関連するＵ
ＡＲ，Ｔ１１６５のデータ・バッファは空白状態でＣＰ
Ｕ１０６からデータを受取る用意がおる時、使用可能信
号は、ＵＡＲＴの出力回線１２１４上を活動化された几
Ａｓ選択回線１１８７に接続されたＡＪ’ＪＤゲー）
グー１５の第２の入力側に与えられる。
ＮＤゲート回路１１８２に与えられ、＃ ＡＮＤゲート
回路を満足する。これにより、ＡＮＤゲート回路１２１
７はＵＡＲＴ使用可能状況信号をＣＰＵ１０６に送出で
きる。選択されたアクセス・ステーションと関連するＵ
ＡＲ，Ｔ１１６５のデータ・バッファは空白状態でＣＰ
Ｕ１０６からデータを受取る用意がおる時、使用可能信
号は、ＵＡＲＴの出力回線１２１４上を活動化された几
Ａｓ選択回線１１８７に接続されたＡＪ’ＪＤゲー）
グー１５の第２の入力側に与えられる。
ＭΦゲグー １２１３は、他のアクセス・ステーション
と関連する他のＡＮＤゲート１２１３から同様な信号を
受取るように接続された多重入力ＯＲゲート１２１５に
対して使用可能信号を送出する事により応答する。使用
可能信号は、ＵＡ凡Ｔ使用可能状況信号ｔ−ｃＰＵ１０
６に送出する事により応答するＡＮＤゲート１２１７に
対して０几ゲート１２１５によりライン１２１６ ’ｉ
介して送られる。
と関連する他のＡＮＤゲート１２１３から同様な信号を
受取るように接続された多重入力ＯＲゲート１２１５に
対して使用可能信号を送出する事により応答する。使用
可能信号は、ＵＡ凡Ｔ使用可能状況信号ｔ−ｃＰＵ１０
６に送出する事により応答するＡＮＤゲート１２１７に
対して０几ゲート１２１５によりライン１２１６ ’ｉ
介して送られる。
ＣＰＵ １０６は、Ｒ入ＳＴＸ装置選択信号およびＢＤ
ＯＵＴ制御信号をリモート・アクセス・ステーション・
インターフェース１１５に戻させ、又データを伝送開始
信号と共に選択され念アクセス・ステーションに送出さ
せる事により使用可能状況信号に応答する。装置選択信
号およびＢＤＯＵＴＩ’ｌ制御信号は、前述の如く入力
ゲート１２０３ｔ−使用可能の状態にする。伝送開始信
号は、入力ゲート１２０３により、回線１２０９上で信
号をリモート・アクセス・ステーション・インターフェ
ース１１５の全てのＡＮＤゲート１２０７に送るワン・
ショット１２１０に結合される。活動化されたＲＡＳ選
択回線１１８７に接続されたＡＮｆ）グー） １２０７
は使用可能にされて信号を関連するＵＡＲＴ１１６５に
与えさせられて、ＣＰＵ １０６によりバス１０５上に
送出され入力ゲート１２０３によりＵＡＲＩＴに対する
人力回線１２０４におかれる並列データでそのトランス
ミッタ・バッファをロードさせる。回線１１２１上でロ
ードされたＵＡＲ，Ｔ １１６５ ニ与Ｌ ラレルクロ
７ りＱＩ号ｕ、ＵＡＲＴトランスミッタにデータを選
択されるアクセス・ステーション迄延在する回線１２７
０上に逐次出力させる。
ＯＵＴ制御信号をリモート・アクセス・ステーション・
インターフェース１１５に戻させ、又データを伝送開始
信号と共に選択され念アクセス・ステーションに送出さ
せる事により使用可能状況信号に応答する。装置選択信
号およびＢＤＯＵＴＩ’ｌ制御信号は、前述の如く入力
ゲート１２０３ｔ−使用可能の状態にする。伝送開始信
号は、入力ゲート１２０３により、回線１２０９上で信
号をリモート・アクセス・ステーション・インターフェ
ース１１５の全てのＡＮＤゲート１２０７に送るワン・
ショット１２１０に結合される。活動化されたＲＡＳ選
択回線１１８７に接続されたＡＮｆ）グー） １２０７
は使用可能にされて信号を関連するＵＡＲＴ１１６５に
与えさせられて、ＣＰＵ １０６によりバス１０５上に
送出され入力ゲート１２０３によりＵＡＲＩＴに対する
人力回線１２０４におかれる並列データでそのトランス
ミッタ・バッファをロードさせる。回線１１２１上でロ
ードされたＵＡＲ，Ｔ １１６５ ニ与Ｌ ラレルクロ
７ りＱＩ号ｕ、ＵＡＲＴトランスミッタにデータを選
択されるアクセス・ステーション迄延在する回線１２７
０上に逐次出力させる。
第７図により示される如く、再生チャンネルおよびディ
スク駆動部７５ｔ−リモート又は内部のアクセス・ステ
ーション７６又は７８の排他的使用に割当てるに際し、
アクセス割当てパネル１４０は、第６２Ａ図〜第６２Ｃ
図に関して記述したその回路を介して、アクセス・ステ
ーションおよび７６．７８および１１６に関して前に述
べたと同じ方法でリモート・アクセス・ステーション１
１５ｋＭてコンピュータ制御システム９２と連絡する。
スク駆動部７５ｔ−リモート又は内部のアクセス・ステ
ーション７６又は７８の排他的使用に割当てるに際し、
アクセス割当てパネル１４０は、第６２Ａ図〜第６２Ｃ
図に関して記述したその回路を介して、アクセス・ステ
ーションおよび７６．７８および１１６に関して前に述
べたと同じ方法でリモート・アクセス・ステーション１
１５ｋＭてコンピュータ制御システム９２と連絡する。
オペレータは、前述の如く、アクセス割当てパネルを第
６１図に示すそのキーボードにより制御して、所望のア
クセス・ステーション、再生チャンネルおよびディスク
駆動の割当てを設定する。所望の割当ては、ＤＲＩＶＥ
、ＩＡ８． おｊびＲＡ８＊−４）ｆｉｌ’ｌ［！り設
定され、又ＥＮＴＦＪ几キーの操作により実施される。
６１図に示すそのキーボードにより制御して、所望のア
クセス・ステーション、再生チャンネルおよびディスク
駆動の割当てを設定する。所望の割当ては、ＤＲＩＶＥ
、ＩＡ８． おｊびＲＡ８＊−４）ｆｉｌ’ｌ［！り設
定され、又ＥＮＴＦＪ几キーの操作により実施される。
ＥＮＴＥＲキーの操作は、データを対の入力回線１１６
２ａ上でリモート・アクセス・ステーション・インター
フェース１１５に送らせて、バス割込み要求ｔ−ｃＰＵ
１０６に送らせ、要求のその後のサービスを行う。要求
された割当では、コンピュータ制御システム９２のメモ
リー装置１０７において割当てられた再生チャンネル、
ディスク駆動部およびアクセス・ステーションの識“別
操作に入れる事により行われ、この状態が制御プログラ
ムにより割当てられた再生チャンネルおよびディスク駆
動部が割当てられたもの以外のいかなるアクセス・ステ
ーションによって吃アクセスされないようにする。
２ａ上でリモート・アクセス・ステーション・インター
フェース１１５に送らせて、バス割込み要求ｔ−ｃＰＵ
１０６に送らせ、要求のその後のサービスを行う。要求
された割当では、コンピュータ制御システム９２のメモ
リー装置１０７において割当てられた再生チャンネル、
ディスク駆動部およびアクセス・ステーションの識“別
操作に入れる事により行われ、この状態が制御プログラ
ムにより割当てられた再生チャンネルおよびディスク駆
動部が割当てられたもの以外のいかなるアクセス・ステ
ーションによって吃アクセスされないようにする。
リモート・アクセス・ステーション・インターフェース
１１５も又、これをＣＰＵ １０６迄延長する制御信号
バス１４４に接続するバス初期設定回線１１７３が設け
られている。ＣＰＵインターフェース１０８の論述の際
に述べたように、バス初期設定制御信号ＦｉｃＰＵ１ａ
６により送出され、始動又は相当の操作シーケンスの間
周知の状態にリモート・アクセス・ステーションの論理
回路をセットする目的の皮めに回線１１７３に与えられ
る。
１１５も又、これをＣＰＵ １０６迄延長する制御信号
バス１４４に接続するバス初期設定回線１１７３が設け
られている。ＣＰＵインターフェース１０８の論述の際
に述べたように、バス初期設定制御信号ＦｉｃＰＵ１ａ
６により送出され、始動又は相当の操作シーケンスの間
周知の状態にリモート・アクセス・ステーションの論理
回路をセットする目的の皮めに回線１１７３に与えられ
る。
ＣＰＵ １０６とアクセス・ステーションの１つの間の
データ伝送を行う際のコンピュータ制御システム９２０
作用は、メモリー装置１０７にロードされる制御プログ
ラムに従って行わる。
データ伝送を行う際のコンピュータ制御システム９２０
作用は、メモリー装置１０７にロードされる制御プログ
ラムに従って行わる。
第３０図のブロック図を参照して記載したアクセス・ス
テーション・インターフェース１１５０ｔ！７作を行う
のに用いられる具体的な回路ｆ：第５５図Ａ、Ｄに示す
。この具体的回路の動作は第３０図に関して上述し九も
のと同一であるので、ここでは省略する。第３０図で用
いた構成９素に付けた符号は、具体的回路の同等の構成
要素にも付ける丸め第５５図ＡＰ−ＤＫも用いている。
テーション・インターフェース１１５０ｔ！７作を行う
のに用いられる具体的な回路ｆ：第５５図Ａ、Ｄに示す
。この具体的回路の動作は第３０図に関して上述し九も
のと同一であるので、ここでは省略する。第３０図で用
いた構成９素に付けた符号は、具体的回路の同等の構成
要素にも付ける丸め第５５図ＡＰ−ＤＫも用いている。
アクセス・ステーションを用いる装置の全操作について
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
更に１アドレス兼データ・ハス１０５、従っテＣＰＵ１
０６ｔ−アクセス・ステーショント連絡するリモート・
アクセス・ステーション・インターフェース１１５（第
８図）については説明し九が、アクセス・ステーション
自体と関連する回路圧ついては第３１図のブロック図に
関して次に説明する。
０６ｔ−アクセス・ステーショント連絡するリモート・
アクセス・ステーション・インターフェース１１５（第
８図）については説明し九が、アクセス・ステーション
自体と関連する回路圧ついては第３１図のブロック図に
関して次に説明する。
指令が几Ａ８インターフェース１１５を介してＣＰＵ１
０６に送られる時、オペレータは、キーボード上の適当
なキーおよび機能バー、例えば、電気的作用については
第５６Ａ図乃至第５６Ｄ図に示される第３１図のブロッ
ク図の作用を実施するのに使用できる回路の電気的作用
図と共に、第３図の斜視図に祥５回に示されるキーおよ
びバー８４．８５．８６および１０４ｔ−含むブロック
１２６０により全体的に示される工人Ｓキーボード８５
上の適当なキーおよび機能バーを押す。キーボード８３
上のキーおよび機能バーの各々は伝送グー） １２６６
（第５６人図および第５６Ｂ図）Ｋ接続され、その内
のあるものは又シフトおよび制御回線１２６９と１２６
９ｍに接続される。各伝送ゲート１２６６ Ｆｉ、Ｘ回
線１２６９と１２６９ａ上の状況と共にエンコーダ１２
６１により符号化される予め定め次ＸおよびＹ座標に対
応する２回線を相互に接続する。回線１２６２．１２６
？および１２６９ａは、各糧のキーおよびエンコーダ１
２６１とのこの接続を与える全面線を構成する。
０６に送られる時、オペレータは、キーボード上の適当
なキーおよび機能バー、例えば、電気的作用については
第５６Ａ図乃至第５６Ｄ図に示される第３１図のブロッ
ク図の作用を実施するのに使用できる回路の電気的作用
図と共に、第３図の斜視図に祥５回に示されるキーおよ
びバー８４．８５．８６および１０４ｔ−含むブロック
１２６０により全体的に示される工人Ｓキーボード８５
上の適当なキーおよび機能バーを押す。キーボード８３
上のキーおよび機能バーの各々は伝送グー） １２６６
（第５６人図および第５６Ｂ図）Ｋ接続され、その内
のあるものは又シフトおよび制御回線１２６９と１２６
９ｍに接続される。各伝送ゲート１２６６ Ｆｉ、Ｘ回
線１２６９と１２６９ａ上の状況と共にエンコーダ１２
６１により符号化される予め定め次ＸおよびＹ座標に対
応する２回線を相互に接続する。回線１２６２．１２６
？および１２６９ａは、各糧のキーおよびエンコーダ１
２６１とのこの接続を与える全面線を構成する。
このように、キーボード・エンコーダ１２６１は、９９
の可能な組合せの１つを選択し、かつクロック・カウン
タ１３２５により回線１３２５ａ上疋与えられるＵＡＲ
Ｔクロックによりクロックされる回線１２６８によりＵ
ＡＲＴＫ接続されるワン・ショット１２６７により与え
られるパルスによりストローブされる時、回線１１６２
’ｉ介してＲ入Ｓインターフェースに送られる出力回線
１２６５上で並列情報を直列情報に変換するＵＡＲ’Ｉ
’ ）ランスミッタ１２６４１ｃ接続される回線１２６
５上に７ビツトのワードを生成するグリッド回路網を有
する。
の可能な組合せの１つを選択し、かつクロック・カウン
タ１３２５により回線１３２５ａ上疋与えられるＵＡＲ
Ｔクロックによりクロックされる回線１２６８によりＵ
ＡＲＴＫ接続されるワン・ショット１２６７により与え
られるパルスによりストローブされる時、回線１１６２
’ｉ介してＲ入Ｓインターフェースに送られる出力回線
１２６５上で並列情報を直列情報に変換するＵＡＲ’Ｉ
’ ）ランスミッタ１２６４１ｃ接続される回線１２６
５上に７ビツトのワードを生成するグリッド回路網を有
する。
データは回線１２７０上の几Ａｓインターフェース１１
５から受取られる時、回線レシーバ１２７１ ’ｉ経て
Ｕ入几Ｔレシーバ１２７２に送られ、ＵＡ几でレシーバ
は、ＵＡ几Ｔクロックの制御下で、直列データ金並列デ
ータに変換し、並列データｔｌ−６本のデータ回＠ １
２７５ ト２ 本ｔＤＭ路Ｎ定回線１２７４ ト１２７
５におく。ＵＡＲＴレシーバとトランスミッタ１２７２
と１２６４は、１つの集積回路内く含まれ、そのレシー
バとトランスミッタ部分を制御するための１つの制御回
路とクロック回路ｔ−有する。データ回線と経路指定回
線は、回路における異なる場所、即ち自己走査デイスプ
レー８２（これも又＠１図と第２図に示される）又は前
記の如く特定のキーを点灯するためキーボードと関連す
るランプにデータを指向する。回線１２７４と１２７５
に生じる経路指定情報は各インバータ１２７６と１２７
７により反転されて、反転信号を各回線１２７８と１２
７９に生じる。これ等の回線も又それぞれインバータ１
２８１と１２８２に接続され、これからの出力は各回ｉ
ｌ １２８３と１２８４上に生じる。ワン・ショット１
２８６は、ＵＡＲＴ１２７２からの回線１２８７上のデ
ータ利用可能パルスによりトリガーされ、回線１２８８
上にデータ利用可能リセット・パルスを与える。そのハ
イな出力は、別のＡＮＤゲーグー１２９２に対する他、
ＡＮＤゲート１２９１に対して延在する回線１２８９に
接続され、情報を経てゲートする念めのストローブパル
スを自己走査デイスプレー８２又はキーと関連するラン
プのいずれかに与える。
５から受取られる時、回線レシーバ１２７１ ’ｉ経て
Ｕ入几Ｔレシーバ１２７２に送られ、ＵＡ几でレシーバ
は、ＵＡ几Ｔクロックの制御下で、直列データ金並列デ
ータに変換し、並列データｔｌ−６本のデータ回＠ １
２７５ ト２ 本ｔＤＭ路Ｎ定回線１２７４ ト１２７
５におく。ＵＡＲＴレシーバとトランスミッタ１２７２
と１２６４は、１つの集積回路内く含まれ、そのレシー
バとトランスミッタ部分を制御するための１つの制御回
路とクロック回路ｔ−有する。データ回線と経路指定回
線は、回路における異なる場所、即ち自己走査デイスプ
レー８２（これも又＠１図と第２図に示される）又は前
記の如く特定のキーを点灯するためキーボードと関連す
るランプにデータを指向する。回線１２７４と１２７５
に生じる経路指定情報は各インバータ１２７６と１２７
７により反転されて、反転信号を各回線１２７８と１２
７９に生じる。これ等の回線も又それぞれインバータ１
２８１と１２８２に接続され、これからの出力は各回ｉ
ｌ １２８３と１２８４上に生じる。ワン・ショット１
２８６は、ＵＡＲＴ１２７２からの回線１２８７上のデ
ータ利用可能パルスによりトリガーされ、回線１２８８
上にデータ利用可能リセット・パルスを与える。そのハ
イな出力は、別のＡＮＤゲーグー１２９２に対する他、
ＡＮＤゲート１２９１に対して延在する回線１２８９に
接続され、情報を経てゲートする念めのストローブパル
スを自己走査デイスプレー８２又はキーと関連するラン
プのいずれかに与える。
使者に関しては、ＡＮＤゲート１２９２は回線１２８３
と１２８４上に経路指定情報を有し、その結果ＡＮ）グ
ー） １２９２のこれ等の人力が満たされてストローブ
・パルス存在する時、回線１２９４上のＡＮＤゲ−）１
２９２の出力はラップ１２９５を可能状態にし、このラ
ッチはデータ回線１２７３の４つの低位ビットの状況に
ラッチして、適当なランプ１２９９ ｔ−点灯させるデ
コーダ１２９８の１つ迄延長する回線１２９７上に４ビ
ツトのアドレス金与える。
と１２８４上に経路指定情報を有し、その結果ＡＮ）グ
ー） １２９２のこれ等の人力が満たされてストローブ
・パルス存在する時、回線１２９４上のＡＮＤゲ−）１
２９２の出力はラップ１２９５を可能状態にし、このラ
ッチはデータ回線１２７３の４つの低位ビットの状況に
ラッチして、適当なランプ１２９９ ｔ−点灯させるデ
コーダ１２９８の１つ迄延長する回線１２９７上に４ビ
ツトのアドレス金与える。
データ回線１２７３も又ランダム・アクセス・メモ＋）
−１２０１迄延在し、低位の５ビット全５本のアドレス
回線１３０３を介してＲＡＭ１３０ｊｔ−アドレ。
−１２０１迄延在し、低位の５ビット全５本のアドレス
回線１３０３を介してＲＡＭ１３０ｊｔ−アドレ。
ス指定するカウンタ１３０２に延在させる。メモリー
１！５０１は、メモリーからアドレス指定される各文字
をデイスプレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ
）製造の５２文字ドツト・マトリックス・デイスプレー
である自己走査デイスプレー８２に延在する６本の出力
回線１３０４を有する。操作の間、カウンタ１５０２は
その３２アドレスを検査され、自己走査させられ次デイ
スプレー８２に回線１３０４上のデータに従って英数字
文字を表示させ、通常回線１５０８上でハイな信号と共
に回線１３０７上のデイスプレー８２により生成され九
更新パルスにより満たされるＡＮＤゲート１３０６によ
り生成される回線１３０５上のクロック・パルスに従っ
てアドレスをカウントする。このようにカウンタは、デ
イスプレーにより生成される更新パルスによりそのアド
レスを連続的にクロックされる。
１！５０１は、メモリーからアドレス指定される各文字
をデイスプレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ
）製造の５２文字ドツト・マトリックス・デイスプレー
である自己走査デイスプレー８２に延在する６本の出力
回線１３０４を有する。操作の間、カウンタ１５０２は
その３２アドレスを検査され、自己走査させられ次デイ
スプレー８２に回線１３０４上のデータに従って英数字
文字を表示させ、通常回線１５０８上でハイな信号と共
に回線１３０７上のデイスプレー８２により生成され九
更新パルスにより満たされるＡＮＤゲート１３０６によ
り生成される回線１３０５上のクロック・パルスに従っ
てアドレスをカウントする。このようにカウンタは、デ
イスプレーにより生成される更新パルスによりそのアド
レスを連続的にクロックされる。
ＲＡＭ １３０１に新らしいデータを書込みヲ要する時
、適正な障屋アドレスが最初に選択されねばならず、そ
れから以降のシーケンスが生じる。ＮＡＮＤゲート１３
０９の入力側における経路情報は、ＡＮＤグー ） １
２９１ ’ｉ経てワン・ショット１２８６の出力（より
生成される回線１５１０上のストローブ・パルスと共に
、ＡＮＤゲート１３０６ｉ禁止しカウンタ１３０２のク
ロッキング金停止する出力１３０８ ｋ有するＦＦ１５
１２並びにカウンタ１３０２迄延長する回線１３１１上
のプリセット・パルス１（ＮＡＮＤゲート１３０９に与
えさせる。この間、貴び書込まれるべき所望のアドレス
は回線１２７３’ｉ介してカウンタに強制され、その結
果、次のストローブ・パルスにおいて、適当な経路指定
情報が、データ回線１２７３上に存在するデータに対し
てメモリー１３０１を書込ませるよう指令する回線１３
１４上の書込みパルスを与えるＮＡＮＤゲート１５１３
Ｑ使用可能にする。この状態が生じた後、ＦＦ１３１２
は状態を’Ｒ１１Ｌ、回＠ １ｓｏａａＡＮＤゲ−トラ
５ｏ６金使用可能とし、更新回線１３０７は再びカウン
タ１５０２ｔ−クロックする。カウンタ１３０２が３２
のターミナル・カウントに達する時は常にその出力回線
１Ｓ１５はＯＲゲグー １３１６を経て回線１５１８を
介してＦＦ １３１７にゲートされる。ＦＦ１３１７は
別の’Ｆ Ｆ’ １３２０ Ｋ′ｍ続サレす出力回線１
３１９を有し、ＦＦ１３２０は、クリヤされ、再びＲＡ
Ｍ １ｓ ｏ １に送られるアドレスにクロックできる
ように、回線Ｌ５２１１介してカウンタにクリア信号を
与える・Ｆ Ｆ １５２０４．又、自己走査デイスプレ
ーＢ２に対すると共にＡＮＤゲーグー１３２３に対して
屯延在する回！５１３２２１（有し、デイスプレー自体
に対するリセット信号を与える。ＡＮＤゲート１３２５
は、リセットできるように約２クロツク・パルスの間デ
イスプレー・クロック′ｊｋ禁止する。発振器１３２４
と・カウンタ１５２５は、ＡＮＤゲーグー１５２３を経
てデイスプレー８２の他に、ＦＦｆ３１と１３２０をク
ロックするのに使用される回線１３２６上に１５ ＫＨ
ｚのクロック信号を生じる。回線１３２７上のリセット
信号の電力は、回線１３２９と１３５０上の高低出力を
有するＦＦ’１３２８’ｉプリセットし、回線１５２９
はデコーダ１２９８を禁止し回線１５３０はＮＡＮＤゲ
ート１３３１？介してデイスプレー８２をブランキング
する。回１ｓ１５０Ｂ上のＦＦ１５ｊ２の出力も又、カ
ウンタ１３０２が停止されてアドレスが送られつつある
時パネル金ブランクする。
、適正な障屋アドレスが最初に選択されねばならず、そ
れから以降のシーケンスが生じる。ＮＡＮＤゲート１３
０９の入力側における経路情報は、ＡＮＤグー ） １
２９１ ’ｉ経てワン・ショット１２８６の出力（より
生成される回線１５１０上のストローブ・パルスと共に
、ＡＮＤゲート１３０６ｉ禁止しカウンタ１３０２のク
ロッキング金停止する出力１３０８ ｋ有するＦＦ１５
１２並びにカウンタ１３０２迄延長する回線１３１１上
のプリセット・パルス１（ＮＡＮＤゲート１３０９に与
えさせる。この間、貴び書込まれるべき所望のアドレス
は回線１２７３’ｉ介してカウンタに強制され、その結
果、次のストローブ・パルスにおいて、適当な経路指定
情報が、データ回線１２７３上に存在するデータに対し
てメモリー１３０１を書込ませるよう指令する回線１３
１４上の書込みパルスを与えるＮＡＮＤゲート１５１３
Ｑ使用可能にする。この状態が生じた後、ＦＦ１３１２
は状態を’Ｒ１１Ｌ、回＠ １ｓｏａａＡＮＤゲ−トラ
５ｏ６金使用可能とし、更新回線１３０７は再びカウン
タ１５０２ｔ−クロックする。カウンタ１３０２が３２
のターミナル・カウントに達する時は常にその出力回線
１Ｓ１５はＯＲゲグー １３１６を経て回線１５１８を
介してＦＦ １３１７にゲートされる。ＦＦ１３１７は
別の’Ｆ Ｆ’ １３２０ Ｋ′ｍ続サレす出力回線１
３１９を有し、ＦＦ１３２０は、クリヤされ、再びＲＡ
Ｍ １ｓ ｏ １に送られるアドレスにクロックできる
ように、回線Ｌ５２１１介してカウンタにクリア信号を
与える・Ｆ Ｆ １５２０４．又、自己走査デイスプレ
ーＢ２に対すると共にＡＮＤゲーグー１３２３に対して
屯延在する回！５１３２２１（有し、デイスプレー自体
に対するリセット信号を与える。ＡＮＤゲート１３２５
は、リセットできるように約２クロツク・パルスの間デ
イスプレー・クロック′ｊｋ禁止する。発振器１３２４
と・カウンタ１５２５は、ＡＮＤゲーグー１５２３を経
てデイスプレー８２の他に、ＦＦｆ３１と１３２０をク
ロックするのに使用される回線１３２６上に１５ ＫＨ
ｚのクロック信号を生じる。回線１３２７上のリセット
信号の電力は、回線１３２９と１３５０上の高低出力を
有するＦＦ’１３２８’ｉプリセットし、回線１５２９
はデコーダ１２９８を禁止し回線１５３０はＮＡＮＤゲ
ート１３３１？介してデイスプレー８２をブランキング
する。回１ｓ１５０Ｂ上のＦＦ１５ｊ２の出力も又、カ
ウンタ１３０２が停止されてアドレスが送られつつある
時パネル金ブランクする。
第３１図のブロック図に示される回路は全ての内部およ
びリモート・アクセス・ステーションにあり、内部アク
セス・ステーション７８（１１８図）は装置の操作の九
めの完全な数字および機能キーを有する。リモート・ア
クセス・ステーション７６（＊８図）は機能キーの数が
少く、従って前述のある操作が実行できない。別のタイ
プの制御ステーション、即ち補助アクセス・パネル１１
６（第８図）は、ディスク駆動部の作業トラック１〜６
４からのジ−タンス・プレー・モードにおいて使用され
る各々独立的な操作をオペレータに制御させる目的のた
め、リモート・アクセス・ステーションと共にかつこれ
に隣接して使用する丸めのものである。補助アクセス・
パネルは、回１１１２６２８によりキーボードの伝送ゲ
ート１２６６ （第５６Ａ図）に接続されたＩＮＩＴＩ
ＡＬバージよび５ＥＩＪＣＴバーのみを有し、リモート
・アクセス・ステーションに１つのディスク駆動部の使
用を、又これに隣接する補助アクセス・パネルに別個の
再生チャンネルと同様筒２のディスク駆動部の使用全許
容する。
びリモート・アクセス・ステーションにあり、内部アク
セス・ステーション７８（１１８図）は装置の操作の九
めの完全な数字および機能キーを有する。リモート・ア
クセス・ステーション７６（＊８図）は機能キーの数が
少く、従って前述のある操作が実行できない。別のタイ
プの制御ステーション、即ち補助アクセス・パネル１１
６（第８図）は、ディスク駆動部の作業トラック１〜６
４からのジ−タンス・プレー・モードにおいて使用され
る各々独立的な操作をオペレータに制御させる目的のた
め、リモート・アクセス・ステーションと共にかつこれ
に隣接して使用する丸めのものである。補助アクセス・
パネルは、回１１１２６２８によりキーボードの伝送ゲ
ート１２６６ （第５６Ａ図）に接続されたＩＮＩＴＩ
ＡＬバージよび５ＥＩＪＣＴバーのみを有し、リモート
・アクセス・ステーションに１つのディスク駆動部の使
用を、又これに隣接する補助アクセス・パネルに別個の
再生チャンネルと同様筒２のディスク駆動部の使用全許
容する。
リモート・アクセス・ステーション７８と補助パネル１
１６の間に交互に屓序付けを行う事により、繰り返し再
生される画像はフレーム２つのディスク駆動部から交互
に１つのチャンネルを経て伝送でき、これＫより、非常
に迅速な、殆んど駒間的な１つのメチル画像から別の画
像フレームへの変換が生じ得るように得られる画面のミ
ューティングを除去する。補助アクセス・パネル１１６
は、第３１図のブロック図に示される回路の多くを含み
、関連するメモリーおよび回路を有するデイスプレーを
有するが、前述の如く完全なキーボードは持たない。リ
モート・アクセス・ステーションと補助アクセス・パネ
ルは共に、回線１２８９上のストローブ・パルスおよび
回線１５３４上の操向信号と一緒に、ＵＡＲＴ １２７
２から回線１２７４．１’２７５および１２７８上で経
路指定情報を受取りかつＡＮＤグー） １２９１と補助
アクセス・パネルに接続される回線１３３３上に出力信
号を生じるＦＦ１Ｓ５２を含む。
１６の間に交互に屓序付けを行う事により、繰り返し再
生される画像はフレーム２つのディスク駆動部から交互
に１つのチャンネルを経て伝送でき、これＫより、非常
に迅速な、殆んど駒間的な１つのメチル画像から別の画
像フレームへの変換が生じ得るように得られる画面のミ
ューティングを除去する。補助アクセス・パネル１１６
は、第３１図のブロック図に示される回路の多くを含み
、関連するメモリーおよび回路を有するデイスプレーを
有するが、前述の如く完全なキーボードは持たない。リ
モート・アクセス・ステーションと補助アクセス・パネ
ルは共に、回線１２８９上のストローブ・パルスおよび
回線１５３４上の操向信号と一緒に、ＵＡＲＴ １２７
２から回線１２７４．１’２７５および１２７８上で経
路指定情報を受取りかつＡＮＤグー） １２９１と補助
アクセス・パネルに接続される回線１３３３上に出力信
号を生じるＦＦ１Ｓ５２を含む。
ＦＦ１３３２が回＠ １５５４上の低レベルの信号によ
り操向される時、ＡＮＤゲーグー１２８１は禁止され、
これは次にＮＡＮＤゲー）グー３０９と１３１５を禁止
し、その結果、補助アクセス・パネルが接続されるＲＡ
８のデイスプレー８２は変化され得ない。回線１５５３
上のこの低レベル信号も又補助パネルを可能にし、その
結果、そのデイスプレー メモＩＪ−および関連する回
路は作用状態になって回線１２７３上のデータをそのデ
イスプレーに使用する几めそのメモリーに書込ませる。
り操向される時、ＡＮＤゲーグー１２８１は禁止され、
これは次にＮＡＮＤゲー）グー３０９と１３１５を禁止
し、その結果、補助アクセス・パネルが接続されるＲＡ
８のデイスプレー８２は変化され得ない。回線１５５３
上のこの低レベル信号も又補助パネルを可能にし、その
結果、そのデイスプレー メモＩＪ−および関連する回
路は作用状態になって回線１２７３上のデータをそのデ
イスプレーに使用する几めそのメモリーに書込ませる。
第５１図のブロック図の作用を実施する几めに使用でき
る回路の一実施態様金示す第５６Ａ図および第５６Ｄ図
、特に第５ＡＤ図に示される電気的作用図において、Ｉ
ＮＩＴＩＡＴＥバー１ｓ３６Ｆｉインバータ１３３７に
接続される回、Ｗ１３３５ ｉ有し、その出力はＡＮＤ
ゲート１３３８と１３５９に接続される。
る回路の一実施態様金示す第５６Ａ図および第５６Ｄ図
、特に第５ＡＤ図に示される電気的作用図において、Ｉ
ＮＩＴＩＡＴＥバー１ｓ３６Ｆｉインバータ１３３７に
接続される回、Ｗ１３３５ ｉ有し、その出力はＡＮＤ
ゲート１３３８と１３５９に接続される。
ＥＮＡＢＬＥキー１３４０は、インバータ １３４２全
介してＡＮＤゲーグー１！５３８に接続された回線１３
４１ ′ｆｔ有する。ターン・キー・スイッチ８６（第
３図参照）からの第３の回線１５４９は、インバータ１
３４３を介してＡＮＤゲーグー１５ａ４並びに別のＡＮ
Ｄゲート１５４５に接続される。ＡＮＤゲーグー１５３
９，１３４４゜および１３４５の出力は、それぞれ伝送
グー） １３４６゜１５４７および１３４８に接続され
、このゲートはそれぞれキーボードの他のキーにおける
と同様エンコーダ１２６１迄延長して信号を与える。Ｉ
ＮＩＴＩＡＬバー１５３６がそれ自体投入される時、Ａ
ＮＤゲート１３３９は満たされ、その関連する伝送グー
） １３４６を作用状態にさぜる。ＩＮＩＴＩＡＬＥバ
ー１３３６とＥＮＡＢＬＥバー１３４０が同時に押され
ると、ＡＮＤゲーグー１ｓ５９は禁止されるが、ＡＮＤ
ゲーグー１３４５は可能の状態となってこのため伝送グ
ー） １３４８を活動化し、予めアセンブルされたシー
ケンスの編集を可能にする。然し、殆んどのオペレータ
が触れようとしないキー・スイッチ８６を回す事により
、 ＩＮＩＴＩＡＴＥバー１３３６とＥＮＡＢＩＪバー
１３４０が投入されてゲート１３４５を禁止しゲート１
５４４を可能にするが、これは、リス） （ＥＯＬ）表
示の終りが生じるかトラック番号６５に達する迄、バル
ク・トラックの１つの画像フレームの消去又はどのアド
レスからの作業トラックの全シーケンスの消去を許容す
る伝送ゲート１３４７’ｉ作動させる。このように、論
理回路はターン・キーが使用されなければある消去の実
施ｔ−禁止する。
介してＡＮＤゲーグー１！５３８に接続された回線１３
４１ ′ｆｔ有する。ターン・キー・スイッチ８６（第
３図参照）からの第３の回線１５４９は、インバータ１
３４３を介してＡＮＤゲーグー１５ａ４並びに別のＡＮ
Ｄゲート１５４５に接続される。ＡＮＤゲーグー１５３
９，１３４４゜および１３４５の出力は、それぞれ伝送
グー） １３４６゜１５４７および１３４８に接続され
、このゲートはそれぞれキーボードの他のキーにおける
と同様エンコーダ１２６１迄延長して信号を与える。Ｉ
ＮＩＴＩＡＬバー１５３６がそれ自体投入される時、Ａ
ＮＤゲート１３３９は満たされ、その関連する伝送グー
） １３４６を作用状態にさぜる。ＩＮＩＴＩＡＬＥバ
ー１３３６とＥＮＡＢＬＥバー１３４０が同時に押され
ると、ＡＮＤゲーグー１ｓ５９は禁止されるが、ＡＮＤ
ゲーグー１３４５は可能の状態となってこのため伝送グ
ー） １３４８を活動化し、予めアセンブルされたシー
ケンスの編集を可能にする。然し、殆んどのオペレータ
が触れようとしないキー・スイッチ８６を回す事により
、 ＩＮＩＴＩＡＴＥバー１３３６とＥＮＡＢＩＪバー
１３４０が投入されてゲート１３４５を禁止しゲート１
５４４を可能にするが、これは、リス） （ＥＯＬ）表
示の終りが生じるかトラック番号６５に達する迄、バル
ク・トラックの１つの画像フレームの消去又はどのアド
レスからの作業トラックの全シーケンスの消去を許容す
る伝送ゲート１３４７’ｉ作動させる。このように、論
理回路はターン・キーが使用されなければある消去の実
施ｔ−禁止する。
第６１図に示されるアクセス割込みパネル１４０は、放
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部および１つ以上の再生チャンネルを
排他的にアクセス・ステーションに割当てる目的のため
本文に記述し次装置に設ける事ができる。−例として、
もし装置が民間テレビ局でニュース放送に使用され装置
ｉ１を操作する人員がニュース放送の関スチルを形成す
る画像フレームのアセンブルされたリス）Ｋ従って順序
付けしているとすると、別のリモート・アクセス・ステ
ーションにおいであるものがスチルのデイスプレーに餉
込みを行う番により放送を妨害するか、ある関連のない
メチルをデイスプレーするか、あるいはこの時ニュース
を妨害する他のある破壊操作を行う場合に関する全てと
全く反対となる。
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部および１つ以上の再生チャンネルを
排他的にアクセス・ステーションに割当てる目的のため
本文に記述し次装置に設ける事ができる。−例として、
もし装置が民間テレビ局でニュース放送に使用され装置
ｉ１を操作する人員がニュース放送の関スチルを形成す
る画像フレームのアセンブルされたリス）Ｋ従って順序
付けしているとすると、別のリモート・アクセス・ステ
ーションにおいであるものがスチルのデイスプレーに餉
込みを行う番により放送を妨害するか、ある関連のない
メチルをデイスプレーするか、あるいはこの時ニュース
を妨害する他のある破壊操作を行う場合に関する全てと
全く反対となる。
装置ｔＦｉテレビ局の周囲の各地点に位置される７つも
のリモート・アクセス・ステーションを有する九め、殆
んどの放送局に採用される通常の割当て上の事前の注意
全仏っても、未熟な人員による不慮の装置の使用が生じ
得る。
のリモート・アクセス・ステーションを有する九め、殆
んどの放送局に採用される通常の割当て上の事前の注意
全仏っても、未熟な人員による不慮の装置の使用が生じ
得る。
装置が最優先順位の用途で操作される時、あるリモート
・ステーションにおける人員による装置のこのような不
注意による使用又は違反使用全阻止する几めには、リモ
ート又は内部のアクセス・ステーション７６．７８のい
ずれかに排他的にあるディスク駆動部およびある再生チ
ャンネルを割当ててこれによりいかなる妨害も禁止する
目的の次め、アクセス割当てパネルが装置に内蔵する事
ができる。ある組合せ、例えば、ディスク駆動部ム１、
リモート・アクセス・ステーション４２および再生チャ
ンネルＢの組合せを与える事により、他のアクセス・ス
テーションはチャンネルＢ又はディスク駆動部ム１を使
用する事ができないが、他の再生チャンネルおよび他に
利用可能なディスク駆動部をその作業のために自由に使
用できる。
・ステーションにおける人員による装置のこのような不
注意による使用又は違反使用全阻止する几めには、リモ
ート又は内部のアクセス・ステーション７６．７８のい
ずれかに排他的にあるディスク駆動部およびある再生チ
ャンネルを割当ててこれによりいかなる妨害も禁止する
目的の次め、アクセス割当てパネルが装置に内蔵する事
ができる。ある組合せ、例えば、ディスク駆動部ム１、
リモート・アクセス・ステーション４２および再生チャ
ンネルＢの組合せを与える事により、他のアクセス・ス
テーションはチャンネルＢ又はディスク駆動部ム１を使
用する事ができないが、他の再生チャンネルおよび他に
利用可能なディスク駆動部をその作業のために自由に使
用できる。
この場合、−時に１つのアクセス・ステーションが１つ
のチャンネル又はディスク駆動部のみの制御ができるに
過ぎないが、１つ、２つ、又は３つ以上のディスク駆動
部（特定の装置においてＦｉｓつ以上のディスク駆動部
がある場合）および１つ以上のチャンネルｔ％定のアク
セス・ステーションに割当てる事ができる。又、駆動部
は一時に１つ以上のチャンネルで特定のアクセス・ステ
ーションに割当てる事はできない、然し、−時に１つ以
上のディスク駆動部が１つのチャンネルに割当てられ得
る。もし全くのディスク駆動部又は全てのチャンネルが
割当てられるならば、割当てを受取らないリモート・ア
クセス・ステーションは、ディスク駆動部、チャンネル
、又はその両方が操作のためこれ等アクセス・ステーシ
ョンから利用可能でない丸め操作できない。
のチャンネル又はディスク駆動部のみの制御ができるに
過ぎないが、１つ、２つ、又は３つ以上のディスク駆動
部（特定の装置においてＦｉｓつ以上のディスク駆動部
がある場合）および１つ以上のチャンネルｔ％定のアク
セス・ステーションに割当てる事ができる。又、駆動部
は一時に１つ以上のチャンネルで特定のアクセス・ステ
ーションに割当てる事はできない、然し、−時に１つ以
上のディスク駆動部が１つのチャンネルに割当てられ得
る。もし全くのディスク駆動部又は全てのチャンネルが
割当てられるならば、割当てを受取らないリモート・ア
クセス・ステーションは、ディスク駆動部、チャンネル
、又はその両方が操作のためこれ等アクセス・ステーシ
ョンから利用可能でない丸め操作できない。
第６１図に示されるアクセス割当てパネル１４０は、ア
クセス・ステーションが相互に接続される場合と同じ方
法でリモート・アクセス・ステーション・インターフェ
ース１１５と接続されるようになっている。アクセス割
当てパネルも又、アクセス・ステーションと同じ方法で
リモート・アクセス・ステーション・インターフェース
１１５ヲ介シてコンビエータ制御システム９２の中央処
理装置１０６と連絡する。アクセス割込みパネル１４０
ハ第６１図に示される如く水平な３列の押しボタンを有
し、最上部の列は再生チャンネルＡに対する割当て組合
せを、中段と下段はそれぞれ貴生チャンネルＢとＣと関
連している。ＥＮＴＥＲキーは水平列状の押しボタンの
下方に見え、ＩＬＬＥＧＡＬランプは押しボタン列の上
方に設けられている。列内の押しボタンは、機械的に閉
鎖された時開放スイツチよりも低いレベルに位置するよ
うな機械的ラッチング押しボタン・スイッチ（押せば回
路を閉じ、再び押せば回路全開く）である事が望ましい
。
クセス・ステーションが相互に接続される場合と同じ方
法でリモート・アクセス・ステーション・インターフェ
ース１１５と接続されるようになっている。アクセス割
当てパネルも又、アクセス・ステーションと同じ方法で
リモート・アクセス・ステーション・インターフェース
１１５ヲ介シてコンビエータ制御システム９２の中央処
理装置１０６と連絡する。アクセス割込みパネル１４０
ハ第６１図に示される如く水平な３列の押しボタンを有
し、最上部の列は再生チャンネルＡに対する割当て組合
せを、中段と下段はそれぞれ貴生チャンネルＢとＣと関
連している。ＥＮＴＥＲキーは水平列状の押しボタンの
下方に見え、ＩＬＬＥＧＡＬランプは押しボタン列の上
方に設けられている。列内の押しボタンは、機械的に閉
鎖された時開放スイツチよりも低いレベルに位置するよ
うな機械的ラッチング押しボタン・スイッチ（押せば回
路を閉じ、再び押せば回路全開く）である事が望ましい
。
内部のランプは点灯できるようにスイッチ毎に設けられ
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当ての間を差別するように全
照度又は弱い照度に照明される事ができる。このように
、もし１つ以上の駆動部およびチャンネルが特定のアク
セス・ステーションに割当てられるならば、現行の割当
てを表示する押しボタンの全照度の照明が望ましく、も
し「次の」割当てが行われる場合はこれ等押しボタンが
機械的に押下げられた位ｔｌＫおがれると、次の割当て
に対する押しボタンの弱い照明が望ましい。次の割当て
に対する駆動部とチャンネルも又現行の割当てに含まれ
る場合は、その機械的に押下げられた押しボタンは明る
く照明される事が望ましい。このような強弱の差別は押
しボタンの機械的高さと一緒にアクセス割当てパネルと
共に使用される時は、現在性われている割当てと共に割
当ての変更が行われる時実施される事が明確に理解でき
る。
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当ての間を差別するように全
照度又は弱い照度に照明される事ができる。このように
、もし１つ以上の駆動部およびチャンネルが特定のアク
セス・ステーションに割当てられるならば、現行の割当
てを表示する押しボタンの全照度の照明が望ましく、も
し「次の」割当てが行われる場合はこれ等押しボタンが
機械的に押下げられた位ｔｌＫおがれると、次の割当て
に対する押しボタンの弱い照明が望ましい。次の割当て
に対する駆動部とチャンネルも又現行の割当てに含まれ
る場合は、その機械的に押下げられた押しボタンは明る
く照明される事が望ましい。このような強弱の差別は押
しボタンの機械的高さと一緒にアクセス割当てパネルと
共に使用される時は、現在性われている割当てと共に割
当ての変更が行われる時実施される事が明確に理解でき
る。
ＥＮＴＦｉＲ，キーに、割当てのエントリおよび現在の
割当てから次の割当てへの状態の変化のためのものであ
る。特定のアクセス・ステーションに割当てられた駆動
部とチャンネルは、ＥＮＴＢ几キーハキ−げられた時、
「次の」割当ての関係に従って入ったリフイアされたり
する。割当てが変化すると、弱い照明レベルにあつ九キ
ーが全照度に切換られる、前の全照度のキーは入れられ
た新らしい割当ての部分でなければ消される。このよう
に、割当てに−たん入ると、現在の割当てがＥＮＴＥ几
キーが再び押される迄その作用を維持するため、たとえ
スイッチのボタンが再び押されても割当てられ九ボタン
のランプは照明され次状態全維持する。これは、−たん
割当て状態に入りしかもスイッチ・ボタンの位置の関数
でなけり、げ、ボタン内のランプが独立回路によシ駆動
される几めである。
割当てから次の割当てへの状態の変化のためのものであ
る。特定のアクセス・ステーションに割当てられた駆動
部とチャンネルは、ＥＮＴＢ几キーハキ−げられた時、
「次の」割当ての関係に従って入ったリフイアされたり
する。割当てが変化すると、弱い照明レベルにあつ九キ
ーが全照度に切換られる、前の全照度のキーは入れられ
た新らしい割当ての部分でなければ消される。このよう
に、割当てに−たん入ると、現在の割当てがＥＮＴＥ几
キーが再び押される迄その作用を維持するため、たとえ
スイッチのボタンが再び押されても割当てられ九ボタン
のランプは照明され次状態全維持する。これは、−たん
割当て状態に入りしかもスイッチ・ボタンの位置の関数
でなけり、げ、ボタン内のランプが独立回路によシ駆動
される几めである。
もしアクセス・ステーションに対するチャンネルの割当
てを除きたい場合は、ボタン全押下ばてこれにより適癌
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチを開始し、又新らしいアクセス・ステーシ
ョン割当てに対してはＥＮＴＥＲボタンを押下げる事が
必要でおる。
てを除きたい場合は、ボタン全押下ばてこれにより適癌
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチを開始し、又新らしいアクセス・ステーシ
ョン割当てに対してはＥＮＴＥＲボタンを押下げる事が
必要でおる。
アクセス割当てパネル１４０け、第６１図に示す如く水
平の３列が再生チャンネルＡ、 ＢおよびＣを示すよう
に配置されたキーボードを有する。チャンネルＡは、押
しボタンの最上段として示され、３つのディスク駆動部
ボタン（ＡＩ、２および３）、１つのＩＡ８ （内部ア
クセス・ステーション）押しボタン、および７つの几Ａ
ｓ （リモート・アクセス・ステーション）押しボタン
（Ａ１乃至７）を含んでいる。１つのアクセス・ステー
ションへの割当てを行う次めＫＦｉ、オペレータは、適
当なアクセス・ステーション押しボタンと共にそのアク
セス・ステーション九割当てられるチャンネルに対応す
る列に該アクセス・ステーションに割当てたいと考える
駆動部に対する押しボタンを押し、次ＫＥＮＴｇ几キー
を押して奇行われた割当てｔ−実行する。例えば、もし
オペレータがニュース放送中の装置の使用を望みかつ駆
動部１および２に位置されるディスク・バックから記録
されたビデオを得る必要があり、又オペレータがリモー
ト・アクセス・ステーション４２（ＦＬλ８２）に位置
するならば、第一にチャンネル人に対応する全て最上段
にあるＦＬＡ８２ボタンと共に駆動部１と駆動部２ボタ
ンを押下げる事によりオペレータが駆動部１と２の排他
的使用を確保する恵め割当てが行え、この時ＥＮＴＥＲ
キーを押下げ、これ等５つの駆動部１、駆動部２．ＲＡ
Ｓ２のボタンは全照度で照明され、割当てが行われる。
平の３列が再生チャンネルＡ、 ＢおよびＣを示すよう
に配置されたキーボードを有する。チャンネルＡは、押
しボタンの最上段として示され、３つのディスク駆動部
ボタン（ＡＩ、２および３）、１つのＩＡ８ （内部ア
クセス・ステーション）押しボタン、および７つの几Ａ
ｓ （リモート・アクセス・ステーション）押しボタン
（Ａ１乃至７）を含んでいる。１つのアクセス・ステー
ションへの割当てを行う次めＫＦｉ、オペレータは、適
当なアクセス・ステーション押しボタンと共にそのアク
セス・ステーション九割当てられるチャンネルに対応す
る列に該アクセス・ステーションに割当てたいと考える
駆動部に対する押しボタンを押し、次ＫＥＮＴｇ几キー
を押して奇行われた割当てｔ−実行する。例えば、もし
オペレータがニュース放送中の装置の使用を望みかつ駆
動部１および２に位置されるディスク・バックから記録
されたビデオを得る必要があり、又オペレータがリモー
ト・アクセス・ステーション４２（ＦＬλ８２）に位置
するならば、第一にチャンネル人に対応する全て最上段
にあるＦＬＡ８２ボタンと共に駆動部１と駆動部２ボタ
ンを押下げる事によりオペレータが駆動部１と２の排他
的使用を確保する恵め割当てが行え、この時ＥＮＴＥＲ
キーを押下げ、これ等５つの駆動部１、駆動部２．ＲＡ
Ｓ２のボタンは全照度で照明され、割当てが行われる。
この構成によって、他のアクセス・ステーションにおけ
る他のオペレータは駆動部１と２およびチャンネルＡの
使用ができず、アクセス・ステーション４２のみがこれ
等の駆動部と使用チャンネルＡからビデオ情報を選択で
きる。ＲＡ８２は、もし他のチャンネル列よび駆動部が
他のアクセス・ステーションに割当てられなければ、こ
れ等を依然として使用できる。他のリモート・アクセス
・ステーション又は内部のアクセス・ステーションにお
ける人員は他の作業活動の実施のため駆動部Ａ５および
チャンネルＢとＣを使用できる。
る他のオペレータは駆動部１と２およびチャンネルＡの
使用ができず、アクセス・ステーション４２のみがこれ
等の駆動部と使用チャンネルＡからビデオ情報を選択で
きる。ＲＡ８２は、もし他のチャンネル列よび駆動部が
他のアクセス・ステーションに割当てられなければ、こ
れ等を依然として使用できる。他のリモート・アクセス
・ステーション又は内部のアクセス・ステーションにお
ける人員は他の作業活動の実施のため駆動部Ａ５および
チャンネルＢとＣを使用できる。
コンピュータと関連する制御プログラムは、１つのリモ
ート・アクセス・ステーションのみが特定チャンネルを
割当る事ができると言う規則金倉むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
Ｆｉ２つ又は多くの使用が生じないようにする事である
ため、この事は、１つのアクセス・ステーションに４る
オペレータが他のアクセス・ステーションにおける別の
オペレータにより影響されるチャンネルに対してオペレ
ータの制御全受けない事を保証する。然し、１つのアク
セス・ステーションがこれに割当てられ九１つ以上の再
生チャンネルを有する番ヲ許容される。これは、装置か
らのスチルの同時の使用を必要とする他の操作と同様に
放送において一般的であるように装置からのブリビュー
／オン・エア操作を許容する。別の規則は、スチルが異
なるディスクパックに位置し得るかあるいは１つのディ
スク・パックに対する望互しい最大限６４金越えるシー
ケンスがちるプログラムに対して必要とされ、これは１
つ以上のディスク・パック従って１つ以上のディスク駆
動部の使用を必要とする事になるため、１つ以上のディ
スク駆動部が特定のチャンネルを経であるアクセス・ス
テーションに割当てる事を許容する。別の規則は、特定
のチャンネルを制御するアクセス・ステーションがこれ
により競合する要求を生成できると言う理由から、特定
の駆動部が２つ以上のチャンネルに割当てられる事を禁
止する。このように、１つ、２つ、又は３つの駆動部が
特定のチャンネルを経であるアクセス・ステーションに
割当てる事ができるが、各駆動部は一時に１つのチャン
ネルのみを経てアクセス・ステーションに割当てる事が
できる。もしオペレータがアクセス割当てパネルの、例
えばチャンネル八に対して駆動部１ボタンと同様にチャ
ンネルＢに対して駆動部１ボタンを押す事により、−時
に１つ以上のチャンネルを経ておる駆動部を割当てられ
るならば、ＩＬＬＥＧＡＬランプが直ちに照明される。
ート・アクセス・ステーションのみが特定チャンネルを
割当る事ができると言う規則金倉むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
Ｆｉ２つ又は多くの使用が生じないようにする事である
ため、この事は、１つのアクセス・ステーションに４る
オペレータが他のアクセス・ステーションにおける別の
オペレータにより影響されるチャンネルに対してオペレ
ータの制御全受けない事を保証する。然し、１つのアク
セス・ステーションがこれに割当てられ九１つ以上の再
生チャンネルを有する番ヲ許容される。これは、装置か
らのスチルの同時の使用を必要とする他の操作と同様に
放送において一般的であるように装置からのブリビュー
／オン・エア操作を許容する。別の規則は、スチルが異
なるディスクパックに位置し得るかあるいは１つのディ
スク・パックに対する望互しい最大限６４金越えるシー
ケンスがちるプログラムに対して必要とされ、これは１
つ以上のディスク・パック従って１つ以上のディスク駆
動部の使用を必要とする事になるため、１つ以上のディ
スク駆動部が特定のチャンネルを経であるアクセス・ス
テーションに割当てる事を許容する。別の規則は、特定
のチャンネルを制御するアクセス・ステーションがこれ
により競合する要求を生成できると言う理由から、特定
の駆動部が２つ以上のチャンネルに割当てられる事を禁
止する。このように、１つ、２つ、又は３つの駆動部が
特定のチャンネルを経であるアクセス・ステーションに
割当てる事ができるが、各駆動部は一時に１つのチャン
ネルのみを経てアクセス・ステーションに割当てる事が
できる。もしオペレータがアクセス割当てパネルの、例
えばチャンネル八に対して駆動部１ボタンと同様にチャ
ンネルＢに対して駆動部１ボタンを押す事により、−時
に１つ以上のチャンネルを経ておる駆動部を割当てられ
るならば、ＩＬＬＥＧＡＬランプが直ちに照明される。
同様に、もし１つ以上のアクセス・ステーションが特定
のチャンネルに対して割当てられるならば、ＩＬＬＥＧ
ＡＬランプも又照明される。
のチャンネルに対して割当てられるならば、ＩＬＬＥＧ
ＡＬランプも又照明される。
多重割当てに利用できるディスク駆動部およびチャンネ
ルがあるものとすれば、この多重割当てを同時に行う事
ができる。ディスク駆動部１と２およびリモート・アク
セス・ステーションＡ２のチャンネル人を経ての割当て
に関する前の事例においては、チャンネルＢ又はＣのい
ずれかに対する別の割当ては、駆動部屋３および同じ又
は別のアクセス・ステーション、例えば内部アクセス・
ステーションの如きにより行う事もできる。この条件〈
おいては、同時に作用的に２つの別個の割当てがあり得
る。又、作用上は両方の割当てを用いても別のリモート
・アクセス・ステーションにある別のオペレータにより
使用可能な駆動部がない事も判ろう。
ルがあるものとすれば、この多重割当てを同時に行う事
ができる。ディスク駆動部１と２およびリモート・アク
セス・ステーションＡ２のチャンネル人を経ての割当て
に関する前の事例においては、チャンネルＢ又はＣのい
ずれかに対する別の割当ては、駆動部屋３および同じ又
は別のアクセス・ステーション、例えば内部アクセス・
ステーションの如きにより行う事もできる。この条件〈
おいては、同時に作用的に２つの別個の割当てがあり得
る。又、作用上は両方の割当てを用いても別のリモート
・アクセス・ステーションにある別のオペレータにより
使用可能な駆動部がない事も判ろう。
アクセス割当てパネル１４０と関連する回路および第６
２人図、第６２Ｂ図、および第６２Ｃ図において、再生
チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセス・ス
テーションと共に各駆動部に対するスイッチが示されて
いる。特に第６２人図および第６２Ｂ図において、チャ
ンネルＢに関連する３つの駆動スイッチ２２１１および
チャンネルＣに関連する５つの駆動スイッチ２２１２と
共に、チャンネル人に関連する３つの駆動割当て押しボ
タン・スイッチ２２１０が示される。同様に、チャンネ
ルＡＶｉチャンネル人に対する８つのアクセス・ステー
ション・スイッチ２２１３を有し、チャンネルＢとＣは
それぞれ同様なスイッチ２２１４と２２１５を有する。
２人図、第６２Ｂ図、および第６２Ｃ図において、再生
チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセス・ス
テーションと共に各駆動部に対するスイッチが示されて
いる。特に第６２人図および第６２Ｂ図において、チャ
ンネルＢに関連する３つの駆動スイッチ２２１１および
チャンネルＣに関連する５つの駆動スイッチ２２１２と
共に、チャンネル人に関連する３つの駆動割当て押しボ
タン・スイッチ２２１０が示される。同様に、チャンネ
ルＡＶｉチャンネル人に対する８つのアクセス・ステー
ション・スイッチ２２１３を有し、チャンネルＢとＣは
それぞれ同様なスイッチ２２１４と２２１５を有する。
スイッチ２２１３．２２１４および２２１５はそれぞれ
回線２２１９゜２２２０および２２２１ ｔ−介して優
先順位エンコーダ２２１６．２２１７および２２１８に
接続され、各優先順位エンコーダは、切換えられるリモ
ート・アクセス・ステーション又ハ内部アクセス・ステ
ーションを識別する４ビツトの２進出力を与える。エン
コーダからの出力は、駆動スイッチからの回線と同様に
各々のチャンネルＡ、 Ｂ、 Ｃに対する多数のＮＡＮ
Ｄゲート２２２２．２２２３．２２２４の１入力端にそ
れぞれ延在し、ＮＡＮＤゲートの出力側は回線２２２６
を経てＵＡＲＴ２２５０のトランスミッタ部分に延長し
、核ＵＡ几Ｔは回線２２２６上の並列情報を出力可ｉ％
１２２３１に与えられる直列情報に変換する。出力可＠
２２３１は、もし違法条件が前記の割当てパルスの１つ
に違反する割当て金行おうとする等により形成される場
合、ドライバ回路１１６２ａｉ介してＲ，’８インター
フェース１１５に情報が伝送されないようにする事がで
きるように、禁止回線２２５３を有するドライバ２２５
２迄延長している。
回線２２１９゜２２２０および２２２１ ｔ−介して優
先順位エンコーダ２２１６．２２１７および２２１８に
接続され、各優先順位エンコーダは、切換えられるリモ
ート・アクセス・ステーション又ハ内部アクセス・ステ
ーションを識別する４ビツトの２進出力を与える。エン
コーダからの出力は、駆動スイッチからの回線と同様に
各々のチャンネルＡ、 Ｂ、 Ｃに対する多数のＮＡＮ
Ｄゲート２２２２．２２２３．２２２４の１入力端にそ
れぞれ延在し、ＮＡＮＤゲートの出力側は回線２２２６
を経てＵＡＲＴ２２５０のトランスミッタ部分に延長し
、核ＵＡ几Ｔは回線２２２６上の並列情報を出力可ｉ％
１２２３１に与えられる直列情報に変換する。出力可＠
２２３１は、もし違法条件が前記の割当てパルスの１つ
に違反する割当て金行おうとする等により形成される場
合、ドライバ回路１１６２ａｉ介してＲ，’８インター
フェース１１５に情報が伝送されないようにする事がで
きるように、禁止回線２２５３を有するドライバ２２５
２迄延長している。
以下に述べるように、ゲート２２２２．２２２３又は２
２２４からの伝送のタイミングは他の入力により各種の
ＮＡＮＤゲートに与えられ、チャンネルＡ・Ｂ、Ｃのシ
ーケンスは、各チャンネルに対する割当てに関するデー
タをＵＡＲＴが順次伝送するように集流される。回線２
２３５上のノ・イな信号はＮＡＮＤゲート２２２２全可
能にするが、回線２２３６と２２３７上の信号はＮＡＮ
Ｄゲート２２２３と２２２４を可能にして以下に述べる
ように＠６２Ｃ図に示される回路でこれ等各回線全活動
化する。チャンネルからのデータが順次送出される間、
回線２２３６と２２３７はそれぞれＮＡＮＤゲート２２
２３ａと２２２４ａの両入力側に接続されて、チャンネ
ル人ではなくチャンネルＢ又はＣが伝送する事を指定す
るＵＡＲＴに信号を与える。チャンネル人の回線２２３
５はこのようなＮＡＮＤゲートグーたず、その逆の状態
がシーケンスの開始に関してＵＡＲＴに通知し、これに
よりコンピュータ制御システム９２のそれに対するアク
セス割当てパネル操作の同期を許容する。
２２４からの伝送のタイミングは他の入力により各種の
ＮＡＮＤゲートに与えられ、チャンネルＡ・Ｂ、Ｃのシ
ーケンスは、各チャンネルに対する割当てに関するデー
タをＵＡＲＴが順次伝送するように集流される。回線２
２３５上のノ・イな信号はＮＡＮＤゲート２２２２全可
能にするが、回線２２３６と２２３７上の信号はＮＡＮ
Ｄゲート２２２３と２２２４を可能にして以下に述べる
ように＠６２Ｃ図に示される回路でこれ等各回線全活動
化する。チャンネルからのデータが順次送出される間、
回線２２３６と２２３７はそれぞれＮＡＮＤゲート２２
２３ａと２２２４ａの両入力側に接続されて、チャンネ
ル人ではなくチャンネルＢ又はＣが伝送する事を指定す
るＵＡＲＴに信号を与える。チャンネル人の回線２２３
５はこのようなＮＡＮＤゲートグーたず、その逆の状態
がシーケンスの開始に関してＵＡＲＴに通知し、これに
よりコンピュータ制御システム９２のそれに対するアク
セス割当てパネル操作の同期を許容する。
視覚的な違法の表示を生成するため、ＩＬＬＥＧＡＬラ
ンプ２２４０が設けられて、多くの入力口ｌｓヲ有する
ＮＯＲゲーグー２２４５の出力に結合されるインバータ
２２４２および回線２２３３を介してランプ・ドライバ
２２４１により駆動され、前記入力回線のいずれかは活
動状態にあればＩＬＬＥＧＡＬランプを照明させる。Ｉ
ＬＬＥＧＡＬランプ２２４ｏが照明される時、禁止信号
も又ドライバ２２３２並ひにランプ・ドライバ２２４１
迄延在する回線２２３３に生じる。
ンプ２２４０が設けられて、多くの入力口ｌｓヲ有する
ＮＯＲゲーグー２２４５の出力に結合されるインバータ
２２４２および回線２２３３を介してランプ・ドライバ
２２４１により駆動され、前記入力回線のいずれかは活
動状態にあればＩＬＬＥＧＡＬランプを照明させる。Ｉ
ＬＬＥＧＡＬランプ２２４ｏが照明される時、禁止信号
も又ドライバ２２３２並ひにランプ・ドライバ２２４１
迄延在する回線２２３３に生じる。
ＮＯＲゲーグー２２４５への入力回線は、例えば、１つ
以上のチャンネルに対して特定の駆動部の押しボタン・
スイッチを押す事により生じる違法条件全検出する回路
と関連する回線により提供される。
以上のチャンネルに対して特定の駆動部の押しボタン・
スイッチを押す事により生じる違法条件全検出する回路
と関連する回線により提供される。
入力回線２２４５． ２２４６および２２４７は、１つ
以上のチャンネルに対して特定の駆動部が選択されたか
どうかを表示するマジョリテイ・グー）２２４８゜２２
４９および２２５０からそれぞれ入る。例えば、マジョ
リテイ・ゲート２２４８は各チャンネルと関連する遥５
駆動押しボタンスイッチから始まる３つの入力線を有す
る。もし屋３駆動スイッチの１つ以上が閉路されると、
マジョリテイ・ゲート２２４８が回線２２４７上に低い
出力を与え、ＩＬＬＥＧＡＬランプを照明し、回線ドラ
イバ２２３２１に禁止する。
以上のチャンネルに対して特定の駆動部が選択されたか
どうかを表示するマジョリテイ・グー）２２４８゜２２
４９および２２５０からそれぞれ入る。例えば、マジョ
リテイ・ゲート２２４８は各チャンネルと関連する遥５
駆動押しボタンスイッチから始まる３つの入力線を有す
る。もし屋３駆動スイッチの１つ以上が閉路されると、
マジョリテイ・ゲート２２４８が回線２２４７上に低い
出力を与え、ＩＬＬＥＧＡＬランプを照明し、回線ドラ
イバ２２３２１に禁止する。
同様に、マジョリテイ・ゲート２２４９は駆動部屋２に
対する各チャンネルと関連するスイッチに指令され、マ
ジョリテイ・ゲート２２５０は各チャンネルと関連する
駆動部屋１スイッチからの入力回線を有する。Ｎｏ几ゲ
グー ２２４５に対する他の入力線、即ち回線２２５５
．２２５４および２２５５はそれぞれコンパレータ２２
５６．２２５７および２２５８から始まり、このコンパ
レータはその正入力を全体的に２２６０で示される抵抗
回路網を経て接続させ、この回路網は図示の如く回線２
２１９．２２２０および２２２１ ｉ経てリモート・ス
テーションに対する各押しボタン・スイッチと接続され
、その結果もし１つのチャンネルに対して１つ以上のリ
モート・ステーションが閉路されると、閾値電圧が抵抗
回路Ｎ４を経て生成され、その結果前記抵抗回路網と接
続されるコンパレータがＮＯ几ゲート２２４５ｆ満たし
てＩＬＬＥＧＡＬランプを照明させ回線ドライバ２２５
２ ｔ−禁止させる出力信号を生じる。
対する各チャンネルと関連するスイッチに指令され、マ
ジョリテイ・ゲート２２５０は各チャンネルと関連する
駆動部屋１スイッチからの入力回線を有する。Ｎｏ几ゲ
グー ２２４５に対する他の入力線、即ち回線２２５５
．２２５４および２２５５はそれぞれコンパレータ２２
５６．２２５７および２２５８から始まり、このコンパ
レータはその正入力を全体的に２２６０で示される抵抗
回路網を経て接続させ、この回路網は図示の如く回線２
２１９．２２２０および２２２１ ｉ経てリモート・ス
テーションに対する各押しボタン・スイッチと接続され
、その結果もし１つのチャンネルに対して１つ以上のリ
モート・ステーションが閉路されると、閾値電圧が抵抗
回路Ｎ４を経て生成され、その結果前記抵抗回路網と接
続されるコンパレータがＮＯ几ゲート２２４５ｆ満たし
てＩＬＬＥＧＡＬランプを照明させ回線ドライバ２２５
２ ｔ−禁止させる出力信号を生じる。
押しボタン・スイッチ自体と関連するランプの点灯に関
し、チャンネル人スイッチ２２１３に関して、該スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回路２２１９も又多数の負のＡＮＤゲーグー２６１０
１人力迄延仕し、前記ＡＮＤゲートは、チョップされた
ＤＣ信号を生じて全照度の照明より弱い即ち少い照明を
与えるのに十分低いデユーティ・サイクルで閉路される
押しボタン・スイッチと関連するランプを駆動する発振
器に接続される回線２２６２により別の入力が供給され
る。ＡＮＤゲート２２６１の出力は、スイッチと関連す
るランプを駆動する多数のＯＲ＋ゲート２２６５の１入
力端に接続されている。ＯＲ，グー） ２２６５の他の
入力は、第６２Ｃ図において始まりその各々が割当てが
行われている時全照度でランプを駆動する電圧を与える
全体的に２２６４．２２８１で示される回線にエリ与え
られる。
し、チャンネル人スイッチ２２１３に関して、該スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回路２２１９も又多数の負のＡＮＤゲーグー２６１０
１人力迄延仕し、前記ＡＮＤゲートは、チョップされた
ＤＣ信号を生じて全照度の照明より弱い即ち少い照明を
与えるのに十分低いデユーティ・サイクルで閉路される
押しボタン・スイッチと関連するランプを駆動する発振
器に接続される回線２２６２により別の入力が供給され
る。ＡＮＤゲート２２６１の出力は、スイッチと関連す
るランプを駆動する多数のＯＲ＋ゲート２２６５の１入
力端に接続されている。ＯＲ，グー） ２２６５の他の
入力は、第６２Ｃ図において始まりその各々が割当てが
行われている時全照度でランプを駆動する電圧を与える
全体的に２２６４．２２８１で示される回線にエリ与え
られる。
＠６２Ｃ図にお贋で、ＰＬＡＳインターフェース１１５
を介してＣＰＵ １０６からの並列データは、ＵＡ几Ｔ
２２３０のレシーバ部分の直列入力回線２２７０に与え
られる回線１２７０ａｔ−経て与えられる。回線２２７
１に生じる並列データは、回路２２７２にょυ反転即ち
バッファされ、それぞれチャンネルＡ。
を介してＣＰＵ １０６からの並列データは、ＵＡ几Ｔ
２２３０のレシーバ部分の直列入力回線２２７０に与え
られる回線１２７０ａｔ−経て与えられる。回線２２７
１に生じる並列データは、回路２２７２にょυ反転即ち
バッファされ、それぞれチャンネルＡ。
ＢおよびＣと関連する３つの８ビツト・ラッチ２２７４
、 ２２７５および２２７６に対して回線２２７３を介
して与えられる。回線２２７３上のデータは、行われた
割当てに従って全照度で押しボタン・ランプを照明させ
る次めの指令である。これ等の指令は、それに従って可
能状態にさせられた回線２２７８、２２７？又は２２８
０が活動状態となるラッチの１つにラッチされる。もし
このデータがラッチの１つ、例えばラッチ２２７４にラ
ッチされれば、アドレス駆動のための５回線と２進数か
ら１０進数へのコンバータ２２８５により復号される２
連符号化情報の４回線を含む出力回線２２８１に生じる
。
、 ２２７５および２２７６に対して回線２２７３を介
して与えられる。回線２２７３上のデータは、行われた
割当てに従って全照度で押しボタン・ランプを照明させ
る次めの指令である。これ等の指令は、それに従って可
能状態にさせられた回線２２７８、２２７？又は２２８
０が活動状態となるラッチの１つにラッチされる。もし
このデータがラッチの１つ、例えばラッチ２２７４にラ
ッチされれば、アドレス駆動のための５回線と２進数か
ら１０進数へのコンバータ２２８５により復号される２
連符号化情報の４回線を含む出力回線２２８１に生じる
。
ランチ２２７４からの５回＠８Ｄ１．ＳＤ２．ＳＤ５お
よびコンバータ２２８５からの８回線２２６４は、入れ
られる割当てに従って押しボタン・ランプの全照度の照
明を生じるための第６２Ａ図に示された負のＯＲ，グー
） ２２６２の選択されたものにラッチされた電圧レベ
ルを与える。
よびコンバータ２２８５からの８回線２２６４は、入れ
られる割当てに従って押しボタン・ランプの全照度の照
明を生じるための第６２Ａ図に示された負のＯＲ，グー
） ２２６２の選択されたものにラッチされた電圧レベ
ルを与える。
ラツｆ２２７５． ２２７６及び変換器２２８３ａ 、
２２８３ｂは同様に動作し、チャンネルＢ及びＣ用の
スイッチと連動する負ＯＲゲートの内選択されたものに
電圧レベルを供給する。
２２８３ｂは同様に動作し、チャンネルＢ及びＣ用の
スイッチと連動する負ＯＲゲートの内選択されたものに
電圧レベルを供給する。
次に第６２Ｃ図に示された回路の下部に関して、ＥＮＴ
ＥＲ押しボタン２２８４は回線２２８５を介してＵＡＲ
Ｔ ２２３０並びにシフト・レジスタ２２８７とワン・
ショット２２８８迄延在するインバータ２２８６に接続
される。Ｕ ＡＲＴに対する信号は、そのマスター・リ
セットを生じ、ＥＮＴＥＲスイッチがこれを解放する事
により開路される迄前記状態に保持される。ＥＮＴＥＲ
押しボタンが放されると、ワン・ショット２２８８がト
リガーされ、出力回＠２２９０はシフト・レジスタにロ
ード・パルスを与え、このシフト・レジスタはこれを初
期設定してチャンネルＡに対する高いレベルに出力回線
２２５５′１にセットするが、回線２２５６と２２３７
上のチャンネルＢとＣＫ対する出力回線は最初低いレベ
ルに１：）る。
ＥＲ押しボタン２２８４は回線２２８５を介してＵＡＲ
Ｔ ２２３０並びにシフト・レジスタ２２８７とワン・
ショット２２８８迄延在するインバータ２２８６に接続
される。Ｕ ＡＲＴに対する信号は、そのマスター・リ
セットを生じ、ＥＮＴＥＲスイッチがこれを解放する事
により開路される迄前記状態に保持される。ＥＮＴＥＲ
押しボタンが放されると、ワン・ショット２２８８がト
リガーされ、出力回＠２２９０はシフト・レジスタにロ
ード・パルスを与え、このシフト・レジスタはこれを初
期設定してチャンネルＡに対する高いレベルに出力回線
２２５５′１にセットするが、回線２２５６と２２３７
上のチャンネルＢとＣＫ対する出力回線は最初低いレベ
ルに１：）る。
シフト・レジスタ２２８７が回線２２９６上の信号によ
りクロックされる時、高い信号が５本の出力回線上に生
じ、その結果ＵＡＲＴが各チャンネルに関してＣＰＵ１
０６と順次連絡できる。シフト・レジスタは、インバー
タ２２９４と回線２２９５を経てワン・ショット２２９
３迄延在する回線２２９２上に出力を有する。鳴しシフ
ト・レジスタ２２８７が回線２２９５を介して回線２２
９２上にパルスを与えなければ、ワン・ショク） ２２
８８はそのパルスの後縁部でワン・ショット２２９３’
ｉ トリガーしてＵＡＲＴに対する出力回線２２９８上
にパルスを与え、ＵＡＲＴにＵＡＲＴ ）ランスミッタ
・バッファをロードするよう通知する。
りクロックされる時、高い信号が５本の出力回線上に生
じ、その結果ＵＡＲＴが各チャンネルに関してＣＰＵ１
０６と順次連絡できる。シフト・レジスタは、インバー
タ２２９４と回線２２９５を経てワン・ショット２２９
３迄延在する回線２２９２上に出力を有する。鳴しシフ
ト・レジスタ２２８７が回線２２９５を介して回線２２
９２上にパルスを与えなければ、ワン・ショク） ２２
８８はそのパルスの後縁部でワン・ショット２２９３’
ｉ トリガーしてＵＡＲＴに対する出力回線２２９８上
にパルスを与え、ＵＡＲＴにＵＡＲＴ ）ランスミッタ
・バッファをロードするよう通知する。
チャンネル人からの情報がＣＰＵ １０６に送られる時
、゛ワン・ショット２２８８ Ｆｉシフト・レジスタ２
２８７を初期設定し、回、ｌｊｊ ２２３５上のハイの
レベルはチャンネル人に対するゲート２２２２ （第６
２Ａ図）を可能の状態にさせ、情報はＵＡＲＴ２２５０
のトランスミッタ部分を経てＲＡＳインターフェース１
１５迄延長延長回Ｍ１１６２ｉ″に介してＣＰＵ １０
６に送られる。次いでＣＰＵ ｉ Ｏ６は、チャンネル
人と関連する押下げられた押しボタンを完全に照明する
ために情報を回線１２７０ａ （第６２Ｃ図〕を介して
逆方向に送る。情報はＵＡＲＴ ２２５０のレシーバ部
分圧より受取られ、チャンネル人の８ビツトのランチ２
２７４に与えられるが、これはシフト・レジスタの回＠
２２３５が必要に応じてチャンネル人のラッチを可能に
する。これは、その出力側として可能回Ｉｆｓ２２７８
？有するＡＮＤグー） ２５００の１入力端を満たす回
、ｉｌ ２２５５により行われる。ＣＰＵが情報をＵＡ
ＲＴに対して逆方向に送つ九時、ＵＡＲＴはデータ利用
可能フラッグを生成し、ｔＪＡＵＡＲＴビット文字を受
取った事およびラッチ２２７４゜２２７５および２２７
６にロードするために並列出力回線２２７１上におく用
意がある事を表示する。データ利用可能信号はワン・シ
ョット２３０２’＆）リガーする回線２５Ｇ１上に存在
し、インバータ２３０４および回線２５０５を介してＡ
ＮＤゲート２３００迄延長延長出力回線２５０３上に信
号音生じる。これは、８ビツト文字を受取る念めにラッ
チ２２７４を可能にするＡＮＤゲート２３００に可能状
態にする。回線２３０３上の信号も又、シフト・レジス
タ２２８７に与えられ、シフト・レジスタをクロックし
てチャンネルＢ情報を先廻りさせる。ワン・ショット２
５０２の出力回線２５０３も又、ＵＡ几ＴＫ対してデー
タ使用可能リセット・フラッグを与える出力回線２３０
８ ｉ有する別のワン・ショット２５０７ニ接続されて
いる。ワン・ショット２５０７も又、出力回１ｆｓ２３
１２ｉワン・ショット２２９３迄延長させるゲート２３
１１迄延在し、ＵＡＲＴに別の文字をトランスミッタ・
バッファにロードするよう指令する九めのワン・ショッ
ト２２９３ ’ｉ ）リガーする出力回線２３０９を有
する。このように、ＥＮＴＥＲキー２２８４は最初に操
作シーケンスを開始し、ワン・ショット２２８８はシフ
ト・レジスタ全初期設定し、チャンネル人のデータ伝送
に対してロード・バッファのワン・ショット２２９５ｉ
トリガーするが、操作シーケンスが−たん開始される
と、回路は他のチャンネルＢと（４−経て自動的に順序
付けを行う。ワン・ショク） ２３０２の入力側のデー
タ利用可能フラッグの存在が回＠２５０５上にイδ号金
生じ、この回線がシフト・レジスタを前進させ、又適当
なＡＮＤゲート、例えばチャンネル人に対するＡＮＤゲ
ーグー２３００ ｔ−可能の状態にさせて選択的にラッ
チ２２７４．２２７５および２２７６ ｔ−ロードする
作用を有する。このように、入る割当ての状態に関する
情報ＣＰＵ １０６に連絡され、プログラムされたＣＰ
Ｕは前述の規則を実施し、割当てられ九ディスク装置お
よびチャンネルの操作における割当てられないアクセス
・ステーションによる妨害を阻止する。点灯されたラン
プは、もしＥＮＴＨ几バーが押されると作用させられる
次の割当てと同様、作用状態にある現行の割当ての表示
をオペレータに与える。
、゛ワン・ショット２２８８ Ｆｉシフト・レジスタ２
２８７を初期設定し、回、ｌｊｊ ２２３５上のハイの
レベルはチャンネル人に対するゲート２２２２ （第６
２Ａ図）を可能の状態にさせ、情報はＵＡＲＴ２２５０
のトランスミッタ部分を経てＲＡＳインターフェース１
１５迄延長延長回Ｍ１１６２ｉ″に介してＣＰＵ １０
６に送られる。次いでＣＰＵ ｉ Ｏ６は、チャンネル
人と関連する押下げられた押しボタンを完全に照明する
ために情報を回線１２７０ａ （第６２Ｃ図〕を介して
逆方向に送る。情報はＵＡＲＴ ２２５０のレシーバ部
分圧より受取られ、チャンネル人の８ビツトのランチ２
２７４に与えられるが、これはシフト・レジスタの回＠
２２３５が必要に応じてチャンネル人のラッチを可能に
する。これは、その出力側として可能回Ｉｆｓ２２７８
？有するＡＮＤグー） ２５００の１入力端を満たす回
、ｉｌ ２２５５により行われる。ＣＰＵが情報をＵＡ
ＲＴに対して逆方向に送つ九時、ＵＡＲＴはデータ利用
可能フラッグを生成し、ｔＪＡＵＡＲＴビット文字を受
取った事およびラッチ２２７４゜２２７５および２２７
６にロードするために並列出力回線２２７１上におく用
意がある事を表示する。データ利用可能信号はワン・シ
ョット２３０２’＆）リガーする回線２５Ｇ１上に存在
し、インバータ２３０４および回線２５０５を介してＡ
ＮＤゲート２３００迄延長延長出力回線２５０３上に信
号音生じる。これは、８ビツト文字を受取る念めにラッ
チ２２７４を可能にするＡＮＤゲート２３００に可能状
態にする。回線２３０３上の信号も又、シフト・レジス
タ２２８７に与えられ、シフト・レジスタをクロックし
てチャンネルＢ情報を先廻りさせる。ワン・ショット２
５０２の出力回線２５０３も又、ＵＡ几ＴＫ対してデー
タ使用可能リセット・フラッグを与える出力回線２３０
８ ｉ有する別のワン・ショット２５０７ニ接続されて
いる。ワン・ショット２５０７も又、出力回１ｆｓ２３
１２ｉワン・ショット２２９３迄延長させるゲート２３
１１迄延在し、ＵＡＲＴに別の文字をトランスミッタ・
バッファにロードするよう指令する九めのワン・ショッ
ト２２９３ ’ｉ ）リガーする出力回線２３０９を有
する。このように、ＥＮＴＥＲキー２２８４は最初に操
作シーケンスを開始し、ワン・ショット２２８８はシフ
ト・レジスタ全初期設定し、チャンネル人のデータ伝送
に対してロード・バッファのワン・ショット２２９５ｉ
トリガーするが、操作シーケンスが−たん開始される
と、回路は他のチャンネルＢと（４−経て自動的に順序
付けを行う。ワン・ショク） ２３０２の入力側のデー
タ利用可能フラッグの存在が回＠２５０５上にイδ号金
生じ、この回線がシフト・レジスタを前進させ、又適当
なＡＮＤゲート、例えばチャンネル人に対するＡＮＤゲ
ーグー２３００ ｔ−可能の状態にさせて選択的にラッ
チ２２７４．２２７５および２２７６ ｔ−ロードする
作用を有する。このように、入る割当ての状態に関する
情報ＣＰＵ １０６に連絡され、プログラムされたＣＰ
Ｕは前述の規則を実施し、割当てられ九ディスク装置お
よびチャンネルの操作における割当てられないアクセス
・ステーションによる妨害を阻止する。点灯されたラン
プは、もしＥＮＴＨ几バーが押されると作用させられる
次の割当てと同様、作用状態にある現行の割当ての表示
をオペレータに与える。
７ｇ６図のコンピュータ制御システムのブロック図に示
す如く、信号システム・インターフェース回路１１９＃
′ｉ第９Ａ図のブロック図に示される信号システムにＣ
ＰＵ１０６ｔ−インターフェースする。第９Ａ図のブロ
ック図で※印を付した入力は、信号システムのインター
フェース回路１１９１：介シてコンピュータ制御システ
ムにより与えられる指令を示す。信号システム・インタ
ーフェースの操作については、第３２Ａ図および第３２
Ｂ図の詳細な電気作用図に関して次に説明する。
す如く、信号システム・インターフェース回路１１９＃
′ｉ第９Ａ図のブロック図に示される信号システムにＣ
ＰＵ１０６ｔ−インターフェースする。第９Ａ図のブロ
ック図で※印を付した入力は、信号システムのインター
フェース回路１１９１：介シてコンピュータ制御システ
ムにより与えられる指令を示す。信号システム・インタ
ーフェースの操作については、第３２Ａ図および第３２
Ｂ図の詳細な電気作用図に関して次に説明する。
信号システム・インターフェースの目的は、コンピュー
タ制御システム９２の操作が本質的に非対様形態である
事全認識すれば、データをＣＰＵ１０６と信号システム
間に伝達する事である。情報又はデータはＣＰＵ １０
６から信号システムに伝送される時、ラッチにストロー
ブされて他のラッチに転送される。これ等の他のラッチ
は信号システム制御信号によりストローブされて、信号
システムのタイミングと同期されるように情報の信号シ
ステムに対する送出全同期する。データ又は情報が信号
システムからＣＰＵ １０６へ送出される時、入力回線
のゲートは情報をＣＰＵに伝送する九め制御信号を与え
るＣＰＵにより使用可能となる。
タ制御システム９２の操作が本質的に非対様形態である
事全認識すれば、データをＣＰＵ１０６と信号システム
間に伝達する事である。情報又はデータはＣＰＵ １０
６から信号システムに伝送される時、ラッチにストロー
ブされて他のラッチに転送される。これ等の他のラッチ
は信号システム制御信号によりストローブされて、信号
システムのタイミングと同期されるように情報の信号シ
ステムに対する送出全同期する。データ又は情報が信号
システムからＣＰＵ １０６へ送出される時、入力回線
のゲートは情報をＣＰＵに伝送する九め制御信号を与え
るＣＰＵにより使用可能となる。
信号システムに情報を伝送するため、アドレス兼データ
・バス１０５からのデータは回線１３５０と１５５１上
に生じる。回線１３５０上のデータは、分離されて２つ
の８ビツトのラッチ１３５２と１５５３に与えられる。
・バス１０５からのデータは回線１３５０と１５５１上
に生じる。回線１３５０上のデータは、分離されて２つ
の８ビツトのラッチ１３５２と１５５３に与えられる。
同様に、入力回線１３５１は２つの経路に分離され、入
力ラッチ１３５４および１３５５に接続される。入力ラ
ッチ１３５２および１３５４はラッチ１３５３および１
５５５の如く１対で操作する。
力ラッチ１３５４および１３５５に接続される。入力ラ
ッチ１３５２および１３５４はラッチ１３５３および１
５５５の如く１対で操作する。
データは、ＣＰＵインターフェース１０８により与えら
れ回線１３５７および１５６２に与えられる装置選択信
号により、ＣＰＵ１０６により与えられ回線１３６６に
与えられるバス・データ・アウト信号と共に対の入力ラ
ッチの１つにストローブされる。信号が回線１３５７．
と１３６６に生じる時、ＮＡＮＤゲート１３５９は満た
されてワン・ショク） １３６０をトリガーしてデータ
をラッチする九めラッチ１５５２と１ｓ５４に延在する
回路１３６１にパルスを生じる。
れ回線１３５７および１５６２に与えられる装置選択信
号により、ＣＰＵ１０６により与えられ回線１３６６に
与えられるバス・データ・アウト信号と共に対の入力ラ
ッチの１つにストローブされる。信号が回線１３５７．
と１３６６に生じる時、ＮＡＮＤゲート１３５９は満た
されてワン・ショク） １３６０をトリガーしてデータ
をラッチする九めラッチ１５５２と１ｓ５４に延在する
回路１３６１にパルスを生じる。
逆に、回線１５６２と１３６６に信号を生じる時、ＮＡ
ＮＤゲート１５６３が満され、別のワン・ショット１３
６４をトリガーして対のラッチ１３５３と１３５５を操
作する回線１５６５上に出力を生じる。このように、回
線１５５０と１３５１上のデータＦｉ１対のラッチの一
方又は他方にラッチされる。装置選択回線１５５７と１
５６２は、指令の状況および信号システム１１９のスト
ローブ出力が装置により行われる各機能に従って変化さ
せられる時は常にＣＰ０１０６により与えられるアドレ
ス信号に応答して、ＣＰＵインターフェース１０８によ
り活動化される。
ＮＤゲート１５６３が満され、別のワン・ショット１３
６４をトリガーして対のラッチ１３５３と１３５５を操
作する回線１５６５上に出力を生じる。このように、回
線１５５０と１３５１上のデータＦｉ１対のラッチの一
方又は他方にラッチされる。装置選択回線１５５７と１
５６２は、指令の状況および信号システム１１９のスト
ローブ出力が装置により行われる各機能に従って変化さ
せられる時は常にＣＰ０１０６により与えられるアドレ
ス信号に応答して、ＣＰＵインターフェース１０８によ
り活動化される。
データが対の入力ラッチの１つにラッチされた後、この
データは即時にその関連する出力回線１３６７、 １５
６８． １５６９および１３７（ＩＫある。別の組のラ
ッチ１３７１，１３７２． １５７５，１３７４゜は、
信号システムのビデオおよび基準入力回路９３人と９３
Ｂの５ｙｎｃ生成回路により生成され几ストローブ信号
により開始されるラッチ可能信号が受取られる時、それ
ぞれ回１Ｉ１１５６７乃至１５７ｏ上でデータを受取る
。ストローブ信号（時には■駆動信号とも呼ばれる）は
連続的に６０ Ｈｚパルスで生成され、ストローブφ２
信号はビデオ入力回路９３Ａにより与えられる。このた
め、ビデオ入力回路９３Ａ又は基準入力回路９３Ｂから
始まるストローブ回＠ １！５７６ 、！： １３７７
は、それぞれ＄５２８図に示される制御ワン・ショット
丁３７８と１５７９に結合される。ワン・ショット１３
７８は、回線１５７７上の基準入力回路９３Ｂによプ与
えられるストローフ◆１信号により制御され、ラッチ１
５７１と１３７５を可能にするため回線１５８０上に生
じるラッチ可能パルス信号を送信する。同様に、ワン・
ショット１３７９からの出力回線１３８１上に生じるパ
ルスハ、データが適正な信号システム・タイムにおいて
ラッチからの出力回線に利用可能となるように、ラッチ
１５７２と１３７４１−可能くする。ストローブ回線１
３７６と１５７７上に与えられるストロ−ブナ１信号又
はストローブφ２信号のいずれかは、ＦＦ１３７５．１
３８４．１３８５および１５８６全クロツクしてそのＤ
入力側の情報をラッチするＯＲゲート１３８３ｉｉＪ足
する。回線１５７６上のストローブφ２信号は、遅延回
路１３８７を通って、ＮＡＮＤゲー）グー３９１． １
３９２．１３９３および１５９４の１人力を与える回線
１５９０上に遅延ストローブを生じる。
データは即時にその関連する出力回線１３６７、 １５
６８． １５６９および１３７（ＩＫある。別の組のラ
ッチ１３７１，１３７２． １５７５，１３７４゜は、
信号システムのビデオおよび基準入力回路９３人と９３
Ｂの５ｙｎｃ生成回路により生成され几ストローブ信号
により開始されるラッチ可能信号が受取られる時、それ
ぞれ回１Ｉ１１５６７乃至１５７ｏ上でデータを受取る
。ストローブ信号（時には■駆動信号とも呼ばれる）は
連続的に６０ Ｈｚパルスで生成され、ストローブφ２
信号はビデオ入力回路９３Ａにより与えられる。このた
め、ビデオ入力回路９３Ａ又は基準入力回路９３Ｂから
始まるストローブ回＠ １！５７６ 、！： １３７７
は、それぞれ＄５２８図に示される制御ワン・ショット
丁３７８と１５７９に結合される。ワン・ショット１３
７８は、回線１５７７上の基準入力回路９３Ｂによプ与
えられるストローフ◆１信号により制御され、ラッチ１
５７１と１３７５を可能にするため回線１５８０上に生
じるラッチ可能パルス信号を送信する。同様に、ワン・
ショット１３７９からの出力回線１３８１上に生じるパ
ルスハ、データが適正な信号システム・タイムにおいて
ラッチからの出力回線に利用可能となるように、ラッチ
１５７２と１３７４１−可能くする。ストローブ回線１
３７６と１５７７上に与えられるストロ−ブナ１信号又
はストローブφ２信号のいずれかは、ＦＦ１３７５．１
３８４．１３８５および１５８６全クロツクしてそのＤ
入力側の情報をラッチするＯＲゲート１３８３ｉｉＪ足
する。回線１５７６上のストローブφ２信号は、遅延回
路１３８７を通って、ＮＡＮＤゲー）グー３９１． １
３９２．１３９３および１５９４の１人力を与える回線
１５９０上に遅延ストローブを生じる。
同様に、回線１５７７上のス）ｏ−ブナ１信号は、ＮＡ
ＮＤゲー）グー３９８． １３９９． １４００．１４
０１の１人力ヲ満足する回線１３９７上に遅延ストロー
ブを生じる遅延回路１３９６を通過する。ＮＡＮＤゲー
）グー３９２と１３９９は、ワン・ショット１３７９會
トリガーする回線１４０５上に出力を有するＯＲゲグー
１４０４に七の出力をゲートする。Ｆ Ｆ １３８４
は、ストローブ回線１３７６又は１３７７上でＯＲゲー
ト１３８３により受取られるいずれか一方のストローブ
信号によりクロックされる。然し、以降のＮＡＮＤゲー
）グー！５９２と１３９９は適正に選択された遅延スト
ローブでワン・ショット１３７９７ ）リガーするよう
作用するが、これはＮＡＮＤゲートの１つのみが回線１
４０５上の遅延ストローブをワン・ショットのトリガー
人力に送る之めＦＦ１３７５により可能にさせられるか
らである。ＮＡＮＤゲートが可能状態にさせられるのは
、ストローブ信号によりクロックされる時、ＦＦ１５ａ
４のＤ入力における論理的状態に依存する。この論理的
状態は、ＣＰＵからラッチ１５５５への制御信号入力に
より、又ＰＦ１５８４のＤ入力側に結合され九ラッチの
出力回線上に与えられるワン・ショット１３６４の操作
により決定される。このように、トリガーされ念ワン・
ショット１５７９は、ラッチ可能パルスを回線１３８１
上に与えて、適轟な信号システム・タイムにおいてラッ
チ１３５５および１３５５からラッチ１３７２および１
３７４の出力回線へ情報を転送する。
ＮＤゲー）グー３９８． １３９９． １４００．１４
０１の１人力ヲ満足する回線１３９７上に遅延ストロー
ブを生じる遅延回路１３９６を通過する。ＮＡＮＤゲー
）グー３９２と１３９９は、ワン・ショット１３７９會
トリガーする回線１４０５上に出力を有するＯＲゲグー
１４０４に七の出力をゲートする。Ｆ Ｆ １３８４
は、ストローブ回線１３７６又は１３７７上でＯＲゲー
ト１３８３により受取られるいずれか一方のストローブ
信号によりクロックされる。然し、以降のＮＡＮＤゲー
）グー！５９２と１３９９は適正に選択された遅延スト
ローブでワン・ショット１３７９７ ）リガーするよう
作用するが、これはＮＡＮＤゲートの１つのみが回線１
４０５上の遅延ストローブをワン・ショットのトリガー
人力に送る之めＦＦ１３７５により可能にさせられるか
らである。ＮＡＮＤゲートが可能状態にさせられるのは
、ストローブ信号によりクロックされる時、ＦＦ１５ａ
４のＤ入力における論理的状態に依存する。この論理的
状態は、ＣＰＵからラッチ１５５５への制御信号入力に
より、又ＰＦ１５８４のＤ入力側に結合され九ラッチの
出力回線上に与えられるワン・ショット１３６４の操作
により決定される。このように、トリガーされ念ワン・
ショット１５７９は、ラッチ可能パルスを回線１３８１
上に与えて、適轟な信号システム・タイムにおいてラッ
チ１３５５および１３５５からラッチ１３７２および１
３７４の出力回線へ情報を転送する。
回線１４０５上の０几ゲー） ｆ４Ｇ４の出力４又、エ
ンコーダ・ストローブ・パルスを与えるように用いられ
る。ＮＡＮＤゲー）グー！５９８と１３９１の出力側は
ＯＲ＋ゲート１４０３に接続されて、遅延ストローブの
受取りと同時に回線１４１０上に駆＠３ストローブ金生
じ、ＡＮＤゲート１４００と１３９５は・その出力音Ｏ
几グー） １４０６に接続させて遅延ストローヤンネル
に平均画像レベルを挿入するためのブランキング挿入兼
ビット・ミューティング回路１２７に与える。回線１４
０５に送信されたエンコーダ・ストローブは、エンコー
ダ・スイッチ１２６に送られ、エンコーダ・スイッチの
操作モード、即ちテスト、削除、転送又は記録の操作モ
ードのどれにあるかを選択の念めのストローブ・パルス
を与える。換言すれば、ストローブ信号が送られる時、
エンコーダ・スイッチの２本の入力回線４２２ （第１
５Ｃ図参照）上のレベルは、第１３Ｂ図の右方に示され
る真理値表に従って操作モードを決定する２ビツトの２
進ワードを与える。回線１４１９は３つの駆動の各々に
対する５ｙｎｃ選択信号を与え、回線１４２０は、チャ
ンネルがブラック・レベルに行くよう指令される真のタ
リー検査がエラー’ｔｆｆ示する場合に、ブラック・レ
ベル指令をブランキング挿入兼ビット・ミューティング
回路１２７に与える。
ンコーダ・ストローブ・パルスを与えるように用いられ
る。ＮＡＮＤゲー）グー！５９８と１３９１の出力側は
ＯＲ＋ゲート１４０３に接続されて、遅延ストローブの
受取りと同時に回線１４１０上に駆＠３ストローブ金生
じ、ＡＮＤゲート１４００と１３９５は・その出力音Ｏ
几グー） １４０６に接続させて遅延ストローヤンネル
に平均画像レベルを挿入するためのブランキング挿入兼
ビット・ミューティング回路１２７に与える。回線１４
０５に送信されたエンコーダ・ストローブは、エンコー
ダ・スイッチ１２６に送られ、エンコーダ・スイッチの
操作モード、即ちテスト、削除、転送又は記録の操作モ
ードのどれにあるかを選択の念めのストローブ・パルス
を与える。換言すれば、ストローブ信号が送られる時、
エンコーダ・スイッチの２本の入力回線４２２ （第１
５Ｃ図参照）上のレベルは、第１３Ｂ図の右方に示され
る真理値表に従って操作モードを決定する２ビツトの２
進ワードを与える。回線１４１９は３つの駆動の各々に
対する５ｙｎｃ選択信号を与え、回線１４２０は、チャ
ンネルがブラック・レベルに行くよう指令される真のタ
リー検査がエラー’ｔｆｆ示する場合に、ブラック・レ
ベル指令をブランキング挿入兼ビット・ミューティング
回路１２７に与える。
真のタリー検査エラーは、所要のトラック８号および再
生中ディスク・パックのデータ・トラック面からの番号
の不一致からＣＰＵ １０６により得られる。回線１４
２１は、通常の再生の間装置の彩度部分１０１の彩度イ
ンバータｔ−ＯＮにするが、ＥからＢ操作モードの間は
彩度インバータ？：、０ＦＦＫする指令を出すが、これ
は、ＥからＥ操作の間は、再生は処理されずかつテレビ
ジョン信号の完全４フレーム・シーケンスが存在するた
めどんな彩度反転も生じる必要がない丸めである。彩度
反転は、完全なカラー符号化シーケンスを与えるのに必
要とされるフィールド数よりも少く受取った信号から完
全なカラー符号化シーケンスが生じつつある時に必要と
なる。ＮＴＳＣテレビジョン基準においては４つのテレ
ビジョン・フィールドが必要とされ、ＰＡＬテレビジョ
ン基準においては８つのフィールドが必要となる。指定
された機能を持たない他の回線は使用されない。
生中ディスク・パックのデータ・トラック面からの番号
の不一致からＣＰＵ １０６により得られる。回線１４
２１は、通常の再生の間装置の彩度部分１０１の彩度イ
ンバータｔ−ＯＮにするが、ＥからＢ操作モードの間は
彩度インバータ？：、０ＦＦＫする指令を出すが、これ
は、ＥからＥ操作の間は、再生は処理されずかつテレビ
ジョン信号の完全４フレーム・シーケンスが存在するた
めどんな彩度反転も生じる必要がない丸めである。彩度
反転は、完全なカラー符号化シーケンスを与えるのに必
要とされるフィールド数よりも少く受取った信号から完
全なカラー符号化シーケンスが生じつつある時に必要と
なる。ＮＴＳＣテレビジョン基準においては４つのテレ
ビジョン・フィールドが必要とされ、ＰＡＬテレビジョ
ン基準においては８つのフィールドが必要となる。指定
された機能を持たない他の回線は使用されない。
情報又はデータが信号システムからＣＰＵに送られる時
、ＣＰＵインターフェース１０８は装置選択回線１５５
６ｔ−活動化スル。ＣＰＵ１０６ニヨリ回ｍ１３５８上
に与えられ九制御信号におけるバスデータの受取りと同
時に、ＮＡＮＤゲー）グー４１１は可能状態とされてＮ
ＡＮＤゲー）グー４１２の入力側の１つに可能ゲート信
号をおく。このように、回線１２２上で信号システムか
ら受取ったデータは、ＣＰＵ１０６に伝送するため直接
主バス１０５に転送される。
、ＣＰＵインターフェース１０８は装置選択回線１５５
６ｔ−活動化スル。ＣＰＵ１０６ニヨリ回ｍ１３５８上
に与えられ九制御信号におけるバスデータの受取りと同
時に、ＮＡＮＤゲー）グー４１１は可能状態とされてＮ
ＡＮＤゲー）グー４１２の入力側の１つに可能ゲート信
号をおく。このように、回線１２２上で信号システムか
ら受取ったデータは、ＣＰＵ１０６に伝送するため直接
主バス１０５に転送される。
第１データ・トラック・インターフェース第８図のブロ
ック図に示されるコンピュータ制御システムは、各種の
機能およびディスク・パックに記憶されたビデオ情報に
対するＣＰＵ１０６とデータ・トラックのディスク表面
間のインターフェース操作を行う几めに使用されるデー
タ・トラック・インターフェース１と２を含んでいる。
ック図に示されるコンピュータ制御システムは、各種の
機能およびディスク・パックに記憶されたビデオ情報に
対するＣＰＵ１０６とデータ・トラックのディスク表面
間のインターフェース操作を行う几めに使用されるデー
タ・トラック・インターフェース１と２を含んでいる。
データ・トラック・ディスク面は、各ディスク・パック
上の８１５本のトラックの各々に対するトラック識別番
号と共にパック識別番号を含んでいる。更に、データ・
トラックは、１つのトラックがビデオ情報の記録のため
に利用可能であるかどうか、又はこのトラックに記録さ
れたビデオ情報が保護されるべきかどうかを識別する。
上の８１５本のトラックの各々に対するトラック識別番
号と共にパック識別番号を含んでいる。更に、データ・
トラックは、１つのトラックがビデオ情報の記録のため
に利用可能であるかどうか、又はこのトラックに記録さ
れたビデオ情報が保護されるべきかどうかを識別する。
データ・トラックに含まれるパックおよびトラック情報
は、ヘッドが適正な位置に行つ九番を確認する次めヘッ
ド位置の変化に続いて真のタリー検査を行うために使用
される。データ・トラック面上に記録される情報が直列
形態であるため、データ・トラック・インターフェース
回路はこれ？、ＣＰＵ１０６との連絡のためアドレス兼
データ・バス１０５に生じ得る並列データに変換しなけ
ればならない。更に、データ・ラック面の情報は３ＳＣ
である通常の信号システム・データ＊’を用いて記録さ
れる。この率は、ＣＰＵＫより取扱はれるものよシも実
質的に高い。このように、データ・トラック・インター
フェース回路は、データがアドレス兼データ・バス１０
５上に現われる時、ＣＰＵの軍のクロックと共存できる
ように信号システムに対して出入するよう伝送されるデ
ータを取扱う。
は、ヘッドが適正な位置に行つ九番を確認する次めヘッ
ド位置の変化に続いて真のタリー検査を行うために使用
される。データ・トラック面上に記録される情報が直列
形態であるため、データ・トラック・インターフェース
回路はこれ？、ＣＰＵ１０６との連絡のためアドレス兼
データ・バス１０５に生じ得る並列データに変換しなけ
ればならない。更に、データ・ラック面の情報は３ＳＣ
である通常の信号システム・データ＊’を用いて記録さ
れる。この率は、ＣＰＵＫより取扱はれるものよシも実
質的に高い。このように、データ・トラック・インター
フェース回路は、データがアドレス兼データ・バス１０
５上に現われる時、ＣＰＵの軍のクロックと共存できる
ように信号システムに対して出入するよう伝送されるデ
ータを取扱う。
第１のデータ・トラック・インターフェース回路は、デ
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時直列データから並列データに翻訳する。更に、
第１のデータ・トラック・インターフェースは、ＥＣＬ
ロジックとトランジスタートランジスターロジック間の
変換のためのレベル翻訳を行う。第１データ・トラック
回路の操作については、そねそれ直から並および並から
直への翻訳を変換する回路を示す第３３Ａ図によヒｆｇ
５３Ｂ図の２つのブロック図に関して記述されねばなら
ない。
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時直列データから並列データに翻訳する。更に、
第１のデータ・トラック・インターフェースは、ＥＣＬ
ロジックとトランジスタートランジスターロジック間の
変換のためのレベル翻訳を行う。第１データ・トラック
回路の操作については、そねそれ直から並および並から
直への翻訳を変換する回路を示す第３３Ａ図によヒｆｇ
５３Ｂ図の２つのブロック図に関して記述されねばなら
ない。
最初に第３３Ａ図において、直列データは、ディスク・
パックのデータ・トラックから続出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ペース・コレクタ回路１００のデータ・デ
コーダ部分により回線１７００上に与えられる。回線１
７００上のデータは、インバータ１７０２により反転さ
れ、これも又ＦＦｊ７０４迄延在する回線１７０！５７
介して直列イン並列アウト・シフト・レジスタ１７０２
に与えられる。３ＳＣＯ率のデータ・クロックは、回線
１７０５上のデータ・デコーダ回路により入力されてイ
ンバータ１７０６により反転され、これも又ＮＡＮＤゲ
ート１７０９の１入力端迄延長する回線１７０Ｂ’ｉ介
してシフト・レジスタ１７０２ｉクロツクする。回線１
７１０上のデータ・トラック・インターフェース２（第
５４λ図〜第３４Ｈ図）からの開始指令は、ＮＡＮＤゲ
ート１７０９迄延在する低出力回線１７１２およびＮＯ
Ｒゲーグー１７１５迄延長する回線１７１４上の高出力
を有するＦＦ１７１１にクロックされる。
パックのデータ・トラックから続出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ペース・コレクタ回路１００のデータ・デ
コーダ部分により回線１７００上に与えられる。回線１
７００上のデータは、インバータ１７０２により反転さ
れ、これも又ＦＦｊ７０４迄延在する回線１７０！５７
介して直列イン並列アウト・シフト・レジスタ１７０２
に与えられる。３ＳＣＯ率のデータ・クロックは、回線
１７０５上のデータ・デコーダ回路により入力されてイ
ンバータ１７０６により反転され、これも又ＮＡＮＤゲ
ート１７０９の１入力端迄延長する回線１７０Ｂ’ｉ介
してシフト・レジスタ１７０２ｉクロツクする。回線１
７１０上のデータ・トラック・インターフェース２（第
５４λ図〜第３４Ｈ図）からの開始指令は、ＮＡＮＤゲ
ート１７０９迄延在する低出力回線１７１２およびＮＯ
Ｒゲーグー１７１５迄延長する回線１７１４上の高出力
を有するＦＦ１７１１にクロックされる。
ＮＡＮＤゲー）グー７０９が満足されると、クロックは
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８をクロックし、デコーダは回路の操作中種々
の機能を行う４つの別個の出力状態を有する。カウンタ
１７１８は通常１から１２の状態をシーケンスし、次い
で１の状態にシーケンスする。このカウンタはリセツ）
を通じてのみ状態零に達する。
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８をクロックし、デコーダは回路の操作中種々
の機能を行う４つの別個の出力状態を有する。カウンタ
１７１８は通常１から１２の状態をシーケンスし、次い
で１の状態にシーケンスする。このカウンタはリセツ）
を通じてのみ状態零に達する。
データ伝送のフォーマットが、ノ・イな始動ビット、８
つのデータ・ビット・パリティ・ビットおよび２つのロ
ー停止ピッ）１含む事を理解すべきである。直列データ
が入ると、始動ビットはカウンタを零にクリアする事に
なる回線１７２２上の信号全阻止するためハイの状態で
なければならない。
つのデータ・ビット・パリティ・ビットおよび２つのロ
ー停止ピッ）１含む事を理解すべきである。直列データ
が入ると、始動ビットはカウンタを零にクリアする事に
なる回線１７２２上の信号全阻止するためハイの状態で
なければならない。
これは、始動ビットが不適正即ちローの状態の時回線１
７２２ｔ−介してカウンタを零にするＮＯ几ゲグー １
７１５にクロックされるＦＦ １７０４に対して回線１
７０３ｉ用いて始動ビットｉ検査する事により行われる
。デコーダの出力は、状態零に達する時、ＮＡＮＤゲー
ト１７２５と回＃ｉ！１７２６を介し３ＳＣのデータク
ロックタイムでＦＦ１７０４をクリアする状態零回、ｉ
ｌ １７２４ ’ｉ含んでいる。状態１の回線に入れる
事がＦＦ１７０４をクロックし、回線１７２８上の状態
１１ＦｉＮＡＮＤグー） １７３４と１７５５にゲート
される回線１７３２上のデータ利用可能表示を与えるＦ
）１’１７３１をクリアするＮＯＲゲート１７３０に延
在する。デコーダが状態１２に達すると、回線１７３７
はローとなって、回ｇ １’７５９を介してシフト・レ
ジスタ１７０２からデータを受取るランチ１７３８にロ
ード可能信号を与える。状態１２の回＠１７３７も又、
ラッチをクロックして、インバータ１７４５に介してク
ロック・パルス１ＦＦ１７！５１に与えてデータが利用
可能である事をデータ・トラック・インターフェース２
に表示するのに加えて、データをラッチ１７３８にロー
ドする回線１７４１上に出力を有するＮＯＲゲーグー１
７４０に与えられる。
７２２ｔ−介してカウンタを零にするＮＯ几ゲグー １
７１５にクロックされるＦＦ １７０４に対して回線１
７０３ｉ用いて始動ビットｉ検査する事により行われる
。デコーダの出力は、状態零に達する時、ＮＡＮＤゲー
ト１７２５と回＃ｉ！１７２６を介し３ＳＣのデータク
ロックタイムでＦＦ１７０４をクリアする状態零回、ｉ
ｌ １７２４ ’ｉ含んでいる。状態１の回線に入れる
事がＦＦ１７０４をクロックし、回線１７２８上の状態
１１ＦｉＮＡＮＤグー） １７３４と１７５５にゲート
される回線１７３２上のデータ利用可能表示を与えるＦ
）１’１７３１をクリアするＮＯＲゲート１７３０に延
在する。デコーダが状態１２に達すると、回線１７３７
はローとなって、回ｇ １’７５９を介してシフト・レ
ジスタ１７０２からデータを受取るランチ１７３８にロ
ード可能信号を与える。状態１２の回＠１７３７も又、
ラッチをクロックして、インバータ１７４５に介してク
ロック・パルス１ＦＦ１７！５１に与えてデータが利用
可能である事をデータ・トラック・インターフェース２
に表示するのに加えて、データをラッチ１７３８にロー
ドする回線１７４１上に出力を有するＮＯＲゲーグー１
７４０に与えられる。
データ・トラック・インターフェース２から延在する回
線１７４６上に直から並停止指令が存在する時、ＦＦ１
７１１がプリセットされ、この念め回＠１７１４．ＮＯ
Ｒゲー） １７１５および回線１７２２によってカウン
タ１７１８と同様にラッチ１７３８ｉＦＦ１７１１にク
リアさせる。ラッチ１７３８におけるデータは、データ
・トラック・インターフェース２に結合するため出力回
線１７５０上に与えられる。これ等の回線も又、データ
・トラック・インターフェース２に送られる回線１７５
３上にパリティエラーを与えるためＮＡＮＤゲー）グー
３４’ｉｉ経てゲートされる回線１７５２上に出力を与
えるパリティ検査回路１７５１迄延在する。同様に、フ
レーミンク・エラーは、始動ビットを検査する人力回線
１７５４と２つの停止ビラトラ検査する回線１７５５を
有するＮＡＮＤゲー）グー３５により検査される。
線１７４６上に直から並停止指令が存在する時、ＦＦ１
７１１がプリセットされ、この念め回＠１７１４．ＮＯ
Ｒゲー） １７１５および回線１７２２によってカウン
タ１７１８と同様にラッチ１７３８ｉＦＦ１７１１にク
リアさせる。ラッチ１７３８におけるデータは、データ
・トラック・インターフェース２に結合するため出力回
線１７５０上に与えられる。これ等の回線も又、データ
・トラック・インターフェース２に送られる回線１７５
３上にパリティエラーを与えるためＮＡＮＤゲー）グー
３４’ｉｉ経てゲートされる回線１７５２上に出力を与
えるパリティ検査回路１７５１迄延在する。同様に、フ
レーミンク・エラーは、始動ビットを検査する人力回線
１７５４と２つの停止ビラトラ検査する回線１７５５を
有するＮＡＮＤゲー）グー３５により検査される。
停止ビットがローでないか、始動ビットがハイでない場
合には、７レーミング・エラー信号は回線１７５６上に
生じる。
合には、７レーミング・エラー信号は回線１７５６上に
生じる。
次に、第３３Ｂ図に示されるディスク・データトラック
面に記録するため並列情報を直列データに変換する第１
のデータ・トラック・インターフェースの他の部分につ
いては、８つの回線１７６ｏ上に生じるデータ・トラッ
ク・インターフェース２からの並列データはパリティ・
ジェネレータ回路１７６２に対すると共に並列イン直列
アウト・シフト・レジスタ１７６１ Ｋ与えられ、パリ
ティ・ジェネレータの出力は基準クロック入力回線１７
６７からＮＯＲゲート１７６６により生成される回線１
７６５上の次のクロック・パルスにおいてＦＦ１７６４
にロードされる回線上に生じる。エンコータ１２６ニエ
り回１ｉｓ１７６７に与えられる５ＳＣの基準クロック
信号も又、回線１７７ｏを介してＦＦ１７６４により可
能状態にされるＮＡＮＤゲート１７６８に与えられる。
面に記録するため並列情報を直列データに変換する第１
のデータ・トラック・インターフェースの他の部分につ
いては、８つの回線１７６ｏ上に生じるデータ・トラッ
ク・インターフェース２からの並列データはパリティ・
ジェネレータ回路１７６２に対すると共に並列イン直列
アウト・シフト・レジスタ１７６１ Ｋ与えられ、パリ
ティ・ジェネレータの出力は基準クロック入力回線１７
６７からＮＯＲゲート１７６６により生成される回線１
７６５上の次のクロック・パルスにおいてＦＦ１７６４
にロードされる回線上に生じる。エンコータ１２６ニエ
り回１ｉｓ１７６７に与えられる５ＳＣの基準クロック
信号も又、回線１７７ｏを介してＦＦ１７６４により可
能状態にされるＮＡＮＤゲート１７６８に与えられる。
ＦＦ１７６９は、Ｆ”Ｆ’１７７！１により与えられる
回線１７７２上のクリア信号でクリアされ九時ＮＡＩＮ
Ｄグー） １７６８を作用禁止する。並列データが回線
１７６０上にある時、データ・トラック・インターフェ
ース２により回線１７７４上におかれるデータ存在信号
は、負ＡＮＤグー） １７７５に対すると同様ＦＦ１７
７３に対して与えられる。このデータ存在信号も又ＦＦ
１７８３をクロックして状態金持九ないデータにこれを
おく。この回路は、回ｆｓ１７７８を介してＮＡＮＤゲ
ート１７６８によりクロックされ、これ本文インバータ
１７８１を介してＦＦ１７７５ｆプリセツトし、ＮＯＲ
ゲート１７８４と回線１７８５１介してそのデータをと
る状９ＫＦＦ １７８３ ’ｉプリセットするディスク
・トラック・インターフェース２からリセット回線１７
８０により状、９１１にリセット宮れる１２による除算
カウフタ１フフフ全有する。カウンタ１７７７ｉ、回線
１７８８’ｉ介してデコーダ１７８７に接続され、各状
態０．１．１０および１１の出力回線金与える。カウン
タがリセットされると、Ｆ’Ｆ’１７７５をクリアして
回線１７７２を介してクロック、ＦＦ１７６４およびＮ
ＡＮＤゲート１７６８への回線１７７０を可能にする負
ＡＮＩ）ゲート１７７５に対すると同様、デコードされ
る時、ＮＡＩＮＤゲー） グー９１に対して回線１７９
ｏ上の信号を与える状Ｍ４１１にリセットされる。基準
クロックの次のクロック変換において、ＮＡＮＤゲー）
グー７６６迄延在してパリティ情報全パリティ・ジェネ
レータ回路１７６２からＦＦ１７６４にクロックする状
態零回椋１７９２が活動状態にある。状態１においては
、回線１７９３は活動状態になり、ＮＯＲゲート１７８
４を経てゲートされてそのデータをとる状態にＦＦ１７
６４ ’ｉプリセットし、データ・トラック・インター
フェース２に対して回線１７６０上のデータがシフト・
レジスタ１７６１にロードされ九Ｊ％を表示して、ロー
ディングがＡＮＤゲート１７９５に対すると噂１様にシ
フト・レジスタのロード入力側に対し延在する回ｌｌｌ
１１７９２により行われる。ＡＮＤゲート１７９５は、
塔状ａｔ除く通常のハイな状態に人力ｔ７９２ｉ有し、
その九め始動ビットが生じた後、ＡＮＤゲート１７９５
は回線１７９８上のシフト°レジスタ１７６１からの直
列データ全回線１７９９に送り、ＮＯＲゲート１８００
を通って回線１８ｏ２を介してＦＦ１８０１に送り、選
択されたディスク駆動部のディスク・パックの適当なデ
ータ・トラックに記録される回線１８０５上にクロック
・アウトされる。
回線１７７２上のクリア信号でクリアされ九時ＮＡＩＮ
Ｄグー） １７６８を作用禁止する。並列データが回線
１７６０上にある時、データ・トラック・インターフェ
ース２により回線１７７４上におかれるデータ存在信号
は、負ＡＮＤグー） １７７５に対すると同様ＦＦ１７
７３に対して与えられる。このデータ存在信号も又ＦＦ
１７８３をクロックして状態金持九ないデータにこれを
おく。この回路は、回ｆｓ１７７８を介してＮＡＮＤゲ
ート１７６８によりクロックされ、これ本文インバータ
１７８１を介してＦＦ１７７５ｆプリセツトし、ＮＯＲ
ゲート１７８４と回線１７８５１介してそのデータをと
る状９ＫＦＦ １７８３ ’ｉプリセットするディスク
・トラック・インターフェース２からリセット回線１７
８０により状、９１１にリセット宮れる１２による除算
カウフタ１フフフ全有する。カウンタ１７７７ｉ、回線
１７８８’ｉ介してデコーダ１７８７に接続され、各状
態０．１．１０および１１の出力回線金与える。カウン
タがリセットされると、Ｆ’Ｆ’１７７５をクリアして
回線１７７２を介してクロック、ＦＦ１７６４およびＮ
ＡＮＤゲート１７６８への回線１７７０を可能にする負
ＡＮＩ）ゲート１７７５に対すると同様、デコードされ
る時、ＮＡＩＮＤゲー） グー９１に対して回線１７９
ｏ上の信号を与える状Ｍ４１１にリセットされる。基準
クロックの次のクロック変換において、ＮＡＮＤゲー）
グー７６６迄延在してパリティ情報全パリティ・ジェネ
レータ回路１７６２からＦＦ１７６４にクロックする状
態零回椋１７９２が活動状態にある。状態１においては
、回線１７９３は活動状態になり、ＮＯＲゲート１７８
４を経てゲートされてそのデータをとる状態にＦＦ１７
６４ ’ｉプリセットし、データ・トラック・インター
フェース２に対して回線１７６０上のデータがシフト・
レジスタ１７６１にロードされ九Ｊ％を表示して、ロー
ディングがＡＮＤゲート１７９５に対すると噂１様にシ
フト・レジスタのロード入力側に対し延在する回ｌｌｌ
１１７９２により行われる。ＡＮＤゲート１７９５は、
塔状ａｔ除く通常のハイな状態に人力ｔ７９２ｉ有し、
その九め始動ビットが生じた後、ＡＮＤゲート１７９５
は回線１７９８上のシフト°レジスタ１７６１からの直
列データ全回線１７９９に送り、ＮＯＲゲート１８００
を通って回線１８ｏ２を介してＦＦ１８０１に送り、選
択されたディスク駆動部のディスク・パックの適当なデ
ータ・トラックに記録される回線１８０５上にクロック
・アウトされる。
状態１０および１１が復号される時、回線１７９０又は
１８０４がＮＯＲゲート１００迄延在する回線１８０５
上にハイの状態を生じる。グー） １７９５と１８００
のために、回線１８０５上に生ずる直列データは常に必
要に応じて始動ビラトラハイに、又２つの停止ビットを
ローにする。
１８０４がＮＯＲゲート１００迄延在する回線１８０５
上にハイの状態を生じる。グー） １７９５と１８００
のために、回線１８０５上に生ずる直列データは常に必
要に応じて始動ビラトラハイに、又２つの停止ビットを
ローにする。
第３ＳＡ図および第３３Ｂ図のブロック図の作用を実施
するために使用できる特定の回路が第７５人図および第
５７Ｂ図に示される。第５７Ａ図および第５７Ｂ図に示
す回路の作用Ｆｉ第３３Ａ図および第５５８図に関して
前に述べたものと略々同じであり、従っである点を除い
て詳細に記述しない。第５７Ａ図において、回１１１１
７００上にある直列データは、回線１７０５上のデータ
クロック信号と同様に、３つの別個のチャンネルのどれ
か１つから生成できる。
するために使用できる特定の回路が第７５人図および第
５７Ｂ図に示される。第５７Ａ図および第５７Ｂ図に示
す回路の作用Ｆｉ第３３Ａ図および第５５８図に関して
前に述べたものと略々同じであり、従っである点を除い
て詳細に記述しない。第５７Ａ図において、回１１１１
７００上にある直列データは、回線１７０５上のデータ
クロック信号と同様に、３つの別個のチャンネルのどれ
か１つから生成できる。
同様に、回線１７５７上の直列回線識別（１は、デコー
ダおよびタイム・ベース・フレフタ回’Ｎｒ １００の
タイム・ベース・コレクタ部分から３つのチャンネルの
どれで本生成できる。選択されたチャンネルからの回線
１Ｄはデータ・トラック・インターフェース２に送られ
る。チャンネル制御回線１５６０ａ、 １５６０ｂ、お
よび１５６０ｃは、それぞれ、チャンネルＡ、 Ｂ、又
Ｈｃのデータ・クロックおよび回線識別ヲＮＯ凡ゲート
１７７６ａ、 １７７６ｂお工び１７７６ｃにそれぞれ
ゲートするためＮ ＡＮＤゲート１７５９ａ、 １７５
９ｂおよび１７５９ｃの１人力全制御する。チャンネル
選択回線１５６０ａ、ｊ５６０ｂ、又ｔｉ１５６０ｃの
１つが第２のデータ・トラック・インターフェースのＦ
Ｆ１５４２（第ＳａＣ図）により活動化される。
ダおよびタイム・ベース・フレフタ回’Ｎｒ １００の
タイム・ベース・コレクタ部分から３つのチャンネルの
どれで本生成できる。選択されたチャンネルからの回線
１Ｄはデータ・トラック・インターフェース２に送られ
る。チャンネル制御回線１５６０ａ、 １５６０ｂ、お
よび１５６０ｃは、それぞれ、チャンネルＡ、 Ｂ、又
Ｈｃのデータ・クロックおよび回線識別ヲＮＯ凡ゲート
１７７６ａ、 １７７６ｂお工び１７７６ｃにそれぞれ
ゲートするためＮ ＡＮＤゲート１７５９ａ、 １７５
９ｂおよび１７５９ｃの１人力全制御する。チャンネル
選択回線１５６０ａ、ｊ５６０ｂ、又ｔｉ１５６０ｃの
１つが第２のデータ・トラック・インターフェースのＦ
Ｆ１５４２（第ＳａＣ図）により活動化される。
第２データ・トラック・インターフェース紀２データ・
トラック表面インターフェースは５つの基本的機能、即
ちディスク・パック・データ・トラック面に記録及び再
生される１［１７ＭＨ！（ｊｓｃ）速度より低いＣＰＵ
クロックの速度でＣＰＵ１０６に送ることができるよう
圧する念め、ディスク・パック・データ・トラック面か
ら再生されているデータ記憶機構を与えることである。
トラック表面インターフェースは５つの基本的機能、即
ちディスク・パック・データ・トラック面に記録及び再
生される１［１７ＭＨ！（ｊｓｃ）速度より低いＣＰＵ
クロックの速度でＣＰＵ１０６に送ることができるよう
圧する念め、ディスク・パック・データ・トラック面か
ら再生されているデータ記憶機構を与えることである。
第２の機能は記録のためにインターフェースからディス
クへめ直列データの送出全制御することで、第５の本の
は記憶のためにＣＰＵからの直列データの受信を制御す
ることである。
クへめ直列データの送出全制御することで、第５の本の
は記憶のためにＣＰＵからの直列データの受信を制御す
ることである。
後述するよう九ランダム・アクセス・メモリ（ＲＡＭ）
はディスク・データ・トラック面から再生又はこれに記
録すべきであるデータ用記憶機構金提供し、ＲＡＭはデ
ィスク駆動＠置とＣＰＵ間のバッファ装置全作動させる
。このＲＡＭはＲＡＭとディスク間ばかりでな（ＣＰＵ
とＲＡＭ間で転送できる６４バイトの情報全操作できる
９ビツトによる６４アドレスＲＡＭである。上述した所
から明らかなようにＲＡＭからディスクへのデータ転送
はディスクから８届へ情報を転送する九めに使用される
多くの異なる回路を含み、その回路は凡ＡＭ−ディスク
・モード及びこの逆のディスク−ＲＡＭモードとしてこ
れら動作を参照することによってこれらｅｆｉｌｌ別す
る。
はディスク・データ・トラック面から再生又はこれに記
録すべきであるデータ用記憶機構金提供し、ＲＡＭはデ
ィスク駆動＠置とＣＰＵ間のバッファ装置全作動させる
。このＲＡＭはＲＡＭとディスク間ばかりでな（ＣＰＵ
とＲＡＭ間で転送できる６４バイトの情報全操作できる
９ビツトによる６４アドレスＲＡＭである。上述した所
から明らかなようにＲＡＭからディスクへのデータ転送
はディスクから８届へ情報を転送する九めに使用される
多くの異なる回路を含み、その回路は凡ＡＭ−ディスク
・モード及びこの逆のディスク−ＲＡＭモードとしてこ
れら動作を参照することによってこれらｅｆｉｌｌ別す
る。
記録時、即ちＲＡＭからディスク面への情報記録時て記
録されるべきデータは几ＡＡｉの１６アドレス位置に与
えられ、各位置は８ビツトの情報金倉んでいる。従って
４バイトの情報が最初にＲＡＭの４位置に記憶され、２
度、３度及び４度くり返されＲＡＭの１６位置が満たさ
れる。これｉｉ直列情報に変換され、次いでチャンネル
符号化形式で各ディスク・パックのディスク駆動記録面
上に記録する（１１ｔシステムのエンコーダ９６を介し
て送られる。
録されるべきデータは几ＡＡｉの１６アドレス位置に与
えられ、各位置は８ビツトの情報金倉んでいる。従って
４バイトの情報が最初にＲＡＭの４位置に記憶され、２
度、３度及び４度くり返されＲＡＭの１６位置が満たさ
れる。これｉｉ直列情報に変換され、次いでチャンネル
符号化形式で各ディスク・パックのディスク駆動記録面
上に記録する（１１ｔシステムのエンコーダ９６を介し
て送られる。
凡人Ｍの％１に：満す４バイトの各々が４度くり返され
ると、全ての６４アドレスは各トラックに対するデータ
・トラック面上に記録される。４バイトの情報の冗長性
の理由は再生時に受信されたデータが有効か否か會示す
ｔめの比較を行なうことである。記録されるべき各バイ
トは１スタートビツト、８データビツト、１パリテイビ
ツト及び２ストツプビツトに直列化され、全部で１２ビ
ツトの情報となっている。記録処理時にエンコーダ９６
からの用期飴ゲートはメモリからの４６バイト記録を開
始するために使用され、データ・トラック・インターフ
ェース１２０によって与えられる６４バイトは同期ｉｔ
データ・トラック・データに挿入しかつチャンネル符号
フォーマットで符号化するエンコーダ９６に結合される
。各同期Ｎけテレビジョンライン毎、即ち各２ライン毎
に１同期語が覗。
ると、全ての６４アドレスは各トラックに対するデータ
・トラック面上に記録される。４バイトの情報の冗長性
の理由は再生時に受信されたデータが有効か否か會示す
ｔめの比較を行なうことである。記録されるべき各バイ
トは１スタートビツト、８データビツト、１パリテイビ
ツト及び２ストツプビツトに直列化され、全部で１２ビ
ツトの情報となっている。記録処理時にエンコーダ９６
からの用期飴ゲートはメモリからの４６バイト記録を開
始するために使用され、データ・トラック・インターフ
ェース１２０によって与えられる６４バイトは同期ｉｔ
データ・トラック・データに挿入しかつチャンネル符号
フォーマットで符号化するエンコーダ９６に結合される
。各同期Ｎけテレビジョンライン毎、即ち各２ライン毎
に１同期語が覗。
れるので、６４バイトは２ラインの全データ・トラック
面の約ｂｉ占有する。換言すれば、６４バイトの記録は
連続的同期語の期間の約りをとる。
面の約ｂｉ占有する。換言すれば、６４バイトの記録は
連続的同期語の期間の約りをとる。
同期語がテレビジョン・フィールド毎に約１５１ ［Ｃ
Ｊ現れるので、その６４バイトは約１２０回データ・ト
ラック面に記録され、情報は垂直ブランキング期間には
記録されないからそれは１３１回以下である。
Ｊ現れるので、その６４バイトは約１２０回データ・ト
ラック面に記録され、情報は垂直ブランキング期間には
記録されないからそれは１３１回以下である。
データ・トラック面の再生時に１論理回路はデコーダ及
び時間軸補正回路１００のデータデコーダ部分によって
検出されるべき同期袷を待ち、次いでディスク面からデ
ータ、即ち前記全ての６４バイトを読出してから、デー
タ・トラック・インターフェース１２０中の凡人Ｍｔ−
検査するためＣＰＵ１０６に知らせる動作完了フラグを
発生する。データ・トラック・インターフェース１回路
はデータ・トラック面からの直列情報を並列情報に変換
し、デ−タ・トラック・インターフェース２に与え、誤
りがない場合に、ＲＡＭに書き込まわる。ＲＡＭのアド
レス・カウンタは各データがアドレスに書き込まれた後
、進められる。しかし、もしディスクからＲＡＭへの伝
送に際しての再生時に７レーミング又はパリティ誤差が
検出されれば、その動作は中止され、その回路は上記動
作をくり返すために次の＋ｉ１期語が現れるのを待つ。
び時間軸補正回路１００のデータデコーダ部分によって
検出されるべき同期袷を待ち、次いでディスク面からデ
ータ、即ち前記全ての６４バイトを読出してから、デー
タ・トラック・インターフェース１２０中の凡人Ｍｔ−
検査するためＣＰＵ１０６に知らせる動作完了フラグを
発生する。データ・トラック・インターフェース１回路
はデータ・トラック面からの直列情報を並列情報に変換
し、デ−タ・トラック・インターフェース２に与え、誤
りがない場合に、ＲＡＭに書き込まわる。ＲＡＭのアド
レス・カウンタは各データがアドレスに書き込まれた後
、進められる。しかし、もしディスクからＲＡＭへの伝
送に際しての再生時に７レーミング又はパリティ誤差が
検出されれば、その動作は中止され、その回路は上記動
作をくり返すために次の＋ｉ１期語が現れるのを待つ。
この動作はパリティ又はフレーミンク誤差がない全６４
バイトが受信さ台る迄くり返され、次いでその動作完了
フラグＦｉＣＰＵに対して現れる。回路がディスクから
６４の連続的バイトラ読出すのに失敗するたびに、もし
使用されている特定データチャンネルの悪化を示すある
エラー・カウントに達すると、過度エラー・フラグ金発
生するエラー・カウンタを進める。
バイトが受信さ台る迄くり返され、次いでその動作完了
フラグＦｉＣＰＵに対して現れる。回路がディスクから
６４の連続的バイトラ読出すのに失敗するたびに、もし
使用されている特定データチャンネルの悪化を示すある
エラー・カウントに達すると、過度エラー・フラグ金発
生するエラー・カウンタを進める。
第３４Ａ乃至＠３５Ｄ図はＣＰＵ１０Ａ とデータ・ト
ラック・インターフェース１２０のＲＡＭ 間のアドレ
ス及びデータ母線１０５間の慣報の流れを制御する論理
回路全示しており、アドレス及び母線ライン１０５は図
（第３４Ａ及び３４Ｄ図）の両端に示されていて、夫々
左側（第３４Ａ図）上のＣＰＵ１０６から右側（第３４
Ｄ図）上のＣＰＵヘゲートされているデータを示してい
る。１６ラインはインターフェース可能化ライン１５０
１が手動制御化スイッチにより高レベルにされる時、ナ
ントゲート１５００によってゲートされる。このライン
の目的は装置の演算部でない手段によってテストされる
時、インターフェースを不能化することである。インタ
ーフェース可能化ライン１５０１はま九ナンドグー）
１５０２及び１５０５に延長しており、通常動作時に高
レベルでらって、回路を母線ライン１０５から分離する
ことが所望される時のテスト時にのみ低レベルとなる。
ラック・インターフェース１２０のＲＡＭ 間のアドレ
ス及びデータ母線１０５間の慣報の流れを制御する論理
回路全示しており、アドレス及び母線ライン１０５は図
（第３４Ａ及び３４Ｄ図）の両端に示されていて、夫々
左側（第３４Ａ図）上のＣＰＵ１０６から右側（第３４
Ｄ図）上のＣＰＵヘゲートされているデータを示してい
る。１６ラインはインターフェース可能化ライン１５０
１が手動制御化スイッチにより高レベルにされる時、ナ
ントゲート１５００によってゲートされる。このライン
の目的は装置の演算部でない手段によってテストされる
時、インターフェースを不能化することである。インタ
ーフェース可能化ライン１５０１はま九ナンドグー）
１５０２及び１５０５に延長しており、通常動作時に高
レベルでらって、回路を母線ライン１０５から分離する
ことが所望される時のテスト時にのみ低レベルとなる。
ナンドグー） １５０２はＣＰＵ １０６の制御ライン
１４４に結合された母線データイン及び母線データアウ
ト制御ライン１５０４及びｊ５０５に接続され、ライン
１５０６及び１５０７上に気ノット・データ・イン！及
び気ノット・データ・アウトＩｆ（Ｆｔ号忙発生する。
１４４に結合された母線データイン及び母線データアウ
ト制御ライン１５０４及びｊ５０５に接続され、ライン
１５０６及び１５０７上に気ノット・データ・イン！及
び気ノット・データ・アウトＩｆ（Ｆｔ号忙発生する。
ナントゲート１ｓａｓｌ−ｉｃＰＵインターフェース１
０８（第８図）の装置選択ライン１５１０゜１５１１及
び１５１２によって供給される他の入力フタし、ライン
１５１８，１５１９，１５２０，１５２１．１５２２及
び１５２３上に制御信号を発生するため、ノット・デー
タ・イン及びノット・データ・アウトライン１５０６及
び１５０７と一緒に、一連のナンドグー） １５１６を
介してゲートされるライン１５ｊ５． ？５ｆ４及び１
５１５に出力を発生する。これらのラインは第ｓａＢ乃
至３４Ｄ図に示す回路中の他の位置に信号を与え、後に
説明する動作を行なうための論理粂件を溝足する。ライ
ン１５１８は、ディスク駆動装置からのデータが障調１
５５３に書き込まれるべきである時に生じるライン１５
０４上のＢＤＩＮ及びライン１５１０上のＢＤＣ１が能
動５であるとき、能動である。ライン１５１？は、ＲＡ
Ｍ中のデータがＣＰＵ１０６に送られるべきであるとき
に生じるライン１５ｏ４上ノＢＤｉＮ及ヒライン１５１
１上ノＢＩ）Ｃ２カ能動であるとき、能動である。ライ
ン１５２０はインターフェース論理の状態に関連するデ
ータがＣＰＵ１０６に送られる時に生じるライン１５０
４上のＢＤＩＮ及びライン１５１２上のＢＤＣ５が能動
であるとき能動である。ライン１５２１は、ＣＰＵから
のデータがＲＡＭ １５５５に送られるべき時に生じる
ライン１５０５上のＢＤＯＵＴ及びライン１５１０上の
ＢＤＣｌが能動であるとき、能動である。ライン１５２
２は、データがＣＰＵ１０６から、ディスク−ＲＡＭ又
ＦｉＲＡＭ−ディスク・モードの動作全指定し使用され
るべき駆動装置及びチャンネルを示すデータ・トラック
回路に送られている時に生じるライン１５０５上のＢＤ
ＯＵＴ及びライン１５１１上のＢＤＣ２が能動のとき、
能動である。ライン１５２３は、装置選択ライン１５１
２及び母線データ・アウトライン１５０４が能動の時に
生じるリセットパルスをライ；／ ｆ５２５ａに与える
次め、下方のノアグー ） １５２５に延長している。
０８（第８図）の装置選択ライン１５１０゜１５１１及
び１５１２によって供給される他の入力フタし、ライン
１５１８，１５１９，１５２０，１５２１．１５２２及
び１５２３上に制御信号を発生するため、ノット・デー
タ・イン及びノット・データ・アウトライン１５０６及
び１５０７と一緒に、一連のナンドグー） １５１６を
介してゲートされるライン１５ｊ５． ？５ｆ４及び１
５１５に出力を発生する。これらのラインは第ｓａＢ乃
至３４Ｄ図に示す回路中の他の位置に信号を与え、後に
説明する動作を行なうための論理粂件を溝足する。ライ
ン１５１８は、ディスク駆動装置からのデータが障調１
５５３に書き込まれるべきである時に生じるライン１５
０４上のＢＤＩＮ及びライン１５１０上のＢＤＣ１が能
動５であるとき、能動である。ライン１５１？は、ＲＡ
Ｍ中のデータがＣＰＵ１０６に送られるべきであるとき
に生じるライン１５ｏ４上ノＢＤｉＮ及ヒライン１５１
１上ノＢＩ）Ｃ２カ能動であるとき、能動である。ライ
ン１５２０はインターフェース論理の状態に関連するデ
ータがＣＰＵ１０６に送られる時に生じるライン１５０
４上のＢＤＩＮ及びライン１５１２上のＢＤＣ５が能動
であるとき能動である。ライン１５２１は、ＣＰＵから
のデータがＲＡＭ １５５５に送られるべき時に生じる
ライン１５０５上のＢＤＯＵＴ及びライン１５１０上の
ＢＤＣｌが能動であるとき、能動である。ライン１５２
２は、データがＣＰＵ１０６から、ディスク−ＲＡＭ又
ＦｉＲＡＭ−ディスク・モードの動作全指定し使用され
るべき駆動装置及びチャンネルを示すデータ・トラック
回路に送られている時に生じるライン１５０５上のＢＤ
ＯＵＴ及びライン１５１１上のＢＤＣ２が能動のとき、
能動である。ライン１５２３は、装置選択ライン１５１
２及び母線データ・アウトライン１５０４が能動の時に
生じるリセットパルスをライ；／ ｆ５２５ａに与える
次め、下方のノアグー ） １５２５に延長している。
リセットパルスハフ’−タ・トラック・インターフェー
ス１及び２中の論理回路を、ＣＰＵ１０６とデータ・ト
ラック面間でインターフェース動作を行なう次めに初期
状態にセットする。またリセットパルスはＣＰＵ１０６
からライン１５２６上に受信された母線開始命令の存在
時に発生される。前述し次ように母線開始命令はその論
理上、例えばスタート・アップ時に既知状態にセットす
るために使用される。
ス１及び２中の論理回路を、ＣＰＵ１０６とデータ・ト
ラック面間でインターフェース動作を行なう次めに初期
状態にセットする。またリセットパルスはＣＰＵ１０６
からライン１５２６上に受信された母線開始命令の存在
時に発生される。前述し次ように母線開始命令はその論
理上、例えばスタート・アップ時に既知状態にセットす
るために使用される。
アドレス及びデータ母線ライン１０５上のＣＰＵがらの
データはナンドグー） １５００ｉ介してゲートされ、
一連のナントゲート１５３１に延長しているライン１５
５０上に現れ、該ゲートは、ライン１５２１が適自な装
置選択信号及び母線データ・アウト制御信号の受信によ
り能動である時、ライン１５３２上のデータをランダム
・アクセス・メモリ１５３３の入力中にゲートする。従
ってＣＰＵ１ｏ６からのデータは、ゲート１５３１が可
能化され書き込み命令がナントゲート１５３５からライ
ン１５３４上に現れる時にＲＡＭ忙書き込まれ得る。核
ナントゲートはデータ・トラック・インターフェース１
から受信されるライン１５２９上の３ＳＣ基準クロック
信号によりクロックされる４つのＦ、 Ｆ、 １５３７
から成るシフトレジスタから来るライン１５２１及び１
５３６によって供給される入力を有する。またそのシフ
トレジスタ１５３７ ＦｉデータがＲＡＭ１５３３に書
き込まれた後でＣＰＵに対する母線応答信号全ライン１
５４４上に与える。ん因１５５３に１１１！！込マれて
いるＣＰＵからのデータの外にライン１５２７が能動で
ある時に生じるライン１７５０上に現れるディスク駆動
装置からのデータはＮ人ＮＤグー） １５４３が可能化
される時、旧型１５５５に書き込まれ、このことは回路
がディスク−ラム・モードで動作している時に生じる。
データはナンドグー） １５００ｉ介してゲートされ、
一連のナントゲート１５３１に延長しているライン１５
５０上に現れ、該ゲートは、ライン１５２１が適自な装
置選択信号及び母線データ・アウト制御信号の受信によ
り能動である時、ライン１５３２上のデータをランダム
・アクセス・メモリ１５３３の入力中にゲートする。従
ってＣＰＵ１ｏ６からのデータは、ゲート１５３１が可
能化され書き込み命令がナントゲート１５３５からライ
ン１５３４上に現れる時にＲＡＭ忙書き込まれ得る。核
ナントゲートはデータ・トラック・インターフェース１
から受信されるライン１５２９上の３ＳＣ基準クロック
信号によりクロックされる４つのＦ、 Ｆ、 １５３７
から成るシフトレジスタから来るライン１５２１及び１
５３６によって供給される入力を有する。またそのシフ
トレジスタ１５３７ ＦｉデータがＲＡＭ１５３３に書
き込まれた後でＣＰＵに対する母線応答信号全ライン１
５４４上に与える。ん因１５５３に１１１！！込マれて
いるＣＰＵからのデータの外にライン１５２７が能動で
ある時に生じるライン１７５０上に現れるディスク駆動
装置からのデータはＮ人ＮＤグー） １５４３が可能化
される時、旧型１５５５に書き込まれ、このことは回路
がディスク−ラム・モードで動作している時に生じる。
グループ１５３０のうちの８本の低い値のビットライン
のみがナンドグー） １５３１に延長しているが、１６
ビツトラインの全グループは下方の第ｓａＢ及び５４Ｃ
図に延長しており、６本の低い値のビットライン＃−ｉ
８デコーダ１５４０のうちの１対のもの罠接続されてい
るが、８本の高い値のビットラインは他の対のラッチ１
５４２と共に１対のラアチ１５４１ Ｋ接続されている
。更に、６本のビットラインが、ライン１５２１の能動
時にアドレスライン１５４６にアドレス情報を与える第
５４Ｄ図のナンドグー） １５４５に延長している。ラ
イン１５４６はＲＡＭ１５３のアドレス入力に接続され
ているアドレスラインを有している。このようＫして、
ナンドグー） ｆ５３ｉからのデータは、書き込み命令
がブの受取りと同時に回線１４０７上に駆動２ストロー
ブ・パルスを生じる。同様に、ＮＡＮＤゲート１４０１
と１５９４はＯＲゲグーｊ４０８にその出力を接続させ
て、遅延ストローブの受取りと同時に回線１４０９上に
駆動１ストローブを生じる。駆動ストローブの生成を生
じる各対のＮＡＮＤゲートの唯１つのＮＡＮＤゲートが
関連するフリップフロップにより可能状態にさｈる。Ｆ
Ｆ１３８４に関して本文に記述したように、ＦＦ１３８
４． １３８５および１３８６により与えられる出力の
論理的状態は、これ等のＦＦがストローブ信号によりク
ロックされる時、ラッチ１３５５の出力回線において存
在するＣＰＵ１０６により与えられる制ａ信号により決
定される。回１１４０７，１４０９および１４１０上の
駆動ストローブは、ディスク駆動部に対する駆動５ｙｎ
ｃ偏号のソースとして基準論理回路１２５八又は１２５
Ｂのいずねか全選択するための基準論理回路に接続され
る。
のみがナンドグー） １５３１に延長しているが、１６
ビツトラインの全グループは下方の第ｓａＢ及び５４Ｃ
図に延長しており、６本の低い値のビットライン＃−ｉ
８デコーダ１５４０のうちの１対のもの罠接続されてい
るが、８本の高い値のビットラインは他の対のラッチ１
５４２と共に１対のラアチ１５４１ Ｋ接続されている
。更に、６本のビットラインが、ライン１５２１の能動
時にアドレスライン１５４６にアドレス情報を与える第
５４Ｄ図のナンドグー） １５４５に延長している。ラ
イン１５４６はＲＡＭ１５３のアドレス入力に接続され
ているアドレスラインを有している。このようＫして、
ナンドグー） ｆ５３ｉからのデータは、書き込み命令
がブの受取りと同時に回線１４０７上に駆動２ストロー
ブ・パルスを生じる。同様に、ＮＡＮＤゲート１４０１
と１５９４はＯＲゲグーｊ４０８にその出力を接続させ
て、遅延ストローブの受取りと同時に回線１４０９上に
駆動１ストローブを生じる。駆動ストローブの生成を生
じる各対のＮＡＮＤゲートの唯１つのＮＡＮＤゲートが
関連するフリップフロップにより可能状態にさｈる。Ｆ
Ｆ１３８４に関して本文に記述したように、ＦＦ１３８
４． １３８５および１３８６により与えられる出力の
論理的状態は、これ等のＦＦがストローブ信号によりク
ロックされる時、ラッチ１３５５の出力回線において存
在するＣＰＵ１０６により与えられる制ａ信号により決
定される。回１１４０７，１４０９および１４１０上の
駆動ストローブは、ディスク駆動部に対する駆動５ｙｎ
ｃ偏号のソースとして基準論理回路１２５八又は１２５
Ｂのいずねか全選択するための基準論理回路に接続され
る。
第３２Ｂ図において、出力回線についてこれ等が信号シ
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１３は、バス回答信号
を逆Ｋ ＣＰＵに結合させるよう作用し、ＣＰＵインタ
ーフェースからのゲートされ九装置の選択人力回線の各
々からの入力金有する０几ゲート’１４１４から入る。
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１３は、バス回答信号
を逆Ｋ ＣＰＵに結合させるよう作用し、ＣＰＵインタ
ーフェースからのゲートされ九装置の選択人力回線の各
々からの入力金有する０几ゲート’１４１４から入る。
パス回答信号は、アドレス指定された装置が連絡される
事をＣＰＵ１０６に通知する。回線１４１５は指令信号
音、必要とされる操作モード、即ち、Ｅ−Ｅモード、転
送モード、テスト・モード又は記録に対するビデオ入力
モードに従ってエンコード・スイッチ１２６に結合する
。回線１４６ Ｆｉｓｙｎｃソースとして基準５ｙｎｃ
かビデオ５ｙｎｃのいずれかを使用するようにエンコー
ド・スイッチ１２６に指令全結合する。回線１４１７は
、再生チャンネルＡ、 Ｂ、又はＣＫ：対する３つの連
動出力の１つを選択するための躯ｌＩｈ選択信号を結合
し、３つの駆動のいずれかをチャンネルの１つ以上に結
合させる。回線１４１８は、自動画像レベル指令を、探
査操作が生じる時、即ちディスク駆動部における再生ヘ
ッドが１つのトラックから別のトラックへ移動している
時、再生信号を有するチライン１５３４上に現れる時、
被アドレス位置においてＲＡＭに書き込まれうる。ラム
１５３５中のデータは第３３Ｂ図に示すデータ・トラッ
ク・インターフェース１に延長しているライン１７６０
に接続されている出力ライン１５４８を介してディスク
駆動装置に送出される。
事をＣＰＵ１０６に通知する。回線１４１５は指令信号
音、必要とされる操作モード、即ち、Ｅ−Ｅモード、転
送モード、テスト・モード又は記録に対するビデオ入力
モードに従ってエンコード・スイッチ１２６に結合する
。回線１４６ Ｆｉｓｙｎｃソースとして基準５ｙｎｃ
かビデオ５ｙｎｃのいずれかを使用するようにエンコー
ド・スイッチ１２６に指令全結合する。回線１４１７は
、再生チャンネルＡ、 Ｂ、又はＣＫ：対する３つの連
動出力の１つを選択するための躯ｌＩｈ選択信号を結合
し、３つの駆動のいずれかをチャンネルの１つ以上に結
合させる。回線１４１８は、自動画像レベル指令を、探
査操作が生じる時、即ちディスク駆動部における再生ヘ
ッドが１つのトラックから別のトラックへ移動している
時、再生信号を有するチライン１５３４上に現れる時、
被アドレス位置においてＲＡＭに書き込まれうる。ラム
１５３５中のデータは第３３Ｂ図に示すデータ・トラッ
ク・インターフェース１に延長しているライン１７６０
に接続されている出力ライン１５４８を介してディスク
駆動装置に送出される。
第ｓａＣ図に示すデコーダ１５４０Ｆｉ、ライン１５２
２及び１５５６がナントゲート１５５０． １５５１及
び１５５５に接続された出力を有する時、ライン１５３
０からの６個の低い次数のビットにより規定される２進
数金受信する。これらのゲートにライン１５５３゜１５
５４及び１５５５に出力を与える。ライン１５５３はラ
イン１５４１にこのラッテＫｌＦき込まれるべきアドレ
スを受信させる。ライン１５５４は几ＡＭ−ディスク・
モードの動作を指定する１対の出力ライン１５３８及び
１５３９を有するＦ、 Ｆ、 １５５７會プリセツトす
る外圧、ラッチ１５４２を可能化する。同様に、またラ
イン１５５５はラッチ１５４２’ｊ５セツトしディスク
−ＲへＭモードの動作を指定する１対の出力ライン１５
２７及び１５２８に接続されるＦ、 Ｐ。
２及び１５５６がナントゲート１５５０． １５５１及
び１５５５に接続された出力を有する時、ライン１５３
０からの６個の低い次数のビットにより規定される２進
数金受信する。これらのゲートにライン１５５３゜１５
５４及び１５５５に出力を与える。ライン１５５３はラ
イン１５４１にこのラッテＫｌＦき込まれるべきアドレ
スを受信させる。ライン１５５４は几ＡＭ−ディスク・
モードの動作を指定する１対の出力ライン１５３８及び
１５３９を有するＦ、 Ｆ、 １５５７會プリセツトす
る外圧、ラッチ１５４２を可能化する。同様に、またラ
イン１５５５はラッチ１５４２’ｊ５セツトしディスク
−ＲへＭモードの動作を指定する１対の出力ライン１５
２７及び１５２８に接続されるＦ、 Ｐ。
１５５８？プリセツトする。Ｆ、Ｆ’、１５４２の出力
ライン１５５９ａ、１５５９ｂ及び１ｓ５９ｃｕナント
ゲート１６００ （第５４Ｅ図）に延長しており、デー
タが記録されるべき夫々の駆動装置を規定し、他のＦ、
Ｆ、 １５４２からの出力ライｙ １５６０ａ、 １
５６０ｂ及びｊ５６０ｃは再生データ・トラック情報を
処理するために便用されるべきであるチャンネルＡ、Ｂ
。
ライン１５５９ａ、１５５９ｂ及び１ｓ５９ｃｕナント
ゲート１６００ （第５４Ｅ図）に延長しており、デー
タが記録されるべき夫々の駆動装置を規定し、他のＦ、
Ｆ、 １５４２からの出力ライｙ １５６０ａ、 １
５６０ｂ及びｊ５６０ｃは再生データ・トラック情報を
処理するために便用されるべきであるチャンネルＡ、Ｂ
。
又はＣの何れかを規定するナンドグー） １５７２（ｊ
ｌｉ３４Ｂ図）のうちの３つに延長している。
ｌｉ３４Ｂ図）のうちの３つに延長している。
ラッチ１５４１は、ライン１５１９が）ｌ、ＡＭアドレ
ス入力に延長しているライン１５４６にアドレス情報を
通過させるｔめに能動である時、ナントゲート１５６５
によってゲートされるライン１５６２上にアドレス情報
を与える。これによりディスクからのデータを含む凡Ａ
Ｍ１５５！Ｓｔ−読出す命令が発生される。ライン１５
４６は、几ＡＭに行く他に、またライン１５１９により
可能化されて、関連出力ナンドグー）１５６６がライン
１５６７によって可能化される時、ＣＰＵアドレス及び
データ母線ライン１０５上にアドレス情報をゲートする
ナントゲート１５６５に接続されている。ライン１５６
７は、（母線データ・イン命令及び適当な装置選択信号
から発生される）ライン１５１９及び１５２０の何れか
がライン１５６８上のインターフェース可能化信号と一
緒に現れる時に能動である。ライン１５６８は、操作員
によってケーブル・コネクタ１５６９に接続できる試験
装置により与えられる試験動作時金除いて一般に低レベ
ルである。
ス入力に延長しているライン１５４６にアドレス情報を
通過させるｔめに能動である時、ナントゲート１５６５
によってゲートされるライン１５６２上にアドレス情報
を与える。これによりディスクからのデータを含む凡Ａ
Ｍ１５５！Ｓｔ−読出す命令が発生される。ライン１５
４６は、几ＡＭに行く他に、またライン１５１９により
可能化されて、関連出力ナンドグー）１５６６がライン
１５６７によって可能化される時、ＣＰＵアドレス及び
データ母線ライン１０５上にアドレス情報をゲートする
ナントゲート１５６５に接続されている。ライン１５６
７は、（母線データ・イン命令及び適当な装置選択信号
から発生される）ライン１５１９及び１５２０の何れか
がライン１５６８上のインターフェース可能化信号と一
緒に現れる時に能動である。ライン１５６８は、操作員
によってケーブル・コネクタ１５６９に接続できる試験
装置により与えられる試験動作時金除いて一般に低レベ
ルである。
高次数アドレスビットはナントゲート１５６５によって
アドレス及びデータ母＠、 １０５上にゲートされるが
、ＲＡＭからの２イン１５４８上の低次数ビット情報は
、８ビツトデータがライン１５７１ｉ介して母線１０５
に送出されるようにライン１５１９によって可能化され
る多数のナントゲート１５７０により母線１０５にゲー
トされる。ライン１５７１はま念他の組のナントゲート
１５７２の出力に延長しており、該ナントゲートはナン
トゲート１５７２’ｉ可能化するライン１５２０が能動
の時［８つの低次数ビットの情報を与える。インターフ
ェース回路に関する状態情報はＣＰＵに送ることができ
る。例えば、データ・トラック・インターフェース１２
０が凡Ａ、Ｍ−ディスク又はディスク−ラム・モードで
動作しているか否かに関する状態情報が送られ、インタ
ーフェース１２０がディスクからデータを読出すか又は
データ全ディスクに与えるか否かにより第３４Ｅ−３４
ｔ−１図に示す゛インターフェース回路によって発生さ
れ、ライン１５２４上のプログレス信号中の動作をライ
ン１５２８に与えられる。過度続出しエラー状態は、第
５４Ｂ−３４）１図に示すインターフェース回路からの
ライン１５４９上の動作完了信号及び情報全再生するた
めに何のチャンネルが選択されたがあられす信号と共に
、過度読出しエラー検出器１６５４（第３４Ｈ図）から
ライン１５４７上に与えられる。
アドレス及びデータ母＠、 １０５上にゲートされるが
、ＲＡＭからの２イン１５４８上の低次数ビット情報は
、８ビツトデータがライン１５７１ｉ介して母線１０５
に送出されるようにライン１５１９によって可能化され
る多数のナントゲート１５７０により母線１０５にゲー
トされる。ライン１５７１はま念他の組のナントゲート
１５７２の出力に延長しており、該ナントゲートはナン
トゲート１５７２’ｉ可能化するライン１５２０が能動
の時［８つの低次数ビットの情報を与える。インターフ
ェース回路に関する状態情報はＣＰＵに送ることができ
る。例えば、データ・トラック・インターフェース１２
０が凡Ａ、Ｍ−ディスク又はディスク−ラム・モードで
動作しているか否かに関する状態情報が送られ、インタ
ーフェース１２０がディスクからデータを読出すか又は
データ全ディスクに与えるか否かにより第３４Ｅ−３４
ｔ−１図に示す゛インターフェース回路によって発生さ
れ、ライン１５２４上のプログレス信号中の動作をライ
ン１５２８に与えられる。過度続出しエラー状態は、第
５４Ｂ−３４）１図に示すインターフェース回路からの
ライン１５４９上の動作完了信号及び情報全再生するた
めに何のチャンネルが選択されたがあられす信号と共に
、過度読出しエラー検出器１６５４（第３４Ｈ図）から
ライン１５４７上に与えられる。
上記回路が几ＡＭ−ディスク又はディスク−）ＬＡＭ・
モードで動作している時、ノアグー） １５７４はコネ
クタ１５７８及び１５７９により発生されるライン１５
７７上に現れるアドレス情報をゲートする多数のナント
ゲート１５７６’ｉ可能化するライフ １５７５上の出
力を有する。カウンタはライン１６３９又は１６９１
（第５ａＨ図）を介して入力ライン１５８２に４本られ
るカウント増加信号の制御により６４アドレスで直列に
カウントする。増加カウンタＲＡＭからディスクに又は
その逆に与えられるべき情報全選択する。そのカウンタ
は第３４ｇ−３ａＨ図に示す回路によってライン１５３
Ｂ （第５４ト１図）上に与えられる信号によりクリア
さねる。出力１５７７Ｆ′ｉ、アドレス・カウンタがカ
ウント６３以下であることを示す信号をライン１５８０
上に、またアドレス・カウンタがカウント６４より大き
いか又はこれ罠等しい場合にライン１５８１上に信号を
発生するためにゲートされる。これらの表示は第３ａｇ
−ｓａｔ−１図に示し後述ぢれる回路によって使用され
る。
モードで動作している時、ノアグー） １５７４はコネ
クタ１５７８及び１５７９により発生されるライン１５
７７上に現れるアドレス情報をゲートする多数のナント
ゲート１５７６’ｉ可能化するライフ １５７５上の出
力を有する。カウンタはライン１６３９又は１６９１
（第５ａＨ図）を介して入力ライン１５８２に４本られ
るカウント増加信号の制御により６４アドレスで直列に
カウントする。増加カウンタＲＡＭからディスクに又は
その逆に与えられるべき情報全選択する。そのカウンタ
は第３４ｇ−３ａＨ図に示す回路によってライン１５３
Ｂ （第５４ト１図）上に与えられる信号によりクリア
さねる。出力１５７７Ｆ′ｉ、アドレス・カウンタがカ
ウント６３以下であることを示す信号をライン１５８０
上に、またアドレス・カウンタがカウント６４より大き
いか又はこれ罠等しい場合にライン１５８１上に信号を
発生するためにゲートされる。これらの表示は第３ａｇ
−ｓａｔ−１図に示し後述ぢれる回路によって使用され
る。
第２データ・トラック・インターフェースの一部の単一
電気概略図全一緒に含む＠３４Ｅ乃至３４８図に関し、
全部の合成図（第ｓａｇ−ｓａｈ図）は２つの部分を有
するものと一般には考えることができる。上方部分はデ
ィスク・データ・トラック面に記録するため几ＡＭ１５
３３からの並列データが直列７オームに変換される場せ
九、凡ＡＭ−ディスク・モードを制御する九めのもので
ある。その回路・の下方部分はディスク・データ・トラ
ック面からの直列情報が並列情報に変換されて几ＡＭ
１５５３に書き込まれるディスク−ＲＡＭモードを制御
するためのものである。
電気概略図全一緒に含む＠３４Ｅ乃至３４８図に関し、
全部の合成図（第ｓａｇ−ｓａｈ図）は２つの部分を有
するものと一般には考えることができる。上方部分はデ
ィスク・データ・トラック面に記録するため几ＡＭ１５
３３からの並列データが直列７オームに変換される場せ
九、凡ＡＭ−ディスク・モードを制御する九めのもので
ある。その回路・の下方部分はディスク・データ・トラ
ック面からの直列情報が並列情報に変換されて几ＡＭ
１５５３に書き込まれるディスク−ＲＡＭモードを制御
するためのものである。
ＲＡＭ−ディスク・モードに関する第３４Ｅ図の上方部
分圧ついて、５つのナントゲート１６００の１つは可能
化され、記録が行なわれる時に生じるナンドグー） １
６００の１つへの他の入力が能動であるとき、ノアゲー
ト１６０１ｉ満足さぜる次め夫々の出力に信号を与える
。従ってデータ・タイミング・パルスは駆動装置が記録
している時にライン１６０２上に現れ、記録完了時に消
える。ディスク・データ・トラック面に記録されるべき
データは垂直ブランキング期間時に記録されず、ま九同
期飴が挿入されｆＩ−後、それを記録することは所望さ
れない。従って２イン１６０２上のデータ・タイミング
・パルスはナントゲート１６０３に延長しており、その
出力はライン１５３８上のＲＡＭ−ディスク・モード入
力が能動である時に生じるＲＡＭ−ディスク動作が進行
中で、ライン１６０５は、垂直ブランキング中にないこ
とを示す信号システムからの結果、真であること全示す
。従ってナントゲート１６０３の出力は同期語ゲートが
終了した後（１つのクロックパルスｔｍ足する他の入力
ライン１６ｏ６を有するナンドグー） １６０８へのラ
イン１６ｏ４に現れる。
分圧ついて、５つのナントゲート１６００の１つは可能
化され、記録が行なわれる時に生じるナンドグー） １
６００の１つへの他の入力が能動であるとき、ノアゲー
ト１６０１ｉ満足さぜる次め夫々の出力に信号を与える
。従ってデータ・タイミング・パルスは駆動装置が記録
している時にライン１６０２上に現れ、記録完了時に消
える。ディスク・データ・トラック面に記録されるべき
データは垂直ブランキング期間時に記録されず、ま九同
期飴が挿入されｆＩ−後、それを記録することは所望さ
れない。従って２イン１６０２上のデータ・タイミング
・パルスはナントゲート１６０３に延長しており、その
出力はライン１５３８上のＲＡＭ−ディスク・モード入
力が能動である時に生じるＲＡＭ−ディスク動作が進行
中で、ライン１６０５は、垂直ブランキング中にないこ
とを示す信号システムからの結果、真であること全示す
。従ってナントゲート１６０３の出力は同期語ゲートが
終了した後（１つのクロックパルスｔｍ足する他の入力
ライン１６ｏ６を有するナンドグー） １６０８へのラ
イン１６ｏ４に現れる。
エンコーダ９６からの同期語ゲート信号は、同期語ゲー
トが停止された後、１パルスが真であるＦ、Ｆ、１６１
０〜ナンドゲー） １１１１をプリセットするように動
作するＦ、ｌ、＋、 １６０９ ｉ有するシフトレジス
タを介してクロックされるライン１６０７に与えられる
。従ってナンドグー） １６０Ｂの出力は同期語の終り
で記録シーケンスを開始する。ナントゲート１６０５か
らのライン１６１３ｔ：ｔナンドグー） ｆ６１５への
出力を有し、ライン１６１６上にクリア・アドレス・カ
ウンタパルスを与えるＦ、 Ｆ。
トが停止された後、１パルスが真であるＦ、Ｆ、１６１
０〜ナンドゲー） １１１１をプリセットするように動
作するＦ、ｌ、＋、 １６０９ ｉ有するシフトレジス
タを介してクロックされるライン１６０７に与えられる
。従ってナンドグー） １６０Ｂの出力は同期語の終り
で記録シーケンスを開始する。ナントゲート１６０５か
らのライン１６１３ｔ：ｔナンドグー） ｆ６１５への
出力を有し、ライン１６１６上にクリア・アドレス・カ
ウンタパルスを与えるＦ、 Ｆ。
１６１４から成るシフト・レジスタに至り、該ライン１
６１６ｄ６４アドレス・カウント・ジ−タンスに対して
準備するよりにカウンタをクリアする第３４Ｃ及び３４
Ｄ図に示すアドレスカウンタ１５７８及び１５７９の入
力ライン１５８５に延長している。またシフトレジスタ
１６１４はクリア・アドレス・カウンタパルスが発生さ
れた後で、ライン１６１９上の信号をナンドグー） １
６１８に接続され、ライン１６１９は並列データが何れ
かのアドレスに対しＲＡＭ １５３３の出力上に現れて
いることをデータ・トラック面１中の並列−直列変換器
に通知するデータ・プレゼント信号をライン１６２２に
発生するＦ’、Ｆ、 １６２１から成るシフトレジスタ
をクロックするノアグー） １６２０に接続されている
。シフトレジスタは？、 Ｆ’、 １６２５から成り、
そのシフトレジスタの出力は、第３４Ｄ図からの入力ラ
イン１５８０によって与えられるカウンタのアドレスが
６３以下であるか否かを決めるための試験を行なうナン
トゲート１６２７の１つの入力を可能化するライン１６
２６上に現れる。
６１６ｄ６４アドレス・カウント・ジ−タンスに対して
準備するよりにカウンタをクリアする第３４Ｃ及び３４
Ｄ図に示すアドレスカウンタ１５７８及び１５７９の入
力ライン１５８５に延長している。またシフトレジスタ
１６１４はクリア・アドレス・カウンタパルスが発生さ
れた後で、ライン１６１９上の信号をナンドグー） １
６１８に接続され、ライン１６１９は並列データが何れ
かのアドレスに対しＲＡＭ １５３３の出力上に現れて
いることをデータ・トラック面１中の並列−直列変換器
に通知するデータ・プレゼント信号をライン１６２２に
発生するＦ’、Ｆ、 １６２１から成るシフトレジスタ
をクロックするノアグー） １６２０に接続されている
。シフトレジスタは？、 Ｆ’、 １６２５から成り、
そのシフトレジスタの出力は、第３４Ｄ図からの入力ラ
イン１５８０によって与えられるカウンタのアドレスが
６３以下であるか否かを決めるための試験を行なうナン
トゲート１６２７の１つの入力を可能化するライン１６
２６上に現れる。
もしそのアドレスが６３以下であると、ライン１６２９
はナントゲート１６５２に至るライン１６３１上の出力
を有するＦ、 Ｆ、１６３０ ’ｉプリセットし、該ナ
ントゲートはＦ、Ｆ、１６３４により発生されるデータ
が並列−直列変換器によってとられかつ入力データがラ
イン１６５５上で取られることをあられすライン１６３
３上の信号を待つ。データがとられると、ナントゲート
１６３２は真で、ｈ’、 Ｆ’、１６３Ｂへのライン１
６３７上に出力を与える。該Ｆ’、Ｆ’、１６３８はラ
イン１６５９ ｆ介してアドレス・カウンタを増加させ
、ま九データ・プレゼント信号をライン１６２２上に発
生するノアグー） １６２０に延長している出力ライン
１６４２’ｉ有するＦ、 Ｆ、 １６４１へ延びるライ
ン１６４０ｉ有する。従ってＲ，ＡＭ１５３３の全アド
レスでのデータがクロックアウトされる迄、記録される
べきアドレス０〜６３がクロックされる。アドレス６３
に達すると、ナントゲート１６２７は満足さｈず、その
回路は再開するために次の同期語ゲート’を待つのみで
ある。データ・タイミングパルスが消えると、ナントゲ
ート１６４５はｌ＝”、Ｆ’。
はナントゲート１６５２に至るライン１６３１上の出力
を有するＦ、 Ｆ、１６３０ ’ｉプリセットし、該ナ
ントゲートはＦ、Ｆ、１６３４により発生されるデータ
が並列−直列変換器によってとられかつ入力データがラ
イン１６５５上で取られることをあられすライン１６３
３上の信号を待つ。データがとられると、ナントゲート
１６３２は真で、ｈ’、 Ｆ’、１６３Ｂへのライン１
６３７上に出力を与える。該Ｆ’、Ｆ’、１６３８はラ
イン１６５９ ｆ介してアドレス・カウンタを増加させ
、ま九データ・プレゼント信号をライン１６２２上に発
生するノアグー） １６２０に延長している出力ライン
１６４２’ｉ有するＦ、 Ｆ、 １６４１へ延びるライ
ン１６４０ｉ有する。従ってＲ，ＡＭ１５３３の全アド
レスでのデータがクロックアウトされる迄、記録される
べきアドレス０〜６３がクロックされる。アドレス６３
に達すると、ナントゲート１６２７は満足さｈず、その
回路は再開するために次の同期語ゲート’を待つのみで
ある。データ・タイミングパルスが消えると、ナントゲ
ート１６４５はｌ＝”、Ｆ’。
１６４６から成るシフト・レジスタを介して２つのクロ
ックパルスの後で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了し九〇と金示す信号
を発生するためナントゲート１６４５の出力がＦ、 ）
’、 １６４７ ｔ−プリセットする。
ックパルスの後で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了し九〇と金示す信号
を発生するためナントゲート１６４５の出力がＦ、 ）
’、 １６４７ ｔ−プリセットする。
ディスク−）ＬＡＭモード時の回路の動作を示す図の下
部において、ライン１５２７上のディスク−ラム信号の
存在により第ｓａＧ及び３４Ｈ図に示すエラーカウンタ
１６５３をクリアする信号をライン１６５２上に与える
ＦＦ１６５１がセットせしめられる。エラーカウンタは
完全な６４バイトシーケンスの読出しが前述したように
７レーミング・エラー又はパリティエラーの存在により
中止されるトラック数を保持する。ディスクデータトラ
ック面からＲＡＭに再生されるべきデータは、ライン１
６０５上の垂直ブランキング信号でないものがデータ・
トラック・インターフェース１によってライン１６５７
上に与えられるライン表示信号により供給される他の入
力を有するナンドグー） １６５６に与えられる。
部において、ライン１５２７上のディスク−ラム信号の
存在により第ｓａＧ及び３４Ｈ図に示すエラーカウンタ
１６５３をクリアする信号をライン１６５２上に与える
ＦＦ１６５１がセットせしめられる。エラーカウンタは
完全な６４バイトシーケンスの読出しが前述したように
７レーミング・エラー又はパリティエラーの存在により
中止されるトラック数を保持する。ディスクデータトラ
ック面からＲＡＭに再生されるべきデータは、ライン１
６０５上の垂直ブランキング信号でないものがデータ・
トラック・インターフェース１によってライン１６５７
上に与えられるライン表示信号により供給される他の入
力を有するナンドグー） １６５６に与えられる。
従ってナントゲート１６５６は垂直ブランキング時に生
じる何れかの同期語又はライン表示を拒絶する。
じる何れかの同期語又はライン表示を拒絶する。
ナントゲート１６５６が満足さえると、１列ラインＩＤ
信号が存在していることを表示し、ラインはＦＦ１６６
０，１６６１及び１６６２を有するシフトレジスタの一
部から成るＦＦ１６５９ｉクロツク、そのＦＦ′ １６
６０及び１６６１はディスクより読み出されているデー
タからとり出されるクロックライン１６６３によってク
ロックされる。直列ラインＩＤ信号がライン１６５８に
現れると、シフトレジスタはライン１６６４にクリア・
アドレス・カウンタ命令全ライン１６６４に与え、かつ
ナントゲート１６６６の一人力に延長しているライン１
６６５に直列−並列変換開始命令を与える。１２クロッ
クサイクル時に、そのデータは直列−並列変換器中にク
ロックされる。即ち８ビツトデータ、１スタートビツト
、２ストツプビツト、１パリテイピツト、ライン１６６
７上のデータ利用可能フラグが発生され、ナントゲート
１６６６が満足されて、パルスがクロックされた後にＦ
Ｆ１６７１から成るシフトレジスタにより満足さねる他
の入力を有する他のナンドグー） １６７０にライン１
６６９上の信号を与える。
信号が存在していることを表示し、ラインはＦＦ１６６
０，１６６１及び１６６２を有するシフトレジスタの一
部から成るＦＦ１６５９ｉクロツク、そのＦＦ′ １６
６０及び１６６１はディスクより読み出されているデー
タからとり出されるクロックライン１６６３によってク
ロックされる。直列ラインＩＤ信号がライン１６５８に
現れると、シフトレジスタはライン１６６４にクリア・
アドレス・カウンタ命令全ライン１６６４に与え、かつ
ナントゲート１６６６の一人力に延長しているライン１
６６５に直列−並列変換開始命令を与える。１２クロッ
クサイクル時に、そのデータは直列−並列変換器中にク
ロックされる。即ち８ビツトデータ、１スタートビツト
、２ストツプビツト、１パリテイピツト、ライン１６６
７上のデータ利用可能フラグが発生され、ナントゲート
１６６６が満足されて、パルスがクロックされた後にＦ
Ｆ１６７１から成るシフトレジスタにより満足さねる他
の入力を有する他のナンドグー） １６７０にライン１
６６９上の信号を与える。
ナンドグー） １６７０の出力はライン１６７２上に現
れて、ＲＡＭに利用データが挿入されると、何れの誤り
が現れているか否かを知るため効果的に試験する。従っ
てライン１６７２は、パリティ・エラー又は７レーミン
グ・エラーもナントゲート１６７３への出力１６７８ｉ
有するノアゲート１６７７に至るライン１６７５．１６
７６から現れない時、ライン１６７４上に何らの誤り表
示も与えないナントゲート１６７３の一人力に供給する
。
れて、ＲＡＭに利用データが挿入されると、何れの誤り
が現れているか否かを知るため効果的に試験する。従っ
てライン１６７２は、パリティ・エラー又は７レーミン
グ・エラーもナントゲート１６７３への出力１６７８ｉ
有するノアゲート１６７７に至るライン１６７５．１６
７６から現れない時、ライン１６７４上に何らの誤り表
示も与えないナントゲート１６７３の一人力に供給する
。
パリティ・エラー又は７レーミング・エラーが生じる場
合、ライン１６７２上のテストパルスと一緒にライン１
６７８は、ＦＦ１６５１にクロックされるＦＦ１６８１
をプリセットし、ノアゲート１６８４及びライン１６８
５’ｉ介してＦＦ１６６２ｆクリアする外に、エラーカ
ウンタ１６５５’ｌＨ増加させる信号全ライン１６８３
に与えるナントゲート１６８０’ｉｆｉ足させる。次い
でＦＦ１６６２は直列−並列変換停止信号をライン１６
８６に与えてその動作を中止する。
合、ライン１６７２上のテストパルスと一緒にライン１
６７８は、ＦＦ１６５１にクロックされるＦＦ１６８１
をプリセットし、ノアゲート１６８４及びライン１６８
５’ｉ介してＦＦ１６６２ｆクリアする外に、エラーカ
ウンタ１６５５’ｌＨ増加させる信号全ライン１６８３
に与えるナントゲート１６８０’ｉｆｉ足させる。次い
でＦＦ１６６２は直列−並列変換停止信号をライン１６
８６に与えてその動作を中止する。
そのシーケンスはライン１６５８上に他の直列同期語が
現れると直ぐに再開する。もし何らの誤りも検出されな
いと、ライン１６７４は出力をナンドゲ−ト１６８９及
ヒ１６９０Ｖｃ与えルＦ’Ｆ１６８８及ヒ１６８７から
成るシフトレジスタをプリセットする。ナンドグー）
１６８？は第３４Ｂ図に示すＲＡＭ Ｋ書き込み可能化
パルスを与えるが、ナンドグー） １６９０かＣ）ｔＤ
ライン１６９１上の信号はディスクから次ノ情報バイト
を受信し、それをＲＡＭ中の次のアドレスに負荷するた
めアドレスカウンタを増加させる。
現れると直ぐに再開する。もし何らの誤りも検出されな
いと、ライン１６７４は出力をナンドゲ−ト１６８９及
ヒ１６９０Ｖｃ与えルＦ’Ｆ１６８８及ヒ１６８７から
成るシフトレジスタをプリセットする。ナンドグー）
１６８？は第３４Ｂ図に示すＲＡＭ Ｋ書き込み可能化
パルスを与えるが、ナンドグー） １６９０かＣ）ｔＤ
ライン１６９１上の信号はディスクから次ノ情報バイト
を受信し、それをＲＡＭ中の次のアドレスに負荷するた
めアドレスカウンタを増加させる。
ディスク駆動インターフェース
ディスク駆動装置全アドレス及びデータ母線１０５にイ
ンターフェースする回路を、第８図のコンピュータ制御
システムブロック図に示すディスク駆動インターフェー
ス回路１１８の電気的概略図を含む第３５Ａ及び５５Ｂ
図を参照して説明する。
ンターフェースする回路を、第８図のコンピュータ制御
システムブロック図に示すディスク駆動インターフェー
ス回路１１８の電気的概略図を含む第３５Ａ及び５５Ｂ
図を参照して説明する。
アドレス及びデータ母線１０５を介してＣＰＵ１０６に
よって与えるデータは第５５Ａ図の左側の回路に入り、
ワンショット・マルチバイブレータ１４４２がライン１
４４４上のＣ１’Ｕ１０６がらの母線データアウト命令
信号と−ｇ Ｋ ＣＰＵインターフェース１０Ｂから装
置選択ライン１４４３上に命令（Ｄ凡ＶＧＯ）を受信す
ると、関連ラッチ１４４ｏ及び１４４１中に負荷される
。これによりナントゲート１４４５は満足されて、ＢＤ
ＩＮ（Ｗ号が現れる時、他の装（を選択ラインからライ
ン１４４？、１４５０に同じような信号を発生するよう
に、ＣＰＵ１０６に送出される母線応答信号金出カライ
ン１４４８上に発生するノアゲ−ト１４４７への入力で
ある他に、ワンショット・マルチバイブレータ１４４２
’ｔ−トリガーする信号全ライン１４４６上に生ぜしめ
る。ワンショット・マルチバイブレータ１４４２の出力
はライン１４５２上に現れ、データ及びアドレス母線ラ
イン１０５上に現れるデータを以てラッチに負荷する。
よって与えるデータは第５５Ａ図の左側の回路に入り、
ワンショット・マルチバイブレータ１４４２がライン１
４４４上のＣ１’Ｕ１０６がらの母線データアウト命令
信号と−ｇ Ｋ ＣＰＵインターフェース１０Ｂから装
置選択ライン１４４３上に命令（Ｄ凡ＶＧＯ）を受信す
ると、関連ラッチ１４４ｏ及び１４４１中に負荷される
。これによりナントゲート１４４５は満足されて、ＢＤ
ＩＮ（Ｗ号が現れる時、他の装（を選択ラインからライ
ン１４４？、１４５０に同じような信号を発生するよう
に、ＣＰＵ１０６に送出される母線応答信号金出カライ
ン１４４８上に発生するノアゲ−ト１４４７への入力で
ある他に、ワンショット・マルチバイブレータ１４４２
’ｔ−トリガーする信号全ライン１４４６上に生ぜしめ
る。ワンショット・マルチバイブレータ１４４２の出力
はライン１４５２上に現れ、データ及びアドレス母線ラ
イン１０５上に現れるデータを以てラッチに負荷する。
被ラッチ化情報は後述する第３５Ｂ図の右に延長してい
る出力ライン上に現れる。
る出力ライン上に現れる。
装置選択夛イン１４５４が能動（Ｄ几Ｖ８Ｔｔ）で被選
択駆動装置からのアドレスが２イン１４５１上に受信さ
れるべきであることを示す時、ライン１４５５上のＢＤ
ＩＮ信号と一緒に１ナントゲート１４５６は満足され、
ノアグー） １４４７に延長しているライン１４４９上
に低出力を発生する。その信号はインバータ１４６２に
よって反転され、被選択駆動装置に関係する駆動アドレ
ス情報を含む多数のライン受信器１４５８に与えられる
。同様に他の装置選択５ イｙ １４５９ カ能動（Ｄ
Ｂ、ｖＳＴ ２） ｆ６っテ、駆動状態情報がＣＰＵ１
０６に送られるべきを示していると、ライン１４５５上
のＢＤＩＮ信号と一緒に、ナンドグー） １４６０ｔ−
ｊライン１４５０上に低レベルを与え、母線応答信号を
発生せしめる。ライン１４５０上の信号はインバータ１
４６３によって反転され、被選択駆動装置からの状態情
報を受信するライン受信器１４６１の他のセットに与え
られる。被選択ＲＡ動装置からの状態情報は出力母線ラ
イン１０５を介してＣＰｏ １０６に送出される。
択駆動装置からのアドレスが２イン１４５１上に受信さ
れるべきであることを示す時、ライン１４５５上のＢＤ
ＩＮ信号と一緒に１ナントゲート１４５６は満足され、
ノアグー） １４４７に延長しているライン１４４９上
に低出力を発生する。その信号はインバータ１４６２に
よって反転され、被選択駆動装置に関係する駆動アドレ
ス情報を含む多数のライン受信器１４５８に与えられる
。同様に他の装置選択５ イｙ １４５９ カ能動（Ｄ
Ｂ、ｖＳＴ ２） ｆ６っテ、駆動状態情報がＣＰＵ１
０６に送られるべきを示していると、ライン１４５５上
のＢＤＩＮ信号と一緒に、ナンドグー） １４６０ｔ−
ｊライン１４５０上に低レベルを与え、母線応答信号を
発生せしめる。ライン１４５０上の信号はインバータ１
４６３によって反転され、被選択駆動装置からの状態情
報を受信するライン受信器１４６１の他のセットに与え
られる。被選択ＲＡ動装置からの状態情報は出力母線ラ
イン１０５を介してＣＰｏ １０６に送出される。
ラッチ１４４０．１４４１からの出力ラインのあるもの
は、夫々タグ及び母線パツチイ信号である出力信号をラ
イン１４６６、 １４６７に発生するパリティ発生器１
４６４． １４６５に接続されている。出力ライン１４
７０は８ビツトデータをディスク駆動装置自体の母線ラ
インに伝送し、ライン１４７１は動作モード金決めるた
めディスク駆動装置に対する母線信号のカテゴリーを規
定する４ビツトのタグライン情報を含んでいる。タグゲ
ートライン１４７２はレベルが上昇して、能動となると
、情報を受は入れるようにディスク駆動装置に通知する
。
は、夫々タグ及び母線パツチイ信号である出力信号をラ
イン１４６６、 １４６７に発生するパリティ発生器１
４６４． １４６５に接続されている。出力ライン１４
７０は８ビツトデータをディスク駆動装置自体の母線ラ
インに伝送し、ライン１４７１は動作モード金決めるた
めディスク駆動装置に対する母線信号のカテゴリーを規
定する４ビツトのタグライン情報を含んでいる。タグゲ
ートライン１４７２はレベルが上昇して、能動となると
、情報を受は入れるようにディスク駆動装置に通知する
。
ディスク駆動装置を選択するため、タグライン１４７１
によって発生されるＷＪｓ番は母線ライン１４７０、能
動モジュール選択ライン１４７５及び最終ステップとし
て、能動タググー） １４７２上の駆動番号と一緒に能
動でなければならない。被選択状態に保持されるべき被
選択駆動装置に対して、モジュール選択ラインは能動に
止まらなければならない。
によって発生されるＷＪｓ番は母線ライン１４７０、能
動モジュール選択ライン１４７５及び最終ステップとし
て、能動タググー） １４７２上の駆動番号と一緒に能
動でなければならない。被選択状態に保持されるべき被
選択駆動装置に対して、モジュール選択ラインは能動に
止まらなければならない。
従って駆動インターフェース回路は１６母線アドレスラ
イン１０５ｉ母線、タグ及びディスク駆動回路自体の他
のラインに接続する。
イン１０５ｉ母線、タグ及びディスク駆動回路自体の他
のラインに接続する。
ディスク駆動記鎌及び再生制御
前述したように、本装置１１１ｔＫ使用されているディ
スク駆動装置７３は、ディスク駆動装置の設計及び製造
に当って長年に渡る改良により達成された信頼性ある動
作の利点が得られるように好適にはｔｌとんど変形され
ない。従って本装置にシいて使用されているディスク駆
動装置は、前述したように、即ち１パリテイピツトと一
緒に８ビツトビデオデータが同時に９並列面に記録され
、かつまたデータトラック面がその情報により記録され
ている点を除いて、比較的変化せしめられていない。
スク駆動装置７３は、ディスク駆動装置の設計及び製造
に当って長年に渡る改良により達成された信頼性ある動
作の利点が得られるように好適にはｔｌとんど変形され
ない。従って本装置にシいて使用されているディスク駆
動装置は、前述したように、即ち１パリテイピツトと一
緒に８ビツトビデオデータが同時に９並列面に記録され
、かつまたデータトラック面がその情報により記録され
ている点を除いて、比較的変化せしめられていない。
アムペックス・モデルＤＭｓｓ１ディスク駆動装置用デ
ィスク・パック駆動装置保守マニュアル、即ちアムペッ
クス・パートＡＭ ３００１１１Ｑ有するマニュアルは
生じている動作全制御するタグラインと共にディスク駆
動装置内の母線用命令デコーダを示す表２〜１を有して
いる。アムペックス・モデルＤＭ３５ｔディスク駆動装
置において、タグライン１１は、本装置と共に使用され
る時ディスク駆動装置の動作に等に適用可能でない動作
及び状態機能、従って本装置に特に適用可能な回路と置
換されると共に変形されたそこで使用されている数個の
回路に関連している。
ィスク・パック駆動装置保守マニュアル、即ちアムペッ
クス・パートＡＭ ３００１１１Ｑ有するマニュアルは
生じている動作全制御するタグラインと共にディスク駆
動装置内の母線用命令デコーダを示す表２〜１を有して
いる。アムペックス・モデルＤＭ３５ｔディスク駆動装
置において、タグライン１１は、本装置と共に使用され
る時ディスク駆動装置の動作に等に適用可能でない動作
及び状態機能、従って本装置に特に適用可能な回路と置
換されると共に変形されたそこで使用されている数個の
回路に関連している。
特に、ディスク駆動装置の通常のコンピュータデータ処
理用途は一巡動作内で絖出しと書き込み動作量の急速な
切換え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標準タグ１１動作及び状態機能はこのタイ
プの動作を処理する。
理用途は一巡動作内で絖出しと書き込み動作量の急速な
切換え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標準タグ１１動作及び状態機能はこのタイ
プの動作を処理する。
しかじ水袋［Ｋ関して、ディスク・パックの各回転はテ
レビジョン情報の単一画傷フイールドを記録又は再生す
るために使用され、単一フレームはディスク・パックの
２回転を必要とし、１フイールドのビデオ情報が８つ一
組の面に番き込まれ、他のフィールドのビデオ情報が８
つの異なるディスク面に書き込まれる。
レビジョン情報の単一画傷フイールドを記録又は再生す
るために使用され、単一フレームはディスク・パックの
２回転を必要とし、１フイールドのビデオ情報が８つ一
組の面に番き込まれ、他のフィールドのビデオ情報が８
つの異なるディスク面に書き込まれる。
読出しと書込み動作量の切換は所定点（特にセクター１
００又はインデックスとして参照される）に関してディ
スクの全回転の終了に際して生じるだけでかつそれはテ
レビジョン信号の垂直間隔時になされるように選択され
るので、非常ＶＣ急速な切換は本装置について特に微妙
なものではない。
００又はインデックスとして参照される）に関してディ
スクの全回転の終了に際して生じるだけでかつそれはテ
レビジョン信号の垂直間隔時になされるように選択され
るので、非常ＶＣ急速な切換は本装置について特に微妙
なものではない。
通常のデータ処理ディスク連動記録及び再生は約６．５
メガビット／秒のデータ速度のものであるが、本装置に
おけるディスク・バック面上に記録されるビデオ情報は
約１α７メガビツト／秒の速度のものである。標準ディ
スク駆動装置の記録と再生回路間でのヘッドの電子切換
えは信号対雑音比Ｋｌる悪影響を生じるので、電子スイ
ッチはディスク・パックから入来する信号の信号対雑音
比を約２ｄＢ増大させるリレーと置換される。
メガビット／秒のデータ速度のものであるが、本装置に
おけるディスク・バック面上に記録されるビデオ情報は
約１α７メガビツト／秒の速度のものである。標準ディ
スク駆動装置の記録と再生回路間でのヘッドの電子切換
えは信号対雑音比Ｋｌる悪影響を生じるので、電子スイ
ッチはディスク・パックから入来する信号の信号対雑音
比を約２ｄＢ増大させるリレーと置換される。
ディスク駆動装置と関連する回路の主要部は不変である
ので、附加又は変形された回路のみが、一般的に記載さ
れる。なぜなら図示していないが前記引例に示し念励振
回路と関係しなければならないからである。
ので、附加又は変形された回路のみが、一般的に記載さ
れる。なぜなら図示していないが前記引例に示し念励振
回路と関係しなければならないからである。
記録及び再生制御回路の電気的概略図を示す第３７Ａ及
び３７Ｂ図において、有効な動作命令がライン１８５２
上に現れると、ナントゲート１８５１によりゲートされ
るアウトライン１８２０〜１８２６は第３７Ａ図の左に
示す（１母耕ライン１８２７が第３７Ｂ図に示されてい
る）。これはディスク駆動装置中のタグライン１１がレ
ベル上昇しチエツクされて有効であると決められる時に
生じる。第３７Ａ図の回路の目的はディスクパック７５
への記録又はそこからの再生の次めに、ヘッド！ ｆｉ
！！ＩＩＩ御リレーが記録位置又は再生位置におかれ
るべきか否かに関するコンピュータ制御システム９２か
らの命令をラッチ・インし、基準垂直同期に関してディ
スクバックの正しい回転位相を与゛えるため附加的回路
によりスピンドルサーボに命令することである。
び３７Ｂ図において、有効な動作命令がライン１８５２
上に現れると、ナントゲート１８５１によりゲートされ
るアウトライン１８２０〜１８２６は第３７Ａ図の左に
示す（１母耕ライン１８２７が第３７Ｂ図に示されてい
る）。これはディスク駆動装置中のタグライン１１がレ
ベル上昇しチエツクされて有効であると決められる時に
生じる。第３７Ａ図の回路の目的はディスクパック７５
への記録又はそこからの再生の次めに、ヘッド！ ｆｉ
！！ＩＩＩ御リレーが記録位置又は再生位置におかれ
るべきか否かに関するコンピュータ制御システム９２か
らの命令をラッチ・インし、基準垂直同期に関してディ
スクバックの正しい回転位相を与゛えるため附加的回路
によりスピンドルサーボに命令することである。
この位相ｖｔａｓは次の通りである。（イ）記録時に、
サーボ基準信号はテレビジョン信号の垂直同期パルスと
一致する。（ロ）再生−転送時に、サーボ基準はテレビ
ジョン信号の垂直同期パルスに関して１水平ライン期間
進められる。（ハ）再生時にサーボ基準はテレビジョン
信号の垂直同期パルスに関し２水平ライン期間進められ
る。ナントゲートｔ８３１によりゲートされる時、上部
の３母線ライン１８２０゜１８２１．１８２２上の信号
は反転され、１〜８デコーダ１８３１ＣＪ見られる。デ
コーダ１８５４け入力命令に応じてスピンドル・サーボ
位相調整全決定し正当であると規定される出力ライン１
８３５゜１８５６及び１８５７のうちの５つを有する。
サーボ基準信号はテレビジョン信号の垂直同期パルスと
一致する。（ロ）再生−転送時に、サーボ基準はテレビ
ジョン信号の垂直同期パルスに関して１水平ライン期間
進められる。（ハ）再生時にサーボ基準はテレビジョン
信号の垂直同期パルスに関し２水平ライン期間進められ
る。ナントゲートｔ８３１によりゲートされる時、上部
の３母線ライン１８２０゜１８２１．１８２２上の信号
は反転され、１〜８デコーダ１８３１ＣＪ見られる。デ
コーダ１８５４け入力命令に応じてスピンドル・サーボ
位相調整全決定し正当であると規定される出力ライン１
８３５゜１８５６及び１８５７のうちの５つを有する。
他の全ての破復調化出力はノアゲート１８３８中にオア
されて反転後にライン１８３９′に介して動作命令拒絶
を発生するノアゲート１８４０に送出される。このこと
は不適当な命令が第１の３ライン１８２０〜１８２５に
送られたことを示す。
されて反転後にライン１８３９′に介して動作命令拒絶
を発生するノアゲート１８４０に送出される。このこと
は不適当な命令が第１の３ライン１８２０〜１８２５に
送られたことを示す。
デコーダ１８３４において、出力ライン１８３５け反転
され、ナントゲート１８４２に与えられ、可能化時に出
力ライン１８４４’ｉ有するランチ１８４３’ｉセツト
する。
され、ナントゲート１８４２に与えられ、可能化時に出
力ライン１８４４’ｉ有するランチ１８４３’ｉセツト
する。
このライン１８４４Ｖｉスピンドル・サーボに指示する
信号を発生して、スピンニング・ディスク・パックを記
録位置に対し回転的に位相をあわせる。出力ライン１８
３６は反転後にナントゲート１８４５に与えられ、ノア
ゲート１８４７によってライン１８４６上のパワー・ア
ップ・リセット信号によりオアされる。ノアゲート１８
４７の出力はライン１８４８を介してランチ１８４３
’ｉミリセット、またランチ１８５０ｉセツトし、ライ
ン１８５１上に現れる再生回転位相命令を与えるように
スピンドルサーボに指令する。デコーダからのライン１
８３７が能動であると、ラッチ１８４３゜１８５０ｉ１
Ｊセツトし、ライン１８５５上の転送回転位相命令を指
定するラッチ１８５４’ｉセツトするナンドグー） １
８５２にエリゲートされる。従ってデコーダの３の正当
な出力の何れかは、ナンドゲ−） １８４２．１８４５
及び１８５２がライン１８５６上可能化記憶命令を受信
する時に、再生−転送記録又は再生回転位相を指定する
。
信号を発生して、スピンニング・ディスク・パックを記
録位置に対し回転的に位相をあわせる。出力ライン１８
３６は反転後にナントゲート１８４５に与えられ、ノア
ゲート１８４７によってライン１８４６上のパワー・ア
ップ・リセット信号によりオアされる。ノアゲート１８
４７の出力はライン１８４８を介してランチ１８４３
’ｉミリセット、またランチ１８５０ｉセツトし、ライ
ン１８５１上に現れる再生回転位相命令を与えるように
スピンドルサーボに指令する。デコーダからのライン１
８３７が能動であると、ラッチ１８４３゜１８５０ｉ１
Ｊセツトし、ライン１８５５上の転送回転位相命令を指
定するラッチ１８５４’ｉセツトするナンドグー） １
８５２にエリゲートされる。従ってデコーダの３の正当
な出力の何れかは、ナンドゲ−） １８４２．１８４５
及び１８５２がライン１８５６上可能化記憶命令を受信
する時に、再生−転送記録又は再生回転位相を指定する
。
母線ライン１８２５． １８２６は相互に排他的命令信
号を搬送し、記録又は再生位置にリレーをセットする。
号を搬送し、記録又は再生位置にリレーをセットする。
母線ライン１８２５が高レベルで有効な動作命令が与え
られている時、ナントゲート１８４５１は、リレーを記
録位置におき、タイミングが正しい時に記録を実施せし
めるライン１８５８上に高レベル金与えるランチ１８５
７ｔ−セットする。母線ライン１８２３は、ナントゲー
ト１８５１によりゲートされる時、保守の九めに使用さ
れるヘッド選択信号をライン１８６１上に与えるランチ
１８６０ｉセツトする。
られている時、ナントゲート１８４５１は、リレーを記
録位置におき、タイミングが正しい時に記録を実施せし
めるライン１８５８上に高レベル金与えるランチ１８５
７ｔ−セットする。母線ライン１８２３は、ナントゲー
ト１８５１によりゲートされる時、保守の九めに使用さ
れるヘッド選択信号をライン１８６１上に与えるランチ
１８６０ｉセツトする。
第３７Ｂ図において、ナントゲート１８３１を可能化す
る有効な動作命令と一緒に母線ライン１８２７上の信号
は記憶命令がナンドグー） １８６４金可能化するライ
ン１８６３上に現れるならばランチ１８６２をセットす
る。ラッチ１８６２の出力は第４５８Ａ及び３８Ｂ図に
示す記録タイミング回路に使用されている次の記録フレ
ーム信号を発生する。第５７Ａ及び５７Ｂ図に示す回路
によって発生される他の命令はＣＰ０１０６に送出され
かつまた次の記録フレーム・ランチ１８６２ｉリセツト
する、記録シーケンスが完了したことを示すライン１８
６５上の信号である。
る有効な動作命令と一緒に母線ライン１８２７上の信号
は記憶命令がナンドグー） １８６４金可能化するライ
ン１８６３上に現れるならばランチ１８６２をセットす
る。ラッチ１８６２の出力は第４５８Ａ及び３８Ｂ図に
示す記録タイミング回路に使用されている次の記録フレ
ーム信号を発生する。第５７Ａ及び５７Ｂ図に示す回路
によって発生される他の命令はＣＰ０１０６に送出され
かつまた次の記録フレーム・ランチ１８６２ｉリセツト
する、記録シーケンスが完了したことを示すライン１８
６５上の信号である。
第５８Ａ及び３８Ｂ図に示す回路はパック駆動モータの
ためのスピンドル・サーボ制御システム用６０ Ｈ２基
準信号全発生する。パック駆動モータを使用して、スピ
ンドル・サーボは後述するタイミング発生回路によって
発生されるカラー・７レーム・被シフト信号上サーボ基
準として使用するディスクパックの回転位相を制御する
。しかし前述し友ように、テレビジョン信号は、再生チ
ャンネル９１回路の動作の結果、再生時に再生ビデオ・
データによって経験される遅延を補償する丸め、記録時
にその位置に対して１又は２テレビジヨン・ラインがす
すめられなければならない。第３８Ａ及び５８Ｂ図に示
す記録タイミング回路において発生されるカラー・７レ
ーム・被シフト信号は、記録、再生及び転送の各動作モ
ード用の所用タイミングに関して、正しく位置決めされ
る。第３８Ａ図Ｋ 示ｆ ＤＯ路は信号システムによっ
て発生される２Ｈ周波数の多重同期信号からとり出され
る６０出サ一ボ基準信号を与える。これに関し、２Ｈ信
号はタイミング発生器からのカラー・フレーム・被シフ
ト信号によって位相位置が制御される基本的６０ Ｈｚ
基準信号を駆動するため、５２５に分割される。
ためのスピンドル・サーボ制御システム用６０ Ｈ２基
準信号全発生する。パック駆動モータを使用して、スピ
ンドル・サーボは後述するタイミング発生回路によって
発生されるカラー・７レーム・被シフト信号上サーボ基
準として使用するディスクパックの回転位相を制御する
。しかし前述し友ように、テレビジョン信号は、再生チ
ャンネル９１回路の動作の結果、再生時に再生ビデオ・
データによって経験される遅延を補償する丸め、記録時
にその位置に対して１又は２テレビジヨン・ラインがす
すめられなければならない。第３８Ａ及び５８Ｂ図に示
す記録タイミング回路において発生されるカラー・７レ
ーム・被シフト信号は、記録、再生及び転送の各動作モ
ード用の所用タイミングに関して、正しく位置決めされ
る。第３８Ａ図Ｋ 示ｆ ＤＯ路は信号システムによっ
て発生される２Ｈ周波数の多重同期信号からとり出され
る６０出サ一ボ基準信号を与える。これに関し、２Ｈ信
号はタイミング発生器からのカラー・フレーム・被シフ
ト信号によって位相位置が制御される基本的６０ Ｈｚ
基準信号を駆動するため、５２５に分割される。
ま九記録タイミング回路は記録又は再生位置にリレー全
セットする駆動信号を発生し、その信号’ｋ ＩＪシレ
ー置についてＣＰＵに知らせる駆動制御ラインを介して
ＣＰＵ １０６に与える。更に本装置で、ヘッド不能化
信号が発生されるが、該信号は記録／再生リレーがその
２つの位置間で切換えられた後でディスク・パックの少
くとも１回転の曲ヘッド電流ヲ禁止する。記録タイミン
グ回路は１セツトの記録ヘッドから１フィールドｔｌ−
１セツトのディスク面上に記録する他のセットに切換え
る信号を発生するが、他のビデオ信号は前述し念ように
ｊＩ２セット上に記録される。基本５０ Ｆ−１ｚ信号
はヘッド切換えを制御する。
セットする駆動信号を発生し、その信号’ｋ ＩＪシレ
ー置についてＣＰＵに知らせる駆動制御ラインを介して
ＣＰＵ １０６に与える。更に本装置で、ヘッド不能化
信号が発生されるが、該信号は記録／再生リレーがその
２つの位置間で切換えられた後でディスク・パックの少
くとも１回転の曲ヘッド電流ヲ禁止する。記録タイミン
グ回路は１セツトの記録ヘッドから１フィールドｔｌ−
１セツトのディスク面上に記録する他のセットに切換え
る信号を発生するが、他のビデオ信号は前述し念ように
ｊＩ２セット上に記録される。基本５０ Ｆ−１ｚ信号
はヘッド切換えを制御する。
第３８Ａ図において、リレーが再生位置にある時高レベ
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０はナンドグー） １８７１へ入力を与
え、その他の入力は通常動作において垂直間隔時に生じ
るサーボヘッドを通るディスク上のセクター０００（イ
ンデックス）金示すライン１８７２上のパルによって本
質的に供給される。
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０はナンドグー） １８７１へ入力を与
え、その他の入力は通常動作において垂直間隔時に生じ
るサーボヘッドを通るディスク上のセクター０００（イ
ンデックス）金示すライン１８７２上のパルによって本
質的に供給される。
リレーが記録位置にあって、パルスがライン１８７２に
現れると、ナンドグー） １８７１はツイン１８７５ｔ
ｌ−介して前置増幅回路（第５４Ａ及び５４Ｂ図）に延
長しているリレー駆動信号を与えるトランジスタ１８７
４に接続されているラッチ１８７５をセットする。″１
九ラッチ１８７３の状態は、リレーが再生位置にあるこ
とを示す信号を第３８Ｂ図に延長しているライン１８７
６、又はリレーが記録位置にあること金示す信−＠を与
える。
現れると、ナンドグー） １８７１はツイン１８７５ｔ
ｌ−介して前置増幅回路（第５４Ａ及び５４Ｂ図）に延
長しているリレー駆動信号を与えるトランジスタ１８７
４に接続されているラッチ１８７５をセットする。″１
九ラッチ１８７３の状態は、リレーが再生位置にあるこ
とを示す信号を第３８Ｂ図に延長しているライン１８７
６、又はリレーが記録位置にあること金示す信−＠を与
える。
サーボ用基準信号を発生する友め、マルチプレクサ同期
と称され、タイミングが信号システム回路から発生され
る２Ｈ速度信号はライン１８８０上に与えられて反転さ
れ、かつライン１８８１上に現れる。このラインは２５
６分割カウンタ１８８２に延長していて、とのカウンタ
はナンドグー） １８８７を介してラッチ１８８６ｉセ
ツトするのに用いられるライン１８８５上の２Ｈ信号の
５１２による割Ｋを行なう２ＦＦ１８８４０割算器のク
ロック入力に達する出力ライン１８８３’ｉ有する。ラ
ッチ１８８６はライン１８８１上の２Ｈ信号によりクロ
ックされるシフトレジスタ１８８８に接続されている。
と称され、タイミングが信号システム回路から発生され
る２Ｈ速度信号はライン１８８０上に与えられて反転さ
れ、かつライン１８８１上に現れる。このラインは２５
６分割カウンタ１８８２に延長していて、とのカウンタ
はナンドグー） １８８７を介してラッチ１８８６ｉセ
ツトするのに用いられるライン１８８５上の２Ｈ信号の
５１２による割Ｋを行なう２ＦＦ１８８４０割算器のク
ロック入力に達する出力ライン１８８３’ｉ有する。ラ
ッチ１８８６はライン１８８１上の２Ｈ信号によりクロ
ックされるシフトレジスタ１８８８に接続されている。
シフトレジスタ１８８８はシフトレジスタ１８９２に接
続された出力ライン１８９０を有する。シフトレジスタ
１８９２からライン１８９１上にクロックアウトされた
パルスはカウンタ５２５ヲあられしＦＦ１８９５ｆクロ
ツクする。ＦＦ１９０２ノアゲート１８９５ｉ介してラ
イン１８９６にゲートされるライン１８９４上にパルス
を与え、カランカウンタ１８８２．１８８４と共にシフ
トレジスタ１Ｂ９２． ｊ８８８ ｆクリアする。
続された出力ライン１８９０を有する。シフトレジスタ
１８９２からライン１８９１上にクロックアウトされた
パルスはカウンタ５２５ヲあられしＦＦ１８９５ｆクロ
ツクする。ＦＦ１９０２ノアゲート１８９５ｉ介してラ
イン１８９６にゲートされるライン１８９４上にパルス
を与え、カランカウンタ１８８２．１８８４と共にシフ
トレジスタ１Ｂ９２． ｊ８８８ ｆクリアする。
従って５２５の終了カウントはカウンタ及びシフトレジ
スタをリセットする。５２５によって割算され次２Ｈの
速度はインバータ１８９８’ｉ介してツイン１８９９及
びライｙ １９０１上に６０ Ｈｚ信号サーボ基準を発
生するノアゲート１９００に通るライン１８７７上に現
れる６ ０ Ｈｚである。ライン１８９７上のシフトレ
ジスタ１８８日の出力はＦＦ１９０２によって２分の１
に割算され、ライン１９０４上に適正に位相調整された
ヘッドスイッチ制御信号を発生するためにゲートされる
５０Ｈｚ速度信号をライン１９０３上に発生する。
スタをリセットする。５２５によって割算され次２Ｈの
速度はインバータ１８９８’ｉ介してツイン１８９９及
びライｙ １９０１上に６０ Ｈｚ信号サーボ基準を発
生するノアゲート１９００に通るライン１８７７上に現
れる６ ０ Ｈｚである。ライン１８９７上のシフトレ
ジスタ１８８日の出力はＦＦ１９０２によって２分の１
に割算され、ライン１９０４上に適正に位相調整された
ヘッドスイッチ制御信号を発生するためにゲートされる
５０Ｈｚ速度信号をライン１９０３上に発生する。
もしカラー・フレーム被検出信号がライン１９０６上に
現れると、ＦＦ１９０７はセットされ、第１ノアゲート
１８９５、従って割算器及びシフトレジスタのクリアｔ
ｌ−禁止して、後者ｔｌ−あられすライン１９０８上の
カラー・フレーム被シフト信号は、カラー・フレーム被
シフト信号が終了カウントよりもシフトレジスタ及びＦ
Ｆｌに：０にリセットする工うに第２ノアゲー） １
１３９５’ｊ−介してクリア・パルスを発生する。これ
により６０ Ｈｚサーボ基準信号は、前述し次ように再
生及び転送モード時にビデオ情報が適正な位置にあるの
に必要とされるライン・アドバンスメントに対して正し
く位置決めされる。
現れると、ＦＦ１９０７はセットされ、第１ノアゲート
１８９５、従って割算器及びシフトレジスタのクリアｔ
ｌ−禁止して、後者ｔｌ−あられすライン１９０８上の
カラー・フレーム被シフト信号は、カラー・フレーム被
シフト信号が終了カウントよりもシフトレジスタ及びＦ
Ｆｌに：０にリセットする工うに第２ノアゲー） １
１３９５’ｊ−介してクリア・パルスを発生する。これ
により６０ Ｈｚサーボ基準信号は、前述し次ように再
生及び転送モード時にビデオ情報が適正な位置にあるの
に必要とされるライン・アドバンスメントに対して正し
く位置決めされる。
記録から再生へのヘッドの切換時ディスクバックの１回
転に対して前置増幅回路（第５４Ａ及び５４Ｂ図）に与
えられるヘッド不能化信号は、ラッチ回路１８７３が記
録状態にある時、ライン１８７２上ノインデツクスパル
スによってクロックされているラッチ回路１８７８に応
答してトランジスタ１８８９によりライン１８８９上九
発生される。
転に対して前置増幅回路（第５４Ａ及び５４Ｂ図）に与
えられるヘッド不能化信号は、ラッチ回路１８７３が記
録状態にある時、ライン１８７２上ノインデツクスパル
スによってクロックされているラッチ回路１８７８に応
答してトランジスタ１８８９によりライン１８８９上九
発生される。
第３８Ｂ図のタイミング発生回路の残部に、記録シーケ
ンスヲ東行する九めに使用されるタイミング命令を発生
する回路を示す。ライン１９５５上の同期プレゼント信
号と一緒に第３８Ｂ図に示す回路からライン１９０１上
に現れる６ ０ Ｈｚサーボ信号はナントゲート１０９
ｉ可能化する。このナンドグー） １９０９の出力信号
はライン１９３６上のカラー・フレーム被シフトパルス
とノアゲート１９１０によってオアをとられる。ラッチ
１９１１は６０Ｈｚのサーボ信号の発生時にセットされ
、シフトレジスタ１９１３と関連するナントゲート１９
１２の−人力を与える。ナントゲート１９１２は全ての
出力において低レベル状態金有するシフトレジスタ１９
１３と一緒にセットされるラッチ１９１１により満足さ
れる。このことが生じる毎に、ライン１８９９上の６０
Ｈｚサーボ基準信号はシフトレジスタをクロックし、
一連の高レベル信号状態のうちのいくつかを出力ライン
１９１４上に出力されシフトレジスタ１９１１は６０
Ｈｚのサーボ基準信号のシーフェンスによってクロック
されるので、これらのラインは記録に必要とされる信号
のシーケンスを行なう几め種々の論理グー）Ｋ延長され
ている。
ンスヲ東行する九めに使用されるタイミング命令を発生
する回路を示す。ライン１９５５上の同期プレゼント信
号と一緒に第３８Ｂ図に示す回路からライン１９０１上
に現れる６ ０ Ｈｚサーボ信号はナントゲート１０９
ｉ可能化する。このナンドグー） １９０９の出力信号
はライン１９３６上のカラー・フレーム被シフトパルス
とノアゲート１９１０によってオアをとられる。ラッチ
１９１１は６０Ｈｚのサーボ信号の発生時にセットされ
、シフトレジスタ１９１３と関連するナントゲート１９
１２の−人力を与える。ナントゲート１９１２は全ての
出力において低レベル状態金有するシフトレジスタ１９
１３と一緒にセットされるラッチ１９１１により満足さ
れる。このことが生じる毎に、ライン１８９９上の６０
Ｈｚサーボ基準信号はシフトレジスタをクロックし、
一連の高レベル信号状態のうちのいくつかを出力ライン
１９１４上に出力されシフトレジスタ１９１１は６０
Ｈｚのサーボ基準信号のシーフェンスによってクロック
されるので、これらのラインは記録に必要とされる信号
のシーケンスを行なう几め種々の論理グー）Ｋ延長され
ている。
ある制限がある時に生じるライン１９１５上の記録準備
信号はナンドグー） １９１６が満足される時、生じる
。即ちこれらの制限は、リレーが記録位置にある時、準
備信号が現れること、制御又はアクセス不能化リセット
が作動されないこと、ディスクパックは正しい回転位相
を有し同期は正しいことである。これらの制限が生じる
と、記録準備信号が与えられる。同様に次の記録フレー
ム信号はナントゲート１９１７によって発生され、同期
良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａｌ
） 、次の記録７Ｌ／−ム信号命令、リレーが記録位置
くあること、シフトレジスタ１９１３からのタイミング
、ディスクが正確に位置決めされた信号であることを含
むある制限が存在するとき、ラッチ１９１８をセットす
る。本しこれらの条件が満足されると、ラッチ１９１８
はセットされ、記録シーケンス信号がライン１９１９に
現れる。ラッチ１９１８？！シフトレジスタ１９１３に
より時間調整されるような４フイールド後にリセットさ
れ、そのリセットによりライン１９２０上に記録シーケ
ンス完了信号を発生する。
信号はナンドグー） １９１６が満足される時、生じる
。即ちこれらの制限は、リレーが記録位置にある時、準
備信号が現れること、制御又はアクセス不能化リセット
が作動されないこと、ディスクパックは正しい回転位相
を有し同期は正しいことである。これらの制限が生じる
と、記録準備信号が与えられる。同様に次の記録フレー
ム信号はナントゲート１９１７によって発生され、同期
良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａｌ
） 、次の記録７Ｌ／−ム信号命令、リレーが記録位置
くあること、シフトレジスタ１９１３からのタイミング
、ディスクが正確に位置決めされた信号であることを含
むある制限が存在するとき、ラッチ１９１８をセットす
る。本しこれらの条件が満足されると、ラッチ１９１８
はセットされ、記録シーケンス信号がライン１９１９に
現れる。ラッチ１９１８？！シフトレジスタ１９１３に
より時間調整されるような４フイールド後にリセットさ
れ、そのリセットによりライン１９２０上に記録シーケ
ンス完了信号を発生する。
ライン１９２１上の２フィールド期間続く前置記録信号
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述し次よ
うに２フィールドのビデオ・データを記録するため本装
置によって使用される４回転シーケンスの最初の２回転
で記録される。
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述し次よ
うに２フィールドのビデオ・データを記録するため本装
置によって使用される４回転シーケンスの最初の２回転
で記録される。
ラッチ１９１８． １９２２は同時にセットされる。同
様に、データ・タイミング・パルスは、本し記録／再生
リレーが４フイールド記録シーケンスの終りでトグルさ
ｈるべきで、４フイールド記録シーケンスのＭ後のフィ
ールド時に生じる１フィールド間続くなら、データトラ
ック回路によってライン１９２３上に現れる。データト
ラック回路は記録／再生リレーがトグルされるとき、そ
のシーケンスの後でヘッド電流が流れるのを阻止する。
様に、データ・タイミング・パルスは、本し記録／再生
リレーが４フイールド記録シーケンスの終りでトグルさ
ｈるべきで、４フイールド記録シーケンスのＭ後のフィ
ールド時に生じる１フィールド間続くなら、データトラ
ック回路によってライン１９２３上に現れる。データト
ラック回路は記録／再生リレーがトグルされるとき、そ
のシーケンスの後でヘッド電流が流れるのを阻止する。
第３９図の電気概略図に示すタイミング発生器は記録及
び再生時にディスク、バック回転がテレビジョン信号に
同期せしめられるようなサーボ・システムの動作を含む
駆動装置のタイミング機能を与えるために使用される信
号を発生する。その回路は４テレビジヨン・フィールド
毎に３連続広水平速度パルスの形式で生じるカラー・フ
レーム信号の他に、狭い水平速度パルスから成る基準ロ
ジック回路１２５Ａ、１２５Ｂから受信されたマルチプ
レックス同期信号を使用する。このマルチプレックス同
期信号は駆動装置のタイミング機能用基本駆動部動作タ
イミングパルスであるカラー・７レ一ム出力信号と共に
水平速度信号を発生する丸めに使用される。他の機能の
他に１カラー・フレーム被シフト信号は、他の機能の他
に、記録動作が生じている時に、サーボ基準が記録され
ているビデオ信号の垂直同期信号と一致するように、サ
ーボ基準の基本的同期化を提供する。しかし再生動作が
生じている時、そのサーボ基準は、本装置の再生チャン
ネル９１において生じる２テレビジヨンラインの遅延を
補償するため２テレビジヨン・ラインに等しい期間だけ
テレビジョン信号が進められるように、シフトされる。
び再生時にディスク、バック回転がテレビジョン信号に
同期せしめられるようなサーボ・システムの動作を含む
駆動装置のタイミング機能を与えるために使用される信
号を発生する。その回路は４テレビジヨン・フィールド
毎に３連続広水平速度パルスの形式で生じるカラー・フ
レーム信号の他に、狭い水平速度パルスから成る基準ロ
ジック回路１２５Ａ、１２５Ｂから受信されたマルチプ
レックス同期信号を使用する。このマルチプレックス同
期信号は駆動装置のタイミング機能用基本駆動部動作タ
イミングパルスであるカラー・７レ一ム出力信号と共に
水平速度信号を発生する丸めに使用される。他の機能の
他に１カラー・フレーム被シフト信号は、他の機能の他
に、記録動作が生じている時に、サーボ基準が記録され
ているビデオ信号の垂直同期信号と一致するように、サ
ーボ基準の基本的同期化を提供する。しかし再生動作が
生じている時、そのサーボ基準は、本装置の再生チャン
ネル９１において生じる２テレビジヨンラインの遅延を
補償するため２テレビジヨン・ラインに等しい期間だけ
テレビジョン信号が進められるように、シフトされる。
特に、各再生チャンネル９１のデータ・デコーダ及び時
間軸補正回路１００の時間軸補正器部分５６５Ｆｉ再生
時に１テレビジヨン・ラインの遅れを与え、各再生チャ
ンネル９１の色度分離処理回路１０１はまた１テレビジ
ヨン・ラインの遅れを与える。従ってビデオ情報が再生
される時、それはそれよりも２ラインおそれ出力に現れ
、従ってサーボ基準位置は、通常再生時に２ラインだけ
ビデオ情報が進められるように１調節される。しかし、
転送モードが実行される、即ちメチル・フレーム情報が
１デイスク・パック７５から他へと転送される時、本装
置の再生チャンネルは１テレビジヨン・ライン遅延のみ
を生じる。なぜなら情報はデコーダ及び時間軸補正回路
１００を介して行くが、色度分離処理回路１０１を介し
ては行かない丸めである。色度回路によって導入される
遅延は転送モードでは現れていないので、サーボ基準の
位置は、垂直同期パルスが他のディスク・パック７５上
のセクター０００（インデックス）と一致するように、
１テレビジヨンラインが進められる。タイミング発生器
と関連する回路はサーボ基準が適正な位置にあるように
カラー・フレームフィールドのシフト’１行ない、かつ
雑音レベル又はマルチプレックス同期信号中のパルスの
欠如によって影響されない安定なＨ速度信号を発生する
。
間軸補正回路１００の時間軸補正器部分５６５Ｆｉ再生
時に１テレビジヨン・ラインの遅れを与え、各再生チャ
ンネル９１の色度分離処理回路１０１はまた１テレビジ
ヨン・ラインの遅れを与える。従ってビデオ情報が再生
される時、それはそれよりも２ラインおそれ出力に現れ
、従ってサーボ基準位置は、通常再生時に２ラインだけ
ビデオ情報が進められるように１調節される。しかし、
転送モードが実行される、即ちメチル・フレーム情報が
１デイスク・パック７５から他へと転送される時、本装
置の再生チャンネルは１テレビジヨン・ライン遅延のみ
を生じる。なぜなら情報はデコーダ及び時間軸補正回路
１００を介して行くが、色度分離処理回路１０１を介し
ては行かない丸めである。色度回路によって導入される
遅延は転送モードでは現れていないので、サーボ基準の
位置は、垂直同期パルスが他のディスク・パック７５上
のセクター０００（インデックス）と一致するように、
１テレビジヨンラインが進められる。タイミング発生器
と関連する回路はサーボ基準が適正な位置にあるように
カラー・フレームフィールドのシフト’１行ない、かつ
雑音レベル又はマルチプレックス同期信号中のパルスの
欠如によって影響されない安定なＨ速度信号を発生する
。
第３４図において、第４テレビジヨン・フレーム毎に生
じる３迷続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
じる３迷続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
マルチプレックス同期信号は変換器１９２１’によって
エミッタ結合論理レベルからトランジスタートランジス
タ論理レベルに変換され、ノアゲート１９２４、に延長
している出力ライン１９２３’ を有するインバータ１
９２２”ｉ通る。ライン１９２３’は１７’ｊ２つのア
ンドゲート、即ちインバータ１９２５を介して１つのア
ントゲ−） １９２６及びＩＵ接他のアンドゲート１９
２７に接続される。アンドゲート１９２６．１９２７へ
の下部信号路はカラー・フレームを示す情報の存在又は
不存在を検出するように動作する。
エミッタ結合論理レベルからトランジスタートランジス
タ論理レベルに変換され、ノアゲート１９２４、に延長
している出力ライン１９２３’ を有するインバータ１
９２２”ｉ通る。ライン１９２３’は１７’ｊ２つのア
ンドゲート、即ちインバータ１９２５を介して１つのア
ントゲ−） １９２６及びＩＵ接他のアンドゲート１９
２７に接続される。アンドゲート１９２６．１９２７へ
の下部信号路はカラー・フレームを示す情報の存在又は
不存在を検出するように動作する。
カラー・フレームはワンショット・マルチバイブレータ
１９２８によりナントゲートをストローブすることによ
って検出され、ゲートされるパルスがカウンタ１９２９
Ｑ増加又はクリアするようにアントゲ−） １９２６．
１９２７Ｑ可能化する短期間パルスを発生する。カラー
・フレーム情報が現れているとき、３連続カウントはア
ンドゲート１９２７によってカウンタ１９２９に通過せ
しめられ、該ゲートハ応答的にシフトレジスタ１９３１
に高レベル出力を負荷する両ライン１９３０上に高レベ
ル出力を発生する。カラー・フレーム情報が現れていな
い場合、５連続パルスは発生せず、第２又は第５パルス
の不存在により、カウンター１９２９をクリアするため
にゲートされるアンドゲートｊ９２６’ｉ満足させる。
１９２８によりナントゲートをストローブすることによ
って検出され、ゲートされるパルスがカウンタ１９２９
Ｑ増加又はクリアするようにアントゲ−） １９２６．
１９２７Ｑ可能化する短期間パルスを発生する。カラー
・フレーム情報が現れているとき、３連続カウントはア
ンドゲート１９２７によってカウンタ１９２９に通過せ
しめられ、該ゲートハ応答的にシフトレジスタ１９３１
に高レベル出力を負荷する両ライン１９３０上に高レベ
ル出力を発生する。カラー・フレーム情報が現れていな
い場合、５連続パルスは発生せず、第２又は第５パルス
の不存在により、カウンター１９２９をクリアするため
にゲートされるアンドゲートｊ９２６’ｉ満足させる。
シフトレジスタ１９５１はライン１９３２上の２Ｈ信号
によ７つてクロックされ、カウンタ１９２９によって入
力上の信号をシフトし、ライン１９５５．１９３４及び
１９３５上に１Ｈ間隔で連続的に現れる高レベルの間に
出力する。
によ７つてクロックされ、カウンタ１９２９によって入
力上の信号をシフトし、ライン１９５５．１９３４及び
１９３５上に１Ｈ間隔で連続的に現れる高レベルの間に
出力する。
ライン１９３５． １９！＋４及び１９５５上の信号の
タイミングは、デコーダ１９５７よりカラー・フレーム
被シフト出力ライン１９５６上の１ライン、２ライン又
は３ライン遅延（５ライン遅延Ｆｉａ進み、１ライン遅
延は２ライン進み２ライン遅延は２ライン進みと規定さ
れる）を与える。２位置選択制御ライン１９３８は入力
ライン’ｌ９５５． １９！５４又は１９３５のどれを
復調するか全決めるデコーダ１９５７に２進入力命令を
与えて、それにより記録タイミング回路用基本被シフト
カラー・フレーム基準タイミング情報を発生する。
タイミングは、デコーダ１９５７よりカラー・フレーム
被シフト出力ライン１９５６上の１ライン、２ライン又
は３ライン遅延（５ライン遅延Ｆｉａ進み、１ライン遅
延は２ライン進み２ライン遅延は２ライン進みと規定さ
れる）を与える。２位置選択制御ライン１９３８は入力
ライン’ｌ９５５． １９！５４又は１９３５のどれを
復調するか全決めるデコーダ１９５７に２進入力命令を
与えて、それにより記録タイミング回路用基本被シフト
カラー・フレーム基準タイミング情報を発生する。
その回路はまたノアグー） １？２４、からインバータ
１９４１、アンドゲート１９４２及びライン１９４３金
介して同期信号を受信する集積回路１９４０中の電圧制
御発振器金有する位相ロック・ループ全使用して安定水
平速度信号を発生する。発振器１９４０の出力はライン
１９４４上に現れ、ライン１９４６上に２Ｈ出力を有す
る１０割算カウンタ１９４５によって割算され、次いで
２割算カウンタ１９４７によって割算され、ライン１９
４８上に１Ｈ信号を発生し、Ｈ速度出力信号として現れ
る。ライン１９４８は回路１９４０の位相比較入力に送
られる。電圧制御発振器への被フィルタ誤差信号はマル
チプレックス同期信号が入力ライン１９２０、に現れる
時は何時でも導通している伝送ゲート１９５０’ｉ介し
て延長しているライン１９４９１Ｃよって伝送される。
１９４１、アンドゲート１９４２及びライン１９４３金
介して同期信号を受信する集積回路１９４０中の電圧制
御発振器金有する位相ロック・ループ全使用して安定水
平速度信号を発生する。発振器１９４０の出力はライン
１９４４上に現れ、ライン１９４６上に２Ｈ出力を有す
る１０割算カウンタ１９４５によって割算され、次いで
２割算カウンタ１９４７によって割算され、ライン１９
４８上に１Ｈ信号を発生し、Ｈ速度出力信号として現れ
る。ライン１９４８は回路１９４０の位相比較入力に送
られる。電圧制御発振器への被フィルタ誤差信号はマル
チプレックス同期信号が入力ライン１９２０、に現れる
時は何時でも導通している伝送ゲート１９５０’ｉ介し
て延長しているライン１９４９１Ｃよって伝送される。
このことはタイムアウトする前は約３Ｈパルスの間高し
ヘルとｎり、ワンショット・マルチバイブレータ１９５
２はマルチプレクス同期信号が現れる時は何時でも常に
高レベルである。
ヘルとｎり、ワンショット・マルチバイブレータ１９５
２はマルチプレクス同期信号が現れる時は何時でも常に
高レベルである。
もしマルチプレクス同期信号が現れでず、！Ｈ期間後に
現れないと、出力ライン１９５３は低レベルとなり、ゲ
ート１９５０と共にアンドゲート１９４２を不能化し、
インバータ１？５４ｔ−介して他の伝送グー） １９５
５を可能化し、該ゲートはマルチブレクス同期信号が現
れるまで、はぼ正しい周波数でＨ速度を保持するに当っ
てＶＣＯにより「人工的」誤差信号を発生する。回路１
９４０における位相比較出力に接続された入力金有する
ノアゲート１９５６は位相ロックループがロックされな
い時、何れのものが発光ダイオード１９５７ｉ駆動する
かを示すロック指示信号を発生する。記録動作に必要と
される条件の一つである同期信号が正しいことを示す信
号はライン１９５９上に現れ、これは記録動作が行われ
る前に必要な確認のうちの１つとなる。
現れないと、出力ライン１９５３は低レベルとなり、ゲ
ート１９５０と共にアンドゲート１９４２を不能化し、
インバータ１？５４ｔ−介して他の伝送グー） １９５
５を可能化し、該ゲートはマルチブレクス同期信号が現
れるまで、はぼ正しい周波数でＨ速度を保持するに当っ
てＶＣＯにより「人工的」誤差信号を発生する。回路１
９４０における位相比較出力に接続された入力金有する
ノアゲート１９５６は位相ロックループがロックされな
い時、何れのものが発光ダイオード１９５７ｉ駆動する
かを示すロック指示信号を発生する。記録動作に必要と
される条件の一つである同期信号が正しいことを示す信
号はライン１９５９上に現れ、これは記録動作が行われ
る前に必要な確認のうちの１つとなる。
同期ＯＫ倍信号、サーボがロックされかつ位相ロックル
ープがロックされる時、発生され、位相ロツクループは
アンドゲート１９６０の入力に示されるこれら状態のう
ちの１つの状態である。
ープがロックされる時、発生され、位相ロツクループは
アンドゲート１９６０の入力に示されるこれら状態のう
ちの１つの状態である。
第４ＯＡ及び４０Ｂ図に示す回路はコンピュータデータ
処理に当って使用される現在のディスク駆動回路の誤差
チエツク論理と、多くの点で類似の誤差チエツク論理を
示す。しかし、本装置により、附加的事故状態が生じ、
誤差チエツク論理は変形され、この機能を与えるなめに
拡張される。第４０Ａ図に於てビデオ情報の画像フレー
ムの再生は前述し九ようにディスクバック７５の２回転
を必要とし、ヘッドの位置は、そう査命令がライン１９
７５に与えられると、ヘッドの位置は変えられる。しか
し、−トラックから他へのヘッドの切換えはテレビ偉に
不連続性を与えるので、ヘッド位置の切換えが垂直間隔
時にのみ開始することが望ましく、従って垂直ブランキ
ングに関して正しく時間調整され九開始そう査命令がラ
イン１９７７上に現れるようにライン１９７６に与えら
れ九そう査命令は垂直ブランキング間隔率に関して特別
の時間でスタートするように時間調整される。垂直速度
信号は第５９図に示すタイミング発生回路及び記録タイ
ミング回路（第３８人図）によって発生される。
処理に当って使用される現在のディスク駆動回路の誤差
チエツク論理と、多くの点で類似の誤差チエツク論理を
示す。しかし、本装置により、附加的事故状態が生じ、
誤差チエツク論理は変形され、この機能を与えるなめに
拡張される。第４０Ａ図に於てビデオ情報の画像フレー
ムの再生は前述し九ようにディスクバック７５の２回転
を必要とし、ヘッドの位置は、そう査命令がライン１９
７５に与えられると、ヘッドの位置は変えられる。しか
し、−トラックから他へのヘッドの切換えはテレビ偉に
不連続性を与えるので、ヘッド位置の切換えが垂直間隔
時にのみ開始することが望ましく、従って垂直ブランキ
ングに関して正しく時間調整され九開始そう査命令がラ
イン１９７７上に現れるようにライン１９７６に与えら
れ九そう査命令は垂直ブランキング間隔率に関して特別
の時間でスタートするように時間調整される。垂直速度
信号は第５９図に示すタイミング発生回路及び記録タイ
ミング回路（第３８人図）によって発生される。
第ａａＢ図は誤差チエツク論理回路の他のセクション金
示しており、このセクションの回路は記録電流がその通
りになっているか否かを決めるチエツクを行なう。即ち
オンとなつ九時、実際にオンであるか否かを決めるため
にチエツクされ、逆にオフとなつ圧抜でオフであること
を知る九めにチエツクする。もし命令された状態が生じ
ていないなら、ディスク上に存在するデータは危険であ
る。
示しており、このセクションの回路は記録電流がその通
りになっているか否かを決めるチエツクを行なう。即ち
オンとなつ九時、実際にオンであるか否かを決めるため
にチエツクされ、逆にオフとなつ圧抜でオフであること
を知る九めにチエツクする。もし命令された状態が生じ
ていないなら、ディスク上に存在するデータは危険であ
る。
特に記録電流感知ライン１９７８はｆＪ２ナントゲート
１９８１に入力ｔ−４えるインバータ１９８０と共にナ
ントゲート１９７９に与えられる。記録シーケンスライ
ｙ １９８２はナントゲート１９７９及びインバータ１
９８３を介してナンドグー） １９８１に接続されてい
る。ライン１９７８は電流が流れていて記録電源から発
生しているか否かを実際に示すが、記録シーケンスライ
ン１９８２は電流が流れる時論理的低レベルで、オフの
時論理的高レベルを有する。ライン１９８４上にストロ
ーブが生じると、ナントゲート１９８８．１９８９の一
つがノアゲート１９９０に接続され之対応Ｆ Ｆ １９
８８． １９８７をセットする夫々の出力ライン１９８
６． １９８７上に作動信号を与え、更にノアゲート入
力のうちの１つが満足される時はいつでもかつ状態が安
全でなく、トラック上のデータが危険であることを示す
信号を発生する。この点について、ＦＦ１９８８はそう
でない時に電流が記録ヘッドにおいて流れていることを
示しＦＦ１ｑ８ｑは記録ヘッド電流がオンになり電流が
全く流れていない時にノアグー） １９９０に能動信号
を与える。水平速度信号はライン１９９２上に現れ、Ｆ
Ｆｙｆｒ−クロックし、被感知記録電流がそのようなも
のであるか否かを決めるためナンドグー） １９７９．
１９８１をストローブする出力をライン１９８４ｔ−接
続することによりライン１９９４上に発生する。換言す
れば記録電流の遮断後、ＦＦ１９９３の動作は、ナント
ゲートをストローブし電流が正しく変化しているか否か
を決めるため１水平ライン遅れてライン１９９４上に高
レベルを与える。ストローブ信号は１水干ラインの間続
き、命令が与えられた後、１水平ラインを開始する。Ｈ
速度は命令が与えられた後、新レベルに達するため電流
に対し適当な時間を与えるために、使用される。
１９８１に入力ｔ−４えるインバータ１９８０と共にナ
ントゲート１９７９に与えられる。記録シーケンスライ
ｙ １９８２はナントゲート１９７９及びインバータ１
９８３を介してナンドグー） １９８１に接続されてい
る。ライン１９７８は電流が流れていて記録電源から発
生しているか否かを実際に示すが、記録シーケンスライ
ン１９８２は電流が流れる時論理的低レベルで、オフの
時論理的高レベルを有する。ライン１９８４上にストロ
ーブが生じると、ナントゲート１９８８．１９８９の一
つがノアゲート１９９０に接続され之対応Ｆ Ｆ １９
８８． １９８７をセットする夫々の出力ライン１９８
６． １９８７上に作動信号を与え、更にノアゲート入
力のうちの１つが満足される時はいつでもかつ状態が安
全でなく、トラック上のデータが危険であることを示す
信号を発生する。この点について、ＦＦ１９８８はそう
でない時に電流が記録ヘッドにおいて流れていることを
示しＦＦ１ｑ８ｑは記録ヘッド電流がオンになり電流が
全く流れていない時にノアグー） １９９０に能動信号
を与える。水平速度信号はライン１９９２上に現れ、Ｆ
Ｆｙｆｒ−クロックし、被感知記録電流がそのようなも
のであるか否かを決めるためナンドグー） １９７９．
１９８１をストローブする出力をライン１９８４ｔ−接
続することによりライン１９９４上に発生する。換言す
れば記録電流の遮断後、ＦＦ１９９３の動作は、ナント
ゲートをストローブし電流が正しく変化しているか否か
を決めるため１水平ライン遅れてライン１９９４上に高
レベルを与える。ストローブ信号は１水干ラインの間続
き、命令が与えられた後、１水平ラインを開始する。Ｈ
速度は命令が与えられた後、新レベルに達するため電流
に対し適当な時間を与えるために、使用される。
もしディスクパック７５のトラックの中心に追従しない
ようにヘッドが誤まって位置決めされていることを示す
オフセット状態が生じると、ライン２０００上の信号は
、ＦＦ２００１′！ｉ−セットし、これはノアグー）
２００２に真信号を与えるよう応答する。該グー） ２
００２は真値信号に対応してライン２００３に選択的ロ
ックを与え、データを危険にさらす状態の九め、ディス
ク駆動装置を不能化し、さらにディスク駆動装置に異常
が起きたことを示す。
ようにヘッドが誤まって位置決めされていることを示す
オフセット状態が生じると、ライン２０００上の信号は
、ＦＦ２００１′！ｉ−セットし、これはノアグー）
２００２に真信号を与えるよう応答する。該グー） ２
００２は真値信号に対応してライン２００３に選択的ロ
ックを与え、データを危険にさらす状態の九め、ディス
ク駆動装置を不能化し、さらにディスク駆動装置に異常
が起きたことを示す。
ディスク駆動データインターフェース
第９Ｂ図のブロック図に示すディスク駆動データ・イン
ターフェース１５１は関連ディスクパックより被検出ビ
デオ・データ全受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそれ全関連ディスクツ（ツク７５に送るようになって
いる。第６ＯＡ及び６０Ｂ図に示されている一つの表示
インターフェースのみを有する各ディスク・パック７５
に送りかつ取り出される１０ビツトデータをインターフ
ェースするために使用される２つのディスク駆動データ
・インターフェース回路がある。ディスク・パック面に
記録されるためにエンコーダ９６から受信されたデータ
はライン２０２０上に現れ、アントゲ−）２０２１’？
介して出力ライン２０２２にゲートされる。アンドゲー
ト２０２１Ｆ′ｉ第３８Ａ及び３８Ｂ図の記録タイミン
グ回路に生じるライン２０２３上の記録シーケンス命令
によって可能化される。データがディスクパック７５か
ら再生されると、再生され九データはライン２０２５上
に現れ、アントゲ−） ２０２６が記録タイミング回路
から来るライン２０２９上の低レベル信号によって発生
されるライン２０２８上の高レベルによって可能化され
るとき、アンドゲート２０２６ｆ介してライン２０２７
にゲートされる。ライン２０２９が低レベルであると、
相補的出力バッファ２０３０はライン２０２８上に低レ
ベルを、ライン２０３１上にナントゲート２０３２を可
能化する高レベルを発生し、エンコーダ９６から受信さ
れているデータをデータ選択スイッチ１２８及び以後の
選択された再生チャンネル９１にライン２０２７ 全弁
して伝送せしめる。この状態はＥ対Ｅ時に発生し、探査
動作は記録、再生電子回路によって信号が処理されてい
る時に生じるが、記録ステップは実施されない。ライン
２０２０上のデータはアントゲ−） ２０２１に達する
まえに、相補レベルを有するエミッター結合論理からＴ
ＴＬ論理に差動アングラインレシーバ２０２７によって
変換され、逆にライン２０２７上のデータは伝送用ＴＴ
Ｌ論理からエミッタ結合論理へ差動アングライン伝送器
２０１９によって変換される。
ターフェース１５１は関連ディスクパックより被検出ビ
デオ・データ全受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそれ全関連ディスクツ（ツク７５に送るようになって
いる。第６ＯＡ及び６０Ｂ図に示されている一つの表示
インターフェースのみを有する各ディスク・パック７５
に送りかつ取り出される１０ビツトデータをインターフ
ェースするために使用される２つのディスク駆動データ
・インターフェース回路がある。ディスク・パック面に
記録されるためにエンコーダ９６から受信されたデータ
はライン２０２０上に現れ、アントゲ−）２０２１’？
介して出力ライン２０２２にゲートされる。アンドゲー
ト２０２１Ｆ′ｉ第３８Ａ及び３８Ｂ図の記録タイミン
グ回路に生じるライン２０２３上の記録シーケンス命令
によって可能化される。データがディスクパック７５か
ら再生されると、再生され九データはライン２０２５上
に現れ、アントゲ−） ２０２６が記録タイミング回路
から来るライン２０２９上の低レベル信号によって発生
されるライン２０２８上の高レベルによって可能化され
るとき、アンドゲート２０２６ｆ介してライン２０２７
にゲートされる。ライン２０２９が低レベルであると、
相補的出力バッファ２０３０はライン２０２８上に低レ
ベルを、ライン２０３１上にナントゲート２０３２を可
能化する高レベルを発生し、エンコーダ９６から受信さ
れているデータをデータ選択スイッチ１２８及び以後の
選択された再生チャンネル９１にライン２０２７ 全弁
して伝送せしめる。この状態はＥ対Ｅ時に発生し、探査
動作は記録、再生電子回路によって信号が処理されてい
る時に生じるが、記録ステップは実施されない。ライン
２０２０上のデータはアントゲ−） ２０２１に達する
まえに、相補レベルを有するエミッター結合論理からＴ
ＴＬ論理に差動アングラインレシーバ２０２７によって
変換され、逆にライン２０２７上のデータは伝送用ＴＴ
Ｌ論理からエミッタ結合論理へ差動アングライン伝送器
２０１９によって変換される。
前述したアルペックス・モデルＤＭ ３ Ｓ １ ディ
スク駆動装置のような代表的コンピュータ処理装置に使
用されているディスク駆動装置において、ディスク・ス
ピンドル・モータ駆動装置は自由走行している。ディス
ク・スピンドル・モータ駆動装置に所望サーボ制御を与
える九め、モータ駆動回路は本装置の独自の用途に対し
て変形された。ディスクを駆動するモータの動作は第３
６図を参照して説明する。同図は、記録、丹生及び転送
動作が正しいタイミングで実施される如く、垂直同期信
号にロックされタイミングに対して正確に位置決めされ
るようにコンピュータディスク駆動装置におけるモータ
の駆動を制御する回路の動作金示すブロック図である。
スク駆動装置のような代表的コンピュータ処理装置に使
用されているディスク駆動装置において、ディスク・ス
ピンドル・モータ駆動装置は自由走行している。ディス
ク・スピンドル・モータ駆動装置に所望サーボ制御を与
える九め、モータ駆動回路は本装置の独自の用途に対し
て変形された。ディスクを駆動するモータの動作は第３
６図を参照して説明する。同図は、記録、丹生及び転送
動作が正しいタイミングで実施される如く、垂直同期信
号にロックされタイミングに対して正確に位置決めされ
るようにコンピュータディスク駆動装置におけるモータ
の駆動を制御する回路の動作金示すブロック図である。
第３６図は駆動モータ及びサーボ制御システムを動作さ
せる回路のブロック図を示す。第３６図に関して一般的
に説明する機能を実行する変形され九アムペックス・モ
デルＤＭ ３３１の詳細な電気回路は第４１人、４１Ｂ
図及び第５９Ａ、５９Ｂ図に含まれている。第４１人、
４１Ｂ図はディスク駆動位相ロック制御器の概略図、第
５１Ａ、５１Ｂ図はディスク駆動モータのスタートアッ
プ時に使用されるディスク駆動モータ論理、前置駆動回
路の概略図である。第３６図で、駆動用３相モータ２０
４０が始動されるべき時、リレ−２０４２’ｉ通る電力
線２０４１からの３相交流電源を使用して始動され、所
定スビードになる迄そのモータを附勢する。所定速度に
達した後、ディスク駆動モータ走行論理回路２０４４か
らのコイル２０４３によって制御されるリレー２０４２
Ｆｉ電力線２０４１からスイッチング・インバータ２０
４５の３相出力線に切換えられる。そのインバータは電
力線２０４１に接続されている電源金有し、ライン２０
４７を介する直流電源２０４１によって附勢される。モ
ータ２０４０の位置決め位相はディスク駆動装置の各回
転毎の信号を出力が増幅器２０５１によって増幅される
前置増幅器２０５０の出力と共にサーボ読出しヘッド２
０４９から取出される。復調回路２０５２はディスクパ
ック７５の各回転時に一度生じると、ディスクのセクタ
ー０００（インデックス）Ｋ対し１パルスを発生する。
せる回路のブロック図を示す。第３６図に関して一般的
に説明する機能を実行する変形され九アムペックス・モ
デルＤＭ ３３１の詳細な電気回路は第４１人、４１Ｂ
図及び第５９Ａ、５９Ｂ図に含まれている。第４１人、
４１Ｂ図はディスク駆動位相ロック制御器の概略図、第
５１Ａ、５１Ｂ図はディスク駆動モータのスタートアッ
プ時に使用されるディスク駆動モータ論理、前置駆動回
路の概略図である。第３６図で、駆動用３相モータ２０
４０が始動されるべき時、リレ−２０４２’ｉ通る電力
線２０４１からの３相交流電源を使用して始動され、所
定スビードになる迄そのモータを附勢する。所定速度に
達した後、ディスク駆動モータ走行論理回路２０４４か
らのコイル２０４３によって制御されるリレー２０４２
Ｆｉ電力線２０４１からスイッチング・インバータ２０
４５の３相出力線に切換えられる。そのインバータは電
力線２０４１に接続されている電源金有し、ライン２０
４７を介する直流電源２０４１によって附勢される。モ
ータ２０４０の位置決め位相はディスク駆動装置の各回
転毎の信号を出力が増幅器２０５１によって増幅される
前置増幅器２０５０の出力と共にサーボ読出しヘッド２
０４９から取出される。復調回路２０５２はディスクパ
ック７５の各回転時に一度生じると、ディスクのセクタ
ー０００（インデックス）Ｋ対し１パルスを発生する。
そのパルスは位相検出器２０５４の入力においてライン
２０５５上に現れる。インデックス・パルスの位相は検
出器２０５４０入力においてライン２０２５に現れる垂
直同期信号と比較され、位相補償回路２０５８によって
位相比較されかつ誤差信号に応じてその出力の周波数及
び位相を調節するため電圧制御発振器２０６０に与えら
れる誤差信号音ライン２０５７に生じる。電圧制御発振
器２０６０により与えられる周波数及び位相調節され次
６つの出力は３相スイツチ・インバータ２０４５ ’ｉ
駆動する制御論理回路２０６１にライン２０８７によっ
て接続される。このようにしてモータ２０４０は駆動用
ディスクパックに対する関連インデックス位置が記録実
行時に再生又はビデオ入力信号用ステーション基準から
とり出される垂直同期信号にロックされるようにサーボ
式に制御できる。
２０５５上に現れる。インデックス・パルスの位相は検
出器２０５４０入力においてライン２０２５に現れる垂
直同期信号と比較され、位相補償回路２０５８によって
位相比較されかつ誤差信号に応じてその出力の周波数及
び位相を調節するため電圧制御発振器２０６０に与えら
れる誤差信号音ライン２０５７に生じる。電圧制御発振
器２０６０により与えられる周波数及び位相調節され次
６つの出力は３相スイツチ・インバータ２０４５ ’ｉ
駆動する制御論理回路２０６１にライン２０８７によっ
て接続される。このようにしてモータ２０４０は駆動用
ディスクパックに対する関連インデックス位置が記録実
行時に再生又はビデオ入力信号用ステーション基準から
とり出される垂直同期信号にロックされるようにサーボ
式に制御できる。
＠５９Ｂ図で、駆動モータ２０４０がディスク駆動制御
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速度になった後、ディスク駆
動制御回路からの信号はナンドゲ−ト２０６７によりゲ
ートされるライン２０６６上に現れ、約４秒の時間遅れ
を有するワンショットマルチバイブレータ２０６９ ｉ
作動させる。４秒の遅延に続いてＦ Ｆ ２０７０はワ
ンショット・マルチバイブレータ２０６９によってクロ
ックされ、スイッチングインバータ２０４５に電力を与
える直流電源２０４６ （第３６図）ｔ−オン圧する命
令をライン２０７１に与える。ＦＦ２０７０の出力は電
源照合信号によるゲートの後で、ライン２０７２に与え
られ、約５０ミリ秒の遅延を有するワンショット・マル
チバイブレータ２０７３’ｉトリガーする。ワンショッ
ト・マルチバイブレータ２０７３がタイム・アウトシ虎
後、ＦＦ２０７４’ｉクロツクして、ライン２０７５上
に５００抵抗を短絡する信号を与え、この抵抗は切換時
にトランジスタ全保護する九め、インバータと直列であ
る。ライン２０７２’上の信号は電力線２０４１からス
イッチングインバータ２０４５へ切換わるようにリレー
２０４２ （第３６図）を作動させるための命令を発生
する。出力ライン２０７５は他のワンショット・マルチ
バイブレータ２０７６に達しＦＦ ２０７４のクロック
によりライン２０７５に信号が現われた時にこれをトリ
ガーする。ワンショット２０７６ｔｉ４０ミリ秒の遅れ
を有し、１０オーム抵抗を短絡する信号音ライン２０７
８上に発生する。この抵抗はインバータ２０４５ （第
３６図）に接続され、これにより上述の５０オーム抵抗
に対して行われ九のと同じ保護機能を果す。短絡信号は
線２０７８’を介してインバータ２０４５に供給される
。
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速度になった後、ディスク駆
動制御回路からの信号はナンドゲ−ト２０６７によりゲ
ートされるライン２０６６上に現れ、約４秒の時間遅れ
を有するワンショットマルチバイブレータ２０６９ ｉ
作動させる。４秒の遅延に続いてＦ Ｆ ２０７０はワ
ンショット・マルチバイブレータ２０６９によってクロ
ックされ、スイッチングインバータ２０４５に電力を与
える直流電源２０４６ （第３６図）ｔ−オン圧する命
令をライン２０７１に与える。ＦＦ２０７０の出力は電
源照合信号によるゲートの後で、ライン２０７２に与え
られ、約５０ミリ秒の遅延を有するワンショット・マル
チバイブレータ２０７３’ｉトリガーする。ワンショッ
ト・マルチバイブレータ２０７３がタイム・アウトシ虎
後、ＦＦ２０７４’ｉクロツクして、ライン２０７５上
に５００抵抗を短絡する信号を与え、この抵抗は切換時
にトランジスタ全保護する九め、インバータと直列であ
る。ライン２０７２’上の信号は電力線２０４１からス
イッチングインバータ２０４５へ切換わるようにリレー
２０４２ （第３６図）を作動させるための命令を発生
する。出力ライン２０７５は他のワンショット・マルチ
バイブレータ２０７６に達しＦＦ ２０７４のクロック
によりライン２０７５に信号が現われた時にこれをトリ
ガーする。ワンショット２０７６ｔｉ４０ミリ秒の遅れ
を有し、１０オーム抵抗を短絡する信号音ライン２０７
８上に発生する。この抵抗はインバータ２０４５ （第
３６図）に接続され、これにより上述の５０オーム抵抗
に対して行われ九のと同じ保護機能を果す。短絡信号は
線２０７８’を介してインバータ２０４５に供給される
。
第５９Ａ図において、電力ライン位相基卑が検出され、
代表信号が電圧制御発振器２０８１に接続されたライン
２０８０に与えられる。位相ロックされた電圧制御発振
器２０８１は、電力線２０４１ （第３９図）からイン
バータ２０４５への切換時に、そのインバータによって
与えられる電力線の位相と同期しているモータへの電圧
駆動の位相を維持し、実質的な擾乱は生じない。電圧ｌ
！ｌｌ制御発振器２０８１゜２０６０ （第４１Ｂ図）
の出力はディスク駆動システノ、の動作状態に応じて５
相論理２０６１への印加のために適当な出力を選択する
ゲート回路を介して結合されている。例えば、ライン２
０８２上に現れる信号は７２０）ｉＺ （１２ｘ６０Ｈ
ｚ）Ｏ周波数のもので、ナンドグー） ２０８３及びノ
アグー） ２０８４により、ライン２０８６’に介して
リング・カウンタ２０８５中にゲートされ、３０°の位
相関係金有する。
代表信号が電圧制御発振器２０８１に接続されたライン
２０８０に与えられる。位相ロックされた電圧制御発振
器２０８１は、電力線２０４１ （第３９図）からイン
バータ２０４５への切換時に、そのインバータによって
与えられる電力線の位相と同期しているモータへの電圧
駆動の位相を維持し、実質的な擾乱は生じない。電圧ｌ
！ｌｌ制御発振器２０８１゜２０６０ （第４１Ｂ図）
の出力はディスク駆動システノ、の動作状態に応じて５
相論理２０６１への印加のために適当な出力を選択する
ゲート回路を介して結合されている。例えば、ライン２
０８２上に現れる信号は７２０）ｉＺ （１２ｘ６０Ｈ
ｚ）Ｏ周波数のもので、ナンドグー） ２０８３及びノ
アグー） ２０８４により、ライン２０８６’に介して
リング・カウンタ２０８５中にゲートされ、３０°の位
相関係金有する。
リングカウンタ２０８５はスイッチング・インバータ２
０４５ （第３６図を参照量）を駆動するなめに示した
位相Ａ、Ｂ及びＣに対して信号を与える６０出方形波出
力全６ライン２０８７に３相論理２０６１を介して与え
る。５相論理２０６１の出力は光学アイソレータに送ら
れ、電力スイッチング・インバータ２０４５Ｋｇ動信号
を与える。ナントゲート２０８３は高レベル信号がライ
ン２０９０に現れているとき、発振器２０８１の出力を
リングカウンタ２０８５にゲートする。ライン２０９０
が低レベルの時、インバータ２０９１はナンドグー）
２０９２を７２０Ｈｚの周波数で電圧制御発振器２０６
０ （第４１Ｂ図）によって与えられるライン２０９５
からのパルスによりゲートせしめる。
０４５ （第３６図を参照量）を駆動するなめに示した
位相Ａ、Ｂ及びＣに対して信号を与える６０出方形波出
力全６ライン２０８７に３相論理２０６１を介して与え
る。５相論理２０６１の出力は光学アイソレータに送ら
れ、電力スイッチング・インバータ２０４５Ｋｇ動信号
を与える。ナントゲート２０８３は高レベル信号がライ
ン２０９０に現れているとき、発振器２０８１の出力を
リングカウンタ２０８５にゲートする。ライン２０９０
が低レベルの時、インバータ２０９１はナンドグー）
２０９２を７２０Ｈｚの周波数で電圧制御発振器２０６
０ （第４１Ｂ図）によって与えられるライン２０９５
からのパルスによりゲートせしめる。
第４１Ｂ図で、電圧制御発振器２０６０及び周波数／位
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共にライン２
０５５上の入力基準信号を有する単一集積回路要素内に
含まれている。
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共にライン２
０５５上の入力基準信号を有する単一集積回路要素内に
含まれている。
検出器２０５４からの誤差出力信号はライン２０５７を
介して、記憶コンデンサ２０９５に供給され、更にイン
ピーダンス・マツチング演算増幅器２０９６を介して位
相進み補償回路２０５８に供給される。
介して、記憶コンデンサ２０９５に供給され、更にイン
ピーダンス・マツチング演算増幅器２０９６を介して位
相進み補償回路２０５８に供給される。
回路２０５８ｔ：を発振器２０６０への印加のため、検
出器２０５４によって発生される誤差信号を調節する。
出器２０５４によって発生される誤差信号を調節する。
周波数／位相検出器２０５４によって使用されるライン
２０５５．２０５５上の基準及びフィートノ（ツク信号
はライン２１００に与えられるセクター０００（インデ
ックス）パルスと連動する第４１人図に示す回路によっ
て発生される。インデックスノ（ルスは電圧変換器２１
０１によって成形されて、検出器２０５４への印加の九
め、正しい電圧レベルでライン２０５３に狭いパルスを
発生する。同様に、基準垂直パルスがライン２１ａ３に
現れ、電圧変換器２１０４によって成形され、第２）く
ルスが約８ミリ秒の期間生じるのを禁止するためワンシ
ョット・マルチバイブレータ２１０６と協働するワンシ
ョット・マルチバイブレータ２１０５に４えられる。ワ
ンショット・マルチバイブレータ２１０６は検出器２０
５４に基準入力を与える出力ライン２０５５ｉと接続さ
れている。ワンショツト２１０６Ｆ１５ミリ期関を有し
、第２出力はスイッチ２１０７に接続され、該スイッチ
２１０７’ｉ制御して各垂直パルス時に５ミリ秒の間オ
ンにする。これにより、セクター０００（インデックス
）パルス及び基準垂直パルスが一致する時、あられれる
ジッターを除去することによってサーボの動作を改良す
る５ミリ秒オフセットが発生する。ライン２１０８は発
振器２０６０を制御する位相比較器出力ライン２０５７
中のコンデンサ２０９５ （第４１Ｂ図）に延長してい
る。ワンショット・マルチバイブレータ２１ａ６は２ミ
１７ 秒期関を有する他のワンショット・マルチバイブ
レータ２１１０に接続された出カライン金有し、微分器
２１１２によって微分されインバータ２１１６’ｉ介し
てナントゲート２１１３に印加される出力をライン２１
１１に発生する。セクター０００（インデックス）パル
ス罠よってトリガーされたワンショット・マルチバイブ
レータ２１１７はナントゲート２１１４へのライン２１
１９上の低レベルと共に４ミリ秒の窓、即ちナントゲー
ト２１１３へのライン２１１８上の高レベルを発生する
。ライン２１１５に現れるパルスはまずワンショット・
マルチバイブレータ２１１７によって発生される４ミリ
秒の窓内に入るとき、２つの信号が特に位相がロックさ
れていることに近いことをあられしており、ナントゲー
ト２１１５ｉ１ランチ２１２０ｅセツトしかつノアゲー
ト２１２３に印加されるライン２１２２上の出力を有す
るワンショットマルチバイブレータ２１２１ 全作動さ
せる。ノアゲート２１２５の出力は電圧分割器２１２５
からライン２１０８’ｉ介してコンデンサ２００５（第
４１Ｂ図）に電圧を与えるスイッチ２１２４’を閉じる
ように応答し、ロック処理を高速化するため、制御ルー
プの時定数及び利得特性を変化させる。
２０５５．２０５５上の基準及びフィートノ（ツク信号
はライン２１００に与えられるセクター０００（インデ
ックス）パルスと連動する第４１人図に示す回路によっ
て発生される。インデックスノ（ルスは電圧変換器２１
０１によって成形されて、検出器２０５４への印加の九
め、正しい電圧レベルでライン２０５３に狭いパルスを
発生する。同様に、基準垂直パルスがライン２１ａ３に
現れ、電圧変換器２１０４によって成形され、第２）く
ルスが約８ミリ秒の期間生じるのを禁止するためワンシ
ョット・マルチバイブレータ２１０６と協働するワンシ
ョット・マルチバイブレータ２１０５に４えられる。ワ
ンショット・マルチバイブレータ２１０６は検出器２０
５４に基準入力を与える出力ライン２０５５ｉと接続さ
れている。ワンショツト２１０６Ｆ１５ミリ期関を有し
、第２出力はスイッチ２１０７に接続され、該スイッチ
２１０７’ｉ制御して各垂直パルス時に５ミリ秒の間オ
ンにする。これにより、セクター０００（インデックス
）パルス及び基準垂直パルスが一致する時、あられれる
ジッターを除去することによってサーボの動作を改良す
る５ミリ秒オフセットが発生する。ライン２１０８は発
振器２０６０を制御する位相比較器出力ライン２０５７
中のコンデンサ２０９５ （第４１Ｂ図）に延長してい
る。ワンショット・マルチバイブレータ２１ａ６は２ミ
１７ 秒期関を有する他のワンショット・マルチバイブ
レータ２１１０に接続された出カライン金有し、微分器
２１１２によって微分されインバータ２１１６’ｉ介し
てナントゲート２１１３に印加される出力をライン２１
１１に発生する。セクター０００（インデックス）パル
ス罠よってトリガーされたワンショット・マルチバイブ
レータ２１１７はナントゲート２１１４へのライン２１
１９上の低レベルと共に４ミリ秒の窓、即ちナントゲー
ト２１１３へのライン２１１８上の高レベルを発生する
。ライン２１１５に現れるパルスはまずワンショット・
マルチバイブレータ２１１７によって発生される４ミリ
秒の窓内に入るとき、２つの信号が特に位相がロックさ
れていることに近いことをあられしており、ナントゲー
ト２１１５ｉ１ランチ２１２０ｅセツトしかつノアゲー
ト２１２３に印加されるライン２１２２上の出力を有す
るワンショットマルチバイブレータ２１２１ 全作動さ
せる。ノアゲート２１２５の出力は電圧分割器２１２５
からライン２１０８’ｉ介してコンデンサ２００５（第
４１Ｂ図）に電圧を与えるスイッチ２１２４’を閉じる
ように応答し、ロック処理を高速化するため、制御ルー
プの時定数及び利得特性を変化させる。
ワンショット・マルチバイブレータ２１２１は約１０ミ
リ秒の間スイッチ２１２４’ｉ閉じる。
リ秒の間スイッチ２１２４’ｉ閉じる。
ワンショット・マルチバイブレータ２１０６からの出力
ライン２０５５は１５ミリ秒の期間を有するワンショッ
ト・マルチバイブレータ２１２７ｉトリガー人力に延長
しており、微分器２１２８はワンショット２１２７の出
力に接続され、ワンショット２１２７によって発生され
る信号の前縁上に狭いパルスを発生し、核狭いパルスは
ナントゲート２１２９の１つの入力に供給され、該ナン
トゲートの他の入力はライン２０５３からのセクター０
００（インデックス）パルスによってトリガーされるワ
ンショット・マルチバイブレータ２１３１によって供給
さレル。ワンショット・マルチバイブレータ２１３１は
ライン２１３０上のパルスがナントゲート２１２９通過
するのｔ−禁止する３０ミリ秒を発生する。位相ロック
が±１５マイクロ秒内であるなら、比較的長い１秒期間
を有するワンショット・マルチバイブレータ２１３２は
タイムアウトして、ライン２１５３上に低レベル信号を
発生する。このことは、サーボがロックアツプされてい
る。即ちモータは所望されるような基準垂直信号に関し
て時間調節されていることを示している。
ライン２０５５は１５ミリ秒の期間を有するワンショッ
ト・マルチバイブレータ２１２７ｉトリガー人力に延長
しており、微分器２１２８はワンショット２１２７の出
力に接続され、ワンショット２１２７によって発生され
る信号の前縁上に狭いパルスを発生し、核狭いパルスは
ナントゲート２１２９の１つの入力に供給され、該ナン
トゲートの他の入力はライン２０５３からのセクター０
００（インデックス）パルスによってトリガーされるワ
ンショット・マルチバイブレータ２１３１によって供給
さレル。ワンショット・マルチバイブレータ２１３１は
ライン２１３０上のパルスがナントゲート２１２９通過
するのｔ−禁止する３０ミリ秒を発生する。位相ロック
が±１５マイクロ秒内であるなら、比較的長い１秒期間
を有するワンショット・マルチバイブレータ２１３２は
タイムアウトして、ライン２１５３上に低レベル信号を
発生する。このことは、サーボがロックアツプされてい
る。即ちモータは所望されるような基準垂直信号に関し
て時間調節されていることを示している。
第１図は内部アクセス・ステーションと２つのディスク
駆動ユニツ）１−含む本発明を実施した装置の全体的な
外観を示す斜視図、第２図は操作者が本発明の装＊Ｖ制
御する念めに使用することができる代表的な遠隔アクセ
ス・ステーションを示す拡大斜視図、第３図は操作者が
作動時に使用する種々のキー及びパーを特に示す第１図
の内部アクセス・ステーションのキーボードの一部の拡
大図、第４図は本発明の全体装置の簡略化された機能ブ
ロック図、第５人図は典型的なテレビジョン信号の一部
としてその垂直期間を示す図、第５Ｂ図は水平同期パル
ス及びカラー・バースト信号を特に示すカラー・テレビ
ジョン信号の一部の図、第６図は記録動作時に実施例装
置を通る信号の路を簡略化して示す機能ブロック図、第
７図は再生動作時に実施例装置ｉｌｌを通る信号の路を
簡略化して示す機能ブロック図、第８図は信号系、ディ
スク駆動器、関連した制御系及び操作者によって使用さ
れるアクセス・ステーションの動作を制御する内部コン
ビ二−タ制御系金示すブロック図、第９Ａ及び第９Ｂ図
は種々のブロック間の制御相互接続を含む本発明の装置
のための信号系のブロック図、第９Ｃ図は信号系の種々
の位置にて生じるテレビジョン信号のサンプリング及び
位相関係を示すタイミング図、第１０図は第９Ａ図に示
される信号系の一部であるビデオ入力回路（基準入力回
路にほぼ等しい）の機能ブロック図、第１１Ａ図は第９
図に示される信号系の一部である基準論理回路の機能ブ
ロック図、第１１Ｂ図は第１１Ａ図に示されるれる基準
クロック発生器の部分の動作を示すタイミング図、第１
２Ｃ図は第１２人図に示される基準クロック発生器の部
分の動作を示すタイミング図、第１３Ａ、Ｂ、Ｃ及びＤ
図は第９Ａ図に示される信号系の一部であるエンコーダ
・スイッチを示す電気回路図、第１３Ｅ図は第１３Ａ−
Ｄ図に示されるエンコーダ・スイッチ回路に含まれたブ
リンキング・クロス削除信号発生器のブロック図、第１
５Ｆ図は再生時に２つのテレビジョン・フィールドと共
に生ぜしめられたブリンキング・クロス削除信号。 グラフ図、第１４図は第９Ａ図に示され友信号系の一部
であるエンコーダ・スイッチ及び同期語挿入回路の機能
ブロック図、第１５Ａ図は第９Ａ図に示される信号系の
一部であるデータ速度及び時間軸補正回路の機能ブロッ
ク図、第１５Ｂ及び第１５０図Ｆｉ第１５人図に示され
るデータ速度及び時間軸補正回路の±めのタイミング図
、第１６図は第９Ａ図に示される信号系の一部であるデ
ータ転送回路の機能ブロック図、第１７図はクロミナン
ス・インバータ部分が奇数対称を有するデジタル・トラ
ンスバーサル・フィルタであるような第９Ａ図に示され
る信号系のクロマ分離及び処理回路の一実施例のブロッ
ク図、３３１８図は第１７図のブロック図に示される回
路のクロマ・インバータ部分のより詳細なブロック図、
第１９及び２０図は第９人図に示される信号系のクロマ
分離及び処理回路の別実施例のブロック図、第２１図は
単一の記憶されたフィールドからカラー・テレビジョン
信号の４フイールドを再構成するために使用された回路
の別実施例のブロック図、第２２図ｆｉｇＷ人図に示さ
れる信号系の一部であるブランキング挿入及びビット・
ミューティング回路の機能ブロック図、第２３図は第９
Ａ図に示される信号系の一部であるデジタル対アナログ
変換及びバースト並びに同期挿入回路の機能ブロック図
、第２４図は信号系の等化回路を含む再生回路のブロッ
ク図、第２５図は第２４図に示される等化回路の一実施
例のブロック図、第２６図は第２４図に示される等化回
路の別実施例のブロック図、第２７図は周知の再生ヘッ
ド及び前置増幅器組合せ回路の再生応答を示すグラフ図
、第２８図は第２７図に示される曲線を補償する、第２
４図に示される等化回路によって与えられる等化曲線を
示すグラフ図、第２９図は実施例装置のコンピュータ制
御系の中央処理ユニット・インターフェース部分の機能
フロック図、ｆＪｃ３０図は実施例装置のコンピュータ
制御系の遠隔アクセス・ステーション・インターフェー
ス部分の機能ブロック図、第５１図は実施例装置のコン
ピュータ制御系の遠隔アクセス・ステーション及び内部
アクセス・ステーション部分の機能ブロック図、第５２
Ａ及び３２Ｂ図は実施例装置のコンピュータ制御系の信
号系インターフェース部分の電気回路図、第３３Ａ及び
ｓ３Ｂ図は実施例装置のコンピュータ制御系の第１のデ
ータ・トラック・インターフェース部分の機能ブロック
図、第５４Ａ、５４Ｂ、５４Ｃ，５４Ｄ、５４Ｂ、５４
Ｆ、３４Ｇ及び３４Ｂ図は実施例装置のコンピュータ制
御系の第２のデータ・トラック・インターフェース部分
の電気回路図、第５５Ａ及び３５Ｂ図は実施例装置のコ
ンピュータ制御系のディスク・ドライブ・インターフェ
ース部分の電気回路図、第５６図は実施例装置のディス
ク駆動部分のディスク駆動サーボフェーズロック回路の
機能ブロック図、第５７Ａ及び５７Ｂ図は実施例装置の
ディスク駆動部分のための記録再生制御回路の電気回路
図、第５８Ａ及び５ＢＢ図は実施例装置のディスク駆動
部分の几めの記録タイミング回路の概略回路図、第５９
図は実施例装置のディスク駆動部分の九めのタイミング
発生回路の電気回路図、第４ＯＡ及び４０Ｂ図は実施例
装置のディスク駆動部分のための誤差検査回路の電気回
路図、第４１人及び４１Ｂ図は第３６図のブロック回路
に示される装置のディスク駆動部分の九めのディスク・
フェーズロック制御回路の電気回路図、第４２Ａ、 ４
２Ｂ、 ４２Ｃ，４２Ｂ図は第１０図のブロック回路に
示される信号系の入力回路の電気回路図、ｇ４５Ａ、４
３Ｂ、４３Ｃ及び４５Ｂ図は第１１図のブロック図に示
される信号系の基準論理回路の電気回路図、第４４Ａ、
４４Ｂ、 ４４Ｃ及び４４Ｂ図Ｉ′ｉ第１２Ａ図のブ
ロック図に示される信号系の基準クロック発生器の電気
回路図、第４５Ａ、４５Ｂ、ａｓＣ及びａＳＤ図は第１
４図のブロック図に示される信号系のエンコーダ及び同
期挿入回路の電気回路図、第４５Ｅ図Ｆｉ第４５Ａ図に
示されるデータ・エンコーダ回路の動作を示すタイミン
グ図、第４６Ａ。 ４６Ｂ、 ４６Ｃ，４６Ｂ図は第１５図のブロック図に
示される信号系のデータ・エンコーダ並びにデータ速度
及び時間軸補正回路の電気回路図、第４６Ｅ図は第４６
Ａ、４６８図に示されるデータ・エンコーダ回路の動作
を示すタイミング図、第４７人及び４７Ｂ図ＦｉＫ１６
図のブロック図に示される信号系のデータ転送回路の電
気回路図、第４８Ａ、 ４８Ｂ、 ４８０図は第１７図
に示される信号系のクロマ部分のクロマ分離器の電気回
路図、第４９Ａ及び４９Ｂ図は第１８図のブロック図に
よって示されるクロマ部分の実施例に於いて使用される
クロマ・インバータ回路及びその九めのタイミング制御
器の電気回路図、第４９Ｃ図は第４８Ａ、４８Ｂ、４８
Ｃ及び４８Ｂ図ＫｔＲ略示される信号系のクロマ・イン
バータ回路のタイミング制御部分の機能ブロック図、第
４９Ｄ図は＄４９Ｃ図に示されるクロマ・インバータの
タイミング制御部分の動作を示すタイミング図である。 第４９Ｂ及び下図は第２０図のブロック図によって示さ
れるクロマ部分の実施例に使用されるクロマ・インバー
タ回路及びそのためのタイミング制御器の電気回路図、
第５ＯＡ及び５０Ｂ図は第１７図のブロック図に示され
る信号系のクロマ部分のクロマ帯域通過フィルタ回路の
電気回路図、第５１Ａ及び５１Ｂ図は第２２図のブロッ
ク図に示される信号系のブランキング及びビット・ミュ
ーティング回路の電気回路図、第５２Ａ、５２Ｂ、５２
Ｃ及ヒ５２Ｄ図は第２３図のブロック図に示される信号
系のデジタル対アナログ変換器並びにバースト及び同期
挿入回路の電気回路図、第５３Ａ及び５５Ｂ図は第２４
図のブロック図に示される信号系の等化回路の電気回路
図、第５４Ａ及びｓａＢ図は第２４図のブロック図に示
される再生回路に使用されてい、１ｆｆｆＪｌ増幅ａノ
ｆｌ’Ａ回ＭｒｌＬ ｇ５５Ａ、 ！ｉ！５１３． ！
ｉ！ｉｃ及び５５Ｂ図は第３０図のブロック図に示され
るコンピュータ制御系の遠隔アクセス・ステーション・
インターフェース回路の電気回路図、第５６人。 ５６Ｂ、５６Ｃ及び５６０図は第３１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及ヒ内部アクセス・ステーション・キーボードａ路
のｔ気回路図、＠５７Ａ、５７Ｂｖ！Ｊは第３３図のブ
ロック図に示されるコンピュータ制御系の第１のデータ
・トラック・インターフェース回路の電気回路図、第５
８Ａ、 ５８Ｂ、 ５８Ｃ及び５８Ｂ図は実施例装置の
コンピュータ制御系の中央処理ユニット・インターフェ
ース部分の電気回路図、第５９Ａ及び５９Ｂ図は第５６
図のブロック図に示される装置のディスク駆動部分のデ
ィスク・ブリドライバ部分の電気回路図、第６ＯＡ及び
６０Ｂ図Ｆｉ実施例装置のデータ・インターフェース部
分の電気回路図、第６１図は操作者が操作時に使用する
棚積のキー及びパーラ特に示すアクセス指定パネル・キ
ーボードの一部の図、＠６２Ａ、６２Ｂ及び６２Ｃ図は
第６１図に示されるアクセス指定パネルのアクセス指定
ステーション・キーボード回路を示す電気回路図である
。 図で７５Ｆｉデイスク駆動器、９３は同期及び副搬送波
分離器、９４はクロック発生器、９５はアナログ対デジ
タル変換器、９６ｆ−１記録工／コーダ及び同期語挿入
回路、？７は記録増幅器、９８は再生増幅器、９９は等
化層及びデータ検出器、１００はデコーダ及び時間軸補
正器、１０１はくし形フィルタ及びクロマ・インバータ
、１０２はデジタル対アナログ変換器、１ｏ３は処理増
幅器を示す〇特許出願人 アムペックス・コーポレー
ション図面の浄７ ミＳ ： ＆ 巧 ’：ｊ ＄ ＄ ； ’ＦＢ ｉ
φ事件の表示 昭和６３年特許願第１０２８８７号 発明の名称 電子的時間軸補正装置 補正をする者 事件との関係 特許出願人 名称 アムペックス コーポレーション化 理 人
〒１００ 住所 東京都千代田区丸の内２丁目４番１号丸ノ内ビル
ヂング ７５２区 補正の内容 本願明細書第４７８頁第９行の「第４９Ｅ及び下図は〜
」を「第４９Ｅ図及び第４９Ｆ図は〜」に訂正する。 手 続 補 正 書 （自発）慢 １、事件の表示 ゛持願昭６３−１０２８８７号 ２、発明の名称 電子的時間軸補正装置 ３浦ＩＦをずろ名゛ 事件との関係 特許出願人 名称 アムペックス コーポレーション４、代 理
人 〒１００ １Ｌ所 東京都千代田区丸の内２丁ロ４ｉ８１丸ノ内ビ
ルチンク ７５２区 電話 ２０１−３４９７．２１４−６８９２氏名 弁理
士（７９９８） 飯 １） 伸５．７ｉｆｉ正の対
象 り 行 し−繍二
駆動ユニツ）１−含む本発明を実施した装置の全体的な
外観を示す斜視図、第２図は操作者が本発明の装＊Ｖ制
御する念めに使用することができる代表的な遠隔アクセ
ス・ステーションを示す拡大斜視図、第３図は操作者が
作動時に使用する種々のキー及びパーを特に示す第１図
の内部アクセス・ステーションのキーボードの一部の拡
大図、第４図は本発明の全体装置の簡略化された機能ブ
ロック図、第５人図は典型的なテレビジョン信号の一部
としてその垂直期間を示す図、第５Ｂ図は水平同期パル
ス及びカラー・バースト信号を特に示すカラー・テレビ
ジョン信号の一部の図、第６図は記録動作時に実施例装
置を通る信号の路を簡略化して示す機能ブロック図、第
７図は再生動作時に実施例装置ｉｌｌを通る信号の路を
簡略化して示す機能ブロック図、第８図は信号系、ディ
スク駆動器、関連した制御系及び操作者によって使用さ
れるアクセス・ステーションの動作を制御する内部コン
ビ二−タ制御系金示すブロック図、第９Ａ及び第９Ｂ図
は種々のブロック間の制御相互接続を含む本発明の装置
のための信号系のブロック図、第９Ｃ図は信号系の種々
の位置にて生じるテレビジョン信号のサンプリング及び
位相関係を示すタイミング図、第１０図は第９Ａ図に示
される信号系の一部であるビデオ入力回路（基準入力回
路にほぼ等しい）の機能ブロック図、第１１Ａ図は第９
図に示される信号系の一部である基準論理回路の機能ブ
ロック図、第１１Ｂ図は第１１Ａ図に示されるれる基準
クロック発生器の部分の動作を示すタイミング図、第１
２Ｃ図は第１２人図に示される基準クロック発生器の部
分の動作を示すタイミング図、第１３Ａ、Ｂ、Ｃ及びＤ
図は第９Ａ図に示される信号系の一部であるエンコーダ
・スイッチを示す電気回路図、第１３Ｅ図は第１３Ａ−
Ｄ図に示されるエンコーダ・スイッチ回路に含まれたブ
リンキング・クロス削除信号発生器のブロック図、第１
５Ｆ図は再生時に２つのテレビジョン・フィールドと共
に生ぜしめられたブリンキング・クロス削除信号。 グラフ図、第１４図は第９Ａ図に示され友信号系の一部
であるエンコーダ・スイッチ及び同期語挿入回路の機能
ブロック図、第１５Ａ図は第９Ａ図に示される信号系の
一部であるデータ速度及び時間軸補正回路の機能ブロッ
ク図、第１５Ｂ及び第１５０図Ｆｉ第１５人図に示され
るデータ速度及び時間軸補正回路の±めのタイミング図
、第１６図は第９Ａ図に示される信号系の一部であるデ
ータ転送回路の機能ブロック図、第１７図はクロミナン
ス・インバータ部分が奇数対称を有するデジタル・トラ
ンスバーサル・フィルタであるような第９Ａ図に示され
る信号系のクロマ分離及び処理回路の一実施例のブロッ
ク図、３３１８図は第１７図のブロック図に示される回
路のクロマ・インバータ部分のより詳細なブロック図、
第１９及び２０図は第９人図に示される信号系のクロマ
分離及び処理回路の別実施例のブロック図、第２１図は
単一の記憶されたフィールドからカラー・テレビジョン
信号の４フイールドを再構成するために使用された回路
の別実施例のブロック図、第２２図ｆｉｇＷ人図に示さ
れる信号系の一部であるブランキング挿入及びビット・
ミューティング回路の機能ブロック図、第２３図は第９
Ａ図に示される信号系の一部であるデジタル対アナログ
変換及びバースト並びに同期挿入回路の機能ブロック図
、第２４図は信号系の等化回路を含む再生回路のブロッ
ク図、第２５図は第２４図に示される等化回路の一実施
例のブロック図、第２６図は第２４図に示される等化回
路の別実施例のブロック図、第２７図は周知の再生ヘッ
ド及び前置増幅器組合せ回路の再生応答を示すグラフ図
、第２８図は第２７図に示される曲線を補償する、第２
４図に示される等化回路によって与えられる等化曲線を
示すグラフ図、第２９図は実施例装置のコンピュータ制
御系の中央処理ユニット・インターフェース部分の機能
フロック図、ｆＪｃ３０図は実施例装置のコンピュータ
制御系の遠隔アクセス・ステーション・インターフェー
ス部分の機能ブロック図、第５１図は実施例装置のコン
ピュータ制御系の遠隔アクセス・ステーション及び内部
アクセス・ステーション部分の機能ブロック図、第５２
Ａ及び３２Ｂ図は実施例装置のコンピュータ制御系の信
号系インターフェース部分の電気回路図、第３３Ａ及び
ｓ３Ｂ図は実施例装置のコンピュータ制御系の第１のデ
ータ・トラック・インターフェース部分の機能ブロック
図、第５４Ａ、５４Ｂ、５４Ｃ，５４Ｄ、５４Ｂ、５４
Ｆ、３４Ｇ及び３４Ｂ図は実施例装置のコンピュータ制
御系の第２のデータ・トラック・インターフェース部分
の電気回路図、第５５Ａ及び３５Ｂ図は実施例装置のコ
ンピュータ制御系のディスク・ドライブ・インターフェ
ース部分の電気回路図、第５６図は実施例装置のディス
ク駆動部分のディスク駆動サーボフェーズロック回路の
機能ブロック図、第５７Ａ及び５７Ｂ図は実施例装置の
ディスク駆動部分のための記録再生制御回路の電気回路
図、第５８Ａ及び５ＢＢ図は実施例装置のディスク駆動
部分の几めの記録タイミング回路の概略回路図、第５９
図は実施例装置のディスク駆動部分の九めのタイミング
発生回路の電気回路図、第４ＯＡ及び４０Ｂ図は実施例
装置のディスク駆動部分のための誤差検査回路の電気回
路図、第４１人及び４１Ｂ図は第３６図のブロック回路
に示される装置のディスク駆動部分の九めのディスク・
フェーズロック制御回路の電気回路図、第４２Ａ、 ４
２Ｂ、 ４２Ｃ，４２Ｂ図は第１０図のブロック回路に
示される信号系の入力回路の電気回路図、ｇ４５Ａ、４
３Ｂ、４３Ｃ及び４５Ｂ図は第１１図のブロック図に示
される信号系の基準論理回路の電気回路図、第４４Ａ、
４４Ｂ、 ４４Ｃ及び４４Ｂ図Ｉ′ｉ第１２Ａ図のブ
ロック図に示される信号系の基準クロック発生器の電気
回路図、第４５Ａ、４５Ｂ、ａｓＣ及びａＳＤ図は第１
４図のブロック図に示される信号系のエンコーダ及び同
期挿入回路の電気回路図、第４５Ｅ図Ｆｉ第４５Ａ図に
示されるデータ・エンコーダ回路の動作を示すタイミン
グ図、第４６Ａ。 ４６Ｂ、 ４６Ｃ，４６Ｂ図は第１５図のブロック図に
示される信号系のデータ・エンコーダ並びにデータ速度
及び時間軸補正回路の電気回路図、第４６Ｅ図は第４６
Ａ、４６８図に示されるデータ・エンコーダ回路の動作
を示すタイミング図、第４７人及び４７Ｂ図ＦｉＫ１６
図のブロック図に示される信号系のデータ転送回路の電
気回路図、第４８Ａ、 ４８Ｂ、 ４８０図は第１７図
に示される信号系のクロマ部分のクロマ分離器の電気回
路図、第４９Ａ及び４９Ｂ図は第１８図のブロック図に
よって示されるクロマ部分の実施例に於いて使用される
クロマ・インバータ回路及びその九めのタイミング制御
器の電気回路図、第４９Ｃ図は第４８Ａ、４８Ｂ、４８
Ｃ及び４８Ｂ図ＫｔＲ略示される信号系のクロマ・イン
バータ回路のタイミング制御部分の機能ブロック図、第
４９Ｄ図は＄４９Ｃ図に示されるクロマ・インバータの
タイミング制御部分の動作を示すタイミング図である。 第４９Ｂ及び下図は第２０図のブロック図によって示さ
れるクロマ部分の実施例に使用されるクロマ・インバー
タ回路及びそのためのタイミング制御器の電気回路図、
第５ＯＡ及び５０Ｂ図は第１７図のブロック図に示され
る信号系のクロマ部分のクロマ帯域通過フィルタ回路の
電気回路図、第５１Ａ及び５１Ｂ図は第２２図のブロッ
ク図に示される信号系のブランキング及びビット・ミュ
ーティング回路の電気回路図、第５２Ａ、５２Ｂ、５２
Ｃ及ヒ５２Ｄ図は第２３図のブロック図に示される信号
系のデジタル対アナログ変換器並びにバースト及び同期
挿入回路の電気回路図、第５３Ａ及び５５Ｂ図は第２４
図のブロック図に示される信号系の等化回路の電気回路
図、第５４Ａ及びｓａＢ図は第２４図のブロック図に示
される再生回路に使用されてい、１ｆｆｆＪｌ増幅ａノ
ｆｌ’Ａ回ＭｒｌＬ ｇ５５Ａ、 ！ｉ！５１３． ！
ｉ！ｉｃ及び５５Ｂ図は第３０図のブロック図に示され
るコンピュータ制御系の遠隔アクセス・ステーション・
インターフェース回路の電気回路図、第５６人。 ５６Ｂ、５６Ｃ及び５６０図は第３１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及ヒ内部アクセス・ステーション・キーボードａ路
のｔ気回路図、＠５７Ａ、５７Ｂｖ！Ｊは第３３図のブ
ロック図に示されるコンピュータ制御系の第１のデータ
・トラック・インターフェース回路の電気回路図、第５
８Ａ、 ５８Ｂ、 ５８Ｃ及び５８Ｂ図は実施例装置の
コンピュータ制御系の中央処理ユニット・インターフェ
ース部分の電気回路図、第５９Ａ及び５９Ｂ図は第５６
図のブロック図に示される装置のディスク駆動部分のデ
ィスク・ブリドライバ部分の電気回路図、第６ＯＡ及び
６０Ｂ図Ｆｉ実施例装置のデータ・インターフェース部
分の電気回路図、第６１図は操作者が操作時に使用する
棚積のキー及びパーラ特に示すアクセス指定パネル・キ
ーボードの一部の図、＠６２Ａ、６２Ｂ及び６２Ｃ図は
第６１図に示されるアクセス指定パネルのアクセス指定
ステーション・キーボード回路を示す電気回路図である
。 図で７５Ｆｉデイスク駆動器、９３は同期及び副搬送波
分離器、９４はクロック発生器、９５はアナログ対デジ
タル変換器、９６ｆ−１記録工／コーダ及び同期語挿入
回路、？７は記録増幅器、９８は再生増幅器、９９は等
化層及びデータ検出器、１００はデコーダ及び時間軸補
正器、１０１はくし形フィルタ及びクロマ・インバータ
、１０２はデジタル対アナログ変換器、１ｏ３は処理増
幅器を示す〇特許出願人 アムペックス・コーポレー
ション図面の浄７ ミＳ ： ＆ 巧 ’：ｊ ＄ ＄ ； ’ＦＢ ｉ
φ事件の表示 昭和６３年特許願第１０２８８７号 発明の名称 電子的時間軸補正装置 補正をする者 事件との関係 特許出願人 名称 アムペックス コーポレーション化 理 人
〒１００ 住所 東京都千代田区丸の内２丁目４番１号丸ノ内ビル
ヂング ７５２区 補正の内容 本願明細書第４７８頁第９行の「第４９Ｅ及び下図は〜
」を「第４９Ｅ図及び第４９Ｆ図は〜」に訂正する。 手 続 補 正 書 （自発）慢 １、事件の表示 ゛持願昭６３−１０２８８７号 ２、発明の名称 電子的時間軸補正装置 ３浦ＩＦをずろ名゛ 事件との関係 特許出願人 名称 アムペックス コーポレーション４、代 理
人 〒１００ １Ｌ所 東京都千代田区丸の内２丁ロ４ｉ８１丸ノ内ビ
ルチンク ７５２区 電話 ２０１−３４９７．２１４−６８９２氏名 弁理
士（７９９８） 飯 １） 伸５．７ｉｆｉ正の対
象 り 行 し−繍二
Claims (1)
- 【特許請求の範囲】 時間基準を定める要素を有するデジタル・データの時間
誤差を補正するための下記構成の電子的時間軸補正装置
。 （イ）複数の直列接続のデータ記憶セル、データ入力及
びデータ出力端子及び書込み及び読出しクロック端子を
有し、上記データ記憶セルが書込み及び読出しクロック
端子に与えられるクロック信号に応じて上記直列接続の
データ記憶セルに於いて上記デジタル・データを継続し
て受けかつ記憶するように接続された多ポート・レジス
タ。 （ロ）安定なクロック信号源。 （ハ）上記時間基準を定めるデジタル・データ要素とコ
ヒーレントなデータ・クロック信号を発生するための手
段。 （ニ）上記安定なクロック信号と上記データ・クロック
信号とを上記多ポート・レジスタのクロック端子に与え
、デジタル・データをデータ記憶セルに書込ませかつそ
れらから読出させ、それによつてデジタル・データを上
記デジタル・データ要素とコヒーレントな速度で上記デ
ータ出力端子に与えさせるための手段。 （ホ）上記多ポート・レジスタの出力端子からデジタル
・データを受けて、この受けたデジタル・データに含ま
れた時間誤差を検出するための第２の手段。 （ヘ）上記多ポート・レジスタの出力端子からデジタル
・データを受けるように接続され、上記第２の手段に応
じて上記誤差を補償するように検出された時間誤差に従
つて受けたデジタル・データを遅延するための可調デジ
タル遅延手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB45195 | 1976-10-29 | ||
| GB4519576 | 1976-10-29 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Division JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
Publications (2)
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| JPH0235880A true JPH0235880A (ja) | 1990-02-06 |
| JPH0440915B2 JPH0440915B2 (ja) | 1992-07-06 |
Family
ID=10436254
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
| JP63102889A Granted JPH0242889A (ja) | 1976-10-29 | 1988-04-27 | サンプリング装置 |
| JP63102890A Granted JPH0242890A (ja) | 1976-10-29 | 1988-04-27 | 直流レベル復原装置 |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
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| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
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| HK26186A (en) | 1986-04-18 |
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