JPH0242890A - 直流レベル復原装置 - Google Patents
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- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
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- Compression Or Coding Systems Of Tv Signals (AREA)
- Picture Signal Circuits (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記録再生装置に関し、特にデジタル技術を用い
てテレビジョン信号を記録及び再生する装置に関する◎ テクノロジーの絶え間ない発達はテレビ放送局で現在用
いられている装置に多くの変化を与えるに至っている。
てテレビジョン信号を記録及び再生する装置に関する◎ テクノロジーの絶え間ない発達はテレビ放送局で現在用
いられている装置に多くの変化を与えるに至っている。
最も最近の変化の一つは、商用放送テレビ局の操作の多
くの面で写真技術から磁気媒体が使われるようになった
ことである。例えば、放送される特作品はフィルムから
ではなく磁気テプから作られておシ、テレビ局のニュー
ス部テはニュース番組の映像を作るのに、次第にフィル
ムカメラの使用からビデオ記録システムに変わって来て
いる。更に、多くの放送局では移動送信機を使用してお
り、現地の映像を直接放送したり、現地の映像を放送局
に送ってそのまま放送したり、ビデオテープに記録し、
編集し、後に放送するために用いる。これらの技術の利
点は、写真フィルムの使用と比較して、取扱いやすく、
柔軟性があり、処理が早いことであり、更に必要でなく
なつた情報が記録されている磁気テープを再使用するこ
ともできる。
くの面で写真技術から磁気媒体が使われるようになった
ことである。例えば、放送される特作品はフィルムから
ではなく磁気テプから作られておシ、テレビ局のニュー
ス部テはニュース番組の映像を作るのに、次第にフィル
ムカメラの使用からビデオ記録システムに変わって来て
いる。更に、多くの放送局では移動送信機を使用してお
り、現地の映像を直接放送したり、現地の映像を放送局
に送ってそのまま放送したり、ビデオテープに記録し、
編集し、後に放送するために用いる。これらの技術の利
点は、写真フィルムの使用と比較して、取扱いやすく、
柔軟性があり、処理が早いことであり、更に必要でなく
なつた情報が記録されている磁気テープを再使用するこ
ともできる。
今日の商用テレビ局でいまだにフィルムがよく用いられ
るのは３５ミリフイルムを用いるテレシネという分野′
″ｌる。テレシネはプログラム、コマーシャル、ニュー
ス等に用いられるビデオスチル画像を作成するのに、即
ち操作中スチル画像が用いられる時にはいつでも用いら
れる。平均的商用テレビ局では３５ミリフイルムのスラ
イドを約２０００〜５０００フアイル所有しているとい
う事実からテレシネの使用は広範囲であることが証明で
きよう。これらのファイルを全て維持するには、新しい
スライドの導入、古くなったフィルムの廃棄、必要な時
にただちに入手できるようにするための正確なインデッ
クスの維持等の煩わしい作業が必要である。一連のスラ
イドプログラムを組む場合、スライドファイルは人の手
でテレシネ部に運ばれ、清掃され、機械にかけられなけ
ればならない。清掃作業をとってみても、はこシの粒子
や傷などによって、たとえ制作者が気をつけていても満
足のいく制作結果が得られないこともある。
るのは３５ミリフイルムを用いるテレシネという分野′
″ｌる。テレシネはプログラム、コマーシャル、ニュー
ス等に用いられるビデオスチル画像を作成するのに、即
ち操作中スチル画像が用いられる時にはいつでも用いら
れる。平均的商用テレビ局では３５ミリフイルムのスラ
イドを約２０００〜５０００フアイル所有しているとい
う事実からテレシネの使用は広範囲であることが証明で
きよう。これらのファイルを全て維持するには、新しい
スライドの導入、古くなったフィルムの廃棄、必要な時
にただちに入手できるようにするための正確なインデッ
クスの維持等の煩わしい作業が必要である。一連のスラ
イドプログラムを組む場合、スライドファイルは人の手
でテレシネ部に運ばれ、清掃され、機械にかけられなけ
ればならない。清掃作業をとってみても、はこシの粒子
や傷などによって、たとえ制作者が気をつけていても満
足のいく制作結果が得られないこともある。
更に、放送に使用した後、スライドは機械から取シだし
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものでおる。
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものでおる。
ビデオスチル画像を作成する装置として、テレシネ即ち
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、スチル画像のビデオ情報を磁気
媒体に記憶させるようにし７た記録再生装置に関するも
のである。本発明の装置は、磁気記憶媒体として一般的
な標準コンピュータディスク駆動装置を用い（後述する
ようにある部分において変更を加えるが）、従ってスラ
イドに伴う多くの問題を解決することができる。メチル
画像は磁気媒体に記憶されるの°で、はこりや傷等によ
る劣化の問題は起こらない。更に、記録された情報は簡
単に処理できるので、［ｅ！］−のスチル画像を異なる
場所で何人かの操作員によって同時に用いることもでき
る。
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、スチル画像のビデオ情報を磁気
媒体に記憶させるようにし７た記録再生装置に関するも
のである。本発明の装置は、磁気記憶媒体として一般的
な標準コンピュータディスク駆動装置を用い（後述する
ようにある部分において変更を加えるが）、従ってスラ
イドに伴う多くの問題を解決することができる。メチル
画像は磁気媒体に記憶されるの°で、はこりや傷等によ
る劣化の問題は起こらない。更に、記録された情報は簡
単に処理できるので、［ｅ！］−のスチル画像を異なる
場所で何人かの操作員によって同時に用いることもでき
る。
本発明の装置はスチル画像を記録再生するのに適用され
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸効化を変化させまたは変化させずに、記録再生
するように構成することもできる。
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸効化を変化させまたは変化させずに、記録再生
するように構成することもできる。
従って、本発明は特にテレビジョン信号を記録再生する
のに適用される改善された記録再生装置を提供すること
を目的とする。
のに適用される改善された記録再生装置を提供すること
を目的とする。
実施例の概略説明
第１〜３図に関連してよシ広く云えば、本発明は第１図
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７５を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７０のオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装置７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック７２中にある内部アクセス・ステーション７８の
ような多くのアクセス・ステーション装置を使用する１
人あるいはそれ以上の操作者によって制御される。必要
に応じて、ビデオモニタ７９、ベクトル及び「Ａ」オン
シロスコープがラック７２に示されるように使用されて
もよい。相制御スイッチ８１は内部アクセス・ステーシ
ョン７８の上方に設けられている。
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７５を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７０のオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装置７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック７２中にある内部アクセス・ステーション７８の
ような多くのアクセス・ステーション装置を使用する１
人あるいはそれ以上の操作者によって制御される。必要
に応じて、ビデオモニタ７９、ベクトル及び「Ａ」オン
シロスコープがラック７２に示されるように使用されて
もよい。相制御スイッチ８１は内部アクセス・ステーシ
ョン７８の上方に設けられている。
実施例装置は内部アクセス・ステーション７８又は遠隔
アクセス・ステーション７６を使用して操作者によシ制
御される。両ステーション共にキーボードを有し、それ
は数値キー及び機能キー及びバーと、３２文字表示器８
２を有し、表示器８２は使用時に機能動作を実行するた
めに必要な情報の読出しを与えると共に、アドレスされ
ているあるスチルの識別に関する情報及び他の情報全光
示する。第２図に示された遠隔アクセス・ステーション
７６はそれぞれの遠隔アクセス・ステーションの代表的
なもので、好適実施例では７台まで（Ｄｏ隔アクセス・
ステーションを装置７０の制御のために使用できる。第
１図で８３として一般的に示されかつ第６図の拡大破断
図でも示される内部アクセス・ステーション・キーボー
ドは遠隔アクセス・ステーション（その機能キー数は少
ない。）よりもより大きな動作能力を有している。
アクセス・ステーション７６を使用して操作者によシ制
御される。両ステーション共にキーボードを有し、それ
は数値キー及び機能キー及びバーと、３２文字表示器８
２を有し、表示器８２は使用時に機能動作を実行するた
めに必要な情報の読出しを与えると共に、アドレスされ
ているあるスチルの識別に関する情報及び他の情報全光
示する。第２図に示された遠隔アクセス・ステーション
７６はそれぞれの遠隔アクセス・ステーションの代表的
なもので、好適実施例では７台まで（Ｄｏ隔アクセス・
ステーションを装置７０の制御のために使用できる。第
１図で８３として一般的に示されかつ第６図の拡大破断
図でも示される内部アクセス・ステーション・キーボー
ドは遠隔アクセス・ステーション（その機能キー数は少
ない。）よりもより大きな動作能力を有している。
後述するように、キーボードは８４で一般的に示された
大きなキー群とキーボードの左側に示された小さなキー
群８５とを含んでいる。また、制御スイッチ８６は現に
使用されるスチルの不注意な消去の可能性を回避するた
め通常及び削除動作間を切換えるために設けられてもよ
い。
大きなキー群とキーボードの左側に示された小さなキー
群８５とを含んでいる。また、制御スイッチ８６は現に
使用されるスチルの不注意な消去の可能性を回避するた
め通常及び削除動作間を切換えるために設けられてもよ
い。
第４図に示される非常に簡略化されたブロック図に於い
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、これは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる。選択されたデ
ィスク駆動器７５内に設けられたゲート回路は信号を選
択された駆動器に於いて記録させるようにする。１つ以
上のディスク駆動器７５が記録信号インターフェース回
路８９によって与えられるビデオ信号を記録するために
同時に選択されることもできる。スイッチ回路を信号イ
ンターフェース及び関連ゲート回路に代えて使用するこ
とができ、信号を記録すべきディスク・パック７５を有
する選択されたディスク駆動器にのみ記録信号処理回路
８８によって与えられる信号を供給するようにしてもよ
い。
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、これは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる。選択されたデ
ィスク駆動器７５内に設けられたゲート回路は信号を選
択された駆動器に於いて記録させるようにする。１つ以
上のディスク駆動器７５が記録信号インターフェース回
路８９によって与えられるビデオ信号を記録するために
同時に選択されることもできる。スイッチ回路を信号イ
ンターフェース及び関連ゲート回路に代えて使用するこ
とができ、信号を記録すべきディスク・パック７５を有
する選択されたディスク駆動器にのみ記録信号処理回路
８８によって与えられる信号を供給するようにしてもよ
い。
再生時に、ディスク駆動器の１つからの信号は再生スイ
ッチ回路９０に与えられ、そのスイッチ回路はそれぞれ
がビデオ出力チャンネルを与える再生チャンネル９１の
１つに信号を与える。コンピュータ制御系９２は実施例
装置の種々の要素の全体動作を制御するために記録処理
回路、信号インターフェース及びスイッチ回路並びにデ
ィスク駆動器とインターフェースされ、かつ遠隔アクセ
ス・ステーション及ヒ内部アクセス・ステーションとも
インターフェースする。後述するように、ディスク・パ
ックがオンラインである即ちそれがディスク駆動器７３
の１つに物理的にロードされているならば、操作者はス
チルの記録に当って特定のディスクを選択することがで
きる。これに関して、実施例装置はそれが６４ｉでの別
々のディスク・パック（その１つのみが任意に１つのデ
ィスク駆動器に配置されることができる）を識別するよ
うになっているためにディスク駆動器ではなくディスク
・パックをアドレスするということを理解すべきである
。従って、実施例装置が２つのディスク駆動器を持って
いる場合には、ただ２つのディスク・パックが１度にオ
ンラインせしめられることができる。操作者はスチルを
記録したい１つのディスク・パックのアドレスを入れる
ためアクセス・ステーション・キーボード８３を使用ス
ルことができ、選択したディスク・パックを装荷したデ
ィスク駆動器とのコンピュータの相互作用により、選択
されたオンライン・ディスク・パックに関して記録操作
を行なうことができる。同様に、操作者は１つのディス
ク駆動器のディスク・パックからスチル・フレームを再
生することができ、かつスチル・フレームを再生したい
再生チャンネルを定めることができる。
ッチ回路９０に与えられ、そのスイッチ回路はそれぞれ
がビデオ出力チャンネルを与える再生チャンネル９１の
１つに信号を与える。コンピュータ制御系９２は実施例
装置の種々の要素の全体動作を制御するために記録処理
回路、信号インターフェース及びスイッチ回路並びにデ
ィスク駆動器とインターフェースされ、かつ遠隔アクセ
ス・ステーション及ヒ内部アクセス・ステーションとも
インターフェースする。後述するように、ディスク・パ
ックがオンラインである即ちそれがディスク駆動器７３
の１つに物理的にロードされているならば、操作者はス
チルの記録に当って特定のディスクを選択することがで
きる。これに関して、実施例装置はそれが６４ｉでの別
々のディスク・パック（その１つのみが任意に１つのデ
ィスク駆動器に配置されることができる）を識別するよ
うになっているためにディスク駆動器ではなくディスク
・パックをアドレスするということを理解すべきである
。従って、実施例装置が２つのディスク駆動器を持って
いる場合には、ただ２つのディスク・パックが１度にオ
ンラインせしめられることができる。操作者はスチルを
記録したい１つのディスク・パックのアドレスを入れる
ためアクセス・ステーション・キーボード８３を使用ス
ルことができ、選択したディスク・パックを装荷したデ
ィスク駆動器とのコンピュータの相互作用により、選択
されたオンライン・ディスク・パックに関して記録操作
を行なうことができる。同様に、操作者は１つのディス
ク駆動器のディスク・パックからスチル・フレームを再
生することができ、かつスチル・フレームを再生したい
再生チャンネルを定めることができる。
実施例装置は、４つの主たる動作状態のモード、即ち、
（１）記録／削除、（２）再生、（３）シーケンス・ア
ツセンブル、（４）シーケンス再生を有している。記録
及び再生動作が第６及び７図を参照して最初に記載され
る。これら図はディスク駆動器７３の１つに関連した記
録及び再生時の信号路の概略ブロック図をそれぞれ示す
。
（１）記録／削除、（２）再生、（３）シーケンス・ア
ツセンブル、（４）シーケンス再生を有している。記録
及び再生動作が第６及び７図を参照して最初に記載され
る。これら図はディスク駆動器７３の１つに関連した記
録及び再生時の信号路の概略ブロック図をそれぞれ示す
。
第６図の記録信号路のブロック図に於いて、複合ビデオ
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号より取り出される。入力段回路はまた後の再
生時に使用するための同期及び副搬送波信号をも再発生
し、従って、再発生された同期及び副搬送波信号は後段
の要素によって動作時に使用される基準信号を発生する
クロック発生器９４に与えられる。カラー・バースト成
分を有するクランプされたアナログ・ビデオ信号は、次
いでアナログ対デジタル（Ａ／Ｄ）ｆｆｉ換器９５に与
えられ、これは１０７ＭＨｚのサンプリング速度での出
力信号を与える。この場合、各サンプル値は８ビツトの
情報よりなる。出力デジタル・ビデオ信号は非零復帰形
（ＮＲＺ）コードである。即ち、２進コードはハイレベ
ルとして「１」を等価なローレベルとしてｒＯＪを定め
る。デジタル化されたビデオ信号は８つの平行なうイン
（各ラインは各ビットに対応する）に生じ、次いでエン
コーダ及び同期語挿入器９６に与えられ、データ・ス）
Ｉ７−ムのＤＣ成分を最小とする点でデジタル磁気記
録のためには特に優れている特殊な記録コード（ミラー
・コード又はミラー２乗コード）に変換される。この回
路も又、カラー・バースト同期成分により表示されるカ
ラー副搬送波の特定の位相角度に対して交番テレビジョ
ン・ラインに同期ワードを挿入する。この同期ワードは
、各サンプルによシ表示される数値を規定するように合
成されねばならぬデータの８つの平行ビットにおける再
生の間生じるタイム・ベース補正および工２−のスキュ
ーのための基準として使用される。８つの並列回線にお
けるディジタル・ビデオ情報は次に記録増巾回路１５５
と、ディスク駆動部７３によりディジタル化ビデオ信号
を記録するための８つの記録ヘッドの２グル一プ間に切
換る選択されたディスク駆動部７５と関連するヘッド・
スイッチ回路９７に与えられる。ディスク駆動部は、そ
のスピンドルの回転速度が垂直同期にロックされ、回転
ディスクの速度が毎分５６００回転となるようにサーボ
制御される。スピンドルの駆動を垂直同期にロックする
事によシ、装置は、ディスク、バックの１回転当り１テ
レビジヨン・フィールドを記録し、同時に８つのディス
ク表面に８つのデータ・スｌ−ＩＪ−ムを記録する。１
フイールドの記録の完了時、記録増巾回路１５５とヘッ
ド・スイッチ回路９７は、画像フレーム、即ち２つの走
査されたテレビジョンフィールドが１６個のヘッドを用
いてディスク駆動部の２回転で記録されるように、別の
組の８個のディスク面上にテレビジョン・フレームの第
２のフィールドを同時ニ記録するための別の組のヘッド
を作動するよう指令される。１つのディスク・駆動部に
位置される各ディスク・バックは８１５個のシリンダを
含む事が望ましく、その各々は１９の記録面を持ち、従
って８１５のディジタル・テレビジョン・フレームを記
録する。１つのディスク・バックの１９のディスクの記
録面の各々に対して１つの続出し／″ＩＩ込みヘッドが
あり、全てのヘッドはその位置がリニア・モータで制御
される共通のキャリッジ上に垂直方向に整合されて取付
けられている。１つのシリンダは１つのディスク・バッ
クの同じ半径上に位置される全ての記録面を有する事を
規定される事を理解すべきである。然し、用語「トラッ
ク」を「シリンダ」の代りに本文に用い、従ってトラッ
クとは同一半径さの全ての記録面即ちシリンダ上の全表
面を含む事を意味する。このように、スチルを記録又は
再生するだめのアドレス指定されたトラックは、実際に
その半径において利用できるシリンダ上の１９の個々の
表面をさす。記録に利用できる１９の表面の内、１つは
、活動ビデオ情報の代りにアドレスおよび他の準備情報
の記録に使用され、特に「データートラック」と呼ばれ
る。１９の表面の内２つは１つのパリティ・ビットを記
録するのに利用でき、１６の面は以下に更に説明するよ
うにビデオ・データの記録に使用される。又一般にサー
ボ・ヘッドと呼ばれるヘッドの１つは、バックの製造者
により予め記録されたサーボ・トラック情報のみを含む
２０番目のディスク・パック面上を移動する。このサー
ボ・トラックは、２つの機能、即ち、探査指令に続いて
、ヘッド・スタックは、ヘッドの即時位置を決定するよ
うカウントされるサーボ・トラックを横断し、探査位相
の完了後、サーボ・ヘッドはヘッド・キャリッジを適当
なサーボ・トラック上に心出しして保持するようリニア
・モータ位置を制御するのに使用されるエラー信号を生
成する。このようなフィードバック・システムを用いる
事により、１インチ（約２５．４ｍ）当り約４００本の
トラック・即ちディスク・パック当り合計８１５本のト
ラックの中径方向バッキング留置の達成が可能である。
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号より取り出される。入力段回路はまた後の再
生時に使用するための同期及び副搬送波信号をも再発生
し、従って、再発生された同期及び副搬送波信号は後段
の要素によって動作時に使用される基準信号を発生する
クロック発生器９４に与えられる。カラー・バースト成
分を有するクランプされたアナログ・ビデオ信号は、次
いでアナログ対デジタル（Ａ／Ｄ）ｆｆｉ換器９５に与
えられ、これは１０７ＭＨｚのサンプリング速度での出
力信号を与える。この場合、各サンプル値は８ビツトの
情報よりなる。出力デジタル・ビデオ信号は非零復帰形
（ＮＲＺ）コードである。即ち、２進コードはハイレベ
ルとして「１」を等価なローレベルとしてｒＯＪを定め
る。デジタル化されたビデオ信号は８つの平行なうイン
（各ラインは各ビットに対応する）に生じ、次いでエン
コーダ及び同期語挿入器９６に与えられ、データ・ス）
Ｉ７−ムのＤＣ成分を最小とする点でデジタル磁気記
録のためには特に優れている特殊な記録コード（ミラー
・コード又はミラー２乗コード）に変換される。この回
路も又、カラー・バースト同期成分により表示されるカ
ラー副搬送波の特定の位相角度に対して交番テレビジョ
ン・ラインに同期ワードを挿入する。この同期ワードは
、各サンプルによシ表示される数値を規定するように合
成されねばならぬデータの８つの平行ビットにおける再
生の間生じるタイム・ベース補正および工２−のスキュ
ーのための基準として使用される。８つの並列回線にお
けるディジタル・ビデオ情報は次に記録増巾回路１５５
と、ディスク駆動部７３によりディジタル化ビデオ信号
を記録するための８つの記録ヘッドの２グル一プ間に切
換る選択されたディスク駆動部７５と関連するヘッド・
スイッチ回路９７に与えられる。ディスク駆動部は、そ
のスピンドルの回転速度が垂直同期にロックされ、回転
ディスクの速度が毎分５６００回転となるようにサーボ
制御される。スピンドルの駆動を垂直同期にロックする
事によシ、装置は、ディスク、バックの１回転当り１テ
レビジヨン・フィールドを記録し、同時に８つのディス
ク表面に８つのデータ・スｌ−ＩＪ−ムを記録する。１
フイールドの記録の完了時、記録増巾回路１５５とヘッ
ド・スイッチ回路９７は、画像フレーム、即ち２つの走
査されたテレビジョンフィールドが１６個のヘッドを用
いてディスク駆動部の２回転で記録されるように、別の
組の８個のディスク面上にテレビジョン・フレームの第
２のフィールドを同時ニ記録するための別の組のヘッド
を作動するよう指令される。１つのディスク・駆動部に
位置される各ディスク・バックは８１５個のシリンダを
含む事が望ましく、その各々は１９の記録面を持ち、従
って８１５のディジタル・テレビジョン・フレームを記
録する。１つのディスク・バックの１９のディスクの記
録面の各々に対して１つの続出し／″ＩＩ込みヘッドが
あり、全てのヘッドはその位置がリニア・モータで制御
される共通のキャリッジ上に垂直方向に整合されて取付
けられている。１つのシリンダは１つのディスク・バッ
クの同じ半径上に位置される全ての記録面を有する事を
規定される事を理解すべきである。然し、用語「トラッ
ク」を「シリンダ」の代りに本文に用い、従ってトラッ
クとは同一半径さの全ての記録面即ちシリンダ上の全表
面を含む事を意味する。このように、スチルを記録又は
再生するだめのアドレス指定されたトラックは、実際に
その半径において利用できるシリンダ上の１９の個々の
表面をさす。記録に利用できる１９の表面の内、１つは
、活動ビデオ情報の代りにアドレスおよび他の準備情報
の記録に使用され、特に「データートラック」と呼ばれ
る。１９の表面の内２つは１つのパリティ・ビットを記
録するのに利用でき、１６の面は以下に更に説明するよ
うにビデオ・データの記録に使用される。又一般にサー
ボ・ヘッドと呼ばれるヘッドの１つは、バックの製造者
により予め記録されたサーボ・トラック情報のみを含む
２０番目のディスク・パック面上を移動する。このサー
ボ・トラックは、２つの機能、即ち、探査指令に続いて
、ヘッド・スタックは、ヘッドの即時位置を決定するよ
うカウントされるサーボ・トラックを横断し、探査位相
の完了後、サーボ・ヘッドはヘッド・キャリッジを適当
なサーボ・トラック上に心出しして保持するようリニア
・モータ位置を制御するのに使用されるエラー信号を生
成する。このようなフィードバック・システムを用いる
事により、１インチ（約２５．４ｍ）当り約４００本の
トラック・即ちディスク・パック当り合計８１５本のト
ラックの中径方向バッキング留置の達成が可能である。
本装置は、ディスク・バック・メモリーの周波数応答制
限のため、アナログ・ビデオ信号は記録しないため、ビ
デオ信号は記録のためディジタル化される。ディジタル
化された信号が記録されるため、システムのビデオ信号
対ノイズ比は、従来のビデオ・デーゾ・レコーダにおけ
る如く、記録媒体およびプリアンプのノイズよりも量子
化ノイズにより主として決定される。このように、本装
置は、約５８ ｄＢの８／Ｎ比を生じ、モワレおよび残
り時間ペースのエラー（残留時間軸誤差）の如き効果は
存在せず、記憶チャンネルのディジタル・ランダム・エ
ラーは多くの場合実際には目に見えない遇発的な伝送エ
ラーを生じる程度の低さである。
限のため、アナログ・ビデオ信号は記録しないため、ビ
デオ信号は記録のためディジタル化される。ディジタル
化された信号が記録されるため、システムのビデオ信号
対ノイズ比は、従来のビデオ・デーゾ・レコーダにおけ
る如く、記録媒体およびプリアンプのノイズよりも量子
化ノイズにより主として決定される。このように、本装
置は、約５８ ｄＢの８／Ｎ比を生じ、モワレおよび残
り時間ペースのエラー（残留時間軸誤差）の如き効果は
存在せず、記憶チャンネルのディジタル・ランダム・エ
ラーは多くの場合実際には目に見えない遇発的な伝送エ
ラーを生じる程度の低さである。
８つのディスク面の各々に毎秒１１７メガビツトの速度
でディジタル・データ・ストリームを記録する事により
、装置のリニア・パツキン密度は１インチ当り約６００
０ビツトで６Ｄ、これはデータ処理における従来のディ
スク駆動部用途に使用されるよりも約６０％大きい。
でディジタル・データ・ストリームを記録する事により
、装置のリニア・パツキン密度は１インチ当り約６００
０ビツトで６Ｄ、これはデータ処理における従来のディ
スク駆動部用途に使用されるよりも約６０％大きい。
再生の間、第７図においては、ヘッドは、各画像フレー
ムを形成するフィールド当９８つの面からディジタル・
ビデオ情報を読出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線により搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果により信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ベア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のだめのパルスの形態にある。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ペア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ペー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ペース・コレクタ回路１００は受取った信号を再処理し
てこれ等をチャンネル符号化フォーマットにおき、信号
を非零復帰ディジタル形態に復号し、ステーション基準
に対してディジタル信号ｔ−タイム・ペース補正して、
データ・ビット回線により搬送される各データ・ストリ
ーム中のデータ・ビット回線間の時間変位エラー（一般
にスキューエラーと呼ばれる）およびタイミング上の歪
を除去する。再生信号処理を簡単にするために、位相連
続クロック信号が、デコーダ、タイムペースコレクタ１
００及び後段の回路の動作を適切な時間に行わせるため
に用いられる。以下に詳しく述べるが、これは、画像フ
レームの交互の再生において、同期語を正確に有する回
路１００のタイムペースコレクタ部分を保護する。この
ように、回路１００のタイム・ペース・コレクタ部分は
、１サンプルを規定する８ビツトを整合しかつステーシ
ョン基準に対すル各データ・ビット回線におけるタイミ
ング歪を除去するよう作用する。しかしながら、上述し
た同期語の位置の誤シは、交互に再生する際に画像が水
平方向にずれてしまい、表示された映像内にジッタが現
われてしまう結果となる。各再生チャンネルにはデコー
ダ兼タイム・ペース・コレクタ回路１００を設けられ、
各再生チャンネル内では８つのデータ・ビット・ストリ
ームの各々が別個のデコーダ兼タイム・ペース・コレク
タを通過するｉを知るべきである。次いで、回路１００
の出力は彩度情報を分離するコーム・フィルタ兼彩度イ
バータ回路１０１に与えられ、４フイールドのＮＴＳＣ
シーケンスの再構成のために信号を選択的に反転して再
合成する。この再構成されたディジタル信号は、ビデオ
情報の記録された２つのフィールドの交互の再生におけ
る同期語の位置の誤りを調整する回路１２７に供給され
、調整されたビデオ信号は、アナｏグ・ビデオ信号を与
えるディジタル・アナログ・コンバータ１０２に与えら
れる。次に新らしい同期およびバーストがプロセス増巾
８１０５にょシ加算されて所望の再生チャンネル９１の
複合ビデオ・アナログ出力信号を生じる。
ムを形成するフィールド当９８つの面からディジタル・
ビデオ情報を読出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線により搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果により信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ベア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のだめのパルスの形態にある。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ペア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ペー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ペース・コレクタ回路１００は受取った信号を再処理し
てこれ等をチャンネル符号化フォーマットにおき、信号
を非零復帰ディジタル形態に復号し、ステーション基準
に対してディジタル信号ｔ−タイム・ペース補正して、
データ・ビット回線により搬送される各データ・ストリ
ーム中のデータ・ビット回線間の時間変位エラー（一般
にスキューエラーと呼ばれる）およびタイミング上の歪
を除去する。再生信号処理を簡単にするために、位相連
続クロック信号が、デコーダ、タイムペースコレクタ１
００及び後段の回路の動作を適切な時間に行わせるため
に用いられる。以下に詳しく述べるが、これは、画像フ
レームの交互の再生において、同期語を正確に有する回
路１００のタイムペースコレクタ部分を保護する。この
ように、回路１００のタイム・ペース・コレクタ部分は
、１サンプルを規定する８ビツトを整合しかつステーシ
ョン基準に対すル各データ・ビット回線におけるタイミ
ング歪を除去するよう作用する。しかしながら、上述し
た同期語の位置の誤シは、交互に再生する際に画像が水
平方向にずれてしまい、表示された映像内にジッタが現
われてしまう結果となる。各再生チャンネルにはデコー
ダ兼タイム・ペース・コレクタ回路１００を設けられ、
各再生チャンネル内では８つのデータ・ビット・ストリ
ームの各々が別個のデコーダ兼タイム・ペース・コレク
タを通過するｉを知るべきである。次いで、回路１００
の出力は彩度情報を分離するコーム・フィルタ兼彩度イ
バータ回路１０１に与えられ、４フイールドのＮＴＳＣ
シーケンスの再構成のために信号を選択的に反転して再
合成する。この再構成されたディジタル信号は、ビデオ
情報の記録された２つのフィールドの交互の再生におけ
る同期語の位置の誤りを調整する回路１２７に供給され
、調整されたビデオ信号は、アナｏグ・ビデオ信号を与
えるディジタル・アナログ・コンバータ１０２に与えら
れる。次に新らしい同期およびバーストがプロセス増巾
８１０５にょシ加算されて所望の再生チャンネル９１の
複合ビデオ・アナログ出力信号を生じる。
アクセス・ステーションを用いる装置の作用説明
本装置の全般的作用については、次に、本装置を用いて
実施できる各種の機能の実施のための内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いるオペレータの文脈において説明する。本
装置は又、第８図に示ス如キリモート・アクセス・ステ
ーション７６又は内部アクセス・ステーション７８のい
スレかを用いて作用するよう接続された補助アクセス・
パネル１１６（第８図参照）のキーボードからも操作で
きる。前述の如く、１１１１２図に示されるリモート・
アクセス・ステーションは、第１図に示されル装置ペイ
７２に位置される内部アクセス・ステーションにおける
如く、左側の機能キー８５の段を有する。リモート・ア
クセス・ステーションの左側の段８５は、内部アクセス
・ステーションの９７のキーと対照的に４つの機能キー
しか持たず、その結果これ以上の機能的操作はリモート
・アクセス・ステーションよ如モ内部アクセス・ステー
ションにおいて実施できる。
実施できる各種の機能の実施のための内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いるオペレータの文脈において説明する。本
装置は又、第８図に示ス如キリモート・アクセス・ステ
ーション７６又は内部アクセス・ステーション７８のい
スレかを用いて作用するよう接続された補助アクセス・
パネル１１６（第８図参照）のキーボードからも操作で
きる。前述の如く、１１１１２図に示されるリモート・
アクセス・ステーションは、第１図に示されル装置ペイ
７２に位置される内部アクセス・ステーションにおける
如く、左側の機能キー８５の段を有する。リモート・ア
クセス・ステーションの左側の段８５は、内部アクセス
・ステーションの９７のキーと対照的に４つの機能キー
しか持たず、その結果これ以上の機能的操作はリモート
・アクセス・ステーションよ如モ内部アクセス・ステー
ションにおいて実施できる。
特に、内部アクセス・ステーションは合計９つの機能キ
ーを有し、その１つはスペアであり、他は以下のものを
含む特定の条件に本装置をおくために押す事ができる。
ーを有し、その１つはスペアであり、他は以下のものを
含む特定の条件に本装置をおくために押す事ができる。
即ち、ＰＬＡＹ・ステル像の再生、ＲＥＣ／ＤＥＬ ：
操作の記録又は削除、ＳＥＱ・ＡＳ８Ｙ ニ一連のスチ
ルのアセンブリング、ＳＥＱ・ＰＬＡＹ ニ一連のスチ
ルの再生である。これ勢４つの操作は、リモート・アク
セス・ステーションにおけると同様に内部アクセス・ス
テーションにおけるオペレータによシ実施できる。然し
、前記の機能的操作に加えて、内部アクセス・ステーシ
ョンは又下記の如き別の操作の実施にも用いられる。
操作の記録又は削除、ＳＥＱ・ＡＳ８Ｙ ニ一連のスチ
ルのアセンブリング、ＳＥＱ・ＰＬＡＹ ニ一連のスチ
ルの再生である。これ勢４つの操作は、リモート・アク
セス・ステーションにおけると同様に内部アクセス・ス
テーションにおけるオペレータによシ実施できる。然し
、前記の機能的操作に加えて、内部アクセス・ステーシ
ョンは又下記の如き別の操作の実施にも用いられる。
即ち、Ｅ−ｔｏ−Ｅ：ビデオ入力信号が全記録回路を経
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ人力信号のディスク駆動部への記録（％
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ｆＤＥＮＴ：特定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・パッ
ク・ライブラリーの一部となり得る新らしいパックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
ＫＤＵＰＥ：特定のディスク・パックに記憶される８つ
の全ディジタル・ビデオ情報を含む完全に複製のディス
ク・パックの調整用。このように、前述の８つの機能的
操作は、広義には操作モード即ち操作条件に基いて装置
の操作を定義する。
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ人力信号のディスク駆動部への記録（％
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ｆＤＥＮＴ：特定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・パッ
ク・ライブラリーの一部となり得る新らしいパックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
ＫＤＵＰＥ：特定のディスク・パックに記憶される８つ
の全ディジタル・ビデオ情報を含む完全に複製のディス
ク・パックの調整用。このように、前述の８つの機能的
操作は、広義には操作モード即ち操作条件に基いて装置
の操作を定義する。
内部アクセス・ステーション７８と同様に各リモート・
アクセス・ステーション７６は、布設のキー８４を有し
、これは両ステーション共同じである。第３図から判る
ように、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字Ｏ乃至９、それぞれ入れたメ
チルアドレスを１宛増分又は減分するだめの「十月およ
び「−１」キー ビデオ・チャンネル即ちシーケンス・
リスト文字を入れるキーＡ、Ｂ、Ｃ，シーケンス・リス
ト環をメモリーにロードするＬＩＳＴバー・シーケンス
・リスト上の最後の項目が入れられる事をコンピュータ
・システムに通知するためのＥＯＬＯ−、デイスプレの
メツセージの起点を変更するためのＫＹＢＤ ＲＴＮ即
ちキーボード・リターンキーオヨヒテータのコンピュー
ターシステムへのエントリを完了させる開始指令を生成
するだめのＩＮＩＴＩＡＴＥバーを含んでいる。更に、
キーボード全体８５はＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥ
バー１０４を有し、これは前述のキー・スイッチ８６に
関連して作動されるとバルク・トラックの個々のスチル
・フレームと作業トラックの全シーケンスを削除させる
。この場合、作業トラックとして定義される各ディスク
・パック上の８１５本のトラックの内６４本のトラック
（アドレス１〜６４）があり、スチルのシーケンスが再
生のためアセンブルされるのはこれ等のトラック上であ
り、２つを除いて、残りのトラックは恒久的なライブラ
リ即ちファイルを提供するバルク・トラックとして定義
される。
アクセス・ステーション７６は、布設のキー８４を有し
、これは両ステーション共同じである。第３図から判る
ように、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字Ｏ乃至９、それぞれ入れたメ
チルアドレスを１宛増分又は減分するだめの「十月およ
び「−１」キー ビデオ・チャンネル即ちシーケンス・
リスト文字を入れるキーＡ、Ｂ、Ｃ，シーケンス・リス
ト環をメモリーにロードするＬＩＳＴバー・シーケンス
・リスト上の最後の項目が入れられる事をコンピュータ
・システムに通知するためのＥＯＬＯ−、デイスプレの
メツセージの起点を変更するためのＫＹＢＤ ＲＴＮ即
ちキーボード・リターンキーオヨヒテータのコンピュー
ターシステムへのエントリを完了させる開始指令を生成
するだめのＩＮＩＴＩＡＴＥバーを含んでいる。更に、
キーボード全体８５はＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥ
バー１０４を有し、これは前述のキー・スイッチ８６に
関連して作動されるとバルク・トラックの個々のスチル
・フレームと作業トラックの全シーケンスを削除させる
。この場合、作業トラックとして定義される各ディスク
・パック上の８１５本のトラックの内６４本のトラック
（アドレス１〜６４）があり、スチルのシーケンスが再
生のためアセンブルされるのはこれ等のトラック上であ
り、２つを除いて、残りのトラックは恒久的なライブラ
リ即ちファイルを提供するバルク・トラックとして定義
される。
ある注意および抑制機能が装置内に組込まれ、スチルが
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
このように、ＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥパーは、
作業トラック上の資料の編集を許容するよう作動できる
が、ペルク記憶メモリーからのスチルの削除又は作業ト
ラックにおけるスチルの全シーケンスの削去を許容する
にはキー・スイッチ８６と共に使用されねばならない。
作業トラック上の資料の編集を許容するよう作動できる
が、ペルク記憶メモリーからのスチルの削除又は作業ト
ラックにおけるスチルの全シーケンスの削去を許容する
にはキー・スイッチ８６と共に使用されねばならない。
第１図および第２図に示されるように、各アクセス・ス
テーション７６と７８は、メツセージ起点コード、オペ
レータ・データ・エントリ、コンピュータ・システム要
求および応答を提示するため使用されるデイスプレー８
２を有スる。こノティスプレー装置は、望ましくは３２
文字の容分を有する英数字ドツト・マトリックス・自己
走査デイスプレーである。コンピュータ・システム９２
は、状態を表示し、要求し、又は不適正即ち違法なエン
トリや他のエラーを識別するプリスプレー・ワードおよ
び記憶が生じるようにプログラムされている事が望まし
い。更に、以下に述べるように、オペレータがアクセス
・ステーションの１つの左設でモードに入る時、識別さ
れたモードは特定の順序のデータのエントリを要求する
。モードが選択されると、デイスプレーは、エントリの
シーケンスを経て、データ・メツセージの全ての要素が
入れられる迄デイスプレーを進行するカーソル記号でオ
ペレータをガイドする。エントリは、ＩＮＩＴＩＡＬＥ
バーカ押すれてコンピュータ・システム９２による操作
を開始する前であればいつでもクリヤおよび訂正ができ
る。データの受取りと同時ニ、コンピュータ・システム
９２はデータ有効又は装置状態応答のいずれかである戻
りメツセージにデイスプレを切換る。もしこのデータが
有効とされると、選択された操作が実行される。
テーション７６と７８は、メツセージ起点コード、オペ
レータ・データ・エントリ、コンピュータ・システム要
求および応答を提示するため使用されるデイスプレー８
２を有スる。こノティスプレー装置は、望ましくは３２
文字の容分を有する英数字ドツト・マトリックス・自己
走査デイスプレーである。コンピュータ・システム９２
は、状態を表示し、要求し、又は不適正即ち違法なエン
トリや他のエラーを識別するプリスプレー・ワードおよ
び記憶が生じるようにプログラムされている事が望まし
い。更に、以下に述べるように、オペレータがアクセス
・ステーションの１つの左設でモードに入る時、識別さ
れたモードは特定の順序のデータのエントリを要求する
。モードが選択されると、デイスプレーは、エントリの
シーケンスを経て、データ・メツセージの全ての要素が
入れられる迄デイスプレーを進行するカーソル記号でオ
ペレータをガイドする。エントリは、ＩＮＩＴＩＡＬＥ
バーカ押すれてコンピュータ・システム９２による操作
を開始する前であればいつでもクリヤおよび訂正ができ
る。データの受取りと同時ニ、コンピュータ・システム
９２はデータ有効又は装置状態応答のいずれかである戻
りメツセージにデイスプレを切換る。もしこのデータが
有効とされると、選択された操作が実行される。
キー８５の左側段で識別された各操作モードは３つの基
本的ステップで行われる。オペレータは最初モード選択
ボタンを押し、次にチャンネル選択、記憶アドレスおよ
び命令の形態でデータを入れ、最後にＩＮＩＴＩＡＴＥ
バーを押して操作の実行を要する。
本的ステップで行われる。オペレータは最初モード選択
ボタンを押し、次にチャンネル選択、記憶アドレスおよ
び命令の形態でデータを入れ、最後にＩＮＩＴＩＡＴＥ
バーを押して操作の実行を要する。
各種のモードについては、以下デイスプレーとオペレー
タに制御されるキーボードの相互作用に基いて記述する
。
タに制御されるキーボードの相互作用に基いて記述する
。
ＰＬＡＹモードにおいては、オン・ラインのスチルに対
するランダム・アクセスが行われ、即ち記憶域以外のデ
ィスク駆動部にあるディスクバックに位置されるスチル
像が与えられる。スチルは、ビデオ・チャンネル文字（
３チヤンネルが与えられる時はＡ、Ｂ又はＣ）および５
桁のスチル・アドレス番号ケ入れる事により選択される
。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥバ
ーが押され、アドレスがデイスプレーに示される時要求
されたアクセスをアクセスする。もし違法又はオフライ
ンのスチル・アドレスが要求されると、コンピュータ・
システムはデイスプレーを経てオペレータにそのように
通知する。スチルの識別データから読出されたアドレス
が入れられたアドレスと異なり又コンピュータ・システ
ムハ（真ノタリー・エラ）を含み得なければ、出力ビデ
オはブラックになシ、エラー・メツセージがデイスプレ
ーに示されるパック内で隣接するスチルがアドレス指定
されると、次又は前のスチルが「＋１」又は「−１」キ
ーのいずれかを押し、次にＩＮＩＴＩＡＴＥバーを押す
事によυアドレス指定される。
するランダム・アクセスが行われ、即ち記憶域以外のデ
ィスク駆動部にあるディスクバックに位置されるスチル
像が与えられる。スチルは、ビデオ・チャンネル文字（
３チヤンネルが与えられる時はＡ、Ｂ又はＣ）および５
桁のスチル・アドレス番号ケ入れる事により選択される
。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥバ
ーが押され、アドレスがデイスプレーに示される時要求
されたアクセスをアクセスする。もし違法又はオフライ
ンのスチル・アドレスが要求されると、コンピュータ・
システムはデイスプレーを経てオペレータにそのように
通知する。スチルの識別データから読出されたアドレス
が入れられたアドレスと異なり又コンピュータ・システ
ムハ（真ノタリー・エラ）を含み得なければ、出力ビデ
オはブラックになシ、エラー・メツセージがデイスプレ
ーに示されるパック内で隣接するスチルがアドレス指定
されると、次又は前のスチルが「＋１」又は「−１」キ
ーのいずれかを押し、次にＩＮＩＴＩＡＴＥバーを押す
事によυアドレス指定される。
シーケンス・リストの編成のため、オペレータは、オン
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割されるメモリーに入れる
。１セクシヨンはＬＳＴＡ。
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割されるメモリーに入れる
。１セクシヨンはＬＳＴＡ。
他方はリス）Ｌ８ＴＢとして識別される。各リストは項
目番号１乃至６４を有する。１アドレスをリストするた
め、スチルは最初ビデオチャンネル文字および５桁のス
チル・アドレスを入れる事によシ選択される。キーボー
ド上のＬＩＳＴバーが次に押され、最初の項目番号とリ
スト識別がオペレータにより要求される。これ等文字が
キーボードに入れられた時、ＩＮＩＴＩＡＴＥバーが押
されてメモリーへの転送が生じる。デイスプレーは戻り
（ＲＴＮ ）メツセージに切換り、オペレータに転送の
完了を通知する。この時次のスチルがリストのため選択
できる。項目（ＩＴＭ）番号は、以降のりスティングが
スチル・アドレスに入れ、ＬＥＴを次いでＩＮＩＴＩＡ
’ｒＥバーを押すだけで行われるように、コンピュータ
制御システムにより１宛自動的に増分される。リストの
最後のＩＴＭ番号に続いて、［リストの終り（ＥＯＬ）
ＪボタンをＩＮＩＴＩＡＴＥ ノ（−が押される前に押
さねばならない。もしリスティングの前にスチルを見た
ければ、スチルのアドレスを入れ、ＩＮＩＴＩＡＴＥバ
ーをＬＳＴバーの前に押す。スチルのその後のりスティ
ングは前述の如く行われる。もし選択されたスチルがオ
フラインであれば、依然としてリストに記憶され得るが
、スチルは明らかに見る事ができない。メモリーにおい
て記憶されたシーケンス・リストから、シーケンスは以
下に記述するようにアセンブルできる。
目番号１乃至６４を有する。１アドレスをリストするた
め、スチルは最初ビデオチャンネル文字および５桁のス
チル・アドレスを入れる事によシ選択される。キーボー
ド上のＬＩＳＴバーが次に押され、最初の項目番号とリ
スト識別がオペレータにより要求される。これ等文字が
キーボードに入れられた時、ＩＮＩＴＩＡＴＥバーが押
されてメモリーへの転送が生じる。デイスプレーは戻り
（ＲＴＮ ）メツセージに切換り、オペレータに転送の
完了を通知する。この時次のスチルがリストのため選択
できる。項目（ＩＴＭ）番号は、以降のりスティングが
スチル・アドレスに入れ、ＬＥＴを次いでＩＮＩＴＩＡ
’ｒＥバーを押すだけで行われるように、コンピュータ
制御システムにより１宛自動的に増分される。リストの
最後のＩＴＭ番号に続いて、［リストの終り（ＥＯＬ）
ＪボタンをＩＮＩＴＩＡＴＥ ノ（−が押される前に押
さねばならない。もしリスティングの前にスチルを見た
ければ、スチルのアドレスを入れ、ＩＮＩＴＩＡＴＥバ
ーをＬＳＴバーの前に押す。スチルのその後のりスティ
ングは前述の如く行われる。もし選択されたスチルがオ
フラインであれば、依然としてリストに記憶され得るが
、スチルは明らかに見る事ができない。メモリーにおい
て記憶されたシーケンス・リストから、シーケンスは以
下に記述するようにアセンブルできる。
記録／削除モードにおいては、記録は削除されたバルク
・トラック上で行う事ができ、アセンブルされたシーケ
ンスはバルク・トラックを占有できるように削除できる
。又、このモードにおいてアセンブルされたシーケンス
の個々のスチルを２重記録する事も可能である。メチル
の記録のための通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁の）（ツ
ク・アドレス即ちスチルが記録されるべき１乃至６４、
およびスチルが次に利用可能なトラックに記録されるた
めトラック・アドレスの代りに３つの零を入れる事でお
る。ＩＮＩＴＩＡＴＥバーを押すと同時ニ、コンピュー
タ・システム９２はア）”Ｌ／ス指定されたバックにお
ける次に利用可能な削除されたトラックを自動的に探査
し、真のタリー検査に続いて記録を行う。この探査は、
コンピュータシステムの状況メモリーに生じ、削除され
たものを見出すためトラックのステッピングは必要とし
ない。
・トラック上で行う事ができ、アセンブルされたシーケ
ンスはバルク・トラックを占有できるように削除できる
。又、このモードにおいてアセンブルされたシーケンス
の個々のスチルを２重記録する事も可能である。メチル
の記録のための通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁の）（ツ
ク・アドレス即ちスチルが記録されるべき１乃至６４、
およびスチルが次に利用可能なトラックに記録されるた
めトラック・アドレスの代りに３つの零を入れる事でお
る。ＩＮＩＴＩＡＴＥバーを押すと同時ニ、コンピュー
タ・システム９２はア）”Ｌ／ス指定されたバックにお
ける次に利用可能な削除されたトラックを自動的に探査
し、真のタリー検査に続いて記録を行う。この探査は、
コンピュータシステムの状況メモリーに生じ、削除され
たものを見出すためトラックのステッピングは必要とし
ない。
記録の後、Ｒ，ＴＮデイスプレはコンピュータ・システ
ムにより更新され、ステルが記録された５桁のアドレス
を反映する。もし記録が許容されなかったら、オペレー
タはその旨通知される。オフ・ライン・バックが、次に
利用可能なトランクの記録を行うために駆動部に載せら
れると、バック識別モードを用いる全てのトラックの最
初の探査がその状況をコンピュータ・システムのメモリ
ーに確立するために必要となる。バックがオンラインの
状態を維持する限り、次に利用可能なトラックの記録は
この最初の探査が繰返される事を要求しない。
ムにより更新され、ステルが記録された５桁のアドレス
を反映する。もし記録が許容されなかったら、オペレー
タはその旨通知される。オフ・ライン・バックが、次に
利用可能なトランクの記録を行うために駆動部に載せら
れると、バック識別モードを用いる全てのトラックの最
初の探査がその状況をコンピュータ・システムのメモリ
ーに確立するために必要となる。バックがオンラインの
状態を維持する限り、次に利用可能なトラックの記録は
この最初の探査が繰返される事を要求しない。
もし特定のトラック上にメチルを記録したい場合は、オ
ペレータはＩＮＩＴＩＡＴＥノ（−を押す前にビデオ・
チャンネル文字と５桁のアドレスを入れなければならな
い。もし記録されたメチルが特定のトラックに存在して
いれば記録は行われず、オペレータはデイスプレを通じ
てトラックが占有されている旨通知される。
ペレータはＩＮＩＴＩＡＴＥノ（−を押す前にビデオ・
チャンネル文字と５桁のアドレスを入れなければならな
い。もし記録されたメチルが特定のトラックに存在して
いれば記録は行われず、オペレータはデイスプレを通じ
てトラックが占有されている旨通知される。
メチルの削除のためには、その５桁のアドレスを入れね
ばならず、削除機能は、ＮＯＲＭ ７ ＤＥＬキー・ス
イッチを作動させ次にＤＥＬ／ＥＤＩ’ｌ’ＢＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを同時に押す事により開
始される。然し、もしＩＮｌ’Ｉ’ＩＡＴＥバーがＤＥ
Ｌ／ＥＤＩＴ ＥＮＡＢＬＥバーの押される前に押され
ると、トラックのビデオを見る事ができる。
ばならず、削除機能は、ＮＯＲＭ ７ ＤＥＬキー・ス
イッチを作動させ次にＤＥＬ／ＥＤＩ’ｌ’ＢＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを同時に押す事により開
始される。然し、もしＩＮｌ’Ｉ’ＩＡＴＥバーがＤＥ
Ｌ／ＥＤＩＴ ＥＮＡＢＬＥバーの押される前に押され
ると、トラックのビデオを見る事ができる。
これを見た後、削除操作は同時にＤＥＬ／ＥＤＩ’Ｊ’
ＥＮ入ＢＬＥおよび開始バーを、押す事により再び開始
する事ができる。これにより、スチルが削除される前に
その視覚検査が可能となる。
ＥＮ入ＢＬＥおよび開始バーを、押す事により再び開始
する事ができる。これにより、スチルが削除される前に
その視覚検査が可能となる。
スチルのアセンブルされた全シーケンス又はシーケンス
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除される最初のスチルのＩＴ
Ｍ番号を通常のトラック・アドレス・二ントリの代りに
入れる。コンピュータシステムはこの入力された番号が
バルク・トラックではなく作業トラックを定義し、シー
ケンスの削除を開始する事を自動的に識別する。Ｎ Ｏ
ＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ／ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよび１ＮＩＴＩＡＴＥバーは同
時に削除を行うように押される。ＥＯＬ （エンドオプ
リスト）として識別される項目が削除された後削除が終
了する。
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除される最初のスチルのＩＴ
Ｍ番号を通常のトラック・アドレス・二ントリの代りに
入れる。コンピュータシステムはこの入力された番号が
バルク・トラックではなく作業トラックを定義し、シー
ケンスの削除を開始する事を自動的に識別する。Ｎ Ｏ
ＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ／ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよび１ＮＩＴＩＡＴＥバーは同
時に削除を行うように押される。ＥＯＬ （エンドオプ
リスト）として識別される項目が削除された後削除が終
了する。
アセンブルを完了したシーケンスの最終編集が必要とな
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを押す事によりこのモー
ドにおいてアセンブルされたスチルを２重記録する事が
可能である。この２重記録能力は前述の如くバルク・ト
ラックにではなく作業トラックにのみ与えられる事を理
解すべきである〇 一連のスチルをアセンブルするため、ＳＥＱ ＡＳＳＹ
ボタンを押す。このモードは、シーケンス・リストにお
ける一連の項目を指定されたノくツクに自動的にアセン
ブルさせる。このシーケンスをアセンブルするためには
、アセンブルされたシーケンスを受取るだめのパックの
２桁のアドレスが入れられ、次いで、このシーケンスに
おける最初のＩＴＭ番号およびＬ Ｓ Ｔ文字が続く。
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
ＥおよびＩＮＩＴＩＡＴＥバーを押す事によりこのモー
ドにおいてアセンブルされたスチルを２重記録する事が
可能である。この２重記録能力は前述の如くバルク・ト
ラックにではなく作業トラックにのみ与えられる事を理
解すべきである〇 一連のスチルをアセンブルするため、ＳＥＱ ＡＳＳＹ
ボタンを押す。このモードは、シーケンス・リストにお
ける一連の項目を指定されたノくツクに自動的にアセン
ブルさせる。このシーケンスをアセンブルするためには
、アセンブルされたシーケンスを受取るだめのパックの
２桁のアドレスが入れられ、次いで、このシーケンスに
おける最初のＩＴＭ番号およびＬ Ｓ Ｔ文字が続く。
ＩＮＩＴＩＡＴＥノ（−が押されると、コンピュータ・
システムは自動的にオンライン・ステルをアドレス指定
された）くツクの作業トラックにアセンブルする。もし
アセンブリ操作中オフライン・スチルに遭遇すると、オ
フライン状況表示がデイスプレ上に生じる。オンライン
項目のアセンブリが完了すると、リスト項目を含む各オ
フライン・パックがデイスプレー上に識別される。オフ
ライン・スチルをアセンフルに付加するには、前のオフ
ライン・メチルを含むディスクバックと共に別の７セン
プル操作が行われなければならない。シーケンス・リス
トに異なるオフライン・パック・アドレスと同数のアセ
ンブリ処理を行う必要がある。各アセンブル操作におい
ては、前にアセンブルされたスチルは役瓦されない。各
ディスク・パックにおいては、作業トラックは各項目番
に表示されて６４項目の各パンクにおいて最大限にアセ
ンブルされたシーケンス長を与える。１シーケンスにお
ける各項目が作業トラック上にアセンブルされる時、０
ＣＣＵＰ Ｉ ＥＤ状況表示で記録される。この状況は
１つの項目が別のシーケンスから同じ作業トラック上に
アセンフルされないようにする。
システムは自動的にオンライン・ステルをアドレス指定
された）くツクの作業トラックにアセンブルする。もし
アセンブリ操作中オフライン・スチルに遭遇すると、オ
フライン状況表示がデイスプレ上に生じる。オンライン
項目のアセンブリが完了すると、リスト項目を含む各オ
フライン・パックがデイスプレー上に識別される。オフ
ライン・スチルをアセンフルに付加するには、前のオフ
ライン・メチルを含むディスクバックと共に別の７セン
プル操作が行われなければならない。シーケンス・リス
トに異なるオフライン・パック・アドレスと同数のアセ
ンブリ処理を行う必要がある。各アセンブル操作におい
ては、前にアセンブルされたスチルは役瓦されない。各
ディスク・パックにおいては、作業トラックは各項目番
に表示されて６４項目の各パンクにおいて最大限にアセ
ンブルされたシーケンス長を与える。１シーケンスにお
ける各項目が作業トラック上にアセンブルされる時、０
ＣＣＵＰ Ｉ ＥＤ状況表示で記録される。この状況は
１つの項目が別のシーケンスから同じ作業トラック上に
アセンフルされないようにする。
シーケンス再生（ＳＥＱ ＰＬＡＹ）８作モートニオい
ては、その各々のシーケンス項目番号によるパックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケ／スの再生のためには、ビデ
オ・チャンネル文字、２桁のパック・アドレスおよび最
初のＩＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記■ＴＭ番号に側御てられたスチ
ルがアクセスされる。ＲＴＮデイスプレがこの時更新さ
れてアクセスおれたスチルのアドレス、ビデオ・チャン
ネル文字およびＩＴＭ番号を含む。又、キーボードＩＴ
Ｍ番号は、シーケンス内の順次項目が単にＩＮＩＴＩＡ
ＴＥバーを押して新らしいデータを入れずにアクセスで
きるように、自動的に１宛増進される。リストにおける
次の項目をスキップするため、右側段の「＋１」キーを
押しこれによシキーボードＩＴＭ番号を２だけ増分する
。同様に、「−１」ボタンを押すと項目番号を１死滅分
する。シーケンス内の最後ＩＴＭが再生されると、リス
トＥＯＬの終りがデイスプレーされる。もしＩＮＩＴＩ
ＡＴＥバーをＥＯＬ項目が再生された後押せば、再生は
ＥＯＬ項目に止まる。補助アクセス・パネルの付設によ
り、２つの駆動部に位置するディスク・パックの作業ト
ラックに記憶されたスチルは、順次再生操作のためアク
セスできる。本文に述べる装置においては、補助アクセ
ス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴＥ
バーと補助アクセス・パネル選択キーを必要とするに過
ぎない。アクセス・ステーションＨｍ助アクセスパネル
とインターフェースするよう構成され、このだめアクセ
ス・ステーションの機能キーは補助パネルによ９行われ
る操作と関連するデータを入れるために使用される。順
次再生操作のだめの条件がアクセス・ステーションおよ
び補助アクセス・パネルに対して−たんセットされると
、補助アクセス・パネルにより制御される駆動部におけ
るディスク・パックからのスチルはこのパネルのＩＮＩ
ＴＩＡ’Ｌ”Ｅバーを操作する事によりアクセスでｔル
ミｔ、アクセス・ステーションにより制御される駆動部
のディスク・パックからのメチルは該アクセス・ステー
ションのＩＮＩＴＩＡＴＥバーヲ操作する事によりアク
セスできる。関連するアクセス・ステーションのデイス
プレー８２と共に補助アクセス・パネルのデイスプレー
は前述の如く更新されて、順次再生操作の状況をオペレ
ータに通知し続ける。
ては、その各々のシーケンス項目番号によるパックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケ／スの再生のためには、ビデ
オ・チャンネル文字、２桁のパック・アドレスおよび最
初のＩＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記■ＴＭ番号に側御てられたスチ
ルがアクセスされる。ＲＴＮデイスプレがこの時更新さ
れてアクセスおれたスチルのアドレス、ビデオ・チャン
ネル文字およびＩＴＭ番号を含む。又、キーボードＩＴ
Ｍ番号は、シーケンス内の順次項目が単にＩＮＩＴＩＡ
ＴＥバーを押して新らしいデータを入れずにアクセスで
きるように、自動的に１宛増進される。リストにおける
次の項目をスキップするため、右側段の「＋１」キーを
押しこれによシキーボードＩＴＭ番号を２だけ増分する
。同様に、「−１」ボタンを押すと項目番号を１死滅分
する。シーケンス内の最後ＩＴＭが再生されると、リス
トＥＯＬの終りがデイスプレーされる。もしＩＮＩＴＩ
ＡＴＥバーをＥＯＬ項目が再生された後押せば、再生は
ＥＯＬ項目に止まる。補助アクセス・パネルの付設によ
り、２つの駆動部に位置するディスク・パックの作業ト
ラックに記憶されたスチルは、順次再生操作のためアク
セスできる。本文に述べる装置においては、補助アクセ
ス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴＥ
バーと補助アクセス・パネル選択キーを必要とするに過
ぎない。アクセス・ステーションＨｍ助アクセスパネル
とインターフェースするよう構成され、このだめアクセ
ス・ステーションの機能キーは補助パネルによ９行われ
る操作と関連するデータを入れるために使用される。順
次再生操作のだめの条件がアクセス・ステーションおよ
び補助アクセス・パネルに対して−たんセットされると
、補助アクセス・パネルにより制御される駆動部におけ
るディスク・パックからのスチルはこのパネルのＩＮＩ
ＴＩＡ’Ｌ”Ｅバーを操作する事によりアクセスでｔル
ミｔ、アクセス・ステーションにより制御される駆動部
のディスク・パックからのメチルは該アクセス・ステー
ションのＩＮＩＴＩＡＴＥバーヲ操作する事によりアク
セスできる。関連するアクセス・ステーションのデイス
プレー８２と共に補助アクセス・パネルのデイスプレー
は前述の如く更新されて、順次再生操作の状況をオペレ
ータに通知し続ける。
Ｅ−ｔｏ−Ｅモードは、内部アクセス・ステーションの
左側段のＥ ｔｏ Ｅボタンを押す事により設定さ
れ、ディスク・バックをバイパスして記録および再生プ
ロセスとは独立するチャンネル上のビデオ性能の評価を
可能にする。駆動部へのディジタル・ビデオ入力は、選
択されると、直接ビデオ再生チャンネルに送られ、この
モードにおいては、信号経路に対する個々のビデオ・チ
ャンネルの選択が可能である。操作を行うには、ビデオ
・チャンネル文字のディスク駆動部番号を入れ、ＩＮＩ
ＴＩＡＴＥバーを押せばＥ−ｔｎ−Ｅビデオはモニター
に利用できる。再びＩＮＩＴＩＡＴＥバーを押せば、シ
ステムを再生モードに戻し、ディスクのビデオを見る事
ができる。性能特性の決定のだめの性能診断および維持
検査においては、このｇ−１゜−Ｅモードは有効である
。
左側段のＥ ｔｏ Ｅボタンを押す事により設定さ
れ、ディスク・バックをバイパスして記録および再生プ
ロセスとは独立するチャンネル上のビデオ性能の評価を
可能にする。駆動部へのディジタル・ビデオ入力は、選
択されると、直接ビデオ再生チャンネルに送られ、この
モードにおいては、信号経路に対する個々のビデオ・チ
ャンネルの選択が可能である。操作を行うには、ビデオ
・チャンネル文字のディスク駆動部番号を入れ、ＩＮＩ
ＴＩＡＴＥバーを押せばＥ−ｔｎ−Ｅビデオはモニター
に利用できる。再びＩＮＩＴＩＡＴＥバーを押せば、シ
ステムを再生モードに戻し、ディスクのビデオを見る事
ができる。性能特性の決定のだめの性能診断および維持
検査においては、このｇ−１゜−Ｅモードは有効である
。
バック識別モードに入れるには、ＰＡＣＫ ＩＤＥＮ
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・バックの全てのデータ・トラッ
クに記録された識別データを続出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・バックにおけ
る各トラックの検査が行われる。検査において遭遇した
倶りのバック・アドレスの数も父表示される。
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・バックの全てのデータ・トラッ
クに記録された識別データを続出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・バックにおけ
る各トラックの検査が行われる。検査において遭遇した
倶りのバック・アドレスの数も父表示される。
バック規定モードはＰＡＣＫ ＤＥＦＩＮＥキーを押し
て入シ、このモードは新らしいバックのライブラリへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部Ａ１は、この駆動部上のどんなバンクもこのモードが
開始されると自動的に新らしいバックになるように、規
定ディスク駆動部として表示される。このモードは、新
らしい２桁のバック・アドレスを入れ、ＮＯＲＭ／ＤＥ
Ｌキー・スイッチ８６を作動させ、次にＤＥＤ／ＥＤＩ
Ｔ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同時に
押す事により開始される。ディスク駆動部においては、
バックのデータ・トラックが新らしい識別データで記録
され、各トラックは削除された表示で記録される。
て入シ、このモードは新らしいバックのライブラリへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部Ａ１は、この駆動部上のどんなバンクもこのモードが
開始されると自動的に新らしいバックになるように、規
定ディスク駆動部として表示される。このモードは、新
らしい２桁のバック・アドレスを入れ、ＮＯＲＭ／ＤＥ
Ｌキー・スイッチ８６を作動させ、次にＤＥＤ／ＥＤＩ
Ｔ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同時に
押す事により開始される。ディスク駆動部においては、
バックのデータ・トラックが新らしい識別データで記録
され、各トラックは削除された表示で記録される。
識別操作の完了は、デイスプレー上のＦ！Ｎｌ８ＨＥＤ
メツセージにより信号される。
メツセージにより信号される。
ＰＡＣＫ ＤＵＰＥキーを押す事により行われるバック
２重化モードにおいては、ディスク・バックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
２重化モードにおいては、ディスク・バックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
このモードにおいては、ディスク駆動部の１つ、例えば
駆動部ム１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。パック複写モードを開
始するには、オペレータは２桁のバック・アドレスを入
れ、ＮＱＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥおよびＩＮＩＴ
ＩＡＴＥバーを同時に押す。装置は自動的に各ソース・
バックのトラックの内容をレセプタ・ディスク駆動部に
あるバックにおける対応するトラックに転送する。レセ
プタ・バンク番号は複写モードの選択に続いて入れられ
たバック番号となる。複写操作の完了はデイスプレー上
でＦＩＮＩＳＨＥＤメツセージにより信号される。
駆動部ム１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。パック複写モードを開
始するには、オペレータは２桁のバック・アドレスを入
れ、ＮＱＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥおよびＩＮＩＴ
ＩＡＴＥバーを同時に押す。装置は自動的に各ソース・
バックのトラックの内容をレセプタ・ディスク駆動部に
あるバックにおける対応するトラックに転送する。レセ
プタ・バンク番号は複写モードの選択に続いて入れられ
たバック番号となる。複写操作の完了はデイスプレー上
でＦＩＮＩＳＨＥＤメツセージにより信号される。
又、実施されるべき操作のモードを規定する左側段８５
におけるキーはこれが活動状態におかれた時点灯するタ
イプである事も知るべきである。
におけるキーはこれが活動状態におかれた時点灯するタ
イプである事も知るべきである。
このように、再生操作がＰＬＡＹキーを押す事で選択さ
れる時、このキーは点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
れる時、このキーは点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
コンピュータ制御システム９２を制御するアクセス・ス
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムのフローチャートが第６３図に含まれている。
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムのフローチャートが第６３図に含まれている。
コンピュータ 御システム
特に第４図のブロック図に示されるコンピュタ制御シス
テムに関しては第８図のブロック図に更に詳細に示され
ている。コンピュータシステム９２は、中央処理装置即
ちｃｐｕ １０６と、装置の操作に用いられる各種装置
の制御を行うためいくつかのインターフェース装置と連
絡する関連したプログラム記憶メモリー装置を有する事
が示されている。単一の主要バス１０５は、 ｃｐｕ
１０６． メモリー装置１０７およびいくつかのイ
ンターフェース間にアドレスおよびデータ情報の両方を
転送するために設けられ、アドレスおよびデータ情報は
このバス１０５に沿って時間的に多重化される。いくつ
かの回線からなる割込みバス１４３は、ｃｐｕ １０６
をオペレータにより使用されるアクセス・ステーション
に接続して本装置による諸機能の性能を指向させるため
に設けられる。アクセス・ステーションがｃｐｕ １０
６のサービスを要求する時は必ず、ステーションはリモ
ート・アクセス・ステーション・インターフェース１１
５により割込み指令をバス１４３の回線上をｃｐｕ迄送
らせる。これは、Ｃｐｕにその操作を割込ませて呼出し
ステーションにサービスさせる。更に、シ）＜つかの制
御回線からなる制御バス１４４は、諸装置を接続し、そ
の間に制御、タイミングおよび状況の情報を伝送するた
めのステーションをインターフェースしかつアクセスす
るために設けられている。メモリー装置１０７に記憶さ
れた制御プログラムの方向下で、ｃｐｕｌ ０６は、ア
クセス・ステーション、アクセス・パネル又は他のシス
テムのアクセス装置の操作に応答して受取った１組の命
令を解釈し、必要なルーチンと演算関数を実行してコン
ピュータ・システム９２をして所要の機能操作に本装置
によシ実施させるものである。制御プログラムがｃｐｕ
１０６に受取った命令を実行させて本装置に可能な諸
機能操作を実施する方法については、第６５図に含まれ
るフ四−チヤードに記述されている。このフローチャー
トにより説明される制御グログラムは、ディジタル機器
社によυ製造されるＣｐｕと協動するように構成され、
これについては以下に記される。
テムに関しては第８図のブロック図に更に詳細に示され
ている。コンピュータシステム９２は、中央処理装置即
ちｃｐｕ １０６と、装置の操作に用いられる各種装置
の制御を行うためいくつかのインターフェース装置と連
絡する関連したプログラム記憶メモリー装置を有する事
が示されている。単一の主要バス１０５は、 ｃｐｕ
１０６． メモリー装置１０７およびいくつかのイ
ンターフェース間にアドレスおよびデータ情報の両方を
転送するために設けられ、アドレスおよびデータ情報は
このバス１０５に沿って時間的に多重化される。いくつ
かの回線からなる割込みバス１４３は、ｃｐｕ １０６
をオペレータにより使用されるアクセス・ステーション
に接続して本装置による諸機能の性能を指向させるため
に設けられる。アクセス・ステーションがｃｐｕ １０
６のサービスを要求する時は必ず、ステーションはリモ
ート・アクセス・ステーション・インターフェース１１
５により割込み指令をバス１４３の回線上をｃｐｕ迄送
らせる。これは、Ｃｐｕにその操作を割込ませて呼出し
ステーションにサービスさせる。更に、シ）＜つかの制
御回線からなる制御バス１４４は、諸装置を接続し、そ
の間に制御、タイミングおよび状況の情報を伝送するた
めのステーションをインターフェースしかつアクセスす
るために設けられている。メモリー装置１０７に記憶さ
れた制御プログラムの方向下で、ｃｐｕｌ ０６は、ア
クセス・ステーション、アクセス・パネル又は他のシス
テムのアクセス装置の操作に応答して受取った１組の命
令を解釈し、必要なルーチンと演算関数を実行してコン
ピュータ・システム９２をして所要の機能操作に本装置
によシ実施させるものである。制御プログラムがｃｐｕ
１０６に受取った命令を実行させて本装置に可能な諸
機能操作を実施する方法については、第６５図に含まれ
るフ四−チヤードに記述されている。このフローチャー
トにより説明される制御グログラムは、ディジタル機器
社によυ製造されるＣｐｕと協動するように構成され、
これについては以下に記される。
装置の制御を行うために、Ｃｐｕ １０６とメモリー装
置１０７が主要バス１０５を介してアドレス・デコーダ
装置１１３を含む中央処理装置インターフェース１０８
に接続され、前記デコード装置は、ｃｐｕ １０６から
情報を受取るかこれに情報分伝送するよう選択されるシ
ステム装置を識別する。ディジタル機器社のＣｐＨにお
いては、１６ビツトのアドレスが使用されて選択された
システム装置ｆＲ別する。
置１０７が主要バス１０５を介してアドレス・デコーダ
装置１１３を含む中央処理装置インターフェース１０８
に接続され、前記デコード装置は、ｃｐｕ １０６から
情報を受取るかこれに情報分伝送するよう選択されるシ
ステム装置を識別する。ディジタル機器社のＣｐＨにお
いては、１６ビツトのアドレスが使用されて選択された
システム装置ｆＲ別する。
この１６ビツト・アドレスの３つの最上位ビットは、メ
モリー装置１０７における周辺装置がメモリー列の１つ
がｃｐｕ １０６との接続のため選択されるかどうかを
識別する。
モリー装置１０７における周辺装置がメモリー列の１つ
がｃｐｕ １０６との接続のため選択されるかどうかを
識別する。
アドレスの次の１３の最上位ビットは、選択されたシス
テム装置内で要求された特定のアドレスの場所を識別す
るアドレス・ワードを形成する。
テム装置内で要求された特定のアドレスの場所を識別す
るアドレス・ワードを形成する。
バイト構成のアドレス指定方式がディジタル機器社［の
ｃｐｕに採用され、このアドレス・ワードの最下位ピン
トは奇数バイト・アドレスト偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕに採用され、このアドレス・ワードの最下位ピン
トは奇数バイト・アドレスト偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕ １０６は、装置を構成する他のシステムと非同
期的に作用する。然し、他の装置はシステム・クロック
に対しては同期的に作用する。
期的に作用する。然し、他の装置はシステム・クロック
に対しては同期的に作用する。
非同期的に作用するＣｐｕｌ ０６と他の同期的に作用
するシステムの時間的インターフェース作用は、主要バ
スｊ０５のアドレス／データ・多重サイクルの間アドレ
ス時間で行われ、このアドレス時間においてＣｐｕ １
０６により発されるバス同期信号により遂行されて、制
御回線１４４の１つを経てｃｐｕインターフェース１０
８に伝送される。ｃｐｕインターフェース１０８はバス
同期信号に応答してアドレス時間でアドレス・ワードに
より決定される適当な装置選択信号を発生し、これによ
り選択されたシステム装置とのｃｐｕ １０６とインタ
ーフェースヲ許容する。
するシステムの時間的インターフェース作用は、主要バ
スｊ０５のアドレス／データ・多重サイクルの間アドレ
ス時間で行われ、このアドレス時間においてＣｐｕ １
０６により発されるバス同期信号により遂行されて、制
御回線１４４の１つを経てｃｐｕインターフェース１０
８に伝送される。ｃｐｕインターフェース１０８はバス
同期信号に応答してアドレス時間でアドレス・ワードに
より決定される適当な装置選択信号を発生し、これによ
り選択されたシステム装置とのｃｐｕ １０６とインタ
ーフェースヲ許容する。
本文で述べた装置においては、木製置ンＣ望まれる各種
の機能操作を行うためいくつかの周辺装置が使用されて
いる。、１６ビツト・アドレスの３つの最上位ビットが
、周辺装置がｃｐｕ １０６とインターフェースするた
めに要求された事を識別する時、アドレス・デコード装
置１１３がｃｐｕにより指令されて１３ビツトのアドレ
ス・ワードを復号し、２１本の別個の装置選回線のどれ
がｃｐｕと所要の周辺装置間のインターフェースを作用
させるため作動させられるべきかを識別する。６本の装
置選択回線は、外部のテレタイプのキー・ボード１１０
と連絡するためのテレタイプ・インターフェース装置１
０９か、低テープ・リーダ１１１又はＣｐｕ １０６か
ら受取るか又はこれに伝送するための読出専用メモ＋７
−１１２を作動させるのに使用される。グループ回線１
１４によジ示される如き第８図の右側に延びる１５本の
別個の装置選択回線は、ｃｐｕ １０６とインターフェ
ースするための別の周辺装置を作動させるのに使用され
る。制御回線１４４上を所要の周辺装置に対してｃｐｕ
１０６により送出される制御信号は、本装置により行
われるべき機能操作に従って、所要の周辺装置がｃｐｕ
１０６から受取るか又はこれに伝送するよう条件付け
られているかを決定する。リモート・アクセス・ステー
ションのインターフェース１１５に関しては、Ｃｐｕ
１０６とインターフェンスする事を必要とする時、回線
１１２１上でこのインターフェースに与えられるＵ Ａ
Ｒ’ｒクロック・タイミング信号がｃｐｔｌインター
フェース１０８により生成される。
の機能操作を行うためいくつかの周辺装置が使用されて
いる。、１６ビツト・アドレスの３つの最上位ビットが
、周辺装置がｃｐｕ １０６とインターフェースするた
めに要求された事を識別する時、アドレス・デコード装
置１１３がｃｐｕにより指令されて１３ビツトのアドレ
ス・ワードを復号し、２１本の別個の装置選回線のどれ
がｃｐｕと所要の周辺装置間のインターフェースを作用
させるため作動させられるべきかを識別する。６本の装
置選択回線は、外部のテレタイプのキー・ボード１１０
と連絡するためのテレタイプ・インターフェース装置１
０９か、低テープ・リーダ１１１又はＣｐｕ １０６か
ら受取るか又はこれに伝送するための読出専用メモ＋７
−１１２を作動させるのに使用される。グループ回線１
１４によジ示される如き第８図の右側に延びる１５本の
別個の装置選択回線は、ｃｐｕ １０６とインターフェ
ースするための別の周辺装置を作動させるのに使用され
る。制御回線１４４上を所要の周辺装置に対してｃｐｕ
１０６により送出される制御信号は、本装置により行
われるべき機能操作に従って、所要の周辺装置がｃｐｕ
１０６から受取るか又はこれに伝送するよう条件付け
られているかを決定する。リモート・アクセス・ステー
ションのインターフェース１１５に関しては、Ｃｐｕ
１０６とインターフェンスする事を必要とする時、回線
１１２１上でこのインターフェースに与えられるＵ Ａ
Ｒ’ｒクロック・タイミング信号がｃｐｔｌインター
フェース１０８により生成される。
装置選択回Ｍ １ ｊ ４と関連する周辺装置について
は、リモート・アクセス・ステーション・インク−７エ
ース１１５はバス１０５ヲリモート、アクセス・ステー
ション７６と補助アクセス・パネル１１６トＩＪモート
・アクセス・ステーション又は内部のアクセス・ステー
ション７８を介してインターフェースし、図示の如く４
本の装置選択回線を必要とする。ディスク駆動部インタ
ーフェース１１８は、バスをディスク駆動部回路とイン
ターフェースし、３本の選択回線を必要とする。信号シ
ステム・インターフェース１１９は、信号システムの記
録および再生処理回路のため同じインターフェース作用
を行い、３本の装置選択回線を必要とする。データ・ト
ラック・インターフェース１２０は、３つのディスク駆
動部の各々のデータ・トラック面とディスク駆動部に位
置された作用的に関連する回路と信号システムに対して
同様なインターフェース作用を与え、３本の装置選択回
線を必要とする。
は、リモート・アクセス・ステーション・インク−７エ
ース１１５はバス１０５ヲリモート、アクセス・ステー
ション７６と補助アクセス・パネル１１６トＩＪモート
・アクセス・ステーション又は内部のアクセス・ステー
ション７８を介してインターフェースし、図示の如く４
本の装置選択回線を必要とする。ディスク駆動部インタ
ーフェース１１８は、バスをディスク駆動部回路とイン
ターフェースし、３本の選択回線を必要とする。信号シ
ステム・インターフェース１１９は、信号システムの記
録および再生処理回路のため同じインターフェース作用
を行い、３本の装置選択回線を必要とする。データ・ト
ラック・インターフェース１２０は、３つのディスク駆
動部の各々のデータ・トラック面とディスク駆動部に位
置された作用的に関連する回路と信号システムに対して
同様なインターフェース作用を与え、３本の装置選択回
線を必要とする。
コンピュータ・インターフェース１２１Ｈ、バス１０５
と中央処理装置１０６を、他のビデオ記録装置Ｖｔ−含
むテレビジョン・スタジオ全体の操作を指向し得るオー
トメーション・コンピュータにインターフェースするた
めに設けられる。２本の装置選択回線はオートメーショ
ン・コンピュータをＣｐｕ １０６にインターフェース
するのに利用可能であるＯ 本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送される時作動
され、他方はデータをＣｐｕから受取る時作動される。
と中央処理装置１０６を、他のビデオ記録装置Ｖｔ−含
むテレビジョン・スタジオ全体の操作を指向し得るオー
トメーション・コンピュータにインターフェースするた
めに設けられる。２本の装置選択回線はオートメーショ
ン・コンピュータをＣｐｕ １０６にインターフェース
するのに利用可能であるＯ 本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送される時作動
され、他方はデータをＣｐｕから受取る時作動される。
然し、インターフェースと関連する周辺装置のあるもの
け、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよ恰も、
装置から必要とされる多くの機能操作を実施するためｃ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れにより前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６木の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータをインターフェースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるブタが主要バス１０５０１６回
線上に伝送され、又他方の装置選択回線が作動される時
他のデータが伝送されるように、複数の装置選択回線が
選択的に作動させられる。本文に記述した装置について
は、１６ビツト２進ワードで処理される以−ヒのデータ
をｃｐｕ １０６から必要とするこれ等のインターフェ
ースにおいては、最大２本の装置選択回線が使用される
。
け、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよ恰も、
装置から必要とされる多くの機能操作を実施するためｃ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れにより前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６木の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータをインターフェースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるブタが主要バス１０５０１６回
線上に伝送され、又他方の装置選択回線が作動される時
他のデータが伝送されるように、複数の装置選択回線が
選択的に作動させられる。本文に記述した装置について
は、１６ビツト２進ワードで処理される以−ヒのデータ
をｃｐｕ １０６から必要とするこれ等のインターフェ
ースにおいては、最大２本の装置選択回線が使用される
。
中央処理装置はマイクロプロセサｆｆＩＪ チマイクロ
・コンピュータである事が望ましく、本文に記述する装
置においては、米国マサチューセッツ州、メイナードの
ディジタル機器社により製造されるＬＳＩ−ｚシステム
を有する。特に、本発明の装置は、マイクロプロセサと
ＡＫＸｉ６ビツトの半導体型読出し／書込みメモリーを
含むモデルＫＩＮ１−ＦマイクロコンピュータタイプＬ
ＳＩ−１ｉシステムをｃｐｕとし７て内蔵している。こ
のＬＳＩ＝１マイクロコンピュータの作用に関する詳Ｍ
な説明け、本文に参考のため引用された１９７５年版の
ディジタル機器社製ＬＳＩ−１１のユーザ・マニュアル
（別冊ＡＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述さ
れている。中央処理装置インターフェース１０８のブロ
ック図は第２９図に、又詳細な電気的作用図は第５８Ａ
図乃至第５８Ｄ図に示されている。リモ一ト・アクセス
ステーション・インターフェース１１５は第３０図の機
能ブロック図に示され、その詳細図は第５５Ａ図乃至第
５５Ｄ図に示されている。ディスク駆動部インターフェ
ースの詳細電気的作用図は第３５Ａ図および第３５Ｂ図
に示される。第１のデータ・トランク・インターフェー
ス部分は第５ｙｓｋ図おとび第３３Ｂ図の機能フ゛ロッ
ク図に示され、詳細図は第５７Ａ図および第５７１３図
に示される。
・コンピュータである事が望ましく、本文に記述する装
置においては、米国マサチューセッツ州、メイナードの
ディジタル機器社により製造されるＬＳＩ−ｚシステム
を有する。特に、本発明の装置は、マイクロプロセサと
ＡＫＸｉ６ビツトの半導体型読出し／書込みメモリーを
含むモデルＫＩＮ１−ＦマイクロコンピュータタイプＬ
ＳＩ−１ｉシステムをｃｐｕとし７て内蔵している。こ
のＬＳＩ＝１マイクロコンピュータの作用に関する詳Ｍ
な説明け、本文に参考のため引用された１９７５年版の
ディジタル機器社製ＬＳＩ−１１のユーザ・マニュアル
（別冊ＡＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述さ
れている。中央処理装置インターフェース１０８のブロ
ック図は第２９図に、又詳細な電気的作用図は第５８Ａ
図乃至第５８Ｄ図に示されている。リモ一ト・アクセス
ステーション・インターフェース１１５は第３０図の機
能ブロック図に示され、その詳細図は第５５Ａ図乃至第
５５Ｄ図に示されている。ディスク駆動部インターフェ
ースの詳細電気的作用図は第３５Ａ図および第３５Ｂ図
に示される。第１のデータ・トランク・インターフェー
ス部分は第５ｙｓｋ図おとび第３３Ｂ図の機能フ゛ロッ
ク図に示され、詳細図は第５７Ａ図および第５７１３図
に示される。
陣」様に、第２のデータ・トラック・インターフェース
は第３４Ａ図乃至第５４１−１図に示される詳細電気的
作用図に示されている。信号システムインターフェース
の詳細な電気的作用図は第３２Ａ図および第３２Ｂ図に
示されている。前述のインターフェースは以下に詳細に
記述される。
は第３４Ａ図乃至第５４１−１図に示される詳細電気的
作用図に示されている。信号システムインターフェース
の詳細な電気的作用図は第３２Ａ図および第３２Ｂ図に
示されている。前述のインターフェースは以下に詳細に
記述される。
ビデオ信号システム
記録および再生の両操作のだめの信号の流れの経路につ
いては簡単かつ広く記述したが、合成テレヒション信号
のための信号処理システムについては第６図および第７
図に含まわる信号の流れのダイヤグラムで示されるもの
よりもはるかに詳細をつくす。ビデオ信号システムにつ
いては、前述したものより更に多くのブロックを含む第
９Ａ図および第９Ｂ図により示されるブロック ダイヤ
グラムに関して以下に更に詳細に説明する。
いては簡単かつ広く記述したが、合成テレヒション信号
のための信号処理システムについては第６図および第７
図に含まわる信号の流れのダイヤグラムで示されるもの
よりもはるかに詳細をつくす。ビデオ信号システムにつ
いては、前述したものより更に多くのブロックを含む第
９Ａ図および第９Ｂ図により示されるブロック ダイヤ
グラムに関して以下に更に詳細に説明する。
然（２、前に確認した照合番号は対応する機能が行われ
る場合にはその侭用いる。第９Ａ図および第９Ｂ図のブ
ロック ダイヤグラムも又、種々のブロックによシ表示
される回路のタイミングおよび同期の制御に必要な他の
相互に接続する回線と共に、信号システムを経由するビ
デオ データの流、れを示す巾の広い線を含んでいる。
る場合にはその侭用いる。第９Ａ図および第９Ｂ図のブ
ロック ダイヤグラムも又、種々のブロックによシ表示
される回路のタイミングおよび同期の制御に必要な他の
相互に接続する回線と共に、信号システムを経由するビ
デオ データの流、れを示す巾の広い線を含んでいる。
コンピュタ制御システム（第８図のブロック・ダイヤグ
ラムに関して説明）に対する信号システムの相互接続に
ついても示すが、この場合、＊印を付した第９Ａ図と第
９Ｂ図における各種のブロックからの入出力回線はコン
ピュータ制御システム？２迄延在する回線でちる。
ラムに関して説明）に対する信号システムの相互接続に
ついても示すが、この場合、＊印を付した第９Ａ図と第
９Ｂ図における各種のブロックからの入出力回線はコン
ピュータ制御システム？２迄延在する回線でちる。
又、本発明の装置は本文においては、連続Ｈパルス間の
期間が約６五５マイクロ秒である亭を意味する約１５．
７３４ Ｈｚの割合で生じる水平同期パルス（本文では
、屡ｈ 「Ｈ８ｙｎｃ」と表示）の５２５本のラインか
らなるテレビジョン・フィールドを有するＮＴＳＣ方式
における使用に関して記述するものとする。更に、ＮＴ
ＳＣ方式における垂直ブランキング率け６ｏＨｚの周波
数で生じ、色度情報は約五５８．メガヘルツ（ＭＨ２）
の周波数を有するサブキャリアイ６号に関して変調され
る。カラーサブキャリア位相の水平同期４ｓ号に関する
関係のため、Ｎ’ｌ’ＳＣカラー信号は４つのフィール
ドシークエンスヲ有し、これは−殻内にカラーフレーム
と呼ばれている。ｘｓａＨｚのサブギヤリア周波数は、
本文においては１×サブキャリア周波数を意味するＳＣ
と簡単に屡々表示さね、同様に、前述の装置にお社２・
他の一般に使用されるクロッキング周波数は％８Ｃ。
期間が約６五５マイクロ秒である亭を意味する約１５．
７３４ Ｈｚの割合で生じる水平同期パルス（本文では
、屡ｈ 「Ｈ８ｙｎｃ」と表示）の５２５本のラインか
らなるテレビジョン・フィールドを有するＮＴＳＣ方式
における使用に関して記述するものとする。更に、ＮＴ
ＳＣ方式における垂直ブランキング率け６ｏＨｚの周波
数で生じ、色度情報は約五５８．メガヘルツ（ＭＨ２）
の周波数を有するサブキャリアイ６号に関して変調され
る。カラーサブキャリア位相の水平同期４ｓ号に関する
関係のため、Ｎ’ｌ’ＳＣカラー信号は４つのフィール
ドシークエンスヲ有し、これは−殻内にカラーフレーム
と呼ばれている。ｘｓａＨｚのサブギヤリア周波数は、
本文においては１×サブキャリア周波数を意味するＳＣ
と簡単に屡々表示さね、同様に、前述の装置にお社２・
他の一般に使用されるクロッキング周波数は％８Ｃ。
５ＳＣおよび６ＳＣを含む。この３Ｘサブキャリア周波
数（３８Ｃ）は信号のディジタル化のためのアナログク
合ビデオ信号−のサンプリングの間、５×プブキャリア
周波厩のサンプリング率、即ち１０．７ＭＨｚが使用ム
れると云う理由から屡々生じる。
数（３８Ｃ）は信号のディジタル化のためのアナログク
合ビデオ信号−のサンプリングの間、５×プブキャリア
周波厩のサンプリング率、即ち１０．７ＭＨｚが使用ム
れると云う理由から屡々生じる。
ＮＴＳＣ方式のコンポジットビデオ信号は第５図Ａ及び
Ｂに示されている。
Ｂに示されている。
再び第９Ａ図に関して、同図に示された各ブロックの機
能について論述する前に、例示された信号システムの全
操作に関しである広い一般概念てついて理解すべきであ
る。第１に、ビデオ入力回路９３Ａに送られるビデオ入
力信号はアナログ・ディジタル・コンバータ９５に与え
られて処理されるアナログ信号である。前記コンバータ
の出力ハテイジタル・フォーマットにおけるビデオ情報
を含み、ディジタル化されたデータは更に処理されてデ
ィジタル・フォーマットにおけるディスク・バックに記
録される。同様に、このデータは、ディスク・パックか
ら再生され、時間ベース補正を行ない、彩度分離され、
ディジタル技法を用いて処理され、ディジタル・アナロ
グ・コンバータおよび５ｙｎｃ ／バースト挿入回路１
０２．１０３が図示の如き複合ビデオ出力を与える最終
的ステップの１つ迄アナログ信号に変換されない。
能について論述する前に、例示された信号システムの全
操作に関しである広い一般概念てついて理解すべきであ
る。第１に、ビデオ入力回路９３Ａに送られるビデオ入
力信号はアナログ・ディジタル・コンバータ９５に与え
られて処理されるアナログ信号である。前記コンバータ
の出力ハテイジタル・フォーマットにおけるビデオ情報
を含み、ディジタル化されたデータは更に処理されてデ
ィジタル・フォーマットにおけるディスク・バックに記
録される。同様に、このデータは、ディスク・パックか
ら再生され、時間ベース補正を行ない、彩度分離され、
ディジタル技法を用いて処理され、ディジタル・アナロ
グ・コンバータおよび５ｙｎｃ ／バースト挿入回路１
０２．１０３が図示の如き複合ビデオ出力を与える最終
的ステップの１つ迄アナログ信号に変換されない。
アナログ・ディジタル・コンバータ９５においては、ア
ナログ複合ビデオ信号は定格サブキャリアサイクルにつ
いて３倍、即ち３ ＳＣ（ｌα７ＭＨｚ）のサンプリン
グ率でサンプルされ、各サンプルは８ビツトのディジタ
ル・ワードにディジタル量子化される。ＮＴＳＣのサブ
キャリア周波数の３倍又は任意の奇数倍の周波数を有す
るサンプリング・クロックは必然的に水平ライン周波数
の半分の奇数倍となる。もしこのようなサンプリング・
クロックが各ライン間で位相連続であれば連続するライ
ンの開始におけるその位相は変化する。このようなライ
ンからラインの位相連続サンプリング・クロックの使用
は、連続するツインの開始に関して異なる回数の連続ラ
イン間にサンプルされるアナログ信号の瞬間振幅を生じ
る結果となる。このため、量子化されたサンプルはライ
ンからラインの垂直アラインメントには存在しない。ラ
インからラインのサンプルの垂直アラインメントは、テ
レビジョン・フィールドの３本の連続（全て奇数又は偶
数のフィールド）テレビジョン・ライン力らの量子化サ
ンプルを合成する事によシテレビジョン信号の別個の色
度成分を得るためのディジタルコーム・フィルタの使用
を容易にするために必要とされ、前記の５つのテレビジ
ョン・ラインは下記式においてＴ（）ツブ）、Ｍ（ミド
ル）、Ｂ（ボトム）とすれば、 （色度）Ｃ＝Ｍ−％（Ｔ＋Ｂ ） （輝度）Ｙ＝Ｍ十％（Ｔ＋Ｂ） もしＮＴ８Ｃテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であシ、これはサンプリング・クロックの位相がライ
ン間で変化しないためである事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各ラ
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、５本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
ナログ複合ビデオ信号は定格サブキャリアサイクルにつ
いて３倍、即ち３ ＳＣ（ｌα７ＭＨｚ）のサンプリン
グ率でサンプルされ、各サンプルは８ビツトのディジタ
ル・ワードにディジタル量子化される。ＮＴＳＣのサブ
キャリア周波数の３倍又は任意の奇数倍の周波数を有す
るサンプリング・クロックは必然的に水平ライン周波数
の半分の奇数倍となる。もしこのようなサンプリング・
クロックが各ライン間で位相連続であれば連続するライ
ンの開始におけるその位相は変化する。このようなライ
ンからラインの位相連続サンプリング・クロックの使用
は、連続するツインの開始に関して異なる回数の連続ラ
イン間にサンプルされるアナログ信号の瞬間振幅を生じ
る結果となる。このため、量子化されたサンプルはライ
ンからラインの垂直アラインメントには存在しない。ラ
インからラインのサンプルの垂直アラインメントは、テ
レビジョン・フィールドの３本の連続（全て奇数又は偶
数のフィールド）テレビジョン・ライン力らの量子化サ
ンプルを合成する事によシテレビジョン信号の別個の色
度成分を得るためのディジタルコーム・フィルタの使用
を容易にするために必要とされ、前記の５つのテレビジ
ョン・ラインは下記式においてＴ（）ツブ）、Ｍ（ミド
ル）、Ｂ（ボトム）とすれば、 （色度）Ｃ＝Ｍ−％（Ｔ＋Ｂ ） （輝度）Ｙ＝Ｍ十％（Ｔ＋Ｂ） もしＮＴ８Ｃテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であシ、これはサンプリング・クロックの位相がライ
ン間で変化しないためである事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各ラ
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、５本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
５ＳＣのライン間の位相連続サンプリング・クロックを
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９０（１）図に関して更に容易に判るが、同
図は、全てのサンプル点（＠９Ｃ（１）図）におけるテ
レビジョン・ラインに対するサブキャリアにもおかれる
「×」サンプル点を示す矢印を上本向の変換が有する３
ＳＣサンプル・クロック（第９０（３）図）の正の変換
によりサンプルされるテレビジョン・ライン１における
サブキャリアの多くのサイクルを示す。図示の如く、サ
ブキャリアの各サイクルには５つのサンプルがある。
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９０（１）図に関して更に容易に判るが、同
図は、全てのサンプル点（＠９Ｃ（１）図）におけるテ
レビジョン・ラインに対するサブキャリアにもおかれる
「×」サンプル点を示す矢印を上本向の変換が有する３
ＳＣサンプル・クロック（第９０（３）図）の正の変換
によりサンプルされるテレビジョン・ライン１における
サブキャリアの多くのサイクルを示す。図示の如く、サ
ブキャリアの各サイクルには５つのサンプルがある。
然し、テレビジョン・ライン２即ち次に続くラインの間
、サブキャリアは第９Ｃ（２）図に示す如く逆の位相を
有し、同様にサンプリング・クロック５ＳＣはライン１
のその位相（第９Ｃ（３）図）に関して反対の位相（第
９０（４）図）であり、その結果つ゛レビジョン・ライ
ン２の間はサンプルは上方向の変換上のテレビジョン・
ライン２のサブキャリア（第９Ｃ（２）図）の×で示さ
れる位置になり、ライン１乃至ライン２の×サンプルは
ＳＣに対して６０゜だけずれ、このため、色度情報を正
しく得る／ξめ前述の数式においてアナログ信号の瞬間
振幅を使用するコーム・フィルタの応答に悪影響を及ぼ
す。
、サブキャリアは第９Ｃ（２）図に示す如く逆の位相を
有し、同様にサンプリング・クロック５ＳＣはライン１
のその位相（第９Ｃ（３）図）に関して反対の位相（第
９０（４）図）であり、その結果つ゛レビジョン・ライ
ン２の間はサンプルは上方向の変換上のテレビジョン・
ライン２のサブキャリア（第９Ｃ（２）図）の×で示さ
れる位置になり、ライン１乃至ライン２の×サンプルは
ＳＣに対して６０゜だけずれ、このため、色度情報を正
しく得る／ξめ前述の数式においてアナログ信号の瞬間
振幅を使用するコーム・フィルタの応答に悪影響を及ぼ
す。
全ての奇数ライン上でとられるサンプルは垂直方向に整
合される事、又全ての偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
合される事、又全ての偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
サブキャリア周波数の奇数倍、即ち本文に説明した装置
においては５ＳＣでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。第９Ｃ図に示される
例においては第９０（５）図が照合され、同図は、第９
Ｃ（４）図に示されるテレビジョンライン２に対する位
相に対しその位相を逆にするテレビジョン・ライン２に
対する３ＳＣサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」により示さ
れるサンプルが第９０（２）図に示す如く生じる。この
ように、テレビジョン・ライン１（ｒＸＪ ’）に対す
るサブキャリアのサンプル点は、第９Ｃ（４１図に示さ
れたように通常歯じるサンプルクロックよりも第９０（
５１図に示される交番位相サンプル・クロックを用いて
サンプルされるサンプル点（ｒＯＪ ）に関して垂直方
向に整合される。この技法は位相交互ライン・二ンコー
ディング即ちｉ）Ａ Ｌ Ｅと一般に呼ばれ、用語「Ｐ
ＡＬＥされた」「ＰＡＬＥする」等が本文に記述する装
置の説明において一般的に使用される。
においては５ＳＣでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。第９Ｃ図に示される
例においては第９０（５）図が照合され、同図は、第９
Ｃ（４）図に示されるテレビジョンライン２に対する位
相に対しその位相を逆にするテレビジョン・ライン２に
対する３ＳＣサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」により示さ
れるサンプルが第９０（２）図に示す如く生じる。この
ように、テレビジョン・ライン１（ｒＸＪ ’）に対す
るサブキャリアのサンプル点は、第９Ｃ（４１図に示さ
れたように通常歯じるサンプルクロックよりも第９０（
５１図に示される交番位相サンプル・クロックを用いて
サンプルされるサンプル点（ｒＯＪ ）に関して垂直方
向に整合される。この技法は位相交互ライン・二ンコー
ディング即ちｉ）Ａ Ｌ Ｅと一般に呼ばれ、用語「Ｐ
ＡＬＥされた」「ＰＡＬＥする」等が本文に記述する装
置の説明において一般的に使用される。
本文に説明する装置は３８Ｃ即ち１０．７ ＭＨｚのサ
ンプリング率と共にコーム・フィルターリング技法を用
い、かつ１）Ａ Ｌ Ｅサンプリング・クロックの使用
を必要とするが、４ＳＣサンプリング周波数がＰＡＬＥ
処理の必要を除去する事が判るであろう。
ンプリング率と共にコーム・フィルターリング技法を用
い、かつ１）Ａ Ｌ Ｅサンプリング・クロックの使用
を必要とするが、４ＳＣサンプリング周波数がＰＡＬＥ
処理の必要を除去する事が判るであろう。
４ＳＣサンプリング周波数の使用は、記録媒体即ちディ
スク駆動装置のディスクパックの周波数レスポンスが４
ＳＣ１１４，３ＭＨｚの周波数での操作を十分に許容す
る場合においては本文に記述する装置の概念の範囲内に
ある。この場合、データ処理用途に使用される標準ディ
スク駆動部は約６３Ａメガビツトの範囲内において主と
して作用し、１α７ＭＨｚの割合での記録はディスク・
パック自体のパック密度における十分な向上を示す事が
判ろう。
スク駆動装置のディスクパックの周波数レスポンスが４
ＳＣ１１４，３ＭＨｚの周波数での操作を十分に許容す
る場合においては本文に記述する装置の概念の範囲内に
ある。この場合、データ処理用途に使用される標準ディ
スク駆動部は約６３Ａメガビツトの範囲内において主と
して作用し、１α７ＭＨｚの割合での記録はディスク・
パック自体のパック密度における十分な向上を示す事が
判ろう。
ＰＡＬＥ処理の使用の結果である本装置の作用の別の重
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化により、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するだめの信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化により、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するだめの信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
この理由から、記録中アナログ・ディジタルコンバータ
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない〉ＳＳＣの位相を有
するクロックを用いてチャンネルエンコーダ９６からク
ロック・アウトされる。
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない〉ＳＳＣの位相を有
するクロックを用いてチャンネルエンコーダ９６からク
ロック・アウトされる。
然し、ラインからラインの連続する位相クロックを用い
るエンコーダ９６のクロッキングは、５ＳＣＱ％サイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングにより生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又これがＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
あるが、連続位相クロックからのデータをＰＡＬＥクロ
ックに逆にリタイム又はリフロックしてサンプルタイム
の攪乱が除去され、彩度処理用コーム・フィルタがエラ
ーなしにデータの処理ができるようにする事が必要であ
る。簡単に云えば、Ａ／Ｄコンバータ９５はライン毎の
位相断絶を有するＰＡＬＥクロックを用いてアナログ信
号をサンプルする。記録するためチャンネル・エンコー
ダ９６は、彩度処理回路による使用のためＰＡＬＥクロ
ックに対するＮＲＺ情報のりタイミングを再生中とデコ
ーディングの後必要とするライン毎の連続位相クロック
を用いてＰＡＬＥデータを復号する。
るエンコーダ９６のクロッキングは、５ＳＣＱ％サイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングにより生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又これがＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
あるが、連続位相クロックからのデータをＰＡＬＥクロ
ックに逆にリタイム又はリフロックしてサンプルタイム
の攪乱が除去され、彩度処理用コーム・フィルタがエラ
ーなしにデータの処理ができるようにする事が必要であ
る。簡単に云えば、Ａ／Ｄコンバータ９５はライン毎の
位相断絶を有するＰＡＬＥクロックを用いてアナログ信
号をサンプルする。記録するためチャンネル・エンコー
ダ９６は、彩度処理回路による使用のためＰＡＬＥクロ
ックに対するＮＲＺ情報のりタイミングを再生中とデコ
ーディングの後必要とするライン毎の連続位相クロック
を用いてＰＡＬＥデータを復号する。
然し、ＰＡＬＥに対する連続するクロックからの後者の
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、データはデータ・クロッキングを攪乱する事なく
再記録される。
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、データはデータ・クロッキングを攪乱する事なく
再記録される。
前記の配慮は、ライン１および２に対するＰＡＬＥデー
タがそれぞれ第９Ｃ（６）図および第９０（７）図に示
される第９Ｃ図に関して次に記述される。
タがそれぞれ第９Ｃ（６）図および第９０（７）図に示
される第９Ｃ図に関して次に記述される。
ビットＡＩ乃至Ｅ１は、第９０（１）図に示される×に
対応するライン１に生じるアナログ・ビデオ信号の瞬間
的サンプルを表示する連続するビット・セルであり、各
ビット・セルは第９Ｃ（３）図に示される３ＳＣクロツ
クの全クロック・サイクルを持続する。同様に、ライン
２のビットセルＡ２乃至Ｅ２は、テレビジョン・ライン
２に対しては第９０（５）図に示されるＰＡＬＥサンプ
ル・フロラクラ用いて第９Ｃ（２１図における「０」に
おけるサンプリングにより得られるデータを示す。ライ
ン毎の連続位相３ ＳＣクロックでＰ Ａ Ｌ Ｅデー
タをクロックするため、第ｃｐｃ（６１図と第９Ｃ（７
ｊ図に示されるビットセル下方の矢印は、第９Ｃ（８）
図および第９０（９１図に示される関係にフットされて
その状態にあるビット・セルのクロッキング点を示す。
対応するライン１に生じるアナログ・ビデオ信号の瞬間
的サンプルを表示する連続するビット・セルであり、各
ビット・セルは第９Ｃ（３）図に示される３ＳＣクロツ
クの全クロック・サイクルを持続する。同様に、ライン
２のビットセルＡ２乃至Ｅ２は、テレビジョン・ライン
２に対しては第９０（５）図に示されるＰＡＬＥサンプ
ル・フロラクラ用いて第９Ｃ（２１図における「０」に
おけるサンプリングにより得られるデータを示す。ライ
ン毎の連続位相３ ＳＣクロックでＰ Ａ Ｌ Ｅデー
タをクロックするため、第ｃｐｃ（６１図と第９Ｃ（７
ｊ図に示されるビットセル下方の矢印は、第９Ｃ（８）
図および第９０（９１図に示される関係にフットされて
その状態にあるビット・セルのクロッキング点を示す。
各ビット・七゛しの開始はこのクロッキング点に牛じ、
セルのＬ／ベベルビット・セルがクロッキングの間それ
等の一致を維持するようにビット・セルの間隔を経て連
続状態でおる。
セルのＬ／ベベルビット・セルがクロッキングの間それ
等の一致を維持するようにビット・セルの間隔を経て連
続状態でおる。
ライン毎の連続位相クロックからのデータを逆にＰＡＬ
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直力向に整合される即ち、Ａ２は
Ａ１とＢ２はＢ１と・・・・・・と云うように垂直方向
に整合されるようにするため連続位相クロックからＰＡ
ＬＥクロック迄のりタイミングは正しく行われねばなら
ず、さもなければビット・セルのミスアラインメントが
生じる。このように、リタイミング又はリフロッキング
は相補的でなければならず、即ちＰＡＬＥから連続リフ
ロッキングにおけるその適正部分においてクロックされ
たビット・セルは連続からＰＡＬＥリクロッキングにク
ロックされた状態で残されて適正な再生を保証しなけれ
ばならない。このように、第？Ｃ（８）図および第９０
（９）図に示されたライン毎の連続位相クロックされた
データが与まられると、実線の矢印は、２つのテレビジ
ョン・ラインに対−ｆる適正な追補クロッキングを示し
、ｇ９ｅａａ図および第９Ｃαυ図に示す如き垂直方向
に整合されたＡ１およびＡ２ビットを有するＰＡＬＥク
ロックに対するデータのりタイミングを生じる。ＰＡＬ
Ｅから連続へのりクロッキン・グから右方クロッフサし
たビット・セルが、第９Ｃ（６）図シよび第９Ｃ（８）
図における関連するクロッキングの矢印を有するどのビ
ット・セル（例えば、ＡＩ）からでも明らかなよりに反
対に変換されるよう左方クロックされる事に留意された
い。相補クロッキングが実施されない場合は、ビットは
、第９ＣＱ７１図シよび第９Ｃ（ｉ３図に示された関係
を生じる第９Ｃ（８１図および第９Ｃ（９１図の点線の
クロッキング矢印で示されるように適正に整合されない
。ＰＡＬＥから連続へ又はその逆方向のリフロッキング
は、以下の記述から明らかになるように種々の場所で行
われる。
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直力向に整合される即ち、Ａ２は
Ａ１とＢ２はＢ１と・・・・・・と云うように垂直方向
に整合されるようにするため連続位相クロックからＰＡ
ＬＥクロック迄のりタイミングは正しく行われねばなら
ず、さもなければビット・セルのミスアラインメントが
生じる。このように、リタイミング又はリフロッキング
は相補的でなければならず、即ちＰＡＬＥから連続リフ
ロッキングにおけるその適正部分においてクロックされ
たビット・セルは連続からＰＡＬＥリクロッキングにク
ロックされた状態で残されて適正な再生を保証しなけれ
ばならない。このように、第？Ｃ（８）図および第９０
（９）図に示されたライン毎の連続位相クロックされた
データが与まられると、実線の矢印は、２つのテレビジ
ョン・ラインに対−ｆる適正な追補クロッキングを示し
、ｇ９ｅａａ図および第９Ｃαυ図に示す如き垂直方向
に整合されたＡ１およびＡ２ビットを有するＰＡＬＥク
ロックに対するデータのりタイミングを生じる。ＰＡＬ
Ｅから連続へのりクロッキン・グから右方クロッフサし
たビット・セルが、第９Ｃ（６）図シよび第９Ｃ（８）
図における関連するクロッキングの矢印を有するどのビ
ット・セル（例えば、ＡＩ）からでも明らかなよりに反
対に変換されるよう左方クロックされる事に留意された
い。相補クロッキングが実施されない場合は、ビットは
、第９ＣＱ７１図シよび第９Ｃ（ｉ３図に示された関係
を生じる第９Ｃ（８１図および第９Ｃ（９１図の点線の
クロッキング矢印で示されるように適正に整合されない
。ＰＡＬＥから連続へ又はその逆方向のリフロッキング
は、以下の記述から明らかになるように種々の場所で行
われる。
ヌ、ＮＴＳＣテレビジョン信号は、サブキャリアの位相
がライン毎に１８０°変る点を除いて、各ラインに生じ
る水平８ｙｎｃパルスとヤ°ブキャリア信号の位相角度
との間Ｖｃ何の指定され定義された関係も持たない事も
判るであろう。換言すれば、Ｈ８ｙｎｃシグナルに対す
るサブキャリア信号の位相角度はビデオ・ソースのもの
から他のものへと変り得、この変化けＨ８ｙｌ□信号な
装置の操作制御のためには望ましからざるものにする。
がライン毎に１８０°変る点を除いて、各ラインに生じ
る水平８ｙｎｃパルスとヤ°ブキャリア信号の位相角度
との間Ｖｃ何の指定され定義された関係も持たない事も
判るであろう。換言すれば、Ｈ８ｙｎｃシグナルに対す
るサブキャリア信号の位相角度はビデオ・ソースのもの
から他のものへと変り得、この変化けＨ８ｙｌ□信号な
装置の操作制御のためには望ましからざるものにする。
従って、本文の装置は、シスデノ・のための基本タイミ
ング照合としてカラー・バースト８ｙｎｃ成分によ＃）
表示される如き入力信号のサブギヤリアを使用し、信号
のＨ５ｙｎｃの代りにタイミングのために使用される新
らＡ５いＨＳ￥１１Ｃ関連信号を規定する。？：の新ら
しいＨ５ｙｎｅ ｑ連信号は定格水平ラインの１チの周
波数にΔ・るように選択され、その理由はこれはサブキ
ャリア局波数の全サイクル数、即ちサブキャリア周波敬
重ち４５５サイクルの２つの完全な水平ラインを表示す
るためである。更に、Ｈ８ｙｎｃ関連信号はサブキャリ
アに対する特殊の関係を与えられ、即ちサブキャリアの
位相角度に関して同期される３、信号システムの記録部
分においては、同期ワードは、ビデオ信号のＨ８ｙｒ＋
ｅの場所に略々対応する場所で交互のプレビジョン・ラ
イン上のビデオ信号に挿入され、ビデオ信号のカラー・
バースト・ギブキャリア同期成分から生じるＳＣの特定
の位相角度に関して位相コーヒレントである。新うしい
Ｈ５ｙｎｃ関連信号の場所は各画像フレームの最初に規
定され、画像フレームの持続期間中維持されてビデオ信
号にそのサブキャリアの位相に対して正確かつ一貫性を
もって規定されたＨ８ｙｎｃ関連信号を提供する。信号
システムの再生部分に対しては、Ｈ／２と表示されたＨ
８ｙｎｃ関連信号が与えられ、これは、その位相角度が
再生システムの位相制御により選択自在である基準入力
サブキャリアの特定の位相角度に対してコヒーレントで
あると再び規定される。
ング照合としてカラー・バースト８ｙｎｃ成分によ＃）
表示される如き入力信号のサブギヤリアを使用し、信号
のＨ５ｙｎｃの代りにタイミングのために使用される新
らＡ５いＨＳ￥１１Ｃ関連信号を規定する。？：の新ら
しいＨ５ｙｎｅ ｑ連信号は定格水平ラインの１チの周
波数にΔ・るように選択され、その理由はこれはサブキ
ャリア局波数の全サイクル数、即ちサブキャリア周波敬
重ち４５５サイクルの２つの完全な水平ラインを表示す
るためである。更に、Ｈ８ｙｎｃ関連信号はサブキャリ
アに対する特殊の関係を与えられ、即ちサブキャリアの
位相角度に関して同期される３、信号システムの記録部
分においては、同期ワードは、ビデオ信号のＨ８ｙｒ＋
ｅの場所に略々対応する場所で交互のプレビジョン・ラ
イン上のビデオ信号に挿入され、ビデオ信号のカラー・
バースト・ギブキャリア同期成分から生じるＳＣの特定
の位相角度に関して位相コーヒレントである。新うしい
Ｈ５ｙｎｃ関連信号の場所は各画像フレームの最初に規
定され、画像フレームの持続期間中維持されてビデオ信
号にそのサブキャリアの位相に対して正確かつ一貫性を
もって規定されたＨ８ｙｎｃ関連信号を提供する。信号
システムの再生部分に対しては、Ｈ／２と表示されたＨ
８ｙｎｃ関連信号が与えられ、これは、その位相角度が
再生システムの位相制御により選択自在である基準入力
サブキャリアの特定の位相角度に対してコヒーレントで
あると再び規定される。
再規定され九Ｈ５ｙｎｃ関連信号Ｈ／２は、再生操作中
システムの基本タイミング基準信号として使用される。
システムの基本タイミング基準信号として使用される。
システムに対する水平５ｙｎｃ基準として再規定された
）（Ｓｙｎｃ関連信号を用いて、システムの記録、再生
および他の操作に対する処理信号は容易になるが、これ
は、ビデオ信号のサブキャリアと再規定されたＨ ５ｙ
ｎｃ関連信号との間に一貫した時間関係が確立されるた
めである。
）（Ｓｙｎｃ関連信号を用いて、システムの記録、再生
および他の操作に対する処理信号は容易になるが、これ
は、ビデオ信号のサブキャリアと再規定されたＨ ５ｙ
ｎｃ関連信号との間に一貫した時間関係が確立されるた
めである。
更に、テレビジョン・ステーションの基準５ｙｎｃに関
して時間的に変更可能な内部水平基準信号とサブキャリ
ア基準信号の使用により、この時生じる通常の伝播遅延
を経過した後テレビジョン信号が適当な時点に遠隔場所
に到達できる。
して時間的に変更可能な内部水平基準信号とサブキャリ
ア基準信号の使用により、この時生じる通常の伝播遅延
を経過した後テレビジョン信号が適当な時点に遠隔場所
に到達できる。
再び・第９Ａ図および第９Ｂ図のブロック図において、
アナログ・ビデオ信号は、これがアナログディジタル・
コンバータ９５に与えられる前にアナログ・ビデオ信号
の処理中にいくつかの操作が生じる入力回路９３Ａの入
力側に与えられる。更に、入力回路９３Ａは、アナログ
・ビデオ信号を増幅し、ＤＣ復元を行い、信号システム
に対するタイミング信号を生じる際使用するためビデオ
信号に含まれる５ｙｎｃ成分を分離し、Ｈ５ｙｎｃのチ
ップのレベルを検出し、その後該チップレベルをクリッ
プする。更に、Ｈ８ｙｎｃは再生成された５ｙｎｃを生
じる際に使用する精密５ｙｎｃ回路を用いて分離される
。
アナログ・ビデオ信号は、これがアナログディジタル・
コンバータ９５に与えられる前にアナログ・ビデオ信号
の処理中にいくつかの操作が生じる入力回路９３Ａの入
力側に与えられる。更に、入力回路９３Ａは、アナログ
・ビデオ信号を増幅し、ＤＣ復元を行い、信号システム
に対するタイミング信号を生じる際使用するためビデオ
信号に含まれる５ｙｎｃ成分を分離し、Ｈ５ｙｎｃのチ
ップのレベルを検出し、その後該チップレベルをクリッ
プする。更に、Ｈ８ｙｎｃは再生成された５ｙｎｃを生
じる際に使用する精密５ｙｎｃ回路を用いて分離される
。
この回路は又、ビデオ入力のバーストから、あるいはバ
ーストのない場合はビデオ人力）−１８ｙｎｃから生成
されるＨ／２基準信号から得られる再生成されたＳＣ信
号を生じる。
ーストのない場合はビデオ人力）−１８ｙｎｃから生成
されるＨ／２基準信号から得られる再生成されたＳＣ信
号を生じる。
第９Ａ図の左下に示されたビデオ入力回路９５Ａと基準
入力回路９３Ｂは、同様な機能、即ち、主と１〜で信号
システムの信号記録部分のためのビデオ入力回路および
信号システムの主として再生部分のための基準入力回路
として作用する。従って、製造およびサービスの便宜の
ため同じ回路を使用する。然し、この入力回路は、装置
内ではその各機能を実施するのに必要とされる入力信号
のみを受取るように接続され、同一信号が各回路で生じ
るが、その全てが各回路で使用されない。基準入力回路
に対する基準入力は、その活動ビデオ部分がブラック・
レベルにある点を除いて、カラー・テレビジョン信号の
全成分を含むステーション・基準カラー・ブラック・ビ
デオ信号である。
入力回路９３Ｂは、同様な機能、即ち、主と１〜で信号
システムの信号記録部分のためのビデオ入力回路および
信号システムの主として再生部分のための基準入力回路
として作用する。従って、製造およびサービスの便宜の
ため同じ回路を使用する。然し、この入力回路は、装置
内ではその各機能を実施するのに必要とされる入力信号
のみを受取るように接続され、同一信号が各回路で生じ
るが、その全てが各回路で使用されない。基準入力回路
に対する基準入力は、その活動ビデオ部分がブラック・
レベルにある点を除いて、カラー・テレビジョン信号の
全成分を含むステーション・基準カラー・ブラック・ビ
デオ信号である。
このように、バースト、Ｈ８ｙｎｃ等は、これ等がビデ
オ入力回路９３Ａにあるため基準入力回路９３Ｂに存在
する。更に、基準入力回路９３ＢはＨ位相位置調整回路
を用い、この回路は、信号システムの再生部において使
用される再生成されたＨ８ｙｎｃのＨ位相位置を調整す
るため、オペレータの操作する位相コントロールスイッ
チ８１のようなつまみスイッチ等からＨ位置制御信号を
受取る。
オ入力回路９３Ａにあるため基準入力回路９３Ｂに存在
する。更に、基準入力回路９３ＢはＨ位相位置調整回路
を用い、この回路は、信号システムの再生部において使
用される再生成されたＨ８ｙｎｃのＨ位相位置を調整す
るため、オペレータの操作する位相コントロールスイッ
チ８１のようなつまみスイッチ等からＨ位置制御信号を
受取る。
図示の如く、入力回路９３Ａと９３Ｂにより与えられる
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５人は、ビデオ入力回路９５ｋ １ア
ナログ・ディジタル・コンバータ９５、およびコンピュ
ータ制御システム９２からの入力を使用し、精密位相ロ
ック・ループ回路を経て６ＳＣ，％ＳＣの周波数で多く
の記録用クロックとＰＡＬ Ｅフラッグ信号を生成する
。ＰＡＬＥフラッグと３ＳＣ信号は基準論理回路１２５
Ａにより使用されて、その位相がＨ／２の周波数にある
ＰＡＬＥフラッグによシビデオ信号の各ラインに対して
セットされる３ＳＣのＰＡＬＥサンプリング・クロック
信号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状
態、即ちＰＡＬＥフラッグ信号の２つの状態は等しくな
い時間間隔であるが、前記の割合で状態を変化させる。
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５人は、ビデオ入力回路９５ｋ １ア
ナログ・ディジタル・コンバータ９５、およびコンピュ
ータ制御システム９２からの入力を使用し、精密位相ロ
ック・ループ回路を経て６ＳＣ，％ＳＣの周波数で多く
の記録用クロックとＰＡＬ Ｅフラッグ信号を生成する
。ＰＡＬＥフラッグと３ＳＣ信号は基準論理回路１２５
Ａにより使用されて、その位相がＨ／２の周波数にある
ＰＡＬＥフラッグによシビデオ信号の各ラインに対して
セットされる３ＳＣのＰＡＬＥサンプリング・クロック
信号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状
態、即ちＰＡＬＥフラッグ信号の２つの状態は等しくな
い時間間隔であるが、前記の割合で状態を変化させる。
これが非対称的に行われるため、ビデオ信号のカラー・
バースト部分に対するサンプリングクロック位相はサブ
キャリアの位相と一致し、その後テレビジョン・ライン
の前記部分のみが連続するライン上で交番するサンプリ
ング位相を有する。このＰＡＬＥクロックは、アナログ
・ディジタル・コンバータ９５に結合され、３ＳＣ即ち
１００ＭＨｚでサンプルを得るだめのサンプリング・ク
ロック信号である。
バースト部分に対するサンプリングクロック位相はサブ
キャリアの位相と一致し、その後テレビジョン・ライン
の前記部分のみが連続するライン上で交番するサンプリ
ング位相を有する。このＰＡＬＥクロックは、アナログ
・ディジタル・コンバータ９５に結合され、３ＳＣ即ち
１００ＭＨｚでサンプルを得るだめのサンプリング・ク
ロック信号である。
基準論理回路１２５Ｂは、基準入力回路９３Ｂとコンピ
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
記録および再生操作モードの間、基準論理回路も父、適
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ５ｙｎｃ信号を生成する。
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ５ｙｎｃ信号を生成する。
再生モードおよび入力ビデオ信号の記録以外の他の操作
モードの間、基準クロック・ジエネレタ９８は、各種の
クロックおよびこのようなモードで使用される信号シス
テムの各部分により必要とされる別のタイミング制御信
号を生成する。基準クロック・ジェネレータは、基準入
力回路９６Ｂ。
モードの間、基準クロック・ジエネレタ９８は、各種の
クロックおよびこのようなモードで使用される信号シス
テムの各部分により必要とされる別のタイミング制御信
号を生成する。基準クロック・ジェネレータは、基準入
力回路９６Ｂ。
基準ロジック１２５Ｂ、信号システムの再生部、オペレ
ータの制御スイッチの入力を使用し、６ＳＣ１３ＳＣ，
ＳＣおよび４４ｓｃの周波数でクロック信号を、又他の
種々のタイミング制御信号を生成する。
ータの制御スイッチの入力を使用し、６ＳＣ１３ＳＣ，
ＳＣおよび４４ｓｃの周波数でクロック信号を、又他の
種々のタイミング制御信号を生成する。
基準論理回路１２５Ａ、１２５Ｂおよび基準クロック・
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じる信号システムのクロックジェネレータ９
４を有する。
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じる信号システムのクロックジェネレータ９
４を有する。
ビデオ入力ボードからのクランプされＨ８ｙｎｃストリ
ップされたアナログ・ビデオ信号は、信号をエンコーダ
・スイッチ１２６に与えられるＰＡＬＥ処理されたＮＲ
，Ｚ （帰零せず）フォーマットにおける８ビツトの２
進符号化信号に変換するアナログディジタル・コンバー
タ９５に与えられる。このアナログ・ディジタル・コン
バータ９５は、アンペックス社ノテイシタル・スイム・
ベース・コレクｐＡＴＢｃ−ａｏｏに内蔵されるものと
構造上および作用上同じであるため、本文では詳細に示
さない。アナログ・ディジタル・コンバータ９５のダイ
ヤグラムは、 １９７５年１０月発行のカタログＸ７
８９６５８２−０２に示されている。アナログ・ディジ
タル・コンバータの特定の回路は、前記カタログの５−
３ｊ／３２頁に掲載される略図４１３７４２５６、およ
び同カタログの３−３７／３８頁の略図ム１３７４２５
９に示される。これ等の略図は本文に参考として引用さ
れている。
ップされたアナログ・ビデオ信号は、信号をエンコーダ
・スイッチ１２６に与えられるＰＡＬＥ処理されたＮＲ
，Ｚ （帰零せず）フォーマットにおける８ビツトの２
進符号化信号に変換するアナログディジタル・コンバー
タ９５に与えられる。このアナログ・ディジタル・コン
バータ９５は、アンペックス社ノテイシタル・スイム・
ベース・コレクｐＡＴＢｃ−ａｏｏに内蔵されるものと
構造上および作用上同じであるため、本文では詳細に示
さない。アナログ・ディジタル・コンバータ９５のダイ
ヤグラムは、 １９７５年１０月発行のカタログＸ７
８９６５８２−０２に示されている。アナログ・ディジ
タル・コンバータの特定の回路は、前記カタログの５−
３ｊ／３２頁に掲載される略図４１３７４２５６、およ
び同カタログの３−３７／３８頁の略図ム１３７４２５
９に示される。これ等の略図は本文に参考として引用さ
れている。
アナログ・ディジタル・コンバータからの出力は次いで
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９からの８ビツ
トのディジタル化されたビデオデータを通常受取る切換
作用回路からなる。以下に記述するように、データ転送
回路１２９は、ビデオ情報を、遠隔又は内部のアクセス
・ステーションを用いる装置の操作に関して前に述べた
ように、１つのディスク駆動部から他のディスク駆動部
に転送させる。転送操作モードにおいては、ディジタル
化された情報はディスク駆動部から読取られ、Ｎｌ（、
Ｚディジタル・フォーマントに復号され、タイムベース
補正され、次いでエンコーダ・スイッチに与えられ、こ
のスイッチはエンコーダ９６に対するディジタル化され
たビデオ情報のいずれのソースも選択できる。ディスク
駆動部７５に記録されたチャンネル符号化データが連続
位相クロックでクロックされたため、データ転送回路１
２９により受取ったＮ几Ｚデータもヌ連続位相クロック
に関して調時される。通常、データ転送回路１２９は、
彩度セパレータおよび処理回路１０１に与えられるデー
タが適正なＰＡＬＥ処理されたフォーマットにあるよう
に、ＰＡＬＥクロック信号に対してＮＲＺディジタル・
データのりタイミングを行うために使用されるＰＡＬＥ
フラッグ信号を与えられる。転送操作モードの間、との
りタイミングは必要でない。
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９からの８ビツ
トのディジタル化されたビデオデータを通常受取る切換
作用回路からなる。以下に記述するように、データ転送
回路１２９は、ビデオ情報を、遠隔又は内部のアクセス
・ステーションを用いる装置の操作に関して前に述べた
ように、１つのディスク駆動部から他のディスク駆動部
に転送させる。転送操作モードにおいては、ディジタル
化された情報はディスク駆動部から読取られ、Ｎｌ（、
Ｚディジタル・フォーマントに復号され、タイムベース
補正され、次いでエンコーダ・スイッチに与えられ、こ
のスイッチはエンコーダ９６に対するディジタル化され
たビデオ情報のいずれのソースも選択できる。ディスク
駆動部７５に記録されたチャンネル符号化データが連続
位相クロックでクロックされたため、データ転送回路１
２９により受取ったＮ几Ｚデータもヌ連続位相クロック
に関して調時される。通常、データ転送回路１２９は、
彩度セパレータおよび処理回路１０１に与えられるデー
タが適正なＰＡＬＥ処理されたフォーマットにあるよう
に、ＰＡＬＥクロック信号に対してＮＲＺディジタル・
データのりタイミングを行うために使用されるＰＡＬＥ
フラッグ信号を与えられる。転送操作モードの間、との
りタイミングは必要でない。
エンコーダ・スイッチ１２６はＰＡＬＥフラッグ信号の
データ転送回路１２９に対する結合に割込み、これによ
りデータ転送モードの間ＰＡＬＥクロックに関してＮＲ
Ｚデータのりタイミングを阻止する回路を有する。
データ転送回路１２９に対する結合に割込み、これによ
りデータ転送モードの間ＰＡＬＥクロックに関してＮＲ
Ｚデータのりタイミングを阻止する回路を有する。
エンコーダ・スイッチ１２６はコンピュータの制御シス
テム９２によシ制御され、入力ビデオ又は転送経路のい
ずれからのビデオ・データをゲートする。又、このスイ
ッチは、データ転送モードの間は基準タイミング信号が
使用され、記録モードの間はビデオ・タイミング信号が
使用されるため、ビデオおよび基準６ＳＣおよび％ＳＣ
タイミング信号の間で切換る。エンコーダ・スイッチも
又、ステルのためのメチル場所即ちアドレスが未占拠で
あり従って記録のために利用可能であり又診断機能を実
施する信号を与えるのに利用可能である事が目で見える
ＴＶ画像によりブランキング・クロスを生じる信号を生
成するだめのものでもある。同期胎挿大器に関し、エン
コーダスイッチ１２６はアナログ−デジタル変換器から
の８ビットデジタルビデオ信号とタイミングリファレン
スからエンコーダ９乙に送られるタイミング信号とを結
合する。
テム９２によシ制御され、入力ビデオ又は転送経路のい
ずれからのビデオ・データをゲートする。又、このスイ
ッチは、データ転送モードの間は基準タイミング信号が
使用され、記録モードの間はビデオ・タイミング信号が
使用されるため、ビデオおよび基準６ＳＣおよび％ＳＣ
タイミング信号の間で切換る。エンコーダ・スイッチも
又、ステルのためのメチル場所即ちアドレスが未占拠で
あり従って記録のために利用可能であり又診断機能を実
施する信号を与えるのに利用可能である事が目で見える
ＴＶ画像によりブランキング・クロスを生じる信号を生
成するだめのものでもある。同期胎挿大器に関し、エン
コーダスイッチ１２６はアナログ−デジタル変換器から
の８ビットデジタルビデオ信号とタイミングリファレン
スからエンコーダ９乙に送られるタイミング信号とを結
合する。
エンコーダ・スイッチ１２６からの８ビツト・データは
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＩ）Ｃのない帰零しない夕・イブのコードであ
るミラー・スクエアド・チャンネル・コード・フォーマ
ットに対してＰＡＬＥ処理されたデータを符号化する。
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＩ）Ｃのない帰零しない夕・イブのコードであ
るミラー・スクエアド・チャンネル・コード・フォーマ
ットに対してＰＡＬＥ処理されたデータを符号化する。
ＰＡＬＥ処理されたデータがエンコーダに与えられる間
、エンコーダの出力は３ＳＣに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを擾乱する効果を
持ち得る期間にわたり１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
、エンコーダの出力は３ＳＣに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを擾乱する効果を
持ち得る期間にわたり１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
ＤＣを伝送しない制御された帯域情報においては、２進
波形は、線形レスポンス補償回路によっては除去できな
い零りロシング場所の歪を受ける。
波形は、線形レスポンス補償回路によっては除去できな
い零りロシング場所の歪を受ける。
このような歪は、一般にベース・ライン・ワンダと呼ば
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、＋９６！Ｓ年１０月２２日に発行されたミラーの米
国特許第３．１０ａ２６１号に開示されている。ばラ一
のコードにおいては、論理数１は特定の場所即ちミツド
・セルにおける信号変換により表示され、論理数０は特
定の早い場所即ちビット・セルの前縁部付近における信
号変換により表示される。ミラーのフォーマットは、中
心部における変換を含む間隔に続く１ビツトの間隔の始
めに生じるいかなる変換に対する抑制作用を生じる。こ
れ等規則により生成された波形の非対称性はＤＣを符号
化信号に導入し得、木製置ンこ使用される一般にミラー
の「スクウエアド」コードと呼ばれるコードは元のミラ
ーのフォーマットのＤＣ成分を有効に除去し、いかなる
大容量のメモリー又はエンコーディング／デコーディン
グにおける速度の変化の必要となしにこれを行う。
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、＋９６！Ｓ年１０月２２日に発行されたミラーの米
国特許第３．１０ａ２６１号に開示されている。ばラ一
のコードにおいては、論理数１は特定の場所即ちミツド
・セルにおける信号変換により表示され、論理数０は特
定の早い場所即ちビット・セルの前縁部付近における信
号変換により表示される。ミラーのフォーマットは、中
心部における変換を含む間隔に続く１ビツトの間隔の始
めに生じるいかなる変換に対する抑制作用を生じる。こ
れ等規則により生成された波形の非対称性はＤＣを符号
化信号に導入し得、木製置ンこ使用される一般にミラー
の「スクウエアド」コードと呼ばれるコードは元のミラ
ーのフォーマットのＤＣ成分を有効に除去し、いかなる
大容量のメモリー又はエンコーディング／デコーディン
グにおける速度の変化の必要となしにこれを行う。
エンコーダ回路９６も又、７デイジツトの２進数の形態
の独特な５ｙｎｃワードを生成１−１６ＳＣおよび％Ｓ
Ｃクロック信号により決定される精度の高い場所におい
て、交互のライン上の５ｙｎｃワードを挿入する。記録
操作モードにおいては、基準論理回路１２５Ａにより人
力ビデオ信号の同期成分から生じたクロック信号は、エ
ンコーダ・スイッチ１２６によりエンコーダ回路９６に
与えられ、ビデオ信号の水平５ｙｎｃパルスが前に位置
されていた場所に略々対応する場所に挿入される５ｙｎ
ｃワードを生じる。他の操作モードにおいては、６ＳＣ
と３４ｓｃクロック信号は、基準論理回路１２５Ｂと基
準クロック・ジェネレータ９８の協働作用によりステー
ションの基準カラー・ブラック・ビデオ信号の同期成分
から生成される。エンコーダは、再生成されたサブキャ
リア位相に関して適当な時点で、Ｈ８ｙｎｃ関連５ｙｎ
ｃワードを交互のテレビジョン・ライン上のデータ・ス
トリームにゲートする。
の独特な５ｙｎｃワードを生成１−１６ＳＣおよび％Ｓ
Ｃクロック信号により決定される精度の高い場所におい
て、交互のライン上の５ｙｎｃワードを挿入する。記録
操作モードにおいては、基準論理回路１２５Ａにより人
力ビデオ信号の同期成分から生じたクロック信号は、エ
ンコーダ・スイッチ１２６によりエンコーダ回路９６に
与えられ、ビデオ信号の水平５ｙｎｃパルスが前に位置
されていた場所に略々対応する場所に挿入される５ｙｎ
ｃワードを生じる。他の操作モードにおいては、６ＳＣ
と３４ｓｃクロック信号は、基準論理回路１２５Ｂと基
準クロック・ジェネレータ９８の協働作用によりステー
ションの基準カラー・ブラック・ビデオ信号の同期成分
から生成される。エンコーダは、再生成されたサブキャ
リア位相に関して適当な時点で、Ｈ８ｙｎｃ関連５ｙｎ
ｃワードを交互のテレビジョン・ライン上のデータ・ス
トリームにゲートする。
ディスク装４ＸＬ７３のデータ・トランク上に記録され
るデータ・トラック情報も又、再記録に先立って工：／
：ｊ−ｆ９６により符号化される。このデータ・トラッ
ク情報は、そのデータ・トラック・イ：／Ｘ−７ｆｆ−
−ス１２０を介してコンピュータ制御システム９２によ
り与えられる。
るデータ・トラック情報も又、再記録に先立って工：／
：ｊ−ｆ９６により符号化される。このデータ・トラッ
ク情報は、そのデータ・トラック・イ：／Ｘ−７ｆｆ−
−ス１２０を介してコンピュータ制御システム９２によ
り与えられる。
第９Ｂ図において、エンコーダ９６の出方側に生じる符
号化ディジタル・データのデータ・ストリームは、単に
１つのスズリッテイングおよびバッファ回路である電子
作用によるデータインターフｚ−ス８９に与えられ、前
記インターフェースはディスク・パック７５に選択的に
記録するため５つのディスク駆動部７３に符号化データ
を結合する。各ディスク駆動部は、電子作用によるデー
タ・インターフェース８９から符号化ディジタル・デー
タを受取り、かつこれを関連するディスク・パック７５
に記録するため記録増幅回路１５３とヘッド・スイッチ
回路９７に送出すると共に、再生増幅回路１５５とヘッ
ド・スイッチ回路９７がら再生されるか検出されたデー
タを受取り、これをブタ選択スイッチ１２８に送る。更
に、ディスク駆動インターフェース１１は電子作用によ
るデータ・インターフェースを経て多重サーボ基準信号
を受取り、これをディスク駆動制御回路のタイミング・
ジェネレータ（第３９図）に送る。この信号は、いずれ
かの基準論理回路１２５Ａ又は１２５Ｂからコンピュー
タ制御システム９２により選択される。このタイミング
・ジェネレータは、ディスク駆動部７３内部のディスク
パック７５の記録再生操作および回転位置が適当な信号
システム・タイミング基準に同期されるように、多重サ
ーボ基準信号を用いてディスク駆動システムの作用を調
時する。
号化ディジタル・データのデータ・ストリームは、単に
１つのスズリッテイングおよびバッファ回路である電子
作用によるデータインターフｚ−ス８９に与えられ、前
記インターフェースはディスク・パック７５に選択的に
記録するため５つのディスク駆動部７３に符号化データ
を結合する。各ディスク駆動部は、電子作用によるデー
タ・インターフェース８９から符号化ディジタル・デー
タを受取り、かつこれを関連するディスク・パック７５
に記録するため記録増幅回路１５３とヘッド・スイッチ
回路９７に送出すると共に、再生増幅回路１５５とヘッ
ド・スイッチ回路９７がら再生されるか検出されたデー
タを受取り、これをブタ選択スイッチ１２８に送る。更
に、ディスク駆動インターフェース１１は電子作用によ
るデータ・インターフェースを経て多重サーボ基準信号
を受取り、これをディスク駆動制御回路のタイミング・
ジェネレータ（第３９図）に送る。この信号は、いずれ
かの基準論理回路１２５Ａ又は１２５Ｂからコンピュー
タ制御システム９２により選択される。このタイミング
・ジェネレータは、ディスク駆動部７３内部のディスク
パック７５の記録再生操作および回転位置が適当な信号
システム・タイミング基準に同期されるように、多重サ
ーボ基準信号を用いてディスク駆動システムの作用を調
時する。
ディスク駆動部制御回路は、ディスク駆動部データ・イ
ンターフェース１５１を介してプリレコード・タイミン
グ信号およびデータ・タイミング信号を信号システムの
電子作用のデータ・インターフェース８９に戻す。本文
に記述した装置の特定の実施態様においては、４つのフ
ィールドのＮｉ’ＳＣカラー・テレビジョン信号のカラ
ーコード・シーケンスの鴫２つが記録され、この２つの
フィールドは各々がディスク・パック７５の別個の回転
中に記録される。ビデオ信号の２つのフィ・−ルドの記
録の直前に、ブリレコーダ・タイミング信号が生成され
て電子作用によりデータ・インタフェース８９に結合さ
れる。このインターフェースはプリレコード・タイミン
グ信号ヲエンコーダ９６に送）、本文に記述した装置に
おいて論理数０によりディジタル的に規定されるカラー
・ブラックに相当する２フイールドのデータに相当する
間隔の間生成を惹起する。カラー・ブラック・データの
２フイールドの間隔は、ビデオ・データおよびその関連
するデータ・トラック情報を記録するために選択された
トラックの場所においてデータ・パックに記録するため
にインターフェースを介して戻される。カラー・ブラッ
ク・データの２フイールドの記録は、ビデオ・データの
２フイールドが記録される２回転の直前のディスク・パ
ック７５の２回転の間に生じる。これは、ビデオおよび
データ・トラック・データのその後の２重記録のための
トラック場所を条件付ける。前に記録されたディジタル
・データを新らしいディジタル・データによる２重記録
が行われて前に記録されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパック７５の２回転のみで行われ
るビデオ・データと関連するデータ・トラックのデータ
の２つのフィールドの記録から除去する事ができる。
ンターフェース１５１を介してプリレコード・タイミン
グ信号およびデータ・タイミング信号を信号システムの
電子作用のデータ・インターフェース８９に戻す。本文
に記述した装置の特定の実施態様においては、４つのフ
ィールドのＮｉ’ＳＣカラー・テレビジョン信号のカラ
ーコード・シーケンスの鴫２つが記録され、この２つの
フィールドは各々がディスク・パック７５の別個の回転
中に記録される。ビデオ信号の２つのフィ・−ルドの記
録の直前に、ブリレコーダ・タイミング信号が生成され
て電子作用によりデータ・インタフェース８９に結合さ
れる。このインターフェースはプリレコード・タイミン
グ信号ヲエンコーダ９６に送）、本文に記述した装置に
おいて論理数０によりディジタル的に規定されるカラー
・ブラックに相当する２フイールドのデータに相当する
間隔の間生成を惹起する。カラー・ブラック・データの
２フイールドの間隔は、ビデオ・データおよびその関連
するデータ・トラック情報を記録するために選択された
トラックの場所においてデータ・パックに記録するため
にインターフェースを介して戻される。カラー・ブラッ
ク・データの２フイールドの記録は、ビデオ・データの
２フイールドが記録される２回転の直前のディスク・パ
ック７５の２回転の間に生じる。これは、ビデオおよび
データ・トラック・データのその後の２重記録のための
トラック場所を条件付ける。前に記録されたディジタル
・データを新らしいディジタル・データによる２重記録
が行われて前に記録されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパック７５の２回転のみで行われ
るビデオ・データと関連するデータ・トラックのデータ
の２つのフィールドの記録から除去する事ができる。
データ・タイミング信号は、ビデオ・データの２つのフ
ィールドの２番目又は最後のフィールド４０間データ・
トラック情報の生成および記録を調時するために電子作
用によるデータ・インターフェースに戻される。信号は
、ビデオデータの２つのフィールド間に生じる垂直５ｙ
ｎｃの後に開始し、２番目のフィルドの終りで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトラック上の記録ビデオ・データと関連す
るデータ・トラック情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック情報を受取り、これ
を本文に説明したようにディスク駆動部７３に送ってビ
デオ・データの最後のフィールドと同時に記録するため
に処理する。
ィールドの２番目又は最後のフィールド４０間データ・
トラック情報の生成および記録を調時するために電子作
用によるデータ・インターフェースに戻される。信号は
、ビデオデータの２つのフィールド間に生じる垂直５ｙ
ｎｃの後に開始し、２番目のフィルドの終りで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトラック上の記録ビデオ・データと関連す
るデータ・トラック情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック情報を受取り、これ
を本文に説明したようにディスク駆動部７３に送ってビ
デオ・データの最後のフィールドと同時に記録するため
に処理する。
本文に記述１〜た装置の記録および再生増幅回路１５５
．１５５と、ヘッドスイッチ回路９７と、ディスク駆動
部制御回路は、再生増幅回路１５５とヘッドスイッチ回
路９７が、記録操作が実施中を除いて常に関連するディ
スク・パック７５からのブタを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスクｌｊＡ動部インターフ
ェース１５１により受取られ、このインターフェースカ
更に常に再生されたデータをデータ選択スイッチ１２８
に与える。データの記録のため、ディスク駆動部ｆｕ制
御回路により与えられる記録指令が記録兼用主増幅回路
１５３と１５５に結合されて記録増幅回路１５５を作動
させ、再生増幅回路１５５を禁止する。ディスク駆動部
の制御回路も又３０ Ｈｚのヘッド・スイッチ信号を記
録操作中にヘッド・スイッチ回路９７に与え、ヘッド・
スイッチ回路にデータ・ストリームを記録されるべきデ
ータの２つの連続フィールドのｆｇｌのフィールドの間
ある組のヘッドに、又第２のフィールドの間第２組のヘ
ッドに結合させる。５０Ｈｚのヘッド・スイッチ信号は
連続的に利用可能となり、再生操作の間開様に使用され
てヘッドスイッチ回路９７を制御して再生増幅回路１５
５を所望のビデオ・データ信号の両方のフィールドの再
生のための２組のヘッド間に切換える。
．１５５と、ヘッドスイッチ回路９７と、ディスク駆動
部制御回路は、再生増幅回路１５５とヘッドスイッチ回
路９７が、記録操作が実施中を除いて常に関連するディ
スク・パック７５からのブタを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスクｌｊＡ動部インターフ
ェース１５１により受取られ、このインターフェースカ
更に常に再生されたデータをデータ選択スイッチ１２８
に与える。データの記録のため、ディスク駆動部ｆｕ制
御回路により与えられる記録指令が記録兼用主増幅回路
１５３と１５５に結合されて記録増幅回路１５５を作動
させ、再生増幅回路１５５を禁止する。ディスク駆動部
の制御回路も又３０ Ｈｚのヘッド・スイッチ信号を記
録操作中にヘッド・スイッチ回路９７に与え、ヘッド・
スイッチ回路にデータ・ストリームを記録されるべきデ
ータの２つの連続フィールドのｆｇｌのフィールドの間
ある組のヘッドに、又第２のフィールドの間第２組のヘ
ッドに結合させる。５０Ｈｚのヘッド・スイッチ信号は
連続的に利用可能となり、再生操作の間開様に使用され
てヘッドスイッチ回路９７を制御して再生増幅回路１５
５を所望のビデオ・データ信号の両方のフィールドの再
生のための２組のヘッド間に切換える。
第９Ａ図に戻って、再生操作の間、基準入力回路９７Ｂ
は基準論理回路１２５Ｂと共に、基準クロックジェネレ
ータ９８に与えるため再生成されたサブキャリア周波数
を生じ、基準クロックジェネレータは再生操作のための
基底タイミングＫｌ−Ｉするため６ＳＣ，％ＳＣ，およ
びＨ／’２及び他のタイミング信号の出力を有する。リ
ファレンス用Ｈ／２信号を含むクロック及びタイミング
信号はリファレンスカラーサブキャリアと同期され、再
生されたビデオ信号の処理を容易にする。リファレンス
）（／２ｆｆｉ号は、リファレンスカラー黒ビデオ信号
の交互のフィールドの第１ラインに於けるリファレンス
カラーサブキャリアの特定の位相に関して決められる。
は基準論理回路１２５Ｂと共に、基準クロックジェネレ
ータ９８に与えるため再生成されたサブキャリア周波数
を生じ、基準クロックジェネレータは再生操作のための
基底タイミングＫｌ−Ｉするため６ＳＣ，％ＳＣ，およ
びＨ／’２及び他のタイミング信号の出力を有する。リ
ファレンス用Ｈ／２信号を含むクロック及びタイミング
信号はリファレンスカラーサブキャリアと同期され、再
生されたビデオ信号の処理を容易にする。リファレンス
）（／２ｆｆｉ号は、リファレンスカラー黒ビデオ信号
の交互のフィールドの第１ラインに於けるリファレンス
カラーサブキャリアの特定の位相に関して決められる。
基準クロック・ジェネレータの出力は、再生チャンネル
に結合されるディスク駆動部と関連するヘッドがトラッ
クの記憶場所の間で移動させられる時、ブランキングを
挿入し、選択的ビット・ミューティングを行い、信号シ
ステムによる出力のための選択された画像フレーム・ビ
デオ信号を与えるブランキング挿入ドットミ１−ティン
グ回路１２７に加えて、データ・デテクタ、タイム・ベ
ース・コレクタ１００、データ転送回路１２９、彩度セ
パレータおよびプロセサ１０１に与えられる再定義され
たリファレンスＨ１／２信号をデータデコーダ及びタイ
ムペースコレクタ１００で使用するため、２つのビデオ
信号の交互の再生に含まれる同期語は静止リファレンス
Ｈ８ｙｎｃに関して誤って位置される。これはもし修正
されなければ表示されたビデオ画像にジッタを生じる原
因となる。上述の同期の誤位置は、デジタル−アナログ
交換器の前段のブランキング挿入ピットミュー７７７回
路１２７で、２つのフィールドビデオ信号を交互に再生
する際、信号線に修正遅れを適切に挿入することによっ
て修正される。す７アレンスフロック発生器９８は、リ
ファレンスロジック回路１２５Ｂによって供されるカラ
ーフレーム率信号、Ｈドライブ信号及びフィールドイン
デックス信号、及びリファレンスカラーサブキャリア信
号を調べることによって、２つのフィールドビデオ信号
シーフェンスのどの再生に遅れが必要かを確認する。こ
の確認ニ応じて、リファレンスクロック発生器はフレー
ム遅れスイッチ信号を発生し、これがブランキング挿入
ピットミュー７７７回路１２７に供給され、修正遅れの
挿入が制御される。８ビツトのディジタル情報は次に、
ディジタル・アナログ・コンバータおよび５ｙｎｃおよ
びバースト挿入回路１０２．１０３に与えられる。更に
、操作の転送兼診断モードの間、基準クロック・ジェネ
レータ９８は、図示の如くエンコーダ・スイッチ１２６
ヲ経てエンコーダ９６に対する基底タイミングクロック
を与える。
に結合されるディスク駆動部と関連するヘッドがトラッ
クの記憶場所の間で移動させられる時、ブランキングを
挿入し、選択的ビット・ミューティングを行い、信号シ
ステムによる出力のための選択された画像フレーム・ビ
デオ信号を与えるブランキング挿入ドットミ１−ティン
グ回路１２７に加えて、データ・デテクタ、タイム・ベ
ース・コレクタ１００、データ転送回路１２９、彩度セ
パレータおよびプロセサ１０１に与えられる再定義され
たリファレンスＨ１／２信号をデータデコーダ及びタイ
ムペースコレクタ１００で使用するため、２つのビデオ
信号の交互の再生に含まれる同期語は静止リファレンス
Ｈ８ｙｎｃに関して誤って位置される。これはもし修正
されなければ表示されたビデオ画像にジッタを生じる原
因となる。上述の同期の誤位置は、デジタル−アナログ
交換器の前段のブランキング挿入ピットミュー７７７回
路１２７で、２つのフィールドビデオ信号を交互に再生
する際、信号線に修正遅れを適切に挿入することによっ
て修正される。す７アレンスフロック発生器９８は、リ
ファレンスロジック回路１２５Ｂによって供されるカラ
ーフレーム率信号、Ｈドライブ信号及びフィールドイン
デックス信号、及びリファレンスカラーサブキャリア信
号を調べることによって、２つのフィールドビデオ信号
シーフェンスのどの再生に遅れが必要かを確認する。こ
の確認ニ応じて、リファレンスクロック発生器はフレー
ム遅れスイッチ信号を発生し、これがブランキング挿入
ピットミュー７７７回路１２７に供給され、修正遅れの
挿入が制御される。８ビツトのディジタル情報は次に、
ディジタル・アナログ・コンバータおよび５ｙｎｃおよ
びバースト挿入回路１０２．１０３に与えられる。更に
、操作の転送兼診断モードの間、基準クロック・ジェネ
レータ９８は、図示の如くエンコーダ・スイッチ１２６
ヲ経てエンコーダ９６に対する基底タイミングクロック
を与える。
再生操作の間、８ビツトのビデオ・データと、パリティ
・ビットと、ディスク・バックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５３図およ
び第５４図に関して示され記述された回路により増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を５つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部４１からの情報をチャンネルＡに切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
・ビットと、ディスク・バックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５３図およ
び第５４図に関して示され記述された回路により増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を５つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部４１からの情報をチャンネルＡに切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
データ選択スイッチ１２８からのビデオ・データとパリ
ティ・データの検出された９ビツトのストリームの各々
がこの時９つの別個のデータデコーダとタイム・ベース
・コレクタ１００に与えられ、前記コレクタはデータを
復号し次に個別に、再生成された基準サブキャリアの位
相に関して規定されてデータの９つのライン中に存在し
得るタイミング・エラーを除去する共通のＨ／２基準に
関して９つのデータ・ストリームをタイム・ペース補正
し、即ち各９ビツトの並列バイトが適正な９ビツトのデ
ータからなるように全ての８ｙｎｃワードを整合する。
ティ・データの検出された９ビツトのストリームの各々
がこの時９つの別個のデータデコーダとタイム・ベース
・コレクタ１００に与えられ、前記コレクタはデータを
復号し次に個別に、再生成された基準サブキャリアの位
相に関して規定されてデータの９つのライン中に存在し
得るタイミング・エラーを除去する共通のＨ／２基準に
関して９つのデータ・ストリームをタイム・ペース補正
し、即ち各９ビツトの並列バイトが適正な９ビツトのデ
ータからなるように全ての８ｙｎｃワードを整合する。
データトラックからの他のビット・ストリームは、デー
タ選択スイッチ１２８によりデコーダ兼タイム・ベース
・コレクタ回路１００のデコーダ部分のみに結合され、
復号されたデータ・トラック情報はＣＰｔ１０６に送出
するためデータ・トラック・インターフェース１２［１
に結合される。このタイムベース・コレクタは、連続位
相クロックを用いてその補正作用を行う。然し、このデ
ータは再びデータ転送回路１２９によ５ＰＡＬＥクロツ
クに関して再調時され、即ち信号の位相は各水平ライン
において再クロッキングする事により変更され、その結
果データ転送回路から来る８ビツトのデータ・ストリー
ムは妥当なＰＡＬＥ処理された信号利得となる。データ
転送回路１２９も又、オフ・ディスク・データのパリテ
ィ検査を行い、エラーの状態にあるものと検出されたバ
イトを最も類似の前に現れたバイトとなりそうなもので
体替する事によυエラーが生じる時制々のバイト・エラ
ーのエラー・マスキングを行う。このように、代替され
たバイトは第５の前のバイトであり、これはＳＣに対し
て同じ位相関係を有するものとされた最近のサンプルで
ある。
タ選択スイッチ１２８によりデコーダ兼タイム・ベース
・コレクタ回路１００のデコーダ部分のみに結合され、
復号されたデータ・トラック情報はＣＰｔ１０６に送出
するためデータ・トラック・インターフェース１２［１
に結合される。このタイムベース・コレクタは、連続位
相クロックを用いてその補正作用を行う。然し、このデ
ータは再びデータ転送回路１２９によ５ＰＡＬＥクロツ
クに関して再調時され、即ち信号の位相は各水平ライン
において再クロッキングする事により変更され、その結
果データ転送回路から来る８ビツトのデータ・ストリー
ムは妥当なＰＡＬＥ処理された信号利得となる。データ
転送回路１２９も又、オフ・ディスク・データのパリテ
ィ検査を行い、エラーの状態にあるものと検出されたバ
イトを最も類似の前に現れたバイトとなりそうなもので
体替する事によυエラーが生じる時制々のバイト・エラ
ーのエラー・マスキングを行う。このように、代替され
たバイトは第５の前のバイトであり、これはＳＣに対し
て同じ位相関係を有するものとされた最近のサンプルで
ある。
データ転送回路の出力は、ビデオ情報が、別のディスク
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度セパレータ兼処理回路１０１に与えられる。
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度セパレータ兼処理回路１０１に与えられる。
彩度の分離兼処理回路１０１は、ディジタル状態で作用
し、コーム・フィルタ技術を用いる輝度からの色度情報
を分離し、交互のフレームにおける彩度情報を反転して
４フイールドの複合ＮＴ８Ｃ信号を形成し、この信号は
次いでビデオ再生出力回路１２７に与えられ、前記出力
回路は、ブランキング期間中基準ブラックレベルを挿入
し、連続スチルの再生間の間隔の間グレー・レベル信号
を挿入し、必要に応じてビット・ミューティング操作を
行う。このビット・ミーテ・インクは、前記データ、ビ
ット・ストリームを遮断する事により８ビツトのテレビ
ジョン（Ｋ％のどのビットを有効にミュートし、これを
行う事により、誇張されたトーンやゴースト状画像等を
生じるように結果のテレビジョン信号において異常の視
覚効果を達成する。ブランキング挿入およびビット・ミ
ューティング回路１２７からの出力はこの時以後のディ
ジタル・アナログ・コンバータ１０２に与えられる。デ
ィジタル・アナログ・コンバータは、ブランキング挿入
及びビットミュート回路１２７からのクロック信号を受
取り、データをそのアナログ形態に変換し、又信号の５
ｙｎｃおよびバースト成分を挿入して全複合アナログ・
テレビジョン信号を生じる。
し、コーム・フィルタ技術を用いる輝度からの色度情報
を分離し、交互のフレームにおける彩度情報を反転して
４フイールドの複合ＮＴ８Ｃ信号を形成し、この信号は
次いでビデオ再生出力回路１２７に与えられ、前記出力
回路は、ブランキング期間中基準ブラックレベルを挿入
し、連続スチルの再生間の間隔の間グレー・レベル信号
を挿入し、必要に応じてビット・ミューティング操作を
行う。このビット・ミーテ・インクは、前記データ、ビ
ット・ストリームを遮断する事により８ビツトのテレビ
ジョン（Ｋ％のどのビットを有効にミュートし、これを
行う事により、誇張されたトーンやゴースト状画像等を
生じるように結果のテレビジョン信号において異常の視
覚効果を達成する。ブランキング挿入およびビット・ミ
ューティング回路１２７からの出力はこの時以後のディ
ジタル・アナログ・コンバータ１０２に与えられる。デ
ィジタル・アナログ・コンバータは、ブランキング挿入
及びビットミュート回路１２７からのクロック信号を受
取り、データをそのアナログ形態に変換し、又信号の５
ｙｎｃおよびバースト成分を挿入して全複合アナログ・
テレビジョン信号を生じる。
前述の事柄は信号システムの全般的作用について全般的
に記述したが、第９Ａ図および第９Ｂ図に含まれる各ブ
ロックの更に詳細な記述は、各回路自体の別個の機能ブ
ロック図又は特定の電気作用ダイヤグラムに関して記述
される。又、第９Ａ図および第９Ｂ図の別個のブロック
の作用の説明に機能ブロック図を使用する場合、更に詳
細なブロック図に対応する電気作用ダイヤグラムも又含
まれる。
に記述したが、第９Ａ図および第９Ｂ図に含まれる各ブ
ロックの更に詳細な記述は、各回路自体の別個の機能ブ
ロック図又は特定の電気作用ダイヤグラムに関して記述
される。又、第９Ａ図および第９Ｂ図の別個のブロック
の作用の説明に機能ブロック図を使用する場合、更に詳
細なブロック図に対応する電気作用ダイヤグラムも又含
まれる。
ビデオ及び基準入力回路
第９Ａ図の回路に関してはビデオ入力および基準入力回
路？３Ａと９３Ｂは、夫々が異なった入力を受けそして
夫々からの出力のすべてが使用されるわけではないが、
両ロケーションにおいて実質的に同様の回路構成を含む
ようになっている。記録動作中に記録されるべき合成ビ
デオ入力信号は再生されたサブキャリア信号および記録
動作の実行中この装置により用いられる種々の垂直およ
び水平同期周波に関係した信号を得るために用いられる
ビデオ入力回路９５ｋに加えられる。このビデオ入力回
路はまたＡ／Ｄコンバータ？５に入るに適した増幅され
てＦ波されたビデオ信号を与える。再生動作中には基準
カラー黒ビデオ信号が再生中にこの装置に用いるための
同様の信号を出す基準入力回路９３Ｂに加えられる。
路？３Ａと９３Ｂは、夫々が異なった入力を受けそして
夫々からの出力のすべてが使用されるわけではないが、
両ロケーションにおいて実質的に同様の回路構成を含む
ようになっている。記録動作中に記録されるべき合成ビ
デオ入力信号は再生されたサブキャリア信号および記録
動作の実行中この装置により用いられる種々の垂直およ
び水平同期周波に関係した信号を得るために用いられる
ビデオ入力回路９５ｋに加えられる。このビデオ入力回
路はまたＡ／Ｄコンバータ？５に入るに適した増幅され
てＦ波されたビデオ信号を与える。再生動作中には基準
カラー黒ビデオ信号が再生中にこの装置に用いるための
同様の信号を出す基準入力回路９３Ｂに加えられる。
第１０図のビデオおよび基準入力回路のブロック図をみ
るに、ビデオ信号はライン２００を介してビデオ増幅器
２０１に加えられ、そしてこれがその信号を増幅してク
ランプ回路２０２によシそのＤＣ成分を回復する。クラ
ンプ回路２０２はライン２０３上の増幅器の出力をサン
プリングしそして増幅器２０１に接続するライン２０４
上にＤＣ成分を発生する。ライン２０３上の回復された
ＤＣビデオ信号は次にローパスフィルタ２０５に入り、
その出力がビデオ利得制御増幅器２０７に接続するライ
ン２０６に生じる。増幅器２０７はもう１個のビデオ増
幅器２０８に接続し、それに対して第２のクランプ回路
２０？がその信号のブランキングレベルをビデオ増幅器
２０８へのライン２１０を介してＤＣ制御信号の印加に
より接地レベルにする。このビデオ増幅器の出力はライ
ン２１１に生じそしてこれはそこからクランプ回路２０
９のサンプリング入力へと伸びるライン２１８の内の１
本と接続する。ライン２１１はまたゲーテド同期クリッ
プ回路２１２と精密同期分離器２１６に接続する。同期
チップ（ｔｉｐ）検出器２１４に生じる同期チップのレ
ベルを検出し、対応する信号レベルを与える。ビデオ入
力回路９３Ａではライン２１７上のリモートビデオ利得
制御信号は遠隔ロケーションから利得制御増幅器２０７
を制御するためにコンパレータ２１６にも加えられる。
るに、ビデオ信号はライン２００を介してビデオ増幅器
２０１に加えられ、そしてこれがその信号を増幅してク
ランプ回路２０２によシそのＤＣ成分を回復する。クラ
ンプ回路２０２はライン２０３上の増幅器の出力をサン
プリングしそして増幅器２０１に接続するライン２０４
上にＤＣ成分を発生する。ライン２０３上の回復された
ＤＣビデオ信号は次にローパスフィルタ２０５に入り、
その出力がビデオ利得制御増幅器２０７に接続するライ
ン２０６に生じる。増幅器２０７はもう１個のビデオ増
幅器２０８に接続し、それに対して第２のクランプ回路
２０？がその信号のブランキングレベルをビデオ増幅器
２０８へのライン２１０を介してＤＣ制御信号の印加に
より接地レベルにする。このビデオ増幅器の出力はライ
ン２１１に生じそしてこれはそこからクランプ回路２０
９のサンプリング入力へと伸びるライン２１８の内の１
本と接続する。ライン２１１はまたゲーテド同期クリッ
プ回路２１２と精密同期分離器２１６に接続する。同期
チップ（ｔｉｐ）検出器２１４に生じる同期チップのレ
ベルを検出し、対応する信号レベルを与える。ビデオ入
力回路９３Ａではライン２１７上のリモートビデオ利得
制御信号は遠隔ロケーションから利得制御増幅器２０７
を制御するためにコンパレータ２１６にも加えられる。
基準入力回路９３Ｂでは増幅器２０７の利得はリモート
制御されない。検出器２１４の出力（これは交番電流リ
ップルを含む）は精密）ｌ同期分離器２１３の一方の入
力に加えられ、他この分離器の他方の入力にはビデオ増
幅器２０８の出力から出るライン２１８の１本に接続す
る。分離器２１５のこれら２人力には信号中にＡＣリッ
プルがあればそれが含まれておシ、それ故これらはこの
分離器がライン２２０上に種々の同期回路２２１と水平
同期位相検出器２２２の１個の入力とに加えられるＡ
ＣＩＪップルのない精密分離された同期信号をつくるよ
うに共通のモードとされる。ビデオ増幅器２０８の出力
からのライン２１８のもう１本が粗同期分離器２１９へ
と伸び、この分離器が粗分離同期信号を発生し、この信
号がゲートパルス発生器２２３に加えられ、この発生器
の出力がクランプ回路２０２と２０９および同期チップ
検出器２１４へと伸びるライン２２４に生じる。
制御されない。検出器２１４の出力（これは交番電流リ
ップルを含む）は精密）ｌ同期分離器２１３の一方の入
力に加えられ、他この分離器の他方の入力にはビデオ増
幅器２０８の出力から出るライン２１８の１本に接続す
る。分離器２１５のこれら２人力には信号中にＡＣリッ
プルがあればそれが含まれておシ、それ故これらはこの
分離器がライン２２０上に種々の同期回路２２１と水平
同期位相検出器２２２の１個の入力とに加えられるＡ
ＣＩＪップルのない精密分離された同期信号をつくるよ
うに共通のモードとされる。ビデオ増幅器２０８の出力
からのライン２１８のもう１本が粗同期分離器２１９へ
と伸び、この分離器が粗分離同期信号を発生し、この信
号がゲートパルス発生器２２３に加えられ、この発生器
の出力がクランプ回路２０２と２０９および同期チップ
検出器２１４へと伸びるライン２２４に生じる。
水平同期信号が検出され分離されると、パルス発生器２
２５がゲート信号を出しこれが両クラング回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
２５がゲート信号を出しこれが両クラング回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
クランプ回路２０９はバースト時間中に任意時間ではな
く数サイクルだけ一時的に閉じてビデオ信号のブランキ
ングレベルが後述するように積分技術を用いて正確に得
られるようにする。バーストはライン２２５に加えられ
、ライン２２５はリミテドバースト入力の相補出力を与
える増幅器２２７に接続したバーストリミタ回路２２６
に加えられる。リミタ回路２２６の出力は精密ゲート発
生器２５０ＶＣ接続すｂライン２２９上に１つの出力を
そして位相検出器２３１に接続するライン２６０上に１
つの出力をもつバースト検出回路２２８にも接続する。
く数サイクルだけ一時的に閉じてビデオ信号のブランキ
ングレベルが後述するように積分技術を用いて正確に得
られるようにする。バーストはライン２２５に加えられ
、ライン２２５はリミテドバースト入力の相補出力を与
える増幅器２２７に接続したバーストリミタ回路２２６
に加えられる。リミタ回路２２６の出力は精密ゲート発
生器２５０ＶＣ接続すｂライン２２９上に１つの出力を
そして位相検出器２３１に接続するライン２６０上に１
つの出力をもつバースト検出回路２２８にも接続する。
バーストの存在が検出されると、ゲート発生器２５０は
精密パーストゲート信号を発生１７、この信号が増幅器
２２７を動作可能にしてそれがバーストの中間の３サイ
クルを通しうるようにしてそれらサイクルを位相検出器
２５１に入りうるようにする。この検出器はそれに応じ
て発振器２３２の出力と増幅器２２７カラのバーストサ
イクルの位相との位相差を表わす信号を電圧制御発振器
２５２に与える。発振器２３２を制御するこの位相検出
回路の効果はサブキャリアの基準としてライン毎に用い
られるバーストの５サイクルの位相の短期変化ではなく
比較的長期の変化を修正することである。発振器２３２
の出力はバッファ２５４で処理された後に２イン２３６
に生じる。この発振器の出力はバーストのある時にカラ
ーバーストに対して位相「１ツクされた連続再生された
サブキャリア信号Ｓ Ｃ（ｉ５８ ＭＨｚ）である。し
かしながら、バースト検出回路２２８がバーストを検出
しない場合には位相検出器２３１はＨ／２信号の位相と
発振器２３２の再生サブキャリア出力とを比較するので
ラシ、このＨ／２信号は水平同期位相検出器２２２によ
り制御される発振器２３６から同期発生器２３５により
発生されるものである。この連続的に再発生されるサブ
キャリア信号ｓｃＨリファレンスロジック回路１２５Ａ
に供給され、後述するように、ここに述べる装置におい
て３８ＣＰＡＬＥクロックを発生するのに用いられる。
精密パーストゲート信号を発生１７、この信号が増幅器
２２７を動作可能にしてそれがバーストの中間の３サイ
クルを通しうるようにしてそれらサイクルを位相検出器
２５１に入りうるようにする。この検出器はそれに応じ
て発振器２３２の出力と増幅器２２７カラのバーストサ
イクルの位相との位相差を表わす信号を電圧制御発振器
２５２に与える。発振器２３２を制御するこの位相検出
回路の効果はサブキャリアの基準としてライン毎に用い
られるバーストの５サイクルの位相の短期変化ではなく
比較的長期の変化を修正することである。発振器２３２
の出力はバッファ２５４で処理された後に２イン２３６
に生じる。この発振器の出力はバーストのある時にカラ
ーバーストに対して位相「１ツクされた連続再生された
サブキャリア信号Ｓ Ｃ（ｉ５８ ＭＨｚ）である。し
かしながら、バースト検出回路２２８がバーストを検出
しない場合には位相検出器２３１はＨ／２信号の位相と
発振器２３２の再生サブキャリア出力とを比較するので
ラシ、このＨ／２信号は水平同期位相検出器２２２によ
り制御される発振器２３６から同期発生器２３５により
発生されるものである。この連続的に再発生されるサブ
キャリア信号ｓｃＨリファレンスロジック回路１２５Ａ
に供給され、後述するように、ここに述べる装置におい
て３８ＣＰＡＬＥクロックを発生するのに用いられる。
５ ＳＣＰＡＬＥクロックはＡ／Ｄコンバータ９５によ
って、ビデオ信号をデジタル化するのに用いられる。
って、ビデオ信号をデジタル化するのに用いられる。
２５７で示す水平位相位置制御装置は再生同期の水平位
置ぎめの調整用に基準入力回路９５Ｂで使用するもので
ある。８ビツトの２進数が発振器２３６からの４００Ｈ
８０ツク信号によりクロックされるカウンタ２３９をプ
リセットするために手動回転スイッチ等、例えば内部ア
クセスステーション７８（第１図）によって位置決めさ
れるコントロールスイッチ８１によりランチ回路２３８
に入れられる。
置ぎめの調整用に基準入力回路９５Ｂで使用するもので
ある。８ビツトの２進数が発振器２３６からの４００Ｈ
８０ツク信号によりクロックされるカウンタ２３９をプ
リセットするために手動回転スイッチ等、例えば内部ア
クセスステーション７８（第１図）によって位置決めさ
れるコントロールスイッチ８１によりランチ回路２３８
に入れられる。
カウンタがその極限カウントになると、それがＨ同期位
相検出器２２２の第２人力に接続する出力２４１をもク
ランプ波発生器２４０をトリガーする。
相検出器２２２の第２人力に接続する出力２４１をもク
ランプ波発生器２４０をトリガーする。
かくしてラッチ回路を調整することにより±２０マイク
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このフィードバックルーズにおける遅延は再
生同期が進相であることを意味するから水平位置の制御
はテレビ局内の配線により信号の伝送中の伝播遅れを補
償するためにビデオ情報信号を効果的に進めることが出
来る。基準クロック発生回路９８の説明において後述す
るように、この水平位相位置制御は基準クロック発生器
９８と連動するサブキャリア位相制御に関連して行われ
、それにより遅延量は精密に、この例では約±１８０秒
で制御出来る。
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このフィードバックルーズにおける遅延は再
生同期が進相であることを意味するから水平位置の制御
はテレビ局内の配線により信号の伝送中の伝播遅れを補
償するためにビデオ情報信号を効果的に進めることが出
来る。基準クロック発生回路９８の説明において後述す
るように、この水平位相位置制御は基準クロック発生器
９８と連動するサブキャリア位相制御に関連して行われ
、それにより遅延量は精密に、この例では約±１８０秒
で制御出来る。
発振器２３６の出力はまた第１０図に示す種々の垂直お
よび水平同期ルートに関連する信号を発生するために、
テレビジョン信号処理装置について通常のものである同
期発生器２３５によって用いられる。これら信号は位相
検出器２２２により与えられるごとき精密再生Ｈ同期の
位相に対して発生され、そしてそれ故常に入力信号に関
連した位相をもつ。
よび水平同期ルートに関連する信号を発生するために、
テレビジョン信号処理装置について通常のものである同
期発生器２３５によって用いられる。これら信号は位相
検出器２２２により与えられるごとき精密再生Ｈ同期の
位相に対して発生され、そしてそれ故常に入力信号に関
連した位相をもつ。
第１０図の回路の重要な点はビデオ信号の１−１回期イ
Ｓ号がその値の丁度１／２でクリップされそしてブラン
キングレベルが正確に接地点にクランプされるというこ
とである。再生されたザブキャリアはバーストで位相ロ
ックされそして精密水平同期信号が精密同期分離器を利
用して再生される。
Ｓ号がその値の丁度１／２でクリップされそしてブラン
キングレベルが正確に接地点にクランプされるというこ
とである。再生されたザブキャリアはバーストで位相ロ
ックされそして精密水平同期信号が精密同期分離器を利
用して再生される。
この信号は同期発生器２５５により、後述するラインア
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与えるために用いられる。ク
ランプ回路２０９はバーストの全サイクルにわたり継続
するクランプパルスを用いてバースト時間におけるビデ
オの０平均レベルについて試験をするからこのビデオを
ローパスフィルタリングする必要もクランプを行う前の
バースト排除も必要ない。これはバーストの結果的積分
が０でありバーストの全サイクルを含まない信号の積分
により導入されるＨ／２リップルがないという事実によ
る。
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与えるために用いられる。ク
ランプ回路２０９はバーストの全サイクルにわたり継続
するクランプパルスを用いてバースト時間におけるビデ
オの０平均レベルについて試験をするからこのビデオを
ローパスフィルタリングする必要もクランプを行う前の
バースト排除も必要ない。これはバーストの結果的積分
が０でありバーストの全サイクルを含まない信号の積分
により導入されるＨ／２リップルがないという事実によ
る。
第１０図のブロック図は入力ボード用の１つの回路を示
す第４２Ａ〜４２Ｄ図に示す動作を実行するため使用出
来る入力回路と特定の回路の機能動作を説明するもので
ある。
す第４２Ａ〜４２Ｄ図に示す動作を実行するため使用出
来る入力回路と特定の回路の機能動作を説明するもので
ある。
クランプ回路２０９ （第４２Ｃ図）の動作については
増幅器２０８の出力電圧はライン２１１と２１８に生じ
、これらの一方はエミッタホロワトランジスタ２４４の
ベースに接続してこれが電圧降下をつくる。
増幅器２０８の出力電圧はライン２１１と２１８に生じ
、これらの一方はエミッタホロワトランジスタ２４４の
ベースに接続してこれが電圧降下をつくる。
平衡条件下ではライン２１８のビデオ信号のブランキン
グレベルは接地電位である。このビデオ信号はエミッタ
ホロワ２４４の電圧降下によυ負側へ約α７ｖだけシフ
トする。ライン２４７により差動増幅器２４６の負入力
に接続するエミッタを有するマツチングエミッタホロワ
トランジスｊｌ ２４５ハ比較レベル（接地電位）トラ
ンジスタ２４４と同様に負側にシフトする。トランジス
タ２４４のエミッタは、伝送ゲートまたはスイッチ２４
日が第４２Ｄ図の再制限ゲートパルス発生器２２３によ
り発生される。ライン２２４上の信号によりバースト中
およびバーストの全サイクル数にわたり閉じるときに差
動増幅器２４６の正入力に接続する。かくして、バース
ト中スイッチ２４８は閉じてコンデンサ２４９をバース
トの平均レベルまで充電する。このスイッチはサブキャ
リアの整数個のサイクル申開じる。これにより従来では
クランプレベルのＨ／２変調をなくすために通常行われ
るクジンピング前のバースト除去のためのビデオ信号の
ローパスフィルタリングの必要性がなくなる。コンデン
サ２４９の電圧ハバーストの平均値を正しく反映するも
のであシ、差動増幅器２４６の出力がビデオ増幅器２０
８にライン２５１、トランジスタ２５２およびトランジ
スタ２５２のエミッタに接続するライン２１０を通じて
加えられる誤差を示す。ライン２１１上の信号のブラン
キングレベルはかくして差動増幅器２４６の高ＤＣ利得
により接地電位に接近して維持される。クランプ回路２
０２の動作はクランプ２０９のそれとほぼ同じでありそ
して第４２Ａ、４２Ｂ図に示す通りである。
グレベルは接地電位である。このビデオ信号はエミッタ
ホロワ２４４の電圧降下によυ負側へ約α７ｖだけシフ
トする。ライン２４７により差動増幅器２４６の負入力
に接続するエミッタを有するマツチングエミッタホロワ
トランジスｊｌ ２４５ハ比較レベル（接地電位）トラ
ンジスタ２４４と同様に負側にシフトする。トランジス
タ２４４のエミッタは、伝送ゲートまたはスイッチ２４
日が第４２Ｄ図の再制限ゲートパルス発生器２２３によ
り発生される。ライン２２４上の信号によりバースト中
およびバーストの全サイクル数にわたり閉じるときに差
動増幅器２４６の正入力に接続する。かくして、バース
ト中スイッチ２４８は閉じてコンデンサ２４９をバース
トの平均レベルまで充電する。このスイッチはサブキャ
リアの整数個のサイクル申開じる。これにより従来では
クランプレベルのＨ／２変調をなくすために通常行われ
るクジンピング前のバースト除去のためのビデオ信号の
ローパスフィルタリングの必要性がなくなる。コンデン
サ２４９の電圧ハバーストの平均値を正しく反映するも
のであシ、差動増幅器２４６の出力がビデオ増幅器２０
８にライン２５１、トランジスタ２５２およびトランジ
スタ２５２のエミッタに接続するライン２１０を通じて
加えられる誤差を示す。ライン２１１上の信号のブラン
キングレベルはかくして差動増幅器２４６の高ＤＣ利得
により接地電位に接近して維持される。クランプ回路２
０２の動作はクランプ２０９のそれとほぼ同じでありそ
して第４２Ａ、４２Ｂ図に示す通りである。
第４２ｃ図をみるに、スイッチ２４８が閉じるとバース
トがこのスイッチを通ってコンデンサ２４９にそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそれ故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の５サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２８の出力により動作
不能となる。バーストがあると、ダイオード検出器２５
７と検出器２２８のそれに続くラッチ回路２５８が位相
検出器２５１のスイッチングトランジスタ２５９（第４
２Ｂ図）に接続するライン２６０を更に負のレベルにす
る。バーストがあると、スイッチングトランジスタ２５
９は遮断しそして検出器２３１の他のスイッチングトラ
ンジスタ２６１が導通する。トランジスタ２６１がオン
となると増幅器２２７からのバーストの３サイクル分が
ドライバ２７７により検出器２３１の変圧器２６２に加
えられる。
トがこのスイッチを通ってコンデンサ２４９にそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそれ故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の５サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２８の出力により動作
不能となる。バーストがあると、ダイオード検出器２５
７と検出器２２８のそれに続くラッチ回路２５８が位相
検出器２５１のスイッチングトランジスタ２５９（第４
２Ｂ図）に接続するライン２６０を更に負のレベルにす
る。バーストがあると、スイッチングトランジスタ２５
９は遮断しそして検出器２３１の他のスイッチングトラ
ンジスタ２６１が導通する。トランジスタ２６１がオン
となると増幅器２２７からのバーストの３サイクル分が
ドライバ２７７により検出器２３１の変圧器２６２に加
えられる。
このドライバーは他方においてバーストの位相とライ／
２３３にある２Ａ５８ＭＨｚ（ＳＣ）発振器２６２の出
力位相とを比較するための位相比較器２３１ａに接続す
る。バーストが検出器２２８によシ検出されないときに
はトランジスタ２５９がオンとなり信号Ｈ／２を変圧器
２６２に接続するドライバ２７７の他方の入力に加えて
、そしてライ／２３５上の発振器出力がＨ／２（？！号
の位相と比較される。
２３３にある２Ａ５８ＭＨｚ（ＳＣ）発振器２６２の出
力位相とを比較するための位相比較器２３１ａに接続す
る。バーストが検出器２２８によシ検出されないときに
はトランジスタ２５９がオンとなり信号Ｈ／２を変圧器
２６２に接続するドライバ２７７の他方の入力に加えて
、そしてライ／２３５上の発振器出力がＨ／２（？！号
の位相と比較される。
精密Ｈ同期分離を行う回路にもどり第４２Ｃ図をみるに
、この同期信号はトランジスタ２６５ａのペースに接続
する出力をもつローパスフィルタ２６４に伸びるシイ７
２１８上に増幅器２０８からとり出される。
、この同期信号はトランジスタ２６５ａのペースに接続
する出力をもつローパスフィルタ２６４に伸びるシイ７
２１８上に増幅器２０８からとり出される。
トランジスタ２６５のエミツタはｆｆ？ＩＪ御ラインク
ライン２２４期信号のおる期間閉じる伝送ゲートまだは
スイッチ２６６に接続する。この信号のレベルは単位利
得増幅器２６８によりバッファ作用を受けるコンデンサ
２６７（＠４２Ｄ図）を光電することにより決定され、
そして同期チップのＤＣレベルの半分がこの信号中にあ
るＡ、 ＣＩ７ツプルの全レベルと共に２イン２１５を
介して同期セパレータ２１３の一方の入力に加えられる
。この同期セパレータの他方の入力にはエミッタホロワ
トランジスタ２６５からのライン２６９が接続する。第
４２図Ａ−Ｄに図示される入力回路９！ＳＡ、９３Ｂの
実施例では精密Ｈ同期セパレータ２１３は比較器である
。このように、ライン２２０上の出力はＡＣリップルが
コンパレータ２１３の両入力に入りそして共通モード排
除によりこのコンパレータの出力に生じないためにビデ
オ信号のＡＣＩＪップルには影響されないタイミングを
有する分離された同期信号となる。ライン２２０上の同
期信号はこの信号方式の他の部分によシビデオ信号の処
理用のこの信号方式内のタイミンク基準として作用する
サブキャリア信号の特定の位相角に対して再び限定され
た水平ラインに関係する同期化信号を発生するべく使用
される精密同期信号である。また、この同期化信号は２
本の水平ライン（２２７，５Ｘ２＝４５５ ）毎にサブ
キャリアの全サイクル数があるために１／２Ｈ同期イｇ
号のレートとなり、そしてこの点は以降の説明から明ら
かなようにここに示す装置の動作にとって重要となる。
ライン２２４期信号のおる期間閉じる伝送ゲートまだは
スイッチ２６６に接続する。この信号のレベルは単位利
得増幅器２６８によりバッファ作用を受けるコンデンサ
２６７（＠４２Ｄ図）を光電することにより決定され、
そして同期チップのＤＣレベルの半分がこの信号中にあ
るＡ、 ＣＩ７ツプルの全レベルと共に２イン２１５を
介して同期セパレータ２１３の一方の入力に加えられる
。この同期セパレータの他方の入力にはエミッタホロワ
トランジスタ２６５からのライン２６９が接続する。第
４２図Ａ−Ｄに図示される入力回路９！ＳＡ、９３Ｂの
実施例では精密Ｈ同期セパレータ２１３は比較器である
。このように、ライン２２０上の出力はＡＣリップルが
コンパレータ２１３の両入力に入りそして共通モード排
除によりこのコンパレータの出力に生じないためにビデ
オ信号のＡＣＩＪップルには影響されないタイミングを
有する分離された同期信号となる。ライン２２０上の同
期信号はこの信号方式の他の部分によシビデオ信号の処
理用のこの信号方式内のタイミンク基準として作用する
サブキャリア信号の特定の位相角に対して再び限定され
た水平ラインに関係する同期化信号を発生するべく使用
される精密同期信号である。また、この同期化信号は２
本の水平ライン（２２７，５Ｘ２＝４５５ ）毎にサブ
キャリアの全サイクル数があるために１／２Ｈ同期イｇ
号のレートとなり、そしてこの点は以降の説明から明ら
かなようにここに示す装置の動作にとって重要となる。
粗分離同期信号もライン２７０を介してローパスフィル
タ２６４かり粗同期分離器２１９へ同期信号をとり出す
ことにより発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するワンシ
ョットを含むゲートパルス発生器２２３に加えられる。
タ２６４かり粗同期分離器２１９へ同期信号をとり出す
ことにより発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するワンシ
ョットを含むゲートパルス発生器２２３に加えられる。
２７２で示す上側の回路はスイッチ２６６により同期し
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７３はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検出器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのクランプ回路
がそれらを開いたままにしておくのではなくＤＣフィー
ドバックルーズにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７３はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検出器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのクランプ回路
がそれらを開いたままにしておくのではなくＤＣフィー
ドバックルーズにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
これにより精密ゲート発生器２３０は常に確実にすべて
の入力バースト信号に正しく応答する。
の入力バースト信号に正しく応答する。
入力ビデオ信号の垂直同期信号に対して位相的に正しく
関係するフィールドインデックス信号ヲエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１３の出力と■同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲート・２７９（第４２Ｄ図）に与えられる。
関係するフィールドインデックス信号ヲエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１３の出力と■同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲート・２７９（第４２Ｄ図）に与えられる。
、基−準３Ｌ３」個−路
第９Ａ図に示す基準論理回路１２５Ａ、１２５Ｂは水平
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａ−ｉたは９３Ｂから種々の信号を受けそし
て本装置の動作に用いられる多数のクロックおよびタイ
ミング制御信号を夫々発生する。
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａ−ｉたは９３Ｂから種々の信号を受けそし
て本装置の動作に用いられる多数のクロックおよびタイ
ミング制御信号を夫々発生する。
更にコンピュータ制御装置９２が論理回路１２５Ａと１
２５Ｂに制御信号を与え、そしてこれらにより本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路９５Ａと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５人と１２５Ｂは異なった機能を
行うから異なった入力が夫々に入りそして夫々からの全
ての出力が用いられるわけではない。
２５Ｂに制御信号を与え、そしてこれらにより本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路９５Ａと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５人と１２５Ｂは異なった機能を
行うから異なった入力が夫々に入りそして夫々からの全
ての出力が用いられるわけではない。
基準論理回路の動作を第１ｉＡ図のほぼ中央において水
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系により行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａにより発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由により連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称ＰＡＬＥフラグ信号を発生する。
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系により行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａにより発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由により連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称ＰＡＬＥフラグ信号を発生する。
Ｐ Ａ Ｌ Ｅフラグはまたこの信号系の他の部分、主
として再生信号の処理に用いられる部分での使用のため
に基準論理回路１２５Ｂの出力としても与えられる。こ
の回路はまたディスク駆動モータのサーボ制御動作用の
ドライブ同期化信号を発生して１５Ｈ２の１組３個のパ
ルスを発生し２、これがディスクドライブサーボの制御
に用いられるべくＨ同期信号でマルチプレクス処理され
る。他のタイミング制御信号は後述するように基準論理
回路１２５Ｂによシ与えられる。
として再生信号の処理に用いられる部分での使用のため
に基準論理回路１２５Ｂの出力としても与えられる。こ
の回路はまたディスク駆動モータのサーボ制御動作用の
ドライブ同期化信号を発生して１５Ｈ２の１組３個のパ
ルスを発生し２、これがディスクドライブサーボの制御
に用いられるべくＨ同期信号でマルチプレクス処理され
る。他のタイミング制御信号は後述するように基準論理
回路１２５Ｂによシ与えられる。
第１ｉＡ図の上側部分をみるに、基準論理回路１２５Ａ
用のビデオ入力回路９３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９５Ｂからのサブキャリア信号（ＳＣ
）が２イン５００に加えられそしてこれが位相コンパレ
ータ５０２に入る。このコンパレータの出力はライン３
０３に生じそしてこれが積分器３０６によシ与えられる
ライン３０５上の第２人力をもつ加算器３０４に入る。
用のビデオ入力回路９３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９５Ｂからのサブキャリア信号（ＳＣ
）が２イン５００に加えられそしてこれが位相コンパレ
ータ５０２に入る。このコンパレータの出力はライン３
０３に生じそしてこれが積分器３０６によシ与えられる
ライン３０５上の第２人力をもつ加算器３０４に入る。
精密ディジタルバースト位相デコーダ５０７はライン３
ｏ８上のアナログ−ディジタルコンバータ９５の出力か
らとり出される実際にディジタル化されたビデオデータ
を受けそしてサンプリングがバーストの適正位相で行わ
れたかどうかをデコードしてビデオ信号が常に正しくサ
ンプリングされるようにサンプルクロックの位相調整に
用いるべくライン５０９を介して積分器３０６に対して
＋または−の誤差信号を発生する。
ｏ８上のアナログ−ディジタルコンバータ９５の出力か
らとり出される実際にディジタル化されたビデオデータ
を受けそしてサンプリングがバーストの適正位相で行わ
れたかどうかをデコードしてビデオ信号が常に正しくサ
ンプリングされるようにサンプルクロックの位相調整に
用いるべくライン５０９を介して積分器３０６に対して
＋または−の誤差信号を発生する。
加算器３０４の出力はライン３１０に生じそしてこれが
ループ増幅器と２個の故障ランプドライバ３１４の内の
一方へと伸びるライン５１３により電圧制御発振器３１
２に接続したフィルタ３１１に加えられる。
ループ増幅器と２個の故障ランプドライバ３１４の内の
一方へと伸びるライン５１３により電圧制御発振器３１
２に接続したフィルタ３１１に加えられる。
発振器３１２の出力は６ＳＣの周波数でライ／３１５に
生じそしてこれが６分割カウンタ３１６とライン５１８
上に３ＳＣの周波数でＰＡＬＥクロック出力を出す２分
割カウンタ３１７に加えられる。６分割カウンタはＳＣ
の周波数の出力をライン５１９に出し、これが２分割カ
ウンタ３２０とコンパレータ３０２ノ他方の入力とに加
えられる。カウンタ５２０の出力は１／２ＳＣ信号であ
りこれが２分割カウンタを交互のライン上でセットおよ
びリセットするため用いられるパルス変成器３２２へと
伸びるライン！＋２１に生じる。この制御信号は後述す
るようにＰＡＬＥ７ラグ発生器３２４により供給される
Ｈ／２ レート信号でライン３２３を通じて供給され
る。
生じそしてこれが６分割カウンタ３１６とライン５１８
上に３ＳＣの周波数でＰＡＬＥクロック出力を出す２分
割カウンタ３１７に加えられる。６分割カウンタはＳＣ
の周波数の出力をライン５１９に出し、これが２分割カ
ウンタ３２０とコンパレータ３０２ノ他方の入力とに加
えられる。カウンタ５２０の出力は１／２ＳＣ信号であ
りこれが２分割カウンタを交互のライン上でセットおよ
びリセットするため用いられるパルス変成器３２２へと
伸びるライン！＋２１に生じる。この制御信号は後述す
るようにＰＡＬＥ７ラグ発生器３２４により供給される
Ｈ／２ レート信号でライン３２３を通じて供給され
る。
この回路の上側部分の動作は、Ａ−Ｄコンバータ９５に
より行われるサンプリングが常時カラーバースト同期化
信号と同一位相で正しく行われるように正確に制御され
る電圧制御発振器３１２の出力において６ＳＣの周波数
の信号を発生することである。これはサンプリングされ
るビデオの位相が本装置により発生されるカラーを最終
的に決定することを考えると重要である。かくして一方
の入力にライン３１９を介してＶＣＯｓ１２の分割され
た出力を受ける位相コンパレータ３０２はその他方の入
力に入るライン３００上のビデオまたは基準サブキャリ
ア同期信号の位相にその出力の位相を比較的近いところ
でロックする位相ロックループを与える。ＶＣＯｔ１２
の分割された出力はこの位相ロックループを通じて一般
に約１０°以内であるＳＣ信号を発生する。しかしなが
ら、Ａ−Ｄコンバータ９５のディジタル化されたビデオ
出力は、ライン３０７ａを介してビデオ入力回路９３Ａ
から入る精密バーストサンプリングゲート信号により動
作可能とされて加算器３０４に加えられる平均値を与え
るべく積分器３０６により積分されるビデオのバ−スト
インターバルにおいてとシ出される誤差信号を発生する
精密ディジタルバースト位成デコーダ３０７にライン３
０８を介して加えられる。これによりＶＣＯ３１２を制
御するループ増幅器３１１の出力電圧レベルはデコーダ
３０７に与えられるバーストサンプルに反映されるビデ
オ信号のサンプリング時間の変動を修正するために調整
される。これらバーストサンプルはサンプリング時間に
変動が生じなければすべてのラインに対して同じ値を表
わす。Ａ−Ｄコンバータの出力に実際に生じるサンプリ
ングされたデータをしらべることにより、これらサンプ
ルが適正な位置でとり出されたかどうかを正確にきめる
ことが出来、そしてこのようにして２分割カウンタ３１
７に加えられるライン３１５上の■ＣＯ出力がサンプリ
ングを正しい位相にしておくためにＡ−Ｄコンバータ９
５を制御するライン３１８上のＰＡＬＥｓ８Ｃクロック
を発生する。精密ディジタルバースト位相デコーダ５０
７は５°〜ｌＯ８程度である過度ドリフト等により生じ
る誤りを効果的に修正する。これに関してライン５００
上のビデオ（または基準）サブキャリア同期信号の位相
はＶＣＯ５１２用の基本ロックアツプを与え、そして基
準論理回路１２３Ｂ内のライン３０５に生じる精密修正
は位相を数置すなわち約２０°まで変化させるように構
成される。
より行われるサンプリングが常時カラーバースト同期化
信号と同一位相で正しく行われるように正確に制御され
る電圧制御発振器３１２の出力において６ＳＣの周波数
の信号を発生することである。これはサンプリングされ
るビデオの位相が本装置により発生されるカラーを最終
的に決定することを考えると重要である。かくして一方
の入力にライン３１９を介してＶＣＯｓ１２の分割され
た出力を受ける位相コンパレータ３０２はその他方の入
力に入るライン３００上のビデオまたは基準サブキャリ
ア同期信号の位相にその出力の位相を比較的近いところ
でロックする位相ロックループを与える。ＶＣＯｔ１２
の分割された出力はこの位相ロックループを通じて一般
に約１０°以内であるＳＣ信号を発生する。しかしなが
ら、Ａ−Ｄコンバータ９５のディジタル化されたビデオ
出力は、ライン３０７ａを介してビデオ入力回路９３Ａ
から入る精密バーストサンプリングゲート信号により動
作可能とされて加算器３０４に加えられる平均値を与え
るべく積分器３０６により積分されるビデオのバ−スト
インターバルにおいてとシ出される誤差信号を発生する
精密ディジタルバースト位成デコーダ３０７にライン３
０８を介して加えられる。これによりＶＣＯ３１２を制
御するループ増幅器３１１の出力電圧レベルはデコーダ
３０７に与えられるバーストサンプルに反映されるビデ
オ信号のサンプリング時間の変動を修正するために調整
される。これらバーストサンプルはサンプリング時間に
変動が生じなければすべてのラインに対して同じ値を表
わす。Ａ−Ｄコンバータの出力に実際に生じるサンプリ
ングされたデータをしらべることにより、これらサンプ
ルが適正な位置でとり出されたかどうかを正確にきめる
ことが出来、そしてこのようにして２分割カウンタ３１
７に加えられるライン３１５上の■ＣＯ出力がサンプリ
ングを正しい位相にしておくためにＡ−Ｄコンバータ９
５を制御するライン３１８上のＰＡＬＥｓ８Ｃクロック
を発生する。精密ディジタルバースト位相デコーダ５０
７は５°〜ｌＯ８程度である過度ドリフト等により生じ
る誤りを効果的に修正する。これに関してライン５００
上のビデオ（または基準）サブキャリア同期信号の位相
はＶＣＯ５１２用の基本ロックアツプを与え、そして基
準論理回路１２３Ｂ内のライン３０５に生じる精密修正
は位相を数置すなわち約２０°まで変化させるように構
成される。
第１１Ａ図の下の部分についてはＰＡＬＥフラグ発生器
３２４は出力ライン５１８にＰＡＬＥクロックを発生す
る２分割カウンタ３１７のセットおよびリセット端子に
１／２ＳＣパルスを分配するスイッチ３２５をスイッチ
するためにＨ／２レートでＰＡＬＥフラグ信号を発生す
る。ＰＡＬＥフラグは第１１Ｂ図について述べるように
ライン毎に状態を変える。ｐ Ａ Ｌ Ｅフラグ信号は
３ＳＣＰＡＬＥクロツクの位相が交互のラインのビデオ
期間にそれが反転してもビデオ信号のバーストインター
バールでは反転しないように非対称となっている。かく
して正味の効果としては、バースト後のラインの部分の
みが交互のラインで反転する位相をもつクロック信号、
すなわち非対称信号でサンプリングされるということで
ある。第１１Ａ図に示すようにＰＡＬＥフラグ発生器５
２４はライン３２６上に与えられるＨドライブのビデオ
入力（または基準入力）回路９３Ａ（または９５Ｂ）か
らの入力、ライン３２７上のフィールドインデクスパル
スおよびライン３２８上のバーストフラグを入力とする
。バーストフラグはバーストのサンプリング位相が第１
１Ａ図の上の部分におけるバースト位相デコーダ３０７
の動作について変えられてはならないためにＰＡＬＥフ
ラグ発生器がバースト発生後までライン３２５にＰＡＬ
Ｅフラグ信号を出さないようにする。ＰＡＬＥフラグ発
生器３２４はＨ／２レートの転移リセットパルスを与え
、これがライン３２４ａを介してエンコーダスイッチ１
２６に送られる。このスイッチはエンコーダ９６の同期
ワード挿入器をリセットするためにそれにより用いられ
る信号を発生するため、データ転送動作中このパルスを
使用する。
３２４は出力ライン５１８にＰＡＬＥクロックを発生す
る２分割カウンタ３１７のセットおよびリセット端子に
１／２ＳＣパルスを分配するスイッチ３２５をスイッチ
するためにＨ／２レートでＰＡＬＥフラグ信号を発生す
る。ＰＡＬＥフラグは第１１Ｂ図について述べるように
ライン毎に状態を変える。ｐ Ａ Ｌ Ｅフラグ信号は
３ＳＣＰＡＬＥクロツクの位相が交互のラインのビデオ
期間にそれが反転してもビデオ信号のバーストインター
バールでは反転しないように非対称となっている。かく
して正味の効果としては、バースト後のラインの部分の
みが交互のラインで反転する位相をもつクロック信号、
すなわち非対称信号でサンプリングされるということで
ある。第１１Ａ図に示すようにＰＡＬＥフラグ発生器５
２４はライン３２６上に与えられるＨドライブのビデオ
入力（または基準入力）回路９３Ａ（または９５Ｂ）か
らの入力、ライン３２７上のフィールドインデクスパル
スおよびライン３２８上のバーストフラグを入力とする
。バーストフラグはバーストのサンプリング位相が第１
１Ａ図の上の部分におけるバースト位相デコーダ３０７
の動作について変えられてはならないためにＰＡＬＥフ
ラグ発生器がバースト発生後までライン３２５にＰＡＬ
Ｅフラグ信号を出さないようにする。ＰＡＬＥフラグ発
生器３２４はＨ／２レートの転移リセットパルスを与え
、これがライン３２４ａを介してエンコーダスイッチ１
２６に送られる。このスイッチはエンコーダ９６の同期
ワード挿入器をリセットするためにそれにより用いられ
る信号を発生するため、データ転送動作中このパルスを
使用する。
Ｈドライブおよびフィールドインデクス信号はまたライ
ン３５２を介してドライブ同期スイッチ５３１に伸びる
出力を有するドライブサーボ同期発生器３３０にも加え
られ、そしてこれがコンピュータ制御方式９２からの制
御ライン３５５によ）命令されるときディスクドライブ
７３の夫々につきライン５３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクパック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
プレクス同期信号の形をとりそしてこれがディスクドラ
イブユニットへと伸びるライ゛／３５４に生じる。この
信号は１５Ｈｚセツトレートで記録または再生されてい
る第１フイールドを示すための１組５個の連続する幅広
のノくルスと水平同期パルス（Ｈレート）とを含み、そ
してスピンドルサーボモータの制御に用いられる。カラ
ーフレームおよび関連する同期信号はまたサーボドライ
ブの制御用および再生動作中使用される制御信号を発生
する際の基準クロック発生器による使用のためにもつく
られる。カラーフレームに関連した同期信号はカラーフ
レーム発生器３０１が得られる。
ン３５２を介してドライブ同期スイッチ５３１に伸びる
出力を有するドライブサーボ同期発生器３３０にも加え
られ、そしてこれがコンピュータ制御方式９２からの制
御ライン３５５によ）命令されるときディスクドライブ
７３の夫々につきライン５３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクパック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
プレクス同期信号の形をとりそしてこれがディスクドラ
イブユニットへと伸びるライ゛／３５４に生じる。この
信号は１５Ｈｚセツトレートで記録または再生されてい
る第１フイールドを示すための１組５個の連続する幅広
のノくルスと水平同期パルス（Ｈレート）とを含み、そ
してスピンドルサーボモータの制御に用いられる。カラ
ーフレームおよび関連する同期信号はまたサーボドライ
ブの制御用および再生動作中使用される制御信号を発生
する際の基準クロック発生器による使用のためにもつく
られる。カラーフレームに関連した同期信号はカラーフ
レーム発生器３０１が得られる。
これはライン３２７を介して３０ Ｈｚのフィールドイ
ンデクスバルス信号を受けてそれを２分の１に分周して
１５Ｈｚのカラーフレーム信号をつくるものである。こ
のカラーフレーム信号はライン３２９ヲ介してディスク
ドライブ７３と基準クロック発生器９８に加えられる。
ンデクスバルス信号を受けてそれを２分の１に分周して
１５Ｈｚのカラーフレーム信号をつくるものである。こ
のカラーフレーム信号はライン３２９ヲ介してディスク
ドライブ７３と基準クロック発生器９８に加えられる。
第１１Ａ図のブロック図の動作を行うために使用出来る
特定の回路を第４３Ａ〜４３Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４３Ａ図の上
の部分のディジタルバースト位相デコーダ３０７につい
てはＡ−Ｄコンバータ９５の出力からとり出される８ビ
ツトの形をし九ディジタル化ビデオサブキャリア同期信
号即ちカラーバーストハシフトレジスタ５５６に接続し
た演算ユニット３３５に接続するライン３０８上に生じ
る。シフトレジスタ３５６は、ライン５０７ａを介しテ
精密バーストサンプリングゲートが入ると作動される一
般に３３７で示す論理回路によシクロツクされ、そして
演算ユニット５３５と共にライン３０９上のディジタル
化カラーバーストの位相の符号を決定するに必要な演算
ステップを行う。サンプリングの誤差はサンプリングが
サブキャリアカラーバースト信号の適正な位相でとり出
されるならば０であるサンプルの９０°ずれた（ ｑｕ
ａｄｒａｔｕｒｅ ）成分をしらべることにより決定さ
れる。詳細にはこの成分はサンプルＸ１、Ｘ２、Ｘ５が
１２０°ずれているとき関数Ｘ１−１’／２ （Ｘ２
＋Ｘ５ ）に比例する。クロック論理回路３３７は演算
ユニット５３５とシフトレジスタ５３６が実際のサンプ
ルの位相の誤差を示すライン３０９上の＋または一信号
を発生する計算を行いうるようにするシーケンスを行う
。
特定の回路を第４３Ａ〜４３Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４３Ａ図の上
の部分のディジタルバースト位相デコーダ３０７につい
てはＡ−Ｄコンバータ９５の出力からとり出される８ビ
ツトの形をし九ディジタル化ビデオサブキャリア同期信
号即ちカラーバーストハシフトレジスタ５５６に接続し
た演算ユニット３３５に接続するライン３０８上に生じ
る。シフトレジスタ３５６は、ライン５０７ａを介しテ
精密バーストサンプリングゲートが入ると作動される一
般に３３７で示す論理回路によシクロツクされ、そして
演算ユニット５３５と共にライン３０９上のディジタル
化カラーバーストの位相の符号を決定するに必要な演算
ステップを行う。サンプリングの誤差はサンプリングが
サブキャリアカラーバースト信号の適正な位相でとり出
されるならば０であるサンプルの９０°ずれた（ ｑｕ
ａｄｒａｔｕｒｅ ）成分をしらべることにより決定さ
れる。詳細にはこの成分はサンプルＸ１、Ｘ２、Ｘ５が
１２０°ずれているとき関数Ｘ１−１’／２ （Ｘ２
＋Ｘ５ ）に比例する。クロック論理回路３３７は演算
ユニット５３５とシフトレジスタ５３６が実際のサンプ
ルの位相の誤差を示すライン３０９上の＋または一信号
を発生する計算を行いうるようにするシーケンスを行う
。
ライン３２３にＰＡＬＥフラグ信号を発生するための回
路６２４を有する第４３Ａ図をみるに、Ｈドライブ信号
はインバータ３４２により反転されてライン３３８を介
してＦＦ５３９のクロック人力に加えられる。
路６２４を有する第４３Ａ図をみるに、Ｈドライブ信号
はインバータ３４２により反転されてライン３３８を介
してＦＦ５３９のクロック人力に加えられる。
このＦＦけライン３２８上のパーストゲートまたはフラ
グ信号によシクロツクされる１２ＦＦ３４１の人力に接
続する出力ライン３４０を有する２分周器である。ライ
ン３４０はｐｐ３ａｔからの出力ライン３４４と同じに
ＮＡＮＤゲート３４３へと伸びる。
グ信号によシクロツクされる１２ＦＦ３４１の人力に接
続する出力ライン３４０を有する２分周器である。ライ
ン３４０はｐｐ３ａｔからの出力ライン３４４と同じに
ＮＡＮＤゲート３４３へと伸びる。
ＰＡＬＥフラグ発生器５２４の動作を第１１Ｂ図のタイ
ミング図により説明する。ここにおいて第１ｊＢ図（１
）にはＨドライブ信号（ライン５２６ ） 、第１１Ｂ
図（２）にはライン３４０上の信号、第１ｉＢ図（３）
にはライン３４４上の信号、第１１Ｂ図（４）にはライ
ン３２８上のパーストゲートクロック、第１１Ｂ図（５
）にはライン５４５上のＮＡＮＤゲートの出力が夫々示
しである。
ミング図により説明する。ここにおいて第１ｊＢ図（１
）にはＨドライブ信号（ライン５２６ ） 、第１１Ｂ
図（２）にはライン３４０上の信号、第１ｉＢ図（３）
にはライン３４４上の信号、第１１Ｂ図（４）にはライ
ン３２８上のパーストゲートクロック、第１１Ｂ図（５
）にはライン５４５上のＮＡＮＤゲートの出力が夫々示
しである。
ライン５２５上のＰＡＬＥフラグ信号はライン５４５上
の信号をインバータ３４６により反転したものである。
の信号をインバータ３４６により反転したものである。
ＰＡＬＥフラグ信号はＨ／２のレートで生じるが、第ｊ
ＩＢ図（５）はライン３４４に生じてＮＡＮＤゲート３
４３に加えられるＦＦ３４１の出力が、第１ＦＦ３３９
の出力に対して遅延しているために非対称として示して
いる。これはＦＦ３４１がＨドライブではなくパースト
ゲートでクロックされるためである。
ＩＢ図（５）はライン３４４に生じてＮＡＮＤゲート３
４３に加えられるＦＦ３４１の出力が、第１ＦＦ３３９
の出力に対して遅延しているために非対称として示して
いる。これはＦＦ３４１がＨドライブではなくパースト
ゲートでクロックされるためである。
基準クロック発生器
基準クロック発生器９８は再生、データ転送、テストそ
の他の動作中の本装置用の基本タイミング（ｌｉｔ号を
発生する。これら動作中に入力ビデオ信号は記録されず
にその入力タイミング基準として入力回路？３Ｂで発生
されて基準論理回路１２５Ｂに送られる再生された５Ｃ
（５，５８ＭＨｚ）を用いる。基準クロック発生器は全
系の位相をシフトするための移相能力を有しそして所望
の系の位相でタイミング信号を発生するための位相ロッ
クループとそれにあったカウンタおよび論理回路を含ん
でいる。
の他の動作中の本装置用の基本タイミング（ｌｉｔ号を
発生する。これら動作中に入力ビデオ信号は記録されず
にその入力タイミング基準として入力回路？３Ｂで発生
されて基準論理回路１２５Ｂに送られる再生された５Ｃ
（５，５８ＭＨｚ）を用いる。基準クロック発生器は全
系の位相をシフトするための移相能力を有しそして所望
の系の位相でタイミング信号を発生するための位相ロッ
クループとそれにあったカウンタおよび論理回路を含ん
でいる。
これはまたデータデコーダおよびタイムベース修正器１
００およびクロマ分離器および処理回路１０１により使
用される制御信号を発生する。また、基準クロック発生
器９８は記録された２つのフィールド画像フレームの交
互の再生を確認し、フレーム遅れスイッチ信号を発生す
る。この信号はブランキング挿入及びピッ２ユーテング
回路１２７で、再生されたビデオ情報の処理を制御する
リファレンスカラーサブキャリア信号と同期したタイミ
ング制御信号に関するＨ８ｙｎｃを用いることによって
起こり得る、出力ビデオ信号の表示におけるジッタを防
止するのに用いられる。
００およびクロマ分離器および処理回路１０１により使
用される制御信号を発生する。また、基準クロック発生
器９８は記録された２つのフィールド画像フレームの交
互の再生を確認し、フレーム遅れスイッチ信号を発生す
る。この信号はブランキング挿入及びピッ２ユーテング
回路１２７で、再生されたビデオ情報の処理を制御する
リファレンスカラーサブキャリア信号と同期したタイミ
ング制御信号に関するＨ８ｙｎｃを用いることによって
起こり得る、出力ビデオ信号の表示におけるジッタを防
止するのに用いられる。
基準クロック発生器９８の動作を第１２Ａ図について詳
述する。図示のように、この回路の上半分は数種のクロ
ック信号を含む種々のタイミング信号を発生し、下半分
は基準論理回路１２５Ｂからのカラーフレームおよび基
準入力回路９３Ｂからの水平ドライブ信号およびフィー
ルドインデクスのような基準同期化情報を使用してタイ
ムベース修正器５６５（第１５Ａ図）およびクロマ回路
１０１及びブランキング挿入及びビットミューティング
回路１２７により使用される制御信号を発生する。詳述
すればＳＣ信号が入力ライン３４０′で基準クロック発
生器９８に加えられて第１２Ａ図の右側に示す１／２Ｓ
Ｃ１ＳＣ，ｓａｃ、６ＳＣのクロックタイミング信号お
よび徨々のタイムペース修正器のノくルスタイミング信
号を発生させる。発生器９８は出力信号の位相が種々の
移相量を導入して再生系の位相をセットすることにより
入力上の再生されたＳＣ信号の位相に対して調整出来る
ように回転スイッチ３４９のような手動的に制御出来る
回路を含む。
述する。図示のように、この回路の上半分は数種のクロ
ック信号を含む種々のタイミング信号を発生し、下半分
は基準論理回路１２５Ｂからのカラーフレームおよび基
準入力回路９３Ｂからの水平ドライブ信号およびフィー
ルドインデクスのような基準同期化情報を使用してタイ
ムベース修正器５６５（第１５Ａ図）およびクロマ回路
１０１及びブランキング挿入及びビットミューティング
回路１２７により使用される制御信号を発生する。詳述
すればＳＣ信号が入力ライン３４０′で基準クロック発
生器９８に加えられて第１２Ａ図の右側に示す１／２Ｓ
Ｃ１ＳＣ，ｓａｃ、６ＳＣのクロックタイミング信号お
よび徨々のタイムペース修正器のノくルスタイミング信
号を発生させる。発生器９８は出力信号の位相が種々の
移相量を導入して再生系の位相をセットすることにより
入力上の再生されたＳＣ信号の位相に対して調整出来る
ように回転スイッチ３４９のような手動的に制御出来る
回路を含む。
回路９３Ｂに含まれる水平同期位置制御装置およびＳＣ
位相制御装置を用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン５４０′上の入力再生されたＳＣ信号は分割器３
４３′により２分割され、その出力がライン３４４′に
生じる。このラインはプログラマブルカウンタ３４５′
と、位相コンパレータ３４８にライン３４７によシ接続
する２分割器５４６′とに伸びている。スイッチ５４９
は０から５９９までの１０ビツトのＢＣＤ数をプログラ
マブルカウンタ３４５′に入れる。このカウンタは１°
を増分としてＯｏから３９９°までの範囲でサブキャリ
アの位相を変える効果を有する。回転スイッチ３４９に
よシその基本ペリオドの１７７２０の増分をもって変え
ることの出来るデユーティサイクルをもつ同期的信号で
あるこのカウンタの出力は電流スイッチ３５１ａに与え
られ、このスイッチが２個の整合した電流源３５１と５
５３の一方６５１からの電流を変調する。変調された電
流はローノくスフイルタ３５４ａに加えられ、このフィ
ルタがライン３５４上にこの信号のデユーティサイクル
に比例するＤＣ電圧を発生する。
位相制御装置を用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン５４０′上の入力再生されたＳＣ信号は分割器３
４３′により２分割され、その出力がライン３４４′に
生じる。このラインはプログラマブルカウンタ３４５′
と、位相コンパレータ３４８にライン３４７によシ接続
する２分割器５４６′とに伸びている。スイッチ５４９
は０から５９９までの１０ビツトのＢＣＤ数をプログラ
マブルカウンタ３４５′に入れる。このカウンタは１°
を増分としてＯｏから３９９°までの範囲でサブキャリ
アの位相を変える効果を有する。回転スイッチ３４９に
よシその基本ペリオドの１７７２０の増分をもって変え
ることの出来るデユーティサイクルをもつ同期的信号で
あるこのカウンタの出力は電流スイッチ３５１ａに与え
られ、このスイッチが２個の整合した電流源３５１と５
５３の一方６５１からの電流を変調する。変調された電
流はローノくスフイルタ３５４ａに加えられ、このフィ
ルタがライン３５４上にこの信号のデユーティサイクル
に比例するＤＣ電圧を発生する。
他方の電流源３５３、電流スイッチ５５３ａおよびロー
パスフィルタ３５５ａからなる同一のＤＣ特性をもつ回
路が位相コンバータ３４８の出力のデユティサイクルに
比例したＤＣ電圧を２イン３５５に発生する。ライン３
５４．３５５上の電圧は差動増幅器３５６に加えられ、
この増幅器の出力がライン３５７を介して、６８Ｃの公
称周波数で動作する電圧制御発振器３５８の制御入力に
加えられる。多数の分割器５６０Ｃ６分割）、３６３（
２分割） 、 ３６５（２分割）が順次発振器３５８の
出力によシ動作してコンパレータ３４８の第２人力に接
続するライン３４２′に１／４８Ｃの公称周波数をもつ
信号を発生し、それによりこのコンパレータ出力におけ
る信号のデユーティサイクルがその入力間の位相角で変
化するようにする。安定条件下ではライン３５２上の信
号のデユーティサイクルは電源３５１トフイルタ５５４
ａおよび３５４ｂのＤＣインピーダンスの密なマツチン
グにより非常に小さい誤シ幅内でライン３５０上の信号
のそれと等しくされる。
パスフィルタ３５５ａからなる同一のＤＣ特性をもつ回
路が位相コンバータ３４８の出力のデユティサイクルに
比例したＤＣ電圧を２イン３５５に発生する。ライン３
５４．３５５上の電圧は差動増幅器３５６に加えられ、
この増幅器の出力がライン３５７を介して、６８Ｃの公
称周波数で動作する電圧制御発振器３５８の制御入力に
加えられる。多数の分割器５６０Ｃ６分割）、３６３（
２分割） 、 ３６５（２分割）が順次発振器３５８の
出力によシ動作してコンパレータ３４８の第２人力に接
続するライン３４２′に１／４８Ｃの公称周波数をもつ
信号を発生し、それによりこのコンパレータ出力におけ
る信号のデユーティサイクルがその入力間の位相角で変
化するようにする。安定条件下ではライン３５２上の信
号のデユーティサイクルは電源３５１トフイルタ５５４
ａおよび３５４ｂのＤＣインピーダンスの密なマツチン
グにより非常に小さい誤シ幅内でライン３５０上の信号
のそれと等しくされる。
基本ペリオドの１／７２０であるコンパレータ３４８の
出力における信号のデユーティサイクルの変化はその入
力間にα２５°の位相変化を必要とし、これは１／４Ｓ
Ｃの周波数に当る。そしてこれは他方において１８Ｃの
周波数であるライン６４０′ と３６１間に１°の変
化を必要とする。かくして、回転スイッチ３４９の１目
盛の値の変化によりライン３６１上のＳＣ信号の位相に
１°の変化が生じる。コンパレータ５４８の全範囲（１
／４ＳＣにおいて１８０°）は１ＳＣにおいて７２０°
に対応する。便宜上このスイッチは３９９°に限定され
ており、そしてこれは必要とする５６０°に対してこれ
でも適正な全範囲能力を保証する。
出力における信号のデユーティサイクルの変化はその入
力間にα２５°の位相変化を必要とし、これは１／４Ｓ
Ｃの周波数に当る。そしてこれは他方において１８Ｃの
周波数であるライン６４０′ と３６１間に１°の変
化を必要とする。かくして、回転スイッチ３４９の１目
盛の値の変化によりライン３６１上のＳＣ信号の位相に
１°の変化が生じる。コンパレータ５４８の全範囲（１
／４ＳＣにおいて１８０°）は１ＳＣにおいて７２０°
に対応する。便宜上このスイッチは３９９°に限定され
ており、そしてこれは必要とする５６０°に対してこれ
でも適正な全範囲能力を保証する。
位相制御発振器３５８はその出力ライン３４１′に位相
の連続する６ＳＣのクロックタイミング信号を与え、そ
してデバイダ３５９．３６０．３６３の作用により第１
２Ａ図に示すように出力に位相の連続する３ＳＣ％ＳＣ
および１／２８Ｃのクロックタイミング信号を生じさせ
る。これらデバイダは論理回路３６２にも３ＳＣとＳＣ
のクロック信号を与え、この回路がタイムベース修正器
５６５（第１５Ａ図）で使用される位相の連続したＳＣ
の読取／書込（Ｒ／ＷＲ）モード、書込エナプル（ＷＲ
ＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックおよ
びマルチプレクス（ＭＰＬＸ）クロック信号を発生する
。ロジック回路の詳細は第４４図Ｃ及びＤに示されてお
り、このロジック回路によって供給される信号間の関係
は第１２図Ｃを参照することにより理解できよう。
の連続する６ＳＣのクロックタイミング信号を与え、そ
してデバイダ３５９．３６０．３６３の作用により第１
２Ａ図に示すように出力に位相の連続する３ＳＣ％ＳＣ
および１／２８Ｃのクロックタイミング信号を生じさせ
る。これらデバイダは論理回路３６２にも３ＳＣとＳＣ
のクロック信号を与え、この回路がタイムベース修正器
５６５（第１５Ａ図）で使用される位相の連続したＳＣ
の読取／書込（Ｒ／ＷＲ）モード、書込エナプル（ＷＲ
ＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックおよ
びマルチプレクス（ＭＰＬＸ）クロック信号を発生する
。ロジック回路の詳細は第４４図Ｃ及びＤに示されてお
り、このロジック回路によって供給される信号間の関係
は第１２図Ｃを参照することにより理解できよう。
第４４Ａ〜４４］）図は第１２Ｂ図と共に所望のタイミ
ング関係をもった位相の連続したタイムベース修正器ク
ロック信号を与えるだめの論理回路５６２の１例を示す
。
ング関係をもった位相の連続したタイムベース修正器ク
ロック信号を与えるだめの論理回路５６２の１例を示す
。
第１２Ａ図の下の部分についてこの回路はＨ同期に関係
したすなわちＨ／２の信号を再限定してそれが、この回
路の上の部分で発生されて交互の基準垂直同期信号に続
く第１基準水平ラインに現われる位相の連続した３ＳＣ
信号と同期するようにする。後述するＨ／２対ＳＣの限
定または再ロツク回路３６７の説明から明らかとなるが
、Ｈ／２を基準サブキャリアに対して同期した位置に維
持しそしてまたそれが２つの基準フィールドシーケンス
毎に第１フイールドの第１ライン（これはビデオ信号内
の同期ワードの配置に対応する）に生じるようにするに
は、ＳＣの位相に対してＨ／２ を再限定するように
再ロツク回路５６７を制御するサブキャリアレートクロ
ックのフレームレート位相反転が必要である。回路５６
７内での位相の連続した３ＳＣクロック信号での再限定
されたＨ／２信号の次の再ロツクキングおよび２つのテ
レビジョンフィールドのみからなるくり返して再生され
るカラービデオ信号を修正するためにタイムペース修正
器５２５内でのこのようにして再クロックされ再限定さ
れたＨ／２の使用は基準Ｈ同期信号に対しテＨ／２の４
６ｎｓｅｃ（３ＳＣの１／２サイクル）の画像フレーム
−画像フレームモーションカ導入される。再限定された
Ｈ／２をタイムベース修正回路５６５で用い、繰シ返し
再生されるビデオ信号を修正すると、フレームの動きを
描写する４６ナノ秒のピクチャフレームをタイムベース
修正器によって出力されたビデオ信号に転送する。この
モーションは再ロックされ再限定されたＨ／２が夫々の
画像フレーム上の適正基準Ｈ同期位置に対してずれて位
置づけられてタイムベース修正器５６５をして画像フレ
ーム上で対応する量または３ＳＣの１／２サイクルだけ
同期ワードをずれさせるために生じる。エンコーダ９６
（第１４図）の同期ワード挿入回路の説明で述べるよう
に、このＨ／２レートの同期ワードは基準Ｈ同期信号に
対応するものからＳＣの１／２サイクル分だけずれた位
置でフレーム上のビデオ信号に挿入される。これは同期
ワード挿入器が画像フレーム毎にその第１ラインに置か
れるためであり、連続する画像フレームの第１ラインは
反対位相となった８Ｃを有するものである。タイムベー
ス修正器５６５は本質的に３ＳＣの前記した１／２サイ
クル分を除きこのずれのすべてを除去する。基準クロッ
ク発生器３６８のフレムの遅延の検出器３６８はそのよ
うなモーションの修正のためにブランキング挿入及びピ
ットミュテイング回路１２７より用いられるフレーム遅
延スインチ信号を発生する。また不明確にタイミングを
とられた再限定Ｈ／２パルス信号がタイムベース修正器
５６５による使用のために発生され、そしてタイムペー
ス修正に誤シが生じるから、再ロツク回路５６７内での
サブキャリア転送に正しく一致した再限定されないＨ／
２信号のＨ／２の正に向う転移があってはならない。
したすなわちＨ／２の信号を再限定してそれが、この回
路の上の部分で発生されて交互の基準垂直同期信号に続
く第１基準水平ラインに現われる位相の連続した３ＳＣ
信号と同期するようにする。後述するＨ／２対ＳＣの限
定または再ロツク回路３６７の説明から明らかとなるが
、Ｈ／２を基準サブキャリアに対して同期した位置に維
持しそしてまたそれが２つの基準フィールドシーケンス
毎に第１フイールドの第１ライン（これはビデオ信号内
の同期ワードの配置に対応する）に生じるようにするに
は、ＳＣの位相に対してＨ／２ を再限定するように
再ロツク回路５６７を制御するサブキャリアレートクロ
ックのフレームレート位相反転が必要である。回路５６
７内での位相の連続した３ＳＣクロック信号での再限定
されたＨ／２信号の次の再ロツクキングおよび２つのテ
レビジョンフィールドのみからなるくり返して再生され
るカラービデオ信号を修正するためにタイムペース修正
器５２５内でのこのようにして再クロックされ再限定さ
れたＨ／２の使用は基準Ｈ同期信号に対しテＨ／２の４
６ｎｓｅｃ（３ＳＣの１／２サイクル）の画像フレーム
−画像フレームモーションカ導入される。再限定された
Ｈ／２をタイムベース修正回路５６５で用い、繰シ返し
再生されるビデオ信号を修正すると、フレームの動きを
描写する４６ナノ秒のピクチャフレームをタイムベース
修正器によって出力されたビデオ信号に転送する。この
モーションは再ロックされ再限定されたＨ／２が夫々の
画像フレーム上の適正基準Ｈ同期位置に対してずれて位
置づけられてタイムベース修正器５６５をして画像フレ
ーム上で対応する量または３ＳＣの１／２サイクルだけ
同期ワードをずれさせるために生じる。エンコーダ９６
（第１４図）の同期ワード挿入回路の説明で述べるよう
に、このＨ／２レートの同期ワードは基準Ｈ同期信号に
対応するものからＳＣの１／２サイクル分だけずれた位
置でフレーム上のビデオ信号に挿入される。これは同期
ワード挿入器が画像フレーム毎にその第１ラインに置か
れるためであり、連続する画像フレームの第１ラインは
反対位相となった８Ｃを有するものである。タイムベー
ス修正器５６５は本質的に３ＳＣの前記した１／２サイ
クル分を除きこのずれのすべてを除去する。基準クロッ
ク発生器３６８のフレムの遅延の検出器３６８はそのよ
うなモーションの修正のためにブランキング挿入及びピ
ットミュテイング回路１２７より用いられるフレーム遅
延スインチ信号を発生する。また不明確にタイミングを
とられた再限定Ｈ／２パルス信号がタイムベース修正器
５６５による使用のために発生され、そしてタイムペー
ス修正に誤シが生じるから、再ロツク回路５６７内での
サブキャリア転送に正しく一致した再限定されないＨ／
２信号のＨ／２の正に向う転移があってはならない。
位相調整された位相の連続する再生サブキャリア信号の
位相に対して限定されたＩ（／２信号を発生するために
、デバイダ３６０によυ与えられるＳＣは排他ＯＲゲー
トで形成される位相反転器３９３の一方の入力に接続さ
れる。この反転器の他方の入力はＮＡＮＤゲート３９７
を通じて基準論理回路１２５Ｂ （第１１Ａ図）によっ
て発生され入力ライン３９６ａ上の１５Ｈｚのカラーフ
レームパルス信号を受けるように接続される。反転器３
９５すなわちインバータ３９３の入力におけるカラーフ
レームパルス信号のレベルはこのインバータの出力にお
けるＳＣの位相を決定し、レベルが高ければ反転し、そ
して低ければ反転しない。ＳＣの位相反転はＨ／２信号
が望ましくすなわちＨ同期との同相が必要であるから必
要である。（記録されたビデオ信号では同期ワードはビ
デオ信号のすべての画像フレームについて同じライン内
に挿入され、そしてこれは本装置においてはＮＴ８０画
像テレビジョンフレームを形成する５２５本の内の奇数
番のラインである。）ＳＣの位相反転がないと、再限定
されたＨ／２信号の位相はＳＣサイクルの半分だけＨ同
期信号に対して１５Ｈｚで変化することになる。そのよ
うなＨ／２信号は再生動作中に再生されたビデオ信号を
処理するに用いる基準としては不適当である。インバー
タ３９３によるＳＣ信号出力は再ロツク回路３６７に加
えられてライン５９６からの基準Ｈドライブ信号とライ
ン３９５からのフィールドインデクス信号、双方とも基
準入力回路９３Ｂ（第９Ａ図）によって与えられ、と共
にＳＣの位相に対して限定されたＨ／２信号を発生する
ために用いられる。再ロツク回路３６７は不明確にタイ
ミングづけられたＨ／２信号が確実に発生されそしてＳ
Ｃの位相に対して限定されるようにするための論理回路
を含む。
位相に対して限定されたＩ（／２信号を発生するために
、デバイダ３６０によυ与えられるＳＣは排他ＯＲゲー
トで形成される位相反転器３９３の一方の入力に接続さ
れる。この反転器の他方の入力はＮＡＮＤゲート３９７
を通じて基準論理回路１２５Ｂ （第１１Ａ図）によっ
て発生され入力ライン３９６ａ上の１５Ｈｚのカラーフ
レームパルス信号を受けるように接続される。反転器３
９５すなわちインバータ３９３の入力におけるカラーフ
レームパルス信号のレベルはこのインバータの出力にお
けるＳＣの位相を決定し、レベルが高ければ反転し、そ
して低ければ反転しない。ＳＣの位相反転はＨ／２信号
が望ましくすなわちＨ同期との同相が必要であるから必
要である。（記録されたビデオ信号では同期ワードはビ
デオ信号のすべての画像フレームについて同じライン内
に挿入され、そしてこれは本装置においてはＮＴ８０画
像テレビジョンフレームを形成する５２５本の内の奇数
番のラインである。）ＳＣの位相反転がないと、再限定
されたＨ／２信号の位相はＳＣサイクルの半分だけＨ同
期信号に対して１５Ｈｚで変化することになる。そのよ
うなＨ／２信号は再生動作中に再生されたビデオ信号を
処理するに用いる基準としては不適当である。インバー
タ３９３によるＳＣ信号出力は再ロツク回路３６７に加
えられてライン５９６からの基準Ｈドライブ信号とライ
ン３９５からのフィールドインデクス信号、双方とも基
準入力回路９３Ｂ（第９Ａ図）によって与えられ、と共
にＳＣの位相に対して限定されたＨ／２信号を発生する
ために用いられる。再ロツク回路３６７は不明確にタイ
ミングづけられたＨ／２信号が確実に発生されそしてＳ
Ｃの位相に対して限定されるようにするための論理回路
を含む。
回路３６７の出力はフレーム遅延検出器３６８に加えら
れ、この検出器がライン３６９上に１つの画像７レーム
または２つの７レールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎｓｅｃの画像フレーム−画像フレーム
モーションを修正するための３ＳＣオフセツトの付加１
／２ペリオドを挿入するかどうかを知らせるようにする
。
れ、この検出器がライン３６９上に１つの画像７レーム
または２つの７レールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎｓｅｃの画像フレーム−画像フレーム
モーションを修正するための３ＳＣオフセツトの付加１
／２ペリオドを挿入するかどうかを知らせるようにする
。
再ロツク回路５６７で発生される再限定されたＨ／２パ
ルス信号はライン３８乙に生じ、これがゲー ト３７０
，３７１を通じてコンピュータ制御方式９２からの制御
信号からエンコーダスイッチ１２６（第９Ａ図）により
ライン３７５に与えられるエナプル信号によってきまる
再生動作中に基本タイムベース修正器５６５の基準とし
て使用されるべくライン３７２に与えられる。再生中に
高レベル信号がライン３７３に生じそしてライン３８６
上の再生Ｉ（／２ＡＮＤゲート３７０を満足しそしてこ
れが２イン３７２に生じるａ 再生チャンネルにおけるビデオ信号の処理を含むＥ−Ｅ
および転送のような他の動作においては、Ｈ／２対Ｓ対
眼Ｃ限定回路３６７生されるＨ／２信号は用いられない
。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデオ
信号が記録および再生プロセスを経ないから不必要であ
る。コンピュータ制御方式９２からの制御信号からエン
コーダスイッチ１２６により与えられるＥＥまたはＦＢ
コマンドはライン３９８を介してＳＣの位相変更を不能
にするために使用すべく選ばれた再生チャンネルに関連
する基準クロック発生器９８に送られる。位相変更はイ
ンバータ５９３の第２人力に低レベル信号を入れるより
なＮＡＮＤゲート３９７の動作により不能とされる。更
にＥＥまたはＰＢコマンドは論理回路３９９に接続され
、この回路がそれに対応してタイムベース修正器５６５
をして各カラーフレームの始めの約１０本のラインにつ
いて動作しそれにより各カラー画像フレームまたは１５
Ｈｚ毎に適正なタイミング修正を発生するようにする
ために用いられるＥ Ｅ Ｔ Ｂ Ｃジスエナプル信号
を発生する。
ルス信号はライン３８乙に生じ、これがゲー ト３７０
，３７１を通じてコンピュータ制御方式９２からの制御
信号からエンコーダスイッチ１２６（第９Ａ図）により
ライン３７５に与えられるエナプル信号によってきまる
再生動作中に基本タイムベース修正器５６５の基準とし
て使用されるべくライン３７２に与えられる。再生中に
高レベル信号がライン３７３に生じそしてライン３８６
上の再生Ｉ（／２ＡＮＤゲート３７０を満足しそしてこ
れが２イン３７２に生じるａ 再生チャンネルにおけるビデオ信号の処理を含むＥ−Ｅ
および転送のような他の動作においては、Ｈ／２対Ｓ対
眼Ｃ限定回路３６７生されるＨ／２信号は用いられない
。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデオ
信号が記録および再生プロセスを経ないから不必要であ
る。コンピュータ制御方式９２からの制御信号からエン
コーダスイッチ１２６により与えられるＥＥまたはＦＢ
コマンドはライン３９８を介してＳＣの位相変更を不能
にするために使用すべく選ばれた再生チャンネルに関連
する基準クロック発生器９８に送られる。位相変更はイ
ンバータ５９３の第２人力に低レベル信号を入れるより
なＮＡＮＤゲート３９７の動作により不能とされる。更
にＥＥまたはＰＢコマンドは論理回路３９９に接続され
、この回路がそれに対応してタイムベース修正器５６５
をして各カラーフレームの始めの約１０本のラインにつ
いて動作しそれにより各カラー画像フレームまたは１５
Ｈｚ毎に適正なタイミング修正を発生するようにする
ために用いられるＥ Ｅ Ｔ Ｂ Ｃジスエナプル信号
を発生する。
このタイミング修正はＥ−Ｅ動作用の同期ワード挿入プ
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１５Ｈｚ毎に同期ワードの位置につ
き半ＳＣサイクルの不連続が生じる。
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１５Ｈｚ毎に同期ワードの位置につ
き半ＳＣサイクルの不連続が生じる。
本装置が再生チャンネルを通じて転送動作を行っている
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８のライン３７５に置かれる。これにより
、 ＡＮＤゲート３７４を通りライン５７５上の転移Ｈ
／２信号がＯＲゲート３７１に入り、これが転移Ｈ／２
をしてライン３７２上の出力に生ぜしめる。この転移Ｈ
／２はエンコーダ９乙の同期ワード挿入部からとり出さ
れる。同期ワードまたはラインアイデンチフイケーショ
ンと一致するエンコーダ９６の出力パルスが発生されそ
してこのパルスはタイムベース修正器の基準として用い
られる。このパルスはライン３７６に生じてそれを正し
く位置づけるシフトレジスタ遅延回路５７７を通る。転
移Ｈ／２信号は転送動作中エンコーダ９６に与えられる
ディジタル化されたビデオ信号が新しい同期ワードの挿
入用に正しく確認されたロケーションをもつように位置
づけられる。
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８のライン３７５に置かれる。これにより
、 ＡＮＤゲート３７４を通りライン５７５上の転移Ｈ
／２信号がＯＲゲート３７１に入り、これが転移Ｈ／２
をしてライン３７２上の出力に生ぜしめる。この転移Ｈ
／２はエンコーダ９乙の同期ワード挿入部からとり出さ
れる。同期ワードまたはラインアイデンチフイケーショ
ンと一致するエンコーダ９６の出力パルスが発生されそ
してこのパルスはタイムベース修正器の基準として用い
られる。このパルスはライン３７６に生じてそれを正し
く位置づけるシフトレジスタ遅延回路５７７を通る。転
移Ｈ／２信号は転送動作中エンコーダ９６に与えられる
ディジタル化されたビデオ信号が新しい同期ワードの挿
入用に正しく確認されたロケーションをもつように位置
づけられる。
第１２Ａ図のブロック回路の動作を行うに用いられる特
定の回路を第４４Ａ〜４４ｐ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。しかしながらＳＣに対してＨ／２信号が明確
に再限定されるようなＨ／２信号の発生については、再
ロツク回路３６７は、２分割カウンタおよびパルス整形
回路（夫々縁部でトリガーされるクリップフロップと自
己リセット形フリップフロップからなる）から構成され
るＨ／′２信号発生器５７８を含む。このカウンタはそ
のクロック入力に入力ライン３９６にあるＨドライブ信
号を受けてその出力にＨ／２信号を出す。このＨ／２信
号はＨ／２発生器のパルス整形器により夫々正に向う転
移位置で生じる１列の負パルスへと整形される。３０
Ｈｚのフィールドインデクス信号が画像フレーム毎の第
１フイールドの始めに発生器３７８のカウンタ部分をリ
セットし、Ｈ／２信号の位相がフレーム毎の第１フイー
ルドの第１ラインの時点で同一となるようにする。
定の回路を第４４Ａ〜４４ｐ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。しかしながらＳＣに対してＨ／２信号が明確
に再限定されるようなＨ／２信号の発生については、再
ロツク回路３６７は、２分割カウンタおよびパルス整形
回路（夫々縁部でトリガーされるクリップフロップと自
己リセット形フリップフロップからなる）から構成され
るＨ／′２信号発生器５７８を含む。このカウンタはそ
のクロック入力に入力ライン３９６にあるＨドライブ信
号を受けてその出力にＨ／２信号を出す。このＨ／２信
号はＨ／２発生器のパルス整形器により夫々正に向う転
移位置で生じる１列の負パルスへと整形される。３０
Ｈｚのフィールドインデクス信号が画像フレーム毎の第
１フイールドの始めに発生器３７８のカウンタ部分をリ
セットし、Ｈ／２信号の位相がフレーム毎の第１フイー
ルドの第１ラインの時点で同一となるようにする。
インバータ５９３により与えられるＳＣ信号もパルス整
形器５９５ａにより１列の負パルスに整形される。
形器５９５ａにより１列の負パルスに整形される。
低レベルのＡＮＤゲートとＤラッチ回路によυ形成され
るパルス一致検出器３７８ａはパルス整形器３９３ａか
らのＳＣの転移に関連したパルスと発生器３７８のパル
ス整形部分によシ与えられる各負パルスに応じてタイミ
ング選択回路３７９によりつくられるＨ／２転移に関連
したパルスとの一致をしらべる。発生器３７８により与
えられるＨ／２信号の正転移がＳＣ信号のそれに時間的
に近づきすぎるならばこれら転移に関係したパルスは一
致検出回路３７８ａにおいて時間的に重なシ、それによ
りこの検出回路のラッチにトグル（ｔｏｇｇｌｅ ）現
象を生シサせる。このトグル現象はタイミング選択回路
３７９に含まれる排他ＯＢゲート３７９ａの入力におけ
るレベルを変化させてその反転および非反転モード間で
それを変化させる。選択回路３９７はＯＲゲート３７９
ａの出力に接続するクロック入力をもつ自己リセット、
縁部トリガー形のクリップフロップ３７９ｂを含む。Ｈ
／２信号発生器３７８により与えられる負パルスを選択
的に反転および非反転することにより、排他ＯＲゲート
のパルス出力の正縁部はＳＣに対して動く。回路３７９
は明確なＨ／２の再限定が常に生じるように排他ＯＲゲ
ー） ５７９ａのパルス出力の玉縁を位置ぎめするため
に一致検出回路５７８ａと関連動作する。
るパルス一致検出器３７８ａはパルス整形器３９３ａか
らのＳＣの転移に関連したパルスと発生器３７８のパル
ス整形部分によシ与えられる各負パルスに応じてタイミ
ング選択回路３７９によりつくられるＨ／２転移に関連
したパルスとの一致をしらべる。発生器３７８により与
えられるＨ／２信号の正転移がＳＣ信号のそれに時間的
に近づきすぎるならばこれら転移に関係したパルスは一
致検出回路３７８ａにおいて時間的に重なシ、それによ
りこの検出回路のラッチにトグル（ｔｏｇｇｌｅ ）現
象を生シサせる。このトグル現象はタイミング選択回路
３７９に含まれる排他ＯＢゲート３７９ａの入力におけ
るレベルを変化させてその反転および非反転モード間で
それを変化させる。選択回路３９７はＯＲゲート３７９
ａの出力に接続するクロック入力をもつ自己リセット、
縁部トリガー形のクリップフロップ３７９ｂを含む。Ｈ
／２信号発生器３７８により与えられる負パルスを選択
的に反転および非反転することにより、排他ＯＲゲート
のパルス出力の正縁部はＳＣに対して動く。回路３７９
は明確なＨ／２の再限定が常に生じるように排他ＯＲゲ
ー） ５７９ａのパルス出力の玉縁を位置ぎめするため
に一致検出回路５７８ａと関連動作する。
Ｈ／’２の再限定はタイミング選択回路５７９の出力に
接続するリセット入力とインバータ３９３により与えら
れるＳＣ信号を受けるクロック入力とを有ｆる再ロック
、縁部トリガー形フリップフロッ’：ｆ３６７ａによシ
形成される。夫々のＨ／２転移に関係するパルスはクリ
ップフロップ５６７ａをリセットしてそしてクロック入
力に入るＳＣ信号のすぐ次の正転移がその状態を変えて
それにより再限定されたＨ／２転移を発生する。次のラ
ッチ３６７ｂはこの再限定されたＨ／２転移信号を、カ
ウンタとシフトレジスタから成りフレーム遅延検出回路
３６８に伸びるライン３８０上に適正したタイミングづ
けられたＨ／２信号を与えるように動作する遅延装置３
９１に与える。ラッチ５６７ｂによシ再限定されたＨ／
２転移信号出力は遅延装置ｉ ５９１をリセットするよ
うに接続され、そして再ロツク回路３６７で用いられる
ものと位相的に逆でありライン５９２を介して与えられ
るＳＣ信号が遅延装置をクロックして再限定されたＨ／
２信号を検出器３６８に与える。
接続するリセット入力とインバータ３９３により与えら
れるＳＣ信号を受けるクロック入力とを有ｆる再ロック
、縁部トリガー形フリップフロッ’：ｆ３６７ａによシ
形成される。夫々のＨ／２転移に関係するパルスはクリ
ップフロップ５６７ａをリセットしてそしてクロック入
力に入るＳＣ信号のすぐ次の正転移がその状態を変えて
それにより再限定されたＨ／２転移を発生する。次のラ
ッチ３６７ｂはこの再限定されたＨ／２転移信号を、カ
ウンタとシフトレジスタから成りフレーム遅延検出回路
３６８に伸びるライン３８０上に適正したタイミングづ
けられたＨ／２信号を与えるように動作する遅延装置３
９１に与える。ラッチ５６７ｂによシ再限定されたＨ／
２転移信号出力は遅延装置ｉ ５９１をリセットするよ
うに接続され、そして再ロツク回路３６７で用いられる
ものと位相的に逆でありライン５９２を介して与えられ
るＳＣ信号が遅延装置をクロックして再限定されたＨ／
２信号を検出器３６８に与える。
第４４Ｄ図のライン５６９上のフレーム遅延スイッチ信
号についてはこれは、画像フレームのレベルを変えるも
のであシそして前述のように交互の画像フレームの誤っ
て位置付けされた３８Ｃの半サイクルを調整するための
ブランキングおよびビットミューティング回路１２７内
で用いられる。この回路のこの部分の動作を第１２Ｃ図
に関連して説明する。ライン３８０上の信号はＳＣ再限
定Ｈ／２転移信号がＨ同期基準について静止するフレー
ムにより反転される再生ＳＣの位相に対して明確に再限
定されているＨ／２レートのパルス信号である。
号についてはこれは、画像フレームのレベルを変えるも
のであシそして前述のように交互の画像フレームの誤っ
て位置付けされた３８Ｃの半サイクルを調整するための
ブランキングおよびビットミューティング回路１２７内
で用いられる。この回路のこの部分の動作を第１２Ｃ図
に関連して説明する。ライン３８０上の信号はＳＣ再限
定Ｈ／２転移信号がＨ同期基準について静止するフレー
ムにより反転される再生ＳＣの位相に対して明確に再限
定されているＨ／２レートのパルス信号である。
この信号はライン３９４上の位相の連続する３ＳＣ信号
によりシフトレジスタ５８１へとクロックサレそして３
ＳＣ信号に対して遅延され同期化されて第１出カライン
３８５に生じる。連続位相の３ＳＣクロツクは画像フレ
ーム周波数の半サイクルの奇数倍であるから、第１画像
フレームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
り、従って再限定されたＨ／２パルスに対しては１８０
°のフレーム−フレーム差がある。この１８０°の位相
差により５ＳＣクロツクの正転移は再限定されたＨ／’
２パルスに対して半サイクルの画像フレーム−画像フレ
ームシフトを与えそしてその結果静止Ｈ／２パルスの発
生に対するシフトレジスタ３８１のクロッキングはフレ
ーム−フレームを３ｓｃクロツクペリオドの半分だけ変
化させる。再限定烙れたＨ／２信号と位相の連続する３
８Ｃクロック信号間の関係を検出するために、１つの静
止パルスが再限定されたＨ／２信号の正転移から発生さ
れて交互の画像フレームの始めに３ＳＣクロツクの位相
を決定しそして第１２Ｃ図に示すようにライン３６９上
に位相を示すフレーム遅延スイッチを与えるためにフレ
ーム遅延検出ラッチまたはＤ形フリップフロップ３６８
ａによシ使用される。詳細にはインバータ５８２、抵抗
３８８、コンデンサ５８７およびＮＡＮＤゲート３８９
よりなるパルス整形回路がシフトレジスタ３８１の入力
においてライン５８０にあるＨ／２．＜ルス信号の前縁
から１つの静止パルスを発生する。このパルスは３ＳＣ
の１サイクルの３／２のインターバルを有し、その前縁
（およびＨ／２パルス信号のそれ）は再限定され九Ｈ／
２信号の正転移に対応する。シフトレジスタ３８１は位
相連続５ＳＣクロツクによりクロックされるから、Ｈ／
２パルス信号は再限定されたＨ／２信号と３ＳＣ信号の
位相関係によりきまる入力ライン５８０での存在に対し
て異なった時点でシフトレジスタの出力ライン３８５に
生じる。これら信号が同相であると、Ｈ／２パルス信号
はその人力ライン５８０における存在後３ＳＣの１サイ
クル分たってライン３８５に生じる。これら信号が同相
でない場合にはＨ／２パルス信号は３８Ｃの１／２サイ
クル分だけ前にライン３８５に生じる。ライン５８５の
信号レベルはライン３８４上の静止パルスの正に向う転
移によりＤフリップフロップ３６８ａへとストローブさ
れる。そしてこれはシフトレジスタの入力における再限
定されたＨ／２パルス信号の発生よυ５ＳＣの１サイク
ルの５／４後に生じる。ライン３６９上のラッチ５６８
ａの出力は３／４ペリオドの遅延後にＨ／２パルスがラ
イン３８５にあったかどうかを示し、それによりライン
３９４と３８５上の正に向う信号間の遅延が３ＳＣの１
／２ペリオドであるか１ペリオドであるかを決定する。
によりシフトレジスタ５８１へとクロックサレそして３
ＳＣ信号に対して遅延され同期化されて第１出カライン
３８５に生じる。連続位相の３ＳＣクロツクは画像フレ
ーム周波数の半サイクルの奇数倍であるから、第１画像
フレームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
り、従って再限定されたＨ／２パルスに対しては１８０
°のフレーム−フレーム差がある。この１８０°の位相
差により５ＳＣクロツクの正転移は再限定されたＨ／’
２パルスに対して半サイクルの画像フレーム−画像フレ
ームシフトを与えそしてその結果静止Ｈ／２パルスの発
生に対するシフトレジスタ３８１のクロッキングはフレ
ーム−フレームを３ｓｃクロツクペリオドの半分だけ変
化させる。再限定烙れたＨ／２信号と位相の連続する３
８Ｃクロック信号間の関係を検出するために、１つの静
止パルスが再限定されたＨ／２信号の正転移から発生さ
れて交互の画像フレームの始めに３ＳＣクロツクの位相
を決定しそして第１２Ｃ図に示すようにライン３６９上
に位相を示すフレーム遅延スイッチを与えるためにフレ
ーム遅延検出ラッチまたはＤ形フリップフロップ３６８
ａによシ使用される。詳細にはインバータ５８２、抵抗
３８８、コンデンサ５８７およびＮＡＮＤゲート３８９
よりなるパルス整形回路がシフトレジスタ３８１の入力
においてライン５８０にあるＨ／２．＜ルス信号の前縁
から１つの静止パルスを発生する。このパルスは３ＳＣ
の１サイクルの３／２のインターバルを有し、その前縁
（およびＨ／２パルス信号のそれ）は再限定され九Ｈ／
２信号の正転移に対応する。シフトレジスタ３８１は位
相連続５ＳＣクロツクによりクロックされるから、Ｈ／
２パルス信号は再限定されたＨ／２信号と３ＳＣ信号の
位相関係によりきまる入力ライン５８０での存在に対し
て異なった時点でシフトレジスタの出力ライン３８５に
生じる。これら信号が同相であると、Ｈ／２パルス信号
はその人力ライン５８０における存在後３ＳＣの１サイ
クル分たってライン３８５に生じる。これら信号が同相
でない場合にはＨ／２パルス信号は３８Ｃの１／２サイ
クル分だけ前にライン３８５に生じる。ライン５８５の
信号レベルはライン３８４上の静止パルスの正に向う転
移によりＤフリップフロップ３６８ａへとストローブさ
れる。そしてこれはシフトレジスタの入力における再限
定されたＨ／２パルス信号の発生よυ５ＳＣの１サイク
ルの５／４後に生じる。ライン３６９上のラッチ５６８
ａの出力は３／４ペリオドの遅延後にＨ／２パルスがラ
イン３８５にあったかどうかを示し、それによりライン
３９４と３８５上の正に向う信号間の遅延が３ＳＣの１
／２ペリオドであるか１ペリオドであるかを決定する。
ライン３６９上のこの信号はブランキング挿入及びビッ
トミューティング回路に供給され、ビデオデータのクロ
ッキング内の１／２ ｓａｃペリオドのオフセットを選
択的に挿入して再限定されたＨ／２の前述の４６ ｎ５
ｅｃの画像フレーム−フレームモーションを補償する。
トミューティング回路に供給され、ビデオデータのクロ
ッキング内の１／２ ｓａｃペリオドのオフセットを選
択的に挿入して再限定されたＨ／２の前述の４６ ｎ５
ｅｃの画像フレーム−フレームモーションを補償する。
第４４Ｄ図のライン５５６ａに生じるフレーム位相イン
バータスイッチ信号については、これは画像フレームに
よりレベルが変化する信号でありそして２フイ一ルドカ
ラービデオ信号の再生においや再生されたビデオ信号に
含まれるクロミナンス成分の反転を行うためにクロマ分
離器と処理回路１０１において用いられる。再生バース
トはデータ転送回路１２９により入力ライン３６１ａ上
に与えられそしてこれは排他ＯＲゲー）３６２ａにより
位相連続ＳＣと位相比較される。ＳＣと再生・く−スト
は２フイ一ルドカラービデオ信号の交互の再生にもとづ
き同相、異相間で交番してＯＲゲート３６２ａの出力レ
ベルを再生バーストの時点で生じる変化により１５Ｈ２
で変化させる。フレーム位相インノく一タスイツチ信号
はラッチ３６５ａを通じて排他ＯＲゲー） ５６２ａの
出力をバーストフラグ毎に適正にタイミングをとられた
１つのクロック信号でクロックすることにより得られる
。ラッチ３６４ａはそのＤ入力に基準入力回路９５Ｂに
よりライン５６０ａに与えられるバーストフラグ信号を
受けそしてデバイダ３６０によりそのクロック入力に与
えられる位相連続ＳＣによりクロックされる。バースト
フラグ信号が入力ライン３６０ａにあるごとにラッチ３
６４ａはＳＣの位相について限定されたパルスをランチ
３６３ａに与える。このパルスはラッチ３６３ａの入力
レベルをその出力へとクロックするために用いられる。
バータスイッチ信号については、これは画像フレームに
よりレベルが変化する信号でありそして２フイ一ルドカ
ラービデオ信号の再生においや再生されたビデオ信号に
含まれるクロミナンス成分の反転を行うためにクロマ分
離器と処理回路１０１において用いられる。再生バース
トはデータ転送回路１２９により入力ライン３６１ａ上
に与えられそしてこれは排他ＯＲゲー）３６２ａにより
位相連続ＳＣと位相比較される。ＳＣと再生・く−スト
は２フイ一ルドカラービデオ信号の交互の再生にもとづ
き同相、異相間で交番してＯＲゲート３６２ａの出力レ
ベルを再生バーストの時点で生じる変化により１５Ｈ２
で変化させる。フレーム位相インノく一タスイツチ信号
はラッチ３６５ａを通じて排他ＯＲゲー） ５６２ａの
出力をバーストフラグ毎に適正にタイミングをとられた
１つのクロック信号でクロックすることにより得られる
。ラッチ３６４ａはそのＤ入力に基準入力回路９５Ｂに
よりライン５６０ａに与えられるバーストフラグ信号を
受けそしてデバイダ３６０によりそのクロック入力に与
えられる位相連続ＳＣによりクロックされる。バースト
フラグ信号が入力ライン３６０ａにあるごとにラッチ３
６４ａはＳＣの位相について限定されたパルスをランチ
３６３ａに与える。このパルスはラッチ３６３ａの入力
レベルをその出力へとクロックするために用いられる。
ラッチ３６５ａの入力レベルば２フイ一ルドカラービデ
オ信号の交互の再生にともない変化するから、２ツテ３
６３ａの出力レベルも同様に変化してクロミナンスがク
ロマ分離オよび処理回路１０１で反転されるべきか否か
するときを限定する１ ５ Ｈｚフレーム位相インバー
タスイッチ信号をライン５５６ａ上に発生する。
オ信号の交互の再生にともない変化するから、２ツテ３
６３ａの出力レベルも同様に変化してクロミナンスがク
ロマ分離オよび処理回路１０１で反転されるべきか否か
するときを限定する１ ５ Ｈｚフレーム位相インバー
タスイッチ信号をライン５５６ａ上に発生する。
エンコーダスイッチ
第９Ａ図について述べたエンコーダスイッチ１２６はコ
ンピュータ制御装［９２を相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ／
Ｄコンバータ９５からのビデオデータ群または転移動作
モードが生じるときデータ転送回路１２９で生じるデー
タ群を選択するという機能を行う。転送モードにおいて
は、記録された画像フレームが１つのディスクドライブ
からもう１つへと転送されてビデオ情報がクロマ分離お
よび処理回路１０１に入らないようにする。その代りに
これはエンコーダスイッチ１２６に向けられて後にエン
コードされてディスクドライブの他の１つに記録される
。エンコーダスイッチ１２６も適正なりロック信号、す
なわち６８Ｃと１／２８Ｃの間でスイッチする。これは
Ａ−Ｄコンバータ９５からのビデオ情報が記録されてい
るときに用いられる基準論理回路１２５人により発生さ
れる信号をクロックするようにスイッチする。転送モー
ドにおいてこれは基準クロック発生器９８により与えら
れる６ＳＣと１／２ Ｓ Ｃ信号にスイッチし、そして
これらは転送されたビデオ信号の記録中に基本基準クロ
ンク信号として用いるのであり、これらのすべては第９
Ａ図にブロックで示しである。
ンピュータ制御装［９２を相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ／
Ｄコンバータ９５からのビデオデータ群または転移動作
モードが生じるときデータ転送回路１２９で生じるデー
タ群を選択するという機能を行う。転送モードにおいて
は、記録された画像フレームが１つのディスクドライブ
からもう１つへと転送されてビデオ情報がクロマ分離お
よび処理回路１０１に入らないようにする。その代りに
これはエンコーダスイッチ１２６に向けられて後にエン
コードされてディスクドライブの他の１つに記録される
。エンコーダスイッチ１２６も適正なりロック信号、す
なわち６８Ｃと１／２８Ｃの間でスイッチする。これは
Ａ−Ｄコンバータ９５からのビデオ情報が記録されてい
るときに用いられる基準論理回路１２５人により発生さ
れる信号をクロックするようにスイッチする。転送モー
ドにおいてこれは基準クロック発生器９８により与えら
れる６ＳＣと１／２ Ｓ Ｃ信号にスイッチし、そして
これらは転送されたビデオ信号の記録中に基本基準クロ
ンク信号として用いるのであり、これらのすべては第９
Ａ図にブロックで示しである。
このエンコーダスイッチはまた正規の記録または転送モ
ードが行われているかどうかにより適正基準信号のスイ
ッチングに加えて機能を行う。ブリンキングクロス画像
表示信号を発生する回路が含まれ、そしてその１本の対
角ラインには１つのフィールドが、他方にはトラックが
削除されていてその特定のロケーションにスチールを受
けることが出来ることの指示を与える第２フイールドが
与えられる。このエンコーダスイッチはまた転送プロセ
ス中にＰＡＬＥ作用を終了するＰＡＬＥスイッチ信号を
発生する回路も含み、とのＰＡＬＥスイッチ（またはフ
ラグ）信号はクロマ回路１０１に入るデータをＰＡＬＥ
処理するデータ転送回路１２９へと伸びる。この転送回
路によりＰＡＬＥ処理は転送モードの動作中サンプルを
ライン毎に整合させる必要がないために停止される。こ
のエンコーダスイッチはまたテストを行うための回路を
含み、この回路はそのようなテストに用いるラントムワ
ードと同様にディジタル情報の反得シーケンスを選択的
に発生する。
ードが行われているかどうかにより適正基準信号のスイ
ッチングに加えて機能を行う。ブリンキングクロス画像
表示信号を発生する回路が含まれ、そしてその１本の対
角ラインには１つのフィールドが、他方にはトラックが
削除されていてその特定のロケーションにスチールを受
けることが出来ることの指示を与える第２フイールドが
与えられる。このエンコーダスイッチはまた転送プロセ
ス中にＰＡＬＥ作用を終了するＰＡＬＥスイッチ信号を
発生する回路も含み、とのＰＡＬＥスイッチ（またはフ
ラグ）信号はクロマ回路１０１に入るデータをＰＡＬＥ
処理するデータ転送回路１２９へと伸びる。この転送回
路によりＰＡＬＥ処理は転送モードの動作中サンプルを
ライン毎に整合させる必要がないために停止される。こ
のエンコーダスイッチはまたテストを行うための回路を
含み、この回路はそのようなテストに用いるラントムワ
ードと同様にディジタル情報の反得シーケンスを選択的
に発生する。
詳述にはそしてエンコーダスイッチ１２６の１つの電気
回路を形成する第ｊ３Ａ−１３Ｄ図をみるに、データの
ピントは入力ライン４００マたは４０１のセット上に生
じる。ここではＡ−Ｄコンバータ９５またはデータ転送
回路１２９からのデータ群内の８ビツトに対応する夫々
のセットにつき８本のラインがある。ライン４００はコ
ンバータ９５からの８本のデータラインからなり、入力
ライン４０１はデータ転送回路１２９からの８ビツトの
ビデオ情報を表わす。これら入力ラインは、ライン４０
３上の信号により命令されてライン４００と４０１から
のいずれかの情報を出力ライン４０４に通す多数のマル
チプレクサスイッチ４０２に接続する。マルチプレクサ
スイッチ４Ｃ１２もコマンドによりブリンキングクロス
信号を形成するビットまたはテスト用に用いられるデー
タを形成するビットを通す。デスクパック上のトラック
から情報を削除するためにブリンキングクロス信号が削
除されている情報の上にそのトラックに記録される。か
くして、ブリンキングクロス信号テストデータまたは転
送または元のディジタル化されたビデオ情報のいずれか
がエンコーダ回路９６の出力に与えられる。
回路を形成する第ｊ３Ａ−１３Ｄ図をみるに、データの
ピントは入力ライン４００マたは４０１のセット上に生
じる。ここではＡ−Ｄコンバータ９５またはデータ転送
回路１２９からのデータ群内の８ビツトに対応する夫々
のセットにつき８本のラインがある。ライン４００はコ
ンバータ９５からの８本のデータラインからなり、入力
ライン４０１はデータ転送回路１２９からの８ビツトの
ビデオ情報を表わす。これら入力ラインは、ライン４０
３上の信号により命令されてライン４００と４０１から
のいずれかの情報を出力ライン４０４に通す多数のマル
チプレクサスイッチ４０２に接続する。マルチプレクサ
スイッチ４Ｃ１２もコマンドによりブリンキングクロス
信号を形成するビットまたはテスト用に用いられるデー
タを形成するビットを通す。デスクパック上のトラック
から情報を削除するためにブリンキングクロス信号が削
除されている情報の上にそのトラックに記録される。か
くして、ブリンキングクロス信号テストデータまたは転
送または元のディジタル化されたビデオ情報のいずれか
がエンコーダ回路９６の出力に与えられる。
第１３Ｂ図に示すように、基準論理回路１２５人により
与えられる６ＳＣ信号はライン４０５にそして同様の基
準に関係した６ＳＣ信号は基準クロック発生器９４から
ライン４０６に加えられる。同様に、基準論理回路１２
５Ａからの１／２ＳＣ信号はライン４０７に生じ、基準
クロック発生器９４からの基準に関係した１／２ＳＣ信
号はライン４０８に生じる。
与えられる６ＳＣ信号はライン４０５にそして同様の基
準に関係した６ＳＣ信号は基準クロック発生器９４から
ライン４０６に加えられる。同様に、基準論理回路１２
５Ａからの１／２ＳＣ信号はライン４０７に生じ、基準
クロック発生器９４からの基準に関係した１／２ＳＣ信
号はライン４０８に生じる。
多数のＡＮＤゲート４０９が回路１２５Ａｔたは発生器
９４からの６ＳＣおよび１／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。入力ライン４４５
上でコンピュータ制御装置９２により与えられそして同
じくコンピュータ制御装置により与えられるストローブ
制御信号によりラッチ４４６にセットされる基準選択信
号の論理レベルは６ＳＣと１／２ Ｓ Ｃ信号のどちら
かエンコーダ９６に与えられるかを決定する。記録モー
ド動作中基準選択信号が与えられ、これが基準論理回路
１２５からのライン４０５．４０７に受は入れられる６
ＳＣと１／２ＳＣ信号とに関連したＡＮＤゲート４０９
を動作可能にする。その他の動作モード、すなわちデー
タ削除、テストおよびデータ転送においては与えられた
基準選択信号が基準クロック発生器９４からのライン４
０６．４０８に入る６ＳＣと１／２ＳＣ信号に関連した
ＡＮＤゲート４０９を動作可能にする。
９４からの６ＳＣおよび１／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。入力ライン４４５
上でコンピュータ制御装置９２により与えられそして同
じくコンピュータ制御装置により与えられるストローブ
制御信号によりラッチ４４６にセットされる基準選択信
号の論理レベルは６ＳＣと１／２ Ｓ Ｃ信号のどちら
かエンコーダ９６に与えられるかを決定する。記録モー
ド動作中基準選択信号が与えられ、これが基準論理回路
１２５からのライン４０５．４０７に受は入れられる６
ＳＣと１／２ＳＣ信号とに関連したＡＮＤゲート４０９
を動作可能にする。その他の動作モード、すなわちデー
タ削除、テストおよびデータ転送においては与えられた
基準選択信号が基準クロック発生器９４からのライン４
０６．４０８に入る６ＳＣと１／２ＳＣ信号に関連した
ＡＮＤゲート４０９を動作可能にする。
第１３Ｃ図をみるにビデオ入力回路９５Ａと基準論理回
路１３５Ｂからのリセットパルスはライン４１２と４１
３に夫々加えられ、そしてこれらライン内の１本がＡＮ
Ｄゲート４１４を通してゲートされてライン４１５にリ
セットパルスを与える。このラインはラッチ４４６へと
ラッチされる基準選択信号によりきめられたように開通
する。リセットパルスはエンコーダ９６内の同期ワード
発生回路をリセットするために用いられる。ビデオ入力
回路９５Ａによシ与えられる入力フレーム信号と基準論
理回路１２５Ｂによシ与えられる転移ＩＤリセット信号
はこれらリセットパルスとして用いられる。同様に回路
９３Ａと９３Ｂによシ夫々発生されるストローブまたは
■ドライジム２と７ｊｌｉ１パルスは夫々人力ライン４
１６．４１７に加えられ、これらの内の一方はエンコー
ダ９６内の同期ワード発生回路による使用のためにラン
チされた基準選択信号によシライン４１９へとＡＮＤゲ
ート４１Ｂを選択的に開かせる。
路１３５Ｂからのリセットパルスはライン４１２と４１
３に夫々加えられ、そしてこれらライン内の１本がＡＮ
Ｄゲート４１４を通してゲートされてライン４１５にリ
セットパルスを与える。このラインはラッチ４４６へと
ラッチされる基準選択信号によりきめられたように開通
する。リセットパルスはエンコーダ９６内の同期ワード
発生回路をリセットするために用いられる。ビデオ入力
回路９５Ａによシ与えられる入力フレーム信号と基準論
理回路１２５Ｂによシ与えられる転移ＩＤリセット信号
はこれらリセットパルスとして用いられる。同様に回路
９３Ａと９３Ｂによシ夫々発生されるストローブまたは
■ドライジム２と７ｊｌｉ１パルスは夫々人力ライン４
１６．４１７に加えられ、これらの内の一方はエンコー
ダ９６内の同期ワード発生回路による使用のためにラン
チされた基準選択信号によシライン４１９へとＡＮＤゲ
ート４１Ｂを選択的に開かせる。
ゲートされたストローブまたは■ドライブパルスは後述
する第１３０．１３Ｄ図の点線で囲まれたところに示す
回路４２０により削除されたトラックのブリンキングク
ロス信号の発生を制御するために２イン４５５にも加え
られる。
する第１３０．１３Ｄ図の点線で囲まれたところに示す
回路４２０により削除されたトラックのブリンキングク
ロス信号の発生を制御するために２イン４５５にも加え
られる。
一般に第１３Ｄ図に４２１で示す多数のジャンパーが外
部入力、リピートデータワード発生器４２７またはエン
コーダ７６内の同期ワード発生回路によりライン４２９
ａに与えられる同期ワードゲート信号で制御されるラン
トムワード発生器４２９に接続されるようになっている
。
部入力、リピートデータワード発生器４２７またはエン
コーダ７６内の同期ワード発生回路によりライン４２９
ａに与えられる同期ワードゲート信号で制御されるラン
トムワード発生器４２９に接続されるようになっている
。
コンピュータ制御装置９２がらの入力ライン４２２上の
データ選択信号は本装置の動作モード用の正しい状態に
マルチプレクサスイッチをセットするためにコマンドラ
イン４０５を条件づける２デイジツトコマンドを形成す
る。同じくコンピュータ制御装置からのライン４４８上
のストローブ制御信号は一対のラッチ４４９をストロー
ブしてマルチプレクサスイッチ４０２へと伸びるコマン
ドライン４０５上に上記コマンドを置く。このラッチさ
れたコマンドは同じ（ＮＡＮＤゲート４２５により検出
される。このゲートは本装置が転送モードで動作してい
るか通常の記録モードで動作しているかを確認する信号
をライン４２４に与える。転送モードにおいてはＮＡＮ
Ｄゲー） ４２５ （第１３Ｄ図）は転送回路１２９内
のＰＡＬＥ作用を停止させるＰＡＬＥスイッチ信号を与
えそしてＮＡＮＤゲート４２５の他方の入力には基準論
理回路１２５Ｂからのライン４２６上のＰＡＬＥフラグ
制御信号が入る。
データ選択信号は本装置の動作モード用の正しい状態に
マルチプレクサスイッチをセットするためにコマンドラ
イン４０５を条件づける２デイジツトコマンドを形成す
る。同じくコンピュータ制御装置からのライン４４８上
のストローブ制御信号は一対のラッチ４４９をストロー
ブしてマルチプレクサスイッチ４０２へと伸びるコマン
ドライン４０５上に上記コマンドを置く。このラッチさ
れたコマンドは同じ（ＮＡＮＤゲート４２５により検出
される。このゲートは本装置が転送モードで動作してい
るか通常の記録モードで動作しているかを確認する信号
をライン４２４に与える。転送モードにおいてはＮＡＮ
Ｄゲー） ４２５ （第１３Ｄ図）は転送回路１２９内
のＰＡＬＥ作用を停止させるＰＡＬＥスイッチ信号を与
えそしてＮＡＮＤゲート４２５の他方の入力には基準論
理回路１２５Ｂからのライン４２６上のＰＡＬＥフラグ
制御信号が入る。
削除されたトラックブリンキングクロス＜ｓ 号ヲ発生
する回路４２０を第１３Ｅ図および削除されたデータ信
号の可視表示を例示する第１３Ｆ図のテレビジョン画像
の２つのフィールドの正面図を参照して説明スる。水平
（Ｈ）カウンタ４３０は例えば基準入力回路９５Ｂの同
期発生回路から得られてライン４３１に出るａＯＨクロ
ックに応答してプリセットカウントから減算カウントを
行う。この８０Ｈクロツりは基準Ｈ同期レートの８０倍
の周波数をもつ。
する回路４２０を第１３Ｅ図および削除されたデータ信
号の可視表示を例示する第１３Ｆ図のテレビジョン画像
の２つのフィールドの正面図を参照して説明スる。水平
（Ｈ）カウンタ４３０は例えば基準入力回路９５Ｂの同
期発生回路から得られてライン４３１に出るａＯＨクロ
ックに応答してプリセットカウントから減算カウントを
行う。この８０Ｈクロツりは基準Ｈ同期レートの８０倍
の周波数をもつ。
Ｈカウンタ４３０はライン４２８（第ｉ５Ｄ図）を介し
て基準入力回路９３Ｂから入りライン４５２上でカウン
タに入力されるＨドライブ信号により水平ライン毎にプ
リセットされる。垂直（ト）カウンタ４５５はゲート回
路４３４ａ （第１３ｃ図）を操作することによりカウ
ンタ４３３へ入力ライン４３４の１本与えられるＨドラ
イブ信号に応答して加減カウントを行う。■カウンタ４
５５は２分割フリップフロップ４３６によりライン４４
７に置かれるプリセットコマンドにより１つの置きのフ
ィールド後にプリセットされる。このプリセットコマン
ドはライン４１７を介して基準入力回路９３Ｂにより与
えられそして前述のように（＠１３Ｃ，＋３Ｄ図）ラッ
チ４４６により動作可能とされるＡＮＤゲート４１８の
１つによυクリップフロップ４３６０入力に伸びるライ
ン４５５上に置かれる■ドライブ信号から発生される。
て基準入力回路９３Ｂから入りライン４５２上でカウン
タに入力されるＨドライブ信号により水平ライン毎にプ
リセットされる。垂直（ト）カウンタ４５５はゲート回
路４３４ａ （第１３ｃ図）を操作することによりカウ
ンタ４３３へ入力ライン４３４の１本与えられるＨドラ
イブ信号に応答して加減カウントを行う。■カウンタ４
５５は２分割フリップフロップ４３６によりライン４４
７に置かれるプリセットコマンドにより１つの置きのフ
ィールド後にプリセットされる。このプリセットコマン
ドはライン４１７を介して基準入力回路９３Ｂにより与
えられそして前述のように（＠１３Ｃ，＋３Ｄ図）ラッ
チ４４６により動作可能とされるＡＮＤゲート４１８の
１つによυクリップフロップ４３６０入力に伸びるライ
ン４５５上に置かれる■ドライブ信号から発生される。
好適なブリンキングクロスの形状をつくる目的で４分割
装置４３８が■カウンタ４５３の入力に接続されて４個
のＨドライブ信号がＶカウンタのカウント状態を変える
には必要であるようにする。装置４３８はＶカウンタ４
３３の出力接続を２ビット位置だけシフトすることによ
シ従来通シに形成されるのであり、Ｖカウンタ４３３を
このように接続するとその出力状態は加算か減算かいず
れにしても４個のＨドライブ信号毎に変化する。ゲイジ
タルコンパレータ４５７がＨカウンタ４３０およびＶカ
ウンタ４３３にも接されてＶカウンタのカウント状態を
変えるには４個のＨドライブ信号が必要となるようにす
る。ライン幅発生器４３９はこのコンパレータに接続さ
れておりそしてその出力は前述のマルチプレクサスイッ
チ４０２に導入されるディジタル信号からなる。
装置４３８が■カウンタ４５３の入力に接続されて４個
のＨドライブ信号がＶカウンタのカウント状態を変える
には必要であるようにする。装置４３８はＶカウンタ４
３３の出力接続を２ビット位置だけシフトすることによ
シ従来通シに形成されるのであり、Ｖカウンタ４３３を
このように接続するとその出力状態は加算か減算かいず
れにしても４個のＨドライブ信号毎に変化する。ゲイジ
タルコンパレータ４５７がＨカウンタ４３０およびＶカ
ウンタ４３３にも接されてＶカウンタのカウント状態を
変えるには４個のＨドライブ信号が必要となるようにす
る。ライン幅発生器４３９はこのコンパレータに接続さ
れておりそしてその出力は前述のマルチプレクサスイッ
チ４０２に導入されるディジタル信号からなる。
動作を述べると、第１３Ｆ図をみるにテレビジョン画像
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよび■カウンタが同じカウントだけ増
加するとコンパレータ４５７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないときはこのコンパレータが「０」すなわち黒レ
ベルを発生する。カウンタ４５０と４５３は夫々プリセ
ット入力、ＨドライブとＶドライブによりプリセットさ
れ、セして■ドライブプリセット入力はＶカウンタ４３
３が１つ置きのフィールド毎にプリセットされるように
２分割される。第１フイールドの第１テレビジヨンライ
ンにおいてＨカウンタ４３０Ｖｉ８０Ｈクロックにより
０から８０までクロックされる。プリセット４分割装置
４３８とＶカウンタ４３５はライン１を示すＨドライブ
の第１クロツクパルスで加算されそしてＨカウンタが第
１クロツクパルスでクロックするとき両カウンタの出力
に一致が生じる。これは点１−１を限定し、この点は表
示されたフィールドを形成する水平ラインの２スタの上
左隅に対応する。
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよび■カウンタが同じカウントだけ増
加するとコンパレータ４５７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないときはこのコンパレータが「０」すなわち黒レ
ベルを発生する。カウンタ４５０と４５３は夫々プリセ
ット入力、ＨドライブとＶドライブによりプリセットさ
れ、セして■ドライブプリセット入力はＶカウンタ４３
３が１つ置きのフィールド毎にプリセットされるように
２分割される。第１フイールドの第１テレビジヨンライ
ンにおいてＨカウンタ４３０Ｖｉ８０Ｈクロックにより
０から８０までクロックされる。プリセット４分割装置
４３８とＶカウンタ４３５はライン１を示すＨドライブ
の第１クロツクパルスで加算されそしてＨカウンタが第
１クロツクパルスでクロックするとき両カウンタの出力
に一致が生じる。これは点１−１を限定し、この点は表
示されたフィールドを形成する水平ラインの２スタの上
左隅に対応する。
対角ライン幅発生器４３９は白レベルに対応する論理「
１」をデータビットライン上におかせるように予定の数
までカウントするカウンタ４４３を含む。
１」をデータビットライン上におかせるように予定の数
までカウントするカウンタ４４３を含む。
これにより第ｊ３Ｆ図に４４０で示すはじめの一致点か
ら短いラインセグメントが出来る。■カウンタの入力は
カウンタ４３３が第１クロツクまたはＨドライブパルス
によりそのプリセット状態からはずれてクロックされた
後４分割されるから、■カウンタ４３６を再び加算させ
るには４個のＨドライブパルスが必要である。かくして
４本のテレビジョンラインが■カウンタ４３５の同一の
出力パルスで走査され、それによりライン１〜４が水平
ラインの期間中カウントを行うとき８０Ｈクロツクの第
１クロツクパルスと一致する。かくして４本の短いライ
ンセグメント４４０が４本の隣接するテレビジョンライ
ン上に並んで発生される。第５のＨドライブパルスが入
ると、■ドライブカウンタ４３３は１カウント増加しそ
して次の４個のＨクロックパルスについては他の４本の
水平ラインについての短いラインセグメントを発生させ
るがこれらはＨカウンタ４３０のカウントサイクルにお
いて１カウント遅れる。
ら短いラインセグメントが出来る。■カウンタの入力は
カウンタ４３３が第１クロツクまたはＨドライブパルス
によりそのプリセット状態からはずれてクロックされた
後４分割されるから、■カウンタ４３６を再び加算させ
るには４個のＨドライブパルスが必要である。かくして
４本のテレビジョンラインが■カウンタ４３５の同一の
出力パルスで走査され、それによりライン１〜４が水平
ラインの期間中カウントを行うとき８０Ｈクロツクの第
１クロツクパルスと一致する。かくして４本の短いライ
ンセグメント４４０が４本の隣接するテレビジョンライ
ン上に並んで発生される。第５のＨドライブパルスが入
ると、■ドライブカウンタ４３３は１カウント増加しそ
して次の４個のＨクロックパルスについては他の４本の
水平ラインについての短いラインセグメントを発生させ
るがこれらはＨカウンタ４３０のカウントサイクルにお
いて１カウント遅れる。
これによシ、対角ライン４４１を限定する対角的に伸び
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力を次の４本のテレビ
ジョンラインのインターバルにおいて１カウント増加さ
せる（すなわちカウント２へ、以下同様）。８０Ｈクロ
ツクはＨカウンタ４５０を増加させ、それによりライン
５〜８において点２にそしてライン９〜１２において点
５に等等、一致が生じる。このプロセスは一致点が対角
ライン４４１がテレビジョンライン２６１〜２６２でフ
１−ルド１Ｃ下右隅で終るまで対角線に沿って動くよう
に続く。この点においては垂直インターバルに対応する
時間ペリオドとなるために出力は発生されない。
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力を次の４本のテレビ
ジョンラインのインターバルにおいて１カウント増加さ
せる（すなわちカウント２へ、以下同様）。８０Ｈクロ
ツクはＨカウンタ４５０を増加させ、それによりライン
５〜８において点２にそしてライン９〜１２において点
５に等等、一致が生じる。このプロセスは一致点が対角
ライン４４１がテレビジョンライン２６１〜２６２でフ
１−ルド１Ｃ下右隅で終るまで対角線に沿って動くよう
に続く。この点においては垂直インターバルに対応する
時間ペリオドとなるために出力は発生されない。
Ｗ、２フイールドにおいては逆方向に向く対角ライン４
４２に対応するデータが信号に挿入される。
４２に対応するデータが信号に挿入される。
対角ライン４４１と４４２は記録されたブリンキングク
ロス信号の再生および表示により３０Ｈ２の可視７リツ
カまたはブリンクを与えるように意図的に交互のフィー
ルド上につくられる。
ロス信号の再生および表示により３０Ｈ２の可視７リツ
カまたはブリンクを与えるように意図的に交互のフィー
ルド上につくられる。
このために■カウンタ４３３は第１フイールドの終りに
おいてそのカウントに維持される。しかしながら、ステ
アリングゲート回路４３４ａによりＨドライブ信号に関
連したパルスは第１フイールド（第１３０．第ｊ３Ｄ図
）の終りにライ／４３５に置かれる他の■ドライブに関
連する信号によるフリップフロップ４３６のクロック操
作の結果として４分割装置４５８とＶカウンタ４５５へ
の入力ライン４５４の他方へと移される。■カウンタ４
３５はこのときその一致点のカウントから減算カウント
を行う。
おいてそのカウントに維持される。しかしながら、ステ
アリングゲート回路４３４ａによりＨドライブ信号に関
連したパルスは第１フイールド（第１３０．第ｊ３Ｄ図
）の終りにライ／４３５に置かれる他の■ドライブに関
連する信号によるフリップフロップ４３６のクロック操
作の結果として４分割装置４５８とＶカウンタ４５５へ
の入力ライン４５４の他方へと移される。■カウンタ４
３５はこのときその一致点のカウントから減算カウント
を行う。
第２フイールドについてはこれはモータに表示される場
合にはこのフィールドの上右隅（フィールド１の下右隅
の最終点に対応する）に対応する。
合にはこのフィールドの上右隅（フィールド１の下右隅
の最終点に対応する）に対応する。
ツイールドラスフ走査は水平ラインの表示されたラスタ
の頂部にはじまりこれらラインを底まで順次走査するか
ら、走査された第１の全水平ラインは第し５Ｆ図に示す
ようにフィード２を形成する表示されたラスクラインの
頂部と交わる。■（カウンタ４３０の動作は■ドライブ
信号によっては影響されずに受入れる８０Ｈ信号をカウ
ントしつづける。
の頂部にはじまりこれらラインを底まで順次走査するか
ら、走査された第１の全水平ラインは第し５Ｆ図に示す
ようにフィード２を形成する表示されたラスクラインの
頂部と交わる。■（カウンタ４３０の動作は■ドライブ
信号によっては影響されずに受入れる８０Ｈ信号をカウ
ントしつづける。
４分割装置４３８とカウンタ４３３は第４のラインすな
わち第２フイールドのライン２６７の始めに）−１ドラ
イブまたはクロックパルスを受けるまで増加されない。
わち第２フイールドのライン２６７の始めに）−１ドラ
イブまたはクロックパルスを受けるまで増加されない。
このラインにおいてＨカウンタ４３０はそのカウントが
７９になるまでカウントを行い、この時点で■カウンタ
４３３との一致が生じる。それによりコンパレータ４３
７は、前述のようにライン幅発生器４３９によりきまる
＠またはラインセグメント長さを有するマルチプレクサ
スイッチ４０２を介してすべてのデータビットライン（
白レベル）に挿入されるべき論理「１」ビットを発生す
る。菱形は■カウンタが減算しそれにより夫々の次の一
致が前のものよシ早くなるために対向する対角線に沿っ
て画像に描かれ、右から左への対角ライン４４２を形成
する。Ｖカウンタ４３３は第４ラインまで増加されない
から、対角ライン４４２は実際には真の対角線の左に僅
かにシフトされる。しかしながら、このシフトはブリン
キングクロスによシ行われる目的に対して重要でなく、
そして表示を非常に近くから見る以外には人には感知出
来ない。
７９になるまでカウントを行い、この時点で■カウンタ
４３３との一致が生じる。それによりコンパレータ４３
７は、前述のようにライン幅発生器４３９によりきまる
＠またはラインセグメント長さを有するマルチプレクサ
スイッチ４０２を介してすべてのデータビットライン（
白レベル）に挿入されるべき論理「１」ビットを発生す
る。菱形は■カウンタが減算しそれにより夫々の次の一
致が前のものよシ早くなるために対向する対角線に沿っ
て画像に描かれ、右から左への対角ライン４４２を形成
する。Ｖカウンタ４３３は第４ラインまで増加されない
から、対角ライン４４２は実際には真の対角線の左に僅
かにシフトされる。しかしながら、このシフトはブリン
キングクロスによシ行われる目的に対して重要でなく、
そして表示を非常に近くから見る以外には人には感知出
来ない。
４分割装置４３８とライン幅発生器４３９はここではこ
の対角線の角度を正しく決定しそしてより太くよシ対称
なラインを限定する菱形を形成するために用いられる。
の対角線の角度を正しく決定しそしてより太くよシ対称
なラインを限定する菱形を形成するために用いられる。
しかしながら、上記の条件は使用可能な制限された入力
信号、例えばｓｏＨ信号に重畳された。もし例えば２６
２Ｈの信号が可能でおれば、このマトリクスは２６２Ｘ
２６２のグリッドを構成し、そしてＨおよびＶカウンタ
４！Ｓｏ、４５３は４分装置４３８のような算術的な補
償の必要性をもたずに対角ライン４４１．４４２を隅か
ら隅へとつくシつつ共に増加するように構成することが
出来る。
信号、例えばｓｏＨ信号に重畳された。もし例えば２６
２Ｈの信号が可能でおれば、このマトリクスは２６２Ｘ
２６２のグリッドを構成し、そしてＨおよびＶカウンタ
４！Ｓｏ、４５３は４分装置４３８のような算術的な補
償の必要性をもたずに対角ライン４４１．４４２を隅か
ら隅へとつくシつつ共に増加するように構成することが
出来る。
これら２つのフィールドはフィールド２の対角ライン４
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされており、そ
して対角ラインはブリンキングクロスを限定するために
フィールドからフィールドへと重畳される。
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされており、そ
して対角ラインはブリンキングクロスを限定するために
フィールドからフィールドへと重畳される。
ライン幅発生器４３９の出力は第１３Ａ−Ｂ図のマルチ
プレクサスイッチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットのタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４３９の出力ライン４４４は前述
のようにラッチコマンドライン４０５を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を与えそしてライン４００または４０１を介し
てＡ−Ｄコンバータ９５から入るビデオ信号と同様に記
録のために処理される。ブリンキングクロス信号は前の
記録が削除されるときトラックに記録されそしてトラッ
クが記録のためにビデオ信号を受は入れる可能であるこ
とを示す可視手段を与える。
プレクサスイッチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットのタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４３９の出力ライン４４４は前述
のようにラッチコマンドライン４０５を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を与えそしてライン４００または４０１を介し
てＡ−Ｄコンバータ９５から入るビデオ信号と同様に記
録のために処理される。ブリンキングクロス信号は前の
記録が削除されるときトラックに記録されそしてトラッ
クが記録のためにビデオ信号を受は入れる可能であるこ
とを示す可視手段を与える。
このように確認されるトラックからデータの再生の要求
がはじめられると、削除信号、そしてブリンキングクロ
スが呼掛けられて、記録されたビデオのフィールドまた
はフレームの再生と同様に再生される。
がはじめられると、削除信号、そしてブリンキングクロ
スが呼掛けられて、記録されたビデオのフィールドまた
はフレームの再生と同様に再生される。
第１３Ｅ図のブロック図の種々の成分４３０−４３９お
よび４４４は第１ｓＡ−Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカラ／り４３０．４５５バ一対の４ビ
ツトカウンタであり、■カウンタ４５５の出力接続は第
１Ａ図のブロック４３８で下す４分割機能を与えるため
に２ビツト位置だけシフトされる。ディジタルコンパレ
ータ４′５７はカウンタ４３０と４３３の一致点の検出
によりキャリアウドパルスを与え、ライン幅発生器４３
９は対角ライン４４１・４４２の菱形を形成するライン
セグメント４４０（第１３Ｆ図）の所望の長さを表わす
、カウンタ４４３によりなされるプリセットされたカウ
ント数に対応する選択された時間ペリオドにわたりその
ライン４４４を介して白レベル出力を与える。
よび４４４は第１ｓＡ−Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカラ／り４３０．４５５バ一対の４ビ
ツトカウンタであり、■カウンタ４５５の出力接続は第
１Ａ図のブロック４３８で下す４分割機能を与えるため
に２ビツト位置だけシフトされる。ディジタルコンパレ
ータ４′５７はカウンタ４３０と４３３の一致点の検出
によりキャリアウドパルスを与え、ライン幅発生器４３
９は対角ライン４４１・４４２の菱形を形成するライン
セグメント４４０（第１３Ｆ図）の所望の長さを表わす
、カウンタ４４３によりなされるプリセットされたカウ
ント数に対応する選択された時間ペリオドにわたりその
ライン４４４を介して白レベル出力を与える。
（８ビツト）ディジタル削除ワードはここでは前述のよ
うにマルチプレクサスイッチ４０２の８本の出力ライン
４０４を介して形成される。
うにマルチプレクサスイッチ４０２の８本の出力ライン
４０４を介して形成される。
回路４２０はブリンキングクロスの形の発生について述
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され３
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのでおれば１つのフィールド内で発生してもよ
い。しかしながら、表示により可視フリッカをつくるよ
うに削除されるデータ信号をエンコードすることによυ
、可視情報の表示が一般にフリッカを生じさせないから
別の削除されるトラック信号の発生が容易になる。ビデ
オフレーム蓄積装置について言えばこのフリッカ効果は
削除されるデータのトランクに記録される２つのテレビ
ジョンフィールドの夫々において削除されるデータ信号
の部分を分離することにより容易に得られる。他の技術
を削除されるデータ信号のくり返し周波を低減しそして
フリッカ効果を例えば２つのテレビジョンフィールドの
一方を１つのクロスでエンコードしつつ他方のフィール
ドを情報のないままにしておくことによりつくり出すた
めに使用出来る。
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され３
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのでおれば１つのフィールド内で発生してもよ
い。しかしながら、表示により可視フリッカをつくるよ
うに削除されるデータ信号をエンコードすることによυ
、可視情報の表示が一般にフリッカを生じさせないから
別の削除されるトラック信号の発生が容易になる。ビデ
オフレーム蓄積装置について言えばこのフリッカ効果は
削除されるデータのトランクに記録される２つのテレビ
ジョンフィールドの夫々において削除されるデータ信号
の部分を分離することにより容易に得られる。他の技術
を削除されるデータ信号のくり返し周波を低減しそして
フリッカ効果を例えば２つのテレビジョンフィールドの
一方を１つのクロスでエンコードしつつ他方のフィール
ドを情報のないままにしておくことによりつくり出すた
めに使用出来る。
更に、可視以外の表示を発生することも出来る。
例えば音声信号をビデオトラックに記録出来るビデオ蓄
積方式では再生削除データ信号は音声トーンとして「表
示」される。削除データ領域のファイルを使用するコン
ピュータ向けのデータ蓄積装置ではコンピュータは、必
要であれば設けられる電子的に検出可能な表示を用いて
削除されるトラック内に記録される削除されるデータ信
号を電子的に読取り検出するように構成することが出来
る。
積方式では再生削除データ信号は音声トーンとして「表
示」される。削除データ領域のファイルを使用するコン
ピュータ向けのデータ蓄積装置ではコンピュータは、必
要であれば設けられる電子的に検出可能な表示を用いて
削除されるトラック内に記録される削除されるデータ信
号を電子的に読取り検出するように構成することが出来
る。
ここに示す装置ではこの表示は可視であり、削除される
データワードは再生中に読取られる。
データワードは再生中に読取られる。
エンコーダ
ビデオ信号系の第９Ａ図にブロックで示すエンコーダ９
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ラックのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でらνそしてこ
こに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとり、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９６により合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
電子データインターフェース８９に接続したエンコード
９６の出力がディスクパック７５に記録された（または
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティピットラインおよびデ
ータトラックラインの夫々にこの同期ワードをそう人す
る。
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ラックのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でらνそしてこ
こに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとり、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９６により合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
電子データインターフェース８９に接続したエンコード
９６の出力がディスクパック７５に記録された（または
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティピットラインおよびデ
ータトラックラインの夫々にこの同期ワードをそう人す
る。
工７コ−ダ９６の動作を第１４図および第４５Ａ−Ｄ図
について説明する。エンコーダスイッチ４１２６のＮＲ
Ｚ−Ｌデータは、入力ライン４５０に入り、そして（１
）パリティチエツク後、（１１）交互（奇）ラインにそ
う人された同期ワードをもった後、および、（ＩｉＤデ
ィスクパック７５の１個についてディジタル化された情
報の磁気的記録および再生を行う形でチャンネルコード
した後に各データビットラインの出力ライン４５１へと
出る。各データビットライン上の入力データは、後述す
る２つのチャンネルエンコードフォーマット間で切換え
うるチャンネルエンコーダ４５３に接続するデータ入力
ＡＮＤゲート４５２の一方の入力に加えられる。第４５
Ａ−Ｄ図において、２つのビデオデータビットラインに
ついての同じチャンネルエンコーダカスべて示されてい
る。他方のビデオ、パリティおよびブタトランクデータ
ラインについての同一のチャンネルエンコーダが、上記
のエンコーダの下に点線で囲まれて示しである。１０本
のビットラインの夫々の同期ワード入力ＡＮＤゲート５
１４は同期ワードを適正な時点でエンコーダに入るよう
にするために用いられる。これらＡＮＤゲートはまた必
要あれば１０本のビットラインに、例えばディジメルチ
ストパターン発生器のような適当なテスト信−ｊｊ源Ｋ
ｊす４５０ａ （＠４５Ａ、４５Ｂ図）に与えられてい
るテスト信号をそう人するようになっている。
について説明する。エンコーダスイッチ４１２６のＮＲ
Ｚ−Ｌデータは、入力ライン４５０に入り、そして（１
）パリティチエツク後、（１１）交互（奇）ラインにそ
う人された同期ワードをもった後、および、（ＩｉＤデ
ィスクパック７５の１個についてディジタル化された情
報の磁気的記録および再生を行う形でチャンネルコード
した後に各データビットラインの出力ライン４５１へと
出る。各データビットライン上の入力データは、後述す
る２つのチャンネルエンコードフォーマット間で切換え
うるチャンネルエンコーダ４５３に接続するデータ入力
ＡＮＤゲート４５２の一方の入力に加えられる。第４５
Ａ−Ｄ図において、２つのビデオデータビットラインに
ついての同じチャンネルエンコーダカスべて示されてい
る。他方のビデオ、パリティおよびブタトランクデータ
ラインについての同一のチャンネルエンコーダが、上記
のエンコーダの下に点線で囲まれて示しである。１０本
のビットラインの夫々の同期ワード入力ＡＮＤゲート５
１４は同期ワードを適正な時点でエンコーダに入るよう
にするために用いられる。これらＡＮＤゲートはまた必
要あれば１０本のビットラインに、例えばディジメルチ
ストパターン発生器のような適当なテスト信−ｊｊ源Ｋ
ｊす４５０ａ （＠４５Ａ、４５Ｂ図）に与えられてい
るテスト信号をそう人するようになっている。
第１クロック発生器４５５はエンコーダスイッチ１２６
により加えられる入力信号６ＳＣと１／２ ＳＣを有し
、そして図示のような種々のＳＣおよび３ＳＣ出力を出
す。３ＳＣ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７５により与えられ、この発生器が
チャンネルエンコーダ４５３にそのクロックのために伸
びる２本のライン４７４゜４７５に２個の時間のずれた
３８Ｃクロック信号を出す。ライン４７５上のクロック
信号はφ１クロックであり、これはφ２クロックである
ライン４７４上のクロック信号から３ＳＣの半サイクル
分だけずれている。記録動作中、これら時間のずれたク
ロックは基準論理回路１２５Ａにより発生されエンコー
ダスイッチ１２６により、エンコーダ９６に与えられる
連続位相の６ ＳＣ，１／２ＳＣ信号からとり出される
。プリンキングクルス削除信号の記録のような他の動作
中に基準クロック発生器９８がこれらクロック信号を出
す。φ１およびφ２５８Ｃクロック信号は連続チャンネ
ルコードディジタルと信号が位相の不連続性をもたずに
ライン４７４上の出力に与えられるようにチャンネルコ
ード４５５を駆動するために用いられる。
／／ クロック発生器４５５Ｖｉ、４５５分割デバイダ４５７
を駆動するＳＣクロック出力４７１ａを有し、このデバ
イダはまた３０Ｈ２のライン４６３上のエンコーダスイ
ッチ１２６により与えられるリセットパルスでリセット
される。デバイダ４５７はスタートライン４６４を通じ
てフリップ７０ツグ（ＦＦ）４５Ｂをセットし、そして
次にパルスがリセットピンへと伸びるストップライン４
６５に生じるときＦＦ４５８をリセットする。スタート
およびストップパルスは一つの室を限定し、この窓内で
同期ワード発生器４５９の出力に出る１個の７ビツト２
進同期ワードが同時にすべてのデータビットラインにそ
う入出来る。
により加えられる入力信号６ＳＣと１／２ ＳＣを有し
、そして図示のような種々のＳＣおよび３ＳＣ出力を出
す。３ＳＣ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７５により与えられ、この発生器が
チャンネルエンコーダ４５３にそのクロックのために伸
びる２本のライン４７４゜４７５に２個の時間のずれた
３８Ｃクロック信号を出す。ライン４７５上のクロック
信号はφ１クロックであり、これはφ２クロックである
ライン４７４上のクロック信号から３ＳＣの半サイクル
分だけずれている。記録動作中、これら時間のずれたク
ロックは基準論理回路１２５Ａにより発生されエンコー
ダスイッチ１２６により、エンコーダ９６に与えられる
連続位相の６ ＳＣ，１／２ＳＣ信号からとり出される
。プリンキングクルス削除信号の記録のような他の動作
中に基準クロック発生器９８がこれらクロック信号を出
す。φ１およびφ２５８Ｃクロック信号は連続チャンネ
ルコードディジタルと信号が位相の不連続性をもたずに
ライン４７４上の出力に与えられるようにチャンネルコ
ード４５５を駆動するために用いられる。
／／ クロック発生器４５５Ｖｉ、４５５分割デバイダ４５７
を駆動するＳＣクロック出力４７１ａを有し、このデバ
イダはまた３０Ｈ２のライン４６３上のエンコーダスイ
ッチ１２６により与えられるリセットパルスでリセット
される。デバイダ４５７はスタートライン４６４を通じ
てフリップ７０ツグ（ＦＦ）４５Ｂをセットし、そして
次にパルスがリセットピンへと伸びるストップライン４
６５に生じるときＦＦ４５８をリセットする。スタート
およびストップパルスは一つの室を限定し、この窓内で
同期ワード発生器４５９の出力に出る１個の７ビツト２
進同期ワードが同時にすべてのデータビットラインにそ
う入出来る。
垂直ブランキングペリオド中、１つのパルスが単安定マ
ルチバイブレータ（ＭＳ）４６０に加えられる。このマ
ルチバイブレークはエンコーダスイッチ４１２６により
ライン４６６に与えられるスイッチ垂直信号によシ、こ
の垂直ブランキングペリオドの約１０ラインのペリオド
にわたυ動作し、そして、その出力はゲート４６１（こ
のブロックではＮＡＮＤゲート）の一方の側に加えられ
、その他方の側にはＦＦ４５８の出力が入る。ＮＡＮ
Ｄゲート４６１の出力はＡＮＤゲート４５４の他方の入
力およびインバータ４６２を介してＡＮＤゲート４５２
の一方の側に伸びる。
ルチバイブレータ（ＭＳ）４６０に加えられる。このマ
ルチバイブレークはエンコーダスイッチ４１２６により
ライン４６６に与えられるスイッチ垂直信号によシ、こ
の垂直ブランキングペリオドの約１０ラインのペリオド
にわたυ動作し、そして、その出力はゲート４６１（こ
のブロックではＮＡＮＤゲート）の一方の側に加えられ
、その他方の側にはＦＦ４５８の出力が入る。ＮＡＮ
Ｄゲート４６１の出力はＡＮＤゲート４５４の他方の入
力およびインバータ４６２を介してＡＮＤゲート４５２
の一方の側に伸びる。
エンコーダ９６の動作中には、各ビットについてのデー
タ列は、データ出力ライン４５１がデータビットの夫々
について宥在し、そしてデータ列の夫々が適正にチャン
ネルエンコード嘔れて、そこに同期ワードがそう人てれ
ているようにするように夫々別のエンコーダ４５３と回
連するデータおよび同期ワード入力ＡＮＤゲー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよい、同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないように
するとよいから、チャンネルエンコーダ４５５に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５８によ９発生きれる同期ワードゲートｚ内に
そう人されるときデータ入力ゲート４５２により動作不
能と嘔れる。詳細には、デバイダ４５７１ｄＦＦ４５８
のセット用のスタートパルスを出し、そして、これが＠
ＡＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤ
ゲート４５２を閉じて、ライン４５０にデータが入らな
いようにする。
タ列は、データ出力ライン４５１がデータビットの夫々
について宥在し、そしてデータ列の夫々が適正にチャン
ネルエンコード嘔れて、そこに同期ワードがそう人てれ
ているようにするように夫々別のエンコーダ４５３と回
連するデータおよび同期ワード入力ＡＮＤゲー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよい、同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないように
するとよいから、チャンネルエンコーダ４５５に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５８によ９発生きれる同期ワードゲートｚ内に
そう人されるときデータ入力ゲート４５２により動作不
能と嘔れる。詳細には、デバイダ４５７１ｄＦＦ４５８
のセット用のスタートパルスを出し、そして、これが＠
ＡＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤ
ゲート４５２を閉じて、ライン４５０にデータが入らな
いようにする。
デバイダ４５７はこのスタートパルスの発生よシラ２デ
ータビツトインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを名チ
ャンネルエンコーダ４５３に通し、そこで、それがデー
タ列にエンコードされる。
ータビツトインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを名チ
ャンネルエンコーダ４５３に通し、そこで、それがデー
タ列にエンコードされる。
同期ワードが発生されてからデバイダ４５７がストップ
パルス２９のデータビットを出し、その後の方がＦＦ４
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開いてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲート４５２はその流れを中断するだ
けである。したがって情報は同期ワードのそう人中にす
てられるだけである。
パルス２９のデータビットを出し、その後の方がＦＦ４
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開いてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲート４５２はその流れを中断するだ
けである。したがって情報は同期ワードのそう人中にす
てられるだけである。
垂直ブランキングインターバルにおいて、マルチバイブ
レータ４６０は約１０ラインのインターバルにわたシ生
じる出力をＮＡＮＤゲート４６１に与える。これにより
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。〃）くして、垂直ブランキングペリオド
の１０ラインインターバル中出力データライン４５１に
生じるデータまたは論理「１」のビットは前述のように
１不置の２インに生じて同期ワードゲート４５４を通る
同期ワードにおけるそれである。これによりデコーダお
よびタイムペース修正回路１００は、確実に、データ列
の流中にビデオ情報内に含壕れるラントムに生じる同期
ワードビットパターンではなく、再生中の実際の同期ワ
ードにもとづきロックされる。
レータ４６０は約１０ラインのインターバルにわたシ生
じる出力をＮＡＮＤゲート４６１に与える。これにより
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。〃）くして、垂直ブランキングペリオド
の１０ラインインターバル中出力データライン４５１に
生じるデータまたは論理「１」のビットは前述のように
１不置の２インに生じて同期ワードゲート４５４を通る
同期ワードにおけるそれである。これによりデコーダお
よびタイムペース修正回路１００は、確実に、データ列
の流中にビデオ情報内に含壕れるラントムに生じる同期
ワードビットパターンではなく、再生中の実際の同期ワ
ードにもとづきロックされる。
エンコーダ９６の動作の他の特徴を第９ Ａ、 ９Ｂ図
により説明する。を予約データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムベース修正回路１００を結合する。ディスクドラ
イブ７３円のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内の乱れの導入を防止すべきで
ある。一般には記録信号処理装置８Ｂは、そのエンコー
ダ９６の出力に、入力ビデオ信号のないときにディジタ
ル化石れたデータを与える。この官号がノイズ情報を表
わすものであるとき、この装置のディジタル信号処理用
電子装置はディジタルノイズとディジタルビデオ情報と
を区別出来ない。この要因りこの装置がシーク動作を行
っているときを利用する。シーク動作中、変換器ヘッド
は信号系に通常有在するディジタルデータのチャンネル
エンコードフォーマットに一致しないノイズ信号を発生
する。そのようなノイズ信号は、もし再生チャンネル９
１に入ることが出来れば、デコーダおよびタイムベース
修正回路１０００位相ロックループを不必要に乱すこと
になる。そのような乱れを避けるために、ディスクドラ
イブデータインターフェース１５１はエンコーダ９６に
よシ与えられる出力を回路１００に再び向けるように（
Ｅ−Ｂ動作におけるごとくに）切換えられる。このよう
に、回路１００はその夫々の位相ロックルーズをそれら
の正常の動作レンジに維持するチャンネルエンコードデ
ィジタル信号を受ける。したがって、ディスクドライブ
７３のヘッドが適正に位置づけられて再生データが再生
チャンネルに与えられると、回路１００は出力デコード
信号とタイムベース修正信号とを直ちに与える準備が出
来る。
により説明する。を予約データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムベース修正回路１００を結合する。ディスクドラ
イブ７３円のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内の乱れの導入を防止すべきで
ある。一般には記録信号処理装置８Ｂは、そのエンコー
ダ９６の出力に、入力ビデオ信号のないときにディジタ
ル化石れたデータを与える。この官号がノイズ情報を表
わすものであるとき、この装置のディジタル信号処理用
電子装置はディジタルノイズとディジタルビデオ情報と
を区別出来ない。この要因りこの装置がシーク動作を行
っているときを利用する。シーク動作中、変換器ヘッド
は信号系に通常有在するディジタルデータのチャンネル
エンコードフォーマットに一致しないノイズ信号を発生
する。そのようなノイズ信号は、もし再生チャンネル９
１に入ることが出来れば、デコーダおよびタイムベース
修正回路１０００位相ロックループを不必要に乱すこと
になる。そのような乱れを避けるために、ディスクドラ
イブデータインターフェース１５１はエンコーダ９６に
よシ与えられる出力を回路１００に再び向けるように（
Ｅ−Ｂ動作におけるごとくに）切換えられる。このよう
に、回路１００はその夫々の位相ロックルーズをそれら
の正常の動作レンジに維持するチャンネルエンコードデ
ィジタル信号を受ける。したがって、ディスクドライブ
７３のヘッドが適正に位置づけられて再生データが再生
チャンネルに与えられると、回路１００は出力デコード
信号とタイムベース修正信号とを直ちに与える準備が出
来る。
更に、エンコーダ９６はディスクパックの次の２回転に
よるビデオ信号情報の記録の前のディスクパック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いるだめの黒レベルデータを発生させるようにも
作用する。従って、電子的データインターフェース８９
から伸びる予め記録されたライン４７０（第４５Ａ図）
は、ディスクドライブデータインターフェース１５１に
よす与えられる信号の結果作動され、そしてＮＡＮＤゲ
〜ト４６１をして入力ライン４５０ Ｋある論理「１」
を阻止ざぜ、それによりチャンネルエンコーダ回路４５
５の入力に黒レベルを発生する。しかしながら、エンコ
ーダ９６はこれでも黒レベル信号に同期ワードをそう入
するよりに機能する。
よるビデオ信号情報の記録の前のディスクパック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いるだめの黒レベルデータを発生させるようにも
作用する。従って、電子的データインターフェース８９
から伸びる予め記録されたライン４７０（第４５Ａ図）
は、ディスクドライブデータインターフェース１５１に
よす与えられる信号の結果作動され、そしてＮＡＮＤゲ
〜ト４６１をして入力ライン４５０ Ｋある論理「１」
を阻止ざぜ、それによりチャンネルエンコーダ回路４５
５の入力に黒レベルを発生する。しかしながら、エンコ
ーダ９６はこれでも黒レベル信号に同期ワードをそう入
するよりに機能する。
ディスクパック７５に記録きれた１０ビツトパラレルビ
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータビット列は、通常データビットセル時
間と呼ぶ独立したビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、１にある時のチャンネルコードにつ
いて云えば、このコードルールは夫々のビットセル内の
特定のロケーション、特に、中間七ルにおける信号転移
により論理第１ビツト、例えば、論理１が表わされ、そ
して、夫々のセル内の特定の前のロケーション、特に、
各ビットセルの前縁における信号転移によシ診理第２ビ
ットまたは論理０が表される。その中央における転移を
含むインターバルに続く１つのビットインターバルの始
めに生じる転移は抑圧される。上述のコードは以後ミラ
ーコードと呼ぶことにする。
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータビット列は、通常データビットセル時
間と呼ぶ独立したビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、１にある時のチャンネルコードにつ
いて云えば、このコードルールは夫々のビットセル内の
特定のロケーション、特に、中間七ルにおける信号転移
により論理第１ビツト、例えば、論理１が表わされ、そ
して、夫々のセル内の特定の前のロケーション、特に、
各ビットセルの前縁における信号転移によシ診理第２ビ
ットまたは論理０が表される。その中央における転移を
含むインターバルに続く１つのビットインターバルの始
めに生じる転移は抑圧される。上述のコードは以後ミラ
ーコードと呼ぶことにする。
選択スイッチがＰＯＳ、２にある時のチャンネルコード
では、各データビットライン内の入力データ列は３つの
タイ１（インフオーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１ｏのシーケンス第１または最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。ＯＫｆ＆＜偶数個の
連続する１、の可変長のシーケンスの連鎖とみることが
出来る。ヒ慢のシーケンスは、次のシーケンスの第１ビ
ツトがＯの場合だけである。（イ）と（０灰）シーケン
スは半画特許３，１０８．２６１のコードルールに従っ
てエンコード嘔れる。（ハ）のシータフ２１４ｇビット
１を除きすべてのビットについて上記特許に従ってエン
コードされ、そしてこの１について転移が単に抑圧され
る。、これにより、（ハ）のシーケンスｉ″ｔ（ロ）の
シーケンスと同様のように表わされ、すなわち、最終ビ
ット１がＯのようになる。
では、各データビットライン内の入力データ列は３つの
タイ１（インフオーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１ｏのシーケンス第１または最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。ＯＫｆ＆＜偶数個の
連続する１、の可変長のシーケンスの連鎖とみることが
出来る。ヒ慢のシーケンスは、次のシーケンスの第１ビ
ツトがＯの場合だけである。（イ）と（０灰）シーケン
スは半画特許３，１０８．２６１のコードルールに従っ
てエンコード嘔れる。（ハ）のシータフ２１４ｇビット
１を除きすべてのビットについて上記特許に従ってエン
コードされ、そしてこの１について転移が単に抑圧され
る。、これにより、（ハ）のシーケンスｉ″ｔ（ロ）の
シーケンスと同様のように表わされ、すなわち、最終ビ
ット１がＯのようになる。
定義により、（ハ）のシーケンスは次のシーケンスの始
めの論理０に続く。（ハ）のシーケンスを次のＯから分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要である。
めの論理０に続く。（ハ）のシーケンスを次のＯから分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要である。
デコーダは転移を伴わない２つのビットインターバル中
に連続的に出力されるべきことを単に認識するだけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
に連続的に出力されるべきことを単に認識するだけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
このコード用のエンコード処理には、最終の前のＯは（
ロ）のシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダによυ１出力の数につき維持
されねばならない。このカウントが１（奇数個の１）で
あり、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０でおれば、これは上記特許のコ
ードにおける転移によりその前のものから分離される。
ロ）のシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダによυ１出力の数につき維持
されねばならない。このカウントが１（奇数個の１）で
あり、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０でおれば、これは上記特許のコ
ードにおける転移によりその前のものから分離される。
このチャンネルコードは、ＤＣの伝送の不能な磁気記録
再生系のような情報チャンネルを介して、２進形式での
データ伝送を与えるのであり、情報はセルフクロッキン
グ様に送られる。上述のコードはここではミラー二乗コ
ードと呼ぶ。
再生系のような情報チャンネルを介して、２進形式での
データ伝送を与えるのであり、情報はセルフクロッキン
グ様に送られる。上述のコードはここではミラー二乗コ
ードと呼ぶ。
このチャンネルコードについて、これは、２進状態の内
のいずれを１でいずれを０とするかについては相＊はな
い。上記および以降の説明では、中間セル転移により通
常マーつてれる状態を１状態でセル線での転移により示
される状態を０としている。
のいずれを１でいずれを０とするかについては相＊はな
い。上記および以降の説明では、中間セル転移により通
常マーつてれる状態を１状態でセル線での転移により示
される状態を０としている。
第４５Ａ −４５Ｄ ［Ｍｌのチャンネルエンコータ”
４５３は上記のコードルールに従って動作する。第４５
Ｅ図は第４５Ｂ図のスイッチ４８０が図示の位置にある
ときのデータビットライン４５０の内の１つに含まれル
チャンネルエンコーダ４５５の動作を示すタイミング図
である。
４５３は上記のコードルールに従って動作する。第４５
Ｅ図は第４５Ｂ図のスイッチ４８０が図示の位置にある
ときのデータビットライン４５０の内の１つに含まれル
チャンネルエンコーダ４５５の動作を示すタイミング図
である。
このチャンネルエンコーダを上記出前のコードルールに
従ってデータビット列の１つのチャンネルコーディング
を行うように第４５Ｂ図の位ｒ＜ｒにあるコードセレク
ションスイッチ４８０を参照して説明する。スイッチ４
８０が上記米国特許のコードルールに従ってデータビ・
ット列のチャンネルエンコーディングを行う他の位置に
セットされる時のエンコーダの動作の相称を次に行う。
従ってデータビット列の１つのチャンネルコーディング
を行うように第４５Ｂ図の位ｒ＜ｒにあるコードセレク
ションスイッチ４８０を参照して説明する。スイッチ４
８０が上記米国特許のコードルールに従ってデータビ・
ット列のチャンネルエンコーディングを行う他の位置に
セットされる時のエンコーダの動作の相称を次に行う。
前述のように、選択スイッチ４８０をＰＯＳ、 ２の位
置にしてエンコードされるデータは、前にエンコードて
れた論理１のモジュロ−２カウントが奇数であればエン
コードされるべき２つの連続するデータビットをテスト
する必要がある。このために、各チャンネルエンコーダ
４５３はインバータ４８３によりライン４７４に接続す
るライン４７４ａ上のφ２５ＳＣクロック信号（第４．
ｓＥ図−（２））の正の後端でクロックされる一対の直
列接続する入力ラッチ４８１と４８２を含む。これらラ
ッチは４８１の入力から４８２の出力へと２ビツトの遅
延を与える。
置にしてエンコードされるデータは、前にエンコードて
れた論理１のモジュロ−２カウントが奇数であればエン
コードされるべき２つの連続するデータビットをテスト
する必要がある。このために、各チャンネルエンコーダ
４５３はインバータ４８３によりライン４７４に接続す
るライン４７４ａ上のφ２５ＳＣクロック信号（第４．
ｓＥ図−（２））の正の後端でクロックされる一対の直
列接続する入力ラッチ４８１と４８２を含む。これらラ
ッチは４８１の入力から４８２の出力へと２ビツトの遅
延を与える。
φ２クロックの夫々との正の後端において、ランチ４８
１はその入力におけるビット列のそのときのデータレベ
ルをラッテするように動作して、それがその出力（第４
５Ｅ図−（３））に缶じるようにし、ラッテ４８２は４
８１に含まれるビット列の前のデータレベルをラッチす
るように動作して、それがその出力（第ａｓＥ図−（２
）、 （３１，ｔＪンに生じるようにする。それ故、４
８１と４８２の出力はエンコードてれるべき２つの連続
するビットセルのデータビットを含む。
１はその入力におけるビット列のそのときのデータレベ
ルをラッテするように動作して、それがその出力（第４
５Ｅ図−（３））に缶じるようにし、ラッテ４８２は４
８１に含まれるビット列の前のデータレベルをラッチす
るように動作して、それがその出力（第ａｓＥ図−（２
）、 （３１，ｔＪンに生じるようにする。それ故、４
８１と４８２の出力はエンコードてれるべき２つの連続
するビットセルのデータビットを含む。
これらラッチの出力は、このデータビット列内の１と０
に対応するパルスを別々に通すように５個のＮＡＮＤゲ
ート４８６，４８７，４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は５つの入力を受け、その一つはラッチ
４８１の出力であり、他はラッチ４８２の出力であり、
残りの一つはクロック発生器４５６の出力ライン４７５
ａに接続するインノく一タ４８４によってライン４７５
に置かれるφ１クロックパルス（第ａｓＥ図−（１））
である。このゲートは他の２つの入力が低レベル（これ
は次に入るデータビットが０のときのみ生じる）である
ときにφ１クロックが入ることにより出力パルス４８９
（第ａｓＥ図−（６））を与えるように開く。その結果
、ゲ−） ４Ｂ６はチャンネルエンコーダ４５３により
出力されるデータビット列のチャンネルエンコードフォ
ーマットの転移によってマークきれる論理０に関係した
パルスを出す。論理１に連続する論理０はラッチ４８２
が例えばφ１クロックパルス４９０（第４５Ｅ図−（１
））の生じるとき高であるためこのゲートで阻止される
。従って、チャンネルエンコーダ４５５は連続して生じ
るＯデータビットについては、選択スイッチ４８０がＰ
ｕＳ、 １にあるかのように、コードルールに従う。
に対応するパルスを別々に通すように５個のＮＡＮＤゲ
ート４８６，４８７，４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は５つの入力を受け、その一つはラッチ
４８１の出力であり、他はラッチ４８２の出力であり、
残りの一つはクロック発生器４５６の出力ライン４７５
ａに接続するインノく一タ４８４によってライン４７５
に置かれるφ１クロックパルス（第ａｓＥ図−（１））
である。このゲートは他の２つの入力が低レベル（これ
は次に入るデータビットが０のときのみ生じる）である
ときにφ１クロックが入ることにより出力パルス４８９
（第ａｓＥ図−（６））を与えるように開く。その結果
、ゲ−） ４Ｂ６はチャンネルエンコーダ４５３により
出力されるデータビット列のチャンネルエンコードフォ
ーマットの転移によってマークきれる論理０に関係した
パルスを出す。論理１に連続する論理０はラッチ４８２
が例えばφ１クロックパルス４９０（第４５Ｅ図−（１
））の生じるとき高であるためこのゲートで阻止される
。従って、チャンネルエンコーダ４５５は連続して生じ
るＯデータビットについては、選択スイッチ４８０がＰ
ｕＳ、 １にあるかのように、コードルールに従う。
使方、ＮＡＮＤゲート４８７は２つの入力をもちそして
すべてのＯデータビットにつきφ１クロックの受は入れ
によシ出力パルス（第ａｓＥ図−（５））を出すように
開く。ランチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラッチされてから１つのデータセル時間
で与えられる。
すべてのＯデータビットにつきφ１クロックの受は入れ
によシ出力パルス（第ａｓＥ図−（５））を出すように
開く。ランチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラッチされてから１つのデータセル時間
で与えられる。
ＮＡＮＤゲート４８ＢＦｉ５つの入力をもちそして高レ
ベルビット抑圧コマンド４９１ （４５Ｅ図−Ｑｆ））
が後述のようにビット抑圧ＮＡＮＤゲート４９３から伸
びるライ／４９２によりこのＮＡＮＤゲートの入力に置
かれない限り、すべての１データビツトにつきφ２クロ
ックの受は入れにより出力パルス（第４５Ｅ図−（７）
）を出すようにランチ４８２の反転出力により開かれる
。ゲート４８８はφ２クロックのインターバル中、従っ
てランチ４８２がφ２クロックの正の後端によりクロッ
クされる前に１に関係したパルスを発生する。１に関係
したパルスはラッチ４８１においてチャンネルエンコー
ダ４５５にデータがラッチされてから１デ一タセル時間
にＮＡＮ Ｄゲート４８７により与えられる。
ベルビット抑圧コマンド４９１ （４５Ｅ図−Ｑｆ））
が後述のようにビット抑圧ＮＡＮＤゲート４９３から伸
びるライ／４９２によりこのＮＡＮＤゲートの入力に置
かれない限り、すべての１データビツトにつきφ２クロ
ックの受は入れにより出力パルス（第４５Ｅ図−（７）
）を出すようにランチ４８２の反転出力により開かれる
。ゲート４８８はφ２クロックのインターバル中、従っ
てランチ４８２がφ２クロックの正の後端によりクロッ
クされる前に１に関係したパルスを発生する。１に関係
したパルスはラッチ４８１においてチャンネルエンコー
ダ４５５にデータがラッチされてから１デ一タセル時間
にＮＡＮ Ｄゲート４８７により与えられる。
ＯＲゲート４９４は、コードルールによりＮＡＮ Ｄゲ
ート４８６により与えられるＯパルス４８９（第４５Ｆ
Ｊ図−（６））とＮＡＮＤゲート４８８により与えられ
る１パルス５１５（第４５Ｅ図−（７））を受ける２人
力を五する。エンコーダの出力ライン４５１に生じる０
１（、ゲート４９４の出力は、それ故チャンネルエンコ
ーダ用のこれらコードルールに従って生じるパルス列（
第４５Ｅ図−Ｉ）である。従ってＮＡＮ Ｄゲート４８
６と４８８は０１２ゲート４９４と共にラッチ４８１と
４８２により記憶されるコードフォーマットに入来ＮＲ
Ｚ−Ｌデータを選択されたチャンネルコードフォーマッ
トにエンコードする。ＮＡＮＤゲート４Ｆ３７はチャン
ネルエンコードデータ内の１データビツトに関係する転
移の選択的抑圧を制御するために後進するビット抑圧論
理回路５００と関連動作する。スイッチ４８０を図示位
置から動かすことにより回路５００を動作不能にするこ
とによりＮＡＮＩ）ゲート４８６と４８８はミラー２乗
コードルールに従ってデータをエンコードする。
ート４８６により与えられるＯパルス４８９（第４５Ｆ
Ｊ図−（６））とＮＡＮＤゲート４８８により与えられ
る１パルス５１５（第４５Ｅ図−（７））を受ける２人
力を五する。エンコーダの出力ライン４５１に生じる０
１（、ゲート４９４の出力は、それ故チャンネルエンコ
ーダ用のこれらコードルールに従って生じるパルス列（
第４５Ｅ図−Ｉ）である。従ってＮＡＮ Ｄゲート４８
６と４８８は０１２ゲート４９４と共にラッチ４８１と
４８２により記憶されるコードフォーマットに入来ＮＲ
Ｚ−Ｌデータを選択されたチャンネルコードフォーマッ
トにエンコードする。ＮＡＮＤゲート４Ｆ３７はチャン
ネルエンコードデータ内の１データビツトに関係する転
移の選択的抑圧を制御するために後進するビット抑圧論
理回路５００と関連動作する。スイッチ４８０を図示位
置から動かすことにより回路５００を動作不能にするこ
とによりＮＡＮＩ）ゲート４８６と４８８はミラー２乗
コードルールに従ってデータをエンコードする。
上記出願のルールに従ってデータビット列をエンコード
するために、回路５００はエンコードされた論理１と０
をカウントしそして関連するゲート回路と共にライン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ビツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入る０関連パ
ルスをカウントする。ゲート４８８により与えられる１
関連ハルスはカウンタ４９６でカウントされる。カウン
タ４９５は０がエンコードきれるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるようにすることにより各シーケンスの始
まりを認識する。前述のコードルールから明らかなよう
に、カウンタ４９５は（ロ）のシーケンス中２回トグル
動作しくイ）のシーケンスでは状態を変化させない。そ
れ故シーケンスのスタート前にはそれはクリアされてい
る。回路５００はρ慢のシーケンスの終りを認識しなけ
れＶｆ、ならない。
するために、回路５００はエンコードされた論理１と０
をカウントしそして関連するゲート回路と共にライン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ビツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入る０関連パ
ルスをカウントする。ゲート４８８により与えられる１
関連ハルスはカウンタ４９６でカウントされる。カウン
タ４９５は０がエンコードきれるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるようにすることにより各シーケンスの始
まりを認識する。前述のコードルールから明らかなよう
に、カウンタ４９５は（ロ）のシーケンス中２回トグル
動作しくイ）のシーケンスでは状態を変化させない。そ
れ故シーケンスのスタート前にはそれはクリアされてい
る。回路５００はρ慢のシーケンスの終りを認識しなけ
れＶｆ、ならない。
カウンタ４９５Ｆｉ、１がエンコードされるたびに１パ
ルスに応答してトグル動作しそして０がエンコードされ
るたびにＯパルスに応答してクリアされるようにするこ
とによシこの機能を行うべく用いられる。第４５Ｅ図の
波形（８）と（９）はカウンタ４９５と４９６の出力が
ワイヤド０Ｒ５０１で一緒にならない場合のこれらカウ
ンタの夫々の動作を示す。第４５Ｅ図の波形ｕ３はワイ
ヤー〇Ｒｅｄ接続５（１１における実際の状態を示す。
ルスに応答してトグル動作しそして０がエンコードされ
るたびにＯパルスに応答してクリアされるようにするこ
とによシこの機能を行うべく用いられる。第４５Ｅ図の
波形（８）と（９）はカウンタ４９５と４９６の出力が
ワイヤド０Ｒ５０１で一緒にならない場合のこれらカウ
ンタの夫々の動作を示す。第４５Ｅ図の波形ｕ３はワイ
ヤー〇Ｒｅｄ接続５（１１における実際の状態を示す。
上記から明らかなようにカウンタ４９６がクリアされて
おらず、カウンタ４９５がクリアされており、エンコー
ドされるべきそのときのビットが１で次が０である場合
には、ビット抑圧コマンドがライン４９２上にＮＡＮＤ
ゲート４９６により与えられ、ＮＡＮＤゲート４８８を
閉じそれによりそのときの１ビツトのエンコーディング
を抑圧する。
おらず、カウンタ４９５がクリアされており、エンコー
ドされるべきそのときのビットが１で次が０である場合
には、ビット抑圧コマンドがライン４９２上にＮＡＮＤ
ゲート４９６により与えられ、ＮＡＮＤゲート４８８を
閉じそれによりそのときの１ビツトのエンコーディング
を抑圧する。
カウンタ４９５と４９６のクリアリングを制御するため
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子ｔｉＮＡＮＤゲート４８７に接続してその出力が０
関連パルスがＮＡＮＤゲート４８７により出力されるた
びに高にセットされるようになっている。カウンタ４９
５のセット端子はＮＡＮＤゲー・ト４９７の出力に接続
してその出力が１関運転移がデータビット列のチャンネ
ルエンコーディングにおいて抑圧されるたびに高にセッ
トされるようになっている。後述する理由により、一対
のコンデンサ４９８と４９９がカウンタ４９５とＮＡＮ
Ｄゲート４９３の出力回路に夫々接続してワイヤドー０
Ｒ５ｏｔに生じるカウンタ４９５のセラ）Ｍ理しベルを
遅延させてＮＡＮ Ｄゲート４８８からのビット抑圧コ
マンドを除去するようになっている。
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子ｔｉＮＡＮＤゲート４８７に接続してその出力が０
関連パルスがＮＡＮＤゲート４８７により出力されるた
びに高にセットされるようになっている。カウンタ４９
５のセット端子はＮＡＮＤゲー・ト４９７の出力に接続
してその出力が１関運転移がデータビット列のチャンネ
ルエンコーディングにおいて抑圧されるたびに高にセッ
トされるようになっている。後述する理由により、一対
のコンデンサ４９８と４９９がカウンタ４９５とＮＡＮ
Ｄゲート４９３の出力回路に夫々接続してワイヤドー０
Ｒ５ｏｔに生じるカウンタ４９５のセラ）Ｍ理しベルを
遅延させてＮＡＮ Ｄゲート４８８からのビット抑圧コ
マンドを除去するようになっている。
このコマンドはエンコードされるべきでろってランチ４
８２の出力に反転した形で存在する７！ＩＩ紳データビ
ツトの第１のもの、エンコード嘔れるべきであってラン
チ４８１の出力にある連紗データビットの次のものおよ
びカウンタ４９５と４９６の状部をテスト丁べ（ＮＡＮ
Ｄゲート４９３により発生される。
８２の出力に反転した形で存在する７！ＩＩ紳データビ
ツトの第１のもの、エンコード嘔れるべきであってラン
チ４８１の出力にある連紗データビットの次のものおよ
びカウンタ４９５と４９６の状部をテスト丁べ（ＮＡＮ
Ｄゲート４９３により発生される。
ワイヤード］４５０１におけるカウンタ出力の一方が高
であればこのＮＡＮＤゲートは閉じる。しかしながら、
（ハ）のシーケンスの始まシが生じればこハらカウンタ
は低となり、それた丈ＮＡＮＤゲート４９５の入力にエ
ナブル信号を与える。エンコードされるべき次の２ビツ
トが１でおりそれに０が続くと、ビット抑圧コマンド４
９１がＮ Ａ−Ｎ Ｉ）ゲート４９５を通じて１関連パ
ルスを出さぜるφクロックパルス４９０の直前のφ２ク
ロックハルス５０２（第ａｓＥ図−（２））の発生によ
り発生されてライン４９２に与えられる。従って、φ１
クロックパルス４９０（第４５Ｅ図−（２））がライン
４７４に生じてＮ Ａ Ｎ Ｄゲート４８８をして１ビ
ツトパルスを発生させるとき、ゲート４８８はライン４
９２上のコマンドによりＷｌじられそして１ビツトパル
スが第４５ＦＪ図のラインＣ１４１で示すようにパルス
５１２により表わされるととくに抑圧される。このコマ
ンドはカウンタ４９５をセットすることにより終了する
。セットパルス５０５（第４５Ｅ図−（１ｚ）はライン
５１ｏ上ノコマント４９１（第４５Ｅ図−Ｃ１■）とφ
２クロックパルス後５ＳＣの半サイクルまたは約４７＋
１秒で生じるφ１クロックパルス４９０に応答してＮＡ
ＮＤゲート４９７により与えられる。カウンタ４９５が
セットされずそしてコマンドがφ１クロックパルス４９
０の終了後壕で除去てれないようにするために遅延コン
デンサ４９８と４９９がカウンタ４９５の高セット状態
への復帰すなわちＮＡＮＤゲート４９３の閉止の遅延お
よびＮＡＮＤゲート４９３の低閉状態の遅延すなわちコ
マンド４９１の延長を与え、コシベく設けられる。この
遅延の効果Ｆｉ第４５Ｅ図の波形ＯＱとＵの曲線部分５
０８と５０９に示す。
であればこのＮＡＮＤゲートは閉じる。しかしながら、
（ハ）のシーケンスの始まシが生じればこハらカウンタ
は低となり、それた丈ＮＡＮＤゲート４９５の入力にエ
ナブル信号を与える。エンコードされるべき次の２ビツ
トが１でおりそれに０が続くと、ビット抑圧コマンド４
９１がＮ Ａ−Ｎ Ｉ）ゲート４９５を通じて１関連パ
ルスを出さぜるφクロックパルス４９０の直前のφ２ク
ロックハルス５０２（第ａｓＥ図−（２））の発生によ
り発生されてライン４９２に与えられる。従って、φ１
クロックパルス４９０（第４５Ｅ図−（２））がライン
４７４に生じてＮ Ａ Ｎ Ｄゲート４８８をして１ビ
ツトパルスを発生させるとき、ゲート４８８はライン４
９２上のコマンドによりＷｌじられそして１ビツトパル
スが第４５ＦＪ図のラインＣ１４１で示すようにパルス
５１２により表わされるととくに抑圧される。このコマ
ンドはカウンタ４９５をセットすることにより終了する
。セットパルス５０５（第４５Ｅ図−（１ｚ）はライン
５１ｏ上ノコマント４９１（第４５Ｅ図−Ｃ１■）とφ
２クロックパルス後５ＳＣの半サイクルまたは約４７＋
１秒で生じるφ１クロックパルス４９０に応答してＮＡ
ＮＤゲート４９７により与えられる。カウンタ４９５が
セットされずそしてコマンドがφ１クロックパルス４９
０の終了後壕で除去てれないようにするために遅延コン
デンサ４９８と４９９がカウンタ４９５の高セット状態
への復帰すなわちＮＡＮＤゲート４９３の閉止の遅延お
よびＮＡＮＤゲート４９３の低閉状態の遅延すなわちコ
マンド４９１の延長を与え、コシベく設けられる。この
遅延の効果Ｆｉ第４５Ｅ図の波形ＯＱとＵの曲線部分５
０８と５０９に示す。
回路５００を動作不能にするために、スイッチ４８０は
カウンタ４９５についてのセットライン５１０上に高レ
ベル信号（この装置のチャンネルデコーダート５３にお
いては接坤）を与える位置にされる。
カウンタ４９５についてのセットライン５１０上に高レ
ベル信号（この装置のチャンネルデコーダート５３にお
いては接坤）を与える位置にされる。
これによりこのカウンタは永久にセット状態になり、そ
れによりＮＡＮＤゲート４９６のワイヤドー（ＪＲ大入
力高レベル閉止信号を与える。従ってコマンド４９１は
発生されずビット抑圧は生じない。
れによりＮＡＮＤゲート４９６のワイヤドー（ＪＲ大入
力高レベル閉止信号を与える。従ってコマンド４９１は
発生されずビット抑圧は生じない。
一般に七ルフクロッキングチャンネルエンコ・−デドデ
ータコードフォーマットは２つの信号１ノベル間の特に
置かれた転移としてデータおよびクロック情報を担持す
る。そのようなエンコードデータが伝送チャンネルを通
じて送られると、それは一般に多くの伝送チャンネルの
非直線性により成る種のタイミングの歪みケ受ける。こ
の歪みが大きいと、チャンネルデコーダが伝送転移の正
しいロケーションを決定する能力をもたないために枳り
が生じる。更にここに示す装置におけるような高いデー
タレートをもつものではこの企みは伝送されるデータに
許容出来ない誤りを生じさぜる１、これは特に本装置に
用いられるべく選ばれるチャンネルコードの場合のよう
に逆方向の転移がデータとタイミングの情報を担持する
場合に云える。
ータコードフォーマットは２つの信号１ノベル間の特に
置かれた転移としてデータおよびクロック情報を担持す
る。そのようなエンコードデータが伝送チャンネルを通
じて送られると、それは一般に多くの伝送チャンネルの
非直線性により成る種のタイミングの歪みケ受ける。こ
の歪みが大きいと、チャンネルデコーダが伝送転移の正
しいロケーションを決定する能力をもたないために枳り
が生じる。更にここに示す装置におけるような高いデー
タレートをもつものではこの企みは伝送されるデータに
許容出来ない誤りを生じさぜる１、これは特に本装置に
用いられるべく選ばれるチャンネルコードの場合のよう
に逆方向の転移がデータとタイミングの情報を担持する
場合に云える。
非線形伝送チャンネルは時間に関して非線形に正および
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけされた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要とてれるものとは異っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけされた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要とてれるものとは異っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
逆方向の転移がデータおよびクロック情報を含むように
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、名チャンネルエンコーダ４５３ ｉｄチャ
ンネルエンコードフォーマットの転移ロケーションにお
いて選ばれたチャンネルコードのルールに従ってパルス
を与えることによりその入力においてデータピント列を
エンコートスる。不装置に用いる特定のチャンネルエン
コーダでに１データビツトパルス５１５（第４５Ｅ図−
（７）、αＪ）がデータセルの境界に与えられてチャン
ネルエンコードデータに生じる１ビツト関運転移を限定
しそしてＯデータビットパルス４８９（第４５ＦＪ図−
（６１、（１４１がデータセルの中央に与えられたチャ
ンネルエンコードデータに生じる０ビツト関運転移を限
定する。これら転移関連パルスは正確に限定された像（
前像は選択される）をもつようにクロック発生器４５６
で発生される。第２のクロック発生器４５６は２個のワ
ンショットマルチバイブレータを有し、これらはライン
４７２と４７３を介して発生器４６８により与えられる
逆位相の３８Ｃクロック信号によりクロックされる。各
ワンショットマルチバイブレータにより発生される正パ
ルスの前縁はそれらを安定状態から準安定状態に高速切
換する（含まれる素子を決足する時定数にｉｉ意味はな
い）ことにより限定されるから、各前縁はすべて同じで
ありそしてクロック信号の正のクロッキング転移の発生
に紳〈正しい時点で生じる。これら第２のクロック発生
器４５６のマルチバイブレータはこのようにしてφ１と
φ２のクロックパルス列を発生しそしてこれらはこの例
では約１７ ｎ９ｅｃの幅をもつパルスであり各列のパ
ルスの前縁は互いにおよび他の列に対して正確に限定さ
れる。前述のようにライン４７５に与えられるφ１クロ
ックパルスはチャンネルエンコードデータに生じる１デ
ータビツト転移関連パルスとしてＮＡＮＤゲート４８８
を通されそしてライン４７２のφ２クロックパルスはチ
ャンネルエンコードデータに生じるＤデータビット転移
関連パルスとしてＮＡＮＤゲート４８６を通される。ゲ
ート４８８と４８６はφ１とφ２が転移関連パルス（１
ビツトパルスについては第４５Ｂ図−（４）、（７八Ｉ
、０ビツトパルスについては第４５Ｅ図−（３）、（４
）、（５）、（６）、（１４を参照）として伝送用に受
は入れられる時点で開くように条件づけられるから、そ
れらの前縁はこれらＮＡＮ Ｄゲートを通じての伝送に
よって大きく影響されることはない。パルスの伝送チャ
ンネルは同一パルス縁に同じに作用するから、転移関連
正パルスの緑すなわちデータ信号の転移そのものの正確
なロケーションは伝送チャンネルの作用によりこれらパ
ルスに導入歪みによって失われることはない。
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、名チャンネルエンコーダ４５３ ｉｄチャ
ンネルエンコードフォーマットの転移ロケーションにお
いて選ばれたチャンネルコードのルールに従ってパルス
を与えることによりその入力においてデータピント列を
エンコートスる。不装置に用いる特定のチャンネルエン
コーダでに１データビツトパルス５１５（第４５Ｅ図−
（７）、αＪ）がデータセルの境界に与えられてチャン
ネルエンコードデータに生じる１ビツト関運転移を限定
しそしてＯデータビットパルス４８９（第４５ＦＪ図−
（６１、（１４１がデータセルの中央に与えられたチャ
ンネルエンコードデータに生じる０ビツト関運転移を限
定する。これら転移関連パルスは正確に限定された像（
前像は選択される）をもつようにクロック発生器４５６
で発生される。第２のクロック発生器４５６は２個のワ
ンショットマルチバイブレータを有し、これらはライン
４７２と４７３を介して発生器４６８により与えられる
逆位相の３８Ｃクロック信号によりクロックされる。各
ワンショットマルチバイブレータにより発生される正パ
ルスの前縁はそれらを安定状態から準安定状態に高速切
換する（含まれる素子を決足する時定数にｉｉ意味はな
い）ことにより限定されるから、各前縁はすべて同じで
ありそしてクロック信号の正のクロッキング転移の発生
に紳〈正しい時点で生じる。これら第２のクロック発生
器４５６のマルチバイブレータはこのようにしてφ１と
φ２のクロックパルス列を発生しそしてこれらはこの例
では約１７ ｎ９ｅｃの幅をもつパルスであり各列のパ
ルスの前縁は互いにおよび他の列に対して正確に限定さ
れる。前述のようにライン４７５に与えられるφ１クロ
ックパルスはチャンネルエンコードデータに生じる１デ
ータビツト転移関連パルスとしてＮＡＮＤゲート４８８
を通されそしてライン４７２のφ２クロックパルスはチ
ャンネルエンコードデータに生じるＤデータビット転移
関連パルスとしてＮＡＮＤゲート４８６を通される。ゲ
ート４８８と４８６はφ１とφ２が転移関連パルス（１
ビツトパルスについては第４５Ｂ図−（４）、（７八Ｉ
、０ビツトパルスについては第４５Ｅ図−（３）、（４
）、（５）、（６）、（１４を参照）として伝送用に受
は入れられる時点で開くように条件づけられるから、そ
れらの前縁はこれらＮＡＮ Ｄゲートを通じての伝送に
よって大きく影響されることはない。パルスの伝送チャ
ンネルは同一パルス縁に同じに作用するから、転移関連
正パルスの緑すなわちデータ信号の転移そのものの正確
なロケーションは伝送チャンネルの作用によりこれらパ
ルスに導入歪みによって失われることはない。
ライン４５１を介してエンコーダ９６により出力される
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によシディスクドライブ７３に関連
したディスクドライブデータインターフェース１５１に
伸びる伝送ライン１５２に接ｉｆれる。このｔ予約デー
タインターフェース８９は従来の論理コンバータを含み
、これらコンバータがライン４５１上のＴＴＬロジック
をエミッタ結合ロジックレベルに変換し、これらレベル
が第５１Ａ図及び第５５Ｂ図を参照し以後に述べるよう
に２本のラインに相補的レベルパルスを与える。ビデオ
データの記録用に選ばれたディスクドライブのインター
フェース１５１はデータを選ばれたドライブの記録増幅
器とヘッドスケッチ回ｗ！（第５４Ａ、５４Ｂ図）に送
る。各データビットラインに含まれる２分１１１ＪＫ７
リツプフロツプ１０７０は転移関連パルスを受けそして
伝送されるパルスの前縁に応答して２つの安定状態間で
高速スイッチングする。
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によシディスクドライブ７３に関連
したディスクドライブデータインターフェース１５１に
伸びる伝送ライン１５２に接ｉｆれる。このｔ予約デー
タインターフェース８９は従来の論理コンバータを含み
、これらコンバータがライン４５１上のＴＴＬロジック
をエミッタ結合ロジックレベルに変換し、これらレベル
が第５１Ａ図及び第５５Ｂ図を参照し以後に述べるよう
に２本のラインに相補的レベルパルスを与える。ビデオ
データの記録用に選ばれたディスクドライブのインター
フェース１５１はデータを選ばれたドライブの記録増幅
器とヘッドスケッチ回ｗ！（第５４Ａ、５４Ｂ図）に送
る。各データビットラインに含まれる２分１１１ＪＫ７
リツプフロツプ１０７０は転移関連パルスを受けそして
伝送されるパルスの前縁に応答して２つの安定状態間で
高速スイッチングする。
これによりチャンネルエンコードデータの伝送パルス形
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。ＪＫフリツ１フロッグ１０７０により
変換される前に名データビットライン内の伝送されたパ
ルスはデータデコーダに含まれるデコーダ部分５２５（
第４６Ａ図）について後述するようなディスクドライブ
データインターフェース（第６０Ａ図）内の差動増幅器
ライン受信器２０２０１とタイムベース修正回路１００
とを通されて伝送ライン回線１５２（第９Ｂ図）の関連
伝送ラインを通した後に正しく限定された前縁をもって
伝送されたパルスを再生する。
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。ＪＫフリツ１フロッグ１０７０により
変換される前に名データビットライン内の伝送されたパ
ルスはデータデコーダに含まれるデコーダ部分５２５（
第４６Ａ図）について後述するようなディスクドライブ
データインターフェース（第６０Ａ図）内の差動増幅器
ライン受信器２０２０１とタイムベース修正回路１００
とを通されて伝送ライン回線１５２（第９Ｂ図）の関連
伝送ラインを通した後に正しく限定された前縁をもって
伝送されたパルスを再生する。
データ・デコーダ及び時間軸補正器
８個のデータビット列、１個のパリティビット列（もし
パリティビットが附加されるなら）１個のデータトラッ
クビット列から成り、伝送ライン母線１５４を介してデ
ィス駆動器７５（第９Ｂ図９によって伝送される１０個
のデータビット列のチャンネル符号化データはデータ選
択スイッチ１２８によって選択された再生チャンネル９
１（第４図）の１つ又はそれ以上によって受信される。
パリティビットが附加されるなら）１個のデータトラッ
クビット列から成り、伝送ライン母線１５４を介してデ
ィス駆動器７５（第９Ｂ図９によって伝送される１０個
のデータビット列のチャンネル符号化データはデータ選
択スイッチ１２８によって選択された再生チャンネル９
１（第４図）の１つ又はそれ以上によって受信される。
各再生チャンネルの入力において、１０個の各伝送デー
タビット列は、チャンネル符号化データをディジタルコ
ードをＮ１−ＬＺ−Ｌフオームに復調する回路１００に
含まれている別のデータデコーダ及び時間軸補正器によ
って受信され、次いで時間軸は何れかのチャンネル内の
、受信データ列に存在する内部チャンネルビット時間偏
移誤差を除去するためにＮ）ｔ、Ｚ−Ｌデータを補正す
る。ビット時間偏移誤差は伝送データに作用するデータ
伝送チャンネルから生じて、伝送チャンネルのインピー
ダンスの不連続性により生じる内部干渉及び反射を誘起
する。これはそのチャンネルに伝送されるデータのタイ
ミングを擾乱する。ビデオレコーダ・データ伝送チャン
ネルにおいて、ビット時間偏移誤差は通常環境の変化に
よって生じる記録媒体寸法の変化、相対的に搬送される
ヘッドと記録媒体の相対的ヘッド対媒体の記録及び再生
速度の差及びヘッドと記録媒体間の形状的差を生じる機
械対機械の機械的変化の結果である。ここに記載されて
いる装置に使用されているディスク・バック７３のよう
な堅い記録媒体を使用するビデオ・ディスク・レコーダ
は通常、伝送装置において、特に今日広く使用嘔れてい
るアナログ型ビデオ・ディスク・レコーダに共通なデー
タ速度では大きな時間偏移誤差を生じない。かかるレコ
ーダに使用されている堅い記録媒体は寸法的に安定で、
使用されるサーボ＠構は時間偏移誤差が小さく保持され
るように充分な余裕内にヘッドと堅い記録媒体の相対的
搬送を維持することができる。ビデオ・ディスク・レコ
ーダのある用途では、時間偏移誤差が問題にならない程
小濾＜、時間軸補正は必要ない。
タビット列は、チャンネル符号化データをディジタルコ
ードをＮ１−ＬＺ−Ｌフオームに復調する回路１００に
含まれている別のデータデコーダ及び時間軸補正器によ
って受信され、次いで時間軸は何れかのチャンネル内の
、受信データ列に存在する内部チャンネルビット時間偏
移誤差を除去するためにＮ）ｔ、Ｚ−Ｌデータを補正す
る。ビット時間偏移誤差は伝送データに作用するデータ
伝送チャンネルから生じて、伝送チャンネルのインピー
ダンスの不連続性により生じる内部干渉及び反射を誘起
する。これはそのチャンネルに伝送されるデータのタイ
ミングを擾乱する。ビデオレコーダ・データ伝送チャン
ネルにおいて、ビット時間偏移誤差は通常環境の変化に
よって生じる記録媒体寸法の変化、相対的に搬送される
ヘッドと記録媒体の相対的ヘッド対媒体の記録及び再生
速度の差及びヘッドと記録媒体間の形状的差を生じる機
械対機械の機械的変化の結果である。ここに記載されて
いる装置に使用されているディスク・バック７３のよう
な堅い記録媒体を使用するビデオ・ディスク・レコーダ
は通常、伝送装置において、特に今日広く使用嘔れてい
るアナログ型ビデオ・ディスク・レコーダに共通なデー
タ速度では大きな時間偏移誤差を生じない。かかるレコ
ーダに使用されている堅い記録媒体は寸法的に安定で、
使用されるサーボ＠構は時間偏移誤差が小さく保持され
るように充分な余裕内にヘッドと堅い記録媒体の相対的
搬送を維持することができる。ビデオ・ディスク・レコ
ーダのある用途では、時間偏移誤差が問題にならない程
小濾＜、時間軸補正は必要ない。
し力）しここに記載式れているように、時間軸補正回路
力Ｓ使用されている現在の装＃は計算機データ処理のた
めに特別に設計され製造された信頼性の高い（変形の少
ない）ディスク駆動器を採用している。不幸にも、計算
機ディスク駆動器は、かかるディスク駆動器がビデオデ
ータを処理するため現在の装置に使用される時、その駆
動器におけるディスク・バック・スピンドルはサーボが
かけられず、その代り相対的に不安定なライン電圧が与
えられる普通の３相交流モータによって駆動され、その
ディスク・バックの回転位置は外部基準に関し制御可能
ではないので、許容し評いビット時間偏移誤差をデータ
ビット列に誘起するのを避けるのに充分安定な相対的ヘ
ッド対ディスク速ＩＶを保持しない。生じた位置決め誤
差及びビット時間偏移誤差は特にビデオ情報の品質低下
なしに、放送品質ビデオ・データを充分処理するのに必
要な高データ・ビット速度、即ち１０．７ ＭＨｚで有
害である。従って現存する計算機ディスク駆動器の設計
の機械的信ｍ度を利用するため、ここに記載されている
装置には、計算機ディスク駆動器の信頼性ある設計を変
更するよりも、データビット列に誘起される何らかの受
入れ難い時間偏移誤差を除去するため、交流モータ用位
置サーボ及び時間軸補正回路が設けられている。
力Ｓ使用されている現在の装＃は計算機データ処理のた
めに特別に設計され製造された信頼性の高い（変形の少
ない）ディスク駆動器を採用している。不幸にも、計算
機ディスク駆動器は、かかるディスク駆動器がビデオデ
ータを処理するため現在の装置に使用される時、その駆
動器におけるディスク・バック・スピンドルはサーボが
かけられず、その代り相対的に不安定なライン電圧が与
えられる普通の３相交流モータによって駆動され、その
ディスク・バックの回転位置は外部基準に関し制御可能
ではないので、許容し評いビット時間偏移誤差をデータ
ビット列に誘起するのを避けるのに充分安定な相対的ヘ
ッド対ディスク速ＩＶを保持しない。生じた位置決め誤
差及びビット時間偏移誤差は特にビデオ情報の品質低下
なしに、放送品質ビデオ・データを充分処理するのに必
要な高データ・ビット速度、即ち１０．７ ＭＨｚで有
害である。従って現存する計算機ディスク駆動器の設計
の機械的信ｍ度を利用するため、ここに記載されている
装置には、計算機ディスク駆動器の信頼性ある設計を変
更するよりも、データビット列に誘起される何らかの受
入れ難い時間偏移誤差を除去するため、交流モータ用位
置サーボ及び時間軸補正回路が設けられている。
上述したように、受信データビット列が時間軸補正され
る前に、各チャンネル符号化データビット列ハ元のＮＲ
Ｚ−Ｌディジタル・フオームに復調される。このため、
第４６Ａ及び４６Ｂにおいて、データデコーダ及び時間
軸補正回路１００は各データ・ビット・ラインに対して
、データ選択スイッチ１２Ｂに結合された１対の入力端
子５２６を有するチャンネルデコーダ回路部分５２５を
有する。（チャンネル符号化データを受信する第９Ａ及
び９Ｂｏ図は第４５Ｅ図−〇彫に示すパルス５１５及び
４８９のようなチーヤンネル符号化変移関連パルスの形
態をなしている。）１対の入力端子５２６は、データ選
択スイッチ１２８（第９Ｂ図）を通過した後で、伝送ラ
イン母線１５４に含まれる伝送ライン対から受信される
１対の相部的変移関連パルスにおける共通モード雑音を
拒絶するように接続された差動増幅器ライン受信回路５
２７に結合されている。更に、差＋１！７４増幅器ライ
ン受信回路５２７は相補的変換関連パルスの各伝送対か
ら単一の変移関連パルスを再発生するので再発生パルス
は原初的にビデオＮ ）ｔＺ−１、データを符号化する
ために選択されたチャンネルコードのコード規則により
、正しく位置決め可能な充分に定義系れた前縁を有する
。特に差動増幅器ライン受信回路５２７は受信相補パル
スの前後縁のレベルが同一である時に生じる前後縁を有
する単一再発生変移パルスを与える。このようにして伝
送相補パルスの縁を検査することによって、全ての再発
生パルスの前縁はチャンネル符号化規則により適正に位
徨′決めさねる。なぜなら、同一極性、即ち６対の相補
的パルスの正及び負の縁が各再生変移関連パルスの前縁
の発生を規１足するために採用されているからである。
る前に、各チャンネル符号化データビット列ハ元のＮＲ
Ｚ−Ｌディジタル・フオームに復調される。このため、
第４６Ａ及び４６Ｂにおいて、データデコーダ及び時間
軸補正回路１００は各データ・ビット・ラインに対して
、データ選択スイッチ１２Ｂに結合された１対の入力端
子５２６を有するチャンネルデコーダ回路部分５２５を
有する。（チャンネル符号化データを受信する第９Ａ及
び９Ｂｏ図は第４５Ｅ図−〇彫に示すパルス５１５及び
４８９のようなチーヤンネル符号化変移関連パルスの形
態をなしている。）１対の入力端子５２６は、データ選
択スイッチ１２８（第９Ｂ図）を通過した後で、伝送ラ
イン母線１５４に含まれる伝送ライン対から受信される
１対の相部的変移関連パルスにおける共通モード雑音を
拒絶するように接続された差動増幅器ライン受信回路５
２７に結合されている。更に、差＋１！７４増幅器ライ
ン受信回路５２７は相補的変換関連パルスの各伝送対か
ら単一の変移関連パルスを再発生するので再発生パルス
は原初的にビデオＮ ）ｔＺ−１、データを符号化する
ために選択されたチャンネルコードのコード規則により
、正しく位置決め可能な充分に定義系れた前縁を有する
。特に差動増幅器ライン受信回路５２７は受信相補パル
スの前後縁のレベルが同一である時に生じる前後縁を有
する単一再発生変移パルスを与える。このようにして伝
送相補パルスの縁を検査することによって、全ての再発
生パルスの前縁はチャンネル符号化規則により適正に位
徨′決めさねる。なぜなら、同一極性、即ち６対の相補
的パルスの正及び負の縁が各再生変移関連パルスの前縁
の発生を規１足するために採用されているからである。
変移関連パルスを抜部回路５２５に送る伝送ナヤンネル
は同じパルス縁を同一にならしめるので、そのパルス縁
に訴起される如何なる時間歪みも変移関連パルスの再発
生に効果はない。
は同じパルス縁を同一にならしめるので、そのパルス縁
に訴起される如何なる時間歪みも変移関連パルスの再発
生に効果はない。
変移関連パルスの再発生に続いて、こｊ］−らのパルス
は再発生パルスの各発生時にワンシミ７ツトマルチバイ
ブレーｊＩ５２９をクロック″ｊ乙ブ”ｒ−、’＝−）
ライン５２８を介して結合きれ、規定されたｍｌ を藻
を使用してクロッキングを行なう。ワンショット・マル
チバイブレーク５２９は急速にその安定普通状態からそ
の準安定普通状態に切換、（られ、ボッ移関連パルスの
正確に規定され′＃前縁を与える１、ワンショット・マ
ルチパイブレ ｌ ５２９は２つのフリラグフロップ５
３１によるａａ＋ Ｘのクロック入力に延長しているラ
イン５５０ａに接続されたその出力の−っを’：ｆｒす
る。各再発生遭移関連パルスの発生により、フリラグフ
ロップ５３１ ｉｄ再生パルスの前縁によって急速にそ
の２つの安冗１導通状部間で切換えられ、そｉ′１によ
って後述するようにパルス状チャンネル着号化データを
データの連紗的復剪用レベル形式に、更に元のＮｌもＺ
−Ｌディジタル形式に変換する。
は再発生パルスの各発生時にワンシミ７ツトマルチバイ
ブレーｊＩ５２９をクロック″ｊ乙ブ”ｒ−、’＝−）
ライン５２８を介して結合きれ、規定されたｍｌ を藻
を使用してクロッキングを行なう。ワンショット・マル
チバイブレーク５２９は急速にその安定普通状態からそ
の準安定普通状態に切換、（られ、ボッ移関連パルスの
正確に規定され′＃前縁を与える１、ワンショット・マ
ルチパイブレ ｌ ５２９は２つのフリラグフロップ５
３１によるａａ＋ Ｘのクロック入力に延長しているラ
イン５５０ａに接続されたその出力の−っを’：ｆｒす
る。各再発生遭移関連パルスの発生により、フリラグフ
ロップ５３１ ｉｄ再生パルスの前縁によって急速にそ
の２つの安冗１導通状部間で切換えられ、そｉ′１によ
って後述するようにパルス状チャンネル着号化データを
データの連紗的復剪用レベル形式に、更に元のＮｌもＺ
−Ｌディジタル形式に変換する。
ワンショット・マルチバイブレーク５２？ Ｆｉミライ
ン５３０ａび５３０ｂ上にチーヤンネル符号化データの
相補出力を与える。その相部出力は、受信デーｆ：を復
調するデータ復調回路により出力ライン５３４．５５４
上に６ｆｌｉｌの相補ＳＯクロック信嶺を発生す乙６８
Ｃクロック発！Ａニー器５５２に結合辿れる。そのクロ
ック発生器に、作動的に関連し１．九位相検出器５５５
によって、チャンネル符号゛化デー・夕により搬送これ
たデータクロックの位相にロックされた６ＳＣ′ｗＬ圧
制御発振器５５７を有する。ライン５３０ａ及び５３０
ｂ上のワンショット・マルチバイブレータ５２９による
相補遷移関連パルス出力は、６Ｓ０１！圧制御発振器５
３７の制御入力に結合されたライン５６６上に出力を五
する位相検出器５３５の入力に結合されている。位相検
出器５３５は受信及び再発生ｉず移関連データパルスに
関して発振器５７１７によって与えられる６ＳＣクロツ
クの位相を検査し、位相誤差平滑化コンデンサ５６８を
介して上記発振器に誤差紬正信＋！ｆを与える。受イ、
４データの位相間１ヒによ怜位相検田器５ル５はコンデ
ンサ５３８の平均面圧レベルを対応する量だけ変化でぜ
、これにより電圧制御発振器５３７によって与えらＪす
る６ＳＣクロツクの位相を、チャンネル符号化データに
おいて搬送されるクロックに対してＲ節せしめられる。
ン５３０ａび５３０ｂ上にチーヤンネル符号化データの
相補出力を与える。その相部出力は、受信デーｆ：を復
調するデータ復調回路により出力ライン５３４．５５４
上に６ｆｌｉｌの相補ＳＯクロック信嶺を発生す乙６８
Ｃクロック発！Ａニー器５５２に結合辿れる。そのクロ
ック発生器に、作動的に関連し１．九位相検出器５５５
によって、チャンネル符号゛化デー・夕により搬送これ
たデータクロックの位相にロックされた６ＳＣ′ｗＬ圧
制御発振器５５７を有する。ライン５３０ａ及び５３０
ｂ上のワンショット・マルチバイブレータ５２９による
相補遷移関連パルス出力は、６Ｓ０１！圧制御発振器５
３７の制御入力に結合されたライン５６６上に出力を五
する位相検出器５３５の入力に結合されている。位相検
出器５３５は受信及び再発生ｉず移関連データパルスに
関して発振器５７１７によって与えられる６ＳＣクロツ
クの位相を検査し、位相誤差平滑化コンデンサ５６８を
介して上記発振器に誤差紬正信＋！ｆを与える。受イ、
４データの位相間１ヒによ怜位相検田器５ル５はコンデ
ンサ５３８の平均面圧レベルを対応する量だけ変化でぜ
、これにより電圧制御発振器５３７によって与えらＪす
る６ＳＣクロツクの位相を、チャンネル符号化データに
おいて搬送されるクロックに対してＲ節せしめられる。
位相検出動作Ｖｉ１対の適合した電流源５４０゜５４１
によって行なわれ、各電流源Ｈｉ差平均化コンデンサ５
５８に結合されたライ１５３６に失々接続された出力ラ
イン５４２及び５４３を有する。遷移関連データパルス
の不存在下で、ワンショット・マルチバイブレーク５２
９から延長しているライン５３０ｂは高いレベルで、電
流源５４１を可能化する。
によって行なわれ、各電流源Ｈｉ差平均化コンデンサ５
５８に結合されたライ１５３６に失々接続された出力ラ
イン５４２及び５４３を有する。遷移関連データパルス
の不存在下で、ワンショット・マルチバイブレーク５２
９から延長しているライン５３０ｂは高いレベルで、電
流源５４１を可能化する。
電流源５４１の出力で電流スイッチ５４５を形成する各
差動トランジスタ対のベース電極が接地されるので、電
流源５４１によって発生される電流Ｆｉ電流スイッチ５
４５によって規定される２つの電流路に等分割される。
差動トランジスタ対のベース電極が接地されるので、電
流源５４１によって発生される電流Ｆｉ電流スイッチ５
４５によって規定される２つの電流路に等分割される。
出力ライン５４３に接続された電流スイッチ５４５によ
って規定される通路の電流はライン５６６を流れ、誤差
平滑コンデンサ５３８を、データ列がデコーダ回路５２
５への入力でない時に、電圧制御発振器５５７に公称周
波数および位相で６８０クロツクを発生ぜしめるレベル
に、充電させる。従ってデコーダ回路５２５の入力にデ
ータビット列が不存在でも、６．８Ｃクロツクはその公
称周波数で発生される。これによシ最初データビットが
受信される時のデータクロック及びチャンネル符号化デ
ータの復調に対し発振器５３７の急速な同期化を容易な
らしめる。
って規定される通路の電流はライン５６６を流れ、誤差
平滑コンデンサ５３８を、データ列がデコーダ回路５２
５への入力でない時に、電圧制御発振器５５７に公称周
波数および位相で６８０クロツクを発生ぜしめるレベル
に、充電させる。従ってデコーダ回路５２５の入力にデ
ータビット列が不存在でも、６．８Ｃクロツクはその公
称周波数で発生される。これによシ最初データビットが
受信される時のデータクロック及びチャンネル符号化デ
ータの復調に対し発振器５３７の急速な同期化を容易な
らしめる。
遷移関連データパルスが入力ライン５２６に受信てしる
と、ワンショット・マルチバイブレータハ時定数回路５
２９ａによって決まる間隔で、ライン５３０ａＶｃ高し
ベル信号を及びライン５５０ｂに低レベル信号を発生し
、この間隔はここに記載したデコーダ回路では約１７ナ
ノ秒である。ライン３３０ｂ上の低レベル信号は電流源
５４１を不能化し、それによって１！流スイツチ５４５
を介して誤差平滑コンデンサ５３８への充電々流を終了
させる。しかし、ライン５３０ａ上の高レベル信号は他
の電流源５４０を可能化する。この電流源は差動対とし
ての回路をなすトランジスタによって形成される電流ス
イッチ５４４の一方５４４ａ及び他方５４４ｂの相対的
導通期間に応じて誤差平滑コンデンサ５３８に充電々流
を与える。電流スイッチの２つの部分５４４ａ及び５４
４ｂを形成するトランジスタはライン５３３を介して与
えられる。ｓＳＣクロックを受イ５するように結合され
た夫々のベース１１１極を有する。
と、ワンショット・マルチバイブレータハ時定数回路５
２９ａによって決まる間隔で、ライン５３０ａＶｃ高し
ベル信号を及びライン５５０ｂに低レベル信号を発生し
、この間隔はここに記載したデコーダ回路では約１７ナ
ノ秒である。ライン３３０ｂ上の低レベル信号は電流源
５４１を不能化し、それによって１！流スイツチ５４５
を介して誤差平滑コンデンサ５３８への充電々流を終了
させる。しかし、ライン５３０ａ上の高レベル信号は他
の電流源５４０を可能化する。この電流源は差動対とし
ての回路をなすトランジスタによって形成される電流ス
イッチ５４４の一方５４４ａ及び他方５４４ｂの相対的
導通期間に応じて誤差平滑コンデンサ５３８に充電々流
を与える。電流スイッチの２つの部分５４４ａ及び５４
４ｂを形成するトランジスタはライン５３３を介して与
えられる。ｓＳＣクロックを受イ５するように結合され
た夫々のベース１１１極を有する。
そのクロックが低レベルの時、トランジスタ５４４８は
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数）ＬＣ回路が６ＳＣクロツクの低レベルよりも
正である平均電圧レベルでそのベース電極に電圧を保持
するので、導通せしめられる。結局、電流源５４０によ
って与えられる全電流は′ｒ１５．流源５４０の出力ラ
イン５４２に、１つの可能化トランジスタ５４４ｂを介
して流れる。
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数）ＬＣ回路が６ＳＣクロツクの低レベルよりも
正である平均電圧レベルでそのベース電極に電圧を保持
するので、導通せしめられる。結局、電流源５４０によ
って与えられる全電流は′ｒ１５．流源５４０の出力ラ
イン５４２に、１つの可能化トランジスタ５４４ｂを介
して流れる。
６８Ｃクロツクが高レベルとなると、トランジスタ５４
４ａのペースハトランジスタ５４４ｂ（７）ベースより
も正になる。従って、トランジスタ５４４は可能化され
、トランジスタ５４４ｂは不能比重れる。
４ａのペースハトランジスタ５４４ｂ（７）ベースより
も正になる。従って、トランジスタ５４４は可能化され
、トランジスタ５４４ｂは不能比重れる。
これによシ誤差平滑コンデンサ５３８への電流が除去て
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６８Ｃクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６ＳＣクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５４４ｂは等間隔で可能化石
れ、誤差検出コンデンサ５３８の電圧は正しい位相の６
８Ｃクロツクに対応する平均レベルで保持される。受信
されたチャンネル符号化データビット列のデータビット
速度の何らかの変化は遷移関連パルスの位置を、電流ス
イッチ５４４への入力における６ＳＣクロツクの低から
高レベルへのａ移に対して電流源５４０への入力におい
て変化させる。もしこのことが生じると、電流スイッチ
５４４の１つのトランジスタは、電流源５４０が他のト
ランジスタより長い間隔で（トランジスタ関連パルスに
よって〕可能化される期間に可能化され、１つのトラン
ジスタはデータビット速度が増大するか減少するかに応
じて長い間隔で可能化でれる。これにより誤差平滑コン
デンサ５３８に与えられる電漆の対応する変化及びその
コンデンサにおける平均電圧レベルの対応する正しい変
化を生ぜしめる。上記コンデンサにおける電圧レベル変
化は電圧制御発搬器５６７０位相及び周波数を、１ＰＬ
流源５４０に与えられる６ＳＣクロツクの低から高レベ
ルへの変化に関して中心にくる迄、変化せしめられる６
、伝送関連パルスの持続期間に関して中心にくるように
調節された６ＳＣクロツクにおける低から高レベルへの
変化を以って電流スイッチの２つの部分は５４４ａ及び
５４４ｂは個々に等間隔で電流源５４０から電流を通過
せしめる。従ってコンデンサ５３８上の平均電圧６ＳＣ
発振器５３７の周波数及び位相を、受信チャンネル符号
化データのデータクロック速度にロックするのに必要と
されるレベルに保持される。
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６８Ｃクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６ＳＣクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５４４ｂは等間隔で可能化石
れ、誤差検出コンデンサ５３８の電圧は正しい位相の６
８Ｃクロツクに対応する平均レベルで保持される。受信
されたチャンネル符号化データビット列のデータビット
速度の何らかの変化は遷移関連パルスの位置を、電流ス
イッチ５４４への入力における６ＳＣクロツクの低から
高レベルへのａ移に対して電流源５４０への入力におい
て変化させる。もしこのことが生じると、電流スイッチ
５４４の１つのトランジスタは、電流源５４０が他のト
ランジスタより長い間隔で（トランジスタ関連パルスに
よって〕可能化される期間に可能化され、１つのトラン
ジスタはデータビット速度が増大するか減少するかに応
じて長い間隔で可能化でれる。これにより誤差平滑コン
デンサ５３８に与えられる電漆の対応する変化及びその
コンデンサにおける平均電圧レベルの対応する正しい変
化を生ぜしめる。上記コンデンサにおける電圧レベル変
化は電圧制御発搬器５６７０位相及び周波数を、１ＰＬ
流源５４０に与えられる６ＳＣクロツクの低から高レベ
ルへの変化に関して中心にくる迄、変化せしめられる６
、伝送関連パルスの持続期間に関して中心にくるように
調節された６ＳＣクロツクにおける低から高レベルへの
変化を以って電流スイッチの２つの部分は５４４ａ及び
５４４ｂは個々に等間隔で電流源５４０から電流を通過
せしめる。従ってコンデンサ５３８上の平均電圧６ＳＣ
発振器５３７の周波数及び位相を、受信チャンネル符号
化データのデータクロック速度にロックするのに必要と
されるレベルに保持される。
もし６ＳＣＭ！圧制御発振器５５７が受信データをロッ
クするのに失敗するか又はデータが再生チャンネルの１
０ビツトラインの１つに含まれるデコーダ及び時間軸補
正器１００の１つによって受信されないなら、周波数非
ロック信号＃′ｉ基準クロック発生回路９３に延長して
いる出力ライン５５０に発生する。再生チャンネルの１
０デコーダ及び時間軸補正器からの全てのライン５５０
は、１つ又はそれ以との周波数非ロツク信号が再生チャ
ンネルにおいて発生される場合、信号システムインター
フェース１１９（第８図の５２Ａ及び３２Ｂ）を介して
コンピュータ制御システム９２に周波数非ロツク命令を
結合する基準クロック発生回路９８においてオアをとら
れる。コンピュータ制御システム９２は信号システムイ
ンターフェースを介して、要求ステーションへのデータ
送出を阻止するブランキング挿入及びビット消去回路（
第５１Ａ及び５１Ｂ図）にビデオ消去命令を与えること
によって周波数非ロツク命令に応答する。そのチャンネ
ルデコーダ５２５において、周波数非ロツク信号Ｆｉ６
ＳＣの１６サイクルの間データビットを与えるためチャ
ンネルデコーダの失敗を検出することによって発生てれ
る。周波数非ロツク信号は、チャンネルデコーダ５２５
が５８Ｃの４サイクル従って６ＳＣの８サイクルの間隔
でデータビットを検出するのに失敗する毎に、ライン５
４８に発生されるクロックパルスを受信するように結合
されたクロック入力を有する２分割回路５４６によって
発生される。もし第２クロツクパルスが、２分割回路５
４６がナントゲート５４９によってリセットされる前に
、ライン５４８土に現れるなら、２分割回路５４６はラ
イン５５０上に周波数非ロツク信号を発生する。ナント
ゲート５４９は、発振器５６７によって与えられる６Ｓ
ｅクロツクの低レベルと、遷移関連パルスがチャンネル
・デコーダの入力５２６に受信される時に生じるライン
５５０ｂ上の低レベルとの間に一致がとれる１１ｊに、
２分割回路をリセットする。
クするのに失敗するか又はデータが再生チャンネルの１
０ビツトラインの１つに含まれるデコーダ及び時間軸補
正器１００の１つによって受信されないなら、周波数非
ロック信号＃′ｉ基準クロック発生回路９３に延長して
いる出力ライン５５０に発生する。再生チャンネルの１
０デコーダ及び時間軸補正器からの全てのライン５５０
は、１つ又はそれ以との周波数非ロツク信号が再生チャ
ンネルにおいて発生される場合、信号システムインター
フェース１１９（第８図の５２Ａ及び３２Ｂ）を介して
コンピュータ制御システム９２に周波数非ロツク命令を
結合する基準クロック発生回路９８においてオアをとら
れる。コンピュータ制御システム９２は信号システムイ
ンターフェースを介して、要求ステーションへのデータ
送出を阻止するブランキング挿入及びビット消去回路（
第５１Ａ及び５１Ｂ図）にビデオ消去命令を与えること
によって周波数非ロツク命令に応答する。そのチャンネ
ルデコーダ５２５において、周波数非ロツク信号Ｆｉ６
ＳＣの１６サイクルの間データビットを与えるためチャ
ンネルデコーダの失敗を検出することによって発生てれ
る。周波数非ロツク信号は、チャンネルデコーダ５２５
が５８Ｃの４サイクル従って６ＳＣの８サイクルの間隔
でデータビットを検出するのに失敗する毎に、ライン５
４８に発生されるクロックパルスを受信するように結合
されたクロック入力を有する２分割回路５４６によって
発生される。もし第２クロツクパルスが、２分割回路５
４６がナントゲート５４９によってリセットされる前に
、ライン５４８土に現れるなら、２分割回路５４６はラ
イン５５０上に周波数非ロツク信号を発生する。ナント
ゲート５４９は、発振器５６７によって与えられる６Ｓ
ｅクロツクの低レベルと、遷移関連パルスがチャンネル
・デコーダの入力５２６に受信される時に生じるライン
５５０ｂ上の低レベルとの間に一致がとれる１１ｊに、
２分割回路をリセットする。
２分割フリッグ７０ッグ５３１はチャンネル符号化デー
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換した後、そのデータは復調回路５２５ａの
入力においてライン５５１ａによって１対のラッチ５５
１及び５５２（第４６Ｂ図）に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ（１３は
第５５図Ｃの選択ス・ｆフチ４８０をＰｕｓ、 １ の
位置にした時エンコーダ９６によって符号化されたデー
タを示し、第４６１ＸＥ（２）Ｖｉ選択スイッチ４８０
をＰＯＳ、 ２の位置にした際に得られる符号化データ
を示す。そのラッチは発振ａ５３７によって発生される
６８Ｇクロツクから夫々取出されるφ１及びφ２の３８
０クロツクによってクロックされる。
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換した後、そのデータは復調回路５２５ａの
入力においてライン５５１ａによって１対のラッチ５５
１及び５５２（第４６Ｂ図）に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ（１３は
第５５図Ｃの選択ス・ｆフチ４８０をＰｕｓ、 １ の
位置にした時エンコーダ９６によって符号化されたデー
タを示し、第４６１ＸＥ（２）Ｖｉ選択スイッチ４８０
をＰＯＳ、 ２の位置にした際に得られる符号化データ
を示す。そのラッチは発振ａ５３７によって発生される
６８Ｇクロツクから夫々取出されるφ１及びφ２の３８
０クロツクによってクロックされる。
ライン５３４上の６８Ｃクロツクは各ナントゲート５５
５ａ及び５５３ｂの一人力に結合さ第１る。その各ナン
トゲートの他入力はライン５５４上の６８０クロツクか
ら２分割フリソグフロツゾ５３４ａによって発生される
相補的５８Ｃ方形波を受信１°る。ナントゲートは、ラ
ッチ５５２及び５５１をクロックするために正のφ１（
第４６Ｅ図−（４））クロックパルス及び正のφ２（第
４６Ｅ図−（３））を出すために入力が低レベルである
時、可能化される。φ１及びφ２クロックパルスは３８
Ｃの牛サイクルだけ期間内に変位せしめられる。従って
ライン５５１ａ上のチャンネル符号化Ｎ）ＬＺ−Ｌデー
タのレベルがラッチ５５１によってラッチされる時間は
そのレベルがラッテ５５２によってラッチされる時間か
ら３８０の半す−イクル変位せしめられる。両ラッチは
排他的オアゲー） ５５４ａの２つの入力に接続されて
いる。
５ａ及び５５３ｂの一人力に結合さ第１る。その各ナン
トゲートの他入力はライン５５４上の６８０クロツクか
ら２分割フリソグフロツゾ５３４ａによって発生される
相補的５８Ｃ方形波を受信１°る。ナントゲートは、ラ
ッチ５５２及び５５１をクロックするために正のφ１（
第４６Ｅ図−（４））クロックパルス及び正のφ２（第
４６Ｅ図−（３））を出すために入力が低レベルである
時、可能化される。φ１及びφ２クロックパルスは３８
Ｃの牛サイクルだけ期間内に変位せしめられる。従って
ライン５５１ａ上のチャンネル符号化Ｎ）ＬＺ−Ｌデー
タのレベルがラッチ５５１によってラッチされる時間は
そのレベルがラッテ５５２によってラッチされる時間か
ら３８０の半す−イクル変位せしめられる。両ラッチは
排他的オアゲー） ５５４ａの２つの入力に接続されて
いる。
排他的オアゲートは、変位されたφ１及びφ２クロック
（第４６Ｅ図−（７））によってクロックされる時間の
間において、ラッチ５５１及び５５２の入力におけるチ
ャンネル符号化Ｎ）ＬＺ−Ｌデータのレベルでの状態変
化の発生を検出するように動作する。
（第４６Ｅ図−（７））によってクロックされる時間の
間において、ラッチ５５１及び５５２の入力におけるチ
ャンネル符号化Ｎ）ＬＺ−Ｌデータのレベルでの状態変
化の発生を検出するように動作する。
ラッチの入力における状態変化が論理１ビツトを表わし
ているか否かを決めるため、排他的オアゲ） ５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ているか否かを決めるため、排他的オアゲ） ５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ナントゲートの他入力はインバータ５５５ａによってナ
ンドゲー） ５５３ａから結合されている反転φｔ３８
ｃパルスを受信する。もしうソチの人力における状態変
化が論理１ビツトを表わす７ｊ′ｃ）、排他的オアゲー
） ５５４ａの出力は反転式れたφｔ３８Ｃクロックパ
ルスの発生時に低レベルにある。ナントゲート５５５は
可能化され、その出力を高レベルとする。ナントゲート
５５５の出力における被検出論理１ビツトパルスの安全
なラッチングを硝保するため、遅延回路５５６け、ナン
トゲートの出力がφ１３８０クロックパルス（第４６Ｅ
図−（８））より長い間隔で高レベルに保持されるよう
に反転されたφ１クロックを受信するナンドゲ−） ５
５５０入力に接紗嘔れる。これにより次のラッチ５５７
はφｔ３８ｃクロックの正の後縁でクロックせしめられ
て、ナントゲート５５５によって与えられる遅延された
高レベル（第４６Ｅ図−（９））をラッチする。もし入
力データがミラー符号化規則によりチャンネル符号化て
れるなら、ラッチ５５７の出力はチャンネル復調化Ｎ１
−ＬＺ−Ｌデータである。
ンドゲー） ５５３ａから結合されている反転φｔ３８
ｃパルスを受信する。もしうソチの人力における状態変
化が論理１ビツトを表わす７ｊ′ｃ）、排他的オアゲー
） ５５４ａの出力は反転式れたφｔ３８Ｃクロックパ
ルスの発生時に低レベルにある。ナントゲート５５５は
可能化され、その出力を高レベルとする。ナントゲート
５５５の出力における被検出論理１ビツトパルスの安全
なラッチングを硝保するため、遅延回路５５６け、ナン
トゲートの出力がφ１３８０クロックパルス（第４６Ｅ
図−（８））より長い間隔で高レベルに保持されるよう
に反転されたφ１クロックを受信するナンドゲ−） ５
５５０入力に接紗嘔れる。これにより次のラッチ５５７
はφｔ３８ｃクロックの正の後縁でクロックせしめられ
て、ナントゲート５５５によって与えられる遅延された
高レベル（第４６Ｅ図−（９））をラッチする。もし入
力データがミラー符号化規則によりチャンネル符号化て
れるなら、ラッチ５５７の出力はチャンネル復調化Ｎ１
−ＬＺ−Ｌデータである。
これｉｉ第４６Ｅ図に示すタイミング図で点線によりあ
られされている。しかし第４６Ａ図及び第４６Ｂ図によ
って示すデコーダにおいては、前記米国特許の符号化規
則により符号化されるデータチャンネルの復調を可能な
らしめるために附加的ラッチ５３８が必要とされる。し
かしミラーチャンネルフードに対して、附加的ラッチ５
５８は５ＳＣの１サイクルだけ復調データの出力全遅延
させるだけである。
られされている。しかし第４６Ａ図及び第４６Ｂ図によ
って示すデコーダにおいては、前記米国特許の符号化規
則により符号化されるデータチャンネルの復調を可能な
らしめるために附加的ラッチ５３８が必要とされる。し
かしミラーチャンネルフードに対して、附加的ラッチ５
５８は５ＳＣの１サイクルだけ復調データの出力全遅延
させるだけである。
データがミラー２乗符号化規則により符号化される時、
特定の論理１ビツトの関連の′ａ移が抑制される。もし
論理１ビツト関連遷移が抑促１されたう、３ＳＣの１−
１７２サイクルより大きい間隔がデータＭ＃が不存在と
なる。このことはナントゲート５５３ｂによって与えら
れるφ０クロックパルスを受信するように結合されたク
ロンク入力及び縁検出用排他的オアゲート５５４ａの出
力へのリセット入力を有するモジュロ−４カウンタ５５
９によって検出器れる。排伸的オアゲート５５４ａは遷
移がチャンネル符号化データ（＠４６Ｅ必−（１１）に
おりて生じる毎にカウンタ５５９をフリ７するためリセ
ットパルスを発生する。モジュロ４カウンタ５５９の出
力は他入力においてφ０クロックパルスを受信するアン
ドゲート５６０の一人力に接続されている。両入力Ｖｉ
３８Ｃの２−１７２サイクルの間（第４６Ｅ図−α＋１
１１２１及ヒ（１３１） ノｆ −ｆｉ ？ｌｔノ不Ｗ
在１１Ｃ対応する、モジュロ−４カウンタがリセットな
しでφｔ ３Ｓ Ｃクロックパルスを４つカウントした
後、５８Ｃの１／２サイクルで低レベルである。通常、
このことは論理１ビツトがチャンネル符号化データにお
いて抑制されたビットを有することを意味する。誤差が
データ列に導入されていないことを確実にするため、次
のナントゲート５６１Ｆｉ、アンドゲート５６０が被抑
制論理１ビツトをあられす低状態信号を発生する時にラ
ッチ５５Ｂの出力を検査する。もしランチ５５８の被検
査出力が低レベルであれば、論理１ビツトが抑制された
こと及びラッチ５５７の出力とワイヤード・オアがとら
れるライン５６２上にナントゲート５６１によりパルス
を出力する（第４６Ｅ図−Ｉ）。第４６Ｅ図のライン（
１（は、あたかもラッチ５５７の出力とワイヤード・オ
アがとられていないかの如くナントゲート５６１の状態
をあられしている。ナントゲート５６１によって与えら
れる第２パルｙ、、 ５６３ （＠ ４６Ｅ図−ｆ１４
１ ） ｄ φｔ３８Ｃクロックによってラッチ５６８
にされる時に生じる。
特定の論理１ビツトの関連の′ａ移が抑制される。もし
論理１ビツト関連遷移が抑促１されたう、３ＳＣの１−
１７２サイクルより大きい間隔がデータＭ＃が不存在と
なる。このことはナントゲート５５３ｂによって与えら
れるφ０クロックパルスを受信するように結合されたク
ロンク入力及び縁検出用排他的オアゲート５５４ａの出
力へのリセット入力を有するモジュロ−４カウンタ５５
９によって検出器れる。排伸的オアゲート５５４ａは遷
移がチャンネル符号化データ（＠４６Ｅ必−（１１）に
おりて生じる毎にカウンタ５５９をフリ７するためリセ
ットパルスを発生する。モジュロ４カウンタ５５９の出
力は他入力においてφ０クロックパルスを受信するアン
ドゲート５６０の一人力に接続されている。両入力Ｖｉ
３８Ｃの２−１７２サイクルの間（第４６Ｅ図−α＋１
１１２１及ヒ（１３１） ノｆ −ｆｉ ？ｌｔノ不Ｗ
在１１Ｃ対応する、モジュロ−４カウンタがリセットな
しでφｔ ３Ｓ Ｃクロックパルスを４つカウントした
後、５８Ｃの１／２サイクルで低レベルである。通常、
このことは論理１ビツトがチャンネル符号化データにお
いて抑制されたビットを有することを意味する。誤差が
データ列に導入されていないことを確実にするため、次
のナントゲート５６１Ｆｉ、アンドゲート５６０が被抑
制論理１ビツトをあられす低状態信号を発生する時にラ
ッチ５５Ｂの出力を検査する。もしランチ５５８の被検
査出力が低レベルであれば、論理１ビツトが抑制された
こと及びラッチ５５７の出力とワイヤード・オアがとら
れるライン５６２上にナントゲート５６１によりパルス
を出力する（第４６Ｅ図−Ｉ）。第４６Ｅ図のライン（
１（は、あたかもラッチ５５７の出力とワイヤード・オ
アがとられていないかの如くナントゲート５６１の状態
をあられしている。ナントゲート５６１によって与えら
れる第２パルｙ、、 ５６３ （＠ ４６Ｅ図−ｆ１４
１ ） ｄ φｔ３８Ｃクロックによってラッチ５６８
にされる時に生じる。
このことはラッチ５５８の出力が低レベルに戻ることを
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復調Ｎ凡Ｚ−Ｌデータ（第ａ６Ｅ図−
（１５１）に挿入する。データトラックビットラインに
おいて、被復調データはライン５６６によってデータ・
トラック・インタフェース１２０（第８図）に接続され
る。ライン５７４及び１Ｄ上に７リツプ７０ツグ５３４
ａによって発生される被復調データクロック又は第１シ
フトレジスタ及び同期語検出回路５７２からの同期語は
データトラック・インターフェースに結合される。
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復調Ｎ凡Ｚ−Ｌデータ（第ａ６Ｅ図−
（１５１）に挿入する。データトラックビットラインに
おいて、被復調データはライン５６６によってデータ・
トラック・インタフェース１２０（第８図）に接続され
る。ライン５７４及び１Ｄ上に７リツプ７０ツグ５３４
ａによって発生される被復調データクロック又は第１シ
フトレジスタ及び同期語検出回路５７２からの同期語は
データトラック・インターフェースに結合される。
もし７リツグ７０ツグ５３４ａによって与えられる３Ｓ
Ｃ復調クロツクの位相が不正確なら、ワンショット・マ
ルチバイブレータ５３４ｂはライン５５４上の６８０ク
ロツクと２イン５６４上のパルスとの一般によって可能
化される。このパルスは、ラインＩＤが回路５７２の同
期語検出器部分によって最初に検出される前に３８０の
３サイクルで発生され、もしその時、被復調データのレ
ベルが低ければ、従って不正確である。カウンタ５９０
（第１５Ａ及び４６０図）Ｖｉ３８ｃ被復調データクロ
ックを受信し、後述の如くライン５９１上にＶ２の速度
でカウントパルスの前端、指定された進みＥＯＣパルス
を発生する。通常間隔がカウントパルスの前端発生時に
生じる同期語間隔の周知のデータビットパターンのため
、被検出データレベルは、復調が正しく行なわれている
か否かを決めるため回路５７２のシフトレジスタ部分で
検出できる。ゲート回路５９２は、６ＳＣの１サイクル
の間フリラグフロップ５３４ａのクロック入力において
非可能化信号を発生するためワンショット・マルチバイ
ブレータ５３４ｂを可能化する被検査復調データレベル
が低い時、ライン５６４にパルスを出す。このことは３
ＳＣの１／２サイクルだけφ１及びφ２クロックの位相
でシフトを生じるので、チャンネル符号化ＮＫＺ−Ｌデ
ータの正しい復調のために正しい位相を確立する。
Ｃ復調クロツクの位相が不正確なら、ワンショット・マ
ルチバイブレータ５３４ｂはライン５５４上の６８０ク
ロツクと２イン５６４上のパルスとの一般によって可能
化される。このパルスは、ラインＩＤが回路５７２の同
期語検出器部分によって最初に検出される前に３８０の
３サイクルで発生され、もしその時、被復調データのレ
ベルが低ければ、従って不正確である。カウンタ５９０
（第１５Ａ及び４６０図）Ｖｉ３８ｃ被復調データクロ
ックを受信し、後述の如くライン５９１上にＶ２の速度
でカウントパルスの前端、指定された進みＥＯＣパルス
を発生する。通常間隔がカウントパルスの前端発生時に
生じる同期語間隔の周知のデータビットパターンのため
、被検出データレベルは、復調が正しく行なわれている
か否かを決めるため回路５７２のシフトレジスタ部分で
検出できる。ゲート回路５９２は、６ＳＣの１サイクル
の間フリラグフロップ５３４ａのクロック入力において
非可能化信号を発生するためワンショット・マルチバイ
ブレータ５３４ｂを可能化する被検査復調データレベル
が低い時、ライン５６４にパルスを出す。このことは３
ＳＣの１／２サイクルだけφ１及びφ２クロックの位相
でシフトを生じるので、チャンネル符号化ＮＫＺ−Ｌデ
ータの正しい復調のために正しい位相を確立する。
再生動作時に、デコーダ回路５２５の出力ライン５６６
において発生されるチャンネル符号化ＮＲＺ−Ｌデータ
の各ビット列は前述したようにビット時間変位誤差の形
式での時間軸誤差を含む。更に８個の並列ビットのディ
ジタル化ビデイオ及びもし含まれているなら１個のパリ
ティビットからなる９デ一タビツト列に、ビットライン
からビットラインへの、即ちスキュー時間変位誤差が現
れる。これら時間変位誤差をＮ凡Ｚ−Ｌデータから除去
するため、時間軸補正器５６５は各データビット列に設
けられており、Ｎ１（Ｚ−Ｌデータが通過する可変迎延
手段を電気的に調整することによってかかる誤差を補正
する。各時間軸補正器は全てのビデオデータ及びパリテ
ィビットライン中のデータビット速度が再生チャンネル
９１に対する基準クロック発生器９８によって与えられ
る基準３８Ｃに関して周波数及び位相がコヒーレントで
あるように受信データを処理する回路を含んでいる。更
に各時間軸補正器５６５は再生チャンネルの基準クロッ
ク発生器９８によって与えられる共通の再限定されたヲ
基準に関してデータビットライン中のデータビットを配
列する。これらの組合せ機能の結果、９ビツトラインに
おけるデータビット間の相対時間変位誤差は除去され、
ラインからラインへの、即ちスキュー膜長、即ち接続さ
れた１ビツトライン内でビット時間誤差が除夫嘔れる。
において発生されるチャンネル符号化ＮＲＺ−Ｌデータ
の各ビット列は前述したようにビット時間変位誤差の形
式での時間軸誤差を含む。更に８個の並列ビットのディ
ジタル化ビデイオ及びもし含まれているなら１個のパリ
ティビットからなる９デ一タビツト列に、ビットライン
からビットラインへの、即ちスキュー時間変位誤差が現
れる。これら時間変位誤差をＮ凡Ｚ−Ｌデータから除去
するため、時間軸補正器５６５は各データビット列に設
けられており、Ｎ１（Ｚ−Ｌデータが通過する可変迎延
手段を電気的に調整することによってかかる誤差を補正
する。各時間軸補正器は全てのビデオデータ及びパリテ
ィビットライン中のデータビット速度が再生チャンネル
９１に対する基準クロック発生器９８によって与えられ
る基準３８Ｃに関して周波数及び位相がコヒーレントで
あるように受信データを処理する回路を含んでいる。更
に各時間軸補正器５６５は再生チャンネルの基準クロッ
ク発生器９８によって与えられる共通の再限定されたヲ
基準に関してデータビットライン中のデータビットを配
列する。これらの組合せ機能の結果、９ビツトラインに
おけるデータビット間の相対時間変位誤差は除去され、
ラインからラインへの、即ちスキュー膜長、即ち接続さ
れた１ビツトライン内でビット時間誤差が除夫嘔れる。
しかしながら、先に述べたように、再限定されたＶ２信
号は、ＳＣの特定の位相と同期され、従って再生された
ビデオデータの処理に用いられる間は、リファレンスＨ
同期に関して無変化ではない。このため、Ｖ２信号をタ
イムベースコレクタ５６５で用いると、ビデオデータの
画像フレームを交互に再生するためにタイムペース修正
器によって出力されるビデオデータ内の同期語を誤って
位憧付けしてしまう。
号は、ＳＣの特定の位相と同期され、従って再生された
ビデオデータの処理に用いられる間は、リファレンスＨ
同期に関して無変化ではない。このため、Ｖ２信号をタ
イムベースコレクタ５６５で用いると、ビデオデータの
画像フレームを交互に再生するためにタイムペース修正
器によって出力されるビデオデータ内の同期語を誤って
位憧付けしてしまう。
各データビットラインに含まれている時間軸補正器５６
５の動作は第１５Ａ図に示されるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明される。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、４６Ｃ及び４６Ｄ図に示される。デコーダ５
２５からライン５６６を介して受信される各データビッ
トラインにおける被復調データは全てのデータビットラ
インに共通な周期に発生する時間基準を使用することに
よって他のデータビットラインと独立に時間軸補正され
、データを符号化するために使用されるより高い速度の
クロックの周波数及び位相にもとづいて規定される。上
述のようなビデオ記録、再生装置において上述したよう
な水平ブランキング間隔における名データビット列に同
期的に挿入される同期的に発生する同期語から取り出さ
れた水平ライン関連の１３６５倍）の周波数及び位相で
規定され、周期的に生じるタイミング基準のために利用
可能である。
５の動作は第１５Ａ図に示されるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明される。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、４６Ｃ及び４６Ｄ図に示される。デコーダ５
２５からライン５６６を介して受信される各データビッ
トラインにおける被復調データは全てのデータビットラ
インに共通な周期に発生する時間基準を使用することに
よって他のデータビットラインと独立に時間軸補正され
、データを符号化するために使用されるより高い速度の
クロックの周波数及び位相にもとづいて規定される。上
述のようなビデオ記録、再生装置において上述したよう
な水平ブランキング間隔における名データビット列に同
期的に挿入される同期的に発生する同期語から取り出さ
れた水平ライン関連の１３６５倍）の周波数及び位相で
規定され、周期的に生じるタイミング基準のために利用
可能である。
被再生チャンネル復調データの時間軸補正を行なうため
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準５８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９８（第９図Ａ）によつて発生でれる共通安定基準３
８Ｇクロツクによってクロックされ、これによりデータ
を安定クロック信号ｖｃあわせる。図示の実施例におい
て多重ボートシフトレジスタ５６８はチャンネルデコー
ダ５２５によってライン５７４上に与えられる被’ｊｑ
＠５８Ｃデータクロックされる書込みアドレス５６９に
より決まるアドレスに書込まれてたデータを有すること
によって再時間ルー整を行なう。そのデータはライン５
７１上に与えられる基準３８（、’クロックによってタ
ロツク嘔れる読出しアドレス５７０制偶１によりレジス
タ５６８から読み出される。９データビツトラインにお
ける位相器読出しアドレス発生器５７０は同じ基準３Ｓ
Ｃクロツクによってクロックされるので、全てのデータ
ビットラインのデータはＮＴＳＣテレビジョン信号標準
に対しては１０．７ＭＨｚである所望の安定な６ＳＣ基
準クロツクに対して再時間調整される。
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準５８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９８（第９図Ａ）によつて発生でれる共通安定基準３
８Ｇクロツクによってクロックされ、これによりデータ
を安定クロック信号ｖｃあわせる。図示の実施例におい
て多重ボートシフトレジスタ５６８はチャンネルデコー
ダ５２５によってライン５７４上に与えられる被’ｊｑ
＠５８Ｃデータクロックされる書込みアドレス５６９に
より決まるアドレスに書込まれてたデータを有すること
によって再時間ルー整を行なう。そのデータはライン５
７１上に与えられる基準３８（、’クロックによってタ
ロツク嘔れる読出しアドレス５７０制偶１によりレジス
タ５６８から読み出される。９データビツトラインにお
ける位相器読出しアドレス発生器５７０は同じ基準３Ｓ
Ｃクロツクによってクロックされるので、全てのデータ
ビットラインのデータはＮＴＳＣテレビジョン信号標準
に対しては１０．７ＭＨｚである所望の安定な６ＳＣ基
準クロツクに対して再時間調整される。
続出し書込みアドレス発生器５６９及び５７０は四期第
が受信復調データにおいて検出される毎に４アドレスだ
け読出しアドレスに先立つスタート書込みアドレスを以
って夫々のスタートアドレスに修正されるデータに含ま
れる同期語によって１リセツト及びリセットされる３、
第１のレジスタ及び同期語検出回路５７２によって、同
期語が受信でれた復号データ内に検出される毎にリセッ
ト信号が発生され、リードアドレス発生器をリセットす
るために供給される。ライン５６６上の被復調データは
回路５７２に含１れている７ビツトシフトレジスタに入
り回路５７２の同期語検出部分を形成する論理回路によ
って７ビツトワードパターンの発生が検査される。シフ
トレジスタを通った後、そのデータはクロックされて、
多重ボートシフトレジスタ５６Ｂに入る。レジスタ５６
８は８ビツトの容量を有しており、そのアドレスでのデ
ータの書込みに紗く４つの３ＳＣサイクルだけ最初にア
ドレスを続出てように作動する。沓込みアドレス発生器
は５８Ｃデータクロツクによってクロックされ、読出し
アドレス発生器は基準３８Ｃクロツクによってクロック
されるので、受信データにおけるデータビット変位誤差
はアドレスが読み出される時［…に対してａｄアドレス
がそこに書込まれたデータを有する時間を変える。ａｎ
アドレスにおける書込みデータとそのアドレスからの読
出しデータ間にこの時間変化は安定な５ＳＣ基準に対し
て再時間調整されている受信データを生じる。更に位相
器５６７はたとえ［用期粕が第１同期語検出器５７２に
そって検出されなくても、レジスタ５６８の記憶容ｉｆ
越えている先行していない大きな時間変位誤差が生じて
いない限り、安定な３８Ｃ基準に対して受信データを適
切に再時間襲整するＵたとえ大きな時間ずれエラーが起
きても、位相″ａ５６７から出力てれるビデオデータは
、正しくない位相位置にあるとしても、適切な基準３Ｓ
Ｃの比率にある。
が受信復調データにおいて検出される毎に４アドレスだ
け読出しアドレスに先立つスタート書込みアドレスを以
って夫々のスタートアドレスに修正されるデータに含ま
れる同期語によって１リセツト及びリセットされる３、
第１のレジスタ及び同期語検出回路５７２によって、同
期語が受信でれた復号データ内に検出される毎にリセッ
ト信号が発生され、リードアドレス発生器をリセットす
るために供給される。ライン５６６上の被復調データは
回路５７２に含１れている７ビツトシフトレジスタに入
り回路５７２の同期語検出部分を形成する論理回路によ
って７ビツトワードパターンの発生が検査される。シフ
トレジスタを通った後、そのデータはクロックされて、
多重ボートシフトレジスタ５６Ｂに入る。レジスタ５６
８は８ビツトの容量を有しており、そのアドレスでのデ
ータの書込みに紗く４つの３ＳＣサイクルだけ最初にア
ドレスを続出てように作動する。沓込みアドレス発生器
は５８Ｃデータクロツクによってクロックされ、読出し
アドレス発生器は基準３８Ｃクロツクによってクロック
されるので、受信データにおけるデータビット変位誤差
はアドレスが読み出される時［…に対してａｄアドレス
がそこに書込まれたデータを有する時間を変える。ａｎ
アドレスにおける書込みデータとそのアドレスからの読
出しデータ間にこの時間変化は安定な５ＳＣ基準に対し
て再時間調整されている受信データを生じる。更に位相
器５６７はたとえ［用期粕が第１同期語検出器５７２に
そって検出されなくても、レジスタ５６８の記憶容ｉｆ
越えている先行していない大きな時間変位誤差が生じて
いない限り、安定な３８Ｃ基準に対して受信データを適
切に再時間襲整するＵたとえ大きな時間ずれエラーが起
きても、位相″ａ５６７から出力てれるビデオデータは
、正しくない位相位置にあるとしても、適切な基準３Ｓ
Ｃの比率にある。
同期語検出器５７２は同期語が復号された信号内に検出
される毎に第１の入力をゲート囲路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、線５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化される。この
発生器はライン５７４上の５ＳＣデータクロツクによっ
てクロックされる１６６４分の１分割カウンタ５９０に
より可能化でれる。発生器６００は第１同期語検出回路
５７２（第１ｓＢ図−（１ｅ）での予定される同期語発
生に先立つカウンタ５９０の３カウントによって出され
る進められライン５９１上にあるＥＯＣパルス（第１５
Ｂｆ＝ｇｉ−（２＋ ）によって開始てれる同期語検出
可能化パルスをライン６０１（第１５Ｂ図−（３））に
発生する。
される毎に第１の入力をゲート囲路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、線５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化される。この
発生器はライン５７４上の５ＳＣデータクロツクによっ
てクロックされる１６６４分の１分割カウンタ５９０に
より可能化でれる。発生器６００は第１同期語検出回路
５７２（第１ｓＢ図−（１ｅ）での予定される同期語発
生に先立つカウンタ５９０の３カウントによって出され
る進められライン５９１上にあるＥＯＣパルス（第１５
Ｂｆ＝ｇｉ−（２＋ ）によって開始てれる同期語検出
可能化パルスをライン６０１（第１５Ｂ図−（３））に
発生する。
この進みＥＯＣパルスもライ１５９１を介してゲート回
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
レベル及び、復号されたデータクロックの位相を決定す
る。第２同期語検出５５７５による同期語の検出時に、
リセット信号はライン６０８を介して発生器６００に供
給嘔れる。このリセット信号ハ、カウンタ５９０が１５
カウントに達する前に、ライン６０１上の可能化パルス
を終端する。カラ／り５９０上のカウンタ部分１５け、
もし同期語が検出器５７５によって検出されないと可能
化バルスを終端する。シフトレジスタ６０４は進んだＥ
ＯＣリセットハルパル第１５図Ｃ（２）及び（５１％
１７いて第３の６８ｃクロツクパルスが起こった際に線
６１０を介して自動ＢＯＧリセットパルスをカフ／り５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５は５８Ｃの±１サイクルの量だけ連続的な同期
語発生の時間変化に、同期語可能化パルスを追従嘔ぜる
。
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
レベル及び、復号されたデータクロックの位相を決定す
る。第２同期語検出５５７５による同期語の検出時に、
リセット信号はライン６０８を介して発生器６００に供
給嘔れる。このリセット信号ハ、カウンタ５９０が１５
カウントに達する前に、ライン６０１上の可能化パルス
を終端する。カラ／り５９０上のカウンタ部分１５け、
もし同期語が検出器５７５によって検出されないと可能
化バルスを終端する。シフトレジスタ６０４は進んだＥ
ＯＣリセットハルパル第１５図Ｃ（２）及び（５１％
１７いて第３の６８ｃクロツクパルスが起こった際に線
６１０を介して自動ＢＯＧリセットパルスをカフ／り５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５は５８Ｃの±１サイクルの量だけ連続的な同期
語発生の時間変化に、同期語可能化パルスを追従嘔ぜる
。
パルス発生器６０５は開時にシフトレジスタ６０４の３
つの出力を試験し、ゲート波形（第１５図Ｂ＋４））ｆ
：発生する。このゲート波形は、シフトレジスタ６０４
によって発生された自動ＥＯＣリセットパルスの発生後
１クロックタイム以内に同期語イネーブルパルスが発生
した時該パルスにカウンタのリセットをさせないように
する。閤期語力・ら取り出されたリセット可能化パルス
が自動ＥＯＣＩＪセットパルスの前に１カウントに達す
ると、カウンタ５９０はリセットされない（第１５Ｂ図
−（４）及び（８））。もしリセット可能化パルスがＥ
ＯＣリセットパルスの発生後に１カウントを与えられる
と、カウント５９０は再びリセットさｔ′Ｌない（パル
ス発生器６０５によって供給されたゲート波形の第２の
正パルスとの一致）。もし同期語が巨１期語可能化パル
スの間隔の量検出されないと、カウンタ５９０は連Ｈ的
にシフトレジスタ６０４とライン６１０（第１５図Ｂ（
５１） ｆ介して自らをリセットする。これによって、
発生器６００はメモリとして、同期語がシフトレジスタ
６０４及びライン６１０により検出されるまで、同期語
可能化パルスを発生する時点についての情報を保持する
。検出された同期語が発生器６０５、ナントゲート６１
２によって与えられる正ゲート波形（第１ｓＢ図−（４
））と一致しない限り、カウンタ５９０をリセットする
ため同期語をライン６１３上にくるように可能化される
。
つの出力を試験し、ゲート波形（第１５図Ｂ＋４））ｆ
：発生する。このゲート波形は、シフトレジスタ６０４
によって発生された自動ＥＯＣリセットパルスの発生後
１クロックタイム以内に同期語イネーブルパルスが発生
した時該パルスにカウンタのリセットをさせないように
する。閤期語力・ら取り出されたリセット可能化パルス
が自動ＥＯＣＩＪセットパルスの前に１カウントに達す
ると、カウンタ５９０はリセットされない（第１５Ｂ図
−（４）及び（８））。もしリセット可能化パルスがＥ
ＯＣリセットパルスの発生後に１カウントを与えられる
と、カウント５９０は再びリセットさｔ′Ｌない（パル
ス発生器６０５によって供給されたゲート波形の第２の
正パルスとの一致）。もし同期語が巨１期語可能化パル
スの間隔の量検出されないと、カウンタ５９０は連Ｈ的
にシフトレジスタ６０４とライン６１０（第１５図Ｂ（
５１） ｆ介して自らをリセットする。これによって、
発生器６００はメモリとして、同期語がシフトレジスタ
６０４及びライン６１０により検出されるまで、同期語
可能化パルスを発生する時点についての情報を保持する
。検出された同期語が発生器６０５、ナントゲート６１
２によって与えられる正ゲート波形（第１ｓＢ図−（４
））と一致しない限り、カウンタ５９０をリセットする
ため同期語をライン６１３上にくるように可能化される
。
ライン６０６上の垂直プランヤング信号（第１５Ｂ図−
（１））は発生器６００に対するゲート６１１の結合ク
ロックを不能化することによって同期語可能化パルス発
生器６００を１０ケの水平ラインの間隔の間可能化状態
におき、更にカウンタ５９０のカウント１５位置の結合
クロックを防止するように結合される。このことにより
復号／時間軸補正回路を同期検出器５７２及び５７５中
罠ロツクして同期語時間に可能化せしめ、適当な動作の
ために同期Ｈｇ５６８及び誤差ゲート５８２をセットす
る。
（１））は発生器６００に対するゲート６１１の結合ク
ロックを不能化することによって同期語可能化パルス発
生器６００を１０ケの水平ラインの間隔の間可能化状態
におき、更にカウンタ５９０のカウント１５位置の結合
クロックを防止するように結合される。このことにより
復号／時間軸補正回路を同期検出器５７２及び５７５中
罠ロツクして同期語時間に可能化せしめ、適当な動作の
ために同期Ｈｇ５６８及び誤差ゲート５８２をセットす
る。
そのデータは３ＳＣ基鵡クロツクを以って多重ボートシ
フトレジスタ５６８から第２−１期語検出回路５７５（
第４６Ｂ図）のシフトレジスタ部分に読み出される。そ
のシフトレジスタ部分は直−並列変換器５７７のデータ
入力に結合重れた３つの出力ラインを有する。基準クロ
ック発生器９８によってライン５７８上に発生された多
重クロックはＳＣｄ度で、６データビツトセルのブロッ
ク中のデータを、回路５７５のシフトレジスタ部分から
変換器５７７に、ＳＣの１サイクルの間隔の間、ラッチ
する。シリアル−パラレル変換器の内容はＳＣの各サイ
クル毎に次の１（、ＡＭ ５７９に送られる変換器５７
７の３出カライン５８０＃−ｉＲＡＭ５７９の入力に延
長している。最終時間軸補正は凡ＡＭ５７９において行
なわれ、その書込みアドレス発生器６１４は、ＲＡＭの
入力におけるデータ速度が８Ｃ″′Ｃあるが、復調デー
タが５８Ｃにおいてであるので、基準ＳＣでクロックさ
れる。
フトレジスタ５６８から第２−１期語検出回路５７５（
第４６Ｂ図）のシフトレジスタ部分に読み出される。そ
のシフトレジスタ部分は直−並列変換器５７７のデータ
入力に結合重れた３つの出力ラインを有する。基準クロ
ック発生器９８によってライン５７８上に発生された多
重クロックはＳＣｄ度で、６データビツトセルのブロッ
ク中のデータを、回路５７５のシフトレジスタ部分から
変換器５７７に、ＳＣの１サイクルの間隔の間、ラッチ
する。シリアル−パラレル変換器の内容はＳＣの各サイ
クル毎に次の１（、ＡＭ ５７９に送られる変換器５７
７の３出カライン５８０＃−ｉＲＡＭ５７９の入力に延
長している。最終時間軸補正は凡ＡＭ５７９において行
なわれ、その書込みアドレス発生器６１４は、ＲＡＭの
入力におけるデータ速度が８Ｃ″′Ｃあるが、復調デー
タが５８Ｃにおいてであるので、基準ＳＣでクロックさ
れる。
また読出しアドレス発生器６２３、ラッチ減算回路６２
４は１−ＬＡＮアドレスの読出しを行なうため基準ＳＣ
でクロックされる。第４４Ａ−Ｄ図の基準クロック発生
器９８からの読出し／書込みモード信号及び書込み可能
化信号は、読出しサイクルが副搬送波サイクルの一部及
び書込みサイクルの間、異なるサイクル同期語の一部で
生じるようにＩもＡＭアドレスの読出し及び書込みを制
御する（第１２Ｂ図参照）。
４は１−ＬＡＮアドレスの読出しを行なうため基準ＳＣ
でクロックされる。第４４Ａ−Ｄ図の基準クロック発生
器９８からの読出し／書込みモード信号及び書込み可能
化信号は、読出しサイクルが副搬送波サイクルの一部及
び書込みサイクルの間、異なるサイクル同期語の一部で
生じるようにＩもＡＭアドレスの読出し及び書込みを制
御する（第１２Ｂ図参照）。
修正が必要な時間ずれ誤差は製着ゲート５８２で決定さ
れる。第２同期語検出器５７５によって同期ｎＱが検出
されると、ライン６０８上の信号が誤差ゲートを開き、
線５７１上の基準３ＳＣクロツクパルスを６−カウンタ
５８３により、分周器に送る。カウンタ５８３の１つの
出力はリードエラーアドレス発生器６２３に達し、該発
生器にＳＣレートクロックパルスを供給する。基準）１
／２がライン５８１に受信されると誤差ゲート５８２が
閉じられ、カウンタ５８３への基準５ＳＯクロツクパル
スの供給を終了する。従って、ＳＣレートクロックパル
スはもはやリードエラーアドレス発生器６２６には供給
でれず、この時点で供給された数がビデオ信号の同期語
とＳＣの全サイクル数におけるリファレンスＶ２との時
間すれを表わす。また、読出し誤差アドレス発生器にお
ける誤差カウントのラッチングを行なう遅延及びパルス
生成器６２１によって１パルス発′生される。遅れパル
スはり−ドエラーアドレス発生器６２５に供給され、ラ
ッチする１、続いて１リセツトパルスがランチパルスか
ら発生されて、１／３分割の２進カウンタ５８３をリセ
ットし、誤差アドレス発生器６２３を読出す。そのカウ
ンタは基準Ｉと、３分割された５ＳＣのサイクルにおい
て測定された第２同期語検出器５７５により検出される
同期語間のタイミング差に応じて読出しアドレスをセッ
トする。
れる。第２同期語検出器５７５によって同期ｎＱが検出
されると、ライン６０８上の信号が誤差ゲートを開き、
線５７１上の基準３ＳＣクロツクパルスを６−カウンタ
５８３により、分周器に送る。カウンタ５８３の１つの
出力はリードエラーアドレス発生器６２３に達し、該発
生器にＳＣレートクロックパルスを供給する。基準）１
／２がライン５８１に受信されると誤差ゲート５８２が
閉じられ、カウンタ５８３への基準５ＳＯクロツクパル
スの供給を終了する。従って、ＳＣレートクロックパル
スはもはやリードエラーアドレス発生器６２６には供給
でれず、この時点で供給された数がビデオ信号の同期語
とＳＣの全サイクル数におけるリファレンスＶ２との時
間すれを表わす。また、読出し誤差アドレス発生器にお
ける誤差カウントのラッチングを行なう遅延及びパルス
生成器６２１によって１パルス発′生される。遅れパル
スはり−ドエラーアドレス発生器６２５に供給され、ラ
ッチする１、続いて１リセツトパルスがランチパルスか
ら発生されて、１／３分割の２進カウンタ５８３をリセ
ットし、誤差アドレス発生器６２３を読出す。そのカウ
ンタは基準Ｉと、３分割された５ＳＣのサイクルにおい
て測定された第２同期語検出器５７５により検出される
同期語間のタイミング差に応じて読出しアドレスをセッ
トする。
計測された時間差値はラッチと減算器に供給され、減算
される。誤差をあられ丁クロックは３分割されるので、
凡ＡＭ５７９は副搬送波サイクルの整数の誤差を調整す
る。３ビツト・シフトレジスタ６１７、誤差ラッチ６１
８及びゲート６１９ＶｉデータがＲＡＭ５７９を通った
後、残余の誤差の３８Ｃの１サイクルの分数部分の補正
を行なう。ｌ（、ＡＭの出力における並列−直列変換器
６２０は基準クロック発生器９８から非多重化クロック
を受（ｙし、シフトレジスタ６１７の入力においてデー
タ速度を３ＳＣに戻すように変換する。第１５Ｃ図は位
相器５６７によって行なわれる代表的な補正及びこねに
続（）ｔ、ＡＭ５７９及びシフトレジスタ６１７による
時間軸補正を示す。
される。誤差をあられ丁クロックは３分割されるので、
凡ＡＭ５７９は副搬送波サイクルの整数の誤差を調整す
る。３ビツト・シフトレジスタ６１７、誤差ラッチ６１
８及びゲート６１９ＶｉデータがＲＡＭ５７９を通った
後、残余の誤差の３８Ｃの１サイクルの分数部分の補正
を行なう。ｌ（、ＡＭの出力における並列−直列変換器
６２０は基準クロック発生器９８から非多重化クロック
を受（ｙし、シフトレジスタ６１７の入力においてデー
タ速度を３ＳＣに戻すように変換する。第１５Ｃ図は位
相器５６７によって行なわれる代表的な補正及びこねに
続（）ｔ、ＡＭ５７９及びシフトレジスタ６１７による
時間軸補正を示す。
タイムベース修正器５６５の修正された出力は端子６２
２に現、われる。しかしながら、サブキャリアの特定の
位相に関して再定義された基準Ｖ２信号が、エラーゲー
ト５８２の動作の際時間ずれの測定に用いられると、タ
イムベース修正＠ ５６５によって発生されたビデオ信
号に、４６ナノ秒、１５Ｈ２のジッタが起きてしまう。
２に現、われる。しかしながら、サブキャリアの特定の
位相に関して再定義された基準Ｖ２信号が、エラーゲー
ト５８２の動作の際時間ずれの測定に用いられると、タ
イムベース修正＠ ５６５によって発生されたビデオ信
号に、４６ナノ秒、１５Ｈ２のジッタが起きてしまう。
タイムベース修正６５６５の９ビツトパラレル出力はデ
ータ転送回路１２９に接続される。
ータ転送回路１２９に接続される。
データ転送回路
再生時に、データが復Ｆｆｌれ、データデコーダ及び時
間軸補正回路１００によって時間軸が補正された後、ビ
デオデータの８ビツトラインと、もしパリティ保護が含
まれているなら、付加された単一バリティビットライン
は、第９Ａ図のブロック図に示すデータ転送回路１２９
に加えられ、そのデータ転送回路の出力は正常再生モー
ドが使用されている場合には色度処理回路１０１に、又
はデータが転送モードにおいて本装置を使用する他のデ
ィスク駆動メモリに転送されている場合には符号化スイ
ッチ１２６に印加される。
間軸補正回路１００によって時間軸が補正された後、ビ
デオデータの８ビツトラインと、もしパリティ保護が含
まれているなら、付加された単一バリティビットライン
は、第９Ａ図のブロック図に示すデータ転送回路１２９
に加えられ、そのデータ転送回路の出力は正常再生モー
ドが使用されている場合には色度処理回路１０１に、又
はデータが転送モードにおいて本装置を使用する他のデ
ィスク駆動メモリに転送されている場合には符号化スイ
ッチ１２６に印加される。
データ転送回路は時間軸補正器がら来るデータのパリテ
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３８Ｃ速度で現われ、ＮＲＺデータの全ての３個の
データは同じビデオ情報をほぼ現わしている。上記回路
の誤差マスク部分は、３ビツト・メモリを形成する一連
の７リツプ７０ツグによりデータ列をクロックし、もし
パリティ・チエツクが誤差を検出すれば、第５の前のデ
ータ語が、誤差検出位置に再挿入される。第３の前のデ
ータ語の再挿入は、第３の前のデータ語が誤差を含むデ
ータ語より正しいビデオ情報を表わしているならば、誤
差をマスクする。６第３のサンプルは検出された誤差サ
ンプルの代りに再挿入される。なぜなら、サンプルされ
る信号のレベルが数サンプルの期間はぼ一定に止まる色
度情報を含むなら、例えば５ＳＣの先のサイクルよりｏ
。
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３８Ｃ速度で現われ、ＮＲＺデータの全ての３個の
データは同じビデオ情報をほぼ現わしている。上記回路
の誤差マスク部分は、３ビツト・メモリを形成する一連
の７リツプ７０ツグによりデータ列をクロックし、もし
パリティ・チエツクが誤差を検出すれば、第５の前のデ
ータ語が、誤差検出位置に再挿入される。第３の前のデ
ータ語の再挿入は、第３の前のデータ語が誤差を含むデ
ータ語より正しいビデオ情報を表わしているならば、誤
差をマスクする。６第３のサンプルは検出された誤差サ
ンプルの代りに再挿入される。なぜなら、サンプルされ
る信号のレベルが数サンプルの期間はぼ一定に止まる色
度情報を含むなら、例えば５ＳＣの先のサイクルよりｏ
。
のサンプルは１２０°又は２４０°でとられたサンダル
よりおそられ正確である。
よりおそられ正確である。
またデータ転送回路は３ＳＣパルクロツタを使用してデ
ータを入力から出力ヘクロックし、アナログ−ディジタ
ル変換器９５におけるサンプリング時に元のパル操作に
よって達成される所望垂直配列位置にサンプルを再位置
決めする。信号がチャンネル符号化されると、ライン間
の！続位相３８ＣクロックがＮＲＺデータをチャンネル
符号化するために使用されることによシその配列が変え
られる。
ータを入力から出力ヘクロックし、アナログ−ディジタ
ル変換器９５におけるサンプリング時に元のパル操作に
よって達成される所望垂直配列位置にサンプルを再位置
決めする。信号がチャンネル符号化されると、ライン間
の！続位相３８ＣクロックがＮＲＺデータをチャンネル
符号化するために使用されることによシその配列が変え
られる。
時間軸補正回路５６５から出るデータはエンコーダ９６
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９０図Ｍ及びαυに示
すようにしてサンプルを再配列するためデータをパル操
作する。
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９０図Ｍ及びαυに示
すようにしてサンプルを再配列するためデータをパル操
作する。
第１６図に示すデータ転送回路１２９のプロック図にお
いて９本のビットライン、即ちビデオ情報を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ各ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる５８Ｃバルクロック信号を使用
してＦＦ６２６及びＦＦ６２７にクロックされる。その
パルクロックは、ライン６３０及び６３１上の基準クロ
ック発生器９８から受（ｇされる６８Ｃ及び、ＳＣ信号
及びライン６３２上の符号化スイッチ１２６を介して基
準論理回路１２５Ｂより受信爆わるパル・フラグ信号か
ら、前記ブロック図の下部に示すバルクロック発生器に
よって発生される。そのパルフラグ信号はインバータ６
５５、ライン６、’１４を介してアンドゲート６３５の
１つの入力に印加される。またライン６５８を介して他
のアントゲ・−トロ３７の一人力に延長している第２イ
ンバータ６３６に接続している。ライン６３１上の、Ｓ
Ｃ９号はパルス形成器６３９を通って、アンドゲート６
６５及び６５７の他の入力に延長している出力ライン６
４１及び６４２上の反対位相の３ＳＣ出力信号を発生す
る２分割ＦＦ６ａ。
いて９本のビットライン、即ちビデオ情報を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ各ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる５８Ｃバルクロック信号を使用
してＦＦ６２６及びＦＦ６２７にクロックされる。その
パルクロックは、ライン６３０及び６３１上の基準クロ
ック発生器９８から受（ｇされる６８Ｃ及び、ＳＣ信号
及びライン６３２上の符号化スイッチ１２６を介して基
準論理回路１２５Ｂより受信爆わるパル・フラグ信号か
ら、前記ブロック図の下部に示すバルクロック発生器に
よって発生される。そのパルフラグ信号はインバータ６
５５、ライン６、’１４を介してアンドゲート６３５の
１つの入力に印加される。またライン６５８を介して他
のアントゲ・−トロ３７の一人力に延長している第２イ
ンバータ６３６に接続している。ライン６３１上の、Ｓ
Ｃ９号はパルス形成器６３９を通って、アンドゲート６
６５及び６５７の他の入力に延長している出力ライン６
４１及び６４２上の反対位相の３ＳＣ出力信号を発生す
る２分割ＦＦ６ａ。
をクロックする。アンドゲートの出力はライン６４３に
接続され、ＦＦ６２６及びＦＦ６２７をクロックする相
補２重出力バッファ６４５にぜ長じている。
接続され、ＦＦ６２６及びＦＦ６２７をクロックする相
補２重出力バッファ６４５にぜ長じている。
ライン６３２上のパルフラグ信号は７の速度で状態を変
える２状伸、即ちしノベル信号であって、変化するレベ
ルによって、交互にアントゲ−）６３５’＜不能化しア
ンドゲート６３７を可能化して３ＳＣ信号の一つをライ
ン６４１及び６４２から出力ライン６４３にゲートする
。従って、実際に、パルフラグ信号は、ビデオデータの
連続水平ラインが反対の位相化３８Ｃ信号によってクロ
ックでれる↓うに、ＦＦ６２６及びＦＦ６２７によりラ
イン６２５上のデータをクロックするために使用てれる
３ ８ Ｃ信号の位相を交互に変える。これにより連続
ラインのサンプルの垂直配列は連続的色度分離及び処理
のために再確立されるように、ビデオデータビットを連
続的位相クロックからバルクロックに戻すように再時間
調整される。前述したようにビデオデータビット？″ｉ
動作の転送モードにおいて再時間調整されるべきもので
ない。再時間調整を防止するため、符号化スイッチ１２
６は基準論理回路１２５Ｂからデータ転送回路１２９へ
のパル７ラグの結合を阻止し、その代り低レベル信号を
ライン６５２上に置く。これにより可能化信号はアンド
ゲート６３５の入力上に宜れ、不能化信号はアンドゲー
ト６３７の入力上に散れ、ライン間連続位相３８Ｃ信号
はアンドゲート６３５を介してライン６４３上に与えら
れる。
える２状伸、即ちしノベル信号であって、変化するレベ
ルによって、交互にアントゲ−）６３５’＜不能化しア
ンドゲート６３７を可能化して３ＳＣ信号の一つをライ
ン６４１及び６４２から出力ライン６４３にゲートする
。従って、実際に、パルフラグ信号は、ビデオデータの
連続水平ラインが反対の位相化３８Ｃ信号によってクロ
ックでれる↓うに、ＦＦ６２６及びＦＦ６２７によりラ
イン６２５上のデータをクロックするために使用てれる
３ ８ Ｃ信号の位相を交互に変える。これにより連続
ラインのサンプルの垂直配列は連続的色度分離及び処理
のために再確立されるように、ビデオデータビットを連
続的位相クロックからバルクロックに戻すように再時間
調整される。前述したようにビデオデータビット？″ｉ
動作の転送モードにおいて再時間調整されるべきもので
ない。再時間調整を防止するため、符号化スイッチ１２
６は基準論理回路１２５Ｂからデータ転送回路１２９へ
のパル７ラグの結合を阻止し、その代り低レベル信号を
ライン６５２上に置く。これにより可能化信号はアンド
ゲート６３５の入力上に宜れ、不能化信号はアンドゲー
ト６３７の入力上に散れ、ライン間連続位相３８Ｃ信号
はアンドゲート６３５を介してライン６４３上に与えら
れる。
ＦＦ６２７上のデータはライン６４８を介してアンドゲ
ート６４７に延長しており、アンドゲート６４７は、直
列ビットをライン６５４上に現れる最後のＦＦの出力に
シフトするように動作する３つのＦＦ６５１１６５２及
び６５３の第１のものに接続さねた出力ライン６４９を
有する。またライン６５４は他のアンドゲート６５５の
一人力に延長している。パリティ・トリー・誤差検出回
路６５６は後述するように９ビツト列のデータビットを
受信するように結合されており、アンドゲート６５５に
延長している２出カライン６５７及び６５８を有する。
ート６４７に延長しており、アンドゲート６４７は、直
列ビットをライン６５４上に現れる最後のＦＦの出力に
シフトするように動作する３つのＦＦ６５１１６５２及
び６５３の第１のものに接続さねた出力ライン６４９を
有する。またライン６５４は他のアンドゲート６５５の
一人力に延長している。パリティ・トリー・誤差検出回
路６５６は後述するように９ビツト列のデータビットを
受信するように結合されており、アンドゲート６５５に
延長している２出カライン６５７及び６５８を有する。
誤差が検出てれると、アンドゲート６４７を不能化して
誤差を含むビット全阻止し、かつライン６５４上の出力
データがアンドゲート６５５を介してライン６４９にク
ロックできるようにアンドゲート６５５ｅ可能化”！る
。これは不正確なビラトラ、データ列中の第３の以前に
生じたビットに置き代える効果を有し、前述した理由で
ほぼ正しいビットにより効果的に誤差をマスクする。
誤差を含むビット全阻止し、かつライン６５４上の出力
データがアンドゲート６５５を介してライン６４９にク
ロックできるようにアンドゲート６５５ｅ可能化”！る
。これは不正確なビラトラ、データ列中の第３の以前に
生じたビットに置き代える効果を有し、前述した理由で
ほぼ正しいビットにより効果的に誤差をマスクする。
５ビツト、即ちビット２〜６又は次の最大桁ピットル第
６の最大桁ビットは、またディジタル符号化アナログ情
報を近似するディジクル情報のアナログ変換を発生する
ための加重値を有する抵抗ラダーネットワーク６５９に
よりサンプルされ、色度位相が反転される必要があるか
否かを検出する丸めに使用される。ライン６６０上の出
力は基準クロック発生器９８に延長しており、色度位相
が反転される必要があるか否かを検出するためステーシ
ョン基準ビデオ信号のバーストの位相と比較される。デ
ータ転送（ロ）路に生じるディジタル−アナログ変拌は
バースト以外の全てを拒絶するためにゲートされ、基準
クロック発生器による使用のためバースト位相の充分に
正確な決定を行ないうる。
６の最大桁ビットは、またディジタル符号化アナログ情
報を近似するディジクル情報のアナログ変換を発生する
ための加重値を有する抵抗ラダーネットワーク６５９に
よりサンプルされ、色度位相が反転される必要があるか
否かを検出する丸めに使用される。ライン６６０上の出
力は基準クロック発生器９８に延長しており、色度位相
が反転される必要があるか否かを検出するためステーシ
ョン基準ビデオ信号のバーストの位相と比較される。デ
ータ転送（ロ）路に生じるディジタル−アナログ変拌は
バースト以外の全てを拒絶するためにゲートされ、基準
クロック発生器による使用のためバースト位相の充分に
正確な決定を行ないうる。
第１６図に示すブロック図の機能を実行するために使用
できる特別の回路が第４７Ａ図及び第ａ７Ｂ図に示てれ
ている。その動作は上記ブロック図に関して記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー誤差検
出回路６５６は内部接続され、ビデオ情報を含む８デー
タビツトラインに関連している多数の排他的オアゲート
６６１を備えている。排他的オアゲート６６１の出力は
、他の入力がチャンネル９のパリティピラトラ受信する
ように結合された他の排他的オアゲート６６２の入力の
一つに接続されている。排他的オアゲート６６２は前述
したようにアンドゲートを制御する出力ライン６５７及
び６５８を有するＦＦ６６３を制御して、入力ライン６
２５に受信されたビデオデータを通すか、又は誤凍って
いる８ビツトのバイトを第３の以前に生じた８ビツトの
バイトと置換する。
できる特別の回路が第４７Ａ図及び第ａ７Ｂ図に示てれ
ている。その動作は上記ブロック図に関して記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー誤差検
出回路６５６は内部接続され、ビデオ情報を含む８デー
タビツトラインに関連している多数の排他的オアゲート
６６１を備えている。排他的オアゲート６６１の出力は
、他の入力がチャンネル９のパリティピラトラ受信する
ように結合された他の排他的オアゲート６６２の入力の
一つに接続されている。排他的オアゲート６６２は前述
したようにアンドゲートを制御する出力ライン６５７及
び６５８を有するＦＦ６６３を制御して、入力ライン６
２５に受信されたビデオデータを通すか、又は誤凍って
いる８ビツトのバイトを第３の以前に生じた８ビツトの
バイトと置換する。
第４７Ａ回及び第４７Ｂ図に示す回路の残余の動作は第
１６図のブロック図に関して記載したものと本質的に同
じである。
１６図のブロック図に関して記載したものと本質的に同
じである。
色度分離及び処理
非カラー領域によって底部に沿ってかこまれている飽和
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイールドの６つの連続したテレビジョン・ライン
をＡ、 Ｂ、 Ｃとすれば、従来の櫛型フィルタは次の
関係により色度（クロミナンス ｃｈｒｏｍｌｎａｎｃ
ｅ ）をあられ丁ベクトルを発生する。
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイールドの６つの連続したテレビジョン・ライン
をＡ、 Ｂ、 Ｃとすれば、従来の櫛型フィルタは次の
関係により色度（クロミナンス ｃｈｒｏｍｌｎａｎｃ
ｅ ）をあられ丁ベクトルを発生する。
一１／ａＡ ＋ １／２Ｂ −１７ａＣしかしＮＴＳＣ
テレビジョン信号のカラー副搬送波は交互ラインＡ、Ｂ
及び０間に１８［１°の位相シフトを有する。従って例
えばラインＡ及びＣの１８０°の反転前に＋１／４Ａ＋
１／２Ｂ＋１／４Ｃの連続的加算は完全な色度ベクトル
、即ちここでは１Ｂ又は簡単に十Ｂ即ちラインＢ上の色
度を発生する。
テレビジョン信号のカラー副搬送波は交互ラインＡ、Ｂ
及び０間に１８［１°の位相シフトを有する。従って例
えばラインＡ及びＣの１８０°の反転前に＋１／４Ａ＋
１／２Ｂ＋１／４Ｃの連続的加算は完全な色度ベクトル
、即ちここでは１Ｂ又は簡単に十Ｂ即ちラインＢ上の色
度を発生する。
この色度ベクトル十Ｂが（色度ベクトル十Ｂを含む）広
帯域信号から抽出されると、色度ベクトルは相殺する。
帯域信号から抽出されると、色度ベクトルは相殺する。
櫛型フィルタは完全な色度及び輝度（ルミナンス、ｌｕ
ｍｉｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
ｍｉｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
しかし第２の場合で、もしライン人及びＢが飽和カラー
領域にあれば非カラー領域中のラインＣと共に、ライン
Ａは貴方向にＢに等しい色度ベクトルを発生し、ライン
Ｂは正方間にＢに等しいベクトルを発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でベクトルを組み合せる時、ベクトル
人の一１／４は反転されベクトルＢの＋１／２に加えら
れて、完全なベクトルＢの＋６／４の和を発生する。
領域にあれば非カラー領域中のラインＣと共に、ライン
Ａは貴方向にＢに等しい色度ベクトルを発生し、ライン
Ｂは正方間にＢに等しいベクトルを発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でベクトルを組み合せる時、ベクトル
人の一１／４は反転されベクトルＢの＋１／２に加えら
れて、完全なベクトルＢの＋６／４の和を発生する。
色度＋３／４Ｂは広帯域信号、即ちラインＢから抽出さ
れる時、輝度チャンネルの色度ベクトルの残りの＋１／
４が存在するが、色度ベクトルの＋３／４だけが色度チ
ャンネルから抽出される。
れる時、輝度チャンネルの色度ベクトルの残りの＋１／
４が存在するが、色度ベクトルの＋３／４だけが色度チ
ャンネルから抽出される。
第３の場合は、ライン人のみが飽和カラー領域内にあっ
てラインＢ及びＣが非カラー領域にある場合でらる。第
３の場合は第２の場合に類似しているが、その符号は反
対である。
てラインＢ及びＣが非カラー領域にある場合でらる。第
３の場合は第２の場合に類似しているが、その符号は反
対である。
ラインＣ（又はＢ及びＣ）が非カラー領域にある第２（
及び第３）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴＳＣカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積フレームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離され九輝度に直接戻されて加えられるが、第２
フレームにおいては色度成分は最初反転され、次いで輝
度に加えられる。従ってラインＣが非カラー領域にある
上述した第２の場合、非反転フレームにおいて、不完全
な分離のため輝度チャンネルに残っている＋１／４色度
ベクトルは色度チャンネル中に分離された＋３／４色度
ベクトルに加えられる。
及び第３）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴＳＣカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積フレームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離され九輝度に直接戻されて加えられるが、第２
フレームにおいては色度成分は最初反転され、次いで輝
度に加えられる。従ってラインＣが非カラー領域にある
上述した第２の場合、非反転フレームにおいて、不完全
な分離のため輝度チャンネルに残っている＋１／４色度
ベクトルは色度チャンネル中に分離された＋３／４色度
ベクトルに加えられる。
従って完全なベクトルＢ１即ち完全な色度信号は非反転
画像フレームに対し正しく再構成されるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積肖像フレームからカラービデオの第２画像フレームを
再構成する時、色度（＋３／４Ｂ）は最初反転され、輝
度チャンネルにおいて×１／４ベクトルに連続的に加算
される時、反対画像フレームに対して一１／２色度ベク
トルのみを与える一３／４色度ベクトルを発生する。従
って非反転画像フレームにおいて、完全な飽和を以って
再生されるが、他の、即ちｉ転置像フレームにおいては
色度は１／２の飽和で再生される。従って完全なカラー
領域と非カラー領域間のカラー縁を規定するカラー飽和
は１／２の飽和と完全な飽和の間で１ｓＨｚの速度で変
動する。この可視的なフリッカ−は合成ＮＴＳＣａ−フ
イ゛−ルドカラー符号化テレビジョン慣号の再生時に、
支障がある。
画像フレームに対し正しく再構成されるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積肖像フレームからカラービデオの第２画像フレームを
再構成する時、色度（＋３／４Ｂ）は最初反転され、輝
度チャンネルにおいて×１／４ベクトルに連続的に加算
される時、反対画像フレームに対して一１／２色度ベク
トルのみを与える一３／４色度ベクトルを発生する。従
って非反転画像フレームにおいて、完全な飽和を以って
再生されるが、他の、即ちｉ転置像フレームにおいては
色度は１／２の飽和で再生される。従って完全なカラー
領域と非カラー領域間のカラー縁を規定するカラー飽和
は１／２の飽和と完全な飽和の間で１ｓＨｚの速度で変
動する。この可視的なフリッカ−は合成ＮＴＳＣａ−フ
イ゛−ルドカラー符号化テレビジョン慣号の再生時に、
支障がある。
色度分離及び処理装置はディジタル櫛型フィルタ及びデ
ィジタル帯域フィルタに関して反転処理をディジタル的
に行なう種々のディジタル回路を備えているが、合成Ｎ
ＴＳＣカラー・テレビジョン信号を形成するようにディ
ジタル的に再組み合せされる時、垂直造林において支障
のめる１５Ｈｚフリッカ−を最小又は完全に相殺する被
調整色度信号を与える。
ィジタル帯域フィルタに関して反転処理をディジタル的
に行なう種々のディジタル回路を備えているが、合成Ｎ
ＴＳＣカラー・テレビジョン信号を形成するようにディ
ジタル的に再組み合せされる時、垂直造林において支障
のめる１５Ｈｚフリッカ−を最小又は完全に相殺する被
調整色度信号を与える。
その組合せは後述されるように、ＰＣＭ符号化ＮＴＳＣ
ビデオ信号による３倍副搬送波（１ｏ、７）メガヘルツ
・位相交番ライン符号化（ＰＡＬＥ）サンプリング技術
を使用して説明されるが、他の符号化技術、サンプリン
グ技術、周波数等を使用しうろことは明らかである。更
にブロック図要素の入出力を示す単一ラインは第４８．
４９及び５０図の詳細図に示す如く、選択されたビット
数のディジタル語をあられす。
ビデオ信号による３倍副搬送波（１ｏ、７）メガヘルツ
・位相交番ライン符号化（ＰＡＬＥ）サンプリング技術
を使用して説明されるが、他の符号化技術、サンプリン
グ技術、周波数等を使用しうろことは明らかである。更
にブロック図要素の入出力を示す単一ラインは第４８．
４９及び５０図の詳細図に示す如く、選択されたビット
数のディジタル語をあられす。
第１７図は１０，７メガヘルツ（ＭＩ（ｚ）ＰＡＬＥＰ
ＣＭビデオ信号が入力端子７００ヲ介してディジタル櫛
型フィルタ７０１に導入されるディジタル色度分離、処
理装置を示す。フィルタ７０１は種種のテレビジョン信
号処理装置に現在使用されている一般的なディジタル櫛
型フィルタであるが、ここでは後述する特別のクロック
技術によりディジタル広帯域カラー信号から色度を分離
するようになっている。フィルタ手段７０１及び関連ク
ロック技術からの出力はライン（端、子）７０２上の１
Ｈ遅延広帯域信号（１水平線遅延期間だけ遅延せしめら
れた）及びライン（端子） ７０３ａ上の被抽出色度信
号（なお含まれている低周波成分）を含んでいる。
ＣＭビデオ信号が入力端子７００ヲ介してディジタル櫛
型フィルタ７０１に導入されるディジタル色度分離、処
理装置を示す。フィルタ７０１は種種のテレビジョン信
号処理装置に現在使用されている一般的なディジタル櫛
型フィルタであるが、ここでは後述する特別のクロック
技術によりディジタル広帯域カラー信号から色度を分離
するようになっている。フィルタ手段７０１及び関連ク
ロック技術からの出力はライン（端、子）７０２上の１
Ｈ遅延広帯域信号（１水平線遅延期間だけ遅延せしめら
れた）及びライン（端子） ７０３ａ上の被抽出色度信
号（なお含まれている低周波成分）を含んでいる。
抽出という語はここでは色度チャンネル中に分離される
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全であるか、不完全であ
るかを規定するために使用される。
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全であるか、不完全であ
るかを規定するために使用される。
被抽出色度信号は色度情報によって占有されているその
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除去する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が５．５８ＭＨｚ（ＮＴＳＣ副搬送波周波数）で
、例えば１５ＭＨｚの帯域幅を有する。
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除去する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が５．５８ＭＨｚ（ＮＴＳＣ副搬送波周波数）で
、例えば１５ＭＨｚの帯域幅を有する。
除去された色度信号はライン（端子）７０１を介してフ
レーム速度で交互のフレーム上の色度信号を反転するデ
ィジタル回路に供給烙れる。第１図において反転回路は
ここでは形ディジタル１ヒルバート”トランスとして示
されている奇数対称７０５のディジタル・トランスバー
サル・フィルタ７０５は本発明一実施例、ＩＩＪちヒル
バート・トランスとして基本的に知られているものを採
用しているが奇数対称のトランスバーサル・フィルタの
特別の形式に変形されたものでもよいが、更にアナログ
反転装置よりもディジタルなものをもちいうる。トラン
スバーサル・フィルタは例えば２〜４ＭＨｚの選択され
た勅囲の全ての周波数の位相を９０°回転する特性を有
する。従って反転するということは位相シフト、回転、
反転又は位相操作としてフレーム速度（又はもし１フイ
ールド・カラー符号化ＮＴＳＣカラーテレビジョン信号
を再構成するために使用されるならばフィールド速度）
で色度をディジゲル的に准嘴整する回路及びプロセスを
規定するために使用される。更に単一蓄積フィールド又
は画像フレームの連続的再生は「交番的繰返し可能再生
」と一般に称嘔れている。
レーム速度で交互のフレーム上の色度信号を反転するデ
ィジタル回路に供給烙れる。第１図において反転回路は
ここでは形ディジタル１ヒルバート”トランスとして示
されている奇数対称７０５のディジタル・トランスバー
サル・フィルタ７０５は本発明一実施例、ＩＩＪちヒル
バート・トランスとして基本的に知られているものを採
用しているが奇数対称のトランスバーサル・フィルタの
特別の形式に変形されたものでもよいが、更にアナログ
反転装置よりもディジタルなものをもちいうる。トラン
スバーサル・フィルタは例えば２〜４ＭＨｚの選択され
た勅囲の全ての周波数の位相を９０°回転する特性を有
する。従って反転するということは位相シフト、回転、
反転又は位相操作としてフレーム速度（又はもし１フイ
ールド・カラー符号化ＮＴＳＣカラーテレビジョン信号
を再構成するために使用されるならばフィールド速度）
で色度をディジゲル的に准嘴整する回路及びプロセスを
規定するために使用される。更に単一蓄積フィールド又
は画像フレームの連続的再生は「交番的繰返し可能再生
」と一般に称嘔れている。
色度信号はディジタル加算（減算）手段７０６の負入力
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
トランスバーサル・フィルタ７０５は色度信号位相の条
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で賀の位相回転を与える。
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で賀の位相回転を与える。
色度及び輝度信号は次いでディジタル加算手段７０８に
おいて加算され、出力端子７２８に合成カラーテレビジ
ョン信号を与える。制御手段７０９Ｆ！、例えば全装置
のタイミングに関係しており、従って前記装置における
上流に発生する種々のタイミング及びクロック入力を有
する。次いで制御手段７０９は櫛型フィルタ手段７０１
、トランスバーサル・フィルタ制御式カフ０７、帯域フ
ィルタ手段７０４のために特別の制御信号を発生し、そ
の制御信号はパルクロック、１Ｈ遅延ライン、４位相ク
ロック等を含んでいる。制御手段７０９及び種々の入出
力は更に詳細には第４８Ａ、 ａａＢ、 ４９Ａ、 Ｂ
及び６図に図示されておシ、従ってここでは更に説明し
ない。
おいて加算され、出力端子７２８に合成カラーテレビジ
ョン信号を与える。制御手段７０９Ｆ！、例えば全装置
のタイミングに関係しており、従って前記装置における
上流に発生する種々のタイミング及びクロック入力を有
する。次いで制御手段７０９は櫛型フィルタ手段７０１
、トランスバーサル・フィルタ制御式カフ０７、帯域フ
ィルタ手段７０４のために特別の制御信号を発生し、そ
の制御信号はパルクロック、１Ｈ遅延ライン、４位相ク
ロック等を含んでいる。制御手段７０９及び種々の入出
力は更に詳細には第４８Ａ、 ａａＢ、 ４９Ａ、 Ｂ
及び６図に図示されておシ、従ってここでは更に説明し
ない。
要するに、第１７図において櫛型フィルタ手段７０１は
３つの隣接テレビジョンライｙＡ、 Ｂ、 Ｃを組み合
わせるもので、１対のディジタル０１水平ライン（１Ｈ
）遅延ライン７１０，７１１及び１対の加算手段７１２
，７１３を備えている。１１７ ＭＨｚパル・ビデオ信
号は加算手段７１２と共に遅延ライ／７１０に供給され
る。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算手段７
１３に供給される。２Ｈ？延信号は加算手段７１２の他
の入力に供給され、次いでその出力は加算（減ｎ）手段
７１５の負の入力に供給される。
３つの隣接テレビジョンライｙＡ、 Ｂ、 Ｃを組み合
わせるもので、１対のディジタル０１水平ライン（１Ｈ
）遅延ライン７１０，７１１及び１対の加算手段７１２
，７１３を備えている。１１７ ＭＨｚパル・ビデオ信
号は加算手段７１２と共に遅延ライ／７１０に供給され
る。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算手段７
１３に供給される。２Ｈ？延信号は加算手段７１２の他
の入力に供給され、次いでその出力は加算（減ｎ）手段
７１５の負の入力に供給される。
ディジタルＳ型フィルタ手段７０１及びここではブロッ
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離てれた色度及び１Ｈ広帯域信号に対応する（
８ビツト）のディジタル語を発生シ１、第４８Ａ−Ｂ及
び５０Ａ−８図の概略図に示されている。
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離てれた色度及び１Ｈ広帯域信号に対応する（
８ビツト）のディジタル語を発生シ１、第４８Ａ−Ｂ及
び５０Ａ−８図の概略図に示されている。
除去された色度信号はディジタル加算手段７０６を介し
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
第１８図はディジタル・トランスバーサル・フィルタ７
０５を示しており、ディジタル被除去色度信号は一連の
１サン１期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
０５を示しており、ディジタル被除去色度信号は一連の
１サン１期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
加算手段７１５ｂの負入力は最後の遅延回路７１４ｃに
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
加算手段７１５ａ、７１５ｂの出力は夫々マルチプライ
ヤ・プログラム化読出し専用メモリ（Ｐ凡０Ｍ５）７１
６ａ、７１６ｂ及び従って加算手段７１７に結合されて
いる。後者はインバータ・ステージ７１８を介して加算
手段７０６からの被除去ｎ原信号と共に加算手段７０８
に結合てれており、加算手段７０８は合成カラーテレビ
ジョン信号を発生する。制御入カフ０７はインバータ・
ステージ７１８に結合されている。
ヤ・プログラム化読出し専用メモリ（Ｐ凡０Ｍ５）７１
６ａ、７１６ｂ及び従って加算手段７１７に結合されて
いる。後者はインバータ・ステージ７１８を介して加算
手段７０６からの被除去ｎ原信号と共に加算手段７０８
に結合てれており、加算手段７０８は合成カラーテレビ
ジョン信号を発生する。制御入カフ０７はインバータ・
ステージ７１８に結合されている。
動作においてトランスバーサル・フィルタ７０５は輝度
信号に関して色度信号の位相をＭｌ′１ｉ′ｉする、即
ち交番的カラー画像フレーム上の色度の位相反転をディ
ジタル的に遂行するディジタル回路を与える。このため
、１Ｈ遅延化広帯域信号及び色度信号は端子７０２．７
０５ｂを介して加算手段７０６に導入され、それによっ
てその結果の輝度信号は加算手段７０８に導入される。
信号に関して色度信号の位相をＭｌ′１ｉ′ｉする、即
ち交番的カラー画像フレーム上の色度の位相反転をディ
ジタル的に遂行するディジタル回路を与える。このため
、１Ｈ遅延化広帯域信号及び色度信号は端子７０２．７
０５ｂを介して加算手段７０６に導入され、それによっ
てその結果の輝度信号は加算手段７０８に導入される。
輝度信号は遅延手段７１４ａ〜７１４Ｃの名々において
１サンプル期間（例えば９３＋１秒）遅延されて、被遅
延化色度及び６サンプル遅延色度が加算手段７１５ｂに
導入され、１サンプル及び２サン１ル遅延化色度信号が
加算手段７１５ａに導入される。間延手段７１４ａ。
１サンプル期間（例えば９３＋１秒）遅延されて、被遅
延化色度及び６サンプル遅延色度が加算手段７１５ｂに
導入され、１サンプル及び２サン１ル遅延化色度信号が
加算手段７１５ａに導入される。間延手段７１４ａ。
７１４Ｃは単一シフトレジスタ段を備えている。加算手
段７１５ａ、 ７１５ｂはほぼ従来のディジタル的なコ
ンポ・リュージョン動作において夫々の信号に［１５７
５及びｃＬ０９６を乗算するマルチプライヤＰＲＯＭ５
７１６ａ、 ７１Ｓｂ４Ｃ（ｉｑ号を与える。そ〕結
果の信号は加ｐ手段７１７により加算嘔れ、加算された
信号は前記被＃節色度信号を規定するため、輝度信号に
関して９０°進んだ全ての周波数成分を有する。加算手
段７１７の出力はインバータステージ７１８ヲ介して加
算手段７０８に送られる。あるカラー画像フレームにお
いてインバータ手段７１８は制御手段７０９からの制御
入力を介して導入される高レベル、即ち １＃を有する
ので、８ビツトの出力語は変化されないま＼加算手段７
０８に送られる。
段７１５ａ、 ７１５ｂはほぼ従来のディジタル的なコ
ンポ・リュージョン動作において夫々の信号に［１５７
５及びｃＬ０９６を乗算するマルチプライヤＰＲＯＭ５
７１６ａ、 ７１Ｓｂ４Ｃ（ｉｑ号を与える。そ〕結
果の信号は加ｐ手段７１７により加算嘔れ、加算された
信号は前記被＃節色度信号を規定するため、輝度信号に
関して９０°進んだ全ての周波数成分を有する。加算手
段７１７の出力はインバータステージ７１８ヲ介して加
算手段７０８に送られる。あるカラー画像フレームにお
いてインバータ手段７１８は制御手段７０９からの制御
入力を介して導入される高レベル、即ち １＃を有する
ので、８ビツトの出力語は変化されないま＼加算手段７
０８に送られる。
交番的ビデオ画像フレーム上で、制御入カフ０７は低、
即ち＠０＃の反転可能化信号（第４９図参照）である。
即ち＠０＃の反転可能化信号（第４９図参照）である。
データは符号化された２つの相補的な負のシステムで表
わされており、負の数は符号ビット位置に１を有し、そ
の大きさはその絶対値の２の補数である。従って５０＃
反転によシ符号を変えて２の補数を形成することに対す
る反転値は入カフ０７を可能化する。従って＋９０°回
転きれる被調節色度信号は直接−のフレームにおいて輝
度に加算され、次いで別のフレームにおいて輝度に加算
されて、出力端子７２８に合成カラー・テレビジョン信
号を与える。他方、色度は加算手段７１５ａ。
わされており、負の数は符号ビット位置に１を有し、そ
の大きさはその絶対値の２の補数である。従って５０＃
反転によシ符号を変えて２の補数を形成することに対す
る反転値は入カフ０７を可能化する。従って＋９０°回
転きれる被調節色度信号は直接−のフレームにおいて輝
度に加算され、次いで別のフレームにおいて輝度に加算
されて、出力端子７２８に合成カラー・テレビジョン信
号を与える。他方、色度は加算手段７１５ａ。
７１５ｂに対する入力を反転し、次いであるフレームに
おいてＭ、接加算してから１８０°反転し次のものにお
いて加算することによって各フレーム毎に一９０°回転
せしめられる。
おいてＭ、接加算してから１８０°反転し次のものにお
いて加算することによって各フレーム毎に一９０°回転
せしめられる。
他の実施例において、トランスパーサル・フィルタ７０
５は１力ラー画像フレームにおいて、色度信号の位相を
９０°だけ進め、他のカラー画像フレームにおいて９０
°だけ遅れさせられて、フレーム間の周波数成分の１８
０°反転したものを与えるように形成されている。第ａ
ａａ−Ｃ図、第５０８．ｂ図及び第４９８．ｂ図は奇数
対称のディジタル・トランスパーサル・フィルタ７０５
ヲ使用した第１７及び１８図の実施例の概略を示す。第
４８３−０図はディジタル櫛型手段７０１の一例及び第
１７図の制御手段７０９０部分を示す。第５０ａ、ｂ図
はディジタル帯域フィルタの一例を示し、第４９ａ、ｂ
図はディジタル・トランスパーサル・フィルタ７０５を
信号再結合加算手段７０６．７０８及び制御手段７０９
の残りの回路の一例を示す。全ての図において、第１７
及び１８図の類似の要素は同じような記号によって表示
されている。
５は１力ラー画像フレームにおいて、色度信号の位相を
９０°だけ進め、他のカラー画像フレームにおいて９０
°だけ遅れさせられて、フレーム間の周波数成分の１８
０°反転したものを与えるように形成されている。第ａ
ａａ−Ｃ図、第５０８．ｂ図及び第４９８．ｂ図は奇数
対称のディジタル・トランスパーサル・フィルタ７０５
ヲ使用した第１７及び１８図の実施例の概略を示す。第
４８３−０図はディジタル櫛型手段７０１の一例及び第
１７図の制御手段７０９０部分を示す。第５０ａ、ｂ図
はディジタル帯域フィルタの一例を示し、第４９ａ、ｂ
図はディジタル・トランスパーサル・フィルタ７０５を
信号再結合加算手段７０６．７０８及び制御手段７０９
の残りの回路の一例を示す。全ての図において、第１７
及び１８図の類似の要素は同じような記号によって表示
されている。
従って第４８ａ図において、ＩＱ、７ＭＨｚ／’ルビデ
オ信号は入力端子７００を介してディジタル櫛型フィル
タ手段７０１に導入される。その出力（笥４８Ｃ図）は
端子７０３ａ及び７０２上に分離された色度及び１Ｈ遅
延化広帯域信号を有している。端子７１９゜７２５にお
ける入力は後述する第４９Ｂ図の制御手段７０９の夫々
の部分において発生されたグループＡ及びＢの制御信号
及び対称的パルクロックを有している。端子７１９，７
２５は第４８Ａ図に示す制御手段７０９０４位相クロッ
ク発生器７２０に結合されている。クロック発生器７２
０は１Ｈディジタル遅延線７１０，７１１を有するシフ
トレジスタをクロッキングするタイミング回路の部分を
形成している。
オ信号は入力端子７００を介してディジタル櫛型フィル
タ手段７０１に導入される。その出力（笥４８Ｃ図）は
端子７０３ａ及び７０２上に分離された色度及び１Ｈ遅
延化広帯域信号を有している。端子７１９゜７２５にお
ける入力は後述する第４９Ｂ図の制御手段７０９の夫々
の部分において発生されたグループＡ及びＢの制御信号
及び対称的パルクロックを有している。端子７１９，７
２５は第４８Ａ図に示す制御手段７０９０４位相クロッ
ク発生器７２０に結合されている。クロック発生器７２
０は１Ｈディジタル遅延線７１０，７１１を有するシフ
トレジスタをクロッキングするタイミング回路の部分を
形成している。
遅延＄７１０，７１１、加算手段７１２，７１３及び端
子７０２、７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１３ａ及び７２１を介して接続されている。端
子７０３ａＦｉ第５ＯＡ、Ｂ図の連貌的ディジタル帯域
フィルタ手段７０４に入力を与え、端子７０２は第４９
Ｂ図の加算手段７０６に入力を与える。
子７０２、７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１３ａ及び７２１を介して接続されている。端
子７０３ａＦｉ第５ＯＡ、Ｂ図の連貌的ディジタル帯域
フィルタ手段７０４に入力を与え、端子７０２は第４９
Ｂ図の加算手段７０６に入力を与える。
遅延＄７１０．７１１ Ｆｉ更に２位相クロックを使用
する一連の位相シフトレジスタ７５０．７５１を有して
おり、そのレジスタステージは更に遅延線７１１のグル
ープ７５０Ａ、 ７５０Ｂ 及び遅延線７１１のグルー
グア５１Ａ、７５１Ｂを成すように配置されている。
する一連の位相シフトレジスタ７５０．７５１を有して
おり、そのレジスタステージは更に遅延線７１１のグル
ープ７５０Ａ、 ７５０Ｂ 及び遅延線７１１のグルー
グア５１Ａ、７５１Ｂを成すように配置されている。
シフトレジスタステージ選択器７５２Ａ、７５２Ｂは遅
延線７１０のグループＡ、Ｂの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５５Ｂは遅延線７１１に対して同じ
動作をする。遅延線７１０，７１１の広帯域信号選択器
７５４．７５５は、夫々１Ｈ及び２Ｈ遅延化広帯域信号
に対応するディジタル語の選択を行なう。
延線７１０のグループＡ、Ｂの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５５Ｂは遅延線７１１に対して同じ
動作をする。遅延線７１０，７１１の広帯域信号選択器
７５４．７５５は、夫々１Ｈ及び２Ｈ遅延化広帯域信号
に対応するディジタル語の選択を行なう。
広帯域信号語は分割されて、実際には４位相Ｌ／′）パ
ル・クロックである４位相クロックによってシフトレジ
スタ７５０Ａ、７５０Ｂの４ビツトステージ中にクロッ
ク場れる。ステージ選択器７５２Ａは交互にシフトレジ
スタ７５０Ａの１６する対のステージカラバール・クロ
ックに応答して４ビツト対を受信し負荷する。ステージ
選択器７５２Ｂはシフトレジスタ７５０Ｂのステージと
同じように動作する。
ル・クロックである４位相クロックによってシフトレジ
スタ７５０Ａ、７５０Ｂの４ビツトステージ中にクロッ
ク場れる。ステージ選択器７５２Ａは交互にシフトレジ
スタ７５０Ａの１６する対のステージカラバール・クロ
ックに応答して４ビツト対を受信し負荷する。ステージ
選択器７５２Ｂはシフトレジスタ７５０Ｂのステージと
同じように動作する。
グループＡステージ選択器７５２Ａは一つの広帯信号（
４ビツト）選択器７５４の負荷を解除するが、グル−１
Ｂステージ選択器７５２Ｂは時間調節されたバルクロッ
クに応答して他の（４ビツト）選択器７５４の負荷を解
除する。選択された時間において、グループＢ選択器は
、結合されたグループ人及びＢレジスタがテレビジョン
ライン毎に全部で６８０ビツトを与えるようにクロック
される。３倍の副搬送波速度でサングルされる１ＮＴＳ
Ｃ水平テレビジヨンラインは６８２−１／２サンプルを
含んでいる。しかし後述するようにシフトレジスタ用ク
ロックは、レジスタによるテレビジョンライン出力毎に
各ビットラインに対し全ビットが正数のサンプルに等し
いように発生され、レジスタに印加てれる。ここでの実
施例においてテレビジョンライン毎の６８０サンプルは
レジスタを介してクロックされる。レジスタのクロッキ
ングは放棄嘔れた２−１／２サンプル間隔が水平ブラン
キング間隔においてテレビジョンラインの能動的ビデオ
情報部分外で生じるように形成されている。
４ビツト）選択器７５４の負荷を解除するが、グル−１
Ｂステージ選択器７５２Ｂは時間調節されたバルクロッ
クに応答して他の（４ビツト）選択器７５４の負荷を解
除する。選択された時間において、グループＢ選択器は
、結合されたグループ人及びＢレジスタがテレビジョン
ライン毎に全部で６８０ビツトを与えるようにクロック
される。３倍の副搬送波速度でサングルされる１ＮＴＳ
Ｃ水平テレビジヨンラインは６８２−１／２サンプルを
含んでいる。しかし後述するようにシフトレジスタ用ク
ロックは、レジスタによるテレビジョンライン出力毎に
各ビットラインに対し全ビットが正数のサンプルに等し
いように発生され、レジスタに印加てれる。ここでの実
施例においてテレビジョンライン毎の６８０サンプルは
レジスタを介してクロックされる。レジスタのクロッキ
ングは放棄嘔れた２−１／２サンプル間隔が水平ブラン
キング間隔においてテレビジョンラインの能動的ビデオ
情報部分外で生じるように形成されている。
シフトレジスタ７５０Ａ、７５０Ｂ及び７５１ Ａ。
７５１Ｂに４位相クロックを与え、対称的パルクロック
を受信する第１ＪＢＡ図の制御回路７２０ Ｆｉブロッ
ク図及び第４９０．Ｄ図において結合制御手段のクロッ
ク波形において動作が説明され、その−例は第４８Ａ、
４９Ａ、Ｂ図の概理図に示す。
を受信する第１ＪＢＡ図の制御回路７２０ Ｆｉブロッ
ク図及び第４９０．Ｄ図において結合制御手段のクロッ
ク波形において動作が説明され、その−例は第４８Ａ、
４９Ａ、Ｂ図の概理図に示す。
第５ＯＡ、Ｂ図は第４８Ｂ図の＠型７４ル％７０１の出
力からの入来抽出色度信号を与える端子７０５ａを有す
る帯域フィルタ手段７０４を示す。帯域フィルタ手段７
０４からの被除去輝度信号は第４９Ａ、Ｂ図の奇数対称
のトランスバーサル・フィルタ７０５への入力を形成す
る第５０Ｂ図の端子７０５ｂにおいて発生される。端子
７０３ｂは加算器／ラッチ・ステージ７５６で′ｊ）す
、そのラッチは端子７５７ヲ介して色度反転可能化信号
によってクロックされる。
力からの入来抽出色度信号を与える端子７０５ａを有す
る帯域フィルタ手段７０４を示す。帯域フィルタ手段７
０４からの被除去輝度信号は第４９Ａ、Ｂ図の奇数対称
のトランスバーサル・フィルタ７０５への入力を形成す
る第５０Ｂ図の端子７０５ｂにおいて発生される。端子
７０３ｂは加算器／ラッチ・ステージ７５６で′ｊ）す
、そのラッチは端子７５７ヲ介して色度反転可能化信号
によってクロックされる。
トランスパーチル・フィルタ７ｏ５（第１７．１８゜４
９図）を使用する実施例において、色度反転可能化信号
はラッチのクリア入力を可能化せず、負信号は加／！１
器／ラッテ・ステージ７５６へのその信号は端子７０３
ｂに現れる。端子７２５のパル・クロックは種々のイン
バータに結合して加算器及び帯域フィルタ手段７０４を
有するラッチ用の複数のクロックを発生する。従ってラ
ッチはパル・クロックによってクロックされ先の論理要
素（例えば加算器）から次の論理処理要素（加算器）に
ディジタル出力を送る。
９図）を使用する実施例において、色度反転可能化信号
はラッチのクリア入力を可能化せず、負信号は加／！１
器／ラッテ・ステージ７５６へのその信号は端子７０３
ｂに現れる。端子７２５のパル・クロックは種々のイン
バータに結合して加算器及び帯域フィルタ手段７０４を
有するラッチ用の複数のクロックを発生する。従ってラ
ッチはパル・クロックによってクロックされ先の論理要
素（例えば加算器）から次の論理処理要素（加算器）に
ディジタル出力を送る。
帯域フィルタ手段７０４の最後の加算器／ラッチ・ステ
ージ７０６は被除去色度信号を分配する。
ージ７０６は被除去色度信号を分配する。
１水平ライ／迎延線は広帯域信号からの色度信号分離の
櫛型フィルタ処理を行なうために必要とされる。従って
櫛型フィルタ７０１はパル・フラグと名付けられた入力
によって表わされる全システム・タイミングと同期して
いなければならない。
櫛型フィルタ処理を行なうために必要とされる。従って
櫛型フィルタ７０１はパル・フラグと名付けられた入力
によって表わされる全システム・タイミングと同期して
いなければならない。
第９人図のビデオ信号システム及び特に第１１Ａ図の基
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちより長い期間の間−つの位相を
有しているが、他の位相はより短い期間を有しており、
パル・クロックの位相は非対称パル・フラグとコヒーレ
ントに変化する。しかし本色度分離処理回路によって使
用されるパル・クロックは非対称パル・クロック、即ち
同じ接続時間の間、他の位相を有するクロックを使用す
る。
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちより長い期間の間−つの位相を
有しているが、他の位相はより短い期間を有しており、
パル・クロックの位相は非対称パル・フラグとコヒーレ
ントに変化する。しかし本色度分離処理回路によって使
用されるパル・クロックは非対称パル・クロック、即ち
同じ接続時間の間、他の位相を有するクロックを使用す
る。
単一蓄積カラーフィールド又はフレームから合成カラー
テレビジョン信号を再構成しようとする時に最も重要な
間頚は１フイールドの各ラインが副搬送波’ｓｃの２２
７−１７２サイクルに等しい持続期間でおるという事実
から生じる。即ち、副搬送波の１−ｉ／２サイクルプラ
ス整数サイクルの時間に等しいことである。櫛型フィル
タ手段７０１におけるようなデイジタルシ７トレジスメ
によって形成される時１Ｈ遅延線への所要条件は、テレ
ビジョン・ライン当り整数のサンプル、従って１水平ラ
インの遅延があることである。
テレビジョン信号を再構成しようとする時に最も重要な
間頚は１フイールドの各ラインが副搬送波’ｓｃの２２
７−１７２サイクルに等しい持続期間でおるという事実
から生じる。即ち、副搬送波の１−ｉ／２サイクルプラ
ス整数サイクルの時間に等しいことである。櫛型フィル
タ手段７０１におけるようなデイジタルシ７トレジスメ
によって形成される時１Ｈ遅延線への所要条件は、テレ
ビジョン・ライン当り整数のサンプル、従って１水平ラ
インの遅延があることである。
従って、不発明は全装置の非対称パル・フラグから対称
パル・クロックを発生し、水平プランヤング期間におい
て副搬送サイクルの１−１／２プラス整数を消失し、ラ
イン速度で先のサングルに関連して１８０°だけシフト
する制御手段７０９を提供する。従ってパル・クロック
はテレビジョン信号をカラーエンコードするのに必要な
４フイールドを再構成するのに要求されるような副搬送
波周波数と正しい位相関係にあるが、全装置と正しいり
イミング関係にもある。
パル・クロックを発生し、水平プランヤング期間におい
て副搬送サイクルの１−１／２プラス整数を消失し、ラ
イン速度で先のサングルに関連して１８０°だけシフト
する制御手段７０９を提供する。従ってパル・クロック
はテレビジョン信号をカラーエンコードするのに必要な
４フイールドを再構成するのに要求されるような副搬送
波周波数と正しい位相関係にあるが、全装置と正しいり
イミング関係にもある。
従って第４９Ｃ図はブロック図の形式で第４８Ａ。
Ｂ図及び第４９Ａ、Ｂ図の一概略例に示すディジタル制
御手段７０９を示す。第４９Ｄ図は第４８Ａ、Ｂ及び４
９Ａ、Ｂ図と共に第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
御手段７０９を示す。第４９Ｄ図は第４８Ａ、Ｂ及び４
９Ａ、Ｂ図と共に第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
全システムからの入力は基準ロジック回路１２５Ｂによ
って与えられる非対称パル・フラグ、６倍の位相連続副
搬送波周波数（６ｆ３ｏ）、基準クロック発生回路９８
によって与えられる１−１７２倍の位相遅トｚ副搬送波
ｊ＃波数（１／２ｆ、。）及びフィールド・インデック
ス・パルスを夫々の端子７５８゜７５９．７６０及び７
６１に有している。これらの信号はパル・クロック発生
器７６２に導入され、次いで第４８Ａ図の制御手段７０
９のその部分の４位相クロック発生器７２０に接続嘔れ
ている。後者は後述するように、シフトレジスタ７５０
Ａ、Ｂ及び７５１Ａ、Ｂの４位相クロッキングを行なう
。
って与えられる非対称パル・フラグ、６倍の位相連続副
搬送波周波数（６ｆ３ｏ）、基準クロック発生回路９８
によって与えられる１−１７２倍の位相遅トｚ副搬送波
ｊ＃波数（１／２ｆ、。）及びフィールド・インデック
ス・パルスを夫々の端子７５８゜７５９．７６０及び７
６１に有している。これらの信号はパル・クロック発生
器７６２に導入され、次いで第４８Ａ図の制御手段７０
９のその部分の４位相クロック発生器７２０に接続嘔れ
ている。後者は後述するように、シフトレジスタ７５０
Ａ、Ｂ及び７５１Ａ、Ｂの４位相クロッキングを行なう
。
パル・クロック発生器は端子７５８を介してパル・フラ
グを受信し、それを排他的オア７６３に供給する。後者
は端子７６０からの１／２ｆ、。クロックと一緒にＤ型
フリッグフロツプ７６４に接続されている。排他的オア
７６３及び７リツプフロツプ７６４は被ゲート位相検出
器を規定している。Ｄ型フリップフロップ７６５はフリ
ップフロップ７６４に接続され、カウントデコーダ７７
２によって与えられるグループ八制御信号（７１９）に
対応するライン７６６上の補正パルスによってクロック
される。ＪＫ型７リツプフロツプ７６７はビンＫにおい
てフリップフロップ７６５に接続され、端子７５９から
の６ｆｓｃクロツクによってクロックされる。フリップ
フロップ７６７はアンドゲート７６８に接続され、７リ
ツグ７０ツグ７６５のクリアピンに接続されている。
グを受信し、それを排他的オア７６３に供給する。後者
は端子７６０からの１／２ｆ、。クロックと一緒にＤ型
フリッグフロツプ７６４に接続されている。排他的オア
７６３及び７リツプフロツプ７６４は被ゲート位相検出
器を規定している。Ｄ型フリップフロップ７６５はフリ
ップフロップ７６４に接続され、カウントデコーダ７７
２によって与えられるグループ八制御信号（７１９）に
対応するライン７６６上の補正パルスによってクロック
される。ＪＫ型７リツプフロツプ７６７はビンＫにおい
てフリップフロップ７６５に接続され、端子７５９から
の６ｆｓｃクロツクによってクロックされる。フリップ
フロップ７６７はアンドゲート７６８に接続され、７リ
ツグ７０ツグ７６５のクリアピンに接続されている。
フリップフロップ７６５，７６７及びアンドゲート７６
８は共は被ゲート位相補正器を規定している。
８は共は被ゲート位相補正器を規定している。
アンドゲート７６８は６ｆ、ｏのクロックを受信し、次
いで２分割（÷２）ＪＫ型フリッグフロッグ７６９及び
１３６５分割（÷１３６５）カウンタ７７０に結合され
ている。÷１６６５カウンタ７７０は端子７６１からの
フィールド・インデックス・パルスを受信し、リセット
パルス発生器手段７７１を介して÷２７リツプフロツプ
７６９に結合されている。第４９Ｂ図に示す如く、フィ
ールド・インデックス・パルスはフリップ７０ツブステ
ージを介して被反転２ｆｓｃに再クロックされる。また
カウンタ７７０は端子７９１上にグループ人及びＢ制御
信号を発生するカウントレコーダ７７２接続されている
。グループ八制御信号は７リツグフロツグ７６５をクロ
ックする補正パルス７６６を規定する。÷２７リツプフ
ロツプ７６９の出力はパル・クロック発生器７６２にお
ける閉ループを規定するため排他的オア７６３の第２人
力にフィードバックされる対称パル・クロックを含んで
いる。またパル・クロックは端子７２５を介してグルー
プ人４位相クロックのみを発生する第４８Ａ、Ｂ及びａ
９Ｃ図の４位相り。ツタ発生器７２０に供給される。
いで２分割（÷２）ＪＫ型フリッグフロッグ７６９及び
１３６５分割（÷１３６５）カウンタ７７０に結合され
ている。÷１６６５カウンタ７７０は端子７６１からの
フィールド・インデックス・パルスを受信し、リセット
パルス発生器手段７７１を介して÷２７リツプフロツプ
７６９に結合されている。第４９Ｂ図に示す如く、フィ
ールド・インデックス・パルスはフリップ７０ツブステ
ージを介して被反転２ｆｓｃに再クロックされる。また
カウンタ７７０は端子７９１上にグループ人及びＢ制御
信号を発生するカウントレコーダ７７２接続されている
。グループ八制御信号は７リツグフロツグ７６５をクロ
ックする補正パルス７６６を規定する。÷２７リツプフ
ロツプ７６９の出力はパル・クロック発生器７６２にお
ける閉ループを規定するため排他的オア７６３の第２人
力にフィードバックされる対称パル・クロックを含んで
いる。またパル・クロックは端子７２５を介してグルー
プ人４位相クロックのみを発生する第４８Ａ、Ｂ及びａ
９Ｃ図の４位相り。ツタ発生器７２０に供給される。
動作において第４９Ｃ及び４９Ｄ図を参照して、色度分
離処理システムがオンされると、カウンタ７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによシリセットされる。後者は被選択
フィールドにおいて生じうる）ｌｚ バルクであり、同
期パルスは垂直間隔に一致している。リセット後にパル
クロック発生器は真のバルクロックに似ている初期バル
クロックの発生を開始する。しかしバルクロックはテレ
ビジョンラインの能動部分において装置パルフラグと同
位相でなければならない。即ちパルフラグがアップの時
、２ｆｓｃの立上りａｈバルクロックの立上り縁と一致
するものと考えられ、逆もそうでちる。このため、回路
がオンになる時、第ａｑＤ−１７又は１８図の波形に似
ている（初期〕パルクロックはパルフラグと一緒に排他
的オア７６５にフィードバックされる。パルフラグが高
レベル的である時、排他的オア出力はバルクロックが低
しベルテｆｌ）る低レベルである。パルフラグが低レベ
ルである時、排他的オア出力はバルクロックが高レベル
である時、低レベルである。従ってバルクロックは２
’ｓｃと一緒にフリップフロップ７６４に供給される５
ｆ、。を与えるようにパル操作てれる。フリップフロッ
プ７６４はパル操作化信号及び７ｆ、。
離処理システムがオンされると、カウンタ７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによシリセットされる。後者は被選択
フィールドにおいて生じうる）ｌｚ バルクであり、同
期パルスは垂直間隔に一致している。リセット後にパル
クロック発生器は真のバルクロックに似ている初期バル
クロックの発生を開始する。しかしバルクロックはテレ
ビジョンラインの能動部分において装置パルフラグと同
位相でなければならない。即ちパルフラグがアップの時
、２ｆｓｃの立上りａｈバルクロックの立上り縁と一致
するものと考えられ、逆もそうでちる。このため、回路
がオンになる時、第ａｑＤ−１７又は１８図の波形に似
ている（初期〕パルクロックはパルフラグと一緒に排他
的オア７６５にフィードバックされる。パルフラグが高
レベル的である時、排他的オア出力はバルクロックが低
しベルテｆｌ）る低レベルである。パルフラグが低レベ
ルである時、排他的オア出力はバルクロックが高レベル
である時、低レベルである。従ってバルクロックは２
’ｓｃと一緒にフリップフロップ７６４に供給される５
ｆ、。を与えるようにパル操作てれる。フリップフロッ
プ７６４はパル操作化信号及び７ｆ、。
信号（波形第４９Ｄ−１６，１７及び１８図）比較する
。もしフリップ７０ツブ７６４がデータをとると、パル
クロックはパルフラグと同相でなく、その逆もそうであ
る。従って排他的オア及びフリップ７０ツブ７６４は被
ゲート位相検出を行なう。
。もしフリップ７０ツブ７６４がデータをとると、パル
クロックはパルフラグと同相でなく、その逆もそうであ
る。従って排他的オア及びフリップ７０ツブ７６４は被
ゲート位相検出を行なう。
もしバルクロックが正しい位相にないと、７リツグ７０
ツブ７６５，７６７及びアンドゲート７６８から成る被
ゲート位相補正器は６ｆｓｃクロツクの１サイクルを削
除し、位相を１８０°だけシフトし、パルフラグに対し
てバルクロックを正しい位相にする。補正パルス７６６
は位相が同じであることがわかっているテレビジョンラ
インの能動的部分において検出及び補正が行なわれる時
間を遅延せしめる。ビデオ信号システムにおいて使用さ
れるサンプリングクロックのパル操作は第９，１１図に
関して前述したように水平ブランキング間隔時には生じ
ないので対称バルクロックの正しい位相の検出は水平間
隔時に生じ得ない。しかし−変圧しい対称パルクロック
位相が検出されれば、その後パルクロツタ位相は色度分
離及び処理回路１０１に訃いて水平ブランキング間隔時
に変化する。
ツブ７６５，７６７及びアンドゲート７６８から成る被
ゲート位相補正器は６ｆｓｃクロツクの１サイクルを削
除し、位相を１８０°だけシフトし、パルフラグに対し
てバルクロックを正しい位相にする。補正パルス７６６
は位相が同じであることがわかっているテレビジョンラ
インの能動的部分において検出及び補正が行なわれる時
間を遅延せしめる。ビデオ信号システムにおいて使用さ
れるサンプリングクロックのパル操作は第９，１１図に
関して前述したように水平ブランキング間隔時には生じ
ないので対称バルクロックの正しい位相の検出は水平間
隔時に生じ得ない。しかし−変圧しい対称パルクロック
位相が検出されれば、その後パルクロツタ位相は色度分
離及び処理回路１０１に訃いて水平ブランキング間隔時
に変化する。
カウンタ７７０は１テレビジヨンラインに対応する６
ｆ、、 （第４９Ｄ−１図〕の１３６５カウントをカウ
ントダウンし、キャリア出方（４９Ｄ−３図）を２ｆ、
、（第ａｅｐＤ−２図）の立上シ縁上でリセットパルス
発生器７７１に送る。後者はキャリア出方が低レベルに
なった後、６カウントを与える一連のＤ型フリップフロ
ップ、従って第４９−４乃至８図に示す連続した高レベ
ルを含んでいる。第４９−６，８図の波形に対応する反
転出力信号は２ＪＫ型フリツグ７０ツブ７６９（第４９
Ｄ−９図）に対して低レベル状態の開始と終りを与え、
端子７２５に現われる３ｆ、。（第４９Ｄ−１０図りで
対称パルクロックを発生する。
ｆ、、 （第４９Ｄ−１図〕の１３６５カウントをカウ
ントダウンし、キャリア出方（４９Ｄ−３図）を２ｆ、
、（第ａｅｐＤ−２図）の立上シ縁上でリセットパルス
発生器７７１に送る。後者はキャリア出方が低レベルに
なった後、６カウントを与える一連のＤ型フリップフロ
ップ、従って第４９−４乃至８図に示す連続した高レベ
ルを含んでいる。第４９−６，８図の波形に対応する反
転出力信号は２ＪＫ型フリツグ７０ツブ７６９（第４９
Ｄ−９図）に対して低レベル状態の開始と終りを与え、
端子７２５に現われる３ｆ、。（第４９Ｄ−１０図りで
対称パルクロックを発生する。
第４９Ｄ−１０，１１図を比較することによって分るよ
うに、パルクロックの位相は位相連続３ ｆ、。
うに、パルクロックの位相は位相連続３ ｆ、。
信号の２〜丁サイクルを除去することによって１８０°
だけシフトされる。このため、２７リツプフロツプ７６
９の入力が低になった後、６ｆ、。の次の立上シ縁に対
応するパルクロックの立上シ縁はバルクロックの次の２
つの立上り縁に止まるように低レベルに止まる。スリッ
プ７０ツグ７６９の入力が高になった後、６ｆ８ｏの次
の立上シ縁でバルクロックは高レベルになるが、先のラ
イン（第４９Ｄ−１１図）においてその位相に対し１８
ｏ０の位相シフトを有しており、従って、各テレビジョ
ンラインの副搬送波の７サイクルを除去する要求が達ａ
：される。
だけシフトされる。このため、２７リツプフロツプ７６
９の入力が低になった後、６ｆ、。の次の立上シ縁に対
応するパルクロックの立上シ縁はバルクロックの次の２
つの立上り縁に止まるように低レベルに止まる。スリッ
プ７０ツグ７６９の入力が高になった後、６ｆ８ｏの次
の立上シ縁でバルクロックは高レベルになるが、先のラ
イン（第４９Ｄ−１１図）においてその位相に対し１８
ｏ０の位相シフトを有しており、従って、各テレビジョ
ンラインの副搬送波の７サイクルを除去する要求が達ａ
：される。
カウント・デコーダ７７２はカウンタ７７０に結合され
、被選択カウントの後にグループＡ及びＢ制御信号を発
生し、それらの信号Ｖｉ端子７１９を介して４位相クロ
ック発生器７２０に導入嘔れる。グループＡ制御信号は
前述したようにライン７６６上のパルスとして被ゲート
位相補正器に供給される。
、被選択カウントの後にグループＡ及びＢ制御信号を発
生し、それらの信号Ｖｉ端子７１９を介して４位相クロ
ック発生器７２０に導入嘔れる。グループＡ制御信号は
前述したようにライン７６６上のパルスとして被ゲート
位相補正器に供給される。
４位相クロック発生器７２０け櫛型フィルタ・シフト・
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル５ ｆ、、
サンプルクロックを使用して、テレビジョンライン毎の
整数、例えば６８０のサンプルを発生する要件を満す。
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル５ ｆ、、
サンプルクロックを使用して、テレビジョンライン毎の
整数、例えば６８０のサンプルを発生する要件を満す。
これによシライン毎に整数をうまく解決し、ｉサイクル
はラインからラインへの正しいサンプリングを妨げ、そ
して除去されるか又はｍ償されなければならない。この
ため４位相クロック発生器７２０は端子７２５を介して
パルクロック、１アウト・オブ４．２進デコーダ７７４
、第ａｓＡ、Ｂ図のシフトレジスタステージ選択器７５
２Ａ（及び選択器７５５Ｂ）に結合された４分割（÷４
）２進カウンタ７７３を備えている。２進デコーダ７７
４のデータ入力は高レベルに接続されていて、被選択出
力は低レベルに等しく、選択されていない出力は高レベ
ルに等しい。シフトレジスタ選択器７５２Ａ及び７５２
Ｂはカウントデコーダ７７２かものグループＡ及びＢ制
御信号に応答してシフトレジスタ・グループＡ又ＶｉＢ
からのディジタル語を選択する広帯域選択器７５４（第
４８Ａ図）に接続されている。２進デコーダ７７４はラ
ッテ７７５、従って４Ｄ型フリツプ７０ツグ７７６ ａ
Ｎｄに接続されている。出力がその入力に追従するラ
ッチ７７５Ｆｉハルクロツクに接続され、フリップフロ
ッゾ７７６ａＮｄはインバータ７７７ヲ介してこれに接
続されている。４位相クロックはインバータステージを
介して、７リツグフロツプ７７６ａＮｄの出力φ１．φ
２．φ３及びφ４に発生器れ、第４９Ｄ−１２−１５図
に示てれている。クロックφ１〜φ４はＳ型フィルタ７
１１（第４８Ａ−Ｂ図）のシフトレジスタ７５１Ａ （
及び７５１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジ
スタ７５０人に導入される。ビデオ入力信号はシフトレ
ジスタの端子７００に導入される。
はラインからラインへの正しいサンプリングを妨げ、そ
して除去されるか又はｍ償されなければならない。この
ため４位相クロック発生器７２０は端子７２５を介して
パルクロック、１アウト・オブ４．２進デコーダ７７４
、第ａｓＡ、Ｂ図のシフトレジスタステージ選択器７５
２Ａ（及び選択器７５５Ｂ）に結合された４分割（÷４
）２進カウンタ７７３を備えている。２進デコーダ７７
４のデータ入力は高レベルに接続されていて、被選択出
力は低レベルに等しく、選択されていない出力は高レベ
ルに等しい。シフトレジスタ選択器７５２Ａ及び７５２
Ｂはカウントデコーダ７７２かものグループＡ及びＢ制
御信号に応答してシフトレジスタ・グループＡ又ＶｉＢ
からのディジタル語を選択する広帯域選択器７５４（第
４８Ａ図）に接続されている。２進デコーダ７７４はラ
ッテ７７５、従って４Ｄ型フリツプ７０ツグ７７６ ａ
Ｎｄに接続されている。出力がその入力に追従するラ
ッチ７７５Ｆｉハルクロツクに接続され、フリップフロ
ッゾ７７６ａＮｄはインバータ７７７ヲ介してこれに接
続されている。４位相クロックはインバータステージを
介して、７リツグフロツプ７７６ａＮｄの出力φ１．φ
２．φ３及びφ４に発生器れ、第４９Ｄ−１２−１５図
に示てれている。クロックφ１〜φ４はＳ型フィルタ７
１１（第４８Ａ−Ｂ図）のシフトレジスタ７５１Ａ （
及び７５１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジ
スタ７５０人に導入される。ビデオ入力信号はシフトレ
ジスタの端子７００に導入される。
動作時に、オーバラップする４位相クロックφ１〜φ４
（１５０＋１秒）Ｆｉ多重ステージ、２位相シフトレジ
スタ７５０Ａ（７５１Ａ）に与えられ、所要クロッキン
グ速度を得る°ため連続的４ビット対を別のステージに
クロックすることなしに、その速度を操作できない。第
４９Ｄ−１，０図のパルクロックの２−一サイクル時に
４位相クロックは第４９Ｄ−１２−１５図に示す如く不
能化されて正しい１Ｈ遅延を与える。更に、５１２ビツ
トの容量を有するシフトレジスタが容易に利用可能なの
で、これらは１水平ライン遅延に対応する６８０ビツト
を与えるために使用される。
（１５０＋１秒）Ｆｉ多重ステージ、２位相シフトレジ
スタ７５０Ａ（７５１Ａ）に与えられ、所要クロッキン
グ速度を得る°ため連続的４ビット対を別のステージに
クロックすることなしに、その速度を操作できない。第
４９Ｄ−１，０図のパルクロックの２−一サイクル時に
４位相クロックは第４９Ｄ−１２−１５図に示す如く不
能化されて正しい１Ｈ遅延を与える。更に、５１２ビツ
トの容量を有するシフトレジスタが容易に利用可能なの
で、これらは１水平ライン遅延に対応する６８０ビツト
を与えるために使用される。
グループＡシフトレジスタ７５０Ａ及び１Ｈ遅延線７１
０，７１１のみのタイミング制御は第４９Ｃ図に示され
ているけれど、パルクロックライン７２５及びグループ
Ｂ ＩＩＩ御信号ライう７１９は１Ｈ遅延線７１０（第
４８Ａ図）のグループＢシフトレジスタに導入される。
０，７１１のみのタイミング制御は第４９Ｃ図に示され
ているけれど、パルクロックライン７２５及びグループ
Ｂ ＩＩＩ御信号ライう７１９は１Ｈ遅延線７１０（第
４８Ａ図）のグループＢシフトレジスタに導入される。
史に１Ｈ遅延線７１１（第４８Ｃ図）は１Ｈ遅延線７１
０と同じで、−様にしてパルクロック及びグループＡ及
びＢ制御信号を使用する。
０と同じで、−様にしてパルクロック及びグループＡ及
びＢ制御信号を使用する。
第４９Ａ、Ｂ図は第４９Ｃ図の制御手段７０９及びまた
第１８図の奇数対称を有するトランスバーサルフィルタ
７０５のディジタル型の一実施例を示しておシ、後者は
被除去色度及び１Ｈ遅遅延化広帯域イカを受信する端子
７０３ｂ及び７０２を備えている。
第１８図の奇数対称を有するトランスバーサルフィルタ
７０５のディジタル型の一実施例を示しておシ、後者は
被除去色度及び１Ｈ遅遅延化広帯域イカを受信する端子
７０３ｂ及び７０２を備えている。
フィルタ７０５の槙々の要素７１４〜７１８は概略的に
図示されており、色度信号の位相を＋９０゜回転させる
手段を規定しており、これによってインバータ手段７１
８は制御入カフ０７に応答して信号を１８０°反転する
。−９０°の回転は対応する符号変化、即ち第１８図に
示すものと反対の符号の入力を有する加算器７１５ａと
７１５ｂのラッチをクロッキングすることによって発生
される。インバータ手段７１８は本質的に１８０°の反
転を行なう複数の排他的オアとして、ここでは規定され
ている。
図示されており、色度信号の位相を＋９０゜回転させる
手段を規定しており、これによってインバータ手段７１
８は制御入カフ０７に応答して信号を１８０°反転する
。−９０°の回転は対応する符号変化、即ち第１８図に
示すものと反対の符号の入力を有する加算器７１５ａと
７１５ｂのラッチをクロッキングすることによって発生
される。インバータ手段７１８は本質的に１８０°の反
転を行なう複数の排他的オアとして、ここでは規定され
ている。
帯域フィルタは本質的に２７７３２の利得を有しており
１従って広帯域信号の利得はこの利得と合致しなければ
ならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化広
帯域信号は２７７５２を広帯域信号に乗算する２ ７７
５２乗算器Ｐ）ＬＯＭ７２２に結合され、単位利得を与
える。広帯域信号は次いで帯域フィルタ手段７０４によ
って生じる色度チャンネルにおける遅延と、広帯域チャ
ンネルにおける遅延を等しくさせる遅延手段７２３ （
８ステージ）を介して加算手段７０６に供給される。種
々のラッチ７２４は加算手段７０６と７０８間に設けら
れており、加算手段７０６からの輝度信号のクロッキン
グ時に、中間信号の一時的蓄積を行なう。合成カラーテ
レビジョン信号は被蓄積ビデオ信号の交番的にくり返さ
れる再生を組合せることによって第４９Ｂ図の加算手段
７０８を介して出力端子７２８に発生される。
１従って広帯域信号の利得はこの利得と合致しなければ
ならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化広
帯域信号は２７７５２を広帯域信号に乗算する２ ７７
５２乗算器Ｐ）ＬＯＭ７２２に結合され、単位利得を与
える。広帯域信号は次いで帯域フィルタ手段７０４によ
って生じる色度チャンネルにおける遅延と、広帯域チャ
ンネルにおける遅延を等しくさせる遅延手段７２３ （
８ステージ）を介して加算手段７０６に供給される。種
々のラッチ７２４は加算手段７０６と７０８間に設けら
れており、加算手段７０６からの輝度信号のクロッキン
グ時に、中間信号の一時的蓄積を行なう。合成カラーテ
レビジョン信号は被蓄積ビデオ信号の交番的にくり返さ
れる再生を組合せることによって第４９Ｂ図の加算手段
７０８を介して出力端子７２８に発生される。
第４９Ｃ図のパルクロック発生器のブロック図はｇ４９
Ａ、Ｂ図にｗｃ略的に示きれているが、＠４９Ｃ図の４
位相クロック発生器７２０は第４８Ａ、Ｂ図に概略的に
示されている。発生器７６２及び７６０の動作は第４９
Ｃ図に記載されているので、第４９Ａ、Ｂ図の（既略図
においては更に説明を必要としないであろう。
Ａ、Ｂ図にｗｃ略的に示きれているが、＠４９Ｃ図の４
位相クロック発生器７２０は第４８Ａ、Ｂ図に概略的に
示されている。発生器７６２及び７６０の動作は第４９
Ｃ図に記載されているので、第４９Ａ、Ｂ図の（既略図
においては更に説明を必要としないであろう。
しかし更に第４９Ａ図はブランキングの挿入によるコン
ピュータ制御システム９２、ビット消去回路１２７及び
基準クロック発生器９４によって与えられる色度切換及
びフレーム切換入力を受信する端子７７８ヲ有している
。フレーム切換入力はシステム再生カラーパーストと連
綬位相ＳＯの位相を比較することによって発生された色
度反転可能化信号でらる。これらの位相が！ｊ４なる時
は、フレームスイッチ入力は色度回路を反転させる状態
にする。従ってフレーム切換入力は加ｎ／ラッチステー
ジ７５６（第ｓｏＢ図９に供給される四じ色ｇ反転可能
信号である色度反転可能信号の形で、後述する如くトラ
ンスバーサル・フィルタ７０５への制御式カフ０７を、
第４９Ｂ及び５０Ａ図の端子７５７に発生する。第１８
図において前述したように色度反転可能化信号は１画像
フレーム時に高レベルでろって、変化されない入力を、
反転さぜる排他的オアを通過さぜ、別にフレームでは低
レベルで符号を変え、この補数を形成し、従って色度を
反転する。端子７７８の色度切換入力はアンドゲート７
７９を介してフレーム切換入力に結合し、装置が蓄積手
段（ディスク／テープ）からの信号を受信していない時
、例えば装置が電子−電子モードであって色度反転が所
望されない時に、フレーム切換信号が反転を可能化する
ことを阻止する。
ピュータ制御システム９２、ビット消去回路１２７及び
基準クロック発生器９４によって与えられる色度切換及
びフレーム切換入力を受信する端子７７８ヲ有している
。フレーム切換入力はシステム再生カラーパーストと連
綬位相ＳＯの位相を比較することによって発生された色
度反転可能化信号でらる。これらの位相が！ｊ４なる時
は、フレームスイッチ入力は色度回路を反転させる状態
にする。従ってフレーム切換入力は加ｎ／ラッチステー
ジ７５６（第ｓｏＢ図９に供給される四じ色ｇ反転可能
信号である色度反転可能信号の形で、後述する如くトラ
ンスバーサル・フィルタ７０５への制御式カフ０７を、
第４９Ｂ及び５０Ａ図の端子７５７に発生する。第１８
図において前述したように色度反転可能化信号は１画像
フレーム時に高レベルでろって、変化されない入力を、
反転さぜる排他的オアを通過さぜ、別にフレームでは低
レベルで符号を変え、この補数を形成し、従って色度を
反転する。端子７７８の色度切換入力はアンドゲート７
７９を介してフレーム切換入力に結合し、装置が蓄積手
段（ディスク／テープ）からの信号を受信していない時
、例えば装置が電子−電子モードであって色度反転が所
望されない時に、フレーム切換信号が反転を可能化する
ことを阻止する。
第４９Ａ、８図において、パルクロック発生器はまた÷
２ＪＫフリツプフロツ１７６９及びインバータ７８０の
反転ビンを介してライン７ａ１，７８２にパルクロック
を発生する。そのバルクロックは通常、加算手段７５１
ａ、ｂ、乗算器ＰＲＯＭ、７１６ａ、ｂ。
２ＪＫフリツプフロツ１７６９及びインバータ７８０の
反転ビンを介してライン７ａ１，７８２にパルクロック
を発生する。そのバルクロックは通常、加算手段７５１
ａ、ｂ、乗算器ＰＲＯＭ、７１６ａ、ｂ。
１サンプル遅延線７１４ａ、 ｂ、 ｃ及び遅延手段７
２５と関連した種々のラッチをクロックするために使用
される。
２５と関連した種々のラッチをクロックするために使用
される。
第１９図は色度分離システムの別の実施例を示しており
、第１７図と同様の要素には同様の記号が付しである。
、第１７図と同様の要素には同様の記号が付しである。
第１７．１８．４９図のトランスパーサル・フィルタ７
０５は制御式カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されている。
０５は制御式カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されている。
あるフレームにおいてその反転手段は帯域フィルタ７０
４ａからの入来信号を変化さぜずに通過さぜるが、別の
フレームにおいて制御式カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のビットを１８０°
シフトさせるため、反転可能化信号をインバータ手段に
与える。加算手段７０６ａから取り出された輝度信号は
加算手段７０８に送られ、後者の手段は前述したように
、合成カラーテレビジョン信号を端子７２８に発生する
。
４ａからの入来信号を変化さぜずに通過さぜるが、別の
フレームにおいて制御式カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のビットを１８０°
シフトさせるため、反転可能化信号をインバータ手段に
与える。加算手段７０６ａから取り出された輝度信号は
加算手段７０８に送られ、後者の手段は前述したように
、合成カラーテレビジョン信号を端子７２８に発生する
。
第２０図は第１９図の別の実施例の変形例で、加算手段
７０６は除去され、インバータ手段７０５ａはインバー
タ手段７０６ｂによってガｖ換されている。
７０６は除去され、インバータ手段７０５ａはインバー
タ手段７０６ｂによってガｖ換されている。
第２０図のブロック図における同様の要素は同様の記号
が付でれている。インノく一タ手段７０５ｂｉｊ：帯域
フィルタ７０４、従って減算処理を行なうようになって
いる加算手段７０８ａの負入力に結合されているディジ
タル２倍化（×２）ステージを構成している。第ａｃｐ
Ｂ、Ｆ図に示す如く、×２ステージ７５６ａは実際には
帯域フィルタ手段７０４の出力に配設され、第５０Ｂ図
の加ｎ／ラッチステージ７５６に対応する。端子７０２
上の１Ｈ遅延化広帯域信号は加算手段７０８ａの正入力
に導入される。
が付でれている。インノく一タ手段７０５ｂｉｊ：帯域
フィルタ７０４、従って減算処理を行なうようになって
いる加算手段７０８ａの負入力に結合されているディジ
タル２倍化（×２）ステージを構成している。第ａｃｐ
Ｂ、Ｆ図に示す如く、×２ステージ７５６ａは実際には
帯域フィルタ手段７０４の出力に配設され、第５０Ｂ図
の加ｎ／ラッチステージ７５６に対応する。端子７０２
上の１Ｈ遅延化広帯域信号は加算手段７０８ａの正入力
に導入される。
動作時に、×２ステージ７５６ａは制御式カフ０７ｂ、
即ち色度反転可能化信号によシ制御されて、あるフレー
ムでの負のステージは、ＩＨＪ延化広帯域信号のみから
加算手段７０８ａが合成カラーテレビジョン信号を再構
成するような零出力を発生する。他のフレームにおいて
色度反転可能化信号（７０７ｂ ）は×２ステージ７５
６ａが櫛型フィルタ手段７０１からの広帯域信号と一緒
に、加算手段７０８ａの負入力へディジタル信号を通過
せしめるのを不能化する。２倍化処理は実際にはライン
を１ビツトシフトすることによって行なわれるので、加
算手段７０８ａを介しての広帯域信号からの２倍化色度
信号の減算は他の交番的にくり返しうる再生全顎え合せ
て、端子７２Ｂ上の合成カラーテレビジョン信号を規定
する。第２０図のシステムは加算手段７０６が除去され
ている点で簡単になっている。いずれにしても、第１９
１２０図のシステムは第１７．１８及び４９図のシステ
ムより、くり返しの再生時に色度信号の調整の程度が少
ない。
即ち色度反転可能化信号によシ制御されて、あるフレー
ムでの負のステージは、ＩＨＪ延化広帯域信号のみから
加算手段７０８ａが合成カラーテレビジョン信号を再構
成するような零出力を発生する。他のフレームにおいて
色度反転可能化信号（７０７ｂ ）は×２ステージ７５
６ａが櫛型フィルタ手段７０１からの広帯域信号と一緒
に、加算手段７０８ａの負入力へディジタル信号を通過
せしめるのを不能化する。２倍化処理は実際にはライン
を１ビツトシフトすることによって行なわれるので、加
算手段７０８ａを介しての広帯域信号からの２倍化色度
信号の減算は他の交番的にくり返しうる再生全顎え合せ
て、端子７２Ｂ上の合成カラーテレビジョン信号を規定
する。第２０図のシステムは加算手段７０６が除去され
ている点で簡単になっている。いずれにしても、第１９
１２０図のシステムは第１７．１８及び４９図のシステ
ムより、くり返しの再生時に色度信号の調整の程度が少
ない。
従って柄１９，２０図のシステムは被反転フレームの１
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しかし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しかし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
第ａ９Ｅ、Ｆ図は第２０図に示すディジタル色度分離処
理システム用のインノく一夕手段及び制御手段の概略を
示す。このため１Ｈ遅遅延化広帯域イカは櫛型フィルタ
手段７０１（第ａ８Ｂ図）から端子７０２を介して導入
され、帯域フィルタ手段７０４の出力である被除去色度
信号は第５０Ｂ図の端子７０３ｂから（ここではインバ
ータ手段の部分を形成している）デジタル×２ステージ
７５６ａを介して導入される。説明を簡単にするため第
ｓｏＢ図のデジタル×２ステージ７５６に対応するイン
バータ手段７０５ｂの部分は端子７０５ｂの後に挿入さ
れた点線のブロック７５６ａによって第４９Ｅ図に示さ
れている。前述したように制御入カフ０７ｂは端子７５
７上の色度反転可能化信号に対応する。従って後者の可
能化信号は被反転フレーム上のラッチステージのクリア
入力を可能化し、それを介しての信号の通過を阻止し、
帯域フィルタから加算手段７０８ａへの零入力を実際に
与える。反転フレームにおいて、色度反転可能化信号は
ラッチステージ７５６ａのクリア入力が色度信号を通過
きせるのを不能化する。２倍化処理はワイヤ接続をシフ
トすることによって行なわれ、色度信号を２倍にするた
め、ディジタル語のビットシフトを行なう。
理システム用のインノく一夕手段及び制御手段の概略を
示す。このため１Ｈ遅遅延化広帯域イカは櫛型フィルタ
手段７０１（第ａ８Ｂ図）から端子７０２を介して導入
され、帯域フィルタ手段７０４の出力である被除去色度
信号は第５０Ｂ図の端子７０３ｂから（ここではインバ
ータ手段の部分を形成している）デジタル×２ステージ
７５６ａを介して導入される。説明を簡単にするため第
ｓｏＢ図のデジタル×２ステージ７５６に対応するイン
バータ手段７０５ｂの部分は端子７０５ｂの後に挿入さ
れた点線のブロック７５６ａによって第４９Ｅ図に示さ
れている。前述したように制御入カフ０７ｂは端子７５
７上の色度反転可能化信号に対応する。従って後者の可
能化信号は被反転フレーム上のラッチステージのクリア
入力を可能化し、それを介しての信号の通過を阻止し、
帯域フィルタから加算手段７０８ａへの零入力を実際に
与える。反転フレームにおいて、色度反転可能化信号は
ラッチステージ７５６ａのクリア入力が色度信号を通過
きせるのを不能化する。２倍化処理はワイヤ接続をシフ
トすることによって行なわれ、色度信号を２倍にするた
め、ディジタル語のビットシフトを行なう。
１Ｈ遅延化広帯域信号は第４９Ａ図の遅延手段７２３に
類似した遅延手段７２３ａ（第４９Ｂ図）に導入され、
広帯域信号中の遅延を帯域フィルタ手段７０４を介して
導入される色度信号の遅延と、等しくきせる。帯域信号
は次いで利得調整機能を行なう２７／１２乗算器７２２
ａ （第４９Ｅ、Ｆ図）に導入される。２７７３２乗算
器７２２ａからの広帯域信号にデジタル×２ステージ７
５６ａからの出力と一緒に、加算手段７０２ａに導入さ
れる。合成ビデオ信号は交番的フレーム上で行なわれる
減算処理により、加算手段７０８ａによる交番にくり返
しうる再生時に端子７２８に発生される。
類似した遅延手段７２３ａ（第４９Ｂ図）に導入され、
広帯域信号中の遅延を帯域フィルタ手段７０４を介して
導入される色度信号の遅延と、等しくきせる。帯域信号
は次いで利得調整機能を行なう２７／１２乗算器７２２
ａ （第４９Ｅ、Ｆ図）に導入される。２７７３２乗算
器７２２ａからの広帯域信号にデジタル×２ステージ７
５６ａからの出力と一緒に、加算手段７０２ａに導入さ
れる。合成ビデオ信号は交番的フレーム上で行なわれる
減算処理により、加算手段７０８ａによる交番にくり返
しうる再生時に端子７２８に発生される。
第４９Ａ、Ｂ図の回路における如く、第４９Ｅ、Ｆ図は
入カフ５８．７５９．７６０及び７６１、バルクロック
発生器７６２及びカウントデコーダ７２２と共に端子７
１９上のグループＡ、Ｂ制御信号及び端子７２５上のバ
ルクロックを有する制御手段７０９ ’ｉ含んでいる。
入カフ５８．７５９．７６０及び７６１、バルクロック
発生器７６２及びカウントデコーダ７２２と共に端子７
１９上のグループＡ、Ｂ制御信号及び端子７２５上のバ
ルクロックを有する制御手段７０９ ’ｉ含んでいる。
前述したように端子７５７上の色度反転可能化信号はデ
ジタル×２ステージ７５６ａｉＣ導入される。インバー
タ７８０を介してＪＫフリツ１フロッグ７６９によって
与えられるパルクロックはライン７８１．７８２を介し
て遅延手段７３２ａ、２７／３２乗算器７２２ａ及び加
算手段７０８ａに関連した種々のラッチに導入され、先
の論理処理要素から次の論理処理要素へのディジタル信
号全クロックする。
ジタル×２ステージ７５６ａｉＣ導入される。インバー
タ７８０を介してＪＫフリツ１フロッグ７６９によって
与えられるパルクロックはライン７８１．７８２を介し
て遅延手段７３２ａ、２７／３２乗算器７２２ａ及び加
算手段７０８ａに関連した種々のラッチに導入され、先
の論理処理要素から次の論理処理要素へのディジタル信
号全クロックする。
第ａｑＥ、Ｆ図の種々の論理素子は従って本質的に第４
９Ａ、Ｂ図のものと同様でおる。
９Ａ、Ｂ図のものと同様でおる。
第２１図は前述したように一般的に機能するが、単一蓄
積カラーフィールドのくり返しうる再主によって合成カ
ラーテレビジョン信号を再構成するディジタル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０３ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域信号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号は端子７０３を介してイン
バータ手段７０５Ｃ，特に第１７．１８．４９図のもの
に類似した奇数対称を有するトランスバーサル・フィル
タ７０５、電子スイッチ手段７３７への第３人力及び第
２電子スイッチ手段７３８への第１人力に導入される。
積カラーフィールドのくり返しうる再主によって合成カ
ラーテレビジョン信号を再構成するディジタル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０３ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域信号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号は端子７０３を介してイン
バータ手段７０５Ｃ，特に第１７．１８．４９図のもの
に類似した奇数対称を有するトランスバーサル・フィル
タ７０５、電子スイッチ手段７３７への第３人力及び第
２電子スイッチ手段７３８への第１人力に導入される。
それらのスイッチの入力の数は合成カラーテレビジョン
信号の４フイールドを再構成するために使用される単一
フィールドの再生数に対応している。従ってトランスバ
ーサル・フィルタ７０５からの出力はスイッチ出段７０
７への第２人力及びスイッチ手段７３８への第４人力に
接続されている。スイッチ手段７３７からの出力は第２
０．４９Ｅ、Ｆ図のインバータ手段７０５ｂ （又は第
１９図のインバータ手段７０５ａ ）に類似したインバ
ータ手段に接続されてお沙、次いでスイッチ手段７３８
の第２及び第３人力に接続されている。後者の出力は加
算手段７０８の一人力に接続され、加算手段７０６の出
力は加算手段７０８の他の入力に接続されている。制御
手段７０９７′ｉ制御入カフ０７Ｃを介してスイッチ信
号を発生し、フィールド速度でその入力を介してスイッ
チ手段７３７，７３８を歩進させ、トランスバーサル・
フィルタ７０５及びインバータ手段７０５ｂを可能化し
、前述したようにフィルタ段７０１．７０４、加算手段
７０６．７０８を制御する。
信号の４フイールドを再構成するために使用される単一
フィールドの再生数に対応している。従ってトランスバ
ーサル・フィルタ７０５からの出力はスイッチ出段７０
７への第２人力及びスイッチ手段７３８への第４人力に
接続されている。スイッチ手段７３７からの出力は第２
０．４９Ｅ、Ｆ図のインバータ手段７０５ｂ （又は第
１９図のインバータ手段７０５ａ ）に類似したインバ
ータ手段に接続されてお沙、次いでスイッチ手段７３８
の第２及び第３人力に接続されている。後者の出力は加
算手段７０８の一人力に接続され、加算手段７０６の出
力は加算手段７０８の他の入力に接続されている。制御
手段７０９７′ｉ制御入カフ０７Ｃを介してスイッチ信
号を発生し、フィールド速度でその入力を介してスイッ
チ手段７３７，７３８を歩進させ、トランスバーサル・
フィルタ７０５及びインバータ手段７０５ｂを可能化し
、前述したようにフィルタ段７０１．７０４、加算手段
７０６．７０８を制御する。
周知のように、９０°位相回転はフィールド中に副搬送
波が整数プラス７サイクルあるので、フィールド間に必
要とされる。従ってインバータ手段７０５ｃはその４つ
の連続した再生の各々において９０°だけ単一蓄積フィ
ールドのシフトを行なって合成力２−テレビジョン信号
の４つのフィールドを再構成する。このため被蓄積フィ
ールドの最初の再生時にスイッチ手段７３８はその第１
人力に歩進式れて、帯域フィルタ手段７０４から直接ス
イッチ手段７６８を介して加算手段７０８に、被除去色
度信号を、加算手段７０６からの入来輝度信号と一緒に
送る。０°位相７フトでの第１フイールドは端子７２８
に送られる。
波が整数プラス７サイクルあるので、フィールド間に必
要とされる。従ってインバータ手段７０５ｃはその４つ
の連続した再生の各々において９０°だけ単一蓄積フィ
ールドのシフトを行なって合成力２−テレビジョン信号
の４つのフィールドを再構成する。このため被蓄積フィ
ールドの最初の再生時にスイッチ手段７３８はその第１
人力に歩進式れて、帯域フィルタ手段７０４から直接ス
イッチ手段７６８を介して加算手段７０８に、被除去色
度信号を、加算手段７０６からの入来輝度信号と一緒に
送る。０°位相７フトでの第１フイールドは端子７２８
に送られる。
被蓄積フィールドの第２の再生時に、スイッチ手段７３
７．７３８はその第２人力に歩進され、色度信号にトラ
ンスバーサル・フィルタ７０５、スイッチ７５７、イン
バータ手段７０５ｂ及びスイッチ手段７３８の第２人力
を介して加算手段７０８に送られる。
７．７３８はその第２人力に歩進され、色度信号にトラ
ンスバーサル・フィルタ７０５、スイッチ７５７、イン
バータ手段７０５ｂ及びスイッチ手段７３８の第２人力
を介して加算手段７０８に送られる。
トランスバーサル・フィルタ７０５は位相シフト、例え
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
は１８０°の位相シフトを与えて、色度信号の周波数成
分を＋２７０°回転させる。
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
は１８０°の位相シフトを与えて、色度信号の周波数成
分を＋２７０°回転させる。
前記フィールドの第５の再生時に、スイッチ手段７３７
，７３８はその第３人力に歩進されて、色度信号はスイ
ッチ手段７３７、インバータ手段７０５ｂ及びスイッチ
手段７３８の第５人力を介して加算手段７０８に送られ
る。従って色度信号は＋１８００回転される。
，７３８はその第３人力に歩進されて、色度信号はスイ
ッチ手段７３７、インバータ手段７０５ｂ及びスイッチ
手段７３８の第５人力を介して加算手段７０８に送られ
る。従って色度信号は＋１８００回転される。
第４の再生時にスイッチ手段７３８は、その第４人力に
歩進式れて、色度信号はトランスバーサルフィルタ７０
５のみを介して加算手ｉ ７０８に送られ、色度信号を
＋９０’回転させる。４つのフィールドは加算手段７０
８により連続的再生時に組み合されて、端子７２７上に
合成カラーテレビジョン信号を発生する。
歩進式れて、色度信号はトランスバーサルフィルタ７０
５のみを介して加算手ｉ ７０８に送られ、色度信号を
＋９０’回転させる。４つのフィールドは加算手段７０
８により連続的再生時に組み合されて、端子７２７上に
合成カラーテレビジョン信号を発生する。
位相シフトの符号は変化せしめ得るもので、その回路の
接続及びこれへのクロックは対応するようになっており
、フィールドの第２再生時にトランスバーサル・フィル
タ７０５は色度を一９０°回転させ、加算手段７０８に
結合重れている。第３の再生時にインバータ手段７０５
ｂは色度を一１８０°回転をぜ、第４の再生時にトラン
スバーサル・フィルタ７０５は一９０’の回転を与え、
−１ｓｏ’の回転を与えるインバータ手段７０５ ｂに
結合でれ、その組合せにより色度は一２７００シフトさ
れ、従って再生の間９０°の位相シフトを与える。
接続及びこれへのクロックは対応するようになっており
、フィールドの第２再生時にトランスバーサル・フィル
タ７０５は色度を一９０°回転させ、加算手段７０８に
結合重れている。第３の再生時にインバータ手段７０５
ｂは色度を一１８０°回転をぜ、第４の再生時にトラン
スバーサル・フィルタ７０５は一９０’の回転を与え、
−１ｓｏ’の回転を与えるインバータ手段７０５ ｂに
結合でれ、その組合せにより色度は一２７００シフトさ
れ、従って再生の間９０°の位相シフトを与える。
制御手段７０９はパルクロツタ、４位相クロック、色度
反転可能化信号等を、インバータ手段７０５ｃ。
反転可能化信号等を、インバータ手段７０５ｃ。
フィルター手段７０１．７０４及び加算手段７０６゜７
０８等の種々の要素に与える。
０８等の種々の要素に与える。
周知の如く、合成カラーテレビジョン信号が単一フィー
ルドから再構成される時、水平同期パルスは交番的フィ
ールド上でのｉ水平ライン遅延の加算なしに、連続的再
生時に配列されない。第２１図の色度処理袋＃は直接に
はこの問題に関連しておらず、所望の連続したフィール
ドを分配するけれど、その使用は垂直間隔を検出し、こ
れに応答して７フイン遅延を挿入する補助手段を必要と
する。
ルドから再構成される時、水平同期パルスは交番的フィ
ールド上でのｉ水平ライン遅延の加算なしに、連続的再
生時に配列されない。第２１図の色度処理袋＃は直接に
はこの問題に関連しておらず、所望の連続したフィール
ドを分配するけれど、その使用は垂直間隔を検出し、こ
れに応答して７フイン遅延を挿入する補助手段を必要と
する。
３ｆｏサングリング速度は上述し次ように使用されてい
るが、他のサンプリング速度も使用しうる。
るが、他のサンプリング速度も使用しうる。
例えば４ｆ ＳＣ、１６／ ｓ ｆ ｓｓ等も使用しう
る。１テレビジヨンライン当シ整数のサンプルを与える
サンプリング速度は、パルクロックを必要としない、即
ちパルクロック発生器７６２を省略しうるので、有効で
ある。従ってバルクロックは色度分離及び処理機能を実
施するために、必らずしも必要でない。更に２７／３２
乗算器及び乗算器ＰＲＯＭ５のような要素は単位利得の
帯域フィルタが用いられる場合、装置から除去しうる。
る。１テレビジヨンライン当シ整数のサンプルを与える
サンプリング速度は、パルクロックを必要としない、即
ちパルクロック発生器７６２を省略しうるので、有効で
ある。従ってバルクロックは色度分離及び処理機能を実
施するために、必らずしも必要でない。更に２７／３２
乗算器及び乗算器ＰＲＯＭ５のような要素は単位利得の
帯域フィルタが用いられる場合、装置から除去しうる。
ブランキング挿入及びビット消去回路によって冥行され
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化させるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとシうる。従って、もしデ
ィスクバックの外側のトラックが再生されていて、次の
アドレスされたスチル像が同じディスクパックの内側ト
ラック上におるならば、はとんど完全に４フイールドの
時間がヘッドを新しい位置に動かすために必要とされる
。この期間にブラック画を有することは本質的に喜ばし
いことでにないので、グレーレベルが挿入される。その
回路はまた再生時に特別の効果を与えるため、１フイー
ルドのサンプルを規定１又はそれ以上のビットが論理０
の状態に本質的にリセットぜしめるビット消去動作を行
なうようになっている。また第９Ａ図のブロック１２７
に示す回路はディジタル−アナログ変換回路１０２によ
って、パルフラグ信号から被パル操作化５ＳＣクロツク
信号を発生し、かつまた位相調整できる連続的副搬送波
正弦信号を基準クロック発生回路９８によってその回路
に印加される連続的位相の６ＳＣ及び１／２ＳＣ万形波
信号から発生する。更に、その回路は前述したように基
準クロック発生回路９８において検量される画像フレー
ムの第２の再生時に現れる１／２サイクルの５８Ｃを調
整するようになっている。再生動作時に受信テレビジョ
ン信号の交番的フレームの色度の位相を反転するため色
度分離処理回路１０１′ｆｃ可能化する色度反転可能化
信号は回路１２７によって発生され、ライン８７４（第
２２図）を介して出力される。
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化させるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとシうる。従って、もしデ
ィスクバックの外側のトラックが再生されていて、次の
アドレスされたスチル像が同じディスクパックの内側ト
ラック上におるならば、はとんど完全に４フイールドの
時間がヘッドを新しい位置に動かすために必要とされる
。この期間にブラック画を有することは本質的に喜ばし
いことでにないので、グレーレベルが挿入される。その
回路はまた再生時に特別の効果を与えるため、１フイー
ルドのサンプルを規定１又はそれ以上のビットが論理０
の状態に本質的にリセットぜしめるビット消去動作を行
なうようになっている。また第９Ａ図のブロック１２７
に示す回路はディジタル−アナログ変換回路１０２によ
って、パルフラグ信号から被パル操作化５ＳＣクロツク
信号を発生し、かつまた位相調整できる連続的副搬送波
正弦信号を基準クロック発生回路９８によってその回路
に印加される連続的位相の６ＳＣ及び１／２ＳＣ万形波
信号から発生する。更に、その回路は前述したように基
準クロック発生回路９８において検量される画像フレー
ムの第２の再生時に現れる１／２サイクルの５８Ｃを調
整するようになっている。再生動作時に受信テレビジョ
ン信号の交番的フレームの色度の位相を反転するため色
度分離処理回路１０１′ｆｃ可能化する色度反転可能化
信号は回路１２７によって発生され、ライン８７４（第
２２図）を介して出力される。
ブランキング挿入及びビット消去回路１２７の動作は第
２２図に示すブロック図と関連して説明する。
２２図に示すブロック図と関連して説明する。
基準クロック発生器９８からのフレーム遅延信号はライ
ン８５７を介して排他的オアゲート８７２０１人力に入
力嘔れ、他の入力は基準論理回路１２５ｂから受信され
九パルフラグ信号を伝送するライン８７８によって供給
される。ゲート８７２の出力はステアリング論理８７６
に延長しているライン８７８′上に現れる。フレーム遅
延信号は画像フレーム速度でパルフラグ信号を反転する
ように動作し、それによってフレーム製フレームの１／
２６８Ｃクロック期間オフセットを、再バルクロックに
重合し、これは、ブランキング挿入及びビットミューテ
ィング回路１２７の出力と以後のデジタル−アナログ変
換回路１０２で用いられ、最終出力ビデオの再位置決め
を行う。
ン８５７を介して排他的オアゲート８７２０１人力に入
力嘔れ、他の入力は基準論理回路１２５ｂから受信され
九パルフラグ信号を伝送するライン８７８によって供給
される。ゲート８７２の出力はステアリング論理８７６
に延長しているライン８７８′上に現れる。フレーム遅
延信号は画像フレーム速度でパルフラグ信号を反転する
ように動作し、それによってフレーム製フレームの１／
２６８Ｃクロック期間オフセットを、再バルクロックに
重合し、これは、ブランキング挿入及びビットミューテ
ィング回路１２７の出力と以後のデジタル−アナログ変
換回路１０２で用いられ、最終出力ビデオの再位置決め
を行う。
排他的オアゲー）８７２Ｑ介してフレーム遅延スイッチ
信号によって変シ〜されるパル・ディジタル−アナログ
変換クロックによってディジタル−アナログ変換器１０
２内でのビデオデータの信頼性ある再位置決め及びデー
タストローブを確実にするため、ビデオデータ自体は１
／２クロック期間だけ選択的に遅延され、そのデータの
ストローブはビット間の遷移時に発生ケれないようにな
っている。
信号によって変シ〜されるパル・ディジタル−アナログ
変換クロックによってディジタル−アナログ変換器１０
２内でのビデオデータの信頼性ある再位置決め及びデー
タストローブを確実にするため、ビデオデータ自体は１
／２クロック期間だけ選択的に遅延され、そのデータの
ストローブはビット間の遷移時に発生ケれないようにな
っている。
このことは下記の如く第２２図に示す回路の上方部分に
よって達成される。色度処理回路１０１からのビデオデ
ータは８ビツトラツテ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビットデータマ
ルチルクサ８５４と共に他の８ビツトラツチ８５３に延
長しているライン８５２上に現れる。ラッテ８５１及び
８５３はライン８５５上の連続的位相の６ＳＣクロツク
によってクロックされ、８ビツトラツチ８５３の出力は
ライン８５６を介してマルチプレクサ８５４に与えられ
る。それらの各ラッチはライン８５２上に現れるデータ
が５ＳＣの１／２サイクル遅延されるように、５ＳＣの
１／２サイクルの遅延によりライン８５０ ；Ｉ）−ら
のデータを効果的クロックするが、ライン８５６上のデ
ータは２つのラッチによりクロックでれることによって
３ＳＣの完全な１サイクルの遅延を有する。同じデータ
がライン８５２，８５６によってマルチプレクサ８５４
に与えるが、ライン８５６上のデータは２イン８５２上
のデータに対して５８Ｃの１／２サイクル？ｆ−Ｊれる
。
よって達成される。色度処理回路１０１からのビデオデ
ータは８ビツトラツテ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビットデータマ
ルチルクサ８５４と共に他の８ビツトラツチ８５３に延
長しているライン８５２上に現れる。ラッテ８５１及び
８５３はライン８５５上の連続的位相の６ＳＣクロツク
によってクロックされ、８ビツトラツチ８５３の出力は
ライン８５６を介してマルチプレクサ８５４に与えられ
る。それらの各ラッチはライン８５２上に現れるデータ
が５ＳＣの１／２サイクル遅延されるように、５ＳＣの
１／２サイクルの遅延によりライン８５０ ；Ｉ）−ら
のデータを効果的クロックするが、ライン８５６上のデ
ータは２つのラッチによりクロックでれることによって
３ＳＣの完全な１サイクルの遅延を有する。同じデータ
がライン８５２，８５６によってマルチプレクサ８５４
に与えるが、ライン８５６上のデータは２イン８５２上
のデータに対して５８Ｃの１／２サイクル？ｆ−Ｊれる
。
基準クロック発生回路９Ｂからのライン８５７上のフレ
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５Ｂに延長している。他
の７レームにおいて、フレーム遅延信号はライン８５２
．８５６からのデータを交互に通過させて、前述したよ
うに画像フレームの２度目の再生時に現れる３ＳＣオフ
セツトの１７２サイクルを袖正するように、アドレス制
御論理を指令する。
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５Ｂに延長している。他
の７レームにおいて、フレーム遅延信号はライン８５２
．８５６からのデータを交互に通過させて、前述したよ
うに画像フレームの２度目の再生時に現れる３ＳＣオフ
セツトの１７２サイクルを袖正するように、アドレス制
御論理を指令する。
信号システム・インターフェース１１９を介してコンピ
ュータ制御システム９２によって与えられるブラック消
失又はグレー消去命令がライン８６０及び８６１に与え
られる時、これらは基準入力回路９３Ａによって発生さ
れ、ライン８６２′に与えられる■駆動（ストローブ１
）によってラッチ８６２中にストローブされる。ラッチ
８６２は、その被蓄積指令に応じてアドレス制御論理８
５８を制御して、ビデオデータ列に挿入されるブラック
レベル又はブラックレベルデータが出力ライン８６５上
に現れるように、ライン８６３及び８６４上にブラック
又はグレーレベル・ディジタル情報を挿入するため、前
記論理がライン８５９に適当なレベルを与えるよりにさ
せる。ブラック及びグレーレベルはこレラレベルをディ
ジタル的に規定する適当な８ビット語によりスイッチ８
６６及び８６７ｆセツトすることによって発生される。
ュータ制御システム９２によって与えられるブラック消
失又はグレー消去命令がライン８６０及び８６１に与え
られる時、これらは基準入力回路９３Ａによって発生さ
れ、ライン８６２′に与えられる■駆動（ストローブ１
）によってラッチ８６２中にストローブされる。ラッチ
８６２は、その被蓄積指令に応じてアドレス制御論理８
５８を制御して、ビデオデータ列に挿入されるブラック
レベル又はブラックレベルデータが出力ライン８６５上
に現れるように、ライン８６３及び８６４上にブラック
又はグレーレベル・ディジタル情報を挿入するため、前
記論理がライン８５９に適当なレベルを与えるよりにさ
せる。ブラック及びグレーレベルはこレラレベルをディ
ジタル的に規定する適当な８ビット語によりスイッチ８
６６及び８６７ｆセツトすることによって発生される。
選択可能ビットが消失されるべきものである時、ビット
消去制御ライン８６８は、ゲート８６７がアドレス制御
論理８５８に生じるライン８７１上のビット消去可能化
信号によって可能化されるならば、マルチプレクサにラ
イン８６９を介して与えられる。ビット消去はビデオの
セットアツプ・レベル変化させないようにグラ／キング
間隔時には禁止される。その禁止はライｙ８５Ｂ’を介
してＤ／Ａ変換及び同期挿入回路１０２，１０３によっ
てアドレス制御論理８５８に与えられるＨ及び■ゲート
化ブランキング信号により達成される。
消去制御ライン８６８は、ゲート８６７がアドレス制御
論理８５８に生じるライン８７１上のビット消去可能化
信号によって可能化されるならば、マルチプレクサにラ
イン８６９を介して与えられる。ビット消去はビデオの
セットアツプ・レベル変化させないようにグラ／キング
間隔時には禁止される。その禁止はライｙ８５Ｂ’を介
してＤ／Ａ変換及び同期挿入回路１０２，１０３によっ
てアドレス制御論理８５８に与えられるＨ及び■ゲート
化ブランキング信号により達成される。
パル５Ｃ信号の発生に関して連続的位相の１／２ＳＯ及
び６Ｓｃは夫々、２イン８７３及び８５５上に現れ、１
７２ＳＣｆＦ１号はライフＢ７７１ｆｒ、介してステア
リング論理８７６に延長している１／２８Ｃパルスを生
成するパルス生成器８７５に与えられる。ライン８７８
上にパルフラグ信号は１／２ＳＣパルスをセット（８７
９）又はリセツ） （８７８）の入力及びライン８５５
上の６ＳＣ信号によってクロックされる２分割器８８１
に進められる。その出力はライン８７８上のパルフラグ
信号のレベルに応じてステアリング論理８７６によって
適当に進められる１／２８Ｃパルスにより位相が変化せ
しめられるライン８８２上の５ＳＣ信号である。
び６Ｓｃは夫々、２イン８７３及び８５５上に現れ、１
７２ＳＣｆＦ１号はライフＢ７７１ｆｒ、介してステア
リング論理８７６に延長している１／２８Ｃパルスを生
成するパルス生成器８７５に与えられる。ライン８７８
上にパルフラグ信号は１／２ＳＣパルスをセット（８７
９）又はリセツ） （８７８）の入力及びライン８５５
上の６ＳＣ信号によってクロックされる２分割器８８１
に進められる。その出力はライン８７８上のパルフラグ
信号のレベルに応じてステアリング論理８７６によって
適当に進められる１／２８Ｃパルスにより位相が変化せ
しめられるライン８８２上の５ＳＣ信号である。
６８Ｃ及び１／２ＳＯ信号は粗バースト位相回路８８４
に与えられ、その出力は６８０によってクロックされ、
６ラインを有する６ビツトシフトレジスタ中に至るライ
ン８８５上に現れて、制御器８８９により精のバースト
位相調整を行なう電圧可変コンデンサ回路８８８にライ
ン８８７を介して延長している各６０°のバースト位相
を検出せしめ、更に選択した位相バースト信号をライン
８８７に印加する。
に与えられ、その出力は６８０によってクロックされ、
６ラインを有する６ビツトシフトレジスタ中に至るライ
ン８８５上に現れて、制御器８８９により精のバースト
位相調整を行なう電圧可変コンデンサ回路８８８にライ
ン８８７を介して延長している各６０°のバースト位相
を検出せしめ、更に選択した位相バースト信号をライン
８８７に印加する。
その出力は合成アナログテレビジョン信号用のバースト
を発生するに当って使用される連続的正弦波８Ｃ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加されるライン８９０上のＳＣ方形波信号
でるる。
を発生するに当って使用される連続的正弦波８Ｃ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加されるライン８９０上のＳＣ方形波信号
でるる。
第２２図のブロック図の動作を実行するために使用でき
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な電気的概
略図に示されている。第５１Ａ及び５１Ｂに示す回路の
動作はＷ、２２図のブロック図で例示した回路とほぼ同
じよりに動作するので、更に詳細な説明は行なわない。
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な電気的概
略図に示されている。第５１Ａ及び５１Ｂに示す回路の
動作はＷ、２２図のブロック図で例示した回路とほぼ同
じよりに動作するので、更に詳細な説明は行なわない。
しかし、アドレス制御論理８５８に関して、それはライ
ン８５９，８７１，８７４上に適当な指令を与えて、ラ
イン８６０． Ｅ１６１．８６２’及び８７４′におけ
る制御入力に応じて次のＤ／Ａ変換及び同期挿入回路１
０２にデータを通すためブランキング挿入及びビット消
去回路１２７を動作させる。コンピュータ制御システム
によって与えられる制御信号からライン８７４′を介し
てエンコーダスイッチ１２６により与えられるＥＥ／Ｐ
Ｂ＠号はライン８６２′上の■駆動信号によってラッチ
８６２中にストローブされる。
ン８５９，８７１，８７４上に適当な指令を与えて、ラ
イン８６０． Ｅ１６１．８６２’及び８７４′におけ
る制御入力に応じて次のＤ／Ａ変換及び同期挿入回路１
０２にデータを通すためブランキング挿入及びビット消
去回路１２７を動作させる。コンピュータ制御システム
によって与えられる制御信号からライン８７４′を介し
てエンコーダスイッチ１２６により与えられるＥＥ／Ｐ
Ｂ＠号はライン８６２′上の■駆動信号によってラッチ
８６２中にストローブされる。
再生動作が行なわれると、ラッチ８６２は２つの回路を
可能化するために延長しているライン８７４上に色度反
転可能化命令を与える。その回路の１つは前述したよう
に色度分離処理回路１０１である。
可能化するために延長しているライン８７４上に色度反
転可能化命令を与える。その回路の１つは前述したよう
に色度分離処理回路１０１である。
他のものはフレーム遅延スイッチライン８５７における
ナントゲート８５７ａ’ｌ？８る。ナントゲート８５７
ａはその命令によってフレーム遅延スイッチをアドレス
制御論理８５８に通すように可能比重れる。Ｂ−Ｅへの
動作時に、ビデオ信号の色度は反転されず前述した７レ
ーム〜フレームへの４６＋１秒のジッターは、連続した
４フイールド・カラー符号化テレビジョン信号が再生シ
ステム９１の電子回路に与えられるので、再生システム
９１によって処理されるビデオ信号中には現れない。う
ソチ８６２にラッチされるＥＥ／ＰＢ信号はナンドゲ）
８５７ａを不能化し、ライン８７４から色度反転゛可
能化信号状態を除去する。
ナントゲート８５７ａ’ｌ？８る。ナントゲート８５７
ａはその命令によってフレーム遅延スイッチをアドレス
制御論理８５８に通すように可能比重れる。Ｂ−Ｅへの
動作時に、ビデオ信号の色度は反転されず前述した７レ
ーム〜フレームへの４６＋１秒のジッターは、連続した
４フイールド・カラー符号化テレビジョン信号が再生シ
ステム９１の電子回路に与えられるので、再生システム
９１によって処理されるビデオ信号中には現れない。う
ソチ８６２にラッチされるＥＥ／ＰＢ信号はナンドゲ）
８５７ａを不能化し、ライン８７４から色度反転゛可
能化信号状態を除去する。
アドレス制御論理８５８はナントゲート８８３ａ 。
８８５ｂ及び８８３Ｃ並に、ナントゲート８８３ａ及び
８８５ｂによって与えられる命令を適当なマルチプレク
サ制御ライン８５９に送るマルチプレクサ８５８ａを備
えている。ナンドゲー） ８８３ｃは上述した理由でブ
ランキング中にビット消失を禁止し、ライン８５８′を
介してゲート化ブランキング信号を受信するよりに接＆
Ｉ嘔れた３つの入力が設けられている。これら６つの機
能の何れかが能動的になるならば、８８３Ｃの関連入力
は低レベルになってライン８７１を高レベルにしビット
消失回路を不能化する。結局、ナントゲート８３４はブ
ランキング間隔及びグレー ブラック消失動作時を除い
てライン８７１上にビット消去可能化信号を与える。
８８５ｂによって与えられる命令を適当なマルチプレク
サ制御ライン８５９に送るマルチプレクサ８５８ａを備
えている。ナンドゲー） ８８３ｃは上述した理由でブ
ランキング中にビット消失を禁止し、ライン８５８′を
介してゲート化ブランキング信号を受信するよりに接＆
Ｉ嘔れた３つの入力が設けられている。これら６つの機
能の何れかが能動的になるならば、８８３Ｃの関連入力
は低レベルになってライン８７１を高レベルにしビット
消失回路を不能化する。結局、ナントゲート８３４はブ
ランキング間隔及びグレー ブラック消失動作時を除い
てライン８７１上にビット消去可能化信号を与える。
ナンドゲー） ８８３ａ及び８８３ｂは通常再生動作時
に、ナントゲート８８３ｂが低レベル出力信号を発生し
、ナンドゲー） ８８３ａが高レベル出力信号を発生す
るように接Ｍされた入力を有する。マルチプレクサ８５
８ａはフレーム遅延スイッチ信号８５７に応答して各フ
レーム毎に２つのライン８５９においてこれらの出力信
号を切換えて４×１マルチグレクサ８５４が前述したよ
うに２つのラッチ８５１及び８５３から受信されたデー
タを交互に通過せしめるようにする。
に、ナントゲート８８３ｂが低レベル出力信号を発生し
、ナンドゲー） ８８３ａが高レベル出力信号を発生す
るように接Ｍされた入力を有する。マルチプレクサ８５
８ａはフレーム遅延スイッチ信号８５７に応答して各フ
レーム毎に２つのライン８５９においてこれらの出力信
号を切換えて４×１マルチグレクサ８５４が前述したよ
うに２つのラッチ８５１及び８５３から受信されたデー
タを交互に通過せしめるようにする。
グレー消失命令がライン８６１に与えられると、ラッチ
８６２はナンドゲー） ８８３Ｇの入力の１つに低レベ
ル不能化信号を与えて、ライン８７１からのビット消失
可能化信号を除去する。しかしインバータ８６１ａがラ
ッテ８６２によって与えられる低レベルを反転して、ナ
ントゲート８８３ａの出力を低レベルならしめる。マル
チプレクサ８５８ａはライン８５９に作用して４×１マ
ルチプレクサ８５４がライン８５６カラのグレーレベル
・ディジタル情報をライン８６４からデータ出力ライン
８６５に結合せしめる。
８６２はナンドゲー） ８８３Ｇの入力の１つに低レベ
ル不能化信号を与えて、ライン８７１からのビット消失
可能化信号を除去する。しかしインバータ８６１ａがラ
ッテ８６２によって与えられる低レベルを反転して、ナ
ントゲート８８３ａの出力を低レベルならしめる。マル
チプレクサ８５８ａはライン８５９に作用して４×１マ
ルチプレクサ８５４がライン８５６カラのグレーレベル
・ディジタル情報をライン８６４からデータ出力ライン
８６５に結合せしめる。
ブラックレベル消去動作はラッテ８６２のブラック消失
命令出力をナンドゲー）８８５ａ、ｂ及びＣの各々の１
つの入力に結合する状態におかれているスイッチ８６ａ
によって選択される。ブラック消去命令はこれら全ての
ゲートに高レベル信号を出させる。従ってビット消去可
能化信号はライン８７１から除去され、またマルチプレ
クサ８５ａはライン８５９に作用して４×１マルチグレ
クサ８５４がライン８６３からのブラックレベルディジ
タル情報をデータ出力ライン８６５に与えるようにせし
める。
命令出力をナンドゲー）８８５ａ、ｂ及びＣの各々の１
つの入力に結合する状態におかれているスイッチ８６ａ
によって選択される。ブラック消去命令はこれら全ての
ゲートに高レベル信号を出させる。従ってビット消去可
能化信号はライン８７１から除去され、またマルチプレ
クサ８５ａはライン８５９に作用して４×１マルチグレ
クサ８５４がライン８６３からのブラックレベルディジ
タル情報をデータ出力ライン８６５に与えるようにせし
める。
第９Ａ図、第９Ｂ図のブロック図に示す信号システムに
おいて行なわれる最終的再生処理はカラーバースト及び
合成同期信号の発生及び挿入と共に適当な方法で被ディ
ジタル化ビデオ信号をアナログ信号に変換することを含
んでいる。しかしながら、これらの処理が行われる前に
、交互の画像フレームにおいて５８Ｃの１／２サイクル
遅れ、データマルチプレクサ９０１（第２２図）の出力
にあるビデオデータは、ブランキング挿入及びビットミ
ューティング回路１２７によって発生され線９０２上に
らるＰＡＬＥＩＩＣクロックによってランチ９０１（第
２３図）に取り込まれ、ビデオデータを正しく位置決め
するための再クロッキングが行われる。
おいて行なわれる最終的再生処理はカラーバースト及び
合成同期信号の発生及び挿入と共に適当な方法で被ディ
ジタル化ビデオ信号をアナログ信号に変換することを含
んでいる。しかしながら、これらの処理が行われる前に
、交互の画像フレームにおいて５８Ｃの１／２サイクル
遅れ、データマルチプレクサ９０１（第２２図）の出力
にあるビデオデータは、ブランキング挿入及びビットミ
ューティング回路１２７によって発生され線９０２上に
らるＰＡＬＥＩＩＣクロックによってランチ９０１（第
２３図）に取り込まれ、ビデオデータを正しく位置決め
するための再クロッキングが行われる。
実施されるその機能は第２Ｂ［！２７Ｉのブロック図に
関連して説明されており、そのブロック図はディジタル
−アナログ変換を行ないうるようにビットを配列するた
め、ビットライン上の各ビットをラッチするラップ９０
１にブランキング挿入及びビット消去回路１２７から延
している８ビツトライン９００上の被ディジタル化ビデ
オ情報を有する。ラッチはビデオデータの再位置決めを
固定し、前述の４６ナノ秒の画像フレーム間ジッタを除
去し、またブランキング挿入及びビット消去回路１２７
によって発生される５ＳＣバルクロツクはライン９０２
上に与えられ、第２ラツチ９０３、再サンプルゲート９
０４を含む以後のタイミング回路と共にラッチ９０１の
出力は出力ライン９０５を介して電流スイッチ９０６中
にクロックされ、該スイッチはこれに接続された基準電
流発生器を有しており、電流スイッチ９０６はライン９
０７を介して各８ビットゲイジタル語の重み化アナログ
値を与えて、２５６の可能なレベルを有するアナログ値
を与える抵抗ラダー回路９０８に接続されている。
関連して説明されており、そのブロック図はディジタル
−アナログ変換を行ないうるようにビットを配列するた
め、ビットライン上の各ビットをラッチするラップ９０
１にブランキング挿入及びビット消去回路１２７から延
している８ビツトライン９００上の被ディジタル化ビデ
オ情報を有する。ラッチはビデオデータの再位置決めを
固定し、前述の４６ナノ秒の画像フレーム間ジッタを除
去し、またブランキング挿入及びビット消去回路１２７
によって発生される５ＳＣバルクロツクはライン９０２
上に与えられ、第２ラツチ９０３、再サンプルゲート９
０４を含む以後のタイミング回路と共にラッチ９０１の
出力は出力ライン９０５を介して電流スイッチ９０６中
にクロックされ、該スイッチはこれに接続された基準電
流発生器を有しており、電流スイッチ９０６はライン９
０７を介して各８ビットゲイジタル語の重み化アナログ
値を与えて、２５６の可能なレベルを有するアナログ値
を与える抵抗ラダー回路９０８に接続されている。
ラダー回路からのアナログ出力信号はライン９０９上に
現れ、該ラインは２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をあ
られす。下部通路９１１はブランキング・フィルタ９１
３に延長しておジ、該フィルタはブランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移Ｗｉを有している。もし再成形フィルタが使用
てれていないならば、ブラ／キｙグ遷移時間に対する急
速なビデオが多くのテレビジョン受信機にリンキングを
生せしめる。従ってライン９１３の出力はスイッチ９２
１に至るライン９１２上に現れ、該スイッチはライン９
２０上の５ＳＣパルクロツクによってクロックされるラ
ッチ９０３から入来するライン９１５によって制御され
る。動作中に、ライン９０９上のアナログ信号は２つの
通路９１０及び９１１を介して延長し、ブランキング期
間を除いて、ビデオ情報を通す位１ｆｔＫある。ブラン
キング期間、スイッチ９１２はブランキング・フィルタ
９１３によってフィルターされた信号を再サンプリング
ゲート９０４に接続する下部位置に切換えられる時スイ
ッチ９１２からの信号は再サンプリングゲート９０４に
接続されているライン９１６上に現れ、該ゲートは前の
遷移からの全ての遷移が消失する位置におけるレベル遷
移の直前の信号レベルをサンプルするように動作する。
現れ、該ラインは２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をあ
られす。下部通路９１１はブランキング・フィルタ９１
３に延長しておジ、該フィルタはブランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移Ｗｉを有している。もし再成形フィルタが使用
てれていないならば、ブラ／キｙグ遷移時間に対する急
速なビデオが多くのテレビジョン受信機にリンキングを
生せしめる。従ってライン９１３の出力はスイッチ９２
１に至るライン９１２上に現れ、該スイッチはライン９
２０上の５ＳＣパルクロツクによってクロックされるラ
ッチ９０３から入来するライン９１５によって制御され
る。動作中に、ライン９０９上のアナログ信号は２つの
通路９１０及び９１１を介して延長し、ブランキング期
間を除いて、ビデオ情報を通す位１ｆｔＫある。ブラン
キング期間、スイッチ９１２はブランキング・フィルタ
９１３によってフィルターされた信号を再サンプリング
ゲート９０４に接続する下部位置に切換えられる時スイ
ッチ９１２からの信号は再サンプリングゲート９０４に
接続されているライン９１６上に現れ、該ゲートは前の
遷移からの全ての遷移が消失する位置におけるレベル遷
移の直前の信号レベルをサンプルするように動作する。
例えば８ビツトデイジタル胎において、髄液化が論理的
状態間の７〜８の変化、即ち１〜０の変化を生じ、その
名々はスイッチの遷移状態を発生する。再−９７プリン
グゲート９０４はサンプル及び保持動作を与えるが、バ
ッファ及び低域フィルタ９１８に延長しているライン９
１７に現れるアナログ情報に影響しないように過渡現象
全阻止する。
状態間の７〜８の変化、即ち１〜０の変化を生じ、その
名々はスイッチの遷移状態を発生する。再−９７プリン
グゲート９０４はサンプル及び保持動作を与えるが、バ
ッファ及び低域フィルタ９１８に延長しているライン９
１７に現れるアナログ情報に影響しないように過渡現象
全阻止する。
前記低域フィルタの出力はライン９２０を介して増幅渡
化器９１９に接続され、該等化器は正弦×／×丸め補償
を行う。前記補償された信号は次いでブラックレベル以
下に現れるビデオ信号の何らがの輝度要素をクリップす
るブラック・クリップ回路９２１に与えられる。前記等
化器９１９の出力９２２はスイッチ９２３を含む直流回
復ルーズ及び低域フィルタに対するフィードバック信号
を発生するループ増幅器９２４の部分であり、上記スイ
ッチ９２５はライン９２５上のクランプパルスによって
制御され、ライン９２２上のビデオ信号の直流回復を行
なう。
化器９１９に接続され、該等化器は正弦×／×丸め補償
を行う。前記補償された信号は次いでブラックレベル以
下に現れるビデオ信号の何らがの輝度要素をクリップす
るブラック・クリップ回路９２１に与えられる。前記等
化器９１９の出力９２２はスイッチ９２３を含む直流回
復ルーズ及び低域フィルタに対するフィードバック信号
を発生するループ増幅器９２４の部分であり、上記スイ
ッチ９２５はライン９２５上のクランプパルスによって
制御され、ライン９２２上のビデオ信号の直流回復を行
なう。
クランプパルスは基準入力回路９３２によって１対のラ
イン９３５に与えられるブランキング合成同期信号中に
含まれている。
イン９３５に与えられるブランキング合成同期信号中に
含まれている。
ブラック・クリップ回路９２１の出力は同期バースト加
算器９２日に延長しているライン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増幅器９３
２に至るライン９３１上に現れるように、ライン９２９
によって信号に加算され、ライン９３０によって同期語
が加算される。上記同期信号はライン９３３上に現れる
ブランキング合成同期信号中に含まれている圏期パルス
を使用する同期成形回路によって発生され、上記同期成
形回路は適正な１４Ｄ＋１秒の立上夛時間を与え、かつ
正しい成形を行なう。そのバーストはライン９３５上に
基準人力１！！ｌ路９５Ｈによって与えられたバースト
・フラグ信号に応じて、バースト・エンベロープ発生器
９３６によって発生され、前述したようにビット消失ブ
ランキング挿入回路によって発生されるライン９３９上
のＳｅ正弦波を変調するためにバースト・エンベロープ
発生器９３６をトリガーする。ライン９２９上の出力は
ライン９２７上に供給式れるアナログ・ビデオ信号に同
期／バースト加算器９２８において加算される９〜１１
サイクルのパースを有するバースト・エンベロープを含
んでいる。ＳＣサイン波はマルチプレクサ９３８に供給
され、ライ：ｙ９５７に；４るバースト・エンベロープ
発生Ｗ ９ Ｓ ６の出力によって変調される。
算器９２日に延長しているライン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増幅器９３
２に至るライン９３１上に現れるように、ライン９２９
によって信号に加算され、ライン９３０によって同期語
が加算される。上記同期信号はライン９３３上に現れる
ブランキング合成同期信号中に含まれている圏期パルス
を使用する同期成形回路によって発生され、上記同期成
形回路は適正な１４Ｄ＋１秒の立上夛時間を与え、かつ
正しい成形を行なう。そのバーストはライン９３５上に
基準人力１！！ｌ路９５Ｈによって与えられたバースト
・フラグ信号に応じて、バースト・エンベロープ発生器
９３６によって発生され、前述したようにビット消失ブ
ランキング挿入回路によって発生されるライン９３９上
のＳｅ正弦波を変調するためにバースト・エンベロープ
発生器９３６をトリガーする。ライン９２９上の出力は
ライン９２７上に供給式れるアナログ・ビデオ信号に同
期／バースト加算器９２８において加算される９〜１１
サイクルのパースを有するバースト・エンベロープを含
んでいる。ＳＣサイン波はマルチプレクサ９３８に供給
され、ライ：ｙ９５７に；４るバースト・エンベロープ
発生Ｗ ９ Ｓ ６の出力によって変調される。
第２３のブロック図の動作を実行するために使用できる
特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、第
２５図のブロック図に関して説明したように動作するの
で、より詳細な説明は行なわない。しかし、第５２Ａ及
び第５２８図において、ブランキング信号はラッチ９０
３に延長しているライン９０５に与えられ、２つのトラ
ンジスタ９５４゜９５５と一緒に、フィルタ９１５から
の上部通路又は下部通路９１４上の何れかの信号を選択
するスイッチ９１２を備えた多数のスイッチングトラン
ジスタ９５５にライン９１５を介して延伎する出力を発
生する。ブランキングが生じると、トランジスタ９５３
はトランジスタ９５４を効果的にカットオフするが、ト
ランジスタ９５５は導通状態におかれ、他の時間では反
対のスイッチングが生じる。
特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、第
２５図のブロック図に関して説明したように動作するの
で、より詳細な説明は行なわない。しかし、第５２Ａ及
び第５２８図において、ブランキング信号はラッチ９０
３に延長しているライン９０５に与えられ、２つのトラ
ンジスタ９５４゜９５５と一緒に、フィルタ９１５から
の上部通路又は下部通路９１４上の何れかの信号を選択
するスイッチ９１２を備えた多数のスイッチングトラン
ジスタ９５５にライン９１５を介して延伎する出力を発
生する。ブランキングが生じると、トランジスタ９５３
はトランジスタ９５４を効果的にカットオフするが、ト
ランジスタ９５５は導通状態におかれ、他の時間では反
対のスイッチングが生じる。
再サンプリングゲート９０４に関して、ライン９１２に
現れるクロックは多数のインノく一夕９５５及び９５８
に延長しており、これらインノ（−夕はトランジスタ９
６１及び９５９に延長しているライン９０２上のタロツ
ク信号がトランス９６０の１次側に正の遷移を与える効
果を有する互いにステップアウトしているように、信号
に少儀の伝送遅れを与える効果を■しており、上記トラ
ンス９６０の２次側はディジタル−アナログ変換スイッ
チ９０６の変換Ｂ４＋に、過渡信号又はスパイクの通過
を禁止するため、パルス期間時に滑れる信号を阻止する
ダイオードブリッジに接続されている。
現れるクロックは多数のインノく一夕９５５及び９５８
に延長しており、これらインノ（−夕はトランジスタ９
６１及び９５９に延長しているライン９０２上のタロツ
ク信号がトランス９６０の１次側に正の遷移を与える効
果を有する互いにステップアウトしているように、信号
に少儀の伝送遅れを与える効果を■しており、上記トラ
ンス９６０の２次側はディジタル−アナログ変換スイッ
チ９０６の変換Ｂ４＋に、過渡信号又はスパイクの通過
を禁止するため、パルス期間時に滑れる信号を阻止する
ダイオードブリッジに接続されている。
等化器及び記録再生増幅器
第２４図は前置増幅器１００９に接続された再生ヘッド
ｉ ｏｏａ ’１含む記録／再生チャンネルのデータ検
出等化器９９の１部を示し、素子１００８及び１００９
の組合せをブロック１００１として示されている。ディ
スク面上に記録された磁束）くターンは再生ヘッド１０
０８によって検出され、前置増幅器１００９によって増
幅される。磁気記録の技術では周知である再生ヘッドの
微分作用により、端子１００６におけるブロック１００
１の出力信号は被記録磁束の時間微分に比例する電圧で
ある。従って通常のラプラス変換表示によるブロック１
００１の伝送関係は （ｈ ’：に１Ｓ （１）である。こ
こで０１は復業伝送関数、Ｋ１は利得定数、Ｓは複素ラ
グラス変数でろる。
ｉ ｏｏａ ’１含む記録／再生チャンネルのデータ検
出等化器９９の１部を示し、素子１００８及び１００９
の組合せをブロック１００１として示されている。ディ
スク面上に記録された磁束）くターンは再生ヘッド１０
０８によって検出され、前置増幅器１００９によって増
幅される。磁気記録の技術では周知である再生ヘッドの
微分作用により、端子１００６におけるブロック１００
１の出力信号は被記録磁束の時間微分に比例する電圧で
ある。従って通常のラプラス変換表示によるブロック１
００１の伝送関係は （ｈ ’：に１Ｓ （１）である。こ
こで０１は復業伝送関数、Ｋ１は利得定数、Ｓは複素ラ
グラス変数でろる。
これらの記号表示Ｇ、に、８ＶＣ関して、これらの記号
は明細書全体に渡って使用きれるが、その表示だけは変
化させて、その記号が属する特別の回ＩＮ１を表示１ぜ
る。下記の式においてこれに添付されるインデックスを
有するＲ２Ｏは明細書及び図面における同じ表示及びイ
ンデックスによって示される対応回路素子に属する夫々
の抵抗及びコンデンサを示す。
は明細書全体に渡って使用きれるが、その表示だけは変
化させて、その記号が属する特別の回ＩＮ１を表示１ぜ
る。下記の式においてこれに添付されるインデックスを
有するＲ２Ｏは明細書及び図面における同じ表示及びイ
ンデックスによって示される対応回路素子に属する夫々
の抵抗及びコンデンサを示す。
第２．４図のブロック１００１の出力に対して、等化回
路１０００が接続され、後者の回路は等化作用の理論的
説明に好適な理想化した形で示されている。等化回路１
０００はブロック１００１の出力信号が供給される入力
端子１００６を有している。入力端子１００６に対して
積分回路１００２及び微分回路１００３の入力は夫々接
続される。積分回路の伝達関数は Ｇ２ ＝ Ｋ２ ／Ｓ （２Ｊで、
微分回路の伝達関数は Ｇｓ ＝Ｋｓ Ｓ （３１である。
路１０００が接続され、後者の回路は等化作用の理論的
説明に好適な理想化した形で示されている。等化回路１
０００はブロック１００１の出力信号が供給される入力
端子１００６を有している。入力端子１００６に対して
積分回路１００２及び微分回路１００３の入力は夫々接
続される。積分回路の伝達関数は Ｇ２ ＝ Ｋ２ ／Ｓ （２Ｊで、
微分回路の伝達関数は Ｇｓ ＝Ｋｓ Ｓ （３１である。
微分信号路において、後述するように、微分回路１００
３によって行なわれる高周波ブーストを直線的に変化せ
しめる可変利得制御回路１００４が示されている。積分
及び微分回路の夫々の出力信号の差は減算回路１００５
によって概略的に示される如く、とられる。等化回路１
０００の出力端子１００７における差信号は端子１００
６における入力信号に関する所要の振幅及び位相等化信
号である。
３によって行なわれる高周波ブーストを直線的に変化せ
しめる可変利得制御回路１００４が示されている。積分
及び微分回路の夫々の出力信号の差は減算回路１００５
によって概略的に示される如く、とられる。等化回路１
０００の出力端子１００７における差信号は端子１００
６における入力信号に関する所要の振幅及び位相等化信
号である。
記録／再生チャンネルは全ての被伝送信号波数に対し全
体的に平担な振幅応答及び線形的位相応答を有する。
体的に平担な振幅応答及び線形的位相応答を有する。
ブロック１０００及びこれに接続され九等化回路１００
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａｌｌ ＝ Ｇ１（Ｇ２− Ｏｓ ）
（４１で（１１，（２）及び（３）から０１．Ｇ２
．Ｇ３を代入した後Ｇｏｖｅｒａｌｌ ＝に１Ｓ （Ｋ
２／８−に３８ ）である。Ｓ＝ｊωを代入すると下式
が得られる。
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａｌｌ ＝ Ｇ１（Ｇ２− Ｏｓ ）
（４１で（１１，（２）及び（３）から０１．Ｇ２
．Ｇ３を代入した後Ｇｏｖｅｒａｌｌ ＝に１Ｓ （Ｋ
２／８−に３８ ）である。Ｓ＝ｊωを代入すると下式
が得られる。
Ｇｏｖｅｒａｌｌ （ｊω）
鴻２４図に示す記録再生チャンネルの部分によって導入
される全体の位相シフトは下式によって決められる。
される全体の位相シフトは下式によって決められる。
Ｇ（ｊω）の位相
（６）式の右側の表示は実数（虚数部は０である）ので
、（７）式によって決められる全体の位相シフトはＯで
ある。０シフト位相で、チャンネルを介して伝送される
全周波数に対する線形の位相応答の要件は満足される。
、（７）式によって決められる全体の位相シフトはＯで
ある。０シフト位相で、チャンネルを介して伝送される
全周波数に対する線形の位相応答の要件は満足される。
等化回路が出力端子１００７に、積分及び微分回路の夫
女の出力信号よりも、差信号を与えることが東要である
。後者の回路の各々は９０°であるが反対符号の位相シ
フトを導入し、積分器では遅れ、微分器においては進む
。従って第２４図の回路１００２．１００３の夫々の出
力信号は互いに正確に１８０°だけ位相が異なり、差信
号は信号の組合せを生じ、これに対して夫々の信号振幅
は互いに減算されるよりか加算てれる。その他、再生ヘ
ッドの微分作用の＋９０’の位相シフトと組合される積
分器出力信号の一９０°の位相シフ ）ＶｉＯｏの全位
相シフｔｔ−生じる。他方、微分ヘッドの＋９０の位相
シフトに組合される微分器出力信号の＋９０位相シフト
は単純には反転である１８０°の全体位相シフトを生じ
る。記録／再生チャンネルの全位相シフトが０°で′あ
るか１８０°であルカ、１ａｌ′ｃ）端子１００７での
出力信号が被記録磁束の極性に関して同相か反転してい
るか否かは後述するように等化器１０００によって導入
される９０°の位相シフトの符号に依存している。
女の出力信号よりも、差信号を与えることが東要である
。後者の回路の各々は９０°であるが反対符号の位相シ
フトを導入し、積分器では遅れ、微分器においては進む
。従って第２４図の回路１００２．１００３の夫々の出
力信号は互いに正確に１８０°だけ位相が異なり、差信
号は信号の組合せを生じ、これに対して夫々の信号振幅
は互いに減算されるよりか加算てれる。その他、再生ヘ
ッドの微分作用の＋９０’の位相シフトと組合される積
分器出力信号の一９０°の位相シフ ）ＶｉＯｏの全位
相シフｔｔ−生じる。他方、微分ヘッドの＋９０の位相
シフトに組合される微分器出力信号の＋９０位相シフト
は単純には反転である１８０°の全体位相シフトを生じ
る。記録／再生チャンネルの全位相シフトが０°で′あ
るか１８０°であルカ、１ａｌ′ｃ）端子１００７での
出力信号が被記録磁束の極性に関して同相か反転してい
るか否かは後述するように等化器１０００によって導入
される９０°の位相シフトの符号に依存している。
そのチャンネルを介して伝送される全ての周波数に対す
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
周知のように第２４図の再生ヘッド１００８及び前置増
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オンし、高周波でＶｉ降下する。かかる振幅応答は第２
７図でＧ。
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オンし、高周波でＶｉ降下する。かかる振幅応答は第２
７図でＧ。
几で示す。従ってもし記録／再生チャンネルの全体的に
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波でＳ幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でプロット嘔れた周
波数に対して秤Ｉ分回路１００２の利得Ｇ２及び微分回
路１００３の利得Ｇ３をあられすグラフを示している。
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波でＳ幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でプロット嘔れた周
波数に対して秤Ｉ分回路１００２の利得Ｇ２及び微分回
路１００３の利得Ｇ３をあられすグラフを示している。
特性Ｇ２は６ｄＢ／オクターブのｖｐ１合で周波数と共
に低下し、特性Ｇ３は該周波数と共に上昇する。また微
分回路の他の２つの伝達関数０５’及びＧ５“の図は、
後述するように利得制御回路１００４の出力信号の変化
と共にこれら関数の線形的変化を表わしている。等化回
路１００６のＧＦ−における伝達関数は線形の大きさＧ
２及びＧ３を附加することによって得られることを示し
ている。等化回路１０００の伝達特性ＧＥは再生ヘッド
の伝達特性ＯＲと相補的である。従って２つの特性ＯＲ
及びＧｗｌ（組み合せると、第２４図に示す回路によっ
て与えられる如く、その等化回路特性ＧＥは低、高周波
において再生ヘッド特性ＯＲの平担度からの分離を補償
し、その結果、全体に平担な振幅特性を生じる。
に低下し、特性Ｇ３は該周波数と共に上昇する。また微
分回路の他の２つの伝達関数０５’及びＧ５“の図は、
後述するように利得制御回路１００４の出力信号の変化
と共にこれら関数の線形的変化を表わしている。等化回
路１００６のＧＦ−における伝達関数は線形の大きさＧ
２及びＧ３を附加することによって得られることを示し
ている。等化回路１０００の伝達特性ＧＥは再生ヘッド
の伝達特性ＯＲと相補的である。従って２つの特性ＯＲ
及びＧｗｌ（組み合せると、第２４図に示す回路によっ
て与えられる如く、その等化回路特性ＧＥは低、高周波
において再生ヘッド特性ＯＲの平担度からの分離を補償
し、その結果、全体に平担な振幅特性を生じる。
微分回路によって与えられる高周波ブーストの量を線形
的に変化せしめる等化回路によって附加的な利点が得ら
れる。このため可変利得制御回路は例えば第２４図にお
いて微分信号路において使用されている。回路１００４
により微分信号の利得を調節することによって、その周
波数における等化回路振幅応答の高周波ブーストが開始
する周波数が変化せしめられうる。このため可変抵抗、
即ちポテンショメータが、増ａ！器が微分信号路に使用
される場合に、その増ｍ器の利得は第２６図の実施例に
関連して説明されるように周知の方法で変化せしめられ
る。第２８図に示す曲線Ｏｓ、 Ｇｓ’。
的に変化せしめる等化回路によって附加的な利点が得ら
れる。このため可変利得制御回路は例えば第２４図にお
いて微分信号路において使用されている。回路１００４
により微分信号の利得を調節することによって、その周
波数における等化回路振幅応答の高周波ブーストが開始
する周波数が変化せしめられうる。このため可変抵抗、
即ちポテンショメータが、増ａ！器が微分信号路に使用
される場合に、その増ｍ器の利得は第２６図の実施例に
関連して説明されるように周知の方法で変化せしめられ
る。第２８図に示す曲線Ｏｓ、 Ｇｓ’。
Ｇ５“は第２４図の微分回路１００３によって与えられ
、可変利得制御回路１００４によって調節される３つの
異なる値の利得に対して得ることが可能である。利得１
１１節は上述した伝達関数（３）の利得に５のみに影響
し、従って下記の角周波数の公式に応じて高周波ブース
トが開始式れる角周波数のみを変化させる。
、可変利得制御回路１００４によって調節される３つの
異なる値の利得に対して得ることが可能である。利得１
１１節は上述した伝達関数（３）の利得に５のみに影響
し、従って下記の角周波数の公式に応じて高周波ブース
トが開始式れる角周波数のみを変化させる。
角周波数が増加すると、信号振幅ブーストの量Ｆｉ直線
的に減少し、得られる曲線はＧ３〜Ｇｓ’〜Ｇ３／′等
に移動する。等化回路応答の高周波端での振幅ブースト
が直線的に増大することは例えば磁気ディスクのトラッ
ク長さの変化によるような相対的なヘッド対記録媒体速
度の変化を補償せしめつるので、重要な特徴である。磁
気ディスク上にディジタル信号を記録する時、この特徴
によりディスク内の内側トラック上で生じるパルスクロ
ーディングと称されるより高い密度の被記録ビットを補
償ぜしめうる。
的に減少し、得られる曲線はＧ３〜Ｇｓ’〜Ｇ３／′等
に移動する。等化回路応答の高周波端での振幅ブースト
が直線的に増大することは例えば磁気ディスクのトラッ
ク長さの変化によるような相対的なヘッド対記録媒体速
度の変化を補償せしめつるので、重要な特徴である。磁
気ディスク上にディジタル信号を記録する時、この特徴
によりディスク内の内側トラック上で生じるパルスクロ
ーディングと称されるより高い密度の被記録ビットを補
償ぜしめうる。
第２４図に示す等化回路の上述した理想的な形の実例全
相２５及び２６図のブロック図に示す。
相２５及び２６図のブロック図に示す。
第２４図に示し前述したのと同じような素子は第２５及
び第２６図において第２４図と同じ記号で示す。
び第２６図において第２４図と同じ記号で示す。
再生増幅器１００９の出力における相対的に低い信号レ
ベルに関して実際上の目的のため、微分信号路と共に積
分信号路において信号を増幅することが必要である。従
って第２５図において第２４図の積分回路は反転演算増
幅器１０１０、負フィード・バック・コンデンサＣ１及
び直列入力抵抗凡１から成る反転積分項ｌｌ１１！器１
００２により構成されている。他方、第２図の微分回路
は反転演算増幅器１０１１、負フィードバック可変抵抗
Ｒ２及び直列入力コンデンサＣ２から成る反転微分微分
増幅回路より成る。可変抵抗Ｒ２は微分信号路用可変利
得制御手段を示す。第２５図の積分増幅回路１００２の
伝達関数は Ｇ２ご−（９） Ｒ＋ Ｃ１８ である。
ベルに関して実際上の目的のため、微分信号路と共に積
分信号路において信号を増幅することが必要である。従
って第２５図において第２４図の積分回路は反転演算増
幅器１０１０、負フィード・バック・コンデンサＣ１及
び直列入力抵抗凡１から成る反転積分項ｌｌ１１！器１
００２により構成されている。他方、第２図の微分回路
は反転演算増幅器１０１１、負フィードバック可変抵抗
Ｒ２及び直列入力コンデンサＣ２から成る反転微分微分
増幅回路より成る。可変抵抗Ｒ２は微分信号路用可変利
得制御手段を示す。第２５図の積分増幅回路１００２の
伝達関数は Ｇ２ご−（９） Ｒ＋ Ｃ１８ である。
（９）式を（２）式と比較すると
に２”：； −−−−（１■
凡１Ｃ１
が得られる。
第２６図の微分増幅回路１００６の伝達関数は０３言−
１（Ｉ２Ｃ２ＳＱ１） である。
１（Ｉ２Ｃ２ＳＱ１） である。
αυ式を（３）式と比較すると
Ｋｓ＝−Ｒ２Ｃ２Ｃ２
が得られる。
第２４図の減算回路は第２５図の回路において微分増１
鴫器１０ｏ５によって形成されている。反転積分回路１
００２の出力は微分増幅器ｉ ｏｏｓの反転入力に結合
されているが、反転微分回路１００３の出力は増幅器１
００５の非反転入力に結合されている。端子１００７の
出力信号は記録／再生チャンネルの被等化信号をあられ
す差信号である。この被等化信号は磁気媒体に記録され
ている信号に関してＤｏの位相差を南する。即ちその信
号と同相である。従って全チャンネルの位相応答に等化
回路１０００が使用されると縁形になる。
鴫器１０ｏ５によって形成されている。反転積分回路１
００２の出力は微分増幅器ｉ ｏｏｓの反転入力に結合
されているが、反転微分回路１００３の出力は増幅器１
００５の非反転入力に結合されている。端子１００７の
出力信号は記録／再生チャンネルの被等化信号をあられ
す差信号である。この被等化信号は磁気媒体に記録され
ている信号に関してＤｏの位相差を南する。即ちその信
号と同相である。従って全チャンネルの位相応答に等化
回路１０００が使用されると縁形になる。
しかし第２５図の回路は上記伝達関数（９）及び０υ式
の正確な実現が低周波数での積分増幅回路１［）０２及
び高周波数での微分増幅路１００６における無制限の利
得を必要とする程度において理想化されているものであ
る。実際的な用途において、これらの制限は問題の周波
数以下及び以上での被選択周波数における夫々の積分及
び微分近似を短くするため、第２５図に示す如＜Ｃ１に
対し分流抵抗Ｒ“及びＣ２に対し直列抵抗几′を付加す
ることによって避けられる。第２５図の回路で夫々の抵
抗Ｒ′几“の存在を考慮して、伝達関数０２ 、 Ｇａ
はである。ここでＲ１，Ｒ２，Ｒ’、 Ｈ，“、Ｃ１及
びＣ２は対応回路素子に属するその素子の値である。
の正確な実現が低周波数での積分増幅回路１［）０２及
び高周波数での微分増幅路１００６における無制限の利
得を必要とする程度において理想化されているものであ
る。実際的な用途において、これらの制限は問題の周波
数以下及び以上での被選択周波数における夫々の積分及
び微分近似を短くするため、第２５図に示す如＜Ｃ１に
対し分流抵抗Ｒ“及びＣ２に対し直列抵抗几′を付加す
ることによって避けられる。第２５図の回路で夫々の抵
抗Ｒ′几“の存在を考慮して、伝達関数０２ 、 Ｇａ
はである。ここでＲ１，Ｒ２，Ｒ’、 Ｈ，“、Ｃ１及
びＣ２は対応回路素子に属するその素子の値である。
（１３式において
ならば、
が得られる。これは（２）式の伝達関数と同じである。
α警戒において
ならば
Ｇｓ”；；： −Ｋｓ８
賭が得られ、これは（３）式の伝達関数とｒ＝＋し
である。
賭が得られ、これは（３）式の伝達関数とｒ＝＋し
である。
以上の点からＳ＝Ｊのを代入すると、第２５図に示す等
化回路１０００の積分及び微分回路の夫々の伝達関数は
次の周波数範囲における理想的な積分器及び微分器のも
のに近似する。
化回路１０００の積分及び微分回路の夫々の伝達関数は
次の周波数範囲における理想的な積分器及び微分器のも
のに近似する。
第２６図は上記等化回路の他の例を示す。第２４図のｉ
、ｊｉ分回路は両列抵抗ＲＡ、並列コンデンサＣＡ。
、ｊｉ分回路は両列抵抗ＲＡ、並列コンデンサＣＡ。
これに続く積分信号路に必要な増ｌｌ１ｉＩＳ度を与え
る非反転増幅器１０１２から成る受動積分回路１００２
により構成される。同様に第２４図の微分回路は第２６
図において直列コンデンサＣＢ、並列抵抗ＲＢ及びこれ
に狩く微分信号路に必要な増幅度を与える非反転増幅器
１０１３から成る受動微分回路１００５により形成され
る。同様に第２５図の回路における如く、減算回路は差
動増幅器１００５によって形成されている。第２６図の
回路において増幅器１０１２の出力における被積分増幅
信号は微分増幅器１００５の非反転入力に供給されるが
、増幅器１０１５の出力での被微分増幅信号は増幅器１
００５０反転入力に供給される。第２６図における端子
１００７の出力信号は記録／再生チャンネルの被等化信
号ｔ−あられす差信号である。被等化信号は磁気ディス
クに記録された信号に関して０°の位相差を有する。即
ち前述した等化回路により生じた位相差は全チャンネル
の位相応答中に非線形性全導入することなく、全体的に
線相応答を与える。
る非反転増幅器１０１２から成る受動積分回路１００２
により構成される。同様に第２４図の微分回路は第２６
図において直列コンデンサＣＢ、並列抵抗ＲＢ及びこれ
に狩く微分信号路に必要な増幅度を与える非反転増幅器
１０１３から成る受動微分回路１００５により形成され
る。同様に第２５図の回路における如く、減算回路は差
動増幅器１００５によって形成されている。第２６図の
回路において増幅器１０１２の出力における被積分増幅
信号は微分増幅器１００５の非反転入力に供給されるが
、増幅器１０１５の出力での被微分増幅信号は増幅器１
００５０反転入力に供給される。第２６図における端子
１００７の出力信号は記録／再生チャンネルの被等化信
号ｔ−あられす差信号である。被等化信号は磁気ディス
クに記録された信号に関して０°の位相差を有する。即
ち前述した等化回路により生じた位相差は全チャンネル
の位相応答中に非線形性全導入することなく、全体的に
線相応答を与える。
第２６図の積分及び微分回路の夫々の伝達関数は
で、Ａ２は増幅器１ｏ１２の利得及びＡ３は増＃ａ器１
０１３の利得である。
０１３の利得である。
カ祁られる。
で
に５二Ａ３ＲＢＣＢ のが得られ
る。
る。
微分信号路における増幅器１ｏ１３における第２６図の
ポテンショメータ１ｏ１４は可変利得制御回路をめられ
す。増幅器１ｏ１５の利得Ａ３を調節することにより、
（ハ）式によってあられされる利得定数に５及び前記ブ
ーストの角１Ｍ波数は第２８図及び（８）式に関して記
載したように変化する。データ検出及び等化器９９の詳
細な電気回路図は第５５Ａ及び第５３Ｂ図に例示され、
以下に説明する。ビデオフレーム蓄積記録及び再生シス
テムにおいてカラー・テレビジョン信号はディジタルの
形式で符号化され、磁気ディスクに記録される。使用さ
れるディジタルコードは第４５図を参照して上述したよ
うなりＣフリー自己クロッキング・コードである。
ポテンショメータ１ｏ１４は可変利得制御回路をめられ
す。増幅器１ｏ１５の利得Ａ３を調節することにより、
（ハ）式によってあられされる利得定数に５及び前記ブ
ーストの角１Ｍ波数は第２８図及び（８）式に関して記
載したように変化する。データ検出及び等化器９９の詳
細な電気回路図は第５５Ａ及び第５３Ｂ図に例示され、
以下に説明する。ビデオフレーム蓄積記録及び再生シス
テムにおいてカラー・テレビジョン信号はディジタルの
形式で符号化され、磁気ディスクに記録される。使用さ
れるディジタルコードは第４５図を参照して上述したよ
うなりＣフリー自己クロッキング・コードである。
再生によりディジタルデータは再生ヘッドによって再生
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第ｓ４Ｂ図に示す）によって増幅される。第５５ｋ及
び５５Ｂ図はディスク駆動データインターフェース１５
１から受信された１ｏの別々のデータ列に対して使用さ
れる２つの同じ再生等化検出回路を示す。しかしこれら
回路の一つだけ全説明する。第５３人及び５３Ｂ図の回
路で、チャンネル符号化フォーマット、例えば上述のフ
ォーマットで前置増幅された再生データＦｉ第２４〜２
６図での等化回路に対応する等化回路１００４によって
等化式れる。被等化信号は低域フィルタ回路１０１９に
よってフィルターされ、その後増幅はれ、そのｉ＆幅は
振幅制限回路１０１９において矩形パルスシーケンスを
発生することを制限する。そのリミッタからのパルスシ
ーケンスはパルス成形回路１０２０を介して供給式れ、
各被検出信号造移に対する／出力パルスを形成する。回
路１０２０からのパルスは、元のカラーテンビジョン信
号が復調される所の再生データからタイミング誤差を復
調しかつ除失するデータデコーダ及び時間軸補正回路１
００に供給される。
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第ｓ４Ｂ図に示す）によって増幅される。第５５ｋ及
び５５Ｂ図はディスク駆動データインターフェース１５
１から受信された１ｏの別々のデータ列に対して使用さ
れる２つの同じ再生等化検出回路を示す。しかしこれら
回路の一つだけ全説明する。第５３人及び５３Ｂ図の回
路で、チャンネル符号化フォーマット、例えば上述のフ
ォーマットで前置増幅された再生データＦｉ第２４〜２
６図での等化回路に対応する等化回路１００４によって
等化式れる。被等化信号は低域フィルタ回路１０１９に
よってフィルターされ、その後増幅はれ、そのｉ＆幅は
振幅制限回路１０１９において矩形パルスシーケンスを
発生することを制限する。そのリミッタからのパルスシ
ーケンスはパルス成形回路１０２０を介して供給式れ、
各被検出信号造移に対する／出力パルスを形成する。回
路１０２０からのパルスは、元のカラーテンビジョン信
号が復調される所の再生データからタイミング誤差を復
調しかつ除失するデータデコーダ及び時間軸補正回路１
００に供給される。
第５３Ａ及び５５Ｂ図に示す如く、前置増幅器からの再
生データはＲＧＡ社によってタイプＣＡ３００４として
製造されているような差動増幅器１０３５の差動入力端
子１０２１及び１０２２に与えられる。このタイプの増
ｔＸＡ器は出力端子１０３４及び１０３５に接続された
開放コレクタ差動出力トランジスタ１０３６を含んでい
る。抵抗１０３６は非反転出力端子１０３４に対する負
荷抵抗である。出力端子１０３４に対する増幅器１０３
３の利得は問題の周波数範囲にわたって一定である。非
反転信号はエミッタホロワ−１０６７を介してコンデン
サ１０５８及び抵抗１０３９から成る回路１０３３に与
えられる。この回路１００３は６０ＭＨｚ以下の信号周
波数で微分を行なう。その伝達関数は なら Ｃ５筈（Ｒ１ｏｓ９）（Ｃ１ｏ３ａ） ８
（ハ）である。
生データはＲＧＡ社によってタイプＣＡ３００４として
製造されているような差動増幅器１０３５の差動入力端
子１０２１及び１０２２に与えられる。このタイプの増
ｔＸＡ器は出力端子１０３４及び１０３５に接続された
開放コレクタ差動出力トランジスタ１０３６を含んでい
る。抵抗１０３６は非反転出力端子１０３４に対する負
荷抵抗である。出力端子１０３４に対する増幅器１０３
３の利得は問題の周波数範囲にわたって一定である。非
反転信号はエミッタホロワ−１０６７を介してコンデン
サ１０５８及び抵抗１０３９から成る回路１０３３に与
えられる。この回路１００３は６０ＭＨｚ以下の信号周
波数で微分を行なう。その伝達関数は なら Ｃ５筈（Ｒ１ｏｓ９）（Ｃ１ｏ３ａ） ８
（ハ）である。
（ハ）式は第２４図のブロック図に関して前述した（３
）式に対応ｊる。コ？：、テＫｓ＝（几１０３９）（Ｃ
１０３８）この特別の例において問題の信号は約１０
ＭＨｚ程度に拡張されているので、この回路１００３は
真の微分器として図示しうる。微分器１００３の出力は
モトローラ社製のタイプＭｅ １４９６のような微分増
幅乗算回路１０４１の入力端子１０４０に与えられる。
）式に対応ｊる。コ？：、テＫｓ＝（几１０３９）（Ｃ
１０３８）この特別の例において問題の信号は約１０
ＭＨｚ程度に拡張されているので、この回路１００３は
真の微分器として図示しうる。微分器１００３の出力は
モトローラ社製のタイプＭｅ １４９６のような微分増
幅乗算回路１０４１の入力端子１０４０に与えられる。
回路１０４１の入力端子１０４０．１０４２は＋７．５
Ｖへの接続によってバイアスされている差動入力端子で
ある。増幅乗算回路１ｏ４１は差動入力端子１０４３．
１０４４において第２人力信号全受信し、出力端子１０
４５において、端子１０４０．１０４２及び１０４５．
１０４４での入力信号の負の棺に比例する出力電流が発
生式れる。本回路で直流利得制御電圧は入力端子１０４
３に与えられるが、その端子１０４４は接地される。１
０４３での制御電圧は第２６（９′１の回路１０１４に
関して前述したような遠隔可変利得制御回路（＠５３図
に示していない）に対応する。等化器の上述した例にお
いて被微分（，１号路における回路１０４１の利得はデ
ィジタル−アナログ閣換器によって遠隔的かつ自動的に
制［有］され、磁気ディスクの記録トラック長さの変化
に応じ喪所望利得変化を与える。特定のデータが再生さ
れている特定のトラック番号（特別のトラック長に対応
している）はディジタル・レコーダにおいて復調嘔れ、
ディジタルアナログ変換器において回路１０４１の入力
端子１０４３に利得制御信号として印加される直流電圧
レベルに変換される。前述したように微分信号路の可変
利得調整はディスクの内側トラック上の高パルス密度を
神償するよつに設計てれる。
Ｖへの接続によってバイアスされている差動入力端子で
ある。増幅乗算回路１ｏ４１は差動入力端子１０４３．
１０４４において第２人力信号全受信し、出力端子１０
４５において、端子１０４０．１０４２及び１０４５．
１０４４での入力信号の負の棺に比例する出力電流が発
生式れる。本回路で直流利得制御電圧は入力端子１０４
３に与えられるが、その端子１０４４は接地される。１
０４３での制御電圧は第２６（９′１の回路１０１４に
関して前述したような遠隔可変利得制御回路（＠５３図
に示していない）に対応する。等化器の上述した例にお
いて被微分（，１号路における回路１０４１の利得はデ
ィジタル−アナログ閣換器によって遠隔的かつ自動的に
制［有］され、磁気ディスクの記録トラック長さの変化
に応じ喪所望利得変化を与える。特定のデータが再生さ
れている特定のトラック番号（特別のトラック長に対応
している）はディジタル・レコーダにおいて復調嘔れ、
ディジタルアナログ変換器において回路１０４１の入力
端子１０４３に利得制御信号として印加される直流電圧
レベルに変換される。前述したように微分信号路の可変
利得調整はディスクの内側トラック上の高パルス密度を
神償するよつに設計てれる。
増幅ｇｌ！算回路１０４１の出力端子１０４５における
′ｒｌＬ流の大きさは入力端子１０４０での入力信号及
び端子１０４３での制御電圧で決する利得値に比例！−
でいる。回路１０４１の端子１０４５からの出力電流は
入力電流として共通ベーストランジスタ増幅器のエミッ
タに与えられ、該増幅器は第２４．２５及び２６図に示
す前述した減算回路１００５として動作する。この入力
電流はコレクタ負荷抵抗１０４７の入力電流及び抵抗に
比例する増幅器のコレクタでの出力電圧を発生する。従
って上述したトランジスタ１００５の出力電圧の部分は
増幅乗算回路１０４１によって増幅された負の信号微分
に比例している。
′ｒｌＬ流の大きさは入力端子１０４０での入力信号及
び端子１０４３での制御電圧で決する利得値に比例！−
でいる。回路１０４１の端子１０４５からの出力電流は
入力電流として共通ベーストランジスタ増幅器のエミッ
タに与えられ、該増幅器は第２４．２５及び２６図に示
す前述した減算回路１００５として動作する。この入力
電流はコレクタ負荷抵抗１０４７の入力電流及び抵抗に
比例する増幅器のコレクタでの出力電圧を発生する。従
って上述したトランジスタ１００５の出力電圧の部分は
増幅乗算回路１０４１によって増幅された負の信号微分
に比例している。
微分項ｌｌ１１器１０３３の反転出力端子１０３５は負
荷抵抗１０４８及び並列負荷コンデンサ１０４９ ’ｉ
有している。出力端子１０３５に対する増幅器１０３３
ののファクターだけ非反転出力端子１０３４に対する利
得よシも高い。８０ＫＨｚ以上の信号周波数に対して、
出力抱子１０３５に対する利得はコンデンサ１０４９に
よって決まり、その周波数に反比例する。
荷抵抗１０４８及び並列負荷コンデンサ１０４９ ’ｉ
有している。出力端子１０３５に対する増幅器１０３３
ののファクターだけ非反転出力端子１０３４に対する利
得よシも高い。８０ＫＨｚ以上の信号周波数に対して、
出力抱子１０３５に対する利得はコンデンサ１０４９に
よって決まり、その周波数に反比例する。
従って端子１０３５に接続された出力回路Ｒ１０４Ｂ。
Ｃ１０４９は８０ ＫＨｚ以上の周波数及び約０３〜１
０ＭＨｚの問題の周波数範囲にわたって積分回路として
動作する。出力端子１０３５に対する増Ｏｉ％器１ｏ３
３の伝達関数は で、Ａｌｏｓｓは出力端子１０３４に対する差動増幅器
１０６３の利得である。
０ＭＨｚの問題の周波数範囲にわたって積分回路として
動作する。出力端子１０３５に対する増Ｏｉ％器１ｏ３
３の伝達関数は で、Ａｌｏｓｓは出力端子１０３４に対する差動増幅器
１０６３の利得である。
である、。
６式は第２４図のブロック図に関連した前述ゼ増％１器
１０３３の出力端子１０５５からの被反転積分信号は共
通エミッタ・トランジスタ増幅器１００５に与えられる
。トランジスタ１００５はこの入力信号を反転し、これ
に夫々のコレクタ及びエミッタ負抵抗の比凡１０４７／
１４１０５０を乗算する。トランジスタ１００５は積分
信号路における共通エミッタ増幅器及び微分信号路にお
ける共通ベース増幅器として動作する。トランジスタ１
００５のコレクタにおける出力信号は２つの入力信号の
和であり、１つは再生ベツド及び前置増幅器の組合せか
らの再生信号の積分に比例し、他の一つは再生信号の負
の微分に比例している。従ってトランジスタ１００５の
コレクタにおける出力信号は第２４．２５．２６図に示
す等化回路の前述した例の出力端子１００７における出
力信号に関連して説明したような差信号に対応している
。第５５Ａ及び５３Ｂ図の等化回路１０００の出力信号
は第２４，２５及び２６図の例に関して前述した如く記
録／再生チャンネルの被等化信号に対応している。
１０３３の出力端子１０５５からの被反転積分信号は共
通エミッタ・トランジスタ増幅器１００５に与えられる
。トランジスタ１００５はこの入力信号を反転し、これ
に夫々のコレクタ及びエミッタ負抵抗の比凡１０４７／
１４１０５０を乗算する。トランジスタ１００５は積分
信号路における共通エミッタ増幅器及び微分信号路にお
ける共通ベース増幅器として動作する。トランジスタ１
００５のコレクタにおける出力信号は２つの入力信号の
和であり、１つは再生ベツド及び前置増幅器の組合せか
らの再生信号の積分に比例し、他の一つは再生信号の負
の微分に比例している。従ってトランジスタ１００５の
コレクタにおける出力信号は第２４．２５．２６図に示
す等化回路の前述した例の出力端子１００７における出
力信号に関連して説明したような差信号に対応している
。第５５Ａ及び５３Ｂ図の等化回路１０００の出力信号
は第２４，２５及び２６図の例に関して前述した如く記
録／再生チャンネルの被等化信号に対応している。
第５３Ａ及び５３Ｂ図に示す詳細な回路図の残りの部分
を次に説ＦＪＡ−ｊ′る。等化器１０００は被記録磁束
の零交叉をめられ丁再生＊＊増幅器１ｏｏ９（第５４Ｂ
図）によって与えられる電圧ピークを等化器の出力の適
正に配置された零交叉に変換する。この被等化出力信号
は等化器のトランジスタ１００５のコレクタに現われ、
低域フィルタ回路１０１８によってフィルタされた後、
増幅リミッタ回路１０１９の相補出力を与えるために備
えられたｔ＄、１バッファ増幅器１０５１を介して供給
される。バッファ増幅器からの出力信号は好ましくはバ
ッファ増幅とＳｌじタイプの一連の５つの振幅リミッタ
増幅器を介して供給される。振幅＋） ミツト回路１０
１９の入力に与えられる被等化再生信号は先に位置決め
された遷移を以ってチャンネル符号化形式になっている
。再生信号を制限する振幅は記録再生処理によってかな
り歪んだ矩形をｔｏＩ復するように作用する。更に振幅
リミット回路１０１９のバッファアンプは矩形整形チャ
ンネル符号化再生データ信号の＠′ａ移に対して１パル
スを発生するために、逆紳的に使用される被回復データ
信号の反対位相の波形を発生するように作用する。エン
コーダ９６によるデータ信号のチャンネル符号化及びか
かる信号の連綬的記録に関連して前述したように、遷移
関連パルスは正確に規定された縁（即ちこの例では前縁
は選択式れている）は、データ信号がチャンネルにより
歪んでいるが、データに対して誤差１１−導入すること
なく伝送チャンネルを介して送ることができるように、
発生される。前述したように、本装置によって処理嘔れ
たような高ビツト率のデータ列が、ディスク駆動器と信
号システム間にチャンネル符号化データを結合するため
に使用される対になったツイスト送信ラインような？６
なる方向への信号レベル遷移に対する伝送ラインの微分
応等特性のために、これらに特に誤差を導入しやすい。
を次に説ＦＪＡ−ｊ′る。等化器１０００は被記録磁束
の零交叉をめられ丁再生＊＊増幅器１ｏｏ９（第５４Ｂ
図）によって与えられる電圧ピークを等化器の出力の適
正に配置された零交叉に変換する。この被等化出力信号
は等化器のトランジスタ１００５のコレクタに現われ、
低域フィルタ回路１０１８によってフィルタされた後、
増幅リミッタ回路１０１９の相補出力を与えるために備
えられたｔ＄、１バッファ増幅器１０５１を介して供給
される。バッファ増幅器からの出力信号は好ましくはバ
ッファ増幅とＳｌじタイプの一連の５つの振幅リミッタ
増幅器を介して供給される。振幅＋） ミツト回路１０
１９の入力に与えられる被等化再生信号は先に位置決め
された遷移を以ってチャンネル符号化形式になっている
。再生信号を制限する振幅は記録再生処理によってかな
り歪んだ矩形をｔｏＩ復するように作用する。更に振幅
リミット回路１０１９のバッファアンプは矩形整形チャ
ンネル符号化再生データ信号の＠′ａ移に対して１パル
スを発生するために、逆紳的に使用される被回復データ
信号の反対位相の波形を発生するように作用する。エン
コーダ９６によるデータ信号のチャンネル符号化及びか
かる信号の連綬的記録に関連して前述したように、遷移
関連パルスは正確に規定された縁（即ちこの例では前縁
は選択式れている）は、データ信号がチャンネルにより
歪んでいるが、データに対して誤差１１−導入すること
なく伝送チャンネルを介して送ることができるように、
発生される。前述したように、本装置によって処理嘔れ
たような高ビツト率のデータ列が、ディスク駆動器と信
号システム間にチャンネル符号化データを結合するため
に使用される対になったツイスト送信ラインような？６
なる方向への信号レベル遷移に対する伝送ラインの微分
応等特性のために、これらに特に誤差を導入しやすい。
パルスの前縁、即ち正縫のみがデータ信号遷移を認識す
るように再生データ信号の各遷移に対して１パルスを発
生するため振幅リミット回路１０１９はデータ信号の２
つの反対位相波形を発生する。
るように再生データ信号の各遷移に対して１パルスを発
生するため振幅リミット回路１０１９はデータ信号の２
つの反対位相波形を発生する。
第１に、非反転極性の信号レベルの遷移のシーケンスは
一連の振幅リミット増幅器の最後の増幅器１０５６の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増幅器１０５３の出力端子１０５４
に発生プれる５、これら両遷移シーケンスはビデオデー
タを初めに符号化するために選択されたチャンネルコー
ドのコード規則に従って遷移の位置決めを行い、夫々２
つの同じワンショットマルチバイブレータ１ｏ５５及び
１ｏ５６、例えばタイ１１０１３１Ｌのようなパルス生
成回路１０２０のようなものをクロックするために与え
られる。各マルチバイブレータは夫々正パルスを生成し
、そのクロック入力に受信される再生データ信号の各正
になる遷移に対して１パルスを生成する。従って非反転
型の再生データ信号を受信するワンショットマルチバイ
ブレータ１ｏ５５はデータ信号中に名正になる遷移にお
いて正パルスを発生する。他方、反転型の再生データ信
号を受信する他のワンショットマルチバイブレータ１ｏ
５６はデータ信号中に各員になる遷移の位置で正パルス
を発生する。マルチバイブレータ１０５５，１０５６に
よって発生される正パルスの前縁は安定状態から疑似安
定状態（重要な時定数決定要素が含まれていない）にマ
ルチバイブレータを急速に切換えることによシ規定され
るので、名前縁は全ての他のものと同じで再生データ信
号の正のクロッキング遷移の発生に飲いて正確な時間で
生じる。パルスが送られる伝送チャンネルは同じパルス
縁上で作用するので、遷移関連正パルス縁の位置、従っ
てデータ！！！移自体が伝送チャンネルの作用によって
パルスに導入嘔れうる如何なる歪みの結果でも失なわな
い。もし必要なら再生データ信号の相対位置を正確に再
規定するため、前述し九デコーダ及び時間軸補正器１０
０のデコーダ回路部分の入力において使用されているよ
うな伝送チャンネルの出力に、振幅レベル感知検出手段
が結合されうる。
一連の振幅リミット増幅器の最後の増幅器１０５６の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増幅器１０５３の出力端子１０５４
に発生プれる５、これら両遷移シーケンスはビデオデー
タを初めに符号化するために選択されたチャンネルコー
ドのコード規則に従って遷移の位置決めを行い、夫々２
つの同じワンショットマルチバイブレータ１ｏ５５及び
１ｏ５６、例えばタイ１１０１３１Ｌのようなパルス生
成回路１０２０のようなものをクロックするために与え
られる。各マルチバイブレータは夫々正パルスを生成し
、そのクロック入力に受信される再生データ信号の各正
になる遷移に対して１パルスを生成する。従って非反転
型の再生データ信号を受信するワンショットマルチバイ
ブレータ１ｏ５５はデータ信号中に名正になる遷移にお
いて正パルスを発生する。他方、反転型の再生データ信
号を受信する他のワンショットマルチバイブレータ１ｏ
５６はデータ信号中に各員になる遷移の位置で正パルス
を発生する。マルチバイブレータ１０５５，１０５６に
よって発生される正パルスの前縁は安定状態から疑似安
定状態（重要な時定数決定要素が含まれていない）にマ
ルチバイブレータを急速に切換えることによシ規定され
るので、名前縁は全ての他のものと同じで再生データ信
号の正のクロッキング遷移の発生に飲いて正確な時間で
生じる。パルスが送られる伝送チャンネルは同じパルス
縁上で作用するので、遷移関連正パルス縁の位置、従っ
てデータ！！！移自体が伝送チャンネルの作用によって
パルスに導入嘔れうる如何なる歪みの結果でも失なわな
い。もし必要なら再生データ信号の相対位置を正確に再
規定するため、前述し九デコーダ及び時間軸補正器１０
０のデコーダ回路部分の入力において使用されているよ
うな伝送チャンネルの出力に、振幅レベル感知検出手段
が結合されうる。
信号システムへの（移関連パルスの伝送に対して２つの
ワンショットマルチパイブレー）１０５５及び１０５６
の出力パルスは各々の入カバルスに対して出力パルスを
生成する正オアゲート１０５７の別の入力に与えられる
。オアゲー）１０５７の出力パルスはデータ選択スイッ
チ１２８へのライン１５４を介しての伝送のためディス
クｇ＜ ＦＥＩ７データインタフエース１５１（第９Ｂ
図）に与えられ、該スイッチは元のカラーテレビジョン
信号を復調するため再生データの復調及び処理の丸めに
、被選択再生チャンネル９１のデコーダ及び時間軸補正
器１００のデータデコーダ部分の入力に被伝送パルスを
結合する。ディスクドライブインターフェース１５１は
単一人力信号を受は取り、該単一人力信号の同数相補出
力信号フオームを発生する従来の相補を出力バッファア
ンプを含む。この相部型バツファアングはＯＲゲート１
０５７によって供給されたパルスに関する名遷移を一対
の同数相補レベルパルスに変換し、選択された再生チャ
ンネル９１に送信するためにデータ選択スイッチ１２８
に供給する。
ワンショットマルチパイブレー）１０５５及び１０５６
の出力パルスは各々の入カバルスに対して出力パルスを
生成する正オアゲート１０５７の別の入力に与えられる
。オアゲー）１０５７の出力パルスはデータ選択スイッ
チ１２８へのライン１５４を介しての伝送のためディス
クｇ＜ ＦＥＩ７データインタフエース１５１（第９Ｂ
図）に与えられ、該スイッチは元のカラーテレビジョン
信号を復調するため再生データの復調及び処理の丸めに
、被選択再生チャンネル９１のデコーダ及び時間軸補正
器１００のデータデコーダ部分の入力に被伝送パルスを
結合する。ディスクドライブインターフェース１５１は
単一人力信号を受は取り、該単一人力信号の同数相補出
力信号フオームを発生する従来の相補を出力バッファア
ンプを含む。この相部型バツファアングはＯＲゲート１
０５７によって供給されたパルスに関する名遷移を一対
の同数相補レベルパルスに変換し、選択された再生チャ
ンネル９１に送信するためにデータ選択スイッチ１２８
に供給する。
第５４Ａ及び５４Ｂ図はビデオフレーム蓄積記録及び再
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１０５８．１０５９゜１０６０及
び１０６１の記録駆動及び再生前項増幅回路ｆｔ有する
詳細な電気回路図の部分を示す。第５チヤンネル１０６
２はサーボ再生前置増幅器に固定的に結合され九サーボ
トラックヘッド及びデータトラック記録及び再生チャン
ネルを備えている。
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１０５８．１０５９゜１０６０及
び１０６１の記録駆動及び再生前項増幅回路ｆｔ有する
詳細な電気回路図の部分を示す。第５チヤンネル１０６
２はサーボ再生前置増幅器に固定的に結合され九サーボ
トラックヘッド及びデータトラック記録及び再生チャン
ネルを備えている。
ビデオフレーム蓄積記録及び再生システムにお１／）て
、第５４Ａ及びＳａＢ図に示すデータ記録及び再生チャ
ンネルと膜１じ５つ以上のデータ記録及び再生チャンネ
ル（図示せず）が使用される。チャンネル１０５８にお
けるリレー１０６５は前述したように記録命令がライン
１ｏ６６上でディスク駆動制御回路から受信される時に
生ずるように記録するヘッド１００８ａ及び１００８ｂ
の１つを接紳する位置に接点を有する。記録命令の不在
存在時に、リレー１０６３は再生位置にある。この位置
で、リレー１０６′５の接点は他の位置にある。ヘッド
１００８ａ及び１００８ｂは記録及び再生のため使用さ
れ、交互に奇数及び偶数テレビジョンフィールドを切り
換える。これらヘッド１００８ａの切換えはディスク駆
動を子装置に設けられた第３８Ａ図の記録タイミング回
路によって与えられるライン１ｏ６７に連続的に発生さ
れる３Ｏ−Ｈｚヘッドスイッチング信号によって制御さ
れる。夫々のチャンネル１０５８〜１０６１のヘッド１
０６４及び１ｏ６５から交互に受信される再生データは
前述した第５５Ａ及び５３Ｂ図に示すような夫々のチャ
ンネルに関連した検出回路に供給てれる。ビデオフレー
ム蓄積記録及び再生システムに使用されている記録／再
生ヘッドは本装置において使用される種類のディスクハ
ック上のディジタル記録のために、アプライド・マグネ
チック・コーポレーション又はインフォメーション・マ
グネチック・コーポレーションによって製造されている
ような通常のヘッドである。
、第５４Ａ及びＳａＢ図に示すデータ記録及び再生チャ
ンネルと膜１じ５つ以上のデータ記録及び再生チャンネ
ル（図示せず）が使用される。チャンネル１０５８にお
けるリレー１０６５は前述したように記録命令がライン
１ｏ６６上でディスク駆動制御回路から受信される時に
生ずるように記録するヘッド１００８ａ及び１００８ｂ
の１つを接紳する位置に接点を有する。記録命令の不在
存在時に、リレー１０６３は再生位置にある。この位置
で、リレー１０６′５の接点は他の位置にある。ヘッド
１００８ａ及び１００８ｂは記録及び再生のため使用さ
れ、交互に奇数及び偶数テレビジョンフィールドを切り
換える。これらヘッド１００８ａの切換えはディスク駆
動を子装置に設けられた第３８Ａ図の記録タイミング回
路によって与えられるライン１ｏ６７に連続的に発生さ
れる３Ｏ−Ｈｚヘッドスイッチング信号によって制御さ
れる。夫々のチャンネル１０５８〜１０６１のヘッド１
０６４及び１ｏ６５から交互に受信される再生データは
前述した第５５Ａ及び５３Ｂ図に示すような夫々のチャ
ンネルに関連した検出回路に供給てれる。ビデオフレー
ム蓄積記録及び再生システムに使用されている記録／再
生ヘッドは本装置において使用される種類のディスクハ
ック上のディジタル記録のために、アプライド・マグネ
チック・コーポレーション又はインフォメーション・マ
グネチック・コーポレーションによって製造されている
ような通常のヘッドである。
中央処理ユニット・インターフェース
第８図と関連して前述したコンピュータシステム９２に
関して、種々のインターフェースが、テレタイプに関連
し九柿々のサブセクション１０９、紙テープリーダ１１
１、読出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母線１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＬＩインターフェース１０８と共に詳細に説明てれる
。
関して、種々のインターフェースが、テレタイプに関連
し九柿々のサブセクション１０９、紙テープリーダ１１
１、読出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母線１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＬＩインターフェース１０８と共に詳細に説明てれる
。
第２９図に示すＣＰＵインターフェースブロック図はそ
の上部においてＣＰＵ１０６に延長している１３ライン
のアドレス・データ母線１０５を示す。
の上部においてＣＰＵ１０６に延長している１３ライン
のアドレス・データ母線１０５を示す。
これら１３ラインは１３ビットアドレス語を伝送し、か
つ母線バンク７遺択信号と一緒にラッチ１００の入力に
接続され、該ラッチはアドレス語及びＣＰＵ １０６と
インターフェースされるべき端末装置を認定する母線バ
ンク７選択信選択上憶する恵めアドレス／データ・マル
チグレクス・サイクルのアドレス時に制御ライン１４４
の１つを介してＣＰＵによって発生される母線同期又は
８８ＹＮＣ信号に応答する。デコーダ／デマルチブレフ
サ１１０１はアドレス語を受信するように接続されてお
り、母線バンク７はラッチ１１００に蓄！１１嘔れてい
る信号ケ選択し、アドレス情報に応じて２１装置選択ラ
イン１１４の１つを作動させるためにアドレスを復調す
る。レコーダ／デマルチプレクサｔ１ｏＩＶｉアドレス
を復調し、アドレスの３つの最大桁が端末装置リフニス
をあられ丁時、制御ラインの１つを介してＣＰＵ１０６
によって与えられる母線バンク７選択信選択上ＢＢＳ７
信号に応答して適当な装置選択ラインを作動させる。装
を選択ラインは高レベルから低レベルに切換えることに
よって作動され、ＣＰＵ１０６とのデータ伝送のため要
求されている関連装置を主母線１０５に適当に接続する
。前述したように２１装置選択ライン１１４の１５ライ
ンは端末インターフェース１１５．１１８．１１９．１
２０及び１２１に延長しており、残りの６ラインの装置
選択ラインはテレタイプ１０９、紙チー１リーダ１１１
及び読出し専用メモリ１１２のインタフェースを制御す
るだめの論理回路１１０２に延長している。
つ母線バンク７遺択信号と一緒にラッチ１００の入力に
接続され、該ラッチはアドレス語及びＣＰＵ １０６と
インターフェースされるべき端末装置を認定する母線バ
ンク７選択信選択上憶する恵めアドレス／データ・マル
チグレクス・サイクルのアドレス時に制御ライン１４４
の１つを介してＣＰＵによって発生される母線同期又は
８８ＹＮＣ信号に応答する。デコーダ／デマルチブレフ
サ１１０１はアドレス語を受信するように接続されてお
り、母線バンク７はラッチ１１００に蓄！１１嘔れてい
る信号ケ選択し、アドレス情報に応じて２１装置選択ラ
イン１１４の１つを作動させるためにアドレスを復調す
る。レコーダ／デマルチプレクサｔ１ｏＩＶｉアドレス
を復調し、アドレスの３つの最大桁が端末装置リフニス
をあられ丁時、制御ラインの１つを介してＣＰＵ１０６
によって与えられる母線バンク７選択信選択上ＢＢＳ７
信号に応答して適当な装置選択ラインを作動させる。装
を選択ラインは高レベルから低レベルに切換えることに
よって作動され、ＣＰＵ１０６とのデータ伝送のため要
求されている関連装置を主母線１０５に適当に接続する
。前述したように２１装置選択ライン１１４の１５ライ
ンは端末インターフェース１１５．１１８．１１９．１
２０及び１２１に延長しており、残りの６ラインの装置
選択ラインはテレタイプ１０９、紙チー１リーダ１１１
及び読出し専用メモリ１１２のインタフェースを制御す
るだめの論理回路１１０２に延長している。
制御プログラムはアンドゲート１１０４全介して接続さ
れる８データビツトライン１１０３ｉ有する１１１Ｎ、
ｆ −７”リーダ１１１ヲ使用するメモリ・ユニット
１０７中に負荷され、前記ゲートの出力はライン１１０
５″ｆｃ介してデータ母線１０５の８ラインに接続され
る。メモリユニット１０７のローディングはスイッチ１
１２５の動作によって開始され、スイッチが押圧される
と主母線１０５及び制御ライン１４４を介して適当な装
置アドレス及び制御信号を出すように指令する命令をＣ
ＰＵ１ｏｂに与えて、紙テープリーダ１１１によって与
えられる制御プログラム金母線１０５にゲートせしめる
。最初、Ｃ）’Ｕ１０６は装置アドレス及び、ＲＯＭ１
１２により負荷命令シーケンスをＣＰＵに送らせるよう
に符号化回路１１２６を可能化するための適当な装置選
択ライン１１４全乍動させる制御信号を発生する。負荷
命令シーケンスの受信に続いてＣ）”Ｕ １０６はコン
ピュータ・マイクロ・コード・プログラムによって決ま
るルーチン及び演算機能全実行し、１キヤラクタずつ紙
テープリーダ１１１からの制御プログラムのローディン
グ金指示する。特に負荷命令シーケンスはＲＯＭ１１２
によって発生され、負荷命令飴が続く６つのキャラクタ
のシーケンスを含んでおり、各々のキャラクタＦｉ７ビ
ツト語全官む。そのシーケンスの各７ビツトキヤラクタ
は符号化回路１１２６の制御によりＦＬＯＭ１１２によ
って符号化され、ＣＰＵへＲ，ＯＭデータ利利用可能命
令送送ことに続いて主母線１０５にゲートすることによ
って個々にＣＰ［Ｊ１０６に送出される。各キャラクタ
はライン１１２８上に与えられるゲート信号により可能
化されるＲＯＭデータ及び状態デー） １ｔ２７によっ
て母線１０５及び論理回路１１０２によって１１３０に
結合される（負荷命令シーケンスの各７ビツトキヤラク
タの送出と共に）スイッチ１１２５のｇｈ作によって発
生される命令に続いてデマルチプレクサ１１０１はＣＰ
Ｕ１０６からアドレス信号及び制御信号を受信し、装置
選択ラインのうちのラインＦを作動させる。論理回路１
１０２は被作動装置選択ライン及びライン１１３上にＣ
ＰＵ １０６によって与えられるｌ！ｉ１１御信号中の
母線デー・夕に応答して、ＲＯＭデータ利用可能状態ゲ
一）１ｊ２１への入力の１つに状態命令を与える。
れる８データビツトライン１１０３ｉ有する１１１Ｎ、
ｆ −７”リーダ１１１ヲ使用するメモリ・ユニット
１０７中に負荷され、前記ゲートの出力はライン１１０
５″ｆｃ介してデータ母線１０５の８ラインに接続され
る。メモリユニット１０７のローディングはスイッチ１
１２５の動作によって開始され、スイッチが押圧される
と主母線１０５及び制御ライン１４４を介して適当な装
置アドレス及び制御信号を出すように指令する命令をＣ
ＰＵ１ｏｂに与えて、紙テープリーダ１１１によって与
えられる制御プログラム金母線１０５にゲートせしめる
。最初、Ｃ）’Ｕ１０６は装置アドレス及び、ＲＯＭ１
１２により負荷命令シーケンスをＣＰＵに送らせるよう
に符号化回路１１２６を可能化するための適当な装置選
択ライン１１４全乍動させる制御信号を発生する。負荷
命令シーケンスの受信に続いてＣ）”Ｕ １０６はコン
ピュータ・マイクロ・コード・プログラムによって決ま
るルーチン及び演算機能全実行し、１キヤラクタずつ紙
テープリーダ１１１からの制御プログラムのローディン
グ金指示する。特に負荷命令シーケンスはＲＯＭ１１２
によって発生され、負荷命令飴が続く６つのキャラクタ
のシーケンスを含んでおり、各々のキャラクタＦｉ７ビ
ツト語全官む。そのシーケンスの各７ビツトキヤラクタ
は符号化回路１１２６の制御によりＦＬＯＭ１１２によ
って符号化され、ＣＰＵへＲ，ＯＭデータ利利用可能命
令送送ことに続いて主母線１０５にゲートすることによ
って個々にＣＰ［Ｊ１０６に送出される。各キャラクタ
はライン１１２８上に与えられるゲート信号により可能
化されるＲＯＭデータ及び状態デー） １ｔ２７によっ
て母線１０５及び論理回路１１０２によって１１３０に
結合される（負荷命令シーケンスの各７ビツトキヤラク
タの送出と共に）スイッチ１１２５のｇｈ作によって発
生される命令に続いてデマルチプレクサ１１０１はＣＰ
Ｕ１０６からアドレス信号及び制御信号を受信し、装置
選択ラインのうちのラインＦを作動させる。論理回路１
１０２は被作動装置選択ライン及びライン１１３上にＣ
ＰＵ １０６によって与えられるｌ！ｉ１１御信号中の
母線デー・夕に応答して、ＲＯＭデータ利用可能状態ゲ
一）１ｊ２１への入力の１つに状態命令を与える。
ｆ’ＬＯＭ利用可能状態命令は論理回路１１０２によっ
てその第２人力に与えられるＲＯＭ状態ゲート信号によ
り状態ゲート１１２７を可能化することによりＣＰＵ１
０６に送出され、その状態命令は状態デー）１１２７の
出力１１２９からライン１１０５’ｉ介して主母線１０
５に結合される。各ＲＯＭデータ利用可能状態命令の受
信に応答して、（、’ＰＵｆ０６はＣＰＵ１ｏｓへ適当
なアドレス及び制御信号を送出し負荷命令シーケンスの
次の７ビツトキヤラクタｉ ＣＰＵ Ｋ民させる。
てその第２人力に与えられるＲＯＭ状態ゲート信号によ
り状態ゲート１１２７を可能化することによりＣＰＵ１
０６に送出され、その状態命令は状態デー）１１２７の
出力１１２９からライン１１０５’ｉ介して主母線１０
５に結合される。各ＲＯＭデータ利用可能状態命令の受
信に応答して、（、’ＰＵｆ０６はＣＰＵ１ｏｓへ適当
なアドレス及び制御信号を送出し負荷命令シーケンスの
次の７ビツトキヤラクタｉ ＣＰＵ Ｋ民させる。
デマルチプレクサ１１０１は装置選択ライン１１１４の
ラインＣ全作動させて、ＣＰＵ１０６が信号中の母線デ
ータをライン１１１３’ｉ介してＣＰＵインターフェー
スに送る時、データ・キャラクタ・ゲート１１２７を可
能化するゲート信号を論理回路１１０２によりライン１
１２８上に発生せしめる。被可能化キャラクタ・ゲート
１１２７ＦｉＲＯＭ１１２及び符号化回路１１２６の鶴
岡動作により発生される７ビツト胎會ＣＰＵ１０６への
伝送の１ｒ：、めにライン１１０５を介して主母線１０
５上に与える。上述したようにして符号化回路１１２６
及びＲＯＭ１１２はＣＰＵ１ｏ６への７ビツト負荷命令
が続いている６つの７ビツトキヤラクタの前のシーケン
ス２与える。図示の装置で、符潟゛化回路１１２６及び
ｌ（，０Ｍ１１２ｄテレタイプライタから共通に発生す
る同じＡｓ（”Ｉコード給中の７ビツトキヤラクタの負
荷命令シーケンスを発生する。
ラインＣ全作動させて、ＣＰＵ１０６が信号中の母線デ
ータをライン１１１３’ｉ介してＣＰＵインターフェー
スに送る時、データ・キャラクタ・ゲート１１２７を可
能化するゲート信号を論理回路１１０２によりライン１
１２８上に発生せしめる。被可能化キャラクタ・ゲート
１１２７ＦｉＲＯＭ１１２及び符号化回路１１２６の鶴
岡動作により発生される７ビツト胎會ＣＰＵ１０６への
伝送の１ｒ：、めにライン１１０５を介して主母線１０
５上に与える。上述したようにして符号化回路１１２６
及びＲＯＭ１１２はＣＰＵ１ｏ６への７ビツト負荷命令
が続いている６つの７ビツトキヤラクタの前のシーケン
ス２与える。図示の装置で、符潟゛化回路１１２６及び
ｌ（，０Ｍ１１２ｄテレタイプライタから共通に発生す
る同じＡｓ（”Ｉコード給中の７ビツトキヤラクタの負
荷命令シーケンスを発生する。
７キヤラクタ負荷命令シーケンスの負荷命令の受信に応
答してＣＰＵ１０６はＶｉ、１ｉアドレス及び制御信号
を発生して適当な装置選択ラインを作動させて、論理回
路１１０２により紙テープリーダ１１１から制御プログ
ラム全メモリユニット１０７に負荷ゼし、める。最初に
、デマルチプレクサ１１０１は装置選択ライン１１４０
紙テープリーダラインＭ ｆ作動させるＣＰＵからのア
ドレス金受信する。続いてＣＰＵ １０６は主母線１０
５のラインの１つを介して命令を与える。ライン１１４
上の母線データアウト制御信号の発生により、進みテー
プリーダ命令はライン１１０３の１つを介してテープリ
ーダ１１１に送出される。テープリーダ１１１は安来さ
れたデータがＣＰＵインターフェース１０８に送出され
た時、ライン１１０３の一つを介して信号音ｃＰＵイン
ターフェース１０８に戻す。論理回路１１０２けゲート
１１４３にデータ利用可能命令をＣＰｔＪ ｉ Ｏ６に
出させることによって復・１帯信号及び制御信号中の母
線データに応答する。データ利用可能命令はライン１ｉ
［］５ｉ介して主母線１０Ｓ［与えられ、ＣＰＵ１０６
に伝送される。２．データ利用可能命令の受信に絖いて
、ＣＰＵ１０６はＣＰＵ１０６にアドレス及び制御信号
を与え、紙デーブリーダからの利用可能なデータをメモ
リユニット１０７に伝送せしめる。デマルチブレクシ゛
１１０１ｉｌｔ装置選択ライン１１４のラインＬｉ作動
させて、信号中の母線データがＣＰＩＪによってライン
１１１３上に与えられる時に、ライン１１０６にゲート
信号を与えることにより＃ａｌ埋回路１１０２はアント
ゲ−）１１０４を可能化せしめる。被可能化アントゲ−
）１１０４は紙テープリーダから受信されたデータをラ
イン１１０３ｆｃ介してメモリユニット１０７への伝送
のために主母線１０５上に与える。
答してＣＰＵ１０６はＶｉ、１ｉアドレス及び制御信号
を発生して適当な装置選択ラインを作動させて、論理回
路１１０２により紙テープリーダ１１１から制御プログ
ラム全メモリユニット１０７に負荷ゼし、める。最初に
、デマルチプレクサ１１０１は装置選択ライン１１４０
紙テープリーダラインＭ ｆ作動させるＣＰＵからのア
ドレス金受信する。続いてＣＰＵ １０６は主母線１０
５のラインの１つを介して命令を与える。ライン１１４
上の母線データアウト制御信号の発生により、進みテー
プリーダ命令はライン１１０３の１つを介してテープリ
ーダ１１１に送出される。テープリーダ１１１は安来さ
れたデータがＣＰＵインターフェース１０８に送出され
た時、ライン１１０３の一つを介して信号音ｃＰＵイン
ターフェース１０８に戻す。論理回路１１０２けゲート
１１４３にデータ利用可能命令をＣＰｔＪ ｉ Ｏ６に
出させることによって復・１帯信号及び制御信号中の母
線データに応答する。データ利用可能命令はライン１ｉ
［］５ｉ介して主母線１０Ｓ［与えられ、ＣＰＵ１０６
に伝送される。２．データ利用可能命令の受信に絖いて
、ＣＰＵ１０６はＣＰＵ１０６にアドレス及び制御信号
を与え、紙デーブリーダからの利用可能なデータをメモ
リユニット１０７に伝送せしめる。デマルチブレクシ゛
１１０１ｉｌｔ装置選択ライン１１４のラインＬｉ作動
させて、信号中の母線データがＣＰＩＪによってライン
１１１３上に与えられる時に、ライン１１０６にゲート
信号を与えることにより＃ａｌ埋回路１１０２はアント
ゲ−）１１０４を可能化せしめる。被可能化アントゲ−
）１１０４は紙テープリーダから受信されたデータをラ
イン１１０３ｆｃ介してメモリユニット１０７への伝送
のために主母線１０５上に与える。
ＣＰＵ１０６、ＣＰＵイｙターフｘ−ス１ｏａ及ヒ紙テ
ーブリーダ１１１Ｆｉ紙テープ上に蓄積された制御プロ
グラムがメモリユニット１０７に転送される迄、上述し
たようにして作動される。
ーブリーダ１１１Ｆｉ紙テープ上に蓄積された制御プロ
グラムがメモリユニット１０７に転送される迄、上述し
たようにして作動される。
同様に、もし直列データを含むテレタイプ１１０がＣＰ
Ｕ１０６によってアドレスされるならば、そのデータは
ナンドデー） １１０８によって＠線１０５上にゲート
され、これらのゲートはライン１１０７上の１負列デー
タがユニバーサル非同期伝送器（ＵＡＲＴ）１１１０に
よって８ビット並列データに変換された後、論理１１０
２によってライン１１０９’ｊ介して可能化される。逆
にＣＰＵがデータ全テレタイプに送出している場合は、
８ビット並列データがその並タリデータ全テレタイプに
延長しているライン１１１２に現れる直列データに変換
するＵＡＲＴ １１１１に延侵しているライン１１０５
上に現れる。ブロック１１１０及び１１１１によって示
されるＵＡＲＴは通常両機能を行なう１つのユニットで
ある。
Ｕ１０６によってアドレスされるならば、そのデータは
ナンドデー） １１０８によって＠線１０５上にゲート
され、これらのゲートはライン１１０７上の１負列デー
タがユニバーサル非同期伝送器（ＵＡＲＴ）１１１０に
よって８ビット並列データに変換された後、論理１１０
２によってライン１１０９’ｊ介して可能化される。逆
にＣＰＵがデータ全テレタイプに送出している場合は、
８ビット並列データがその並タリデータ全テレタイプに
延長しているライン１１１２に現れる直列データに変換
するＵＡＲＴ １１１１に延侵しているライン１１０５
上に現れる。ブロック１１１０及び１１１１によって示
されるＵＡＲＴは通常両機能を行なう１つのユニットで
ある。
命令中の母線データはライン１１１３ｋ”介して論理１
１０２に与えられ、母線データアウト命令はライン１１
１４ｉ介して論理１１０２に与えられる。母線データイ
ン及びアウト命令は、データが主母線１０５ヲ介して受
信又は伝送せしめられるべきか否かにより制御ライン１
４４の一つを介してＣＰＵ１０６により与えられる。同
様に、ＣＰＵ１０６からの母線イニシャライズ信号は論
理回路中の多数の７リツプフロツブをスタートアップ、
又は等価な動作シークンス時に既知の状態にセットする
ため、ライン１１１５上に現れる。また論理１１０２は
アドレスされた装置が連絡せしめられたこと、即ちもし
データが送出さるべきものであるならデータが準備中で
あり、又はもしＣＰＵがデータを送っているなら受信さ
れたこと１（ＣＰＵに知らせるためＣＰＵ １０６に延
長しているライン１１１６上に多夏入カッアゲ−）１１
３２（第５８Ｂ図）によって出される母線応答信号を有
する。母線応答信号は約１０マイクロ秒以内にＣＰＵ
１０６に至るライン１１１６上にない場合には、ＣＰＵ
は接近していない信号をまつよりはすててしまう。
１０２に与えられ、母線データアウト命令はライン１１
１４ｉ介して論理１１０２に与えられる。母線データイ
ン及びアウト命令は、データが主母線１０５ヲ介して受
信又は伝送せしめられるべきか否かにより制御ライン１
４４の一つを介してＣＰＵ１０６により与えられる。同
様に、ＣＰＵ１０６からの母線イニシャライズ信号は論
理回路中の多数の７リツプフロツブをスタートアップ、
又は等価な動作シークンス時に既知の状態にセットする
ため、ライン１１１５上に現れる。また論理１１０２は
アドレスされた装置が連絡せしめられたこと、即ちもし
データが送出さるべきものであるならデータが準備中で
あり、又はもしＣＰＵがデータを送っているなら受信さ
れたこと１（ＣＰＵに知らせるためＣＰＵ １０６に延
長しているライン１１１６上に多夏入カッアゲ−）１１
３２（第５８Ｂ図）によって出される母線応答信号を有
する。母線応答信号は約１０マイクロ秒以内にＣＰＵ
１０６に至るライン１１１６上にない場合には、ＣＰＵ
は接近していない信号をまつよりはすててしまう。
ＵＡＲＴ 及びＲＡＳインターフェース用のタイミング
信号はライン１１１９上に３ＳＣ信号を発生する発振器
１１１８によって発生される。３ＳＣ信号は１１分割カ
ウンタ１１２０に接続され、その出力はその動作用のク
ロック信号としてＲＡＳインターフェース１１５０回路
と共にカウンタ１１２に延長しているライン１１２１上
に現れる。更にカウンタ１１２２Ｆｉ１２分割カウンタ
の被分割３ＳＣ信号全割算し、テレタイプライタの動作
に匹献し、約１７５８Ｈｚの周波数の速度でＵＡＲＴを
クロックするために使用される出力を与える。
信号はライン１１１９上に３ＳＣ信号を発生する発振器
１１１８によって発生される。３ＳＣ信号は１１分割カ
ウンタ１１２０に接続され、その出力はその動作用のク
ロック信号としてＲＡＳインターフェース１１５０回路
と共にカウンタ１１２に延長しているライン１１２１上
に現れる。更にカウンタ１１２２Ｆｉ１２分割カウンタ
の被分割３ＳＣ信号全割算し、テレタイプライタの動作
に匹献し、約１７５８Ｈｚの周波数の速度でＵＡＲＴを
クロックするために使用される出力を与える。
第２９図のブロック図の動作を実施する丸めに使用でき
る特別の回路の一例を第５８Ａ乃至５８Ｄ図に示す。第
５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しなか
った部分を除いて特に説明しない。
る特別の回路の一例を第５８Ａ乃至５８Ｄ図に示す。第
５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しなか
った部分を除いて特に説明しない。
装＋を選択ラインを作動させる装置において、ランチ１
１００は母線マルチプレックス・サイクルのアドレス時
にＣＰＵ １０６ Ｋより与えられるＢＳＹＮＣ信号（
より可能化されて、接散の排他的ノアゲート１０９８及
びアントゲ−） １０９９から成る第１デコーダの入力
に対する１３ビットアドレス語及び母線バンク７選択信
号（又はＢＢ８７信号）全ラッチする。アントゲ−）
１０９９は２つの入力全有しており、１つは被ラッチＢ
Ｂ８７信号で、他は５ピツトアドレス論の７つの最大桁
ビットと最小桁ビットと関連した排他的ノアデー） １
０９８のワイヤード・オア出力である。もしＢＢ８７信
号及びワイヤード・オア出力を有する排他的ノアゲート
が端末装置のリクエストに対して正しい状態に′おるな
ら、ナントゲート１０９９はアドレス語の残りの５ビツ
トの状態により装置選択ライン１１４を作動するように
応答するデコーダ／デマルチプレクサ１１０１に可能化
信号を与える。第８図のブロック図に示す１５装置選択
ライン１１４は第５８Ｄ図において右に延長しており、
前述し九ようにＣＰＵインターフェース１０８の内部に
使用されている６装置選択ラインにはＣ，Ｄ、β、Ｆ、
Ｌ及びＭの記号が付されている。
１００は母線マルチプレックス・サイクルのアドレス時
にＣＰＵ １０６ Ｋより与えられるＢＳＹＮＣ信号（
より可能化されて、接散の排他的ノアゲート１０９８及
びアントゲ−） １０９９から成る第１デコーダの入力
に対する１３ビットアドレス語及び母線バンク７選択信
号（又はＢＢ８７信号）全ラッチする。アントゲ−）
１０９９は２つの入力全有しており、１つは被ラッチＢ
Ｂ８７信号で、他は５ピツトアドレス論の７つの最大桁
ビットと最小桁ビットと関連した排他的ノアデー） １
０９８のワイヤード・オア出力である。もしＢＢ８７信
号及びワイヤード・オア出力を有する排他的ノアゲート
が端末装置のリクエストに対して正しい状態に′おるな
ら、ナントゲート１０９９はアドレス語の残りの５ビツ
トの状態により装置選択ライン１１４を作動するように
応答するデコーダ／デマルチプレクサ１１０１に可能化
信号を与える。第８図のブロック図に示す１５装置選択
ライン１１４は第５８Ｄ図において右に延長しており、
前述し九ようにＣＰＵインターフェース１０８の内部に
使用されている６装置選択ラインにはＣ，Ｄ、β、Ｆ、
Ｌ及びＭの記号が付されている。
新テープ・リーダ１１１の動作に関して、そこから絖み
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが第５８Ｂ
図に示す如くライン１１０５上にデ−夕を与えるように
徳行される時、リーダの動作速度を適当な値にＰｔ１Ｊ
御しかつＣＰＵ１０６へのデータをゲートすると共にデ
ータが利用可能である場合に、ＣＰＵ１０６に知らせる
ための回路が設けられる。
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが第５８Ｂ
図に示す如くライン１１０５上にデ−夕を与えるように
徳行される時、リーダの動作速度を適当な値にＰｔ１Ｊ
御しかつＣＰＵ１０６へのデータをゲートすると共にデ
ータが利用可能である場合に、ＣＰＵ１０６に知らせる
ための回路が設けられる。
従ってテープリーダ１１１がスイッチ１１２５ ｇ作動
することにより選択される時、スイッチ回路１１２４け
ライン１１５０．１１５１を介してＣＰＵ１０６に２つ
の命令金円して新テープリーダ１１１からのデータ入力
を待つように調節するマイクロコード・ルーチン１ｃＰ
Ｕに実行せしめる。スイッチラッチ回路１１２４は符号
化回路１１２６のシフトレジスタ１１１７をクリアし、
その後直ぐに遅延回路１１３５の動作により、第１のも
のに論理′ＯＮ出力及び８ビット位置出力の他の７つに
論理′１〃出力を与えるようにシフトレジスタをセット
する。これによりメモリユニット１０７への制御プログ
ラムの転送に至るＲＯＭ１１２２によるキャラクタ負荷
命令を発生するためのシフトレジスタ１１１７１準備す
る。シフトレジスタ１１１７の設定に続いて遅延回路１
１３５ハスイッチラッチ回路１１２４の７リツプフロツ
プをプリセットすることによってライン１１５０’ｉ介
してＣＰＵ１０６に与えられる命令を除去してスイッチ
１１２５の他の動作に応答するようにスイッチラッチ回
路全準備する。同じように符号化された新テープリーダ
とテレタイプデータ間を識別しデータのＣＰＵ １０６
へのｌＡまった転送を防止するため、遅延回路１１３３
はスイッチ１１２５が作動される時、テレタイプデータ
利用可能アンドゲート１１５９ｉ不能化するように接続
されている。
することにより選択される時、スイッチ回路１１２４け
ライン１１５０．１１５１を介してＣＰＵ１０６に２つ
の命令金円して新テープリーダ１１１からのデータ入力
を待つように調節するマイクロコード・ルーチン１ｃＰ
Ｕに実行せしめる。スイッチラッチ回路１１２４は符号
化回路１１２６のシフトレジスタ１１１７をクリアし、
その後直ぐに遅延回路１１３５の動作により、第１のも
のに論理′ＯＮ出力及び８ビット位置出力の他の７つに
論理′１〃出力を与えるようにシフトレジスタをセット
する。これによりメモリユニット１０７への制御プログ
ラムの転送に至るＲＯＭ１１２２によるキャラクタ負荷
命令を発生するためのシフトレジスタ１１１７１準備す
る。シフトレジスタ１１１７の設定に続いて遅延回路１
１３５ハスイッチラッチ回路１１２４の７リツプフロツ
プをプリセットすることによってライン１１５０’ｉ介
してＣＰＵ１０６に与えられる命令を除去してスイッチ
１１２５の他の動作に応答するようにスイッチラッチ回
路全準備する。同じように符号化された新テープリーダ
とテレタイプデータ間を識別しデータのＣＰＵ １０６
へのｌＡまった転送を防止するため、遅延回路１１３３
はスイッチ１１２５が作動される時、テレタイプデータ
利用可能アンドゲート１１５９ｉ不能化するように接続
されている。
上述し友ようにセットされたシフトレジスタ１１１７に
より、８つのビット位置はフリップ７０ツブ及び後続の
アントゲ−）１１５４により１１３０上にＲ，ＯＭデデ
ー状態信号を発生させる可能化信号をライン１１５５を
介して発生させる。２つの入力アンドデー）１１５５の
１つの入力は装置選択ラインＣが作動され、信号中の母
線データが前述したように受信される時、キャラクタ・
データナントゲート１１２７にＲＯＭ負荷命令１ｃＰＵ
１０６に送出せしめるためのゲート信号音ライン１１２
８上に発生させるべく、可能化される。アンド及びオア
ゲートから成り、装置選択信号及び母線データイン及び
アウト信号を受信するように一緒に接続されたゲート回
路１１５６は適当な状態で種々の状態及びデータゲート
をセットしてＣＰＵインターフェースと種々の端末装置
インターフェース間で所望の情報の転送を行なう。
より、８つのビット位置はフリップ７０ツブ及び後続の
アントゲ−）１１５４により１１３０上にＲ，ＯＭデデ
ー状態信号を発生させる可能化信号をライン１１５５を
介して発生させる。２つの入力アンドデー）１１５５の
１つの入力は装置選択ラインＣが作動され、信号中の母
線データが前述したように受信される時、キャラクタ・
データナントゲート１１２７にＲＯＭ負荷命令１ｃＰＵ
１０６に送出せしめるためのゲート信号音ライン１１２
８上に発生させるべく、可能化される。アンド及びオア
ゲートから成り、装置選択信号及び母線データイン及び
アウト信号を受信するように一緒に接続されたゲート回
路１１５６は適当な状態で種々の状態及びデータゲート
をセットしてＣＰＵインターフェースと種々の端末装置
インターフェース間で所望の情報の転送を行なう。
キャラクタ・データがデータナントゲート１１２７全可
能化することによってＣＰＵ １０６に伝送される毎に
、アンドゲート１１５５は状態ナントゲート１１２７ｉ
不能化するため回路１１５４の７リツプフロツプをクリ
アする信号全発生する。更に、この信号は論理鴬Ｏｒの
１ビット位置をシフトするため、シフトレジスタ１１７
に１パルスを与えるワン・ショットマルチバイブレータ
１１５７ｉクロツクする。
能化することによってＣＰＵ １０６に伝送される毎に
、アンドゲート１１５５は状態ナントゲート１１２７ｉ
不能化するため回路１１５４の７リツプフロツプをクリ
アする信号全発生する。更に、この信号は論理鴬Ｏｒの
１ビット位置をシフトするため、シフトレジスタ１１７
に１パルスを与えるワン・ショットマルチバイブレータ
１１５７ｉクロツクする。
ワンショットマルチバイブレータ１１５７ｔｊシフトレ
ジスタ１１７の８ビット位置の論理レベル金次のアンド
ゲートに転送するためにリセットされる時、回路１１５
４の７リツプフロツプをクロックする。
ジスタ１１７の８ビット位置の論理レベル金次のアンド
ゲートに転送するためにリセットされる時、回路１１５
４の７リツプフロツプをクロックする。
シフトレジスタ１１７の第８番目のビット位置が論理箋
１Ｎ信号金出力する限り、状態ナントゲート１１２７は
ワンショットマルチバイブレータ１１５７によってクロ
ックされる時、回路１１５４からの可能化信号を受信す
る。
１Ｎ信号金出力する限り、状態ナントゲート１１２７は
ワンショットマルチバイブレータ１１５７によってクロ
ックされる時、回路１１５４からの可能化信号を受信す
る。
論理％０１がシフトレジスタ１１１７の第８ビット位置
に達すると、ライン１１５５は低１！６３１％０〃等価
信号レベルを回路１１５４の７リツプフロツプのデータ
入力及びアンドゲート１１５５の入力の一つに結合する
。従って回路１１５４の７リツプフロツプがワンショッ
トマルチバイブレータ１１５７によってクロックされる
時、状態ナントゲート１１２７は可能化され、アントゲ
−）１１５５はデータナンドデー）１１２７に可能化ア
ンドゲート信号を与えない。ＣＰＵ１０６は新テープリ
ーダのアドレスとして負荷シーケンスの第１の６キヤラ
クタを解釈し、メモリユニット１０７に制御プログラム
を転送するのに当ってそれを及び制御プログラムのロー
ディングを開始するための命令として第７キヤラクタを
保持する。
に達すると、ライン１１５５は低１！６３１％０〃等価
信号レベルを回路１１５４の７リツプフロツプのデータ
入力及びアンドゲート１１５５の入力の一つに結合する
。従って回路１１５４の７リツプフロツプがワンショッ
トマルチバイブレータ１１５７によってクロックされる
時、状態ナントゲート１１２７は可能化され、アントゲ
−）１１５５はデータナンドデー）１１２７に可能化ア
ンドゲート信号を与えない。ＣＰＵ１０６は新テープリ
ーダのアドレスとして負荷シーケンスの第１の６キヤラ
クタを解釈し、メモリユニット１０７に制御プログラム
を転送するのに当ってそれを及び制御プログラムのロー
ディングを開始するための命令として第７キヤラクタを
保持する。
紙テープリーダ１１１からのラインの１つ、即ちライン
１１４１はＦＦＪ １４２への７クロツクを搬送し、ク
ロックパルスは読み出されているテープ上の各スプロケ
ット孔によって発生される。パルスがＦＦ１１４２ｉク
ロツクするためにライン１１４１に現れると、ＦＦの出
力はデータが利用可能であること金示す信号を発生し、
この信号はライン１１４４上の命令によって可能化され
るナントゲート１１４５によりライン１１０５の１つに
ゲートされる。データが読み出される時、ライン１１４
５上のパルスはアンドゲート１１４６’ｉ介して遅延フ
ンショットマルチバイブレータ１１４５にゲートされ、
該ワンショットマルチバイブレータはライン１１４９上
の出カバルスをテープを進める九めに命令するライン１
１４９上の出力金新テープリーダに発生するワンショッ
トマルチバイブレータ１１４８’ｉ作動させる工うに時
間調節する。ワンショットマルチバイブレータ１１４７
の遅延により紙テープリーダの動作速度全効果的に決定
し、過速度によるテープの損失ｋｍ小にするため、約５
００キャラクタ−７分の速度で好適には保持される。
１１４１はＦＦＪ １４２への７クロツクを搬送し、ク
ロックパルスは読み出されているテープ上の各スプロケ
ット孔によって発生される。パルスがＦＦ１１４２ｉク
ロツクするためにライン１１４１に現れると、ＦＦの出
力はデータが利用可能であること金示す信号を発生し、
この信号はライン１１４４上の命令によって可能化され
るナントゲート１１４５によりライン１１０５の１つに
ゲートされる。データが読み出される時、ライン１１４
５上のパルスはアンドゲート１１４６’ｉ介して遅延フ
ンショットマルチバイブレータ１１４５にゲートされ、
該ワンショットマルチバイブレータはライン１１４９上
の出カバルスをテープを進める九めに命令するライン１
１４９上の出力金新テープリーダに発生するワンショッ
トマルチバイブレータ１１４８’ｉ作動させる工うに時
間調節する。ワンショットマルチバイブレータ１１４７
の遅延により紙テープリーダの動作速度全効果的に決定
し、過速度によるテープの損失ｋｍ小にするため、約５
００キャラクタ−７分の速度で好適には保持される。
ここに記載した装置は例えば診断プログラムの実行に際
してテレタイプを使用し、診断プログラムは例えば制御
プログラムのローディングに関し前述したように紙テー
プリーダ１１１によシメモリユニット１０７に負荷され
る。診断プログラムの実施に際してデータにテレタイプ
によってＣＰＵ１ｏ６に送られる。ＣＰＵ１０６とテレ
タイプ間でデータ全転送するために使用されるＣＰＵイ
ンターフェース１０８０部分においてデータは、テレタ
イプキーボード又はテレタイプ紙テープリーダの動作に
よってテレタイプからＣＰＵ １０６に転送される。プ
ログラム化ＣＰＵはデータがテレタイプ紙テープリーダ
によって送出されるべきである時を決定する。テレタイ
プキーボードからのデータがＣＰＵ １０６によって必
要とされる時、マルチプレクサ１１０１は装置選択ライ
ン１１４のラインＦを作動させるためにアドレスされる
。これによりゲート回路１１５ｂが調節されて、必をと
されるデータがテレタイプから受信される時、状態ナン
ドデー）１１２７によりデータ利用可能命令ｉ ＣＰＵ
に出させる。テレタイプはライン１１０７ｉ介して８ビ
ツトキヤラクタをＣＰＵインターフェース１０８に送る
。８ビットハ直列的に伝送さね、ライン１１２３上のＵ
／ＩＴクロック信号によってＵＡＲＩＴｌｌｌｏにクロ
ックされる。
してテレタイプを使用し、診断プログラムは例えば制御
プログラムのローディングに関し前述したように紙テー
プリーダ１１１によシメモリユニット１０７に負荷され
る。診断プログラムの実施に際してデータにテレタイプ
によってＣＰＵ１ｏ６に送られる。ＣＰＵ１０６とテレ
タイプ間でデータ全転送するために使用されるＣＰＵイ
ンターフェース１０８０部分においてデータは、テレタ
イプキーボード又はテレタイプ紙テープリーダの動作に
よってテレタイプからＣＰＵ １０６に転送される。プ
ログラム化ＣＰＵはデータがテレタイプ紙テープリーダ
によって送出されるべきである時を決定する。テレタイ
プキーボードからのデータがＣＰＵ １０６によって必
要とされる時、マルチプレクサ１１０１は装置選択ライ
ン１１４のラインＦを作動させるためにアドレスされる
。これによりゲート回路１１５ｂが調節されて、必をと
されるデータがテレタイプから受信される時、状態ナン
ドデー）１１２７によりデータ利用可能命令ｉ ＣＰＵ
に出させる。テレタイプはライン１１０７ｉ介して８ビ
ツトキヤラクタをＣＰＵインターフェース１０８に送る
。８ビットハ直列的に伝送さね、ライン１１２３上のＵ
／ＩＴクロック信号によってＵＡＲＩＴｌｌｌｏにクロ
ックされる。
ＵＡＲＴ １１１０がライン１１０７ｉ介してテレタイ
プにより伝送される８ビット直列データを受信し、組み
合せる時、アンドゲート１１５９の動作（シフトレジス
タ１１１７によりラインＪｉ介して与えらねる高速でな
い紙テープリーダ状態信号によって可能化される。）可
能化ゲート信号をアントゲ−） １１２７の一つの人力
にラインＨを介して発生せしめられる。ライン１１１３
もしく［１１１４の一つに母線データイン又は母線デー
タアウト制御信号が発生することにより、ゲート回路１
１５６はアントゲ−） １１２７にＣＰＬＪ １０６に
データ利用可能化状態命令を出させる。アドレス信号を
デマルチプレクサ１１０１に出すことによってＣＰＵは
装置ｍ＊択シライン１４のラインＣ＝ｉ動作させるよう
に応答する。
プにより伝送される８ビット直列データを受信し、組み
合せる時、アンドゲート１１５９の動作（シフトレジス
タ１１１７によりラインＪｉ介して与えらねる高速でな
い紙テープリーダ状態信号によって可能化される。）可
能化ゲート信号をアントゲ−） １１２７の一つの人力
にラインＨを介して発生せしめられる。ライン１１１３
もしく［１１１４の一つに母線データイン又は母線デー
タアウト制御信号が発生することにより、ゲート回路１
１５６はアントゲ−） １１２７にＣＰＬＪ １０６に
データ利用可能化状態命令を出させる。アドレス信号を
デマルチプレクサ１１０１に出すことによってＣＰＵは
装置ｍ＊択シライン１４のラインＣ＝ｉ動作させるよう
に応答する。
ＣＰＵ１ｏｂがライン１１１３において制御信号中の次
の母線データ全発生する時、ゲート回路１１５６はライ
ンＩｉ介してデータ転送命令ｙＵＡＲＴ１１１゜及び可
能化アンドゲート１１５４’にデータ転送命令を出す。
の母線データ全発生する時、ゲート回路１１５６はライ
ンＩｉ介してデータ転送命令ｙＵＡＲＴ１１１゜及び可
能化アンドゲート１１５４’にデータ転送命令を出す。
これによりＵＡ几Ｔデデー利用可能フラグデータがリセ
ットされ、アンドゲート１１５９′により主母線１０５
に接続し、ＣＰＵ１０６の伝送の念めにナントゲート１
１０８に、被損合せデータをライン１１０５に与えさせ
る。被伝送データの受信に続いてＣＰＵ１０６は再びデ
マルチプレクサがテレタイプからのデータを受信するた
め準備中の装置選択ライン１１４のラインＦを作動せし
める。最終データがＣＰＵによってテレタイプから受信
されると、テレタイプルーチンは終了する。
ットされ、アンドゲート１１５９′により主母線１０５
に接続し、ＣＰＵ１０６の伝送の念めにナントゲート１
１０８に、被損合せデータをライン１１０５に与えさせ
る。被伝送データの受信に続いてＣＰＵ１０６は再びデ
マルチプレクサがテレタイプからのデータを受信するた
め準備中の装置選択ライン１１４のラインＦを作動せし
める。最終データがＣＰＵによってテレタイプから受信
されると、テレタイプルーチンは終了する。
テレタイプ・テープリーダからのデータが必要とされる
時、テレタイプからＣＰＵ １０６にデータを転送する
ＣＰＵインターフェース１０８の動作はテレタイプ・キ
ーボード動作に関して上述したものと同じである。しか
し、更に装置選択ライン１１４のラインＦがＣＰＵ １
０６によりデマルチプレクサ１１０１へ伝送されるアド
レスによって作動される時、ＣＰＵ１０６．主母線１０
５のビットゝ０１ラインを介してＣＰＵインターフェー
ス１０８に紙テープ進み状態信号を与える。ライン１１
３又は１１４に母線データイン又は母線データアウト制
御信号が発生することＫより、ゲート回路１１５６はア
ンドゲート回路１１３９’にラッチ１１１にクロックさ
せる可能化信号をラインＫに与える。被クロック化ラッ
チ１１５９はライン１１４０’ｉ介して進みテレタイプ
紙テープリーダ命令をテレタイプ読取りリレーに与えて
そのリーダを進めさせる。ラッチ１１３９はカウンタ１
１３８による次の進み命令の発生のために準備するため
にクリアされる。テレタイプにより送られた直列データ
のスタートビットによって可能化されるアンドゲート１
１３６’ｉ介して第８ＵＡＲＴクロツクの受信後に、カ
ウンタはクリア信号全ラッチ１１３９に出す。１６のＵ
ＡＲＴクロックがテレタイプにより送られるビットの各
間隔時に発生される。
時、テレタイプからＣＰＵ １０６にデータを転送する
ＣＰＵインターフェース１０８の動作はテレタイプ・キ
ーボード動作に関して上述したものと同じである。しか
し、更に装置選択ライン１１４のラインＦがＣＰＵ １
０６によりデマルチプレクサ１１０１へ伝送されるアド
レスによって作動される時、ＣＰＵ１０６．主母線１０
５のビットゝ０１ラインを介してＣＰＵインターフェー
ス１０８に紙テープ進み状態信号を与える。ライン１１
３又は１１４に母線データイン又は母線データアウト制
御信号が発生することＫより、ゲート回路１１５６はア
ンドゲート回路１１３９’にラッチ１１１にクロックさ
せる可能化信号をラインＫに与える。被クロック化ラッ
チ１１５９はライン１１４０’ｉ介して進みテレタイプ
紙テープリーダ命令をテレタイプ読取りリレーに与えて
そのリーダを進めさせる。ラッチ１１３９はカウンタ１
１３８による次の進み命令の発生のために準備するため
にクリアされる。テレタイプにより送られた直列データ
のスタートビットによって可能化されるアンドゲート１
１３６’ｉ介して第８ＵＡＲＴクロツクの受信後に、カ
ウンタはクリア信号全ラッチ１１３９に出す。１６のＵ
ＡＲＴクロックがテレタイプにより送られるビットの各
間隔時に発生される。
ＣＰＵ １０６がデータをテレタイプ１１０に送ると、
ＣＰＵ ｄデマルチプレクサ１１０Ｑ−アドレスして装
買遺択之インＤ７作動させる。ＵＡ几Ｔ１１１１中のデ
ータバッファが空である時、論理高可能化状態信号がラ
インＡ上に与えられ、被作動装置選択ラインＤと一緒に
、ゲート回路を調節してテレタイプ利用可能状態命令’
１ｃＰＵ１０６に出す。この状態命令はライン１１１５
又は１１１４上での母線データイン又は母線データアウ
ト制御信号の発生によりアンドゲート１１５２によって
出される。テレタイプ利用可能状態命令の受信によりＣ
ＰＵ ｉ Ｏ６はデマルチプレクサ１１０１’ｉアドレ
スして装置選択ラインＥ′ｔ−作動させる。これにより
ゲート回路１１５６ＵＵＡＲＴ １１１１ Ｋ主母線１
０５及びライン１１０５′！！″介してＣＰＵにより入
力に現れている８ビット並列データをロードさせる命令
をラインＧを介して出すように調節される。負荷命令は
ライン１１１４又は１１１５を介してＣＰＵ１０６から
の制御信号中の母線データアウト又は母線データインの
受信によりゲート回路によって発生される。ＵＡＥＬＴ
ｌｌｌｌへのＣＰＵデータのローディングに続いて、ラ
イン１１２３上のＵＡＲＴクロックはテレタイプへの伝
送のためデータアラトラライン１１１２に直列にクロッ
クする。ＣＰＵ１０６がデータをＵＡ凡Ｔ１１１１に送
った麦、装置選択ラインＤを作動させてテレタイプが付
加データ全受信するのを４！！備する迄時期する。最後
のデータがＣＰＵ１ｏ６によってテレタイプに送られる
と、このテレタイプルーチンは終了する。
ＣＰＵ ｄデマルチプレクサ１１０Ｑ−アドレスして装
買遺択之インＤ７作動させる。ＵＡ几Ｔ１１１１中のデ
ータバッファが空である時、論理高可能化状態信号がラ
インＡ上に与えられ、被作動装置選択ラインＤと一緒に
、ゲート回路を調節してテレタイプ利用可能状態命令’
１ｃＰＵ１０６に出す。この状態命令はライン１１１５
又は１１１４上での母線データイン又は母線データアウ
ト制御信号の発生によりアンドゲート１１５２によって
出される。テレタイプ利用可能状態命令の受信によりＣ
ＰＵ ｉ Ｏ６はデマルチプレクサ１１０１’ｉアドレ
スして装置選択ラインＥ′ｔ−作動させる。これにより
ゲート回路１１５６ＵＵＡＲＴ １１１１ Ｋ主母線１
０５及びライン１１０５′！！″介してＣＰＵにより入
力に現れている８ビット並列データをロードさせる命令
をラインＧを介して出すように調節される。負荷命令は
ライン１１１４又は１１１５を介してＣＰＵ１０６から
の制御信号中の母線データアウト又は母線データインの
受信によりゲート回路によって発生される。ＵＡＥＬＴ
ｌｌｌｌへのＣＰＵデータのローディングに続いて、ラ
イン１１２３上のＵＡＲＴクロックはテレタイプへの伝
送のためデータアラトラライン１１１２に直列にクロッ
クする。ＣＰＵ１０６がデータをＵＡ凡Ｔ１１１１に送
った麦、装置選択ラインＤを作動させてテレタイプが付
加データ全受信するのを４！！備する迄時期する。最後
のデータがＣＰＵ１ｏ６によってテレタイプに送られる
と、このテレタイプルーチンは終了する。
ＣＰＵ１０６ｔｔＣ強制的な割込みを与えその動作を再
スタートせしめるため、再スタート制御スイッチ１１５
７及び関連のラッチ回路が設けられる。スイッチ１１５
７ｉ押圧することにより強ル１ｊ約割込みが生じ、それ
金兄の位置に戻すとＣＰＵ １０６ Ｖｉ再スタートす
る。走行／停止制御スイッチｆｆ４８’及び関連回路は
、もし例えばシステムの故障が生じるとＣＰＵ１０６の
動作を停止するために設けられる。走行／停止制御スイ
ッチ１１４８’がその走行位置にリセットされると、走
行／停止回路はＣＰＵ １ｏ６にライン１１１５を介
して母線開始制御信号に出させて前述したようにＣＰｏ
１０８音調節する。
スタートせしめるため、再スタート制御スイッチ１１５
７及び関連のラッチ回路が設けられる。スイッチ１１５
７ｉ押圧することにより強ル１ｊ約割込みが生じ、それ
金兄の位置に戻すとＣＰＵ １０６ Ｖｉ再スタートす
る。走行／停止制御スイッチｆｆ４８’及び関連回路は
、もし例えばシステムの故障が生じるとＣＰＵ１０６の
動作を停止するために設けられる。走行／停止制御スイ
ッチ１１４８’がその走行位置にリセットされると、走
行／停止回路はＣＰＵ １ｏ６にライン１１１５を介
して母線開始制御信号に出させて前述したようにＣＰｏ
１０８音調節する。
本文で記述し九装置の操作の１０Ｉｓ ７つのリモー
ト・アクセス・ステーションの１つと同棟内′部のアク
セス・ステーションと補助アクセス・パネルにとっては
中央処理装置と連絡する事が必要であり、従って、リモ
ート・アクセス・ステーション・インターフェース１１
５は、中央処理装置とアクセス・ステーション間の連絡
が行われるよりにアクセス・ステーション全アドレス兼
データ・バスｊ０５にインターフェースする。第８図の
ブロック図に示されたコンピュータ制御システム９２の
論述において述べたリモート・アクセス・ステーション
・インターフェース１１５については、その右上と左下
にアドレス兼データバス１０５を示す第３０図のブロッ
ク図に関して次に記述する。アクセス・ステーション７
６．７８および１１６の各々はこれに関連するインター
フェース回路を再し、かつｍ１５０図のブロック図は繰
返し説明しない共通回路と共に種々のステーションに対
して及複する典型的なインターフェース回路を示す事を
了解されたい。このように、同図の左上に示をれた点線
枠１１６Ｇは、（ロ）ダイヤグラムの下部付近の点線枠
１１６１に示された回路と同様各ステーションンこ対し
て典型的なインターフェース回路を含んでいる。
ト・アクセス・ステーションの１つと同棟内′部のアク
セス・ステーションと補助アクセス・パネルにとっては
中央処理装置と連絡する事が必要であり、従って、リモ
ート・アクセス・ステーション・インターフェース１１
５は、中央処理装置とアクセス・ステーション間の連絡
が行われるよりにアクセス・ステーション全アドレス兼
データ・バスｊ０５にインターフェースする。第８図の
ブロック図に示されたコンピュータ制御システム９２の
論述において述べたリモート・アクセス・ステーション
・インターフェース１１５については、その右上と左下
にアドレス兼データバス１０５を示す第３０図のブロッ
ク図に関して次に記述する。アクセス・ステーション７
６．７８および１１６の各々はこれに関連するインター
フェース回路を再し、かつｍ１５０図のブロック図は繰
返し説明しない共通回路と共に種々のステーションに対
して及複する典型的なインターフェース回路を示す事を
了解されたい。このように、同図の左上に示をれた点線
枠１１６Ｇは、（ロ）ダイヤグラムの下部付近の点線枠
１１６１に示された回路と同様各ステーションンこ対し
て典型的なインターフェース回路を含んでいる。
第５５Ａ図乃至第５５Ｄ図に示される作用図は、第３０
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５０作用金実施するのに
使用できる回路の１実施態様金示す。
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５０作用金実施するのに
使用できる回路の１実施態様金示す。
リモート・アクセス・ステーション・インターフェース
１１５と各アクセス・ステーション間の連絡は回線１１
６２と１２７０の組の２対の回線における直列伝送を用
いて行われるが、アドレスＷ ｆ −ｐ ７＜ス１０５
は１６回線を有する。従って、直列データと並列データ
間の変換はアクセス・ステーションとデータバス間の連
絡に必粂となる。選択されたアクセス・ステーションが
データＣＰＵ １０６に送出する時、ステーションから
の直列データは図の左上部分に示されたステーションの
回線１１６２に存在し、このデータはＵＡＲＴ １１６
５のレシーバ部分に延びる回線１１６４に出力金有する
回線レシーバ１１６３に与えられる。［ＪＡＲ，Ｔ１１
６５はＣＰＵインターフェース１０８から回線１１２１
により受取られるクロック信号によりクロックされて直
列情報全アクセス・ステーションをインターフェースす
るために設けられた全てのＵＡＲＴが接続される回線１
１６６上で並列情報に変換する。回線１１６６はデータ
回線、エラー・フラッグシよびデータ使用可能回線から
なる。５つのエラー・フラッグ即ちパリティ・エラー
７レーミング・エラーおよびオーバーラン・エラーがあ
り、後者は最初の文字がＵＡＲＴバッファから読出され
る前に受取られた事を表示する。データがＣＰＵ １０
６から選択され九アクセス・ステーションに伝送される
時、バス１０５上で受取った並列データは、入力ゲート
回路１２０５と回線１２０４ ’ｉ経て選択されたステ
ーションのため設けられ＆ＵＡ几Ｔｔ１６５のトランス
ミッタ部分に与えられる。ＣＰＵインターフェース１０
８から回線１１２１上に与えられたクロック信号はＵＡ
ＲＴ１１６５ｉクロックして選択されたアクセス・ステ
ーション迄延在する回線１２７０上で並列データを直列
に変換する。１６：１デコーダ１１８６Ｆ′ｉ、ＵＡＩ
ＬＴ迄延在するＲＡＳ選択回線１１８７を作動させる事
により使用されるＵＡＲＴ’ｉ決定する。
１１５と各アクセス・ステーション間の連絡は回線１１
６２と１２７０の組の２対の回線における直列伝送を用
いて行われるが、アドレスＷ ｆ −ｐ ７＜ス１０５
は１６回線を有する。従って、直列データと並列データ
間の変換はアクセス・ステーションとデータバス間の連
絡に必粂となる。選択されたアクセス・ステーションが
データＣＰＵ １０６に送出する時、ステーションから
の直列データは図の左上部分に示されたステーションの
回線１１６２に存在し、このデータはＵＡＲＴ １１６
５のレシーバ部分に延びる回線１１６４に出力金有する
回線レシーバ１１６３に与えられる。［ＪＡＲ，Ｔ１１
６５はＣＰＵインターフェース１０８から回線１１２１
により受取られるクロック信号によりクロックされて直
列情報全アクセス・ステーションをインターフェースす
るために設けられた全てのＵＡＲＴが接続される回線１
１６６上で並列情報に変換する。回線１１６６はデータ
回線、エラー・フラッグシよびデータ使用可能回線から
なる。５つのエラー・フラッグ即ちパリティ・エラー
７レーミング・エラーおよびオーバーラン・エラーがあ
り、後者は最初の文字がＵＡＲＴバッファから読出され
る前に受取られた事を表示する。データがＣＰＵ １０
６から選択され九アクセス・ステーションに伝送される
時、バス１０５上で受取った並列データは、入力ゲート
回路１２０５と回線１２０４ ’ｉ経て選択されたステ
ーションのため設けられ＆ＵＡ几Ｔｔ１６５のトランス
ミッタ部分に与えられる。ＣＰＵインターフェース１０
８から回線１１２１上に与えられたクロック信号はＵＡ
ＲＴ１１６５ｉクロックして選択されたアクセス・ステ
ーション迄延在する回線１２７０上で並列データを直列
に変換する。１６：１デコーダ１１８６Ｆ′ｉ、ＵＡＩ
ＬＴ迄延在するＲＡＳ選択回線１１８７を作動させる事
により使用されるＵＡＲＴ’ｉ決定する。
本文に記述した製電は又、リモート又は内部のアクセス
・ステーションの排他的使用にある許容できる組合せで
再生チャンネルとディスク駆ｗＪｆ！（ｌ全割当てさせ
る第６２Ａ図〜第６２Ｃ図に示したアクセス割当て制御
パネル１４０′に含む。入力回線の組の対の回線１ ＋
６２８ （第５５Ａ図及び第６２Ｂ図）と出力回線１２
７００組の対の回、９４１２７０ａ （筆５ｓｆ）図及
び第６２Ｃ図）け、アクセス割当てパネル１４０トリモ
ート・アクセス・ステーション・インターフェース１１
５を接続する。これ等の対の回線は、アクセス・ステー
ションに対する所望のチャンネルおよびディスク駆動部
の割当て金行うため、リモート・アクセス・ステーショ
ン・インターフェース１１５ヲ介してＣＰＵ １０６と
アクセス割当てパネル１４０ ｉｌＪにデータを伝送す
る。
・ステーションの排他的使用にある許容できる組合せで
再生チャンネルとディスク駆ｗＪｆ！（ｌ全割当てさせ
る第６２Ａ図〜第６２Ｃ図に示したアクセス割当て制御
パネル１４０′に含む。入力回線の組の対の回線１ ＋
６２８ （第５５Ａ図及び第６２Ｂ図）と出力回線１２
７００組の対の回、９４１２７０ａ （筆５ｓｆ）図及
び第６２Ｃ図）け、アクセス割当てパネル１４０トリモ
ート・アクセス・ステーション・インターフェース１１
５を接続する。これ等の対の回線は、アクセス・ステー
ションに対する所望のチャンネルおよびディスク駆動部
の割当て金行うため、リモート・アクセス・ステーショ
ン・インターフェース１１５ヲ介してＣＰＵ １０６と
アクセス割当てパネル１４０ ｉｌＪにデータを伝送す
る。
もしデータがアクセス・ステーションによりＣＰＵ １
０６に送られつつあれば、ステーションの４ビツトの２
進識別番号は送出ステーションにより４×２スイツチ１
１８２の入力側の回線１１８１上におかれる。このスイ
ッチ１１８２は以下に述べる方法でセットされてデコー
ダ１１８６の入力個迄延在するその出力回線１１８７ａ
上に回線１１８１上で受取られる識別番号をおく。デコ
ーダ１１８６は、ステーション送出データを識別する９
つの可能なデコーダＲＡＳ選択出力の１つ全活動化する
。このＲＡＳ選択出力は送出アクセス・ステーションか
らデータを受取るため設けられたＵＡＲＴ１１６５に結
合される。ＲＡＳ選択出力の活動化により、ＵＡＲＴは
受取ったデータをアドレス兼データ・バス１０５におく
。
０６に送られつつあれば、ステーションの４ビツトの２
進識別番号は送出ステーションにより４×２スイツチ１
１８２の入力側の回線１１８１上におかれる。このスイ
ッチ１１８２は以下に述べる方法でセットされてデコー
ダ１１８６の入力個迄延在するその出力回線１１８７ａ
上に回線１１８１上で受取られる識別番号をおく。デコ
ーダ１１８６は、ステーション送出データを識別する９
つの可能なデコーダＲＡＳ選択出力の１つ全活動化する
。このＲＡＳ選択出力は送出アクセス・ステーションか
らデータを受取るため設けられたＵＡＲＴ１１６５に結
合される。ＲＡＳ選択出力の活動化により、ＵＡＲＴは
受取ったデータをアドレス兼データ・バス１０５におく
。
もしデータがＣＰＵ １ｏ ｂからアクセス・ステーシ
ョンの１つに伝送中であれば、ステーションの４ビツト
の２進識別番号が、Ｒ，Ａｓ ＴＸ ＩＤ信号としてＣ
ＰＵによりリモート・アクセス・ステーションのインタ
ーフェース１１５に送出され、４ｘ２スイツチ１１８２
の入力側の回線１１８４におかれる。このスイッチは回
線１１８４上で受取った識別番号をデコーダ１１８６に
延在するその出力回線１１８７ａにおくようセットされ
る。デコーダは、前述の如く、選択されたアクセス・ス
テーションに対して設けられ＊ＵＡＲＴ１１６５と関連
する回線１１８７に接続されるＲＡＳ選択出力を活動化
する事により応答する。凡Ａｓ選択回線１１８７の活動
化はＣＰＵ１０６から受取ったデータ１ＵＡＲ，Ｔのト
ランスミッタ・バッファにロードさせる。
ョンの１つに伝送中であれば、ステーションの４ビツト
の２進識別番号が、Ｒ，Ａｓ ＴＸ ＩＤ信号としてＣ
ＰＵによりリモート・アクセス・ステーションのインタ
ーフェース１１５に送出され、４ｘ２スイツチ１１８２
の入力側の回線１１８４におかれる。このスイッチは回
線１１８４上で受取った識別番号をデコーダ１１８６に
延在するその出力回線１１８７ａにおくようセットされ
る。デコーダは、前述の如く、選択されたアクセス・ス
テーションに対して設けられ＊ＵＡＲＴ１１６５と関連
する回線１１８７に接続されるＲＡＳ選択出力を活動化
する事により応答する。凡Ａｓ選択回線１１８７の活動
化はＣＰＵ１０６から受取ったデータ１ＵＡＲ，Ｔのト
ランスミッタ・バッファにロードさせる。
ＣＰＵ１０６とアクセス・ステーションの１つの間のデ
ータ伝送は、ＣＰＵ１０６により発される制御信号とア
クセス・ステーション装置アドレス信号により行わｈる
。第２９図に関して本文に記述した如く、装置アドレス
信号はＣＰＵインターフェース１０Ｂのデマルチプレク
サ１１０１に、回線１１４上に装ｆｌｉｔ遺択信号をお
く事により表示された装置選択回線１１４ヲ活動化させ
る。アクセス・ステーション装Ｗ（Ｆ！号は制御信号バ
ス１４４の表示された同線上にＣＰＵ１０６により与え
られた制御信号と共にリモート・アクセス・ステーショ
ン・インターフェース１１５に結合されて、インターフ
ェース論理回路全条件付けしてＣＰＵと選択さね念アク
セス・ステー７ヨン１１４１のデータ伝送を可能にする
。
ータ伝送は、ＣＰＵ１０６により発される制御信号とア
クセス・ステーション装置アドレス信号により行わｈる
。第２９図に関して本文に記述した如く、装置アドレス
信号はＣＰＵインターフェース１０Ｂのデマルチプレク
サ１１０１に、回線１１４上に装ｆｌｉｔ遺択信号をお
く事により表示された装置選択回線１１４ヲ活動化させ
る。アクセス・ステーション装Ｗ（Ｆ！号は制御信号バ
ス１４４の表示された同線上にＣＰＵ１０６により与え
られた制御信号と共にリモート・アクセス・ステーショ
ン・インターフェース１１５に結合されて、インターフ
ェース論理回路全条件付けしてＣＰＵと選択さね念アク
セス・ステー７ヨン１１４１のデータ伝送を可能にする
。
アクセス・ステーションかうＣＰＵ１０６へのデータの
伝送のため、ＣＰＵの作用は、最初に割込みさねて制御
プログラムの割込みサービス・ルーチンに分岐させられ
ねばならない。この割込みはアクセス・ステーションか
ら受取るデータにより開始され、これによりバス割込み
要求はＣＰＵ １０６迄延在する割込みバス１４３に結
合される回線１２２２上におかれる。要求側のアクセス
・ステーションはその入力回線の組１１６２上のそのデ
ータ全関連する回線のレシーバ１１６３に送出する。回
線レシーバ１１６３は回線１１６７上にデータを与えて
その関連する入力ラッチ１１６Ｂ’ｉクロツクし、ｆｐ
’ｊｆ ＜ ＮＡＮＤゲー１デー１７０の１出力側に延
在する回線１１６９上に第１の可能信号をおく。Ｃ１’
Ｕ１０６が別のアクセス・ステーションの割込み要求を
サービス中でない場合には、割込み可能１＝”Ｆ１１７
１は、ＣＰＵとインターフェースされるアクセス・ステ
ーションの各々に対して設けられた各ＮＡＮＤゲー）デ
ー７０の他の入力個迄延在する回＠ｊ１７２上に第２の
可熊信＋”Ｆ ｋおく状態にある。伝送アクセス・ステ
ーションと関連するＮＡＮＤゲー）デー７０のみが第１
の可能信号を受取るため、Ｏ凡デー） １２２０の入力
端の１つに延在する回線１１７７に出力を与えるように
させられる。このＯＲゲートは応答的に信号を出してＦ
Ｆ１２２１’にクロックし、これにバス割込み要求をＣ
ＰＵ１０６に対して回線１２２２上に送出させる。
伝送のため、ＣＰＵの作用は、最初に割込みさねて制御
プログラムの割込みサービス・ルーチンに分岐させられ
ねばならない。この割込みはアクセス・ステーションか
ら受取るデータにより開始され、これによりバス割込み
要求はＣＰＵ １０６迄延在する割込みバス１４３に結
合される回線１２２２上におかれる。要求側のアクセス
・ステーションはその入力回線の組１１６２上のそのデ
ータ全関連する回線のレシーバ１１６３に送出する。回
線レシーバ１１６３は回線１１６７上にデータを与えて
その関連する入力ラッチ１１６Ｂ’ｉクロツクし、ｆｐ
’ｊｆ ＜ ＮＡＮＤゲー１デー１７０の１出力側に延
在する回線１１６９上に第１の可能信号をおく。Ｃ１’
Ｕ１０６が別のアクセス・ステーションの割込み要求を
サービス中でない場合には、割込み可能１＝”Ｆ１１７
１は、ＣＰＵとインターフェースされるアクセス・ステ
ーションの各々に対して設けられた各ＮＡＮＤゲー）デ
ー７０の他の入力個迄延在する回＠ｊ１７２上に第２の
可熊信＋”Ｆ ｋおく状態にある。伝送アクセス・ステ
ーションと関連するＮＡＮＤゲー）デー７０のみが第１
の可能信号を受取るため、Ｏ凡デー） １２２０の入力
端の１つに延在する回線１１７７に出力を与えるように
させられる。このＯＲゲートは応答的に信号を出してＦ
Ｆ１２２１’にクロックし、これにバス割込み要求をＣ
ＰＵ１０６に対して回線１２２２上に送出させる。
このバス割込み要求の発生と＋＝時に、ＮＡＮＤゲ−）
１１７０ｉ介してゲートされるラッチ１１６Ｂの出力も
又ｒ＝を線１１７７に柱て優先＋１位エンコーグ１１７
６に与えらね、このエンコーダはステーションの４ビツ
トの２進識別番号全生成してデコーダ１１８６により復
号される割込み資求金生じて適当なＵＡＲＴ １ｆ ６
５の可能入力側進延在する几Ａｓ選択回線１１８７を活
動化きせる。この識別番号は回線１１ｓＯｔＪｉてラッ
チ１１７９の入力側に結合させる。
１１７０ｉ介してゲートされるラッチ１１６Ｂの出力も
又ｒ＝を線１１７７に柱て優先＋１位エンコーグ１１７
６に与えらね、このエンコーダはステーションの４ビツ
トの２進識別番号全生成してデコーダ１１８６により復
号される割込み資求金生じて適当なＵＡＲＴ １ｆ ６
５の可能入力側進延在する几Ａｓ選択回線１１８７を活
動化きせる。この識別番号は回線１１ｓＯｔＪｉてラッ
チ１１７９の入力側に結合させる。
ランチ１１７９は、Ｆ）’１２２１がＯ凡デー） １２
２０によりクロックされる時、回線１２５ 上に受取
られた低レベルの信号に応答して、回線１２３６上のワ
ン・ショット１２３４にエリ与えられるパルスによりこ
の縄別番号全セットするようクロックされる。ラッチさ
れる識別番号は、回線１１９４がハイの状態の時アドレ
ス兼データ・バス１０５に対して情報をゲートする出力
デー）１１８３と４Ｘ２スイツチ１１８２に延在する回
線１１８１上に生じる。回線１２５６上のワン・ショク
） １２３４の第２の出力は割込み可能ＦＦ１１７１金
クロツクするよう結合され、種々のＮ Ａ Ｎ 、Ｄゲ
ート１１７０迄延長する回線１１７２上に低レベルの信
号をおかせる。これによりゲートを禁とし、このため、
Ｆ’Ｆ’ １１７１が以下に述べるようにＣＰＵインタ
ーフェース１０８により与えられるＲＡ８ Ｒ８Ｔ装置
の選択信号のリモート・アクセス・ステーションのイン
ターフェース１１５による受取りと同時にリセットされ
る迄、これ以上の割込み要求がＣＰＵ １０６に送られ
ないようにする。
２０によりクロックされる時、回線１２５ 上に受取
られた低レベルの信号に応答して、回線１２３６上のワ
ン・ショット１２３４にエリ与えられるパルスによりこ
の縄別番号全セットするようクロックされる。ラッチさ
れる識別番号は、回線１１９４がハイの状態の時アドレ
ス兼データ・バス１０５に対して情報をゲートする出力
デー）１１８３と４Ｘ２スイツチ１１８２に延在する回
線１１８１上に生じる。回線１２５６上のワン・ショク
） １２３４の第２の出力は割込み可能ＦＦ１１７１金
クロツクするよう結合され、種々のＮ Ａ Ｎ 、Ｄゲ
ート１１７０迄延長する回線１１７２上に低レベルの信
号をおかせる。これによりゲートを禁とし、このため、
Ｆ’Ｆ’ １１７１が以下に述べるようにＣＰＵインタ
ーフェース１０８により与えられるＲＡ８ Ｒ８Ｔ装置
の選択信号のリモート・アクセス・ステーションのイン
ターフェース１１５による受取りと同時にリセットされ
る迄、これ以上の割込み要求がＣＰＵ １０６に送られ
ないようにする。
ＣＰＵ１０６は、ＯＲゲート１２２６を経て１７Ｅｉ’
１２２３のクロック入力側にゲートされる回線１２２４
上に（ＢＩＡＫＩ ）指令のバス割込み肯定応答を戻す
事によりバス割込み要求の受取りを１崎する。この状態
が生じると、前に受取った割込み要求に応答して割込み
可能Ｆ’Ｆ１２２１により回線１２２２上におかれる高
レベル信号が出力回線１２２８上にクロックされ、低レ
ベル信号が出力回線１２２９上に生じる。回線１２２８
上の高レベル信号は回線１２２４からの反転ＢＩＡＫＩ
信号と共に、割込みベクトル・デー）１２３？全活動化
してその制御プログラムの割込みサービス・ルーチンに
ＣＰＵ１０６を分岐させるバス１０５上にベクトル・ア
ドレスをおく。１１１時に、ＦＦ１２２５は、バス回答
信号全回線１２４７上でＣＰＵ １０６に発する多重人
力０几ゲート１２４６（第５５Ｂ図および第５５Ｄ図参
照）迄延在する回線１２４５上にバス回答信号音おく。
１２２３のクロック入力側にゲートされる回線１２２４
上に（ＢＩＡＫＩ ）指令のバス割込み肯定応答を戻す
事によりバス割込み要求の受取りを１崎する。この状態
が生じると、前に受取った割込み要求に応答して割込み
可能Ｆ’Ｆ１２２１により回線１２２２上におかれる高
レベル信号が出力回線１２２８上にクロックされ、低レ
ベル信号が出力回線１２２９上に生じる。回線１２２８
上の高レベル信号は回線１２２４からの反転ＢＩＡＫＩ
信号と共に、割込みベクトル・デー）１２３？全活動化
してその制御プログラムの割込みサービス・ルーチンに
ＣＰＵ１０６を分岐させるバス１０５上にベクトル・ア
ドレスをおく。１１１時に、ＦＦ１２２５は、バス回答
信号全回線１２４７上でＣＰＵ １０６に発する多重人
力０几ゲート１２４６（第５５Ｂ図および第５５Ｄ図参
照）迄延在する回線１２４５上にバス回答信号音おく。
バス回答信号も又、リモート・アクセス・ステーション
・インターフェース装置Ｆ、、ｉ Ｓ 択回線がＣＰＵ
インターフェース１０８により活動化され、ＣＰＵ１０
６により与えられる適当な制御信号がリモート・アクセ
ス・ステーション・インターフェース１１５により受取
られる度に、Ｏ几デー） １２４６によりＣＰＵに送出
される。
・インターフェース装置Ｆ、、ｉ Ｓ 択回線がＣＰＵ
インターフェース１０８により活動化され、ＣＰＵ１０
６により与えられる適当な制御信号がリモート・アクセ
ス・ステーション・インターフェース１１５により受取
られる度に、Ｏ几デー） １２４６によりＣＰＵに送出
される。
以下に更に詳細に記述するように、ゲート回路１１７８
、１１９３．１２０２お二び１２１８は装置選択回線お
よびＣＰＵ制御信号回線に結合され、他の機能と共に、
０几ゲート１２４６によりパス回答信号の発生全開始す
る。リモート・アクセス・ステーション・インターフェ
ース１１５により送られるパス回答信号は、ＣＰＵ１０
８に関して前に述べ念と同じ目的を果す、即ち、ＣＰＵ
１０６に対して連絡がアドレス指定された装置ｔを用い
て生じた事全通知する。
、１１９３．１２０２お二び１２１８は装置選択回線お
よびＣＰＵ制御信号回線に結合され、他の機能と共に、
０几ゲート１２４６によりパス回答信号の発生全開始す
る。リモート・アクセス・ステーション・インターフェ
ース１１５により送られるパス回答信号は、ＣＰＵ１０
８に関して前に述べ念と同じ目的を果す、即ち、ＣＰＵ
１０６に対して連絡がアドレス指定された装置ｔを用い
て生じた事全通知する。
ＦＦ１２２５から延在する回線１２２９上におかれた低
レベル信号はＮＡＮＤゲー）デー８８の２つの入力側の
一方に生じるため、ＮＡＮＤゲー）デー８８の他方で受
取ったＨＩＡＫＩ信号はこれ以上ＢＩＡＫＯ回線１１９
５上に伝送されないよう禁止される。
レベル信号はＮＡＮＤゲー）デー８８の２つの入力側の
一方に生じるため、ＮＡＮＤゲー）デー８８の他方で受
取ったＨＩＡＫＩ信号はこれ以上ＢＩＡＫＯ回線１１９
５上に伝送されないよう禁止される。
ＢＩＡＫＯ回線１１９５は、割込みを生じるシステムの
ために装置内に含まれた全てのインターフェースのＢ
Ｉ ＡＫ Ｉ入力個迄延長し、ＣＰＵ１０６により送ら
れるＢ Ｉ ＡＫ Ｉ信号を割込み要求全開始したシス
テムと関連するインターフェースのみに送出するよう作
用する。
ために装置内に含まれた全てのインターフェースのＢ
Ｉ ＡＫ Ｉ入力個迄延長し、ＣＰＵ１０６により送ら
れるＢ Ｉ ＡＫ Ｉ信号を割込み要求全開始したシス
テムと関連するインターフェースのみに送出するよう作
用する。
回線１２２９上の低レベル信号も又０几ゲートｊ２５０
にエリ以後の割込み要求に応答するためリセットするた
めのＦＦ１２２１迄延長する回線１２５１に結合されて
いる。
にエリ以後の割込み要求に応答するためリセットするた
めのＦＦ１２２１迄延長する回線１２５１に結合されて
いる。
ＣＰＵ １０６も又バス割込み要求に応答して、（ＢＤ
ＩＤ）制御信号におけるＲＡＳ几Ｃｖ装置選択およびバ
ス・データのリモート・アクセス・ステーション・イン
ターフェース１１５に対する戻し作用を生じる。
ＩＤ）制御信号におけるＲＡＳ几Ｃｖ装置選択およびバ
ス・データのリモート・アクセス・ステーション・イン
ターフェース１１５に対する戻し作用を生じる。
これ等の信号は、それぞれ回線１１８５と１２００上の
ＡＮＤゲート回路１１９５に与えられる。ＡＮＤゲート
回路１１９５は、ｌ＋”Ｆ１２１１をクリアするように
結合ぢれる出力信号を発する事により装置選択および制
御信号に応答する。ＦＦ１２２５の出力は、４×２スイ
ツチ１１８２の制御入力個迄延長する回線１２１２に接
続される。ＦＦ１２２５がクリアされると、回線１２１
２に接続されたその出力側は１６：１デコーダ１１８６
の入力回線１１８７ａに回線１１８１を接続する榮件に
スイッチ１２１８ｉおく状態におかれる。このように、
優先順位エンコーダ１１７６により生成された要求側ア
クセス・ステーションの識別番号は、要求側のステーシ
ョンと関連してＵＡＲＴ １１６５のレシーバにアセン
ブルされたデータを回線１１６６上におかせるＵＡＩ（
、Ｔの可能作用入力個迄延長する几Ａｓ違択回線１１８
７の活動化を行うためデコーダ１１８乙に送られる。
ＡＮＤゲート回路１１９５に与えられる。ＡＮＤゲート
回路１１９５は、ｌ＋”Ｆ１２１１をクリアするように
結合ぢれる出力信号を発する事により装置選択および制
御信号に応答する。ＦＦ１２２５の出力は、４×２スイ
ツチ１１８２の制御入力個迄延長する回線１２１２に接
続される。ＦＦ１２２５がクリアされると、回線１２１
２に接続されたその出力側は１６：１デコーダ１１８６
の入力回線１１８７ａに回線１１８１を接続する榮件に
スイッチ１２１８ｉおく状態におかれる。このように、
優先順位エンコーダ１１７６により生成された要求側ア
クセス・ステーションの識別番号は、要求側のステーシ
ョンと関連してＵＡＲＴ １１６５のレシーバにアセン
ブルされたデータを回線１１６６上におかせるＵＡＩ（
、Ｔの可能作用入力個迄延長する几Ａｓ違択回線１１８
７の活動化を行うためデコーダ１１８乙に送られる。
ＡＮＤゲート回路１１９５も又回線１１９４により後続
のＮＡＮＤゲート１１９２と出力ゲート１１８’３に結
合されている。もしＵＡＲＴ １１６５が伝送するアク
セス・ステーションから完全な８ビツトの文字を受取リ
アセンプルしたならば、データ使用可能信号が回線１１
６６の１つで出力デー）１１８３迄発信される。出力ゲ
ートは、データ使用可能信号、およびバス１０５にＵＡ
ＲＴにおけるデータをおく事によりＡＮＤゲーデー路１
１９３により回線１１９４上におかれた高レベル信号の
受取りに応答する。活動状態の凡Ａｓ選択回線１１８７
に接続されたＮ ＡＮＤゲート１１９２も又０凡ゲ一ト
１１９０′ｆｔｆＦ４足する。満足させたＯｆ（、ゲー
トの出力は、ランチ１１６８のリセット・ターミナルに
延長する回線１１９１に与えられる。このランチ１１６
８は満足されたＯ几デート１１９０によりリセットされ
て、回線１１６６上でその関連するＡＮＤゲート１１７
０に結合されたその出力側から第１の可能作用信号全取
除く。
のＮＡＮＤゲート１１９２と出力ゲート１１８’３に結
合されている。もしＵＡＲＴ １１６５が伝送するアク
セス・ステーションから完全な８ビツトの文字を受取リ
アセンプルしたならば、データ使用可能信号が回線１１
６６の１つで出力デー）１１８３迄発信される。出力ゲ
ートは、データ使用可能信号、およびバス１０５にＵＡ
ＲＴにおけるデータをおく事によりＡＮＤゲーデー路１
１９３により回線１１９４上におかれた高レベル信号の
受取りに応答する。活動状態の凡Ａｓ選択回線１１８７
に接続されたＮ ＡＮＤゲート１１９２も又０凡ゲ一ト
１１９０′ｆｔｆＦ４足する。満足させたＯｆ（、ゲー
トの出力は、ランチ１１６８のリセット・ターミナルに
延長する回線１１９１に与えられる。このランチ１１６
８は満足されたＯ几デート１１９０によりリセットされ
て、回線１１６６上でその関連するＡＮＤゲート１１７
０に結合されたその出力側から第１の可能作用信号全取
除く。
バス割込み要求の受取りに続いて、ＣＰＵ１０６により
リモート・アクセス・ステーション・インターフェース
１１５に送られた第１（２）ＢＤＩへ制御信号も又、回
Ｎ１２２８上全割込みベクトル・ゲート１２３９に与え
られた活動化信号全除去するために使用される。このた
めに、ＣＰＵ制御回線バス１４４のＢＤＩＮ回線１２０
０も又、回線１２２８にクロックするためＦ Ｆ １２
２！ｌに信号金送るＯＲゲート１２２６に接続きｔ１低
レベル信号はこの時回線１２２２とＦＦ１２２３の入力
側に存在する。
リモート・アクセス・ステーション・インターフェース
１１５に送られた第１（２）ＢＤＩへ制御信号も又、回
Ｎ１２２８上全割込みベクトル・ゲート１２３９に与え
られた活動化信号全除去するために使用される。このた
めに、ＣＰＵ制御回線バス１４４のＢＤＩＮ回線１２０
０も又、回線１２２８にクロックするためＦ Ｆ １２
２！ｌに信号金送るＯＲゲート１２２６に接続きｔ１低
レベル信号はこの時回線１２２２とＦＦ１２２３の入力
側に存在する。
ＵＡ几Ｔ１１６５により送らハたデータがＣ’Ｐ（Ｊ
１０６により受取られたｉ、ＲＡＳ几、ＳＴ装麺選択お
よびバスデータ・アウト（ＢＤＯＬＩＴ ）制砲信号は
、ＡＮＬ）ゲート回路１１７８の入力側のリモート・ア
クセス・ステーション・インターフェース１１５に戻さ
れる。このＢｌ）ＯＵＴ制＃信号および几Ａｓ几Ｓ１１
装肯選択信号は、それぞれＡＮＤゲート［９１路１１７
８の入力側に結合された回線１１９８と１１９９で受取
られる。
１０６により受取られたｉ、ＲＡＳ几、ＳＴ装麺選択お
よびバスデータ・アウト（ＢＤＯＬＩＴ ）制砲信号は
、ＡＮＬ）ゲート回路１１７８の入力側のリモート・ア
クセス・ステーション・インターフェース１１５に戻さ
れる。このＢｌ）ＯＵＴ制＃信号および几Ａｓ几Ｓ１１
装肯選択信号は、それぞれＡＮＤゲート［９１路１１７
８の入力側に結合された回線１１９８と１１９９で受取
られる。
これ等の信号はＡＮＤゲート回路１１７８を満足し、こ
の回路は、ＮＡ、ＮＤゲデー１１９６の１入力端と０几
ゲート１１７４０１入力端迄延在する回線１１７５上に
応答的に可能信号を与える。活動化さｆまた几Ａ８選択
回ｌＩ！１１８７に接続されたＮＡＮＤゲート１１９６
は、ＵＡＲＴ １１６５に対してデータ使用可能リセッ
ト信号を回線１１９７上で与えるよう使用可能にネれる
。ＯＲゲート１１７４は、低レベル（Ｋ号状！１４を割
込み可能Ｆ’Ｆ１１７１に接続ケね念その出力側におい
てＡＮＤゲート回路１１７８にエリ与えらねる可能作用
出力に応答する。低レベルの信号状態はＦＦ１１７１を
リセットし、この状態は、ＮＡＮＬ）デー） １１７０
迄延在する回線１１７２上に第２の可能信号を該Ｆ’
Ｆ’ Ｋおかしめて、アクセス・ステーションからの別
の割込み要求に応答するようＮＡＮＤゲートを条件付け
る。
の回路は、ＮＡ、ＮＤゲデー１１９６の１入力端と０几
ゲート１１７４０１入力端迄延在する回線１１７５上に
応答的に可能信号を与える。活動化さｆまた几Ａ８選択
回ｌＩ！１１８７に接続されたＮＡＮＤゲート１１９６
は、ＵＡＲＴ １１６５に対してデータ使用可能リセッ
ト信号を回線１１９７上で与えるよう使用可能にネれる
。ＯＲゲート１１７４は、低レベル（Ｋ号状！１４を割
込み可能Ｆ’Ｆ１１７１に接続ケね念その出力側におい
てＡＮＤゲート回路１１７８にエリ与えらねる可能作用
出力に応答する。低レベルの信号状態はＦＦ１１７１を
リセットし、この状態は、ＮＡＮＬ）デー） １１７０
迄延在する回線１１７２上に第２の可能信号を該Ｆ’
Ｆ’ Ｋおかしめて、アクセス・ステーションからの別
の割込み要求に応答するようＮＡＮＤゲートを条件付け
る。
ＣＰＵ １０６から１アクセス・ステーションにデータ
を伝送するため、ＣＰＵは、几Ａ Ｓ ’ｌ” Ｘ装關
選択信号およびＢＤＯＵＴ制御信号をリモート・アクセ
ス・ステーション・インターフェース１１５に送うさせ
る。これ等の信号は、そガぞれ回線１２０１と１１９８
上のＡＮＤゲート回路１２０２に与えられ、該ＡＮＤゲ
ート回路を満足する。これにより、入カデー）１２０’
５にバス１０５からのデータ全インターフェース１１５
に送らせる。選択されたアクセス・ステーションへ送出
されるデータに加えて、ＣＰＵ１０６は、伝送信号およ
びスイッチ制御兼伝送開始信号全受取るべきアクセス・
ステーションを識別するステーション・アドレス即ち識
別番号（几Ａ８ＴＸＩＤ ） ２バス１０５上に送出す
る。後者の両信号は、選択されたアクセス・ステーショ
ンに対するデータの伝送を行うようリモート・アクセス
・ステーション・インターフェースｍｉ回路を条件付け
る。入力ゲートｔ２０３によりＦＦ１２１１に結合され
たバス１０５の回線は、ＦＦ１２１１ｉそのセット状態
におくスイッチ信号を受取る。Ｆ Ｆ１２１１がセット
されると、４Ｘ２スイツチの制御入力個迄延在する回線
１２１２に接続されたその出力側は、デコーダ１１８６
０入力回線１１８７ａｉ入力ゲート回路１２０３の出力
口［１１８４に接続するようスイッチ１２１８ ’ｌｉ
−条件付ける状態におかれる。
を伝送するため、ＣＰＵは、几Ａ Ｓ ’ｌ” Ｘ装關
選択信号およびＢＤＯＵＴ制御信号をリモート・アクセ
ス・ステーション・インターフェース１１５に送うさせ
る。これ等の信号は、そガぞれ回線１２０１と１１９８
上のＡＮＤゲート回路１２０２に与えられ、該ＡＮＤゲ
ート回路を満足する。これにより、入カデー）１２０’
５にバス１０５からのデータ全インターフェース１１５
に送らせる。選択されたアクセス・ステーションへ送出
されるデータに加えて、ＣＰＵ１０６は、伝送信号およ
びスイッチ制御兼伝送開始信号全受取るべきアクセス・
ステーションを識別するステーション・アドレス即ち識
別番号（几Ａ８ＴＸＩＤ ） ２バス１０５上に送出す
る。後者の両信号は、選択されたアクセス・ステーショ
ンに対するデータの伝送を行うようリモート・アクセス
・ステーション・インターフェースｍｉ回路を条件付け
る。入力ゲートｔ２０３によりＦＦ１２１１に結合され
たバス１０５の回線は、ＦＦ１２１１ｉそのセット状態
におくスイッチ信号を受取る。Ｆ Ｆ１２１１がセット
されると、４Ｘ２スイツチの制御入力個迄延在する回線
１２１２に接続されたその出力側は、デコーダ１１８６
０入力回線１１８７ａｉ入力ゲート回路１２０３の出力
口［１１８４に接続するようスイッチ１２１８ ’ｌｉ
−条件付ける状態におかれる。
これにより、アクセス・ステーション全識別する４ビツ
トの几Ａ８ＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰＵ １０６からのデータ？受取る事ができる。
トの几Ａ８ＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰＵ １０６からのデータ？受取る事ができる。
該デコーダは、選択され几アクセス・ステーションと関
連する几Ａｓ選択回線１１８７ｉ活動化する事によりル
Ａ８ＴＸＩＤステーション識別番号に応答する。この状
態は、ＡＮＤゲート１２０７と１２１３の各々の入力側
の１つに使用可能条件を付す。
連する几Ａｓ選択回線１１８７ｉ活動化する事によりル
Ａ８ＴＸＩＤステーション識別番号に応答する。この状
態は、ＡＮＤゲート１２０７と１２１３の各々の入力側
の１つに使用可能条件を付す。
ＡＩ’ＪＤゲート１２０７は、ＣＰＵ１０６から選択さ
れたアクセス・ステーションへのデータのＵＡＲＴの伝
送を開始する。然し、ＵＡ几Ｔ１１６５がＣＰＵ１０６
からのデータの処理の用意ができる迄この伝送作用は開
始されない。ＡＮＤゲート１２１３は、Ｃ１’Ｕ１０６
に対してＵＡＲＴ１１６５がデータの受取り、処理およ
び伝送の用意のある旨を通知する状態信号の送出全開始
する目的を果す。
れたアクセス・ステーションへのデータのＵＡＲＴの伝
送を開始する。然し、ＵＡ几Ｔ１１６５がＣＰＵ１０６
からのデータの処理の用意ができる迄この伝送作用は開
始されない。ＡＮＤゲート１２１３は、Ｃ１’Ｕ１０６
に対してＵＡＲＴ１１６５がデータの受取り、処理およ
び伝送の用意のある旨を通知する状態信号の送出全開始
する目的を果す。
このためには、ＣＰＵ１０６は、凡Ａ８ＴＳＴ装ｒＭ遺
択信号およびＢＤＩＮ制御信号＝ｉ ＩＪモート・アク
セス・ステーション・インターフェース１１５ニ送出す
せる。これ等信号は、それぞれ回線１１８９と１２００
上のＡＮＤゲート回路１１８２に与えられ、該ＡＮＤゲ
ート回路全満足する。これにより、入ＮＤゲート回路１
２１７はＵＡ几Ｔ使用可能状況信号をＣＰＵ１０６に送
出できる。選択されたアクセス・ステーションと関連す
るＵＡ凡″ｒ１１６５のデータ・バッファは空白状態で
ＣＰＵ１０６からデータを受取る用意がある時、使用可
能信号は、ＵＡＩ（、Ｔの出力回線１２１４上を活動化
されたＲＡＳ選択回線１１８７に接続されたＡＮＤゲー
ト１２１５の第２の入力側に与えられる。
択信号およびＢＤＩＮ制御信号＝ｉ ＩＪモート・アク
セス・ステーション・インターフェース１１５ニ送出す
せる。これ等信号は、それぞれ回線１１８９と１２００
上のＡＮＤゲート回路１１８２に与えられ、該ＡＮＤゲ
ート回路全満足する。これにより、入ＮＤゲート回路１
２１７はＵＡ几Ｔ使用可能状況信号をＣＰＵ１０６に送
出できる。選択されたアクセス・ステーションと関連す
るＵＡ凡″ｒ１１６５のデータ・バッファは空白状態で
ＣＰＵ１０６からデータを受取る用意がある時、使用可
能信号は、ＵＡＩ（、Ｔの出力回線１２１４上を活動化
されたＲＡＳ選択回線１１８７に接続されたＡＮＤゲー
ト１２１５の第２の入力側に与えられる。
ＡＮＤゲート１２１３は、他のアクセス・ステーション
と関連する他のＡＮＤゲート１２１３から同様な信号全
受取るように接続された多重人力０几ゲート１２１５に
対して使用可能信号を送出する事により応答する。使用
可能信号は、ＵＡＩ（、Ｔ使用可能状況信号’ｉ Ｃ１
’Ｕ １０６に送出する事により応答するＡＮＤゲート
１２１７に対してＯＲゲート１２１５によりライン１２
１６１ｆ介して送られる。
と関連する他のＡＮＤゲート１２１３から同様な信号全
受取るように接続された多重人力０几ゲート１２１５に
対して使用可能信号を送出する事により応答する。使用
可能信号は、ＵＡＩ（、Ｔ使用可能状況信号’ｉ Ｃ１
’Ｕ １０６に送出する事により応答するＡＮＤゲート
１２１７に対してＯＲゲート１２１５によりライン１２
１６１ｆ介して送られる。
ＣＰＵ１０６は、ＲＡＳＴＸ装置選択信号およびＢＤＯ
ＵＴ制御信号全リモート・アクセス・ステーション・イ
ンターフェース１１５に戻させ、又データを伝送開始信
号と共に選択され九アクセス・ステーションに送出させ
る事により使用可能状況信号に応答する。装置選択信号
およびＢＤＯＵＴ制御信号は、前述の如く入力ゲート１
２０３’を使用可能の状態にする。伝送開始信号は、入
カデー） １２０５ＶＣより、回線１２０９上で信号ラ
リモート・アクセス・ステーション・インターフェース
１１５ノ全テのＡＮＤゲーデー２０７に送るワン・ショ
ット１２１０に結合される。活動化されたＲＡＳ選択回
線１１８７に接続されたＡＮＤゲーデー１２０７は使用
可能にされて信号を関連するＵＡ几Ｔ１１６５に与えさ
せられて、ＣＰＵ １０６によりバス１０５上に送出さ
れ入力ゲート１２０３に工りＵＡＲＴに対する入力回線
１２０４におかれる並列データでそのトランスミッタ・
バッファをロードさせる。回ｇｊ１１２１上でロードさ
れた［ＪＡＲＴ １１６５に与えられるクロック信＋Ｅ
ｊは、ＵＡ１’Ｍ１’トランスミッタにデータ全選択さ
れるアクセス・ステーション迄延在する回線１２７０上
に逐次出力させる。
ＵＴ制御信号全リモート・アクセス・ステーション・イ
ンターフェース１１５に戻させ、又データを伝送開始信
号と共に選択され九アクセス・ステーションに送出させ
る事により使用可能状況信号に応答する。装置選択信号
およびＢＤＯＵＴ制御信号は、前述の如く入力ゲート１
２０３’を使用可能の状態にする。伝送開始信号は、入
カデー） １２０５ＶＣより、回線１２０９上で信号ラ
リモート・アクセス・ステーション・インターフェース
１１５ノ全テのＡＮＤゲーデー２０７に送るワン・ショ
ット１２１０に結合される。活動化されたＲＡＳ選択回
線１１８７に接続されたＡＮＤゲーデー１２０７は使用
可能にされて信号を関連するＵＡ几Ｔ１１６５に与えさ
せられて、ＣＰＵ １０６によりバス１０５上に送出さ
れ入力ゲート１２０３に工りＵＡＲＴに対する入力回線
１２０４におかれる並列データでそのトランスミッタ・
バッファをロードさせる。回ｇｊ１１２１上でロードさ
れた［ＪＡＲＴ １１６５に与えられるクロック信＋Ｅ
ｊは、ＵＡ１’Ｍ１’トランスミッタにデータ全選択さ
れるアクセス・ステーション迄延在する回線１２７０上
に逐次出力させる。
第７図により示される如く、再生チャンネルおよびディ
スク駆動部７３をリモート又は内部のアクセス・ステー
ション７６又は７８の排他的使用に割当てるに際し、ア
クセス割当てパネル１４０ｆｌ、第６２Ａ図〜第６２Ｃ
図に関して記述したその回路金倉して、アクセス・ステ
ーションおよヒフ６．７８および１１６に関して前に述
べたと四じ方法でリモート・アクセス・ステーション１
１５ ｆ ｋでコンピュータ制御システム９２と連絡す
る。オペレータは、＾１ｊ述の如く、アクセスＷ」当て
パネル全第６１因に示すそのキーボードにより制御して
、所望のアクセス・ステーション、再生チャンネルおよ
びディスク駆動の割当てを設定する。所望の割当てｔよ
、ＤＲＩＶＥ、ＩＡ８． お！ びＲＡＳ＝？−ｏｍｉ
にｊり設定され、又Ｂ Ｎ Ｔ Ｅｕキーの操作により
実施される。Ｅ〜ＴＥ几キーの操作は、データを対の入
力回線１１６２ａ上でリモート・アクセス・ステーショ
ン・インターフェース１１５に送らせて、バス割込み要
求をＣＰＵ １０６に送らせ、徴求のその後のサービス
を行う。要求された割当では、コンピュータ制御システ
ム９２のメモリー装置１７１０７において割当てられた
再生チャンネル、ディスク駆動部およびアクセス・ステ
ーションの識別操作に入れる事により行われ、この状態
が制御プログラムにより割当てられた再生チャンネルお
よびディスク駆動部が割当てられたもの以外のいかなる
アクセス・ステーションによってもアクセスされないよ
うにする。
スク駆動部７３をリモート又は内部のアクセス・ステー
ション７６又は７８の排他的使用に割当てるに際し、ア
クセス割当てパネル１４０ｆｌ、第６２Ａ図〜第６２Ｃ
図に関して記述したその回路金倉して、アクセス・ステ
ーションおよヒフ６．７８および１１６に関して前に述
べたと四じ方法でリモート・アクセス・ステーション１
１５ ｆ ｋでコンピュータ制御システム９２と連絡す
る。オペレータは、＾１ｊ述の如く、アクセスＷ」当て
パネル全第６１因に示すそのキーボードにより制御して
、所望のアクセス・ステーション、再生チャンネルおよ
びディスク駆動の割当てを設定する。所望の割当てｔよ
、ＤＲＩＶＥ、ＩＡ８． お！ びＲＡＳ＝？−ｏｍｉ
にｊり設定され、又Ｂ Ｎ Ｔ Ｅｕキーの操作により
実施される。Ｅ〜ＴＥ几キーの操作は、データを対の入
力回線１１６２ａ上でリモート・アクセス・ステーショ
ン・インターフェース１１５に送らせて、バス割込み要
求をＣＰＵ １０６に送らせ、徴求のその後のサービス
を行う。要求された割当では、コンピュータ制御システ
ム９２のメモリー装置１７１０７において割当てられた
再生チャンネル、ディスク駆動部およびアクセス・ステ
ーションの識別操作に入れる事により行われ、この状態
が制御プログラムにより割当てられた再生チャンネルお
よびディスク駆動部が割当てられたもの以外のいかなる
アクセス・ステーションによってもアクセスされないよ
うにする。
リモート・アクセス・ステーション・インターフェース
１１５も又、これ’ｉ ＣＰＵ １０６迄延長する制御
信号バス１４４に接続するバス初期設定回線１１７５が
設けられている。ＣＰＵインターフェース１０８の論述
の際に述べなように、バス初期設定制御信号はＣＰＵ
１０６により送出され、始動又は相当の操作シーケンス
の間周知の状態にリモート・アクセス・ステーションの
論理回路全セットする目的の九めに回線１１７３に与え
られる。
１１５も又、これ’ｉ ＣＰＵ １０６迄延長する制御
信号バス１４４に接続するバス初期設定回線１１７５が
設けられている。ＣＰＵインターフェース１０８の論述
の際に述べなように、バス初期設定制御信号はＣＰＵ
１０６により送出され、始動又は相当の操作シーケンス
の間周知の状態にリモート・アクセス・ステーションの
論理回路全セットする目的の九めに回線１１７３に与え
られる。
ＣＰＵ ｊ Ｏ６とアクセス・ステーションの１つの間
のデータ伝送を行う際のコンピュータ制御システム９２
の作用は、メモリー装［１０７にロードされる制御プロ
グラムに従って行わる。
のデータ伝送を行う際のコンピュータ制御システム９２
の作用は、メモリー装［１０７にロードされる制御プロ
グラムに従って行わる。
第５０図のブロック図全参照して記載したアクセス・ス
テーション・インターフェース１１５（７）動作全行う
のに用いられる具体的な回路を第５５図Ａ−ＤＩＣ示す
。この具体的回路の動作は第３０図に関して上述したも
のと同一であるので、ここでは省略する。第３ａ図で用
い之構成葡素に付けた符号は、具体的回路の同等の構成
要素にも付けるため第５５図Ａ〜Ｄにも用いている。
テーション・インターフェース１１５（７）動作全行う
のに用いられる具体的な回路を第５５図Ａ−ＤＩＣ示す
。この具体的回路の動作は第３０図に関して上述したも
のと同一であるので、ここでは省略する。第３ａ図で用
い之構成葡素に付けた符号は、具体的回路の同等の構成
要素にも付けるため第５５図Ａ〜Ｄにも用いている。
アクセス・ステーションを用いる装置の全操作について
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
更に、アドレス兼データ・ハスｉ Ｄ ５ 、従ってＣ
ＰＵ１０６にアクセス・ステーションと連絡するリモー
ト・アクセス・ステーション・インターフェース１１５
（第８図）については説明したが、アクセス・ステーシ
ョン自体と関連する回路については第５１図のブロック
図に関して次に説明する。
ＰＵ１０６にアクセス・ステーションと連絡するリモー
ト・アクセス・ステーション・インターフェース１１５
（第８図）については説明したが、アクセス・ステーシ
ョン自体と関連する回路については第５１図のブロック
図に関して次に説明する。
指令がＲＡＳインターフェース１１５を介してＣＰ［Ｊ
１０６に送られる時、オペレータは、キーボード上の適
当なキーおよび機能バー、例えば、電気的作用について
は第５６Ａ図乃至第５６Ｄ図に示される第５１図のブロ
ック図の作用全実施するのに使用できる回路の電気的作
用図と共に、第５図の斜視図に祥５回に示されるキーお
よびバー８４．８５．８６および１０４全含むブロック
１２６０により全体的に示されるＩＡ８キーボード８３
上の適桶なキーおよび機能バーを押す。キーボード８５
上のキーおよび機能バーの各々は伝送デー） １２６６
（第５６Ａ図および第５６Ｂ図）に接続され、その内
のあるものは又シフトおよび制御回線１２６９と１２６
９ａＫ接続される。各伝送ゲート１２６６ Ｆｉ、Ｘ回
線１２６９と１２６９ａ上の状況と共にエンコーダ１２
６１により符号化される予め定めたＸおよびＹ座標に対
応する２回線を相互に接続する。回線１２６２．１２６
９および１２６９ａは、各種のキーおよびエンコーダ１
２６１とのこの接続金与える全回線？構成する。
１０６に送られる時、オペレータは、キーボード上の適
当なキーおよび機能バー、例えば、電気的作用について
は第５６Ａ図乃至第５６Ｄ図に示される第５１図のブロ
ック図の作用全実施するのに使用できる回路の電気的作
用図と共に、第５図の斜視図に祥５回に示されるキーお
よびバー８４．８５．８６および１０４全含むブロック
１２６０により全体的に示されるＩＡ８キーボード８３
上の適桶なキーおよび機能バーを押す。キーボード８５
上のキーおよび機能バーの各々は伝送デー） １２６６
（第５６Ａ図および第５６Ｂ図）に接続され、その内
のあるものは又シフトおよび制御回線１２６９と１２６
９ａＫ接続される。各伝送ゲート１２６６ Ｆｉ、Ｘ回
線１２６９と１２６９ａ上の状況と共にエンコーダ１２
６１により符号化される予め定めたＸおよびＹ座標に対
応する２回線を相互に接続する。回線１２６２．１２６
９および１２６９ａは、各種のキーおよびエンコーダ１
２６１とのこの接続金与える全回線？構成する。
このように、キーボード・エンコーダ１２６１は、９９
の可能な組合せの１つを選択し、かつクロック・カウン
タ１３２５により回線１５２５ａ上に与えられるＵＡＲ
Ｔクロックによりクロックされる回線１２６８によりＵ
ＡＲＴｉ（接続されるワン・ショット１２６７により与
えられるパルスによりストローブされる時、回線１１６
２’ｉ介してＲＡＳインターフェースに送られる出力回
線１２６５上で並列情報’ｋ ｉｌ１列情報に変換する
ＵＡ几Ｔトランスミッタ１２６４に接続される回線１２
６３上に７ビツトのワード全生成するグリッド回路網を
有する。
の可能な組合せの１つを選択し、かつクロック・カウン
タ１３２５により回線１５２５ａ上に与えられるＵＡＲ
Ｔクロックによりクロックされる回線１２６８によりＵ
ＡＲＴｉ（接続されるワン・ショット１２６７により与
えられるパルスによりストローブされる時、回線１１６
２’ｉ介してＲＡＳインターフェースに送られる出力回
線１２６５上で並列情報’ｋ ｉｌ１列情報に変換する
ＵＡ几Ｔトランスミッタ１２６４に接続される回線１２
６３上に７ビツトのワード全生成するグリッド回路網を
有する。
データは回線１２７０上のＲＡＳインターフェース１１
５から受増らｆＬる時、回線レシーバ１２７１ ｉｇて
ＵＡＲＴレシーバ１２７２に送られ、ＵＡ几Ｔレシーバ
は、ＵＡ几Ｔクロックの制御下で、直列データ全並列デ
ータに変換し、並列データを６本のデータ回線１２７５
と２本の経路指定回線１２７４と１２７５におく。ＵＡ
ｉ−ＬＴレシーバとトランスミッタ１２７２と１２６４
は、１つの集積回路内に含まれ、そのレシーバとトラン
スミッタ部分を制御する九めの１つの制御回路とクロッ
ク回路を有する。データ回線と経路指定回線は、回路に
おける異なる場所、即ち自己走査デイスプレー８２（こ
れも又第１図と第２図に示される）又は＠妃の如く特定
のキーを点灯するためキーボードと関連するランプにデ
ータを指向する。回線１２７４と１２７５に生じる経路
指定情報は各インバータ１２７６と１２７７により反転
されて、反転信号全各回線１２７８と１２７９に生じる
。これ等の回線も又それぞれインバータ１２８１と１２
８２に接続され、これからの出力は各回線１２８５と１
２８４上に生じる。ワン・ショット１２８６は、ＵＡＲ
Ｔ１２７２からの回線１２８７上のデータネリ用可能パ
ルスによりトリガーされ、回線１２８８上にデータ利用
可能リセット・パルスを与える。そのハイな出力は、別
のＡＮＤゲーデー１２９２に対する他、ＡＮＤゲーデー
２９１に対して延在する回線１２８９に接続され、情報
を経てゲートする定めのストローブパルスを自己走査デ
イスプレー８２又はキーと関連するランプのいずれかに
与える。
５から受増らｆＬる時、回線レシーバ１２７１ ｉｇて
ＵＡＲＴレシーバ１２７２に送られ、ＵＡ几Ｔレシーバ
は、ＵＡ几Ｔクロックの制御下で、直列データ全並列デ
ータに変換し、並列データを６本のデータ回線１２７５
と２本の経路指定回線１２７４と１２７５におく。ＵＡ
ｉ−ＬＴレシーバとトランスミッタ１２７２と１２６４
は、１つの集積回路内に含まれ、そのレシーバとトラン
スミッタ部分を制御する九めの１つの制御回路とクロッ
ク回路を有する。データ回線と経路指定回線は、回路に
おける異なる場所、即ち自己走査デイスプレー８２（こ
れも又第１図と第２図に示される）又は＠妃の如く特定
のキーを点灯するためキーボードと関連するランプにデ
ータを指向する。回線１２７４と１２７５に生じる経路
指定情報は各インバータ１２７６と１２７７により反転
されて、反転信号全各回線１２７８と１２７９に生じる
。これ等の回線も又それぞれインバータ１２８１と１２
８２に接続され、これからの出力は各回線１２８５と１
２８４上に生じる。ワン・ショット１２８６は、ＵＡＲ
Ｔ１２７２からの回線１２８７上のデータネリ用可能パ
ルスによりトリガーされ、回線１２８８上にデータ利用
可能リセット・パルスを与える。そのハイな出力は、別
のＡＮＤゲーデー１２９２に対する他、ＡＮＤゲーデー
２９１に対して延在する回線１２８９に接続され、情報
を経てゲートする定めのストローブパルスを自己走査デ
イスプレー８２又はキーと関連するランプのいずれかに
与える。
陵者に関しては、ＡＮＪ）ゲート１２９２は回線１２８
Ｓと１２８４上に経路指定情＠を有し、その結果ＡＮ）
デー） １２９２のこれ等の入力が満たされてストロ−
プ・パルス存在する時、回線１２９４上のＡＮＤグー）
ｊ２９２の出力はラッチ１２９５をｏＪ能状態にし、こ
のラッチはデータ回１１２７．３の４つの低位ビットの
状況にラッチして、適当なランプ１２９９ 全点灯させ
るデコーダ１２９８の１つ迄延長する回線１２９７上に
４ビツトのアドレスを与える。
Ｓと１２８４上に経路指定情＠を有し、その結果ＡＮ）
デー） １２９２のこれ等の入力が満たされてストロ−
プ・パルス存在する時、回線１２９４上のＡＮＤグー）
ｊ２９２の出力はラッチ１２９５をｏＪ能状態にし、こ
のラッチはデータ回１１２７．３の４つの低位ビットの
状況にラッチして、適当なランプ１２９９ 全点灯させ
るデコーダ１２９８の１つ迄延長する回線１２９７上に
４ビツトのアドレスを与える。
データ回線１２７３も又ランダム・アクセス・メモＩＪ
−１２０１迄延在し、低位の５ピット金５本のアドレス
回ｉ％１１３０３全介してＲλΔ（１３０１をアドレス
指定するカウンタ１５０２に延在させる。メモリー１３
０１；ｔ、メモリーからアドレス指定でれる各文字音デ
イスプレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ ）製
造の５２文字ドツト・マトリックス・デイスプレーであ
る自己走査デイスプレー８２に延在する６本の出力回線
１５０４を有する。操作の間、カウンタ１５０２はその
３２アドレスを検査され、自己走査させられ元デイスプ
レー８２に回線１５０４上のデータに従って英数字文字
を表示させ、畑常回線１５０８上でハイな信号と共に回
線１５０７上のデイスプレー８２にエリ生成された更新
パルスにより満たされるＡＮＤゲート１５０６により生
成される回線１３０５上のクロック・パルスに従ってア
ドレスをカウントする。このようにカウンタは、デイス
プレーにより生成される更新パルスによりそのアドレス
を連続的にクロックされる。
−１２０１迄延在し、低位の５ピット金５本のアドレス
回ｉ％１１３０３全介してＲλΔ（１３０１をアドレス
指定するカウンタ１５０２に延在させる。メモリー１３
０１；ｔ、メモリーからアドレス指定でれる各文字音デ
イスプレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ ）製
造の５２文字ドツト・マトリックス・デイスプレーであ
る自己走査デイスプレー８２に延在する６本の出力回線
１５０４を有する。操作の間、カウンタ１５０２はその
３２アドレスを検査され、自己走査させられ元デイスプ
レー８２に回線１５０４上のデータに従って英数字文字
を表示させ、畑常回線１５０８上でハイな信号と共に回
線１５０７上のデイスプレー８２にエリ生成された更新
パルスにより満たされるＡＮＤゲート１５０６により生
成される回線１３０５上のクロック・パルスに従ってア
ドレスをカウントする。このようにカウンタは、デイス
プレーにより生成される更新パルスによりそのアドレス
を連続的にクロックされる。
ＲＡＭ １３０１に新らしいデータを書込みを要する時
、適正なｌ（、ＡＭアドレスが最初に選択されねばなら
ず、それから以降のシーケンスが生じる。ＮＡＮＤゲー
ト１５０９の入力側における経路情報は、ＡＮＤゲート
１２９１ Ｑ経てワン・ショット１２８６の出力にエリ
生成される回線１５１０上のストローブ・パルスと共に
、ＡＮＤゲート１３０６ｔ−禁止しカウンタ１３０２の
クロッキングを停止する出力１３０８ ｉ有するＦＦ１
５１２並びにカウンタ１３０２迄延長する回線１５１１
上のプリセット・パルス’１ＮＡＮＤゲート１５０９に
与えさせる。この間、碑び書込まれるべき所望のアドレ
スは回線１２７３’ｉ介してカウンタに強制され、その
結果、次のストローブ・パルスにおいて、適当な経路指
定情報が、データ回線１２７３上に存在するデータに対
してメモＩＪ −１５０１を書込ませるよう指令する回
線１３１４上の書込みパルスを与えるＮＡＮＤゲー）デ
ー３１３を使用可能にする。この状態が生じた後、ＦＦ
１３１２は状態を変更し、回線１ｓ ｏ ｓ ＦｉＡＮ
Ｄゲー） デー０６を使用可能とし、更新回線１３０７
は再びカウンタ１３０２ ’ｉミクロツクる。カウンタ
１３０２が３２のターミナル・カウントに達する時は常
にその出力回線１３１５ＶｉＯ几ゲート１５１６を経て
回線１３１８を介してＦＦ１３１７にゲートされる。Ｆ
Ｆ１３１２は別のＦＦ１３２０に接続された出力回線１
３１９ ’ｉ有し、ＦＦ１３２０は、クリヤされ、再び
ＲＡＭ １３０１に送られるアドレスにクロックできる
ように、回線１３２１ ｉ介してカウンタにクリア信号
を与える。
、適正なｌ（、ＡＭアドレスが最初に選択されねばなら
ず、それから以降のシーケンスが生じる。ＮＡＮＤゲー
ト１５０９の入力側における経路情報は、ＡＮＤゲート
１２９１ Ｑ経てワン・ショット１２８６の出力にエリ
生成される回線１５１０上のストローブ・パルスと共に
、ＡＮＤゲート１３０６ｔ−禁止しカウンタ１３０２の
クロッキングを停止する出力１３０８ ｉ有するＦＦ１
５１２並びにカウンタ１３０２迄延長する回線１５１１
上のプリセット・パルス’１ＮＡＮＤゲート１５０９に
与えさせる。この間、碑び書込まれるべき所望のアドレ
スは回線１２７３’ｉ介してカウンタに強制され、その
結果、次のストローブ・パルスにおいて、適当な経路指
定情報が、データ回線１２７３上に存在するデータに対
してメモＩＪ −１５０１を書込ませるよう指令する回
線１３１４上の書込みパルスを与えるＮＡＮＤゲー）デ
ー３１３を使用可能にする。この状態が生じた後、ＦＦ
１３１２は状態を変更し、回線１ｓ ｏ ｓ ＦｉＡＮ
Ｄゲー） デー０６を使用可能とし、更新回線１３０７
は再びカウンタ１３０２ ’ｉミクロツクる。カウンタ
１３０２が３２のターミナル・カウントに達する時は常
にその出力回線１３１５ＶｉＯ几ゲート１５１６を経て
回線１３１８を介してＦＦ１３１７にゲートされる。Ｆ
Ｆ１３１２は別のＦＦ１３２０に接続された出力回線１
３１９ ’ｉ有し、ＦＦ１３２０は、クリヤされ、再び
ＲＡＭ １３０１に送られるアドレスにクロックできる
ように、回線１３２１ ｉ介してカウンタにクリア信号
を与える。
Ｆ Ｆ’ １３２０も又、自己走査デイスプレー８２に
対すると共にＡＮＩ）デー） １３２３に対しても延在
する回線１３２２ｉ有し、デイスプレー自体に対するリ
セット信号を与える。ＡＮＤゲート１３２５は、リセッ
トできるように約２クロツク・パルスの間デイスプレー
・フロラクラ禁止する。発振器１！＋２４とカウンタ１
３２５は、ＡＮＤゲーデー１５２５を経てデイスプレー
８２の他に、ＦＦ１５１７と１３２０ ｆ！ｒ−クロッ
クするのに使用される回線１３２６上に１５ ＫＨ，ｚ
のクロック信号を生じる。回線１５２７上のリセット信
号の電力は、回線１３２９と１３５０上の高低出力を有
するＦＦ１！５２８ｉプリセツトし、回線１３２？はデ
コーダ１２９８を禁止し回線１３３０はＮＡＮＤゲ−、
） １３！５１ ｉ介してデイスプレー８２をブランキ
ングする。回線１３０８上のＦＦ１３１２の出力本又、
カウンタ１３０２が停止されてアドレスが送られつつあ
る時パネルをブランクする。
対すると共にＡＮＩ）デー） １３２３に対しても延在
する回線１３２２ｉ有し、デイスプレー自体に対するリ
セット信号を与える。ＡＮＤゲート１３２５は、リセッ
トできるように約２クロツク・パルスの間デイスプレー
・フロラクラ禁止する。発振器１！＋２４とカウンタ１
３２５は、ＡＮＤゲーデー１５２５を経てデイスプレー
８２の他に、ＦＦ１５１７と１３２０ ｆ！ｒ−クロッ
クするのに使用される回線１３２６上に１５ ＫＨ，ｚ
のクロック信号を生じる。回線１５２７上のリセット信
号の電力は、回線１３２９と１３５０上の高低出力を有
するＦＦ１！５２８ｉプリセツトし、回線１３２？はデ
コーダ１２９８を禁止し回線１３３０はＮＡＮＤゲ−、
） １３！５１ ｉ介してデイスプレー８２をブランキ
ングする。回線１３０８上のＦＦ１３１２の出力本又、
カウンタ１３０２が停止されてアドレスが送られつつあ
る時パネルをブランクする。
第３１図のブロック図に示される回路は全ての内部およ
びリモート・アクセス・ステーションにあり、内部アク
セス・ステーション７８（第８図）は装置の操作のため
の完全な数字および機能キーを有する。リモート・アク
セス・ステーション７６（第８図）は機能キーの数が少
く、従って前述のある操作が実行できない。別のタイプ
の制御ステーション、即ち補助アクセス・パネル１１６
（第８図）は、ディスク駆動部の作業トラック１〜６４
からのシーケンス・プレー・モードにおいて使用される
各々独立的な操作全オペレータに制御させる目的のため
、リモート・アクセス・ステーションと共にかつこれに
隣接し、て使用するためのものである。補助アクセス・
パネルは、回１１２６２ａによりキーボードの伝送ゲー
ト１２６６（第５６人図）ＶＣ接Ｆｊ’ｌ サレｆｒ−
ＩＮＩ’ｌ’ｌＡＬハーオｊ ヒｓＥＬｇｃ’ｒ、＜−
のみ金有し、リモート・アクセス・ステーションに１つ
のディスク駆動部の使用を、又これに隣接する補助アク
セス・パネルに別個の再生チャンネルと同様第２のディ
スク駆動部の使用を許容する。
びリモート・アクセス・ステーションにあり、内部アク
セス・ステーション７８（第８図）は装置の操作のため
の完全な数字および機能キーを有する。リモート・アク
セス・ステーション７６（第８図）は機能キーの数が少
く、従って前述のある操作が実行できない。別のタイプ
の制御ステーション、即ち補助アクセス・パネル１１６
（第８図）は、ディスク駆動部の作業トラック１〜６４
からのシーケンス・プレー・モードにおいて使用される
各々独立的な操作全オペレータに制御させる目的のため
、リモート・アクセス・ステーションと共にかつこれに
隣接し、て使用するためのものである。補助アクセス・
パネルは、回１１２６２ａによりキーボードの伝送ゲー
ト１２６６（第５６人図）ＶＣ接Ｆｊ’ｌ サレｆｒ−
ＩＮＩ’ｌ’ｌＡＬハーオｊ ヒｓＥＬｇｃ’ｒ、＜−
のみ金有し、リモート・アクセス・ステーションに１つ
のディスク駆動部の使用を、又これに隣接する補助アク
セス・パネルに別個の再生チャンネルと同様第２のディ
スク駆動部の使用を許容する。
リモート・アクセス・ステーション７ＢとＮ助パネル１
１６の１…に交互に順序付けを行う卓にエリ、繰り返し
再生される１ＩＩｉｉ像はフレーム２つのディスクＩＩ
Ｗ１部から交互に１つのチャンネル金紗て伝送でき、こ
れにエリ、非常に迅速な、殆んど瞬１０ｊ的な１つのス
チル画像から別の画像フレームへの変侠が生じ得るよう
に得られる画面のミューティングを除去する。補助アク
セス・パネル１１６は、第３１図のブロック図に示され
る回路の多くを含み、関連するメモリーおよび回路ヲ有
するティスプレーを有するが、前述の如く完全なキーボ
ードは持たない。リモート・アクセス・ステーションと
補助アクセス・パネルは共に、回線１２８９上のストロ
ーブ・パルスおよび回線１ろ５４上の操向信号と一緒に
、ＵＡＲＴ１２７２から回線１２７４．１２７５および
１２７８上で経路指定情報を受取りかつＡＮＤグー）
１２９１と補助アクセス・パネルに接続される回線１３
６５上に出力信号を生じる）’Ｆ１５３２全含む。
１６の１…に交互に順序付けを行う卓にエリ、繰り返し
再生される１ＩＩｉｉ像はフレーム２つのディスクＩＩ
Ｗ１部から交互に１つのチャンネル金紗て伝送でき、こ
れにエリ、非常に迅速な、殆んど瞬１０ｊ的な１つのス
チル画像から別の画像フレームへの変侠が生じ得るよう
に得られる画面のミューティングを除去する。補助アク
セス・パネル１１６は、第３１図のブロック図に示され
る回路の多くを含み、関連するメモリーおよび回路ヲ有
するティスプレーを有するが、前述の如く完全なキーボ
ードは持たない。リモート・アクセス・ステーションと
補助アクセス・パネルは共に、回線１２８９上のストロ
ーブ・パルスおよび回線１ろ５４上の操向信号と一緒に
、ＵＡＲＴ１２７２から回線１２７４．１２７５および
１２７８上で経路指定情報を受取りかつＡＮＤグー）
１２９１と補助アクセス・パネルに接続される回線１３
６５上に出力信号を生じる）’Ｆ１５３２全含む。
Ｆ”Ｆ１３３２が回線１３５４上の低レベルの信号によ
り操向される時、ＡＮＤゲーデー１２８１は禁止され、
これは次にＮＡＮＤゲート１３０９と１３１３を禁止し
、その結果、補助アクセス・パネルが接続されるＲＡＳ
のデイスプレー８２は変化され得ない。回線１３３３上
のこの低レベル信号も又補助パネルを可能にし、その結
果、そのデイスプレー メモリーおよび関連する回路は
作用状態になって回線１２７３上のデータをそのデイス
プレーに使用するためそのメモリーに’ｆ込ませる。
り操向される時、ＡＮＤゲーデー１２８１は禁止され、
これは次にＮＡＮＤゲート１３０９と１３１３を禁止し
、その結果、補助アクセス・パネルが接続されるＲＡＳ
のデイスプレー８２は変化され得ない。回線１３３３上
のこの低レベル信号も又補助パネルを可能にし、その結
果、そのデイスプレー メモリーおよび関連する回路は
作用状態になって回線１２７３上のデータをそのデイス
プレーに使用するためそのメモリーに’ｆ込ませる。
第３１図のブロック図の作用を実施するために使用でき
る回路の一実施態様を示す第５６Ａ図および第５６Ｄ図
、特に第５６Ｄ図に示される電気的作用図において、Ｉ
ＮＩＴＩＡＴＥパー１３３６はインバータ１３３７に接
続される回線１３３５’ｉ有し、その出力はＡＮＤゲー
ト１６３８と１３３９に接続される。
る回路の一実施態様を示す第５６Ａ図および第５６Ｄ図
、特に第５６Ｄ図に示される電気的作用図において、Ｉ
ＮＩＴＩＡＴＥパー１３３６はインバータ１３３７に接
続される回線１３３５’ｉ有し、その出力はＡＮＤゲー
ト１６３８と１３３９に接続される。
ＥＮＡＢＬＥ ＋ −１３４０は、インバータ １５４
２ｉ介してＡＮＩ）ゲート１３５８に接続された回線１
３４１を有する。ターン・キー・スイッチ８６（第３図
参照）からの第５の回線１６４９は、インバータ１５４
３を介してＡＮＤゲーデー１３４４並びに別のＡＮＤゲ
ート１３４５に接続される。ＡＮｉ）ゲート１３３９，
１３４４゜および１５４５の出力は、それぞれ伝送デー
） １３４６゜１５４７および１６４８に接続され、こ
のゲートは七り、それキーボードの他のキーにおけると
同様エンコーダ１２６１迄延長して信号を与える。ＩＮ
ＩＴＩＡＬバー１３５６がそれ自体投入される時、 Ａ
ＮＤゲート１６３９は満たされ、その関連する伝送デー
） １３４６を作用状態にさせる。ｌＮｌＴｌＡｌバー
１５６６とＥＮＡＢＬＥバー１３４０が同時に押窟れる
と、ＡＮＬ）ゲート１３３９Ｖｉ糸止されるが、ＡＮｆ
）ゲート１３４５は可能の状態となってこのため伝送デ
ーｈ １！１４８を活動化し、予めアセンブルされたシ
ーケンスの編集を可能にする。然し、殆んどのオペレー
タが触れようとしないキー・スイッチ８６を回す事によ
り、ＩＮＩＴＩＡＴＥバー１３３６とＥＮＡＢＬＥバー
１５４０が投入されてデー） １３４５ｉｐ止しゲート
１３４４ｉ可能にするが、これは、リスト（ＢＯＬ）表
示の終りが生じるかトラック番号６５に達する迄、バル
ク・トラックの１つの画像フレームの消去又はどのアド
レスからの作業トラックの全シーケンスの消去を許容す
る伝送デー）１３４７ｉ作動させる。このように、論理
回路はターン・キーが使用されなければある消去の実施
を禁止する。
２ｉ介してＡＮＩ）ゲート１３５８に接続された回線１
３４１を有する。ターン・キー・スイッチ８６（第３図
参照）からの第５の回線１６４９は、インバータ１５４
３を介してＡＮＤゲーデー１３４４並びに別のＡＮＤゲ
ート１３４５に接続される。ＡＮｉ）ゲート１３３９，
１３４４゜および１５４５の出力は、それぞれ伝送デー
） １３４６゜１５４７および１６４８に接続され、こ
のゲートは七り、それキーボードの他のキーにおけると
同様エンコーダ１２６１迄延長して信号を与える。ＩＮ
ＩＴＩＡＬバー１３５６がそれ自体投入される時、 Ａ
ＮＤゲート１６３９は満たされ、その関連する伝送デー
） １３４６を作用状態にさせる。ｌＮｌＴｌＡｌバー
１５６６とＥＮＡＢＬＥバー１３４０が同時に押窟れる
と、ＡＮＬ）ゲート１３３９Ｖｉ糸止されるが、ＡＮｆ
）ゲート１３４５は可能の状態となってこのため伝送デ
ーｈ １！１４８を活動化し、予めアセンブルされたシ
ーケンスの編集を可能にする。然し、殆んどのオペレー
タが触れようとしないキー・スイッチ８６を回す事によ
り、ＩＮＩＴＩＡＴＥバー１３３６とＥＮＡＢＬＥバー
１５４０が投入されてデー） １３４５ｉｐ止しゲート
１３４４ｉ可能にするが、これは、リスト（ＢＯＬ）表
示の終りが生じるかトラック番号６５に達する迄、バル
ク・トラックの１つの画像フレームの消去又はどのアド
レスからの作業トラックの全シーケンスの消去を許容す
る伝送デー）１３４７ｉ作動させる。このように、論理
回路はターン・キーが使用されなければある消去の実施
を禁止する。
アクセス割込みパネル
第６１図に示されるアクセス割込みパネル１４０は、放
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部および１つ以上の再生チャンネルを
排他的にアクセス・ステーションに割当てる目的のため
本文に記述した装置に設ける事ができる。−例として、
もし装置が民間テレビ局でニュース放送に使用され装置
を操作する人員がニュース放送の間スチルを形成する画
像フレームのアセンブルされたリストに従って順序付け
しているとすると、別のリモート・アクセス・ステーシ
ョンにおいであるものがスチルのデイスプレーに割込み
を行う事により放送を妨害するか、ある関連のないスチ
ルをデイスプレーするか、あるいはこの時ニュース全妨
害する他のある破壊操作全行う場合に関する全てと全く
反対となる。
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部および１つ以上の再生チャンネルを
排他的にアクセス・ステーションに割当てる目的のため
本文に記述した装置に設ける事ができる。−例として、
もし装置が民間テレビ局でニュース放送に使用され装置
を操作する人員がニュース放送の間スチルを形成する画
像フレームのアセンブルされたリストに従って順序付け
しているとすると、別のリモート・アクセス・ステーシ
ョンにおいであるものがスチルのデイスプレーに割込み
を行う事により放送を妨害するか、ある関連のないスチ
ルをデイスプレーするか、あるいはこの時ニュース全妨
害する他のある破壊操作全行う場合に関する全てと全く
反対となる。
装置はテレビ局の周囲の各地点に位置される７つものリ
モート・アクセス・ステーションを有する友め、殆んど
の放送局に採用される通常の割当て上の＄前の注意を払
っても、未熟な人員による不慮の装置の使用が生じ得る
。
モート・アクセス・ステーションを有する友め、殆んど
の放送局に採用される通常の割当て上の＄前の注意を払
っても、未熟な人員による不慮の装置の使用が生じ得る
。
装置：が最優先順位の用途で操作される時、あるリモー
ト・ステーションにおける人員による装置のこのような
不注意による使用又は違反使用全阻止するためには、リ
モート又は内部のアクセス・ステーション７６．７８の
いずれかに排他的にあるディスク駆動部およびある再生
チャンネルを割当ててこれによりいかなる妨害も禁止す
る目的の友め、アクセス割当てパネルが装置に内蔵する
事ができる。ある組合せ、例えば、ディスクＩＩＡｗＪ
部煮１、リモート・アクセス・ステーションム２および
再生チャンネルＢの組合せ金与える事により、他のアク
セス・ステーションはチャンネルＢ又はディスク駆動部
屋１を使用する事ができないが、他の再生チャンネルお
よび他に利用可能なディスク駆動部をその作業のために
自由に使用できる。
ト・ステーションにおける人員による装置のこのような
不注意による使用又は違反使用全阻止するためには、リ
モート又は内部のアクセス・ステーション７６．７８の
いずれかに排他的にあるディスク駆動部およびある再生
チャンネルを割当ててこれによりいかなる妨害も禁止す
る目的の友め、アクセス割当てパネルが装置に内蔵する
事ができる。ある組合せ、例えば、ディスクＩＩＡｗＪ
部煮１、リモート・アクセス・ステーションム２および
再生チャンネルＢの組合せ金与える事により、他のアク
セス・ステーションはチャンネルＢ又はディスク駆動部
屋１を使用する事ができないが、他の再生チャンネルお
よび他に利用可能なディスク駆動部をその作業のために
自由に使用できる。
この場合、−時に１つのアクセス・ステーションが１つ
のチャンネル又はディスク駆＠部のみの制御ができるに
過さ゛ないが、１つ、２つ、又は３つ以上のディスク駆
動部（％定の装置ｉ！１．ＶＣおいては５つ以上のディ
スク駆動部がある場合）および１つ以上のチャンネルを
特定のアクセス・ステーションに割当てる事ができる。
のチャンネル又はディスク駆＠部のみの制御ができるに
過さ゛ないが、１つ、２つ、又は３つ以上のディスク駆
動部（％定の装置ｉ！１．ＶＣおいては５つ以上のディ
スク駆動部がある場合）および１つ以上のチャンネルを
特定のアクセス・ステーションに割当てる事ができる。
又、駆ｍ部は一時ＶＣ１つ以上のチャンネルで特定のア
クセス・ステーションに割当てる事はできない、然し、
−時に１つ以上のディスク駆動部が１つのチャンネルに
割当てられ得る。もし全くのデイヌク駆！ｖ１部又は全
てのチャンネルが割当てられるならば、割当て全受取ら
ないリモート・アクセス・ステーションは、ディスク駆
動部、チャンネル、又はその両方が操作のためこれ等ア
クセス・ステーションから利用可能でない之め操作でき
ない。
クセス・ステーションに割当てる事はできない、然し、
−時に１つ以上のディスク駆動部が１つのチャンネルに
割当てられ得る。もし全くのデイヌク駆！ｖ１部又は全
てのチャンネルが割当てられるならば、割当て全受取ら
ないリモート・アクセス・ステーションは、ディスク駆
動部、チャンネル、又はその両方が操作のためこれ等ア
クセス・ステーションから利用可能でない之め操作でき
ない。
第６１図に示されるアクセス割当てパネル１４０は、ア
クセス・ステーションが相互に接続される場合と同じ方
法でリモート・アクセス・ステーション・インターフェ
ース１１５と接続爆れるようになっている。アクセス割
当てパネルも又、アクセス・ステーションと同じ方法で
リモート・アクセス・ステーション・インターフェース
１１５′ｆｒ介シてコンピュータ制御システム９２の中
央処理袋筒１０６と連絡する。アクセス割込みパネル１
４０は第６１図に示される如く水平な３列の押しボタン
ヶ有し、最上部の列は再生チャンネルＡに対する割当て
組合せを、中段と下段はそれぞれ再生チャンネルＢとＣ
と関連している。Ｊ（ＮＴ訃、−ｒ−ｆ′ｉ水十水状列
状しボタンの下方に見え、ＩＬＬＥＧＡＬランプは押し
ボタン列の上方に設けられている。列内の押しボタンは
、機械的に閉鎖され九時開放スイッチよりも低いレベル
に位置するような機械的ラッチング押しボタン・スイッ
チ（押せば回路全閉じ、再び押せば回路を開く）である
事が望ましい。
クセス・ステーションが相互に接続される場合と同じ方
法でリモート・アクセス・ステーション・インターフェ
ース１１５と接続爆れるようになっている。アクセス割
当てパネルも又、アクセス・ステーションと同じ方法で
リモート・アクセス・ステーション・インターフェース
１１５′ｆｒ介シてコンピュータ制御システム９２の中
央処理袋筒１０６と連絡する。アクセス割込みパネル１
４０は第６１図に示される如く水平な３列の押しボタン
ヶ有し、最上部の列は再生チャンネルＡに対する割当て
組合せを、中段と下段はそれぞれ再生チャンネルＢとＣ
と関連している。Ｊ（ＮＴ訃、−ｒ−ｆ′ｉ水十水状列
状しボタンの下方に見え、ＩＬＬＥＧＡＬランプは押し
ボタン列の上方に設けられている。列内の押しボタンは
、機械的に閉鎖され九時開放スイッチよりも低いレベル
に位置するような機械的ラッチング押しボタン・スイッ
チ（押せば回路全閉じ、再び押せば回路を開く）である
事が望ましい。
内部のランプは点灯できるようにスイッチ毎に設けられ
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当ての間を差別するように全
照度又は弱い照度に照明される事ができる。このように
、もし１つ以上の駆動部およびチャンネルが特定のアク
セス・ステーションに割当てられるならば、現行の割当
てを表示する押しボタンの全照度の照明が望ましく、も
し「次の」割当てが行われる場合はこね等押しボタンが
機械的に押下げられた位ｔＨにおかれると、次の割当て
に対する押しボタンの弱い照明が望ましい。次の割当て
に対する駆動部とチャンネル本又現行の割当てに含まれ
る場合は、その機械的に押下げられた押しボタンは明る
く照明される事が望ましい。このような強弱の差別は押
しボタンの機械的高さと一緒にアクセス割当てパネルと
共に使用される時は、現在性われている割当てと共に割
当ての変更が行われる時実施される事が明確に理解でき
る。
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当ての間を差別するように全
照度又は弱い照度に照明される事ができる。このように
、もし１つ以上の駆動部およびチャンネルが特定のアク
セス・ステーションに割当てられるならば、現行の割当
てを表示する押しボタンの全照度の照明が望ましく、も
し「次の」割当てが行われる場合はこね等押しボタンが
機械的に押下げられた位ｔＨにおかれると、次の割当て
に対する押しボタンの弱い照明が望ましい。次の割当て
に対する駆動部とチャンネル本又現行の割当てに含まれ
る場合は、その機械的に押下げられた押しボタンは明る
く照明される事が望ましい。このような強弱の差別は押
しボタンの機械的高さと一緒にアクセス割当てパネルと
共に使用される時は、現在性われている割当てと共に割
当ての変更が行われる時実施される事が明確に理解でき
る。
ＥＮＴＨ几キーＩ−ｊ、害ＩＪＡてのエントリおよび現
在の割当てから次の割当てへの状態の変化のためのもの
である。特定のアクセス・ステーションに割当てらねた
駆動部とチャンネルは、ＥＮＴＥＲキーが押下げられた
時、「次の」割当ての関係に従って入ったリタイアさね
たりする。割当てが変化すると、弱い照明レベルにあつ
念キーが全照度に切換られる、前の全照度のキーは入れ
られた新らしい＊ｌＩ Ｍての部分でなければ消される
。このように、割当てに一九ん入ると、現在の割当てが
ＥＮＴＥＲキーが再び押される迄その作用を維持するた
め、之とえスイッチのボタンが貴び押されても割当てら
れたボタンのランプは照明された状態を維持する。これ
は、−たん割当て状態に入りしかもスイッチ・ボタンの
位置の関数でなけれは、ボタン内のランプが独立回路に
より駆＠芒れる友めである。
在の割当てから次の割当てへの状態の変化のためのもの
である。特定のアクセス・ステーションに割当てらねた
駆動部とチャンネルは、ＥＮＴＥＲキーが押下げられた
時、「次の」割当ての関係に従って入ったリタイアさね
たりする。割当てが変化すると、弱い照明レベルにあつ
念キーが全照度に切換られる、前の全照度のキーは入れ
られた新らしい＊ｌＩ Ｍての部分でなければ消される
。このように、割当てに一九ん入ると、現在の割当てが
ＥＮＴＥＲキーが再び押される迄その作用を維持するた
め、之とえスイッチのボタンが貴び押されても割当てら
れたボタンのランプは照明された状態を維持する。これ
は、−たん割当て状態に入りしかもスイッチ・ボタンの
位置の関数でなけれは、ボタン内のランプが独立回路に
より駆＠芒れる友めである。
モジアクセス・ステーションに対するチャンネルの割当
てを除きたい場合は、ボタンを押下けてこれにより適当
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチを開始し、又折らしいアクセス・ステーク
５フ割当てに対してはＥＮＴＩ、Ｒボタンを押下げる事
が必要である。
てを除きたい場合は、ボタンを押下けてこれにより適当
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチを開始し、又折らしいアクセス・ステーク
５フ割当てに対してはＥＮＴＩ、Ｒボタンを押下げる事
が必要である。
アクセス割当てパネル１４０Ｈ１ｗｃ６１図に示す如く
水平の５列が再生チャンネルＡ、ＢおよびＣを示すよう
に配置されたキーボードを有する。チャンネルＡは、押
しボタンの最上段として示され、５つのディスク駆動部
ボタン（４１，２および５）、１つのＩＡ８ （内部ア
クセス・ステーション）押しボタン、および７つの几Ａ
ｓ （リモート・アクセス・ステーション）押しボタン
（屋１乃至７）を含んでいる。１つのアクセス・ステー
ションへの割当て金行うためには、オペレータは、適当
なアクセス・ステーション押しボタンと共にそのアクセ
ス・ステーションに割当てられるチャンネルに対応する
列に該アクセス・ステーションに割当てたいと考える駆
動部に対する押しボタン全押し、次にＥＮＴＥＲキーを
押して奇行われた割当て全実行する。例えば、もしオペ
レータがニュース放送中の＠置の使用を望みかつ駆動部
１および２に位置されるディスク・バックから記録され
たビデオを得る必要があり、又オペレータがリモート・
アクセス・ステーション／ｌ６２（凡ＡＳ２）に位置す
るならば、第一にチャンネル人に対応する全て最上段に
ある凡Ａ８２ボタンと共に駆動部１と駆動部２ボタン１
に押下げる事によりオペレータが駆動部１と２の排他的
使用を確保する之め割当てが行え、この時ＥＮＴＥ几キ
ー全キーけ、これ等６つの駆動部１１駆動部２．几ＡＳ
２のボタンは全照度で照明され、割当てが行われる。こ
の構成によって、他のアクセス・ステーションにおける
他のオペレータは駆動部１と２およびチャンネルＡの使
用ができず、アクセス・ステーション屋２のみがこれ等
の駆動部と使用チャンネルＡからビデオ情報１ｒ選択で
きる。）ＬＡ８２は、もし他のチャンネルおよび為動部
が他のアクセス・ステーションに割当てられなければ、
これ等を依然として使用できる。他のリモート・アクセ
ス・ステーション又は内部のアクセス・ステーションに
おける人員は他の作業活動の実施のため駆動部Ａ３およ
びチャンネルＢとＣを使用できる。
水平の５列が再生チャンネルＡ、ＢおよびＣを示すよう
に配置されたキーボードを有する。チャンネルＡは、押
しボタンの最上段として示され、５つのディスク駆動部
ボタン（４１，２および５）、１つのＩＡ８ （内部ア
クセス・ステーション）押しボタン、および７つの几Ａ
ｓ （リモート・アクセス・ステーション）押しボタン
（屋１乃至７）を含んでいる。１つのアクセス・ステー
ションへの割当て金行うためには、オペレータは、適当
なアクセス・ステーション押しボタンと共にそのアクセ
ス・ステーションに割当てられるチャンネルに対応する
列に該アクセス・ステーションに割当てたいと考える駆
動部に対する押しボタン全押し、次にＥＮＴＥＲキーを
押して奇行われた割当て全実行する。例えば、もしオペ
レータがニュース放送中の＠置の使用を望みかつ駆動部
１および２に位置されるディスク・バックから記録され
たビデオを得る必要があり、又オペレータがリモート・
アクセス・ステーション／ｌ６２（凡ＡＳ２）に位置す
るならば、第一にチャンネル人に対応する全て最上段に
ある凡Ａ８２ボタンと共に駆動部１と駆動部２ボタン１
に押下げる事によりオペレータが駆動部１と２の排他的
使用を確保する之め割当てが行え、この時ＥＮＴＥ几キ
ー全キーけ、これ等６つの駆動部１１駆動部２．几ＡＳ
２のボタンは全照度で照明され、割当てが行われる。こ
の構成によって、他のアクセス・ステーションにおける
他のオペレータは駆動部１と２およびチャンネルＡの使
用ができず、アクセス・ステーション屋２のみがこれ等
の駆動部と使用チャンネルＡからビデオ情報１ｒ選択で
きる。）ＬＡ８２は、もし他のチャンネルおよび為動部
が他のアクセス・ステーションに割当てられなければ、
これ等を依然として使用できる。他のリモート・アクセ
ス・ステーション又は内部のアクセス・ステーションに
おける人員は他の作業活動の実施のため駆動部Ａ３およ
びチャンネルＢとＣを使用できる。
コンピュータと関連する制御プログラムは、１つのリモ
ート・アクセス・ステーションのみが特定チャンネル金
割当る事ができると言う規則を含むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
は２つ又は多くの使用が生じないようにする事である次
め、この事は、１つのアクセス・ステーションにあるオ
ペレータが他のアクセス・ステーションにおける別のオ
ペレータにより影響されるチャンネルに対してオペレー
タの制御を受けない事を保証する。然し、１つのアクセ
ス・ステーションがこれに割当てられた１つ以上の再生
チャンネルを有する事全許容される。これは、装置から
のスチルのｌｉＪ時の使用を必要とする他の操作と同様
に放送において一般的であるように装置からのブリビュ
ー／オン・エア操作を許容する。別の規則は、スチルが
異なるディスクバックに位置し得るかあるいは１つのデ
ィスク・バックに対する望ｌしい最大限６４を越えるシ
ーケンスがおるプログラムに対して必要とされ、これは
１つ以上のディスク・パック従って１つ以上のディスク
駆動部の使用全必要とする事になる之め、１つ以上のデ
ィスク駆動部が特定のチャンネルを経であるアクセス・
ステーションに割当てる手ヲ許容する。別の規則は、特
定のチャンネルを制御するアクセス・ステーションがこ
れにより競合する要求を生成できると言う理由から、特
定の駆動部が２つ以上のチャンネルに割当てられる事ヲ
禁止する。このように、１つ、２つ、又は３つの駆動部
が特定のチャンネルを経であるアクセス・ステーション
に割当てる事ができるが、各、駆＠部は一時に１つのチ
ャンネルのみヲ経てアクセス・ステーションに割当てる
事ができる。もしオペレータがアクセス簀１］当てパネ
ルの、例えばチャンネルＡに対して駆動部１ボタンと同
様にチャンネルＢに対して駆動部１ボタンを押す事によ
り、−時に１つ以上のチャンネル′！！−経である駆動
部を割当てられるならば、Ｉｉ、ＬＥＧＡＬランプが直
ちに照明される。同様に、もし１つ以上のアクセス・ス
テーションが特定のチャンネルに対して割当てられるな
らば、ＩＬＬＥＧＡＬランプも又照明される。
ート・アクセス・ステーションのみが特定チャンネル金
割当る事ができると言う規則を含むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
は２つ又は多くの使用が生じないようにする事である次
め、この事は、１つのアクセス・ステーションにあるオ
ペレータが他のアクセス・ステーションにおける別のオ
ペレータにより影響されるチャンネルに対してオペレー
タの制御を受けない事を保証する。然し、１つのアクセ
ス・ステーションがこれに割当てられた１つ以上の再生
チャンネルを有する事全許容される。これは、装置から
のスチルのｌｉＪ時の使用を必要とする他の操作と同様
に放送において一般的であるように装置からのブリビュ
ー／オン・エア操作を許容する。別の規則は、スチルが
異なるディスクバックに位置し得るかあるいは１つのデ
ィスク・バックに対する望ｌしい最大限６４を越えるシ
ーケンスがおるプログラムに対して必要とされ、これは
１つ以上のディスク・パック従って１つ以上のディスク
駆動部の使用全必要とする事になる之め、１つ以上のデ
ィスク駆動部が特定のチャンネルを経であるアクセス・
ステーションに割当てる手ヲ許容する。別の規則は、特
定のチャンネルを制御するアクセス・ステーションがこ
れにより競合する要求を生成できると言う理由から、特
定の駆動部が２つ以上のチャンネルに割当てられる事ヲ
禁止する。このように、１つ、２つ、又は３つの駆動部
が特定のチャンネルを経であるアクセス・ステーション
に割当てる事ができるが、各、駆＠部は一時に１つのチ
ャンネルのみヲ経てアクセス・ステーションに割当てる
事ができる。もしオペレータがアクセス簀１］当てパネ
ルの、例えばチャンネルＡに対して駆動部１ボタンと同
様にチャンネルＢに対して駆動部１ボタンを押す事によ
り、−時に１つ以上のチャンネル′！！−経である駆動
部を割当てられるならば、Ｉｉ、ＬＥＧＡＬランプが直
ちに照明される。同様に、もし１つ以上のアクセス・ス
テーションが特定のチャンネルに対して割当てられるな
らば、ＩＬＬＥＧＡＬランプも又照明される。
多重割当てに利用できるディスク駆動部およびチャンネ
ルがあるものとすれば、この多重割当てを同時に行う事
ができる。ディスク駆動部１と２およびリモート・アク
セス・ステーション４２のチャンネルＡを経ての割当て
に関する前の事例においては、チャンネルＢ又はＣのい
ずれかに対する別の割当ては、駆動部屋３お工び同じ又
は別のアクセス・ステーション、例えば内部アクセス・
ステーションの如きにより行う事もできる。この条件に
おいては、同時に作用的に２つの別個の割当てがあり得
る。又、作用上は両方の割当てを用いても別のリモート
・アクセス・ステーションにある別のオペレータにより
使用可能な駆動部がない事も判ろう。
ルがあるものとすれば、この多重割当てを同時に行う事
ができる。ディスク駆動部１と２およびリモート・アク
セス・ステーション４２のチャンネルＡを経ての割当て
に関する前の事例においては、チャンネルＢ又はＣのい
ずれかに対する別の割当ては、駆動部屋３お工び同じ又
は別のアクセス・ステーション、例えば内部アクセス・
ステーションの如きにより行う事もできる。この条件に
おいては、同時に作用的に２つの別個の割当てがあり得
る。又、作用上は両方の割当てを用いても別のリモート
・アクセス・ステーションにある別のオペレータにより
使用可能な駆動部がない事も判ろう。
アクセス割当てパネル１４０と関連する回路および第６
２Ａ図、第６２Ｂ図、オＬヒ＠６２Ｃ図Ｋ オイ”ｉｃ
、再生チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセ
ス・ステーションと共に各駆動部に対するスイッチが示
されている。特に第６２Ａ図および第６２Ｂ図において
、チャンネルＢに関連する５つの駆動スイッチ２２１１
およびチャンネルＣに関連する３つの駆動スイッチ２２
１２と共に、チャンネルＡに関連する３つの駆動割当て
押しボタン・スイッチ２２１０が示−ｇｈる。［ｄ１様
に、チャンネルＡはチャンネルＡに対スる８つのアクセ
ス・ステーション・スイッチ２２１３ｉ有し、チャンネ
ルＢとＣはそねぞね同様なスイッチ２２１４と２２１５
ｉ有する。スイッチ２２１３．２２１４および２２１５
はそれぞれ回線２２１９゜２２２０および２２２１ｉ介
して優先順位エンコーダ２２１６．２２１７および２２
１８に接続さえ１、各優先順位エンコーダは、切換えら
れるリモート・アクセス・ステーション又ハ内部アクセ
ス・ステーションｔ−識別する４ビツトの２進出力を与
える。エンコーダからの出力は、駆動スイッチからの回
線と同様に各々のチャンネルＡ、 Ｂ、 Ｃに対する多
数のＮＡＮＤゲート２２２２，２２２５．２２２４の１
入力端にそれぞれ延在し、ＮＡＮＤゲートの出力仙］は
回＃２２２６を経てＵＡ几Ｔ ２２５０のトランスミッ
タ部分に延長し、該ＵＡ凡Ｔは回線２２２６上の並列情
報を出力回線２２３１に与えられる直列情報に変換する
。出力回線２２３１は、もし違法条件が前記の割当てパ
ルスの１つに違反する割当てを行おうとする等により形
成される場合、ドライバ回路１１６２ａを介してＲＡＳ
インターフェース１１５に情報が伝送されないようにす
る事ができるように、禁止回線２２３３を有するドライ
バ２２５２迄延長している。
２Ａ図、第６２Ｂ図、オＬヒ＠６２Ｃ図Ｋ オイ”ｉｃ
、再生チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセ
ス・ステーションと共に各駆動部に対するスイッチが示
されている。特に第６２Ａ図および第６２Ｂ図において
、チャンネルＢに関連する５つの駆動スイッチ２２１１
およびチャンネルＣに関連する３つの駆動スイッチ２２
１２と共に、チャンネルＡに関連する３つの駆動割当て
押しボタン・スイッチ２２１０が示−ｇｈる。［ｄ１様
に、チャンネルＡはチャンネルＡに対スる８つのアクセ
ス・ステーション・スイッチ２２１３ｉ有し、チャンネ
ルＢとＣはそねぞね同様なスイッチ２２１４と２２１５
ｉ有する。スイッチ２２１３．２２１４および２２１５
はそれぞれ回線２２１９゜２２２０および２２２１ｉ介
して優先順位エンコーダ２２１６．２２１７および２２
１８に接続さえ１、各優先順位エンコーダは、切換えら
れるリモート・アクセス・ステーション又ハ内部アクセ
ス・ステーションｔ−識別する４ビツトの２進出力を与
える。エンコーダからの出力は、駆動スイッチからの回
線と同様に各々のチャンネルＡ、 Ｂ、 Ｃに対する多
数のＮＡＮＤゲート２２２２，２２２５．２２２４の１
入力端にそれぞれ延在し、ＮＡＮＤゲートの出力仙］は
回＃２２２６を経てＵＡ几Ｔ ２２５０のトランスミッ
タ部分に延長し、該ＵＡ凡Ｔは回線２２２６上の並列情
報を出力回線２２３１に与えられる直列情報に変換する
。出力回線２２３１は、もし違法条件が前記の割当てパ
ルスの１つに違反する割当てを行おうとする等により形
成される場合、ドライバ回路１１６２ａを介してＲＡＳ
インターフェース１１５に情報が伝送されないようにす
る事ができるように、禁止回線２２３３を有するドライ
バ２２５２迄延長している。
以下に述べるように、デー） ２２２２．２２２３又は
２２２４からの伝送のタイミングに他の入力により各種
のＮＡＮＤゲートに与えられ、チャンネルＡ。
２２２４からの伝送のタイミングに他の入力により各種
のＮＡＮＤゲートに与えられ、チャンネルＡ。
Ｂ、Ｃのシーケンスは、各チャンネルに対する割当てに
関するデータ＝ｉＵＡＲＴが順次伝送するように実施さ
れる。回線２２３５上のハイな信号はＮＡＮＤゲート２
２２２を可能にするが、回線２２３６と２２３７上の信
号はＮＡＮＤゲート２２２５と２２２４を可能にして以
下に述べる工うに＠６２０図に示される回路でこれ等各
回線を活動化する。チャンネルからのデータがｊ＠次送
出される間、回線２２３６と２２３７はそれぞれＮＡＮ
Ｄゲート２２２５ａと２２２４ａの両入力側に接続され
て、チャンネルＡではなくチャンネルＢ又Ｆｉｃが伝送
する事を指定するＵＡＲ’ｒに信号を与える。チャンネ
ルＡの回線２２５５はこのようなＮＡＮＤゲートデーた
ず、その逆の状態がシーケンスの開始に関してＵＡＲＴ
ＩＣ通知し、これによりコンピュータ制御システム９２
のそれに対するアクセス割当てパネル操作の１川期を許
容する。
関するデータ＝ｉＵＡＲＴが順次伝送するように実施さ
れる。回線２２３５上のハイな信号はＮＡＮＤゲート２
２２２を可能にするが、回線２２３６と２２３７上の信
号はＮＡＮＤゲート２２２５と２２２４を可能にして以
下に述べる工うに＠６２０図に示される回路でこれ等各
回線を活動化する。チャンネルからのデータがｊ＠次送
出される間、回線２２３６と２２３７はそれぞれＮＡＮ
Ｄゲート２２２５ａと２２２４ａの両入力側に接続され
て、チャンネルＡではなくチャンネルＢ又Ｆｉｃが伝送
する事を指定するＵＡＲ’ｒに信号を与える。チャンネ
ルＡの回線２２５５はこのようなＮＡＮＤゲートデーた
ず、その逆の状態がシーケンスの開始に関してＵＡＲＴ
ＩＣ通知し、これによりコンピュータ制御システム９２
のそれに対するアクセス割当てパネル操作の１川期を許
容する。
視覚的な違法の表示を生成するため、ＩＬＬＥＧＡＬラ
ンプ２２４０が設けらねて、多くの入力回線含有するＮ
ＯＲゲート２２４５の出力に結合さｔするインバータ２
２４２および回線２２５５ｆ介してランプ・ドライバ２
２４１により駆動され、前記人力回線のいずれかは活動
状態にあわばＩＬＬＥＧＡＬランプを照明させる。ＩＬ
ＬＥＧＡＬランプ２２４０が照明される時、禁止信号本
又ドライバ２２３２並びにランプ・ドライバ２２４１迄
延在する回線２２３３に生じる。
ンプ２２４０が設けらねて、多くの入力回線含有するＮ
ＯＲゲート２２４５の出力に結合さｔするインバータ２
２４２および回線２２５５ｆ介してランプ・ドライバ２
２４１により駆動され、前記人力回線のいずれかは活動
状態にあわばＩＬＬＥＧＡＬランプを照明させる。ＩＬ
ＬＥＧＡＬランプ２２４０が照明される時、禁止信号本
又ドライバ２２３２並びにランプ・ドライバ２２４１迄
延在する回線２２３３に生じる。
ＮＯＲゲート２２４３への入力回線は、例えば、１つ以
上のチャンネルに対して特定の駆動部の押しボタン・ス
イッチを押す事により生じる違法条件全検出する回路と
関連する回線により提供される。
上のチャンネルに対して特定の駆動部の押しボタン・ス
イッチを押す事により生じる違法条件全検出する回路と
関連する回線により提供される。
入力回線２２４５．２２４６および２２４７は、１つ以
上のチャンネルに対して特定の駆動部が選択されたかど
うかを表示するマジョリテイ・ゲート２２４８ 。
上のチャンネルに対して特定の駆動部が選択されたかど
うかを表示するマジョリテイ・ゲート２２４８ 。
２２４９および２２５０からそｈぞれ入る。例えば、マ
ジョリテイ・ゲート２２４８は各チャンネルと関連する
厘５駆動押しボタンスイッチから始まる３つの入力線を
有する。もし４５駆動スイツチの１つ以上が閉路される
と、マジョリテイ・ゲート２２４８が回線２２４７上に
低い出力を与え、Ｉ ＬＬＥＧＡＬランプを照明し、回
線ドライバ２２ｓ２ｋＭ止する。
ジョリテイ・ゲート２２４８は各チャンネルと関連する
厘５駆動押しボタンスイッチから始まる３つの入力線を
有する。もし４５駆動スイツチの１つ以上が閉路される
と、マジョリテイ・ゲート２２４８が回線２２４７上に
低い出力を与え、Ｉ ＬＬＥＧＡＬランプを照明し、回
線ドライバ２２ｓ２ｋＭ止する。
−１様に、マジョリテイ・ゲート２２４９は駆動部屋２
に対する各チャンネルと関連するスイッチに指令さハ、
マジョリテイ・ゲート２２５０は各チャンネルと関連す
る駆動部Ａ１スイッチからの入力回線を有する。Ｎｏ几
ゲデー ２２４３に対する他の入力線、即ち回線２２５
５．２２５４お工び２２５５はそれぞれコンパレータ２
２５６．２２５７お工び２２５８から始まり、このコン
パレータにその正入力を全体的に２２６０で示される抵
抗回路網を経て接続させ、この回路網は図示の如く回線
２２１９． ２２２０および２２２１ ｉ経てリモート
・ステーションに対する各押しボタン・スイッチと接続
され、その結果もし１つのチャンネルに対して１つ以上
のリモート・ステーションが゛閉路されると、閾値重圧
が抵抗回路ｉＡを経て生成され、その結果前記抵抗回路
網と接続されるコンパレータがＮＯＲゲート２２４５ｉ
満ｔしてＩＬＬＥＧＡＬランプを照明させ回線ドライバ
２２３２ｉ祭止させる出力信号を生じる。
に対する各チャンネルと関連するスイッチに指令さハ、
マジョリテイ・ゲート２２５０は各チャンネルと関連す
る駆動部Ａ１スイッチからの入力回線を有する。Ｎｏ几
ゲデー ２２４３に対する他の入力線、即ち回線２２５
５．２２５４お工び２２５５はそれぞれコンパレータ２
２５６．２２５７お工び２２５８から始まり、このコン
パレータにその正入力を全体的に２２６０で示される抵
抗回路網を経て接続させ、この回路網は図示の如く回線
２２１９． ２２２０および２２２１ ｉ経てリモート
・ステーションに対する各押しボタン・スイッチと接続
され、その結果もし１つのチャンネルに対して１つ以上
のリモート・ステーションが゛閉路されると、閾値重圧
が抵抗回路ｉＡを経て生成され、その結果前記抵抗回路
網と接続されるコンパレータがＮＯＲゲート２２４５ｉ
満ｔしてＩＬＬＥＧＡＬランプを照明させ回線ドライバ
２２３２ｉ祭止させる出力信号を生じる。
押しボタン・スイッチ自体と関連するランプの点灯に関
し、チャンネルＡスイッチ２２１３に関して、該スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回ｗＪ２２１９も又多数の負のＡＮＤゲーデー２６１
０１人力迄延仕し、前記ＡＮＤゲートに、チョップされ
たＤＣ信号を生じて全照度の照明より弱い即ち少い照明
を与えるのに十分低いデユーティ・サイクルで閉路され
る押しボタン・スイッチと関連するランプを駆動する発
振器に接続される回線２２６２に工り別の入力が供給さ
れる。ＡＮｉ）デー） ２２６１の出力は、スイッチと
関連するランプ全駆動する多数のＯ几デー） ２２６３
の１入力端に接続されている。０几ゲート２２６５の他
の入力は、第６２Ｃ図において始まりその各々が割当て
が行われている時全照度でランプを駆動する電圧を与え
る全体的に２２６４．２２８１で示される回線にエリ与
えられる。
し、チャンネルＡスイッチ２２１３に関して、該スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回ｗＪ２２１９も又多数の負のＡＮＤゲーデー２６１
０１人力迄延仕し、前記ＡＮＤゲートに、チョップされ
たＤＣ信号を生じて全照度の照明より弱い即ち少い照明
を与えるのに十分低いデユーティ・サイクルで閉路され
る押しボタン・スイッチと関連するランプを駆動する発
振器に接続される回線２２６２に工り別の入力が供給さ
れる。ＡＮｉ）デー） ２２６１の出力は、スイッチと
関連するランプ全駆動する多数のＯ几デー） ２２６３
の１入力端に接続されている。０几ゲート２２６５の他
の入力は、第６２Ｃ図において始まりその各々が割当て
が行われている時全照度でランプを駆動する電圧を与え
る全体的に２２６４．２２８１で示される回線にエリ与
えられる。
第６２Ｃ図において、凡人Ｓインターフェース１１５を
介してＣＰＵ１０６からの並列データは、ＵＡ几Ｔ２２
３０のレシーバ部分の直列人力回線２２７０に与えられ
る回線１２７０ａを経て与えられる。回線２２７１に生
じる並列データは、回路２２７２により反転即ちバッフ
ァされ、それぞれチャンネルＡ。
介してＣＰＵ１０６からの並列データは、ＵＡ几Ｔ２２
３０のレシーバ部分の直列人力回線２２７０に与えられ
る回線１２７０ａを経て与えられる。回線２２７１に生
じる並列データは、回路２２７２により反転即ちバッフ
ァされ、それぞれチャンネルＡ。
ＢおよびＣと関連する３つの８ビツト・ラッチ２２７４
、 ２２７５および２２７６に対して回線２２７３を介
して与えられる。回線２２７３上のデータは、行われた
割当てに従って全照度で押しボタン・ランプを照明させ
るための指令である。これ等の指令は、それに従って可
能状態にさせられた回線２２７８、 ２２７９又は２２
８０が活動状態となるラッチの１つにラッチされる。も
しこのデータがラッチの１つ、例えばラッチ２２７４に
ラッチされれば、アドレス駆動のための３回線と２進数
から１０進数へのコンバータ２２８５にエリ復号される
２連符号化情報の４回線を含む出力回線２２８１に生じ
る。
、 ２２７５および２２７６に対して回線２２７３を介
して与えられる。回線２２７３上のデータは、行われた
割当てに従って全照度で押しボタン・ランプを照明させ
るための指令である。これ等の指令は、それに従って可
能状態にさせられた回線２２７８、 ２２７９又は２２
８０が活動状態となるラッチの１つにラッチされる。も
しこのデータがラッチの１つ、例えばラッチ２２７４に
ラッチされれば、アドレス駆動のための３回線と２進数
から１０進数へのコンバータ２２８５にエリ復号される
２連符号化情報の４回線を含む出力回線２２８１に生じ
る。
ラッチ２２７４からの５回線８１） １ 、 ＳＯ２、
ＳＯ２お工びコンバータ２２８３からの８回線２２６４
ｉ、入れられる割当てに従って押しボタン・ランプの全
照度の照明を生じるための第６２Ａ図に示された負のＯ
Ｒゲート２２６２の選択されたものにラッチされ′ｆｃ
ＩＦＬ圧レベル金与しる。
ＳＯ２お工びコンバータ２２８３からの８回線２２６４
ｉ、入れられる割当てに従って押しボタン・ランプの全
照度の照明を生じるための第６２Ａ図に示された負のＯ
Ｒゲート２２６２の選択されたものにラッチされ′ｆｃ
ＩＦＬ圧レベル金与しる。
ラツｆ２２７５．２２７６及び変換器２２８３ａ 、
２２８３Ｆ）は同様に動作し、チャンネルＢ及びＣ用の
スイッチと連動する負ＯＲゲートの内選択されたものに
電圧レベル全供給する。
２２８３Ｆ）は同様に動作し、チャンネルＢ及びＣ用の
スイッチと連動する負ＯＲゲートの内選択されたものに
電圧レベル全供給する。
次に第６２Ｃ図に示された回路の下部に関して、Ｅ Ｎ
Ｔ Ｅ Ｒ押しボタン２２８４に回線２２８５ケ介し
てＵＡＲＴ ２２５０並ひにシフト・レジスタ２２８７
とワン・ショク） ２２８Ｂ迄延在するインバータ２２
８６に接続てれる。ＵＡＲＴに対する信ＪＩＥｆは、そ
のマスター・リセット音生じ、ＥＮＴＥＲスイッチがこ
れ全解放する事により開路される迄前記状態に保持され
る。ＥＮＴＥＲ押しボタンが放されると、ワン・ショッ
ト２２８８がトリガーされ、出力回線２２９０はシフト
・レジスタにロード・パルス金与え、このシフト・レジ
スタはこれを初期設定してチャンネルＡに対する高いレ
ベルに出力回線２２３５ ｉセットするが、回線２２３
６と２２３７上のチャンネルＢとＣに対する出力回線は
最初低いレベルにある。
Ｔ Ｅ Ｒ押しボタン２２８４に回線２２８５ケ介し
てＵＡＲＴ ２２５０並ひにシフト・レジスタ２２８７
とワン・ショク） ２２８Ｂ迄延在するインバータ２２
８６に接続てれる。ＵＡＲＴに対する信ＪＩＥｆは、そ
のマスター・リセット音生じ、ＥＮＴＥＲスイッチがこ
れ全解放する事により開路される迄前記状態に保持され
る。ＥＮＴＥＲ押しボタンが放されると、ワン・ショッ
ト２２８８がトリガーされ、出力回線２２９０はシフト
・レジスタにロード・パルス金与え、このシフト・レジ
スタはこれを初期設定してチャンネルＡに対する高いレ
ベルに出力回線２２３５ ｉセットするが、回線２２３
６と２２３７上のチャンネルＢとＣに対する出力回線は
最初低いレベルにある。
シフト・レジスタ２２８７が回線２２９６上の信号にエ
リクロックされる時、高い信号が３本の出力回線上に生
じ、その結果ＵＡ几Ｔが各チャンネルに関してＣＰＵ
１０６と順次連絡できる。シフト・レジスタは、インバ
ータ２２９４と回線２２９５′ｊｋ経てワン・ショット
２２９３迄延在する回線２２９２上に出力金有する。も
しシフト・レジスタ２２８７が回線２２９５１介して回
線２２９２上にパルス金与えなければ、ワン・ショット
２２８８はそのパルスの後縁部でワン・ショット２２９
３ ｉ トリガーしてＵＡＩ（、’ｒに対する出力回線
２２９８上にパルスを与え、［ＪＡ几ＴにＵＡ几Ｔトラ
ンスミッタ・バッファをロードするよう通知する。
リクロックされる時、高い信号が３本の出力回線上に生
じ、その結果ＵＡ几Ｔが各チャンネルに関してＣＰＵ
１０６と順次連絡できる。シフト・レジスタは、インバ
ータ２２９４と回線２２９５′ｊｋ経てワン・ショット
２２９３迄延在する回線２２９２上に出力金有する。も
しシフト・レジスタ２２８７が回線２２９５１介して回
線２２９２上にパルス金与えなければ、ワン・ショット
２２８８はそのパルスの後縁部でワン・ショット２２９
３ ｉ トリガーしてＵＡＩ（、’ｒに対する出力回線
２２９８上にパルスを与え、［ＪＡ几ＴにＵＡ几Ｔトラ
ンスミッタ・バッファをロードするよう通知する。
チャンネルＡからの情報がＣＰＵ１０６に送られる時、
ワン・ショット２２８８Ｈシフト・レジスタ２２８７
’ｉ初期設定し、回ｔＪ ２２３５上のハイのレベルは
チャンネルＡに対するデー） ２２２２ （第６２Ａ図
）を可能の状態にさせ、情報はＵＡ几Ｔ２２３０のトラ
ンスミッタ部分ヲ経てＲＡＳインターフェース１１５迄
延長延長回線１１６２ａ全介しテＣＰＵ１０６に送られ
る。次いでＣＰＵ１０６は、チャンネルＡと関連する押
下げらねた押しボタンを完全に照明するために情報全回
線１２７０ａ（第６２Ｃ図）を介して逆方向に送る。情
報はＵＡ几Ｔ２２３０のレシーバ部分により受取られ、
チャンネルＡの８ビツトのラッチ２２７４に与えられる
が、これはシフト・レジスタの回線２２３５が必要に応
じてチャンネルＡのラッチを可能にする。これは、その
出力側として可能回線２２７８ ｆｅ有するＡＮＤゲー
ト２３００の１入力端金満たす回線２２５５により行わ
れる。ＣＰＵが情報をＵＡＲＴに対して逆方向ＶＣ送っ
た時、ＵＡＲＴはデータ利用可能フラッグを生成し、Ｕ
ＡＲＴが８ビツト文字を受取った事およびラッチ２２７
４゜２２７５および２２７６にロードするために並列出
力回線２２７１上におく用意がおる事？表示する。デー
タ利用可能信号はワン・ショット２Ｓ０２をトリガーす
る回線２３０１上に存在し、インバータ２６０４および
回線２３０５を介してＡＮＤゲーデー２３００迄延長す
る出力回線２Ｓ０５上に信号を生じる。これは、８ビツ
ト文字を受取るためにラッチ２２７４ ′！！−可能に
するＡＮＤゲーデーｓａｏｔ−可能状態にする。回線２
３０６上の信号も又、シフト・レジスタ２２８７に与え
られ、シフト・レジスタをクロックしてチャンネルＢ情
報を先廻りさせる。ワン・ショット２５０２の出力回線
２５０５も又、ＵＡＲＴに対してデータ使用可能リセッ
ト・フラッグを与える出力回線２５０８１に有する別の
ワン・ショット２３０７に接続されている。ワン・ショ
ット２５０７も又、出力回線２５１２’ｉワン・ショッ
ト２２？３迄延長させるゲート２！Ｓ１１迄延在し、Ｕ
ＡＲＴに別の文字をトランスミッタ・バッファにロード
するよう指令するためのワン・シ１ット２２９３ ｉ
）リガーする出力回線２３０９を有する。このように、
ｇＮＴＥ１１キー２２８４は最初に操作シーケンスを開
始し、ワン・ショク） ２２８８はシフト・レジスタを
初期設定し、チャンネルＡのデータ伝送に対してロード
・バッファのワン・ショット２２９３ ’ｊｚ ）リガ
ーするが、操作シーケンスが−たん開始されると、回路
は他のチャンネルＢとＣを経て自動的に順序付けを行う
。ワン・ショク） ２５０２の入力端のデータ利用可能
フラッグの存在が回線２３０３上に信号を生じ、この回
線がシフト・レジスタを前進させ、又適当なＡＮＤゲー
ト、例えばチャンネルＡに対するＡＮｉ）デー）２３０
０を可能の状態にさせて選択的にラッチ２２７４．２２
７５および２２７６をロードする作用を有する。このよ
うに、入る割当ての状態に関する情報ＣＰ０１０６に連
絡され、プログラムされたＣＰＵけ前述の規則全実施し
、割当てられたディスク装置およびチャンネルの操作に
おける割当てられないアクセス・ステーションによる妨
害１ｒ阻止する。点灯され次ランプは、もしＥＮＴＥＲ
バーが押されると作用させられる次の割当てと同様、作
用状態にある現行の割当ての表示をオペレータに与える
。
ワン・ショット２２８８Ｈシフト・レジスタ２２８７
’ｉ初期設定し、回ｔＪ ２２３５上のハイのレベルは
チャンネルＡに対するデー） ２２２２ （第６２Ａ図
）を可能の状態にさせ、情報はＵＡ几Ｔ２２３０のトラ
ンスミッタ部分ヲ経てＲＡＳインターフェース１１５迄
延長延長回線１１６２ａ全介しテＣＰＵ１０６に送られ
る。次いでＣＰＵ１０６は、チャンネルＡと関連する押
下げらねた押しボタンを完全に照明するために情報全回
線１２７０ａ（第６２Ｃ図）を介して逆方向に送る。情
報はＵＡ几Ｔ２２３０のレシーバ部分により受取られ、
チャンネルＡの８ビツトのラッチ２２７４に与えられる
が、これはシフト・レジスタの回線２２３５が必要に応
じてチャンネルＡのラッチを可能にする。これは、その
出力側として可能回線２２７８ ｆｅ有するＡＮＤゲー
ト２３００の１入力端金満たす回線２２５５により行わ
れる。ＣＰＵが情報をＵＡＲＴに対して逆方向ＶＣ送っ
た時、ＵＡＲＴはデータ利用可能フラッグを生成し、Ｕ
ＡＲＴが８ビツト文字を受取った事およびラッチ２２７
４゜２２７５および２２７６にロードするために並列出
力回線２２７１上におく用意がおる事？表示する。デー
タ利用可能信号はワン・ショット２Ｓ０２をトリガーす
る回線２３０１上に存在し、インバータ２６０４および
回線２３０５を介してＡＮＤゲーデー２３００迄延長す
る出力回線２Ｓ０５上に信号を生じる。これは、８ビツ
ト文字を受取るためにラッチ２２７４ ′！！−可能に
するＡＮＤゲーデーｓａｏｔ−可能状態にする。回線２
３０６上の信号も又、シフト・レジスタ２２８７に与え
られ、シフト・レジスタをクロックしてチャンネルＢ情
報を先廻りさせる。ワン・ショット２５０２の出力回線
２５０５も又、ＵＡＲＴに対してデータ使用可能リセッ
ト・フラッグを与える出力回線２５０８１に有する別の
ワン・ショット２３０７に接続されている。ワン・ショ
ット２５０７も又、出力回線２５１２’ｉワン・ショッ
ト２２？３迄延長させるゲート２！Ｓ１１迄延在し、Ｕ
ＡＲＴに別の文字をトランスミッタ・バッファにロード
するよう指令するためのワン・シ１ット２２９３ ｉ
）リガーする出力回線２３０９を有する。このように、
ｇＮＴＥ１１キー２２８４は最初に操作シーケンスを開
始し、ワン・ショク） ２２８８はシフト・レジスタを
初期設定し、チャンネルＡのデータ伝送に対してロード
・バッファのワン・ショット２２９３ ’ｊｚ ）リガ
ーするが、操作シーケンスが−たん開始されると、回路
は他のチャンネルＢとＣを経て自動的に順序付けを行う
。ワン・ショク） ２５０２の入力端のデータ利用可能
フラッグの存在が回線２３０３上に信号を生じ、この回
線がシフト・レジスタを前進させ、又適当なＡＮＤゲー
ト、例えばチャンネルＡに対するＡＮｉ）デー）２３０
０を可能の状態にさせて選択的にラッチ２２７４．２２
７５および２２７６をロードする作用を有する。このよ
うに、入る割当ての状態に関する情報ＣＰ０１０６に連
絡され、プログラムされたＣＰＵけ前述の規則全実施し
、割当てられたディスク装置およびチャンネルの操作に
おける割当てられないアクセス・ステーションによる妨
害１ｒ阻止する。点灯され次ランプは、もしＥＮＴＥＲ
バーが押されると作用させられる次の割当てと同様、作
用状態にある現行の割当ての表示をオペレータに与える
。
第８図のコンピュータ制御システムのブロック図に示す
如く、信号システム・インターフェース回路１１９は第
９Ａ図のブロック図に示される信号システムにＣＰＵ１
ｏ６２インターフエースする。第９Ａ図のブロック図で
壷印を付した入力は、信号システムのインターフェース
（ロ）路１１９ヲ介シてコンピュータ制御システムによ
り与えられる指令を示ス。信号システム・インターフェ
ースの操作については、第３２Ａ図お工び第３２Ｂ図の
詳細な璽気作用図に関して次に説明する。
如く、信号システム・インターフェース回路１１９は第
９Ａ図のブロック図に示される信号システムにＣＰＵ１
ｏ６２インターフエースする。第９Ａ図のブロック図で
壷印を付した入力は、信号システムのインターフェース
（ロ）路１１９ヲ介シてコンピュータ制御システムによ
り与えられる指令を示ス。信号システム・インターフェ
ースの操作については、第３２Ａ図お工び第３２Ｂ図の
詳細な璽気作用図に関して次に説明する。
信号システム・インターフェースの目的は、コンピュー
タ制御システム９２の操作が本質的に非対様形態である
事ｋｉ［ｌａすれば、データをＣＰＵ１０６と信号シス
テム間に伝達する事である。情報又はデータはＣＰＵ
１０６から信号システムに伝送される時、ラッチにスト
ローブされて他のラッチに転送される。これ等の他のラ
ッチは信号システム制御信号によりストローブされて、
信号システムのタイミングと同期されるように情報の信
号システムに対する送出′ｔ−同期する。データ又は情
報が信号システムからＣＰＵ １０６へ送出される時、
入力回線のゲートは情報をＣＰＵに伝送するため制御信
号を与えるＣＰＵにより使用可能となる。
タ制御システム９２の操作が本質的に非対様形態である
事ｋｉ［ｌａすれば、データをＣＰＵ１０６と信号シス
テム間に伝達する事である。情報又はデータはＣＰＵ
１０６から信号システムに伝送される時、ラッチにスト
ローブされて他のラッチに転送される。これ等の他のラ
ッチは信号システム制御信号によりストローブされて、
信号システムのタイミングと同期されるように情報の信
号システムに対する送出′ｔ−同期する。データ又は情
報が信号システムからＣＰＵ １０６へ送出される時、
入力回線のゲートは情報をＣＰＵに伝送するため制御信
号を与えるＣＰＵにより使用可能となる。
信号システムに情報を伝送するため、アドレス兼データ
・バス１０５からのデータは回線１３５０と１３５１上
に生じる。回線１３５０上のデータは、分離されて２つ
の８ビツトのラッチ１５５２と１３５５に与えられる。
・バス１０５からのデータは回線１３５０と１３５１上
に生じる。回線１３５０上のデータは、分離されて２つ
の８ビツトのラッチ１５５２と１３５５に与えられる。
同様に、入力回線１３５１Ｖｉ２つの経路に分離され、
入力ラッチ１５５４および１５５５に接続される。入力
ラッチ１５５２およヒ１３５４はラッチ１５５５お工び
１５５５の如く１対で操作する。
入力ラッチ１５５４および１５５５に接続される。入力
ラッチ１５５２およヒ１３５４はラッチ１５５５お工び
１５５５の如く１対で操作する。
データは、ＣＰＵインターフェース１０８により与えら
れ回線１３５７および１３６２に与えられる装置選択信
号により、ＣＰＵ１０６により与えられ回線１３６６に
与えられるバス・データ・アウト信号と共に対の入力ラ
ッチの１つにストローブされる。信号が回線１３５７と
１５６６に生じる時、ＮＡＮＤゲート１５５９は満たさ
れてワン・ショット１３６ｏをトリガーしてデータをラ
ッチするためラッチ１５５２と１３５４に延在する回路
１３６１にパルス金主じる。
れ回線１３５７および１３６２に与えられる装置選択信
号により、ＣＰＵ１０６により与えられ回線１３６６に
与えられるバス・データ・アウト信号と共に対の入力ラ
ッチの１つにストローブされる。信号が回線１３５７と
１５６６に生じる時、ＮＡＮＤゲート１５５９は満たさ
れてワン・ショット１３６ｏをトリガーしてデータをラ
ッチするためラッチ１５５２と１３５４に延在する回路
１３６１にパルス金主じる。
逆に、回線１３６２と１３６６に信号を生じる時、ＮＡ
ＮＤゲート１５６３が満され、別のワン・ショット１３
６４をトリガーして対のラッチ１３５３と１５５５を、
操作する回線１３６５上に出力を生じる。このように、
回線１３５０と１５５１上のデータは１対のラッチの一
方又は他方にラッチされる。装置選択回線１５５７と１
５６２は、指令の状況および信号システム１１９のスト
ローブ出力が装置紅により行われる各機能に従って変化
させられる時は常にＣＰＵ１ｏ６により与えられるアド
レス信号に応答して、ＣＰＵインターフェース１０８に
より活動化される。
ＮＤゲート１５６３が満され、別のワン・ショット１３
６４をトリガーして対のラッチ１３５３と１５５５を、
操作する回線１３６５上に出力を生じる。このように、
回線１３５０と１５５１上のデータは１対のラッチの一
方又は他方にラッチされる。装置選択回線１５５７と１
５６２は、指令の状況および信号システム１１９のスト
ローブ出力が装置紅により行われる各機能に従って変化
させられる時は常にＣＰＵ１ｏ６により与えられるアド
レス信号に応答して、ＣＰＵインターフェース１０８に
より活動化される。
データが対の入力ラッチの１つにラッチされ友後、この
データは即時にその関連する出方回線１３６７、 １５
６Ｂ、１３６９お！び１３７０に６，６゜別の組のラッ
チ１３７１．１！７２，１５７３，１３７４゜は、信号
システムのビデオおよび基準入力回路９３Ａと９５８の
５ｙｎｃ生成回路により生成され九ストロープ信号によ
り開始されるラッチ可能信号が受取られる時、それぞれ
回線１５６７乃至１５７０上でデータを受取る。ストロ
ーブ信号（時にはＶ駆動信号とも呼ばれる）は連続的に
６０Ｈｚパルスで生成され、ストローブφ２信号はビデ
オ入力回路９３Ａにより与えられる。このため、ビデオ
入力回路９５人又は基準入力回路９３Ｂから始着るスト
ローブ回線１５７６と１３７７は、それぞれ第３２Ｂ図
に示される制御ワン・ショット１３７８と１３７９に結
合される。ワン・ショット１３７８は、回線１５７７上
の基準入力回路９３ＢＶＣより与えらねるストロ−ブナ
１信号によＩ）ＩＩＩＪ御され、ラッチ１３７１と１３
７３全可能にする次め回線１３８０上に生じるラッチ可
能パルス信号を送信する。同様に、ワン・ショット１３
７９からの出力回線１３８１上に生じるパルスは、デー
タが適正な信号システム・タイムにおいてラッチからの
出力回線に利用可能となるように、ランチ１３７２と１
５７４ｆ可能にする。ストローブ回線１５７６と１３７
７上に与えられるストローブ＋２信さ号又はストローブ
＋２信号のいずれかは、ＦＦ１３７５、 １３８４．
ｊ３８５および１３８６をクロックしてそのＤ入力側の
情報をラッチするＯＲゲート１３８３ｉ満足する。回線
１５７６上のストローブφ２信号は、遅延回路１３８７
′に通って、ＮＡＮＤゲー）デー３９１． １３９２
．１３９３および１３９４の１人力を与える回線１３９
０上に遅延ストローブを生じる。
データは即時にその関連する出方回線１３６７、 １５
６Ｂ、１３６９お！び１３７０に６，６゜別の組のラッ
チ１３７１．１！７２，１５７３，１３７４゜は、信号
システムのビデオおよび基準入力回路９３Ａと９５８の
５ｙｎｃ生成回路により生成され九ストロープ信号によ
り開始されるラッチ可能信号が受取られる時、それぞれ
回線１５６７乃至１５７０上でデータを受取る。ストロ
ーブ信号（時にはＶ駆動信号とも呼ばれる）は連続的に
６０Ｈｚパルスで生成され、ストローブφ２信号はビデ
オ入力回路９３Ａにより与えられる。このため、ビデオ
入力回路９５人又は基準入力回路９３Ｂから始着るスト
ローブ回線１５７６と１３７７は、それぞれ第３２Ｂ図
に示される制御ワン・ショット１３７８と１３７９に結
合される。ワン・ショット１３７８は、回線１５７７上
の基準入力回路９３ＢＶＣより与えらねるストロ−ブナ
１信号によＩ）ＩＩＩＪ御され、ラッチ１３７１と１３
７３全可能にする次め回線１３８０上に生じるラッチ可
能パルス信号を送信する。同様に、ワン・ショット１３
７９からの出力回線１３８１上に生じるパルスは、デー
タが適正な信号システム・タイムにおいてラッチからの
出力回線に利用可能となるように、ランチ１３７２と１
５７４ｆ可能にする。ストローブ回線１５７６と１３７
７上に与えられるストローブ＋２信さ号又はストローブ
＋２信号のいずれかは、ＦＦ１３７５、 １３８４．
ｊ３８５および１３８６をクロックしてそのＤ入力側の
情報をラッチするＯＲゲート１３８３ｉ満足する。回線
１５７６上のストローブφ２信号は、遅延回路１３８７
′に通って、ＮＡＮＤゲー）デー３９１． １３９２
．１３９３および１３９４の１人力を与える回線１３９
０上に遅延ストローブを生じる。
同様に、回線１５７７上のストロ−ブナ１信号は、ＮＡ
ＮＤゲー）デー３９８，１３９９，１４００．１４０１
の１人力ｔ−満足する回線１３９０上に遅延ストローブ
を生じる遅延回路１３９６を通過する。ＮＡＮＩ）ゲー
ト１５９２と１３９９は、ワン・ショット１３７９をト
リガーする回線１４０５上に出力を有するＯ几デー）
１４０４にその出力をゲートする。ＦＦ１３８４は、ス
トローブ回線１３７６又は１５７７上でＯＲゲート１３
８３により受取られるいずれか一方のストローブ信号に
よりクロックされる。然し、以降のＮＡＮＤゲート１３
９２と１３９９は適正に選択でれた遅延ストローブでワ
ン・ショット１３７９ｉ）リガーするよう作用するが、
これはＮＡＮＤゲートの１つのみが回線１４０５上の遅
延ストローブ全ワン・ショットのトリガー人力に送る之
めｂ’Ｐ１ｓａ４にエリ可能にさせられるからである。
ＮＤゲー）デー３９８，１３９９，１４００．１４０１
の１人力ｔ−満足する回線１３９０上に遅延ストローブ
を生じる遅延回路１３９６を通過する。ＮＡＮＩ）ゲー
ト１５９２と１３９９は、ワン・ショット１３７９をト
リガーする回線１４０５上に出力を有するＯ几デー）
１４０４にその出力をゲートする。ＦＦ１３８４は、ス
トローブ回線１３７６又は１５７７上でＯＲゲート１３
８３により受取られるいずれか一方のストローブ信号に
よりクロックされる。然し、以降のＮＡＮＤゲート１３
９２と１３９９は適正に選択でれた遅延ストローブでワ
ン・ショット１３７９ｉ）リガーするよう作用するが、
これはＮＡＮＤゲートの１つのみが回線１４０５上の遅
延ストローブ全ワン・ショットのトリガー人力に送る之
めｂ’Ｐ１ｓａ４にエリ可能にさせられるからである。
ＮＡＮＩ）ゲートが可能状態にさせられるのは、ストロ
ーブ信号にニジクロックされる時、ＦＦ１３７５のＤ入
力における論理的状態に依存する。この論理的状態は、
ＣＰＵからラッチ１３５５への制御信号入力にエリ、又
ト１Ｆ１３８４のＤ入力側）に結合さネ、之ラッチの出
力回線上に与えられるワン・ジョン） １３６４の操作
により決定される。このように、トリガーされたワン・
ショット１５７９は、ラッチ可能パルスを回線１３８１
上に与えて、適当な信号システム・タイムにおいてラッ
チ１３５３および１３５５からラッチ１５７２および１
５７４の出力回線へ４１！ｔ＠に転送する。
ーブ信号にニジクロックされる時、ＦＦ１３７５のＤ入
力における論理的状態に依存する。この論理的状態は、
ＣＰＵからラッチ１３５５への制御信号入力にエリ、又
ト１Ｆ１３８４のＤ入力側）に結合さネ、之ラッチの出
力回線上に与えられるワン・ジョン） １３６４の操作
により決定される。このように、トリガーされたワン・
ショット１５７９は、ラッチ可能パルスを回線１３８１
上に与えて、適当な信号システム・タイムにおいてラッ
チ１３５３および１３５５からラッチ１５７２および１
５７４の出力回線へ４１！ｔ＠に転送する。
回１１１４０５上のＯＲゲデー １４０４の出力も又、
エンコーダ・ストローブ・パルスを与えるように用いら
れる。ＮＡＮＩ）ゲート１６９８と１３９１の出力側は
０）ｔゲート１４０５に接続されて、遅延ストローブの
受取りと同時に回線１４１０上に駆動５ストローブ全生
じ、ＡＮＤゲート１４０ｏと１５９３はその出力音Ｏ几
デー） １４０６に接続させて遅延ストロ−ヤンネルに
平均画像レベルを挿入するためのブランキング挿入兼ビ
ット・ミューティング回路１２７に与える。回線１４０
５に送信されたエンコーダ・ストローブは、エンコーダ
・スイッチ１２６に送られ、エンコーダ・スイッチの操
作モード、即ちテスト、削除、転送又は記録の操作モー
ドのどれにあるかを選択のためのストローブ・パルスｔ
−与よる。換言すれば、ストローブ信号が送られる時、
エンコーダ・スイッチの２本の入力画＠４２２ （第１
３Ｃ図参照）上のレベルは、第１３Ｂ図の右方に示され
る真理値表に従って操作モード全決定する２ビツトの２
進ワードを与える。回線１４１９は６つの駆動の各々に
対する５ｙｎｃ選択信号を与え、回線１４２０は、チャ
ンネルがブラック・レベルに行くよう指令される真のタ
リー検査がニラ−１％示する場合に、ブラック・レベル
指令をブランキング挿入兼ビット・ミューティング回路
１２７に与える。
エンコーダ・ストローブ・パルスを与えるように用いら
れる。ＮＡＮＩ）ゲート１６９８と１３９１の出力側は
０）ｔゲート１４０５に接続されて、遅延ストローブの
受取りと同時に回線１４１０上に駆動５ストローブ全生
じ、ＡＮＤゲート１４０ｏと１５９３はその出力音Ｏ几
デー） １４０６に接続させて遅延ストロ−ヤンネルに
平均画像レベルを挿入するためのブランキング挿入兼ビ
ット・ミューティング回路１２７に与える。回線１４０
５に送信されたエンコーダ・ストローブは、エンコーダ
・スイッチ１２６に送られ、エンコーダ・スイッチの操
作モード、即ちテスト、削除、転送又は記録の操作モー
ドのどれにあるかを選択のためのストローブ・パルスｔ
−与よる。換言すれば、ストローブ信号が送られる時、
エンコーダ・スイッチの２本の入力画＠４２２ （第１
３Ｃ図参照）上のレベルは、第１３Ｂ図の右方に示され
る真理値表に従って操作モード全決定する２ビツトの２
進ワードを与える。回線１４１９は６つの駆動の各々に
対する５ｙｎｃ選択信号を与え、回線１４２０は、チャ
ンネルがブラック・レベルに行くよう指令される真のタ
リー検査がニラ−１％示する場合に、ブラック・レベル
指令をブランキング挿入兼ビット・ミューティング回路
１２７に与える。
真のタリー検査エラーは、所要のトラック番号および再
生中ディスク・パックのデータ・トラック面からの番号
の不一致からＣＰＵ １０６により得られる。回線１４
２１は、通常の再生の間装置の彩度部分１０１の彩度イ
ンバータ１ＯＮＫするが、ＥからＥ操作モードの間は彩
度インバータｉ ０Ｆ’Ｆにする指令を出すが、これは
、ＥからＥ操作の間は、再生は処理されずかつテレビジ
ョン信号の完全４フレーム・シーケンスが存在するため
どんな彩度反転も生じる必要がないためである。彩度反
転は１完全なカラー符号化シーケンスを与えるのに必要
とされるフィールド数エリも少く受取った信号から完全
なカラー符号化シーケンスが生じつつある時に必要とな
る。ＮＴＳＣテレビジョン基準においては４つのテレビ
ジョン・フィールドが必要とされ、ＰＡＬテレビジョン
基準においては８つのフィールドが必要となる。指定さ
れた機能を持友ない他の回線は使用されない。
生中ディスク・パックのデータ・トラック面からの番号
の不一致からＣＰＵ １０６により得られる。回線１４
２１は、通常の再生の間装置の彩度部分１０１の彩度イ
ンバータ１ＯＮＫするが、ＥからＥ操作モードの間は彩
度インバータｉ ０Ｆ’Ｆにする指令を出すが、これは
、ＥからＥ操作の間は、再生は処理されずかつテレビジ
ョン信号の完全４フレーム・シーケンスが存在するため
どんな彩度反転も生じる必要がないためである。彩度反
転は１完全なカラー符号化シーケンスを与えるのに必要
とされるフィールド数エリも少く受取った信号から完全
なカラー符号化シーケンスが生じつつある時に必要とな
る。ＮＴＳＣテレビジョン基準においては４つのテレビ
ジョン・フィールドが必要とされ、ＰＡＬテレビジョン
基準においては８つのフィールドが必要となる。指定さ
れた機能を持友ない他の回線は使用されない。
情報又はデータが信号システムからＣＰＵに送られ、ｌ
ｌ’ｒ、 ＣＰＵインターフェース１０８は装置選択回
、１ｉ１３５６ｔ−活動化する。ＣＰＵ１０６Ｋｊり回
線１５５８上に与えられた制御信号におけるバスデータ
の受取りと同時に、ＮＡＮＤケー） １４１１は可能状
態とされてＮＡＮＤゲート１４１２の入力側の１つに可
能ゲート信号をおく。このように、回線１２２上で信号
システムから受取ったデータは、ＣＰＵＩｆ１６に伝送
するため直接主バス１０５に転送される。
ｌ’ｒ、 ＣＰＵインターフェース１０８は装置選択回
、１ｉ１３５６ｔ−活動化する。ＣＰＵ１０６Ｋｊり回
線１５５８上に与えられた制御信号におけるバスデータ
の受取りと同時に、ＮＡＮＤケー） １４１１は可能状
態とされてＮＡＮＤゲート１４１２の入力側の１つに可
能ゲート信号をおく。このように、回線１２２上で信号
システムから受取ったデータは、ＣＰＵＩｆ１６に伝送
するため直接主バス１０５に転送される。
第１データ・トラック・インターフェース第８図のブロ
ック図に示されるコンビエータ制御システムは、各種の
機能およびディスク・パックに記憶されたビデオ情報に
対するＣＰＵ １０６とデータ・トラックのディスク表
面開のインターフェース操作を行うために使用されるデ
ータ・トラック・インターフェース１と２を含んでいる
。データ・トラック・ディスク面ハ、°各ディスク・パ
ック上の８１５本のトラックの各々に対するトラック識
別番号と共にパック識別番号を含んでいる。更に、デー
タ・トラックは、１つのトラックがビデオ情報の記録の
ために利用可能であるかどうか、又はこのトラックに記
録されたビデオ情報が保膿されるべきかどうか全識別す
る。データ・トラックに含まれるパックおよびトラック
情報は、ヘッドが適正な位置に行った事を確認するため
ヘッド位置の変化に続いて真のタリー検査を行うために
使用される。データ・トラック面上に記録される情報が
直列形態であるため、データ・トラック・インターフェ
ース回路はこれｋ、ＣＰｔＪ１０６との連絡の九めアド
レス兼データ・バス１０５に生じ得る並列データに変換
しなければならない。更に、データ・ラック面の情報Ｖ
′１５ＳＣである通常の信号システム・データ率を用い
て記録される。この率は、ＣＰＵにより取扱はれるもの
よりも実質的に高い。このように、データ・トラック・
インターフェース回路は、データがアドレス兼データ・
バス１０５上に現われる時、ＣＰＵの率のクロックと共
存できるように信号システムに対して出入するよう伝送
されるデータを取扱う。
ック図に示されるコンビエータ制御システムは、各種の
機能およびディスク・パックに記憶されたビデオ情報に
対するＣＰＵ １０６とデータ・トラックのディスク表
面開のインターフェース操作を行うために使用されるデ
ータ・トラック・インターフェース１と２を含んでいる
。データ・トラック・ディスク面ハ、°各ディスク・パ
ック上の８１５本のトラックの各々に対するトラック識
別番号と共にパック識別番号を含んでいる。更に、デー
タ・トラックは、１つのトラックがビデオ情報の記録の
ために利用可能であるかどうか、又はこのトラックに記
録されたビデオ情報が保膿されるべきかどうか全識別す
る。データ・トラックに含まれるパックおよびトラック
情報は、ヘッドが適正な位置に行った事を確認するため
ヘッド位置の変化に続いて真のタリー検査を行うために
使用される。データ・トラック面上に記録される情報が
直列形態であるため、データ・トラック・インターフェ
ース回路はこれｋ、ＣＰｔＪ１０６との連絡の九めアド
レス兼データ・バス１０５に生じ得る並列データに変換
しなければならない。更に、データ・ラック面の情報Ｖ
′１５ＳＣである通常の信号システム・データ率を用い
て記録される。この率は、ＣＰＵにより取扱はれるもの
よりも実質的に高い。このように、データ・トラック・
インターフェース回路は、データがアドレス兼データ・
バス１０５上に現われる時、ＣＰＵの率のクロックと共
存できるように信号システムに対して出入するよう伝送
されるデータを取扱う。
第１のデータ・トラック・インターフェース回路は、デ
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時ｒＭ列データから並列データに翻訳する。更に
、第１のデータートラック・インターフェースは、ＥＣ
Ｌロジックとトランジスタートランジスターロジック間
の変換のためのレベル翻訳を行う。第１データ・トラッ
ク回路の操作については、それぞれ直から並および並か
ら互への翻訳を変換する回路を示す第３３Ａ図および第
３３Ｂ図の２つのブロック図に関して記述されねばなら
ない。
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時ｒＭ列データから並列データに翻訳する。更に
、第１のデータートラック・インターフェースは、ＥＣ
Ｌロジックとトランジスタートランジスターロジック間
の変換のためのレベル翻訳を行う。第１データ・トラッ
ク回路の操作については、それぞれ直から並および並か
ら互への翻訳を変換する回路を示す第３３Ａ図および第
３３Ｂ図の２つのブロック図に関して記述されねばなら
ない。
最初に第５５Ａ図において、直列データは、ディスク・
パックのデータ・トラックから読出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ペース・コレクタ回路１００のデータ・デ
コーダ部分により回線１７００上に与えられる。回線１
７００上のデータは、インバータ１７０２により反転さ
れ、これ本又ＦＦ１７０４迄延在する回線１７０３’ｉ
介して直列イン並列アウト・シフト・レジスタ１７０２
に与えられる。３ＳＣの率のデータ・クロックは、回線
１７０５上のデータ・デコーダ回路により入力されてイ
ンバータ１７０６により反転され、これも又ＮＡＮＤゲ
ート１７０９の１入力端迄延長する回線１７０Ｂ’ｉ介
してシフト・レジスタ１７０２’ｉクロツクする。回線
１７１０上のデータ・トラック・インターフェース２（
第５４Ａ図〜第３４１−１図）からの開始指令は、ＮＡ
ＮＤゲート１７０９迄延在する低出力回線１７１２およ
びＮＯＲゲーデー１７１５迄延長する回線１７１４上の
高出力を有するＦＦ’１７１１にクロックされる。
パックのデータ・トラックから読出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ペース・コレクタ回路１００のデータ・デ
コーダ部分により回線１７００上に与えられる。回線１
７００上のデータは、インバータ１７０２により反転さ
れ、これ本又ＦＦ１７０４迄延在する回線１７０３’ｉ
介して直列イン並列アウト・シフト・レジスタ１７０２
に与えられる。３ＳＣの率のデータ・クロックは、回線
１７０５上のデータ・デコーダ回路により入力されてイ
ンバータ１７０６により反転され、これも又ＮＡＮＤゲ
ート１７０９の１入力端迄延長する回線１７０Ｂ’ｉ介
してシフト・レジスタ１７０２’ｉクロツクする。回線
１７１０上のデータ・トラック・インターフェース２（
第５４Ａ図〜第３４１−１図）からの開始指令は、ＮＡ
ＮＤゲート１７０９迄延在する低出力回線１７１２およ
びＮＯＲゲーデー１７１５迄延長する回線１７１４上の
高出力を有するＦＦ’１７１１にクロックされる。
ＮＡＮＤゲー）デー７０９が満足されると、クロックは
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８’ｔクロツクし、デコーダは回路の操作中種
々の機能全行う４つの別個の出力状態全有する。カウン
タ１７１８は通常１から１２の状態全シーケンスし、次
いで１の状態にシーケンスする。このカウンタはリセッ
ト全通じてのみ状態零に達する。
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８’ｔクロツクし、デコーダは回路の操作中種
々の機能全行う４つの別個の出力状態全有する。カウン
タ１７１８は通常１から１２の状態全シーケンスし、次
いで１の状態にシーケンスする。このカウンタはリセッ
ト全通じてのみ状態零に達する。
データ伝送のフォーマットが、ハイな始動ビット、８つ
のデータ・ビット・パリティ・ビットおよび２つのロー
停止ビラトラ含むＪ＃を理解すべきである。直列データ
が入ると、始動ビットはカラ／りを零にクリアする事に
なる回線１７２２上のイｇ号を阻止するためハイの状態
でなければならない。
のデータ・ビット・パリティ・ビットおよび２つのロー
停止ビラトラ含むＪ＃を理解すべきである。直列データ
が入ると、始動ビットはカラ／りを零にクリアする事に
なる回線１７２２上のイｇ号を阻止するためハイの状態
でなければならない。
これは、始動ビットが不適正即ちローの状態の時回線１
７２２を介してカウンタを零にするＮＯＲゲーデー１７
１５にクロックされるＦＦ１７０４に対して回線１７０
３を用いて始動ビットを検査する事により行われる。デ
コーダの出力は、状態零に達する時、ＮＡＮＤゲート１
７２５と回線１７２６を介しＳａＣのデータクロックタ
イムでＦ’Ｆ１７０４ｉクリアする状態零回線１７２４
を含んでいる。状態１の回線に入れる事がＦＦ１７０４
をクロックし、回線１７２８上の状態１１はＮＡＮＤゲ
ー）デー７３４と１７３５にゲートされる回線１７３２
上のデータ利用可能表示を与えるＦＦ１７５１をクリア
するＮＯＲゲート１７５０に延在する。デコーダが状態
１２に達すると、回線１７３７はローとなって、回線１
７３９ｉ介してシフト・レジスタ１７０２からデータを
受取るラッチ１７５８にロード可能信号を与える。状態
１２の回線１７３７も又、ラッチをクロックして、イン
バータ１７４３ ｆｊ！−介してクロック・パルスをＦ
Ｆ１７０４に与えてデータが利用可能である事をデータ
・トラック・インターフェース２に表示するのに加えて
、データをラッチ１７３８にロードする回線１７４１上
に出力を有するＮＯＲゲーデーｊ７４１）に与えられる
。
７２２を介してカウンタを零にするＮＯＲゲーデー１７
１５にクロックされるＦＦ１７０４に対して回線１７０
３を用いて始動ビットを検査する事により行われる。デ
コーダの出力は、状態零に達する時、ＮＡＮＤゲート１
７２５と回線１７２６を介しＳａＣのデータクロックタ
イムでＦ’Ｆ１７０４ｉクリアする状態零回線１７２４
を含んでいる。状態１の回線に入れる事がＦＦ１７０４
をクロックし、回線１７２８上の状態１１はＮＡＮＤゲ
ー）デー７３４と１７３５にゲートされる回線１７３２
上のデータ利用可能表示を与えるＦＦ１７５１をクリア
するＮＯＲゲート１７５０に延在する。デコーダが状態
１２に達すると、回線１７３７はローとなって、回線１
７３９ｉ介してシフト・レジスタ１７０２からデータを
受取るラッチ１７５８にロード可能信号を与える。状態
１２の回線１７３７も又、ラッチをクロックして、イン
バータ１７４３ ｆｊ！−介してクロック・パルスをＦ
Ｆ１７０４に与えてデータが利用可能である事をデータ
・トラック・インターフェース２に表示するのに加えて
、データをラッチ１７３８にロードする回線１７４１上
に出力を有するＮＯＲゲーデーｊ７４１）に与えられる
。
データ・トラック・インターフェース２から延在する回
線１７４６上に直から並停止指令が存在する時、ＦＦ１
７１１がプリセットされ、この几め回線１７１４．ＮＯ
Ｒゲート１７１５および回線１７２２によってカウンタ
１７１８と同様にラッチ１７３８をＦＦ’１７１１にク
リアさせる。ラッチ１７３８におけるデータは、データ
・トラック・インターフェース２に結合するため出力回
線１７５０上に与えられる。これ等の回線も又、データ
・トラック・インターフェース２に送らねる回線１７５
３上にパリティエラーを与えるためＮＡＮＤゲート１７
５４を経てゲートされる回線１７５２上に出力を与える
パリティ検査回路１７５１迄延在する。同様に、フレー
ミング・エラーは、始動ビラトラ検査する入力回線１７
５４と２つの停止ピッ）？検査する回線１７５５を有す
るＮＡＮＤゲー）デー７３５にエリ検査される。
線１７４６上に直から並停止指令が存在する時、ＦＦ１
７１１がプリセットされ、この几め回線１７１４．ＮＯ
Ｒゲート１７１５および回線１７２２によってカウンタ
１７１８と同様にラッチ１７３８をＦＦ’１７１１にク
リアさせる。ラッチ１７３８におけるデータは、データ
・トラック・インターフェース２に結合するため出力回
線１７５０上に与えられる。これ等の回線も又、データ
・トラック・インターフェース２に送らねる回線１７５
３上にパリティエラーを与えるためＮＡＮＤゲート１７
５４を経てゲートされる回線１７５２上に出力を与える
パリティ検査回路１７５１迄延在する。同様に、フレー
ミング・エラーは、始動ビラトラ検査する入力回線１７
５４と２つの停止ピッ）？検査する回線１７５５を有す
るＮＡＮＤゲー）デー７３５にエリ検査される。
停止ビットがローでないか、始動ビットがハイでない場
合には、フレーミング・エラー信号は回線１７５６上に
生じる。
合には、フレーミング・エラー信号は回線１７５６上に
生じる。
次に、笛３３Ｂ図に示されるディスク・データトラック
面に記録するため並列情報全直列データに変換する第１
のデータ・トラック・インターフェースの他の部分につ
いては、８つの回線１７６０上に生じるデータ・トラッ
ク・インターフェース２からの並列データはパリティ・
ジェネレータ回路１７６２に対すると共に並列イン直列
アウト・シフト・レジスタ１７６１に与えられ、パリテ
ィ・ジェネレータの出力は基準クロック人力回線１７６
７からＮＯＲゲート１７６６により生成される回線１７
６５上の次のクロック・パルスにおいてト１Ｆ１７６４
にロードされる回線上に生じる。エンコーダ１２６によ
り回線１７６７に与えられる３８０の基準クロック信号
本文、回線１７７０を介してＦＦ１７６９により可能状
態にされるＮＡＮＤゲート１７６８に与えられる。ＦＦ
１７６９は、ＦＦ１ｙｙｓにより与えられる回線１７７
２上のクリア信号でクリアされた時ＮＡＮＤゲート１７
６８を作用禁止する。並列データが回線１７６０上にお
る時、データ・トラック・インターフェース２°により
回線１７７４上におかれるデータ存在信号は、負ＡＮＤ
ゲート１７７５に対すると同様ＦＩ”１７７３に対して
与えられる。このデータ存在信号も又ＦＦ１７８３ｉク
ロツクして状態金持几ないデータにこれをおく。この回
路は、回１ｖｉ１１７７８を介してＮＡＮＤゲート１７
６８にエリクロックされ、これも又インバータ１７８１
を介してＦＦ１７７３’ｉプリセツトし、ＩＮ ＯＲデ
ー） １７８４と回線１７８５ｔ−介してそのデータを
とる状態にＦＦ１７８３をプリセットするディスク・ト
ラック・インターフェース２からリセット回線１７８０
により状態１１にリセットされる１２による除算カウン
タ１７７７を有する。カウンタ１７７７は、回線１７８
８に一介してデコーダ１７８７に接続場れ、各状態０．
１．１０および１１の出力回線金与える。カウンタがリ
セットされると、ＦＦ’１７７３ｉクリアして回線１７
７２に介してクロック、Ｌ；’Ｆ１７６９およびＮＡＮ
Ｄゲート１７６８への回線１７７０を可能にする負ＡＮ
ｆ）ゲート１７７５に対すると１１ｆｆＪ様、デコード
される時、ＮＡＮＤゲー）デー９１に対して回線１７９
０上の信号を与える状態１１にリセットされる。基準ク
ロックの次のクロック変換において、ＮＡＮＤゲート１
７６６迄延在してパリティ情報をパリティ・ジェネレー
タ回路１７６２からＦＦ１７６４にクロックする状態零
回線１７９２が活動状態にある。状態１においては、回
線１７９３は活動状態罠なり、ＮＯ几ゲート１７８４を
経てゲートされてそのデータをとる状態にＦＦ１７８！
Ｓ−ｉプリセットし、データ・トラック・インターフェ
ース２に対して回線１７６０上のデータがシフト・レジ
スタ１７６１にロードされた番ヲ表示して、ローディン
グがＡＮＤゲート１７９５に対すると同様にシフト・レ
ジスタのロード入力側に対し延在する回線１７９２によ
り行われる。ＡＮＤゲート１７９５は、零状態を除く通
常のノ・イな状態に入力１７９２ ｉ有し、その九め始
動ビットが生じｆｃ後、ＡＮＤゲーデー１７９５は回線
１７９８上のシフト・レジスタ１７６１からの直列デー
タを回線１７９９に送り、ＮＯ凡ゲート１８００を通っ
て回線１ｓｏｚ２介してＦＦ１５４２に送り、選択され
たディスク駆動部のディスク・パックの適当なデータ・
トラックに記録される回線１８０３上にクロック・アウ
トされる。
面に記録するため並列情報全直列データに変換する第１
のデータ・トラック・インターフェースの他の部分につ
いては、８つの回線１７６０上に生じるデータ・トラッ
ク・インターフェース２からの並列データはパリティ・
ジェネレータ回路１７６２に対すると共に並列イン直列
アウト・シフト・レジスタ１７６１に与えられ、パリテ
ィ・ジェネレータの出力は基準クロック人力回線１７６
７からＮＯＲゲート１７６６により生成される回線１７
６５上の次のクロック・パルスにおいてト１Ｆ１７６４
にロードされる回線上に生じる。エンコーダ１２６によ
り回線１７６７に与えられる３８０の基準クロック信号
本文、回線１７７０を介してＦＦ１７６９により可能状
態にされるＮＡＮＤゲート１７６８に与えられる。ＦＦ
１７６９は、ＦＦ１ｙｙｓにより与えられる回線１７７
２上のクリア信号でクリアされた時ＮＡＮＤゲート１７
６８を作用禁止する。並列データが回線１７６０上にお
る時、データ・トラック・インターフェース２°により
回線１７７４上におかれるデータ存在信号は、負ＡＮＤ
ゲート１７７５に対すると同様ＦＩ”１７７３に対して
与えられる。このデータ存在信号も又ＦＦ１７８３ｉク
ロツクして状態金持几ないデータにこれをおく。この回
路は、回１ｖｉ１１７７８を介してＮＡＮＤゲート１７
６８にエリクロックされ、これも又インバータ１７８１
を介してＦＦ１７７３’ｉプリセツトし、ＩＮ ＯＲデ
ー） １７８４と回線１７８５ｔ−介してそのデータを
とる状態にＦＦ１７８３をプリセットするディスク・ト
ラック・インターフェース２からリセット回線１７８０
により状態１１にリセットされる１２による除算カウン
タ１７７７を有する。カウンタ１７７７は、回線１７８
８に一介してデコーダ１７８７に接続場れ、各状態０．
１．１０および１１の出力回線金与える。カウンタがリ
セットされると、ＦＦ’１７７３ｉクリアして回線１７
７２に介してクロック、Ｌ；’Ｆ１７６９およびＮＡＮ
Ｄゲート１７６８への回線１７７０を可能にする負ＡＮ
ｆ）ゲート１７７５に対すると１１ｆｆＪ様、デコード
される時、ＮＡＮＤゲー）デー９１に対して回線１７９
０上の信号を与える状態１１にリセットされる。基準ク
ロックの次のクロック変換において、ＮＡＮＤゲート１
７６６迄延在してパリティ情報をパリティ・ジェネレー
タ回路１７６２からＦＦ１７６４にクロックする状態零
回線１７９２が活動状態にある。状態１においては、回
線１７９３は活動状態罠なり、ＮＯ几ゲート１７８４を
経てゲートされてそのデータをとる状態にＦＦ１７８！
Ｓ−ｉプリセットし、データ・トラック・インターフェ
ース２に対して回線１７６０上のデータがシフト・レジ
スタ１７６１にロードされた番ヲ表示して、ローディン
グがＡＮＤゲート１７９５に対すると同様にシフト・レ
ジスタのロード入力側に対し延在する回線１７９２によ
り行われる。ＡＮＤゲート１７９５は、零状態を除く通
常のノ・イな状態に入力１７９２ ｉ有し、その九め始
動ビットが生じｆｃ後、ＡＮＤゲーデー１７９５は回線
１７９８上のシフト・レジスタ１７６１からの直列デー
タを回線１７９９に送り、ＮＯ凡ゲート１８００を通っ
て回線１ｓｏｚ２介してＦＦ１５４２に送り、選択され
たディスク駆動部のディスク・パックの適当なデータ・
トラックに記録される回線１８０３上にクロック・アウ
トされる。
状態１０および１１が復号される時、回線１７９゜又ｕ
１８０４７！＞： ＮＯＲゲーデー１００迄延在する
回線１８ｏ５上にハイの状ｌ！１を生じる。ゲート１７
９５と１８００のために、回線１８０３上に生ずる直列
データは常に心機に応じて始動ビットをハイに、又２つ
の停止ビット全ローにする。
１８０４７！＞： ＮＯＲゲーデー１００迄延在する
回線１８ｏ５上にハイの状ｌ！１を生じる。ゲート１７
９５と１８００のために、回線１８０３上に生ずる直列
データは常に心機に応じて始動ビットをハイに、又２つ
の停止ビット全ローにする。
第３３Ａ図および第３３Ｂ図のブロック図の作用を実施
するために使用できる特定の回路が第７５Ａ図および第
５７Ｂ図に示される。第５７Ａ図および第５７Ｂ図に示
す回路の作用Ｆｉ第３３Ａ図および第５５Ｂ図に関して
前ｅこ述べたものと略々同じであり、従っである点を除
いて詳細に記述しない。第５７Ａ図において、回線１７
００上にある直列データは、回線１７０５上のデータク
ロック信号と同様に、３つの別包のチャンネルのどれが
１つから生成できる。
するために使用できる特定の回路が第７５Ａ図および第
５７Ｂ図に示される。第５７Ａ図および第５７Ｂ図に示
す回路の作用Ｆｉ第３３Ａ図および第５５Ｂ図に関して
前ｅこ述べたものと略々同じであり、従っである点を除
いて詳細に記述しない。第５７Ａ図において、回線１７
００上にある直列データは、回線１７０５上のデータク
ロック信号と同様に、３つの別包のチャンネルのどれが
１つから生成できる。
同様に、回線１７５７上の直列回線識別信号は、デコー
ダおよびタイム・ベース・コレクタ回Ｍ１００のタイム
・ベース・コレクタ部分から３つのチャンネルのどれで
も生成できる。選択されたチャンネルからの回線１Ｄは
データ・トラック・インターフェース２に送られる。チ
ャンネル制御回線１５６０ａ、 １５６０ｂ、および１
５６０Ｃは、それぞれ、チャンネルＡ、 Ｂ、又はＣの
データ・クロックおよび回線識別ｉ ＮＯＲゲート１７
７６ａ、１７７６ｂおヨヒ１７７６ｃにそれぞれゲート
するためＮＡＮＤゲート１７５９ａ、 １７５９ｂおよ
び１７５９ｃの１人力を制御する。チャンネル選択回線
１５６０ａ、１５６０ｂ、又は１５６０ｃの１つが第２
のデータ・トラック・インターフェースのＦＦ１５４２
（第５４Ｃ図）により活動化される。
ダおよびタイム・ベース・コレクタ回Ｍ１００のタイム
・ベース・コレクタ部分から３つのチャンネルのどれで
も生成できる。選択されたチャンネルからの回線１Ｄは
データ・トラック・インターフェース２に送られる。チ
ャンネル制御回線１５６０ａ、 １５６０ｂ、および１
５６０Ｃは、それぞれ、チャンネルＡ、 Ｂ、又はＣの
データ・クロックおよび回線識別ｉ ＮＯＲゲート１７
７６ａ、１７７６ｂおヨヒ１７７６ｃにそれぞれゲート
するためＮＡＮＤゲート１７５９ａ、 １７５９ｂおよ
び１７５９ｃの１人力を制御する。チャンネル選択回線
１５６０ａ、１５６０ｂ、又は１５６０ｃの１つが第２
のデータ・トラック・インターフェースのＦＦ１５４２
（第５４Ｃ図）により活動化される。
ｆｇ２データ・トラック表面インターフェースは３つの
基本的機能、即ちディスク・パック・データ・トラック
面に記録及び褥生される１１１７Ｍ）Ｌｚ（３８Ｃ）、
４度より低いＣ１）Ｕクロックの速成でＣＰＵ１０６に
送ることができるようにするため、ディスク・パック・
データ・トラック面から再生されているデータ肥土は機
構を与えることである。第２の機能は記録の丸めにイン
ターフェースからディスクへの直列データの送出全制御
することで、第３のものは記憶のためにＣＰＵからの直
列データの受信を制御することである。
基本的機能、即ちディスク・パック・データ・トラック
面に記録及び褥生される１１１７Ｍ）Ｌｚ（３８Ｃ）、
４度より低いＣ１）Ｕクロックの速成でＣＰＵ１０６に
送ることができるようにするため、ディスク・パック・
データ・トラック面から再生されているデータ肥土は機
構を与えることである。第２の機能は記録の丸めにイン
ターフェースからディスクへの直列データの送出全制御
することで、第３のものは記憶のためにＣＰＵからの直
列データの受信を制御することである。
後述するようにランダム・アクセス・メモリ（ＲＡＭ）
はディスク・データ・トラック面から再生又はこれに記
録すべきであるデータ用記憶機構全提供し、Ｒ，ＡＭは
ディスク駆動装置とＣＰＵ間のバッファ装置を作動させ
る。このＲＡＭはＲＡＭとディスク間ばかりでな（ＣＰ
Ｕと几ＡＭ １＆ｉ３で転送できる６４バイトの情報全
操作できる９ビツトによる６４アドレスＲＡＭである。
はディスク・データ・トラック面から再生又はこれに記
録すべきであるデータ用記憶機構全提供し、Ｒ，ＡＭは
ディスク駆動装置とＣＰＵ間のバッファ装置を作動させ
る。このＲＡＭはＲＡＭとディスク間ばかりでな（ＣＰ
Ｕと几ＡＭ １＆ｉ３で転送できる６４バイトの情報全
操作できる９ビツトによる６４アドレスＲＡＭである。
上述した所から明らかなようにＲＡＭからディスクへの
データ転送はディスクからＲＡＭへ情報を転送する丸め
に使用される多くの異なる回路金倉み、その回路はＲＡ
Ｍ−ディスク・モード及びこの逆のディスク−ＲＡＭモ
ードとしてこれら動作を参照することによってこれらを
識別する。
データ転送はディスクからＲＡＭへ情報を転送する丸め
に使用される多くの異なる回路金倉み、その回路はＲＡ
Ｍ−ディスク・モード及びこの逆のディスク−ＲＡＭモ
ードとしてこれら動作を参照することによってこれらを
識別する。
記録時、即ち几ＡＭからディスク面への情報記録時に記
録されるべきデータはＲＡＭの１６アドレス位置に与え
られ、各位置は８ビツトの情報を含んでいる。従って４
バイトの情報が最初にＲＡＭの４位置に記憶され、２度
、５度及び４度くり返されＲＡＭの１６位置がＳたされ
る。これは直列情報に変換され、次いでチャンネル符号
化形式で各ディスク・バックのディスク躯動記録面上に
記録する信号システムのエンコーダ９６を介して送られ
る。
録されるべきデータはＲＡＭの１６アドレス位置に与え
られ、各位置は８ビツトの情報を含んでいる。従って４
バイトの情報が最初にＲＡＭの４位置に記憶され、２度
、５度及び４度くり返されＲＡＭの１６位置がＳたされ
る。これは直列情報に変換され、次いでチャンネル符号
化形式で各ディスク・バックのディスク躯動記録面上に
記録する信号システムのエンコーダ９６を介して送られ
る。
ＲＡＭのｙ４を満す４バイトの各々が４度くり返される
と、全ての６４アドレスは各トラックに対するデータ・
トラック面上に記録される。４）（イトの情報の冗長性
の理由は再生時に受信されたデータが有効か否かを示す
几めの比１１１−行なうことである。記録されるべき各
バイトは１スタートビツト、８データビツト、１パリテ
イビツト及び２ストツプビツトにｒＫ列化され、全部で
１２ビツトの情報となっている。記録処理時にエンコー
ダ９６からの同期語ゲートはメモリからの４６バイト記
録ヲ開始するために使用され、データ・トラック・イア
ｐ−フェース１２０によって与えられる６４バイトは同
期語をデータ・トラック・データに挿入しかつチャンネ
ル符号フォーマットで符号化するエンコーダ９６に結合
される。各（３朗話はテレビジョンライン毎、即ち各２
ライン毎［１同期語が現れるので、６４バイトは２ライ
ンの全データ・トラック面の約Ｍ’を占有する。換言す
れば、ｌｓ４／＜イトの記録は連続的同期語の期間の約
％をとる。
と、全ての６４アドレスは各トラックに対するデータ・
トラック面上に記録される。４）（イトの情報の冗長性
の理由は再生時に受信されたデータが有効か否かを示す
几めの比１１１−行なうことである。記録されるべき各
バイトは１スタートビツト、８データビツト、１パリテ
イビツト及び２ストツプビツトにｒＫ列化され、全部で
１２ビツトの情報となっている。記録処理時にエンコー
ダ９６からの同期語ゲートはメモリからの４６バイト記
録ヲ開始するために使用され、データ・トラック・イア
ｐ−フェース１２０によって与えられる６４バイトは同
期語をデータ・トラック・データに挿入しかつチャンネ
ル符号フォーマットで符号化するエンコーダ９６に結合
される。各（３朗話はテレビジョンライン毎、即ち各２
ライン毎［１同期語が現れるので、６４バイトは２ライ
ンの全データ・トラック面の約Ｍ’を占有する。換言す
れば、ｌｓ４／＜イトの記録は連続的同期語の期間の約
％をとる。
同期語がテレビジョン・フィールド毎に約１３１回現れ
るので、その６４バイトは約１２０回データ・トラック
面に記録さね、情報は垂直ブランキング期間には記録さ
れないからそれは１３１回以下である。
るので、その６４バイトは約１２０回データ・トラック
面に記録さね、情報は垂直ブランキング期間には記録さ
れないからそれは１３１回以下である。
データ・トラック面の再生時に、陥理回路はデコーダ及
び時間軸補正回路１００のデータデコーダ部分によって
検出されるべき１ｍｒ期語を待ち、次いでディスク面か
らデータ、即ち前記全ての６４）（イト’ｔ［出してか
ら、データ・トラック・インターフェース１２０中のＲ
ＡＭを検査するためＣＰＵ１０６に知らせる動作完了フ
ラグを発生する。データ・トラック・インターフェース
１回路はデータ・トラック面からの直列情報金並夕１］
情報に変換し、データ・トラック・インターフェース２
に４え、誤りがない場合に、托ＡＭＫ書き込まれる。Ｒ
ＡＭのアドレス・カウンタは各データがアドレスに書き
込まれた後、進められる。しかし、もしディスクからＲ
ＡＭへの伝送に際しての再生時に７レーミング又はハＩ
Ｊティ誤差が検出されれば、その動作は中止され、その
回路は上記動作をくり返すために次の声ｊＭ語が現れる
のを待つ。この動作はパリティ又はフレーミング誤差が
ない全６４バイトが受信される迄くり返され、次いでそ
のａ作完了フラグはＣＰＵ Ｋ対して現れる。回路がデ
ィスクから６４の連続的バイトヲ読出すのに失敗するた
びに、もし使用されている特定データチャンネルの悪化
を示すあるエラー・カウントに達すると、過度エラー・
フラグを発生するエラー・カウンタを進める。
び時間軸補正回路１００のデータデコーダ部分によって
検出されるべき１ｍｒ期語を待ち、次いでディスク面か
らデータ、即ち前記全ての６４）（イト’ｔ［出してか
ら、データ・トラック・インターフェース１２０中のＲ
ＡＭを検査するためＣＰＵ１０６に知らせる動作完了フ
ラグを発生する。データ・トラック・インターフェース
１回路はデータ・トラック面からの直列情報金並夕１］
情報に変換し、データ・トラック・インターフェース２
に４え、誤りがない場合に、托ＡＭＫ書き込まれる。Ｒ
ＡＭのアドレス・カウンタは各データがアドレスに書き
込まれた後、進められる。しかし、もしディスクからＲ
ＡＭへの伝送に際しての再生時に７レーミング又はハＩ
Ｊティ誤差が検出されれば、その動作は中止され、その
回路は上記動作をくり返すために次の声ｊＭ語が現れる
のを待つ。この動作はパリティ又はフレーミング誤差が
ない全６４バイトが受信される迄くり返され、次いでそ
のａ作完了フラグはＣＰＵ Ｋ対して現れる。回路がデ
ィスクから６４の連続的バイトヲ読出すのに失敗するた
びに、もし使用されている特定データチャンネルの悪化
を示すあるエラー・カウントに達すると、過度エラー・
フラグを発生するエラー・カウンタを進める。
第３４人乃至＄３５Ｄ図はＣＰＵ１ｏ・６とデータ・ト
ラック・インターフェース１２０のＲＡＭ間のアドレス
及びデータ母線１０５間の情報の流れ全制御する論理回
路を示しており、アドレス及び母線ライン１０５は図（
第３４Ａ及び３４Ｄ図）の両端に示されていて、夫々左
側（第３４ｆｉＬ図）上のＣＰＵ１０６から右側（第３
４Ｄ図）上のＣＰＵヘゲートされているデータを示して
いる。１６ラインはインターフェース可能化ライン１５
０１が手動制御化スイッチにより高レベルにされる時、
ナンドデー） １５００によってゲートされる。このラ
インの目的は装置の演算部でない手段によってテストさ
れる時、インターフェースを不能化することである。イ
ンターフェース可能化ライン１５０１はまたナントゲー
ト１５０２及び１５０３に延長しており、通常動作時に
高レベルであって、回路全母線ライン１０５から分離す
ることがＰＪＴ望される時のテスト時にのみ低レベルと
なる。ナンドデー） １５０２はＣＰＵ １ｏ ｂの制
御ライン１４４に結合され友母線データイン及び母線デ
ータアウト制御ライン１５０４及び１５０５に接続され
、ライン１５０６及び１５０７上に気ノット・データ・
イン〃及び１ノツト・データ・アウト１信号を発生する
。ナントゲート１５０３はＣＰＵインターフェース１０
８（第８図）の装置選択ライン１５１０゜１５１１及び
１５１２ Ｖ（よって供給される他の入力を有し、ライ
ン１５１８．１５１？、１５２０，１５２１．１５２２
及び１５２５上に制御信号を発生するため、ノット・デ
ータ・イン及びノット・データ・アウトライン１５０６
及び１５０７と一緒に、一連のナントゲート１５１６を
介してゲートされるライン１５１３．１５１４及び１５
１５に出力を発生する。これらのラインは第３４Ｂ乃至
３４Ｄ図に示す回路中の他の位置に信号を与え、後に説
明する動作を行なうための論理条件全満足する。ライン
１５１８は、ディスク駆動装置からのデータが肺ぶ１５
３３に書き込まれるべきである時に生じるライン１５０
４上のＢＤＩＮ及びライン１５１０上のＢＤＣ１が能動
であるとき、能動でおる。ライン１５１９は、凡Ａ６ｉ
中のデータがＣＰＵ１０６に送られるべきであるときに
生じるライン１５０４上のＢＤＩＮ及びライン１５１１
上のＢｌ）Ｃ２が能動であるとき、能動である。ライン
１５２０はインターフェース論理の状態に関連するデー
タがＣＰＵ１０６に送られる時に生じるライン１５０４
上のＢＤＩＮ及びライン１５１２上のＢＤＣ３が能動で
あるとき能動である。ライン１５２１は、ＣＰＵからの
データがＲＡＭ １５３３に送られるべき時に生じるラ
イン１５０５上のＢＤＯＵＴ及びライン１５１０上のＢ
ＤＣｌが能動であるとき、能動である。ライン１５２２
は、データがＣＰＵ１０６から、ディスク−ＲＡＭ又は
几Ａ、Ｍ−ディスク・モードの動作全指定し使用される
べき駆動装鎗及びチャンネルを示すデータ・トラック回
路に送られている時に生じるライン１５０５上のＢＤＯ
ＵＴ及びライン１５１１上のＢＤＣ２が能動のとさ、能
動である。ライン１５２３は、４＆１Ｉｌｃ選択ライン
１５１２及び母線データ・アウトライン１５０４が能動
の時に生じるリセットパルスをライン１５２５ａに与え
るため、下方のノアゲ−） １５２５に延長している。
ラック・インターフェース１２０のＲＡＭ間のアドレス
及びデータ母線１０５間の情報の流れ全制御する論理回
路を示しており、アドレス及び母線ライン１０５は図（
第３４Ａ及び３４Ｄ図）の両端に示されていて、夫々左
側（第３４ｆｉＬ図）上のＣＰＵ１０６から右側（第３
４Ｄ図）上のＣＰＵヘゲートされているデータを示して
いる。１６ラインはインターフェース可能化ライン１５
０１が手動制御化スイッチにより高レベルにされる時、
ナンドデー） １５００によってゲートされる。このラ
インの目的は装置の演算部でない手段によってテストさ
れる時、インターフェースを不能化することである。イ
ンターフェース可能化ライン１５０１はまたナントゲー
ト１５０２及び１５０３に延長しており、通常動作時に
高レベルであって、回路全母線ライン１０５から分離す
ることがＰＪＴ望される時のテスト時にのみ低レベルと
なる。ナンドデー） １５０２はＣＰＵ １ｏ ｂの制
御ライン１４４に結合され友母線データイン及び母線デ
ータアウト制御ライン１５０４及び１５０５に接続され
、ライン１５０６及び１５０７上に気ノット・データ・
イン〃及び１ノツト・データ・アウト１信号を発生する
。ナントゲート１５０３はＣＰＵインターフェース１０
８（第８図）の装置選択ライン１５１０゜１５１１及び
１５１２ Ｖ（よって供給される他の入力を有し、ライ
ン１５１８．１５１？、１５２０，１５２１．１５２２
及び１５２５上に制御信号を発生するため、ノット・デ
ータ・イン及びノット・データ・アウトライン１５０６
及び１５０７と一緒に、一連のナントゲート１５１６を
介してゲートされるライン１５１３．１５１４及び１５
１５に出力を発生する。これらのラインは第３４Ｂ乃至
３４Ｄ図に示す回路中の他の位置に信号を与え、後に説
明する動作を行なうための論理条件全満足する。ライン
１５１８は、ディスク駆動装置からのデータが肺ぶ１５
３３に書き込まれるべきである時に生じるライン１５０
４上のＢＤＩＮ及びライン１５１０上のＢＤＣ１が能動
であるとき、能動でおる。ライン１５１９は、凡Ａ６ｉ
中のデータがＣＰＵ１０６に送られるべきであるときに
生じるライン１５０４上のＢＤＩＮ及びライン１５１１
上のＢｌ）Ｃ２が能動であるとき、能動である。ライン
１５２０はインターフェース論理の状態に関連するデー
タがＣＰＵ１０６に送られる時に生じるライン１５０４
上のＢＤＩＮ及びライン１５１２上のＢＤＣ３が能動で
あるとき能動である。ライン１５２１は、ＣＰＵからの
データがＲＡＭ １５３３に送られるべき時に生じるラ
イン１５０５上のＢＤＯＵＴ及びライン１５１０上のＢ
ＤＣｌが能動であるとき、能動である。ライン１５２２
は、データがＣＰＵ１０６から、ディスク−ＲＡＭ又は
几Ａ、Ｍ−ディスク・モードの動作全指定し使用される
べき駆動装鎗及びチャンネルを示すデータ・トラック回
路に送られている時に生じるライン１５０５上のＢＤＯ
ＵＴ及びライン１５１１上のＢＤＣ２が能動のとさ、能
動である。ライン１５２３は、４＆１Ｉｌｃ選択ライン
１５１２及び母線データ・アウトライン１５０４が能動
の時に生じるリセットパルスをライン１５２５ａに与え
るため、下方のノアゲ−） １５２５に延長している。
リセットパルスはデータ・トラック・インターフェース
１及び２中の論理回路’ｉ、ＣＰＵ１０６とデータ・ト
ラック面間でインターフェース動作を行なう几めＶＣ初
期状態にセットする。またリセットパルスはＣＰＵ １
０６からライン１５２６上に受信された母線開始命令の
存在時に発生される。前述し友ように母線開始命令は七
〇ｍ理を、例えばスタート・アップ時に既知状態にセッ
トする九めに使用される。
１及び２中の論理回路’ｉ、ＣＰＵ１０６とデータ・ト
ラック面間でインターフェース動作を行なう几めＶＣ初
期状態にセットする。またリセットパルスはＣＰＵ １
０６からライン１５２６上に受信された母線開始命令の
存在時に発生される。前述し友ように母線開始命令は七
〇ｍ理を、例えばスタート・アップ時に既知状態にセッ
トする九めに使用される。
アドレス及びデータ母線ライン１０５上のＣＰＵからの
データはナントゲート１５００’ｉ介してゲートされ、
一連のナンドデー） １５５１に延長しているライン１
５５０上に現れ、該ゲートは、ライン１５２１が適当な
装置選択信号及び母線データ・アウト制御信号の受信に
より能動である時、ライン１５３２上のデータをランダ
ム・アクセス・メモリ１５５３の入力中にゲートする。
データはナントゲート１５００’ｉ介してゲートされ、
一連のナンドデー） １５５１に延長しているライン１
５５０上に現れ、該ゲートは、ライン１５２１が適当な
装置選択信号及び母線データ・アウト制御信号の受信に
より能動である時、ライン１５３２上のデータをランダ
ム・アクセス・メモリ１５５３の入力中にゲートする。
従ってＣＰＵ１０６からのデータは、ゲート１５３１が
可能化され書き込み命令がナンドデー） １５３５から
ライン１５３４上に現れる時にＲＡＭに書き込まれ得る
。該ナントゲートはデータ・トラック・インターフェー
ス１から受信されるライン１５２９上の３ＳＣ基準クロ
ック信号によりクロックされる４つのＦ、 Ｆ、 １５
５７から成るシフトレジスタから来るライン１５２１及
び１５３６によって供給される入力を有する。またその
シフトレジスタ１５３７はデータがＲＡＭ１５３３に書
き込まれた犠でＣＰＵに対する母線応答信号全ライン１
５４４上に与える。凡ＡＭ１５３３に書き込まれている
ＣＰＵからのデータの外にライン１５２７が能動である
時に生じるライン１７５０上に現れるディスク駆動装置
からのデータはＮＡＮＤゲー）デー５４３が可能化され
る時、ＲＡＭ １５３３に書き込まれ、このことは回路
がディスク−ラム・モードで動作し、ている時に生じる
。
可能化され書き込み命令がナンドデー） １５３５から
ライン１５３４上に現れる時にＲＡＭに書き込まれ得る
。該ナントゲートはデータ・トラック・インターフェー
ス１から受信されるライン１５２９上の３ＳＣ基準クロ
ック信号によりクロックされる４つのＦ、 Ｆ、 １５
５７から成るシフトレジスタから来るライン１５２１及
び１５３６によって供給される入力を有する。またその
シフトレジスタ１５３７はデータがＲＡＭ１５３３に書
き込まれた犠でＣＰＵに対する母線応答信号全ライン１
５４４上に与える。凡ＡＭ１５３３に書き込まれている
ＣＰＵからのデータの外にライン１５２７が能動である
時に生じるライン１７５０上に現れるディスク駆動装置
からのデータはＮＡＮＤゲー）デー５４３が可能化され
る時、ＲＡＭ １５３３に書き込まれ、このことは回路
がディスク−ラム・モードで動作し、ている時に生じる
。
グループ１５３０のうちの８本の低い値のビットライン
のみがナンドデー） １５３１に延長しているが、１６
ビツトラインの全グループは下方の第３４Ｂ及び３４Ｃ
図に延長しており、６本の低い値のビットラインは８デ
コーダ１５４０のうちの１対のものに接続されているが
、８本の高い値のビットラインは他の対のラッチ１５４
２と共に１対のラアチ１５４１に接続さねている。更に
、６本のビットラインが、ライン１５２１の能動時にア
ドレスライン１５４６にアドレス情報を与える第５４Ｄ
図のナンドデー） １５４５に延長している。ライン１
５４６はＲＡＭ１５３３のアドレス入力に接続されてい
るアドレスライン金有し２ている。このようにして、ナ
ンドデー） １５３１からのデータは、１・き込み分会
がブの受取りと同時に回線１４０７上に駆動２ストロー
ブ・パルスを生じる。同様に、ＮＡＮＤゲート１４０１
と１３９４はＯＲゲデー １４０８にその出力を接続さ
せて、遅延ストローブの受取りと同時に回線１４０９上
に駆動１ストローブを生じる。駆動ストローブの生成を
生じる各対のＮＡＮＤゲートの唯１つのＮＡＮＤゲート
が関連する７リツプ７０ツブにより可能状態にされる。
のみがナンドデー） １５３１に延長しているが、１６
ビツトラインの全グループは下方の第３４Ｂ及び３４Ｃ
図に延長しており、６本の低い値のビットラインは８デ
コーダ１５４０のうちの１対のものに接続されているが
、８本の高い値のビットラインは他の対のラッチ１５４
２と共に１対のラアチ１５４１に接続さねている。更に
、６本のビットラインが、ライン１５２１の能動時にア
ドレスライン１５４６にアドレス情報を与える第５４Ｄ
図のナンドデー） １５４５に延長している。ライン１
５４６はＲＡＭ１５３３のアドレス入力に接続されてい
るアドレスライン金有し２ている。このようにして、ナ
ンドデー） １５３１からのデータは、１・き込み分会
がブの受取りと同時に回線１４０７上に駆動２ストロー
ブ・パルスを生じる。同様に、ＮＡＮＤゲート１４０１
と１３９４はＯＲゲデー １４０８にその出力を接続さ
せて、遅延ストローブの受取りと同時に回線１４０９上
に駆動１ストローブを生じる。駆動ストローブの生成を
生じる各対のＮＡＮＤゲートの唯１つのＮＡＮＤゲート
が関連する７リツプ７０ツブにより可能状態にされる。
ＦＦ１３８４に関して本文に記述したようＫＸ ＦＦ１
３７５，１３８５および１３８６により与えられる出力
の論理的状態は、これ等ＯＦＦがストローブ（Ｋ号によ
りクロックされる時、ラッチ１５５５の出力回線におい
て存在するＣＰＵ１０６により与えられる制御信号によ
り決定される。回線１４０７． １４０９および１４１
０上の１駆動ストローブは、ディスク駆動部に対するｍ
動５ｙｎｃ信号のソースとして基準論理回路１２５人又
は１２５Ｂのいず負かを選択するための基準論理回路に
接続される。
３７５，１３８５および１３８６により与えられる出力
の論理的状態は、これ等ＯＦＦがストローブ（Ｋ号によ
りクロックされる時、ラッチ１５５５の出力回線におい
て存在するＣＰＵ１０６により与えられる制御信号によ
り決定される。回線１４０７． １４０９および１４１
０上の１駆動ストローブは、ディスク駆動部に対するｍ
動５ｙｎｃ信号のソースとして基準論理回路１２５人又
は１２５Ｂのいず負かを選択するための基準論理回路に
接続される。
第３２Ｂ図において、出力回線についてこれ等が信号シ
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１３は、バス回答信号
を逆にＣＰＵに結合させるよう作用し、ＣＰＵインター
フェースからのゲートされた装置の選択人力回線の各々
からの入力を有する０几ゲート１４１４から入る。バス
回答信号は、アドレス指定された装置が連絡される事を
ＣＰＵ１０６に通知する。回線１４１５は指令信号を、
必要と畑れる操作モード、即ち、Ｅ−Ｂモード、転送モ
ード、テスト・モード又は記録に対するビデオ入力モー
ドに従ってエンコード・スイッチ１２６に結合する。回
線１４６は５ｙｎｃソースとして基準５ｙｎｃかビデオ
５ｙｎｃのいずれかを使用するようにエンコード・スイ
ッチ１２６に指令を結合する。回線１４１７は、再生チ
ャンネルＡ、 Ｂ、又はＣに対する５つの駆動出力の１
つを選択するための駆動選択信号を結合し、３つの駆動
のいずれかをチャンネルの１つ以上に結合させる。回線
１４１８は、自動画像レベル指令金、探査操作が生じる
時、即ちディスク駆動部における再生ヘッドが１つのト
ラックから別のトラックへ移動している時、角生信号金
有するテライン１５３４上に現れる時、被アドレス位置
において几ＡＭＫ＠き込まれうる。ラム１５３３中のデ
ータは第５５Ｂ図に示すデータ・トラック・インターフ
ェース１に延長しているライン１７６０に接続されてい
る出力ライン１５４８ｉ介してディスク駆動装置に送出
される。
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１３は、バス回答信号
を逆にＣＰＵに結合させるよう作用し、ＣＰＵインター
フェースからのゲートされた装置の選択人力回線の各々
からの入力を有する０几ゲート１４１４から入る。バス
回答信号は、アドレス指定された装置が連絡される事を
ＣＰＵ１０６に通知する。回線１４１５は指令信号を、
必要と畑れる操作モード、即ち、Ｅ−Ｂモード、転送モ
ード、テスト・モード又は記録に対するビデオ入力モー
ドに従ってエンコード・スイッチ１２６に結合する。回
線１４６は５ｙｎｃソースとして基準５ｙｎｃかビデオ
５ｙｎｃのいずれかを使用するようにエンコード・スイ
ッチ１２６に指令を結合する。回線１４１７は、再生チ
ャンネルＡ、 Ｂ、又はＣに対する５つの駆動出力の１
つを選択するための駆動選択信号を結合し、３つの駆動
のいずれかをチャンネルの１つ以上に結合させる。回線
１４１８は、自動画像レベル指令金、探査操作が生じる
時、即ちディスク駆動部における再生ヘッドが１つのト
ラックから別のトラックへ移動している時、角生信号金
有するテライン１５３４上に現れる時、被アドレス位置
において几ＡＭＫ＠き込まれうる。ラム１５３３中のデ
ータは第５５Ｂ図に示すデータ・トラック・インターフ
ェース１に延長しているライン１７６０に接続されてい
る出力ライン１５４８ｉ介してディスク駆動装置に送出
される。
第３４Ｃ図に示すデコーダ１５４０は、ライン１５２２
及び１５３６がナンドデー） １５５０．１５５１及び
１５５５に接続された出力を有する時、ライン１５５ｂ
からの６個の低い次数のビットにより規定される２進数
を受信する。これらのゲートはライン１５５３゜１５５
４及び１５５５に出力を与える。ライン１５５３はライ
ン１５４１にこのラッチに書き込まわるべきアドレスを
受信させる。ライン１５５４は几ＡＭ−ディスク・モー
ドの動作を指定する１対の出力ライン１５３８及び１５
３９を有するＦ、 Ｆ、 １５５７をプリセットする外
に、ラッチ１５４２’ｉ可能化する。同様に、またライ
ン１５５５はラッチ１５４２ｉセツトしディスク−ＲＡ
Ｍモードの動作を指定する１対の出力ライン１５２７及
び１５２８に接続されるＰ、 ）”。
及び１５３６がナンドデー） １５５０．１５５１及び
１５５５に接続された出力を有する時、ライン１５５ｂ
からの６個の低い次数のビットにより規定される２進数
を受信する。これらのゲートはライン１５５３゜１５５
４及び１５５５に出力を与える。ライン１５５３はライ
ン１５４１にこのラッチに書き込まわるべきアドレスを
受信させる。ライン１５５４は几ＡＭ−ディスク・モー
ドの動作を指定する１対の出力ライン１５３８及び１５
３９を有するＦ、 Ｆ、 １５５７をプリセットする外
に、ラッチ１５４２’ｉ可能化する。同様に、またライ
ン１５５５はラッチ１５４２ｉセツトしディスク−ＲＡ
Ｍモードの動作を指定する１対の出力ライン１５２７及
び１５２８に接続されるＰ、 ）”。
ｔ５５８１プリセツトする。Ｆ、 Ｆ、 １ｓ４２の出
カライア１５５９ａ、１５５９ｂ及び１５５９ｃはナン
ドゲ−）１６ＧＯ（第５４Ｅ図）に延長しており、デー
タが記録されるべき夫々の躯ｉ１１′ｌ装置全規定し、
他のＦ、Ｆ’、１５４２からの出カライア １５６０ａ
、 １５６０ｂ及び１５６０ｃは再生データ・トラック
情報を処理するために使用されるべきであるチャンネル
Ａ、Ｂ。
カライア１５５９ａ、１５５９ｂ及び１５５９ｃはナン
ドゲ−）１６ＧＯ（第５４Ｅ図）に延長しており、デー
タが記録されるべき夫々の躯ｉ１１′ｌ装置全規定し、
他のＦ、Ｆ’、１５４２からの出カライア １５６０ａ
、 １５６０ｂ及び１５６０ｃは再生データ・トラック
情報を処理するために使用されるべきであるチャンネル
Ａ、Ｂ。
又はＣの何れか全規定するナントゲート１５７２（第３
４Ｂ図）のうちの３つに延長している。
４Ｂ図）のうちの３つに延長している。
ラッチ１５４１は、ライン１５１９がＲＡＭアドレス入
力に延長しているライン１５４６にアドレス情報を通過
させるために能動である時、ナントゲート１５６３Ｋｊ
ってゲートされるライン１５６２上にアドレス情報を与
える。これによりディスクからのデータ全室むＲＡＭ
１５５ Ｓ ｆ ｆｌｆ、出す命令が発生される。ライ
ン１５４６は、ＲＡＭに行く他に、またライン１５１９
により可能化されて、関連出力ナンドゲ−ト１５６６が
ライン１５６７によって可能化される時、ＣＰＵアドレ
ス及びデータ母線ライン１０５上にアドレス情報ｖ報を
ゲートするナンドデー） １５６５に接続されている。
力に延長しているライン１５４６にアドレス情報を通過
させるために能動である時、ナントゲート１５６３Ｋｊ
ってゲートされるライン１５６２上にアドレス情報を与
える。これによりディスクからのデータ全室むＲＡＭ
１５５ Ｓ ｆ ｆｌｆ、出す命令が発生される。ライ
ン１５４６は、ＲＡＭに行く他に、またライン１５１９
により可能化されて、関連出力ナンドゲ−ト１５６６が
ライン１５６７によって可能化される時、ＣＰＵアドレ
ス及びデータ母線ライン１０５上にアドレス情報ｖ報を
ゲートするナンドデー） １５６５に接続されている。
ライン１５６７は、（母線データ・イン命令及び適当な
装置選択信号から発生される）ライン１５１９及び１５
２０の何れかがライン１５６８上のインターフェース可
能化信号と一緒に現れる時に能動である。ライン１５６
８は、操作員によってケーブル・コネクタ１５６９に接
続できる試験装置により与えられる試験動作時を除いて
一般に低レベルである。
装置選択信号から発生される）ライン１５１９及び１５
２０の何れかがライン１５６８上のインターフェース可
能化信号と一緒に現れる時に能動である。ライン１５６
８は、操作員によってケーブル・コネクタ１５６９に接
続できる試験装置により与えられる試験動作時を除いて
一般に低レベルである。
高次数アドレスビットはナンドデー） １５６５によっ
てアドレス及びデータ母線１０５上にゲートされるが、
几ＡＭからのライン１５４８上の低次数ビット情報は、
８ピツトデータがライン１５７１ｉ介して母線１０５に
送出されるようにライン１５１９によって可能化される
多数のナンドデー） １５７０により母線１０５にゲー
トされる。ライ／１５７１はま之他の組のナンドデー）
１５７２の出力に延長しており、該ナントゲートはナ
ントゲート１５７２ ｉ ０］能化するライン１５２０
が能動の時に８つの低次数ビットの情報を与える。イン
ターフェース回路に関する状態情＠はＣＰＵに送ること
かでさる。例えば、データ・トラック・インターフェー
ス１２０がＲＡＭ−ディスク又はディスク−ラム・モー
ドで動作しているか否かに関する状態情報が送られ、イ
ンターフェース１２０がディスクからブータラ読出すか
又はデータをディスクに与えるか否かにより第５４Ｅ−
５４Ｈ図に示すインターフェース回路によって発生され
、ライン１５２４上のプログレス信号中のｌｃ！Ｉ作全
ライン１５２８に与えらねる。過度読出しエラー状態は
、第３４ｇ−３ａＨ図に示すインターフェース回路から
のライン１５４９上の動作完了信号及び情報を再生する
ために何のチャンネルが選択されたがあられす信号と共
に、過度読出しエラー検出器１６５４（第５４８図）か
らライン１５４７上に与えられる。
てアドレス及びデータ母線１０５上にゲートされるが、
几ＡＭからのライン１５４８上の低次数ビット情報は、
８ピツトデータがライン１５７１ｉ介して母線１０５に
送出されるようにライン１５１９によって可能化される
多数のナンドデー） １５７０により母線１０５にゲー
トされる。ライ／１５７１はま之他の組のナンドデー）
１５７２の出力に延長しており、該ナントゲートはナ
ントゲート１５７２ ｉ ０］能化するライン１５２０
が能動の時に８つの低次数ビットの情報を与える。イン
ターフェース回路に関する状態情＠はＣＰＵに送ること
かでさる。例えば、データ・トラック・インターフェー
ス１２０がＲＡＭ−ディスク又はディスク−ラム・モー
ドで動作しているか否かに関する状態情報が送られ、イ
ンターフェース１２０がディスクからブータラ読出すか
又はデータをディスクに与えるか否かにより第５４Ｅ−
５４Ｈ図に示すインターフェース回路によって発生され
、ライン１５２４上のプログレス信号中のｌｃ！Ｉ作全
ライン１５２８に与えらねる。過度読出しエラー状態は
、第３４ｇ−３ａＨ図に示すインターフェース回路から
のライン１５４９上の動作完了信号及び情報を再生する
ために何のチャンネルが選択されたがあられす信号と共
に、過度読出しエラー検出器１６５４（第５４８図）か
らライン１５４７上に与えられる。
上記回路が几ＡＭ−ディスク又はディスク−ＲＡＭ・モ
ードでｗＪＪ作している時、ノアゲート１５７４Ｆ′ｉ
コネクタ１５７８及び１５７９により発生されるライン
１５７７上に現れるアドレス情報をゲートする多数のナ
ントゲート１５７６ｉ可能化するライン１５７５上の出
力含有する。カウンタはライン１６３９又は１６９１
（第３４Ｈ図）を介して入力ライン１５８２に与えられ
るカウント増加信号の制御により６４アドレスで直列に
カウントする。増加カウンタ几ＡＭからディスクに又は
その逆に与えられるべき情報を選択する。そのカウンタ
は第３４ｇ−３４Ｈ図に示す回路によってライン１５３
８ （第５４Ｆ図）上に与えられる信号にエリクリアさ
れる。出力１５７７は、アドレス・カウンタがカウント
６３以下であること七示す信号をライン１５８０上に、
またアドレス・カウンタがカウント６４より大きいが又
はこれに等しい場合にライン１５８１上に信号を発生す
るためにゲートされる。これらの表示＃：を第５４Ｊ１
３−３４Ｅ１図に示し凌述される回路によって使用され
る。
ードでｗＪＪ作している時、ノアゲート１５７４Ｆ′ｉ
コネクタ１５７８及び１５７９により発生されるライン
１５７７上に現れるアドレス情報をゲートする多数のナ
ントゲート１５７６ｉ可能化するライン１５７５上の出
力含有する。カウンタはライン１６３９又は１６９１
（第３４Ｈ図）を介して入力ライン１５８２に与えられ
るカウント増加信号の制御により６４アドレスで直列に
カウントする。増加カウンタ几ＡＭからディスクに又は
その逆に与えられるべき情報を選択する。そのカウンタ
は第３４ｇ−３４Ｈ図に示す回路によってライン１５３
８ （第５４Ｆ図）上に与えられる信号にエリクリアさ
れる。出力１５７７は、アドレス・カウンタがカウント
６３以下であること七示す信号をライン１５８０上に、
またアドレス・カウンタがカウント６４より大きいが又
はこれに等しい場合にライン１５８１上に信号を発生す
るためにゲートされる。これらの表示＃：を第５４Ｊ１
３−３４Ｅ１図に示し凌述される回路によって使用され
る。
第２データ・トラック・インターフェースの一部の単一
電気概略図全一緒に含む第５４Ｂ乃至３４Ｅ−ｉ図に関
し、全部のせ成図（第５４Ｅ−５４Ｈ図）は２つの部分
を有するものと一般ＶＣｔｒｉ考えることができる。上
方部分はディスク・データ・トラック面に記録するため
ＲＡＭ １５ Ｓ ３からの並列データが直列フオーム
に変換される場合に、ＲＡＭ−ディスク・モードを制御
するためのものである。その回路の下方部分はディスク
・データ・トラック面からの直列情報が並列情報に変換
されてＲＡＭ１５３３に書き込まれるディスク−ＲＡＭ
モード全制御するためのものである。
電気概略図全一緒に含む第５４Ｂ乃至３４Ｅ−ｉ図に関
し、全部のせ成図（第５４Ｅ−５４Ｈ図）は２つの部分
を有するものと一般ＶＣｔｒｉ考えることができる。上
方部分はディスク・データ・トラック面に記録するため
ＲＡＭ １５ Ｓ ３からの並列データが直列フオーム
に変換される場合に、ＲＡＭ−ディスク・モードを制御
するためのものである。その回路の下方部分はディスク
・データ・トラック面からの直列情報が並列情報に変換
されてＲＡＭ１５３３に書き込まれるディスク−ＲＡＭ
モード全制御するためのものである。
ＲＡＭ−ディスク・モードに関する第５４Ｅ図の上方部
分Ｖこついて、３つのナントゲート１６００の１つは可
能化され、記録が行なわれる時に生じるナントゲート１
６００の１つへの他の人力が能動であるとき、ノアゲー
ト１６０１’（ｊ満足させるため夫々の出力に信号を与
える。従ってデータ・タイミング・パルスは駆動装置が
記録している時にライン１６０２上に現れ、記録完了時
に消える。ディスク・データ・トラック面に記録される
べきデータは垂直ブランキング期間時に記録されず、１
九同期胎が挿入された後、それ全記録することは所望さ
ね、ない。従ってライン１６０２上のデータ・タイミン
グ・パルスはナントゲート１６０５に娩長じており、そ
の出力はライン１５３８上の凡ＡＭ−ディスク・モード
入力が能動である時に生じる几Ａ＋Ｖ−テイスク動作が
進行中で、ライン１６０５は、垂直ブランキング中にな
いことを示す信号システムからの結果、真であることを
示す。従ってナントゲート１６０５の出力は同期語ゲー
トが終了した後に１つのクロックパルスヲ満足する他の
入力ライン１６０６金有するナンドデー） １６０８へ
のライン１６０４に現れる。
分Ｖこついて、３つのナントゲート１６００の１つは可
能化され、記録が行なわれる時に生じるナントゲート１
６００の１つへの他の人力が能動であるとき、ノアゲー
ト１６０１’（ｊ満足させるため夫々の出力に信号を与
える。従ってデータ・タイミング・パルスは駆動装置が
記録している時にライン１６０２上に現れ、記録完了時
に消える。ディスク・データ・トラック面に記録される
べきデータは垂直ブランキング期間時に記録されず、１
九同期胎が挿入された後、それ全記録することは所望さ
ね、ない。従ってライン１６０２上のデータ・タイミン
グ・パルスはナントゲート１６０５に娩長じており、そ
の出力はライン１５３８上の凡ＡＭ−ディスク・モード
入力が能動である時に生じる几Ａ＋Ｖ−テイスク動作が
進行中で、ライン１６０５は、垂直ブランキング中にな
いことを示す信号システムからの結果、真であることを
示す。従ってナントゲート１６０５の出力は同期語ゲー
トが終了した後に１つのクロックパルスヲ満足する他の
入力ライン１６０６金有するナンドデー） １６０８へ
のライン１６０４に現れる。
エンコーダ９６からの同期語ゲート信号は、同期語ゲー
トが停止された後、１パルスが真であるＦ、Ｆ、１６１
０〜ナントゲート１６１１をプリセットするように動作
するＦ、Ｆ、１６０９ｉ拳するシフトレジスタを介して
クロックされるライン１６０７に与えられる。従ってナ
ンドデー） １６０８の出力は同期語の終りで記録シー
ケンスを開始する。ナントゲート１６０５からのライン
１４１５ｆｌナントゲート１６１５への出力を有し、ラ
イン１６１６上にクリア・アドレス・カウンタパルスを
与えるト１．Ｆ。
トが停止された後、１パルスが真であるＦ、Ｆ、１６１
０〜ナントゲート１６１１をプリセットするように動作
するＦ、Ｆ、１６０９ｉ拳するシフトレジスタを介して
クロックされるライン１６０７に与えられる。従ってナ
ンドデー） １６０８の出力は同期語の終りで記録シー
ケンスを開始する。ナントゲート１６０５からのライン
１４１５ｆｌナントゲート１６１５への出力を有し、ラ
イン１６１６上にクリア・アドレス・カウンタパルスを
与えるト１．Ｆ。
１６１４から成るシフト・レジスタに至り、核ライン１
６１６ｉ６４アドレス・カウント・シーケンスに対して
準備するようにカウンタをクリアする第３４Ｃ及び、５
４Ｄ図に示すアドレスカウンタ１５７８及び１５７９の
入力ライン１５８３に延長している。またシフトレジス
タ１６１４はクリア・アドレス・カウンタパルスが発生
さ第１た扱で、ライン１６１９上の信号ゲナンドゲート
１６１８に接続さｆｌ、ライン１６１９は並夕１ｊデー
タが何れかのアドレスに対しＲＡＭ １５５３の出力上
に現ハていること全データ・トラック面１中の並列−直
列変換器に通知するデータ・プレゼント信号全ライン１
６２２に発生する１・”、 Ｆ、１６２１から成るシフ
トレジスタ金クロックするノアゲート１６２０に接続さ
れている。シフトレジスタはＦ、Ｆ、１６２５から成り
、そのシフトレジスタの出力は、第３４Ｄ図からの入力
ライン１５８０によって与えられるカウンタのアドレス
が６５以下であるか否かを決めるための試験を行なうナ
ントゲート１６２７の１つの入力？可能化するライン１
６２６上に現れる。
６１６ｉ６４アドレス・カウント・シーケンスに対して
準備するようにカウンタをクリアする第３４Ｃ及び、５
４Ｄ図に示すアドレスカウンタ１５７８及び１５７９の
入力ライン１５８３に延長している。またシフトレジス
タ１６１４はクリア・アドレス・カウンタパルスが発生
さ第１た扱で、ライン１６１９上の信号ゲナンドゲート
１６１８に接続さｆｌ、ライン１６１９は並夕１ｊデー
タが何れかのアドレスに対しＲＡＭ １５５３の出力上
に現ハていること全データ・トラック面１中の並列−直
列変換器に通知するデータ・プレゼント信号全ライン１
６２２に発生する１・”、 Ｆ、１６２１から成るシフ
トレジスタ金クロックするノアゲート１６２０に接続さ
れている。シフトレジスタはＦ、Ｆ、１６２５から成り
、そのシフトレジスタの出力は、第３４Ｄ図からの入力
ライン１５８０によって与えられるカウンタのアドレス
が６５以下であるか否かを決めるための試験を行なうナ
ントゲート１６２７の１つの入力？可能化するライン１
６２６上に現れる。
もしそのアドレスが６５以下であると、ライン１６２９
はナントゲート１６５２に至るライン１６３１上の出力
を有するＰ、Ｆ’、１６３０２プリセツトし、該ナント
ゲートはＦ、Ｆ、１６３４ＶＣより発生されるデータが
並列−直列変換器によってとられかつ入力データがライ
ン１６５５上で取られることヲアられすライン１６５３
上の信号を待つ。データがとられると、ナントゲート１
６３２は真で、ド、Ｆ。１６３８へのライン１６３７上
に出力を与える。該Ｆ、Ｆ。１６３８はライン１６ｓ９
’ｆ介してアドレス・カウンタ全増加させ、マ九データ
・プレゼント信号をライン１６２２上に発生するノアデ
ー） １６２０に延長している出力ライン１６４２ 含
有するＰ、 Ｆ、 １ｂａ１へ延びるライン１６４０ｉ
有する。従ってＲＡＭ１５３！Ｓの全アドレスでのデー
タがクロックアウトきれる迄、記録されるべきアドレス
０〜６５がクロックされる。アドレス６３に達すると、
ナントゲート１６２７は満足されず、その回路は再開す
る丸めに次の同期語ゲート全待つのみである。データ・
タイミングパルスが消えると、ナントゲート１６４５は
に！” 、 Ｆ。
はナントゲート１６５２に至るライン１６３１上の出力
を有するＰ、Ｆ’、１６３０２プリセツトし、該ナント
ゲートはＦ、Ｆ、１６３４ＶＣより発生されるデータが
並列−直列変換器によってとられかつ入力データがライ
ン１６５５上で取られることヲアられすライン１６５３
上の信号を待つ。データがとられると、ナントゲート１
６３２は真で、ド、Ｆ。１６３８へのライン１６３７上
に出力を与える。該Ｆ、Ｆ。１６３８はライン１６ｓ９
’ｆ介してアドレス・カウンタ全増加させ、マ九データ
・プレゼント信号をライン１６２２上に発生するノアデ
ー） １６２０に延長している出力ライン１６４２ 含
有するＰ、 Ｆ、 １ｂａ１へ延びるライン１６４０ｉ
有する。従ってＲＡＭ１５３！Ｓの全アドレスでのデー
タがクロックアウトきれる迄、記録されるべきアドレス
０〜６５がクロックされる。アドレス６３に達すると、
ナントゲート１６２７は満足されず、その回路は再開す
る丸めに次の同期語ゲート全待つのみである。データ・
タイミングパルスが消えると、ナントゲート１６４５は
に！” 、 Ｆ。
１６４６から成るシフト・レジスタを介して２つのクロ
ックパルスの礫で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了したこと金示す信号
を発生するためナントゲート１６４５の出力がＬｉ”、
ｂ’、１６４７２プリセツトする。
ックパルスの礫で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了したこと金示す信号
を発生するためナントゲート１６４５の出力がＬｉ”、
ｂ’、１６４７２プリセツトする。
ディスク−ＲＡＭモード時の回路の動作を示す図の下部
において、ライン１５２７上のディスク−ラム信号の存
在により第３４Ｇ及び３４１−１図に示すエラーカウン
タ１６５３１１”クリアする信号をライン１６５２上に
与えるＦＦ１６５１がセットせしめられる。エラーカウ
ンタは完全な６４バイトシーケンスの続出しが前述した
ように７レーミング・エラー又ｈパリティエラーの存在
により中止されるトラック数を保持する。ディスクデー
タトラック面からルＡＭＶＣＳ生されるべきデータは、
ライン１６０５上の垂直ブランキング信号でないものが
データ・トラック・インターフェース１によってライン
１６５７上に与えられるライン表示信号により供給され
る他の入力を有するナンドゲ−１−１６５６に与えられ
る。
において、ライン１５２７上のディスク−ラム信号の存
在により第３４Ｇ及び３４１−１図に示すエラーカウン
タ１６５３１１”クリアする信号をライン１６５２上に
与えるＦＦ１６５１がセットせしめられる。エラーカウ
ンタは完全な６４バイトシーケンスの続出しが前述した
ように７レーミング・エラー又ｈパリティエラーの存在
により中止されるトラック数を保持する。ディスクデー
タトラック面からルＡＭＶＣＳ生されるべきデータは、
ライン１６０５上の垂直ブランキング信号でないものが
データ・トラック・インターフェース１によってライン
１６５７上に与えられるライン表示信号により供給され
る他の入力を有するナンドゲ−１−１６５６に与えられ
る。
従ってナントゲート１６５６Ｈ垂直ブランキング時に生
じる何れかの同期附又はライン表示全拒絶する。
じる何れかの同期附又はライン表示全拒絶する。
ナントゲート１６５６が満足さえると、直列ラインＩＤ
信号が存在していることを表示し、ラインはＦＦ１６５
１．１６６１及び１６６２を有するシフトレジスタの一
部から成るＦＦｌ６５９ｉクロツク、そのＦＦ ｌ６６
０及び１６６１はディスクより読み出されているデータ
からとり出されるクロックライン１６６５によってクロ
ックされる。直列ラインＩＤ信号がライン１６５８に現
れると、シフトレジスタはライン１６６４にクリア・ア
ドレス・カウンタ命令をライン１６６４に与え、かつナ
ントゲート１６６６の一人力に延長しているライン１６
６５に直列−並列変換開始命令を与える。１２クロック
サイクル時に、そのデータＦｉ１列−並列変換器中にク
ロックされる。即ち８ビツトデータ、１スタートビツト
、２ストツプビツト、１パリテイピツト、ライン１６６
７上のデータ利用可能フラグが発生きれ、ナントゲート
１６６６が満足でれて、パルスがクロックされた後にＦ
Ｆ１６７１から成るシフトレジスタにより満足さねる他
の入力を有する他のナンドデー） １６７０にライフ
１６６９上の信号を与える。
信号が存在していることを表示し、ラインはＦＦ１６５
１．１６６１及び１６６２を有するシフトレジスタの一
部から成るＦＦｌ６５９ｉクロツク、そのＦＦ ｌ６６
０及び１６６１はディスクより読み出されているデータ
からとり出されるクロックライン１６６５によってクロ
ックされる。直列ラインＩＤ信号がライン１６５８に現
れると、シフトレジスタはライン１６６４にクリア・ア
ドレス・カウンタ命令をライン１６６４に与え、かつナ
ントゲート１６６６の一人力に延長しているライン１６
６５に直列−並列変換開始命令を与える。１２クロック
サイクル時に、そのデータＦｉ１列−並列変換器中にク
ロックされる。即ち８ビツトデータ、１スタートビツト
、２ストツプビツト、１パリテイピツト、ライン１６６
７上のデータ利用可能フラグが発生きれ、ナントゲート
１６６６が満足でれて、パルスがクロックされた後にＦ
Ｆ１６７１から成るシフトレジスタにより満足さねる他
の入力を有する他のナンドデー） １６７０にライフ
１６６９上の信号を与える。
ナンドデー） １６７０の出力はライン１６７２上に現
れて、ＲＡＭに利用データが挿入されると、何れの誤り
が現れているか否かを知る次め効果的に試験する。従っ
てライン１６７２Ｈ、パリティ・エラー又は７レーミン
グ・エラーもナンドデー） １６７３への出力１６７Ｂ
’ｉ有するノアデー） １６７７に至るライン１６７５
．１６７６から現れない時、ライン１６７４上に何らの
誤り表示も与えないナントゲート１６７３の一人力に供
給する。
れて、ＲＡＭに利用データが挿入されると、何れの誤り
が現れているか否かを知る次め効果的に試験する。従っ
てライン１６７２Ｈ、パリティ・エラー又は７レーミン
グ・エラーもナンドデー） １６７３への出力１６７Ｂ
’ｉ有するノアデー） １６７７に至るライン１６７５
．１６７６から現れない時、ライン１６７４上に何らの
誤り表示も与えないナントゲート１６７３の一人力に供
給する。
パリティ・エラー又はフレーミング・エラーが生じる場
合、ライン１６７２上のテストパルスト−緒にライン１
６７８は、ＦＦ１６５１にクロックされるＦＦ１６８１
をプリセットし、ノアゲート１６８４及びライン１６８
５’ｔ”介して）”Ｆ’１６６２ｉクリアする外に、エ
ラーカウンタ１６５５を増加させる信号音ライン１６８
３に与えるナントゲート１６８０に満足させる。次いで
Ｉ−’Ｆ１６６２は直列−並列変換停止信号をラインｊ
ｂＢ６に与えてその動作を中止する。
合、ライン１６７２上のテストパルスト−緒にライン１
６７８は、ＦＦ１６５１にクロックされるＦＦ１６８１
をプリセットし、ノアゲート１６８４及びライン１６８
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ラーカウンタ１６５５を増加させる信号音ライン１６８
３に与えるナントゲート１６８０に満足させる。次いで
Ｉ−’Ｆ１６６２は直列−並列変換停止信号をラインｊ
ｂＢ６に与えてその動作を中止する。
そのシーケンスはライン１６５８上に他の直列（ロ）期
給が現れると直ぐに再開する。もし何らの誤りも検出さ
れないと、ライン１６７４は出力をナントゲート１６８
９及び１６９０に与えるＦＦ１６８８及び１６８７から
成るシフトレジスタをプリセットする。ナンドデー）
１６８９は第５ａＢ図に示す几ＡＭＫ書き込み可能化パ
ルス全与えるが、ナントゲート１６９０からのライン１
６９１上の信号はディスクから次の情報バイトを受信し
、それをＲＡＭ中の次のアドレスに負荷するためアドレ
スカウンタを増加させる。
給が現れると直ぐに再開する。もし何らの誤りも検出さ
れないと、ライン１６７４は出力をナントゲート１６８
９及び１６９０に与えるＦＦ１６８８及び１６８７から
成るシフトレジスタをプリセットする。ナンドデー）
１６８９は第５ａＢ図に示す几ＡＭＫ書き込み可能化パ
ルス全与えるが、ナントゲート１６９０からのライン１
６９１上の信号はディスクから次の情報バイトを受信し
、それをＲＡＭ中の次のアドレスに負荷するためアドレ
スカウンタを増加させる。
ディスク駆動インター７エース
デイスク耶動装＊’ｔアドレス及びデータ母線１０５に
インターフェースする回路を、第８図のコンピュータ制
御システムブロック図に示すディスク駆動インターフェ
ース回路１１８の電気的概略図を含む第３５Ａ及び３５
Ｂ図を参照して説明する。
インターフェースする回路を、第８図のコンピュータ制
御システムブロック図に示すディスク駆動インターフェ
ース回路１１８の電気的概略図を含む第３５Ａ及び３５
Ｂ図を参照して説明する。
アドレス及びデータ母線１０５ヲ介してＣＰＵ１０６に
よって与えるデータは譲３５Ａ図の左側の回路に入す、
ワンショット・マルチバイブレータ１４４２がライン１
４４４上のＣＰＵ ｆ ０６がらの母線データアウト命
令信号と一緒にＣＰＵインターフェース１０８から装置
選択ライン１４４５上に命令（ＤＲＶＧＯ）を受信する
と、関連ラッチ１４４０及び１４４１中に負荷される。
よって与えるデータは譲３５Ａ図の左側の回路に入す、
ワンショット・マルチバイブレータ１４４２がライン１
４４４上のＣＰＵ ｆ ０６がらの母線データアウト命
令信号と一緒にＣＰＵインターフェース１０８から装置
選択ライン１４４５上に命令（ＤＲＶＧＯ）を受信する
と、関連ラッチ１４４０及び１４４１中に負荷される。
これによりナントゲート１４４５は満足されて、ＢＤＩ
Ｎ信号が現れる時、他の装置選択ラインからライン１４
４９．１４５０に同じような信号？発生するように、Ｃ
ＰＵ１０６に送出される母線応答信号全出力ライン１４
４８上に発生するノアゲ−１’１４４７への入力である
他に、ワンショット・マルチバイブレータ１４４２をト
リガーする信号音ライン１４４６上に生ぜしめる。ワン
ショット・マルチバイブレータ１４４２の出力はライン
１４５２上に現れ、データ及び７ドレス母線ライン１０
５上に現ねるデータを以てラッチに負荷する。被ラッチ
化情報は後述する第３５Ｂ図の右に延長している出力ラ
イン上に現れる。
Ｎ信号が現れる時、他の装置選択ラインからライン１４
４９．１４５０に同じような信号？発生するように、Ｃ
ＰＵ１０６に送出される母線応答信号全出力ライン１４
４８上に発生するノアゲ−１’１４４７への入力である
他に、ワンショット・マルチバイブレータ１４４２をト
リガーする信号音ライン１４４６上に生ぜしめる。ワン
ショット・マルチバイブレータ１４４２の出力はライン
１４５２上に現れ、データ及び７ドレス母線ライン１０
５上に現ねるデータを以てラッチに負荷する。被ラッチ
化情報は後述する第３５Ｂ図の右に延長している出力ラ
イン上に現れる。
！ｖｌ！択−ｙ イ／１４５４が能！（Ｄ几ＶＳＴ１）
Ｔ被選択駆動装置からのアドレスがライン１４５ｊ上に
受信器れるべきであることを示す時、ライン１４５５上
のＢＤＩＮ信号と一緒に、ナンドデー） １４５６は満
足され、ノアゲート１４４７に延長しているライン１４
４９上に低出力を発生する。その信号はインバータ１４
６２によって反転され、被選択部ＩＪｉ１１Ｉ装電に関
係する駆動アドレス情報を含む多数のライン受信器１４
５８に与えられる。同様に他の装置選択ライン１４５９
が能動（Ｄ几ＶＳＴ２）であって、駆動状態情報がＣＰ
Ｕ１０６に送られるべきを示していると、ライン１４５
５上のＢＤＩＮ信号と一緒に、ナンドデー） １４６０
はライン１４５０上に低レベルを与え、母線応答信号を
発生せしめる。ライン１４５０上の信号はインバータ１
４６５によって反転され、被選択駆動装置からの状態情
報全受信するライン受信器１４６１の他のセットに与え
られる。被選択ｍ動装置からの状態情報は出力母線ライ
ン１０５１介してＣＰＵ １０６に送出される。
Ｔ被選択駆動装置からのアドレスがライン１４５ｊ上に
受信器れるべきであることを示す時、ライン１４５５上
のＢＤＩＮ信号と一緒に、ナンドデー） １４５６は満
足され、ノアゲート１４４７に延長しているライン１４
４９上に低出力を発生する。その信号はインバータ１４
６２によって反転され、被選択部ＩＪｉ１１Ｉ装電に関
係する駆動アドレス情報を含む多数のライン受信器１４
５８に与えられる。同様に他の装置選択ライン１４５９
が能動（Ｄ几ＶＳＴ２）であって、駆動状態情報がＣＰ
Ｕ１０６に送られるべきを示していると、ライン１４５
５上のＢＤＩＮ信号と一緒に、ナンドデー） １４６０
はライン１４５０上に低レベルを与え、母線応答信号を
発生せしめる。ライン１４５０上の信号はインバータ１
４６５によって反転され、被選択駆動装置からの状態情
報全受信するライン受信器１４６１の他のセットに与え
られる。被選択ｍ動装置からの状態情報は出力母線ライ
ン１０５１介してＣＰＵ １０６に送出される。
ラッチ１４４０．１４４１からの出力ラインのあるもの
は、夫々タグ及び母線パツチイ信号である出力信号をラ
イン１４６６、 １４６７に発生するパリティ発生器１
４６４． １４６５に接続されている。出力ライン１４
７０は８ビツトデータをディスク駆′ＩｔＪＪ装亙自体
の母線ラインに伝送し、ライン１４７１は動作モードを
決めるためディスク駆動装置に対する母線信号のカテゴ
リーを規定する４ビツトのタグライン情報を含んでいる
。タグゲートライン１４７２はレベルが上昇して、能動
となると、情報を受は入れるようにディスク駆動装置に
通知する。
は、夫々タグ及び母線パツチイ信号である出力信号をラ
イン１４６６、 １４６７に発生するパリティ発生器１
４６４． １４６５に接続されている。出力ライン１４
７０は８ビツトデータをディスク駆′ＩｔＪＪ装亙自体
の母線ラインに伝送し、ライン１４７１は動作モードを
決めるためディスク駆動装置に対する母線信号のカテゴ
リーを規定する４ビツトのタグライン情報を含んでいる
。タグゲートライン１４７２はレベルが上昇して、能動
となると、情報を受は入れるようにディスク駆動装置に
通知する。
ディスク駆動装置を選択する友め、タグライン１４７１
によって発生される第３番は母線ライン１４７０、能動
モジュール選択ライン１４７３及び最終ステップとして
、能動タグゲート１４７２上の駆動番号と一緒に能動で
なければならない。被選択状態に保持きれるべき被選択
駆動装置に対して、モジュール選択ラインは能動に止ま
らなければならない。
によって発生される第３番は母線ライン１４７０、能動
モジュール選択ライン１４７３及び最終ステップとして
、能動タグゲート１４７２上の駆動番号と一緒に能動で
なければならない。被選択状態に保持きれるべき被選択
駆動装置に対して、モジュール選択ラインは能動に止ま
らなければならない。
従って駆動インターフェース回路は１６母線アドレスラ
イン１０５奮母線、タグ及びディスクＩＩＡ動回路自体
の他のラインに接続する。
イン１０５奮母線、タグ及びディスクＩＩＡ動回路自体
の他のラインに接続する。
ディスク駆動記婦及び再生制御
前述し念ように、本装置に使用されているディスク駆動
装置７５は、ディスク駆動装置の設計及び製造に当って
長年に渡る改良により達成された信頼性ある動作の利点
が得られるように好適にはほとんど変形されない。従っ
て本装置において使用されているディスク駆動装置は、
前述したように、即ち１パリテイピツトと一緒に８ビツ
トビデオデータが同時に９並列面に記録され、かつまた
データトラック面がその情報により記録されている点を
除いて、比較的変化せしめられていない。
装置７５は、ディスク駆動装置の設計及び製造に当って
長年に渡る改良により達成された信頼性ある動作の利点
が得られるように好適にはほとんど変形されない。従っ
て本装置において使用されているディスク駆動装置は、
前述したように、即ち１パリテイピツトと一緒に８ビツ
トビデオデータが同時に９並列面に記録され、かつまた
データトラック面がその情報により記録されている点を
除いて、比較的変化せしめられていない。
アムペックス・モデルＤＭ５３１ディスク駆動装剪用デ
ィスク・バック駆動装置保守マニュアル、即ちアムペッ
クス・パートＡＭ ３００２１１’ｉ有するマニュアル
は生じている動作を制御するタグラインと共にディスク
駆動装置内の母線用命令デコーダを示す表２−１を有し
ている。アムペックス・モデルＤＭ３５１ディスク駆動
装置において、タグライン１１は、本装置と共に使用さ
れる時ディスク駆動装置の動作に等に適用可能でない動
作及び状態機能、従って本装置に特に適用可能な回路と
置換されると共に変形されたそこで使用されている数個
の回路に関連している。
ィスク・バック駆動装置保守マニュアル、即ちアムペッ
クス・パートＡＭ ３００２１１’ｉ有するマニュアル
は生じている動作を制御するタグラインと共にディスク
駆動装置内の母線用命令デコーダを示す表２−１を有し
ている。アムペックス・モデルＤＭ３５１ディスク駆動
装置において、タグライン１１は、本装置と共に使用さ
れる時ディスク駆動装置の動作に等に適用可能でない動
作及び状態機能、従って本装置に特に適用可能な回路と
置換されると共に変形されたそこで使用されている数個
の回路に関連している。
特に、ディスク駆動装置の通常のコンピュータデータ処
理用途は一巡動作内で読出しと書き込み動作量の急速な
切換え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標準タグ１１動作及び状態機能はこのタイ
プの動作全処理する。
理用途は一巡動作内で読出しと書き込み動作量の急速な
切換え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標準タグ１１動作及び状態機能はこのタイ
プの動作全処理する。
しかし本装置に関して、ディスク・パックの各回転はテ
レビジョン情報の単一画ｇＲフィールドを記録又は再生
するために使用され、単一フレームはディスク・パック
の２回転を必要とし、１フイールドのビデオ情報が８つ
一組の面に書き込まれ、他のフィールドのビデオ情報が
８つの異なるディスク面に書き込まれる。
レビジョン情報の単一画ｇＲフィールドを記録又は再生
するために使用され、単一フレームはディスク・パック
の２回転を必要とし、１フイールドのビデオ情報が８つ
一組の面に書き込まれ、他のフィールドのビデオ情報が
８つの異なるディスク面に書き込まれる。
絖出しと書込み動作量の切換は所定点（％にセクター１
００又はインデックスとして参照される）に関してディ
スクの全回転の終了に際して生じるだけでかつそれはテ
レビジョン信号の垂直間隔時になされるように選択され
るので、非常に急速な切換は本装置について特に微妙な
ものではない。
００又はインデックスとして参照される）に関してディ
スクの全回転の終了に際して生じるだけでかつそれはテ
レビジョン信号の垂直間隔時になされるように選択され
るので、非常に急速な切換は本装置について特に微妙な
ものではない。
通常のデータ処理ディスク駆動記録及び再生は約＆５メ
ガビット／秒のデータ速度のものであるが、本装置にお
けるディスク・パック面上に記録されるビデオ情報は約
１α７メガビツト／秒の速度のものである。標準ディス
ク駆動装置の記録と再生回路間でのヘッドの電子切換え
は信号対雑音比にある悪影９Ｉ金生じるので、電子スイ
ッチはディスク・パックから入来する信号の信号対雑音
比を約２ｄＢ増大させるリレーと置換される。
ガビット／秒のデータ速度のものであるが、本装置にお
けるディスク・パック面上に記録されるビデオ情報は約
１α７メガビツト／秒の速度のものである。標準ディス
ク駆動装置の記録と再生回路間でのヘッドの電子切換え
は信号対雑音比にある悪影９Ｉ金生じるので、電子スイ
ッチはディスク・パックから入来する信号の信号対雑音
比を約２ｄＢ増大させるリレーと置換される。
ディスク駆動装置と関連する回路の主要部は不変である
ので、附加又は変形された回路のみが、一般的に記載さ
れる。なぜなら図示していないが前記引例に示した励振
回路と関係しなけれはならないからでおる。
ので、附加又は変形された回路のみが、一般的に記載さ
れる。なぜなら図示していないが前記引例に示した励振
回路と関係しなけれはならないからでおる。
記録及び再生制御回路の電気的概略図金示す第５７Ａ及
び３７Ｂ図において、有効な動作命慴がライン１８３２
上に現れると、ナンドデー） １８３１によりゲートさ
れるアウトライン１８２０〜１８２６は第３７Ａ図の左
に示す（１母線ライン１８２７が＠３７Ｂ図に示されて
いる）。これはディスク駆動装置中のタグライン１１が
レベル上昇しチエツクされて有効であると決められる時
に生じる。第３７Ａ図の回路の目的はディスクパック７
５への記録又はそこからの再生のために、ヘッド電流制
御リレーが記録位置又は再生位置におかれるべきか否か
に関スルコンピュータ制御システム９２からの命令金ラ
ッチ・インし、基準垂直同期に関してディスクバックの
正しい回転位相金与えるため附加的回路によりスピンド
ルサーボに命令することである。
び３７Ｂ図において、有効な動作命慴がライン１８３２
上に現れると、ナンドデー） １８３１によりゲートさ
れるアウトライン１８２０〜１８２６は第３７Ａ図の左
に示す（１母線ライン１８２７が＠３７Ｂ図に示されて
いる）。これはディスク駆動装置中のタグライン１１が
レベル上昇しチエツクされて有効であると決められる時
に生じる。第３７Ａ図の回路の目的はディスクパック７
５への記録又はそこからの再生のために、ヘッド電流制
御リレーが記録位置又は再生位置におかれるべきか否か
に関スルコンピュータ制御システム９２からの命令金ラ
ッチ・インし、基準垂直同期に関してディスクバックの
正しい回転位相金与えるため附加的回路によりスピンド
ルサーボに命令することである。
この位相調節は次の通りである。（イ）記録時に、サー
ボ基準信号はテレビジョン信号の垂直同期パルスと一致
する。（ロ）再生−転送時に、サーボ基準はテレビジョ
ン信号の垂直同期パルスに関して１水平ライン期間進め
られる。（ハ）再生時にサーボ基準はテレビジョン信号
の垂直同期パルスに関し２水平ライン期間進められる。
ボ基準信号はテレビジョン信号の垂直同期パルスと一致
する。（ロ）再生−転送時に、サーボ基準はテレビジョ
ン信号の垂直同期パルスに関して１水平ライン期間進め
られる。（ハ）再生時にサーボ基準はテレビジョン信号
の垂直同期パルスに関し２水平ライン期間進められる。
ナントゲート１８３１によりゲートされる時、上部の３
母線ライン１８２０゜１８２１、 １８２２上の信号は
反転され、１〜８デコーダ１８３４に与えられる。デコ
ーダ１８３４は入力命令に応じてスピンドル・サーボ位
相調整を決定し正当であると規定される出力ライン１８
３５゜１８３６及び１８５７のうちの３つを有する。他
の全ての被復調化出力はノアデー） １８３８中にオア
されて反転後にライン１８３９ｉ介して動作命令拒絶を
発生するノアデー） １８４０に送出される。このこと
は不適当な命令が第１の３ライン１８２０〜１８２３に
送られたことを示す。
母線ライン１８２０゜１８２１、 １８２２上の信号は
反転され、１〜８デコーダ１８３４に与えられる。デコ
ーダ１８３４は入力命令に応じてスピンドル・サーボ位
相調整を決定し正当であると規定される出力ライン１８
３５゜１８３６及び１８５７のうちの３つを有する。他
の全ての被復調化出力はノアデー） １８３８中にオア
されて反転後にライン１８３９ｉ介して動作命令拒絶を
発生するノアデー） １８４０に送出される。このこと
は不適当な命令が第１の３ライン１８２０〜１８２３に
送られたことを示す。
デコーダ１８５４において、出力ライン１８５５は反転
さね、ナンドデー） １８４２に与えられ、可能化時に
出力ライン１８４４’ｉ有するランチ１８４３ｉセツト
する。
さね、ナンドデー） １８４２に与えられ、可能化時に
出力ライン１８４４’ｉ有するランチ１８４３ｉセツト
する。
このライン１８４４はスピンドル・サーボに指示する信
号を発生して、スピンニング・ディスク・パックを記録
位置に対し回転的に位相をあわせる。出力ライン１８３
６は反転後にナンドデー） １８４５に与えられ、ノア
デー）１８４７によってライン１８４６上のパワー・ア
ップ・リセット信号によりオアされる。ノアゲート１８
４７の出力はライン１８４８ｔ−介してランチ１８４５
をリセットし、またランチ１８５０ｉセツトし、ライン
１８５１上に現れる再生回転位相命令を与えるようにス
ピンドルサーボに指令する。デコーダからのライン１８
３７が能動であると、ラッチ１８４３゜１８５０ ’ｉ
ミリセット、ライン１８５５上の転送回転位相命令を指
定するラッチ１８５４’ｉセツトするナントゲート１８
５２によりゲートされる。従ってデコーダの３の正当な
出力の何れかは、ナンドゲ−ト１８４２，１８４５及び
１８５２がライン１８５６上可能化記憶命令を受信する
時に、再生−転送記録又は再生回転位相を指定する。
号を発生して、スピンニング・ディスク・パックを記録
位置に対し回転的に位相をあわせる。出力ライン１８３
６は反転後にナンドデー） １８４５に与えられ、ノア
デー）１８４７によってライン１８４６上のパワー・ア
ップ・リセット信号によりオアされる。ノアゲート１８
４７の出力はライン１８４８ｔ−介してランチ１８４５
をリセットし、またランチ１８５０ｉセツトし、ライン
１８５１上に現れる再生回転位相命令を与えるようにス
ピンドルサーボに指令する。デコーダからのライン１８
３７が能動であると、ラッチ１８４３゜１８５０ ’ｉ
ミリセット、ライン１８５５上の転送回転位相命令を指
定するラッチ１８５４’ｉセツトするナントゲート１８
５２によりゲートされる。従ってデコーダの３の正当な
出力の何れかは、ナンドゲ−ト１８４２，１８４５及び
１８５２がライン１８５６上可能化記憶命令を受信する
時に、再生−転送記録又は再生回転位相を指定する。
母線ライン１８２５． １８２６は相互に排他的命令信
号を搬送し、記録又は再生位置にリレーをセットする。
号を搬送し、記録又は再生位置にリレーをセットする。
母線ライン１８２５が高レベルで有効な動作命令が与え
られている時、ナンドデー） １８３１は、リレーを記
録位置におき、タイミングが正しい時に記録を実施せし
めるライン１８５８上に高レベル金与えるラッチ１８５
７Ｑセツトする。母線ライン１８２５は、ナントゲート
１８５１によりゲートさねる時、保守の゛ために使用さ
れるヘッド選択信号をライン１８６１上に与えるランチ
１８６０ｉセツトする。
られている時、ナンドデー） １８３１は、リレーを記
録位置におき、タイミングが正しい時に記録を実施せし
めるライン１８５８上に高レベル金与えるラッチ１８５
７Ｑセツトする。母線ライン１８２５は、ナントゲート
１８５１によりゲートさねる時、保守の゛ために使用さ
れるヘッド選択信号をライン１８６１上に与えるランチ
１８６０ｉセツトする。
第５７Ｂ図において、ナントゲート１８３１を可能化す
る有効な動作命仝と一緒に母線ライン１８２７上の信号
は記憶命令がナンドデー） １８６４を可能化するライ
ン１８６３上に現れるならばランチ１８６２をセットす
る。ランチ１８６２の出力は第３８Ａ及び３８Ｂ図に示
す記録タイミング回路に使用されている次の記録フレー
ム信号を発生する。第５７Ａ及び５７Ｂ図に示す回路に
よって発生される他の命令はＣＰＵ ｉ Ｏ６に送出さ
れかつまた次の記録フレーム・ランチ１８６２をリセッ
トする、記録シーケンスが完了したことを示すライン１
８６５上の信号である。
る有効な動作命仝と一緒に母線ライン１８２７上の信号
は記憶命令がナンドデー） １８６４を可能化するライ
ン１８６３上に現れるならばランチ１８６２をセットす
る。ランチ１８６２の出力は第３８Ａ及び３８Ｂ図に示
す記録タイミング回路に使用されている次の記録フレー
ム信号を発生する。第５７Ａ及び５７Ｂ図に示す回路に
よって発生される他の命令はＣＰＵ ｉ Ｏ６に送出さ
れかつまた次の記録フレーム・ランチ１８６２をリセッ
トする、記録シーケンスが完了したことを示すライン１
８６５上の信号である。
第３８Ａ及び５８Ｂ図に示す回路はバック駆動モータの
友めのスピンドル・サーボ制御システム用６０ Ｈｚ基
準信号を発生する。バック駆動モータを使用シて、スピ
ンドル・サーボＦｉｔ述するタイミング発生回路によっ
て発生されるカラー・フレーム・被シフト信号をサーボ
基準として使用するディスクパックの回転位相を制御す
る。しかし前述し友ように、テレビジョン信号は、再生
チャンネル９１回路の動作の結果、再生時に再生ビデオ
・データによって経験される遅延を補償するため、記録
時にその位置に対して１又は２テレビジヨン・ラインが
すすめられなければならない。第５８Ａ及び５８Ｂ図に
示す記録タイミング回路において発生されるカラー・フ
レーム・被シフト信号は、記録、再生及び転送の各動作
モード用の所用タイミングに関して、正しく位置決めさ
れる。＠３８八図へ示す回路は信号システムによって発
生される２［−１［波数の多重同期信号からとり出され
る６０出サ一ボ基準信号を与える。これに関し、２Ｈ信
号はタイミング発生器からのカラー・フレーム・被シフ
ト信号によって位相位置が制御される基本的６０Ｈ２基
準信号を駆動するため、５２５に分割される。
友めのスピンドル・サーボ制御システム用６０ Ｈｚ基
準信号を発生する。バック駆動モータを使用シて、スピ
ンドル・サーボＦｉｔ述するタイミング発生回路によっ
て発生されるカラー・フレーム・被シフト信号をサーボ
基準として使用するディスクパックの回転位相を制御す
る。しかし前述し友ように、テレビジョン信号は、再生
チャンネル９１回路の動作の結果、再生時に再生ビデオ
・データによって経験される遅延を補償するため、記録
時にその位置に対して１又は２テレビジヨン・ラインが
すすめられなければならない。第５８Ａ及び５８Ｂ図に
示す記録タイミング回路において発生されるカラー・フ
レーム・被シフト信号は、記録、再生及び転送の各動作
モード用の所用タイミングに関して、正しく位置決めさ
れる。＠３８八図へ示す回路は信号システムによって発
生される２［−１［波数の多重同期信号からとり出され
る６０出サ一ボ基準信号を与える。これに関し、２Ｈ信
号はタイミング発生器からのカラー・フレーム・被シフ
ト信号によって位相位置が制御される基本的６０Ｈ２基
準信号を駆動するため、５２５に分割される。
また記録タイミング回路は記録又は再生位置にリレー全
セットする駆動信号を発生し、その信号ヲリレー位置に
ついてＣＰＵに知らせる駆動制御ラインを介してＣＰＵ
１０６に与える。更に本装置で、ヘッド不能化信号が
発生されるが、該信号は記録／再生リレーがその２つの
位置間で切換えられた後でディスク・パックの少くとも
１回転の間ヘッド′ｌｆ流を禁止する。記録タイミング
回路は１セツトの記録ヘッドから１フイールドを１セツ
トのディスク面上に記録する他のセットに切換える信号
を発生するが、他のビデオ信号は前述し友ように第２セ
ツト上に記録される。基本３０ Ｈｚ信号はヘッド切換
えを制御する。
セットする駆動信号を発生し、その信号ヲリレー位置に
ついてＣＰＵに知らせる駆動制御ラインを介してＣＰＵ
１０６に与える。更に本装置で、ヘッド不能化信号が
発生されるが、該信号は記録／再生リレーがその２つの
位置間で切換えられた後でディスク・パックの少くとも
１回転の間ヘッド′ｌｆ流を禁止する。記録タイミング
回路は１セツトの記録ヘッドから１フイールドを１セツ
トのディスク面上に記録する他のセットに切換える信号
を発生するが、他のビデオ信号は前述し友ように第２セ
ツト上に記録される。基本３０ Ｈｚ信号はヘッド切換
えを制御する。
＄３８Ａ図において、リレーが再生位置にある時高レベ
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０はナントゲート１８７１へ入力を与え
、その他の入力は通常動作において垂直間隔時に生じる
サーボヘッドを通るディスク上のセクター０００（イン
デックス）を示すライン１８７２上のパルによって本質
的に供給される。
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０はナントゲート１８７１へ入力を与え
、その他の入力は通常動作において垂直間隔時に生じる
サーボヘッドを通るディスク上のセクター０００（イン
デックス）を示すライン１８７２上のパルによって本質
的に供給される。
リレーが記録位置にあって、パルスがライン１８７２に
現れると、ナンドデー） １８７１はライン１８７５を
介して前置増幅回路（第５４Ａ及び５４Ｂ図）に延長し
ているリレー駆動信号金与えるトランジスタ１８７４に
接続されているラッチ１８７３をセットする。ま几ラッ
チ１８７３の状態は、リレーが再生位置にあることを示
す信号を第３８Ｂ図に延長しているライン１８７６、又
はリレーが記録位置にあることを示す信号を与える。
現れると、ナンドデー） １８７１はライン１８７５を
介して前置増幅回路（第５４Ａ及び５４Ｂ図）に延長し
ているリレー駆動信号金与えるトランジスタ１８７４に
接続されているラッチ１８７３をセットする。ま几ラッ
チ１８７３の状態は、リレーが再生位置にあることを示
す信号を第３８Ｂ図に延長しているライン１８７６、又
はリレーが記録位置にあることを示す信号を与える。
サーボ用基準信号全発生する友め、マルチプレクサ同期
と称され、タイミングが（ｉ！ｒ号システム（ロ）路か
ら発生される２Ｂ速度信号はライン１８８０上に与えら
れて反転さね、かつライン１８８１上に現ねる。このラ
インは２５６分割カウンタ１８８２に延長していて、こ
のカウンタはナントゲート１８８７奮介してラッチ１ｓ
ｓ６にセットするのに用いられるライン１８８５上の２
Ｂ信号の５１２による割算ヲ行なう２Ｆｌ１８８４の割
′Ｘ器のクロック入力に達する出力ライン１８８３ｉ、
［する。ラッチ１８８６はライン１８８１上の２Ｂ信号
によりクロックされるシフトレジスタ１８８８に接続、
されている。シフトレジスタ１８８８ ｒｉシフトレジ
スタ１８９２に接続された出力ライン１８９０ｉ有する
。シフトレジスタ１８９２からライン１８９１上にクロ
ックアウトされたパルスはカウンタ５２５ヲあられしＦ
ｌ！’１８９３’ｉクロックする。Ｆ”Ｆ’１８９３は
ノアゲート１８９５を介してライン１８９乙にゲートさ
れるライン１８９４」二にパルス？与え、カランカウン
タ１８８２．１８８４と共ンこシフトレジスタ１８９２
．１８８８ ”ｉクリアする。
と称され、タイミングが（ｉ！ｒ号システム（ロ）路か
ら発生される２Ｂ速度信号はライン１８８０上に与えら
れて反転さね、かつライン１８８１上に現ねる。このラ
インは２５６分割カウンタ１８８２に延長していて、こ
のカウンタはナントゲート１８８７奮介してラッチ１ｓ
ｓ６にセットするのに用いられるライン１８８５上の２
Ｂ信号の５１２による割算ヲ行なう２Ｆｌ１８８４の割
′Ｘ器のクロック入力に達する出力ライン１８８３ｉ、
［する。ラッチ１８８６はライン１８８１上の２Ｂ信号
によりクロックされるシフトレジスタ１８８８に接続、
されている。シフトレジスタ１８８８ ｒｉシフトレジ
スタ１８９２に接続された出力ライン１８９０ｉ有する
。シフトレジスタ１８９２からライン１８９１上にクロ
ックアウトされたパルスはカウンタ５２５ヲあられしＦ
ｌ！’１８９３’ｉクロックする。Ｆ”Ｆ’１８９３は
ノアゲート１８９５を介してライン１８９乙にゲートさ
れるライン１８９４」二にパルス？与え、カランカウン
タ１８８２．１８８４と共ンこシフトレジスタ１８９２
．１８８８ ”ｉクリアする。
従って５２５の終了カウントはカウンタ及びシフトレジ
スタをリセットする。５２５によって割算された２Ｈの
速度はインバータ１８９８を介してライン１８９９及び
ライフ １９０１上に６０ Ｈｚ信号サーボ基準を発生
するノアゲート１９００に通るライン１８７７上に現れ
る６０Ｈｚである。ライン１８９７上のシフトレジスタ
１８８８の出力はＦＦ１９０２によって２分の１に割算
され、ライン１９０４上に適正に位相調整さｈたヘッド
スイッチ制御信号を発生するためにゲートされる３ ０
８Ｈ速度信号をライン１９０３上に発生する。
スタをリセットする。５２５によって割算された２Ｈの
速度はインバータ１８９８を介してライン１８９９及び
ライフ １９０１上に６０ Ｈｚ信号サーボ基準を発生
するノアゲート１９００に通るライン１８７７上に現れ
る６０Ｈｚである。ライン１８９７上のシフトレジスタ
１８８８の出力はＦＦ１９０２によって２分の１に割算
され、ライン１９０４上に適正に位相調整さｈたヘッド
スイッチ制御信号を発生するためにゲートされる３ ０
８Ｈ速度信号をライン１９０３上に発生する。
もしカラー・フレーム被検出信号がライン１９０６上に
現れると、Ｔ’Ｖ１９０７はセットされ、第１ノアゲー
ト１８９５、従って割算器及びシフトレジスタのクリア
を禁止して、後者をあられすう・イン１９０８上のカラ
ー・フレーム被シフト信→３は、カラー・フレーム被シ
フト信号が終了カウントよりもシフトレジスタ及びＦ
Ｆ’ ｉ ０にリセットするように第２ノアゲート１８
９５’！ｒ介してクリア・パルス全発生する。これによ
り６０Ｈｚサ一ボ基準信号は、前述したように再生及び
転送モード時にビデオ情報が適正な位置にあるのに必要
と辿れるライン・アドバンスメントに対して正しく位置
決めされる。
現れると、Ｔ’Ｖ１９０７はセットされ、第１ノアゲー
ト１８９５、従って割算器及びシフトレジスタのクリア
を禁止して、後者をあられすう・イン１９０８上のカラ
ー・フレーム被シフト信→３は、カラー・フレーム被シ
フト信号が終了カウントよりもシフトレジスタ及びＦ
Ｆ’ ｉ ０にリセットするように第２ノアゲート１８
９５’！ｒ介してクリア・パルス全発生する。これによ
り６０Ｈｚサ一ボ基準信号は、前述したように再生及び
転送モード時にビデオ情報が適正な位置にあるのに必要
と辿れるライン・アドバンスメントに対して正しく位置
決めされる。
記録から再生へのヘッドの切換時ディスクパックの１回
転に対し、て前型増幅回路（第５４Ａ及び５４Ｂ図）に
与えられるヘッド不能化信号は、ラッチ回路１８７３が
記録状態にある時、ライン１８７２上のインデックスパ
ルスによってクロックされているラッチ回路１８７８に
応答してトランジスタ１８８９によりライン１８８９上
に発生される。
転に対し、て前型増幅回路（第５４Ａ及び５４Ｂ図）に
与えられるヘッド不能化信号は、ラッチ回路１８７３が
記録状態にある時、ライン１８７２上のインデックスパ
ルスによってクロックされているラッチ回路１８７８に
応答してトランジスタ１８８９によりライン１８８９上
に発生される。
＠３８Ｂ図のタイミング発生回路の残部に、記録シーケ
ンス全実行するために使用されるタイミング命令音発生
する回路を示す。ライン１９５５上の−］期プレゼント
信号と一緒に第３８Ｂ図に示す回路からライン１９０１
上に現れる６ ０ Ｈｚサーボ信号はナントゲート１９
０９ｉ可能化する。このナンドゲ−ト１９０９の出力信
号はライン１９３６上のカラー・フレーム被シフトパル
スとノアゲート１９１０によってオアをとられる。ラッ
チ１９１１は６０Ｈｚのサーボ信号の発生時にセットさ
れ、シフトレジスタ１９１５と関連するナントゲート１
９１２の一人力を与える。ナンドデー） １９１２は全
ての出力において低レベル状態を有するシフトレジスタ
１９１３と一緒にセットされるラッチ１９１１により満
足される。このことが生じる毎に、ライン１８９９上の
６０８Ｚサ一ボ基準信号はシフトレジスタをクロックし
、一連の高レベル信号状態のうちのいくつか全出力ライ
ン１９１４上に出力されシフトレジスタ１９１１は６０
Ｈｚのサーボ基準信号のシーフェンスによってクロッ
クされるので、これらのラインは記録に必要とされる信
号のシーケンスを行なう九め種々の論理ゲートに延長さ
れている。
ンス全実行するために使用されるタイミング命令音発生
する回路を示す。ライン１９５５上の−］期プレゼント
信号と一緒に第３８Ｂ図に示す回路からライン１９０１
上に現れる６ ０ Ｈｚサーボ信号はナントゲート１９
０９ｉ可能化する。このナンドゲ−ト１９０９の出力信
号はライン１９３６上のカラー・フレーム被シフトパル
スとノアゲート１９１０によってオアをとられる。ラッ
チ１９１１は６０Ｈｚのサーボ信号の発生時にセットさ
れ、シフトレジスタ１９１５と関連するナントゲート１
９１２の一人力を与える。ナンドデー） １９１２は全
ての出力において低レベル状態を有するシフトレジスタ
１９１３と一緒にセットされるラッチ１９１１により満
足される。このことが生じる毎に、ライン１８９９上の
６０８Ｚサ一ボ基準信号はシフトレジスタをクロックし
、一連の高レベル信号状態のうちのいくつか全出力ライ
ン１９１４上に出力されシフトレジスタ１９１１は６０
Ｈｚのサーボ基準信号のシーフェンスによってクロッ
クされるので、これらのラインは記録に必要とされる信
号のシーケンスを行なう九め種々の論理ゲートに延長さ
れている。
おる制限がある時に生じるライン１９１５上の記録準備
信号はナンドデー） １９１６が満足される時、生じる
。即ちこれらの制限は、リレーが記録位を鯉におる時、
準備信号が現れること、制御又はアクセス不能化リセッ
トが作動されないこと、ディスクパックは正しい回転位
相を有し四則は正しいことである。これらの制限が生じ
ると、記録／準備信号が与えられる。同様に次の記踪フ
レーム倦号はナントゲート１９１７によって発生され、
同期良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａ
ｌ ）、次の記録フレーム信号命令、リレーが記録位置
にあること、シフトレジスタ１９１３からのタイミング
、ディスクが正確に位置決めされた信号であることを含
むある制限が存在するとき、ランチ１９１８’ｉセツト
する。もしこれらの条件が満足されると、ラッチ１９１
８はセットされ、記録シーケンス信号がライン１９１９
に現れる。ラッチ１９１８はシフトレジスタ１９１３に
より時間調整されるような４フイールド後にリセットさ
れ、そのリセットによりライン１９２０上に記録シーケ
ンス完了信号を発生する。
信号はナンドデー） １９１６が満足される時、生じる
。即ちこれらの制限は、リレーが記録位を鯉におる時、
準備信号が現れること、制御又はアクセス不能化リセッ
トが作動されないこと、ディスクパックは正しい回転位
相を有し四則は正しいことである。これらの制限が生じ
ると、記録／準備信号が与えられる。同様に次の記踪フ
レーム倦号はナントゲート１９１７によって発生され、
同期良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａ
ｌ ）、次の記録フレーム信号命令、リレーが記録位置
にあること、シフトレジスタ１９１３からのタイミング
、ディスクが正確に位置決めされた信号であることを含
むある制限が存在するとき、ランチ１９１８’ｉセツト
する。もしこれらの条件が満足されると、ラッチ１９１
８はセットされ、記録シーケンス信号がライン１９１９
に現れる。ラッチ１９１８はシフトレジスタ１９１３に
より時間調整されるような４フイールド後にリセットさ
れ、そのリセットによりライン１９２０上に記録シーケ
ンス完了信号を発生する。
ライン１９２１上の２フィールド期間続く前置記録信号
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述したよ
うに２フィールドのビデオ・データを記録するため本装
置によって使用される４回転シーケンスの最初の２回転
で記録される。
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述したよ
うに２フィールドのビデオ・データを記録するため本装
置によって使用される４回転シーケンスの最初の２回転
で記録される。
ラッチ１９１８．１９２２は同時にセットされる。同様
に、データ・タイミング・パルスは、もし記録／再生リ
レーが４フイールド記録シーケンスの終りでトグルされ
るべきで、４フイールド記録シーケンスの最後のフィー
ルド時に生じる１フィールド間続くなら、データトラッ
ク回路によってライン１９２３上に現れる。データトラ
ック回路は記録／再生リレーがトグルされるとき、その
シーケンスの後でヘッド電流が流れるのを阻止する。
に、データ・タイミング・パルスは、もし記録／再生リ
レーが４フイールド記録シーケンスの終りでトグルされ
るべきで、４フイールド記録シーケンスの最後のフィー
ルド時に生じる１フィールド間続くなら、データトラッ
ク回路によってライン１９２３上に現れる。データトラ
ック回路は記録／再生リレーがトグルされるとき、その
シーケンスの後でヘッド電流が流れるのを阻止する。
第３９図の電気概略図に示すタイミング発生器は記録及
び再生時にディスク、パック回転がテレビジョン信号に
同期せしめられるようなサーボ・システムの動作を含む
駆動装置のタイミング機能を与えるために使用される信
号を発生する。その回路Ｆｉ４テレビジョン・フィール
ド毎に３連続広水平速度パルスの形式で生じるカラー・
フレーム信号の他に、狭い水平速度パルスから成る基準
ロジック回路１２５Ａ、 １２５Ｂから受信されたマ
ルチプレックス同期信号を使用する。このマルチプレッ
クス同期信号は駆動装置のタイミング機能用基本駆動部
動作タイミングパルスであるカラー・フレーム出力信号
と共に水平速度信号を発生するために使用される。他の
機能の他に、カラー・フレーム被シフト信号は、他の機
能の他に、記録動作が生じている時に、サーボ基準が記
録されているビデオ信号の垂直巨」期信号と一致するよ
うに、サーボ基準の基本的同期化を提供する。しかし再
生動作が生じている時、そのサーボ基準は、本装置の再
生チャンネル９１において生じる２テレビジヨンライン
の遅延を補償する之め２テレビジヨン・ラインに等しい
期間だけテレビジョン信号が進められるように、シフト
される。
び再生時にディスク、パック回転がテレビジョン信号に
同期せしめられるようなサーボ・システムの動作を含む
駆動装置のタイミング機能を与えるために使用される信
号を発生する。その回路Ｆｉ４テレビジョン・フィール
ド毎に３連続広水平速度パルスの形式で生じるカラー・
フレーム信号の他に、狭い水平速度パルスから成る基準
ロジック回路１２５Ａ、 １２５Ｂから受信されたマ
ルチプレックス同期信号を使用する。このマルチプレッ
クス同期信号は駆動装置のタイミング機能用基本駆動部
動作タイミングパルスであるカラー・フレーム出力信号
と共に水平速度信号を発生するために使用される。他の
機能の他に、カラー・フレーム被シフト信号は、他の機
能の他に、記録動作が生じている時に、サーボ基準が記
録されているビデオ信号の垂直巨」期信号と一致するよ
うに、サーボ基準の基本的同期化を提供する。しかし再
生動作が生じている時、そのサーボ基準は、本装置の再
生チャンネル９１において生じる２テレビジヨンライン
の遅延を補償する之め２テレビジヨン・ラインに等しい
期間だけテレビジョン信号が進められるように、シフト
される。
特に、各再生チャンネル９１のデータ・デコーダ及び時
間軸補正回路１００の時間軸補正器部分５６５は再生時
に１テレビジヨン・ラインの遅ｉ１与え、各再生チャン
ネル９１の色度分離処理回路１ｏＩＦｉｔた１テレビジ
ヨン・ラインの遅れを与える。従ってビデオ情報が再生
される時、それはそれエリも２ラインおそれ出力に現ね
、従ってサーボ基準位置は、通常再生時に２ラインだけ
ビデオ情報が進められるように、調節される。しかし、
転送モードが実行される、即ちスチル・フレーム情報が
１デイスク・パック７５から他へと転送される時、本装
置の再生チャンネルは１テレビジヨン・ライン遅延のみ
を生じる。なぜなら情報はデコーダ及び時間軸補正回路
１００ヲ介して行くが、色度分離処理回路１０１ヲ介し
ては行かないためである。色度回路によって導入される
遅延は転送モードでは現れていないので、サーボ基準の
位置は、垂直同期パルスが他のディスク・パック７５上
のセクター０００（インデックス）と一致するように、
１テレビジヨンラインが進められる。タイミング発生器
と関連する回路はサーボ基準が適正な位置にあるように
カラー・フレームフィールドのシフトを行ない、かつ雑
音レベル又はマルチプレックス同期信号中のパルスの欠
如によって影響さねない安定なＨ速度信号を発生する。
間軸補正回路１００の時間軸補正器部分５６５は再生時
に１テレビジヨン・ラインの遅ｉ１与え、各再生チャン
ネル９１の色度分離処理回路１ｏＩＦｉｔた１テレビジ
ヨン・ラインの遅れを与える。従ってビデオ情報が再生
される時、それはそれエリも２ラインおそれ出力に現ね
、従ってサーボ基準位置は、通常再生時に２ラインだけ
ビデオ情報が進められるように、調節される。しかし、
転送モードが実行される、即ちスチル・フレーム情報が
１デイスク・パック７５から他へと転送される時、本装
置の再生チャンネルは１テレビジヨン・ライン遅延のみ
を生じる。なぜなら情報はデコーダ及び時間軸補正回路
１００ヲ介して行くが、色度分離処理回路１０１ヲ介し
ては行かないためである。色度回路によって導入される
遅延は転送モードでは現れていないので、サーボ基準の
位置は、垂直同期パルスが他のディスク・パック７５上
のセクター０００（インデックス）と一致するように、
１テレビジヨンラインが進められる。タイミング発生器
と関連する回路はサーボ基準が適正な位置にあるように
カラー・フレームフィールドのシフトを行ない、かつ雑
音レベル又はマルチプレックス同期信号中のパルスの欠
如によって影響さねない安定なＨ速度信号を発生する。
第５４図において、第４テレビジヨン・フレーム毎に生
じる３連続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
じる３連続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
マルチプレックス同期信号は変換器１９２１’によって
エミッタ結合論理レベルからトランジスタートランジス
タ論理レベルに質換され、ノアゲート１９２４、に延長
している出力ライン１９２３”ｉ有するインバータ１９
２２”ｉ通る。ライン１９２３’Ｖｉまた２つのアンド
ゲート、即ちインバータ１９２５紫介して１つのアンド
ゲート１９２６及び直接他のアンドゲート１９２７に接
続される。アンドケート１９２６、 １９２７への下部
信号路はカラー・フレームを示す情報の存在又は不存在
全検出するように動作する。
エミッタ結合論理レベルからトランジスタートランジス
タ論理レベルに質換され、ノアゲート１９２４、に延長
している出力ライン１９２３”ｉ有するインバータ１９
２２”ｉ通る。ライン１９２３’Ｖｉまた２つのアンド
ゲート、即ちインバータ１９２５紫介して１つのアンド
ゲート１９２６及び直接他のアンドゲート１９２７に接
続される。アンドケート１９２６、 １９２７への下部
信号路はカラー・フレームを示す情報の存在又は不存在
全検出するように動作する。
カラー・フレームはワンショット・マルチバイブレータ
１９２８によりナントゲートをストローフすることによ
って検出され、ゲートされるパルスがカウンタ１９２９
全増加又はクリアするようにアントゲ−） １９２６．
１９２７’ｉ可能化する短期間パ［・ス全発生する。
１９２８によりナントゲートをストローフすることによ
って検出され、ゲートされるパルスがカウンタ１９２９
全増加又はクリアするようにアントゲ−） １９２６．
１９２７’ｉ可能化する短期間パ［・ス全発生する。
カラー・フレーム情報が現れているとき、３連続カウン
トはアンドグー） １９２７によってカウンタ１９２９
に通過せしめられ、該グー）Ｈ応Ｓ的にシフトレジスタ
１９５１に高レベル出力を負荷する両ライン１９３０上
に高レベル出力を発生する。カラー・フレーム情報が現
れていない場合、５連続パルスは発生せず、第２又は第
３パルスの不存在により、カウンター１９２Ｑ−クリア
するためにゲートされるアンドゲート１９２６’ｉ満足
させる。シフトレジスタ１９５１はライン１９６２上の
２Ｈ信号によってクロックされ、カウンタ１９２９によ
って入力上の信号全シフトし１、ライン１９３３．１９
３４及び１９５５上ＶＣＩ ＨＩＷＩ隔で連紛的に現れ
る高レベルの間に出力する。
トはアンドグー） １９２７によってカウンタ１９２９
に通過せしめられ、該グー）Ｈ応Ｓ的にシフトレジスタ
１９５１に高レベル出力を負荷する両ライン１９３０上
に高レベル出力を発生する。カラー・フレーム情報が現
れていない場合、５連続パルスは発生せず、第２又は第
３パルスの不存在により、カウンター１９２Ｑ−クリア
するためにゲートされるアンドゲート１９２６’ｉ満足
させる。シフトレジスタ１９５１はライン１９６２上の
２Ｈ信号によってクロックされ、カウンタ１９２９によ
って入力上の信号全シフトし１、ライン１９３３．１９
３４及び１９５５上ＶＣＩ ＨＩＷＩ隔で連紛的に現れ
る高レベルの間に出力する。
ライン１９３５．１９３４及び１９３５上の信号のタイ
ミングは、デコーダ１９３７よりカラー・フレーム被シ
フト出力ライン１９５６上の１ライン、２ライン又は５
ライン遅廷（６ライン−Ｍ延は０進み、１ライン遅延は
２ライン進み２ライン遅延は２ライン進みと規定される
）を与える。２位置選択制御ライン１９５８ｉユ入カラ
イン１９３．５．１９３４又は１９５５のどねを復調す
るかを決めるデコーダ１９５７に２進入力命令を与えて
、それにエリ記録タイミング回路用基本被シフトカラー
・フレーム卑準タイミング情報全発生する。
ミングは、デコーダ１９３７よりカラー・フレーム被シ
フト出力ライン１９５６上の１ライン、２ライン又は５
ライン遅廷（６ライン−Ｍ延は０進み、１ライン遅延は
２ライン進み２ライン遅延は２ライン進みと規定される
）を与える。２位置選択制御ライン１９５８ｉユ入カラ
イン１９３．５．１９３４又は１９５５のどねを復調す
るかを決めるデコーダ１９５７に２進入力命令を与えて
、それにエリ記録タイミング回路用基本被シフトカラー
・フレーム卑準タイミング情報全発生する。
その回路はまたノアゲート１９２４、からインバータ１
９４１、アンドゲート１９４２及びライン１９４３全介
して同期信号を受信する集積回路１？４０中の回圧■］
優発振器を有する位相ロック・ループに使用し、て安定
水平速度１３号を発生する。発振器１９４０の出力はラ
イン１９４４上に現ね、ライン１９４６上に２Ｈ出力を
有する１０割算カウンタ１９４５ｉ’こよって割算され
、次いで２割算カウンタ１９４７によって１１１ｊＥさ
れ、ライン１９４８上に１Ｈ信号を発生し、Ｈ速度出力
信号として現ねる。ライン１９４８は回路１９４０の位
相比較入力に送らねる。市、圧制御発振器への被フィル
タ唱差信＋ｊｆはマルチ・ブレックス同期信号が入力ラ
イン１９２０、に現わる時は（ｎ１時でも導通している
伝送ゲート１９５０を介して延長しているライン１９４
９によって伝送される。
９４１、アンドゲート１９４２及びライン１９４３全介
して同期信号を受信する集積回路１？４０中の回圧■］
優発振器を有する位相ロック・ループに使用し、て安定
水平速度１３号を発生する。発振器１９４０の出力はラ
イン１９４４上に現ね、ライン１９４６上に２Ｈ出力を
有する１０割算カウンタ１９４５ｉ’こよって割算され
、次いで２割算カウンタ１９４７によって１１１ｊＥさ
れ、ライン１９４８上に１Ｈ信号を発生し、Ｈ速度出力
信号として現ねる。ライン１９４８は回路１９４０の位
相比較入力に送らねる。市、圧制御発振器への被フィル
タ唱差信＋ｊｆはマルチ・ブレックス同期信号が入力ラ
イン１９２０、に現わる時は（ｎ１時でも導通している
伝送ゲート１９５０を介して延長しているライン１９４
９によって伝送される。
このことはタイムアウトする前は約３Ｈパルスの闇高レ
ベルとなり、ワンショット・マルチバイブレータ１９５
２はマルチブレクス同期偏号が現れる時は伺時でも常に
高レベルである。
ベルとなり、ワンショット・マルチバイブレータ１９５
２はマルチブレクス同期偏号が現れる時は伺時でも常に
高レベルである。
もしマルチプレクス同期信号が現れです、３［（期間後
に現れないと、出力ライン１９５５は低レベルとなり、
ゲート１９５０と共にアンドゲート１９４２金不能化し
、インバータ１９５４ｉ介して他の伝送グー） １９５
５ｉ可能化し、該ゲートはマルチプレクス回期イド号が
現れるまで、はぼ正しい周波数でＨ速度全保持するに当
ってＶＣＯにより「人工的」誤差信号全発生する。回路
１９４０における位相比較出力に接続さｆ１ｅ入力を有
するノアグー） １９５６は位相ロックループがロック
されない時、伺ねのものが発光ダイオード１９５７を駆
動するか？示すロック指示信号を発生する。記録動作に
必要とされる条件の一つである同期信号が正しいことを
示す信号はライン１９５９上に現れ、これは記録動作が
行われる前に必要な確認のうちの１つとなる。
に現れないと、出力ライン１９５５は低レベルとなり、
ゲート１９５０と共にアンドゲート１９４２金不能化し
、インバータ１９５４ｉ介して他の伝送グー） １９５
５ｉ可能化し、該ゲートはマルチプレクス回期イド号が
現れるまで、はぼ正しい周波数でＨ速度全保持するに当
ってＶＣＯにより「人工的」誤差信号全発生する。回路
１９４０における位相比較出力に接続さｆ１ｅ入力を有
するノアグー） １９５６は位相ロックループがロック
されない時、伺ねのものが発光ダイオード１９５７を駆
動するか？示すロック指示信号を発生する。記録動作に
必要とされる条件の一つである同期信号が正しいことを
示す信号はライン１９５９上に現れ、これは記録動作が
行われる前に必要な確認のうちの１つとなる。
同期ＯＫ信号が、サーボがロックされかつ位相ロックル
ープがロックされる時、発生され、位相ロックループは
アントゲ−） １９６００Å力に示されるこれら状態の
うちの１つの状態である。
ープがロックされる時、発生され、位相ロックループは
アントゲ−） １９６００Å力に示されるこれら状態の
うちの１つの状態である。
第４ＯＡ及びａｏＢ図に示す回路はコンピュータデータ
処理に当って使用される現在の・ディスク駆動回路の誤
差チエツク論理と、多くの点で類似の誤差チエツク論理
を示す。しかし、本装置により、附加的事故状態が生じ
、誤差チエツク論理は変形さｈｌ この機能を与えるた
めに拡張される。第４０Ａ図に於てビデオ情報の両イ象
フレームの貴生は前述したようにディスクパック７５の
２回転を必要とし、ヘッドの位＊は、そう査命令がライ
ン１９７５に与えらねると、ヘッドの位置は変えられる
。しかし、−トラックから他へのヘッドの切換えはテレ
ビ像に不連続性を与えるので、ヘッド泣面の切換えが垂
直間隔時にのみ開始することが望ましく、従って垂直ブ
ランキングに関して正しく時間調整さねた開始そう査命
令がライン１９７７上に現れるようにライン１９７６に
与えられ念そう査命令は垂１パブランキング１ｉ４１隔
率に関して特別の時間でスタートするように時間調整さ
れる。垂直速度信号は第３９図に示すタイミング発生回
路及び記録タイミング回路（第３８Ａ図）によって発生
される。
処理に当って使用される現在の・ディスク駆動回路の誤
差チエツク論理と、多くの点で類似の誤差チエツク論理
を示す。しかし、本装置により、附加的事故状態が生じ
、誤差チエツク論理は変形さｈｌ この機能を与えるた
めに拡張される。第４０Ａ図に於てビデオ情報の両イ象
フレームの貴生は前述したようにディスクパック７５の
２回転を必要とし、ヘッドの位＊は、そう査命令がライ
ン１９７５に与えらねると、ヘッドの位置は変えられる
。しかし、−トラックから他へのヘッドの切換えはテレ
ビ像に不連続性を与えるので、ヘッド泣面の切換えが垂
直間隔時にのみ開始することが望ましく、従って垂直ブ
ランキングに関して正しく時間調整さねた開始そう査命
令がライン１９７７上に現れるようにライン１９７６に
与えられ念そう査命令は垂１パブランキング１ｉ４１隔
率に関して特別の時間でスタートするように時間調整さ
れる。垂直速度信号は第３９図に示すタイミング発生回
路及び記録タイミング回路（第３８Ａ図）によって発生
される。
第４０Ｂ図は誤差チエツク論理回路の他のセクションを
示しており、このセクションの回路は記録電流がその通
りになっているか否かを決めるチエツクを行なう。即ち
オンとなった時、実際にオンであるか否かを決めるため
にチエツクされ、逆にオフとなつ几後でオフであること
を知るためにチエツクする。屯し命令さｔた状態が生じ
ていないなら、ディスク上に存在するデータは危険であ
る。
示しており、このセクションの回路は記録電流がその通
りになっているか否かを決めるチエツクを行なう。即ち
オンとなった時、実際にオンであるか否かを決めるため
にチエツクされ、逆にオフとなつ几後でオフであること
を知るためにチエツクする。屯し命令さｔた状態が生じ
ていないなら、ディスク上に存在するデータは危険であ
る。
特に記録電流感知ライン１９７８は第２ナントゲート１
９８１に入力を与えるインバータ１９８０ 、！：共に
ナントゲート１９７９に与えられる。記録シーケンスラ
イン１９８２はナントゲート１９７９及びインバータ１
９８３を介してナンドデー） １９８１に接続されてい
る。ライン１９７８は電流が流れていて記録ｘｍから発
生しているか否かを実際に示すが、記録シーケンスライ
ン１９８２＃′ｉ電流が流れる時論理的低レベルで、オ
フの時論理的高しベ／ｌ／′ｆｔ有する。ライン１９８
４上にストローブが生じると、ナントゲート１９８８．
１９８９の一つがノアゲート＋ ９９０ ＶＣ接続さｈ
７’ｊ対応ＦＦ １９８８，１９８７ｉ−１＝ツトする
夫々の出力ライン１９８６． １９８７上に作動信号を
与え、更にノアゲート入力のうちの１つが膚足さハる時
はいつでもかつ状態が安全でなく、トラック上のデータ
が危険であることを示す（８号を発生する。この点につ
いて、ＦＦ１９９３はそうでない時に電流が１己録ヘツ
ドにおいて流れていること全示しＦ Ｆ １９８９Ｖｉ
ｉｉピ録ヘッド１℃流がオンになり電流が全く流れてい
ない時にノアデー） １９９０に能動信号勿与える。水
平速度信号はライン１９９２上に現力、Ｆ Ｆ （ｉ７
クロツクし、被感知記録電流がそのようなものであるか
否かを決めるためナンドゲ−ト１９７９．１９８１２ス
トローブする出力全ライン１９８４を接続することによ
りライン１９９４上に発生する。換言すれば記録１流の
遮断後、ＦＦ１９９３の動作は、ナントゲートをストロ
ーブし電流が正しく変化しているか否かを決めるため１
水平ライン遅ねてライン１９９４上に高レベルを与える
。ストローブ信号は１水平ラインの間続き、命令が与え
られた汝、１水平ライン？開始する。［■速度は命令が
与えられた後、新レベルに達するため１！流に対し適当
な時ｔｙｔを与えるために、使用される。
９８１に入力を与えるインバータ１９８０ 、！：共に
ナントゲート１９７９に与えられる。記録シーケンスラ
イン１９８２はナントゲート１９７９及びインバータ１
９８３を介してナンドデー） １９８１に接続されてい
る。ライン１９７８は電流が流れていて記録ｘｍから発
生しているか否かを実際に示すが、記録シーケンスライ
ン１９８２＃′ｉ電流が流れる時論理的低レベルで、オ
フの時論理的高しベ／ｌ／′ｆｔ有する。ライン１９８
４上にストローブが生じると、ナントゲート１９８８．
１９８９の一つがノアゲート＋ ９９０ ＶＣ接続さｈ
７’ｊ対応ＦＦ １９８８，１９８７ｉ−１＝ツトする
夫々の出力ライン１９８６． １９８７上に作動信号を
与え、更にノアゲート入力のうちの１つが膚足さハる時
はいつでもかつ状態が安全でなく、トラック上のデータ
が危険であることを示す（８号を発生する。この点につ
いて、ＦＦ１９９３はそうでない時に電流が１己録ヘツ
ドにおいて流れていること全示しＦ Ｆ １９８９Ｖｉ
ｉｉピ録ヘッド１℃流がオンになり電流が全く流れてい
ない時にノアデー） １９９０に能動信号勿与える。水
平速度信号はライン１９９２上に現力、Ｆ Ｆ （ｉ７
クロツクし、被感知記録電流がそのようなものであるか
否かを決めるためナンドゲ−ト１９７９．１９８１２ス
トローブする出力全ライン１９８４を接続することによ
りライン１９９４上に発生する。換言すれば記録１流の
遮断後、ＦＦ１９９３の動作は、ナントゲートをストロ
ーブし電流が正しく変化しているか否かを決めるため１
水平ライン遅ねてライン１９９４上に高レベルを与える
。ストローブ信号は１水平ラインの間続き、命令が与え
られた汝、１水平ライン？開始する。［■速度は命令が
与えられた後、新レベルに達するため１！流に対し適当
な時ｔｙｔを与えるために、使用される。
もしディスクパック７５のトラックの中心に追従しない
ようにヘッドが′ｆＡまって位置決めされていることを
示すオフセット状態が生じると、ライン２０００上の信
号は、Ｆ’Ｆ２００１全セットし、こね、はノアゲート
２００２に真信号を与えるよう応答する。該ゲート２０
０２は真値信号に対応してライン２００５に選択的ロッ
ク金与え、データを危険にさらす状態の几め、ディスク
駆動装置１．’ｔ−不能化し、さらにディスク駆動装置
に異常が起きたことを示す。
ようにヘッドが′ｆＡまって位置決めされていることを
示すオフセット状態が生じると、ライン２０００上の信
号は、Ｆ’Ｆ２００１全セットし、こね、はノアゲート
２００２に真信号を与えるよう応答する。該ゲート２０
０２は真値信号に対応してライン２００５に選択的ロッ
ク金与え、データを危険にさらす状態の几め、ディスク
駆動装置１．’ｔ−不能化し、さらにディスク駆動装置
に異常が起きたことを示す。
ディスク駆動データインターフェース
第９Ｂ図のブロック図に示すディスク駆動データ・イン
ターフェース１５１は関連ディスクパックより被検出ビ
デオ・データを受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそれを関連ディスクパック７５に送るようになってい
る。第６０人及び６０Ｂ図に示されている一つの表示イ
ンターフェースのみを有する各ディスク・パック７５に
送りかつ取り出される１０ビツトデータ全インターフエ
ースするために使用される２つのディスク駆動データ・
インターフェース回路がある。ディスク・パック面に記
録さねる次めにエンコーダ９６刀）ら受イキされ次デー
タはライン２０２０上に現ハ、アンドゲート２０２１’
ｉ介して出力ライン２０２２にゲートされる。アンドゲ
ート２０２１は第３８Ａ及び３８８図の記録タイミング
回路ＶＣ生じるライン２０２３上の記録シーケンス命令
に工って可能化される。データがディスクパック７５か
ら再生されると、母相されたデータはライン２０２５上
に睨れ、アンドゲート２０２６が記録タイミング回路か
ら来るライン２０２９上の低レベル信号によって発生芒
れるライン２０２８上の高レベルによって可能化される
とき、アンドケート２０２６’ｉ介してライン２０２７
にゲートされる。ライン２ｏ２９が低レベルであると、
相補的出力バッファ２０３０はライン２０２８上に低レ
ベル金、ライン２０５１上にナントゲート２０３２１に
：＋ｌｉＴ能化する高レベルを発生し、エンコーダ９６
から受信されているデータをデータ選択スイッチ１２８
及び以後の選択された再生チャンネル９１にライン２０
２７ｉ介して伝送せしめる。この状態はＥ対Ｅ時に発生
し、探査動作は記録、再生電子回路によって信号が処理
されている時に生じるが、記録ステップは実施され升い
。ライン２０２０上のデータはアンドゲート２０２１に
達するまえに、相補レベル金有するエミッター結合論理
からＴＴＬ ′＃Ｂ理に差動アングラインレシーバ２０
２７によって変換され、逆にライン２０２７上のデータ
は伝送用ＴＴＬ論理からエミッタ結合＠埋へ差動アング
ライン伝送器２０１９によって変換される。
ターフェース１５１は関連ディスクパックより被検出ビ
デオ・データを受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそれを関連ディスクパック７５に送るようになってい
る。第６０人及び６０Ｂ図に示されている一つの表示イ
ンターフェースのみを有する各ディスク・パック７５に
送りかつ取り出される１０ビツトデータ全インターフエ
ースするために使用される２つのディスク駆動データ・
インターフェース回路がある。ディスク・パック面に記
録さねる次めにエンコーダ９６刀）ら受イキされ次デー
タはライン２０２０上に現ハ、アンドゲート２０２１’
ｉ介して出力ライン２０２２にゲートされる。アンドゲ
ート２０２１は第３８Ａ及び３８８図の記録タイミング
回路ＶＣ生じるライン２０２３上の記録シーケンス命令
に工って可能化される。データがディスクパック７５か
ら再生されると、母相されたデータはライン２０２５上
に睨れ、アンドゲート２０２６が記録タイミング回路か
ら来るライン２０２９上の低レベル信号によって発生芒
れるライン２０２８上の高レベルによって可能化される
とき、アンドケート２０２６’ｉ介してライン２０２７
にゲートされる。ライン２ｏ２９が低レベルであると、
相補的出力バッファ２０３０はライン２０２８上に低レ
ベル金、ライン２０５１上にナントゲート２０３２１に
：＋ｌｉＴ能化する高レベルを発生し、エンコーダ９６
から受信されているデータをデータ選択スイッチ１２８
及び以後の選択された再生チャンネル９１にライン２０
２７ｉ介して伝送せしめる。この状態はＥ対Ｅ時に発生
し、探査動作は記録、再生電子回路によって信号が処理
されている時に生じるが、記録ステップは実施され升い
。ライン２０２０上のデータはアンドゲート２０２１に
達するまえに、相補レベル金有するエミッター結合論理
からＴＴＬ ′＃Ｂ理に差動アングラインレシーバ２０
２７によって変換され、逆にライン２０２７上のデータ
は伝送用ＴＴＬ論理からエミッタ結合＠埋へ差動アング
ライン伝送器２０１９によって変換される。
ディスク駆動サーボ位相ロック制御
前述し几アルペックス・モデルＬ）Ｍ３３１ディスク駆
動装置のような代表的コンピュータ処理装置ｉｌｔに使
用されているディスク駆動装置に２いて、ディスク・ス
ピンドル・モータＭＡｓ＠ｌｋは自由走行している。デ
ィスク・スピンドル・モータ駆動装置に所望サーボ制＃
全与えるため、モータ駆動回路は本装置の独自の用途に
対して変形さｈた。ディスクを駆動するモータの動作は
第３６図を参照して駅間する。同図は、記録、再生及び
転送動作が正しいタイミングで実施される如く、垂直同
期信号にロックさねタイミングに対して正確に位置決め
されるようにコンピュータディスク駆動装置におけるモ
ータの駆動全制御する回路の動作を示すブロック図であ
る。
動装置のような代表的コンピュータ処理装置ｉｌｔに使
用されているディスク駆動装置に２いて、ディスク・ス
ピンドル・モータＭＡｓ＠ｌｋは自由走行している。デ
ィスク・スピンドル・モータ駆動装置に所望サーボ制＃
全与えるため、モータ駆動回路は本装置の独自の用途に
対して変形さｈた。ディスクを駆動するモータの動作は
第３６図を参照して駅間する。同図は、記録、再生及び
転送動作が正しいタイミングで実施される如く、垂直同
期信号にロックさねタイミングに対して正確に位置決め
されるようにコンピュータディスク駆動装置におけるモ
ータの駆動全制御する回路の動作を示すブロック図であ
る。
第３６図は駆動モータ及びサーボ制御システムを動作さ
せる回路のブロック図を示す。第５６図に関して一般的
に説明する機能全実行する変形さｈ九アムペックス・モ
デルＤＭ ３５１の詳細な電気回路は第４１Ａ、４１Ｂ
図及び第５９Ａ、５９Ｂ図に含まれている。第４１Ａ、
４１Ｂ図はディスク駆動位相ロック制御器の概略図、第
５１Ａ、５１Ｂ図はディスク駆動モータのスタートアッ
プ時に使用されるディスク駆動モータ論理、前ｍ！ＪＡ
ｍ回路の概略図である。第５６図で、駆動用３相モータ
２０４０が始動されるべき時、リレ−２０４２ｉ通る電
力線２０４１からの５相交流電源を使用して始動され、
所定スピードになる迄そのモータ全附勢する。所定速度
に達した後、ディスク駆動モータ走行論理回路２０４４
からのコイル２０４３によって制御さｈるりｖ−２０４
２は電力線２−０４１からスイッチング・インバータ２
０４５の３相出力線に切換えらねる。そのインバータは
電力線２０４１に接続さハている電源を有し、ライン２
０４７を介する直流電源２０４１によって附勢される。
せる回路のブロック図を示す。第５６図に関して一般的
に説明する機能全実行する変形さｈ九アムペックス・モ
デルＤＭ ３５１の詳細な電気回路は第４１Ａ、４１Ｂ
図及び第５９Ａ、５９Ｂ図に含まれている。第４１Ａ、
４１Ｂ図はディスク駆動位相ロック制御器の概略図、第
５１Ａ、５１Ｂ図はディスク駆動モータのスタートアッ
プ時に使用されるディスク駆動モータ論理、前ｍ！ＪＡ
ｍ回路の概略図である。第５６図で、駆動用３相モータ
２０４０が始動されるべき時、リレ−２０４２ｉ通る電
力線２０４１からの５相交流電源を使用して始動され、
所定スピードになる迄そのモータ全附勢する。所定速度
に達した後、ディスク駆動モータ走行論理回路２０４４
からのコイル２０４３によって制御さｈるりｖ−２０４
２は電力線２−０４１からスイッチング・インバータ２
０４５の３相出力線に切換えらねる。そのインバータは
電力線２０４１に接続さハている電源を有し、ライン２
０４７を介する直流電源２０４１によって附勢される。
モータ２０４０の位ｆｉ１″決め位相はディスク駆動装
置の各回転毎の信号を出力が増幅器２０５１によって増
幅される前置増幅器２０５０の出力と共にサーボ読出し
ヘッド２０４９７）４ら取出される。復調回路２０５２
はディスクパック７５の各回転時に一度生じると、ディ
スクのセクター０００（インデックス）に対し１パルス
を発生する。
置の各回転毎の信号を出力が増幅器２０５１によって増
幅される前置増幅器２０５０の出力と共にサーボ読出し
ヘッド２０４９７）４ら取出される。復調回路２０５２
はディスクパック７５の各回転時に一度生じると、ディ
スクのセクター０００（インデックス）に対し１パルス
を発生する。
そのパルスは位相検出器２０５４の入力においてライン
２０５３上に現れる。インデックス・パルスの位相は検
出器２０５４の入力においてライン２ｏ２５に現れる垂
直同期信号と比較芒ね、位相補償回路２０５８によって
位相比較さｆｌかつ誤差信号に応じてその出力の周波数
及び位相ｆｃ調節するため電圧制御発振器２０６０に与
えられる誤差信号をライン２０５７ Ｋ生じる。電圧制
御発振器２０６０により与えられる周波数及び位相調節
された６つの出力は５相スイツチ・インバータ２０４５
を駆動する制御論理回路２０６１にライン２０８７によ
って接Ｍ、きれる。このようにしてモータ２０４０は駆
動用ディスクパックに対する関連インデックス位置が記
録実行時に再生又はビデオ入力信号用ステーション基準
からとり出される垂直同期信号にロックされるようＶＣ
サーボ式に制御できる。
２０５３上に現れる。インデックス・パルスの位相は検
出器２０５４の入力においてライン２ｏ２５に現れる垂
直同期信号と比較芒ね、位相補償回路２０５８によって
位相比較さｆｌかつ誤差信号に応じてその出力の周波数
及び位相ｆｃ調節するため電圧制御発振器２０６０に与
えられる誤差信号をライン２０５７ Ｋ生じる。電圧制
御発振器２０６０により与えられる周波数及び位相調節
された６つの出力は５相スイツチ・インバータ２０４５
を駆動する制御論理回路２０６１にライン２０８７によ
って接Ｍ、きれる。このようにしてモータ２０４０は駆
動用ディスクパックに対する関連インデックス位置が記
録実行時に再生又はビデオ入力信号用ステーション基準
からとり出される垂直同期信号にロックされるようＶＣ
サーボ式に制御できる。
１０００図で、駆動モータ２０４０がディスク駆動制御
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速度ＶＣなった故、ディスク
駆動制御回路からの信号はナンドゲ−） ２０６７によ
りゲートされるライン２０６６上に現ハ、約４秒の時間
遅れに’にするワンショットマルチバイブレータ２０６
９を作動させる。４秒の遅延に続いてＦ”Ｆ”２０７０
はワンショット・マルチバイブレータ２０６９によって
クロックされ、スイッチングインバータ２０４５に″電
力金与える直流１１１源２０４６ （＠３６図）をオン
にする命令をライン２０７１に与える。ＦＰ２０７０の
出力は電源照合信号によるゲートの後で、ライン２０７
２に与えられ、約５０ミリ秒の遅延を有するワンショッ
トマルチバイブレータ２０７５にトリガーする。ワンシ
ョット・マルチバイブレータ２０７５がタイム・アウト
したｆｆｌ、ＦＦ２０７４ｉクロツクして、ライン２０
７５上に５００抵抗を短絡する信号を与え、この抵抗は
切換時にトランジスタを保紬する友め、インバータと直
列である。ライン２０７２’上の信号は電力線２０４１
からスイッチングインバータ２０４５へ切換わるように
リレー２０４２ （第３６図）ｋ？ＩＩｌ″動させるた
めの命令を発生する。出力ライン２０７５は他のワンシ
ョット・マルチバイブレータ２０７６に達しＦＦ ２０
７４のクロックによりライン２０７５に信号が現われた
時にこれヲトリガーする。ワンショツト２０７６汀４０
ミリ秒の遅れ金Ｎｕ、１０オーム抵抗を短絡する信Ｍｋ
ライン２０７８上に発生する。この抵抗はインバータ２
０４５ （ｇ ５６図）に接続さね、こねにエリ上述の
５０オーム抵抗に対し、て行われたのと１ｍｌじ保独機
能を果す。短絡信−５Ｖｉ線２０７８”！５介してイン
バータ２０４５に供給さ第９る。
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速度ＶＣなった故、ディスク
駆動制御回路からの信号はナンドゲ−） ２０６７によ
りゲートされるライン２０６６上に現ハ、約４秒の時間
遅れに’にするワンショットマルチバイブレータ２０６
９を作動させる。４秒の遅延に続いてＦ”Ｆ”２０７０
はワンショット・マルチバイブレータ２０６９によって
クロックされ、スイッチングインバータ２０４５に″電
力金与える直流１１１源２０４６ （＠３６図）をオン
にする命令をライン２０７１に与える。ＦＰ２０７０の
出力は電源照合信号によるゲートの後で、ライン２０７
２に与えられ、約５０ミリ秒の遅延を有するワンショッ
トマルチバイブレータ２０７５にトリガーする。ワンシ
ョット・マルチバイブレータ２０７５がタイム・アウト
したｆｆｌ、ＦＦ２０７４ｉクロツクして、ライン２０
７５上に５００抵抗を短絡する信号を与え、この抵抗は
切換時にトランジスタを保紬する友め、インバータと直
列である。ライン２０７２’上の信号は電力線２０４１
からスイッチングインバータ２０４５へ切換わるように
リレー２０４２ （第３６図）ｋ？ＩＩｌ″動させるた
めの命令を発生する。出力ライン２０７５は他のワンシ
ョット・マルチバイブレータ２０７６に達しＦＦ ２０
７４のクロックによりライン２０７５に信号が現われた
時にこれヲトリガーする。ワンショツト２０７６汀４０
ミリ秒の遅れ金Ｎｕ、１０オーム抵抗を短絡する信Ｍｋ
ライン２０７８上に発生する。この抵抗はインバータ２
０４５ （ｇ ５６図）に接続さね、こねにエリ上述の
５０オーム抵抗に対し、て行われたのと１ｍｌじ保独機
能を果す。短絡信−５Ｖｉ線２０７８”！５介してイン
バータ２０４５に供給さ第９る。
＄５９Ａ図において、笛カライン位相基準が検出器れ、
代表信号が電圧制御発振器２０８１Ｆ（：接続さ第１た
ライン２０８０に与えられる。位相ロックされ之喉圧制
汀１発振器２０８１は、電力線２０４１ （第５９図）
からインバータ２０４５への切換時に、そのインバータ
によって与えられるイカ線の位相と同期しているモータ
へのべ正駆動の位相全維持し、実質的な擾乱は生じない
。電圧制御発振器２０８１゜２０６０ （＠ａＩＢ図）
の出力はディスク駆動システムの動作状態に応じて５相
論理２０６１への印加のために適当な出力を選択するゲ
ート回路を介して結合さねている。例えば、ライン２０
８２上に現ねる１３号は７２０１１Ｚ （１２Ｘ６０
［（Ｚ）の周波数のもので、ナントゲート２０８３及び
ノアゲート２０８４ ｖＣより、ライン２０８６’ｉ介
してリング・カウンタ２０８５中にゲートされ、３０″
′の位相関係全イイする。
代表信号が電圧制御発振器２０８１Ｆ（：接続さ第１た
ライン２０８０に与えられる。位相ロックされ之喉圧制
汀１発振器２０８１は、電力線２０４１ （第５９図）
からインバータ２０４５への切換時に、そのインバータ
によって与えられるイカ線の位相と同期しているモータ
へのべ正駆動の位相全維持し、実質的な擾乱は生じない
。電圧制御発振器２０８１゜２０６０ （＠ａＩＢ図）
の出力はディスク駆動システムの動作状態に応じて５相
論理２０６１への印加のために適当な出力を選択するゲ
ート回路を介して結合さねている。例えば、ライン２０
８２上に現ねる１３号は７２０１１Ｚ （１２Ｘ６０
［（Ｚ）の周波数のもので、ナントゲート２０８３及び
ノアゲート２０８４ ｖＣより、ライン２０８６’ｉ介
してリング・カウンタ２０８５中にゲートされ、３０″
′の位相関係全イイする。
リングカウンタ２０８５はスイッチング・インバータ２
０４５ （第３６図金参照示）を駆動するために示した
位相Ａ、Ｂ及びＣに対して信号金与える６０Ｈ２方形波
出力全６ライン２０８７に５相論理２０６１金介して与
える。３相論理２０６１の出力は光学アイソレータに送
らね、電力スイッチング・インバータ２０４５に駆動信
号を与える。ナントゲート２０８３＃１高レベル信号が
ライン２０９０に現わているとき、発振器２０８１の出
力をリングカウンタ２０８５にゲートする。ライン２０
９０が低レベルの時、インバータ２０９１はナントゲー
ト２０９２ｉ７２０Ｈｚの周波数で電圧制御発根器２０
６０ （第４１Ｂ図）によって与えられるライン２０９
５からのパルスによりゲートせしめる。
０４５ （第３６図金参照示）を駆動するために示した
位相Ａ、Ｂ及びＣに対して信号金与える６０Ｈ２方形波
出力全６ライン２０８７に５相論理２０６１金介して与
える。３相論理２０６１の出力は光学アイソレータに送
らね、電力スイッチング・インバータ２０４５に駆動信
号を与える。ナントゲート２０８３＃１高レベル信号が
ライン２０９０に現わているとき、発振器２０８１の出
力をリングカウンタ２０８５にゲートする。ライン２０
９０が低レベルの時、インバータ２０９１はナントゲー
ト２０９２ｉ７２０Ｈｚの周波数で電圧制御発根器２０
６０ （第４１Ｂ図）によって与えられるライン２０９
５からのパルスによりゲートせしめる。
第４１Ｂ図で、電圧制御発振器２０６０及び周波数／位
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共にライン２
０５５上の入力基準信号を有する単一集積回路要素内に
宮まれている。
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共にライン２
０５５上の入力基準信号を有する単一集積回路要素内に
宮まれている。
検出器２０５４からの誤差出力信号はライン２０５７を
介して、記憶コンデンサ２０９５に供給され、更にイン
ピーダンス・マツチング演算増幅器２０９６を介して位
相進み補償回路２０５８に供給される。
介して、記憶コンデンサ２０９５に供給され、更にイン
ピーダンス・マツチング演算増幅器２０９６を介して位
相進み補償回路２０５８に供給される。
回路２０５８Ｆｉ発揚器２０６０への印加のため、検出
器２０５４によって発生される誤差信号全調節する。
器２０５４によって発生される誤差信号全調節する。
周波数／位相検出器２０５４によって使用されるライン
２０５５．２０５５上の基準及びフィードバック信号は
ライン２１００に与えられるセクター０００（インデッ
クス）パルスと連動する第ＡＩＡ図に示す回路によって
発生される。インデックスパルスは電圧変換器２１０１
によって成形されて、検出器２０５４への印加のため、
正しい電圧レベルでライン２０５３に狭いパルス全発生
する。１ｔｒ１様に、基本垂直パルスがライン２１０３
に現れ、電圧ｆ換器２１０４によって成形され、第２パ
ルスが約８ミリ秒の期間生じるの全禁止するためワンシ
ョット・マルチバイブレータ２１０６と協働するワンシ
”！７ト・マルチバイブレータ２１０５に与えられる。
２０５５．２０５５上の基準及びフィードバック信号は
ライン２１００に与えられるセクター０００（インデッ
クス）パルスと連動する第ＡＩＡ図に示す回路によって
発生される。インデックスパルスは電圧変換器２１０１
によって成形されて、検出器２０５４への印加のため、
正しい電圧レベルでライン２０５３に狭いパルス全発生
する。１ｔｒ１様に、基本垂直パルスがライン２１０３
に現れ、電圧ｆ換器２１０４によって成形され、第２パ
ルスが約８ミリ秒の期間生じるの全禁止するためワンシ
ョット・マルチバイブレータ２１０６と協働するワンシ
”！７ト・マルチバイブレータ２１０５に与えられる。
ワンショット・マルチバイブレータ２１ｏｂｕ検出器２
０５４に基準入力を与える出力ライン２０５５’ｉと接
続されている。ワンショット２１０６は５ミリ期間を有
し、第２出力はスイッチ２１０７に接続され、該スイッ
チ２１０７ｉ制御して各垂直パルス時に５ミリ秒の間オ
ンにする。これにより、セクター０００（インデックス
）パルス及び基準垂直パルスが一致する時、あられれる
ジッターを除去することによってサーボの動作を改良す
る５ミリ秒オフセットが発生する。ライン２１０８は発
振器２０６０を制御する位相比較器出力ライン２０５７
中のコンデンサ２０９５ （＠４１Ｂ図）に延長してい
る。ワンショット・マルチバイブレータ２１０６ｉｊ２
ミリ秒期間を有する他のワンショット・マルチバイブレ
ータ２１１０に接続された出力ラインを有し、微分器２
１１２によって微分されインバータ２１ｊ６ｆ介してナ
ントゲート２１１３に印加される出力音ライン２１１１
に発生する。セクター０００（インデックス）パルスに
よってトリガーされたワンショット・マルチバイブレー
タ２１１７はナンドグー）２Ｎ４へのライン２１１９上
の低レベルと共Ｖこ４ミリ秒の窓、即ちナンドグー）
２１１５へのライン２１１８上の高レベルを発生する。
０５４に基準入力を与える出力ライン２０５５’ｉと接
続されている。ワンショット２１０６は５ミリ期間を有
し、第２出力はスイッチ２１０７に接続され、該スイッ
チ２１０７ｉ制御して各垂直パルス時に５ミリ秒の間オ
ンにする。これにより、セクター０００（インデックス
）パルス及び基準垂直パルスが一致する時、あられれる
ジッターを除去することによってサーボの動作を改良す
る５ミリ秒オフセットが発生する。ライン２１０８は発
振器２０６０を制御する位相比較器出力ライン２０５７
中のコンデンサ２０９５ （＠４１Ｂ図）に延長してい
る。ワンショット・マルチバイブレータ２１０６ｉｊ２
ミリ秒期間を有する他のワンショット・マルチバイブレ
ータ２１１０に接続された出力ラインを有し、微分器２
１１２によって微分されインバータ２１ｊ６ｆ介してナ
ントゲート２１１３に印加される出力音ライン２１１１
に発生する。セクター０００（インデックス）パルスに
よってトリガーされたワンショット・マルチバイブレー
タ２１１７はナンドグー）２Ｎ４へのライン２１１９上
の低レベルと共Ｖこ４ミリ秒の窓、即ちナンドグー）
２１１５へのライン２１１８上の高レベルを発生する。
ライン２１１５に埃れるパルスＬｒｉまずワンショット
・マルチバイブレータ２１１７によって発生される４ミ
リ秒の窓内に入るとき、２つの信号が特に位相がロック
されていることに近いことをあられしており、ナントゲ
ート２１１３ｉｊラツチ２１２０全セツトしかつノアゲ
ート２１２３に印加さ引るライン２１２２上の出力を有
するワンショットマルチバイブレータ２１２１ｉ作動さ
せる。ノアゲート２１２５の出力は電圧分割器２１２５
からライン２１０８全介してコンデンサ２００５（第４
１Ｂ図）に電圧を与えるスイッチ２１２４を閉じるよう
に応答し、ロック処理を高速化するため、制御ループの
時定数及び利得特性を変化させる。
・マルチバイブレータ２１１７によって発生される４ミ
リ秒の窓内に入るとき、２つの信号が特に位相がロック
されていることに近いことをあられしており、ナントゲ
ート２１１３ｉｊラツチ２１２０全セツトしかつノアゲ
ート２１２３に印加さ引るライン２１２２上の出力を有
するワンショットマルチバイブレータ２１２１ｉ作動さ
せる。ノアゲート２１２５の出力は電圧分割器２１２５
からライン２１０８全介してコンデンサ２００５（第４
１Ｂ図）に電圧を与えるスイッチ２１２４を閉じるよう
に応答し、ロック処理を高速化するため、制御ループの
時定数及び利得特性を変化させる。
ワンショット・マルチバイブレータ２１２１は約１０ミ
リ秒の間スイッチ２１２４ｉ閉じる。
リ秒の間スイッチ２１２４ｉ閉じる。
ワンショット・マルチバイブレータ２１０６からの出力
ライン２０５５ｆｌ １５ ミリ秒の期間を有するワン
ショット・マルチバイブレータ２１２７會トリガー人力
に延長しており、微分器２１２８はワンショット２１２
７の出力に接続され、ワンショット２１２７によって発
生される信号の前縁上に狭いパルス全発生し、該狭いパ
ルスはナンドケート２１２９０１つの入力に供給さね、
該ナントゲートの他の入力はライン２０５５からのセク
ター０００（インデックス）パルスによってトリガーさ
ねるワンショット・マルチバイブレータ２１５１によっ
てＩＩＩＩ、袷される。ワンショット・マルチバイブレ
ータ２１３１けライン２１５０上のパルスがナンドグー
） ２１２９通過するのを禁止する３０ミリ秒を発生す
る。位相ロックが±１５マイクロ秒内であるなら、比較
的長い１秒期間を有するワンショット・マルチバイブレ
ータ２１３２ｉ１ｔタイムアウトして、ライン２１３３
上に低レベル信号を発生する。このことは、サーボがロ
ックアツプされている。即ちモータは所望されるような
基準垂直信号に関して時間調節されていることを示して
いる。
ライン２０５５ｆｌ １５ ミリ秒の期間を有するワン
ショット・マルチバイブレータ２１２７會トリガー人力
に延長しており、微分器２１２８はワンショット２１２
７の出力に接続され、ワンショット２１２７によって発
生される信号の前縁上に狭いパルス全発生し、該狭いパ
ルスはナンドケート２１２９０１つの入力に供給さね、
該ナントゲートの他の入力はライン２０５５からのセク
ター０００（インデックス）パルスによってトリガーさ
ねるワンショット・マルチバイブレータ２１５１によっ
てＩＩＩＩ、袷される。ワンショット・マルチバイブレ
ータ２１３１けライン２１５０上のパルスがナンドグー
） ２１２９通過するのを禁止する３０ミリ秒を発生す
る。位相ロックが±１５マイクロ秒内であるなら、比較
的長い１秒期間を有するワンショット・マルチバイブレ
ータ２１３２ｉ１ｔタイムアウトして、ライン２１３３
上に低レベル信号を発生する。このことは、サーボがロ
ックアツプされている。即ちモータは所望されるような
基準垂直信号に関して時間調節されていることを示して
いる。
＠１図は内部アクセス・ステーションと２つのディスク
駆動ユニツｌ−含む本発明を実施し九装置の全体的な外
観金示す斜視図、第２図は操作省が本発明の装置全制御
する几めに使用することができる代表的な遠隔アクセス
・ステーションを示す拡大斜視図、第３図は操作者が作
動時に使用する種々のキー及びバー全特に示す第１図の
内部アクセス・ステーションのキーボードの一部の拡大
図、第４図は本発明の全体装置の簡略化され１′ｃ機能
ブロック図、第５Ａ図は典型的なテレビジョン信号の一
部としてその垂直期間を示す図、纂５Ｂ図は水平同期パ
ルス及びカラー・バースト信＋＋を特に示すカラー・テ
レビジョン信号の一部の図、第６図は記録動作時に実施
例装置を通る信号の路を簡略化して示す機能ブロック図
、第７図は再生動作時に実施例袋ｆｌｉｔを通る信号の
路を簡略化して示す機能ブロック図、第８図はイイ号糸
、ディスクｇｊＡ！に！７器、関連した制御系及び操作
者によって使用されるアクセス・ステーションの動作を
制御する内部コンピュータ制御系を示すブロック図、第
９Ａ及び第９Ｂ図は種々のブロック間の制御相互接続を
営む本発明の装置のための信号糸のブロック図、第９Ｃ
図は（８号系の梅々の位置にて生じるテレビジョン信号
のサンプリング及び位相関係を示すタイミング図、第１
０図は第９Ａ図に示される信号系の一部であるビデオ入
力回路（基準入力回路にほぼ等しい）の機能ブロック図
、第１１Ａ図は第９図に示される信号系の一部である基
準論理回路の機能ブロック図、第１１Ｂ図は第１１Ａ図
に示されるれる基準クロック発生器の部分の動作金示す
タイミング図、第１２Ｃ図は第１２Ａ図に示される基準
クロック発生器の部分の動作を示すタイミング図、第１
３Ａ、Ｂ、Ｃ及びＤ図は第９Ａ図に示される信号系の一
部であるエンコーダ・スイッチを示す電気回路図、第１
３Ｅ図は第１３Ａ−Ｄ図に示されるエンコーダ・スイッ
チ回路に含まれたブリンキング・クロス削除信号発生器
のブロック図、＠１３１’図は再生時に２つのテレビジ
ョン・フィールドと共に生ぜしめられたブリンキング・
クロス削除（Ｎ 号のグラフ図、！１４図は＠９Ａ図に
示され友信号系の一部であるエンコーダ・スイッチ及び
同期語挿入回路の機能ブロック図、第１５Ａ図は第９Ａ
図に示される信号系の一部であるデータ速度及び時間軸
補正回路の機能ブロック図、第１５Ｂ及び第１５０図Ｆ
ｉ第１５Ａ図に示されるデータ速度及び時間軸補正回路
のためのタイミング図、第１６図は第９Ａ図に示される
信号系の一部であるデータ転送回路の機能ブロック図、
＠１７図はクロミナンス・インバータ部分が奇数対称を
有するデジタル・トランスバーサル・フィルタであるよ
うな第９Ａ図に示きれる信号系のクロマ分離及び処理回
路の一実施例のブロック図、第１８図は＠１７図のブロ
ック図に示される回路のクロマ・インバータ部分のより
詳細なブロック図、第１９及び２０図は第９Ａ図に示さ
れる信号系のクロマ分離及び処理回路の別実施例のブロ
ック図、第２１図は単一の記憶さネ九フィールドからカ
ラー・テレビジョン信号の４フイールドを再構成するた
めに使用された回路の別実施例のブロック図、第２２図
は第９Ａ図に示される信号系の一部であるブランキング
挿入及びビット・ミューティング回路の機能ブロック図
、第２３図は第９Ａ図に示される信号系の一部であるデ
ジタル対アナログ変換及びバースト並びに圏期挿入回路
の機能ブロック図、第２４図は信号系の等化回路を含む
再生回路のブロック図、第２５図ｆ″ｉ＠２４図に示さ
れる等化回路の一実施例のブロック図、Ｗ、２６図は第
２４図に示される等化回路の別実施例のブロック図、紀
２７図は周知の再生ヘッド及び前置増幅器組合せ回路の
再生応答を示すグラフ図、第２８図は第２７図に示され
るｎ線を補償する、第２４図に示される等化回路によっ
て与えられる等化曲線を示すグラフ図、第２９図は実施
例装置のコンピュータ制御系の中央処理ユニット・イン
ターフェース部分の機能ブロック図、２ｇ５０図は実施
例装置のコンピュータ制御系の遠隔アクセス・ステーシ
ョン・インターフェース部分の機能ブロック図、第３１
図は実施例装置のコンビュータル制御系の遠隔アクセス
・ステーション及び内部アクセス・ステーション部分の
機能ブロック図、第３２Ａ及び３２Ｂ図は実施例装置の
コンピュータ制御系の信号系インターフェース部分の電
気回路図、第３５Ａ及び５５Ｂ図は実施例装置のコンピ
ュータ制御系の第１のデータ・トラック・インターフェ
ース部分の機能ブロック図、第３４Ａ、３４Ｂ、３４Ｃ
，３４Ｄ、３４Ｂ、３４Ｆ、３４Ｇ及び３４Ｆ（図は実
施例装置のコンピュータ制御系の第２のデータ・トラッ
ク・インターフェース部分の電気回路図、第３５Ａ及び
３５Ｂ図は実施例装置のコンピュータ制御系のディスク
・ドライブ・インターフェース部分の電気回路図、第３
６図は実施例装置のディスク駆動部分のディスク駆動サ
ーボ７エーズロツク回路の機能ブロック図、第３７Ａ及
び３７Ｂ図は実施例装置のディスク駆動部分の友めの記
録再生制御回路の電気回路図、第５８Ａ及び３８Ｂ図は
実施例装置のディスク駆動部分のための記録タイミング
回路の概略回路図、第５９図は実施例装置のディスク駆
動部分のためのタイミング発生回路の電気回路図、第４
ＯＡ及び４０Ｂ図は実施例装置のディスク駆動部分のた
めの誤差検査回路の電気回路図、＠４１Ａ及び４１Ｂ図
は第５６図のブロック回路に示される装置のディスク駆
！＃部分のためのディスク・７工−ズロツク制御回路の
電気回路図、第４２Ａ、 ４２Ｂ、 ４２Ｃ，、ｓＺＤ
図は第１０図のブロック回路に示される信号系の入力回
路の電気回路図、第４３Ａ、、 ４３Ｂ、 ０Ｃ及び４
３Ｄ図は第１１図のブロック図に示される信号系の基準
論理回路の電気回路図、第ａａＡ、 ４ａＢ、 ａａＣ
及び４４Ｄ図は第１２Ａ図のブロック図に示される信号
系の基準クロック発生器の電気回路図、第４５Ａ、４５
Ｂ、４５Ｃ及び４ｓＤＰＪＶｉ第１４図のブロック図罠
示される信号系のエンコーダ及び周期胎挿入回路の電気
回路図、第４５Ｅ図は第４５Ａ図に示されるデータ・エ
ンコーダ回路の動作を示すタイミング図、第４６Ａ。 ４６Ｂ、 ４６Ｃ，４６Ｄ図は第１５図のブロック図に
示される信号系のデータ・エンコーダ並びにデータ速度
及び時間軸補正回路の電気回路図、第４６Ｅ図は第４６
Ａ、、４６Ｂ図に示されるデータ・エンコーダ回路の動
作を示すタイミング図、第４７人及びａ７Ｂ図は第１６
図のブロック図に示される信号糸のデータ転送回路の電
気回路図、第４８Ａ、 ４８Ｂ、 ４８Ｃ図は第１７図
に示される信号系のクロマ部分のクロマ分離器の電気回
路図、第４９Ａ及び４９Ｂ図は第１８図のブロック図に
よって示されるクロマ部分の実施例に於いて使用される
クロマ・インバータ回路及びそのだめのタイミング制御
器の電気回路図、第４９Ｃ図は第４８Ａ、ａ８Ｂ、４８
Ｃ及び４８１）図に概略示される信号系のクロマ・イン
バータ回路のタイミング制御部分の榊能ブロック図、第
４９Ｄ図ｒｉ第４９０図に示されるクロマ・インバータ
のタイミングｆｔｌ１８部分の！ｔ１１１１作を示すタ
イミング図である。第４ｑＥ及び下図は第２０図のブロ
ック図Ｖこ工って示芒れるクロマ部分の実施例に使用さ
ねるクロマ・インバータ回路及びそのためのタイミング
ｌｌｉ制御器の′電気回路図、第５ＯＡ及び５０８図は
第１７図のブロック図に示される信号糸のクロマ部分の
クロマ帯域通過フィルタ回路の電気回路図、第５１Ａ及
び５１Ｂ図は第２２図のブロック図に示される信号糸の
ブランキング及びビット・ミューティング回路の′電気
回路図、第５２Ａ、５２Ｂ、 ５２ｃ及び５２Ｄｉは第
２５図のブロック図に示される信号系のデジタル対アナ
ログ変換器並びにバースト及び同期押入回路の′眠気回
路図、第５３Ａ及び５３８図ｒｉ第２４図のブロック図
に示される信号糸の等化回路の電気回路図、第５４Ａ及
びｓ４Ｂ図は第２４図のブロック図に示される貴生回路
に使用されている前置増幅器の電気回路図、第５５Ａ、
５５Ｂ、 ５５Ｃ及び５５Ｄ図は＠３０図のブロック
図に示されるコンピュータ制御系の遠隔アクセス・ステ
ーション・インターフェース回路の電気回路図、第５６
Ｎ。 ５６Ｂ、５６Ｃ及び５６Ｄ図は第３１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及び内部アクセス・ステーション・キーボード回路
の電気回路図、第５７Ａ、５７Ｂ図は第３５図のブロッ
ク図に示されるコンピュータ制御系の第１のデータ・ト
ラック・インターフェース回路の電気回路図、＠５８Ａ
、 ５８Ｂ、 ５８Ｃ及び５８Ｄ図は実施例装置のコン
ピュータ制御系の中央処理ユニット・インターフェース
部分の電気回路図、第５９Ａ及び５９Ｂ図はＷｋＳ ６
ｉＪのブロック図に示てれる装置のディスク駆動部分の
ディスク・ブリドライバ部分の電気回路図、第６ＯＡ及
び６０Ｂ図は実施例装置のデータ・インターフェース部
分の電気回路図、第６１図は操作者が操作時に使用する
徨覆のキー及びバー１ｒ特に示すアクセス指定パネル・
キーボードの一部の図、第６２Ａ、６２Ｂ及び６２Ｃ図
は＄６１図に示されるアクセス指定パネルのアクセス指
定ステーション・キーボード回路を示す電気回路図であ
る。 図で７５Ｆｉデイスク駆動器、９３は同期及び薊搬送波
分離器、９４けクロック発生器、９５はアナログ対デジ
タル変換器、９６は記録エンコーダ及び同期語挿入回路
、９７け記録増幅器、９８は再生増幅器、９９ｒ１等化
器及びデータ検出器、１００はデコーダ及び時間軸補正
器、１０１はくし形フィルタ及びクロマ・インバータ、
１０２はデジタル対アナログ変換器、１０３＃：ｔ＠埋
増幅器を示す。 ％ ｒ−＋ 出ｍ 人 アムペックス・コーポレーシ
ョン代理人弁理士 飯 １）伸 行 −Ｉ−１〜 ″ ミン −〜 内 寸 ｎ ■ ト ω ■ ９１、事件の表
示 特願昭６３−１０２８９０号 ２、発明の名称 ｖｉ流レし、ル復原装置 ３、補正をする者 事件との関係 特許出願人 名称 アムペックス コーポレーション４、代 理
人 〒１００ 住所 東京都千代田区丸の内２丁目４番１号丸ノ内とル
ヂング ７５２区 １、事件の表示 昭和６３年特許願第１０２８９０号 ２、発明の名称 直流レベル復原装置 ３、ｗＩ正をする者 事件との関係 特許出願人 名称 アムペックス コーポレーション４、代 理
人 〒１００ 住所 東京都千代田区丸の内２丁目４＃１号丸ノ内とル
ヂング ７．５２区 補正の内容 本願明細書第４７８頁第９行の「第４９Ｅ及び下図は〜
」を「第４９Ｅ図及び第４９Ｆ図は〜」 に訂正する。
駆動ユニツｌ−含む本発明を実施し九装置の全体的な外
観金示す斜視図、第２図は操作省が本発明の装置全制御
する几めに使用することができる代表的な遠隔アクセス
・ステーションを示す拡大斜視図、第３図は操作者が作
動時に使用する種々のキー及びバー全特に示す第１図の
内部アクセス・ステーションのキーボードの一部の拡大
図、第４図は本発明の全体装置の簡略化され１′ｃ機能
ブロック図、第５Ａ図は典型的なテレビジョン信号の一
部としてその垂直期間を示す図、纂５Ｂ図は水平同期パ
ルス及びカラー・バースト信＋＋を特に示すカラー・テ
レビジョン信号の一部の図、第６図は記録動作時に実施
例装置を通る信号の路を簡略化して示す機能ブロック図
、第７図は再生動作時に実施例袋ｆｌｉｔを通る信号の
路を簡略化して示す機能ブロック図、第８図はイイ号糸
、ディスクｇｊＡ！に！７器、関連した制御系及び操作
者によって使用されるアクセス・ステーションの動作を
制御する内部コンピュータ制御系を示すブロック図、第
９Ａ及び第９Ｂ図は種々のブロック間の制御相互接続を
営む本発明の装置のための信号糸のブロック図、第９Ｃ
図は（８号系の梅々の位置にて生じるテレビジョン信号
のサンプリング及び位相関係を示すタイミング図、第１
０図は第９Ａ図に示される信号系の一部であるビデオ入
力回路（基準入力回路にほぼ等しい）の機能ブロック図
、第１１Ａ図は第９図に示される信号系の一部である基
準論理回路の機能ブロック図、第１１Ｂ図は第１１Ａ図
に示されるれる基準クロック発生器の部分の動作金示す
タイミング図、第１２Ｃ図は第１２Ａ図に示される基準
クロック発生器の部分の動作を示すタイミング図、第１
３Ａ、Ｂ、Ｃ及びＤ図は第９Ａ図に示される信号系の一
部であるエンコーダ・スイッチを示す電気回路図、第１
３Ｅ図は第１３Ａ−Ｄ図に示されるエンコーダ・スイッ
チ回路に含まれたブリンキング・クロス削除信号発生器
のブロック図、＠１３１’図は再生時に２つのテレビジ
ョン・フィールドと共に生ぜしめられたブリンキング・
クロス削除（Ｎ 号のグラフ図、！１４図は＠９Ａ図に
示され友信号系の一部であるエンコーダ・スイッチ及び
同期語挿入回路の機能ブロック図、第１５Ａ図は第９Ａ
図に示される信号系の一部であるデータ速度及び時間軸
補正回路の機能ブロック図、第１５Ｂ及び第１５０図Ｆ
ｉ第１５Ａ図に示されるデータ速度及び時間軸補正回路
のためのタイミング図、第１６図は第９Ａ図に示される
信号系の一部であるデータ転送回路の機能ブロック図、
＠１７図はクロミナンス・インバータ部分が奇数対称を
有するデジタル・トランスバーサル・フィルタであるよ
うな第９Ａ図に示きれる信号系のクロマ分離及び処理回
路の一実施例のブロック図、第１８図は＠１７図のブロ
ック図に示される回路のクロマ・インバータ部分のより
詳細なブロック図、第１９及び２０図は第９Ａ図に示さ
れる信号系のクロマ分離及び処理回路の別実施例のブロ
ック図、第２１図は単一の記憶さネ九フィールドからカ
ラー・テレビジョン信号の４フイールドを再構成するた
めに使用された回路の別実施例のブロック図、第２２図
は第９Ａ図に示される信号系の一部であるブランキング
挿入及びビット・ミューティング回路の機能ブロック図
、第２３図は第９Ａ図に示される信号系の一部であるデ
ジタル対アナログ変換及びバースト並びに圏期挿入回路
の機能ブロック図、第２４図は信号系の等化回路を含む
再生回路のブロック図、第２５図ｆ″ｉ＠２４図に示さ
れる等化回路の一実施例のブロック図、Ｗ、２６図は第
２４図に示される等化回路の別実施例のブロック図、紀
２７図は周知の再生ヘッド及び前置増幅器組合せ回路の
再生応答を示すグラフ図、第２８図は第２７図に示され
るｎ線を補償する、第２４図に示される等化回路によっ
て与えられる等化曲線を示すグラフ図、第２９図は実施
例装置のコンピュータ制御系の中央処理ユニット・イン
ターフェース部分の機能ブロック図、２ｇ５０図は実施
例装置のコンピュータ制御系の遠隔アクセス・ステーシ
ョン・インターフェース部分の機能ブロック図、第３１
図は実施例装置のコンビュータル制御系の遠隔アクセス
・ステーション及び内部アクセス・ステーション部分の
機能ブロック図、第３２Ａ及び３２Ｂ図は実施例装置の
コンピュータ制御系の信号系インターフェース部分の電
気回路図、第３５Ａ及び５５Ｂ図は実施例装置のコンピ
ュータ制御系の第１のデータ・トラック・インターフェ
ース部分の機能ブロック図、第３４Ａ、３４Ｂ、３４Ｃ
，３４Ｄ、３４Ｂ、３４Ｆ、３４Ｇ及び３４Ｆ（図は実
施例装置のコンピュータ制御系の第２のデータ・トラッ
ク・インターフェース部分の電気回路図、第３５Ａ及び
３５Ｂ図は実施例装置のコンピュータ制御系のディスク
・ドライブ・インターフェース部分の電気回路図、第３
６図は実施例装置のディスク駆動部分のディスク駆動サ
ーボ７エーズロツク回路の機能ブロック図、第３７Ａ及
び３７Ｂ図は実施例装置のディスク駆動部分の友めの記
録再生制御回路の電気回路図、第５８Ａ及び３８Ｂ図は
実施例装置のディスク駆動部分のための記録タイミング
回路の概略回路図、第５９図は実施例装置のディスク駆
動部分のためのタイミング発生回路の電気回路図、第４
ＯＡ及び４０Ｂ図は実施例装置のディスク駆動部分のた
めの誤差検査回路の電気回路図、＠４１Ａ及び４１Ｂ図
は第５６図のブロック回路に示される装置のディスク駆
！＃部分のためのディスク・７工−ズロツク制御回路の
電気回路図、第４２Ａ、 ４２Ｂ、 ４２Ｃ，、ｓＺＤ
図は第１０図のブロック回路に示される信号系の入力回
路の電気回路図、第４３Ａ、、 ４３Ｂ、 ０Ｃ及び４
３Ｄ図は第１１図のブロック図に示される信号系の基準
論理回路の電気回路図、第ａａＡ、 ４ａＢ、 ａａＣ
及び４４Ｄ図は第１２Ａ図のブロック図に示される信号
系の基準クロック発生器の電気回路図、第４５Ａ、４５
Ｂ、４５Ｃ及び４ｓＤＰＪＶｉ第１４図のブロック図罠
示される信号系のエンコーダ及び周期胎挿入回路の電気
回路図、第４５Ｅ図は第４５Ａ図に示されるデータ・エ
ンコーダ回路の動作を示すタイミング図、第４６Ａ。 ４６Ｂ、 ４６Ｃ，４６Ｄ図は第１５図のブロック図に
示される信号系のデータ・エンコーダ並びにデータ速度
及び時間軸補正回路の電気回路図、第４６Ｅ図は第４６
Ａ、、４６Ｂ図に示されるデータ・エンコーダ回路の動
作を示すタイミング図、第４７人及びａ７Ｂ図は第１６
図のブロック図に示される信号糸のデータ転送回路の電
気回路図、第４８Ａ、 ４８Ｂ、 ４８Ｃ図は第１７図
に示される信号系のクロマ部分のクロマ分離器の電気回
路図、第４９Ａ及び４９Ｂ図は第１８図のブロック図に
よって示されるクロマ部分の実施例に於いて使用される
クロマ・インバータ回路及びそのだめのタイミング制御
器の電気回路図、第４９Ｃ図は第４８Ａ、ａ８Ｂ、４８
Ｃ及び４８１）図に概略示される信号系のクロマ・イン
バータ回路のタイミング制御部分の榊能ブロック図、第
４９Ｄ図ｒｉ第４９０図に示されるクロマ・インバータ
のタイミングｆｔｌ１８部分の！ｔ１１１１作を示すタ
イミング図である。第４ｑＥ及び下図は第２０図のブロ
ック図Ｖこ工って示芒れるクロマ部分の実施例に使用さ
ねるクロマ・インバータ回路及びそのためのタイミング
ｌｌｉ制御器の′電気回路図、第５ＯＡ及び５０８図は
第１７図のブロック図に示される信号糸のクロマ部分の
クロマ帯域通過フィルタ回路の電気回路図、第５１Ａ及
び５１Ｂ図は第２２図のブロック図に示される信号糸の
ブランキング及びビット・ミューティング回路の′電気
回路図、第５２Ａ、５２Ｂ、 ５２ｃ及び５２Ｄｉは第
２５図のブロック図に示される信号系のデジタル対アナ
ログ変換器並びにバースト及び同期押入回路の′眠気回
路図、第５３Ａ及び５３８図ｒｉ第２４図のブロック図
に示される信号糸の等化回路の電気回路図、第５４Ａ及
びｓ４Ｂ図は第２４図のブロック図に示される貴生回路
に使用されている前置増幅器の電気回路図、第５５Ａ、
５５Ｂ、 ５５Ｃ及び５５Ｄ図は＠３０図のブロック
図に示されるコンピュータ制御系の遠隔アクセス・ステ
ーション・インターフェース回路の電気回路図、第５６
Ｎ。 ５６Ｂ、５６Ｃ及び５６Ｄ図は第３１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及び内部アクセス・ステーション・キーボード回路
の電気回路図、第５７Ａ、５７Ｂ図は第３５図のブロッ
ク図に示されるコンピュータ制御系の第１のデータ・ト
ラック・インターフェース回路の電気回路図、＠５８Ａ
、 ５８Ｂ、 ５８Ｃ及び５８Ｄ図は実施例装置のコン
ピュータ制御系の中央処理ユニット・インターフェース
部分の電気回路図、第５９Ａ及び５９Ｂ図はＷｋＳ ６
ｉＪのブロック図に示てれる装置のディスク駆動部分の
ディスク・ブリドライバ部分の電気回路図、第６ＯＡ及
び６０Ｂ図は実施例装置のデータ・インターフェース部
分の電気回路図、第６１図は操作者が操作時に使用する
徨覆のキー及びバー１ｒ特に示すアクセス指定パネル・
キーボードの一部の図、第６２Ａ、６２Ｂ及び６２Ｃ図
は＄６１図に示されるアクセス指定パネルのアクセス指
定ステーション・キーボード回路を示す電気回路図であ
る。 図で７５Ｆｉデイスク駆動器、９３は同期及び薊搬送波
分離器、９４けクロック発生器、９５はアナログ対デジ
タル変換器、９６は記録エンコーダ及び同期語挿入回路
、９７け記録増幅器、９８は再生増幅器、９９ｒ１等化
器及びデータ検出器、１００はデコーダ及び時間軸補正
器、１０１はくし形フィルタ及びクロマ・インバータ、
１０２はデジタル対アナログ変換器、１０３＃：ｔ＠埋
増幅器を示す。 ％ ｒ−＋ 出ｍ 人 アムペックス・コーポレーシ
ョン代理人弁理士 飯 １）伸 行 −Ｉ−１〜 ″ ミン −〜 内 寸 ｎ ■ ト ω ■ ９１、事件の表
示 特願昭６３−１０２８９０号 ２、発明の名称 ｖｉ流レし、ル復原装置 ３、補正をする者 事件との関係 特許出願人 名称 アムペックス コーポレーション４、代 理
人 〒１００ 住所 東京都千代田区丸の内２丁目４番１号丸ノ内とル
ヂング ７５２区 １、事件の表示 昭和６３年特許願第１０２８９０号 ２、発明の名称 直流レベル復原装置 ３、ｗＩ正をする者 事件との関係 特許出願人 名称 アムペックス コーポレーション４、代 理
人 〒１００ 住所 東京都千代田区丸の内２丁目４＃１号丸ノ内とル
ヂング ７．５２区 補正の内容 本願明細書第４７８頁第９行の「第４９Ｅ及び下図は〜
」を「第４９Ｅ図及び第４９Ｆ図は〜」 に訂正する。
Claims (1)
- 【特許請求の範囲】 水平ブランキング期間内で水平同期パルスの後に生じる
クロマ副搬送波の複数のサイクルを有する複合ビデオ信
号の直流レベルを復原する、下記手段よりなる装置。 （イ）附与される補正信号に応じて上記ビデオ信号の直
流レベルを調節するための手段。 （ロ）上記ビデオ信号の平均値を決定するようにこのビ
デオ信号を積分し、かつ上記調節手段へ上記補正信号を
与えると共に、活性化信号を受けると動作する手段。 （ハ）上記活性化信号を生じさせ、上記水平同期パルス
の存在に応じて、上記クロマ副搬送波が存在する際に生
じる予定の時間期間の間上記活性化信号を与え、この時
間期間を上記クロマ副搬送波の全サイクル数に対応させ
るようになす手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB7645195 | 1976-10-29 | ||
| GB4519576 | 1976-10-29 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Division JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
Publications (2)
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|---|---|
| JPH0242890A true JPH0242890A (ja) | 1990-02-13 |
| JPH0250677B2 JPH0250677B2 (ja) | 1990-11-05 |
Family
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Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
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| JP63102890A Granted JPH0242890A (ja) | 1976-10-29 | 1988-04-27 | 直流レベル復原装置 |
| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
Family Applications Before (2)
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|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
| JP63102889A Granted JPH0242889A (ja) | 1976-10-29 | 1988-04-27 | サンプリング装置 |
Family Applications After (2)
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|---|---|---|---|
| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
Country Status (5)
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| NL187211C (nl) * | 1981-02-27 | Uniroyal Inc | Werkwijze voor de bereiding van een expandeerbaar mengsel, werkwijze voor de bereiding van geexpandeerde polymere materialen, alsmede werkwijze voor de bereiding van een hydrazodicarbonzuurester als bij verhitting gasafsplitsend middel. | |
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| JPS6298989A (ja) * | 1985-10-17 | 1987-05-08 | アムペックス コーポレーシヨン | ブランキング信号発生制御方法及び装置 |
| NL8700294A (nl) * | 1987-02-09 | 1988-09-01 | At & T & Philips Telecomm | Klemcircuit voor een televisietransmissiesysteem. |
| DE3816568A1 (de) * | 1988-05-14 | 1989-11-16 | Bodenseewerk Geraetetech | Verfahren und vorrichtung zur demodulation eines wechselspannungs-signals |
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| KR920006751Y1 (ko) * | 1989-12-16 | 1992-09-26 | 삼성전자 주식회사 | 비디오 테이프 레코더의 lp 모드 다기능시 칼라신호 보상회로 |
| JP4824610B2 (ja) * | 2007-03-19 | 2011-11-30 | テイ・エス テック株式会社 | 屋外車両用シート |
Family Cites Families (11)
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|---|---|---|---|---|
| US3657712A (en) * | 1955-12-09 | 1972-04-18 | Dirks Computer Systems Corp | Storing device for signals |
| US3252098A (en) * | 1961-11-20 | 1966-05-17 | Ibm | Waveform shaping circuit |
| US3539716A (en) * | 1968-03-18 | 1970-11-10 | Ampex | Method and apparatus for recording and reproducing television or other broad band signals with an altered time base effect |
| JPS555954B1 (ja) * | 1968-08-14 | 1980-02-12 | ||
| US3795763A (en) * | 1972-04-18 | 1974-03-05 | Communications Satellite Corp | Digital television transmission system |
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| JPS5037063B2 (ja) * | 1972-05-24 | 1975-11-29 | ||
| JPS5011322A (ja) * | 1973-05-30 | 1975-02-05 | ||
| NL7309910A (nl) * | 1973-07-17 | 1975-01-21 | Philips Nv | Inrichting voor het weergeven van een op een registratiedrager opgetekend kleurentelevisie- signaal. |
| JPS557988B2 (ja) * | 1973-10-01 | 1980-02-29 | ||
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