JPH0242888A - 同期語挿入装置 - Google Patents
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Processing Of Color Television Signals (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Picture Signal Circuits (AREA)
- Testing, Inspecting, Measuring Of Stereoscopic Televisions And Televisions (AREA)
- Digital Magnetic Recording (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記録再生装置に関し、特にデジタル技術を用い
てテレビジョン信号を記録及び再生する装置に関する。
てテレビジョン信号を記録及び再生する装置に関する。
テクノロジーの絶え間ない発達はテレビ放送局で現在用
いられている装置に多くの変化を与えるに至っている。
いられている装置に多くの変化を与えるに至っている。
最も最近の変化の一つは、商用放送テレビ局の操作の多
くの面で写真技術から磁気媒体が使われるようになった
ことである。例えば、放送される特作品はフィルムから
ではなく磁気テープから作られておシ、テレビ局のニュ
ース部ではニュース番組の映像を作るのに、次第にフィ
ルムカメラの使用からビデオ記録システムに変わって来
ている。更に、多くの放送局では移動送信機を使用して
おり、現地の映像を直接放送したり、現地の映像を放送
局に送ってそのまま放送したり、ビデオテープに記録し
、編集し、後に放送するために用いる。これらの技術の
利点は、写真フィルムの使用と比較して、取扱いやすく
、柔軟性があシ、処理が早いことでちゃ、更に必要でな
くなつた情報が記録されている磁気テープを再使用する
こともできる。
くの面で写真技術から磁気媒体が使われるようになった
ことである。例えば、放送される特作品はフィルムから
ではなく磁気テープから作られておシ、テレビ局のニュ
ース部ではニュース番組の映像を作るのに、次第にフィ
ルムカメラの使用からビデオ記録システムに変わって来
ている。更に、多くの放送局では移動送信機を使用して
おり、現地の映像を直接放送したり、現地の映像を放送
局に送ってそのまま放送したり、ビデオテープに記録し
、編集し、後に放送するために用いる。これらの技術の
利点は、写真フィルムの使用と比較して、取扱いやすく
、柔軟性があシ、処理が早いことでちゃ、更に必要でな
くなつた情報が記録されている磁気テープを再使用する
こともできる。
今日の商用テレビ局でいまだにフィルムがよく用いられ
るのは３５ミリフイルムを用いるテレシネという分野で
ある。テレシネはプログラム、コマーシャル、ニュース
等に用いられるビデオスチル画像を作成するのに、即ち
操作中スチル画像が用いられる時にはいつでも用いられ
る。平均的商用テレビ局では３５ミリフイルムのスライ
ドを約２０００〜５０００フアイル所有しているという
事実からテレシネの使用は広範囲であることが証明でき
よう。これらのファイルを全て維持するには、新しいス
ライドの導入、古くなったフィルムの廃棄、必要な時に
ただちに入手できるようにするための正確なインデック
スの維持等の煩わしい作業が必要である。一連のスライ
ドプログラムを組む場合、スライドファイルは人の手で
テレシネ部に運ばれ、清掃され、機械にかけられなけれ
ばならない。清掃作業をとってみても、はこシの粒子や
傷などによって、たとえ制作者が気をつけていても満足
のいく制作結果が得られないこともある。
るのは３５ミリフイルムを用いるテレシネという分野で
ある。テレシネはプログラム、コマーシャル、ニュース
等に用いられるビデオスチル画像を作成するのに、即ち
操作中スチル画像が用いられる時にはいつでも用いられ
る。平均的商用テレビ局では３５ミリフイルムのスライ
ドを約２０００〜５０００フアイル所有しているという
事実からテレシネの使用は広範囲であることが証明でき
よう。これらのファイルを全て維持するには、新しいス
ライドの導入、古くなったフィルムの廃棄、必要な時に
ただちに入手できるようにするための正確なインデック
スの維持等の煩わしい作業が必要である。一連のスライ
ドプログラムを組む場合、スライドファイルは人の手で
テレシネ部に運ばれ、清掃され、機械にかけられなけれ
ばならない。清掃作業をとってみても、はこシの粒子や
傷などによって、たとえ制作者が気をつけていても満足
のいく制作結果が得られないこともある。
更に、放送に使用した後、スライドは機械から取シだし
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものである。
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものである。
ビデオスチル画像を作成する装置として、テレシネ即ち
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、スチル画像のビデオ情報を磁気
媒体に記憶させるようにした記録再生装置に関するもの
である。本発明の装置は、磁気記憶媒体として一般的な
標準コンピュータディスク駆動装置を用い（後述するよ
うにある部分において変更を加えるが）、従ってスライ
ドに伴う多くの問題を解決することができる。スチル画
像は磁気媒体に記憶されるので、はこりや傷等による劣
化の問題は起こらない。更に、記録された情報は簡単に
処理できるので、同一のスチル画像を異なる場所で何人
かの操作員によって同時に用いることもできる。
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、スチル画像のビデオ情報を磁気
媒体に記憶させるようにした記録再生装置に関するもの
である。本発明の装置は、磁気記憶媒体として一般的な
標準コンピュータディスク駆動装置を用い（後述するよ
うにある部分において変更を加えるが）、従ってスライ
ドに伴う多くの問題を解決することができる。スチル画
像は磁気媒体に記憶されるので、はこりや傷等による劣
化の問題は起こらない。更に、記録された情報は簡単に
処理できるので、同一のスチル画像を異なる場所で何人
かの操作員によって同時に用いることもできる。
本発明の装置はスチル画像を記録再生するのに適用され
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸動化を変化させまたは変化させずに、記録再生
するように構成することもできる。
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸動化を変化させまたは変化させずに、記録再生
するように構成することもできる。
従って、本発明は特にテレビジョン信号を記録再生する
のに適用される改善された記録再生装置を提供すること
を目的とする。
のに適用される改善された記録再生装置を提供すること
を目的とする。
実施例の概略説明
第１〜３図に関連してより広く云えば、本発明は第１図
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７５を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７０のオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装置７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック７２中にある内部アクセス・ステーション７８の
ような多くのアクセス・ステーション装置ヲ使用する１
人おるいはそれ以上の操作者によって制御される。必要
に応じて、ビデオモニタ７９、ベクトル及びｒＡＪオソ
シロスコープがラック７２に示されるように使用されて
もよい。相制御スイッチ８１は内部アクセス・ステーシ
ョン７８の上方に設けられている。
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７５を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７０のオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装置７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック７２中にある内部アクセス・ステーション７８の
ような多くのアクセス・ステーション装置ヲ使用する１
人おるいはそれ以上の操作者によって制御される。必要
に応じて、ビデオモニタ７９、ベクトル及びｒＡＪオソ
シロスコープがラック７２に示されるように使用されて
もよい。相制御スイッチ８１は内部アクセス・ステーシ
ョン７８の上方に設けられている。
実施例装置は内部アクセス・ステーション７８又は遠隔
アクセス・ステーション７６を使用して操作者によ多制
御される。両ステーション共にキーボードを有し、それ
は数値キー及び機能キー及びバーと、３２文字表示器８
２を有し、表示器８２は使用時に機能動作を実行するた
めに必要な情報の読出しを与えると共に、アドレスされ
ているあるスチルの識別に関する情報及び他の情報を表
示する。第２図に示された遠隔アクセス・ステーション
７６はそれぞれの遠隔アクセス・ステーションの代表的
なもので、好適実施例では７台までの遠隔アクセス・ス
テーションを装置７０の制御のために使用できる。第１
図で８３として一般的に示されかつｔＩＸｓ図の拡大破
断図でも示される内部アクセス・ステーション・キーボ
ードは遠隔アクセス・ステーション（その機能キー数は
少ない。）よシもよシ大きな動作能力を有している。
アクセス・ステーション７６を使用して操作者によ多制
御される。両ステーション共にキーボードを有し、それ
は数値キー及び機能キー及びバーと、３２文字表示器８
２を有し、表示器８２は使用時に機能動作を実行するた
めに必要な情報の読出しを与えると共に、アドレスされ
ているあるスチルの識別に関する情報及び他の情報を表
示する。第２図に示された遠隔アクセス・ステーション
７６はそれぞれの遠隔アクセス・ステーションの代表的
なもので、好適実施例では７台までの遠隔アクセス・ス
テーションを装置７０の制御のために使用できる。第１
図で８３として一般的に示されかつｔＩＸｓ図の拡大破
断図でも示される内部アクセス・ステーション・キーボ
ードは遠隔アクセス・ステーション（その機能キー数は
少ない。）よシもよシ大きな動作能力を有している。
後述するように、キーボードは８４で一般的に示された
大きなキー群とキーボードの左側に示された小さなキー
群８５とを含んでいる。また、制御スイッチ８６は現に
使用されるスチルの不注意な消去の可能性を回避するた
め通常及び削除動作間を切換えるために設けられてもよ
い。
大きなキー群とキーボードの左側に示された小さなキー
群８５とを含んでいる。また、制御スイッチ８６は現に
使用されるスチルの不注意な消去の可能性を回避するた
め通常及び削除動作間を切換えるために設けられてもよ
い。
第４図に示される非常に簡略化されたブロック図に於い
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、これは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる。選択されたデ
ィスク駆動器７３内に設けられたゲート回路は信号を選
択された駆動器に於いて記録させるようにする。１つ以
上のディスク駆動器７３が記録信号インターフェース回
路８９によって与えられるビデオ信号を記録するために
同時に選択されることもできる。スイッチ回路を信号イ
ンターフェース及び関連ゲート回路に代えて使用するこ
とができ、信号を記録すべきディスク・パック７５を有
する選択されたディスク駆動器にのみ記録信号処理回路
８Ｂによって与えられる信号を供給するようにしてもよ
い。
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、これは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる。選択されたデ
ィスク駆動器７３内に設けられたゲート回路は信号を選
択された駆動器に於いて記録させるようにする。１つ以
上のディスク駆動器７３が記録信号インターフェース回
路８９によって与えられるビデオ信号を記録するために
同時に選択されることもできる。スイッチ回路を信号イ
ンターフェース及び関連ゲート回路に代えて使用するこ
とができ、信号を記録すべきディスク・パック７５を有
する選択されたディスク駆動器にのみ記録信号処理回路
８Ｂによって与えられる信号を供給するようにしてもよ
い。
再生時に、ディスク駆動器の１つからの信号は再生スイ
ッチ回路９０に与えられ、そのスイッチ回路はそれぞれ
がビデオ出力チャンネルを与える再生チャンネル９１の
１つに信号を与える。コンピュータ制御系９２は実施例
装置の種々の要素の全体動作を制御するために記録処理
回路、信号インター７エース及びスイッチ回路並びにデ
ィスク駆動器とインターフェースされ、かつ遠隔アクセ
ス・ステーション及び内部アクセス・ステーションとも
インターフェースする。後述するように、ディスク・バ
ックがオンラインである即ちそれがディスク駆動器７５
の１つに物理的にロードされているならば、操作者はス
チルの記録に当って特定のディスクを選択することがで
きる。これに関して、実施例装置はそれが６４までの別
々のディスク・バック（その１つのみが任意に１つのデ
ィスク駆動器に配置されることができる）を識別するよ
うになっているためにディスク駆動器ではなくディスク
・バックをアドレスするということを理解すべきである
。従って、実施例装置が２つのディスク駆動器を持って
いる場合には、ただ２つのディスク・バックが１度にオ
ンラインせしめられることができる。操作者はスチルを
記録したい１つのディスク・バックのアドレスを入れる
ためアクセス・ステーション・キーボード８３を使用す
ることができ、選択したディスク・バックを装荷したデ
ィスク駆動器とのコンピュータの相互作用により、選択
されたオンライン・ディスク・バックに関して記録操作
を行なうことができる。同様に、操作者は１つのディス
ク駆動器のディスク・バックカラスチル・フレームを再
生することができ、かつスチル・フレームを再生し８た
い再生チャンネルを定めることができる。
ッチ回路９０に与えられ、そのスイッチ回路はそれぞれ
がビデオ出力チャンネルを与える再生チャンネル９１の
１つに信号を与える。コンピュータ制御系９２は実施例
装置の種々の要素の全体動作を制御するために記録処理
回路、信号インター７エース及びスイッチ回路並びにデ
ィスク駆動器とインターフェースされ、かつ遠隔アクセ
ス・ステーション及び内部アクセス・ステーションとも
インターフェースする。後述するように、ディスク・バ
ックがオンラインである即ちそれがディスク駆動器７５
の１つに物理的にロードされているならば、操作者はス
チルの記録に当って特定のディスクを選択することがで
きる。これに関して、実施例装置はそれが６４までの別
々のディスク・バック（その１つのみが任意に１つのデ
ィスク駆動器に配置されることができる）を識別するよ
うになっているためにディスク駆動器ではなくディスク
・バックをアドレスするということを理解すべきである
。従って、実施例装置が２つのディスク駆動器を持って
いる場合には、ただ２つのディスク・バックが１度にオ
ンラインせしめられることができる。操作者はスチルを
記録したい１つのディスク・バックのアドレスを入れる
ためアクセス・ステーション・キーボード８３を使用す
ることができ、選択したディスク・バックを装荷したデ
ィスク駆動器とのコンピュータの相互作用により、選択
されたオンライン・ディスク・バックに関して記録操作
を行なうことができる。同様に、操作者は１つのディス
ク駆動器のディスク・バックカラスチル・フレームを再
生することができ、かつスチル・フレームを再生し８た
い再生チャンネルを定めることができる。
実施例装置は、４つの主たる動作状態のモード、即ち、
（１）記録／削除、（２）再生、（３）シーケンス・ア
ッセンブル、（４）シーゲンス再生を有Ｌ２ている。記
録及び再生動作が第６及び７図を参照し７て最初に記載
される。これら図はディスク駆動器７３の１つに関連し
た記録及び再生時の信号路の概略ブロック図をそれぞれ
示す。
（１）記録／削除、（２）再生、（３）シーケンス・ア
ッセンブル、（４）シーゲンス再生を有Ｌ２ている。記
録及び再生動作が第６及び７図を参照し７て最初に記載
される。これら図はディスク駆動器７３の１つに関連し
た記録及び再生時の信号路の概略ブロック図をそれぞれ
示す。
第６図の記録信号路のブロック図に於い１、複合ビデオ
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号より取り出される。入力段回路はまた後の再
生時に使用するだめの同期及び副搬送波信号をも再発生
ｌ〜、従って、再発生された同期及び副搬送波信号は後
段の要素によって動作時に使用される基準信号を発生す
るクロック発生器９４に与えられる。カラー・バースト
成分を有するクランプされたアナログ・ビデオ信号は、
次いでアナログ対デジタル（Ａ／Ｄ ）変換器９５に与
えられ、これＦｉ１０７ＭＨｚのサンブリ〉′グ速度で
の出力信号を与える５、この場合、各サンプル値は８ビ
ツトの情報よりなる。出力デジタル・ビデオ信号は非零
復帰形（ＮＲＺ）コードである。即ち、２進コードは・
・インベルとして「１」を等価なローレベルとして「０
」を定める。デジタル化されたビデオ信号は８つの平行
なうイン（各ラインは各ビットに対応する）に生じ、次
いでエンコーダ及び同期語挿入器９６に与えられ、デー
タ・メトリー５ムのＤＣ成分を最小とする点でデジタル
磁気記録のためには特に優れている特殊な記録コード（
ミラー・コード又はミラー２乗コード）に変換される。
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号より取り出される。入力段回路はまた後の再
生時に使用するだめの同期及び副搬送波信号をも再発生
ｌ〜、従って、再発生された同期及び副搬送波信号は後
段の要素によって動作時に使用される基準信号を発生す
るクロック発生器９４に与えられる。カラー・バースト
成分を有するクランプされたアナログ・ビデオ信号は、
次いでアナログ対デジタル（Ａ／Ｄ ）変換器９５に与
えられ、これＦｉ１０７ＭＨｚのサンブリ〉′グ速度で
の出力信号を与える５、この場合、各サンプル値は８ビ
ツトの情報よりなる。出力デジタル・ビデオ信号は非零
復帰形（ＮＲＺ）コードである。即ち、２進コードは・
・インベルとして「１」を等価なローレベルとして「０
」を定める。デジタル化されたビデオ信号は８つの平行
なうイン（各ラインは各ビットに対応する）に生じ、次
いでエンコーダ及び同期語挿入器９６に与えられ、デー
タ・メトリー５ムのＤＣ成分を最小とする点でデジタル
磁気記録のためには特に優れている特殊な記録コード（
ミラー・コード又はミラー２乗コード）に変換される。
この回路も又、カラー・バースト同期成分により表示さ
れるカラー副搬送波の特定の位相角度に対して交番テレ
ビジョン・ラインに同期ワードを挿入する。この同期ワ
ードは、各サンプルにより表示される数値を規定するよ
うに合成されねばならぬデータの８つの平行ビットにお
ける再生の開学じるタイム・ベース補正および工２−の
スキューのための基準として使用される。８つの並列回
線におけ為ディジタル・ビデオ情報は次に記録増巾回路
１５３と、ディスク駆動部７５によりディジタル化ビデ
オ信号を記録するための８つの記録ヘッドの２グル一プ
間に切換る選択されたディスク駆動部７５と関連するヘ
ッド・スイッチ回路９７に与えられる。ディスク駆動部
は、そのスピンドルの回転速度が垂直同期にロックされ
、回転ディスクの速度が毎分５６００回転となるように
サーボ制御される。スピンドルの駆動を垂直同期にロッ
クする事により、装置は、ディスク、バックの１回転当
υ１テレビジョン・フィールドを記録し、同時に８つの
ディスク表面に８つのデータ・ストリームを記録する。
れるカラー副搬送波の特定の位相角度に対して交番テレ
ビジョン・ラインに同期ワードを挿入する。この同期ワ
ードは、各サンプルにより表示される数値を規定するよ
うに合成されねばならぬデータの８つの平行ビットにお
ける再生の開学じるタイム・ベース補正および工２−の
スキューのための基準として使用される。８つの並列回
線におけ為ディジタル・ビデオ情報は次に記録増巾回路
１５３と、ディスク駆動部７５によりディジタル化ビデ
オ信号を記録するための８つの記録ヘッドの２グル一プ
間に切換る選択されたディスク駆動部７５と関連するヘ
ッド・スイッチ回路９７に与えられる。ディスク駆動部
は、そのスピンドルの回転速度が垂直同期にロックされ
、回転ディスクの速度が毎分５６００回転となるように
サーボ制御される。スピンドルの駆動を垂直同期にロッ
クする事により、装置は、ディスク、バックの１回転当
υ１テレビジョン・フィールドを記録し、同時に８つの
ディスク表面に８つのデータ・ストリームを記録する。
１フイールドの記録の完了時、記録増巾回路１５３と−
・ンド・スイッチ回路９７は、画像フレーム、即ち２つ
の走査されたテレビジョンフィールドが１６個のヘッド
を用いてディスク駆動部の２回転で記録されるように、
別の組の８個のディスク面上にテレビジョン・フレーム
の第２のフィールドを同時に記録するための別の組のヘ
ッドを作動するよう指令される。１つのディスク・駆動
部に位置される各ディスク・パックは８１５個のシリン
ダを含む事が望ましく、その各々は１９の記録面を持ち
、従って８１５のディジタル・テレビジョン・フレーム
を記録する。１つのディスク・パックの１９のディスク
の記録面の各々に対して１つの読出し／書込みヘッドが
あり、全てのヘッドはその位置がリニア・モータで制御
される共通のキャリッジ上に垂直方向に整合されて取付
けられている。１つのシリンダは１つのディスク・パッ
クの同じ半径上に位置される全ての記録面を有する事を
規定される事を理解すべきである。然し、用語「トラッ
ク」を「シリンダ」の代りに本文に用い、従ってトラッ
クとは同一半径さの全ての記録両部ちシリンダ上の全表
面を含む事を意味する。このように、スチルを記録又は
再生するためのアドレス指定されたトラックは、実際に
その半径において利用できるシリンダ上の１９の個々の
表面をさす。記録に利用できる１９の表面の内、１つは
、活動ビデオ情報の代シにアドレスおよび他の準備情報
の記録に使用され、特に「データートラック」と呼ばれ
る。１９０表面の内２つは１つのパリティ・ビットを記
録するのに利用でき、１６０面は以下に更に説明するよ
うにビデオ・データの記録に使用される。又一般にサー
ボ・ヘッドと呼ばれるヘットの１つは、パックの製造者
によシ予め記録されたサーボ・トラック情報のみを含む
２０番目のディスク・バック面上を移動する。このサー
ボ・トラックは、２つの機能、即ち、探査指令に続いて
、ヘッド・スタックは、ヘッドの即時位置を決定するよ
うカウントされるサーボ・トラックを横断し、探査位相
の完了後、サーボ・ヘッドはヘッド・キャリッジを適当
なサーボ・トラック上に心出しして保持するようリニア
・モータ位置を制御するのに使用されるエラー信号を生
成する。このようなフィー・ドパツク・システムを用い
る事によシ、１インチ（約２５．４＋ｍ）当り約４００
本のトラック・即ちディスク・パック当り合計８１５本
のトラックの半径方向バッキング密度の達成が可能であ
る。
・ンド・スイッチ回路９７は、画像フレーム、即ち２つ
の走査されたテレビジョンフィールドが１６個のヘッド
を用いてディスク駆動部の２回転で記録されるように、
別の組の８個のディスク面上にテレビジョン・フレーム
の第２のフィールドを同時に記録するための別の組のヘ
ッドを作動するよう指令される。１つのディスク・駆動
部に位置される各ディスク・パックは８１５個のシリン
ダを含む事が望ましく、その各々は１９の記録面を持ち
、従って８１５のディジタル・テレビジョン・フレーム
を記録する。１つのディスク・パックの１９のディスク
の記録面の各々に対して１つの読出し／書込みヘッドが
あり、全てのヘッドはその位置がリニア・モータで制御
される共通のキャリッジ上に垂直方向に整合されて取付
けられている。１つのシリンダは１つのディスク・パッ
クの同じ半径上に位置される全ての記録面を有する事を
規定される事を理解すべきである。然し、用語「トラッ
ク」を「シリンダ」の代りに本文に用い、従ってトラッ
クとは同一半径さの全ての記録両部ちシリンダ上の全表
面を含む事を意味する。このように、スチルを記録又は
再生するためのアドレス指定されたトラックは、実際に
その半径において利用できるシリンダ上の１９の個々の
表面をさす。記録に利用できる１９の表面の内、１つは
、活動ビデオ情報の代シにアドレスおよび他の準備情報
の記録に使用され、特に「データートラック」と呼ばれ
る。１９０表面の内２つは１つのパリティ・ビットを記
録するのに利用でき、１６０面は以下に更に説明するよ
うにビデオ・データの記録に使用される。又一般にサー
ボ・ヘッドと呼ばれるヘットの１つは、パックの製造者
によシ予め記録されたサーボ・トラック情報のみを含む
２０番目のディスク・バック面上を移動する。このサー
ボ・トラックは、２つの機能、即ち、探査指令に続いて
、ヘッド・スタックは、ヘッドの即時位置を決定するよ
うカウントされるサーボ・トラックを横断し、探査位相
の完了後、サーボ・ヘッドはヘッド・キャリッジを適当
なサーボ・トラック上に心出しして保持するようリニア
・モータ位置を制御するのに使用されるエラー信号を生
成する。このようなフィー・ドパツク・システムを用い
る事によシ、１インチ（約２５．４＋ｍ）当り約４００
本のトラック・即ちディスク・パック当り合計８１５本
のトラックの半径方向バッキング密度の達成が可能であ
る。
本装置は、ディスク・パック・メモリーの周波数応答制
限のため、アナログ・ビデオ信号は記録しないため、ビ
デオ信号は記録のためディジタル・化される。ディジタ
ル化された信号が記録されるため、システムのビデオ信
号対ノイズ比は、従来のビデオ・テープ・レコーダにお
ける如く、記録媒体およびプリアンプのノイズよシも量
子化ノイズにより主として決定される。このように、本
装置は、約５８ ｄＢのＳ／Ｎ比を生じ、モワレおよび
残り時間ペースのエラー（残留時間軸誤差）の如き効果
は存在せず、記憶チャンネルのディジタル・ランダム・
エラーは多くの場合実際には目に見えない遇発的な伝送
エラーを生じる程度の低さである。
限のため、アナログ・ビデオ信号は記録しないため、ビ
デオ信号は記録のためディジタル・化される。ディジタ
ル化された信号が記録されるため、システムのビデオ信
号対ノイズ比は、従来のビデオ・テープ・レコーダにお
ける如く、記録媒体およびプリアンプのノイズよシも量
子化ノイズにより主として決定される。このように、本
装置は、約５８ ｄＢのＳ／Ｎ比を生じ、モワレおよび
残り時間ペースのエラー（残留時間軸誤差）の如き効果
は存在せず、記憶チャンネルのディジタル・ランダム・
エラーは多くの場合実際には目に見えない遇発的な伝送
エラーを生じる程度の低さである。
８つのディスク面の各々に毎秒１α７メガビツトの速度
でディジタル・データ・ストリームを記録する事により
、装置のリニア・パツキン密度ハ１インチ当シ約６００
０ビットであシ、これはデータ処理における従来のディ
スク駆動部用途に使用されるよシも約６０％大きい。
でディジタル・データ・ストリームを記録する事により
、装置のリニア・パツキン密度ハ１インチ当シ約６００
０ビットであシ、これはデータ処理における従来のディ
スク駆動部用途に使用されるよシも約６０％大きい。
再生の間、第７図においては、ヘッドは、各画像フレー
ムを形成するフィールド当シ８つの面からディジタル・
ビデオ情報を読出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線によシ搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果によシ信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ペア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のためのパルスの形態にある。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ペア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ベー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ベース・コレクタ回路１００は受取った信号を再処理し
てこれ等をチャンネル符号化フォーマットにおき、信号
を非零復帰ディジタル形態に復号し、ステーション基準
に対してディジタル信号をタイム・ペース補正し７て、
データ・ビット回線により搬送される各データ・ストリ
ーム中のデータ・ビット回線間の時間変位エラー（一般
にスキューエラーと呼ばれる）およびタイミング上の歪
を除去する。再生信号処理を簡単にするために、位相連
続クロック信号が、デコーダ、タイムベースコレクタ１
００及び後段の回路の動作を適切な時間に行わせるため
に用いられる。以下に詳しく述べるが、これは、画像フ
レームの交互の再生において、同期語を正確に有する回
路１００のタイムベースコレクタ部分を保護する。この
ように、回路１００のタイム・ベース・コレクタ部分は
、１サンプルを規定する８ビツトを整合しかつステーシ
ョン基準に対する各データ・ビット回線におけるタイミ
ング歪を除去するよう作用する。しかしながら、上述１
〜だ同期語の位置の誤シは、交互に再生する際に画像が
水平方向にずれてしまい、表示された映像内にジッタが
現われてしまう結果となる。各再生チャンネルにはデコ
ーダ兼タイム・ベース・コレクタ回路１００を設けられ
、各再生チャンネル内では８つのデータ・ビット・スト
リームの各々が別個のデコーダ兼タイム・ベース・コレ
クタを通過する事を知るべきである。次いで、回路１０
０の出力は彩度情報を分離するコーム・フィルタ兼彩度
イバータ回路１０１に与えられ、４フイールドのＮＴＳ
Ｃシ〜ケンスの再構成のために信号を選択的に反転して
再合成する。この再構成されたディジタル信号は、ビデ
オ情報の記録された２つのフィールドの交互の再生にお
ける同期語の位置の誤ｂｔ−詞整する回路１２７に供給
され、調整されたビデオ信号は、アナログ・ビデオ信号
を与えるディジタル・アナログ・コンバータ１０２に与
えられる。次に新らしい同期およびバーストがプロセス
増巾器１０３により加算されて所望の再生チャンネル９
１の複合ビデオ・アナログ出力信号を生じる。
ムを形成するフィールド当シ８つの面からディジタル・
ビデオ情報を読出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線によシ搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果によシ信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ペア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のためのパルスの形態にある。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ペア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ベー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ベース・コレクタ回路１００は受取った信号を再処理し
てこれ等をチャンネル符号化フォーマットにおき、信号
を非零復帰ディジタル形態に復号し、ステーション基準
に対してディジタル信号をタイム・ペース補正し７て、
データ・ビット回線により搬送される各データ・ストリ
ーム中のデータ・ビット回線間の時間変位エラー（一般
にスキューエラーと呼ばれる）およびタイミング上の歪
を除去する。再生信号処理を簡単にするために、位相連
続クロック信号が、デコーダ、タイムベースコレクタ１
００及び後段の回路の動作を適切な時間に行わせるため
に用いられる。以下に詳しく述べるが、これは、画像フ
レームの交互の再生において、同期語を正確に有する回
路１００のタイムベースコレクタ部分を保護する。この
ように、回路１００のタイム・ベース・コレクタ部分は
、１サンプルを規定する８ビツトを整合しかつステーシ
ョン基準に対する各データ・ビット回線におけるタイミ
ング歪を除去するよう作用する。しかしながら、上述１
〜だ同期語の位置の誤シは、交互に再生する際に画像が
水平方向にずれてしまい、表示された映像内にジッタが
現われてしまう結果となる。各再生チャンネルにはデコ
ーダ兼タイム・ベース・コレクタ回路１００を設けられ
、各再生チャンネル内では８つのデータ・ビット・スト
リームの各々が別個のデコーダ兼タイム・ベース・コレ
クタを通過する事を知るべきである。次いで、回路１０
０の出力は彩度情報を分離するコーム・フィルタ兼彩度
イバータ回路１０１に与えられ、４フイールドのＮＴＳ
Ｃシ〜ケンスの再構成のために信号を選択的に反転して
再合成する。この再構成されたディジタル信号は、ビデ
オ情報の記録された２つのフィールドの交互の再生にお
ける同期語の位置の誤ｂｔ−詞整する回路１２７に供給
され、調整されたビデオ信号は、アナログ・ビデオ信号
を与えるディジタル・アナログ・コンバータ１０２に与
えられる。次に新らしい同期およびバーストがプロセス
増巾器１０３により加算されて所望の再生チャンネル９
１の複合ビデオ・アナログ出力信号を生じる。
アクセス・ステーションを用いる装置の作用説明
本装置の全般的作用については、次に、本装置を用いて
実施できる各種の機能の実施のための内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いるオペレータの文脈において説、明する。
実施できる各種の機能の実施のための内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いるオペレータの文脈において説、明する。
本装置は又、第８図に示す如きリモート・アクセス・ス
テーション７６又は内部アクセス・ステーション７８の
いずれかを用いて作用するよう接続された補助アクセス
・パネル１１６（第８図参照）のキーボードからも操作
できる。前述の如く、第２図に示されるリモート・アク
セス・ステーションは、第１図に示される装置ベイ７２
に位置される内部アクセス・ステーションにおける如く
、左側の機能キー８５の段を有する。リモート・アクセ
ス・ステーションの左側の段８５は、内部アクセス・ス
テーションの９７のキーと対照的に４つの機能キーしか
持たず、その結果これ以上の機能的操作はリモー ト・
アクセス・ステーションよυモ内部アクセス・ステーシ
ョンにおいて実施できる。
テーション７６又は内部アクセス・ステーション７８の
いずれかを用いて作用するよう接続された補助アクセス
・パネル１１６（第８図参照）のキーボードからも操作
できる。前述の如く、第２図に示されるリモート・アク
セス・ステーションは、第１図に示される装置ベイ７２
に位置される内部アクセス・ステーションにおける如く
、左側の機能キー８５の段を有する。リモート・アクセ
ス・ステーションの左側の段８５は、内部アクセス・ス
テーションの９７のキーと対照的に４つの機能キーしか
持たず、その結果これ以上の機能的操作はリモー ト・
アクセス・ステーションよυモ内部アクセス・ステーシ
ョンにおいて実施できる。
特に、内部アクセス・ステーションは合計９つの機能キ
ーを有し、その１つはスペアであり、他は以下のものを
含む特定の条件に本装置をおくために押す事ができる。
ーを有し、その１つはスペアであり、他は以下のものを
含む特定の条件に本装置をおくために押す事ができる。
即ち、ＰＬＡ、Ｙ・スチル像の再生、ＲＥＣ／ＤＥＬ
二操作の記録又は削除、ＳＥＱ・ＡＳＳＹ ニ一連のス
チルのアセンブリング、８ＥＱ・ＰＬＡＹ ニ一連のス
チルの再生でおる。これ等４つの操作は、リモート・ア
クセス・ステーションにおけると同様に内部アクセス・
ステーションにおけるオペレータにより実施できる。然
し、前記の機能的操作に加えて、内部アクセス・ステー
ションは又下記の如き別の操作の実施にも用いられる。
二操作の記録又は削除、ＳＥＱ・ＡＳＳＹ ニ一連のス
チルのアセンブリング、８ＥＱ・ＰＬＡＹ ニ一連のス
チルの再生でおる。これ等４つの操作は、リモート・ア
クセス・ステーションにおけると同様に内部アクセス・
ステーションにおけるオペレータにより実施できる。然
し、前記の機能的操作に加えて、内部アクセス・ステー
ションは又下記の如き別の操作の実施にも用いられる。
即ち、Ｅ−ｔｏ−Ｅ：ビデオ入力信号が全記録回路を経
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ入力信号のディスク駆動部への記録（特
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ＩＤＥＮＴ：特定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・パッ
ク・ライブラリーの一部となり得る新らしいパックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
Ｋｌ）ＵＰＥ：特定のディスク°パックに記憶される８
つの全ディジタル・ビデオ情報を含む完全に複製のディ
スク・パックの調整用。このように、前述の８つの機能
的操作は、広義には操作モード即ち操作条件に基いて装
置の操作を定義する。
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ入力信号のディスク駆動部への記録（特
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ＩＤＥＮＴ：特定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・パッ
ク・ライブラリーの一部となり得る新らしいパックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
Ｋｌ）ＵＰＥ：特定のディスク°パックに記憶される８
つの全ディジタル・ビデオ情報を含む完全に複製のディ
スク・パックの調整用。このように、前述の８つの機能
的操作は、広義には操作モード即ち操作条件に基いて装
置の操作を定義する。
内部アクセス・ステーション７８と同様に各リモート・
アクセス・ステーション７６は、布設のキー８４を有し
、これは両ステーション共同じである。第５図から判る
ように、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字０乃至９、それぞれ入れたス
チルアドレスを１宛増分又は減分するための「＋１」
および「−１」キー ビデオ・チャンネル即ちシーケン
ス・リスト文字を入れるキーＡ、Ｂ、Ｃ，シーケンス・
リスト環をメモリーにロードするＬＩＳＴバー・シーケ
ンス・リスト上の最後の項目が入れられる事をコンピュ
ータ・システムに通知するためのＥＯＬキー、デイスプ
レのメツセージの起点を変更するためのＫＹＢＤ ＲＴ
Ｎ即ちキーボード・リターンキーオヨヒテータのコンピ
ューターシステムへのエントリを完了させる開始指令を
生成するためのＩＮＩＴＩＡＴＥバーを含んでいる。更
に、キーボード全体８３はＤＥＬ／ＥＤＩＴ ＥＮＡＢ
ＬＥ バー １０４を有し、これは前述のキー・スイッ
チ８６に関連して作動されるとバルク・トラックの個々
のスチル・フレームと作業トラックの全シーケンスを削
除させる。この場合、作業トラックとして定義される各
ディスク・パック上の８１５本のトラックの内６４本の
トラック（アドレス１〜６４）があり、スチルのシーケ
ンスが再生のためアセンブルされるのはこれ等のトラッ
ク上であり、２つを除いて、残りのトラックは恒久的な
ライブラリ即ちファイルを提供するバルク・トラックと
して定義される。
アクセス・ステーション７６は、布設のキー８４を有し
、これは両ステーション共同じである。第５図から判る
ように、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字０乃至９、それぞれ入れたス
チルアドレスを１宛増分又は減分するための「＋１」
および「−１」キー ビデオ・チャンネル即ちシーケン
ス・リスト文字を入れるキーＡ、Ｂ、Ｃ，シーケンス・
リスト環をメモリーにロードするＬＩＳＴバー・シーケ
ンス・リスト上の最後の項目が入れられる事をコンピュ
ータ・システムに通知するためのＥＯＬキー、デイスプ
レのメツセージの起点を変更するためのＫＹＢＤ ＲＴ
Ｎ即ちキーボード・リターンキーオヨヒテータのコンピ
ューターシステムへのエントリを完了させる開始指令を
生成するためのＩＮＩＴＩＡＴＥバーを含んでいる。更
に、キーボード全体８３はＤＥＬ／ＥＤＩＴ ＥＮＡＢ
ＬＥ バー １０４を有し、これは前述のキー・スイッ
チ８６に関連して作動されるとバルク・トラックの個々
のスチル・フレームと作業トラックの全シーケンスを削
除させる。この場合、作業トラックとして定義される各
ディスク・パック上の８１５本のトラックの内６４本の
トラック（アドレス１〜６４）があり、スチルのシーケ
ンスが再生のためアセンブルされるのはこれ等のトラッ
ク上であり、２つを除いて、残りのトラックは恒久的な
ライブラリ即ちファイルを提供するバルク・トラックと
して定義される。
ある注意および抑制機能が装置内に組込まれ、スチルが
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
このように、ＤＥＬ／ＥＤＩＴ ＥＮＡ、ＢＬＥバーは
、作業トラック上の資料の編集を許容するよう作動でき
るが、ベルク記憶メモリーからのスチルの削除又は作業
トラックにおけるメチルの全シーケンスの削去を許容す
るにはキー・スイッチ８６と共に使用されねばならない
。
、作業トラック上の資料の編集を許容するよう作動でき
るが、ベルク記憶メモリーからのスチルの削除又は作業
トラックにおけるメチルの全シーケンスの削去を許容す
るにはキー・スイッチ８６と共に使用されねばならない
。
第１図および第２図に示されるように、各アクセス・ス
テーション７６と７８は、メツセージ起Ａ −ｙ −）
” 、オペレータ・データ・エントリ、コンピュータ・
システム要求および応答を提示するため使用されるデイ
スプレー８２を有スる。このデイスプレー装置は、望ま
しくは３２文字の容量を有する英数字ドツト・マトリッ
クス・自己走査デイスプレーである。コンピュータ・シ
ステム９２は、状態を表示し、要求し、又は不適正即ち
違法なエントリや他のエラーを識別するプリスプレー・
ワードおよび記憶が生じるようにプログラムされている
事が望ましい。更に、以下に述べるように、オペレータ
がアクセス・ステーションの１つの左設でモードに入る
時、識別されたモードは特定の順序のデータのエントリ
を要求する。モードが選択されると、デイスプレーは、
エントリのシーケンスを経て、データ・メツセージの全
ての要素が入れられる迄デイスプレーを進行するカーソ
ル記号でオペレータをガイドする。エントリは、ＩＮＩ
ＴＩＡＬＥバーカ押されてコンピュータ・システム９２
による操作を開始する前であればいつでもクリヤおよび
訂正ができる。データの受取υと同時に、コンピュータ
・システム９２はデータ有効又は装置状態応答のいずれ
かである戻シメッセージにデイスプレを切換る。もしこ
のデータが有効とされると、選択された操作が実行され
る。
テーション７６と７８は、メツセージ起Ａ −ｙ −）
” 、オペレータ・データ・エントリ、コンピュータ・
システム要求および応答を提示するため使用されるデイ
スプレー８２を有スる。このデイスプレー装置は、望ま
しくは３２文字の容量を有する英数字ドツト・マトリッ
クス・自己走査デイスプレーである。コンピュータ・シ
ステム９２は、状態を表示し、要求し、又は不適正即ち
違法なエントリや他のエラーを識別するプリスプレー・
ワードおよび記憶が生じるようにプログラムされている
事が望ましい。更に、以下に述べるように、オペレータ
がアクセス・ステーションの１つの左設でモードに入る
時、識別されたモードは特定の順序のデータのエントリ
を要求する。モードが選択されると、デイスプレーは、
エントリのシーケンスを経て、データ・メツセージの全
ての要素が入れられる迄デイスプレーを進行するカーソ
ル記号でオペレータをガイドする。エントリは、ＩＮＩ
ＴＩＡＬＥバーカ押されてコンピュータ・システム９２
による操作を開始する前であればいつでもクリヤおよび
訂正ができる。データの受取υと同時に、コンピュータ
・システム９２はデータ有効又は装置状態応答のいずれ
かである戻シメッセージにデイスプレを切換る。もしこ
のデータが有効とされると、選択された操作が実行され
る。
キー８５の左側段で識別された各操作モードは３つの基
本的ステップで行われる。オペレータは最初モード選択
ボタンを押し、次にチャンネル選択、記憶アドレスおよ
び命令の形態でデータを入れ、最後にＩＮＩＴＩＡＴＥ
バーを押して操作の実行を要する。
本的ステップで行われる。オペレータは最初モード選択
ボタンを押し、次にチャンネル選択、記憶アドレスおよ
び命令の形態でデータを入れ、最後にＩＮＩＴＩＡＴＥ
バーを押して操作の実行を要する。
各種のモードについては、以下デイスプレーとオペレー
タに制御されるキーボードの相互作用に基いて記述する
。
タに制御されるキーボードの相互作用に基いて記述する
。
ＰＬＡＹモードにおいては、オン・ラインのスチルに対
するランダム・アクセスが行われ、即ち記憶域以外のデ
ィスク駆動部にあるディスクバックに位置されるスチル
像が与えられる。メチルは、ビデオ・チャンネル文字（
５チヤンネルが与えられる時はＡ、Ｂ又はＣ）および５
桁のスチル・アドレス番号を入れる事により選択される
。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥバ
ーが押され、アドレスがデイスプレーに示される時要求
されたアクセスをアクセスする。もし違法又はオフライ
ンのスチル・アドレスが要求されると、コンピュータ・
システムはデイスプレーを経てオペレータにそのように
通知する。スチルの識別データから読出されたアドレス
が入れられたアドレスト異なシ又コンピュータ・システ
ムは （真のタリー・エラ）を含み得なければ、出力
ビデオはブラックになり、エラー・メツセージがデイス
プレーに示されるバック内で隣接するメチルがアドレス
指定されると、次又は前のスチルが「＋１」又は「−１
」キーのいずれかを押し、次にＩＮＩＴＩＡＴＥバーを
押す事によりアドレス指定される。
するランダム・アクセスが行われ、即ち記憶域以外のデ
ィスク駆動部にあるディスクバックに位置されるスチル
像が与えられる。メチルは、ビデオ・チャンネル文字（
５チヤンネルが与えられる時はＡ、Ｂ又はＣ）および５
桁のスチル・アドレス番号を入れる事により選択される
。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥバ
ーが押され、アドレスがデイスプレーに示される時要求
されたアクセスをアクセスする。もし違法又はオフライ
ンのスチル・アドレスが要求されると、コンピュータ・
システムはデイスプレーを経てオペレータにそのように
通知する。スチルの識別データから読出されたアドレス
が入れられたアドレスト異なシ又コンピュータ・システ
ムは （真のタリー・エラ）を含み得なければ、出力
ビデオはブラックになり、エラー・メツセージがデイス
プレーに示されるバック内で隣接するメチルがアドレス
指定されると、次又は前のスチルが「＋１」又は「−１
」キーのいずれかを押し、次にＩＮＩＴＩＡＴＥバーを
押す事によりアドレス指定される。
シーケンス・リストの編成のため、オペレータは、オン
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割されるメモリーに入れる
６ １セクシヨンはＬ８ＴＡ。
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割されるメモリーに入れる
６ １セクシヨンはＬ８ＴＡ。
他方はリス）ＬＳＴＢとして識別される。各リストは項
目番号１乃至６４を有する。１アドレスをリストするた
め、メチルは最初ビデオチャンネル文字および５桁のス
チル・アドレスを入れる事によシ選択される。キーボー
ド上のＬＩＳＴバーが次に押され、最初の項目番号とリ
スト識別がオペレータによシ要求される。これ等文字が
キーボードに入れられた時、ＩＮＩＴＩＡＴｇバーが押
されてメモリーへの転送が生じる。デイスプレーは戻り
（ＲＴＮ）メツセージに切換υ、オペレータに転送の完
了を通知する。この侍医のスチルがリストのため選択で
きる。項目（ＩＴＭ）番号は、以降のりスティングがス
チル・アドレスに入れ、ＬＳＴを次いでＩＮＩＴＩＡＴ
Ｅバーを押すだけで行われるように、コンピュータ制御
システムにより１宛自動的に増分される。リストの最後
のＩＴＭ番号に続いて、「リストの終シ（ＥＯＬ）ｊボ
タンをＩＮＩＴＩＡＴＥバーが押される前に押さねばな
らない。もしリスティングの前にスチルを見たければ、
スチルのアドレスを入れ、ＩＮＩＴＩＡＴＥバーをＬＳ
Ｔバーの前に押す。メチルのその後のりスティングは前
述の如く行われる。もし選択されたスチルがオフフィン
であれば、依然としてリストに記憶され得るが、スチル
は明らかに見る事ができない。メモリーにおいて記憶さ
れたシーケンス・リストから、シーケンスは以下に記述
するようにアセンブルできる。
目番号１乃至６４を有する。１アドレスをリストするた
め、メチルは最初ビデオチャンネル文字および５桁のス
チル・アドレスを入れる事によシ選択される。キーボー
ド上のＬＩＳＴバーが次に押され、最初の項目番号とリ
スト識別がオペレータによシ要求される。これ等文字が
キーボードに入れられた時、ＩＮＩＴＩＡＴｇバーが押
されてメモリーへの転送が生じる。デイスプレーは戻り
（ＲＴＮ）メツセージに切換υ、オペレータに転送の完
了を通知する。この侍医のスチルがリストのため選択で
きる。項目（ＩＴＭ）番号は、以降のりスティングがス
チル・アドレスに入れ、ＬＳＴを次いでＩＮＩＴＩＡＴ
Ｅバーを押すだけで行われるように、コンピュータ制御
システムにより１宛自動的に増分される。リストの最後
のＩＴＭ番号に続いて、「リストの終シ（ＥＯＬ）ｊボ
タンをＩＮＩＴＩＡＴＥバーが押される前に押さねばな
らない。もしリスティングの前にスチルを見たければ、
スチルのアドレスを入れ、ＩＮＩＴＩＡＴＥバーをＬＳ
Ｔバーの前に押す。メチルのその後のりスティングは前
述の如く行われる。もし選択されたスチルがオフフィン
であれば、依然としてリストに記憶され得るが、スチル
は明らかに見る事ができない。メモリーにおいて記憶さ
れたシーケンス・リストから、シーケンスは以下に記述
するようにアセンブルできる。
記録／削除モードにおいては、記録は削除されたバルク
・トランク上で行う事ができ、アセンブルされたシーケ
ンスはバルク・トラックを占有できるように削除できる
。又、このモードにおいてアセンブルされたシーケンス
の個々のスチルを２重記録する事も可能である。スチル
の記録のための通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁のバック
アドレス即ちスチルが記録されるべき１乃至６およびス
チルが次に利用可能なトラックに記録されるためトラッ
ク・アドレスの代シに５つの零を入れる事である。ＩＮ
ＩＴＩＡＴＥバーを押すと同時に、コンピュータ・シス
テム９２はアドレス指定されたバックにおける次に利用
可能な削除されたトラックを自動的に探査し、真のタリ
ー検査に続いて記録を行う。この探査は、コンピュータ
システムの状況メモリーに生じ、削除されたものを見出
すためトランクのステッピングは必要トしナイ。
・トランク上で行う事ができ、アセンブルされたシーケ
ンスはバルク・トラックを占有できるように削除できる
。又、このモードにおいてアセンブルされたシーケンス
の個々のスチルを２重記録する事も可能である。スチル
の記録のための通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁のバック
アドレス即ちスチルが記録されるべき１乃至６およびス
チルが次に利用可能なトラックに記録されるためトラッ
ク・アドレスの代シに５つの零を入れる事である。ＩＮ
ＩＴＩＡＴＥバーを押すと同時に、コンピュータ・シス
テム９２はアドレス指定されたバックにおける次に利用
可能な削除されたトラックを自動的に探査し、真のタリ
ー検査に続いて記録を行う。この探査は、コンピュータ
システムの状況メモリーに生じ、削除されたものを見出
すためトランクのステッピングは必要トしナイ。
記録の後、ＲＴＮデイスプレはコンビエ〜り・システム
によシ更新され、スチルが記録された５桁のアドレスを
反映する。もし記録が許容されなかったら、オペレータ
はその旨通知されるやオフ・ライン・バックが、次に利
用可能なトラックの記録を行うために駆動部に載せられ
ると、バック識別モードを用いる全てのトラックの最初
の探査がその状況ヲコンピュータ・システムのメモリー
に確立するだめに必要となる。バックがオンラインの状
態を維持する限り、次に利用可能なトラックの記録はこ
の最初の探査が繰返される事を要求しない。
によシ更新され、スチルが記録された５桁のアドレスを
反映する。もし記録が許容されなかったら、オペレータ
はその旨通知されるやオフ・ライン・バックが、次に利
用可能なトラックの記録を行うために駆動部に載せられ
ると、バック識別モードを用いる全てのトラックの最初
の探査がその状況ヲコンピュータ・システムのメモリー
に確立するだめに必要となる。バックがオンラインの状
態を維持する限り、次に利用可能なトラックの記録はこ
の最初の探査が繰返される事を要求しない。
もし特定のトラック上にスチルを記録したい場合は、オ
ペレータはＩＮＩＴＩＡＴＥバーを押す前にビデオ・チ
ャンネル文字と５桁のアドレスを入れなければならない
。もし記録されたメチルが特定のトラックに存在してい
れば記録は行われず、オペレータはデイスプレを通じて
トラックが占有されている旨通知される。
ペレータはＩＮＩＴＩＡＴＥバーを押す前にビデオ・チ
ャンネル文字と５桁のアドレスを入れなければならない
。もし記録されたメチルが特定のトラックに存在してい
れば記録は行われず、オペレータはデイスプレを通じて
トラックが占有されている旨通知される。
スチルの削除のためには、その５桁のアドレスを入れね
ばならず、削除機能は、ＮＯＲＭ／ＤＥＬキー・スイッ
チを作動させ次にＤＥＬ／ＥＤＩＴＥＮＡＢＬＥおよび
ＩＮＩＴＩＡＴＥバーを同時に押す事によシ開始される
。然し、もしＩＮＩＴＩＡＴＥバーがＤＥＬ／ＥＤＩＴ
ＥＮＡＢＬＥバーの押される前に押されると、トラッ
クのビデオを見る事ができる。
ばならず、削除機能は、ＮＯＲＭ／ＤＥＬキー・スイッ
チを作動させ次にＤＥＬ／ＥＤＩＴＥＮＡＢＬＥおよび
ＩＮＩＴＩＡＴＥバーを同時に押す事によシ開始される
。然し、もしＩＮＩＴＩＡＴＥバーがＤＥＬ／ＥＤＩＴ
ＥＮＡＢＬＥバーの押される前に押されると、トラッ
クのビデオを見る事ができる。
これを見た後、削除操作は同時にＤＥＬ／ＥＤＩＴＥＮ
Ａ、ＢＬＥおよび開始バーを押す事により再び開始する
事ができる。これによシ、スチルが削除される前にその
視覚検査が可能となる。
Ａ、ＢＬＥおよび開始バーを押す事により再び開始する
事ができる。これによシ、スチルが削除される前にその
視覚検査が可能となる。
メチルの７センプルされた全シーケンス又はシーケンス
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除される最初のスチルのＩＴ
Ｍ番号を通常のトラック・アドレス・エントリの代シに
入れる。コンピュータ・システムはこの入力された番号
がバルク・トラックではなく作業トラックを定義し、シ
ーケンスの削除を開始する事を自動的に識別する。ＮＯ
ＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ／ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよびＩＮＩＴＩＡＴＥバーは同
時に削除を行うように押される。ＥＯＬ （エンドオプ
リスト）として識別される項目が削除された後削除が終
了する。
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除される最初のスチルのＩＴ
Ｍ番号を通常のトラック・アドレス・エントリの代シに
入れる。コンピュータ・システムはこの入力された番号
がバルク・トラックではなく作業トラックを定義し、シ
ーケンスの削除を開始する事を自動的に識別する。ＮＯ
ＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ／ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよびＩＮＩＴＩＡＴＥバーは同
時に削除を行うように押される。ＥＯＬ （エンドオプ
リスト）として識別される項目が削除された後削除が終
了する。
アセンブルを完了したシーケンスの最終編集が必要とか
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ、／ＥＤＩＴ ＥＮＡＢ
ＬＥおよびＩＮＩＴＩＡＴＥバーを押す事によシこのモ
ードにおいてアセンブルされたスチルを２重記録する事
が可能である。この２重記録能力は前述の如くバルク・
トラックにではなく作業トラックにのみ与えられる事を
理解すべきである。
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ、／ＥＤＩＴ ＥＮＡＢ
ＬＥおよびＩＮＩＴＩＡＴＥバーを押す事によシこのモ
ードにおいてアセンブルされたスチルを２重記録する事
が可能である。この２重記録能力は前述の如くバルク・
トラックにではなく作業トラックにのみ与えられる事を
理解すべきである。
一連のスチルをアセンブルする７’（メ、 ＳＦＱ Ａ
Ｓ８Ｙボタンを押す。このモードは、シーケンス・リス
トにおける一連の項目を指定されたバックに自動的にア
センブルさせる。このシーケンスをアセンブルするため
には、アセンブルされたシーケンスを受取るためのバッ
クの２桁のアドレスが入れられ、次いで、このシーケン
スにおける最初のＩＴＭ番号およびＬＳＴ文字が続く。
Ｓ８Ｙボタンを押す。このモードは、シーケンス・リス
トにおける一連の項目を指定されたバックに自動的にア
センブルさせる。このシーケンスをアセンブルするため
には、アセンブルされたシーケンスを受取るためのバッ
クの２桁のアドレスが入れられ、次いで、このシーケン
スにおける最初のＩＴＭ番号およびＬＳＴ文字が続く。
ＩＮＩＴＩＡＴＥバーが押されると、コンピュータ・シ
ステムは自動的ニオンライン・スチルをアドレス指定さ
れたバックの作業トラックにアセンブルする。もしアセ
ンブリ操作中オフライン・スチルに遭遇すると、オフラ
イン状況表示がデイスプレ上に生じる。オンライン項目
のアセンブリが完了すると、リスト項目を含む各オフラ
イン・バックがデイスプレー上に識別される。オフライ
ン・スチルをアセンブルに付加するには、前のオフライ
ン・スチルを含むディスクバックと共に別のアセンブル
操作が行われなければならない。シーケンス・リストに
異なるオフ２イン・バック・アドレスと同数のアセンブ
リ処理を行う必要がある。各アセンブル操作においては
、前にアセンブルされたスチルは撹乱されない。各ディ
スク・バックにおいては、作業トラックは各項目番に表
示されて６４項目の各バックにおいて最大限に７センプ
ルされたシーケンス長を与える。１シーケンスにおける
各項目が作業トラック上にアセンブルされる時、０ＣＣ
ＵＰＩＥＤ状況表示で記録される。この状況は１つの項
目が別のシーケンスから同じ作業トラック上にアセンブ
ルされないようにする。
ステムは自動的ニオンライン・スチルをアドレス指定さ
れたバックの作業トラックにアセンブルする。もしアセ
ンブリ操作中オフライン・スチルに遭遇すると、オフラ
イン状況表示がデイスプレ上に生じる。オンライン項目
のアセンブリが完了すると、リスト項目を含む各オフラ
イン・バックがデイスプレー上に識別される。オフライ
ン・スチルをアセンブルに付加するには、前のオフライ
ン・スチルを含むディスクバックと共に別のアセンブル
操作が行われなければならない。シーケンス・リストに
異なるオフ２イン・バック・アドレスと同数のアセンブ
リ処理を行う必要がある。各アセンブル操作においては
、前にアセンブルされたスチルは撹乱されない。各ディ
スク・バックにおいては、作業トラックは各項目番に表
示されて６４項目の各バックにおいて最大限に７センプ
ルされたシーケンス長を与える。１シーケンスにおける
各項目が作業トラック上にアセンブルされる時、０ＣＣ
ＵＰＩＥＤ状況表示で記録される。この状況は１つの項
目が別のシーケンスから同じ作業トラック上にアセンブ
ルされないようにする。
シーケンス再生（ＳＥＱ ＰＬＡＹ）操作モードにおい
ては、その各々のシーケンス項目番号によるパックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケンスの再生のためには、ビデ
オ・チャンネル文字、２桁のパック・アドレスおよび最
初のＩＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記ＩＴＭ番号に割当てられたスチ
ルがアクセスされる。ＲＴＮデイスプレがこの時更新さ
れてアクセスおれたスチルのアドレス、ビデオ・チャン
ネル文字およびＩＴＭ番号を含む。又、キーボードＩＴ
Ｍ番号は、シーケンス内の順次項目が単にＩＮＩＴＩＡ
ＴＥバーを押して新らしいデータを入れずにアクセスで
きるように、自動的に１宛増進される。リストにおける
次の項目をスキップするため、右側段の「＋１」キーを
押しこれによりキボードＩＴＭ番号を２だけ増分する。
ては、その各々のシーケンス項目番号によるパックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケンスの再生のためには、ビデ
オ・チャンネル文字、２桁のパック・アドレスおよび最
初のＩＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記ＩＴＭ番号に割当てられたスチ
ルがアクセスされる。ＲＴＮデイスプレがこの時更新さ
れてアクセスおれたスチルのアドレス、ビデオ・チャン
ネル文字およびＩＴＭ番号を含む。又、キーボードＩＴ
Ｍ番号は、シーケンス内の順次項目が単にＩＮＩＴＩＡ
ＴＥバーを押して新らしいデータを入れずにアクセスで
きるように、自動的に１宛増進される。リストにおける
次の項目をスキップするため、右側段の「＋１」キーを
押しこれによりキボードＩＴＭ番号を２だけ増分する。
同様に、「−１」ボタンを押すと項目番号を１死滅分す
る。シーケンス内の最後ＩＴＭが再生されると、リスト
ＥＯＬの終シがデイスプレーされる。もしＩＮＩＴＩＡ
ＴＥバーをＥＯＬ項目が再生された後押せば、再生はＥ
ＯＬ項目に止まる。補助アクセス・・くネルの付設によ
り、２つの駆動部に位置するディスク・パックの作業ト
ラックに記憶されたステルは、順次再生操作のためアク
セスできる。本文に述べる装置においては、補助アクセ
ス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴＥ
バーと補助アクセス・パネル選択キーを必要とするに過
ぎない。アクセス・ステーションは補助アクセスパネル
とインターフェースするよう構成され、このためアクセ
ス・ステーションの機能キーは補助パネルによシ行われ
る操作と関連するデータを入れるために使用される。順
次再生操作のための条件がアクセス・ステーションおよ
び補助アクセス・パネルに対して−たんセットされると
、補助アクセス・パネルによシ制御される駆動部におけ
るディスク・パックからのスチルはこのパネルのＩＮＩ
ＴＩＡＴＥ バーを操作する事によシアクセスできるが
、アクセス・ステーションにより制御される駆動部のデ
ィスク・パックからのスチルは該アクセス・ステーショ
ンのＩＮＩＴＩＡＴＥ バーｔ−操作する事によりアク
セスできる。関連するアクセス・ステーションのデイス
プレー８２と共に補助アクセス・パネルのデイスプレー
は前述の如く更新されて、順次再生操作の状況をオペレ
ータに通知し続ける。
る。シーケンス内の最後ＩＴＭが再生されると、リスト
ＥＯＬの終シがデイスプレーされる。もしＩＮＩＴＩＡ
ＴＥバーをＥＯＬ項目が再生された後押せば、再生はＥ
ＯＬ項目に止まる。補助アクセス・・くネルの付設によ
り、２つの駆動部に位置するディスク・パックの作業ト
ラックに記憶されたステルは、順次再生操作のためアク
セスできる。本文に述べる装置においては、補助アクセ
ス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴＥ
バーと補助アクセス・パネル選択キーを必要とするに過
ぎない。アクセス・ステーションは補助アクセスパネル
とインターフェースするよう構成され、このためアクセ
ス・ステーションの機能キーは補助パネルによシ行われ
る操作と関連するデータを入れるために使用される。順
次再生操作のための条件がアクセス・ステーションおよ
び補助アクセス・パネルに対して−たんセットされると
、補助アクセス・パネルによシ制御される駆動部におけ
るディスク・パックからのスチルはこのパネルのＩＮＩ
ＴＩＡＴＥ バーを操作する事によシアクセスできるが
、アクセス・ステーションにより制御される駆動部のデ
ィスク・パックからのスチルは該アクセス・ステーショ
ンのＩＮＩＴＩＡＴＥ バーｔ−操作する事によりアク
セスできる。関連するアクセス・ステーションのデイス
プレー８２と共に補助アクセス・パネルのデイスプレー
は前述の如く更新されて、順次再生操作の状況をオペレ
ータに通知し続ける。
Ｅ−ｔｏ−Ｅモードは、内部アクセス・ステーションの
左側段のＥ−ｔｏ−Ｅボタンを押す事によυ設定され、
ディスク・パックをバイパスして記録および再生プロセ
スとは独立するチャンネル上のビデオ性能の評価を可能
にする。駆動部へのディジタル・ビデオ入力は、選択さ
れると、直接ビデオ再生チャンネルに送られ、このモー
ドにおいては、信号経路に対する個々のビデオ・チャン
ネルの選択が可能である。操作を行うには、ビデオ・チ
ャンネル文字のディスク駆動部番号を入れ、ＩＮＩＴＩ
ＡＴＥバーを押せばＥ−ｔｏ−Ｅビデオはモニターに利
用できる。再びＩＮＩＴＩＡＴＥバーを押せば、システ
ムを再生モードに戻し、ディスクのビデオを見る事がで
きる。性能特性の決定のための性能診断および維持検査
においては、このＥ−ｔ。
左側段のＥ−ｔｏ−Ｅボタンを押す事によυ設定され、
ディスク・パックをバイパスして記録および再生プロセ
スとは独立するチャンネル上のビデオ性能の評価を可能
にする。駆動部へのディジタル・ビデオ入力は、選択さ
れると、直接ビデオ再生チャンネルに送られ、このモー
ドにおいては、信号経路に対する個々のビデオ・チャン
ネルの選択が可能である。操作を行うには、ビデオ・チ
ャンネル文字のディスク駆動部番号を入れ、ＩＮＩＴＩ
ＡＴＥバーを押せばＥ−ｔｏ−Ｅビデオはモニターに利
用できる。再びＩＮＩＴＩＡＴＥバーを押せば、システ
ムを再生モードに戻し、ディスクのビデオを見る事がで
きる。性能特性の決定のための性能診断および維持検査
においては、このＥ−ｔ。
−Ｅモードは有効である。
バック識別モードに入れるには、ＰＡＣＫ ＩＤＥＮ
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・パックの全てのデータ・トラッ
クに記録された識別データを読出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・パックにおけ
る各トラックの検査が行われる。検査において遭遇した
誤りのパック・アドレスの数も又表示される。
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・パックの全てのデータ・トラッ
クに記録された識別データを読出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・パックにおけ
る各トラックの検査が行われる。検査において遭遇した
誤りのパック・アドレスの数も又表示される。
バック規定モードはＰＡＣＫ ＤＥＦＩＮＥキーを押し
て入シ、このモードは新らしいパックのライブラリへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部４１は、この駆動部上のどんなパックもこのモードが
開始されると自動的に新らしいパックになるように、規
定ディスク駆動部として表示される。このモードは、新
らしい２桁のパック・アドレスを入れ、ＮＯＲＭ／ＤＥ
Ｌキー、スィッチ８６を作動させ、次にＤＥＤ／ＥＤＩ
Ｔ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同時に
押す事にょシ開始される。ディスク駆動部においては、
パックのデータ・トラックが新らしい識別データで記録
され、各トラックは削除された表示で記録される。
て入シ、このモードは新らしいパックのライブラリへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部４１は、この駆動部上のどんなパックもこのモードが
開始されると自動的に新らしいパックになるように、規
定ディスク駆動部として表示される。このモードは、新
らしい２桁のパック・アドレスを入れ、ＮＯＲＭ／ＤＥ
Ｌキー、スィッチ８６を作動させ、次にＤＥＤ／ＥＤＩ
Ｔ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同時に
押す事にょシ開始される。ディスク駆動部においては、
パックのデータ・トラックが新らしい識別データで記録
され、各トラックは削除された表示で記録される。
識別操作の完了は、デイスプレー上のＦＩＮＩＳＨＥＤ
メツセージによ他信号される。
メツセージによ他信号される。
ＰＡＣＫ ＤＵＰＥキーを押す事により行われるパック
２重化モードにおいては、ディスク・パックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
２重化モードにおいては、ディスク・パックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
このモードにおいては、ディスク駆動部の１つ、例えば
駆動部ム１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。パック複写モードを開
始するには、オペレータは２桁のパック・アドレスを入
れ、ＮＯＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥおよびＩＮＩＴ
ＩＡＴＥバーを同時に押す。装置は自動的に各ソース・
パックのトラックの内容をレセプタ・ディスク駆動部に
あるパックにおける対応するトラックに転送する。レセ
プタ・パック番号は複写モードの選択に続いて入れられ
たパック番号となる。複写操作の完了はデイスプレー上
でＦＩＮＩＳＨＥＤメツセージによ他信号される。
駆動部ム１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。パック複写モードを開
始するには、オペレータは２桁のパック・アドレスを入
れ、ＮＯＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥおよびＩＮＩＴ
ＩＡＴＥバーを同時に押す。装置は自動的に各ソース・
パックのトラックの内容をレセプタ・ディスク駆動部に
あるパックにおける対応するトラックに転送する。レセ
プタ・パック番号は複写モードの選択に続いて入れられ
たパック番号となる。複写操作の完了はデイスプレー上
でＦＩＮＩＳＨＥＤメツセージによ他信号される。
又、実施されるべき操作のモードを規定する左側段８５
におけるキーはこれが活動状態におかれた時点灯するタ
イプである事も知るべきである。
におけるキーはこれが活動状態におかれた時点灯するタ
イプである事も知るべきである。
このように、再生操作がＰＬＡＹキーを押す事で選択さ
れる時、このキーは点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
れる時、このキーは点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
コンピュータ制御システム９２を制御するアクセス・ス
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムのフローチャートが第６３図に含まれている。
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムのフローチャートが第６３図に含まれている。
コンピュータ制御システム
特に第４図のブロック図に示されるコンピュタ制御シス
テムに関しては第８図のブロック図に更に詳細に示され
ている。コンピュータシステム９２は、中央処理装置即
ちｃｐｕ １０６と、装置の操作に用いられる各種装置
の制御を行うためいくつかのインターフェース装置と連
絡する関連したプログラム記憶メモリー装置を有する事
が示されている。単一の主要バス１０５は、ｃｐｕ１０
６、メモリー装置１０７およびいくつかのインターフェ
ース間にアドレスおよびデータ情報の両方を転送するた
めに設けられ、アドレスおよびデータ情報はこのバス１
０５に沿って時間的に多重化される。いくつかの回線か
らなる割込みバス１４３は、ｃｐｕ １０６をオペレー
タにより使用されるアクセス・ステーションに接続して
本装置による諸機能の性能を指向させるために設けられ
る。アクセス・ステーションがｃｐｕ １０６のサービ
スを要求する時は必ず、ステーションハリモート・アク
セス・ステーションインターフェース１１５により割込
み指令をバス１４５の回線上をｃｐｕ迄送らせる。これ
は、ｃｐｕにその操作を割込ませて呼出しステーション
にサービスさせる。更に、いくつかの制御回線からなる
制御バス１４４は、諸装置を接続し、その間に制御、タ
イミングおよび状況の情報を伝送するためのステーショ
ンをインターフェースしかつアクセスするために設けら
れている。メモリー装置１０７に記憶された制御プログ
ラムの方向下で、ｃｐｕｌ ０６は、アクセス・ステー
ション、アクセス・パネル又ハ他のシステムのアクセス
装置の操作に応答して受取った１組の命令を解釈し、必
要なルーチンと演算関数を実行してコンピュータ・シス
テム９２をして所要の機能操作に本装置によυ実施させ
るものである。制御プログラムがｃｐｕ １０６に受取
った命令を実行させて本装置に可能な諸機能操作を実施
する方法については、第６３図に含まれるフローチャー
トに記述されている。このフローチャートによシ説明さ
れる制御プログラムは、ディジタル機器社によυ製造さ
れるｃｐｕと協動するように構成され、これについては
以下に記される。
テムに関しては第８図のブロック図に更に詳細に示され
ている。コンピュータシステム９２は、中央処理装置即
ちｃｐｕ １０６と、装置の操作に用いられる各種装置
の制御を行うためいくつかのインターフェース装置と連
絡する関連したプログラム記憶メモリー装置を有する事
が示されている。単一の主要バス１０５は、ｃｐｕ１０
６、メモリー装置１０７およびいくつかのインターフェ
ース間にアドレスおよびデータ情報の両方を転送するた
めに設けられ、アドレスおよびデータ情報はこのバス１
０５に沿って時間的に多重化される。いくつかの回線か
らなる割込みバス１４３は、ｃｐｕ １０６をオペレー
タにより使用されるアクセス・ステーションに接続して
本装置による諸機能の性能を指向させるために設けられ
る。アクセス・ステーションがｃｐｕ １０６のサービ
スを要求する時は必ず、ステーションハリモート・アク
セス・ステーションインターフェース１１５により割込
み指令をバス１４５の回線上をｃｐｕ迄送らせる。これ
は、ｃｐｕにその操作を割込ませて呼出しステーション
にサービスさせる。更に、いくつかの制御回線からなる
制御バス１４４は、諸装置を接続し、その間に制御、タ
イミングおよび状況の情報を伝送するためのステーショ
ンをインターフェースしかつアクセスするために設けら
れている。メモリー装置１０７に記憶された制御プログ
ラムの方向下で、ｃｐｕｌ ０６は、アクセス・ステー
ション、アクセス・パネル又ハ他のシステムのアクセス
装置の操作に応答して受取った１組の命令を解釈し、必
要なルーチンと演算関数を実行してコンピュータ・シス
テム９２をして所要の機能操作に本装置によυ実施させ
るものである。制御プログラムがｃｐｕ １０６に受取
った命令を実行させて本装置に可能な諸機能操作を実施
する方法については、第６３図に含まれるフローチャー
トに記述されている。このフローチャートによシ説明さ
れる制御プログラムは、ディジタル機器社によυ製造さ
れるｃｐｕと協動するように構成され、これについては
以下に記される。
装置の制御を行うために、ｃｐｕ １０６とメモリー装
置１０７が主要バス１０５を介してアドレス・デコーダ
装置１１３を含む中央処理装置インターフェース１０８
に接続され、前記デコード装置は、ｃｐｔＮ０６から情
報を受取るかこれに情報を伝送するよう選択されるシス
テム装置を識別する。ディジタル機器社のｃｐｕにおい
ては、１６ビツトのアドレスが使用されて選択されたシ
ステム装置を識別する。
置１０７が主要バス１０５を介してアドレス・デコーダ
装置１１３を含む中央処理装置インターフェース１０８
に接続され、前記デコード装置は、ｃｐｔＮ０６から情
報を受取るかこれに情報を伝送するよう選択されるシス
テム装置を識別する。ディジタル機器社のｃｐｕにおい
ては、１６ビツトのアドレスが使用されて選択されたシ
ステム装置を識別する。
この１６ビツト・アドレスの３つの最上位ビットは、メ
モリー装置１０７における周辺装置がメモリー列の１つ
がＣｐｕ １０６との接続のため選択されるかどうかを
識別する。
モリー装置１０７における周辺装置がメモリー列の１つ
がＣｐｕ １０６との接続のため選択されるかどうかを
識別する。
アドレスの次の１３の最上位ビットは、選択されたシス
テム装置内で要求された特定のアドレスの場所を識別す
るアドレス・ワードを形成する。
テム装置内で要求された特定のアドレスの場所を識別す
るアドレス・ワードを形成する。
バイト構成のアドレス指定方式がディジタル機器社製の
ｃｐｕに採用され、このアドレス・ワードの最下位ビッ
トは奇数バイト・アドレスと偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕに採用され、このアドレス・ワードの最下位ビッ
トは奇数バイト・アドレスと偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕ ｉ Ｏ６は、装置を構成する他のシステムと非
同期的に作用する。然し、他の装置はシステム・クロッ
クに対しては同期的に作用する。
同期的に作用する。然し、他の装置はシステム・クロッ
クに対しては同期的に作用する。
非同期的に作用するｃｐｕ １０６と他の同期的に作用
するシステムの時間的インターフェース作用は、主要バ
ス１０５のアドレス／データ・多重サイクルの間アドレ
ス時間で行われ、このアドレス時間においてｃｐｕ １
０６により発されるバス同期信号により遂行されて、制
御回線１４４の１つを経てｃｐｕインターフェース１０
８に伝送される。ｃｐｕインターフェース１０８はバス
同期信号に応答してアドレス時間でアドレス・ワードに
より決定される適当な装置選択信号を発生し、これによ
υ選択されたシステム装置とのｃｐｕ １０６とインタ
ーフェース全ＦＦ容する。
するシステムの時間的インターフェース作用は、主要バ
ス１０５のアドレス／データ・多重サイクルの間アドレ
ス時間で行われ、このアドレス時間においてｃｐｕ １
０６により発されるバス同期信号により遂行されて、制
御回線１４４の１つを経てｃｐｕインターフェース１０
８に伝送される。ｃｐｕインターフェース１０８はバス
同期信号に応答してアドレス時間でアドレス・ワードに
より決定される適当な装置選択信号を発生し、これによ
υ選択されたシステム装置とのｃｐｕ １０６とインタ
ーフェース全ＦＦ容する。
本文で述べた装置においては、本装置に望まれる各種の
機能操作を行うためいくつかの周辺装置が使用されてい
る。１６ビツト・アドレスの５つの最上位ビットが、周
辺装置がｃｐｕ １０６とインターフェースするために
要求された事を識別する時、アドレス・デコード装置１
１３がｃｐｕによシ指令されて１３ビツトのアドレス・
ワードを復号し、２１本の別個の装置選回線のどれがｃ
ｐｕと所要の周辺装置間のインターフェースを作用させ
るため作動させられるべきかを識別する。６本の装置選
択回線は、外部のテレタイプのキー・ボード１１０と連
絡するためのテレタイプ・インターフェース装置１０９
か、低テープ・リーダ１１１又はＣｐｕ １０６から受
取るか又はこれに伝送するための読出専用メモリー１１
２を作動させるのに使用される。グループ回線１１４に
よシ示される如き第８図の右側に延びる１５本の別個の
装置選択回線は、ｃｐｕ １０６とインターフェースす
るための別の周辺装置を作動させるのに使用される。制
御回線１４４上を所要の周辺装置に対してｃｐｕ １０
６により送出される制御信号は、本装置により行われる
べき機能操作に従って、所要の周辺装置がＣｐｕ １０
６から受取るか又はこれに伝送するよう条件付けられて
いるかを決定する。リモート・アクセス・ステーション
のインターフェース１１５に関しては、ｃｐｕ１０６と
インターフェンスする事を必要とする時、回線１１２１
上でこのインターフェースに与えられるＵＡＲＴクロッ
ク・タイミング信号がｃｐｕインターフェース１０８に
より生成される。
機能操作を行うためいくつかの周辺装置が使用されてい
る。１６ビツト・アドレスの５つの最上位ビットが、周
辺装置がｃｐｕ １０６とインターフェースするために
要求された事を識別する時、アドレス・デコード装置１
１３がｃｐｕによシ指令されて１３ビツトのアドレス・
ワードを復号し、２１本の別個の装置選回線のどれがｃ
ｐｕと所要の周辺装置間のインターフェースを作用させ
るため作動させられるべきかを識別する。６本の装置選
択回線は、外部のテレタイプのキー・ボード１１０と連
絡するためのテレタイプ・インターフェース装置１０９
か、低テープ・リーダ１１１又はＣｐｕ １０６から受
取るか又はこれに伝送するための読出専用メモリー１１
２を作動させるのに使用される。グループ回線１１４に
よシ示される如き第８図の右側に延びる１５本の別個の
装置選択回線は、ｃｐｕ １０６とインターフェースす
るための別の周辺装置を作動させるのに使用される。制
御回線１４４上を所要の周辺装置に対してｃｐｕ １０
６により送出される制御信号は、本装置により行われる
べき機能操作に従って、所要の周辺装置がＣｐｕ １０
６から受取るか又はこれに伝送するよう条件付けられて
いるかを決定する。リモート・アクセス・ステーション
のインターフェース１１５に関しては、ｃｐｕ１０６と
インターフェンスする事を必要とする時、回線１１２１
上でこのインターフェースに与えられるＵＡＲＴクロッ
ク・タイミング信号がｃｐｕインターフェース１０８に
より生成される。
装置選択回線１１４と関連する周辺装置についてハ、リ
モート・アクセス・ステーション・インク−フェース１
１５はバス１０５ヲリモート・アクセス・ステーション
７６と補助アクセス・パネル１１６とリモート・アクセ
ス・ステーション又は内部のアクセス・ステーション７
８を介してインターフェースし、図示の如く４本の装置
選択回線を必要とする。ディスク駆動部インターフェー
ス１１８は、バスをディスク駆動部回路とインターフェ
ースし、３本の選択回線を必要とする。信号システム・
インターフェース１１９は、信号システムの記録および
再生処理回路のため同じインターフェース作用を行い、
３本の装置選択回線を必要とする。ブタ・トラック・イ
ンターフェース１２０ハ、３つのディスク駆動部の各々
のデータ・トラック面とディスク駆動部に位置された作
用的に関連する回路と信号システムに対して同様なイン
ターフェース作用を与え、３本の装置選択回線を必要と
する。
モート・アクセス・ステーション・インク−フェース１
１５はバス１０５ヲリモート・アクセス・ステーション
７６と補助アクセス・パネル１１６とリモート・アクセ
ス・ステーション又は内部のアクセス・ステーション７
８を介してインターフェースし、図示の如く４本の装置
選択回線を必要とする。ディスク駆動部インターフェー
ス１１８は、バスをディスク駆動部回路とインターフェ
ースし、３本の選択回線を必要とする。信号システム・
インターフェース１１９は、信号システムの記録および
再生処理回路のため同じインターフェース作用を行い、
３本の装置選択回線を必要とする。ブタ・トラック・イ
ンターフェース１２０ハ、３つのディスク駆動部の各々
のデータ・トラック面とディスク駆動部に位置された作
用的に関連する回路と信号システムに対して同様なイン
ターフェース作用を与え、３本の装置選択回線を必要と
する。
コンピュータ・インターフェース１１１１ｄ、バス１０
５と中央処理装置１０６を、他のビデオ記録装置等を含
むテレビジョン・スタジオ全体の操作を指向シ得るオー
トメーション・コンピュータニインターフエースするた
めに設けられる。２本の装置選択回線はオートメーショ
ン・コンピュータをｃｐｕ １０６にインターフェース
するのに利用可能であるＯ 本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送される時作動
され、他方はデータをｃｐｕから受取る時作動される。
５と中央処理装置１０６を、他のビデオ記録装置等を含
むテレビジョン・スタジオ全体の操作を指向シ得るオー
トメーション・コンピュータニインターフエースするた
めに設けられる。２本の装置選択回線はオートメーショ
ン・コンピュータをｃｐｕ １０６にインターフェース
するのに利用可能であるＯ 本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送される時作動
され、他方はデータをｃｐｕから受取る時作動される。
然し、インターフェースと関連する周辺装置のおるもの
は、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよシも、
装置から必要とされる多くの機能操作を実施する九めｃ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れによシ前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６本の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータをインターフェースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるデータが主要バス１０５の１６
回線上に伝送され、又他方の装置選択回線が作動される
時他のデータが伝送されるように、複数の装置選択回線
が選択的に作動させられる。本文に記述した装置につい
ては、１６ビツト２進ワードで処理される以上のデータ
をｃｐｕ １０６から必要とするこれ等のインターフェ
ースにおいては、最大２本の装置選択回線が使用される
。
は、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよシも、
装置から必要とされる多くの機能操作を実施する九めｃ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れによシ前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６本の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータをインターフェースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるデータが主要バス１０５の１６
回線上に伝送され、又他方の装置選択回線が作動される
時他のデータが伝送されるように、複数の装置選択回線
が選択的に作動させられる。本文に記述した装置につい
ては、１６ビツト２進ワードで処理される以上のデータ
をｃｐｕ １０６から必要とするこれ等のインターフェ
ースにおいては、最大２本の装置選択回線が使用される
。
中央処理装置はマイクロプロセサ即ちマイクロ・コンピ
ュータである事が望ましく、本文に記述する装置におい
ては、米国マサチューセッツ州、メイナードのディジタ
ル機器社によシ製造されるＬＳＩ−１１システムを有す
る。特に、本発明の装置は、マイクロプロセサと４ＫＸ
１６ビツトの半導体型読出し／書込みメモリーを含むモ
デルＫＤ１１−ＦマイクロコンピュータタイプＬＳＩ−
１１システムをｃｐｕとして内蔵している。このＬＳＩ
−１１マイクロコンピユータの作用に関する詳細な説明
は、本文に参考のため引用された１９７５年版のディジ
タル機器社製ＬＳＩ−１１のユーザ・マニュアル（別冊
ＡＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述されてい
る。中央処理装置インターフェース１０８のブロック図
は第２９図に、又詳細な電気的作用図は第５８Ａ図乃至
第５８Ｄ図に示されている。リモート・アクセスステー
ション・インターフェース１１５は第３０図の機能ブロ
ック図に示され、その詳細図は第５５Ａ図乃至第５５Ｄ
図に示されている。ディスク駆動部インターフェースの
詳細電気的作用図は第３５Ａ図および第３５Ｂ図に示さ
れる。第１のデータ・トラック・インターフェース部分
は第３３Ａ図および第３５Ｂ図の機能ブロック図に示さ
れ、詳細図は第５７Ａ図および第５７Ｂ図に示される。
ュータである事が望ましく、本文に記述する装置におい
ては、米国マサチューセッツ州、メイナードのディジタ
ル機器社によシ製造されるＬＳＩ−１１システムを有す
る。特に、本発明の装置は、マイクロプロセサと４ＫＸ
１６ビツトの半導体型読出し／書込みメモリーを含むモ
デルＫＤ１１−ＦマイクロコンピュータタイプＬＳＩ−
１１システムをｃｐｕとして内蔵している。このＬＳＩ
−１１マイクロコンピユータの作用に関する詳細な説明
は、本文に参考のため引用された１９７５年版のディジ
タル機器社製ＬＳＩ−１１のユーザ・マニュアル（別冊
ＡＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述されてい
る。中央処理装置インターフェース１０８のブロック図
は第２９図に、又詳細な電気的作用図は第５８Ａ図乃至
第５８Ｄ図に示されている。リモート・アクセスステー
ション・インターフェース１１５は第３０図の機能ブロ
ック図に示され、その詳細図は第５５Ａ図乃至第５５Ｄ
図に示されている。ディスク駆動部インターフェースの
詳細電気的作用図は第３５Ａ図および第３５Ｂ図に示さ
れる。第１のデータ・トラック・インターフェース部分
は第３３Ａ図および第３５Ｂ図の機能ブロック図に示さ
れ、詳細図は第５７Ａ図および第５７Ｂ図に示される。
同様に、第２のデータ・トラック・インターフェースは
第３４Ａ図乃至第３４Ｈ図に示される詳細電気的作用図
に示されている。信号システムインターフェースの詳細
な電気的作用図は第３２Ａ図および第３２Ｂ図に示され
ている。前述のインターフェースは以下に詳細に記述さ
れる。
第３４Ａ図乃至第３４Ｈ図に示される詳細電気的作用図
に示されている。信号システムインターフェースの詳細
な電気的作用図は第３２Ａ図および第３２Ｂ図に示され
ている。前述のインターフェースは以下に詳細に記述さ
れる。
ビデオ信号システム
記録および再生の再操作のための信号の流れの経路につ
いては簡単かつ広く記述したが、合成テレヒション信号
のための信号処理システムについては第６図および第７
図に含まれる信号の流れのダイヤグラムで示されるもの
よ）もはるかに詳細をっくす。ビデオ信号システムにつ
いては、前述したものよシ更に多くのブロックを含む第
９Ａ図および第９Ｂ図によシ示されるブロック・ダイヤ
グラムに関して以下に更に詳細に説明する。
いては簡単かつ広く記述したが、合成テレヒション信号
のための信号処理システムについては第６図および第７
図に含まれる信号の流れのダイヤグラムで示されるもの
よ）もはるかに詳細をっくす。ビデオ信号システムにつ
いては、前述したものよシ更に多くのブロックを含む第
９Ａ図および第９Ｂ図によシ示されるブロック・ダイヤ
グラムに関して以下に更に詳細に説明する。
然し、前に確認した照合番号は対応する機能が行われる
場合にはその侭用いる。第９Ａ図および第９Ｂ図のブロ
ック・ダイヤグラムも又、種々のブロックによシ表示さ
れる回路のタイミングおよび同期の制御に必要な他の相
互に接続する回線と共に、信号システムを経由するビデ
オ・データの流れを示す巾の広い線を含んでいる。コン
ビュー夕制御システム（第８図のブロック・ダイヤグラ
ムに関して説明）に対する信号システムの相互接続につ
いても示すが、この場合、木印を付した第９Ａ図と第９
Ｂ図における各種のブロックからの入出力回線はコンピ
ュータ制御システム９２迄延在する回線でおる。
場合にはその侭用いる。第９Ａ図および第９Ｂ図のブロ
ック・ダイヤグラムも又、種々のブロックによシ表示さ
れる回路のタイミングおよび同期の制御に必要な他の相
互に接続する回線と共に、信号システムを経由するビデ
オ・データの流れを示す巾の広い線を含んでいる。コン
ビュー夕制御システム（第８図のブロック・ダイヤグラ
ムに関して説明）に対する信号システムの相互接続につ
いても示すが、この場合、木印を付した第９Ａ図と第９
Ｂ図における各種のブロックからの入出力回線はコンピ
ュータ制御システム９２迄延在する回線でおる。
又、本発明の装置は本文においては、連続Ｈパルス間の
期間が約６エ５マイクロ秒である事を意味する約１５．
７５４Ｈ２の割合で生じる水平同期パルス（本文では、
屡々「Ｈ８ｙｎｃＪと表示）の５２５本のラインからな
るテレビジョン・フィールドを有するＮＴＳＣ方式にお
ける使用に関して記述するものとする。更に、ＮＴＳＣ
方式における垂直ブランキング率は６０Ｈｚの周波数で
生じ、色度情報は約４５８メガヘルツ（ＭＨ！ ）の周
波数を有するサブキャリア信号に関して変調される。カ
ラーサブキャリア位相の水平同期信号に関する関係のた
め、ＮＴＳＣカラ＝信号は４つのフィールドシークエン
スヲ有し、これは一般的にカラーフレームと呼ばれてい
る。五５８ Ｈｚのサブキャリア周波数は、本文におい
ては１×サブキャリア周波数を意味するＳＣと簡単に屡
々表示され、同様に、前述の装置における他の一般に使
用されるクロッキング周波数ハ！ＡＳＣ２５ＳＣおよび
６ＳＣを含む。この５×サブキャリア周波数（３８Ｃ）
は信号のディジタル化のためのアナログ複合ビデオ信号
のサンプリングの間、５×サブキャリア周波数のサンプ
リング率、即ち１０．７ＭＨｚが使用されると云う理由
から屡々生じる。
期間が約６エ５マイクロ秒である事を意味する約１５．
７５４Ｈ２の割合で生じる水平同期パルス（本文では、
屡々「Ｈ８ｙｎｃＪと表示）の５２５本のラインからな
るテレビジョン・フィールドを有するＮＴＳＣ方式にお
ける使用に関して記述するものとする。更に、ＮＴＳＣ
方式における垂直ブランキング率は６０Ｈｚの周波数で
生じ、色度情報は約４５８メガヘルツ（ＭＨ！ ）の周
波数を有するサブキャリア信号に関して変調される。カ
ラーサブキャリア位相の水平同期信号に関する関係のた
め、ＮＴＳＣカラ＝信号は４つのフィールドシークエン
スヲ有し、これは一般的にカラーフレームと呼ばれてい
る。五５８ Ｈｚのサブキャリア周波数は、本文におい
ては１×サブキャリア周波数を意味するＳＣと簡単に屡
々表示され、同様に、前述の装置における他の一般に使
用されるクロッキング周波数ハ！ＡＳＣ２５ＳＣおよび
６ＳＣを含む。この５×サブキャリア周波数（３８Ｃ）
は信号のディジタル化のためのアナログ複合ビデオ信号
のサンプリングの間、５×サブキャリア周波数のサンプ
リング率、即ち１０．７ＭＨｚが使用されると云う理由
から屡々生じる。
ＮＴＳＣ方式のコンポジットビデオ信号は第５図Ａ及び
Ｂに示されている。
Ｂに示されている。
再び第９Ａ図に関して、同図に示された各ブロックの機
能について論述する前に、例示された信号システムの全
操作に関しである広い一般概念について理解すべきであ
る。第１に、ビデオ入力回路９３Ａに送られるビデオ入
力信号はアナログ・ディジタル・コンバータ？５に与え
られて処理されるアナログ信号である。前記コンバータ
の出力ハテイジタル・フォーマットにおけるビデオ情報
を含み、ディジタル化されたデータは更に処理されてデ
ィジタル・フォーマットにおけるディスク・バックに記
録される。同様に、このデータは、ディスク・バックか
ら再生され、時間ベース補正を行ない、彩度分離され、
ディジタル技法を用いて処理され、ディジタル・アナロ
グ・コンバータおよび５ｙｎｃ ／バースト挿入回路１
０２，１０３が図示の如き複合ビデオ出力を与える最終
的ステップの１つ迄アナログ信号に変換されない。
能について論述する前に、例示された信号システムの全
操作に関しである広い一般概念について理解すべきであ
る。第１に、ビデオ入力回路９３Ａに送られるビデオ入
力信号はアナログ・ディジタル・コンバータ？５に与え
られて処理されるアナログ信号である。前記コンバータ
の出力ハテイジタル・フォーマットにおけるビデオ情報
を含み、ディジタル化されたデータは更に処理されてデ
ィジタル・フォーマットにおけるディスク・バックに記
録される。同様に、このデータは、ディスク・バックか
ら再生され、時間ベース補正を行ない、彩度分離され、
ディジタル技法を用いて処理され、ディジタル・アナロ
グ・コンバータおよび５ｙｎｃ ／バースト挿入回路１
０２，１０３が図示の如き複合ビデオ出力を与える最終
的ステップの１つ迄アナログ信号に変換されない。
アナログ・ディジタル・コンバータ９５においては、ア
ナログ複合ビデオ信号は定格サブキャリアサイクルにつ
いて３倍、即ちｓ ＳＣ（ｌα７ＭＨｚ）のサンプリン
グ率でサンプルされ、各サンプルは８ビツトのディジタ
ル・ワードにディジタル量子化される。ＮＴＳＣのサブ
キャリア周波数の３倍又は任意の奇数倍の周波数を有す
るサンプリングクロックは必然的に水平ライン周波数の
半分の奇数倍となる。もしこのようなサンプリング・ク
ロックが各ライン間で位相連続であれば連続するライン
の開始におけるその位相は変化する。このようなライン
からラインの位相連続サンプリング・クロックの使用は
、連続するラインの開始に関して異なる回数の連続ライ
ン間にサンプルされるアナログ信号の瞬間振幅を生じる
結果となる。このため、量子化されたサンプルはライン
からラインの垂直アラインメントには存在しない。ライ
ンからラインのサンプルの垂直アラインメントは、テレ
ビジョン・フィールドの５本の連続（全て奇数又ハ偶数
のフィールド）テレビジョン・ラインからの量子化サン
プルを合成する事によりテレビジョン信号の別個の色度
成分を得るためのディジタルコーム・フィルタの使用を
容易にするために必要とされ、前記の３つのテレビジョ
ン・ラインは下記式においてＴ（）ノブ）、Ｍ（ミドル
）、Ｂ（ボトム）とすれば、 （色度） Ｃ−Ｍ−３Ａ（Ｔ＋Ｂ ） （輝度）Ｙ−Ｍ十％（Ｔ＋Ｂ ’） もしＮＴＳＣテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であシ、これはサンプリング・クロックの位相がライ
ン間で変化しないためでちる事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各ラ
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、３本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
ナログ複合ビデオ信号は定格サブキャリアサイクルにつ
いて３倍、即ちｓ ＳＣ（ｌα７ＭＨｚ）のサンプリン
グ率でサンプルされ、各サンプルは８ビツトのディジタ
ル・ワードにディジタル量子化される。ＮＴＳＣのサブ
キャリア周波数の３倍又は任意の奇数倍の周波数を有す
るサンプリングクロックは必然的に水平ライン周波数の
半分の奇数倍となる。もしこのようなサンプリング・ク
ロックが各ライン間で位相連続であれば連続するライン
の開始におけるその位相は変化する。このようなライン
からラインの位相連続サンプリング・クロックの使用は
、連続するラインの開始に関して異なる回数の連続ライ
ン間にサンプルされるアナログ信号の瞬間振幅を生じる
結果となる。このため、量子化されたサンプルはライン
からラインの垂直アラインメントには存在しない。ライ
ンからラインのサンプルの垂直アラインメントは、テレ
ビジョン・フィールドの５本の連続（全て奇数又ハ偶数
のフィールド）テレビジョン・ラインからの量子化サン
プルを合成する事によりテレビジョン信号の別個の色度
成分を得るためのディジタルコーム・フィルタの使用を
容易にするために必要とされ、前記の３つのテレビジョ
ン・ラインは下記式においてＴ（）ノブ）、Ｍ（ミドル
）、Ｂ（ボトム）とすれば、 （色度） Ｃ−Ｍ−３Ａ（Ｔ＋Ｂ ） （輝度）Ｙ−Ｍ十％（Ｔ＋Ｂ ’） もしＮＴＳＣテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であシ、これはサンプリング・クロックの位相がライ
ン間で変化しないためでちる事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各ラ
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、３本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
３ＳＣのライン間の位相連続サンプリング・クロックを
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９Ｃ（１）図に関して更に容易に判るが、同
図は、全てのサンプル点（第９０（１１図）におけるテ
レビジョン・ラインに対するサブキャリアにもおかれる
「×」サンプル点を示す矢印を上本向の変換が有する３
８Ｃ’サンプル・クロック（第９Ｃ（３）図）の正の変
換によりサンプルされるテレビジョン・ライン１におけ
るサブキャリアの多くのサイクルを示す。図示の如く、
サブキャリアの各サイクルには３つのサンプルがある。
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９Ｃ（１）図に関して更に容易に判るが、同
図は、全てのサンプル点（第９０（１１図）におけるテ
レビジョン・ラインに対するサブキャリアにもおかれる
「×」サンプル点を示す矢印を上本向の変換が有する３
８Ｃ’サンプル・クロック（第９Ｃ（３）図）の正の変
換によりサンプルされるテレビジョン・ライン１におけ
るサブキャリアの多くのサイクルを示す。図示の如く、
サブキャリアの各サイクルには３つのサンプルがある。
然し、テレビジョン・ライン２即ち次に続くラインの間
、サブキャリアは第９Ｃ（２）図に示す如く逆の位相を
有し、同様にサンプリング・クロック３ＳＣはライン１
のその位相（第９Ｃ（３）図）に関して反対の位相（第
９０（４）図）であυ、その結果テレビジョン・ライン
２０間はサンプルは上方向の変換上のテレビジョン・ラ
イン２のサブキャリア（第９Ｃ（２）図）の×で示され
る位置になシ、ライ／１乃至ライン２の×サンプルはＳ
Ｃに対して６０’だけずれ、このため、色度情報を正し
く得るため前述の数式においてアナログ信号の瞬間振幅
を使用するコーム・フィルタの応答に悪影響を及ぼす。
、サブキャリアは第９Ｃ（２）図に示す如く逆の位相を
有し、同様にサンプリング・クロック３ＳＣはライン１
のその位相（第９Ｃ（３）図）に関して反対の位相（第
９０（４）図）であυ、その結果テレビジョン・ライン
２０間はサンプルは上方向の変換上のテレビジョン・ラ
イン２のサブキャリア（第９Ｃ（２）図）の×で示され
る位置になシ、ライ／１乃至ライン２の×サンプルはＳ
Ｃに対して６０’だけずれ、このため、色度情報を正し
く得るため前述の数式においてアナログ信号の瞬間振幅
を使用するコーム・フィルタの応答に悪影響を及ぼす。
全ての奇数ライン上でとられるサンプルは垂直方向に整
合される事、又全での偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
合される事、又全での偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
サブキャリア周波数の奇数倍、即ち本文に説明した装置
においては３ＳＣでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。第９Ｃ図に示される
例においては第９０（５）図が照合され、同図は、第９
Ｃ（４）図に示されるテレビジョンライン２に対する位
相に対しその位相を逆にするテレビジョン・ライン２に
対スる３８Ｃサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」により示さ
れるサンプルが第９Ｃ（２）図に示す如く生じる。この
ように、テレビジョン・ライン１（ｒＸＪ ）に対する
サブキャリアのサンプル点ハ、第９Ｃ（４）図に示され
たように通常生じるサンプルクロックよりも第９０（５
）図に示される交番位相サンプル・クロックを用いてサ
ンプルされるサンプル点（ｒＯＪ ）に関して垂直方向
に整合される。この技法は位相交互ライン・エンコーデ
ィング即ちＰＡＬＥと一般に呼ばれ、用語［−ＰＡＬＥ
されたＪ「ＰＡＬＥする」等が本文に記述する装置の説
明において一般的に使用される。
においては３ＳＣでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。第９Ｃ図に示される
例においては第９０（５）図が照合され、同図は、第９
Ｃ（４）図に示されるテレビジョンライン２に対する位
相に対しその位相を逆にするテレビジョン・ライン２に
対スる３８Ｃサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」により示さ
れるサンプルが第９Ｃ（２）図に示す如く生じる。この
ように、テレビジョン・ライン１（ｒＸＪ ）に対する
サブキャリアのサンプル点ハ、第９Ｃ（４）図に示され
たように通常生じるサンプルクロックよりも第９０（５
）図に示される交番位相サンプル・クロックを用いてサ
ンプルされるサンプル点（ｒＯＪ ）に関して垂直方向
に整合される。この技法は位相交互ライン・エンコーデ
ィング即ちＰＡＬＥと一般に呼ばれ、用語［−ＰＡＬＥ
されたＪ「ＰＡＬＥする」等が本文に記述する装置の説
明において一般的に使用される。
本文に説明する装置は５ＳＣ即ち１α７ＭＨｚのサンプ
リング車と共にコーム・フィルターリング技法を用い、
かつＰＡＬＥサンプリング・クロックの使用を必要とす
るが、４８Ｃサンプリング周波数がＰＡＬＥ処理の必要
を除去する事が判るであろう。
リング車と共にコーム・フィルターリング技法を用い、
かつＰＡＬＥサンプリング・クロックの使用を必要とす
るが、４８Ｃサンプリング周波数がＰＡＬＥ処理の必要
を除去する事が判るであろう。
４ＳＣサンプリング周波数の使用は、記録媒体即ちディ
スク駆動装置のディスクパックの周波数レスポンスが４
ＳＣ、１４，３ＭＨｚの周波数での操作を寸分に許容
する場合においては本文に記述する装置の概念の範囲内
にある。この場合、データ処理用途に使用される標準デ
ィスク駆動部は約６に６メガビツトの範囲内において主
とし７て作用し、１０．７ＭＨｚの割合での記録はディ
スク・パック自体のパック密度における十分な向上を示
す事が判ろう。
スク駆動装置のディスクパックの周波数レスポンスが４
ＳＣ、１４，３ＭＨｚの周波数での操作を寸分に許容
する場合においては本文に記述する装置の概念の範囲内
にある。この場合、データ処理用途に使用される標準デ
ィスク駆動部は約６に６メガビツトの範囲内において主
とし７て作用し、１０．７ＭＨｚの割合での記録はディ
スク・パック自体のパック密度における十分な向上を示
す事が判ろう。
ＰＡＬＥ処理の使用の結果である本装置の作用の別の重
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化に↓す、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するための信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化に↓す、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するための信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
この理由から、記録中アナログ・デイジタルコンバータ
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない）！ＳＳＣの位相を
有するクロックを用いてチャンネルエンコーダ９６から
クロック・アウトされる。
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない）！ＳＳＣの位相を
有するクロックを用いてチャンネルエンコーダ９６から
クロック・アウトされる。
然し、ラインからラインの連続する位相クロックを用い
るエンコーダ９６のクロッキングは、３８Ｃの％サイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングにより生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又これがＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
あるが、連続位相クロックからのデータをＰＡＬＥクロ
ックに逆にリタイム又はリフロックしてサンプルタイム
の攪乱が除去され、彩度処理用コーム・フィルタがエラ
ーなしにデータの処理ができるようにする事が必要であ
る。簡単に云えば、Ａ／Ｄコンバータ９５はライン毎の
位相断絶を有するＰＡＬＥクロックを用いてアナログ信
号をサンプルする。記録するためチャンネル・エンコー
ダ９６は、彩度処理回路による使用のためＰＡＬＥクロ
ックに対するＮＲＺ情報のりタイミングを再生中とデコ
ーディングの後必要とするライン毎の連続位相クロック
を用いてＰＡＬＥデータを復号する。
るエンコーダ９６のクロッキングは、３８Ｃの％サイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングにより生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又これがＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
あるが、連続位相クロックからのデータをＰＡＬＥクロ
ックに逆にリタイム又はリフロックしてサンプルタイム
の攪乱が除去され、彩度処理用コーム・フィルタがエラ
ーなしにデータの処理ができるようにする事が必要であ
る。簡単に云えば、Ａ／Ｄコンバータ９５はライン毎の
位相断絶を有するＰＡＬＥクロックを用いてアナログ信
号をサンプルする。記録するためチャンネル・エンコー
ダ９６は、彩度処理回路による使用のためＰＡＬＥクロ
ックに対するＮＲＺ情報のりタイミングを再生中とデコ
ーディングの後必要とするライン毎の連続位相クロック
を用いてＰＡＬＥデータを復号する。
然し、ＰＡＬＥに対する連続するクロックからの後者の
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、データはデータ・クロッキングを攪乱する事なく
再記録される。
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、データはデータ・クロッキングを攪乱する事なく
再記録される。
前記の配慮は、ライン１および２に対するＰＡＬＥデー
タがそれぞれ第９０（（３）図および第９０（力図に示
される第９Ｃ図に関して次に記述される。
タがそれぞれ第９０（（３）図および第９０（力図に示
される第９Ｃ図に関して次に記述される。
ピッ）Ａｉ乃至Ｅｌは、第９Ｃ（１１図に示される×に
対応するライン１に生じるアナログ・ビデオ信号の瞬間
的サンプルを表示する連続するビット・セルであり、各
ビット・セルは第９０（３）図に示される５ＳＣクロツ
クの全クロック・サイクルを持続する。同様に、ライン
２のビットセルＡ２乃至Ｅ２は、テレビジョン・ライン
２に対しては第９Ｃ（５）図に示されるＰＡＬＥサンプ
ル・クロックを用いて第９Ｃ（２）図における「０」に
おけるサンプリングにより得られるデータを示す。ライ
ン毎の連続位相３ ＳＣクロックでＰＡＬＥデータをク
ロックするため、第９Ｃ（６）図と第９０（７）図に示
されるビットセル下方の矢印は、第９Ｃ（８）図および
第９Ｃ（９）図に示される関係にシフトされてその状態
にあるビット・セルのクロッキング点を示す。各ビット
・セルの開始はとのクロッキング点に生じ、セルのレベ
ルはビット・セルがクロッキングの間それ等の一致を維
持するようにビット・セルの間隔を経て連続状態である
。
対応するライン１に生じるアナログ・ビデオ信号の瞬間
的サンプルを表示する連続するビット・セルであり、各
ビット・セルは第９０（３）図に示される５ＳＣクロツ
クの全クロック・サイクルを持続する。同様に、ライン
２のビットセルＡ２乃至Ｅ２は、テレビジョン・ライン
２に対しては第９Ｃ（５）図に示されるＰＡＬＥサンプ
ル・クロックを用いて第９Ｃ（２）図における「０」に
おけるサンプリングにより得られるデータを示す。ライ
ン毎の連続位相３ ＳＣクロックでＰＡＬＥデータをク
ロックするため、第９Ｃ（６）図と第９０（７）図に示
されるビットセル下方の矢印は、第９Ｃ（８）図および
第９Ｃ（９）図に示される関係にシフトされてその状態
にあるビット・セルのクロッキング点を示す。各ビット
・セルの開始はとのクロッキング点に生じ、セルのレベ
ルはビット・セルがクロッキングの間それ等の一致を維
持するようにビット・セルの間隔を経て連続状態である
。
ライン毎の連続位相クロックからのデータを逆にＰＡＬ
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直方向に整合される即ち、Ａ２は
Ａ１とＢ２はＢ１と・・・・・・と云うように垂直方向
に整合されるようにするため連続位相クロックからＰＡ
ＬＥクロック迄のりタイミングは正しく行われねばなら
ず、さもなければビット・セルのミスアラインメントが
生じる。このように、リタイミング又はリフロッキング
は相補的でなければならず、即ちＰＡＬＥから連続リフ
ロッキングにおけるその適正部分においてクロックされ
たビット・セルは連続からＰＡＬＥリクロッキングにク
ロックされた状態で残されて適正な再生を保証しなけれ
ばならない。このように、第９０（８）図および第９０
（９）図に示されたライン毎の連続位相クロックされた
データが与えられると、実線の矢印は、２つのテレビジ
ョン・ラインに対する適正を追補クロッキングを示し、
第９Ｃ（１１図および第９０（１１）図に示す如き垂直
方向に整合されたＡ１およびＡ２ビットを有するＰＡＬ
Ｅクロックに対するデータのりタイミングを生じる。Ｐ
ＡＬＥから連続へのリフロッキングから右方クロックさ
れたビット・セルが、第９Ｃ（６）図および第９０（８
）図における関連するクロッキングの矢印を有するどの
ビット・セル（例えば、Ａｉ）からでも明らかなように
反対に変換されるよう左方クロックされる事に留意され
たい。相補クロッキングが実施されない場合は、ビット
は、第９ＣＱＪ図および第９０（１３図に示された関係
を生じる第９０（８１図および第９Ｃ（９）図の点線の
クロッキング矢印で示されるように適正に整合されない
。ＰＡＬＥから連続へ又はその逆方向のリフロッキング
は、以下の記述から明らかになるように種々の場所で行
われる。
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直方向に整合される即ち、Ａ２は
Ａ１とＢ２はＢ１と・・・・・・と云うように垂直方向
に整合されるようにするため連続位相クロックからＰＡ
ＬＥクロック迄のりタイミングは正しく行われねばなら
ず、さもなければビット・セルのミスアラインメントが
生じる。このように、リタイミング又はリフロッキング
は相補的でなければならず、即ちＰＡＬＥから連続リフ
ロッキングにおけるその適正部分においてクロックされ
たビット・セルは連続からＰＡＬＥリクロッキングにク
ロックされた状態で残されて適正な再生を保証しなけれ
ばならない。このように、第９０（８）図および第９０
（９）図に示されたライン毎の連続位相クロックされた
データが与えられると、実線の矢印は、２つのテレビジ
ョン・ラインに対する適正を追補クロッキングを示し、
第９Ｃ（１１図および第９０（１１）図に示す如き垂直
方向に整合されたＡ１およびＡ２ビットを有するＰＡＬ
Ｅクロックに対するデータのりタイミングを生じる。Ｐ
ＡＬＥから連続へのリフロッキングから右方クロックさ
れたビット・セルが、第９Ｃ（６）図および第９０（８
）図における関連するクロッキングの矢印を有するどの
ビット・セル（例えば、Ａｉ）からでも明らかなように
反対に変換されるよう左方クロックされる事に留意され
たい。相補クロッキングが実施されない場合は、ビット
は、第９ＣＱＪ図および第９０（１３図に示された関係
を生じる第９０（８１図および第９Ｃ（９）図の点線の
クロッキング矢印で示されるように適正に整合されない
。ＰＡＬＥから連続へ又はその逆方向のリフロッキング
は、以下の記述から明らかになるように種々の場所で行
われる。
又、 ＮＴＳＣテレビジョン信号は、サブキャリアの位
相がライン毎に１８０°変る点を除いて、各ラインに生
じる水平５ｙｎｃパルスとサブキャリア信号の位相角度
との間に何の指定され定義された関係も持たない事も判
るであろう。換言すれば、Ｈ８ｙｎｃシグナルに対する
サブキャリア信号の位相角度はビデオ・ソースのものか
ら他のものへと変り得、この変化はＨ８ｙｎｃ信号を装
置の操作制御のだめには望ましからざるものにする。従
って、本文の装置は、システムのための基本タイミング
照合としてカラー・バースト５ｙｎｃ成分によシ表示さ
れる如き入力信号のサブキャリアを使用し、信号のＨ５
ｙｎｃの代シにタイミングのために使用される新らしい
Ｈ５ｙｎｃ関連信号を規定する。この新らし２いＨ８ｙ
ｎｅ関連信号は定格水平ラインの％の周波数になるよう
に選択され、その理由はこれはサブキャリア周波数の全
サイクル数、即ちサブキャリア周波数即ち４５５サイク
ルの２つの完全な水平ラインを表示するためである。更
に、Ｈ８ｙｎｃ関迷信号はサブキャリアに対する特殊の
関係を与えられ、即ちサブキャリアの位相角度に関して
同期される。
相がライン毎に１８０°変る点を除いて、各ラインに生
じる水平５ｙｎｃパルスとサブキャリア信号の位相角度
との間に何の指定され定義された関係も持たない事も判
るであろう。換言すれば、Ｈ８ｙｎｃシグナルに対する
サブキャリア信号の位相角度はビデオ・ソースのものか
ら他のものへと変り得、この変化はＨ８ｙｎｃ信号を装
置の操作制御のだめには望ましからざるものにする。従
って、本文の装置は、システムのための基本タイミング
照合としてカラー・バースト５ｙｎｃ成分によシ表示さ
れる如き入力信号のサブキャリアを使用し、信号のＨ５
ｙｎｃの代シにタイミングのために使用される新らしい
Ｈ５ｙｎｃ関連信号を規定する。この新らし２いＨ８ｙ
ｎｅ関連信号は定格水平ラインの％の周波数になるよう
に選択され、その理由はこれはサブキャリア周波数の全
サイクル数、即ちサブキャリア周波数即ち４５５サイク
ルの２つの完全な水平ラインを表示するためである。更
に、Ｈ８ｙｎｃ関迷信号はサブキャリアに対する特殊の
関係を与えられ、即ちサブキャリアの位相角度に関して
同期される。
信号システムの記録部分においては、同期ワードは、ビ
デオ信号のＨ８ｙｎｃの場所に略々対応する場所で交互
のテレビジョン・ライン上のビデオ信号に挿入され、ビ
デオ信号のカラー・バースト・サブキャリア同期成分か
ら生じるＳＣの特定の位相角度に関して位相コヒーント
である。新らしいＨ８ｙｎｃ関連信号関連量は各画像フ
レームの最初に規定され、画像フレームの持続期間中維
持されてビデオ信号にそのサブキャリアの位相に対して
正確かつ一貫性をもって規定されたＨ８ｙｎｃ関連信号
を提供する。信号システムの再生部分に対しては、Ｈ／
２と表示されたＨ８ｙｎｃ関連信号関連量られ、これは
、その位相角度が再生システムの位相制御により選択自
在である基準入カサプキャリアの特定の位相角度に対し
てコヒーレントであると再び規定される。
デオ信号のＨ８ｙｎｃの場所に略々対応する場所で交互
のテレビジョン・ライン上のビデオ信号に挿入され、ビ
デオ信号のカラー・バースト・サブキャリア同期成分か
ら生じるＳＣの特定の位相角度に関して位相コヒーント
である。新らしいＨ８ｙｎｃ関連信号関連量は各画像フ
レームの最初に規定され、画像フレームの持続期間中維
持されてビデオ信号にそのサブキャリアの位相に対して
正確かつ一貫性をもって規定されたＨ８ｙｎｃ関連信号
を提供する。信号システムの再生部分に対しては、Ｈ／
２と表示されたＨ８ｙｎｃ関連信号関連量られ、これは
、その位相角度が再生システムの位相制御により選択自
在である基準入カサプキャリアの特定の位相角度に対し
てコヒーレントであると再び規定される。
再規定されたＨ８ｙｎｃ関連信号Ｈ／２は、再生操作中
システムの基本タイミング基準信号として使用される。
システムの基本タイミング基準信号として使用される。
システムに対する水平５ｙｎｃ基準として再規定された
Ｈ８ｙｎｃ関迷信号を用いて、システムの記録、再生お
よび他の操作に対する処理信号は容易になるが、これは
、ビデオ信号のサブキャリアと再規定されたＨ８ｙｎｃ
関連信号関連量に一貫した時間関係が確立されるためで
ある。
Ｈ８ｙｎｃ関迷信号を用いて、システムの記録、再生お
よび他の操作に対する処理信号は容易になるが、これは
、ビデオ信号のサブキャリアと再規定されたＨ８ｙｎｃ
関連信号関連量に一貫した時間関係が確立されるためで
ある。
更ニ、テレビジョン・ステーションの基準５ｙｎｃに関
して時間的に変更可能な内部水平基準信号とサブキャリ
ア基準信号の使用により、この時生じる通常の伝播遅延
を経過した後テレビジョン信号が適当な時点に遠隔場所
に到達できる。
して時間的に変更可能な内部水平基準信号とサブキャリ
ア基準信号の使用により、この時生じる通常の伝播遅延
を経過した後テレビジョン信号が適当な時点に遠隔場所
に到達できる。
再び第９Ａ図および第９Ｂ図のブロック図において、ア
ナログ・ビデオ信号は、これがアナログディジタル・コ
ンバータ９５に与えられる前にアナログ・ビデオ信号の
処理中にいくつかの操作が生じる入力回路９３Ａの入力
側に与えられる。更に、入力回路９３Ａは、アナログ・
ビデオ信号を増幅し、ＤＣ復元を行い、信号システムに
対するタイミング信号を生じる際使用するためビデオ信
号に含まれる５ｙｎｃ成分を分離し、Ｈ８ｙｎｃのチッ
プのＬ／ ヘ／ｌ／を検出し、その後膣チップレベルｔ
り’）ツブする。更に、）（Ｓｙｎｃは再生成された５
ｙｎｃを生じる際に使用する精密５ｙｎｃ回路を用いて
分離される。
ナログ・ビデオ信号は、これがアナログディジタル・コ
ンバータ９５に与えられる前にアナログ・ビデオ信号の
処理中にいくつかの操作が生じる入力回路９３Ａの入力
側に与えられる。更に、入力回路９３Ａは、アナログ・
ビデオ信号を増幅し、ＤＣ復元を行い、信号システムに
対するタイミング信号を生じる際使用するためビデオ信
号に含まれる５ｙｎｃ成分を分離し、Ｈ８ｙｎｃのチッ
プのＬ／ ヘ／ｌ／を検出し、その後膣チップレベルｔ
り’）ツブする。更に、）（Ｓｙｎｃは再生成された５
ｙｎｃを生じる際に使用する精密５ｙｎｃ回路を用いて
分離される。
この回路は又、ビデオ入力のバーストから、あるいはバ
ーストのない場合はビデオ人力Ｈ８ｙｎｃから生成され
るＨ／２基準信号から得られる再生成されたＳＣ信号を
生じる。
ーストのない場合はビデオ人力Ｈ８ｙｎｃから生成され
るＨ／２基準信号から得られる再生成されたＳＣ信号を
生じる。
第９Ａ図の左下に示されたビデオ入力回路９３Ａと基準
入力回路９３Ｂは、同様な機能、即ち、主として信号シ
ステムの信号記録部分のためのビデオ入力回路および信
号システムの主として再生部分のための基準入力回路と
して作用する。従って、製造およびサービスの便宜のた
め同じ回路を使用する。然し、この入力回路は、装置内
ではその各機能を実施するのに必要とされる入力信号の
みを受取るように接続され、同一信号が各回路で生じる
が、その全てが各回路で使用されない。基準入力回路に
対する基準入力は、その活動ビデオ部分がブラック・レ
ベルにある点を除いて、カラー・テレビジョン信号の全
成分を含むステーション・基準カラー・ブラック・ビデ
オ信号である。
入力回路９３Ｂは、同様な機能、即ち、主として信号シ
ステムの信号記録部分のためのビデオ入力回路および信
号システムの主として再生部分のための基準入力回路と
して作用する。従って、製造およびサービスの便宜のた
め同じ回路を使用する。然し、この入力回路は、装置内
ではその各機能を実施するのに必要とされる入力信号の
みを受取るように接続され、同一信号が各回路で生じる
が、その全てが各回路で使用されない。基準入力回路に
対する基準入力は、その活動ビデオ部分がブラック・レ
ベルにある点を除いて、カラー・テレビジョン信号の全
成分を含むステーション・基準カラー・ブラック・ビデ
オ信号である。
このように、バースト、Ｈ８ｙｎｃ等は、これ等がビデ
オ入力回路９３Ａにあるため基準入力回路９３Ｂに存在
する。更に、基準入力回路９３ＢはＨ位相位置調整回路
を用い、この回路は、信号システムの再生部において使
用される再生成されたＨ８ｙｎｃのＨ位相位置を調整す
るため、オペレータの操作する位相コントロールスイッ
チ８１のようなつまみスイッチ等からＨ位置制御信号を
受取る。
オ入力回路９３Ａにあるため基準入力回路９３Ｂに存在
する。更に、基準入力回路９３ＢはＨ位相位置調整回路
を用い、この回路は、信号システムの再生部において使
用される再生成されたＨ８ｙｎｃのＨ位相位置を調整す
るため、オペレータの操作する位相コントロールスイッ
チ８１のようなつまみスイッチ等からＨ位置制御信号を
受取る。
図示の如く、入力回路９５にと９３Ｂにより与えられる
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５Ａは、ビデオ入力回路９３Ａ１アナ
ログ・ディジタル・コンバータ９５、およびコンピュー
タ制御システム９２からの入力を使用し、精密位相ロッ
ク・ループ回路を経てろＳＣ，３ＡＳＣの周波数で多く
の記録用クロックとＰＡＬＥフラッグ信号を生成する。
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５Ａは、ビデオ入力回路９３Ａ１アナ
ログ・ディジタル・コンバータ９５、およびコンピュー
タ制御システム９２からの入力を使用し、精密位相ロッ
ク・ループ回路を経てろＳＣ，３ＡＳＣの周波数で多く
の記録用クロックとＰＡＬＥフラッグ信号を生成する。
ＰＡＬＥフラッグと３ＳＣ信号は基準論理回路１２５Ａ
によシ使用されて、その位相がＨ／２の周波数にあるＰ
ＡＬＥフラッグによシビデオ信号の各ラインに対してセ
ットされる５ＳＣのＰＡＬＥサンプリング・クロック信
号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状態
、即ちＰＡＬＥフラッグ信号の２つの状態は等しくない
時間間隔であるが、前記の割合で状態を変化させる。こ
れが非対称的に行われるため、ビデオ信号のカラー・バ
ースト部分に対するサンプリングクロック位相はサブキ
ャリアの位相と一致し、その後テレビジョン・ラインの
前記部分のみが連続するライン上で交番するサンプリン
グ位相を有する。このＰＡＬＥクロックは、アナログ・
ディジタル・コンバータ９５に結合され、３ＳＣ即ち１
０、７ ＭＨｚでサンプルを得るためのサンプリング・
クロック信号である。
によシ使用されて、その位相がＨ／２の周波数にあるＰ
ＡＬＥフラッグによシビデオ信号の各ラインに対してセ
ットされる５ＳＣのＰＡＬＥサンプリング・クロック信
号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状態
、即ちＰＡＬＥフラッグ信号の２つの状態は等しくない
時間間隔であるが、前記の割合で状態を変化させる。こ
れが非対称的に行われるため、ビデオ信号のカラー・バ
ースト部分に対するサンプリングクロック位相はサブキ
ャリアの位相と一致し、その後テレビジョン・ラインの
前記部分のみが連続するライン上で交番するサンプリン
グ位相を有する。このＰＡＬＥクロックは、アナログ・
ディジタル・コンバータ９５に結合され、３ＳＣ即ち１
０、７ ＭＨｚでサンプルを得るためのサンプリング・
クロック信号である。
基準論理回路１２５Ｂは、基準入力回路９３Ｂとコンピ
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
記録および再生操作モードの間、基準論理回路も又、適
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ５ｙｎｃ信号を生成する。
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ５ｙｎｃ信号を生成する。
再生モードおよび入力ビデオ信号の記録以外の他の操作
モードの間、基準クロック・ジェネレータ９８は、各種
のクロックおよびこのようなモードで使用される信号シ
ステムの各部分により必要とされる別のタイミング制御
信号を生成する。基準クロック・ジェネレータは、基準
入力回路９５Ｂ、基準ロジック１２５Ｂ１信号システム
の再生部、オペレータの制御スイッチの入力を使用し、
６ＳＣ１３ＳＣ１８Ｃおよび３ＡＳＣの周波数でクロッ
ク信号を、又他の種々のタイミング制御信号を生成する
。
モードの間、基準クロック・ジェネレータ９８は、各種
のクロックおよびこのようなモードで使用される信号シ
ステムの各部分により必要とされる別のタイミング制御
信号を生成する。基準クロック・ジェネレータは、基準
入力回路９５Ｂ、基準ロジック１２５Ｂ１信号システム
の再生部、オペレータの制御スイッチの入力を使用し、
６ＳＣ１３ＳＣ１８Ｃおよび３ＡＳＣの周波数でクロッ
ク信号を、又他の種々のタイミング制御信号を生成する
。
基準論理回路１２５Ａ、１２５Ｂおよび基準クロック・
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じ・る信号システムのクロック・ジェネレー
タ９４を有する。
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じ・る信号システムのクロック・ジェネレー
タ９４を有する。
ビデオ入力ボードからのクランプされＨ８ｙｎｃストリ
ップされたアナログ・ビデオ信号は、信号をエンコーダ
・スイッチ１２６に与えられるＰＡＬＥ処理されたＮＲ
Ｚ （帰零せず）フォーマットにおける８ビツトの２進
符号化信号に変換するアナログ・ディジタル・コンバー
タ９５に与えられる。このアナログ・ディジタル・コン
バータ９５は、アンペックス社のディジタル・スイム・
ベース・コレクタＡ ＴＢＣ−ａｏｏに内蔵されるもの
と構造上および作用上同じであるため、本文では詳細に
示さない。アナログ・ディジタル・コンバータ９５のダ
イヤグラムは、１９７５年１０月発行のカタログＡ７８
９６５８２−０２に示されている。アナログ・ディジタ
ル・コンバータの特定の回路は、前記カタログの３−３
１７３２頁に掲載される略図ｌ６１３７４２５６、およ
び同カタログの３−５７７５８頁の略図ム１３７４２５
９に示される。これ等の略図は本文に参考として引用さ
れている。
ップされたアナログ・ビデオ信号は、信号をエンコーダ
・スイッチ１２６に与えられるＰＡＬＥ処理されたＮＲ
Ｚ （帰零せず）フォーマットにおける８ビツトの２進
符号化信号に変換するアナログ・ディジタル・コンバー
タ９５に与えられる。このアナログ・ディジタル・コン
バータ９５は、アンペックス社のディジタル・スイム・
ベース・コレクタＡ ＴＢＣ−ａｏｏに内蔵されるもの
と構造上および作用上同じであるため、本文では詳細に
示さない。アナログ・ディジタル・コンバータ９５のダ
イヤグラムは、１９７５年１０月発行のカタログＡ７８
９６５８２−０２に示されている。アナログ・ディジタ
ル・コンバータの特定の回路は、前記カタログの３−３
１７３２頁に掲載される略図ｌ６１３７４２５６、およ
び同カタログの３−５７７５８頁の略図ム１３７４２５
９に示される。これ等の略図は本文に参考として引用さ
れている。
アナログ・ディジタル・コンバータからの出力は次いで
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９カらの８ビツ
トのディジタル化されたビデオデータを通常受取る切換
作用回路からなる。以下に記述するように、データ転送
回路１２９は、ビデオ情報を、遠隔又は内部のアクセス
・ステーションを用いる装置の操作に関して前に述べた
ように、１つのディスク駆動部から他のディスク駆動部
に転送させる。転送操作モードにおいては、ディジタル
化された情報はディスク駆動部から読取られ、ＮＲＺデ
ィジタル・フォーマットに復号され、タイムベース補正
され、次いでエンコーダ・スイッチに与えられ、このス
イッチはエンコーダ９乙に対するディジタル化されたビ
デオ情報のいずれのソースも選択できる。ディスク駆動
部７３に記録されたチャンネル符号化データが連続位相
クロックでクロックされたため、データ転送回路１２９
により受取ったＮＲＺデータも又連続位相クロックに関
して調時される。通常、データ転送回路１２９は、彩度
セパレータおよび処理回路１０１に与えられるデータが
適正なＰＡＬＥ処理されたフォーマットにあるように、
ＰＡＬＥクロック信号に対してＮＲＺディジタル・デー
タのりタイミングを行うために使用されるＰＡＬＥフラ
ッグ信号を与えられる。転送操作モードの間、このリタ
イミングは必要でない。
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９カらの８ビツ
トのディジタル化されたビデオデータを通常受取る切換
作用回路からなる。以下に記述するように、データ転送
回路１２９は、ビデオ情報を、遠隔又は内部のアクセス
・ステーションを用いる装置の操作に関して前に述べた
ように、１つのディスク駆動部から他のディスク駆動部
に転送させる。転送操作モードにおいては、ディジタル
化された情報はディスク駆動部から読取られ、ＮＲＺデ
ィジタル・フォーマットに復号され、タイムベース補正
され、次いでエンコーダ・スイッチに与えられ、このス
イッチはエンコーダ９乙に対するディジタル化されたビ
デオ情報のいずれのソースも選択できる。ディスク駆動
部７３に記録されたチャンネル符号化データが連続位相
クロックでクロックされたため、データ転送回路１２９
により受取ったＮＲＺデータも又連続位相クロックに関
して調時される。通常、データ転送回路１２９は、彩度
セパレータおよび処理回路１０１に与えられるデータが
適正なＰＡＬＥ処理されたフォーマットにあるように、
ＰＡＬＥクロック信号に対してＮＲＺディジタル・デー
タのりタイミングを行うために使用されるＰＡＬＥフラ
ッグ信号を与えられる。転送操作モードの間、このリタ
イミングは必要でない。
エンコーダ・スイッチ１２６はＰＡＬＥ ７ラツグ信号
のデータ転送回路１２９に対する結合に割込み、これに
よりデータ転送モードの間ＰＡＬＥクロックに関してＮ
ＲＺデータのりタイミングを阻止する回路を有する。
のデータ転送回路１２９に対する結合に割込み、これに
よりデータ転送モードの間ＰＡＬＥクロックに関してＮ
ＲＺデータのりタイミングを阻止する回路を有する。
エンコータ・スイッチ１２６ハコンピユータの制御シス
テム９２により制御され、入力ビデオ又は転送経路のい
ずれからのビデオ・データをゲートする。又、このスイ
ッチは、データ転送モードの間は基準タイミング信号が
使用され、記録モードの間はビデオ・タイミング信号が
使用されるため、ビデオおよび基準６ＳＣおよび３ＡＳ
Ｃタイミング信号の間で切換る。エンコーダ・スイッチ
も又、ステルのためのスチル場所即ちアドレスが未占拠
であυ従って記録のために利用可能であシ又診断機能を
実施する信号を与えるのに利用可能である事が目で見え
るＴＶ画像によりブランキング・クロスを生じる信号を
生成するためのものでもある。同期語挿入器に関し、エ
ンコーダスイッチ１２６はアナログ−デジタル変換器か
らの８ビットデジタルヒテオ信号とタイミングリファレ
ンスからエンコーダ９６に送られるタイミング信号とを
結合する。
テム９２により制御され、入力ビデオ又は転送経路のい
ずれからのビデオ・データをゲートする。又、このスイ
ッチは、データ転送モードの間は基準タイミング信号が
使用され、記録モードの間はビデオ・タイミング信号が
使用されるため、ビデオおよび基準６ＳＣおよび３ＡＳ
Ｃタイミング信号の間で切換る。エンコーダ・スイッチ
も又、ステルのためのスチル場所即ちアドレスが未占拠
であυ従って記録のために利用可能であシ又診断機能を
実施する信号を与えるのに利用可能である事が目で見え
るＴＶ画像によりブランキング・クロスを生じる信号を
生成するためのものでもある。同期語挿入器に関し、エ
ンコーダスイッチ１２６はアナログ−デジタル変換器か
らの８ビットデジタルヒテオ信号とタイミングリファレ
ンスからエンコーダ９６に送られるタイミング信号とを
結合する。
エンコーダ・スイッチ１２６からの８ビツト・データは
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＤＣのない帰零しないタイプのコードであるミ
ラー・スクエアド・チャンネル・コード・７オーマツト
に対してＰＡＬＥ処理されたデータを符号化する。
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＤＣのない帰零しないタイプのコードであるミ
ラー・スクエアド・チャンネル・コード・７オーマツト
に対してＰＡＬＥ処理されたデータを符号化する。
ＰＡＬＥ処理されたデータがエンコーダに与えられる間
、エンコーダの出力は３８Ｃに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを擾乱する効果を
持ち得る期間にわたり１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
、エンコーダの出力は３８Ｃに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを擾乱する効果を
持ち得る期間にわたり１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
ＤＣを伝送しない制御された否域情報においでは、２進
波形は、線形レスポンス補償回路によっては除去で５き
ない零りロシング場所の歪を受ける。
波形は、線形レスポンス補償回路によっては除去で５き
ない零りロシング場所の歪を受ける。
このような歪は、一般にペース・ライン・ワンダと呼ば
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、１９６３年１０月２２日に発行されたミラーの米国
特許第４１０８．２６１号に開示されている。ミラーの
コードにおいては、論理数１は特定の場所即ちミツド・
セルにおける信号変換により表示され、論理数０は特定
の早い場所即ちビット・セルの前縁部付近における信号
変換により表示される。ミラーのフォーマットは、中心
部における変換を含む間隔に続く１ビツトの間隔の始め
に生じるいかなる変換に対する抑制作用を生じる。これ
等規則により生成された波形の非対称性はＤＣを符号化
信号に導入し得、本装置に使用される一般にミラーの「
スクウエアド」コードと呼ばれるコードは元のミラーの
フォーマットのＤＣ成分を有効に除去シ、いかなる大容
量のメモリー又はエンコーディング／デコーディングに
おける速度の変化の必要となしにこれを行う。
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、１９６３年１０月２２日に発行されたミラーの米国
特許第４１０８．２６１号に開示されている。ミラーの
コードにおいては、論理数１は特定の場所即ちミツド・
セルにおける信号変換により表示され、論理数０は特定
の早い場所即ちビット・セルの前縁部付近における信号
変換により表示される。ミラーのフォーマットは、中心
部における変換を含む間隔に続く１ビツトの間隔の始め
に生じるいかなる変換に対する抑制作用を生じる。これ
等規則により生成された波形の非対称性はＤＣを符号化
信号に導入し得、本装置に使用される一般にミラーの「
スクウエアド」コードと呼ばれるコードは元のミラーの
フォーマットのＤＣ成分を有効に除去シ、いかなる大容
量のメモリー又はエンコーディング／デコーディングに
おける速度の変化の必要となしにこれを行う。
エンコーダ回路９６も又、７デイジツトの２進数の形態
の独特な５ｙｎｃワードを生成し、６ＳＣおよび、Ｈｓ
ｃクロック信号により決定される精度の高い場所におい
て、交互のライン上の５ｙｎｃワードを挿入する。記録
操作モードにおいては、基準論理回路１２５Ａにより入
力ビデオ信号の同期成分から生じたクロック信号は、エ
ンコーダ・スイッチ１２６によりエンコーダ回路９６に
与えられ、ビデオ信号の水平５ｙｎｅパルスが前に位置
されていた場所に略々対応する場所に挿入される５ｙｎ
ｃワードを生じる。他の操作モードにおいては、６ＳＣ
とチＳＣクロック信号は、基準論理回路１２５Ｂと基準
クロック・ジェネレータ９８の協働作用によりステーシ
ョンの基準カラー・ブラック・ビデオ信号の同期成分か
ら生成される。エンコーダは、再生成されたサブキャリ
ア位相に関して適当な時点で、Ｈ５ｙｎｅ 関連５ｙｎ
ｃワードを交互のテレビジョン・ライン上のデータ・ス
トリームにゲートする。
の独特な５ｙｎｃワードを生成し、６ＳＣおよび、Ｈｓ
ｃクロック信号により決定される精度の高い場所におい
て、交互のライン上の５ｙｎｃワードを挿入する。記録
操作モードにおいては、基準論理回路１２５Ａにより入
力ビデオ信号の同期成分から生じたクロック信号は、エ
ンコーダ・スイッチ１２６によりエンコーダ回路９６に
与えられ、ビデオ信号の水平５ｙｎｅパルスが前に位置
されていた場所に略々対応する場所に挿入される５ｙｎ
ｃワードを生じる。他の操作モードにおいては、６ＳＣ
とチＳＣクロック信号は、基準論理回路１２５Ｂと基準
クロック・ジェネレータ９８の協働作用によりステーシ
ョンの基準カラー・ブラック・ビデオ信号の同期成分か
ら生成される。エンコーダは、再生成されたサブキャリ
ア位相に関して適当な時点で、Ｈ５ｙｎｅ 関連５ｙｎ
ｃワードを交互のテレビジョン・ライン上のデータ・ス
トリームにゲートする。
ディスク装置７３のデータ・トラック上に記録されるデ
ータ・トラック情報も又、再記録に先立ってエンコーダ
９６により符号化される。このデータ・トラック情報は
、そのデータ・トラック・インターフェース１２０を介
してコンピュータ制御システム９２により与えられる。
ータ・トラック情報も又、再記録に先立ってエンコーダ
９６により符号化される。このデータ・トラック情報は
、そのデータ・トラック・インターフェース１２０を介
してコンピュータ制御システム９２により与えられる。
第９Ｂ図において、エンコーダ９乙の出力側に生じる符
号化ディジタル・データのデータ・ストリームは、単に
１つのスプリッティングおよびバッファ回路である電子
作用によるデータインターフェース８９に与えられ、前
記インターフェースはディスク・パック７５に選択的に
記録するため３つのディスク駆動部７３に符号化データ
を結合する。各ディスク駆動部は、電子作用によるデー
タ・インターフェース８９から符号化ディジタル・デー
タを受取り、かつこれを関連するディスク・パック７５
に記録するため記録増幅回路１５３とヘッド・スイッチ
回路９７に送出すると共に、再生増幅回路１５５とヘッ
ド・スイッチ回路９７から再生されるか検出されたデー
タを受取り、これをデータ選択スイッチ１２８に送る。
号化ディジタル・データのデータ・ストリームは、単に
１つのスプリッティングおよびバッファ回路である電子
作用によるデータインターフェース８９に与えられ、前
記インターフェースはディスク・パック７５に選択的に
記録するため３つのディスク駆動部７３に符号化データ
を結合する。各ディスク駆動部は、電子作用によるデー
タ・インターフェース８９から符号化ディジタル・デー
タを受取り、かつこれを関連するディスク・パック７５
に記録するため記録増幅回路１５３とヘッド・スイッチ
回路９７に送出すると共に、再生増幅回路１５５とヘッ
ド・スイッチ回路９７から再生されるか検出されたデー
タを受取り、これをデータ選択スイッチ１２８に送る。
更に、ディスク駆動インターフェース１１は電子作用に
よるデータ・インターフェースを経て多重サーボ基準信
号を受取り、これをディスク駆動制御回路のタイミング
、ジェネレータ（第３９図）に送る。この信号は、いず
れかの基準論理回路１２５八又は１２５Ｂからコンピュ
ータ制御システム９２によシ選択される。このタイミン
グ・ジェネレータは、ディスク駆動部７３内部のディス
クパック７５の記録再生操作および回転位置が適当な信
号システム・タイミング基準に同期されるように、多重
サーボ基準信号を用いてディスク駆動システムの作用を
調時する。
よるデータ・インターフェースを経て多重サーボ基準信
号を受取り、これをディスク駆動制御回路のタイミング
、ジェネレータ（第３９図）に送る。この信号は、いず
れかの基準論理回路１２５八又は１２５Ｂからコンピュ
ータ制御システム９２によシ選択される。このタイミン
グ・ジェネレータは、ディスク駆動部７３内部のディス
クパック７５の記録再生操作および回転位置が適当な信
号システム・タイミング基準に同期されるように、多重
サーボ基準信号を用いてディスク駆動システムの作用を
調時する。
ディスク駆動部制御回路は、ディスク駆動部デー２・イ
ンターフェース１５１を介して７’ リレコード・タイ
ミング信号およびデータ・タイミング信号を信号システ
ムの電子作用のデータ・インターフェース８９に戻す。
ンターフェース１５１を介して７’ リレコード・タイ
ミング信号およびデータ・タイミング信号を信号システ
ムの電子作用のデータ・インターフェース８９に戻す。
本文に記述した装置の特定の実施態様においては、４つ
のフィールドのＮＴＳＣ力２−・テレビジョン信号のカ
ラーコード・シーケンスの唯２つが記録され、この２つ
のフィールドは各々がディスク・パック７５の別個の回
転中に記録される。ビデオ信号の２つのフィルドの記録
の直前に、ブリレコーダ・タイミング信号が生成されて
電子作用によシデータ・インターフェース８９に結合さ
れる。このインターフェースはプリレコード・タイミン
グ信号をエンコ−ダ９６に送り、本文に記述した装置に
おいて論理数０によシデイジタル的に規定される力２−
・ブラックに相当する２フイールドのデータに相当する
間隔の開学成を惹起する。カラー・ブラック・データの
２フイールドの間隔は、ビデオ・データおよびその関連
するデータ・トラック情報を記録するために選択された
トラックの場所においてデータ・パックに記録するため
にインターフェースを介して戻される。カラー・ブラッ
ク・データの２フイールドの記録は、ビデオ・データの
２フイールドが記録される２回転の直前のディスク・パ
ック７５の２回転の間に生じる。これは、ビデオおよび
データ・トラック・データのその後の２重記録のだめの
トラック場所を条件付ける。前に記録されたディジタル
・データを新らしいディジタル・データによる２重記録
が行われて前に記録されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパック７５の２回転のみで行われ
るビデオ・データと関連するデータ・トラックのデータ
の２つのフィールドの記録から除去する事ができる。
のフィールドのＮＴＳＣ力２−・テレビジョン信号のカ
ラーコード・シーケンスの唯２つが記録され、この２つ
のフィールドは各々がディスク・パック７５の別個の回
転中に記録される。ビデオ信号の２つのフィルドの記録
の直前に、ブリレコーダ・タイミング信号が生成されて
電子作用によシデータ・インターフェース８９に結合さ
れる。このインターフェースはプリレコード・タイミン
グ信号をエンコ−ダ９６に送り、本文に記述した装置に
おいて論理数０によシデイジタル的に規定される力２−
・ブラックに相当する２フイールドのデータに相当する
間隔の開学成を惹起する。カラー・ブラック・データの
２フイールドの間隔は、ビデオ・データおよびその関連
するデータ・トラック情報を記録するために選択された
トラックの場所においてデータ・パックに記録するため
にインターフェースを介して戻される。カラー・ブラッ
ク・データの２フイールドの記録は、ビデオ・データの
２フイールドが記録される２回転の直前のディスク・パ
ック７５の２回転の間に生じる。これは、ビデオおよび
データ・トラック・データのその後の２重記録のだめの
トラック場所を条件付ける。前に記録されたディジタル
・データを新らしいディジタル・データによる２重記録
が行われて前に記録されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパック７５の２回転のみで行われ
るビデオ・データと関連するデータ・トラックのデータ
の２つのフィールドの記録から除去する事ができる。
データ・タイミング信号は、ビデオ・データの２つのフ
ィールドの２番目又は最後のフィールドの間データ・ト
ラック情報の生成および記録を調時するために電子作用
によるデータ・インターフェースに戻される。信号は、
ビデオデータの２つのフィールド間に生じる垂直５ｙｎ
ｃの後に開始し、２番目のフィールドの終シで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトラック上の記録ビデオ・データと関連す
るデータ・トランク情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック情報全受取シ、これ
を本文に説明したようにディスク駆動部７３に送ってビ
デオ・データの最後のフィールドと同時に記録するため
に処理する。
ィールドの２番目又は最後のフィールドの間データ・ト
ラック情報の生成および記録を調時するために電子作用
によるデータ・インターフェースに戻される。信号は、
ビデオデータの２つのフィールド間に生じる垂直５ｙｎ
ｃの後に開始し、２番目のフィールドの終シで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトラック上の記録ビデオ・データと関連す
るデータ・トランク情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック情報全受取シ、これ
を本文に説明したようにディスク駆動部７３に送ってビ
デオ・データの最後のフィールドと同時に記録するため
に処理する。
本文に記述した装置の記録および再生増幅回路１５３．
１５５と、ヘッドスイッチ回路９７と、ディスク駆動部
制御回路は、再生増幅回路１５５とヘッドスイッチ回路
９７が、記録操作が実施中を除いて常に関連するディス
ク・パック７５からのデータを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスク駆動部インターフェー
ス１５１により受取られ、このインターフェースが更に
常に再生されたデータをデータ選択スイッチ１２８に与
える。データの記録のため、ディスク駆動部制御回路に
よυ与えられる記録指令が記録兼用主増幅回路１５５と
１５５に結合されて記録増幅回路１５３を作動させ、再
生増幅回路１５５を禁止する。ディスク駆動部の制御回
路も又５０Ｈｚのヘッド・スイッチ信号を記録操作中に
ヘッド・スイッチ回路９７に与え、ヘッド・スイッチ回
路にデータ・ストリームを記録されるべきデータの２つ
の連続フィールドの第１のフィールドの間ある組のヘッ
ドに、又第２のフィールドの間第２組のヘッドに結合さ
せる。３０Ｈｚのヘッド・スイッチ信号は連続的に利用
可能となり、再生操作の間開様に使用されてヘッドスイ
ッチ回路９７を制御して再生増幅回路１５５を所望のビ
デオ・データ信号の両方のフィールドの再生のための２
組のヘッド間に切換する。
１５５と、ヘッドスイッチ回路９７と、ディスク駆動部
制御回路は、再生増幅回路１５５とヘッドスイッチ回路
９７が、記録操作が実施中を除いて常に関連するディス
ク・パック７５からのデータを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスク駆動部インターフェー
ス１５１により受取られ、このインターフェースが更に
常に再生されたデータをデータ選択スイッチ１２８に与
える。データの記録のため、ディスク駆動部制御回路に
よυ与えられる記録指令が記録兼用主増幅回路１５５と
１５５に結合されて記録増幅回路１５３を作動させ、再
生増幅回路１５５を禁止する。ディスク駆動部の制御回
路も又５０Ｈｚのヘッド・スイッチ信号を記録操作中に
ヘッド・スイッチ回路９７に与え、ヘッド・スイッチ回
路にデータ・ストリームを記録されるべきデータの２つ
の連続フィールドの第１のフィールドの間ある組のヘッ
ドに、又第２のフィールドの間第２組のヘッドに結合さ
せる。３０Ｈｚのヘッド・スイッチ信号は連続的に利用
可能となり、再生操作の間開様に使用されてヘッドスイ
ッチ回路９７を制御して再生増幅回路１５５を所望のビ
デオ・データ信号の両方のフィールドの再生のための２
組のヘッド間に切換する。
第９Ａ図に戻・りて、再生操作の間、基準入力回路９７
Ｂは基準論理回路１２５Ｂと共に、基準クロックジェネ
レータ９８に与えるため再生成されたサブキャリア周波
数を生じ、基準クロックジェネレータは再生操作のため
の基底タイミングを与するため６ｓｃ、％ＳＣ１および
Ｈ／２及び他のタイミング信号の出力を有する。リファ
レンス用Ｈ／２信号を含むクロック及びタイミング信号
はリファレンスカラーサブキャリアと同期され、再生さ
れたビデオ信号の処理を容易にする。リファレンスＨ／
２Ｍ号は、リファレンスカラー黒ビデオ信号の交互のフ
ィールドの第１ラインに於けるリファレンスカラーサブ
キャリアの特定の位相に関して決められる。基準クロッ
ク・ジェネレータの出力は、再生チャンネルに結合され
るディスク駆動部と関連するヘッドがトラックの記憶場
所の間で移動させられる時、ブランキングを挿入し、選
択的ビット・ミューティングを行い、信号システムによ
る出力のだめの選択された画像フレーム・ビデオ信号を
与えるブランキング挿入ドツトミューティング回路１２
７に加えて、データ・デテクタ、タイム・ベース・コレ
クタ１００、データ転送回路１２９、彩度セパレータお
よびプロセサ１０１に与えられる再定義されたリファレ
ンスＨ／２信号をデータデコーダ及びタイムベースコレ
クタ１００で使用するため、２つのビデオ信号の交互の
再生に含まれる同期語は静止リファレンスＨ５ｙｎｃに
関して誤って位置される。これはもし修正されなければ
表示されたビデオ画像にジッタを生じる原因となる。上
述の同期の誤位置は、デジタル−アナログ交換器の前段
のブランキング挿入ピットミュー７７７回路１２７で、
２つのフィールドビデオ信号を交互に再生する際、信号
線に修正遅れを適切に挿入することによって修正される
。リファレンスクロック発生器９８は、リファレンスロ
ジック回路１２５Ｂによって供されるカラーフレーム率
信号、Ｈドライブ信号及びフィールドインデックス信号
、及びリファレンスカラーサブキャリア信号を調べるこ
とによって、２つのフィールドビデオ信号シーフェンス
のどの再生に遅れが必要かを確認する。この確梵ニ応シ
て、リファレンスクロック発生器はフレー＝ム遅れスイ
ッチ信号を発生し、これがブランキング挿入ピットミュ
ー７７７回路１２７に供給され、修正遅れの挿入が制御
される。８ビツトのディジタル情報は次に、ディジタル
・アナログ・コンバータおよび５ｙｎｃおよびバースト
挿入回路１０２．１０３に与えられる。更に、操作の転
送兼診断モードの間、基準クロック・ジェネレータ９８
は、図示の如くエンコータ・スイッチ１２６４１てエン
コーダ９６に対する基底タイミングクロックを与える。
Ｂは基準論理回路１２５Ｂと共に、基準クロックジェネ
レータ９８に与えるため再生成されたサブキャリア周波
数を生じ、基準クロックジェネレータは再生操作のため
の基底タイミングを与するため６ｓｃ、％ＳＣ１および
Ｈ／２及び他のタイミング信号の出力を有する。リファ
レンス用Ｈ／２信号を含むクロック及びタイミング信号
はリファレンスカラーサブキャリアと同期され、再生さ
れたビデオ信号の処理を容易にする。リファレンスＨ／
２Ｍ号は、リファレンスカラー黒ビデオ信号の交互のフ
ィールドの第１ラインに於けるリファレンスカラーサブ
キャリアの特定の位相に関して決められる。基準クロッ
ク・ジェネレータの出力は、再生チャンネルに結合され
るディスク駆動部と関連するヘッドがトラックの記憶場
所の間で移動させられる時、ブランキングを挿入し、選
択的ビット・ミューティングを行い、信号システムによ
る出力のだめの選択された画像フレーム・ビデオ信号を
与えるブランキング挿入ドツトミューティング回路１２
７に加えて、データ・デテクタ、タイム・ベース・コレ
クタ１００、データ転送回路１２９、彩度セパレータお
よびプロセサ１０１に与えられる再定義されたリファレ
ンスＨ／２信号をデータデコーダ及びタイムベースコレ
クタ１００で使用するため、２つのビデオ信号の交互の
再生に含まれる同期語は静止リファレンスＨ５ｙｎｃに
関して誤って位置される。これはもし修正されなければ
表示されたビデオ画像にジッタを生じる原因となる。上
述の同期の誤位置は、デジタル−アナログ交換器の前段
のブランキング挿入ピットミュー７７７回路１２７で、
２つのフィールドビデオ信号を交互に再生する際、信号
線に修正遅れを適切に挿入することによって修正される
。リファレンスクロック発生器９８は、リファレンスロ
ジック回路１２５Ｂによって供されるカラーフレーム率
信号、Ｈドライブ信号及びフィールドインデックス信号
、及びリファレンスカラーサブキャリア信号を調べるこ
とによって、２つのフィールドビデオ信号シーフェンス
のどの再生に遅れが必要かを確認する。この確梵ニ応シ
て、リファレンスクロック発生器はフレー＝ム遅れスイ
ッチ信号を発生し、これがブランキング挿入ピットミュ
ー７７７回路１２７に供給され、修正遅れの挿入が制御
される。８ビツトのディジタル情報は次に、ディジタル
・アナログ・コンバータおよび５ｙｎｃおよびバースト
挿入回路１０２．１０３に与えられる。更に、操作の転
送兼診断モードの間、基準クロック・ジェネレータ９８
は、図示の如くエンコータ・スイッチ１２６４１てエン
コーダ９６に対する基底タイミングクロックを与える。
再生操作の間、８ビツトのビデオ・データと、パリティ
・ビットと、ディスク・パックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５３図およ
び第５４図に関して示され記述された回路により増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を３つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部Ａ１からの情報をチャンネルＡに切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
・ビットと、ディスク・パックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５３図およ
び第５４図に関して示され記述された回路により増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を３つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部Ａ１からの情報をチャンネルＡに切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
データ選択スイッチ１２８からのビデオ・データとパリ
ティ・データの検出された９ビツトのストリームの各々
がこの時９つの別個のデータデコーダとタイム・ベース
・コレクタ１００に与えられ、前記コレクタはデータを
復号し次に個別に、再生成された基準サブキャリアの位
相に関して規定されてデータの９つのライン中に存在し
得るタイミング・エラーを除去する共通のＨ／２基準に
関して９つのデータ・ストリームをタイム・ペース補正
し、即ち各９ビツトの並列バイトが適正な９ビツトのデ
ータからなるように全ての８ｙｎｅワードを整合する。
ティ・データの検出された９ビツトのストリームの各々
がこの時９つの別個のデータデコーダとタイム・ベース
・コレクタ１００に与えられ、前記コレクタはデータを
復号し次に個別に、再生成された基準サブキャリアの位
相に関して規定されてデータの９つのライン中に存在し
得るタイミング・エラーを除去する共通のＨ／２基準に
関して９つのデータ・ストリームをタイム・ペース補正
し、即ち各９ビツトの並列バイトが適正な９ビツトのデ
ータからなるように全ての８ｙｎｅワードを整合する。
データトラックからの他のビット・ストリームは、デー
タ選択スイッチ１２８によりデコ・−ダ兼タイム・ベー
ス・コレクタ回路１００のデコーダ部分のみに結合され
、復号されたデータ・トラック情報はＣＰＵ１０６に送
出するためデータ・トラック・インターフェース１２０
に結合される。このタイムベース・コレクタは、連続位
相クロックを用いてその補正作用を行う。然し、このデ
ータは再びデータ転送回路１２９によりＰＡＬ Ｅクロ
ックに関して再調時され、即ち信号の位相は各水平ライ
ンにおいて再クロッキングする事によシ変更され、その
結果データ転送回路から来る８ビツトのデータ・スｌ−
’Ｊ−ムは妥当なＰＡＬＥ処理された信号利得となる。
タ選択スイッチ１２８によりデコ・−ダ兼タイム・ベー
ス・コレクタ回路１００のデコーダ部分のみに結合され
、復号されたデータ・トラック情報はＣＰＵ１０６に送
出するためデータ・トラック・インターフェース１２０
に結合される。このタイムベース・コレクタは、連続位
相クロックを用いてその補正作用を行う。然し、このデ
ータは再びデータ転送回路１２９によりＰＡＬ Ｅクロ
ックに関して再調時され、即ち信号の位相は各水平ライ
ンにおいて再クロッキングする事によシ変更され、その
結果データ転送回路から来る８ビツトのデータ・スｌ−
’Ｊ−ムは妥当なＰＡＬＥ処理された信号利得となる。
データ転送回路１２９も又、オフ・ディスク・データの
パリティ検査を行い、エラー〇状懇にあるものと検出さ
れたバイトを最も類似の前に現れたバイトとなりそうな
もので体替する事によりエラーが生じる時個々のバイト
・エラーのエラー・マスキングを行う。このように、代
替されたバイトは第５の前のバイトであり、これはＳＣ
に対して同じ位相関係を有するものとされた最近のサン
プルである。
パリティ検査を行い、エラー〇状懇にあるものと検出さ
れたバイトを最も類似の前に現れたバイトとなりそうな
もので体替する事によりエラーが生じる時個々のバイト
・エラーのエラー・マスキングを行う。このように、代
替されたバイトは第５の前のバイトであり、これはＳＣ
に対して同じ位相関係を有するものとされた最近のサン
プルである。
データ転送回路の出力は、ビデオ情報が、別のディスク
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度七ノ（レータ兼処理回路１０１に与えられる
。彩度の分離兼処理回路１０１は、ディジタル状態で作
用し、コーム・フィルタ技術を用いる輝度からの色度情
報を分離し、交互のフレームにおける彩度情報を反転［
、て４フイールドの複合ＮＴＳＣ信号を形成し、この信
号は次いでビデオ再生出力回路１２７に与えられ、前記
出力回路は、ブランキング期間中基準ブラック・レベル
を挿入し、連続スチルの再生間の間隔の間グレー・レベ
ル信号を挿入し、必要に応じてビット・ミューティング
操作を行う。このビット ミーティングは、前記データ
・ビット・ストリームを遮断する事により８ビツトのテ
レビジョン信号’Ｄどのビットを有効にミュートし、こ
れを行う事により、誇張されたトーンやゴースト状画像
等を生じるように結果のテレビジョン信号において異常
の視覚効果を達成する。ブランキング挿入およびビット
・ミューティング回路１２７からの出力はこの時以後の
ディジタル・アナログ・コンバー＝り１０２に与えられ
る。ディジタル・アナログ・コンバータは、ブランキン
グ挿入及びビットミュー１・回路１２７からのクロック
信号を受取り、データをそのアナログ形態に変換し、又
信号の５ｙｎｅおよびバースト成分を挿入して全複合ア
ナログ・テレビジョン信号を生じる。
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度七ノ（レータ兼処理回路１０１に与えられる
。彩度の分離兼処理回路１０１は、ディジタル状態で作
用し、コーム・フィルタ技術を用いる輝度からの色度情
報を分離し、交互のフレームにおける彩度情報を反転［
、て４フイールドの複合ＮＴＳＣ信号を形成し、この信
号は次いでビデオ再生出力回路１２７に与えられ、前記
出力回路は、ブランキング期間中基準ブラック・レベル
を挿入し、連続スチルの再生間の間隔の間グレー・レベ
ル信号を挿入し、必要に応じてビット・ミューティング
操作を行う。このビット ミーティングは、前記データ
・ビット・ストリームを遮断する事により８ビツトのテ
レビジョン信号’Ｄどのビットを有効にミュートし、こ
れを行う事により、誇張されたトーンやゴースト状画像
等を生じるように結果のテレビジョン信号において異常
の視覚効果を達成する。ブランキング挿入およびビット
・ミューティング回路１２７からの出力はこの時以後の
ディジタル・アナログ・コンバー＝り１０２に与えられ
る。ディジタル・アナログ・コンバータは、ブランキン
グ挿入及びビットミュー１・回路１２７からのクロック
信号を受取り、データをそのアナログ形態に変換し、又
信号の５ｙｎｅおよびバースト成分を挿入して全複合ア
ナログ・テレビジョン信号を生じる。
前述の事柄は信号システムの全般的作用について全般的
に記述し７たが、第９Ａ図および第９Ｂ図に含まれる各
ブロックの更に詳細な記述は、各回路自体の別個の機能
ブロック図又は特定の電気作用ダイヤグラムに関して記
述される。又、第９Ａ図および第９Ｂ図の別個のブロッ
クの作用の説明に機能ブロック図を使用する場合、更に
詳細なブロック図に対応する電気作用ダイヤグラムも又
含まれる。
に記述し７たが、第９Ａ図および第９Ｂ図に含まれる各
ブロックの更に詳細な記述は、各回路自体の別個の機能
ブロック図又は特定の電気作用ダイヤグラムに関して記
述される。又、第９Ａ図および第９Ｂ図の別個のブロッ
クの作用の説明に機能ブロック図を使用する場合、更に
詳細なブロック図に対応する電気作用ダイヤグラムも又
含まれる。
ビデオ及び基準入力回路
第９Ａ図の回路に関してはビデオ入力および基準入力回
路９３Ａと９３Ｂは、夫々が異なった入力を受けそ［７
て夫々からの出力のすべてが使用されるわけてはないが
、両ロケーションにおいて実質的に同様の回路構成を含
むようになっている。記録動作中に記録されるべき合成
ビデオ入力信号は再生されたサブキャリア信号および記
録動作の実行中この装置によυ用いられる種々の垂直お
よび水平同期周波に関係した信号を得るために用いられ
るビデオ入力回路９３Ａに加えられる。このビデオ入力
回路はまたＡ／Ｄコンバータ９５に入るに適した増幅さ
れて戸波されたビデオ信号を与える。再生動作中には基
準カラー黒ビデオ信月が再生中にこの装置に用いるため
の同様の信号を出す基準入力回路９３Ｂに加えられる。
路９３Ａと９３Ｂは、夫々が異なった入力を受けそ［７
て夫々からの出力のすべてが使用されるわけてはないが
、両ロケーションにおいて実質的に同様の回路構成を含
むようになっている。記録動作中に記録されるべき合成
ビデオ入力信号は再生されたサブキャリア信号および記
録動作の実行中この装置によυ用いられる種々の垂直お
よび水平同期周波に関係した信号を得るために用いられ
るビデオ入力回路９３Ａに加えられる。このビデオ入力
回路はまたＡ／Ｄコンバータ９５に入るに適した増幅さ
れて戸波されたビデオ信号を与える。再生動作中には基
準カラー黒ビデオ信月が再生中にこの装置に用いるため
の同様の信号を出す基準入力回路９３Ｂに加えられる。
第１０図のビデオおよび基準入力回路のブロック図をみ
るに、ビデオ信号はライン２００を介し、てビデオ増幅
器２０１に加えられ、そしてこれがその信号を増幅して
クランプ回路２０２によりそのＤＣ成分を回復する。ク
ランプ回路２０２はライン２０３上の増幅器の出力をサ
ンプリングしそして増幅器２０１に接続するライン２０
４上にＤＣ成分を発生する。２イン２０３上の回復され
たＤＣビデオ信号は次にローパスフィルタ２０５に入力
、その出力がビデオ利得制御増幅器２０７に接続する２
イン２０６に生じる。増幅器２０７はもう１個のビデオ
増幅器２０８に接続し、それに対して第２のクランプ回
路２０９がその信号のブランキングレベルをビデオ増幅
器２０８へのライン２１０を介してＤＣ制御信号の印加
により接地レベルにする。このビデオ増幅器の出力はラ
イン２１１に生じそしてこれはそこからクランプ回路２
０９のサンプリング入力へと伸びるライン２１Ｂの内の
１本と接続する。ライン２１１はまたゲーテド同期りリ
ップ回路２１２と精密同期分離器２１５に接続する。同
期チップ（ｔｉｐ）検出器２１４に生じる同期チップの
レベルを検出し、対応する信号レベルを与える。ビデオ
入力回路９３Ａではライン２１７上のリモートビデオ利
得制御信号は遠隔ロケーションから利得制御増幅器２０
７を制御するためにコンパレータ２１６にも加えられる
。基準入力回路９３Ｂでは増幅器２０７の利得はリモー
ト制御されない。検出器２１４の出力（これは交番電流
リップルを含む）は精密Ｈ同期分離器２１５の一方の入
力に加えられ、他この分離器の他方の入力にはビデオ増
幅器２０８の出力から出るライン２１８の１本に接続す
る。分離器２１３のこれら２人力には信号中にＡ ＣＩ
Ｊツプルかあればそれが含まれており、それ故これらは
この分離器がライン２２０上に種々の同期回路２２１と
水平同期位相検出器２２２の１個の入力とに加えられる
ＡＣリップルのない精密分離された同期信号をつくるよ
うに共通のモードとされる。ビデオ増幅器２０８の出力
からのライン２１８のもう１本が粗同期分離器２１９へ
と伸び、この分離器が粗分離同期信号を発生し、この信
号がゲートパルス発生器２２３に加えられ、この発生器
の出力がクランプ回路２０２と２０９および同期チップ
検出器２１４へと伸びるライン２２４に生じる。
るに、ビデオ信号はライン２００を介し、てビデオ増幅
器２０１に加えられ、そしてこれがその信号を増幅して
クランプ回路２０２によりそのＤＣ成分を回復する。ク
ランプ回路２０２はライン２０３上の増幅器の出力をサ
ンプリングしそして増幅器２０１に接続するライン２０
４上にＤＣ成分を発生する。２イン２０３上の回復され
たＤＣビデオ信号は次にローパスフィルタ２０５に入力
、その出力がビデオ利得制御増幅器２０７に接続する２
イン２０６に生じる。増幅器２０７はもう１個のビデオ
増幅器２０８に接続し、それに対して第２のクランプ回
路２０９がその信号のブランキングレベルをビデオ増幅
器２０８へのライン２１０を介してＤＣ制御信号の印加
により接地レベルにする。このビデオ増幅器の出力はラ
イン２１１に生じそしてこれはそこからクランプ回路２
０９のサンプリング入力へと伸びるライン２１Ｂの内の
１本と接続する。ライン２１１はまたゲーテド同期りリ
ップ回路２１２と精密同期分離器２１５に接続する。同
期チップ（ｔｉｐ）検出器２１４に生じる同期チップの
レベルを検出し、対応する信号レベルを与える。ビデオ
入力回路９３Ａではライン２１７上のリモートビデオ利
得制御信号は遠隔ロケーションから利得制御増幅器２０
７を制御するためにコンパレータ２１６にも加えられる
。基準入力回路９３Ｂでは増幅器２０７の利得はリモー
ト制御されない。検出器２１４の出力（これは交番電流
リップルを含む）は精密Ｈ同期分離器２１５の一方の入
力に加えられ、他この分離器の他方の入力にはビデオ増
幅器２０８の出力から出るライン２１８の１本に接続す
る。分離器２１３のこれら２人力には信号中にＡ ＣＩ
Ｊツプルかあればそれが含まれており、それ故これらは
この分離器がライン２２０上に種々の同期回路２２１と
水平同期位相検出器２２２の１個の入力とに加えられる
ＡＣリップルのない精密分離された同期信号をつくるよ
うに共通のモードとされる。ビデオ増幅器２０８の出力
からのライン２１８のもう１本が粗同期分離器２１９へ
と伸び、この分離器が粗分離同期信号を発生し、この信
号がゲートパルス発生器２２３に加えられ、この発生器
の出力がクランプ回路２０２と２０９および同期チップ
検出器２１４へと伸びるライン２２４に生じる。
水平同期信号が検出され分離されると、パルス発生器２
２５がゲート信号を出しこれが両クランプ回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
２５がゲート信号を出しこれが両クランプ回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
クランプ回路２０９はバースト時間中に任意時間ではな
く数サイクルだけ一時的に閉じてビデオ信号のブランキ
ングレベルが後述するように積分技術を用いて正確に得
られるようにする。バーストはライン２２５に加えられ
、ライン２２５はリミテドバースト入力の相補出力を与
える増幅器２２７に接続したバーストリミタ回路２２６
に加えられる。リミタ回路２２６の出力は精密ゲート発
生器２３０に接続するライン２２９上に１つの出力をそ
して位相検出器２３１に接続するライン２６０上に１つ
の出力をもつバースト検出回路２２８にも接続する。バ
ーストの存在が検出されると、ゲート発生器２３０は精
密パーストゲート信号を発生し、この信号が増幅器２２
７を動作可能にしてそれがバーストの中間の３サイクル
を通しうるようにしてそれらサイクルを位相検出器２３
１に入シうるようにする。この検出器はそれに応じて発
振器２３２の出力と増幅器２２７ カラツバ−ストサイ
クルの位相との位相差を表わす信号を電圧制御発振器２
３２に与える。発振器２５２を制御するこの位相検出回
路の効果はサブキャリアの基準としてライン毎に用いら
れるバーストの３サイクルの位相の短期変化ではなく比
較的長期の変化を修正することである。発振器２３２の
出力はバッファ２３４で処理された後にライン２３５に
生じる。この発振器の出力はバーストのある時にカラー
バーストに対して位相ロックされた連続再生されたサブ
キャリア信号ＳＣ（工５８ＭＨｚ）である。しかしなが
ら、バースト検出回路２２８がバーストを検出しない場
合には位相検出器２５１けＨ／２信号の位相と発振器２
３２の再生サブキャリア出力とを比較するのであり、と
のＨ／２信号は水平同期位相検出器２２２によ抄制御さ
れる発振器２３６から同期発生器２３５により発生され
るものである。この連続的に再発生される世ブキャリア
信号ＳＣはリファレンスロジック回路１２５Ａに供給さ
れ、後述するように、ここに述べる装置において３８Ｃ
ＰＡＬＥクロックを発生するのに用いられる。１３ＳＣ
ＰＡＬＥクロックはＡ／Ｄコンバータ９５によって、ビ
デオ信号をデジタル化するのに用いられる。
く数サイクルだけ一時的に閉じてビデオ信号のブランキ
ングレベルが後述するように積分技術を用いて正確に得
られるようにする。バーストはライン２２５に加えられ
、ライン２２５はリミテドバースト入力の相補出力を与
える増幅器２２７に接続したバーストリミタ回路２２６
に加えられる。リミタ回路２２６の出力は精密ゲート発
生器２３０に接続するライン２２９上に１つの出力をそ
して位相検出器２３１に接続するライン２６０上に１つ
の出力をもつバースト検出回路２２８にも接続する。バ
ーストの存在が検出されると、ゲート発生器２３０は精
密パーストゲート信号を発生し、この信号が増幅器２２
７を動作可能にしてそれがバーストの中間の３サイクル
を通しうるようにしてそれらサイクルを位相検出器２３
１に入シうるようにする。この検出器はそれに応じて発
振器２３２の出力と増幅器２２７ カラツバ−ストサイ
クルの位相との位相差を表わす信号を電圧制御発振器２
３２に与える。発振器２５２を制御するこの位相検出回
路の効果はサブキャリアの基準としてライン毎に用いら
れるバーストの３サイクルの位相の短期変化ではなく比
較的長期の変化を修正することである。発振器２３２の
出力はバッファ２３４で処理された後にライン２３５に
生じる。この発振器の出力はバーストのある時にカラー
バーストに対して位相ロックされた連続再生されたサブ
キャリア信号ＳＣ（工５８ＭＨｚ）である。しかしなが
ら、バースト検出回路２２８がバーストを検出しない場
合には位相検出器２５１けＨ／２信号の位相と発振器２
３２の再生サブキャリア出力とを比較するのであり、と
のＨ／２信号は水平同期位相検出器２２２によ抄制御さ
れる発振器２３６から同期発生器２３５により発生され
るものである。この連続的に再発生される世ブキャリア
信号ＳＣはリファレンスロジック回路１２５Ａに供給さ
れ、後述するように、ここに述べる装置において３８Ｃ
ＰＡＬＥクロックを発生するのに用いられる。１３ＳＣ
ＰＡＬＥクロックはＡ／Ｄコンバータ９５によって、ビ
デオ信号をデジタル化するのに用いられる。
２３７で示す水平位相位置制御装置は再生同期の水平位
置ぎめの調整用に基準入力回路９５Ｂで使用するもので
ある。８ビツトの２進数が発振器２６６からの４００Ｈ
Ｓロック信号によりクロックされるカウンタ２３９をプ
リセットするために手動回転スイッチ等、例えば内部ア
クセスステーション７８（第１図）によって位置決めさ
れるコントロールスイッチ８１によりラッチ回路２３８
に入れられる。
置ぎめの調整用に基準入力回路９５Ｂで使用するもので
ある。８ビツトの２進数が発振器２６６からの４００Ｈ
Ｓロック信号によりクロックされるカウンタ２３９をプ
リセットするために手動回転スイッチ等、例えば内部ア
クセスステーション７８（第１図）によって位置決めさ
れるコントロールスイッチ８１によりラッチ回路２３８
に入れられる。
カウンタがその極限カウントになると、それがＨ同期位
相検出器２２２の第２人力に接続する出力２４１をもク
ランプ波発生器２４０をトリガーする。
相検出器２２２の第２人力に接続する出力２４１をもク
ランプ波発生器２４０をトリガーする。
かくしてラッチ回路を調整することにより±２０マイク
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このツーイードバラクルーズにおける遅延は
再生同期が進相であることを意味するから水平位置の制
御はテレビ局内の配線により信号の伝送中の伝播遅れを
補償するためにビデオ情報信号を効果的に進めることが
出来る。基準クロック発生回路９８の説明において後述
するように、この水平位相位置制御は基準りｏツク発生
器９８と連動するサブキャリア位相制御に関連して行わ
れ、それにより遅延量は精密に、この例では約±０．８
ｎ秒で制御出来る。
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このツーイードバラクルーズにおける遅延は
再生同期が進相であることを意味するから水平位置の制
御はテレビ局内の配線により信号の伝送中の伝播遅れを
補償するためにビデオ情報信号を効果的に進めることが
出来る。基準クロック発生回路９８の説明において後述
するように、この水平位相位置制御は基準りｏツク発生
器９８と連動するサブキャリア位相制御に関連して行わ
れ、それにより遅延量は精密に、この例では約±０．８
ｎ秒で制御出来る。
発振器２３６の出力はまた第１０図に示す徨々の垂直お
よび水平同期ルートに関連する信号を発生するために、
テレビジョン信号処理装置について通常のものである同
期発生器２５５によって用いられる。これら信号は位相
検出器２２２によ）与えられるごとき精密再生Ｈ同期の
位相に対して発生され、そしてそれ故常に入力信号に関
連した位相をもつ。
よび水平同期ルートに関連する信号を発生するために、
テレビジョン信号処理装置について通常のものである同
期発生器２５５によって用いられる。これら信号は位相
検出器２２２によ）与えられるごとき精密再生Ｈ同期の
位相に対して発生され、そしてそれ故常に入力信号に関
連した位相をもつ。
第１０図の回路の！要な点はビデオ信号のＨ同期信号が
その値の丁度１．／２でクリップされそ１゜てブランキ
ングレベルが正確に接地点にクランプされるということ
でちる。再生されたザブキャリアはバーストで位相ロッ
クさねそして精密水平同期信号が精密同期分離器を利用
して再生される。
その値の丁度１．／２でクリップされそ１゜てブランキ
ングレベルが正確に接地点にクランプされるということ
でちる。再生されたザブキャリアはバーストで位相ロッ
クさねそして精密水平同期信号が精密同期分離器を利用
して再生される。
この信号は同期発生器２５５により、後述するラインア
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与よるために用いられる。ク
ランプ回路２０９はバー ストの全サイクルにわたり継
続するクランプパルスを用いてバースト時間におけるビ
デオの０平均レベルについて試験をするからこのビデオ
をローパスフィルタリングする必要もクランプを行う前
のバースト排除も必要ない。これはバーストの結果的積
分が０でありバーストの全ツ・イクルを含まない信号の
積分により導入されるＨ／′２リップルが友いという事
実による。
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与よるために用いられる。ク
ランプ回路２０９はバー ストの全サイクルにわたり継
続するクランプパルスを用いてバースト時間におけるビ
デオの０平均レベルについて試験をするからこのビデオ
をローパスフィルタリングする必要もクランプを行う前
のバースト排除も必要ない。これはバーストの結果的積
分が０でありバーストの全ツ・イクルを含まない信号の
積分により導入されるＨ／′２リップルが友いという事
実による。
第１０図のブロック図は入カポ−ド用の１つの回路を示
す第４２Ａ−４２Ｄ図に示す動作を実行する／ζめ使用
出来る入力回路と特定の回路の機能動作を説明するもの
である。
す第４２Ａ−４２Ｄ図に示す動作を実行する／ζめ使用
出来る入力回路と特定の回路の機能動作を説明するもの
である。
クランプ回路２０９（第４２Ｃ図）の動作については増
幅器２０８の出力電圧はライン２１１と２１８に生じ、
これらの一方はエミッタホロワトランジスタ２４４のベ
ースに接続しＣ？、れが電圧降下をつくる。
幅器２０８の出力電圧はライン２１１と２１８に生じ、
これらの一方はエミッタホロワトランジスタ２４４のベ
ースに接続しＣ？、れが電圧降下をつくる。
平衡条件下ではライン２１日のビデオ信号のブランキン
グレベルは接地電位である。このビデオ信号はユ９ミッ
タホロワ２４４の電圧降下により負側へ約０．７ｖだけ
シフトする。ライン２４７により差動増幅器２４６の負
入力に接続するエミッタを有するマツチングエミッタホ
ロワトランジスタ２４５Ｈ比較レベル（接地電位）トラ
ンジスタ２４４と同様に負側にシフトする。トランジス
タ２４４のエミッタは、伝送ゲートまたはスイッチ２４
８が第４２Ｄ図の再制限ゲートパルス発生器２２３によ
り発生される。ライン２２４上の信号によりバースト中
およびバーストの全サイクル数にわたり閉じるときに差
動増幅器２４６の正人力に接続する。かくし７て、バー
スト中スイッチ２４８は閉じてコンデンサ２４９をバー
ストの平均レベルまで充電する。このスイッチはりブキ
ャリアの整数個のサイクル中間じる。これにより従来で
はクランプレベルのＨ／２変ｍをなくすために通常行わ
れるクランピング前ノバース）除去のためのビデオ信号
のローパスフィルタリングの必要性がなくなる。コンデ
ンサ２４９の電圧はパース）・の平均値を正しく反映す
るものであり、差動増幅器２４６の出力がビデオ増幅器
２（１８にライン２５１、）ランジスタ２５２およびト
ランジスタ２５２のエミッタに接続するライン２１０を
通じて加えられる誤差を示す。ライン２１１上の信号の
ブランキングレベルはかくして差動増幅器２４６のＡＤ
Ｃ利得により接地電位に接近して維持される。クランプ
回路２０２の動作はクランプ２０９のそれとほぼ同じで
ありそして第４２Ａ、４２Ｂ図に示す通９である。
グレベルは接地電位である。このビデオ信号はユ９ミッ
タホロワ２４４の電圧降下により負側へ約０．７ｖだけ
シフトする。ライン２４７により差動増幅器２４６の負
入力に接続するエミッタを有するマツチングエミッタホ
ロワトランジスタ２４５Ｈ比較レベル（接地電位）トラ
ンジスタ２４４と同様に負側にシフトする。トランジス
タ２４４のエミッタは、伝送ゲートまたはスイッチ２４
８が第４２Ｄ図の再制限ゲートパルス発生器２２３によ
り発生される。ライン２２４上の信号によりバースト中
およびバーストの全サイクル数にわたり閉じるときに差
動増幅器２４６の正人力に接続する。かくし７て、バー
スト中スイッチ２４８は閉じてコンデンサ２４９をバー
ストの平均レベルまで充電する。このスイッチはりブキ
ャリアの整数個のサイクル中間じる。これにより従来で
はクランプレベルのＨ／２変ｍをなくすために通常行わ
れるクランピング前ノバース）除去のためのビデオ信号
のローパスフィルタリングの必要性がなくなる。コンデ
ンサ２４９の電圧はパース）・の平均値を正しく反映す
るものであり、差動増幅器２４６の出力がビデオ増幅器
２（１８にライン２５１、）ランジスタ２５２およびト
ランジスタ２５２のエミッタに接続するライン２１０を
通じて加えられる誤差を示す。ライン２１１上の信号の
ブランキングレベルはかくして差動増幅器２４６のＡＤ
Ｃ利得により接地電位に接近して維持される。クランプ
回路２０２の動作はクランプ２０９のそれとほぼ同じで
ありそして第４２Ａ、４２Ｂ図に示す通９である。
第４２Ｃ図をみるに、スイッチ２４８が閉じるとバース
トがこのスイッチを通ってコンデンサ２４９にそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそし故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の３サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２Ｂの出力により動作
不能となる。バーストがあると、ダイオード検出器２５
７と検出器２２８のそれに続くラッチ回路２５８が位相
検出器２５１のスイッチングトランジスタ２５９（第４
２Ｂ図）に接続するライン２６０を更に負のレベルにす
る。バーストがあると、スイッチングトランジスタ２５
９は遮断しそして検出器２３１の他のスイッチングトラ
ンジスタ２６１が導通する。トランジスタ２６１がオン
となると増幅器２２７からのバーストの３サイクル分が
ドライバ２７７によシ検出器２３１の変圧器２６２に加
えられる。
トがこのスイッチを通ってコンデンサ２４９にそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそし故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の３サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２Ｂの出力により動作
不能となる。バーストがあると、ダイオード検出器２５
７と検出器２２８のそれに続くラッチ回路２５８が位相
検出器２５１のスイッチングトランジスタ２５９（第４
２Ｂ図）に接続するライン２６０を更に負のレベルにす
る。バーストがあると、スイッチングトランジスタ２５
９は遮断しそして検出器２３１の他のスイッチングトラ
ンジスタ２６１が導通する。トランジスタ２６１がオン
となると増幅器２２７からのバーストの３サイクル分が
ドライバ２７７によシ検出器２３１の変圧器２６２に加
えられる。
このドライバーは他方においてバーストの位相とライン
２３３にある２五５ＢＭＨｚ（８Ｃ）発振器２３２の出
力位相とを比較するための位相比較器２５１ａに接続す
る。バーストが検出器２２８により検出されないときに
はトランジスタ２５９がオンとなり信号Ｈ／２を変圧器
２６２に接続するドライバ２７７の他方の入力に加えて
、そしてライン２３３上の発振器出力がＨ／２信号の位
相と比較される。
２３３にある２五５ＢＭＨｚ（８Ｃ）発振器２３２の出
力位相とを比較するための位相比較器２５１ａに接続す
る。バーストが検出器２２８により検出されないときに
はトランジスタ２５９がオンとなり信号Ｈ／２を変圧器
２６２に接続するドライバ２７７の他方の入力に加えて
、そしてライン２３３上の発振器出力がＨ／２信号の位
相と比較される。
精密Ｈ同期分離を行う回路にもどり第４２Ｃ図をみるに
、この同期信号はトランジスタ２６５ａのベースに接続
する出力をもつローパスフィルタ２６４に伸びるライン
２１８上に増幅器２０８からとり出される。
、この同期信号はトランジスタ２６５ａのベースに接続
する出力をもつローパスフィルタ２６４に伸びるライン
２１８上に増幅器２０８からとり出される。
トランジスタ２６５のエミッタは制御ライン２２４によ
り同期信号のある期間閉じる伝送ゲートまたはスイッチ
２６６に接続する。この信号のレベルは単位利得増福器
２６８によシバツファ作用を受けるコンデンサ２６７（
第４２Ｄ図）を充電することにより決定され、そして同
期チップのＤＣレベルの半分がこの信号中にあるＡＣＩ
Ｊツプルの全レベルと共にライン２１５を介して同期セ
パレータ２１５の一方の入力に加えられる。この同期セ
パレータの他方の入力にはエミッタホロワトランジスタ
２６５からのライン２６９が接続する。第４２図Ａ−Ｄ
に図示される入力回路９５Ａ、、９３Ｂの実施例では精
密Ｈ同期セパレータ２１３は比較器である。このように
、ライン２２０上の出力はＡＣＩＪツプルがコンパし・
−夕２１３の両人力に入りそして共通モード排除により
このコンパレータの出力に生じないためにビデオ信号の
ＡＣＩＪソプルには影響されないタイミングを有する分
離された同期信号となる。ライン２２０上の同期信号は
この信号方式の他の部分によりビデオ信号の処理用のこ
の信号方式内のタイミンク基準として作用するサブキャ
リア信号の特定の位相角に対して再び限定された水平ラ
インに関係する同期化信号を発生するべく使用される精
密同期信号である。また、この同期化信号は２本の水平
ライン（２２７，５Ｘ２＝４５５）毎にサブキャリアの
全サイクル数がち為ために１／２Ｈ同期信号のレートと
なシ、そし７てこの点は以降の説明から明らかなように
ここに示す装置の動作にとって重要となる。
り同期信号のある期間閉じる伝送ゲートまたはスイッチ
２６６に接続する。この信号のレベルは単位利得増福器
２６８によシバツファ作用を受けるコンデンサ２６７（
第４２Ｄ図）を充電することにより決定され、そして同
期チップのＤＣレベルの半分がこの信号中にあるＡＣＩ
Ｊツプルの全レベルと共にライン２１５を介して同期セ
パレータ２１５の一方の入力に加えられる。この同期セ
パレータの他方の入力にはエミッタホロワトランジスタ
２６５からのライン２６９が接続する。第４２図Ａ−Ｄ
に図示される入力回路９５Ａ、、９３Ｂの実施例では精
密Ｈ同期セパレータ２１３は比較器である。このように
、ライン２２０上の出力はＡＣＩＪツプルがコンパし・
−夕２１３の両人力に入りそして共通モード排除により
このコンパレータの出力に生じないためにビデオ信号の
ＡＣＩＪソプルには影響されないタイミングを有する分
離された同期信号となる。ライン２２０上の同期信号は
この信号方式の他の部分によりビデオ信号の処理用のこ
の信号方式内のタイミンク基準として作用するサブキャ
リア信号の特定の位相角に対して再び限定された水平ラ
インに関係する同期化信号を発生するべく使用される精
密同期信号である。また、この同期化信号は２本の水平
ライン（２２７，５Ｘ２＝４５５）毎にサブキャリアの
全サイクル数がち為ために１／２Ｈ同期信号のレートと
なシ、そし７てこの点は以降の説明から明らかなように
ここに示す装置の動作にとって重要となる。
粗分離同期信号もライン２７０を介してローパスフィル
タ２６４かシ粗同期分離器２１９へ同期信号をとり出す
ことによシ発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するフンシ
ョットを含むゲートパルス発生器２２３に加えられる。
タ２６４かシ粗同期分離器２１９へ同期信号をとり出す
ことによシ発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するフンシ
ョットを含むゲートパルス発生器２２３に加えられる。
２７２で示す上側の回路はスイッチ２６６によシ同期し
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７５はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検吊器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのフラング回路
がそれらを開いたままにしておくのではなくＤＣフィー
ドバックルーズにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７５はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検吊器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのフラング回路
がそれらを開いたままにしておくのではなくＤＣフィー
ドバックルーズにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
これにより精密ゲート発生器２３０は常に確実にすべて
の入力バースト信号に正しく応答する。
の入力バースト信号に正しく応答する。
入力ビデオ信号の垂直同期信号に対して位相的に正しく
関係するフィールドインデックス信号をエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１３の出力とＶ同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲート２７９（第４２Ｄ図）に与えられる。
関係するフィールドインデックス信号をエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１３の出力とＶ同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲート２７９（第４２Ｄ図）に与えられる。
蓋ｌ事理回路
第９Ａ図に示す基準論理回路１２５Ａ、１２５Ｂは水平
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａまたは９５Ｂから種々の信号を受けそして
本装置の動作に用いられる多数のクロックおよびタイミ
ング制御信号を夫々発生する。
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａまたは９５Ｂから種々の信号を受けそして
本装置の動作に用いられる多数のクロックおよびタイミ
ング制御信号を夫々発生する。
更にコンピュータ制御装置９２が論理回路１２５Ａと１
２５Ｂに制御信号を与え、そしてこれらにより本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路９５Ａと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５人と１２５Ｂは異なった機能を
行うから異なった入力が夫々に入りそして夫々からの全
ての出力が用いられるわけではない。
２５Ｂに制御信号を与え、そしてこれらにより本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路９５Ａと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５人と１２５Ｂは異なった機能を
行うから異なった入力が夫々に入りそして夫々からの全
ての出力が用いられるわけではない。
基準論理回路の動作を第１１Ａ図のほぼ中央において水
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系によυ行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａにより発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由により連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称ＰＡＬＥフラグ信号を発生する。
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系によυ行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａにより発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由により連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称ＰＡＬＥフラグ信号を発生する。
ＰＡＬＥ７ラグはまたこの信号系の他の部分、主として
再生信号の処理に用いられる部分での使用のために基準
論理回路１２５Ｂの出力としても与えられる。この回路
はまたディスク駆動モータのサーボ制御動作用のドライ
ブ同期化信号を発生して１５Ｈｚの１組５個のパルスを
発生し、これがディスクドライブサーボの制御に用いら
れるべくＨ同期信号でマルチブレクス処理される。他の
タイミング制御信号は後述するように基準論理回路１２
５Ｂにより与えられる。
再生信号の処理に用いられる部分での使用のために基準
論理回路１２５Ｂの出力としても与えられる。この回路
はまたディスク駆動モータのサーボ制御動作用のドライ
ブ同期化信号を発生して１５Ｈｚの１組５個のパルスを
発生し、これがディスクドライブサーボの制御に用いら
れるべくＨ同期信号でマルチブレクス処理される。他の
タイミング制御信号は後述するように基準論理回路１２
５Ｂにより与えられる。
第１１Ａ図の上側部分をみるに、基準論理回路１２５Ａ
用のビデオ入力回路９３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９３Ｂからのサブキャリア信号（ＳＣ
）がライン３００に加えられそしてこれが位相コンパレ
ータ３０２に入る。このコンパレータの出力はライン３
０３に生じそしてこれが積分器３０６によし与えられる
ライン３０５上の第２人力をもつ加算器５０４に入る。
用のビデオ入力回路９３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９３Ｂからのサブキャリア信号（ＳＣ
）がライン３００に加えられそしてこれが位相コンパレ
ータ３０２に入る。このコンパレータの出力はライン３
０３に生じそしてこれが積分器３０６によし与えられる
ライン３０５上の第２人力をもつ加算器５０４に入る。
精密ディジタルバースト位相デコーダ３０７はライン３
０８上のアナログ−ディジタルコンバータ９５の出力か
らとり出される実際にディジタル化されたビデオデータ
を受けそしてサンプリングがバーストの適正位相で行わ
れたかどうかをデコードしてビデオ信号が常に正しくサ
ンプリングされるようにサンプルクロックの位相調整に
用いるべくライン３０９を介して積分器！ｉ０６に対し
、て＋または−の誤差信号を発生する。
０８上のアナログ−ディジタルコンバータ９５の出力か
らとり出される実際にディジタル化されたビデオデータ
を受けそしてサンプリングがバーストの適正位相で行わ
れたかどうかをデコードしてビデオ信号が常に正しくサ
ンプリングされるようにサンプルクロックの位相調整に
用いるべくライン３０９を介して積分器！ｉ０６に対し
、て＋または−の誤差信号を発生する。
加算器３０４の出力はライン３１０に生じそしてこれが
ループ増幅器と２個の故障ランプドライバ５１４の内の
−・方・＼と伸びるライン３１５により電圧制御発振器
５１２に接続し−２だフィルタ３１１に加えられる。
ループ増幅器と２個の故障ランプドライバ５１４の内の
−・方・＼と伸びるライン３１５により電圧制御発振器
５１２に接続し−２だフィルタ３１１に加えられる。
発振器３１２の出力は６ＳＣの周波数でライン３１５に
生じそしてこれが６分割カウンタ３１６とライン’ｉｉ
Ｂ上に５８０の周波数でＰＡＬＥクロック出力を出す２
分割カウンタ３１７に加えられる。６分割カラニー′夕
はＳＣの周波数の出力をライン３１９に出し、これが２
分割カウンタ５２０トコンバレータ３０２ノ他方の入力
とに加えられる。カウンタ３２０の出力は１／２ＳＣ信
号でありこれが２分割カウンタを交互のライン上でセッ
トおよびリセットするため用いられるペルス変成器５２
２へと伸びるライン５２１に生じる。この制御１３号は
後述するようにＰＡＬＥノラグ発生器３２４により供給
されるＨ／２ レート信号でライン３２３を通じて供
給される。
生じそしてこれが６分割カウンタ３１６とライン’ｉｉ
Ｂ上に５８０の周波数でＰＡＬＥクロック出力を出す２
分割カウンタ３１７に加えられる。６分割カラニー′夕
はＳＣの周波数の出力をライン３１９に出し、これが２
分割カウンタ５２０トコンバレータ３０２ノ他方の入力
とに加えられる。カウンタ３２０の出力は１／２ＳＣ信
号でありこれが２分割カウンタを交互のライン上でセッ
トおよびリセットするため用いられるペルス変成器５２
２へと伸びるライン５２１に生じる。この制御１３号は
後述するようにＰＡＬＥノラグ発生器３２４により供給
されるＨ／２ レート信号でライン３２３を通じて供
給される。
この回路の土側部分の動作は、Ａ−Ｄコンパレータ９５
により行われるサンプリングが常時カラーバースト同期
化信号と同一位相で正しく行われるように正確に制御さ
れる電圧制御発振器３１２の出力において６８Ｃの周波
数の信号を発生することである。これはサンプリングさ
れるビデオの位相が本装置によυ発生されるカラーを最
終的に決定すると、と金考えると重要である。かくして
一方の入力にライン３１９を介してＶＣＯ３１２の分割
された出力を受ける位相コンパレータ３０２はその他方
の入力に入るライン３００土のビデオｔたは基準サブキ
ャリア同期信号の位相にその出力の位相を比較的近いと
ころでロックする位相ロックループを与える。ＶＣＯ５
１２０分割された出力はこの位相ロックルーズを通じて
一般に約１０°以内でよ）るＳＣ信号を発生する。しか
しながら、Ａ−Ｄ′ｍＩンバタ９５のディジタル化され
たビデオ出力は、ライン３０７ａを介してビデオ入力回
路９３Ａから入る精密バーストザンプリングゲー）・信
号により動作可能とされて加算器３０４ケ加り５．られ
る平均値を与えるべく積分器３０乙により積分されるビ
デオのバー−ベトインターバルにおいてとり出される誤
差信号を発生する精密ディジタＡ・バースト位成デコ〜
ダ！＋０７にう・イン５０８を介して加え、られる２、
これによりＶＣＯ３１２を制御するループ増幅器３１１
の出力電圧１ノベルはデーゴーダ３０７に与えられるバ
ーストサンプルに反映さ第１．ろビデオ信号のサンプリ
ング時間の変動を修正ｆ ｊ）！ｔめに調整される。こ
れらバーストサンプルはザンブリ；／グ時間に変動が生
じ、ラミげ１ｔＩｄ ｔ−べてのう・インに対して同じ
値を表わす。Ａ−Ｄコンバータの出力に実際に生じるサ
ンプリングされたデータを１．らべることにより、これ
らサンプルが適正な位置でとり出されたかどうかを正確
にきめること、６に出来、了−（−てこのｒうにして２
分割カウ゛／夕５１７に加えらねるライン３１５上の■
ＣＯ出力がザニブリングを正［１，）位相にしておくた
めにＡ−Ｄコンバータ９５ｅｆ？１．！御するライン３
１８上のＰＡ、ＬＥ 、ｓ ＳＣ・パロツクを発生する
。精密ディジタルバースト位相デコーダ３０７は５°〜
ｌＯ６程度である過度ドリフト等により生じる誤りを効
果的に修正する６と号１゜に関してライン３００上のビ
デオ（または基準）丈プキャリア同期信号の位相はＶＣ
Ｏ３１２用の基本ロックアツプを与え、そして基準論理
回路１２５Ｂ内のライン３０５に生じる精密修ＩＦは位
相を数度すなわち約２０°まで変化させる１つに構成さ
れる。
により行われるサンプリングが常時カラーバースト同期
化信号と同一位相で正しく行われるように正確に制御さ
れる電圧制御発振器３１２の出力において６８Ｃの周波
数の信号を発生することである。これはサンプリングさ
れるビデオの位相が本装置によυ発生されるカラーを最
終的に決定すると、と金考えると重要である。かくして
一方の入力にライン３１９を介してＶＣＯ３１２の分割
された出力を受ける位相コンパレータ３０２はその他方
の入力に入るライン３００土のビデオｔたは基準サブキ
ャリア同期信号の位相にその出力の位相を比較的近いと
ころでロックする位相ロックループを与える。ＶＣＯ５
１２０分割された出力はこの位相ロックルーズを通じて
一般に約１０°以内でよ）るＳＣ信号を発生する。しか
しながら、Ａ−Ｄ′ｍＩンバタ９５のディジタル化され
たビデオ出力は、ライン３０７ａを介してビデオ入力回
路９３Ａから入る精密バーストザンプリングゲー）・信
号により動作可能とされて加算器３０４ケ加り５．られ
る平均値を与えるべく積分器３０乙により積分されるビ
デオのバー−ベトインターバルにおいてとり出される誤
差信号を発生する精密ディジタＡ・バースト位成デコ〜
ダ！＋０７にう・イン５０８を介して加え、られる２、
これによりＶＣＯ３１２を制御するループ増幅器３１１
の出力電圧１ノベルはデーゴーダ３０７に与えられるバ
ーストサンプルに反映さ第１．ろビデオ信号のサンプリ
ング時間の変動を修正ｆ ｊ）！ｔめに調整される。こ
れらバーストサンプルはザンブリ；／グ時間に変動が生
じ、ラミげ１ｔＩｄ ｔ−べてのう・インに対して同じ
値を表わす。Ａ−Ｄコンバータの出力に実際に生じるサ
ンプリングされたデータを１．らべることにより、これ
らサンプルが適正な位置でとり出されたかどうかを正確
にきめること、６に出来、了−（−てこのｒうにして２
分割カウ゛／夕５１７に加えらねるライン３１５上の■
ＣＯ出力がザニブリングを正［１，）位相にしておくた
めにＡ−Ｄコンバータ９５ｅｆ？１．！御するライン３
１８上のＰＡ、ＬＥ 、ｓ ＳＣ・パロツクを発生する
。精密ディジタルバースト位相デコーダ３０７は５°〜
ｌＯ６程度である過度ドリフト等により生じる誤りを効
果的に修正する６と号１゜に関してライン３００上のビ
デオ（または基準）丈プキャリア同期信号の位相はＶＣ
Ｏ３１２用の基本ロックアツプを与え、そして基準論理
回路１２５Ｂ内のライン３０５に生じる精密修ＩＦは位
相を数度すなわち約２０°まで変化させる１つに構成さ
れる。
第１１−Ａ図の下の部分についてはＰＡＬＥフラゲ発生
盟゛イ４は出力ライン３１８にｌ）Ａ Ｌ Ｅクロコッ
ク全発生する２分割カウンタ３１７のセットおよびリセ
・ソト端子に１／２ＳＣパルスを分配するスイッチ５２
５をスイッチするためにＨ／２レートでＰＡＬＥフラグ
信号を発生する。ＰＡＬＥフラグは第１１Ｂ図についで
述べるようにライン毎に状態を変える１、ＰＡＬＥ７ラ
グ信号は３８ＣＰＡＬＥクロツクの位相が交互のライン
のビデオ期間にそれが反転してもビデオ信号のバースト
インターバールでは反転しないように非対称となってい
る。かくして正味の効果と］７ては、バースト後のライ
ンの部分のみが交互のラインで反転する位相をもつクロ
ック信号、すなわち非対称信号でサンプリングされると
いうことである。第１１Ａ図に示すようにＰＡＬＥフラ
グ発生器３２４はライン５２６上に与えられるＨドライ
ブのビデオ入力（または基準入力）回路９３Ａ（または
９３Ｂ）からの入力、ライン５２７上のフィールドイン
デクスパルスおよびライン５２８上のバーストフラグを
入力とする。バーストフラグはバーストのサンプリング
位相が第１１Ａ図の上の部分におけるバースト位相デコ
ーダ３０７の動作について変えられてはならないために
ＰＡＬＥ ７ラグ発生器がバースト発生後までライン３
２３にＰＡＬＥフラグ信号を出さないようにする。ＰＡ
ＬＥフラグ発生器５２４はＨ／２レートの転移リセット
パルスを与え、これがライン３２４ａを介してエンコー
ダスイッチ１２６に送られる。このスイッチはエンコー
ダ９６の同期ワード挿入器をリセットするためにそれに
より用いられる信号を発生するため、データ転送動作中
このパルスを使用する。
盟゛イ４は出力ライン３１８にｌ）Ａ Ｌ Ｅクロコッ
ク全発生する２分割カウンタ３１７のセットおよびリセ
・ソト端子に１／２ＳＣパルスを分配するスイッチ５２
５をスイッチするためにＨ／２レートでＰＡＬＥフラグ
信号を発生する。ＰＡＬＥフラグは第１１Ｂ図についで
述べるようにライン毎に状態を変える１、ＰＡＬＥ７ラ
グ信号は３８ＣＰＡＬＥクロツクの位相が交互のライン
のビデオ期間にそれが反転してもビデオ信号のバースト
インターバールでは反転しないように非対称となってい
る。かくして正味の効果と］７ては、バースト後のライ
ンの部分のみが交互のラインで反転する位相をもつクロ
ック信号、すなわち非対称信号でサンプリングされると
いうことである。第１１Ａ図に示すようにＰＡＬＥフラ
グ発生器３２４はライン５２６上に与えられるＨドライ
ブのビデオ入力（または基準入力）回路９３Ａ（または
９３Ｂ）からの入力、ライン５２７上のフィールドイン
デクスパルスおよびライン５２８上のバーストフラグを
入力とする。バーストフラグはバーストのサンプリング
位相が第１１Ａ図の上の部分におけるバースト位相デコ
ーダ３０７の動作について変えられてはならないために
ＰＡＬＥ ７ラグ発生器がバースト発生後までライン３
２３にＰＡＬＥフラグ信号を出さないようにする。ＰＡ
ＬＥフラグ発生器５２４はＨ／２レートの転移リセット
パルスを与え、これがライン３２４ａを介してエンコー
ダスイッチ１２６に送られる。このスイッチはエンコー
ダ９６の同期ワード挿入器をリセットするためにそれに
より用いられる信号を発生するため、データ転送動作中
このパルスを使用する。
Ｈドライブおよびフィールドインデクス信号はまたライ
ン３３２を介してドライブ同期スイッチ３３１に伸びる
出力を有するドライブサーボ同期発生器５３０にも加え
られ、そしてこれがコンピュータ制御方式９２からの制
御ライン３３３により命令されるときディスクドライブ
７３の夫々につきライン３３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクバック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
プレクス同期信号の形をとりそしてこれがディスクドラ
イブユニットへと伸びるライン３３４に生じる。この信
号は１５Ｈｚ七ツトレートで記録または再生されている
第１フイールドを示すための１組３個の連続する幅広の
パルスと水平同期パルス（Ｈレート）とを含み、そして
スピンドルサーボモータの制御に用いられる。カラーフ
レームおよび関連する同期信号はまたサーボドライブの
制御用および再生動作中使用される制御信号を発生する
際の基準クロック発生器による使用のためにもつくられ
る。カラーフレームに関連した同期信号はカラーフレー
ム発生器３０１が得られる。
ン３３２を介してドライブ同期スイッチ３３１に伸びる
出力を有するドライブサーボ同期発生器５３０にも加え
られ、そしてこれがコンピュータ制御方式９２からの制
御ライン３３３により命令されるときディスクドライブ
７３の夫々につきライン３３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクバック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
プレクス同期信号の形をとりそしてこれがディスクドラ
イブユニットへと伸びるライン３３４に生じる。この信
号は１５Ｈｚ七ツトレートで記録または再生されている
第１フイールドを示すための１組３個の連続する幅広の
パルスと水平同期パルス（Ｈレート）とを含み、そして
スピンドルサーボモータの制御に用いられる。カラーフ
レームおよび関連する同期信号はまたサーボドライブの
制御用および再生動作中使用される制御信号を発生する
際の基準クロック発生器による使用のためにもつくられ
る。カラーフレームに関連した同期信号はカラーフレー
ム発生器３０１が得られる。
これはライン５２７を介して３０Ｈｚのフィールドイン
デクスバルス信号を受けてそれを２分の１に分周して１
５Ｈｚのカラーフレーム信号をつくるものである。この
カラーフレーム信号はライン３２９を介してディスクド
ライブ７３と基準クロック発生器９８に加えられる。
デクスバルス信号を受けてそれを２分の１に分周して１
５Ｈｚのカラーフレーム信号をつくるものである。この
カラーフレーム信号はライン３２９を介してディスクド
ライブ７３と基準クロック発生器９８に加えられる。
第１＋Ａ図のブロック図の動作を行うために使用出来る
特定の回路を第４５に〜４５Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４．５Ａ図の
上の部分のディジタルバースト位相デコーダ３０７につ
いてはＡ−Ｄコンバータ９５の出力からとり出される８
ビツトの形をしたディジタル化ビデオサブキャリア同期
信号即ちカラーバーストはシフトレジスタ３３６に接続
した演算ユニット３５５に接続するライン５０８上に生
じる。シフトレジスタ５３６は、ライン５０７ａを介し
て精密バーストサンプリングゲートが入ると作動される
一般に３３７で示す論理回路によりクロックされ、そし
て演算ユニット５３５と共にライン３０９上のディジタ
ル化カラーバーストの位相の符号を決定するに必要な演
算ステップを行う。サンプリングの誤差はサンプリング
がサブキャリアカラーバースト信号の適正な位相でとり
出されるならば０であ゛るサンプルの９０°ずれた（
ｑｕａｄｒａｔｕｒｅ ）成分をしらべることにより決
定される。詳細にはこの成分はサンプルＸ１、Ｘ２、Ｘ
３が１２０°ずれているとき関数Ｘ１−１７２（Ｘ２＋
Ｘ３）に比例する。クロック論理回路３５７は演算ユニ
ット３３５とシフトレジスタ３３６が実際のサンプルの
位相の誤差を示すライン３０９上の＋または一信号を発
生する計算を行いうるようにするシーケンスを行う。
特定の回路を第４５に〜４５Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４．５Ａ図の
上の部分のディジタルバースト位相デコーダ３０７につ
いてはＡ−Ｄコンバータ９５の出力からとり出される８
ビツトの形をしたディジタル化ビデオサブキャリア同期
信号即ちカラーバーストはシフトレジスタ３３６に接続
した演算ユニット３５５に接続するライン５０８上に生
じる。シフトレジスタ５３６は、ライン５０７ａを介し
て精密バーストサンプリングゲートが入ると作動される
一般に３３７で示す論理回路によりクロックされ、そし
て演算ユニット５３５と共にライン３０９上のディジタ
ル化カラーバーストの位相の符号を決定するに必要な演
算ステップを行う。サンプリングの誤差はサンプリング
がサブキャリアカラーバースト信号の適正な位相でとり
出されるならば０であ゛るサンプルの９０°ずれた（
ｑｕａｄｒａｔｕｒｅ ）成分をしらべることにより決
定される。詳細にはこの成分はサンプルＸ１、Ｘ２、Ｘ
３が１２０°ずれているとき関数Ｘ１−１７２（Ｘ２＋
Ｘ３）に比例する。クロック論理回路３５７は演算ユニ
ット３３５とシフトレジスタ３３６が実際のサンプルの
位相の誤差を示すライン３０９上の＋または一信号を発
生する計算を行いうるようにするシーケンスを行う。
ライン３２３にＰＡＬＥ ７ラグ信号を発生するための
回路３２４を有する第４３Ａ図をみるに、Ｈドライブ信
号はインバータ３４２により反転されてライン３３８を
介してＦＦ３３９のクロック入力に加えられる。
回路３２４を有する第４３Ａ図をみるに、Ｈドライブ信
号はインバータ３４２により反転されてライン３３８を
介してＦＦ３３９のクロック入力に加えられる。
このＦＦはライン３２８上のパーストゲートまたはフラ
グ信号によりクロックされる第２ＦＦ３４１０入力に接
続する出力ライン３４０を有する２分周器である。ライ
ン３４０はＦＦ３４１からの出力ライン３４４と同じに
ＮＡＮＤゲート３４３へと伸びる。
グ信号によりクロックされる第２ＦＦ３４１０入力に接
続する出力ライン３４０を有する２分周器である。ライ
ン３４０はＦＦ３４１からの出力ライン３４４と同じに
ＮＡＮＤゲート３４３へと伸びる。
ＰＡＬＥフラグ発生器３２４の動作を第１１Ｂ図のタイ
ミング図により説明する。ここにおいて第１１Ｂ図（１
）にけＨドライブ信号（ライン３２６ ） 、第１１Ｂ
図（２）にはライン３４０上の信号、第１１Ｂ図（３）
にはライン３４４上の信号、第＋ｔＢ図（４）にはライ
ン３２８上のパーストゲートクロック、第１１Ｂ図（５
）にはライン３４５十〇ＮＡＮＤゲートの出力が夫々示
しである。
ミング図により説明する。ここにおいて第１１Ｂ図（１
）にけＨドライブ信号（ライン３２６ ） 、第１１Ｂ
図（２）にはライン３４０上の信号、第１１Ｂ図（３）
にはライン３４４上の信号、第＋ｔＢ図（４）にはライ
ン３２８上のパーストゲートクロック、第１１Ｂ図（５
）にはライン３４５十〇ＮＡＮＤゲートの出力が夫々示
しである。
ライン５２５上のＰＡＬＥフラグ信号はライン３４５上
の信号をインバータ５４６により反転したものである。
の信号をインバータ５４６により反転したものである。
ＰＡＬＥフラグ信号はＨ，／’２のｔノートで生じるが
、第１１Ｂ図（５）はライン３４４に生じてＮＡＮＤゲ
ート５４３に加えられるＦＦ３４１の出力が、第１ＦＦ
３！＋９の出力に対し２て遅延しているために非対称と
り、、て示している。これはＦＦ３４１がＨドライブで
ハナくパーストゲートでクロックされるためである。
、第１１Ｂ図（５）はライン３４４に生じてＮＡＮＤゲ
ート５４３に加えられるＦＦ３４１の出力が、第１ＦＦ
３！＋９の出力に対し２て遅延しているために非対称と
り、、て示している。これはＦＦ３４１がＨドライブで
ハナくパーストゲートでクロックされるためである。
基準クロック発生器
基準クロック発生器９８は再生、データ転送、テストそ
の他の動作中の本装置用の基本タイミング信号を発生す
る。これら動作中に入力ビデオ信号は記録されずにその
入力タイミング基準として入力回路９３Ｂで発生されて
基準論理回路１２５Ｂに送られる再生されたＳＣ（３ｃ
５８ＭＨｚ）を用いる。基準クロック発生器は全系の位
相をシフトするための移相能力を有１．そして所望の系
の位相でタイミング信号を発生するための位相ロックル
ープとそれにあったカウンタおよび論理回路を含んでい
る。
の他の動作中の本装置用の基本タイミング信号を発生す
る。これら動作中に入力ビデオ信号は記録されずにその
入力タイミング基準として入力回路９３Ｂで発生されて
基準論理回路１２５Ｂに送られる再生されたＳＣ（３ｃ
５８ＭＨｚ）を用いる。基準クロック発生器は全系の位
相をシフトするための移相能力を有１．そして所望の系
の位相でタイミング信号を発生するための位相ロックル
ープとそれにあったカウンタおよび論理回路を含んでい
る。
これはまたデータデコーダおよびタイムベース修正器１
００およびクロマ分離器および処理回路１０１により使
用される制御信号を発生する。また、基準クロック発生
器９８は記録された２つのフィルド画儂フレームの交互
の再生を確認［−２、−′１／ム遅れスイッチ信号を発
生する。この信号はブランキング挿入及びピットミュー
テング回路１２７で、再生されたビデオ情報の処理を制
御するリファレンスカラーサブキャリア信号と同期した
タイミング制御信号に関するＨ８ｙｎｅを用いることに
よって起こり得る、出力ビデオ法号の表示におけるジッ
タを防止するのに用いられる。
００およびクロマ分離器および処理回路１０１により使
用される制御信号を発生する。また、基準クロック発生
器９８は記録された２つのフィルド画儂フレームの交互
の再生を確認［−２、−′１／ム遅れスイッチ信号を発
生する。この信号はブランキング挿入及びピットミュー
テング回路１２７で、再生されたビデオ情報の処理を制
御するリファレンスカラーサブキャリア信号と同期した
タイミング制御信号に関するＨ８ｙｎｅを用いることに
よって起こり得る、出力ビデオ法号の表示におけるジッ
タを防止するのに用いられる。
基準クロック発生器９８の動作を第１２Ａ図について詳
述する。図示のように、この回路の上半分は数種のクロ
ック信号を含む種々のタイミング信号を発生し、下半分
は基準論理回路１２５Ｂからのカラーフレームおよび基
準入力回路９３Ｂからの水平ドライブ信号およびフィー
ルドインデクスのような基準同期化情報を使用してタイ
ムベース修正器５６５（第１５Ａ図）およびクロマ回路
１０１及びブランキング挿入及びビットミューティング
回路１２７により使用される制御信号を発生する。詳述
すればＳＣ信号が入力ライン３４０′で基準クロック発
生器９８に加えられて第ｊ２Ａ−図の右側に示す１／２
ＳＣ％ＳＣ，３ＳＣ，６ＳＣのクロックタイミング信号
および種々のタイムベース修正器のパルスタイミング信
号を発生させる。発生器０８は出力信号の位相が種々の
移相量を導入して再生系の位相をセットすることにより
入力上の再生されたＳＣ慣号の位相に対して調整出来る
ように回転スイッチ３４９のような手動的に制御出来る
回路を含む。
述する。図示のように、この回路の上半分は数種のクロ
ック信号を含む種々のタイミング信号を発生し、下半分
は基準論理回路１２５Ｂからのカラーフレームおよび基
準入力回路９３Ｂからの水平ドライブ信号およびフィー
ルドインデクスのような基準同期化情報を使用してタイ
ムベース修正器５６５（第１５Ａ図）およびクロマ回路
１０１及びブランキング挿入及びビットミューティング
回路１２７により使用される制御信号を発生する。詳述
すればＳＣ信号が入力ライン３４０′で基準クロック発
生器９８に加えられて第ｊ２Ａ−図の右側に示す１／２
ＳＣ％ＳＣ，３ＳＣ，６ＳＣのクロックタイミング信号
および種々のタイムベース修正器のパルスタイミング信
号を発生させる。発生器０８は出力信号の位相が種々の
移相量を導入して再生系の位相をセットすることにより
入力上の再生されたＳＣ慣号の位相に対して調整出来る
ように回転スイッチ３４９のような手動的に制御出来る
回路を含む。
回路９５Ｂに含まれる水平同期位置制御装置およびＳＣ
位相制御装置を用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン３４０′上の入力再生されたＳ Ｃ信号は分割器
５４３′によシ２分割され、その出力がライン５４４′
に生じる。このラインはブＯＮ５マプルカウンタ３４５
′と、位相コンパレータ６４８にライン５４７により接
続する２分割器３４６′とに伸びている。スイッチ３４
９は０から３９９までの１０ビツトのＢＣＤ数をプログ
ラマプルカウンタ３４５’に入れる。このカウンタは１
°を増分として０°から３９９°までの範囲でサブキャ
リアの位相を変える効果を有する。回転スイッチ５４９
によシその基本ペリオドの１７７２０の増分を４って変
えることの出来るデユーティサイクルをもつ同期的信号
であるこのカウンタの出力は電流スイッチ３５１ａに与
えられ、このスイッチが２個の整合した電流源３５１と
３５３の一方３５１からの電流を変調する。変調された
電流はローパスフィルタ３５４ａに加えられ、このフィ
ルタがライン３５４上にこの信号のデユーティサイクル
に比例するＤＣ電圧を発生する。
位相制御装置を用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン３４０′上の入力再生されたＳ Ｃ信号は分割器
５４３′によシ２分割され、その出力がライン５４４′
に生じる。このラインはブＯＮ５マプルカウンタ３４５
′と、位相コンパレータ６４８にライン５４７により接
続する２分割器３４６′とに伸びている。スイッチ３４
９は０から３９９までの１０ビツトのＢＣＤ数をプログ
ラマプルカウンタ３４５’に入れる。このカウンタは１
°を増分として０°から３９９°までの範囲でサブキャ
リアの位相を変える効果を有する。回転スイッチ５４９
によシその基本ペリオドの１７７２０の増分を４って変
えることの出来るデユーティサイクルをもつ同期的信号
であるこのカウンタの出力は電流スイッチ３５１ａに与
えられ、このスイッチが２個の整合した電流源３５１と
３５３の一方３５１からの電流を変調する。変調された
電流はローパスフィルタ３５４ａに加えられ、このフィ
ルタがライン３５４上にこの信号のデユーティサイクル
に比例するＤＣ電圧を発生する。
他方の電流源５５３、電流スイッチ３５３ａおよびロー
ヘバスフィルタ５５５ａからなる同一のＤＣ％ｆｉをも
つ回路が位相コンバータ３４８の出力のデユーティサイ
クルに比例したＤＣ電圧をライン５５５に発生する。ラ
イン３５４．３５５上の電圧は差動増幅器５５６に加え
られ、この増幅器の出力がライン３５７を介して、６Ｓ
Ｃの公称周波数で動作する電圧制御発振器５５８の制御
入力に加えられる。多数の分割器５６０＜６分割）、３
６３（２分割） 、 ５６５（２分割）が順次発振器３
５８の出力によシ動作し２てコンパレータ３４Ｂの第２
人力に接続するライン３４２’ｉ’こ１／４ＳＣの公称
周波数をもつ信号を発生し、それによりこのコンパレー
タ出力における信号のデユーティサイクルがその入力間
の位相角で変化するようにする。安定条件下ではライン
５５２上の信号のデユーティサイクルは電源５５１とフ
ィルタ３５４ａおよび５５４ｂのＤＣインピーダンスの
密なマツチングにより非常に小さい誤り幅内でライン３
５０上の信号のそれと等しくされる。
ヘバスフィルタ５５５ａからなる同一のＤＣ％ｆｉをも
つ回路が位相コンバータ３４８の出力のデユーティサイ
クルに比例したＤＣ電圧をライン５５５に発生する。ラ
イン３５４．３５５上の電圧は差動増幅器５５６に加え
られ、この増幅器の出力がライン３５７を介して、６Ｓ
Ｃの公称周波数で動作する電圧制御発振器５５８の制御
入力に加えられる。多数の分割器５６０＜６分割）、３
６３（２分割） 、 ５６５（２分割）が順次発振器３
５８の出力によシ動作し２てコンパレータ３４Ｂの第２
人力に接続するライン３４２’ｉ’こ１／４ＳＣの公称
周波数をもつ信号を発生し、それによりこのコンパレー
タ出力における信号のデユーティサイクルがその入力間
の位相角で変化するようにする。安定条件下ではライン
５５２上の信号のデユーティサイクルは電源５５１とフ
ィルタ３５４ａおよび５５４ｂのＤＣインピーダンスの
密なマツチングにより非常に小さい誤り幅内でライン３
５０上の信号のそれと等しくされる。
基本ペリオドの１／７２０であるコンパレータ５４８の
出力における信号のデユーティサイクルの変化はその入
力間に（１２５°の位相変化を必要とし、これは１．／
４ｓｃの周波数に当る。そしてこれは他方において１Ｓ
Ｃの周波数であるライン３４０′ と３６１間に１°
の変化を必要とする。かくして、回転スイッチ５４９の
１目盛の値の変化によりライン３６１上のＳＣ信号の位
相に１°の変化が生じる。フンパレータ５４８の全範囲
（１／４ＳＣにおいて１８０°）は１ＳＣにおいて７２
０°に対応する。便宜上このスイッチは５９９°に限定
されておシ、そしてこれは必要とする３６０°に対して
これでも適正な全範囲能力を保証する。
出力における信号のデユーティサイクルの変化はその入
力間に（１２５°の位相変化を必要とし、これは１．／
４ｓｃの周波数に当る。そしてこれは他方において１Ｓ
Ｃの周波数であるライン３４０′ と３６１間に１°
の変化を必要とする。かくして、回転スイッチ５４９の
１目盛の値の変化によりライン３６１上のＳＣ信号の位
相に１°の変化が生じる。フンパレータ５４８の全範囲
（１／４ＳＣにおいて１８０°）は１ＳＣにおいて７２
０°に対応する。便宜上このスイッチは５９９°に限定
されておシ、そしてこれは必要とする３６０°に対して
これでも適正な全範囲能力を保証する。
位相制御発振器３５８はその出力ライン３４１′ に位
相の連続する６８Ｃのクロックタイミング信号を与え、
そしてデバイダ３５９．３６０．５６３の作用により第
１２Ａ図に示すように出力に位相の連続するｓｓｃ、ｓ
ｃおよび１／２ＳＣのクロックタイミング信号を生じさ
せる。これらデバイダは論理回路５６２にも５ＳＣとＳ
Ｃのクロック信号を与え、この回路がタイムベース修正
器５６５（第１５Ａ図）で使用される位相の連続しだＳ
Ｃの読取／書込（Ｒ／ＷＲ）モード、書込エナプル（Ｗ
ＲＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックお
よびマルチプレクス（ＭＰＬＸ ）クロック信号を発生
する。ロジック回路の詳細は第４４図Ｃ及びＤに示され
ており、このロジック回路によって供給される信号間の
関係は第１２図Ｃを参照することにより理解できよう。
相の連続する６８Ｃのクロックタイミング信号を与え、
そしてデバイダ３５９．３６０．５６３の作用により第
１２Ａ図に示すように出力に位相の連続するｓｓｃ、ｓ
ｃおよび１／２ＳＣのクロックタイミング信号を生じさ
せる。これらデバイダは論理回路５６２にも５ＳＣとＳ
Ｃのクロック信号を与え、この回路がタイムベース修正
器５６５（第１５Ａ図）で使用される位相の連続しだＳ
Ｃの読取／書込（Ｒ／ＷＲ）モード、書込エナプル（Ｗ
ＲＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックお
よびマルチプレクス（ＭＰＬＸ ）クロック信号を発生
する。ロジック回路の詳細は第４４図Ｃ及びＤに示され
ており、このロジック回路によって供給される信号間の
関係は第１２図Ｃを参照することにより理解できよう。
第４４Ａ〜４４Ｄ図は第１２Ｂ図と共に所望のタイミン
グ関係をもった位相の連続したタイムベース修正器クロ
ック信号を与えるための論理回路３６２の１例を示す。
グ関係をもった位相の連続したタイムベース修正器クロ
ック信号を与えるための論理回路３６２の１例を示す。
第１２Ａ図の下の部分についてこの回路はＩ（同期に関
係したすなわちＨ／２の信号を再限定してそれが、この
回路の上の部分で発生されて交互の基準垂直同期信号に
続く第１基準水平ラインに現われる位相の連続した３Ｓ
Ｃ信号と同期するようにする。後述するＨ／２対ＳＣの
限定または再ロツク回路３６７の説明から明らかとなる
が、Ｈ／２を基準サブキャリアに対して同期した位置に
維持し千Ｌ２てまたそれが２つの基準フィールドシーケ
ンス毎に第１フイールドの第１ライン（これはビデオ信
号内の同期ワードの配置に対応する）に生じるようにす
るには、ＳＣの位相に対してＨ／２ を再限定するよ
うに再ロツク回路３６７を制御するサブキャリアレート
クロックのフレームｌ／−） 位相反転が必要である。
係したすなわちＨ／２の信号を再限定してそれが、この
回路の上の部分で発生されて交互の基準垂直同期信号に
続く第１基準水平ラインに現われる位相の連続した３Ｓ
Ｃ信号と同期するようにする。後述するＨ／２対ＳＣの
限定または再ロツク回路３６７の説明から明らかとなる
が、Ｈ／２を基準サブキャリアに対して同期した位置に
維持し千Ｌ２てまたそれが２つの基準フィールドシーケ
ンス毎に第１フイールドの第１ライン（これはビデオ信
号内の同期ワードの配置に対応する）に生じるようにす
るには、ＳＣの位相に対してＨ／２ を再限定するよ
うに再ロツク回路３６７を制御するサブキャリアレート
クロックのフレームｌ／−） 位相反転が必要である。
回路５６７内での位相の連続した３８Ｃクロック信号で
の再限定されたＨ／′２信号の次の再ロツクキングおよ
び２つのテレビジョンフィールドのみからなるくり返し
て再生されるカラービデオ信号を修正するためにタイム
ベース修正器５２５内でのこのようにして再クロックさ
れ再限定されたＨ／２の使用は基準Ｈ同期信号に対して
Ｈ／２の４６ｎｓｅｃ（３ＳＣの１／２サイクル）の画
像フレーム−画像フレームモーションカ導入すレる。再
限定されたＨ／２をタイムベース修正回路５６５で用い
、繰シ返し再生されるビデオ信号を修正すると、フレー
ムの動きを描写する４６ナノ秒のピクチャフレームをタ
イムベース修正器によって出力されたビデオ信号に転送
する。このモーションは再ロックされ再限定されたＨ／
２が夫々の画像フレーム上の適正基準Ｈ同期位置に対し
てずれて位置づけられてタイムベース修正器５６５をし
て画像フレーム上で対応する量または５ＳＣの１／２サ
イクルだけ同期ワードをずれさせるために生じる。エン
コーダ９６（第１４図）の同期ワード挿入回路の説明で
述べるように、このＨ／２レートの同期ワードは基準Ｈ
同期信号に対応するものからＳＣの１／２サイクル分だ
けずれた位置でフレーム上のビデオ信号に挿入される。
の再限定されたＨ／′２信号の次の再ロツクキングおよ
び２つのテレビジョンフィールドのみからなるくり返し
て再生されるカラービデオ信号を修正するためにタイム
ベース修正器５２５内でのこのようにして再クロックさ
れ再限定されたＨ／２の使用は基準Ｈ同期信号に対して
Ｈ／２の４６ｎｓｅｃ（３ＳＣの１／２サイクル）の画
像フレーム−画像フレームモーションカ導入すレる。再
限定されたＨ／２をタイムベース修正回路５６５で用い
、繰シ返し再生されるビデオ信号を修正すると、フレー
ムの動きを描写する４６ナノ秒のピクチャフレームをタ
イムベース修正器によって出力されたビデオ信号に転送
する。このモーションは再ロックされ再限定されたＨ／
２が夫々の画像フレーム上の適正基準Ｈ同期位置に対し
てずれて位置づけられてタイムベース修正器５６５をし
て画像フレーム上で対応する量または５ＳＣの１／２サ
イクルだけ同期ワードをずれさせるために生じる。エン
コーダ９６（第１４図）の同期ワード挿入回路の説明で
述べるように、このＨ／２レートの同期ワードは基準Ｈ
同期信号に対応するものからＳＣの１／２サイクル分だ
けずれた位置でフレーム上のビデオ信号に挿入される。
これは同期ワード挿入器が画像フレーム毎にその第１ラ
インに置かれるためであり、連続する画像フレームの第
１ラインは反対位相となったＳＣを有するものでちる。
インに置かれるためであり、連続する画像フレームの第
１ラインは反対位相となったＳＣを有するものでちる。
タイムペース修正器５６５は本質的に３ＳＣの前記した
１／２サイクル分を除きこのずれのすべてを除去する。
１／２サイクル分を除きこのずれのすべてを除去する。
基準クロック発生器３６８のフレームの遅延の検出器３
６８はそのようなモーションの修正のためにブランキン
グ挿入及びビットミューティング回路１２７より用いら
れるフレーム遅延スイッチ信号を発生する。また不明確
にタイミングをとられた再限定Ｈ／２パルス信号がタイ
ムベース修正器５６５による使用のために発生され、そ
してタイムベース修正に誤りが生じるから、再ロツク回
路５６７内でのサブキャリア転送に正しく一致した再限
定されないＨ／２信号のＨ／２の正に向う転移があって
はならない。
６８はそのようなモーションの修正のためにブランキン
グ挿入及びビットミューティング回路１２７より用いら
れるフレーム遅延スイッチ信号を発生する。また不明確
にタイミングをとられた再限定Ｈ／２パルス信号がタイ
ムベース修正器５６５による使用のために発生され、そ
してタイムベース修正に誤りが生じるから、再ロツク回
路５６７内でのサブキャリア転送に正しく一致した再限
定されないＨ／２信号のＨ／２の正に向う転移があって
はならない。
位相調整された位相の連続する再生サブキャリア信号の
位相に対して限定されたＨ／２信号を発生するために、
デバイダ３６０により与えられるＳＣは排他ＯＲゲート
で形成される位相反転器３９３の一方の入力に接続され
る。この反転器の他方の入力はＮＡＮＤゲート３９７を
通じて基準論理回路１２５Ｂ （第１１Ａ図）によって
発生され入力ライン３９６ａ上の１５Ｈｚのカラーフレ
ームパルス信号を受けるように接続される。反転器３９
３すなわちインバータ５９３の入力におけるカラーフレ
ームパルス信号のレベルはこのインバータの出力におけ
るＳＣの位相を決定し、レベルが高ければ反転し、そし
て低ければ反転しない。ＳＣの位相反転はＨ／２信号が
望ましくすなわちＨ同期との同相が必要であるから必要
である。（記録されたビデオ信号では同期ワードはビデ
オ信号のすべての画像フレームについて同じライン内に
挿入され、そしてこれは本装置においてはＮＴＳＣ画像
テレビジョンフレームを形成する５２５本の内の奇数番
のラインである。）ＳＣの位相反転がないと、再限定さ
れたＨ／２信号の位相はＳＣサイクルの半分だけＨ同期
信号に対して１５Ｈｚで変化することになる。そのより
なＨ／２信号は再生動作中に再生されたビデオ信号を処
理するに用いる基準としては不適当である。インバータ
３９３によるＳＣ信号出力は再ロツク回路３６７に加え
られて２イン３９６からの基準Ｈドライブ信号とライン
３９５からのフィールトイ／デクス信号、双方とも基準
入力回路９３Ｂ（第９Ａ図）によって与えられ、と共に
ＳＣの位相に対して限定されたＨ／２信号を発生するた
めに用いられる。再ロツク回路３６７は不明確にタイミ
ングづけられたＨ／２信号が確実に発生されそしてＳＣ
の位相に対して限定されるようにするための論理回路を
含む。
位相に対して限定されたＨ／２信号を発生するために、
デバイダ３６０により与えられるＳＣは排他ＯＲゲート
で形成される位相反転器３９３の一方の入力に接続され
る。この反転器の他方の入力はＮＡＮＤゲート３９７を
通じて基準論理回路１２５Ｂ （第１１Ａ図）によって
発生され入力ライン３９６ａ上の１５Ｈｚのカラーフレ
ームパルス信号を受けるように接続される。反転器３９
３すなわちインバータ５９３の入力におけるカラーフレ
ームパルス信号のレベルはこのインバータの出力におけ
るＳＣの位相を決定し、レベルが高ければ反転し、そし
て低ければ反転しない。ＳＣの位相反転はＨ／２信号が
望ましくすなわちＨ同期との同相が必要であるから必要
である。（記録されたビデオ信号では同期ワードはビデ
オ信号のすべての画像フレームについて同じライン内に
挿入され、そしてこれは本装置においてはＮＴＳＣ画像
テレビジョンフレームを形成する５２５本の内の奇数番
のラインである。）ＳＣの位相反転がないと、再限定さ
れたＨ／２信号の位相はＳＣサイクルの半分だけＨ同期
信号に対して１５Ｈｚで変化することになる。そのより
なＨ／２信号は再生動作中に再生されたビデオ信号を処
理するに用いる基準としては不適当である。インバータ
３９３によるＳＣ信号出力は再ロツク回路３６７に加え
られて２イン３９６からの基準Ｈドライブ信号とライン
３９５からのフィールトイ／デクス信号、双方とも基準
入力回路９３Ｂ（第９Ａ図）によって与えられ、と共に
ＳＣの位相に対して限定されたＨ／２信号を発生するた
めに用いられる。再ロツク回路３６７は不明確にタイミ
ングづけられたＨ／２信号が確実に発生されそしてＳＣ
の位相に対して限定されるようにするための論理回路を
含む。
回路５６７の出力はフレーム遅延検出器３６８に加えら
れ、この検出器がライン３６９上に１つの画像フレーム
または２つの７レールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎｓｅｃの画像フレーム−画像フレーム
モーションを修正するための３ＳＣオフセツトの付加１
／２ペリオドを挿入するかどうかを知らせるようにする
。
れ、この検出器がライン３６９上に１つの画像フレーム
または２つの７レールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎｓｅｃの画像フレーム−画像フレーム
モーションを修正するための３ＳＣオフセツトの付加１
／２ペリオドを挿入するかどうかを知らせるようにする
。
再ロツク回路３６７で発生される再限定されたＨ／２パ
ルス信号はライン３８６に生じ、これがゲート３７０．
３７１を通じてコンピュータ制御方式９２からの制御信
号からエンコーダスイッチ１２６（第９Ａ図）によりラ
イン３７３に与えられるエナプル信号によってきまる再
生動作中に基本タイムペース修正器５６５の基準として
使用されるべくライン３７２に与えられる。再生中に高
レベル信号が２イン３７３に生じそしてライン３８６上
の再生Ｈ／２ＡＮＤゲート５７０を満足しそしてこれが
ライン３７２に生じる・ 再生チャンネルにおけるビデオ信号の処理を含むＥ−Ｅ
および転送のような他の動作においては、Ｈ／７２対Ｓ
Ｃ限定回路３６７で発生されるＨ／２＠刊は用いられな
い。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデ
オ信号が記録および再生プロセスを経ないから不必要で
ある。コンピュータ制御方式９２からの制御信号からエ
ンコーダスイッチ１２６により与えられるＥＥまたはＰ
Ｂコマンドはライン５９８を介してＳＣの位相変更を不
能にするだめに使用すべく選ばれた再生チャンネルに関
連する基準クロック発生器９８に送られる。位相変更は
インバータ５９５の第２人力に低レベル信号を入れるよ
うなＮＡＮＤゲート５？７の動作により不能とされる。
ルス信号はライン３８６に生じ、これがゲート３７０．
３７１を通じてコンピュータ制御方式９２からの制御信
号からエンコーダスイッチ１２６（第９Ａ図）によりラ
イン３７３に与えられるエナプル信号によってきまる再
生動作中に基本タイムペース修正器５６５の基準として
使用されるべくライン３７２に与えられる。再生中に高
レベル信号が２イン３７３に生じそしてライン３８６上
の再生Ｈ／２ＡＮＤゲート５７０を満足しそしてこれが
ライン３７２に生じる・ 再生チャンネルにおけるビデオ信号の処理を含むＥ−Ｅ
および転送のような他の動作においては、Ｈ／７２対Ｓ
Ｃ限定回路３６７で発生されるＨ／２＠刊は用いられな
い。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデ
オ信号が記録および再生プロセスを経ないから不必要で
ある。コンピュータ制御方式９２からの制御信号からエ
ンコーダスイッチ１２６により与えられるＥＥまたはＰ
Ｂコマンドはライン５９８を介してＳＣの位相変更を不
能にするだめに使用すべく選ばれた再生チャンネルに関
連する基準クロック発生器９８に送られる。位相変更は
インバータ５９５の第２人力に低レベル信号を入れるよ
うなＮＡＮＤゲート５？７の動作により不能とされる。
更にＥＢまたはＰＢコマンドは論理回路３９９に接続さ
れ、この回路がそれに対応してタイムベース修正器５６
５をして各カラーフレームの始めの約１０本のラインに
ついて動作しそれにより各カラー画像フ１／−ムまたは
１ｓ Ｈｚ毎に適正なタイミング修正を発生するように
するために用いられるＥＥＴＢＣジスエナプル信号を発
生する。
れ、この回路がそれに対応してタイムベース修正器５６
５をして各カラーフレームの始めの約１０本のラインに
ついて動作しそれにより各カラー画像フ１／−ムまたは
１ｓ Ｈｚ毎に適正なタイミング修正を発生するように
するために用いられるＥＥＴＢＣジスエナプル信号を発
生する。
このタイミング修正はＥ−Ｅ動作用の同期ワード挿入プ
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１５Ｈｚ毎に同期ワードの位置につ
き半８Ｃサイクルの不連続が生じる。
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１５Ｈｚ毎に同期ワードの位置につ
き半８Ｃサイクルの不連続が生じる。
本装置が再生チャンネルを通じて転送動作を行っている
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８のライン３７５に置かれる。これにより
、ＡＮＤゲート３７４を通シライン３７５上の転移Ｈ／
２信号がＯＲゲート３７１に入り、これが転移Ｈ／２を
してライン３７２上の出力に生ぜ１〜める。この転移Ｈ
／２はエンコーダ９乙の同期ワード挿入部からとり出さ
れる。同期ワードまたはラインアイデンチフイケーショ
ンと一致するエンコーダ９６の出力パルスが発生されそ
してこのパルスはタイムベース修正器の基準として用い
られる。このパルスはライン３７６に生じてそれを正し
く位置づけるシフトレジスタ遅延回路５７７を通る。転
移Ｈ／２信号は転送動作中エンコーダ９６に与えられる
ディジタル化されたビデオ信号が新しい同期ワードの挿
入用に正しく確認されたロケーションをもつように位置
づけられる。
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８のライン３７５に置かれる。これにより
、ＡＮＤゲート３７４を通シライン３７５上の転移Ｈ／
２信号がＯＲゲート３７１に入り、これが転移Ｈ／２を
してライン３７２上の出力に生ぜ１〜める。この転移Ｈ
／２はエンコーダ９乙の同期ワード挿入部からとり出さ
れる。同期ワードまたはラインアイデンチフイケーショ
ンと一致するエンコーダ９６の出力パルスが発生されそ
してこのパルスはタイムベース修正器の基準として用い
られる。このパルスはライン３７６に生じてそれを正し
く位置づけるシフトレジスタ遅延回路５７７を通る。転
移Ｈ／２信号は転送動作中エンコーダ９６に与えられる
ディジタル化されたビデオ信号が新しい同期ワードの挿
入用に正しく確認されたロケーションをもつように位置
づけられる。
第１２Ａ図のブロック回路の動作を行うに用いられる特
定の回路を第４４Ａ〜４４ｐ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。ｌ〜かしながらＳＣに対してＩ−（／２信号
が明確に再限定されるようなＨ／２信号の発生について
は、再ロツク回路５６７は、２分割カウンタおよびパル
ス整形回路（夫々縁部でトリガーされるフリップ７０ツ
ブと自己リセット形フリップフロップからなる）から構
成されるＨ／２信号発生器５７８′を含む。このカウン
タはそのクロック入力に入力ライン５９６にあるＨドラ
イブ信号を受けてその出力にＨ／２信号を出す。このＨ
／２信号はＨ／２発生器のパルス整形器により夫々正に
向う転移位置で生じる１列の負パルスへと整形される。
定の回路を第４４Ａ〜４４ｐ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。ｌ〜かしながらＳＣに対してＩ−（／２信号
が明確に再限定されるようなＨ／２信号の発生について
は、再ロツク回路５６７は、２分割カウンタおよびパル
ス整形回路（夫々縁部でトリガーされるフリップ７０ツ
ブと自己リセット形フリップフロップからなる）から構
成されるＨ／２信号発生器５７８′を含む。このカウン
タはそのクロック入力に入力ライン５９６にあるＨドラ
イブ信号を受けてその出力にＨ／２信号を出す。このＨ
／２信号はＨ／２発生器のパルス整形器により夫々正に
向う転移位置で生じる１列の負パルスへと整形される。
３０Ｈｚのフィールドインデクス信号が画像フト′−ム
毎の第１フイールドの始めに発生器５７８のカウンタ部
分をリセットし、Ｈ／２信号の位相がフレーム毎の第１
フイールドの第１２インの時点で同一となるようにする
。
毎の第１フイールドの始めに発生器５７８のカウンタ部
分をリセットし、Ｈ／２信号の位相がフレーム毎の第１
フイールドの第１２インの時点で同一となるようにする
。
インバ〜り３９５により与えられるＳＣ信号もパルス整
形器３９３ａにより１列の負パルスに整形される。
形器３９３ａにより１列の負パルスに整形される。
低レベルのＡＮＤゲー トとＤラッチ回路により形成さ
れるパルス一致検吊器３７８ａはパルス整形器５９３ａ
からのＳＣの転移に関連したパルスと発生器３７８のパ
ルス整形部分により与えられる各負パルスに応じてタイ
ミング選択回路３７９によりつくられるＨ／２転移に関
連したパルスとの一致をしらべる。発生器５７８により
与えられるＨ／２信号の正転移がＳＣ信号のそれに時間
的に近づきすぎるならばこれら転移に関係したパルスは
一致検出回路５７８ａにおいて時間的に重なシ、それに
よυこの検出回路のラッチにトグル（ｔｏｇｇｌｅ ）
現象を生じさせる。このトグル現象はタイミング選択回
路３７９に含まれる排他ＯＲゲー） ３７９ａの入力に
おけるレベルを変化させてその反転および非反転モ−ド
間でそれを変化させる。選択回路３９７はＯＲゲート３
７９ａの出力に接続するりＴ３ツク入力をもつ自己リセ
ット、縁部トリガー形の７リツプフロツプ３７９ｂを含
む。Ｈ／２信号発生器３７Ｂにより与えられる負パルス
を選択的に反転および非反転することにより、排他ＯＲ
ゲートのパルス出力の正縁部はＳＣに対して動く。回路
３７９は明確なＨ／２の再限定が常に生じるように排他
Ｏ几ゲー） ３７９ａのパルス出力の止縁を位置ぎめす
るために一致検出回路３７８ａと関連動作する。
れるパルス一致検吊器３７８ａはパルス整形器５９３ａ
からのＳＣの転移に関連したパルスと発生器３７８のパ
ルス整形部分により与えられる各負パルスに応じてタイ
ミング選択回路３７９によりつくられるＨ／２転移に関
連したパルスとの一致をしらべる。発生器５７８により
与えられるＨ／２信号の正転移がＳＣ信号のそれに時間
的に近づきすぎるならばこれら転移に関係したパルスは
一致検出回路５７８ａにおいて時間的に重なシ、それに
よυこの検出回路のラッチにトグル（ｔｏｇｇｌｅ ）
現象を生じさせる。このトグル現象はタイミング選択回
路３７９に含まれる排他ＯＲゲー） ３７９ａの入力に
おけるレベルを変化させてその反転および非反転モ−ド
間でそれを変化させる。選択回路３９７はＯＲゲート３
７９ａの出力に接続するりＴ３ツク入力をもつ自己リセ
ット、縁部トリガー形の７リツプフロツプ３７９ｂを含
む。Ｈ／２信号発生器３７Ｂにより与えられる負パルス
を選択的に反転および非反転することにより、排他ＯＲ
ゲートのパルス出力の正縁部はＳＣに対して動く。回路
３７９は明確なＨ／２の再限定が常に生じるように排他
Ｏ几ゲー） ３７９ａのパルス出力の止縁を位置ぎめす
るために一致検出回路３７８ａと関連動作する。
ＩＩ／２の再限定はタイミング選択回路３７？の出力に
接続するリセット入力とインバータ！＋９３により与え
られる８Ｃ信号を受けるクロック入力とを有する再ロッ
ク、縁部トリガー形フリップフロップ３６７ａによ）形
成される。夫々のＨ／２転移に関係するパルスはクリッ
プフロップ５６７ａｆ’）＊ソトしてそしてクロック入
力に入るＳＣ信号のすぐ次の正転移がその状態を変えて
それにより再限定されたＨ／２転移を発生する。次のラ
ッチ３６７ｂはこの再限定されたＨ／２転移信号を、カ
ウンタとシフトレジスタから成りフレーム遅延検出回路
３６８に伸びるライン３８０上に適正したタイミングづ
けられたＨ／２信号を与えるように動作する遅延装置３
９１に与える。ラッチ５６７ｂにより再限定されたＨ／
２転移信号出力は遅延装置３９１をリセットするように
接続され、そして再ロツク回路５６７で用いられるもの
と位相的に逆でありライン３９２を介して与えられるＳ
Ｃ信号が遅延装置をクロックして再限定されたＨ／２信
号を検出器３６８に与える。
接続するリセット入力とインバータ！＋９３により与え
られる８Ｃ信号を受けるクロック入力とを有する再ロッ
ク、縁部トリガー形フリップフロップ３６７ａによ）形
成される。夫々のＨ／２転移に関係するパルスはクリッ
プフロップ５６７ａｆ’）＊ソトしてそしてクロック入
力に入るＳＣ信号のすぐ次の正転移がその状態を変えて
それにより再限定されたＨ／２転移を発生する。次のラ
ッチ３６７ｂはこの再限定されたＨ／２転移信号を、カ
ウンタとシフトレジスタから成りフレーム遅延検出回路
３６８に伸びるライン３８０上に適正したタイミングづ
けられたＨ／２信号を与えるように動作する遅延装置３
９１に与える。ラッチ５６７ｂにより再限定されたＨ／
２転移信号出力は遅延装置３９１をリセットするように
接続され、そして再ロツク回路５６７で用いられるもの
と位相的に逆でありライン３９２を介して与えられるＳ
Ｃ信号が遅延装置をクロックして再限定されたＨ／２信
号を検出器３６８に与える。
第４４］）図のライン３６９上のフレーム遅延スイッチ
信号についてはこれは、画像フレームのレベルを変オフ
るものでありそして前述のように交互の画像フレームの
誤って位置付けされた３ＳＣの半サイクルを調整するた
めのブランキングおよびピットミューティング回路１２
７内で用いられる。この回路のこの部分の動作を第１２
Ｃ図に関連して説明する。ライン５８０上の信号はＳＣ
再限定Ｈ／２転移信号がＨ同期基準について静止するフ
レームにより反転される再生ＳＣの位相に対して明確に
再限定されているＨ／２レートのパルス信号である。
信号についてはこれは、画像フレームのレベルを変オフ
るものでありそして前述のように交互の画像フレームの
誤って位置付けされた３ＳＣの半サイクルを調整するた
めのブランキングおよびピットミューティング回路１２
７内で用いられる。この回路のこの部分の動作を第１２
Ｃ図に関連して説明する。ライン５８０上の信号はＳＣ
再限定Ｈ／２転移信号がＨ同期基準について静止するフ
レームにより反転される再生ＳＣの位相に対して明確に
再限定されているＨ／２レートのパルス信号である。
この信号はライン３９４上の位相の連続する３ＳＣ信号
によりシフトレジスタ３８１へとクロックされそして３
ＳＣ信号に対して遅延され同期化されて第１出カライン
５８５に生じる。連続位相の３ＳＣクロツクは画像フレ
ーム周波数の半サイクルの奇数倍であるから、第１画像
フレームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
り、従って再限定されだＨ／２パルスに対しては１８０
°のフレーム−フレーム差がある。この１８０°の位相
差により３８Ｃクロツクの正転移は再限定されたＨ／２
パルスに対して半サイクルの画像フレーム−画像フレー
ムシフトを与えそしてその結果静止Ｈ／２パルスの発生
に対するシフトレジスタ３８１のクロッキングはフレー
ム−フレームｆ３８ｃクロックペリオドの半分だけ変化
させる。再限定されたＨ／２信号と位相の連続する５８
Ｃクロック信号間の関係を検出するために、１つの静止
パルスが再限定されたＨ７／２信号の正転移から発生さ
れて交互の画像７１ノ−ムの始めに３ＳＣクロツクの位
相を決定しそして第１２Ｃ図に示すようにライン３６９
上に位相を示すフレーム遅延スイッチを与えるためにフ
レーム遅延検出ラッチまたはＤ形７リツプ７０ンプ６６
８ａによシ使用される。詳細にはインバータ３８２、抵
抗５８８、コンデンサ３８７およびＮＡＮＤゲート３８
９よりなるパルス整形回路がシフトレジスタ５８１の入
力においてライン３８０にある）（／２パルス信号の前
縁から１つの静止パルスを発生する。このパルスは３Ｓ
Ｃの１サイクルの５／２のインターバルを有し、その前
縁（およびＨ／２パルス信号のそれ）は再限定されたＨ
／２信号の正転移に対応する。シフトレジスタ５８１ハ
位相連続３８Ｃクロックによυクロックされるから、Ｈ
／２パルス信号は再限定されたＨ／２信号と３ＳＣ信号
の位相関係によりきまる入力ライン３８０での存在に対
１−で異なった時点でシフトレジスタの出力ライン３８
５に生じる。これら信号が同相であると、Ｉ（／２パル
ス信号はその入力ライン３８０における存在後３ＳＣの
１サイクル分たってライン５８５に生じる。これら信号
が同相でない場合にはＨ／２パルス信号は３ＳＣの１／
２サイクル分だけ前にライン３８５に生じる。ライン３
８５の（ルベルはライン５８４上の静止パルスの正に向
う転移によりＤフリップフロップ３６８ａへとストロー
ブされる。そしてこれはシフトレジスタの入力における
再限定されたＨ／２パルス信号の発生より３ＳＣの１ザ
イクルの３／４後に生じる。ライン３６９上のラッチ３
６８ａの出力は５／４ペリオドの遅延後にＨ／２パルス
がライン３８５にあったかどうかを示し、それによりラ
イン５９４と３８５上の正に向う信号間の遅延が３８Ｃ
の１／２ペリオドであるか１ペリオドであるかを決定す
る。う・イン３６９上のこの信号はブランキング挿入及
びビットミューティング回路に供給され、ビデオデータ
のクロッキング内の１／２３ＳＣペリオドのオフセット
を選択的に挿入して再限定されたＨ／２の前述の４６
ｎ５ｅｃの画像フレーム−フレームモーションを補償す
る。
によりシフトレジスタ３８１へとクロックされそして３
ＳＣ信号に対して遅延され同期化されて第１出カライン
５８５に生じる。連続位相の３ＳＣクロツクは画像フレ
ーム周波数の半サイクルの奇数倍であるから、第１画像
フレームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
り、従って再限定されだＨ／２パルスに対しては１８０
°のフレーム−フレーム差がある。この１８０°の位相
差により３８Ｃクロツクの正転移は再限定されたＨ／２
パルスに対して半サイクルの画像フレーム−画像フレー
ムシフトを与えそしてその結果静止Ｈ／２パルスの発生
に対するシフトレジスタ３８１のクロッキングはフレー
ム−フレームｆ３８ｃクロックペリオドの半分だけ変化
させる。再限定されたＨ／２信号と位相の連続する５８
Ｃクロック信号間の関係を検出するために、１つの静止
パルスが再限定されたＨ７／２信号の正転移から発生さ
れて交互の画像７１ノ−ムの始めに３ＳＣクロツクの位
相を決定しそして第１２Ｃ図に示すようにライン３６９
上に位相を示すフレーム遅延スイッチを与えるためにフ
レーム遅延検出ラッチまたはＤ形７リツプ７０ンプ６６
８ａによシ使用される。詳細にはインバータ３８２、抵
抗５８８、コンデンサ３８７およびＮＡＮＤゲート３８
９よりなるパルス整形回路がシフトレジスタ５８１の入
力においてライン３８０にある）（／２パルス信号の前
縁から１つの静止パルスを発生する。このパルスは３Ｓ
Ｃの１サイクルの５／２のインターバルを有し、その前
縁（およびＨ／２パルス信号のそれ）は再限定されたＨ
／２信号の正転移に対応する。シフトレジスタ５８１ハ
位相連続３８Ｃクロックによυクロックされるから、Ｈ
／２パルス信号は再限定されたＨ／２信号と３ＳＣ信号
の位相関係によりきまる入力ライン３８０での存在に対
１−で異なった時点でシフトレジスタの出力ライン３８
５に生じる。これら信号が同相であると、Ｉ（／２パル
ス信号はその入力ライン３８０における存在後３ＳＣの
１サイクル分たってライン５８５に生じる。これら信号
が同相でない場合にはＨ／２パルス信号は３ＳＣの１／
２サイクル分だけ前にライン３８５に生じる。ライン３
８５の（ルベルはライン５８４上の静止パルスの正に向
う転移によりＤフリップフロップ３６８ａへとストロー
ブされる。そしてこれはシフトレジスタの入力における
再限定されたＨ／２パルス信号の発生より３ＳＣの１ザ
イクルの３／４後に生じる。ライン３６９上のラッチ３
６８ａの出力は５／４ペリオドの遅延後にＨ／２パルス
がライン３８５にあったかどうかを示し、それによりラ
イン５９４と３８５上の正に向う信号間の遅延が３８Ｃ
の１／２ペリオドであるか１ペリオドであるかを決定す
る。う・イン３６９上のこの信号はブランキング挿入及
びビットミューティング回路に供給され、ビデオデータ
のクロッキング内の１／２３ＳＣペリオドのオフセット
を選択的に挿入して再限定されたＨ／２の前述の４６
ｎ５ｅｃの画像フレーム−フレームモーションを補償す
る。
第４４１）図のツイン３５６ａに生じるフレーム位相イ
ンバータスインチ信号については、これは画像フレーム
によりレベルが変化する信号でありそして２フイ一ルド
カラービデオ信月の再生においや再生されたビデオ信号
に含まれるクロミナンス成分の反転を行うためにクロマ
分離器と処理回路１０１において用いられる。再生バー
ストはデータ転送回路１２９により入力ライン３６１
；ｉ上に与えられそしてこれは排他ＯＲゲート３６２ａ
によシ位相連続ＳＣと位相比較される。ＳＣと再生バー
ストは２フイ一ルドカラービデオ信号の交互の再生にも
とづき同相、異相間で交番してＯＲゲー） ３６２ａの
出力レベルを再生バーストの時点で生じる変化によｐ１
５Ｈｚで変化させる。フレーム位相インバタスイッチ信
号はラッチ３６５ａを通じて排他ＯＲゲート５６２ａの
出力をバーストフラグ毎に適正にタイミングをとられた
１つのクロック信号でクロックすることにより得られる
。ラッチ３６４ａはそのＤ入力に基準入力回路９３Ｂに
よシライン５６０ａに与えられるバーストフラグ信号を
受けそしてデバイダ３６０によりそのクロック入力に与
えられる位相連続ＳＣによりクロックされる。バースト
フラグ信号が入力ライン３６０ａにあるごとにラッチ３
６４ａはＳＣの位相について限定されたパルスをラッチ
３６３ａに与える。このパルスはラッチ５６３ａの入力
レベルをその出力・＼とクロックするために用いられる
。ラッチ３６５ａの入力レベルは２フイ一ルドカラービ
デオ信号の交互の再生にともない変化するから、ラッチ
５６３ａの出力レベルも同様に変化してクロミナンスが
クロマ分離および処理回路１０１で反転されるべきか否
かするときを限定する１ ５ Ｈｚフレーム位相インバ
ータスイッチ信号をライン５５６ａ上に発生する。
ンバータスインチ信号については、これは画像フレーム
によりレベルが変化する信号でありそして２フイ一ルド
カラービデオ信月の再生においや再生されたビデオ信号
に含まれるクロミナンス成分の反転を行うためにクロマ
分離器と処理回路１０１において用いられる。再生バー
ストはデータ転送回路１２９により入力ライン３６１
；ｉ上に与えられそしてこれは排他ＯＲゲート３６２ａ
によシ位相連続ＳＣと位相比較される。ＳＣと再生バー
ストは２フイ一ルドカラービデオ信号の交互の再生にも
とづき同相、異相間で交番してＯＲゲー） ３６２ａの
出力レベルを再生バーストの時点で生じる変化によｐ１
５Ｈｚで変化させる。フレーム位相インバタスイッチ信
号はラッチ３６５ａを通じて排他ＯＲゲート５６２ａの
出力をバーストフラグ毎に適正にタイミングをとられた
１つのクロック信号でクロックすることにより得られる
。ラッチ３６４ａはそのＤ入力に基準入力回路９３Ｂに
よシライン５６０ａに与えられるバーストフラグ信号を
受けそしてデバイダ３６０によりそのクロック入力に与
えられる位相連続ＳＣによりクロックされる。バースト
フラグ信号が入力ライン３６０ａにあるごとにラッチ３
６４ａはＳＣの位相について限定されたパルスをラッチ
３６３ａに与える。このパルスはラッチ５６３ａの入力
レベルをその出力・＼とクロックするために用いられる
。ラッチ３６５ａの入力レベルは２フイ一ルドカラービ
デオ信号の交互の再生にともない変化するから、ラッチ
５６３ａの出力レベルも同様に変化してクロミナンスが
クロマ分離および処理回路１０１で反転されるべきか否
かするときを限定する１ ５ Ｈｚフレーム位相インバ
ータスイッチ信号をライン５５６ａ上に発生する。
エンコーダスイッチ
第９Ａ図について述べたエンコーダスイッチ１２６はコ
ンピュータ制御装置９２を相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ、
／Ｄコンバータ９５からのビデオデータ群または転移動
作モードが生じるときデータ転送回路１２９で生じるデ
ータ群を選択するという機能を行う。転送モードにおい
ては、記録された画像フレームが１つのディスクドライ
ブからもう１つへと転送されてビデオ情報がクロマ分離
および処理回路１０１に入らないようにする。その代り
にこれはエンコーダスイッチ１２６に向けられて後にエ
ンコードされてディスクドライブの他の１つに記録され
る。エンコーダスイッチ１２６も適正なりロック信号、
すなわち６８Ｃと１／２ＳＣの間でスイッチする。これ
はＡ−Ｄコンバータ９５からのビデオ情報が記録されて
いるときに用いられる基準論理回路１２５Ａにより発生
される信号ラフロックするようにスイッチする。転送モ
ードにおいてこれは基準クロック発生器９８によυ与え
られる６ＳＣと１／２ＳＣ信号にスイッチし、そしてこ
れらは転送されたビデオ信号の記録中に基本基準クロッ
ク信号として用いるのであり、これらのすべては第９Ａ
図にブロックで示しである。
ンピュータ制御装置９２を相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ、
／Ｄコンバータ９５からのビデオデータ群または転移動
作モードが生じるときデータ転送回路１２９で生じるデ
ータ群を選択するという機能を行う。転送モードにおい
ては、記録された画像フレームが１つのディスクドライ
ブからもう１つへと転送されてビデオ情報がクロマ分離
および処理回路１０１に入らないようにする。その代り
にこれはエンコーダスイッチ１２６に向けられて後にエ
ンコードされてディスクドライブの他の１つに記録され
る。エンコーダスイッチ１２６も適正なりロック信号、
すなわち６８Ｃと１／２ＳＣの間でスイッチする。これ
はＡ−Ｄコンバータ９５からのビデオ情報が記録されて
いるときに用いられる基準論理回路１２５Ａにより発生
される信号ラフロックするようにスイッチする。転送モ
ードにおいてこれは基準クロック発生器９８によυ与え
られる６ＳＣと１／２ＳＣ信号にスイッチし、そしてこ
れらは転送されたビデオ信号の記録中に基本基準クロッ
ク信号として用いるのであり、これらのすべては第９Ａ
図にブロックで示しである。
このエンコーダスイッチはまた正規の記録または転送モ
ードが行われているかどうかによシ適正基準信号のスイ
ッチングに加えて機能を行う。ブリンキングクロス画像
表示信号を発生する回路が含まれ、そしてその１本の対
角ラインには１つのフィールドが、他方にはトラックが
削除されていてその特定のロケーションにスチール！け
ることが出来ることの指示を与える第２フイールドが与
えられる。このエンコーダスイッチはまた転送７”ｏセ
ス中にＰＡＬＥ作用を終了するＰＡＬＥスイッチ信号を
発生する回路も含み、このＰ Ａ Ｌ Ｅスイッチ（ま
たはフラグ）信号はクロマ回路１０１に入るデータをＰ
ＡＬＥ処理するデータ転送回路１２９へと伸びる。この
転送回路によυＰ Ａ Ｊ、Ｅ処理は転送モードの動作
中サンプルをライン毎に整合させる必要がないために停
止される。このエンコーダスイッチはまたテストを行う
だめの回路を含み、この回路はそのようなテストに用い
るラントムワードと同様にディジタル情報の反得シーケ
ンスを選択的に発生する。
ードが行われているかどうかによシ適正基準信号のスイ
ッチングに加えて機能を行う。ブリンキングクロス画像
表示信号を発生する回路が含まれ、そしてその１本の対
角ラインには１つのフィールドが、他方にはトラックが
削除されていてその特定のロケーションにスチール！け
ることが出来ることの指示を与える第２フイールドが与
えられる。このエンコーダスイッチはまた転送７”ｏセ
ス中にＰＡＬＥ作用を終了するＰＡＬＥスイッチ信号を
発生する回路も含み、このＰ Ａ Ｌ Ｅスイッチ（ま
たはフラグ）信号はクロマ回路１０１に入るデータをＰ
ＡＬＥ処理するデータ転送回路１２９へと伸びる。この
転送回路によυＰ Ａ Ｊ、Ｅ処理は転送モードの動作
中サンプルをライン毎に整合させる必要がないために停
止される。このエンコーダスイッチはまたテストを行う
だめの回路を含み、この回路はそのようなテストに用い
るラントムワードと同様にディジタル情報の反得シーケ
ンスを選択的に発生する。
詳述にはそしてエンコーダスイッチ１２６の１つの電気
回路を形成する第１３Ａ−１３Ｄ図をみるに、データの
ビットは入力ライン４００ｔたは４０１のセット上に生
じる。ここではＡ−Ｄコンバータ９５またはデータ転送
回路１２９がらのデータ群内の８ビツトに対応する夫々
のセットにっ１８本のラインがある。ライン４００はフ
ンバータ９５ カＧ：ｒ （ｙ） Ｂ本のデータライン
からなシ、入力ライン４０１はデータ転送回路１２９か
らの８ビツトのビデオ情報を表わす。これら入力ツイン
は、ライン４０３上の信号により命令されてライン４０
０と４０１かラノいずれかの情報を出力ライン４０４に
通す多数のマルチプレクサスイッチ４０２に接続する。
回路を形成する第１３Ａ−１３Ｄ図をみるに、データの
ビットは入力ライン４００ｔたは４０１のセット上に生
じる。ここではＡ−Ｄコンバータ９５またはデータ転送
回路１２９がらのデータ群内の８ビツトに対応する夫々
のセットにっ１８本のラインがある。ライン４００はフ
ンバータ９５ カＧ：ｒ （ｙ） Ｂ本のデータライン
からなシ、入力ライン４０１はデータ転送回路１２９か
らの８ビツトのビデオ情報を表わす。これら入力ツイン
は、ライン４０３上の信号により命令されてライン４０
０と４０１かラノいずれかの情報を出力ライン４０４に
通す多数のマルチプレクサスイッチ４０２に接続する。
マルチプレクサスイッチ４０２もコマンドにょシブリン
キングクロス信号を形成するビットマたはテスト用に用
いられるデータを形成するビットを通す。デスクパック
上ノドラックから情報を削除するためにブリンキングク
ロス信号が削除されている情報の」二にそのトラックに
記録される。かくして、ブリンキングクロス信号テスト
データまたは転送または元のディジタル化されたビデオ
情報のいずれかがエンコーダ回路９６の出力に力見られ
る。
キングクロス信号を形成するビットマたはテスト用に用
いられるデータを形成するビットを通す。デスクパック
上ノドラックから情報を削除するためにブリンキングク
ロス信号が削除されている情報の」二にそのトラックに
記録される。かくして、ブリンキングクロス信号テスト
データまたは転送または元のディジタル化されたビデオ
情報のいずれかがエンコーダ回路９６の出力に力見られ
る。
第１３Ｂ図に示すように、基準論理回路１２５Ａ （ｆ
ｃよシ与えられる６８Ｃ信号はライン４０５にそし７で
同様の基準に関係した６ＳＣ信号は基準クロック発生器
９４からライン４０６に加えられる。同様に、基準論理
回路１２５Ａからの１ 、／ ２ Ｓ Ｃ信号はライン
４０７に生じ、基準クロック発生器９４からの基準に関
係した１／２ＳＣ信号はライン４０８に生じる。
ｃよシ与えられる６８Ｃ信号はライン４０５にそし７で
同様の基準に関係した６ＳＣ信号は基準クロック発生器
９４からライン４０６に加えられる。同様に、基準論理
回路１２５Ａからの１ 、／ ２ Ｓ Ｃ信号はライン
４０７に生じ、基準クロック発生器９４からの基準に関
係した１／２ＳＣ信号はライン４０８に生じる。
多数のＡＮＤゲート４０９が回路１２５Ａまたは発生器
９４からの６ＳＣおよび１／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。入力ライン４４５
上でコンピュータ制御装置９２により与えられそして同
じくコンピュータ制御装置により与えられるストローブ
制御信号によりラッチ４４６にセットされる基準選択信
号の論理レベルは６８Ｃと１／２ＳＣ信号のどちらかエ
ンコーダ９６に与えられるかを決定する。記録モード動
作中基準選択信号が与えられ、これが基準論理回路１２
５からのライン４０５．４０７に受は入れられる６ＳＣ
と１／２ＳＣ信号とに関連したＡＮＤゲート４０９を動
作可能にする。その他の動作モード、すなわちデータ削
除、テストおよびデータ転送においては与えられた基準
選択信号が基準クロック発生器９４からのライン４０６
．４０８に入る６ＳＣと１／２ＳＣ信号に関連したＡＮ
Ｄゲート４０９を動作可能にする。
９４からの６ＳＣおよび１／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。入力ライン４４５
上でコンピュータ制御装置９２により与えられそして同
じくコンピュータ制御装置により与えられるストローブ
制御信号によりラッチ４４６にセットされる基準選択信
号の論理レベルは６８Ｃと１／２ＳＣ信号のどちらかエ
ンコーダ９６に与えられるかを決定する。記録モード動
作中基準選択信号が与えられ、これが基準論理回路１２
５からのライン４０５．４０７に受は入れられる６ＳＣ
と１／２ＳＣ信号とに関連したＡＮＤゲート４０９を動
作可能にする。その他の動作モード、すなわちデータ削
除、テストおよびデータ転送においては与えられた基準
選択信号が基準クロック発生器９４からのライン４０６
．４０８に入る６ＳＣと１／２ＳＣ信号に関連したＡＮ
Ｄゲート４０９を動作可能にする。
第１５Ｃ図をみるにビデオ入力回路９ＴｌＡと基準論理
回路１５５Ｂからのリセットパルスはライン４１２と４
１３に夫々加えられ、そしてこれらライン内の１本がＡ
ＮＤゲート４１４を通してゲートされてライン４１５に
リセットパルスを与える。このラインはラッチ４４６へ
とラッチされる基準選択信号によりきめられたように開
通する。リセットパルスはエンコーダ９６内の同期ワー
ド発生回路をリセットするために用いられる。ビデオ入
力回路９３Ａにより与えられる入力フレーム信号と基準
論理回路１２５Ｂにより与えられる転移ＩＤ ＩＪ上セ
ツト号はこれらリセットパルスとして用いられる。同様
洗回路９３Ａと９３Ｂにより夫々発生されるストローブ
またはＶドライブＡ２とＡ１パルスは夫々入力ライン４
１６．４１７に加えられ、これらの内の一方はエンコー
ダ９６内の同期ワード発生回路による使用のためにラッ
チされた基準選択信号によりライン４１９へとＡＮＤゲ
ート４１８を選択的に開かせる。
回路１５５Ｂからのリセットパルスはライン４１２と４
１３に夫々加えられ、そしてこれらライン内の１本がＡ
ＮＤゲート４１４を通してゲートされてライン４１５に
リセットパルスを与える。このラインはラッチ４４６へ
とラッチされる基準選択信号によりきめられたように開
通する。リセットパルスはエンコーダ９６内の同期ワー
ド発生回路をリセットするために用いられる。ビデオ入
力回路９３Ａにより与えられる入力フレーム信号と基準
論理回路１２５Ｂにより与えられる転移ＩＤ ＩＪ上セ
ツト号はこれらリセットパルスとして用いられる。同様
洗回路９３Ａと９３Ｂにより夫々発生されるストローブ
またはＶドライブＡ２とＡ１パルスは夫々入力ライン４
１６．４１７に加えられ、これらの内の一方はエンコー
ダ９６内の同期ワード発生回路による使用のためにラッ
チされた基準選択信号によりライン４１９へとＡＮＤゲ
ート４１８を選択的に開かせる。
ゲートされたストローブまたはＶドライブパルスは後述
する第１５Ｃ１ｊ３Ｄ図の点線で囲まれたところに示す
回路４２０により削除されたトラックのブリンキングク
ロス信号の発生を制御するためにライン４３５にも加え
られる。
する第１５Ｃ１ｊ３Ｄ図の点線で囲まれたところに示す
回路４２０により削除されたトラックのブリンキングク
ロス信号の発生を制御するためにライン４３５にも加え
られる。
一般に第１３Ｄ図に４２１で示す多数のジャンパが外部
入力、リピートデータワード発生器４２７ま九はエンコ
ーダ７６内の同期ワード発生回路によりライン４２９ａ
に与えられる同期ワードゲート信号で制御されるラント
ムワード発生器４２９に接続されるようになっている。
入力、リピートデータワード発生器４２７ま九はエンコ
ーダ７６内の同期ワード発生回路によりライン４２９ａ
に与えられる同期ワードゲート信号で制御されるラント
ムワード発生器４２９に接続されるようになっている。
コンピュータ制御装置９２からの入力ライン４２２上の
データ選択信号は本装置の動作モード用の正しい状態に
マルチプレクサスイッチをセットするためにコマンドラ
イン４０５を条件づける２デイジツトコマンドを形成す
る。同じくコンピュータ制御装置からのライン４４８上
のストローブ制御信号は一対のラッチ４４９をストロー
ブしてマルチプレクサスイッチ４０２へと伸びるコマン
ドライン４０５上に上記コマンドを置く。このラッチさ
れたコマンドは同じ＜ＮＡＮＤゲート４２５によシ検出
される。このゲートは本装置が転送モードで動作してい
るか通常の記録モードで動作しているかを確認する信号
をライン４２４に与える。転送モードにおいてはＮＡＮ
Ｄゲート４２５（第１３Ｄ図）は転送回路１２９内のＰ
ＡＬＥ作用を停止させるＰＡＬＥスイッチ信号を与えそ
してＮＡＮＤゲート４２５の他方の入力には基準論理回
路１２５Ｂからのライン４２６上のＰＡＬＥフラグ制御
信号が入る。
データ選択信号は本装置の動作モード用の正しい状態に
マルチプレクサスイッチをセットするためにコマンドラ
イン４０５を条件づける２デイジツトコマンドを形成す
る。同じくコンピュータ制御装置からのライン４４８上
のストローブ制御信号は一対のラッチ４４９をストロー
ブしてマルチプレクサスイッチ４０２へと伸びるコマン
ドライン４０５上に上記コマンドを置く。このラッチさ
れたコマンドは同じ＜ＮＡＮＤゲート４２５によシ検出
される。このゲートは本装置が転送モードで動作してい
るか通常の記録モードで動作しているかを確認する信号
をライン４２４に与える。転送モードにおいてはＮＡＮ
Ｄゲート４２５（第１３Ｄ図）は転送回路１２９内のＰ
ＡＬＥ作用を停止させるＰＡＬＥスイッチ信号を与えそ
してＮＡＮＤゲート４２５の他方の入力には基準論理回
路１２５Ｂからのライン４２６上のＰＡＬＥフラグ制御
信号が入る。
削除されたトラックブリンキングクロス信号全発生する
回路４２０を第１３Ｅ図および削除されたデータ信号の
可視表示を例示する第１３Ｆ図のテレビジョン画像の２
つのフィールドの正面図を参照して説明する。水平（Ｈ
）カウンタ４３０は例えば基準入力回路９３Ｂの同期発
生回路から得られてライン４５１に出る８０Ｈクロツク
に応答してプリセットカウントから減算カウントを行う
。この８０Ｈクロツクは基準Ｈ同期レートの８０倍の周
波数をもつ。
回路４２０を第１３Ｅ図および削除されたデータ信号の
可視表示を例示する第１３Ｆ図のテレビジョン画像の２
つのフィールドの正面図を参照して説明する。水平（Ｈ
）カウンタ４３０は例えば基準入力回路９３Ｂの同期発
生回路から得られてライン４５１に出る８０Ｈクロツク
に応答してプリセットカウントから減算カウントを行う
。この８０Ｈクロツクは基準Ｈ同期レートの８０倍の周
波数をもつ。
Ｈカウンタ４５０はライン４２８（第１３Ｄ図）を介し
て基準入力回路９３Ｂから入りライン４５２上でカウン
タに入力されるＨドライブ信号によシ水平うイン毎にプ
リセットされる。垂直ωカウンタ４３３はゲート回路４
３４ａ （第１３Ｃ図）を操作することによりカウンタ
４３３へ入力ライン４３４の１本与えられるＨドライブ
信号に応答して加減カウントを行う。■カウンタ４３３
は２分割フリップフロップ４５６によりライン４４７に
置かれるプリセットコマンドによシ１つの置きのフィー
ルド後にプリセットされる。このプリセットコマンドは
ライン４１７を介して基準入力回路９３Ｂにより与えら
れそして前述のように（第１３Ｃ，＋３Ｄ図）ラッチ４
４６により動作可能とされるＡＮＤゲート４１８の１つ
によりフリップフロップ４５６の入力に伸びるライン４
５５上に置かれるＶドライブ信号から発生される。
て基準入力回路９３Ｂから入りライン４５２上でカウン
タに入力されるＨドライブ信号によシ水平うイン毎にプ
リセットされる。垂直ωカウンタ４３３はゲート回路４
３４ａ （第１３Ｃ図）を操作することによりカウンタ
４３３へ入力ライン４３４の１本与えられるＨドライブ
信号に応答して加減カウントを行う。■カウンタ４３３
は２分割フリップフロップ４５６によりライン４４７に
置かれるプリセットコマンドによシ１つの置きのフィー
ルド後にプリセットされる。このプリセットコマンドは
ライン４１７を介して基準入力回路９３Ｂにより与えら
れそして前述のように（第１３Ｃ，＋３Ｄ図）ラッチ４
４６により動作可能とされるＡＮＤゲート４１８の１つ
によりフリップフロップ４５６の入力に伸びるライン４
５５上に置かれるＶドライブ信号から発生される。
好適なブリンキングクロスの形状をつくる目的で４分割
装置４３８がＶカウンタ４６６の入力に接続されて４個
のＨドライブ信号がＶカウンタのカウント状態を変える
には必要であるようにする。装置４３８はｖカウンタ４
３３の出力接続を２ビット位置だけシフトすることによ
う従来通りに形成されるのであり、■カウンタ４５３を
このように接続するとその出力状態は加算か減算かいず
れにしても４個のＨドライブ信号毎に変化する。ディジ
タルコンパレータ４３７がＨカウンタ４３０およびＶカ
ウンタ４３３にも接されてＶカウンタのカウント状態を
変えるには４個のＨドライブ信号が必要となるようにす
る。ライン幅発生器４３９はこのコンパレータに接続さ
れておりそしてその出力は前述のマルチプレクサスイッ
チ４０２に導入されるディジタル信号からなる。
装置４３８がＶカウンタ４６６の入力に接続されて４個
のＨドライブ信号がＶカウンタのカウント状態を変える
には必要であるようにする。装置４３８はｖカウンタ４
３３の出力接続を２ビット位置だけシフトすることによ
う従来通りに形成されるのであり、■カウンタ４５３を
このように接続するとその出力状態は加算か減算かいず
れにしても４個のＨドライブ信号毎に変化する。ディジ
タルコンパレータ４３７がＨカウンタ４３０およびＶカ
ウンタ４３３にも接されてＶカウンタのカウント状態を
変えるには４個のＨドライブ信号が必要となるようにす
る。ライン幅発生器４３９はこのコンパレータに接続さ
れておりそしてその出力は前述のマルチプレクサスイッ
チ４０２に導入されるディジタル信号からなる。
動作を述べると、第１３Ｆ図をみるにテレビジョン画像
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよびＶカウンタが同じカウントだけ増
加するとコンパレータ４３７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないときはこのコンバレーータが「０」すなわち黒
レベルを発生する。カウンタ４３０と４５３は夫ｑプリ
セット入力、ＨドライブとＶドライブにょυプリセット
され、セしてＶ）″ライブプリセット入力はＶカウンタ
４３５が１−り置きのフィー刀ド毎にプリセットされる
ように２分割される。１１クイールドの第１テレビジヨ
ンラインにおいて１（カウンタ４３ｎは８０Ｈクロツク
にＸりＯから８０までクロックされる。プリセット４分
割装置４５８とＶカウンタ４５５は乏イン１を示すＨド
ライブの第１クロツクハルスで加算されそし、て■（カ
ラ：／夕が第１クロツクパルスでクロックするとき両カ
ウンタの出力に一致が生じる。これは点１−１を限定し
、この点は表示されたフィールドを形成する水平ライン
のラスタの上左隅に対応する。
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよびＶカウンタが同じカウントだけ増
加するとコンパレータ４３７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないときはこのコンバレーータが「０」すなわち黒
レベルを発生する。カウンタ４３０と４５３は夫ｑプリ
セット入力、ＨドライブとＶドライブにょυプリセット
され、セしてＶ）″ライブプリセット入力はＶカウンタ
４３５が１−り置きのフィー刀ド毎にプリセットされる
ように２分割される。１１クイールドの第１テレビジヨ
ンラインにおいて１（カウンタ４３ｎは８０Ｈクロツク
にＸりＯから８０までクロックされる。プリセット４分
割装置４５８とＶカウンタ４５５は乏イン１を示すＨド
ライブの第１クロツクハルスで加算されそし、て■（カ
ラ：／夕が第１クロツクパルスでクロックするとき両カ
ウンタの出力に一致が生じる。これは点１−１を限定し
、この点は表示されたフィールドを形成する水平ライン
のラスタの上左隅に対応する。
対角ライン幅発生器４３９は白レベルに対応する論理「
１」をデータビットライン上におかせるように予定の数
゛までカウントするカウンタ４４３を含む。
１」をデータビットライン上におかせるように予定の数
゛までカウントするカウンタ４４３を含む。
これに↓り第１３Ｆ図に４４０で示すはじめの一致点か
ら短いラインセグメントが出来る。Ｖカウンタの入力は
カウンタ４３３が第１クロツクまたはＩ−ｉドライブパ
ルスによりそのプリセット状態からはずれてクロックさ
れた後４分割されるから、Ｖカウンタ４３３を再び加算
させるには４個のＩ（ドライブパルスが必要である。か
くして４本のテレビジョンラインが■カウンタ４３３の
同一の出力パルスで走査され、それによυライン１〜４
が水平ラインの期間中カウントを行うとき８０Ｈクロツ
〃の第１クロツク・くルスと一致する。かくし、２て４
本の短（Ａラインセグメント４４０が４木の隣接するテ
レビジョンライン上に並んで発生される。第５のＨドラ
イブパルスが入ると、■ドライブカウンタ４５５は１カ
ウント増加しそして次の４個の１１クロツクパルスにつ
いては他の４本の水平ラインに一ついての短いラインセ
グメントを発生させるがこれらはＨカウンタ４５０のカ
ウントサイクルにおいて１カウント遅れる。
ら短いラインセグメントが出来る。Ｖカウンタの入力は
カウンタ４３３が第１クロツクまたはＩ−ｉドライブパ
ルスによりそのプリセット状態からはずれてクロックさ
れた後４分割されるから、Ｖカウンタ４３３を再び加算
させるには４個のＩ（ドライブパルスが必要である。か
くして４本のテレビジョンラインが■カウンタ４３３の
同一の出力パルスで走査され、それによυライン１〜４
が水平ラインの期間中カウントを行うとき８０Ｈクロツ
〃の第１クロツク・くルスと一致する。かくし、２て４
本の短（Ａラインセグメント４４０が４木の隣接するテ
レビジョンライン上に並んで発生される。第５のＨドラ
イブパルスが入ると、■ドライブカウンタ４５５は１カ
ウント増加しそして次の４個の１１クロツクパルスにつ
いては他の４本の水平ラインに一ついての短いラインセ
グメントを発生させるがこれらはＨカウンタ４５０のカ
ウントサイクルにおいて１カウント遅れる。
これにより、対角ライン４４１を限定する対角的に伸び
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力を次の４本のテレビ
ジョンラ・インのインターバルにおいて１カウント増加
さ亡る（すなわちカウント２へ、以下同様）。８０Ｈク
ロツクはＨカウンタ４３０を増加させ、それによりライ
ン５〜８において点２にそしてライン９〜１２において
点３に等等、一致が生じる。とのプロセスは−ｉ 点カ
対角ライン４４１がテレビジョンライン２６１〜２６２
でフィールド１の下右隅で終るまで対角線に沿って動く
ように続くつこの点においては垂直インターバルに対応
する時間ペリオドとなるために出力は発生されない。
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力を次の４本のテレビ
ジョンラ・インのインターバルにおいて１カウント増加
さ亡る（すなわちカウント２へ、以下同様）。８０Ｈク
ロツクはＨカウンタ４３０を増加させ、それによりライ
ン５〜８において点２にそしてライン９〜１２において
点３に等等、一致が生じる。とのプロセスは−ｉ 点カ
対角ライン４４１がテレビジョンライン２６１〜２６２
でフィールド１の下右隅で終るまで対角線に沿って動く
ように続くつこの点においては垂直インターバルに対応
する時間ペリオドとなるために出力は発生されない。
第２フイーＡ・ドにおいては逆力向に向く対角ライ＞’
４４２に対応するデータが信号に挿入される。
４４２に対応するデータが信号に挿入される。
対角ライン４４１と４４２は記録されたブリンキングク
ロス信号の再生、および表示により３０Ｈｚの可視フリ
ッカまたはブリンクを与えるように意図的に交互のフィ
ールド上につくられる。
ロス信号の再生、および表示により３０Ｈｚの可視フリ
ッカまたはブリンクを与えるように意図的に交互のフィ
ールド上につくられる。
このためにＶカウンタ４３５は第１フイールドの終りに
おいて七のカウントに維持される。しかしながら、ステ
アリングゲート回路４３４ａによりＩ］ドライブ信号に
関連したパルスは第１フイールド（第１ｓＣ１第１５ｐ
図）の終りにライン４３５に置かれる他のＶ）−″ライ
ブに関連する信号によるフリップフロップ４５６のクロ
ック操作の結果として４分割装置４３８とＶカウンタ４
５３への入力ライン４３４の他方へと移される。Ｖカウ
ンタ４５５はこのトキその一致点のカウントから減算カ
ウントを行う。
おいて七のカウントに維持される。しかしながら、ステ
アリングゲート回路４３４ａによりＩ］ドライブ信号に
関連したパルスは第１フイールド（第１ｓＣ１第１５ｐ
図）の終りにライン４３５に置かれる他のＶ）−″ライ
ブに関連する信号によるフリップフロップ４５６のクロ
ック操作の結果として４分割装置４３８とＶカウンタ４
５３への入力ライン４３４の他方へと移される。Ｖカウ
ンタ４５５はこのトキその一致点のカウントから減算カ
ウントを行う。
第２フイールドについてはとれ（ｄモータに表示される
場合にはこのフィールドの−Ｌ右隅（フィールド１の下
右隅の最終点に対応する）に対応する。
場合にはこのフィールドの−Ｌ右隅（フィールド１の下
右隅の最終点に対応する）に対応する。
ツイールドラスフ走査は水平ラインの表示されたラスタ
の頂部にはじまりこれらラインを底まで順次走査するか
ら、走査されｆｒ第１の全水平ラインは第１３Ｆ図に示
すようにフィード２を形成する表示されたラスクライン
の頂部と交わる。Ｈカウンタ４３０の動作は■ドライブ
信号によっては影箒されずに受入れる８０Ｈ信号をカラ
ン叫・しつづける。
の頂部にはじまりこれらラインを底まで順次走査するか
ら、走査されｆｒ第１の全水平ラインは第１３Ｆ図に示
すようにフィード２を形成する表示されたラスクライン
の頂部と交わる。Ｈカウンタ４３０の動作は■ドライブ
信号によっては影箒されずに受入れる８０Ｈ信号をカラ
ン叫・しつづける。
４分割装置４３８とカウンタ４３３は第４のラインすな
わち第２フイールドのライン２６７の始めに１１ドライ
ブまたはクロックパルスを受けるまで増加されない。こ
のラインにおいてＨカウンタ４５０はそのカウントが７
９になるまでカウントを行い、との時点で■カウンタ４
３３との一致が生じる。それによりコンパレータ４３７
は、前述のようにライン幅発生器４３９によりきまる幅
またはラインセグメント長さを有するマルチプレクサス
イッチ４０２を介してすべてのデータビットライン（白
レベル）に挿入されるべき論理「月ビットを発生する。
わち第２フイールドのライン２６７の始めに１１ドライ
ブまたはクロックパルスを受けるまで増加されない。こ
のラインにおいてＨカウンタ４５０はそのカウントが７
９になるまでカウントを行い、との時点で■カウンタ４
３３との一致が生じる。それによりコンパレータ４３７
は、前述のようにライン幅発生器４３９によりきまる幅
またはラインセグメント長さを有するマルチプレクサス
イッチ４０２を介してすべてのデータビットライン（白
レベル）に挿入されるべき論理「月ビットを発生する。
菱形は■カウンタが減算しそれにより夫々の次の一致が
前のものより早くなるために対向する対角線に沿って画
像に描かれ、右から左への対角２イン４４２を形成する
。Ｖカウンタ４３３は第４ラインまで増加されないから
、対角ライン４４２は実際には真の対角線の左に僅かに
シフトされる。しかし７ながら、このシフトはブリンキ
ングクロスにより行われる目的に対して重要でなく、そ
して表示を非常に近くから見る以外には人には感知出来
ない。
前のものより早くなるために対向する対角線に沿って画
像に描かれ、右から左への対角２イン４４２を形成する
。Ｖカウンタ４３３は第４ラインまで増加されないから
、対角ライン４４２は実際には真の対角線の左に僅かに
シフトされる。しかし７ながら、このシフトはブリンキ
ングクロスにより行われる目的に対して重要でなく、そ
して表示を非常に近くから見る以外には人には感知出来
ない。
４分割装置４３８とライン幅発生器４３９はここではこ
の対角線の角度を正しく決定しそしてより太くより対称
なラインを限定する菱形を形成するｉめに用いられる。
の対角線の角度を正しく決定しそしてより太くより対称
なラインを限定する菱形を形成するｉめに用いられる。
しかしながら、上記の条件は使用可能な制限された入力
信号、例えばａｏＨ信号に重畳された。もし例えば２６
２Ｈの信号が可能であれば、このマトリクスは２６２Ｘ
２６２のグリッドを構成し、セしてＨおよび■カウンタ
４３０．４３３は４分装置４３８のような算術的な補償
の必要性をもたずに対角ライン４４１．４４２を隅から
隅へとつく妙つつ共に増加するように構成することが出
来る。
信号、例えばａｏＨ信号に重畳された。もし例えば２６
２Ｈの信号が可能であれば、このマトリクスは２６２Ｘ
２６２のグリッドを構成し、セしてＨおよび■カウンタ
４３０．４３３は４分装置４３８のような算術的な補償
の必要性をもたずに対角ライン４４１．４４２を隅から
隅へとつく妙つつ共に増加するように構成することが出
来る。
これら２つのフィールドはフィールド２の対角ライン４
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされておυ、そ
し、て対角ラインはブリンキングクロスを限定するため
にフィールドからフィ−ルドへと重畳される。
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされておυ、そ
し、て対角ラインはブリンキングクロスを限定するため
にフィールドからフィ−ルドへと重畳される。
ライン幅発生器４３９の出力は第１３Ａ−Ｂ図の７トチ
プレクサスイツチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットＤタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４３９の出力ライン４４４は前述
のようにラッチコマンドライ／Ａ０３を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を辱えそしてライン４００または４０１を介し
てＡ−Ｄコンバータ９５から入るビデオ信号と同様に記
録のために処理される。ブリンキングクロス信号は前の
記録が削除されるときトラックに記録されそしてトラッ
クが記録のためにビデオ信号を受は入れる可能であるこ
とを示す可視手段を与える。
プレクサスイツチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットＤタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４３９の出力ライン４４４は前述
のようにラッチコマンドライ／Ａ０３を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を辱えそしてライン４００または４０１を介し
てＡ−Ｄコンバータ９５から入るビデオ信号と同様に記
録のために処理される。ブリンキングクロス信号は前の
記録が削除されるときトラックに記録されそしてトラッ
クが記録のためにビデオ信号を受は入れる可能であるこ
とを示す可視手段を与える。
このように確認されるトラックからデータの再生の要求
がはじめられると、削除信号、そし、てフ゛リンキング
クロスが呼掛けられて、記録されたビデオのフィールド
またはフレームの再生と同様に再生される。
がはじめられると、削除信号、そし、てフ゛リンキング
クロスが呼掛けられて、記録されたビデオのフィールド
またはフレームの再生と同様に再生される。
第１３Ｅ図のブロック図の種々の成分４５０−４５９お
よび４４４は第１３Ａ−Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカウンタ４３０．４ｓ３バ一対の４ビ
ツトカウンタであり、■カウンタ４３３の出力接続は第
１人図のブロック４３８で示す４分割機能を与えるため
に２ビツト位置だけシフトされる。ゲイジタルコンバレ
ータ４５７はカウンタ４３０と４５５の一致点の検出に
よりキャリアウドパルスを与え、ライン幅発生器４５９
は対角ライン４４１．４４２の菱形を形成するラインセ
グメント４４０（第１ｓＦ図）の所望の長さを表わす、
カウンタ４４３によシなされるプリセットされたカウン
ト数に対応する選択された時間ペリオドにわたりそのラ
イン４４４を介して白レベル出力を与える。
よび４４４は第１３Ａ−Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカウンタ４３０．４ｓ３バ一対の４ビ
ツトカウンタであり、■カウンタ４３３の出力接続は第
１人図のブロック４３８で示す４分割機能を与えるため
に２ビツト位置だけシフトされる。ゲイジタルコンバレ
ータ４５７はカウンタ４３０と４５５の一致点の検出に
よりキャリアウドパルスを与え、ライン幅発生器４５９
は対角ライン４４１．４４２の菱形を形成するラインセ
グメント４４０（第１ｓＦ図）の所望の長さを表わす、
カウンタ４４３によシなされるプリセットされたカウン
ト数に対応する選択された時間ペリオドにわたりそのラ
イン４４４を介して白レベル出力を与える。
（８ビツト）ディジタル削除ワードはここでは前述のよ
うにマルチプレクサスイッチ４０２の８本の出力ライン
４０４を介して形成される。
うにマルチプレクサスイッチ４０２の８本の出力ライン
４０４を介して形成される。
回路４２０はブリンキングクロスの形の発生について述
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され５
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのであれば１つのフィールド内で発生してもよ
い。しかしながら、表示によυ可視フリッカをつくるよ
うに削除されるデータ信号をエンコードすることによシ
、可視情報の表示が一般にフリッカを生じさせないから
別の削除されるトラック信号の発生が容易になる。ビデ
オフレーム蓄積装置について言えばこのフリッカ効果は
削除されるデータのトラックに記録される２つのテレビ
ジョンフィールドの夫々において削除されるデータ信号
の部分を分離することにより容易に得られる。他の技術
を削除されるデータ信号のくシ返し周波を低減しそして
フリッカ効果を例えば２つのテレビジョンフィールドの
一方を１つのクロスでエンコードしつつ他方のフィール
ドを情報のない！！まにしておくことによりつくり出す
ために使用出来る。
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され５
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのであれば１つのフィールド内で発生してもよ
い。しかしながら、表示によυ可視フリッカをつくるよ
うに削除されるデータ信号をエンコードすることによシ
、可視情報の表示が一般にフリッカを生じさせないから
別の削除されるトラック信号の発生が容易になる。ビデ
オフレーム蓄積装置について言えばこのフリッカ効果は
削除されるデータのトラックに記録される２つのテレビ
ジョンフィールドの夫々において削除されるデータ信号
の部分を分離することにより容易に得られる。他の技術
を削除されるデータ信号のくシ返し周波を低減しそして
フリッカ効果を例えば２つのテレビジョンフィールドの
一方を１つのクロスでエンコードしつつ他方のフィール
ドを情報のない！！まにしておくことによりつくり出す
ために使用出来る。
更に、可視以外の表示を発生することも出来る。
例えば音声信号をビデオトラックに記録出来るビデオ蓄
積方式では再生削除データ信号は音声トーンとして「表
示」される。削除データ領域のファイルを使用するコン
ピュータ向けのデータ蓄積装置ではコンピュータは、必
要であれば設けられる電子的に検出可能な表示を用いて
削除されるトラック内に記録される削除されるデータ信
号を電子的に読取シ検出するように構成することが出来
る。
積方式では再生削除データ信号は音声トーンとして「表
示」される。削除データ領域のファイルを使用するコン
ピュータ向けのデータ蓄積装置ではコンピュータは、必
要であれば設けられる電子的に検出可能な表示を用いて
削除されるトラック内に記録される削除されるデータ信
号を電子的に読取シ検出するように構成することが出来
る。
ここに示す装置ではこの表示は可視であり、削除される
データワードは再生中に読取られる。
データワードは再生中に読取られる。
エンコーダ
ビデオ信号系の第９Ａ図にブロックで示すエンコーダ９
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ランクのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でありそしてこ
とに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとシ、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９３により合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
電子データインターフェース８９に接続したエンコード
９６の出力がディスクバック７５に記録された（または
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティビットラインおよびデ
ータトラックラインの夫々にこの同期ワードをそう人す
る。
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ランクのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でありそしてこ
とに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとシ、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９３により合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
電子データインターフェース８９に接続したエンコード
９６の出力がディスクバック７５に記録された（または
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティビットラインおよびデ
ータトラックラインの夫々にこの同期ワードをそう人す
る。
エンコーダ９６の動作を第１４図および第４５Ａ−Ｄ図
について説明する。エンコーダスイッチ４１２６のＮＲ
Ｚ−Ｌデータは、入力ライン４５０に入り、そして（１
）パリティチエツク後、（）１）交互（奇）ラインにそ
う人された同期ワードをもった後、および、（］ｉＤデ
ィスクパンク７５０１個についてディジタル化された情
報の磁気的記録および再生を行う形でチャンネルコード
した後に各データビットラインの出力ライン４５１へと
出る。各データビットライン上の入力データは、後述す
る２つのチャンネルエンコードフォーマット間で切換え
うるチャンネルエンコーダ４５３に接続するデータ入力
ＡＮＤゲート４５２の一方の入力に加えられる。第４５
Ａ−り図において、２つのビデオデータビットラインに
ついての同じチャンネルエンコーダカスべて示されてい
る。他方のビデオ、パリティおよびデータトラックデー
タラインについての同一のチャンネルエンコーダが、上
記のエンコーダの下に点線で囲まれて示しである。１０
本のビットラインの夫々の同期ワード入力ＡＮＤゲート
５１４は同期ワードを適正な時点でエンコーダに入るよ
うにするために用いられる。これらＡＮＤゲートはまた
必要あれば１０本のビットラインに、例えばディジタル
テストパターン発生器のような適当なテスト信号源にｊ
５４５０ａ （第４５Ａ、４５Ｂ図）に与えられてい
るテスト信号をそう入するようになっている。
について説明する。エンコーダスイッチ４１２６のＮＲ
Ｚ−Ｌデータは、入力ライン４５０に入り、そして（１
）パリティチエツク後、（）１）交互（奇）ラインにそ
う人された同期ワードをもった後、および、（］ｉＤデ
ィスクパンク７５０１個についてディジタル化された情
報の磁気的記録および再生を行う形でチャンネルコード
した後に各データビットラインの出力ライン４５１へと
出る。各データビットライン上の入力データは、後述す
る２つのチャンネルエンコードフォーマット間で切換え
うるチャンネルエンコーダ４５３に接続するデータ入力
ＡＮＤゲート４５２の一方の入力に加えられる。第４５
Ａ−り図において、２つのビデオデータビットラインに
ついての同じチャンネルエンコーダカスべて示されてい
る。他方のビデオ、パリティおよびデータトラックデー
タラインについての同一のチャンネルエンコーダが、上
記のエンコーダの下に点線で囲まれて示しである。１０
本のビットラインの夫々の同期ワード入力ＡＮＤゲート
５１４は同期ワードを適正な時点でエンコーダに入るよ
うにするために用いられる。これらＡＮＤゲートはまた
必要あれば１０本のビットラインに、例えばディジタル
テストパターン発生器のような適当なテスト信号源にｊ
５４５０ａ （第４５Ａ、４５Ｂ図）に与えられてい
るテスト信号をそう入するようになっている。
第１クロック発生器４５５はエンコーダスイッチ１２６
により加えられる入力信号６ＳＣと１／２ ＳＣを有し
、そして図示のような種々のＳＣおよび３ＳＣ出力を出
す。５ＳＣ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７３により与えられ、この発生器が
チャンネルエンコータ４５３にそのクロックのために伸
びる２本のライン４７４４７５に２個の時間のずれた３
ＳＣクロック信号を出す。ライン４７５上のクロック信
号はφ１クロックでちり、これはφ２クロックであるラ
イン４７４上のクロック信号から３ＳＣの半サイクル分
だけずれている。記録動作中、これら時間のずれたクロ
ックは基準論理回路１２５Ａにより発生されエンコーダ
スイッチ１２６により、エンコーダ９乙に与えられる連
続位相の６ ＳＣ，１／２ＳＣ信号からとり出される。
により加えられる入力信号６ＳＣと１／２ ＳＣを有し
、そして図示のような種々のＳＣおよび３ＳＣ出力を出
す。５ＳＣ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７３により与えられ、この発生器が
チャンネルエンコータ４５３にそのクロックのために伸
びる２本のライン４７４４７５に２個の時間のずれた３
ＳＣクロック信号を出す。ライン４７５上のクロック信
号はφ１クロックでちり、これはφ２クロックであるラ
イン４７４上のクロック信号から３ＳＣの半サイクル分
だけずれている。記録動作中、これら時間のずれたクロ
ックは基準論理回路１２５Ａにより発生されエンコーダ
スイッチ１２６により、エンコーダ９乙に与えられる連
続位相の６ ＳＣ，１／２ＳＣ信号からとり出される。
プリンキングクルス削除信号の記録のような他の動作中
に基準クロック発生器９８がこれらクロック信号金山す
。φ１およびφ２５ＳＣクロック信号は連続チャンネル
コードディジタルと信号が位相の不連続性をもたずに２
イン４５１上の出力に与えられるようにチャンネルコー
ダ４５３を駆動するために用いられる。
に基準クロック発生器９８がこれらクロック信号金山す
。φ１およびφ２５ＳＣクロック信号は連続チャンネル
コードディジタルと信号が位相の不連続性をもたずに２
イン４５１上の出力に与えられるようにチャンネルコー
ダ４５３を駆動するために用いられる。
クロック発生器４５５は、４５５分割デバイダ４５７を
駆動するＳＣクロック出力４７１ａを有し、このデバイ
ダはまた３０Ｈｚのライン４６３上のエンコーダスイッ
チ１２６により与えられるリセットパルスでリセットさ
れる。デバイダ４５７はスタート２イン４６４を通じて
フリッグ７０ツブ（ＦＦ）４５Ｂをセットし、そして次
にパルスがリセットビンへと伸びるストラグライン４６
５に生じるときＦＦ４５８をリセットする。スタートお
よびストップパルスは一つの窩を限定し、この窓内で同
期ワード発生器４５９の出力に出る１個の７ビツト２進
同期ワードが同時にすべてのデータビットラインにそう
入出来る。
駆動するＳＣクロック出力４７１ａを有し、このデバイ
ダはまた３０Ｈｚのライン４６３上のエンコーダスイッ
チ１２６により与えられるリセットパルスでリセットさ
れる。デバイダ４５７はスタート２イン４６４を通じて
フリッグ７０ツブ（ＦＦ）４５Ｂをセットし、そして次
にパルスがリセットビンへと伸びるストラグライン４６
５に生じるときＦＦ４５８をリセットする。スタートお
よびストップパルスは一つの窩を限定し、この窓内で同
期ワード発生器４５９の出力に出る１個の７ビツト２進
同期ワードが同時にすべてのデータビットラインにそう
入出来る。
垂直ブランキングペリオド中、１つのパルスが単安定マ
ルチバイブレータ（ＭＳ）４６０に加えられる。このマ
ルチバイブレータはエンコーダスイッチ４１２６により
ライン４６６に与えられるスイッチ垂直信号により、こ
の垂直ブランキングペリオドの約１０ラインのペリオド
にわたシ動作し、そして、その出力はゲー）４６１（こ
のブロックではＮＡＮＤゲート）の一方の側に加えられ
、その他方の側にはＦＦ’４５８の出力が入る。ＮＡＮ
Ｄゲート４６１の出力はＡＮＤゲート４５４の他方の入
力およびインバータ４６２を介してＡＮＤゲート４５２
の一方の側に伸びる。
ルチバイブレータ（ＭＳ）４６０に加えられる。このマ
ルチバイブレータはエンコーダスイッチ４１２６により
ライン４６６に与えられるスイッチ垂直信号により、こ
の垂直ブランキングペリオドの約１０ラインのペリオド
にわたシ動作し、そして、その出力はゲー）４６１（こ
のブロックではＮＡＮＤゲート）の一方の側に加えられ
、その他方の側にはＦＦ’４５８の出力が入る。ＮＡＮ
Ｄゲート４６１の出力はＡＮＤゲート４５４の他方の入
力およびインバータ４６２を介してＡＮＤゲート４５２
の一方の側に伸びる。
エンコーダ９６の動作中には、各ビットについてのデー
タ列は、データ出力ライン４５１がデータビットの夫々
について有在し、そしてデータ列の夫々が適正にチャン
ネルエンコードされて、そこに同期ワードがそう人され
ているようにするように夫々別のエンコーダ４５３と回
連するデータおよび同期ワード入力ＡＮＤゲー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよい。同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないように
するとよいから、チャンネルエンコーダ４５３に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５Ｂにより発生される同期ワードゲート窓内に
そう入されるときデータ入力ゲート４５２により動作不
能とされる。詳細には、デバイダ４５７はＦＦ４５８の
セット用のスタートパルスを出し、そして、これが＠Ａ
ＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤゲ
ート４５２を閉じて、ライン４５０にデータが入らない
ようにする。
タ列は、データ出力ライン４５１がデータビットの夫々
について有在し、そしてデータ列の夫々が適正にチャン
ネルエンコードされて、そこに同期ワードがそう人され
ているようにするように夫々別のエンコーダ４５３と回
連するデータおよび同期ワード入力ＡＮＤゲー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよい。同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないように
するとよいから、チャンネルエンコーダ４５３に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５Ｂにより発生される同期ワードゲート窓内に
そう入されるときデータ入力ゲート４５２により動作不
能とされる。詳細には、デバイダ４５７はＦＦ４５８の
セット用のスタートパルスを出し、そして、これが＠Ａ
ＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤゲ
ート４５２を閉じて、ライン４５０にデータが入らない
ようにする。
デバイダ４５７はこのスタートパルスの発生よシ１２デ
ータビットインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを名チ
ャンネルエンコーダ４５３に通し、そこで、それがデー
タ列にエンコードされる。
ータビットインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを名チ
ャンネルエンコーダ４５３に通し、そこで、それがデー
タ列にエンコードされる。
同期ワードが発生されてからデバイダ４５７がストップ
パルス２９のデータビットを出し、その後の方がＦＦａ
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開いてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲー１−４５２はその流れを中断する
だけである。したがって情報は同期ワードのそう人中に
すてられるだけである。
パルス２９のデータビットを出し、その後の方がＦＦａ
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開いてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲー１−４５２はその流れを中断する
だけである。したがって情報は同期ワードのそう人中に
すてられるだけである。
垂直ブランキングインターバルにおいて、マルチバイブ
レータ４６０は約１０ラインのインターバルにわたり生
じる出力をＮＡＮＤゲート４６１に与える。これにより
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。かくして、垂直ブランキングペリオドの
１０ラインインターバル中出力データライン４５１に生
じるデータまたは論理「１」のビットは前述のように１
装置のラインに生じて同期ワードゲート４５４を通る同
期ワードにおけるそれである。これによりデコーダおよ
びタイムベース修正回路１００は、確実に、データ列の
流中にビデオ情報内に含まれるラントムに生じる同期ワ
ードピットパターンではなく、再生中の実際の同期ワー
ドにもとづきロックされる。
レータ４６０は約１０ラインのインターバルにわたり生
じる出力をＮＡＮＤゲート４６１に与える。これにより
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。かくして、垂直ブランキングペリオドの
１０ラインインターバル中出力データライン４５１に生
じるデータまたは論理「１」のビットは前述のように１
装置のラインに生じて同期ワードゲート４５４を通る同
期ワードにおけるそれである。これによりデコーダおよ
びタイムベース修正回路１００は、確実に、データ列の
流中にビデオ情報内に含まれるラントムに生じる同期ワ
ードピットパターンではなく、再生中の実際の同期ワー
ドにもとづきロックされる。
エンコーダ９６の動作の他の特徴を第９ Ａ、 ９Ｂ図
によシ説明する。電子的データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムペース修正回路１００を結合する。ディスクドラ
イブ７５内のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内の乱れの導入を防止すべきで
ある。一般には記録信号処理装置８日は、そのエンコー
ダ９６の出力に、入カピデオ信号のないときにディジタ
ル化されたデータを与える。この信号がノイズ情報を表
わすものであるとき、この装置のディジタル信号処理用
電子装置はディジタルノイズとディジタルビデオ情報と
を区別出来ない。この要因はこの装置がシーク動作を行
っているときを利用する。シーク動作中、変換器ヘッド
は信号系に通常有在するディジタルデータのチャンネル
エンコードフォーマントに一致しないノイズ信号を発生
する。そのようなノイズ信号は、もし再生チャンネル９
１に入ることが出来れば、デコーダおよびタイムベース
修正回路１００の位相ロツクシークを不必要に乱すこと
になる。そのような乱れを避けるために、ディスクドラ
イブデータインターフェース１５１はエンコーダ９６に
よυ与えられる出力を回路１００に再び向けるように（
Ｅ−Ｅ動作におけるごとくに）切換えられる。このよう
に、回路１００はその夫々の位相ロックルーズをそれら
の正常の動作レンジに維持するチャンネルエンコードデ
ィジタル信号を受ける。したがって、ディスクドライブ
７３のヘッドが適正に位置づけられて再生データが再生
チャンネルに与えられると、回路１００は出力デコード
信号とタイムペース修正信号とを直ちに与える準備が出
来る。
によシ説明する。電子的データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムペース修正回路１００を結合する。ディスクドラ
イブ７５内のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内の乱れの導入を防止すべきで
ある。一般には記録信号処理装置８日は、そのエンコー
ダ９６の出力に、入カピデオ信号のないときにディジタ
ル化されたデータを与える。この信号がノイズ情報を表
わすものであるとき、この装置のディジタル信号処理用
電子装置はディジタルノイズとディジタルビデオ情報と
を区別出来ない。この要因はこの装置がシーク動作を行
っているときを利用する。シーク動作中、変換器ヘッド
は信号系に通常有在するディジタルデータのチャンネル
エンコードフォーマントに一致しないノイズ信号を発生
する。そのようなノイズ信号は、もし再生チャンネル９
１に入ることが出来れば、デコーダおよびタイムベース
修正回路１００の位相ロツクシークを不必要に乱すこと
になる。そのような乱れを避けるために、ディスクドラ
イブデータインターフェース１５１はエンコーダ９６に
よυ与えられる出力を回路１００に再び向けるように（
Ｅ−Ｅ動作におけるごとくに）切換えられる。このよう
に、回路１００はその夫々の位相ロックルーズをそれら
の正常の動作レンジに維持するチャンネルエンコードデ
ィジタル信号を受ける。したがって、ディスクドライブ
７３のヘッドが適正に位置づけられて再生データが再生
チャンネルに与えられると、回路１００は出力デコード
信号とタイムペース修正信号とを直ちに与える準備が出
来る。
更に、エンコーダ９６はディスＡバックの次の２回転に
よるビデオ信号情報の記録の前のディスクパック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いＺ） ＆めの黒レベルデータを発生さぜるよう
にも作用する。従って、電子的データインターフェース
８９から伸びる予め記録されたライン４７０（第４５Ａ
図）は、デイスクドライブデータインターフェース１５
１によす与えられる信号の結果作動され、そしてＮＡＮ
Ｄゲート４６１をして入力ライン４５０にある論理「１
」を阻止させ、それによシチャンネルエンコーダ回路４
５３の入力に黒レベルを発生する。しかしながら、エン
コーダ９６はこれでも黒レベル信号に同期ワードをそう
人するように機能する。
よるビデオ信号情報の記録の前のディスクパック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いＺ） ＆めの黒レベルデータを発生さぜるよう
にも作用する。従って、電子的データインターフェース
８９から伸びる予め記録されたライン４７０（第４５Ａ
図）は、デイスクドライブデータインターフェース１５
１によす与えられる信号の結果作動され、そしてＮＡＮ
Ｄゲート４６１をして入力ライン４５０にある論理「１
」を阻止させ、それによシチャンネルエンコーダ回路４
５３の入力に黒レベルを発生する。しかしながら、エン
コーダ９６はこれでも黒レベル信号に同期ワードをそう
人するように機能する。
ディスクバック７５に記録された１０ビツトパラレルビ
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータビット列は、通常データビットセル時
間と呼ぶ独立したビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、 １におる時のチャンネルコードに
ついて云えば、このコードルールは夫々のビットセル内
の特定のロケーション、特に、中間セルにおける信号転
移により論理第１ビツト、例えば、論理１が表わされ、
そして、夫々のセル内の特定の前のロケーション、特に
、各ビットセルの前縁における信号転移により論理第２
ビツトまたは論理０が表される。その中央における転移
を含むインターバルに続く１つのビットインターバルの
始めに生じる転移は抑圧される。上述のコードは以後ミ
ラーコードと呼ぶことにする。
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータビット列は、通常データビットセル時
間と呼ぶ独立したビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、 １におる時のチャンネルコードに
ついて云えば、このコードルールは夫々のビットセル内
の特定のロケーション、特に、中間セルにおける信号転
移により論理第１ビツト、例えば、論理１が表わされ、
そして、夫々のセル内の特定の前のロケーション、特に
、各ビットセルの前縁における信号転移により論理第２
ビツトまたは論理０が表される。その中央における転移
を含むインターバルに続く１つのビットインターバルの
始めに生じる転移は抑圧される。上述のコードは以後ミ
ラーコードと呼ぶことにする。
選択スイッチがＰＯＳ、２にある時のチャンネルコード
では、各データビットライン内の入力データ列は３つの
タイプ（イ）フオーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１０のシーケンス第１または最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。０に続く偶数個の連
続する１、の可変長のシーケンスの連鎖とみることが出
来る。ヒ慢のシーケンスは、次のシーケンスの第１ピツ
トが０の場合だけである。（イ）と（ロ）のシーケンス
は米国特許３，１０８，２６１のコードルールに従って
エンコードされる。（ハ）のシーケンスは最終ビット１
を除きすべてのビットについて上記特許に従ってエンコ
ードされ、そしてこの１について転移が単に抑圧される
。これによυ、（ハ）のシーク〉・スは（ロ）のシーケ
ンスと同様のように表わされ、ｊなわち、最終ビット１
が０のようになる。
では、各データビットライン内の入力データ列は３つの
タイプ（イ）フオーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１０のシーケンス第１または最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。０に続く偶数個の連
続する１、の可変長のシーケンスの連鎖とみることが出
来る。ヒ慢のシーケンスは、次のシーケンスの第１ピツ
トが０の場合だけである。（イ）と（ロ）のシーケンス
は米国特許３，１０８，２６１のコードルールに従って
エンコードされる。（ハ）のシーケンスは最終ビット１
を除きすべてのビットについて上記特許に従ってエンコ
ードされ、そしてこの１について転移が単に抑圧される
。これによυ、（ハ）のシーク〉・スは（ロ）のシーケ
ンスと同様のように表わされ、ｊなわち、最終ビット１
が０のようになる。
定義により、（ハ）のシーケンスは次のシーケンスの始
めの論理０に絣く。（ハ）のシーケンスを次の０から分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要である。
めの論理０に絣く。（ハ）のシーケンスを次の０から分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要である。
デコーダは転移を伴わない２つのビットインターバル中
に連続的に出力されるべきことを単に認識するだけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
に連続的に出力されるべきことを単に認識するだけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
このコード用のエンコード処理には、最終の前のＯは（
ロ）のシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダによシ１出力の数につき維持
されねばならない。このカウントが１（奇数個の１）で
あり、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０であれば、これは上記特許のコ
ードにおける転移によりその前のものから分離される。
ロ）のシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダによシ１出力の数につき維持
されねばならない。このカウントが１（奇数個の１）で
あり、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０であれば、これは上記特許のコ
ードにおける転移によりその前のものから分離される。
このチャンネルコードは、ＤＣの伝送の不能な磁気記録
再生系のような情報チャンネルを介して、２進形式での
データ伝送を与えるのであり、情報はセルフクロッキン
グ様に送られる。上述のコードはここではミラー二乗コ
ードと呼ぶ。
再生系のような情報チャンネルを介して、２進形式での
データ伝送を与えるのであり、情報はセルフクロッキン
グ様に送られる。上述のコードはここではミラー二乗コ
ードと呼ぶ。
このチャンネルコードについて、これは、２進状態の内
のいずれを１でいずれをＯとするかについては和室ばな
い。上記および以降の説明では、中間セル転移により通
常マークされる状態を１状態でセル線での転移により示
される状態を０としている。
のいずれを１でいずれをＯとするかについては和室ばな
い。上記および以降の説明では、中間セル転移により通
常マークされる状態を１状態でセル線での転移により示
される状態を０としている。
第ａｓＡ−４ｓＤ図のチャンネルエンコータ４５３ハ上
記のコードルールに従って動作する。第４ｓＥ図は第４
５Ｂ図のスイッチ４８０が図示の位置にあるときのデー
タビットライン４５０の内の１つに含まれるチャンネル
エンコーダ４５３の動作を示すタイミング図である。
記のコードルールに従って動作する。第４ｓＥ図は第４
５Ｂ図のスイッチ４８０が図示の位置にあるときのデー
タビットライン４５０の内の１つに含まれるチャンネル
エンコーダ４５３の動作を示すタイミング図である。
このチャンネルエンコーダを上記出願のコードルールに
従ってデータビット列の１つのチャンネルコーディング
を行うように第ａｓＢ図の位置にあるコードセレクショ
ンスイッチ４８０を参照して説明する。スイッチ４８０
が上記米国特許のコードルールに従ってデータビット列
のチャンネルエンコーディングを打う他の位置にセット
される時のエンコーダの動作の和室を次に行う。
従ってデータビット列の１つのチャンネルコーディング
を行うように第ａｓＢ図の位置にあるコードセレクショ
ンスイッチ４８０を参照して説明する。スイッチ４８０
が上記米国特許のコードルールに従ってデータビット列
のチャンネルエンコーディングを打う他の位置にセット
される時のエンコーダの動作の和室を次に行う。
前述のように、選択スイッチ４８０をＰＯＳ、 ２の位
置にしてエンコードされるデータは、前にエンコードさ
れた論理１のモジュロ−２カウントが奇数であればエン
コードされるべき２つの連続するデータビットをテスト
する必要がある。このために、各チャンネルエンコーダ
４５３はインバータ４８３によシライン４７４に接続す
るライン４７４ａ上のφ２３ＳＣクロック信号（第４５
Ｅ図−（２））の正の後端でクロックされる一対の直列
接続する入力ラッチ４８１と４８２を含む。これらラッ
チは４８１の入力から４８２の出力へと２ビツトの遅延
を与える。
置にしてエンコードされるデータは、前にエンコードさ
れた論理１のモジュロ−２カウントが奇数であればエン
コードされるべき２つの連続するデータビットをテスト
する必要がある。このために、各チャンネルエンコーダ
４５３はインバータ４８３によシライン４７４に接続す
るライン４７４ａ上のφ２３ＳＣクロック信号（第４５
Ｅ図−（２））の正の後端でクロックされる一対の直列
接続する入力ラッチ４８１と４８２を含む。これらラッ
チは４８１の入力から４８２の出力へと２ビツトの遅延
を与える。
φ２クロックの夫々との正の後端において、ラッチ４８
１はその入力におけるビット列のそのときのデータレベ
ルをラッチするように動作して、それがその出力（第４
５Ｅ図−（３）〕に生じるようにし、ラッチ４８２は４
８１に含まれるビット列の前のデータレベルをランチす
るように動作して、それがその出力（第４５Ｅ図−（２
＞、 ＋３１．（４））に生じるようにする。それ故、
４８１と４８２の出力はエンコードされるべき２つの連
続するビットセルのデータビットを含む。
１はその入力におけるビット列のそのときのデータレベ
ルをラッチするように動作して、それがその出力（第４
５Ｅ図−（３）〕に生じるようにし、ラッチ４８２は４
８１に含まれるビット列の前のデータレベルをランチす
るように動作して、それがその出力（第４５Ｅ図−（２
＞、 ＋３１．（４））に生じるようにする。それ故、
４８１と４８２の出力はエンコードされるべき２つの連
続するビットセルのデータビットを含む。
これらラッチの出力は、このデータビット列内の１とＯ
に対応するパルスを別々に通すように３個のＮＡＮＤゲ
ート４８６，４８７，４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は３つの入力を受け、その一つはラン
チ４８１の出力であり、他はラッテ４８２の出力°であ
り、残りの一つはクロック発生器４５６の出力ライン４
７５ａに接続するインバータ４８４によってライン４７
５に置かれるφ１クロックパルス（第４５Ｅ図−（１）
）である。このゲートは他の２つの入力が低レベル（こ
れは次に入るデータビットが０のときのみ生じる）であ
るときにφ１クロックが入ることによシ出力バルス４８
９（第４ｓＥ図−（６））を与えるように開く。その結
果、ゲー） ４８６はチャンネルエンコーダ４５３によ
り出力されるデータビット列のチャンネル二ンコードフ
ォーマットの転移によってマークされる論理０に関係し
たパルスを出す。論理１に連続する論理０はラッテ４８
２が例えばφ１クロックパルス４９０（第４５Ｅ図−（
１））の生じるとき高であるためこのケートで阻止され
る。従って、チャンネルエンコーダ４５３は連続して生
じるＯデータビットについては、選択スイッチ４８０が
ＰＯＳ、 １にあるかのように、コードルールに従う。
に対応するパルスを別々に通すように３個のＮＡＮＤゲ
ート４８６，４８７，４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は３つの入力を受け、その一つはラン
チ４８１の出力であり、他はラッテ４８２の出力°であ
り、残りの一つはクロック発生器４５６の出力ライン４
７５ａに接続するインバータ４８４によってライン４７
５に置かれるφ１クロックパルス（第４５Ｅ図−（１）
）である。このゲートは他の２つの入力が低レベル（こ
れは次に入るデータビットが０のときのみ生じる）であ
るときにφ１クロックが入ることによシ出力バルス４８
９（第４ｓＥ図−（６））を与えるように開く。その結
果、ゲー） ４８６はチャンネルエンコーダ４５３によ
り出力されるデータビット列のチャンネル二ンコードフ
ォーマットの転移によってマークされる論理０に関係し
たパルスを出す。論理１に連続する論理０はラッテ４８
２が例えばφ１クロックパルス４９０（第４５Ｅ図−（
１））の生じるとき高であるためこのケートで阻止され
る。従って、チャンネルエンコーダ４５３は連続して生
じるＯデータビットについては、選択スイッチ４８０が
ＰＯＳ、 １にあるかのように、コードルールに従う。
他方、ＮＡＮＤゲート４８７は２つの入力をもちそして
すべての０データビツトにつきφ１クロックの受は入れ
Ｋよシ出力パルス（第４５Ｅ図−（５））を出すように
開く。ランチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラッチされてから１つのデータセル時間
で与えられる。
すべての０データビツトにつきφ１クロックの受は入れ
Ｋよシ出力パルス（第４５Ｅ図−（５））を出すように
開く。ランチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラッチされてから１つのデータセル時間
で与えられる。
ＮＡＮＤゲート４８８は３つの入力をもちそして高レベ
ルビット抑圧コマンド４９１（４ｓＥ図−（１１）が後
述のようにビット抑圧ＮＡＮＤゲート４９３から伸びる
ライン４９２によりこのＮＡＮＤゲートの入力に置かれ
ない限シ、すべての１データビツトにつきφ２クロック
の受は入れにより出力パルス（第ａｓＥ図−（７））を
出すようにラッチ４８２の反転出力により開かれる。ゲ
ート４８８はφ２クロックのインターバル中、従ってラ
ッチ４８２がφ２クロックの正の後端によりクロッつて
れる前に１に関係したパルスを発生する。１に関係した
パルスはラッチ４８１においてチャンネルエンコーダ４
５５にデータがラッチされてから１デ一タセル時間にＮ
ＡＮＤゲート４８７によシ与えられる。
ルビット抑圧コマンド４９１（４ｓＥ図−（１１）が後
述のようにビット抑圧ＮＡＮＤゲート４９３から伸びる
ライン４９２によりこのＮＡＮＤゲートの入力に置かれ
ない限シ、すべての１データビツトにつきφ２クロック
の受は入れにより出力パルス（第ａｓＥ図−（７））を
出すようにラッチ４８２の反転出力により開かれる。ゲ
ート４８８はφ２クロックのインターバル中、従ってラ
ッチ４８２がφ２クロックの正の後端によりクロッつて
れる前に１に関係したパルスを発生する。１に関係した
パルスはラッチ４８１においてチャンネルエンコーダ４
５５にデータがラッチされてから１デ一タセル時間にＮ
ＡＮＤゲート４８７によシ与えられる。
ＯＲゲート４９４は、コードルールによりＮＡＮＤゲー
ト４８６により与えられる０パルス４８９（第４５Ｅ図
−（６））とＮＡＮＤゲート４８８により与えられる１
パルス５１５（第４５Ｂ図−（７））を受ける２人力を
有する。エンコーダの出力ライン４５１に生じるＯＲゲ
ート４９４の出力は、それ故チャンネルエンコーダ用の
これらコードルールに従って生じるパルス列（第４５Ｅ
図−Ｉ）である。従ってＮＡＮＤゲート４８６と４８８
は０１２ゲート４９４と共にラッチ４８１と４８２によ
り記憶されるコードフォーマットに入来ＮＲＺ−Ｌデー
タを遺択されたチャンネルコードフォーマットにエンコ
ードする。ＮＡＮＤ ゲ−ト４８７はチャンネルエンコ
ードデータ内の１データビツトに関係する転移の選択的
抑圧を制御するために後進するビット抑圧論理回路５０
０と関連動作する。スイッチ４８０を図示位置から動か
すことにより回路５００を動作不能にすることによりＮ
ＡＮＤゲート４８６と４８８はミラー２乗コードルール
に従ってデータをエンコードする。
ト４８６により与えられる０パルス４８９（第４５Ｅ図
−（６））とＮＡＮＤゲート４８８により与えられる１
パルス５１５（第４５Ｂ図−（７））を受ける２人力を
有する。エンコーダの出力ライン４５１に生じるＯＲゲ
ート４９４の出力は、それ故チャンネルエンコーダ用の
これらコードルールに従って生じるパルス列（第４５Ｅ
図−Ｉ）である。従ってＮＡＮＤゲート４８６と４８８
は０１２ゲート４９４と共にラッチ４８１と４８２によ
り記憶されるコードフォーマットに入来ＮＲＺ−Ｌデー
タを遺択されたチャンネルコードフォーマットにエンコ
ードする。ＮＡＮＤ ゲ−ト４８７はチャンネルエンコ
ードデータ内の１データビツトに関係する転移の選択的
抑圧を制御するために後進するビット抑圧論理回路５０
０と関連動作する。スイッチ４８０を図示位置から動か
すことにより回路５００を動作不能にすることによりＮ
ＡＮＤゲート４８６と４８８はミラー２乗コードルール
に従ってデータをエンコードする。
上記出願のルールに従ってデータビット列をエンコード
するために、回路５００はエンコードされた論理１と０
をカウントしそして関連するゲート回路と共に２イン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ビツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入る０関連パ
ルスをカウントする。ゲート４８８によシ与えられる１
関連パルスはカウンタ４９６でカウントされる。カウン
タ４９５はＯがエンコードされるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるようにすることにより各シーケンスの始
まシを８識する。前述のコードルールから明らかなより
に、カウンタ４９５は（ロ）のシータフ２９２回トグル
動作しくイ）のシーケンスでは状態を変化さ＋！″ない
。それ故シーケンスのスタート前にはそれはクリアされ
ている。回路５００は（ハ）のシーケンスの終りを認識
しなければならない。
するために、回路５００はエンコードされた論理１と０
をカウントしそして関連するゲート回路と共に２イン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ビツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入る０関連パ
ルスをカウントする。ゲート４８８によシ与えられる１
関連パルスはカウンタ４９６でカウントされる。カウン
タ４９５はＯがエンコードされるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるようにすることにより各シーケンスの始
まシを８識する。前述のコードルールから明らかなより
に、カウンタ４９５は（ロ）のシータフ２９２回トグル
動作しくイ）のシーケンスでは状態を変化さ＋！″ない
。それ故シーケンスのスタート前にはそれはクリアされ
ている。回路５００は（ハ）のシーケンスの終りを認識
しなければならない。
カウンタ４９６は１がエンコードされるたびに１パルス
に応答してトグル動作しそして０がエンコードされるた
びに０パルスに応答してクリアされるようにすることに
よりこの機能を行うべく用いられる。第４５Ｅ図の波形
（８）と（９）はカウンタ４９５と４９６の出力がワイ
ヤド０Ｒ５０１で一緒にならない場合のこれらカウンタ
の夫々の動作を示す。第４５Ｅ図の波形（１３）は’７
（ヤ−０Ｒｅｄ接続５０１における実際の状態を示す
。上記から明らかなようにカウンタ４９６がクリアされ
ておらず、カウンタ４９５がクリアされており、エンコ
ードされるべきそのときのビットが１で次が０である場
合には、ビット抑圧コマンドがライン４９２上にＮＡＮ
Ｄゲート４９３により与えられ、ＮＡＮＤゲート４８８
を閉じそれによりそのときの１ビツトの二ンコーディン
グを抑圧する。
に応答してトグル動作しそして０がエンコードされるた
びに０パルスに応答してクリアされるようにすることに
よりこの機能を行うべく用いられる。第４５Ｅ図の波形
（８）と（９）はカウンタ４９５と４９６の出力がワイ
ヤド０Ｒ５０１で一緒にならない場合のこれらカウンタ
の夫々の動作を示す。第４５Ｅ図の波形（１３）は’７
（ヤ−０Ｒｅｄ接続５０１における実際の状態を示す
。上記から明らかなようにカウンタ４９６がクリアされ
ておらず、カウンタ４９５がクリアされており、エンコ
ードされるべきそのときのビットが１で次が０である場
合には、ビット抑圧コマンドがライン４９２上にＮＡＮ
Ｄゲート４９３により与えられ、ＮＡＮＤゲート４８８
を閉じそれによりそのときの１ビツトの二ンコーディン
グを抑圧する。
カウンタ４９５と４９６のクリアリングを制御するため
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子はＮＡＮＤゲート４８７に接続してその出力が０関
連パルスがＮＡＮＤゲート４８７により出力されるたび
に高にセットされるようになっている。カウンタ４９５
のセット端子はＮＡＮＤゲート４９７の出力に接続して
その出力が１関運転移がデータビット列のチャンネル二
ンコーディングにおいて抑圧されるたびに高にセットさ
れるようになっている。後述する理由により、一対のコ
ンデンサ４９８と４９９がカウンタ４９５とＮＡＮＤゲ
ート４９３の出力回路に夫々接続してワイヤドー０Ｉ（
５０１に生じるカウンタ４９５のセット論理レベルを迎
延させてＮＡＮＤゲート４８８からのビット抑圧コマン
ドを除去するようになっている。
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子はＮＡＮＤゲート４８７に接続してその出力が０関
連パルスがＮＡＮＤゲート４８７により出力されるたび
に高にセットされるようになっている。カウンタ４９５
のセット端子はＮＡＮＤゲート４９７の出力に接続して
その出力が１関運転移がデータビット列のチャンネル二
ンコーディングにおいて抑圧されるたびに高にセットさ
れるようになっている。後述する理由により、一対のコ
ンデンサ４９８と４９９がカウンタ４９５とＮＡＮＤゲ
ート４９３の出力回路に夫々接続してワイヤドー０Ｉ（
５０１に生じるカウンタ４９５のセット論理レベルを迎
延させてＮＡＮＤゲート４８８からのビット抑圧コマン
ドを除去するようになっている。
このコマンドはエンコードされるべきであってランチ４
８２の出力に反転した形で存在する連続データビットの
第１のもの、エンコードされるべきであってラッチ４８
１の出力にある連続データビットの次のものおよびカウ
ンタ４９５と４９６の状態をテストすべ（ＮＡＮＤゲー
ト４９３により発生される。
８２の出力に反転した形で存在する連続データビットの
第１のもの、エンコードされるべきであってラッチ４８
１の出力にある連続データビットの次のものおよびカウ
ンタ４９５と４９６の状態をテストすべ（ＮＡＮＤゲー
ト４９３により発生される。
ワイヤード０Ｒ５ｏ １におけるカウンタ出力の一方が
高であればこのＮＡＮＤゲートは閉じる。しかしながら
、（ハ）のシーケンスの始まりが生じればこれらカウン
タは低となり、それた丈ＮＡＮＤゲート４９５の入力に
エナブル信号を与える。エンコードされるべき次の２ビ
ツトが１でラシそれにＯがｔ続くと、ビット抑圧コマン
ド４９１がＮＡＮＤゲート４９３を通じて１関連パルス
を出さぜるφクロックパルス４９０の直前のφ２クロッ
クパルス５０２ （第４５Ｅ図−（２））の発生により
発生されてライン４９２に与えられる。従って、φ１ク
ロックパルス４９０（第４５Ｅ図−（２））がライン４
７４に生じてＮＡＮＤゲート４８８をして１ビツトパル
スを発生させるとき、ゲート４８８はライン４９２上の
コマンドにより閉じられそして１ビツトパルスが第４５
Ｅ図のラインＩで示すようにパルス５１２により表わさ
れるととくに抑圧される。このコマンドはカウンタ４９
５をセットすることにより終了する。セットパルス５０
５（第４５Ｅ図−任３）はライン５１０上のコマンド４
９１（第４５Ｂ図−〇〇）とφ２クロックパルス後５８
Ｃの半サイクルまたは約４７＋１秒で生じるφ１クロッ
クパルス４９０に応答してＮＡＮＤゲート４９７により
与えられる。カウンタ４９５がセットされずそしてコマ
ンドがφ１クロックパルス４９０の終了後まで除去され
ないようにするために遅延コンデンサ４９８と４９９が
カウンタ４９５の高セット状態への復帰すなわちＮＡＮ
Ｄゲート４９３の閉止の遅延およびＮＡＮＤゲート４９
３の低閉状態の遅延すなわちコマンド４９１の延長を与
えるべく設けもれる。この遅延の効果は第４５Ｂ図の波
形α１とＣ１３の曲線部分５０８と５０９に示す。
高であればこのＮＡＮＤゲートは閉じる。しかしながら
、（ハ）のシーケンスの始まりが生じればこれらカウン
タは低となり、それた丈ＮＡＮＤゲート４９５の入力に
エナブル信号を与える。エンコードされるべき次の２ビ
ツトが１でラシそれにＯがｔ続くと、ビット抑圧コマン
ド４９１がＮＡＮＤゲート４９３を通じて１関連パルス
を出さぜるφクロックパルス４９０の直前のφ２クロッ
クパルス５０２ （第４５Ｅ図−（２））の発生により
発生されてライン４９２に与えられる。従って、φ１ク
ロックパルス４９０（第４５Ｅ図−（２））がライン４
７４に生じてＮＡＮＤゲート４８８をして１ビツトパル
スを発生させるとき、ゲート４８８はライン４９２上の
コマンドにより閉じられそして１ビツトパルスが第４５
Ｅ図のラインＩで示すようにパルス５１２により表わさ
れるととくに抑圧される。このコマンドはカウンタ４９
５をセットすることにより終了する。セットパルス５０
５（第４５Ｅ図−任３）はライン５１０上のコマンド４
９１（第４５Ｂ図−〇〇）とφ２クロックパルス後５８
Ｃの半サイクルまたは約４７＋１秒で生じるφ１クロッ
クパルス４９０に応答してＮＡＮＤゲート４９７により
与えられる。カウンタ４９５がセットされずそしてコマ
ンドがφ１クロックパルス４９０の終了後まで除去され
ないようにするために遅延コンデンサ４９８と４９９が
カウンタ４９５の高セット状態への復帰すなわちＮＡＮ
Ｄゲート４９３の閉止の遅延およびＮＡＮＤゲート４９
３の低閉状態の遅延すなわちコマンド４９１の延長を与
えるべく設けもれる。この遅延の効果は第４５Ｂ図の波
形α１とＣ１３の曲線部分５０８と５０９に示す。
回路５００を動作不能にするために、スイッチ４８０は
カウンタ４９５についてのセットライン５１０上に高レ
ベル信号（この装置のチャンネルエンコーダ４５３にお
いては接地）を与える位置にされる。
カウンタ４９５についてのセットライン５１０上に高レ
ベル信号（この装置のチャンネルエンコーダ４５３にお
いては接地）を与える位置にされる。
これによりこのカウンタは永久にセット状態になシ、そ
れによｐＮＡＮＤゲート４９３のワイヤビーＯＲ入力に
高レベル閉止信号を与える。従ってコマンド４９１は発
生されずビット抑圧は生じない。
れによｐＮＡＮＤゲート４９３のワイヤビーＯＲ入力に
高レベル閉止信号を与える。従ってコマンド４９１は発
生されずビット抑圧は生じない。
−１ｌＫ＊ルフクロツキングチヤンネルエンコーデドデ
ータコードフオーマツトは２つの信号レベル間の特に置
かれた転移としてデータおよびクロック情報を担持する
。そのようなエンコードデータが伝送チャンネルを通じ
て送られると、それは一般に多くの伝送チャンネルの非
直線性により成る種のタイミングの歪みを受ける。この
歪みが大きいと、チャンネルデコーダが伝送転移の正し
いロケーションを決定する能力をもたないために誤りが
生じる。更にここに示す装置におけるような高いデータ
レートをもつものではこの歪みは伝送されるデータに許
容出来ない誤りを生じさせる。
ータコードフオーマツトは２つの信号レベル間の特に置
かれた転移としてデータおよびクロック情報を担持する
。そのようなエンコードデータが伝送チャンネルを通じ
て送られると、それは一般に多くの伝送チャンネルの非
直線性により成る種のタイミングの歪みを受ける。この
歪みが大きいと、チャンネルデコーダが伝送転移の正し
いロケーションを決定する能力をもたないために誤りが
生じる。更にここに示す装置におけるような高いデータ
レートをもつものではこの歪みは伝送されるデータに許
容出来ない誤りを生じさせる。
これは特に本装置に用いられるべく選ばれるチャンネル
コードの場合のように逆方向の転移がデータとタイミン
グの情報を担持する場合に云える。
コードの場合のように逆方向の転移がデータとタイミン
グの情報を担持する場合に云える。
非線形伝送チャンネルは時間に関して非線形に正および
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけされた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要とされるものとは異っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけされた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要とされるものとは異っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
逆方向の転移がデータおよびクロック情報を含むように
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、各チャンネルエンコーダ４５３はチャンネ
ルエンコードフォーマットの転移ロケーションにおいて
選ばれたチャンネルコードのルールに従ってパルスを与
えることによりその入力においてデータビット列をエン
コートスる。本装置に用いる特定のチャンネルエンコー
ダ’ｔ’ｉ’ｉ１データｔ’ツ）パルス５Ｔ５（、＄４
５Ｅ図−（７）、α滲）がデータセルの境界に与えられ
てチャンネルエンコードデータに生じる１ビツト関運転
移を限定しそして０データビツトパルス４８９ （第４
５Ｂ図−（６）、α荀がデータセルの中央に与えられた
チャンネルエンコードデータに生じる０ビツト関運転移
を限定する。これら転移関連パルスは正確に限定された
像（前像は選択される）をもつようにクロック発生器４
５６で発生される。第２のクロック発生器４５６は２個
のワンショットマルチバイブレータを有し、これらはラ
イン４７２と４７３を介して発生器４６８により与えら
れる逆位相の３ＳＣクロック信号によりクロックされる
。各ワンショットマルチバイブレータにより発生される
正パルスの前縁はそれらを安定状態から準安定状態に高
速切換する（含まれる素子を決定する時定数には意味は
ない）ことにより限定されるから、名前縁はすべて同じ
でありそしてクロック信号の正のクロッキング転移の発
生に続く正しい時点で生じる。これら第２のクロック発
生器４５６のマルチバイブレータはこのようにしてφ１
とφ２のクロックパルス列を発生しそしてこれらはこの
例では約１７ ｎ５ｅｃの幅をもつパルスであり各列の
パルスの前縁は互いにおよび他の列に対して正確に限定
される。前述のようにライン４７５に与えられるφ１ク
ロックパルスはチャンネルエンコードデータに生じる１
データビツト転移関連パルスとしてＮＡＮＤゲート４８
８を通されそしてライン４７２のφ２クロックパルスは
チャンネルエンコードデータに生じるＯデータビット転
移関連パルスとしてＮＡＮ Ｄゲート４８６を通される
。ゲート４８８と４８６はφ１とφ２が転移関連パルス
（１ビツトパルスについては第４５Ｂ図−（４１、（７
Ｌα褐、０ビツトハルスについては第４５Ｅ図−（３）
、（４）、（５）、（６７，０句を参照）として伝送用
に受は入れられる時点で開くように条件づけられるから
、それらの前縁はこれらＮＡＮ Ｄゲートを通じての伝
送によって大きく影響されることはない。パルスの伝送
チャンネルは同一パルス縁に同じに作用するから、転移
関連正パルスの縁すなわちデータ信号の転移そのものの
正確なロケーションは伝送チャンネルの作用によりこれ
らパルスに導入歪みによって失われることはない。
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、各チャンネルエンコーダ４５３はチャンネ
ルエンコードフォーマットの転移ロケーションにおいて
選ばれたチャンネルコードのルールに従ってパルスを与
えることによりその入力においてデータビット列をエン
コートスる。本装置に用いる特定のチャンネルエンコー
ダ’ｔ’ｉ’ｉ１データｔ’ツ）パルス５Ｔ５（、＄４
５Ｅ図−（７）、α滲）がデータセルの境界に与えられ
てチャンネルエンコードデータに生じる１ビツト関運転
移を限定しそして０データビツトパルス４８９ （第４
５Ｂ図−（６）、α荀がデータセルの中央に与えられた
チャンネルエンコードデータに生じる０ビツト関運転移
を限定する。これら転移関連パルスは正確に限定された
像（前像は選択される）をもつようにクロック発生器４
５６で発生される。第２のクロック発生器４５６は２個
のワンショットマルチバイブレータを有し、これらはラ
イン４７２と４７３を介して発生器４６８により与えら
れる逆位相の３ＳＣクロック信号によりクロックされる
。各ワンショットマルチバイブレータにより発生される
正パルスの前縁はそれらを安定状態から準安定状態に高
速切換する（含まれる素子を決定する時定数には意味は
ない）ことにより限定されるから、名前縁はすべて同じ
でありそしてクロック信号の正のクロッキング転移の発
生に続く正しい時点で生じる。これら第２のクロック発
生器４５６のマルチバイブレータはこのようにしてφ１
とφ２のクロックパルス列を発生しそしてこれらはこの
例では約１７ ｎ５ｅｃの幅をもつパルスであり各列の
パルスの前縁は互いにおよび他の列に対して正確に限定
される。前述のようにライン４７５に与えられるφ１ク
ロックパルスはチャンネルエンコードデータに生じる１
データビツト転移関連パルスとしてＮＡＮＤゲート４８
８を通されそしてライン４７２のφ２クロックパルスは
チャンネルエンコードデータに生じるＯデータビット転
移関連パルスとしてＮＡＮ Ｄゲート４８６を通される
。ゲート４８８と４８６はφ１とφ２が転移関連パルス
（１ビツトパルスについては第４５Ｂ図−（４１、（７
Ｌα褐、０ビツトハルスについては第４５Ｅ図−（３）
、（４）、（５）、（６７，０句を参照）として伝送用
に受は入れられる時点で開くように条件づけられるから
、それらの前縁はこれらＮＡＮ Ｄゲートを通じての伝
送によって大きく影響されることはない。パルスの伝送
チャンネルは同一パルス縁に同じに作用するから、転移
関連正パルスの縁すなわちデータ信号の転移そのものの
正確なロケーションは伝送チャンネルの作用によりこれ
らパルスに導入歪みによって失われることはない。
ライン４５１を介してエンコーダ９６によシ出力される
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によｌ）ｆイスクドライブ７３に関
連し７たディスクドライブデータインターフェース１５
１に伸びる伝送ライン１５２に接続される。このｔ予約
データインターフェース８９は従来の論理コンバータを
含み、これらコンバータが２イン４５１上のＴＴＬロジ
ックをエミッタ結合ロジックレベルに変換し、これらレ
ベルが第５３Ａ図及び第５３Ｂ図を参照し以後に述べる
ように２本のラインに相補的レベルパルスを与える。ビ
デオデータの記録用に選ばれたディスクドライブのイン
ターフェース１５１はデータを選ばれたドライブの記録
増幅器とヘッドスケッチ回路（第５４Ａ１５４Ｂ図〕に
送る。各データビットラインに含まれる２分割ＪＫ７リ
ツプ７０ツブ１０７０は転移関連パルスを受けそして伝
送されるパルスの前縁に応答して２つの安定状態間で高
速スイッチングする。
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によｌ）ｆイスクドライブ７３に関
連し７たディスクドライブデータインターフェース１５
１に伸びる伝送ライン１５２に接続される。このｔ予約
データインターフェース８９は従来の論理コンバータを
含み、これらコンバータが２イン４５１上のＴＴＬロジ
ックをエミッタ結合ロジックレベルに変換し、これらレ
ベルが第５３Ａ図及び第５３Ｂ図を参照し以後に述べる
ように２本のラインに相補的レベルパルスを与える。ビ
デオデータの記録用に選ばれたディスクドライブのイン
ターフェース１５１はデータを選ばれたドライブの記録
増幅器とヘッドスケッチ回路（第５４Ａ１５４Ｂ図〕に
送る。各データビットラインに含まれる２分割ＪＫ７リ
ツプ７０ツブ１０７０は転移関連パルスを受けそして伝
送されるパルスの前縁に応答して２つの安定状態間で高
速スイッチングする。
これによりチャンネルエンコードデータの伝送パルス形
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。ＪＫフリップフロップ１０７０により
変換される前に各データビットライン内の伝送されたパ
ルスはデータデコーダに含まれるデコーダ部分５２５（
第４６Ａ図）について後述するようなディスクドライブ
データインターフ二一・ス（第６０Ａ図）内の差動増幅
器ライン受信８ａ２０２０１とタイムベース修正回路１
００とを通されて伝送ライン回線１５２（第９Ｂ図）の
関連伝送ラインを通した後に正しく限定された前縁をも
って伝送されたパルスを再生する。
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。ＪＫフリップフロップ１０７０により
変換される前に各データビットライン内の伝送されたパ
ルスはデータデコーダに含まれるデコーダ部分５２５（
第４６Ａ図）について後述するようなディスクドライブ
データインターフ二一・ス（第６０Ａ図）内の差動増幅
器ライン受信８ａ２０２０１とタイムベース修正回路１
００とを通されて伝送ライン回線１５２（第９Ｂ図）の
関連伝送ラインを通した後に正しく限定された前縁をも
って伝送されたパルスを再生する。
データ・デコーダ及び時間軸補正器
８個のデータビット列、１個のパリティビット列（もし
パリティビットが附加されるなら）１個のデータトラッ
クビット列から成り、伝送ライン母線１５４を介してデ
ィス駆動器７５（第９Ｂ図）によって伝送される１０個
のデータビット列のチャンネル符号化データはデータ選
択スイッチ１２８によって選択された再生チャンネル９
１（第４図）の１つ又はそれ以上によって受信される。
パリティビットが附加されるなら）１個のデータトラッ
クビット列から成り、伝送ライン母線１５４を介してデ
ィス駆動器７５（第９Ｂ図）によって伝送される１０個
のデータビット列のチャンネル符号化データはデータ選
択スイッチ１２８によって選択された再生チャンネル９
１（第４図）の１つ又はそれ以上によって受信される。
各再生チャンネルの入力において、１０個の各伝送デー
タビット列は、チャンネル符号化データをディジタルコ
ードをＮＲＺ−Ｌ７オームに復調する回路１００に含ま
れている別のデータデコーダ及び時間軸補正器によって
受信され、次いで時間軸は何れかのチャンネル内の、受
信データ列に存在する内部チャンネルビット時間偏移誤
差を除去するためにＮＲＺ−Ｌデータを補正する。ビッ
ト時間偏移誤差は伝送データに作用するデータ伝送チャ
ンネルから生じて、伝送チャンネルのインピーダンスの
不連続性によシ生じる内部干渉及び反射を誘起する。こ
れはそのチャンネルに伝送されるデータのタイミングを
擾乱する。ビデオレコーダ・データ伝送チャンネルにお
いて、ビット時間偏移誤差は通常環境の変化によって生
じる記録媒体寸法の変化、相対的に搬送されるヘッドと
記録媒体の相対的ヘッド対媒体の記録及び再生速度の差
及びヘッドと記録媒体間の形状的差を生じる機械対機械
の機械的変化の結果である。ここに記載されている装置
に使用されているディスク・バック７３のような堅い記
録媒体を使用するビデオ・ディスク・レコーダは通常、
伝送装置において、特に今日広く使用されているアナロ
グ型ビデオ・ディスク・レコーダに共通なデータ速度で
は大きな時間偏移誤差を生じない。かかるレコーダに使
用されている堅い記録媒体は寸法的に安定で、使用され
るサーボ機構は時間偏移誤差が小さく保持されるように
充分な余裕内にヘッドと竪い記録媒体の相対的搬送を維
持することができる。ビデオ・ディスク・レコーダのあ
る用途では、時間偏移誤差が問題にならない程小さく、
時間軸補正は必要ない。
タビット列は、チャンネル符号化データをディジタルコ
ードをＮＲＺ−Ｌ７オームに復調する回路１００に含ま
れている別のデータデコーダ及び時間軸補正器によって
受信され、次いで時間軸は何れかのチャンネル内の、受
信データ列に存在する内部チャンネルビット時間偏移誤
差を除去するためにＮＲＺ−Ｌデータを補正する。ビッ
ト時間偏移誤差は伝送データに作用するデータ伝送チャ
ンネルから生じて、伝送チャンネルのインピーダンスの
不連続性によシ生じる内部干渉及び反射を誘起する。こ
れはそのチャンネルに伝送されるデータのタイミングを
擾乱する。ビデオレコーダ・データ伝送チャンネルにお
いて、ビット時間偏移誤差は通常環境の変化によって生
じる記録媒体寸法の変化、相対的に搬送されるヘッドと
記録媒体の相対的ヘッド対媒体の記録及び再生速度の差
及びヘッドと記録媒体間の形状的差を生じる機械対機械
の機械的変化の結果である。ここに記載されている装置
に使用されているディスク・バック７３のような堅い記
録媒体を使用するビデオ・ディスク・レコーダは通常、
伝送装置において、特に今日広く使用されているアナロ
グ型ビデオ・ディスク・レコーダに共通なデータ速度で
は大きな時間偏移誤差を生じない。かかるレコーダに使
用されている堅い記録媒体は寸法的に安定で、使用され
るサーボ機構は時間偏移誤差が小さく保持されるように
充分な余裕内にヘッドと竪い記録媒体の相対的搬送を維
持することができる。ビデオ・ディスク・レコーダのあ
る用途では、時間偏移誤差が問題にならない程小さく、
時間軸補正は必要ない。
し力・しここに記載されているように、時間軸補正回路
が使用されている現在の装置は計算機データ処理のため
に特別に設計され製造された信頼性の高い（変形の少な
い）ディスク駆動器を採用している。不幸にも、計算機
ディスク駆動器は、かかるディスク駆動器がビデオデー
タを処理するため現在の装置に使用される時、その駆動
器におけるディスク・パック・スピンドルはサーボがか
けられず、その代り相対的に不安定なライン電圧が与え
られる普通の３相交流モータによって駆動され、そのデ
ィスク・バックの回転位置は外部基準に関し制御可能で
はないので°、許容し難いビット時間偏移誤差をデータ
ビット列に誘起するのを避けるのに充分安定な相対的ヘ
ッド対ディスク速度を保持しない。生じた位置決め誤差
及びビット時間偏移誤差は特にビデオ情報の品質低下な
しに、放送品質ビデオ・データを充分処理するのに必要
な高データ・ビット速度、即ち１０．７ＭＨｚで有害で
ある。従って現存する計算機ディスク駆動器の設計の機
械的信頼度を利用するため、ここに記載されている装置
には、計算機ディスク駆動器の信頼性ある設計を変更す
るよりも、データビット列に誘起される何らかの受入れ
難い時間偏移誤差を除去するため、交流モータ用位置サ
ーボ及び時間軸補正回路が設けられている。
が使用されている現在の装置は計算機データ処理のため
に特別に設計され製造された信頼性の高い（変形の少な
い）ディスク駆動器を採用している。不幸にも、計算機
ディスク駆動器は、かかるディスク駆動器がビデオデー
タを処理するため現在の装置に使用される時、その駆動
器におけるディスク・パック・スピンドルはサーボがか
けられず、その代り相対的に不安定なライン電圧が与え
られる普通の３相交流モータによって駆動され、そのデ
ィスク・バックの回転位置は外部基準に関し制御可能で
はないので°、許容し難いビット時間偏移誤差をデータ
ビット列に誘起するのを避けるのに充分安定な相対的ヘ
ッド対ディスク速度を保持しない。生じた位置決め誤差
及びビット時間偏移誤差は特にビデオ情報の品質低下な
しに、放送品質ビデオ・データを充分処理するのに必要
な高データ・ビット速度、即ち１０．７ＭＨｚで有害で
ある。従って現存する計算機ディスク駆動器の設計の機
械的信頼度を利用するため、ここに記載されている装置
には、計算機ディスク駆動器の信頼性ある設計を変更す
るよりも、データビット列に誘起される何らかの受入れ
難い時間偏移誤差を除去するため、交流モータ用位置サ
ーボ及び時間軸補正回路が設けられている。
上述したように、受信データビット列が時間軸補正され
る前に、各チャンネル符号化データビット列は元の［Ｚ
−Ｌディジタル・フオームに復調される。このため、第
４６Ａ及び４（ＳＨにおいて、データデコーダ及び時間
軸補正回路１００は名データ・ビット・ラインに対して
、データ選択スイッチ１２８に結合された１対の入力端
子５２６を有するチャンネルデコーダ回路部分５２５を
有する。（チャンネル符号化データを受信する第９Ａ及
び９Ｂｏ図は゛第４５Ｅ図−（１４１に示すパルス５１
５及び４８９のようなチャンネル符号化変移関連パルス
の形態をなしている。）１対の入力端子５２６は、デー
タ選択スイッチ１２８（第９Ｂ図）を通過した後で、伝
送ライン母線１５４に含まれる伝送ライン対から受信さ
れる１対の相補的変移関連パルスにおける共通モード雑
音を拒絶するように接縦された差動増幅器ライン受信回
路５２７に結合されている。更に、差動増ＩＩＩＩｉｌ
器ライン受信回路５２７は相補的変換関連パルスの名伝
送対から単一の変移関連パルスを再発生するので再発生
パルスは原初的にビデオＮＲＺ−Ｌデータを符号化する
だめに選択されたチャンネルコードのコード規則により
、正しく位置決め可能な充分に定義された前縁を有する
。特に差動増幅器ライン受信回路５２７は受信相補パル
スの前後縁のレベルが同一である時に生じる前後縁を有
する単一再発生変移パルスを与える。このようにして伝
送相補パルスの縁を検査することによって、全ての再発
生パルスの前縁はチャンネル符号化規則により適正に位
置決めされる。なぜなら、同一極性、即ち６対の相補的
パルスの正及び負の縁が各再生変移関連パルスの前縁の
発生を規定するために採用されているからである。変移
関連パルスを復調回路５２５に送る伝送チャンネルは閤
じパルス縁を同一にならしめるので、そのパルス縁に誘
起される如何なる時間歪みも変移関連パルスの再発生に
効果はない。
る前に、各チャンネル符号化データビット列は元の［Ｚ
−Ｌディジタル・フオームに復調される。このため、第
４６Ａ及び４（ＳＨにおいて、データデコーダ及び時間
軸補正回路１００は名データ・ビット・ラインに対して
、データ選択スイッチ１２８に結合された１対の入力端
子５２６を有するチャンネルデコーダ回路部分５２５を
有する。（チャンネル符号化データを受信する第９Ａ及
び９Ｂｏ図は゛第４５Ｅ図−（１４１に示すパルス５１
５及び４８９のようなチャンネル符号化変移関連パルス
の形態をなしている。）１対の入力端子５２６は、デー
タ選択スイッチ１２８（第９Ｂ図）を通過した後で、伝
送ライン母線１５４に含まれる伝送ライン対から受信さ
れる１対の相補的変移関連パルスにおける共通モード雑
音を拒絶するように接縦された差動増幅器ライン受信回
路５２７に結合されている。更に、差動増ＩＩＩＩｉｌ
器ライン受信回路５２７は相補的変換関連パルスの名伝
送対から単一の変移関連パルスを再発生するので再発生
パルスは原初的にビデオＮＲＺ−Ｌデータを符号化する
だめに選択されたチャンネルコードのコード規則により
、正しく位置決め可能な充分に定義された前縁を有する
。特に差動増幅器ライン受信回路５２７は受信相補パル
スの前後縁のレベルが同一である時に生じる前後縁を有
する単一再発生変移パルスを与える。このようにして伝
送相補パルスの縁を検査することによって、全ての再発
生パルスの前縁はチャンネル符号化規則により適正に位
置決めされる。なぜなら、同一極性、即ち６対の相補的
パルスの正及び負の縁が各再生変移関連パルスの前縁の
発生を規定するために採用されているからである。変移
関連パルスを復調回路５２５に送る伝送チャンネルは閤
じパルス縁を同一にならしめるので、そのパルス縁に誘
起される如何なる時間歪みも変移関連パルスの再発生に
効果はない。
変移関連パルスの再発生に続いて、これらのパルスは再
発生パルスの各発生時にワンショットマルチバイブレー
タ５２９をクロックするためライン５２８を介して結合
され、規定された前縁を使用してクロッキングを行なう
。ワンショット・マルチパイプレーク５２９は急速にそ
の安定普通吠獲からその準安定普通状態に切換えられ、
遷移関連パルスの正確に規定された前縁を与える。ワン
ショット・マルチバイブレータ５２９は２つのフリップ
フロップ５３１による割算のクロック入力に延長してい
るライン５５０ａに接続されたその出力の一つを有する
。各再発生遷移関連パルスの発生により、フリップフロ
ップ５３１は再生パルスの前縁によって急速にその２つ
の安定導通状態間で切換えられ、それによって後述する
ようにパルス状チャンネル符号化データをデータの連続
的復調用レベル形式に、更に元のＮＲＺ−Ｌディジタル
形式に変換する。
発生パルスの各発生時にワンショットマルチバイブレー
タ５２９をクロックするためライン５２８を介して結合
され、規定された前縁を使用してクロッキングを行なう
。ワンショット・マルチパイプレーク５２９は急速にそ
の安定普通吠獲からその準安定普通状態に切換えられ、
遷移関連パルスの正確に規定された前縁を与える。ワン
ショット・マルチバイブレータ５２９は２つのフリップ
フロップ５３１による割算のクロック入力に延長してい
るライン５５０ａに接続されたその出力の一つを有する
。各再発生遷移関連パルスの発生により、フリップフロ
ップ５３１は再生パルスの前縁によって急速にその２つ
の安定導通状態間で切換えられ、それによって後述する
ようにパルス状チャンネル符号化データをデータの連続
的復調用レベル形式に、更に元のＮＲＺ−Ｌディジタル
形式に変換する。
ワンショット・マルチバイブレータ５２９はライン５３
０ａ及び５３０ｂ上にチャンネル符号化データの相補出
力を与える。その相補出力は、受信データを復調するデ
ータ復調回路により出力ライン５３３．５３４上に６個
の相補ＳＣクロック信号を発生する６ＳＣクロツク発生
器５６２に結合される。そのクロック発生器は作動的に
関連した位相検出器５３５によって、チャンネル符号化
データによυ搬送されたデータクロックの位相にロック
された６ＳＣｔＳＣ電圧制御５５７を有する。ライン５
３０ａ及び５５０ｂ上のワンショット・マルチバイブレ
ータ５２９による相補Ｍ移関連パルス出力は、６ＳＣ電
圧制御発振器５３７の制御入力に結合されたライン５３
６上に出力を有する位相検出器５３５の入力に結合され
ている。位相検出器５３５は受信及び再発生遷移関連デ
ータパルスに関して発振器５３７によって与えられる６
ＳＣクロツクの位相を検査し、位相誤差平滑化コンデン
サ５３８を介して上記発振器に誤差補正信号を与える。
０ａ及び５３０ｂ上にチャンネル符号化データの相補出
力を与える。その相補出力は、受信データを復調するデ
ータ復調回路により出力ライン５３３．５３４上に６個
の相補ＳＣクロック信号を発生する６ＳＣクロツク発生
器５６２に結合される。そのクロック発生器は作動的に
関連した位相検出器５３５によって、チャンネル符号化
データによυ搬送されたデータクロックの位相にロック
された６ＳＣｔＳＣ電圧制御５５７を有する。ライン５
３０ａ及び５５０ｂ上のワンショット・マルチバイブレ
ータ５２９による相補Ｍ移関連パルス出力は、６ＳＣ電
圧制御発振器５３７の制御入力に結合されたライン５３
６上に出力を有する位相検出器５３５の入力に結合され
ている。位相検出器５３５は受信及び再発生遷移関連デ
ータパルスに関して発振器５３７によって与えられる６
ＳＣクロツクの位相を検査し、位相誤差平滑化コンデン
サ５３８を介して上記発振器に誤差補正信号を与える。
受信データの位相変化により位相検出器５３５はコンデ
ンサ５３８の平均電圧レベルを対応する量だけ変化させ
、これにより電圧制御発振器５３７によって与えられる
６ＳＣクロツクの位相を、チャンネル符号化データにお
いて搬送されるクロックに対して調ｖ１せしめられる。
ンサ５３８の平均電圧レベルを対応する量だけ変化させ
、これにより電圧制御発振器５３７によって与えられる
６ＳＣクロツクの位相を、チャンネル符号化データにお
いて搬送されるクロックに対して調ｖ１せしめられる。
位相検出動作は１対の適合した電流源５４０゜５４１に
よって行なわれ、各電流源は誤差平均化コンデンサ５３
Ｂに結合されたライン５３６に夫々接続された出力ライ
ン５４２及び５４３を有する。遷移関連データパルスの
不存在下で、ワンショット・マルチバイブレータ５２９
から延長しているライン５３０ｂは高いレベルで、電流
源５４１を可能化する。
よって行なわれ、各電流源は誤差平均化コンデンサ５３
Ｂに結合されたライン５３６に夫々接続された出力ライ
ン５４２及び５４３を有する。遷移関連データパルスの
不存在下で、ワンショット・マルチバイブレータ５２９
から延長しているライン５３０ｂは高いレベルで、電流
源５４１を可能化する。
電流源５４１の出力で電流ス・インチ５４５を形成する
各差動トランジスタ対のベース電極が接地されるので、
電流源５４１によって発生される電流は電流スイッチ５
４５によって規定される２つの電流路に等分割される。
各差動トランジスタ対のベース電極が接地されるので、
電流源５４１によって発生される電流は電流スイッチ５
４５によって規定される２つの電流路に等分割される。
出力ライン５４３に接続された電流スイッチ５４５によ
って規定される通路の電流はライン５６６″を流れ、誤
差平滑コンデンサ５３８を、データ列がデコーダ回路５
２５への入力でない時に、電圧制御発振器５６７に公称
閏波数および位相で６ＳＣクロツクを発生せしめるレベ
ルに、充電させる。従ってデコーダ回路５２５の入力に
データビット列が不存在でも、６’ＳＣクロツクはその
公称周波数で発生される。これにより最初データビット
が受信される時のデータクロック及びチャンネル符号化
データの復調に対し発振器５３７の急速な同期化を容易
ならしめる。
って規定される通路の電流はライン５６６″を流れ、誤
差平滑コンデンサ５３８を、データ列がデコーダ回路５
２５への入力でない時に、電圧制御発振器５６７に公称
閏波数および位相で６ＳＣクロツクを発生せしめるレベ
ルに、充電させる。従ってデコーダ回路５２５の入力に
データビット列が不存在でも、６’ＳＣクロツクはその
公称周波数で発生される。これにより最初データビット
が受信される時のデータクロック及びチャンネル符号化
データの復調に対し発振器５３７の急速な同期化を容易
ならしめる。
遷移関連データパルスが入力ライン５２６に受信される
と、ワンショット・マルチバイブレータは時定数回路５
２９ａによって決まる間隔で、ライン５３０ａに高レベ
ル信号を及びライン５３０ｂに低レベル信号を発生し、
この間隔はここに記載したデコーダ回路では約１７ナノ
秒である。ライン３３０ｂ上の低レベル信号は電流源５
４１を不能化し、それによって電流スイッチ５４５を介
して誤差平滑コンデンサ５３８への充電々流を終了させ
る。しかし、ライン５３０ａ上の高レベル信号は他の電
流源５４０を可能化する。この電流源は差動対としての
回路をなすトランジスタによって形成される電流スイッ
チ５４４の一方５４４ａ及び他方５４４ｂの相対的導通
期間に応じて誤差平滑コンデンサ５３８に充電々流を与
える。電流スイッチの２つの部分５４４ａ及び５４４ｂ
を形成するトランジスタはライン５３３を介して与えら
れる６ＳＣクロツクを受信するように結合された夫々の
ベース電極を有する。
と、ワンショット・マルチバイブレータは時定数回路５
２９ａによって決まる間隔で、ライン５３０ａに高レベ
ル信号を及びライン５３０ｂに低レベル信号を発生し、
この間隔はここに記載したデコーダ回路では約１７ナノ
秒である。ライン３３０ｂ上の低レベル信号は電流源５
４１を不能化し、それによって電流スイッチ５４５を介
して誤差平滑コンデンサ５３８への充電々流を終了させ
る。しかし、ライン５３０ａ上の高レベル信号は他の電
流源５４０を可能化する。この電流源は差動対としての
回路をなすトランジスタによって形成される電流スイッ
チ５４４の一方５４４ａ及び他方５４４ｂの相対的導通
期間に応じて誤差平滑コンデンサ５３８に充電々流を与
える。電流スイッチの２つの部分５４４ａ及び５４４ｂ
を形成するトランジスタはライン５３３を介して与えら
れる６ＳＣクロツクを受信するように結合された夫々の
ベース電極を有する。
そのクロックが低レベルの時、トランジスタ５４４ａは
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数ＲＣ回路が６８Ｃクロツクの低レベルよりも正
である平均電圧レベルでそのベース電極に電圧を保持す
るので、導通せしめられる。結局、電流源５４０によっ
て与えられる全電流は電流源５４０の出力ライン５４２
に、１つの可能化トランジスタ５４４ｂを介して流れる
。
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数ＲＣ回路が６８Ｃクロツクの低レベルよりも正
である平均電圧レベルでそのベース電極に電圧を保持す
るので、導通せしめられる。結局、電流源５４０によっ
て与えられる全電流は電流源５４０の出力ライン５４２
に、１つの可能化トランジスタ５４４ｂを介して流れる
。
６ＳＣクロツクが高レベルとなると、トランジスタ５４
４ａのペースＵト？ンジスタ５４４ｂのベースよりも正
になる。従って、トランジスタ５４４は可能化され、ト
ランジスタ５４４ｂは不能化される。
４ａのペースＵト？ンジスタ５４４ｂのベースよりも正
になる。従って、トランジスタ５４４は可能化され、ト
ランジスタ５４４ｂは不能化される。
これによシ誤差平滑コンデンサ５３８への電流が除去さ
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６ＳＣクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６ＳＣクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５４４ｂＶｉ等間隔で可能化
され、誤差検出コンデンサ５３８の電圧は正しい位相の
６ＳＣクロツクに対応する平均レベルで保持される。受
信されたチャンネル符号化データビット列のデータビッ
ト速度の何らかの変化は遷移関連パルスの位置を、電流
スイッチ５４４への入力における６ＳＣクロツクの低か
ら高レベルへの遷移に対して電流源５４０への入力にお
いて変化をせる。もしこのことが生じると、電流スイッ
チ５４４の１つのトランジスタは、電流源５４０が他の
トランジスタより長い間隔で（トランジスタ関連パルス
によって）可能化される期間に可能化され、１つのトラ
ンジスタはデータビット速度が増大するか減少するかに
応じて長い間隔で可能化される。これにより誤差平滑コ
ンデンサ５３８に与えられる電流の対応する変化及びそ
のコンデンサにおける平均電圧レベルの対応する正しい
変化を生ぜしめる。上記コンデンサにおける電圧レベル
変化は電圧制御発振器５３７の位相及び周波数を、電流
源５４０に与えられる６８Ｃクロツクの低から高レベル
への変化に関して中心にぐる迄、変化せしめられる。伝
送関連パルスの持続期間に関して中心にくるように調節
された６ＳＣクロツクにおける低から高レベルへの変化
を以って電流スイッチの２つの部分は５４４ａ及び５４
４ｂは、個々に等間隔で電流源５４０から電流を通過せ
しめる。従ってコンデンサ５３８上の平均電圧６ＳＣ発
振器５３７の周波数及び位相を、受信チャンネル符号化
データのデータクロック速度にロックするのに必要とさ
れるレベルに保持される。
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６ＳＣクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６ＳＣクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５４４ｂＶｉ等間隔で可能化
され、誤差検出コンデンサ５３８の電圧は正しい位相の
６ＳＣクロツクに対応する平均レベルで保持される。受
信されたチャンネル符号化データビット列のデータビッ
ト速度の何らかの変化は遷移関連パルスの位置を、電流
スイッチ５４４への入力における６ＳＣクロツクの低か
ら高レベルへの遷移に対して電流源５４０への入力にお
いて変化をせる。もしこのことが生じると、電流スイッ
チ５４４の１つのトランジスタは、電流源５４０が他の
トランジスタより長い間隔で（トランジスタ関連パルス
によって）可能化される期間に可能化され、１つのトラ
ンジスタはデータビット速度が増大するか減少するかに
応じて長い間隔で可能化される。これにより誤差平滑コ
ンデンサ５３８に与えられる電流の対応する変化及びそ
のコンデンサにおける平均電圧レベルの対応する正しい
変化を生ぜしめる。上記コンデンサにおける電圧レベル
変化は電圧制御発振器５３７の位相及び周波数を、電流
源５４０に与えられる６８Ｃクロツクの低から高レベル
への変化に関して中心にぐる迄、変化せしめられる。伝
送関連パルスの持続期間に関して中心にくるように調節
された６ＳＣクロツクにおける低から高レベルへの変化
を以って電流スイッチの２つの部分は５４４ａ及び５４
４ｂは、個々に等間隔で電流源５４０から電流を通過せ
しめる。従ってコンデンサ５３８上の平均電圧６ＳＣ発
振器５３７の周波数及び位相を、受信チャンネル符号化
データのデータクロック速度にロックするのに必要とさ
れるレベルに保持される。
もし６８Ｃ電圧制御発振器５６７が受信データをロック
するのに失敗するか又はデータが再生チャンネルの１０
ビツトラインの１つに含まれるデコーダ及び時間軸補正
器１００の１つによって受信されないなら、周波数非ロ
ツク信号は基準クロック発生回路９３に延長している出
力ライン５５０に発生する。再生チャン坏ルの１０デコ
ーダ及び時間軸補正器からの全てのライン５５０は、１
つ又はそれ以上の周波数非ロツク信号が再生チャンネル
において発生される場合、信号システムインターフェー
ス１１９（第８図の３２Ａ及び３２Ｂ）を介してコンピ
ュータ制御システム９２に周波数非ロツク命令を結合す
る基準クロック発生回路９８においてオアをとられる。
するのに失敗するか又はデータが再生チャンネルの１０
ビツトラインの１つに含まれるデコーダ及び時間軸補正
器１００の１つによって受信されないなら、周波数非ロ
ツク信号は基準クロック発生回路９３に延長している出
力ライン５５０に発生する。再生チャン坏ルの１０デコ
ーダ及び時間軸補正器からの全てのライン５５０は、１
つ又はそれ以上の周波数非ロツク信号が再生チャンネル
において発生される場合、信号システムインターフェー
ス１１９（第８図の３２Ａ及び３２Ｂ）を介してコンピ
ュータ制御システム９２に周波数非ロツク命令を結合す
る基準クロック発生回路９８においてオアをとられる。
コンピュータ制御システム９２は信号システムインター
フェースを介して、要求ステーションへのデータ送出を
阻止するブランキング挿入及びビット消去回路（第５１
Ａ及び５１Ｂ図）にビデオ消去命令を与えることによっ
て周波数非ロツク命令に応答する。そのチャンネルデコ
ーダ５２５において、周波数非ロツク信号は６ＳＣの１
６サイクルの間データビットを与えるためチャンネルデ
コーダの失敗を検出することによって発生される。周波
数非ロツク信号は、チャンネルデコーダ５２５が５ＳＣ
の４サイクル従って６ＳＣの８サイクルの間隔でデータ
ビットを検出するのに失敗する毎に、ライン５４８に発
生されるクロックパルスを受信するように結合されたク
ロック入力を有する２分割回路５４６によって発生され
る。もし第２クロツクパルスが、２分割回路５４６がナ
ントゲート５４９によってリセットされる前に、ライン
５４８上に現れるなら、２分割回路５４６はライン５５
０上に周波数非ロツク信号を発生する。ナントゲート５
４９は、発振器５３７によって与えられる６ＳＣクロツ
クの低レベルと、遷移関連パルスがチャンネル・デコー
ダの入力５２６に受信される時に生じるライン５３０ｂ
上の低レベルとの間に一致がとれる毎に、２分割回路を
リセットする。
フェースを介して、要求ステーションへのデータ送出を
阻止するブランキング挿入及びビット消去回路（第５１
Ａ及び５１Ｂ図）にビデオ消去命令を与えることによっ
て周波数非ロツク命令に応答する。そのチャンネルデコ
ーダ５２５において、周波数非ロツク信号は６ＳＣの１
６サイクルの間データビットを与えるためチャンネルデ
コーダの失敗を検出することによって発生される。周波
数非ロツク信号は、チャンネルデコーダ５２５が５ＳＣ
の４サイクル従って６ＳＣの８サイクルの間隔でデータ
ビットを検出するのに失敗する毎に、ライン５４８に発
生されるクロックパルスを受信するように結合されたク
ロック入力を有する２分割回路５４６によって発生され
る。もし第２クロツクパルスが、２分割回路５４６がナ
ントゲート５４９によってリセットされる前に、ライン
５４８上に現れるなら、２分割回路５４６はライン５５
０上に周波数非ロツク信号を発生する。ナントゲート５
４９は、発振器５３７によって与えられる６ＳＣクロツ
クの低レベルと、遷移関連パルスがチャンネル・デコー
ダの入力５２６に受信される時に生じるライン５３０ｂ
上の低レベルとの間に一致がとれる毎に、２分割回路を
リセットする。
２分割フリップフロッグ５３１はチャンネル符号化デー
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換した後、そのデータは復調回路５２５ａの
入力においてライン５５ｔａによって１対のラッチ５５
１及び５５２（第４６Ｂ図）に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ （１１
は第５５図Ｃの選択スイッチ４８０をＰＯＳ、 １ の
位置にした時エンコーダ９６によって符号化されたデー
タを示し、第４６図Ｅ（２）は選択スイッチ４８０をＰ
ＯＳ、 ２の位置にした際に得られる符号化データを示
す。そのラッチは発振器５３７によって発生される６Ｓ
Ｃクロツクから夫々取出されるφ１及びφ２の３８Ｃク
ロツクによってクロックされる。
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換した後、そのデータは復調回路５２５ａの
入力においてライン５５ｔａによって１対のラッチ５５
１及び５５２（第４６Ｂ図）に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ （１１
は第５５図Ｃの選択スイッチ４８０をＰＯＳ、 １ の
位置にした時エンコーダ９６によって符号化されたデー
タを示し、第４６図Ｅ（２）は選択スイッチ４８０をＰ
ＯＳ、 ２の位置にした際に得られる符号化データを示
す。そのラッチは発振器５３７によって発生される６Ｓ
Ｃクロツクから夫々取出されるφ１及びφ２の３８Ｃク
ロツクによってクロックされる。
ライン５３４上の６ＳＣクロツクは各ナントゲート５５
３ａ及び５５３ｂの一人力に結合される。その各ナント
ゲートの低入力はライン５３４上の６８Ｃクロツクから
２分割フリップ７０ツブ５３４ａによって発生される相
補的５ＳＣ方形波を受信する。ナントゲートは、ラッチ
５５２及び５５１をクロックするために正のφ１（第４
６Ｅ図−（４））クロックパルス及び正のφ２（第４６
Ｅ図−（３））を出すために入力が低レベルである時、
可能化される。φ１及びφ２クロックパルスは３ＳＣの
半サイクルだけ期間内に変位せしめられる。従ってライ
ン５５１ａ上のチャンネル符号化ＮＲＺ−Ｌデータのレ
ベルがラッチ５５１によってラッチされる時間はそのレ
ベルがラッチ５５２によってラッチされる時間から３Ｓ
Ｃの半サイクル変位せしめられる。両ラッチは排他的オ
アゲート５５４ａの２つの入力に接縦されている。
３ａ及び５５３ｂの一人力に結合される。その各ナント
ゲートの低入力はライン５３４上の６８Ｃクロツクから
２分割フリップ７０ツブ５３４ａによって発生される相
補的５ＳＣ方形波を受信する。ナントゲートは、ラッチ
５５２及び５５１をクロックするために正のφ１（第４
６Ｅ図−（４））クロックパルス及び正のφ２（第４６
Ｅ図−（３））を出すために入力が低レベルである時、
可能化される。φ１及びφ２クロックパルスは３ＳＣの
半サイクルだけ期間内に変位せしめられる。従ってライ
ン５５１ａ上のチャンネル符号化ＮＲＺ−Ｌデータのレ
ベルがラッチ５５１によってラッチされる時間はそのレ
ベルがラッチ５５２によってラッチされる時間から３Ｓ
Ｃの半サイクル変位せしめられる。両ラッチは排他的オ
アゲート５５４ａの２つの入力に接縦されている。
排他的オアゲートは、変位されたφ１及びφ２クロック
（第４６Ｅ図−（７））によってクロックされる時間の
間において、ラッチ５５１及び５５２の入力におけるチ
ャンネル符号化ＮＲＺ−Ｌデータのレベルでの状態変化
の発生を検出するように動作する。
（第４６Ｅ図−（７））によってクロックされる時間の
間において、ラッチ５５１及び５５２の入力におけるチ
ャンネル符号化ＮＲＺ−Ｌデータのレベルでの状態変化
の発生を検出するように動作する。
ラッチの入力における状態変化が論理１ビツトを表わし
ているか否かを決めるため、排他的オアゲ） ５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ているか否かを決めるため、排他的オアゲ） ５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ナントゲートの低入力はインバータ５５５ａによってナ
ントゲート５５３ａから結合されている反転φｔ５８Ｃ
パルスを受信する。もしラッチの入力における状態変化
が論理１ビツトを表わすなら、排他的オアゲー） ５５
４ａの出力は反転されたφｔｓｓｃクロックパルスの発
生時に低レベルにある。ナントゲート５５５は可能化さ
れ、その出力を高レベルとする。ナントゲート５５５の
出力における被検出論理１ビツトパルスの安全なラッチ
ングを確保するため、遅延回路５５６は、ナントゲート
の出力がφｔ５ｓｃクロックパルス（第４６Ｅ図−（８
））より長い間隔で高レベルに保持されるように反転さ
れたφ１クロックを受信するナンドゲ−ト５５５の入力
に接ｉｆれる。これにより次のラッチ５５７はφｔ５８
Ｃクロックの正の後縁でクロックせしめられて、ナント
ゲート５５５によって与えられる遅延された高レベル（
第４６Ｅ図−（９））をランチする。もし入力データが
ミラー符号化規則によシチャンネル符号化されるなら、
ラッチ５５７の出力はチャンネル復調化Ｎ１−ＬＺ−Ｌ
データである。
ントゲート５５３ａから結合されている反転φｔ５８Ｃ
パルスを受信する。もしラッチの入力における状態変化
が論理１ビツトを表わすなら、排他的オアゲー） ５５
４ａの出力は反転されたφｔｓｓｃクロックパルスの発
生時に低レベルにある。ナントゲート５５５は可能化さ
れ、その出力を高レベルとする。ナントゲート５５５の
出力における被検出論理１ビツトパルスの安全なラッチ
ングを確保するため、遅延回路５５６は、ナントゲート
の出力がφｔ５ｓｃクロックパルス（第４６Ｅ図−（８
））より長い間隔で高レベルに保持されるように反転さ
れたφ１クロックを受信するナンドゲ−ト５５５の入力
に接ｉｆれる。これにより次のラッチ５５７はφｔ５８
Ｃクロックの正の後縁でクロックせしめられて、ナント
ゲート５５５によって与えられる遅延された高レベル（
第４６Ｅ図−（９））をランチする。もし入力データが
ミラー符号化規則によシチャンネル符号化されるなら、
ラッチ５５７の出力はチャンネル復調化Ｎ１−ＬＺ−Ｌ
データである。
これは第４６Ｅ図に示すタイミング図で点線によりあら
れされている。しかし第４６に図及び第４６Ｂ図によっ
て示すデコーダにおいては、前記米国特許の符号化規則
により符号化されるデータチャンネルの復調を可能なら
しめるために附加的ラッチ５５８が必要とされる。しか
しミラーチャンネルコードに対して、附加的ラッチ５５
８は３ＳＣの１サイクルだけ復調データの出力を遅延さ
せるだけである。
れされている。しかし第４６に図及び第４６Ｂ図によっ
て示すデコーダにおいては、前記米国特許の符号化規則
により符号化されるデータチャンネルの復調を可能なら
しめるために附加的ラッチ５５８が必要とされる。しか
しミラーチャンネルコードに対して、附加的ラッチ５５
８は３ＳＣの１サイクルだけ復調データの出力を遅延さ
せるだけである。
データがミラー２乗符号化規則によシ符号化される時、
特定の論理１ビツトの関連の遷移が抑制される。もし論
理１ビツト関連遷移が抑制されたら、３ＳＣの１−１７
２サイクルより大きい間隔がデータ遷移が不存在となる
。このことはナンドゲー） ５５３ｂによって与えられ
るφ０クロックパルスを受信するように結合されたクロ
ック入力及び縁検出用排他的オアゲート５５４ａｃＤ出
力へのリセット入力を有するモジュロ−４カウンタ５５
９によって検出される。排他的オアゲー） ５５ａａは
遷移がチャンネル符号化データ（第４６Ｂ図−α１）に
おいて生じる。毎にカウンタ５５９をフリアするためリ
セットパルスヲ発生する。モジュロ４カウンタ５５９の
出力は低入力においてφ０クロックパルスを受信するア
ンドゲート５６０の一人力に接続されている。両入力は
３ＳＣの２−１／２サイクルの間（第４６Ｅ図−αυ、
（１３及び（Ｉ３）のデータ遷移の不存在に対応する
、モジュロ−４カウンタがリセットなしでφ１．３ Ｓ
Ｃクロックパルスを４つカウントした後、３ＳＣの１
／２サイクルで低レベルである。通常、このことは論理
１ビツトがチャンネル符号化データにおいて抑制された
ビットを有することを意味する。誤差がデータ列に導入
されていないことを確実にするため、次のナントゲート
５６１は、アンドゲート５６０が被抑制論理１ビツトを
あられす低状態信号を発生する時にランチ５５８の出力
を検査する。もしランチ５５８の被検査出力が低レベル
であれば、論理１ビツトが抑制されたこと及びランチ５
５７の出力とワイヤード・オアがとられるライン５６２
上にナントゲート５６１によりパルスを出力する（第４
６Ｅ図−住４１）。第４６Ｅ図のライン（１４１は、あ
たかもランチ５５７の出力とワイヤード・オアがとられ
ていないかの如くナントゲート５６１の状態をあられし
ている。ナントゲート５６１によって与えられる第２パ
ルス５６３（第４６Ｅ図−（１４）はφｉ、３ｓｃクロ
ックによってランチ５６８にされる時に生じる。
特定の論理１ビツトの関連の遷移が抑制される。もし論
理１ビツト関連遷移が抑制されたら、３ＳＣの１−１７
２サイクルより大きい間隔がデータ遷移が不存在となる
。このことはナンドゲー） ５５３ｂによって与えられ
るφ０クロックパルスを受信するように結合されたクロ
ック入力及び縁検出用排他的オアゲート５５４ａｃＤ出
力へのリセット入力を有するモジュロ−４カウンタ５５
９によって検出される。排他的オアゲー） ５５ａａは
遷移がチャンネル符号化データ（第４６Ｂ図−α１）に
おいて生じる。毎にカウンタ５５９をフリアするためリ
セットパルスヲ発生する。モジュロ４カウンタ５５９の
出力は低入力においてφ０クロックパルスを受信するア
ンドゲート５６０の一人力に接続されている。両入力は
３ＳＣの２−１／２サイクルの間（第４６Ｅ図−αυ、
（１３及び（Ｉ３）のデータ遷移の不存在に対応する
、モジュロ−４カウンタがリセットなしでφ１．３ Ｓ
Ｃクロックパルスを４つカウントした後、３ＳＣの１
／２サイクルで低レベルである。通常、このことは論理
１ビツトがチャンネル符号化データにおいて抑制された
ビットを有することを意味する。誤差がデータ列に導入
されていないことを確実にするため、次のナントゲート
５６１は、アンドゲート５６０が被抑制論理１ビツトを
あられす低状態信号を発生する時にランチ５５８の出力
を検査する。もしランチ５５８の被検査出力が低レベル
であれば、論理１ビツトが抑制されたこと及びランチ５
５７の出力とワイヤード・オアがとられるライン５６２
上にナントゲート５６１によりパルスを出力する（第４
６Ｅ図−住４１）。第４６Ｅ図のライン（１４１は、あ
たかもランチ５５７の出力とワイヤード・オアがとられ
ていないかの如くナントゲート５６１の状態をあられし
ている。ナントゲート５６１によって与えられる第２パ
ルス５６３（第４６Ｅ図−（１４）はφｉ、３ｓｃクロ
ックによってランチ５６８にされる時に生じる。
このことはラッチ５５８の出力が低レベルに戻ることを
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復調ＮＲＺ−Ｌデータ（第４６Ｅ図−
（１５１）に挿入する。データトラックビットラインに
おいて、被復調データはライン５６６によってデータ・
トラック・インタフェース１２０（第８図）に接続され
る。ライン５７４及び１Ｄ上に７リツプフロツグ５５４
ａによって発生される被復調データクロック又は第１シ
フトレジスタ及び同期語検出回路５７２からの同期語は
データトラック・インターフェースに結合される。
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復調ＮＲＺ−Ｌデータ（第４６Ｅ図−
（１５１）に挿入する。データトラックビットラインに
おいて、被復調データはライン５６６によってデータ・
トラック・インタフェース１２０（第８図）に接続され
る。ライン５７４及び１Ｄ上に７リツプフロツグ５５４
ａによって発生される被復調データクロック又は第１シ
フトレジスタ及び同期語検出回路５７２からの同期語は
データトラック・インターフェースに結合される。
もしフリラグフロップ５５４ａによって与えられる３Ｓ
Ｃ１ｊｌ調クロツクの位相が不正確なら、ワンショット
・マルチバイブレータ５５４ｂはライン５３４上の６Ｓ
Ｃクロツクとライン５６４上のパルスとの一般によって
可能化される。このパルスは、ラインＩＤが回路５７２
の同期語検出器部分によって最初に検出される前に３８
０の３サイクルで発生され、もしその時、被復調データ
のレベルが低ければ、従って不正確である。カウンタ５
９０（第１５Ａ及び４６Ｃ図）は３８Ｃ被復調データク
ロツクを受信し、後述の如くライン５９１上にＶ２の速
度でカウントパルスの前端、指定された進みＥＯＣパル
スを発生する。通常間隔がカウントパルスの前端発生時
に生じる同期語間隔の周知のデータビットパターンのた
め、被検出データレベルは、復調が正しく行なわれてい
るか否かを決めるため回路５７２のシフトレジスタ部分
で検出できる。ゲート回路５９２は、６ＳＣの１サイク
ルの間スリップ７０ッグ５３４ａのクロック入力におい
て非可能化信号を発生するためワンショット・マルチバ
イブレータ５３４ｂ を可能化する被検査復調データレ
ベルが低い時、ライン５６４にパルスを出す。このこと
は５８Ｃの１／２サイクルだけφ１及びφ２クロックの
位相でシフトを生じるので、チャンネル符号化ＮＲＺ−
Ｌデータの正しい復調のために正しい位相を確立する。
Ｃ１ｊｌ調クロツクの位相が不正確なら、ワンショット
・マルチバイブレータ５５４ｂはライン５３４上の６Ｓ
Ｃクロツクとライン５６４上のパルスとの一般によって
可能化される。このパルスは、ラインＩＤが回路５７２
の同期語検出器部分によって最初に検出される前に３８
０の３サイクルで発生され、もしその時、被復調データ
のレベルが低ければ、従って不正確である。カウンタ５
９０（第１５Ａ及び４６Ｃ図）は３８Ｃ被復調データク
ロツクを受信し、後述の如くライン５９１上にＶ２の速
度でカウントパルスの前端、指定された進みＥＯＣパル
スを発生する。通常間隔がカウントパルスの前端発生時
に生じる同期語間隔の周知のデータビットパターンのた
め、被検出データレベルは、復調が正しく行なわれてい
るか否かを決めるため回路５７２のシフトレジスタ部分
で検出できる。ゲート回路５９２は、６ＳＣの１サイク
ルの間スリップ７０ッグ５３４ａのクロック入力におい
て非可能化信号を発生するためワンショット・マルチバ
イブレータ５３４ｂ を可能化する被検査復調データレ
ベルが低い時、ライン５６４にパルスを出す。このこと
は５８Ｃの１／２サイクルだけφ１及びφ２クロックの
位相でシフトを生じるので、チャンネル符号化ＮＲＺ−
Ｌデータの正しい復調のために正しい位相を確立する。
再生動作時に、デコーダ回路５２５の出力ライン５６６
において発生されるチャンネル符号化ＮＲＺ−Ｔ。
において発生されるチャンネル符号化ＮＲＺ−Ｔ。
データの各ビット列は前述したようにビット時間変位誤
差の形式での時間軸誤差を含む。更に８個の並列ビット
のディジタル化ビディオ及びもし含まれているなら１個
のパリティビットからなる９デ一タビツト列に、ビット
ラインからビットラインへの、即ちスキュー時間変位誤
差が現れる。これら時間変位誤差をＮＲＺ−Ｌデータか
ら除去するため、時間軸補正器５６５は各データビット
列に設けられており、Ｎ）ｔＺ−Ｌデータが通過する可
変遅延手段を電気的に調整することによってかかる誤差
を補正する。各時間軸補正器は全てのビデオデータ及び
パリティビットライン中のデータビット速度が再生チャ
ンネル９１に対する基準クロック発生器９８によって与
えられる基準５８Ｃに関して周波数及び位相がコヒーレ
ントであるように受信データを処理する回路を含んでい
る。更に名時間軸補正器５６５は再生チャンネルの基準
クロック発生器９８によって与えられる共辿の再限足さ
れたットを配列する。これらの組合せ機能の結果、９ビ
ツトラインにおけるデータビット間の相対時間変位誤差
は除去され、ラインからラインへの、即ちスキュー誤差
、即ち接謄された１ビツトライン内でビット時間誤差が
除去される。しかしながら、先に述べたように、再限定
されたＩ（／２信号は、ＳＣの特定の位相と同期され、
従って再生されたビデオデータの処理に用いられる間は
、リファレンスＨ同期に関して無変化ではない。このた
め、Ｖ２信号をタイムペースコレクタ５６５で用いると
、ビデオデータの画像フレームを交互に再生するために
タイムベース修正器によって出力されるビデオデータ内
の同期語を誤って位置付けしてしまう。
差の形式での時間軸誤差を含む。更に８個の並列ビット
のディジタル化ビディオ及びもし含まれているなら１個
のパリティビットからなる９デ一タビツト列に、ビット
ラインからビットラインへの、即ちスキュー時間変位誤
差が現れる。これら時間変位誤差をＮＲＺ−Ｌデータか
ら除去するため、時間軸補正器５６５は各データビット
列に設けられており、Ｎ）ｔＺ−Ｌデータが通過する可
変遅延手段を電気的に調整することによってかかる誤差
を補正する。各時間軸補正器は全てのビデオデータ及び
パリティビットライン中のデータビット速度が再生チャ
ンネル９１に対する基準クロック発生器９８によって与
えられる基準５８Ｃに関して周波数及び位相がコヒーレ
ントであるように受信データを処理する回路を含んでい
る。更に名時間軸補正器５６５は再生チャンネルの基準
クロック発生器９８によって与えられる共辿の再限足さ
れたットを配列する。これらの組合せ機能の結果、９ビ
ツトラインにおけるデータビット間の相対時間変位誤差
は除去され、ラインからラインへの、即ちスキュー誤差
、即ち接謄された１ビツトライン内でビット時間誤差が
除去される。しかしながら、先に述べたように、再限定
されたＩ（／２信号は、ＳＣの特定の位相と同期され、
従って再生されたビデオデータの処理に用いられる間は
、リファレンスＨ同期に関して無変化ではない。このた
め、Ｖ２信号をタイムペースコレクタ５６５で用いると
、ビデオデータの画像フレームを交互に再生するために
タイムベース修正器によって出力されるビデオデータ内
の同期語を誤って位置付けしてしまう。
各データビットラインに含まれている時間軸補正器５６
５の動作は第１５Ａ図に示されるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明される。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、 ４６Ｃ及び４６Ｄ図に示される。デコーダ
５２５からライン５６６を介して受信される各データビ
ットラインにおける被復調データは全てのデータビット
ラインに共通な周期に発生する時間基準を使用すること
によって他のデータビットラインと独立に時間軸補正さ
れ、データを符号化するために使用されるより高い速度
のクロックの周波数及び位相にもとづいて規定される。
５の動作は第１５Ａ図に示されるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明される。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、 ４６Ｃ及び４６Ｄ図に示される。デコーダ
５２５からライン５６６を介して受信される各データビ
ットラインにおける被復調データは全てのデータビット
ラインに共通な周期に発生する時間基準を使用すること
によって他のデータビットラインと独立に時間軸補正さ
れ、データを符号化するために使用されるより高い速度
のクロックの周波数及び位相にもとづいて規定される。
上述のようなビデオ記録、再生装置において上述したよ
うな水平ブランキング間隔における各データビット列に
同期的に挿入される同期的に発生する同期語から取り出
された水平ライン関連の１３６５倍）の周波数及び位相
で規定され、周期的に生じるタイミング基準のために利
用可能である。
うな水平ブランキング間隔における各データビット列に
同期的に挿入される同期的に発生する同期語から取り出
された水平ライン関連の１３６５倍）の周波数及び位相
で規定され、周期的に生じるタイミング基準のために利
用可能である。
被再生チャンネル復調データの時間軸補正を行なうため
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準３８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９８（第９図Ａ）によって発生される共通安定基準３
８Ｃクロツクによってクロックされ、これによりデータ
を安定クロック信号にあわせる。・図示の実施例におい
て多重ボートシフトレジスタ５６８ Ｖｉチャンネルデ
コーダ５２５によってライン５７４上に与えられる被覆
ｇＩＩ３ｓｃデータクロックされる書込みアドレス５６
９により決まるアドレスに書込まれてたデータを有する
ことによって再時間調整を行なう。そのデータはライン
５７１上に与えられる基準３８０クロツクによってクロ
ックされる読出しアドレス５７０制御によりレジスタ５
６８から読み出される。９データビツトラインにおける
位相器読出しアドレス発生器５７０は同じ基準３ＳＣク
ロツクによってクロックされるので、全てのデータビッ
トラインのデータはＮＴＳＣテレビジョン信号標準に対
しては１０．７ ＭＨｚである所望の安定な３８Ｃ基準
クロツクに対して再時間調整される。
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準３８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９８（第９図Ａ）によって発生される共通安定基準３
８Ｃクロツクによってクロックされ、これによりデータ
を安定クロック信号にあわせる。・図示の実施例におい
て多重ボートシフトレジスタ５６８ Ｖｉチャンネルデ
コーダ５２５によってライン５７４上に与えられる被覆
ｇＩＩ３ｓｃデータクロックされる書込みアドレス５６
９により決まるアドレスに書込まれてたデータを有する
ことによって再時間調整を行なう。そのデータはライン
５７１上に与えられる基準３８０クロツクによってクロ
ックされる読出しアドレス５７０制御によりレジスタ５
６８から読み出される。９データビツトラインにおける
位相器読出しアドレス発生器５７０は同じ基準３ＳＣク
ロツクによってクロックされるので、全てのデータビッ
トラインのデータはＮＴＳＣテレビジョン信号標準に対
しては１０．７ ＭＨｚである所望の安定な３８Ｃ基準
クロツクに対して再時間調整される。
読出し書込みアドレス発生器５６９及び５７０は同期語
が受信復調データにおいて検出される毎に４アドレスだ
け読出しアドレスに先立つスタート書込みアドレスを以
って夫々のスタートアドレスに修正されるデータに含ま
れる同期語によってプリセット及びリセットされる。第
１のレジスタ及び同期語検出回路５７２によって、同期
語が受信された復号データ内に検出される毎にリセット
信号が発生され、リードアドレス発生器をリセットする
ために供給される。ライン５６６上の被復調データは回
路５７２に含まれている７ビツトシフトレジスタに入シ
回路５７２の同期語検出部分を形成する論理回路によっ
て７ビツトワードパターンの発生が検査される。シフト
レジスタを通った後、そのデータはクロックされて、多
重ボートシフトレジスタ５６８に入る。レジスタ５６８
は８ビツトの容量を有しており、そのアドレスでのデー
タの書込みに続く４つの３８Ｃサイクルだけ最初にアド
レスを続出丁ように作動する。書込みアドレス発生器は
３ＳＣデータクロツクによってクロックされ、読出しア
ドレス発生器は基準３ＳＣクロツクによってクロックさ
れるので、受信データにおけるデータビット変位誤差は
アドレスが読み出される時間に対し、てａｄアドレスが
そこに書込まれたデータを有する時間を変える。ａｎア
ドレスにおける書込みデータとそのアドレスからの読出
しデータ間にこの時間変化は安定な３ＳＣ基準に対して
再時間調整されている受信データを生じる。更に位相器
５６７はたとえ同期語が第１同期語検出器５７２にそっ
て検出されなくても、レジスタ５６８の記憶容量を瑚え
ている先行し、ていない大！な時間変位誤差が生じてい
ない限り、安定７１３ＳＣ基準に対して受信データを適
切に再時間調整するったとえ大きな時間ずれエラーが起
きても、位相器５６７から出力されるビデオデータは、
正しくない位相位置にあると１７でも、適切な基準６Ｓ
Ｃの比率にある。
が受信復調データにおいて検出される毎に４アドレスだ
け読出しアドレスに先立つスタート書込みアドレスを以
って夫々のスタートアドレスに修正されるデータに含ま
れる同期語によってプリセット及びリセットされる。第
１のレジスタ及び同期語検出回路５７２によって、同期
語が受信された復号データ内に検出される毎にリセット
信号が発生され、リードアドレス発生器をリセットする
ために供給される。ライン５６６上の被復調データは回
路５７２に含まれている７ビツトシフトレジスタに入シ
回路５７２の同期語検出部分を形成する論理回路によっ
て７ビツトワードパターンの発生が検査される。シフト
レジスタを通った後、そのデータはクロックされて、多
重ボートシフトレジスタ５６８に入る。レジスタ５６８
は８ビツトの容量を有しており、そのアドレスでのデー
タの書込みに続く４つの３８Ｃサイクルだけ最初にアド
レスを続出丁ように作動する。書込みアドレス発生器は
３ＳＣデータクロツクによってクロックされ、読出しア
ドレス発生器は基準３ＳＣクロツクによってクロックさ
れるので、受信データにおけるデータビット変位誤差は
アドレスが読み出される時間に対し、てａｄアドレスが
そこに書込まれたデータを有する時間を変える。ａｎア
ドレスにおける書込みデータとそのアドレスからの読出
しデータ間にこの時間変化は安定な３ＳＣ基準に対して
再時間調整されている受信データを生じる。更に位相器
５６７はたとえ同期語が第１同期語検出器５７２にそっ
て検出されなくても、レジスタ５６８の記憶容量を瑚え
ている先行し、ていない大！な時間変位誤差が生じてい
ない限り、安定７１３ＳＣ基準に対して受信データを適
切に再時間調整するったとえ大きな時間ずれエラーが起
きても、位相器５６７から出力されるビデオデータは、
正しくない位相位置にあると１７でも、適切な基準６Ｓ
Ｃの比率にある。
同期語検出器５７２は同期語が復号された信号内に検出
１れる毎に第１の入力をゲート回路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、線５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化される。この
発生器はライン５７４上の５ＳＣデータクロツクによっ
てクロックされる１３６４分の１分割カウンタ５９０に
より可能化される。発生器６００け第１同期語検出回路
５７２（第１５Ｂ図−Ｍ）での予定される同期語発生に
先立つカウンタ５９０の３カウントによって出される進
められライン５９１上にあるＥＯＣパルス（第１５Ｂ図
−（２））によって開始される同期語検出可能化パルス
をライン６０１（第１５Ｂ図−（３））に発生する。
１れる毎に第１の入力をゲート回路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、線５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化される。この
発生器はライン５７４上の５ＳＣデータクロツクによっ
てクロックされる１３６４分の１分割カウンタ５９０に
より可能化される。発生器６００け第１同期語検出回路
５７２（第１５Ｂ図−Ｍ）での予定される同期語発生に
先立つカウンタ５９０の３カウントによって出される進
められライン５９１上にあるＥＯＣパルス（第１５Ｂ図
−（２））によって開始される同期語検出可能化パルス
をライン６０１（第１５Ｂ図−（３））に発生する。
この進みＥＯＣパルスもライン５９１を介してゲート回
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
上／ベル及び、復号されたデータクロックの位相を決定
する。第２同期語検出器５７５による同期語の検出時に
、リセット信号はライン６０８を介して発生器６００に
供給される。この１１セット信号は、カウンタ５９０が
１５カウントに達する前に、ライン６０１上の可能化パ
ルスを終端する。カウンタ５９０上のカウンタ部分１５
は、もし同期語が検出器５７５によって検出されないと
可能化パルスを終端する。シフトレジスタ６０４は進ん
だＥＯＣリセットパルス（第１５図Ｃ（２）及び（５）
メ続いて第３の６８Ｃクロツクパルスが起こった際に線
６１０を介して自動ＥＯＣリセットパルスをカウンタ５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５は３ＳＣの±１サイクルの１だけ連続的な同期
語発生の時間変化に、同期語可能化パルスを追従させる
。
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
上／ベル及び、復号されたデータクロックの位相を決定
する。第２同期語検出器５７５による同期語の検出時に
、リセット信号はライン６０８を介して発生器６００に
供給される。この１１セット信号は、カウンタ５９０が
１５カウントに達する前に、ライン６０１上の可能化パ
ルスを終端する。カウンタ５９０上のカウンタ部分１５
は、もし同期語が検出器５７５によって検出されないと
可能化パルスを終端する。シフトレジスタ６０４は進ん
だＥＯＣリセットパルス（第１５図Ｃ（２）及び（５）
メ続いて第３の６８Ｃクロツクパルスが起こった際に線
６１０を介して自動ＥＯＣリセットパルスをカウンタ５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５は３ＳＣの±１サイクルの１だけ連続的な同期
語発生の時間変化に、同期語可能化パルスを追従させる
。
パルス発生器６０５は同時にシフトレジス、り６０４の
３つの出力を試験し、ゲート波形（第１５図Ｂ（４））
を発生する。このゲート波形は、シフトレジスタ６０４
によって発生された自動ＥＯＣＩｊセットパルスの発生
後１クロックタイム以内に同期語イネーブルパルスが発
生した時該パルスにカウンタのリセットをさ一＋！：す
いようにする。同期語から取り出されたリセット可能化
パルスが自動ＥＯＣリセットハルスの前に１カウントに
達すると、カウンタ５９０はリセットされない（第１５
Ｂ図−（４）及び（８））。もしリセット可能化パルス
がＥＯＣリセットパルスの発生後に１カウントを与えら
れると、カウント５９０は再びリセットされない（パル
ス発生器６０５によって供給されたゲート波形の第２の
正パルスとの一致）。もＬ７同期語が同期語可能化パル
スの間隔の量検出されないと、カウンタ５９０は連続的
にシフトレジスタ６０４とライン６１０（第１５図Ｂ（
５））を介して自らをリセットする。これによって、発
生器６００はメモリとして、同期語がシフトレジスタ６
０４及びライン６１０により検出されるまで、１司期語
可能化パルスを発生する時点についての情報を保持する
。検出された同期語が発生器６０５、ナントゲート６１
２によって与えられる正ゲート波形（第１ｓＢ図−（４
１）と一致しない限り、カウンタ５９０をリセットする
ため同期語をライン６１３上にくるように可能化される
。
３つの出力を試験し、ゲート波形（第１５図Ｂ（４））
を発生する。このゲート波形は、シフトレジスタ６０４
によって発生された自動ＥＯＣＩｊセットパルスの発生
後１クロックタイム以内に同期語イネーブルパルスが発
生した時該パルスにカウンタのリセットをさ一＋！：す
いようにする。同期語から取り出されたリセット可能化
パルスが自動ＥＯＣリセットハルスの前に１カウントに
達すると、カウンタ５９０はリセットされない（第１５
Ｂ図−（４）及び（８））。もしリセット可能化パルス
がＥＯＣリセットパルスの発生後に１カウントを与えら
れると、カウント５９０は再びリセットされない（パル
ス発生器６０５によって供給されたゲート波形の第２の
正パルスとの一致）。もＬ７同期語が同期語可能化パル
スの間隔の量検出されないと、カウンタ５９０は連続的
にシフトレジスタ６０４とライン６１０（第１５図Ｂ（
５））を介して自らをリセットする。これによって、発
生器６００はメモリとして、同期語がシフトレジスタ６
０４及びライン６１０により検出されるまで、１司期語
可能化パルスを発生する時点についての情報を保持する
。検出された同期語が発生器６０５、ナントゲート６１
２によって与えられる正ゲート波形（第１ｓＢ図−（４
１）と一致しない限り、カウンタ５９０をリセットする
ため同期語をライン６１３上にくるように可能化される
。
ライン６０６上の垂直ブランキング信号（第１５Ｂ図−
（１））は発生器６００に対するゲート６１１の結合ク
ロックを不能化することによって同期語可能化パルス発
生器６００を１０ケの水平ラインの間隔の間可能化状態
におき、更にカウンタ５９０のカウント１５位置の結合
クロックを防止するように結合きれる。このことにより
復号／時間軸補正回路を同期検出器５７２及び５７５中
にロック［２て同期語時間に可能化せし、め、適当な動
作のために同期語５６Ｂ及び誤差ゲート５８２をセット
する。
（１））は発生器６００に対するゲート６１１の結合ク
ロックを不能化することによって同期語可能化パルス発
生器６００を１０ケの水平ラインの間隔の間可能化状態
におき、更にカウンタ５９０のカウント１５位置の結合
クロックを防止するように結合きれる。このことにより
復号／時間軸補正回路を同期検出器５７２及び５７５中
にロック［２て同期語時間に可能化せし、め、適当な動
作のために同期語５６Ｂ及び誤差ゲート５８２をセット
する。
そのデータは３８Ｃ基漁クロツク金以って多重ボートシ
フトレジスタ５６８から第２同期語検出回路５７５（第
４６Ｂ図）のシフトレジスタ部分に読み出される。その
シフトし・ジスタ部分は直−並列変換器５７７のデータ
入力（（結合された３つの出力ライ：、′を有する。、
基準クロック発生器９Ｂによってう（＞′５７Ｂ上に発
生された多本クロックは８Ｃ速度で、３データビツトセ
ルのブロック中のデータを、回’ｆＪｈ ５７５のシフ
トし・ジスク部分がら変換器５７７に、ＳＣの１サイク
ルの間隔の間、ラッチする。シリアル−パラレル変換器
の内容はＳＣの各サイクル毎に次のＲＡＭ５７９に送ら
れる変換器５７７の３出カライン５８０はＲＡＭ５７９
の入力に延長し２ている。最終時間軸補正（・−；ｊＲ
ＡＭ５７９において行なわれ、その書込みアドレス発生
器６１４は、Ｒ，ＡＭの入力におけルテー ｆ 速Ｊｔ
カＳ Ｃｒ：あるが、復Ｐｉ ｆ−タが３８Ｃにおい
てであるので、基準ＳＣでクロックさね、る。
フトレジスタ５６８から第２同期語検出回路５７５（第
４６Ｂ図）のシフトレジスタ部分に読み出される。その
シフトし・ジスタ部分は直−並列変換器５７７のデータ
入力（（結合された３つの出力ライ：、′を有する。、
基準クロック発生器９Ｂによってう（＞′５７Ｂ上に発
生された多本クロックは８Ｃ速度で、３データビツトセ
ルのブロック中のデータを、回’ｆＪｈ ５７５のシフ
トし・ジスク部分がら変換器５７７に、ＳＣの１サイク
ルの間隔の間、ラッチする。シリアル−パラレル変換器
の内容はＳＣの各サイクル毎に次のＲＡＭ５７９に送ら
れる変換器５７７の３出カライン５８０はＲＡＭ５７９
の入力に延長し２ている。最終時間軸補正（・−；ｊＲ
ＡＭ５７９において行なわれ、その書込みアドレス発生
器６１４は、Ｒ，ＡＭの入力におけルテー ｆ 速Ｊｔ
カＳ Ｃｒ：あるが、復Ｐｉ ｆ−タが３８Ｃにおい
てであるので、基準ＳＣでクロックさね、る。
また読出しアドレス発生器６２３、ラッチ減算回路６２
４はＲＡＭアドレスの読出しを行なうため基準ＳＣでク
ロッ、りされる。第ａ４Ａ−Ｄ図の基準クロック発生器
９８からの読出し／書込みモード信号及び書込み可能化
信号は、読出り、サイクルが副搬送波サイクルの一部及
び書込みサイクルの間、異なるサイクル同期語の一部で
生じるようにＲＡＭアドレスの続出し及び書込みを制御
ブる（第１２Ｂ図参照）。
４はＲＡＭアドレスの読出しを行なうため基準ＳＣでク
ロッ、りされる。第ａ４Ａ−Ｄ図の基準クロック発生器
９８からの読出し／書込みモード信号及び書込み可能化
信号は、読出り、サイクルが副搬送波サイクルの一部及
び書込みサイクルの間、異なるサイクル同期語の一部で
生じるようにＲＡＭアドレスの続出し及び書込みを制御
ブる（第１２Ｂ図参照）。
修正が必要な時間ずれ誤差は誤差ゲート５８２で決定で
れる。第２同期ｇ検出器５７５によって同期語が検出さ
れるど、ライン６０８上の信号が誤差ゲトを開き、線５
７１上の基準５８Ｃクロツクパルスを６−カウンタ５８
５により、分周器に送る。カウンタ５８３の１つの出力
けり・−ドエラーアドレス発生器６２３に達１〜、該発
生器にＳＣレートクロックパルスを供給する。基準Ｖ２
がライン５８１に受信されると誤差ゲート５８２が閉じ
られ、カウンタ５８３への基準３ＳＣクロツクパルスの
供給を終了する。従って、ＳＣレートクロックパルスは
もはやリードエラーアドレス発生器６２５には供給でれ
ず、この時点て供給された数がビデオ信号の同期語とＳ
Ｃの全サイクル数におけるリファレンスＨ／′２との時
間ずれを表わす、また、読出し誤差アドレス発生器にお
ける誤差カウントのラッチングを行なう遅延及び・くル
ス生成器６２１によって１パルス発生さＪする。、遅れ
パルスはり〜ドエラ・−アドレス発生器６２へに供給さ
れ、ラッチする。ｖ？、いて１り七ットパ月スがラッチ
パルスから発生されて、１．／３分割の２進カウンタ５
８３をリセット＋−１ｉ差アドレス発生器６２５を読（
Ｊｊす。そのカウンタは基準ｉと、３分割された肩３Ｃ
のサイ、クルにおいて測定された第２同期語検出器５７
５ Ｋよｈ検１（１さコ１．る同期語間のタイミングＭ
Ｋ応じて読出；、アドレスを七ッ卜する。
れる。第２同期ｇ検出器５７５によって同期語が検出さ
れるど、ライン６０８上の信号が誤差ゲトを開き、線５
７１上の基準５８Ｃクロツクパルスを６−カウンタ５８
５により、分周器に送る。カウンタ５８３の１つの出力
けり・−ドエラーアドレス発生器６２３に達１〜、該発
生器にＳＣレートクロックパルスを供給する。基準Ｖ２
がライン５８１に受信されると誤差ゲート５８２が閉じ
られ、カウンタ５８３への基準３ＳＣクロツクパルスの
供給を終了する。従って、ＳＣレートクロックパルスは
もはやリードエラーアドレス発生器６２５には供給でれ
ず、この時点て供給された数がビデオ信号の同期語とＳ
Ｃの全サイクル数におけるリファレンスＨ／′２との時
間ずれを表わす、また、読出し誤差アドレス発生器にお
ける誤差カウントのラッチングを行なう遅延及び・くル
ス生成器６２１によって１パルス発生さＪする。、遅れ
パルスはり〜ドエラ・−アドレス発生器６２へに供給さ
れ、ラッチする。ｖ？、いて１り七ットパ月スがラッチ
パルスから発生されて、１．／３分割の２進カウンタ５
８３をリセット＋−１ｉ差アドレス発生器６２５を読（
Ｊｊす。そのカウンタは基準ｉと、３分割された肩３Ｃ
のサイ、クルにおいて測定された第２同期語検出器５７
５ Ｋよｈ検１（１さコ１．る同期語間のタイミングＭ
Ｋ応じて読出；、アドレスを七ッ卜する。
計測き？’ 、Ｊ、−時・間差値はラッグ〜と減算器に
供給され、か今、算３ ｔＬる。５誤差を、ちｒｉ ’
Ｑすクロックは３分割されるので、几ＡＭ５７９は副搬
送波サイクルの整数の誤差を調整する。３ビツト・シフ
トレジスタ６１７、悦差うツヂ６１８及びゲー トロ１
９はデータが几ＡＭ５７９に通った後、残余の誤差の３
８Ｃの１サイクルの分数部分の補正を行なう。ＲＡＭの
出力における並列−直列変換器６２０は基準クロック発
生器９Ｂから非多重化クロックを受信し、シフトレジス
タ６１７の入力においてデータ速度を３８ＣＫ戻すよう
に変換する。第１５Ｃ図は位相器５６７によって行なわ
れる代表的な補正及びこれにｌ（ＲＡＭ５７９及びシフ
トレジスタ６１７による時間軸補正を示す。
供給され、か今、算３ ｔＬる。５誤差を、ちｒｉ ’
Ｑすクロックは３分割されるので、几ＡＭ５７９は副搬
送波サイクルの整数の誤差を調整する。３ビツト・シフ
トレジスタ６１７、悦差うツヂ６１８及びゲー トロ１
９はデータが几ＡＭ５７９に通った後、残余の誤差の３
８Ｃの１サイクルの分数部分の補正を行なう。ＲＡＭの
出力における並列−直列変換器６２０は基準クロック発
生器９Ｂから非多重化クロックを受信し、シフトレジス
タ６１７の入力においてデータ速度を３８ＣＫ戻すよう
に変換する。第１５Ｃ図は位相器５６７によって行なわ
れる代表的な補正及びこれにｌ（ＲＡＭ５７９及びシフ
トレジスタ６１７による時間軸補正を示す。
タイムベース修正器５６５の修正された出力は端子６２
２に現われる。［７かしながら、サブキャリアの特定の
位相に関して再定義された基準）し７２信号が、エラー
ゲート５８２の動作の際時間ずれの測定に用いられると
、タイムベース修正器５６５によって発生器れたビデオ
信号に、４６ナノ秒、１５Ｈｚのジッタが起きてしまう
。
２に現われる。［７かしながら、サブキャリアの特定の
位相に関して再定義された基準）し７２信号が、エラー
ゲート５８２の動作の際時間ずれの測定に用いられると
、タイムベース修正器５６５によって発生器れたビデオ
信号に、４６ナノ秒、１５Ｈｚのジッタが起きてしまう
。
タイムベース修正器５６５の９ビツトパラレル出力はデ
ータ転送回路１２９に接続される。
ータ転送回路１２９に接続される。
データ転送回路
再生時に、データが復調され、データデコーダ及び時間
軸補正回路１００によって時間軸が補正された後、ビデ
オデータの８ビツトラインと、もしパリティ保護が含ま
れているなら、付加された単−パリティビットラインは
、第９Ａ図のブロック図に示すデータ転送回路１２９に
加えられ、そのデータ転送回路の出力は正常再生モード
が使用されている場合には色度処理回路１０１に、又は
データが転送モードにおいて本装置を使用する他のディ
スク駆動メモリに転送されている場合には符号化スイッ
チ１２６に印加される。
軸補正回路１００によって時間軸が補正された後、ビデ
オデータの８ビツトラインと、もしパリティ保護が含ま
れているなら、付加された単−パリティビットラインは
、第９Ａ図のブロック図に示すデータ転送回路１２９に
加えられ、そのデータ転送回路の出力は正常再生モード
が使用されている場合には色度処理回路１０１に、又は
データが転送モードにおいて本装置を使用する他のディ
スク駆動メモリに転送されている場合には符号化スイッ
チ１２６に印加される。
データ転送回路は時間軸補正器から来るデータのパリテ
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３ＳＣ速度で現われ、ＮＲＺデータの全ての５個の
データは同じビデオ情報をほぼ現わしている。上記回路
の誤差マスク部分は、３ビツト・メモリを形成する一連
の７リツプフロツプによりデータ列をクロックし、もし
パリティ・チエツクが誤差を検出すれば、第３の前のデ
ータ語が、誤差検出位置に再挿入される。第３の前のデ
ータ語の再挿入は、第３の前のデータ語が誤差を含むデ
ータ語より正しいビデオ情報を表わしているならば、誤
差をマスクする。６第３のす／グルは検出された誤差テ
ンプルの代シに再挿入される。なぜなら、サンプルされ
る信号のレベルが数サンプルの期間はぼ一定に止まる色
度情報を含むなら、例えば５ＳＣの先のサイクルより０
゜のサンプルは１２０°又は２４０°でとられたサンプ
ルよ勺おそられ正確である。
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３ＳＣ速度で現われ、ＮＲＺデータの全ての５個の
データは同じビデオ情報をほぼ現わしている。上記回路
の誤差マスク部分は、３ビツト・メモリを形成する一連
の７リツプフロツプによりデータ列をクロックし、もし
パリティ・チエツクが誤差を検出すれば、第３の前のデ
ータ語が、誤差検出位置に再挿入される。第３の前のデ
ータ語の再挿入は、第３の前のデータ語が誤差を含むデ
ータ語より正しいビデオ情報を表わしているならば、誤
差をマスクする。６第３のす／グルは検出された誤差テ
ンプルの代シに再挿入される。なぜなら、サンプルされ
る信号のレベルが数サンプルの期間はぼ一定に止まる色
度情報を含むなら、例えば５ＳＣの先のサイクルより０
゜のサンプルは１２０°又は２４０°でとられたサンプ
ルよ勺おそられ正確である。
またデータ転送回路は３ＳＣパルクロツクを使用してデ
ータを入力から出力ヘクロツクし、アナログ−ディジタ
ル変換器９５におけるサンプリング時に元のパル操作に
よって達成される所望垂直配列位置にサンプルを再位置
決めする。信号がチャンネル符号化されると、ライン間
の連続位相３８ＣクロツクがＮＲＺデータをチャンネル
符号化するために使用されることによシその配列が変え
られる。
ータを入力から出力ヘクロツクし、アナログ−ディジタ
ル変換器９５におけるサンプリング時に元のパル操作に
よって達成される所望垂直配列位置にサンプルを再位置
決めする。信号がチャンネル符号化されると、ライン間
の連続位相３８ＣクロツクがＮＲＺデータをチャンネル
符号化するために使用されることによシその配列が変え
られる。
時間軸補正回路５６５から出るデータはエンコーダ９６
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９Ｃ図（１１及びａυ
に示すようにしてサンプルを再配列するためデータをパ
ル操作する。
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９Ｃ図（１１及びａυ
に示すようにしてサンプルを再配列するためデータをパ
ル操作する。
第１６図に示すデータ転送回路１２９のブロック図にお
いて９本のビットライン、即ちビデオ情報を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ各ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる３８Ｃパルクロック信号を使用
し、７てＦＦ６２６及びＦＦ６２７にクロックされる。
いて９本のビットライン、即ちビデオ情報を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ各ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる３８Ｃパルクロック信号を使用
し、７てＦＦ６２６及びＦＦ６２７にクロックされる。
そのバルクロックは、ライン６３０及び６３１上の基準
クロック発生器９８から受信される６ＳＣ及び−８Ｃ信
号及びライン６５２上の符号化スイッチ１２６を介して
基準論理回路１２５Ｂより受信されるパル・フラグ信号
から、前記１０７２図の下部に示すパルクロック発生器
によって発生される。そのパルフラグ信号はインバータ
６３６、ライン６３４を介してアンドゲート６３５の１
つの入力に印加される。゛またライン６３８を介して他
のアンドゲート６３７の一人力に延長している第２イン
バータ６３６に接続している。ライン６６１上の丁ＳＣ
信号はパルス形成器６３９を通って、アンドゲート６３
５及び６５７の他の入力に延長している出力ライン６４
１及び６４２上の反対位相の３８Ｃ出力信号を発生する
２分割ＦＦ ６４０をクロックする。アンドゲートの出
力はライン６４３に接続され、ＦＦ６２６及びＦＦ６２
７をクロックする相補２重出力バッファ６４５に延長し
ている。
クロック発生器９８から受信される６ＳＣ及び−８Ｃ信
号及びライン６５２上の符号化スイッチ１２６を介して
基準論理回路１２５Ｂより受信されるパル・フラグ信号
から、前記１０７２図の下部に示すパルクロック発生器
によって発生される。そのパルフラグ信号はインバータ
６３６、ライン６３４を介してアンドゲート６３５の１
つの入力に印加される。゛またライン６３８を介して他
のアンドゲート６３７の一人力に延長している第２イン
バータ６３６に接続している。ライン６６１上の丁ＳＣ
信号はパルス形成器６３９を通って、アンドゲート６３
５及び６５７の他の入力に延長している出力ライン６４
１及び６４２上の反対位相の３８Ｃ出力信号を発生する
２分割ＦＦ ６４０をクロックする。アンドゲートの出
力はライン６４３に接続され、ＦＦ６２６及びＦＦ６２
７をクロックする相補２重出力バッファ６４５に延長し
ている。
ライン６５２上のパル７ラグ信号Ｖｉ７の速度で状態を
変える２状態、即ちレベル信号であって、変化するレベ
ルによって、交互にアンドゲート６３５を不能化しアン
ドゲート６３７を可能化して５ＳＣ信号の一つをライン
６４１及び６４２から出力ライン６４３にゲートする。
変える２状態、即ちレベル信号であって、変化するレベ
ルによって、交互にアンドゲート６３５を不能化しアン
ドゲート６３７を可能化して５ＳＣ信号の一つをライン
６４１及び６４２から出力ライン６４３にゲートする。
従って、実際に、パル７ラグ信号は、ビデオデータの連
続水平ラインが反対の位相化３８Ｃ信号によってクロッ
クされるように、ＦＦ６２６及びＦＦ６２７によシライ
ン６２５上のデータをクロックするために使用される３
８Ｃ信号の位相を交互に変える。これによシ連続ライン
のサンプルの垂直配列は連続的色度分離及び処理のため
に再確立されるように、ビデオデータビットを連綬的位
相クロックからパルクロックに戻すように再時間調整さ
れる。前述したようにビデオデータビットは動作の転送
モードにおいて再時間調整されるべきものでない。再時
間調整を防止するため、符号化スイッチ１２６は基準論
理回路１２５Ｂからデータ転送回路１２９へのパルフラ
グの結合を阻止し、その代り低レベル信号をライン６３
２上に置く。これにより可能化信号はアンドゲート６５
５の入力上に置れ、不能化信号はアンドゲート６３７の
入力上に置れ、ライン間連続位相３８０信号はアンドゲ
ート６３５を介してライン６４３上に与えられる。
続水平ラインが反対の位相化３８Ｃ信号によってクロッ
クされるように、ＦＦ６２６及びＦＦ６２７によシライ
ン６２５上のデータをクロックするために使用される３
８Ｃ信号の位相を交互に変える。これによシ連続ライン
のサンプルの垂直配列は連続的色度分離及び処理のため
に再確立されるように、ビデオデータビットを連綬的位
相クロックからパルクロックに戻すように再時間調整さ
れる。前述したようにビデオデータビットは動作の転送
モードにおいて再時間調整されるべきものでない。再時
間調整を防止するため、符号化スイッチ１２６は基準論
理回路１２５Ｂからデータ転送回路１２９へのパルフラ
グの結合を阻止し、その代り低レベル信号をライン６３
２上に置く。これにより可能化信号はアンドゲート６５
５の入力上に置れ、不能化信号はアンドゲート６３７の
入力上に置れ、ライン間連続位相３８０信号はアンドゲ
ート６３５を介してライン６４３上に与えられる。
ＦＦ６２７上のデータはライン６４Ｂを介してアンドゲ
ート６４７に延長しており、゛アントゲー トロ４７け
、直列ビットをライン６５４上に現れる最後ＯＦＦの出
力にシフトするように動作づ′る５つのＦＦ６５１．６
５２及び６５３の第１のものに接続された出力ライン６
４９を有する。またライン６５４は他のアンドゲート６
５５の一人力に延長して（へる。パリティ・トリー・誤
差検出回路６５６は後述するように９ビツト列のデータ
ビットを受信するように結合されており、アンドゲート
６５５に延長している２出力ライ／６５７及び６５８を
有する。誤差が検出されると、アンドゲート６４７を不
能化して誤差を含むビラトラ阻止し、かつライン６５４
上の出力データがアンドゲート６５５を介してライン６
４９にクロックできるようにアンドゲート６５５を可能
化する。これは不正確なビットを、データ列中の第３の
以前に生じたビットに置き代える効果を有し、前述した
理由でほぼ正しいビットにより効果的に誤差をマスクす
る。
ート６４７に延長しており、゛アントゲー トロ４７け
、直列ビットをライン６５４上に現れる最後ＯＦＦの出
力にシフトするように動作づ′る５つのＦＦ６５１．６
５２及び６５３の第１のものに接続された出力ライン６
４９を有する。またライン６５４は他のアンドゲート６
５５の一人力に延長して（へる。パリティ・トリー・誤
差検出回路６５６は後述するように９ビツト列のデータ
ビットを受信するように結合されており、アンドゲート
６５５に延長している２出力ライ／６５７及び６５８を
有する。誤差が検出されると、アンドゲート６４７を不
能化して誤差を含むビラトラ阻止し、かつライン６５４
上の出力データがアンドゲート６５５を介してライン６
４９にクロックできるようにアンドゲート６５５を可能
化する。これは不正確なビットを、データ列中の第３の
以前に生じたビットに置き代える効果を有し、前述した
理由でほぼ正しいビットにより効果的に誤差をマスクす
る。
５ビツト、即ちビット２〜６又は次の最大桁ビット−第
６の最大桁ビットは、また゛ディジタル符号化アナログ
情報を近似するディジタル情報のアナログ変換を発生す
る丸めの加重値を有する抵抗ラダー・ネットワーク６５
９によりサンプルされ、色度位相が反転される必要があ
るか否かを検出するために使用される。ライン６６０上
の出力は基準りに′１ツク発生器９Ｂに延長してお、す
、色度位相が反転される必要があるか否かを検出１”る
ためステージ、１ン基準ビデオ信号のバーストの位相と
比較される。データ転送回路に生じるディジタル−アナ
ログ変換はバースト以外の全てを拒絶するためにゲート
され、基準クロック発生器による使用のためバースト位
相の充分に正確な決定を行ないうる。
６の最大桁ビットは、また゛ディジタル符号化アナログ
情報を近似するディジタル情報のアナログ変換を発生す
る丸めの加重値を有する抵抗ラダー・ネットワーク６５
９によりサンプルされ、色度位相が反転される必要があ
るか否かを検出するために使用される。ライン６６０上
の出力は基準りに′１ツク発生器９Ｂに延長してお、す
、色度位相が反転される必要があるか否かを検出１”る
ためステージ、１ン基準ビデオ信号のバーストの位相と
比較される。データ転送回路に生じるディジタル−アナ
ログ変換はバースト以外の全てを拒絶するためにゲート
され、基準クロック発生器による使用のためバースト位
相の充分に正確な決定を行ないうる。
第１６図に示すブロック図の機能を実行するために使用
できる特別の回路が第４７Ａ図及び第４７Ｂ図に示され
ている。その動作は上記ブロック図に関し１記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー・誤差
検出回路６５６は内部接続され、ビデオ？＃＠に含む８
データビツトラインに関連している多数の排他的オアゲ
ート６６１を備えている。排他的オアゲート６６１の出
力は、他の入力がチャンネル９のパリティビットを受信
するように結合された他の排他的オアゲート６６２の入
力の一つに接続されている。排他的オアゲート６６２は
前述したようにアンドゲートを制御する出力ライン６５
７及び６５８を有するＦＦ６６５を制御して、入力ライ
ン６２５に受信されたビデオデータを通すか、又は誤ま
っている８ビツトのバイトを第３の以前に生じた８ビツ
トのバイトと置換する。
できる特別の回路が第４７Ａ図及び第４７Ｂ図に示され
ている。その動作は上記ブロック図に関し１記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー・誤差
検出回路６５６は内部接続され、ビデオ？＃＠に含む８
データビツトラインに関連している多数の排他的オアゲ
ート６６１を備えている。排他的オアゲート６６１の出
力は、他の入力がチャンネル９のパリティビットを受信
するように結合された他の排他的オアゲート６６２の入
力の一つに接続されている。排他的オアゲート６６２は
前述したようにアンドゲートを制御する出力ライン６５
７及び６５８を有するＦＦ６６５を制御して、入力ライ
ン６２５に受信されたビデオデータを通すか、又は誤ま
っている８ビツトのバイトを第３の以前に生じた８ビツ
トのバイトと置換する。
第４７Ａ図及び第ａ７Ｂ図に示す回路の残余の動作り、
第１６図のブロック図に関して記載しｐ゛ものと本質的
に同じである。
第１６図のブロック図に関して記載しｐ゛ものと本質的
に同じである。
色度分離及び処理
非カラー＠域によって底部に沿ってかこまれている飽和
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイ・−ルドの３つの連總シたテレビジョン・ライ
ンをＡ、、 Ｂ、 Ｃとすれば、従来の櫛型フィルタは
次の関係により色度（クロミナンス ｃｈｒｏｍｉｎａ
ｎｅｅ ）をあられすベクトルを発生する。
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイ・−ルドの３つの連總シたテレビジョン・ライ
ンをＡ、、 Ｂ、 Ｃとすれば、従来の櫛型フィルタは
次の関係により色度（クロミナンス ｃｈｒｏｍｉｎａ
ｎｅｅ ）をあられすベクトルを発生する。
一１／４Ａ ＋ １／２Ｂ −１７４Ｃしかｌ、ＮＴＳ
Ｃテレビジョン信号のカラー副搬送波は交互ラインＡ、
Ｂ及び０間に１８０°の位相シフトを有する。従って例
えばライン人及びＣの１８０°の反転前に＋１／ａＡ
＋ １ ／２Ｂ ＋１ ／４Ｃの速硬的加算は完全な色
度ベクトル、即ちここでは１Ｂ又は簡単に十Ｂｍちライ
ンＢ上の色度を発生する。
Ｃテレビジョン信号のカラー副搬送波は交互ラインＡ、
Ｂ及び０間に１８０°の位相シフトを有する。従って例
えばライン人及びＣの１８０°の反転前に＋１／ａＡ
＋ １ ／２Ｂ ＋１ ／４Ｃの速硬的加算は完全な色
度ベクトル、即ちここでは１Ｂ又は簡単に十Ｂｍちライ
ンＢ上の色度を発生する。
この色度ベクトル十Ｂが（色度ベクトル十Ｂを含む）広
帯域信号から抽出されると、色度ベクトルは相殺する。
帯域信号から抽出されると、色度ベクトルは相殺する。
櫛型フィルタは完全な色度及び輝度（ルミナンス、ｌｕ
ｍｉｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
ｍｉｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
しかし第２の場合で、もしライン人及びＢが飽和カラー
領域にあれば非カラー領域中のラインＣと共に、ライン
人は負方向にＢに等しい色度ベクトルを発生し、ライン
Ｂは正方向にＢに等しいベクトルを発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でべ５クトルを組み合せる時、ベクト
ルＡの一１／４は反転されベクトルＢの＋１／２に加え
られて、完全なベクトルＢの＋３／４の和を発生する。
領域にあれば非カラー領域中のラインＣと共に、ライン
人は負方向にＢに等しい色度ベクトルを発生し、ライン
Ｂは正方向にＢに等しいベクトルを発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でべ５クトルを組み合せる時、ベクト
ルＡの一１／４は反転されベクトルＢの＋１／２に加え
られて、完全なベクトルＢの＋３／４の和を発生する。
色度＋６／４Ｂは広帯域信号、即ちラインＢがら抽出さ
れる時、輝度チャンネルの色度ベクトルの残りの＋１／
４が存在するが、色度ベクトルの＋３／４だけが色度チ
ャンネルから抽出される。
れる時、輝度チャンネルの色度ベクトルの残りの＋１／
４が存在するが、色度ベクトルの＋３／４だけが色度チ
ャンネルから抽出される。
第５の場合は、ラインにのみが飽和カラー領域内にあっ
てラインＢ及びＣが非カラー領域にある場合である。第
３の場合は第２の場合に類似しているが、その符号は反
対である。
てラインＢ及びＣが非カラー領域にある場合である。第
３の場合は第２の場合に類似しているが、その符号は反
対である。
ラインＣ（又はＢ及びＣ）が非カラー領域にある第２（
及び第５）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴＳＣカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積７レームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離された輝度に直接戻されて加えられるが、第２
７１７−ムにおいては色度成分は最初反転され、次いで
輝度に加えられる。従ってラインＣが非カラー領域にあ
る上述した第２の場合、非反転フレームにおいて、不完
全な分離のため輝度チャンネルに洩っている＋１／４色
度ベクトルは色１チャンネル中に分離された＋３／４色
度ベクトルに加えられる。
及び第５）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴＳＣカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積７レームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離された輝度に直接戻されて加えられるが、第２
７１７−ムにおいては色度成分は最初反転され、次いで
輝度に加えられる。従ってラインＣが非カラー領域にあ
る上述した第２の場合、非反転フレームにおいて、不完
全な分離のため輝度チャンネルに洩っている＋１／４色
度ベクトルは色１チャンネル中に分離された＋３／４色
度ベクトルに加えられる。
従って完全なベクトルＢＸ即ち完全な色度信号は非反転
画像フレームに対し正しく再構成されるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積画書フレームからカラービデオの第２画像フレームを
再構成する時、色度（＋３／４Ｂ）は最初反転され、輝
度チャンネルにおいて×１／４ベクトルに連続的に加算
される時、反対画像フレームに対して一１／２色度ベク
トルのみを与える一３／４色度ベクトルを発生する。従
って非反転画像フレームにおいて、完全な飽和を以って
再生されるが、他の、即ち反転画像７〜レームにおいて
は色度は１／２の飽和で再生される。従って完全なカラ
ー領域と非カラー領域間のカラー縁を規定するカラー飽
和は１／′２の飽和と完全な飽和の間で１ｓＨｚの速度
で変動する。この可視的なフリッカ−は合成ＮＴＳ（？
４−フィールドカラー符号化テレビジョン信号の再生時
に、支障がある。
画像フレームに対し正しく再構成されるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積画書フレームからカラービデオの第２画像フレームを
再構成する時、色度（＋３／４Ｂ）は最初反転され、輝
度チャンネルにおいて×１／４ベクトルに連続的に加算
される時、反対画像フレームに対して一１／２色度ベク
トルのみを与える一３／４色度ベクトルを発生する。従
って非反転画像フレームにおいて、完全な飽和を以って
再生されるが、他の、即ち反転画像７〜レームにおいて
は色度は１／２の飽和で再生される。従って完全なカラ
ー領域と非カラー領域間のカラー縁を規定するカラー飽
和は１／′２の飽和と完全な飽和の間で１ｓＨｚの速度
で変動する。この可視的なフリッカ−は合成ＮＴＳ（？
４−フィールドカラー符号化テレビジョン信号の再生時
に、支障がある。
色度分離及び処理装置はディジタル櫛型フィル、４及び
ディジ、タル帯域フィルタに関して反転処理をディジタ
ル的に行なう種々のディジタル回路を備えているが、合
成ＮＴＳＣカラー・テレビジョン信号を形成するように
ディジタル的に再組み合せされる時、垂直遷移において
支障のある１５Ｈｚフリッカ−を最小又は完全に相殺す
る被調整色度信号を与える。
ディジ、タル帯域フィルタに関して反転処理をディジタ
ル的に行なう種々のディジタル回路を備えているが、合
成ＮＴＳＣカラー・テレビジョン信号を形成するように
ディジタル的に再組み合せされる時、垂直遷移において
支障のある１５Ｈｚフリッカ−を最小又は完全に相殺す
る被調整色度信号を与える。
その組合せは後述さね、るように１、ＰＣＭ符号化ＮＴ
ＳＣビデオ信号による３倍副搬送波（１０、ア）メガヘ
ルツ・位相交番ライン符号化（ＦＡＴ、 Ｅ 、） ＝
ｌ＋ｌノーンング技術を使用（、て説明されるが、他の
符号化技術、サンプリング技術、周波数等を使用ｌうる
ことは明らかである。更にブロク、り閲要メの入出力を
示す単一ラインは第４８．４９及び５０図の詳細図に示
す如く、選択され六ビット数のディジタル語をあられす
。
ＳＣビデオ信号による３倍副搬送波（１０、ア）メガヘ
ルツ・位相交番ライン符号化（ＦＡＴ、 Ｅ 、） ＝
ｌ＋ｌノーンング技術を使用（、て説明されるが、他の
符号化技術、サンプリング技術、周波数等を使用ｌうる
ことは明らかである。更にブロク、り閲要メの入出力を
示す単一ラインは第４８．４９及び５０図の詳細図に示
す如く、選択され六ビット数のディジタル語をあられす
。
第１７図は１０．７メガヘルツ（Ｒ４Ｈｚ ） Ｐ Ａ
ＬＥＰＣＭビデオ信号が入力端子７００を介し′Ｃディ
ジタル櫛型フィルタ７０１に導入されるディジタル色度
分離、処理装置を示す。フィルタ７０１は種種のテレビ
ジョン信号処理装置に現在使用されている一般的なディ
ジタル櫛型フィルタであるが、ここでは後述する特別の
クロック技術によシディジタル広帯域カラー信号から色
度を分離するようになっている。７・イルタ手段７０１
及び関連クロック技術からの出力はライン（端子）７０
２上の１Ｈ遅延広帯域信号（１水平線遅延期間だけ遅延
せしめられた）及びライン（端子） ７０５ａ上の被抽
出色度信号（なお含まれている低周波成分）を含んでい
る。
ＬＥＰＣＭビデオ信号が入力端子７００を介し′Ｃディ
ジタル櫛型フィルタ７０１に導入されるディジタル色度
分離、処理装置を示す。フィルタ７０１は種種のテレビ
ジョン信号処理装置に現在使用されている一般的なディ
ジタル櫛型フィルタであるが、ここでは後述する特別の
クロック技術によシディジタル広帯域カラー信号から色
度を分離するようになっている。７・イルタ手段７０１
及び関連クロック技術からの出力はライン（端子）７０
２上の１Ｈ遅延広帯域信号（１水平線遅延期間だけ遅延
せしめられた）及びライン（端子） ７０５ａ上の被抽
出色度信号（なお含まれている低周波成分）を含んでい
る。
抽出という語はここでは色度チャンネル中に分離される
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全であるか、不完全であ
るかを規定するために使用される。
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全であるか、不完全であ
るかを規定するために使用される。
被抽出色度信号は色度情報によって占有されているその
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除去する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が５．５８ ＭＨｚ（ＮＴ８Ｃ副搬送波周波数）
で、例えば１５ＭＨｚの帯域幅を有する。
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除去する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が５．５８ ＭＨｚ（ＮＴ８Ｃ副搬送波周波数）
で、例えば１５ＭＨｚの帯域幅を有する。
除去された色度信号はライン（端子） ７０３ｂを介し
てフレーム速度で交互のフレーム上の色度信号を反転す
るディジタル回路に供給される。第１図において反転回
路はここでは形ディジタル１ヒルバート”トランスとし
て示されている奇数対称７０５のディジタル・トランス
バーサル・フィルタ７０５は本発明一実施例、即ちヒル
パート・トランスとして基本的に知られているものを採
用しているが奇数対称のトランスバーサル・フィルタの
特別の形式に変形されたものでもよいが、更にアナログ
反転装置よりもディジタルなものをもちいうる。トラン
スバーサル・フィルタは例えば２〜４ＭＨｚの選択され
た範囲の全ての周波数の位相を９０°回転する特性を有
する。従って反転するということは位相シフト、回転、
反転又は位相操作としてフレーム速度（又はもし１フイ
ールド・カラー符号化ＮＴ８０カラーテレビジョン信号
を再構成するために使用されるならばフィールド速度）
で色度をディジタル的に調整する回路及びプロセスを規
定するために使用される。更に単一蓄積フィールド又は
画像フレームの連続的再生は「交番的繰返し可能再生」
と一般に称されている。
てフレーム速度で交互のフレーム上の色度信号を反転す
るディジタル回路に供給される。第１図において反転回
路はここでは形ディジタル１ヒルバート”トランスとし
て示されている奇数対称７０５のディジタル・トランス
バーサル・フィルタ７０５は本発明一実施例、即ちヒル
パート・トランスとして基本的に知られているものを採
用しているが奇数対称のトランスバーサル・フィルタの
特別の形式に変形されたものでもよいが、更にアナログ
反転装置よりもディジタルなものをもちいうる。トラン
スバーサル・フィルタは例えば２〜４ＭＨｚの選択され
た範囲の全ての周波数の位相を９０°回転する特性を有
する。従って反転するということは位相シフト、回転、
反転又は位相操作としてフレーム速度（又はもし１フイ
ールド・カラー符号化ＮＴ８０カラーテレビジョン信号
を再構成するために使用されるならばフィールド速度）
で色度をディジタル的に調整する回路及びプロセスを規
定するために使用される。更に単一蓄積フィールド又は
画像フレームの連続的再生は「交番的繰返し可能再生」
と一般に称されている。
色度信号はディジタル加算（減算）手段７０６の負入力
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
トランスバーサル・フィルタ７０５は色度信号位相の条
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で負の位相回転を与える。
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で負の位相回転を与える。
色度及び輝度信号は次いでディジタル加算手段７０８に
おいて加算され、出力端子７２８に合成力２−テレビジ
ョン信号を与える。制御手段７０９は例えば全装置のタ
イミングに関係しており、従って前記装置における上流
に発生する種々のタイミング及びクロック入力を有する
。次いで制御手段７０９は櫛型フィルタ手段７０１、ト
ランスバーサル・フィルタ制御入カフ０７、帯域フィル
タ手段７０４のために特別の制御信号を発生し、その制
御信号はパルクロック、１Ｈ遅延ライン、４位相クロッ
ク等を含んでいる。制御手段７０９及び種々の入出力は
更に詳細には第４８Ａ、 ４８Ｂ、 ４９Ａ、 Ｂ及び
０図に図示されており、従ってここでは更に説明しない
。
おいて加算され、出力端子７２８に合成力２−テレビジ
ョン信号を与える。制御手段７０９は例えば全装置のタ
イミングに関係しており、従って前記装置における上流
に発生する種々のタイミング及びクロック入力を有する
。次いで制御手段７０９は櫛型フィルタ手段７０１、ト
ランスバーサル・フィルタ制御入カフ０７、帯域フィル
タ手段７０４のために特別の制御信号を発生し、その制
御信号はパルクロック、１Ｈ遅延ライン、４位相クロッ
ク等を含んでいる。制御手段７０９及び種々の入出力は
更に詳細には第４８Ａ、 ４８Ｂ、 ４９Ａ、 Ｂ及び
０図に図示されており、従ってここでは更に説明しない
。
要するに、第１７図において櫛型フィルタ手段７０１は
３つの隣接テレビジョンラインＡ、 Ｂ、 Ｃを組み合
わせるもので、１対のディジタル０１水平ライン（１Ｈ
）遅延ライン７１０，７１１及び１対の加算手段７１２
，７１３を備えている。１０゜７ ＭＨｚＨル・ビデオ
信号は加算手段７１２と共に遅延ライン７１０に供給さ
れる。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算手段
７１３に供給される。２Ｈ遅遅延骨は加算手段７１２の
他の入力に供給され、次いでその出力は加算（減算）手
段７１３の負の入力に供給される。
３つの隣接テレビジョンラインＡ、 Ｂ、 Ｃを組み合
わせるもので、１対のディジタル０１水平ライン（１Ｈ
）遅延ライン７１０，７１１及び１対の加算手段７１２
，７１３を備えている。１０゜７ ＭＨｚＨル・ビデオ
信号は加算手段７１２と共に遅延ライン７１０に供給さ
れる。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算手段
７１３に供給される。２Ｈ遅遅延骨は加算手段７１２の
他の入力に供給され、次いでその出力は加算（減算）手
段７１３の負の入力に供給される。
ディジタル櫛型フィルタ手段７０１及びここではブロッ
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離された色度及び１Ｈ広広帯域帯に対応する（
８ビツト〕のディジタル語を発生し、第４８Ａ−Ｂ及び
５０Ａ−Ｂ図の概略図に示されている。
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離された色度及び１Ｈ広広帯域帯に対応する（
８ビツト〕のディジタル語を発生し、第４８Ａ−Ｂ及び
５０Ａ−Ｂ図の概略図に示されている。
除去された色度信号はディジタル加算手段７０６を介し
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
第１８図はディジタル・トランスバーサル・フィルタ７
０５を示しており、ディジタル被除去色度信号は一連の
１ザング期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
０５を示しており、ディジタル被除去色度信号は一連の
１ザング期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
加算手段７１５ｂの負入力は最後の遅延回路７１４ｃに
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
加算手段７１５ａ、７１５ｂの出力は夫々マルチプライ
ヤ・プログラム化読出し専用メモリ（ＰＥ（、ＯＭＳ
）７１６ａ、７１６ｂ及び従って加算手段７１７に結合
されている。後者はインバータ・ステージ７１８を介し
７て加算手段７０６からの被除去輝度信号と共に加算手
段７０８に結合されており、加算手段７０８は合成カラ
ーテレビジョン信号を発生する。制御入カフ０７はイン
バータ・ステージ７１８に結合されている。
ヤ・プログラム化読出し専用メモリ（ＰＥ（、ＯＭＳ
）７１６ａ、７１６ｂ及び従って加算手段７１７に結合
されている。後者はインバータ・ステージ７１８を介し
７て加算手段７０６からの被除去輝度信号と共に加算手
段７０８に結合されており、加算手段７０８は合成カラ
ーテレビジョン信号を発生する。制御入カフ０７はイン
バータ・ステージ７１８に結合されている。
動作においてトランスバーサル・フィルタ７０５は輝度
信号に関して色度信号の位相を調節する、即ち交番的カ
ラー画像フレーム上の色度の位相反転をディジタル的に
遂行するディジタル回路を与える。このため、１Ｈ遅遅
延化広帯域帯及び色度信号は端子７０２．７０３ｂを介
して加算手段７０６に導入され、それによってその結果
の輝度信号は加算手段７０８に導入される。輝度信号は
遅延手段７１４ａ〜７１４Ｃの各々において１サンプル
期間（例えば９３＋１秒）遅延されて、被遅延化色度及
び３サンプル遅延色度が加算手段７１５ｂに導入され、
１サンプル及び２サンプル遅延化色度傷号が加算手段７
１５ａに導入される。遅延手段７１４ａ。
信号に関して色度信号の位相を調節する、即ち交番的カ
ラー画像フレーム上の色度の位相反転をディジタル的に
遂行するディジタル回路を与える。このため、１Ｈ遅遅
延化広帯域帯及び色度信号は端子７０２．７０３ｂを介
して加算手段７０６に導入され、それによってその結果
の輝度信号は加算手段７０８に導入される。輝度信号は
遅延手段７１４ａ〜７１４Ｃの各々において１サンプル
期間（例えば９３＋１秒）遅延されて、被遅延化色度及
び３サンプル遅延色度が加算手段７１５ｂに導入され、
１サンプル及び２サンプル遅延化色度傷号が加算手段７
１５ａに導入される。遅延手段７１４ａ。
７１４Ｃは単一シフトレジスタ段を備えている。加算手
段７１５ａ、７１５ｂはほぼ従来のディジタル的なコン
ポ・リュージョン動作において夫々の信号にα５７５及
びｌ１Ｏ９６を乗算するマルチプライヤＰＲＯＭ５ ７
１６ａ、７１６ｂＫ信号を与える。ｊｌＴ ’／−）
Ｍ果の信号は加算手段７１７により加算され、加算され
た信号は前記被調節色度信号を規定するため、輝度信号
に関して９０°進んだ全ての周波数成分を有する。加算
手段７１７の出力１−、ｉインバータステージ７１８を
介し、て加算手段７０８に送られる。あるカラー画像フ
レームにおいて・インバータ手段７１８ Ｐｉ ｕＪ御
手段７０９からの制御入力を介して導入される高レベル
、即ち “１”を有するので、８ビツトの出力語は変化
されないま一加算手段７０８に送られる。
段７１５ａ、７１５ｂはほぼ従来のディジタル的なコン
ポ・リュージョン動作において夫々の信号にα５７５及
びｌ１Ｏ９６を乗算するマルチプライヤＰＲＯＭ５ ７
１６ａ、７１６ｂＫ信号を与える。ｊｌＴ ’／−）
Ｍ果の信号は加算手段７１７により加算され、加算され
た信号は前記被調節色度信号を規定するため、輝度信号
に関して９０°進んだ全ての周波数成分を有する。加算
手段７１７の出力１−、ｉインバータステージ７１８を
介し、て加算手段７０８に送られる。あるカラー画像フ
レームにおいて・インバータ手段７１８ Ｐｉ ｕＪ御
手段７０９からの制御入力を介して導入される高レベル
、即ち “１”を有するので、８ビツトの出力語は変化
されないま一加算手段７０８に送られる。
交番的ビデオ画像フレーム上で、制御入カフ０７は低、
即ち′０″の反転可能化信号（第４９図参照２である。
即ち′０″の反転可能化信号（第４９図参照２である。
データは符号化された２つの相補的な負のシステムで表
わされており、負の数は符号ビット位置に１を有シフ、
その大きさはその絶対値の２の補数である。従って“０
＃反転により符号を変えて２の補数を形成することに対
する反転量は入カフ０７を可能化する。従って＋９０°
回転される被調節色度信号は直接−のフレームにおいて
輝度に加算され、次いで別のフレームにおいて一度に加
算されて、出力端子７２８に合成カラー・テレビジョン
信号を与える。他方、色度は加算手段７１５ａ。
わされており、負の数は符号ビット位置に１を有シフ、
その大きさはその絶対値の２の補数である。従って“０
＃反転により符号を変えて２の補数を形成することに対
する反転量は入カフ０７を可能化する。従って＋９０°
回転される被調節色度信号は直接−のフレームにおいて
輝度に加算され、次いで別のフレームにおいて一度に加
算されて、出力端子７２８に合成カラー・テレビジョン
信号を与える。他方、色度は加算手段７１５ａ。
７１５ｂに対する入力を反転［１２、次シ・）である７
レームにおいて直接加算し２てから１８００反転し次の
ものにおいて加算することによって各フレーム毎に一９
０°回転せしめられる。
レームにおいて直接加算し２てから１８００反転し次の
ものにおいて加算することによって各フレーム毎に一９
０°回転せしめられる。
他の実施例において、トランスバーサル・フィルタ７０
５は１力ラー画像フレ・−ムにおいて、色度信号の位相
、を９０ｃＸだけ進め、他のカラー画像ンレームにおい
て９０°だけ遅れさせられて、フ１／−へ間の周波数成
分の１８０°反転したものを与えるように形成′されて
いる。第４ｓａ−Ｃ図、第５０ａ、ｂ図及び第４９ａ、
ｂ図は奇数対称のディジタル・トランスバーサル・フィ
ルタ７０５を使用［７た第１１及び１８図の実施例の概
略を示す。第４８ ａ ”−ｃ図はディジタル櫛型手段
７０１の一例及び第１７図の制御手段７０９０部分を示
す。第５０ａ、ｂ図はディジタル帯域フィルタの一例を
示し、第ａ９ａ、ｂ図はディジタル・トランスバーサル
・フィルタ７０５を信号再結合加算手段７０６．７０８
及び制御手段７０９の残りの回路の一例を示す。全ての
図において、第１７及び１８図の類似の要素は同じよう
な記号によって表示されている。
５は１力ラー画像フレ・−ムにおいて、色度信号の位相
、を９０ｃＸだけ進め、他のカラー画像ンレームにおい
て９０°だけ遅れさせられて、フ１／−へ間の周波数成
分の１８０°反転したものを与えるように形成′されて
いる。第４ｓａ−Ｃ図、第５０ａ、ｂ図及び第４９ａ、
ｂ図は奇数対称のディジタル・トランスバーサル・フィ
ルタ７０５を使用［７た第１１及び１８図の実施例の概
略を示す。第４８ ａ ”−ｃ図はディジタル櫛型手段
７０１の一例及び第１７図の制御手段７０９０部分を示
す。第５０ａ、ｂ図はディジタル帯域フィルタの一例を
示し、第ａ９ａ、ｂ図はディジタル・トランスバーサル
・フィルタ７０５を信号再結合加算手段７０６．７０８
及び制御手段７０９の残りの回路の一例を示す。全ての
図において、第１７及び１８図の類似の要素は同じよう
な記号によって表示されている。
従って第４．８ ａ図において、１ｏ、７ＭＨｚパルビ
デオ信号は入力端子７００を介してディジタル櫛型フィ
ルタ手段７０１に導入される。その出力（第４８ｃ図）
は端子７０３ａ及び７０２上に分離された色度及び１Ｈ
遅延化広帯域信号を有している。端子７１９゜７２５に
おける入力は後述する第４９Ｂ図の制御手段７０９の夫
々の部分において発生されたグループ人及びＢの制御信
号及び対称的パルクロックを有している。端子７１９，
７２５は第４８Ａ図に示す制御手段７０９の４位相クロ
ック発生器７２０に結合されている。クロック発生器７
２０は１Ｈディジタル遅延線７１０，７１１を有するシ
フトレジスタをクロッキングするタイミング回路の部分
を形成している。
デオ信号は入力端子７００を介してディジタル櫛型フィ
ルタ手段７０１に導入される。その出力（第４８ｃ図）
は端子７０３ａ及び７０２上に分離された色度及び１Ｈ
遅延化広帯域信号を有している。端子７１９゜７２５に
おける入力は後述する第４９Ｂ図の制御手段７０９の夫
々の部分において発生されたグループ人及びＢの制御信
号及び対称的パルクロックを有している。端子７１９，
７２５は第４８Ａ図に示す制御手段７０９の４位相クロ
ック発生器７２０に結合されている。クロック発生器７
２０は１Ｈディジタル遅延線７１０，７１１を有するシ
フトレジスタをクロッキングするタイミング回路の部分
を形成している。
遅延線７１０ｊ７１１、加算手段７１２，７１５及び端
子７０２、７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１３ａ及び７２１を介して接続されている。端
子７０５ａは第５ＯＡ、Ｂ図の連続的ディジタル帯域フ
ィルタ手段７０４に入力を与え、端子７０２は第４９Ｂ
図の加算手段７０６に入力を与える。
子７０２、７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１３ａ及び７２１を介して接続されている。端
子７０５ａは第５ＯＡ、Ｂ図の連続的ディジタル帯域フ
ィルタ手段７０４に入力を与え、端子７０２は第４９Ｂ
図の加算手段７０６に入力を与える。
遅延線７１０，７１１は更に２位相クロックを使用する
一連の位相シフトレジスタ７５０．７５１を有してお）
、そのレジスタステージは更に遅延線７１１のグループ
７５０Ａ、７５０Ｂ 及び遅延線７１１のグループ７５
１Ａ、７］ＩＢを成すように配置されている。
一連の位相シフトレジスタ７５０．７５１を有してお）
、そのレジスタステージは更に遅延線７１１のグループ
７５０Ａ、７５０Ｂ 及び遅延線７１１のグループ７５
１Ａ、７］ＩＢを成すように配置されている。
シフトレジスタステージ選択器７５２Ａ、７５２Ｂは遅
延線７１０のグループＡ、Ｂの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５３Ｂは遅延線７１１に対して同じ
動作をする。遅延線７１０，７１１の広ＷＩ域借号選択
器７５４．７５５ｕ、夫々１Ｈ及び２Ｈ遅延化広帯域信
号に対応するディジタル語の選択を行なう。
延線７１０のグループＡ、Ｂの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５３Ｂは遅延線７１１に対して同じ
動作をする。遅延線７１０，７１１の広ＷＩ域借号選択
器７５４．７５５ｕ、夫々１Ｈ及び２Ｈ遅延化広帯域信
号に対応するディジタル語の選択を行なう。
広帯域信号語は分割されて、実際には４位相のパル・ク
ロックである４位相クロックによってシフトレジスタ７
５０Ａ、７５０Ｂの４ビツトステージ中にクロックされ
る。ステージ選択器７５２Ａは交互にシフトレジスタ７
５０Ａの異なる対のステージからバール・クロックに応
答して４ビツト対を受信し負荷する。ステージ選択器７
５２Ｂはシフトレジスタ７５０Ｂのステージと同じよう
に動作する。
ロックである４位相クロックによってシフトレジスタ７
５０Ａ、７５０Ｂの４ビツトステージ中にクロックされ
る。ステージ選択器７５２Ａは交互にシフトレジスタ７
５０Ａの異なる対のステージからバール・クロックに応
答して４ビツト対を受信し負荷する。ステージ選択器７
５２Ｂはシフトレジスタ７５０Ｂのステージと同じよう
に動作する。
グループＡステージ選択器７５２Ａは一つの広帯信号（
４ビツト）選択器７５４の負荷を解除するが、グループ
Ｂステージ選択器７５２Ｂは時間調節され之パルクロッ
クに応答して他の（４ビツト）選択器７５４の負荷を解
除する。選択された時間において、グループＢ選択器は
、結合されたグループＡ及びＢレジスタがテレビジョン
ライン毎に全部で６８０ビツトを与えるようにクロック
される６３倍の副搬送波速度でサンプルされる１ＮＴ８
ｃ水平テレビジヨンラインは６８２−１／２サンプルを
含んでいる。しかし後述するよりにシフトレジスタ用ク
ロックは、レジスタによるテレビジョンライン出力毎に
各ビットラインに対し全ビットが正数のサンプルに等し
いように発生され、レジスタに印加される。ここでの実
施例においてテレビジョンライン毎の６８０サンプルは
レジスタを介してクロックされる。レジスタのクロッキ
ングは放棄された２−１／２サンプル間隔が水平ブラン
キング間９ｉにおいてテレビジョンラインの能動的ビデ
オ情報部分外で生じるように形成されている。
４ビツト）選択器７５４の負荷を解除するが、グループ
Ｂステージ選択器７５２Ｂは時間調節され之パルクロッ
クに応答して他の（４ビツト）選択器７５４の負荷を解
除する。選択された時間において、グループＢ選択器は
、結合されたグループＡ及びＢレジスタがテレビジョン
ライン毎に全部で６８０ビツトを与えるようにクロック
される６３倍の副搬送波速度でサンプルされる１ＮＴ８
ｃ水平テレビジヨンラインは６８２−１／２サンプルを
含んでいる。しかし後述するよりにシフトレジスタ用ク
ロックは、レジスタによるテレビジョンライン出力毎に
各ビットラインに対し全ビットが正数のサンプルに等し
いように発生され、レジスタに印加される。ここでの実
施例においてテレビジョンライン毎の６８０サンプルは
レジスタを介してクロックされる。レジスタのクロッキ
ングは放棄された２−１／２サンプル間隔が水平ブラン
キング間９ｉにおいてテレビジョンラインの能動的ビデ
オ情報部分外で生じるように形成されている。
シフトレジスタ７５０Ａ、７５０Ｂ及び７５１Ａ。
７５１Ｂに４位相クロックを与え、対称的バルクロック
を受信する第４８Ａ図の制御回路７２０はブロック図及
び第４ＰＣ，Ｄ図において結合制御手段のクロック波形
において動作が説明され、その−例は第４８Ａ、４９Ａ
、Ｂ図の摂理図に示す。
を受信する第４８Ａ図の制御回路７２０はブロック図及
び第４ＰＣ，Ｄ図において結合制御手段のクロック波形
において動作が説明され、その−例は第４８Ａ、４９Ａ
、Ｂ図の摂理図に示す。
第５ＯＡ、Ｂ図は第４８Ｂ図の櫛型フィルタ７０１の出
力からの入来抽出色度信号を与える端子７０３ａを有す
る帯域フィルタ手段７０４を示す。帯域フィルタ手段７
０４からの被除去輝度信号は第４９Ａ、Ｂ図の奇数対称
のトランスパーサル・フィルタ７０５への入力を形成す
る第５０Ｂ図の端子７０３ｂにおいて発生される。端子
７０３ｂは加算器／ラッチ・ステージ７５６であり、そ
のラッチは端子７５７含介して色度反転可能化信号によ
ってクロックされる。
力からの入来抽出色度信号を与える端子７０３ａを有す
る帯域フィルタ手段７０４を示す。帯域フィルタ手段７
０４からの被除去輝度信号は第４９Ａ、Ｂ図の奇数対称
のトランスパーサル・フィルタ７０５への入力を形成す
る第５０Ｂ図の端子７０３ｂにおいて発生される。端子
７０３ｂは加算器／ラッチ・ステージ７５６であり、そ
のラッチは端子７５７含介して色度反転可能化信号によ
ってクロックされる。
トランスバーサル・フィルタ７０５（第１７．１８゜４
９図）１１：使用する実施例において、色度反転可能化
信号はラッチのクリア入力を可能化せず、負信号は加算
器／ラッチ・ステージ７５６へのその信号は端子７０３
ｂに現れる。端子７２５のパル・クロックは種々のイン
バータに結合して加算器及び帯ｔｆＣフィルタ手段７０
４を有するラッチ用の複数のクロックを発生する。従っ
てラッチはパル・クロッりによってクロックされ先の論
理要素（例えば加算器、）から次の論理処理要素（加算
器）にディジタル出力を送る。
９図）１１：使用する実施例において、色度反転可能化
信号はラッチのクリア入力を可能化せず、負信号は加算
器／ラッチ・ステージ７５６へのその信号は端子７０３
ｂに現れる。端子７２５のパル・クロックは種々のイン
バータに結合して加算器及び帯ｔｆＣフィルタ手段７０
４を有するラッチ用の複数のクロックを発生する。従っ
てラッチはパル・クロッりによってクロックされ先の論
理要素（例えば加算器、）から次の論理処理要素（加算
器）にディジタル出力を送る。
帯域フィルタ手段７０４の最後の加算器／ラッチ・ステ
ージ７０６は被除失色度信号を分配する。
ージ７０６は被除失色度信号を分配する。
１水平ライン遅延線は広帯域信号からの色度信号分離の
櫛型フィルタ処理を行なうために必要とされる。従って
櫛型フィルタ７０１ Ｆｉパル・フラグと名付けられた
入力によって表わされる全システム・タイミングと同期
していなければならない。
櫛型フィルタ処理を行なうために必要とされる。従って
櫛型フィルタ７０１ Ｆｉパル・フラグと名付けられた
入力によって表わされる全システム・タイミングと同期
していなければならない。
第９Ａ図のビデオ信号システム及び特に第１１Ａ図の基
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちより長い期間の間−つの位相を
有し、ているが、他の位相はよυ短い期間を有（−でお
り、パル・クロックの位相は非対称パル・フラグとコヒ
ーレントに変化する。しかし本色度分離処理回路によっ
て使用されるパル・クロックは非対称パル・クロック、
即ち同じ接続時間の間、他の位相を有するクロックを使
用する。
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちより長い期間の間−つの位相を
有し、ているが、他の位相はよυ短い期間を有（−でお
り、パル・クロックの位相は非対称パル・フラグとコヒ
ーレントに変化する。しかし本色度分離処理回路によっ
て使用されるパル・クロックは非対称パル・クロック、
即ち同じ接続時間の間、他の位相を有するクロックを使
用する。
単一蓄積カラーフィールド又は）ｌ／−ムから合成カラ
ーテレビジョン信号を再構成しようとする時に最も重要
な問題は１フイールドの各ラインが副搬送波ｆｓｃの２
２７−１／２サイクルに等しい持続期間であるといり事
実から生じる。即ち、副搬送波の１−１／２サイクルグ
ラス整数サイクルの時間に等しいことである。櫛型フィ
ルタ手段７０１における↓うなディジタルシフトレジス
タによって形成される時１Ｈ遅延線への所要条件は、テ
レビジョン・ライン当り整数のサンプル、従って１水平
ラインの遅延があることである。
ーテレビジョン信号を再構成しようとする時に最も重要
な問題は１フイールドの各ラインが副搬送波ｆｓｃの２
２７−１／２サイクルに等しい持続期間であるといり事
実から生じる。即ち、副搬送波の１−１／２サイクルグ
ラス整数サイクルの時間に等しいことである。櫛型フィ
ルタ手段７０１における↓うなディジタルシフトレジス
タによって形成される時１Ｈ遅延線への所要条件は、テ
レビジョン・ライン当り整数のサンプル、従って１水平
ラインの遅延があることである。
従って、本発明は全装置の非対称パル・フラグから対称
パル・クロックを発生し７、水平ブランキング期間にお
いて副搬送サイクルの１−”Ｈ、、／ ２プラス整数を
消去し、ライン速度で先のサンプルに関連し７て１８０
°だけシフトする制御手段７（〕９を提供する。従って
パル・クロックはテレビジョン信号を力２−エンコード
するのに必要な４フイールドを再構成するのに要求され
るような副搬送波周波数と正しい位相関係にあるが、全
装置と正し７いタイミング関係にもおる。
パル・クロックを発生し７、水平ブランキング期間にお
いて副搬送サイクルの１−”Ｈ、、／ ２プラス整数を
消去し、ライン速度で先のサンプルに関連し７て１８０
°だけシフトする制御手段７（〕９を提供する。従って
パル・クロックはテレビジョン信号を力２−エンコード
するのに必要な４フイールドを再構成するのに要求され
るような副搬送波周波数と正しい位相関係にあるが、全
装置と正し７いタイミング関係にもおる。
従って第ａｑＣ図はブロック図の形式で第４８Ａ。
Ｂ図及び第４９Ａ、Ｂ図の一概略例に示すディジタル制
御手段７０９を示す。第４９Ｄ図は第４８Ａ、Ｂ及び４
９Ａ、Ｂ図と共（第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
御手段７０９を示す。第４９Ｄ図は第４８Ａ、Ｂ及び４
９Ａ、Ｂ図と共（第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
全システムからの入力は基準ロジック回路１２５Ｂによ
って与えられる非対称ハル・フラグ、６倍の位相連続副
搬送波周波数（６ｆ、、、。）、基準クロック発生口ｊ
！５９８によって与えられる１−１／２倍の位相連続副
搬送波周波数（１／２ｆ、ｃ） 及びフィールド・イ
ンデックス・パルスを夫々の端子７５８９７５９．７６
０及び７６１に有し、ている。こかもの信号はパル・ク
ロック発生器７６２に導スさ′ｉ′］、次いで第４８Ａ
図の制御手段７０９のその部分の４位相クロック発生器
７２０に接続され゛〔い２．。後者は後述するように、
シフトレジスタ７″５ＯＡ、Ｂ及び７５１Ａ、Ｂの４位
相クロッキングを行なう。
って与えられる非対称ハル・フラグ、６倍の位相連続副
搬送波周波数（６ｆ、、、。）、基準クロック発生口ｊ
！５９８によって与えられる１−１／２倍の位相連続副
搬送波周波数（１／２ｆ、ｃ） 及びフィールド・イ
ンデックス・パルスを夫々の端子７５８９７５９．７６
０及び７６１に有し、ている。こかもの信号はパル・ク
ロック発生器７６２に導スさ′ｉ′］、次いで第４８Ａ
図の制御手段７０９のその部分の４位相クロック発生器
７２０に接続され゛〔い２．。後者は後述するように、
シフトレジスタ７″５ＯＡ、Ｂ及び７５１Ａ、Ｂの４位
相クロッキングを行なう。
パル・クロック発生器は端子７５８を介してパル・フラ
グを受信シフ、おれを排他的オア７６３に供給する。後
者は端子７６０からの１／２ｆ８ｏクロツクと一緒にＤ
型スリップ７０ッグ７６４に接続されている。排他的オ
ア７６３及びフリップフロップ７６４は被ゲート位相検
出器を規定している。Ｄ型７リツブフロツプ７６５はフ
リップフロップ７６４に接続され、カウントデコーダ７
７２によって与えられるグループＡ、制御信号（７１９
）に対応するライン７６６まの神正パルスによってクロ
ックでれる。ＪＫ型ンリツプフロッグ７６７はビンＫに
おいてフリップフロップ７６５に接続され、端子７５９
からの６ｆ８ｃクロツクによってクロックされる。フリ
ップフロップ７６７はアンドゲート７６８に接続され、
７リツグ７０ツグ７６５のクリアピンに接続されている
。
グを受信シフ、おれを排他的オア７６３に供給する。後
者は端子７６０からの１／２ｆ８ｏクロツクと一緒にＤ
型スリップ７０ッグ７６４に接続されている。排他的オ
ア７６３及びフリップフロップ７６４は被ゲート位相検
出器を規定している。Ｄ型７リツブフロツプ７６５はフ
リップフロップ７６４に接続され、カウントデコーダ７
７２によって与えられるグループＡ、制御信号（７１９
）に対応するライン７６６まの神正パルスによってクロ
ックでれる。ＪＫ型ンリツプフロッグ７６７はビンＫに
おいてフリップフロップ７６５に接続され、端子７５９
からの６ｆ８ｃクロツクによってクロックされる。フリ
ップフロップ７６７はアンドゲート７６８に接続され、
７リツグ７０ツグ７６５のクリアピンに接続されている
。
フリップ７０ツブ７６５，７６７及びアンドゲート７６
８は共は被ゲート位相補正器全規定している。
８は共は被ゲート位相補正器全規定している。
アンドゲート７６８は６ｆ、。のクロックを受信し、次
いで２分１ｉｌｌ（÷２ ）ＪＫ型フリッグフロツプ７
６９及び１３６５分割（÷１３７５５ ）カウンタ７７
０に結合されている。÷１３６５カウンタ７７０は端子
７６１からのフィールド・インデックス・パルスを受信
し、リセットパルス発生器手段７７１を介して÷２７リ
ツプ７０ッグ７６９に結合されている。第４９Ｂ図に示
す如く、フィールド・インデックス・パルスはフリップ
フロップステージを介して被反転２ ｆ、ｃに再クロッ
クされる。またカウンタ７７０は端子７９１上にグＡ−
プＡ及びＢ制御信号を発生するカウントレコーダ７７２
接続されている。グループＡ制御信号はクリップフロッ
プ７６５をクロックする補正パルス７６６を規定する。
いで２分１ｉｌｌ（÷２ ）ＪＫ型フリッグフロツプ７
６９及び１３６５分割（÷１３７５５ ）カウンタ７７
０に結合されている。÷１３６５カウンタ７７０は端子
７６１からのフィールド・インデックス・パルスを受信
し、リセットパルス発生器手段７７１を介して÷２７リ
ツプ７０ッグ７６９に結合されている。第４９Ｂ図に示
す如く、フィールド・インデックス・パルスはフリップ
フロップステージを介して被反転２ ｆ、ｃに再クロッ
クされる。またカウンタ７７０は端子７９１上にグＡ−
プＡ及びＢ制御信号を発生するカウントレコーダ７７２
接続されている。グループＡ制御信号はクリップフロッ
プ７６５をクロックする補正パルス７６６を規定する。
÷２７リツプフロツプ７６９の出力はパル・クロック発
生器７６２における閉ループを規定するため排他的オア
７６６の第２人力にフィードバックされる対称パル・ク
ロックを含んでいる。またパル・クロックは端子７２５
を介してグループＡ４位相クロックのみを発生する第４
ｓＡ、Ｂ及び４９０図の４位相クロック発生器７２０に
供給される。
生器７６２における閉ループを規定するため排他的オア
７６６の第２人力にフィードバックされる対称パル・ク
ロックを含んでいる。またパル・クロックは端子７２５
を介してグループＡ４位相クロックのみを発生する第４
ｓＡ、Ｂ及び４９０図の４位相クロック発生器７２０に
供給される。
動作において第４９Ｃ及び４９Ｄ図を参照して、色度分
離処理システムがオンされると、カウンタ７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによりリセットされる。後者は被選択
フィールドにおいて生じうるＨｚパルスであり、同期パ
ルスは垂直間隔に一致している。リセット後にバルクロ
ック発生器は真のパルクロックに似ている初期バルクロ
ックの発生を開始する。しかしパルクロックはテレビジ
ョンラインの能動部分において装置パル７ラグと同位相
でなければならない。即ちパルフラグがアップの時Ｎ
２ ｆＳＣの立上り縁はパルクロックの立上り縁と一
致するものと考えられ、逆もそうでちる。このため、回
路がオンになる時、第４９Ｄ−１７又は１８図の波形に
似ている（初期）パルクロックはパルフラグと一緒に排
他的オア７６３にフィードバックされる。パルフラグが
高ｔノベル的である時、排他的オア出力はパルクロック
が低レベルである低レベルである。パルフラグが低レベ
ルである時、排他的オア出力はパルクロックが高レベル
である時、低レベルである。従ってパルクロックは２
ｆｓｃと一緒にフリップ７０ツグ７６４に供給される３
ｆ、ｃを与えるようにパル操作される。フリップ７０
ツブ７６４はパル操作化信号及び７ｆ、。
離処理システムがオンされると、カウンタ７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによりリセットされる。後者は被選択
フィールドにおいて生じうるＨｚパルスであり、同期パ
ルスは垂直間隔に一致している。リセット後にバルクロ
ック発生器は真のパルクロックに似ている初期バルクロ
ックの発生を開始する。しかしパルクロックはテレビジ
ョンラインの能動部分において装置パル７ラグと同位相
でなければならない。即ちパルフラグがアップの時Ｎ
２ ｆＳＣの立上り縁はパルクロックの立上り縁と一
致するものと考えられ、逆もそうでちる。このため、回
路がオンになる時、第４９Ｄ−１７又は１８図の波形に
似ている（初期）パルクロックはパルフラグと一緒に排
他的オア７６３にフィードバックされる。パルフラグが
高ｔノベル的である時、排他的オア出力はパルクロック
が低レベルである低レベルである。パルフラグが低レベ
ルである時、排他的オア出力はパルクロックが高レベル
である時、低レベルである。従ってパルクロックは２
ｆｓｃと一緒にフリップ７０ツグ７６４に供給される３
ｆ、ｃを与えるようにパル操作される。フリップ７０
ツブ７６４はパル操作化信号及び７ｆ、。
信号（波形第４９Ｄ−１６，１７及び１８図）比較する
。もしクリップフロップ７６４がデータをとると、パル
クロックはパルフラグと同相でなく、その逆もそうであ
る。従って排他的オア及びクリップ７０ツブ７６４は被
ゲート位相検出を行なう。
。もしクリップフロップ７６４がデータをとると、パル
クロックはパルフラグと同相でなく、その逆もそうであ
る。従って排他的オア及びクリップ７０ツブ７６４は被
ゲート位相検出を行なう。
もしパルクロックが正【−い位相にないと、フリップフ
ロップ７６５，７６７ｉびアンドゲート７６８がら成る
被ゲート位相補正器は６ｆ、ｃクロックの１サイクルを
削除し、位相を１８０°だけシフトし、パルフラグに対
してパルクロックを正しい位相にする。補正パルス７６
６は位相が同じであることがわかっているテレビジョン
ラインの能動的部分において検出及び補正が行なわれる
時間を遅延せしめる。ビデオ信号システムにおいて使用
されるサンプリングクロックのパル操作は第９，１１図
に関して前述したように水平ブランキング間隔時には生
じないので対称バルクロックの正しい位相の検出は水平
間隔時に生じ得ない。しかし−賀正しい対称パルクロッ
ク位相が検出されれば、その後バルクロック位相は色度
分離及び処理回路１０１において水平ブランキング間隔
時に変化する。
ロップ７６５，７６７ｉびアンドゲート７６８がら成る
被ゲート位相補正器は６ｆ、ｃクロックの１サイクルを
削除し、位相を１８０°だけシフトし、パルフラグに対
してパルクロックを正しい位相にする。補正パルス７６
６は位相が同じであることがわかっているテレビジョン
ラインの能動的部分において検出及び補正が行なわれる
時間を遅延せしめる。ビデオ信号システムにおいて使用
されるサンプリングクロックのパル操作は第９，１１図
に関して前述したように水平ブランキング間隔時には生
じないので対称バルクロックの正しい位相の検出は水平
間隔時に生じ得ない。しかし−賀正しい対称パルクロッ
ク位相が検出されれば、その後バルクロック位相は色度
分離及び処理回路１０１において水平ブランキング間隔
時に変化する。
カウンタ７７０は１テレビジヨンラインに対応する６ｆ
、。（第４９Ｄ−１図）の１３６５カウントをカウント
ダウンし、キャリア出力（ａｑＤ−ｓ図）を２ｆ、ｃ（
第４９Ｄ−２図）の立上り繰上でリセットパルス発生器
７７１に送る。後者はキャリア出力が低レベルになった
後、６カウントを与える一連のＤ型フリップフロッグ、
従って第４９−４乃至８図に示す連絣した高レベルを含
んでいる。第４９−６，８図の波形に対応する反転出力
信号は２ 、Ｔ Ｋ型フリップ７０ツブ７６９（第４９
Ｄ−９図）に対して低レベル状態の開始と終りを与え、
端子７２５に現われる３ｆ、ｃ（第４９Ｄ−１０図）で
対称バルクロックを発生する。
、。（第４９Ｄ−１図）の１３６５カウントをカウント
ダウンし、キャリア出力（ａｑＤ−ｓ図）を２ｆ、ｃ（
第４９Ｄ−２図）の立上り繰上でリセットパルス発生器
７７１に送る。後者はキャリア出力が低レベルになった
後、６カウントを与える一連のＤ型フリップフロッグ、
従って第４９−４乃至８図に示す連絣した高レベルを含
んでいる。第４９−６，８図の波形に対応する反転出力
信号は２ 、Ｔ Ｋ型フリップ７０ツブ７６９（第４９
Ｄ−９図）に対して低レベル状態の開始と終りを与え、
端子７２５に現われる３ｆ、ｃ（第４９Ｄ−１０図）で
対称バルクロックを発生する。
第４９Ｄ−１０，１１図を比較することによって分るよ
うに、パルクロックの位相は位相遅Ｍ５ｆｓｃ信号の２
〜了サイクルを除失することによって１８０°だけシフ
トされる。このため、２フリツプフロツプ７６９の入力
が低になった後、６ｆ８ｃの次の立上り縁に対応するパ
ルクロックの立上υ縁はパルクロックの次の２つの立上
り縁に止まるように低レベルに止まる。フリップフロッ
プ７６９の入力が高になった後、６ｆ、ｃの次の立上シ
縁でパルクロックは高レベルになるが、先のライン（第
４９Ｄ−１１図）においてその位相に対し１８０°の位
相シフトを有しており、従って、名テレビジョンライン
の副搬送波の７サイクルを除去する要求が達成される。
うに、パルクロックの位相は位相遅Ｍ５ｆｓｃ信号の２
〜了サイクルを除失することによって１８０°だけシフ
トされる。このため、２フリツプフロツプ７６９の入力
が低になった後、６ｆ８ｃの次の立上り縁に対応するパ
ルクロックの立上υ縁はパルクロックの次の２つの立上
り縁に止まるように低レベルに止まる。フリップフロッ
プ７６９の入力が高になった後、６ｆ、ｃの次の立上シ
縁でパルクロックは高レベルになるが、先のライン（第
４９Ｄ−１１図）においてその位相に対し１８０°の位
相シフトを有しており、従って、名テレビジョンライン
の副搬送波の７サイクルを除去する要求が達成される。
カウント・デコーダ７７２はカウンタ７７０に結合され
、被選択カウントの後にグループＡ及びＢ制御信号を発
生し、それらの信号は端子７１９を介して４位相クロッ
ク発生器７２０に導入される。グループＡ制御信号は前
述したようにライン７６６上のパルスとして被ゲート位
相補正器に供給される。
、被選択カウントの後にグループＡ及びＢ制御信号を発
生し、それらの信号は端子７１９を介して４位相クロッ
ク発生器７２０に導入される。グループＡ制御信号は前
述したようにライン７６６上のパルスとして被ゲート位
相補正器に供給される。
４位相クロック発生器７２０は櫛型フィルタ・シフト・
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル３ｆ、。サ
ンプルクロックを使用して、テレビジョンライン毎の整
数、例えば６８０のサンプルを発生する要件を満す。こ
れによりライン毎に整数をうまく解決し、丁サイクルは
ラインからラインへの正しいサンプリングを妨げ、そし
て除去されるか又は補償されなければならない。このた
め４位相クロック発生器７２０は端子７２５を介してパ
ルクロック、１アウト・オブ４．２進デコーダ７７４、
第４８Ａ、Ｂ図のシフトレジスタステージ選択器７５２
Ａ（及び選択器７５５Ｂ）に結合された４分割（÷４）
２進カウンタ７７３を備えている。２進デコーダ７７４
のデータ入力は高レベルに接続されていて、被選択出力
は低レベルに等しく、選択されていない出力は高レベル
に等しい。シフトレジスタ選択１７５２Ａ及び７５２Ｂ
はカウントデコーダ７７２からのグループＡ及びＢ制御
信号に応答してシフトレジスタ・グループＡ又はＢから
のディジタル語を選択する広帯域選択器７５４（第４８
Ａ図）に接続されている。２進デコーダ７７４はラッチ
７７５、従って４Ｄ型フリツプフロツプ７７６ ａ −
ｄに接続されている。出力がその入力に追従するランチ
７７５はパルクロックに接続され、フリップフロップ７
７６ａ−ｄはインバータ７７７ ｆ、介してこれに接続
されている。４位相クロックはインバータステージを介
して、７リツプフロツブ７７６ａ−ｄの出力φ１．φ２
．φ３及びφ４に発生され、第４９Ｄ−１２−１５図に
示されている。クロックφ１〜φ４は横型フィルタ７１
１（第４８Ａ−Ｂ図）のシフトレジスタ７５１Ａ （及
び７５１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジス
タ７５０Ａに導入される。ビデオ入力信号はシフトレジ
スタの端子７００に導入される。
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル３ｆ、。サ
ンプルクロックを使用して、テレビジョンライン毎の整
数、例えば６８０のサンプルを発生する要件を満す。こ
れによりライン毎に整数をうまく解決し、丁サイクルは
ラインからラインへの正しいサンプリングを妨げ、そし
て除去されるか又は補償されなければならない。このた
め４位相クロック発生器７２０は端子７２５を介してパ
ルクロック、１アウト・オブ４．２進デコーダ７７４、
第４８Ａ、Ｂ図のシフトレジスタステージ選択器７５２
Ａ（及び選択器７５５Ｂ）に結合された４分割（÷４）
２進カウンタ７７３を備えている。２進デコーダ７７４
のデータ入力は高レベルに接続されていて、被選択出力
は低レベルに等しく、選択されていない出力は高レベル
に等しい。シフトレジスタ選択１７５２Ａ及び７５２Ｂ
はカウントデコーダ７７２からのグループＡ及びＢ制御
信号に応答してシフトレジスタ・グループＡ又はＢから
のディジタル語を選択する広帯域選択器７５４（第４８
Ａ図）に接続されている。２進デコーダ７７４はラッチ
７７５、従って４Ｄ型フリツプフロツプ７７６ ａ −
ｄに接続されている。出力がその入力に追従するランチ
７７５はパルクロックに接続され、フリップフロップ７
７６ａ−ｄはインバータ７７７ ｆ、介してこれに接続
されている。４位相クロックはインバータステージを介
して、７リツプフロツブ７７６ａ−ｄの出力φ１．φ２
．φ３及びφ４に発生され、第４９Ｄ−１２−１５図に
示されている。クロックφ１〜φ４は横型フィルタ７１
１（第４８Ａ−Ｂ図）のシフトレジスタ７５１Ａ （及
び７５１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジス
タ７５０Ａに導入される。ビデオ入力信号はシフトレジ
スタの端子７００に導入される。
動作時に、オーバラップする４位相クロックφ１〜φ４
（１５０−Ｈ秒）は多重ステージ、２位相シフトレジス
タ７５０Ａ（７５１Ａ ）に与えられ、所要クロッキン
グ速度を得るため連続的４ビツト対を別のステージにク
ロックすることなしに、その速度を操作できない。第４
９Ｄ−１０図のパルクロックの２−７サイクル時に４位
相クロックは第４９Ｄ−１２−１５図に示す如く不能化
されて正しい１Ｈ遅延を与える。更に、５１２ビツトの
容量を有するシフトレジスタが容易に利用可能なので、
これらは１水平ライン遅延に対応する６８０ビツトを与
えるために使用される。
（１５０−Ｈ秒）は多重ステージ、２位相シフトレジス
タ７５０Ａ（７５１Ａ ）に与えられ、所要クロッキン
グ速度を得るため連続的４ビツト対を別のステージにク
ロックすることなしに、その速度を操作できない。第４
９Ｄ−１０図のパルクロックの２−７サイクル時に４位
相クロックは第４９Ｄ−１２−１５図に示す如く不能化
されて正しい１Ｈ遅延を与える。更に、５１２ビツトの
容量を有するシフトレジスタが容易に利用可能なので、
これらは１水平ライン遅延に対応する６８０ビツトを与
えるために使用される。
グループＡシフトレジスタ７５０Ａ及び１Ｈ遅延線７１
０，７１１のみのタイミング制御は第ａｑＣ図に示され
ているけれど、パルクロッタライン７２５及びグループ
Ｂ制御信号ライン７１９は１Ｈ遅延線７１０（第４８Ａ
図）のグループＢシフトレジスタに導入される。更に１
Ｈ遅延線７１１（第ａＳＣ図）は１Ｈ遅延線７１０と同
じで、同様にしてパルクロック及びグループＡ及びＢ制
御信号を使用する。
０，７１１のみのタイミング制御は第ａｑＣ図に示され
ているけれど、パルクロッタライン７２５及びグループ
Ｂ制御信号ライン７１９は１Ｈ遅延線７１０（第４８Ａ
図）のグループＢシフトレジスタに導入される。更に１
Ｈ遅延線７１１（第ａＳＣ図）は１Ｈ遅延線７１０と同
じで、同様にしてパルクロック及びグループＡ及びＢ制
御信号を使用する。
第４９Ａ、Ｂ図は第ａｑＣ図の制御手段７０９及びまた
第１８図の奇数対称を有するトランスパーサルフィルタ
７０５のディジタル型の一実施例を示しており、後者は
被除去色度及び１Ｈ遅延化広帯域信号を受信する端子７
０５ｂ及び７０２を備えている。
第１８図の奇数対称を有するトランスパーサルフィルタ
７０５のディジタル型の一実施例を示しており、後者は
被除去色度及び１Ｈ遅延化広帯域信号を受信する端子７
０５ｂ及び７０２を備えている。
フィルタ７０５の種々の要素７１４〜７１８は概略的に
図示されており、色度信号の位相を＋９０゜回転させる
手段を規定しており、これによってインバータ手段７１
Ｂは制御入カフ０７に応答して信号を１８０°反転する
。−９０°の回転は対応する符号変化、即ち第１８図に
示すものと反対の符号の入力を有する加算器７１５ａと
７１５ｂのラッチをクロッキングすることによって発生
される。インバータ手段７１８は本質的に１８０°の反
転を行なう複数の排他的オアとして、ここでは規定され
ている。
図示されており、色度信号の位相を＋９０゜回転させる
手段を規定しており、これによってインバータ手段７１
Ｂは制御入カフ０７に応答して信号を１８０°反転する
。−９０°の回転は対応する符号変化、即ち第１８図に
示すものと反対の符号の入力を有する加算器７１５ａと
７１５ｂのラッチをクロッキングすることによって発生
される。インバータ手段７１８は本質的に１８０°の反
転を行なう複数の排他的オアとして、ここでは規定され
ている。
帯域フィルタは本質的に２７／３２の利得を有しており
、従って広帯域信号の利得はこの利得と分秒し２なけれ
ばならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化
広帯域信号は２７．／３２を広帯域信号に乗算する２７
．／３２乗算器ＦＲＯＭ７２２に結合さｔｌ、単位利得
を与える。広帯域信号は次いで帯域フィルタ手段７０４
によって生じる色度チャンネルにおける遅延と、広帯域
グヤンネルにおける遅延を恰し２くさせる遅延手段７２
５（８ステージ）を介して加算手段７０６に供給される
。種々のラッチ７２４は加算手段７０６と７０８間に設
けられており１、加算手段７０６からの輝度信号のクロ
ッキング時に、中間信号の一時的蓄積を行なう。合成カ
ラーテレビジョン信号は被蓄積ビデオ信号の交番的にく
シ返でねる再生を組合せることによって第４９Ｂ図の加
算手段７０８を介して出力端子７２８に発生される。
、従って広帯域信号の利得はこの利得と分秒し２なけれ
ばならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化
広帯域信号は２７．／３２を広帯域信号に乗算する２７
．／３２乗算器ＦＲＯＭ７２２に結合さｔｌ、単位利得
を与える。広帯域信号は次いで帯域フィルタ手段７０４
によって生じる色度チャンネルにおける遅延と、広帯域
グヤンネルにおける遅延を恰し２くさせる遅延手段７２
５（８ステージ）を介して加算手段７０６に供給される
。種々のラッチ７２４は加算手段７０６と７０８間に設
けられており１、加算手段７０６からの輝度信号のクロ
ッキング時に、中間信号の一時的蓄積を行なう。合成カ
ラーテレビジョン信号は被蓄積ビデオ信号の交番的にく
シ返でねる再生を組合せることによって第４９Ｂ図の加
算手段７０８を介して出力端子７２８に発生される。
第４９Ｃ図のバルクロック発生器のブロック図は第４９
Ａ、Ｂ図に概略的に示されているが、第４９Ｃ図の４位
相クロック発生器７２０は第４８Ａ、Ｂ図に概略的に示
されている。発生器７６２及び７６０の動作は第４９Ｃ
図に記載されているので、第４？Ａ、Ｂ図の概略図にお
いては更に説明を必要としないであろつ。
Ａ、Ｂ図に概略的に示されているが、第４９Ｃ図の４位
相クロック発生器７２０は第４８Ａ、Ｂ図に概略的に示
されている。発生器７６２及び７６０の動作は第４９Ｃ
図に記載されているので、第４？Ａ、Ｂ図の概略図にお
いては更に説明を必要としないであろつ。
１〜かし２更に第４９Ａ図はブランキングの挿入による
コンピュータ制御システム９２、ビット消去回路１２７
及び基準クロック発生器９４によって与えらハる色度切
換及びフレーム切換入力を受信する端子７７８ヲ有して
いる。フレーム切換入力はシステム再生カラーバースト
と連絣位相ＳＣの位相を比較することによって発生され
た色度反転可能化信号である。これらの位相が異なる時
は、フレームスイッチ入力は色度回路を反転させる状態
にする。従ってフレ・−ム切換入力は加算／ラッチステ
ージ７５６（第５０Ｂ図）Ｋ供給される同じ色度反転可
能信号である色度反転可能信号の形で、後述−ｒるｍ＜
トランスバーサル・フィルタ７０５への制御入カフ０７
を、第４９Ｂ及び５０Ａ図の端子７５７に発生する。第
１８図におい゛Ｃ前述したように色度反転可能化信号は
１画像フレーム時に高１７ベルであって、変化されない
入力を、反転させる排他的オアを通過させ、別にフレー
ムでは低レベルで符号全変還１、この補数を形成シ１、
従って色度を反転する。端子７７Ｂの色度切拝入力ｔよ
アントゲ・−ドア７９を介し、てフレーム切換入力に結
合し、装置が蓄積手段（ディスク／′デープ）からの信
号を受信していｌい時、例えば装置が電子−電子モード
であって色度反転が所望されない時に、フレーム切換信
号が反転を可能化することを阻止する。
コンピュータ制御システム９２、ビット消去回路１２７
及び基準クロック発生器９４によって与えらハる色度切
換及びフレーム切換入力を受信する端子７７８ヲ有して
いる。フレーム切換入力はシステム再生カラーバースト
と連絣位相ＳＣの位相を比較することによって発生され
た色度反転可能化信号である。これらの位相が異なる時
は、フレームスイッチ入力は色度回路を反転させる状態
にする。従ってフレ・−ム切換入力は加算／ラッチステ
ージ７５６（第５０Ｂ図）Ｋ供給される同じ色度反転可
能信号である色度反転可能信号の形で、後述−ｒるｍ＜
トランスバーサル・フィルタ７０５への制御入カフ０７
を、第４９Ｂ及び５０Ａ図の端子７５７に発生する。第
１８図におい゛Ｃ前述したように色度反転可能化信号は
１画像フレーム時に高１７ベルであって、変化されない
入力を、反転させる排他的オアを通過させ、別にフレー
ムでは低レベルで符号全変還１、この補数を形成シ１、
従って色度を反転する。端子７７Ｂの色度切拝入力ｔよ
アントゲ・−ドア７９を介し、てフレーム切換入力に結
合し、装置が蓄積手段（ディスク／′デープ）からの信
号を受信していｌい時、例えば装置が電子−電子モード
であって色度反転が所望されない時に、フレーム切換信
号が反転を可能化することを阻止する。
第４９Ａ、Ｂ図において、バルクロック発生器は、また
÷２ＪＫ ７リツプフロソプ７６９及びインバ・−タフ
８０の反転ビンを介して２イン７８１，７８２にバルク
ロックを発生する。そのバルクロックは通常、加算手段
７５１ａ、ｂ、乗算器ＰＲＯＭ、 ７１６ ａ、 ｂ。
÷２ＪＫ ７リツプフロソプ７６９及びインバ・−タフ
８０の反転ビンを介して２イン７８１，７８２にバルク
ロックを発生する。そのバルクロックは通常、加算手段
７５１ａ、ｂ、乗算器ＰＲＯＭ、 ７１６ ａ、 ｂ。
１サンプル遅延線７１４ａ、 ｂ、 ｃ及び遅延手段７
２３と関連し７た種々のラッチをクロックするために使
用される。
２３と関連し７た種々のラッチをクロックするために使
用される。
第１９図は色度分離システムの別の実施例を示しておυ
、第１７図と同様の要素には同様の記号が付しである。
、第１７図と同様の要素には同様の記号が付しである。
第１７．１８．４９図のトランスバーサル・フィルタ７
０５は制御人カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されでいる。
０５は制御人カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されでいる。
あるフレームにおいてその反転手段は部域フィルタ７０
４ａからの入来信月を変化爆ぜずに通過させるが、別の
フレームにおいて制御入カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のビットを１８０°
シフトさせるため、反転可能化信号全インバータ手段に
与える。加算手段７０６ａから取り出された輝度信号は
加算手段７０８に送られ、後者の手段は前述［７たよう
に、合成カラーテレビジョン信号を端子７２８に発生す
る。
４ａからの入来信月を変化爆ぜずに通過させるが、別の
フレームにおいて制御入カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のビットを１８０°
シフトさせるため、反転可能化信号全インバータ手段に
与える。加算手段７０６ａから取り出された輝度信号は
加算手段７０８に送られ、後者の手段は前述［７たよう
に、合成カラーテレビジョン信号を端子７２８に発生す
る。
第２０図は第１９図の別の実施例の変形例で、加算手段
７０６は除来され、インバータ手段７０５ａはインバー
タ手段７０６ｂによって置換されている。
７０６は除来され、インバータ手段７０５ａはインバー
タ手段７０６ｂによって置換されている。
第２０図のブロック図における同様の要素は同様の記号
が付されている。インバータ手段７０５ｂは帯域フィル
タ７０４、従って減算処理を行なうようになっている加
算手段７０８ａの負入力に結合されているディジタル２
倍化（×２）ステージを構成している。第４９Ｅ、Ｆ図
に示す如く、×２ステージ７５６ａは実際には帯域フィ
ルタ手段７０４の出力に配設され、第５０Ｂ図の加算／
ラッチステージ７５６に対応する。端子７０２上の１Ｈ
遅延化広帯域信号は加算手段７０８ａの正入力に導入さ
れる。
が付されている。インバータ手段７０５ｂは帯域フィル
タ７０４、従って減算処理を行なうようになっている加
算手段７０８ａの負入力に結合されているディジタル２
倍化（×２）ステージを構成している。第４９Ｅ、Ｆ図
に示す如く、×２ステージ７５６ａは実際には帯域フィ
ルタ手段７０４の出力に配設され、第５０Ｂ図の加算／
ラッチステージ７５６に対応する。端子７０２上の１Ｈ
遅延化広帯域信号は加算手段７０８ａの正入力に導入さ
れる。
動作時に、×２ステージ７５６ａは制御入カフ０７ｂ、
即ち色度反転可能化信号によ力制御されて、あるフレー
ムでの負のステージは、１Ｈ遅延化広帯域信号のみから
加算手段７０８ａが合成カラーテレビジョン信号を再構
成するような零出力を発生する。他のフレームにおいて
色度反転可能化信号（７０７ｂ ）は×２ステージ７５
６ａが櫛型フィルタ手段７０１からの広帯域信号と一緒
に、加算手段７０８ａの負犬カヘディジタル信号を通過
せしめるのを不能化する。２倍化処理は実際にはライン
を１ビツトシフトすることによって行なわれるので、加
算手段７０８ａを介しての広帯域信号からの２倍化色度
信号の減算は他の交番的にくり返しうる再生を加え合せ
て、端子７２８上の合成カラーテレビジョン信号を規定
する。第２０図のシステムは加算手段７０６が除失され
ている点で簡単になっている。いずれにしても、第１９
．２０図のシステムは第１７．１８及び４９図のシステ
ムより、くり返しの再生時に色度信号の調整の程度が少
ない。
即ち色度反転可能化信号によ力制御されて、あるフレー
ムでの負のステージは、１Ｈ遅延化広帯域信号のみから
加算手段７０８ａが合成カラーテレビジョン信号を再構
成するような零出力を発生する。他のフレームにおいて
色度反転可能化信号（７０７ｂ ）は×２ステージ７５
６ａが櫛型フィルタ手段７０１からの広帯域信号と一緒
に、加算手段７０８ａの負犬カヘディジタル信号を通過
せしめるのを不能化する。２倍化処理は実際にはライン
を１ビツトシフトすることによって行なわれるので、加
算手段７０８ａを介しての広帯域信号からの２倍化色度
信号の減算は他の交番的にくり返しうる再生を加え合せ
て、端子７２８上の合成カラーテレビジョン信号を規定
する。第２０図のシステムは加算手段７０６が除失され
ている点で簡単になっている。いずれにしても、第１９
．２０図のシステムは第１７．１８及び４９図のシステ
ムより、くり返しの再生時に色度信号の調整の程度が少
ない。
従って第１９．２０図のシステムは被反転フレームの−
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しかし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しかし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
第４９Ｅ、Ｆ図は第２０図に示すディジタル色度分離処
理システム用のインバータ手段及び制御手段の概略を示
す。このため１Ｈ遅延化広帯域信号は櫛型フィルタ手段
７０１（第４８Ｂ図）から端子７０２を介して導入され
、帯域フィルタ手段７０４の出力である被除去色度信号
は第５０Ｂ図の端子７０３ｂから（ここではインバータ
手段の部分を形成している）デジタル×２ステージ７５
６ａを介して導入される。説明を簡単にするため第５０
Ｂ図のデジタル×２ステージ７５６に対応するインバー
タ手段７０５ｂの部分は端子７０６ｂの後に挿入された
点線のブロック７５６ａによって第４９Ｅ図に示されて
いる。前述したように制御入カフ０７ｂは端子７５７上
の色度反転可能化信号に対応する。従って後者の可能化
信号は被反転フレーム上のラッチステージのクリア入力
を可能化し、それを介しての信号の通過を阻止し、帯域
フィルタから加算手段７０８ａへの零入力を実際に与え
る。反転フレームにおいて、色度反転可能化信号はラッ
チステージ７５６ａのクリア入力が色度信号を通過させ
るのを不能化する。２倍化処理はワイヤ接続をシフトす
ることによって行なわれ、色度信号を２倍にするため、
ディジタル語のビットシフトを行ｌり。
理システム用のインバータ手段及び制御手段の概略を示
す。このため１Ｈ遅延化広帯域信号は櫛型フィルタ手段
７０１（第４８Ｂ図）から端子７０２を介して導入され
、帯域フィルタ手段７０４の出力である被除去色度信号
は第５０Ｂ図の端子７０３ｂから（ここではインバータ
手段の部分を形成している）デジタル×２ステージ７５
６ａを介して導入される。説明を簡単にするため第５０
Ｂ図のデジタル×２ステージ７５６に対応するインバー
タ手段７０５ｂの部分は端子７０６ｂの後に挿入された
点線のブロック７５６ａによって第４９Ｅ図に示されて
いる。前述したように制御入カフ０７ｂは端子７５７上
の色度反転可能化信号に対応する。従って後者の可能化
信号は被反転フレーム上のラッチステージのクリア入力
を可能化し、それを介しての信号の通過を阻止し、帯域
フィルタから加算手段７０８ａへの零入力を実際に与え
る。反転フレームにおいて、色度反転可能化信号はラッ
チステージ７５６ａのクリア入力が色度信号を通過させ
るのを不能化する。２倍化処理はワイヤ接続をシフトす
ることによって行なわれ、色度信号を２倍にするため、
ディジタル語のビットシフトを行ｌり。
１Ｈ遅延化広帯域信号は第４９Ａ図の遅延手段７２３に
類似した遅延手段７２５ａ （第４９Ｅ図）に導入され
、広帯域信号中の遅延を帯域フィルタ手段７０４を介し
て導入される色度信号の遅延と、等しくさせる。帯域信
号は次いで利得調整機能を行なｊ２７／３２乗算器７２
２ａ （第４９Ｅ、Ｆ図９に導入される。２７７３２乗
算器７２２ａからの広帯域信号にデジタル×２ステージ
７５６ａからの出力と一緒に、加算手段７０２ａに導入
される。合成ビデオ信号は交番的フレーム上で行なわれ
る減算処理により、加算手段７０８ａによる交番にくり
返しうる再生時に端子７２８に発生される。
類似した遅延手段７２５ａ （第４９Ｅ図）に導入され
、広帯域信号中の遅延を帯域フィルタ手段７０４を介し
て導入される色度信号の遅延と、等しくさせる。帯域信
号は次いで利得調整機能を行なｊ２７／３２乗算器７２
２ａ （第４９Ｅ、Ｆ図９に導入される。２７７３２乗
算器７２２ａからの広帯域信号にデジタル×２ステージ
７５６ａからの出力と一緒に、加算手段７０２ａに導入
される。合成ビデオ信号は交番的フレーム上で行なわれ
る減算処理により、加算手段７０８ａによる交番にくり
返しうる再生時に端子７２８に発生される。
第４？Ａ、Ｂ図の回路における如く、第４９Ｅ、Ｆ図は
入カフ５８．７５９．７６０及び７６１、バルクロック
発生器７６２及びカウントデコーダ７２２と共に端子７
１９上のグループＡ、Ｂ制御信号及び端子７２５上のパ
ルクロックを有する制御手段７０９を含んでいる。前述
したように端子７５７上の色度反転可能化信号はデジタ
ル×２ステージ７５６ａに導入される。インバータ７８
０を介してＪＫフリップ７０ッグ７６９によって与えら
れるバルクロックはライン７８１．７８２を介して遅延
手段７３２ａ、２７７５２乗算器７２２ａ及び加算手段
７０８ａに関連した種々のラッチに導入され、先の論理
処理要素から次の論理処理要素へのゲイジ、よル信号を
クロックする。
入カフ５８．７５９．７６０及び７６１、バルクロック
発生器７６２及びカウントデコーダ７２２と共に端子７
１９上のグループＡ、Ｂ制御信号及び端子７２５上のパ
ルクロックを有する制御手段７０９を含んでいる。前述
したように端子７５７上の色度反転可能化信号はデジタ
ル×２ステージ７５６ａに導入される。インバータ７８
０を介してＪＫフリップ７０ッグ７６９によって与えら
れるバルクロックはライン７８１．７８２を介して遅延
手段７３２ａ、２７７５２乗算器７２２ａ及び加算手段
７０８ａに関連した種々のラッチに導入され、先の論理
処理要素から次の論理処理要素へのゲイジ、よル信号を
クロックする。
第４９Ｅ、Ｆ図の種々の論理素子は従って本質的に第４
９Ａ、Ｂ図のものと同様である。
９Ａ、Ｂ図のものと同様である。
第２１図は前述したように一般的に機能するが、単一蓄
積カラーフィールドのくり返しりる再生によって合成カ
ラーテレビジョン信号を再構成するディジタル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０５ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域信号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号Ｖｉ端子７０３を介してイ
／パータ手段７０５ｃ、特に第１７．１８．４９図のも
のに類似した奇数対称を有するトランスバーサル・フィ
ルタ７０５、電子スイッチ手段７５７への第５人力及び
第２電子スイッチ手段７３８への第１人力に導入される
。それらのスイッチの入力の数は合成カラーテレビジョ
ン信号の４フイールドを再構成するために使用される単
一フィールドの再生数に対応している。従ってトランス
バーサル・フィルタ７０５からの出力はスイッチ出段７
３７への第２人力及びスイッチ手段７３８への第４人力
に接続されている。スイッチ手段７３７からの出力は第
２０、ａｑＥ、Ｆ図のインバータ手段７０５ｂ （又は
第１９図のインバータ手段７０５ａ ）に類似したイン
バータ手段に接続されておシ、次いでスイッチ手段７６
８の第２及び第３人力に接続されている。後者の出力は
加算手段７０８の一人力に接続され、加算手段７０６の
出力は加算手段７０８の他の入力に接続されている。制
御手段７０９は制御式カフ０７ｃを介してスイッチ信号
を発生し、フィールド速度でその入力を介してスイッチ
手段７３７，７３８を歩進させ、トランスバーサル・フ
ィルタ７０５及びインバータ手段７０５ｂを可能化し、
前述したようにフィルタ段７０１．７０４、加算手段７
０６．７０８を制御する。
積カラーフィールドのくり返しりる再生によって合成カ
ラーテレビジョン信号を再構成するディジタル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０５ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域信号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号Ｖｉ端子７０３を介してイ
／パータ手段７０５ｃ、特に第１７．１８．４９図のも
のに類似した奇数対称を有するトランスバーサル・フィ
ルタ７０５、電子スイッチ手段７５７への第５人力及び
第２電子スイッチ手段７３８への第１人力に導入される
。それらのスイッチの入力の数は合成カラーテレビジョ
ン信号の４フイールドを再構成するために使用される単
一フィールドの再生数に対応している。従ってトランス
バーサル・フィルタ７０５からの出力はスイッチ出段７
３７への第２人力及びスイッチ手段７３８への第４人力
に接続されている。スイッチ手段７３７からの出力は第
２０、ａｑＥ、Ｆ図のインバータ手段７０５ｂ （又は
第１９図のインバータ手段７０５ａ ）に類似したイン
バータ手段に接続されておシ、次いでスイッチ手段７６
８の第２及び第３人力に接続されている。後者の出力は
加算手段７０８の一人力に接続され、加算手段７０６の
出力は加算手段７０８の他の入力に接続されている。制
御手段７０９は制御式カフ０７ｃを介してスイッチ信号
を発生し、フィールド速度でその入力を介してスイッチ
手段７３７，７３８を歩進させ、トランスバーサル・フ
ィルタ７０５及びインバータ手段７０５ｂを可能化し、
前述したようにフィルタ段７０１．７０４、加算手段７
０６．７０８を制御する。
周知のように、９０°位相回転はフィールド中に副搬送
波が整数グラス７サイクルあるので、フィールド間に必
要とされる。従ってインバータ手段７０５Ｃはその４つ
の遅緩した再生の各々において９０°だけ単一蓄積フイ
ールドのシフトを行なって合成カラーテレビジョン信号
の４つのフィールドを再構成する。このため被蓄積フィ
ールドの最初の再生時にスイッチ手段７３Ｂはその第１
人力に歩進されて、帯域フィルタ手段７０４から直接ス
イッチ手段７３８を介して加算手段７０Ｂに、被除去色
度信号を、加算手段７０６からの入来輝度信号と一緒に
送る。０°位相シフトでの第１フイールドは端子７２８
に送られる。
波が整数グラス７サイクルあるので、フィールド間に必
要とされる。従ってインバータ手段７０５Ｃはその４つ
の遅緩した再生の各々において９０°だけ単一蓄積フイ
ールドのシフトを行なって合成カラーテレビジョン信号
の４つのフィールドを再構成する。このため被蓄積フィ
ールドの最初の再生時にスイッチ手段７３Ｂはその第１
人力に歩進されて、帯域フィルタ手段７０４から直接ス
イッチ手段７３８を介して加算手段７０Ｂに、被除去色
度信号を、加算手段７０６からの入来輝度信号と一緒に
送る。０°位相シフトでの第１フイールドは端子７２８
に送られる。
被蓄積フィールドの第２の再生時に、スイッチ手段７３
７．７３８はその第２人力に歩進され、色度信号はトラ
ンスバーサル・フィルタ７０５、スイッチ７６７、イン
バータ手段７０５ｂ及びスイッチ手段７３８の第２人力
を介して加算手段７０８に送られる。
７．７３８はその第２人力に歩進され、色度信号はトラ
ンスバーサル・フィルタ７０５、スイッチ７６７、イン
バータ手段７０５ｂ及びスイッチ手段７３８の第２人力
を介して加算手段７０８に送られる。
トランスバーサル・フィルタ７０５は位相シフト、例え
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
は１８０°の位相シフトを与えて、色度信号の履波数成
分を＋２７０°回転させる。
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
は１８０°の位相シフトを与えて、色度信号の履波数成
分を＋２７０°回転させる。
前記フィールドの第３の再生時に、スイッチ手段７３７
．７３８はその第３人力に歩進されて、色度信号はスイ
ッチ手段７５７、インバータ手段７０５ｂ及びスイッチ
手段７３８の第５人力を介して加算手段７０Ｂに送られ
る。従って色度信号は＋１８００回転される。
．７３８はその第３人力に歩進されて、色度信号はスイ
ッチ手段７５７、インバータ手段７０５ｂ及びスイッチ
手段７３８の第５人力を介して加算手段７０Ｂに送られ
る。従って色度信号は＋１８００回転される。
第４の再生時にスイッチ手段７３８は、その第４人力に
歩進されて、色度信号はトランスバーサルフィルタ７０
５のみを介して加算手段７０８に送られ、色度信号を＋
９０°回転させる。４つのフィールドは加算手段７０８
により連続的再生時に組み合されて、端子７２７上に合
成カラーテレビジョン信号を発生する。
歩進されて、色度信号はトランスバーサルフィルタ７０
５のみを介して加算手段７０８に送られ、色度信号を＋
９０°回転させる。４つのフィールドは加算手段７０８
により連続的再生時に組み合されて、端子７２７上に合
成カラーテレビジョン信号を発生する。
位相シフトの符号は変化せしめ得るもので、その回路の
接続及びこれへのクロックは対応するようになっておシ
、フィールドの第２再生時にトランスバーサル・フィル
タ７０５は色度を一９０°回転させ、加算手段７０８に
結合されている。第３の再生時にインバータ手段７０５
ｂは色度を−１８０°回転させ、第４の再生時にトラン
スバーザル・フィルタ７０５は一９０°の回転を与え、
−１８０°の回転を与えるインバータ手段７０５ ｂに
結合され、その組合せによ９色度は一２７０°シフトさ
れ、従って再生の間９０°の位相シフトを与える。
接続及びこれへのクロックは対応するようになっておシ
、フィールドの第２再生時にトランスバーサル・フィル
タ７０５は色度を一９０°回転させ、加算手段７０８に
結合されている。第３の再生時にインバータ手段７０５
ｂは色度を−１８０°回転させ、第４の再生時にトラン
スバーザル・フィルタ７０５は一９０°の回転を与え、
−１８０°の回転を与えるインバータ手段７０５ ｂに
結合され、その組合せによ９色度は一２７０°シフトさ
れ、従って再生の間９０°の位相シフトを与える。
制御手段７０９はバルクロック、４位相クロック、色度
反転可能化信号等を、インバータ手段７０５ｃ。
反転可能化信号等を、インバータ手段７０５ｃ。
フィルター手段７０１．７０４及び加算手段７０６゜７
０８等の種々の要素に与える。
０８等の種々の要素に与える。
周知の如く、合成カラーテレビジョン信号が単一フィー
ルドから再構成さお、る時、水平同期パルスは交番的フ
ィールド上での７水平ライン遅延の加算なしに、連続的
再生時に配列１れない。第２１図の色度処理装置は直接
にはこの問題に関連しておらず、所望の連続したフィー
ルドを分配するけれど、その使用は垂直間隔を検出し、
これに応答して１ライン遅延を挿入する補助手段を必要
とする。
ルドから再構成さお、る時、水平同期パルスは交番的フ
ィールド上での７水平ライン遅延の加算なしに、連続的
再生時に配列１れない。第２１図の色度処理装置は直接
にはこの問題に関連しておらず、所望の連続したフィー
ルドを分配するけれど、その使用は垂直間隔を検出し、
これに応答して１ライン遅延を挿入する補助手段を必要
とする。
３ｆｏサンプリング速度は上述したように使用されてい
るが、他のサンプリング速度も使用しうる。
るが、他のサンプリング速度も使用しうる。
例えばａｆ、。＋ １６／ ｓ ｆ ｓ ｓ等も使用１
７！５る。１テレビジョンライン当り整数のサンプルを
与えるサンプリング速度は、バルクロックを必要としな
い、即ちバルクロック発生器７６２を省略しうるので、
有効である。従ってバルクロックは色度分離及び処理機
能を実施するために、必らずしも必要でない。更に２７
７３２乗算器及び乗算器ＰＲＯＭ５のような要素は単位
利得の帯域フィルタが用いられる場合、装置から除失し
うる。
７！５る。１テレビジョンライン当り整数のサンプルを
与えるサンプリング速度は、バルクロックを必要としな
い、即ちバルクロック発生器７６２を省略しうるので、
有効である。従ってバルクロックは色度分離及び処理機
能を実施するために、必らずしも必要でない。更に２７
７３２乗算器及び乗算器ＰＲＯＭ５のような要素は単位
利得の帯域フィルタが用いられる場合、装置から除失し
うる。
ブランキング挿入及びビット消去回路
ブランキング挿入及びビット消去回路によって実行嘔れ
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化させるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとりつる。従゛つて、もし
ディスクバックの外側のトラックが再生埒ネていて、次
のアドレスされたスチル像が同じディスクバックの内側
トラック上にあるならば、はとんど完全に４フイールド
の時間がヘッドを新しい位置に動かすために必要とされ
る。この期間にブラック画を有することは本質的に喜ば
しいことではないので、グレーレベルが挿入される。そ
の回路はまた再生時に特別の効果を与えるため、１フイ
ールドのサンプルを規定１又はそれ以上のビットが論理
０の状態に本質的にりヒツトせしめるビット消去動作を
行なうようになっている。また第９Ａ図のブロック１２
７に示す回路はディジタル−アナログ変換回路１０２に
よって、パル７ラグ信号から被パル操作化５ＳＣクロツ
ク信号を発生し、かつまた位相調整できる連続的副搬送
波正弦信号を基準クロック発生回路９８によってその回
路に印加される連続的位相の６８Ｃ及び１／２８Ｃ方形
波信号から発生する。更に、その回路は前述したように
基準クロック発生回路９８において検出される画像フレ
ームの第２の再生時に現れる１／２サイクルの３ＳＣを
調整するようになっている。再生動作時に受信テレビジ
ョン信号の交番的フレームの色度の位相を反転するため
色度分離処理回路１０１を可能化する色度反転可能化信
号は回路１２７によって発生され、ライン８７４（第２
２図）を介して出力される。
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化させるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとりつる。従゛つて、もし
ディスクバックの外側のトラックが再生埒ネていて、次
のアドレスされたスチル像が同じディスクバックの内側
トラック上にあるならば、はとんど完全に４フイールド
の時間がヘッドを新しい位置に動かすために必要とされ
る。この期間にブラック画を有することは本質的に喜ば
しいことではないので、グレーレベルが挿入される。そ
の回路はまた再生時に特別の効果を与えるため、１フイ
ールドのサンプルを規定１又はそれ以上のビットが論理
０の状態に本質的にりヒツトせしめるビット消去動作を
行なうようになっている。また第９Ａ図のブロック１２
７に示す回路はディジタル−アナログ変換回路１０２に
よって、パル７ラグ信号から被パル操作化５ＳＣクロツ
ク信号を発生し、かつまた位相調整できる連続的副搬送
波正弦信号を基準クロック発生回路９８によってその回
路に印加される連続的位相の６８Ｃ及び１／２８Ｃ方形
波信号から発生する。更に、その回路は前述したように
基準クロック発生回路９８において検出される画像フレ
ームの第２の再生時に現れる１／２サイクルの３ＳＣを
調整するようになっている。再生動作時に受信テレビジ
ョン信号の交番的フレームの色度の位相を反転するため
色度分離処理回路１０１を可能化する色度反転可能化信
号は回路１２７によって発生され、ライン８７４（第２
２図）を介して出力される。
ブランキング挿入及びビット消去回路１２７の動作は第
２２図に示すブロック図と関連して説明する、基準クロ
ック発生器９８からのフレーム遅延信号はライン８５７
を介して排他的オアゲート８７２の１人力に入力され、
他の入力は基準論理回路１２５ｂから受信されたパルフ
ラグ信号を伝送するライン８７８によって供給される。
２２図に示すブロック図と関連して説明する、基準クロ
ック発生器９８からのフレーム遅延信号はライン８５７
を介して排他的オアゲート８７２の１人力に入力され、
他の入力は基準論理回路１２５ｂから受信されたパルフ
ラグ信号を伝送するライン８７８によって供給される。
ゲート８７２の出力はステアリング論理８７６に延長１
〜ているライン８７８′上に現れる。フレーム遅延信号
は画像フレーム速度でパル７ラグ信号を反転するように
動作し、それによってフレーム〜フレームの１７２６Ｓ
ｅｐロック期間オフセットを、再パルクロックに重合し
、これは、ブランキング挿入及びビットミューティング
回路１２７の出力と以後のデジタル−アナログ変換回路
１０２で用いられ、最終出力ビデオの再位置決めを行う
。
〜ているライン８７８′上に現れる。フレーム遅延信号
は画像フレーム速度でパル７ラグ信号を反転するように
動作し、それによってフレーム〜フレームの１７２６Ｓ
ｅｐロック期間オフセットを、再パルクロックに重合し
、これは、ブランキング挿入及びビットミューティング
回路１２７の出力と以後のデジタル−アナログ変換回路
１０２で用いられ、最終出力ビデオの再位置決めを行う
。
排他的オアゲート８７２を介して７レ一ム遅延スイツチ
信号によって変調されるパル・ディジタル−アナログ変
換クロックによってディジタル−アナログ変換器１０２
内でのビデオデータの信頼性ある再位置決め及びデータ
ストローブを確実にするため、ビデオデータ自体は１／
２クロック期間だけ選択的に遅延され、そのデータのス
トローブはビット間の遷移時に発生されないようになっ
ている。
信号によって変調されるパル・ディジタル−アナログ変
換クロックによってディジタル−アナログ変換器１０２
内でのビデオデータの信頼性ある再位置決め及びデータ
ストローブを確実にするため、ビデオデータ自体は１／
２クロック期間だけ選択的に遅延され、そのデータのス
トローブはビット間の遷移時に発生されないようになっ
ている。
このことは下記の如く第２２図に示す回路の上方部分に
よって達成される。色度処理回路１０１からのビデオデ
ータは８ビツトラツチ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビツトデータマ
ルチプレクサ８５４と共に他の８ビツトラツテ８５３に
延長しているライン８５２上に現れる。ラッチ８５１及
び８５３はライン８５５上の連続的位相の６８０クロツ
クによってクロックされ、８ビツトラツテ８５３の出力
はライン８５６を介してマルチプレクサ８５４に与えら
れる。それらの各ラッチはライ／８５２上に現れるデー
タが３８Ｃの１／′２サイクル遅延されるように、５８
Ｃの１／２サイクルの遅延によりライン８５０からのデ
ータを効果的クロックするが、ライン８５６上のデータ
は２つのラッチによりクロックされることによって３８
Ｃの完全２！１サイクルの遅延を有する。同じデータが
２イン８５２．８５６によってマルチプレクサ８５４に
与えるが、ライン８５６上のデータはライン８５２上の
データに対して３８Ｃの１／２サイクル遅延される。
よって達成される。色度処理回路１０１からのビデオデ
ータは８ビツトラツチ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビツトデータマ
ルチプレクサ８５４と共に他の８ビツトラツテ８５３に
延長しているライン８５２上に現れる。ラッチ８５１及
び８５３はライン８５５上の連続的位相の６８０クロツ
クによってクロックされ、８ビツトラツテ８５３の出力
はライン８５６を介してマルチプレクサ８５４に与えら
れる。それらの各ラッチはライ／８５２上に現れるデー
タが３８Ｃの１／′２サイクル遅延されるように、５８
Ｃの１／２サイクルの遅延によりライン８５０からのデ
ータを効果的クロックするが、ライン８５６上のデータ
は２つのラッチによりクロックされることによって３８
Ｃの完全２！１サイクルの遅延を有する。同じデータが
２イン８５２．８５６によってマルチプレクサ８５４に
与えるが、ライン８５６上のデータはライン８５２上の
データに対して３８Ｃの１／２サイクル遅延される。
基準クロック発生回路９Ｂからのライン８５７上のフレ
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５８に延長している。他
の７レームにおいて、フレーム遅延信号はライン８５２
．８５６からのデータを交互に通過はぜて、前述したよ
うに画像フレームの２度目の再生時に現れる３８０オフ
セツトの１／２サイクルを補正するように、アドレス制
御論理を指令する。
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５８に延長している。他
の７レームにおいて、フレーム遅延信号はライン８５２
．８５６からのデータを交互に通過はぜて、前述したよ
うに画像フレームの２度目の再生時に現れる３８０オフ
セツトの１／２サイクルを補正するように、アドレス制
御論理を指令する。
信号システム・インターフェース１１９を介してコンピ
ュータ制御システム９２によって与えられるブラック消
去又はグレー消去命令がライン８６０及び８６１に与え
られる時、これらは基準入力回路９３Ａによって発生さ
れ、ライン８６２′に与えられる■駆動（ストローブ１
）によってラップ８６２中にストローブされる。ラッチ
８６２は、その被蓄積指令に応じてアドレス制御論理８
５８を制御して、ビデオデータ列に挿入されるブラック
レベル又はブラックレベルデータが出力ライン８６５上
に現れるように、ライン８６３及び８６４上にブラック
又はグレーレベル・ディジタル情報を挿入するため、前
記論理がライン８５９に適当なレベルを与えるようにさ
せる。ブラック及びグレーレベルはこれらレベルをディ
ジタル的に規定する適当な８ビット語によりスイッチ８
６６及び８６７をセットすることによって発生される。
ュータ制御システム９２によって与えられるブラック消
去又はグレー消去命令がライン８６０及び８６１に与え
られる時、これらは基準入力回路９３Ａによって発生さ
れ、ライン８６２′に与えられる■駆動（ストローブ１
）によってラップ８６２中にストローブされる。ラッチ
８６２は、その被蓄積指令に応じてアドレス制御論理８
５８を制御して、ビデオデータ列に挿入されるブラック
レベル又はブラックレベルデータが出力ライン８６５上
に現れるように、ライン８６３及び８６４上にブラック
又はグレーレベル・ディジタル情報を挿入するため、前
記論理がライン８５９に適当なレベルを与えるようにさ
せる。ブラック及びグレーレベルはこれらレベルをディ
ジタル的に規定する適当な８ビット語によりスイッチ８
６６及び８６７をセットすることによって発生される。
選択可能ビットが消去されるべきものである時、ビット
消去制御ライン８６８は、ゲート８６７がアドレス制御
論理８５８に生じるライ／８７１上のビット消去可能化
信号によって可能化されるならば、マルチプレクサにラ
イン８６９を介して与えられる。ビット消去はビデオの
セットアツプ・レベル変化させないようにブランキング
間隔時には禁止される。その禁止はライン８５８′を介
してＤ／Ａ変換及び同期挿入回路１０２，１０３によっ
てアドレス制御論理８５８に与えられるＨ及び■ゲート
化ブランキング信号により達成される。
消去制御ライン８６８は、ゲート８６７がアドレス制御
論理８５８に生じるライ／８７１上のビット消去可能化
信号によって可能化されるならば、マルチプレクサにラ
イン８６９を介して与えられる。ビット消去はビデオの
セットアツプ・レベル変化させないようにブランキング
間隔時には禁止される。その禁止はライン８５８′を介
してＤ／Ａ変換及び同期挿入回路１０２，１０３によっ
てアドレス制御論理８５８に与えられるＨ及び■ゲート
化ブランキング信号により達成される。
パル５Ｃ信号の発生に関して連続的位相の１／２８Ｃ及
び６８Ｃは夫々、ライン８７５及び８５５上に現れ、１
／２８Ｃ信号はライン８７７を介してステアリング論理
８７６に延長している１／２８０パルスを生成するパル
ス生成器８７５に与えられる。ライン８７Ｂ上にパル７
ラグ信号は１／２ＳＣパルスをセラ） （８７９）又は
リセツ） （８７Ｂ）の入力及びライン８５５上の６８
Ｃ信号によってクロックされる２分割器８８１に進めら
れる。その出力はライン８７Ｂ上のパルフラグ信号のレ
ベルに応じてステアリング論理８７６によって適当に進
められる１／２８Ｃパルスによシ位相が変化せしめられ
るライン８８２上の５８Ｃ信号である。
び６８Ｃは夫々、ライン８７５及び８５５上に現れ、１
／２８Ｃ信号はライン８７７を介してステアリング論理
８７６に延長している１／２８０パルスを生成するパル
ス生成器８７５に与えられる。ライン８７Ｂ上にパル７
ラグ信号は１／２ＳＣパルスをセラ） （８７９）又は
リセツ） （８７Ｂ）の入力及びライン８５５上の６８
Ｃ信号によってクロックされる２分割器８８１に進めら
れる。その出力はライン８７Ｂ上のパルフラグ信号のレ
ベルに応じてステアリング論理８７６によって適当に進
められる１／２８Ｃパルスによシ位相が変化せしめられ
るライン８８２上の５８Ｃ信号である。
６８Ｃ及び１／２８Ｃ信号は粗パースト位相回路８８４
に与えられ、その出力は６８Ｃによってクロックされ、
６ラインを有する６ビットシフトレジメタ中に至るライ
ン８８５上に現れて、制御器８８？によシ精のバースト
位相調整を行なう電圧可変コンデンサ回路８８８にライ
ン８８７を介して延長している名６０°のバースト位相
を検出せしめ、更に選択した位相バースト信号をライン
８８７に印加する。
に与えられ、その出力は６８Ｃによってクロックされ、
６ラインを有する６ビットシフトレジメタ中に至るライ
ン８８５上に現れて、制御器８８？によシ精のバースト
位相調整を行なう電圧可変コンデンサ回路８８８にライ
ン８８７を介して延長している名６０°のバースト位相
を検出せしめ、更に選択した位相バースト信号をライン
８８７に印加する。
その出力は合成アナログテレビジョン信号用のバースト
を発生するに当って使用される連続的正弦波ＳＣ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加されるライン８９０上のＳＣ方形波信号
である。
を発生するに当って使用される連続的正弦波ＳＣ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加されるライン８９０上のＳＣ方形波信号
である。
第２２図のブロック図の動作を実行するために使用でき
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な電気的概
略図に示されている。第５ｊＡ及びｓｌＢに示す回路の
動作は第２２図のブロック図で例示した回路とほぼ同じ
ように動作するので、更に詳細な説明は行なわない。
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な電気的概
略図に示されている。第５ｊＡ及びｓｌＢに示す回路の
動作は第２２図のブロック図で例示した回路とほぼ同じ
ように動作するので、更に詳細な説明は行なわない。
しかし、アドレス制御論理８５８に関して、それはライ
ン８５９，８７１，８７４上に適当な指令を与えて、ラ
イン８６０，８６１，８６２’及び８７４′における制
御入力に応じて次のＤ／Ａ変換及び同期挿入回路１０２
にデータを通すためブランキング挿入及びビット消去回
路１２７を動作させる。コンピュータ制御システムによ
って与えられる制御信号からライン８７４′を介してエ
ンコーダスイッチ１２６により与えられるＥＥ／ＰＢ信
号はライン８６２′上の■駆動信号によってラッチ８６
２中にストローブされる。
ン８５９，８７１，８７４上に適当な指令を与えて、ラ
イン８６０，８６１，８６２’及び８７４′における制
御入力に応じて次のＤ／Ａ変換及び同期挿入回路１０２
にデータを通すためブランキング挿入及びビット消去回
路１２７を動作させる。コンピュータ制御システムによ
って与えられる制御信号からライン８７４′を介してエ
ンコーダスイッチ１２６により与えられるＥＥ／ＰＢ信
号はライン８６２′上の■駆動信号によってラッチ８６
２中にストローブされる。
再生動作が行なわれると、ラッチ８６２は２つの回路を
可能化するために延長しているライン８７４上に色度反
転可能化命令を与える。その回路の１つは前述したよう
に色度分離処理回路１０１である。
可能化するために延長しているライン８７４上に色度反
転可能化命令を与える。その回路の１つは前述したよう
に色度分離処理回路１０１である。
他のものはフレーム遅延スイッチライン８５７における
ナントゲート８５７ａである。ナントゲート８５７ａけ
その命令によってフレーム遅延スイッチをアドレス制御
論理８５Ｂに通すように可能化される。Ｅ−Ｅへの動作
時に、ビデオ信号の色度は反転されず前述したフレーム
−フレームへの４６＋１秒のジッターは、連続した４フ
イールド・カラー符号化テレビジョン信号が再生システ
ム？１の電子回路に与えられるので、再生システム９１
によって処理されるビデオ信号中には現れない。ラッチ
８６２にランチされるＥＥ／ＰＢ信号はナンドゲ＝ ）
８５７ａを不能化し、ライン８７４から色度反転可能
化信号状態を除去する。
ナントゲート８５７ａである。ナントゲート８５７ａけ
その命令によってフレーム遅延スイッチをアドレス制御
論理８５Ｂに通すように可能化される。Ｅ−Ｅへの動作
時に、ビデオ信号の色度は反転されず前述したフレーム
−フレームへの４６＋１秒のジッターは、連続した４フ
イールド・カラー符号化テレビジョン信号が再生システ
ム？１の電子回路に与えられるので、再生システム９１
によって処理されるビデオ信号中には現れない。ラッチ
８６２にランチされるＥＥ／ＰＢ信号はナンドゲ＝ ）
８５７ａを不能化し、ライン８７４から色度反転可能
化信号状態を除去する。
アドレス制御論理８５８はナンドゲー） ８８３ａ 。
８８３ｂ及び８８３Ｃ並に、ナンドゲー） ８８３ａ及
び８８３ｂによって与えられる命令を適当なマルチプレ
クサ制ｗＪライン８５９に送るマルチプレクサ８５８ａ
を備えている。ナントゲート８８３ｃは上述した理由で
ブランキング中にビット消去を禁止し、ライン８５８′
を介してゲート化ブランキング信号を受信するように接
続された３つの入力が設けられている。これら５つの機
能の何れかが能動的になるならば、８Ｂ！にの関連入力
は低レベルになってライン８７１を高レベルにしビット
消去回路を不能化する。結局、ナントゲート８３４はブ
ランキング間隔及びグレー ブラック消来動作時を除い
てライン８７１上にビット消去可能化信号を与える。
び８８３ｂによって与えられる命令を適当なマルチプレ
クサ制ｗＪライン８５９に送るマルチプレクサ８５８ａ
を備えている。ナントゲート８８３ｃは上述した理由で
ブランキング中にビット消去を禁止し、ライン８５８′
を介してゲート化ブランキング信号を受信するように接
続された３つの入力が設けられている。これら５つの機
能の何れかが能動的になるならば、８Ｂ！にの関連入力
は低レベルになってライン８７１を高レベルにしビット
消去回路を不能化する。結局、ナントゲート８３４はブ
ランキング間隔及びグレー ブラック消来動作時を除い
てライン８７１上にビット消去可能化信号を与える。
ナントゲート８８３ａ及び８８３ｂは通常再生動作時に
、ナンドゲー） ８８３ｂが低レベル出力信号を発生し
、ナンドゲー） ８８３ａが高レベル出力信号を発生す
るように接続された入力を有する。マルチプレクサ８５
８ａはフレーム遅延スイッチ信号８５７に応答して各フ
レーム毎に２つのライン８５９においてこれらの出力信
号を切換えて４×１マルチグレクサ８５４が前述したよ
うに２つのラッチ８５１及び８５３から受信されたデー
タを交互に通過せしめるようにする。
、ナンドゲー） ８８３ｂが低レベル出力信号を発生し
、ナンドゲー） ８８３ａが高レベル出力信号を発生す
るように接続された入力を有する。マルチプレクサ８５
８ａはフレーム遅延スイッチ信号８５７に応答して各フ
レーム毎に２つのライン８５９においてこれらの出力信
号を切換えて４×１マルチグレクサ８５４が前述したよ
うに２つのラッチ８５１及び８５３から受信されたデー
タを交互に通過せしめるようにする。
グレー消去命令がライン８６１に与えられると、ラッチ
８６２はナントゲート８８５Ｃの入力の１つに低レベル
不能化信号を与えて、ライン８７１からのビット消去可
能化信号を除去する。しかしインバータ８６１ａがラッ
テ８６２によって与えられる低レベル金反転して、ナン
ドゲー） ８８３ａの出力を低レベルならしめる。マル
チプレクサ８５８ａｉ；ｉライン８５９に作用して４×
１マルチプレクサ８５４がライ／８５６からのグレーレ
ベル・ディジクル情報をライン８６４からデータ出力ラ
イン８６５に結合せしめる。
８６２はナントゲート８８５Ｃの入力の１つに低レベル
不能化信号を与えて、ライン８７１からのビット消去可
能化信号を除去する。しかしインバータ８６１ａがラッ
テ８６２によって与えられる低レベル金反転して、ナン
ドゲー） ８８３ａの出力を低レベルならしめる。マル
チプレクサ８５８ａｉ；ｉライン８５９に作用して４×
１マルチプレクサ８５４がライ／８５６からのグレーレ
ベル・ディジクル情報をライン８６４からデータ出力ラ
イン８６５に結合せしめる。
ブラックレベル消去動作はラッチ８６２のブラック消去
命令出力をナンドゲー）８８３ａ、ｂ及びＣの各々の１
つの入力に結合する状態におかれているスイッチ８６Ｈ
によって選択される。ブラック消去命令はこれら全ての
ゲートに高レベル信号を出させる。従ってビット消失可
能化信号はライン８７１から除去され、またマルチプレ
クサ８５ａはライン８５９に作用して４×１マルチグレ
クサ８５４がライン８６３からのブラックレベルディジ
タル情報をデータ出力ライン８６５に与えるようにせし
める。
命令出力をナンドゲー）８８３ａ、ｂ及びＣの各々の１
つの入力に結合する状態におかれているスイッチ８６Ｈ
によって選択される。ブラック消去命令はこれら全ての
ゲートに高レベル信号を出させる。従ってビット消失可
能化信号はライン８７１から除去され、またマルチプレ
クサ８５ａはライン８５９に作用して４×１マルチグレ
クサ８５４がライン８６３からのブラックレベルディジ
タル情報をデータ出力ライン８６５に与えるようにせし
める。
第９Ａ図、第９Ｂ図のブロック図に示す信号システムに
おいて行なわれる最終的再生処理はカラーパースト及び
合成同期信号の発生及び挿入と共に適当な方法で被ディ
ジタル化ビデオ信号をアナログ信号に変換することを含
んでいる。しかしながら、これらの処理が行われる前に
、交互の画像フレームにおいて３８０の１／２サイクル
遅れ、データマルチプレクサ９０１（第２２図）の出力
にあるビデオデータは、ブランキング挿入及びビットミ
ューティング回路１２７によって発生され線？０２上に
あるＰＡＩＪ３ＳＣクロックによってラッチ９０１（第
２５図）に取シ込まれ、ビデオデータを正しく位置決め
するための再クロッキングが行われる。
おいて行なわれる最終的再生処理はカラーパースト及び
合成同期信号の発生及び挿入と共に適当な方法で被ディ
ジタル化ビデオ信号をアナログ信号に変換することを含
んでいる。しかしながら、これらの処理が行われる前に
、交互の画像フレームにおいて３８０の１／２サイクル
遅れ、データマルチプレクサ９０１（第２２図）の出力
にあるビデオデータは、ブランキング挿入及びビットミ
ューティング回路１２７によって発生され線？０２上に
あるＰＡＩＪ３ＳＣクロックによってラッチ９０１（第
２５図）に取シ込まれ、ビデオデータを正しく位置決め
するための再クロッキングが行われる。
実施されるその機能は第２Ｂ図のブロック図に関連して
説明されており、そのブロック図はディジタル−アナロ
グ変換を行ないうるようにビットを配列するため、ビッ
トライン上の各ビットをラッチするランチ９０１にブラ
ンキング挿入及びビット消去回路１２７から延している
８ビツトライン９００上の被ディジタル化ビデオ情報ｆ
、有する。ラッチはビデオデータの再位置決めを固定し
、前述の４６ナノ秒の画像フレーム間ジッタを除去し、
またブランキング挿入及びビット消去回路１２７によっ
て発生される３８Ｃパルクロツクはライン９０２上に与
えられ、第２ランチ９０３、再サンプルゲート９０４を
含む以後のタイミング回路と共にラッチ９０１の出力は
出力ライン９０５を介して電流スイッチ９０６中にクロ
ックされ、該スイッチはこれに接続された基準電流発生
器を有しておシ、電流スイッチ９０６はライン９０７を
介して各８ビットゲイジタル語の重み化アナログ値を与
えて、２５６の可能なレベルを有するアナログ値を与え
る抵抗ラダー回路９０８に接続されている。
説明されており、そのブロック図はディジタル−アナロ
グ変換を行ないうるようにビットを配列するため、ビッ
トライン上の各ビットをラッチするランチ９０１にブラ
ンキング挿入及びビット消去回路１２７から延している
８ビツトライン９００上の被ディジタル化ビデオ情報ｆ
、有する。ラッチはビデオデータの再位置決めを固定し
、前述の４６ナノ秒の画像フレーム間ジッタを除去し、
またブランキング挿入及びビット消去回路１２７によっ
て発生される３８Ｃパルクロツクはライン９０２上に与
えられ、第２ランチ９０３、再サンプルゲート９０４を
含む以後のタイミング回路と共にラッチ９０１の出力は
出力ライン９０５を介して電流スイッチ９０６中にクロ
ックされ、該スイッチはこれに接続された基準電流発生
器を有しておシ、電流スイッチ９０６はライン９０７を
介して各８ビットゲイジタル語の重み化アナログ値を与
えて、２５６の可能なレベルを有するアナログ値を与え
る抵抗ラダー回路９０８に接続されている。
ラダー回路からのアナログ出力信号はライン９０９上に
現れ、該ラインは２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をあ
られす。下部通路９１１はブランキング・フィルタ９１
３に延長しており、該フィルタはブランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移速度を有している。もし再成形フィルタが使用
されていないならば、ブランキング遷移時間に対する急
速なビデオが多くのテレビジョン受信機にリンキングを
生せしめる。従ってライン９１５の出力はスイッチ９２
１に至るライン９１２上に現れ、該スイッチはライン９
２０上の５ＳＣパルクロツクによってクロックされるラ
ッチ９０３から入来するライン９１５によって制御され
る。動作中に、ライン９０９上のアナログ信号は２つの
通路９１０及び９１１を介して延長し、ブランキング期
間を除いて、ビデオ情報を通す位置にある。ブランキン
グ期間、スイッチ９１２はブランキング・フィルタ９１
３によってフィルターされた信号を再サンプリングゲー
ト９０４に接続する下部位置に切換えられる時スイッチ
９１２からの信号は再サンプリングゲート９０４に接続
されているライ・ン９１６上に現れ、該ゲートは前の遷
移からの全ての遷移が消失する位置におけるレベル遷移
の直前の信号レベルをサンプルするように動作する。例
えば８ビツトディジタル語において、値変化が論理的状
態間の７〜８の変化、即ち１〜０の変化を生じ、その各
々はスイッチの遷移状態を発生する。再サンプリングゲ
ート９０４けサンプル及び保持動作を与えるが、バッフ
ァ及び低域フィルタ９１８に延長しているライン９１７
に現れるアナログ情報に影響しないように過渡現象を阻
止する。
現れ、該ラインは２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をあ
られす。下部通路９１１はブランキング・フィルタ９１
３に延長しており、該フィルタはブランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移速度を有している。もし再成形フィルタが使用
されていないならば、ブランキング遷移時間に対する急
速なビデオが多くのテレビジョン受信機にリンキングを
生せしめる。従ってライン９１５の出力はスイッチ９２
１に至るライン９１２上に現れ、該スイッチはライン９
２０上の５ＳＣパルクロツクによってクロックされるラ
ッチ９０３から入来するライン９１５によって制御され
る。動作中に、ライン９０９上のアナログ信号は２つの
通路９１０及び９１１を介して延長し、ブランキング期
間を除いて、ビデオ情報を通す位置にある。ブランキン
グ期間、スイッチ９１２はブランキング・フィルタ９１
３によってフィルターされた信号を再サンプリングゲー
ト９０４に接続する下部位置に切換えられる時スイッチ
９１２からの信号は再サンプリングゲート９０４に接続
されているライ・ン９１６上に現れ、該ゲートは前の遷
移からの全ての遷移が消失する位置におけるレベル遷移
の直前の信号レベルをサンプルするように動作する。例
えば８ビツトディジタル語において、値変化が論理的状
態間の７〜８の変化、即ち１〜０の変化を生じ、その各
々はスイッチの遷移状態を発生する。再サンプリングゲ
ート９０４けサンプル及び保持動作を与えるが、バッフ
ァ及び低域フィルタ９１８に延長しているライン９１７
に現れるアナログ情報に影響しないように過渡現象を阻
止する。
前記低域フィルタの出力はライン９２０を介して増幅渡
化器９１９に接続され、該等化器は正弦×／×丸め補償
を行う。前記補償された信号は次いでブラックレベル以
下に現れるビデオ信号の何らかの輝度要素をクリップす
るブラック・クリップ回路９２１に与えられる。前記等
化器９１９の出力９２２はスイッチ９２３を含む直流回
復ループ及び低域フィルタに対するフィードバック信号
を発生するループ増幅器９２４の部分であう、上記スイ
ッチ９２３はライン９２５上のクランプパルスによって
制御され、ライン９２２上のビデオ信号の直流回復を行
なう。
化器９１９に接続され、該等化器は正弦×／×丸め補償
を行う。前記補償された信号は次いでブラックレベル以
下に現れるビデオ信号の何らかの輝度要素をクリップす
るブラック・クリップ回路９２１に与えられる。前記等
化器９１９の出力９２２はスイッチ９２３を含む直流回
復ループ及び低域フィルタに対するフィードバック信号
を発生するループ増幅器９２４の部分であう、上記スイ
ッチ９２３はライン９２５上のクランプパルスによって
制御され、ライン９２２上のビデオ信号の直流回復を行
なう。
クランプパルスは基準入力回路９３２によって１対のラ
イン９３３に与えられるブランキング合成同期信号中に
含まれている。
イン９３３に与えられるブランキング合成同期信号中に
含まれている。
ブラック・クリップ回路９２１の出力は同期バースト加
算器９２８に延長しているライン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増幅器９３
２に至るライン９３１上に現れるように、ライン９２９
によって信号に加算され、ライン９３０によって同期語
が加算される。上記同期信号はライン９３３上に現れる
ブランキング合成同期信号中に含まれている同期パルス
を使用する同期成形回路によって発生され、上記同期成
形回路は適正な１４０＋１秒の立上シ時間を与え、かつ
正しい成形を行なう。そのバーストはライン９６５上に
基準入力回路９３Ｂによって与えられたバースト・フラ
グ信号に応じて、バースト・エンベロープ発生器９３６
によって発生され、前述したようにビット消失ブランキ
ング挿入回路によって発生器れるライン９３９上のＳＣ
正弦波を変調するためにバースト・エンベロープ発生器
９３６をトリガーする。ライン９２９上の出力はライン
９２７上に供給されるアナログ・ビデオ信号に同期／バ
ースト加算器９２Ｂにおいて加算される９〜１１サイク
ルのパースをＷ−ｊるバースト・エンベロープを含んで
いる。８Ｃサイン波はマルチプレクサ９３８に供給され
、ライン９３７にあるバースト・エンベロープ発生器９
３６の出力によって変調される。
算器９２８に延長しているライン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増幅器９３
２に至るライン９３１上に現れるように、ライン９２９
によって信号に加算され、ライン９３０によって同期語
が加算される。上記同期信号はライン９３３上に現れる
ブランキング合成同期信号中に含まれている同期パルス
を使用する同期成形回路によって発生され、上記同期成
形回路は適正な１４０＋１秒の立上シ時間を与え、かつ
正しい成形を行なう。そのバーストはライン９６５上に
基準入力回路９３Ｂによって与えられたバースト・フラ
グ信号に応じて、バースト・エンベロープ発生器９３６
によって発生され、前述したようにビット消失ブランキ
ング挿入回路によって発生器れるライン９３９上のＳＣ
正弦波を変調するためにバースト・エンベロープ発生器
９３６をトリガーする。ライン９２９上の出力はライン
９２７上に供給されるアナログ・ビデオ信号に同期／バ
ースト加算器９２Ｂにおいて加算される９〜１１サイク
ルのパースをＷ−ｊるバースト・エンベロープを含んで
いる。８Ｃサイン波はマルチプレクサ９３８に供給され
、ライン９３７にあるバースト・エンベロープ発生器９
３６の出力によって変調される。
第２３のブロック図の動作を実行するために使用できる
特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、第
２３図のブロック図に関して説明したように動作するの
で、よυ詳細な説明は行なわない。しかし、第５２Ａ及
び第５２Ｂ図において、ブランキング信号はランチ９０
３に延長しているライン９０５に与えられ、２つのトラ
ンジスタ９５４゜９５５と一緒に、フィルタ９１３から
の上部通路又は下部通路９１４上の何れかの信号を選択
するスイッチ９１２を備えた多数のスイッチングトラン
ジスタ９５３にライン９１５を介して延長する出力を発
生する。ブランキングが生じると、トランジスタ９５３
はトランジスタ９５４を効果的にカットオフするが、ト
ランジスタ９５５は導通状態におかれ、他の時間では反
対のスイッチングが生じる。
特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、第
２３図のブロック図に関して説明したように動作するの
で、よυ詳細な説明は行なわない。しかし、第５２Ａ及
び第５２Ｂ図において、ブランキング信号はランチ９０
３に延長しているライン９０５に与えられ、２つのトラ
ンジスタ９５４゜９５５と一緒に、フィルタ９１３から
の上部通路又は下部通路９１４上の何れかの信号を選択
するスイッチ９１２を備えた多数のスイッチングトラン
ジスタ９５３にライン９１５を介して延長する出力を発
生する。ブランキングが生じると、トランジスタ９５３
はトランジスタ９５４を効果的にカットオフするが、ト
ランジスタ９５５は導通状態におかれ、他の時間では反
対のスイッチングが生じる。
再サンプリングゲート９０４に関して、ライン９１２に
現れるクロックは多数のインバータ９５３及び９５８に
延長しており、これらインバータはトランジスタ９６１
及び９５９に延長しているライン９０２上のクロック信
号がトランス９６０の１次側に正の遷移を与える効果を
有する互いにステップアウトしているように、信号に少
量の伝送遅れを与える効果を有しており、上記トランス
９６０の２次側はディジタル−アナログ変換スイッチ９
０６の変換時に、過渡信号又はスパイクの通過を禁止す
るため、パルス期間時に流れる信号を阻止するダイオー
ドブリッジに接続されている。
現れるクロックは多数のインバータ９５３及び９５８に
延長しており、これらインバータはトランジスタ９６１
及び９５９に延長しているライン９０２上のクロック信
号がトランス９６０の１次側に正の遷移を与える効果を
有する互いにステップアウトしているように、信号に少
量の伝送遅れを与える効果を有しており、上記トランス
９６０の２次側はディジタル−アナログ変換スイッチ９
０６の変換時に、過渡信号又はスパイクの通過を禁止す
るため、パルス期間時に流れる信号を阻止するダイオー
ドブリッジに接続されている。
等化器及び記録再生増幅器
第２４図は前置増幅器１００９に接続された再生ヘッド
１００８を含む記録／再生チャンネルのデータ検出等化
器９９の１部を示し、素子１００８及び１００９の組合
せをブロック１００１として示されている。ディスク面
上に記録された磁束パターンは再生ヘッド１００８によ
って検出され、前置増幅器１００９によって増幅される
。磁気記録の技術マ”周知である再生ヘッドの微分作用
により、端子１００６におけるブロック１００１の出力
信号は被記録磁束の時間微分に比例する電圧である。従
って通常のラプラス変換表示によるブロック１００１の
伝送関係は Ｇ１γに１Ｂ （１）である。ここで
０１は複素伝送関数、Ｋ１は利得定数、Ｓは複素ラグラ
ス変数である。
１００８を含む記録／再生チャンネルのデータ検出等化
器９９の１部を示し、素子１００８及び１００９の組合
せをブロック１００１として示されている。ディスク面
上に記録された磁束パターンは再生ヘッド１００８によ
って検出され、前置増幅器１００９によって増幅される
。磁気記録の技術マ”周知である再生ヘッドの微分作用
により、端子１００６におけるブロック１００１の出力
信号は被記録磁束の時間微分に比例する電圧である。従
って通常のラプラス変換表示によるブロック１００１の
伝送関係は Ｇ１γに１Ｂ （１）である。ここで
０１は複素伝送関数、Ｋ１は利得定数、Ｓは複素ラグラ
ス変数である。
これらの記号表示Ｇ、に、Ｓに関して、これらの記号は
明細書全体に渡って使用されるが、その表示だけは変化
させて、その記号が属する特別の回路を表示させる。下
記の式においてこれに添付されるインデックスを有する
Ｒ、Ｃは明細書及び図面における同じ表示及びインデッ
クスによって示される対応回路素子に属する夫々の抵抗
及びコンデンサを示す。
明細書全体に渡って使用されるが、その表示だけは変化
させて、その記号が属する特別の回路を表示させる。下
記の式においてこれに添付されるインデックスを有する
Ｒ、Ｃは明細書及び図面における同じ表示及びインデッ
クスによって示される対応回路素子に属する夫々の抵抗
及びコンデンサを示す。
第２４図のブロック１００１の出力に対して、等化回路
１０００が接続され、後者の回路は等化作用の理論的説
明に好適な理想化した形で示されている。等化回路１０
００はブロック１００１の出力信号が供給される入力端
子１００６を有している。入力端子１００６に対して積
分回路１００２及び微分回路１００３の入力は夫々接続
される。積分回路の伝達関数は Ｇ２ ＝ Ｋ２ ／Ｓ （２）で、
微分回路の伝達関数は （３ｓ ＝Ｋｓ Ｓ （３）である
。微分信号路において、後述するように、微分回路１０
０３によって行なわれる高周波ブーストを直線的に変化
せしめる可変利得制御回路１ｎ０４が示されている。積
分及び微分回路の夫々の出力信号の差は減算回路１００
５によって概略的に示される如く、とられる。等化回路
１０００の出力端子１００７における差信号は端子１０
０６における入力信号に関する所要の振幅及び位相等化
信号である。
１０００が接続され、後者の回路は等化作用の理論的説
明に好適な理想化した形で示されている。等化回路１０
００はブロック１００１の出力信号が供給される入力端
子１００６を有している。入力端子１００６に対して積
分回路１００２及び微分回路１００３の入力は夫々接続
される。積分回路の伝達関数は Ｇ２ ＝ Ｋ２ ／Ｓ （２）で、
微分回路の伝達関数は （３ｓ ＝Ｋｓ Ｓ （３）である
。微分信号路において、後述するように、微分回路１０
０３によって行なわれる高周波ブーストを直線的に変化
せしめる可変利得制御回路１ｎ０４が示されている。積
分及び微分回路の夫々の出力信号の差は減算回路１００
５によって概略的に示される如く、とられる。等化回路
１０００の出力端子１００７における差信号は端子１０
０６における入力信号に関する所要の振幅及び位相等化
信号である。
記録／再生チャンネルは全ての被伝送信号波数に対し全
体的に平担な振幅応答及び線形位相応答全有する。
体的に平担な振幅応答及び線形位相応答全有する。
ブロック１０００及びこれに接続された等化回路１００
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａ １１ ＝ Ｇ１ （Ｇ２− Ｇ３ ）
（４Ｊでｆｌ）、 （２）及び（３）から０１
、 Ｇ２ 、０３を代入した後Ｇｏｖｅｒａｌｌ ＝
に１８ （Ｋ２ ／Ｓ−に３Ｓ ）である。Ｓ＝ｊωを
代入すると下式が得られる。
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａ １１ ＝ Ｇ１ （Ｇ２− Ｇ３ ）
（４Ｊでｆｌ）、 （２）及び（３）から０１
、 Ｇ２ 、０３を代入した後Ｇｏｖｅｒａｌｌ ＝
に１８ （Ｋ２ ／Ｓ−に３Ｓ ）である。Ｓ＝ｊωを
代入すると下式が得られる。
Ｇｏｖｅｒａｌｌ （ｊω）
第２４図に示す記録再生チャンネルの部分によって導入
される全体の位相シフトは下式によって決められる。
される全体の位相シフトは下式によって決められる。
Ｇ（ｊω）の位相
（６）式の右側の表示は実数（虚数部は０である）ので
、（７）式によって決められる全体の位相シフトはＯで
ある。０シフト位相で、チャンネルを介して伝送される
全周波数に対する線形の位相応答の要件は満足される。
、（７）式によって決められる全体の位相シフトはＯで
ある。０シフト位相で、チャンネルを介して伝送される
全周波数に対する線形の位相応答の要件は満足される。
等化回路が出力端子１００７に、積分及び微分回路の夫
々の出力信号よりも、差信号を与えることが重要である
。後者の回路の冬々は９０°であるが反対符号の位相シ
フトを導入し、積分器では遅れ、微分器においては進む
。従って第２４図の回路１００２．１００３の夫々の出
力信号は互いに正確に１８０°だけ位相が異なり、差信
号は信号の組合せを生じ、これに対して夫々の信号振幅
は互いに減算されるよりか加算される。その他、再生ヘ
ッドの微分作用の＋９０°の位相シフトと組合される積
分器出力信号の一９０°の位相シフトは０°の全位相シ
フトを生じる。他方、微分ヘッドの＋９０の位相シフト
に組合される微分器出力信号の＋９０位相７７トは単純
には反転である１８０°の全体位相シフトを生じる。記
録／再生チャンネルの全位相シフトが００であるか１８
０°であるか、即ち端子１００７での出力信号が被記録
磁束の極性に関して同相か反転しているか否かは後述す
るように等化器１０００によって導入される９００の位
相シフトの符号に依存している。
々の出力信号よりも、差信号を与えることが重要である
。後者の回路の冬々は９０°であるが反対符号の位相シ
フトを導入し、積分器では遅れ、微分器においては進む
。従って第２４図の回路１００２．１００３の夫々の出
力信号は互いに正確に１８０°だけ位相が異なり、差信
号は信号の組合せを生じ、これに対して夫々の信号振幅
は互いに減算されるよりか加算される。その他、再生ヘ
ッドの微分作用の＋９０°の位相シフトと組合される積
分器出力信号の一９０°の位相シフトは０°の全位相シ
フトを生じる。他方、微分ヘッドの＋９０の位相シフト
に組合される微分器出力信号の＋９０位相７７トは単純
には反転である１８０°の全体位相シフトを生じる。記
録／再生チャンネルの全位相シフトが００であるか１８
０°であるか、即ち端子１００７での出力信号が被記録
磁束の極性に関して同相か反転しているか否かは後述す
るように等化器１０００によって導入される９００の位
相シフトの符号に依存している。
そのチャンネルを介して伝送される全ての周波数に対す
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
周知のように第２４図の再生ヘッド１００８及び前置増
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オフし、高周波では降下する。かかる振幅応答は第２７
図でＧ。
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オフし、高周波では降下する。かかる振幅応答は第２７
図でＧ。
Ｒで示す。従ってもし記録／再生チャンネルの全体的に
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波で振幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でプロットされた周
波数に対して積分回路１００２の利得Ｇ２及び微分回路
１００３の利得Ｇ５をあられすグラフを示している。特
性Ｇ２は６ｄＢ／オクターブの割合で周波数と共に低下
し、特性Ｇ３は該周波数と共に上昇する。また微分回路
の他の２つの伝達関数０３′及びＧ３“の図は、後述す
るように利得制御回路１００４の出力信号の変化と共に
これら関数の線形的変化を表わしている。等化回路１０
０６のＧＫにおける伝達関数は線形の大きさＧ２及びＧ
３を附加することによって得られることを示している。
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波で振幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でプロットされた周
波数に対して積分回路１００２の利得Ｇ２及び微分回路
１００３の利得Ｇ５をあられすグラフを示している。特
性Ｇ２は６ｄＢ／オクターブの割合で周波数と共に低下
し、特性Ｇ３は該周波数と共に上昇する。また微分回路
の他の２つの伝達関数０３′及びＧ３“の図は、後述す
るように利得制御回路１００４の出力信号の変化と共に
これら関数の線形的変化を表わしている。等化回路１０
０６のＧＫにおける伝達関数は線形の大きさＧ２及びＧ
３を附加することによって得られることを示している。
等化回路１０００の伝達特性ＧＥは再生ヘッドの伝達特
性ＧＲと相補的である。従って２つの特性ＧＲ及びＧＥ
を組み合せると、第２４図に示す回路によって与えられ
る如く、その等化回路特性ＧＥは低、高周波において再
生ヘッド特性ＧＲの平担度からの分離を補償し、その結
果、全体に平担な振＠特性を生じる。
性ＧＲと相補的である。従って２つの特性ＧＲ及びＧＥ
を組み合せると、第２４図に示す回路によって与えられ
る如く、その等化回路特性ＧＥは低、高周波において再
生ヘッド特性ＧＲの平担度からの分離を補償し、その結
果、全体に平担な振＠特性を生じる。
微分回路によって与えられる高周波ブーストのｆｌｉを
線形的に変化せしめる等化回路によって附加的な利点が
得られる。このため可変利得制御回路は例えば第２４図
において微分信号路において使用されている。回路１０
０４により微分信号の利得を調節することによって、そ
の周波数における等化回路振幅応答の高周波ブーストが
開始する周波数が変化せしめられりる。このため可変抵
抗、即ちポテンショメータが、増幅器が微分信号路に使
用される場合に、その増幅器の利得は第２６図の実施例
に関連して説明されるように周知の方法で変化せしめら
れる。第２８図に示す曲線Ｇｓ、 Ｇ３’。
線形的に変化せしめる等化回路によって附加的な利点が
得られる。このため可変利得制御回路は例えば第２４図
において微分信号路において使用されている。回路１０
０４により微分信号の利得を調節することによって、そ
の周波数における等化回路振幅応答の高周波ブーストが
開始する周波数が変化せしめられりる。このため可変抵
抗、即ちポテンショメータが、増幅器が微分信号路に使
用される場合に、その増幅器の利得は第２６図の実施例
に関連して説明されるように周知の方法で変化せしめら
れる。第２８図に示す曲線Ｇｓ、 Ｇ３’。
Ｇ３“は第２４図の微分回路１００３によって与えられ
、可変利得制御回路１０Ｄ４によって調節される３つの
１４なる値の利得に対して得ることが可能である。利得
調節は上述した伝達関数（３）の利得に３のみに影響し
、従って下記の角周波数の公式に応じて高周波ブースト
が開始される角周波数のみを変化させる。
、可変利得制御回路１０Ｄ４によって調節される３つの
１４なる値の利得に対して得ることが可能である。利得
調節は上述した伝達関数（３）の利得に３のみに影響し
、従って下記の角周波数の公式に応じて高周波ブースト
が開始される角周波数のみを変化させる。
角周波数が増加すると、信号振幅ブーストの量は直線的
に減少し、得られる曲線は０３〜Ｇｓ’〜Ｇ３“等に移
動する。等化回路応答の高周波端での振幅ブーストが直
線的に増大することは例えば磁気ディスクのトラック長
さの変化によるような相対的なヘッド対記録媒体速度の
変化を補償ぜしめうるので、重要な特徴である。磁気デ
ィスク上にディジタル信号を記録する時、この特徴によ
りディスク内の内側トランク上で生じるパルスクローデ
ィングと称されるよシ高い密度の被記録ビットを補償せ
しめうる。
に減少し、得られる曲線は０３〜Ｇｓ’〜Ｇ３“等に移
動する。等化回路応答の高周波端での振幅ブーストが直
線的に増大することは例えば磁気ディスクのトラック長
さの変化によるような相対的なヘッド対記録媒体速度の
変化を補償ぜしめうるので、重要な特徴である。磁気デ
ィスク上にディジタル信号を記録する時、この特徴によ
りディスク内の内側トランク上で生じるパルスクローデ
ィングと称されるよシ高い密度の被記録ビットを補償せ
しめうる。
第２４図に示す等化回路の上述した理想的な形の実例を
第２５及び２６図のブロック図に示す。
第２５及び２６図のブロック図に示す。
第２４図に示し前述したのと同じような素子は第２５及
び第２６図において第２４図と同じ記号で示す。
び第２６図において第２４図と同じ記号で示す。
再生増幅器１００９の出力における相対的に低い信号レ
ベルに関して実際上の目的のため、微分信号路と共に積
分信号路において信号を増幅することが必要である。従
って第２５図において第２４図の積分回路は反転演算増
幅器１０１０、負フィード・バック・コンデンサＣ１及
び直列入力抵抗Ｒ１１から成る反転積分増幅器１００２
により構成されている。他方、第２図の微分回路は反転
演算増幅器１０１１、負フィードバック可変抵抗Ｒ２及
び直列入力コンデンサＣ２から成る反転微分微分増幅回
路より成る。可変抵抗Ｒ２は微分信号路用可変利得制御
手段を示す。第２５図の積分増幅回路１００２の伝達関
数は Ｇ２”’ Ｒ１Ｃ１８”” である。
ベルに関して実際上の目的のため、微分信号路と共に積
分信号路において信号を増幅することが必要である。従
って第２５図において第２４図の積分回路は反転演算増
幅器１０１０、負フィード・バック・コンデンサＣ１及
び直列入力抵抗Ｒ１１から成る反転積分増幅器１００２
により構成されている。他方、第２図の微分回路は反転
演算増幅器１０１１、負フィードバック可変抵抗Ｒ２及
び直列入力コンデンサＣ２から成る反転微分微分増幅回
路より成る。可変抵抗Ｒ２は微分信号路用可変利得制御
手段を示す。第２５図の積分増幅回路１００２の伝達関
数は Ｇ２”’ Ｒ１Ｃ１８”” である。
（９）式を（２）式と比較すると
に２”： −−（１（Ｉ
１Ｃ１
が得られる。
第２６図の微分増幅回路１００３の伝達関数けＣ３主−
几２Ｃ２Ｓ αυである。
几２Ｃ２Ｓ αυである。
α９式を（３）式と比較すると
Ｋｓ＝−Ｒ２Ｃ２α３
が得られる。
８ｇ２４図の減算回路は第２５図の回路において微分増
幅器１００５によって形成されている。反転積分回路１
００２の出力は微分増幅器１００５の反転入力に結合さ
れているが、反転微分回路１００３の出力は増幅器１０
０５の非反転入力に結合されている。端子１００７の出
力信号は記録／再生チャンネルの被等化信号をあられす
差信号である。この被等化信号は磁気媒体に記録されて
いる信号に関して０°の位相差を有する。即ちその信号
と同相である。従って全チャンネルの位相応答は等化回
路１０００が使用されると線形になる。
幅器１００５によって形成されている。反転積分回路１
００２の出力は微分増幅器１００５の反転入力に結合さ
れているが、反転微分回路１００３の出力は増幅器１０
０５の非反転入力に結合されている。端子１００７の出
力信号は記録／再生チャンネルの被等化信号をあられす
差信号である。この被等化信号は磁気媒体に記録されて
いる信号に関して０°の位相差を有する。即ちその信号
と同相である。従って全チャンネルの位相応答は等化回
路１０００が使用されると線形になる。
しかし第２５図の回路は上記伝達関数（９）及び（１１
１式の正確な実現が低周波数での積分増幅回路１００２
及び高周波数での微分増幅路１００６における無制限の
利得を必要とする程度において理想化されているもので
ある。実際的な用途において、これらの制限は問題の周
波数以下及び以上での被選択周波数における夫々の積分
及び微分近似を短くするため、第２５図に示す如＜Ｃ１
に対し分流抵抗几“及びＣ２に対し直列抵抗Ｒ′を付加
することによって避けられる。第２５図の回路で夫々の
抵抗Ｒ′。
１式の正確な実現が低周波数での積分増幅回路１００２
及び高周波数での微分増幅路１００６における無制限の
利得を必要とする程度において理想化されているもので
ある。実際的な用途において、これらの制限は問題の周
波数以下及び以上での被選択周波数における夫々の積分
及び微分近似を短くするため、第２５図に示す如＜Ｃ１
に対し分流抵抗几“及びＣ２に対し直列抵抗Ｒ′を付加
することによって避けられる。第２５図の回路で夫々の
抵抗Ｒ′。
Ｒ“の存在を考慮して、伝達関数０２ 、 Ｇ３はであ
る。ここで几１． Ｒ２，Ｒ’、 Ｒ〃、 ＣＩ及びＣ
２は対応回路素子に属するその素子の値である。
る。ここで几１． Ｒ２，Ｒ’、 Ｒ〃、 ＣＩ及びＣ
２は対応回路素子に属するその素子の値である。
ｕＪ式において
ＷＣ′Ｓ） ｑ −＋ Ｓ ＞ 、、ｏｌＣＩＳならば
、 が得られる。これは（２）式の伝達関数と同じである。
、 が得られる。これは（２）式の伝達関数と同じである。
（１４式において
ならば
Ｇｔｒ： −ＫｓＳ ａ
ｌが得られ、これは（３）式の伝達関数と同じである。
ｌが得られ、これは（３）式の伝達関数と同じである。
以上の点からＳ＝Ｊωを代入すると、第２５図に示す等
化回路１０００の積分及び微分回路の夫々の伝達関数は
次の周波数範囲における理想的な積分器及び微分器のも
のに近似する。
化回路１０００の積分及び微分回路の夫々の伝達関数は
次の周波数範囲における理想的な積分器及び微分器のも
のに近似する。
第２６図は上記等化回路の他の例を示す。第２４図の積
分回路は直列抵抗Ｒ人、並列コンデンサＣＡ。
分回路は直列抵抗Ｒ人、並列コンデンサＣＡ。
これに続く積分信号路に必要な増幅度を与える非反転増
１１１ｉ器１０１２から成る受動積分回路１００２によ
り構成される。同様に第２４図の微分回路は第２６図に
おいて直列コンデンサＣＢ、並列抵抗ＲＢ及びこれに精
く微分信号路に必要な増幅度を与える非反転増幅器１０
１３から成る受動微分回路１００３によシ形成される。
１１１ｉ器１０１２から成る受動積分回路１００２によ
り構成される。同様に第２４図の微分回路は第２６図に
おいて直列コンデンサＣＢ、並列抵抗ＲＢ及びこれに精
く微分信号路に必要な増幅度を与える非反転増幅器１０
１３から成る受動微分回路１００３によシ形成される。
同様に第２５図の回路における如く、減算回路は差動増
幅器１００５によって形成されている。第２６図の回路
において増幅器１０１２の出力における被積分増幅信号
は微分増幅器１００５の非反転入力に供給されるが、増
幅器１０１３の出力での被微分増幅信号は増幅器１００
５の反転入力に供給される。第２６図における端子１０
０７の出力信号は記録／再生チャンネルの被等化信号を
あられす差信号である。被等化信号は磁気ディスクに記
録された信号に関して０°の位相差を有する。即ち前述
した等化回路によシ生じた位相差は全チャンネルの位相
応答中に非線形性を導入することなく、全体的に線相応
答を与える。
幅器１００５によって形成されている。第２６図の回路
において増幅器１０１２の出力における被積分増幅信号
は微分増幅器１００５の非反転入力に供給されるが、増
幅器１０１３の出力での被微分増幅信号は増幅器１００
５の反転入力に供給される。第２６図における端子１０
０７の出力信号は記録／再生チャンネルの被等化信号を
あられす差信号である。被等化信号は磁気ディスクに記
録された信号に関して０°の位相差を有する。即ち前述
した等化回路によシ生じた位相差は全チャンネルの位相
応答中に非線形性を導入することなく、全体的に線相応
答を与える。
第２６図の積分及び微分回路の夫々の伝達関数は
で、Ａ２は増幅器１０１２の利得及びＡ３は増幅器１０
１３の利得である。
１３の利得である。
力碍られる。
で
Ｋｓ ＝Ａ、３ＲＢＣＢ
（ハ）が得られる。
（ハ）が得られる。
微分信号路における増幅器１０１３における第２６図の
ポテンショメータ１０１４は可変利得制御回路をあられ
す。増幅器１０１３の利得Ａ３を調節することにより、
（ハ）式によってあられされる利得定数に３及び前記ブ
ーストの角周波数は第２８図及び（８）式に関して記載
したように変化する。データ検出及び等化器９９の詳細
な電気回路図は第５３−Ａ、及び第５５Ｂ図に例示され
、以下に説明する。ビデオフレーム蓄積記録及び再生シ
ステムにおいてカラー・テレビジョン信号はディジタル
の形式で符号化され、磁気ディスクに記録される。使用
されるディジタルコードは第４５図を参照して上述した
ようなりＣフリー自己クロッキング・コードである。
ポテンショメータ１０１４は可変利得制御回路をあられ
す。増幅器１０１３の利得Ａ３を調節することにより、
（ハ）式によってあられされる利得定数に３及び前記ブ
ーストの角周波数は第２８図及び（８）式に関して記載
したように変化する。データ検出及び等化器９９の詳細
な電気回路図は第５３−Ａ、及び第５５Ｂ図に例示され
、以下に説明する。ビデオフレーム蓄積記録及び再生シ
ステムにおいてカラー・テレビジョン信号はディジタル
の形式で符号化され、磁気ディスクに記録される。使用
されるディジタルコードは第４５図を参照して上述した
ようなりＣフリー自己クロッキング・コードである。
再生によりディジタルデータは再生ヘッドによって再生
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第ｓ４Ｂ図に示す）によって増幅される。第５３Ａ及
び５３Ｂ図はディスク駆動データ・インターフェース１
５１から受信された１０の別々のデータ列に対して使用
される２つの同じ再生等化検出回路上水す。しかしこれ
ら回路の一つだけを説明する。第５３Ａ及び５３Ｂ図の
回路で、チャンネル符号化フォーマット、例えば上述の
フォーマットで前置増幅された再生データは第２４〜２
６図での等化回路に対応する等化回路１００４によって
等化される。被等化信号は低域フィルタ回路１０１９に
よってフィルターされ、その後増幅はれ、その振幅は振
幅制限回路１０１９において矩形パルスシーケンスを発
生することを制限する。そのリミッタからのパルスシー
ケンスはパルス成形回路１０２０を介して供給され、各
被検出信号遷移に対する／出力パルスを形成する。回路
１０２０からのパルスは、元のカラーテレビジョン信号
が復調される所の再生データからタイミング誤差を復調
しかつ除去するデータデコーダ及び時間軸補正回路１０
０に供給される。
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第ｓ４Ｂ図に示す）によって増幅される。第５３Ａ及
び５３Ｂ図はディスク駆動データ・インターフェース１
５１から受信された１０の別々のデータ列に対して使用
される２つの同じ再生等化検出回路上水す。しかしこれ
ら回路の一つだけを説明する。第５３Ａ及び５３Ｂ図の
回路で、チャンネル符号化フォーマット、例えば上述の
フォーマットで前置増幅された再生データは第２４〜２
６図での等化回路に対応する等化回路１００４によって
等化される。被等化信号は低域フィルタ回路１０１９に
よってフィルターされ、その後増幅はれ、その振幅は振
幅制限回路１０１９において矩形パルスシーケンスを発
生することを制限する。そのリミッタからのパルスシー
ケンスはパルス成形回路１０２０を介して供給され、各
被検出信号遷移に対する／出力パルスを形成する。回路
１０２０からのパルスは、元のカラーテレビジョン信号
が復調される所の再生データからタイミング誤差を復調
しかつ除去するデータデコーダ及び時間軸補正回路１０
０に供給される。
第５５Ａ及び５３Ｂ図に示す如く、前置増幅器からの再
生データは）ＬＣＡ社によってタイプＣＡ３００４とし
て製造されているような差動増幅器１０５３の差動入力
端子１０２１及び１０２２に与えられる。このタイプの
増幅器は出力端子１０３４及び１０５５に接続された開
放コレクタ差動出力トランジスタ１０３６を含んでいる
。抵抗１０５６は非反転出力端子１０３４に対する負荷
抵抗である。出力端子１０５４に対する増幅器１０３３
の利得は問題の周波数範囲にわたって一定である。非反
転信号はエミッタホロワ−１０３７を介してコンデンサ
１０３８及び抵抗１０３９から成る回路１０３３に与え
られる。この回路１００３は６０ ＭＨｚ以下の信号周
波数で微分を行なう。その伝達関数は なら Ｇ！Ｓ ： （Ｒ１０３９）（Ｃ１０３８） Ｓ
Ｑ３）である。
生データは）ＬＣＡ社によってタイプＣＡ３００４とし
て製造されているような差動増幅器１０５３の差動入力
端子１０２１及び１０２２に与えられる。このタイプの
増幅器は出力端子１０３４及び１０５５に接続された開
放コレクタ差動出力トランジスタ１０３６を含んでいる
。抵抗１０５６は非反転出力端子１０３４に対する負荷
抵抗である。出力端子１０５４に対する増幅器１０３３
の利得は問題の周波数範囲にわたって一定である。非反
転信号はエミッタホロワ−１０３７を介してコンデンサ
１０３８及び抵抗１０３９から成る回路１０３３に与え
られる。この回路１００３は６０ ＭＨｚ以下の信号周
波数で微分を行なう。その伝達関数は なら Ｇ！Ｓ ： （Ｒ１０３９）（Ｃ１０３８） Ｓ
Ｑ３）である。
（ハ）式は第２４図のブロック図に関して前述した（３
）式に対応する。ここでに５＝ （、）Ｎｏｓ９）（Ｃ
１０３８）この特別の例において問題の信号は約１ｏ
ＭＨｚ程度に拡張されているので、この回路１００３は
真の微分器として図示しうる。微分器１００３の出力は
モトローラ社製のタイプＭＣ１４９６のような微分増幅
乗算回路１０４１の入力端子１０４０に与えられる。回
路１０４１の入力端子１０４０．１０４２は＋Ｚ５■へ
の接続によってバイアスされている差動入力端子である
。増幅乗算回路１０４１は差動入力端子１０４３．１０
４４において第２人力信号を受信し、出力端子１０４５
において、端子１０４０．１０４２及び１０４３．１０
４４での入力信号の負の積に比例する出力電流が発生さ
れる。本回路で直流利得制御電圧は入力端子１０４３に
与えられるが、その端子１０４４は接地される。１０４
６での制御電圧は第２６図の回路１０１４に関して前述
したような遠隔可変利得制御回路（第５３図に示してい
ない）に対応する。等化器の上述した例において被微分
信号路における回路１０４１の利得はディジタル−アナ
ログ変換器によって遠隔的かつ自動的に制御され、磁気
ディスクの記録トラック長さの変化に応じた所望利得変
化を与える。特定のデータが再生きれている特定のトラ
ック番号（特別のトラック長に対応している）はディジ
タル・レコーダにおいて復調され、ディジタルアナログ
変換器において回路１０４１０入力端子１０４３に利得
制御信号として印加される直流電圧レベルに変換される
。前述したように微分信号路の可変利得調整はディスク
の内側トラック上の高パルス密度を補償するよりに設計
される。
）式に対応する。ここでに５＝ （、）Ｎｏｓ９）（Ｃ
１０３８）この特別の例において問題の信号は約１ｏ
ＭＨｚ程度に拡張されているので、この回路１００３は
真の微分器として図示しうる。微分器１００３の出力は
モトローラ社製のタイプＭＣ１４９６のような微分増幅
乗算回路１０４１の入力端子１０４０に与えられる。回
路１０４１の入力端子１０４０．１０４２は＋Ｚ５■へ
の接続によってバイアスされている差動入力端子である
。増幅乗算回路１０４１は差動入力端子１０４３．１０
４４において第２人力信号を受信し、出力端子１０４５
において、端子１０４０．１０４２及び１０４３．１０
４４での入力信号の負の積に比例する出力電流が発生さ
れる。本回路で直流利得制御電圧は入力端子１０４３に
与えられるが、その端子１０４４は接地される。１０４
６での制御電圧は第２６図の回路１０１４に関して前述
したような遠隔可変利得制御回路（第５３図に示してい
ない）に対応する。等化器の上述した例において被微分
信号路における回路１０４１の利得はディジタル−アナ
ログ変換器によって遠隔的かつ自動的に制御され、磁気
ディスクの記録トラック長さの変化に応じた所望利得変
化を与える。特定のデータが再生きれている特定のトラ
ック番号（特別のトラック長に対応している）はディジ
タル・レコーダにおいて復調され、ディジタルアナログ
変換器において回路１０４１０入力端子１０４３に利得
制御信号として印加される直流電圧レベルに変換される
。前述したように微分信号路の可変利得調整はディスク
の内側トラック上の高パルス密度を補償するよりに設計
される。
増幅乗算回路１０４．１の出力端子１ｏ４５における電
流の大きさは入力端子１０４０での入力信号及び端子１
０４５での制御電圧で決まる利得値に比例している。回
路１０４１の端子１０４５からの出力電流は入力電流と
して共通ペーストランジスタ増幅器のエミッタに与えら
れ、該増幅器は第２４．２５及び２６図に示す前述した
減算回路１００５として動作する。この入力電流はコレ
クタ負荷抵抗１ｏ４７の入力電流及び抵抗に比例する増
幅器のコレクタでの出力電圧を発生する。従って上述し
たトランジスタ１００５の出力電圧の部分は増幅乗算回
路１０４１によって増幅された負の信号微分に比例して
いる。
流の大きさは入力端子１０４０での入力信号及び端子１
０４５での制御電圧で決まる利得値に比例している。回
路１０４１の端子１０４５からの出力電流は入力電流と
して共通ペーストランジスタ増幅器のエミッタに与えら
れ、該増幅器は第２４．２５及び２６図に示す前述した
減算回路１００５として動作する。この入力電流はコレ
クタ負荷抵抗１ｏ４７の入力電流及び抵抗に比例する増
幅器のコレクタでの出力電圧を発生する。従って上述し
たトランジスタ１００５の出力電圧の部分は増幅乗算回
路１０４１によって増幅された負の信号微分に比例して
いる。
微分増幅器１０３３の反転出力端子１０３５は負荷抵抗
１０４８及び並列負荷コンデンサ１０４９ ｉ有してい
る。出力端子１０３５に対する増幅器１ｏ３３の直流利
得は夫々の負荷抵抗の比 、即ち約５のファクター
だけ非反転出力端子１０３４に対する利得よシも高い。
１０４８及び並列負荷コンデンサ１０４９ ｉ有してい
る。出力端子１０３５に対する増幅器１ｏ３３の直流利
得は夫々の負荷抵抗の比 、即ち約５のファクター
だけ非反転出力端子１０３４に対する利得よシも高い。
８０ ＫＨｚ以上の信号周波数に対して、出力端子１０
３５に対する利得はコンデンサ１０４９によって決まり
、その周波数に反比例する。
３５に対する利得はコンデンサ１０４９によって決まり
、その周波数に反比例する。
従って端子１０３５に接続された出力回路Ｒ１０４８。
Ｃ１０４９は８０ ＫＨｚ以上の周波数及び約０３〜１
０ＭＨｚの問題の周波数範囲にわたって積分回路として
動作する。出力端子１０３５に対する増幅器１０３３の
伝達関数は で、Ａ＋ｏ３ｓは出力端子１０３４に対する差動増幅器
１０３３の利得である。
０ＭＨｚの問題の周波数範囲にわたって積分回路として
動作する。出力端子１０３５に対する増幅器１０３３の
伝達関数は で、Ａ＋ｏ３ｓは出力端子１０３４に対する差動増幅器
１０３３の利得である。
である。
［有］式は第２４図のブロック図に関連した前述ぜ増幅
器１０３３の出力端子１０３５からの被反転積分信号は
共通エミッタ・トランジスタ増幅器１００５に与えられ
る。トランジスタ１００５はこの入力信号を反転し、こ
れに夫々のコレクタ及びエミッタ負抵抗の比Ｒ１０４７
／Ｒ１０５０を乗算する。トランジスタ１００５は積分
信号路における共通エミッタ増幅器及び微分信号路にお
ける共通ペース増幅器として動作する。トランジスタ１
００５のコレクタにおける出力信号は２つの入力信号の
和であり、１つは再生ベツド及び前置増幅器の組合せか
らの再生信号の積分に比例し、他の一つは再生信号の負
の微分に比例している。従ってトランジスタ１００５の
コレクタにおける出力信号は第２４．２５．２６図に示
す等化回路の前述した例の出力端子１００７における出
力信号に関連して説明したような差信号に対応している
。第５３Ａ及び５３Ｂ図の等化回路１０００の出力信号
は第２４．２５及び２６図の例に関して前述した如く記
録／再生チャンネルの被等化信号に対応している。
器１０３３の出力端子１０３５からの被反転積分信号は
共通エミッタ・トランジスタ増幅器１００５に与えられ
る。トランジスタ１００５はこの入力信号を反転し、こ
れに夫々のコレクタ及びエミッタ負抵抗の比Ｒ１０４７
／Ｒ１０５０を乗算する。トランジスタ１００５は積分
信号路における共通エミッタ増幅器及び微分信号路にお
ける共通ペース増幅器として動作する。トランジスタ１
００５のコレクタにおける出力信号は２つの入力信号の
和であり、１つは再生ベツド及び前置増幅器の組合せか
らの再生信号の積分に比例し、他の一つは再生信号の負
の微分に比例している。従ってトランジスタ１００５の
コレクタにおける出力信号は第２４．２５．２６図に示
す等化回路の前述した例の出力端子１００７における出
力信号に関連して説明したような差信号に対応している
。第５３Ａ及び５３Ｂ図の等化回路１０００の出力信号
は第２４．２５及び２６図の例に関して前述した如く記
録／再生チャンネルの被等化信号に対応している。
第５３Ａ及び５３Ｂ図に示す詳細な回路図の残りの部分
を次に説明する。等化器１０００は被記碌磁束の零交叉
をあられす再生前置増幅器１００９（第５４Ｂ図）によ
って与えられる電圧ピークを等化器の出力の適正に配置
された零交叉に変換する。この被等化出力信号は等化器
のトランジスタ１００５のコレクタに現われ、低域フィ
ルタ回路１０１８によってフィルタされた後、増幅リミ
ッタ回路１０１９の相補出力を与えるために備えられた
第１バツフア増幅器１０５１を介して供給される。バッ
ファ増幅器からの出力信号は好ましくはバッファ増幅と
同じタイプの一連の５つの振幅リミッタ増幅器を介して
供給される。振幅リミット回路１０１９の入力に与えら
れる被等化再生信号は先に位置決めされた遷移を以って
チャンネル符号化形式になっている。再生信号を制限す
る振幅は記録再生処理によってかなり歪んだ矩形を回復
するように作用する。更に振幅リミット回路１０１９の
バツファアングは矩形整形チャンネル符号化再生データ
信号の＠遷移に対して１パルスを発生するために、連続
的に使用される被回復データ信号の反対位相の波形を発
生するように作用する。エンコーダ９乙によるデータ信
号のチャンネル符号化及びかかる信号の連続的記録に関
連して前述したように、遷移関連パルスは正確に規定さ
れた縁（即ちこの例では前縁は選択されている）は、デ
ータ信号がチャンネルにより歪んでいるが、データに対
して誤差を導入することなく伝送チャンネルを介して送
ることができるように、発生される。前述したように、
本装置によって処理されたような高ビツト率のデータ列
が、ディスク駆動器と信号システム間にチャンネル符号
化データを結合するために使用される対になったツイス
ト送信ラインような異なる方向への信号レベル遷移に対
する伝送ラインの微分応答特性のために、これらに特に
誤差を導入しやすい。
を次に説明する。等化器１０００は被記碌磁束の零交叉
をあられす再生前置増幅器１００９（第５４Ｂ図）によ
って与えられる電圧ピークを等化器の出力の適正に配置
された零交叉に変換する。この被等化出力信号は等化器
のトランジスタ１００５のコレクタに現われ、低域フィ
ルタ回路１０１８によってフィルタされた後、増幅リミ
ッタ回路１０１９の相補出力を与えるために備えられた
第１バツフア増幅器１０５１を介して供給される。バッ
ファ増幅器からの出力信号は好ましくはバッファ増幅と
同じタイプの一連の５つの振幅リミッタ増幅器を介して
供給される。振幅リミット回路１０１９の入力に与えら
れる被等化再生信号は先に位置決めされた遷移を以って
チャンネル符号化形式になっている。再生信号を制限す
る振幅は記録再生処理によってかなり歪んだ矩形を回復
するように作用する。更に振幅リミット回路１０１９の
バツファアングは矩形整形チャンネル符号化再生データ
信号の＠遷移に対して１パルスを発生するために、連続
的に使用される被回復データ信号の反対位相の波形を発
生するように作用する。エンコーダ９乙によるデータ信
号のチャンネル符号化及びかかる信号の連続的記録に関
連して前述したように、遷移関連パルスは正確に規定さ
れた縁（即ちこの例では前縁は選択されている）は、デ
ータ信号がチャンネルにより歪んでいるが、データに対
して誤差を導入することなく伝送チャンネルを介して送
ることができるように、発生される。前述したように、
本装置によって処理されたような高ビツト率のデータ列
が、ディスク駆動器と信号システム間にチャンネル符号
化データを結合するために使用される対になったツイス
ト送信ラインような異なる方向への信号レベル遷移に対
する伝送ラインの微分応答特性のために、これらに特に
誤差を導入しやすい。
パルスの前縁、即ち止縁のみがデータ信号遷移を認識す
るように再生データ信号の各遷移に対して１パルスを発
生するため振幅リミット回路１０１９はデータ信号の２
つの反対位相波形を発生する。
るように再生データ信号の各遷移に対して１パルスを発
生するため振幅リミット回路１０１９はデータ信号の２
つの反対位相波形を発生する。
第１に、非反転極性の信号レベルの遷移のシーケンスは
一連の振幅リミット増幅器の最後の増幅器１０５３の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増幅器１０５３の出力端子１０５４
に発生される。これら両遷移シーケンスはビデオデータ
を初めに符号化するために選択されたチャンネルコード
のコード規則に従って遷移の位置決めを行い、夫々２つ
の同じワンショットマルチバイブレータ１０５５及び１
０５６、例えばタイプ１０１３１Ｌのようなパルス生成
回路１０２０のようなものをクロックするために与えら
れる。各マルチバイブレータは夫々正パルスを生成し、
そのクロック入力に受信される再生データ信号の名正に
なる遷移に対して１パルスを生成する。従って非反転型
の再生データ信号を受信するワンショットマルチバイブ
レータ１０５５はデータ信号中に名正になる遷移におい
て正パルスを発生する。他方、反転型の再生データ信号
を受信する他のワンショットマルチバイブレータ１０５
６はデータ信号中に名負になる遷移の位置で正パルスを
発生する。マルチバイブレータ１０５５．１０５６によ
って発生される正パルスの前縁は安定状態から疑似安定
状態（重要な時定数決定要素が含まれていない）にマル
チバイブレータを急速に切換えることにより規定される
ので、各前縁は全ての他のものと同じで再生データ信号
の正のクロッキング遷移の発生に続いて正確な時間で生
じる。パルスが送られる伝送チャンネルは同じパルス繰
上で作用するので、遷移関連正パルス縁の位置、従って
データ遷移自体が伝送チャンネルの作用によってパルス
に導入されうる如何なる歪みの結果でも失なわない。も
し必要なら再生データ信号の相対位置を正確に再規定す
るため、前述したデコーダ及び時間軸補正器１００のデ
コーダ回路部分の入力において使用されているような伝
送チャンネルの出力に、振幅レベル感知検出手段が結合
されうる。
一連の振幅リミット増幅器の最後の増幅器１０５３の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増幅器１０５３の出力端子１０５４
に発生される。これら両遷移シーケンスはビデオデータ
を初めに符号化するために選択されたチャンネルコード
のコード規則に従って遷移の位置決めを行い、夫々２つ
の同じワンショットマルチバイブレータ１０５５及び１
０５６、例えばタイプ１０１３１Ｌのようなパルス生成
回路１０２０のようなものをクロックするために与えら
れる。各マルチバイブレータは夫々正パルスを生成し、
そのクロック入力に受信される再生データ信号の名正に
なる遷移に対して１パルスを生成する。従って非反転型
の再生データ信号を受信するワンショットマルチバイブ
レータ１０５５はデータ信号中に名正になる遷移におい
て正パルスを発生する。他方、反転型の再生データ信号
を受信する他のワンショットマルチバイブレータ１０５
６はデータ信号中に名負になる遷移の位置で正パルスを
発生する。マルチバイブレータ１０５５．１０５６によ
って発生される正パルスの前縁は安定状態から疑似安定
状態（重要な時定数決定要素が含まれていない）にマル
チバイブレータを急速に切換えることにより規定される
ので、各前縁は全ての他のものと同じで再生データ信号
の正のクロッキング遷移の発生に続いて正確な時間で生
じる。パルスが送られる伝送チャンネルは同じパルス繰
上で作用するので、遷移関連正パルス縁の位置、従って
データ遷移自体が伝送チャンネルの作用によってパルス
に導入されうる如何なる歪みの結果でも失なわない。も
し必要なら再生データ信号の相対位置を正確に再規定す
るため、前述したデコーダ及び時間軸補正器１００のデ
コーダ回路部分の入力において使用されているような伝
送チャンネルの出力に、振幅レベル感知検出手段が結合
されうる。
信号システムへの遷移関連パルスの伝送に対して２つの
ワンショットマルチバイブレータ１０５５及び１０５６
の出力パルスは各々の入力パルスに対して出力パルスを
生成する正オアゲー） １０５７の別の入力に与えられ
る。オアゲー）１０５７の出力パルスはデータ選択スイ
ッチ１２８へのライン１５４を介しての伝送のためディ
スク駆動データインタフェース１５１（第９Ｂ図）に与
えられ、該スイツデは元のカラーテレビジョン信号を復
調するため再生データの復調及び処理のために、被選択
再生チャンネル９１のデコーダ及び時間軸補正器１００
のデータデコーダ部分の入力に被伝送パルスを結合する
。ディスクドライブインターフェース１５１は単一人力
信号を受は取シ、該単一人力信号の一致相補出力信号フ
オームを発生する従来の相禎型出力パツファアングを含
む。この相補型バッファアンプはＯ几ゲー） １０５７
によって供給されたパルスに関する各遷移を一対の一致
相補レベルパルスに変換し、選択された再生チャンネル
９１に送信するためにデータ選択スイッチ１２８に供給
する。
ワンショットマルチバイブレータ１０５５及び１０５６
の出力パルスは各々の入力パルスに対して出力パルスを
生成する正オアゲー） １０５７の別の入力に与えられ
る。オアゲー）１０５７の出力パルスはデータ選択スイ
ッチ１２８へのライン１５４を介しての伝送のためディ
スク駆動データインタフェース１５１（第９Ｂ図）に与
えられ、該スイツデは元のカラーテレビジョン信号を復
調するため再生データの復調及び処理のために、被選択
再生チャンネル９１のデコーダ及び時間軸補正器１００
のデータデコーダ部分の入力に被伝送パルスを結合する
。ディスクドライブインターフェース１５１は単一人力
信号を受は取シ、該単一人力信号の一致相補出力信号フ
オームを発生する従来の相禎型出力パツファアングを含
む。この相補型バッファアンプはＯ几ゲー） １０５７
によって供給されたパルスに関する各遷移を一対の一致
相補レベルパルスに変換し、選択された再生チャンネル
９１に送信するためにデータ選択スイッチ１２８に供給
する。
第５４Ａ及び５４Ｂ図はビデオフレーム蓄積記録及び再
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１０５８．１０５９゜１０６０及
び１０６１の記録駆動及び再生前置増幅回路を有する詳
細な電気回路図の部分を示す。第５チヤンネル１０６２
はサーボ再生前置増幅器に固定的に結合されたサーボト
ラックヘッド及びデータトラック記録及び再生チャンネ
ルをｇ／Ｉえている。
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１０５８．１０５９゜１０６０及
び１０６１の記録駆動及び再生前置増幅回路を有する詳
細な電気回路図の部分を示す。第５チヤンネル１０６２
はサーボ再生前置増幅器に固定的に結合されたサーボト
ラックヘッド及びデータトラック記録及び再生チャンネ
ルをｇ／Ｉえている。
ビデオフレーム蓄積記録及び再生システムにおいて、第
５４人及びＳａＢ図に示すデータ記録及び再生チャンネ
ルと同じ５つ以上のデータ記録及び再生チャンネル（図
示せず）が使用される。チャンネル１０５８におけるリ
レー１０６３は前述したように記録命令がライン１０６
６上でディスク駆動制御回路から受信される時に生ずる
ように記録するヘッド１００８ａ及び１００８ｂの１つ
を接続する位置に接点を有する。記録命令の不在存在時
に、リレー１０６３は再生位置にある。この位置で、リ
レー１０６３の接点は他の位置にろる。ヘッド１００８
ａ及び１００８ｂは記録及び再生のため使用され、交互
に奇数及び偶数テレビジョンフィールドを切り換える。
５４人及びＳａＢ図に示すデータ記録及び再生チャンネ
ルと同じ５つ以上のデータ記録及び再生チャンネル（図
示せず）が使用される。チャンネル１０５８におけるリ
レー１０６３は前述したように記録命令がライン１０６
６上でディスク駆動制御回路から受信される時に生ずる
ように記録するヘッド１００８ａ及び１００８ｂの１つ
を接続する位置に接点を有する。記録命令の不在存在時
に、リレー１０６３は再生位置にある。この位置で、リ
レー１０６３の接点は他の位置にろる。ヘッド１００８
ａ及び１００８ｂは記録及び再生のため使用され、交互
に奇数及び偶数テレビジョンフィールドを切り換える。
これらヘッド１００８ａの切換えはディスク駆動電子装
置に設けられた第３８Ａ図の記録タイミング回路によっ
て与えられるライン１０６７に連続的に発生されるｓ
ｏ Ｈｚヘッドスイッチング信号によって制御される。
置に設けられた第３８Ａ図の記録タイミング回路によっ
て与えられるライン１０６７に連続的に発生されるｓ
ｏ Ｈｚヘッドスイッチング信号によって制御される。
夫々のチャンネル１０５８〜１０６１のヘッド１０６４
及び１０６５から交互に受信される再生データは前述し
た第５５Ａ及び５５Ｂ図に示すような夫々のチャンネル
に関連した検出回路に供給される。ビデオフレーム蓄積
記録及び再生システムに使用されている記録／再生ヘッ
ドは本装置において使用される種類のディスクハック上
のディジタル記録のために、アプライド・マグネチック
・コーポレーション又はインフォメーション・マグネチ
ック・コーポレーションによっテ製造されているような
通常のヘッドである。
及び１０６５から交互に受信される再生データは前述し
た第５５Ａ及び５５Ｂ図に示すような夫々のチャンネル
に関連した検出回路に供給される。ビデオフレーム蓄積
記録及び再生システムに使用されている記録／再生ヘッ
ドは本装置において使用される種類のディスクハック上
のディジタル記録のために、アプライド・マグネチック
・コーポレーション又はインフォメーション・マグネチ
ック・コーポレーションによっテ製造されているような
通常のヘッドである。
中央処理ユニット・インターフェース
第８図と関連して前述したコンピュータシステム９２に
関して、種々のインターフェースが、テレタイプに関連
した種々のサブセクション１０９、紙テープリーダ１１
１、読出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母［１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＵインターフェース１０８と共に詳細に説明される。
関して、種々のインターフェースが、テレタイプに関連
した種々のサブセクション１０９、紙テープリーダ１１
１、読出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母［１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＵインターフェース１０８と共に詳細に説明される。
第２９図に示すＣＰＵインタ−７エースブロツク図はそ
の上部においてＣＰＵ１０６に延長している１３ライン
のアドレス・データ母線１０５を示す。
の上部においてＣＰＵ１０６に延長している１３ライン
のアドレス・データ母線１０５を示す。
これら１３ラインは１３ビットアドレス語を伝送し、か
つ母線パンフッ選択信号と一緒にラッチ１００の入力に
接続され、該ラッチはアドレス語及びＣＰＵ１０６とイ
ンターフェースされるべき端末装置を認定する母線バン
ク７選択信号を記憶するためアドレス／データ・マルチ
プレクス・サイクルのアドレス時に制御ライン１４４の
１つを介してＣＰＵによって発生される母ｍ同期又Ｖｉ
ＢｓＹＮｃ信号に応答する。デコーダ／デマルチプレク
サ１１ｏ１はアドレス語を受信するように接続されてお
り、母線バンク７はラッチ１１００に蓄積されている信
号を選択し、アドレス情報に応じて２１装置選択ライン
１１４の１つを作動させるためにアドレスを復調する。
つ母線パンフッ選択信号と一緒にラッチ１００の入力に
接続され、該ラッチはアドレス語及びＣＰＵ１０６とイ
ンターフェースされるべき端末装置を認定する母線バン
ク７選択信号を記憶するためアドレス／データ・マルチ
プレクス・サイクルのアドレス時に制御ライン１４４の
１つを介してＣＰＵによって発生される母ｍ同期又Ｖｉ
ＢｓＹＮｃ信号に応答する。デコーダ／デマルチプレク
サ１１ｏ１はアドレス語を受信するように接続されてお
り、母線バンク７はラッチ１１００に蓄積されている信
号を選択し、アドレス情報に応じて２１装置選択ライン
１１４の１つを作動させるためにアドレスを復調する。
レコーダ／デマルチプレクサ１１ｏ１けアドレスを復調
し、アドレスの３つの最大桁が端末装置リフニスをあら
れす時、制御ラインの１つを介してＣＰＵ１０６によっ
て与えられる母線バンク７選択信号又はＢＢＳ ７信号
に応答して適当な装置選択ラインを作動させる。装置選
択ラインは高レベルから低レベルに切換えることによっ
て作動ごれ、ＣＰＵ１０６とのデータ伝送のため要求さ
れている関連装置を主母線１０５に適当に接続する。前
述したよりに２１装置選択ライン１１４の１５ラインは
端末インターフェース１１５．１１８．１１９．１２０
及び１２１に延長しており、残りの６ラインの装置選択
ラインは・テレタイプ１０９、紙チーブリーダ１１１及
び読出し専用メモリ１１２のインタフェースを制御する
ための論理回路１１０２に延長している。
し、アドレスの３つの最大桁が端末装置リフニスをあら
れす時、制御ラインの１つを介してＣＰＵ１０６によっ
て与えられる母線バンク７選択信号又はＢＢＳ ７信号
に応答して適当な装置選択ラインを作動させる。装置選
択ラインは高レベルから低レベルに切換えることによっ
て作動ごれ、ＣＰＵ１０６とのデータ伝送のため要求さ
れている関連装置を主母線１０５に適当に接続する。前
述したよりに２１装置選択ライン１１４の１５ラインは
端末インターフェース１１５．１１８．１１９．１２０
及び１２１に延長しており、残りの６ラインの装置選択
ラインは・テレタイプ１０９、紙チーブリーダ１１１及
び読出し専用メモリ１１２のインタフェースを制御する
ための論理回路１１０２に延長している。
制御プログラムはアンドゲート１１０４′ｆｃ介して接
続される８データビツトライン１１０５金有する紙テー
プリーダ１１１ヲ使用するメモリ・ユニット１０７中に
負荷され、前記ゲートの出力はライン１１０５を介して
データ母線１０５の８ラインに接続される。メモリユニ
ット１０７のローディングはスイッチ１１２５の動作に
よって開始され、スイッチが押圧されると主母線１０５
及び制御ライン１４４ヲ介して適当な装置アドレス及び
制御信号を出すように指令する命令６ＣＰＵ１ｏ６に与
えて、紙テープリーダ１１１によって与えられる制御プ
ログラムを母線１０５にゲートせしめる。最初、ＣＰＵ
１０６は装置アドレス及び、ＲＯＭ１１２により負荷命
令シーケンスｉ ＣＰＵに送らせるように符号化回路１
１２６全可能化するための適当な装置選択ライン１１４
全作動させる制御信号を発生する。負荷命令シーケンス
の受信に続いてＣＰＵ１０６はコンピュータ・マイクロ
・コード・プログラムによって決まるルーチン及び演算
機能を実行し、１キヤラクタずつ紙テープリーダ１１１
からの制御プログラムのローディングを指示する。特に
負荷命令シーケンスはＲＯＭ１１２によって発生され、
負荷命令語が続く６つのキャラクタのシーケンスを含ん
でおり、各々のキャラクタは７ビツト語を含む。そのシ
ーケンスの各７ビツトキヤラクタは符号化回路１１２６
の制御によりＲ，０Ｍ１１２によって符号化され、ＣＰ
ＵへＲ，０Ｍデータ利用可能命令を送ることに続いて主
母線１０５にゲートすることによって個々にＣＰＵ１０
６に送出される。各キャラクタはライン１１２８上に与
えられるゲート信号により可能化されるＲＯＭデータ及
び状態ゲー）１１２７によって母線１０５及び論理回路
１１０２によって１１５０に結合される（負荷命令シー
ケンスの各７ビツトキヤラクタの送出と共に）スイッチ
１１２５の動作によって発生される命令に続いてデマル
チプレクサ１１０１はＣＰＵ１０６からアドレス信号及
び制御信号を受信し、装置選択ラインのうちのラインＦ
ｉ作動させる。論理回路１１０２は被作動装置選択ライ
ン及びライン１１３上にＣＰＵ１０６によって与えられ
る制御信号中の母線データに応答して、ＲＯＭデータ利
用可能状態ゲ−）１１２１への入力の１つに状態命令を
与える。
続される８データビツトライン１１０５金有する紙テー
プリーダ１１１ヲ使用するメモリ・ユニット１０７中に
負荷され、前記ゲートの出力はライン１１０５を介して
データ母線１０５の８ラインに接続される。メモリユニ
ット１０７のローディングはスイッチ１１２５の動作に
よって開始され、スイッチが押圧されると主母線１０５
及び制御ライン１４４ヲ介して適当な装置アドレス及び
制御信号を出すように指令する命令６ＣＰＵ１ｏ６に与
えて、紙テープリーダ１１１によって与えられる制御プ
ログラムを母線１０５にゲートせしめる。最初、ＣＰＵ
１０６は装置アドレス及び、ＲＯＭ１１２により負荷命
令シーケンスｉ ＣＰＵに送らせるように符号化回路１
１２６全可能化するための適当な装置選択ライン１１４
全作動させる制御信号を発生する。負荷命令シーケンス
の受信に続いてＣＰＵ１０６はコンピュータ・マイクロ
・コード・プログラムによって決まるルーチン及び演算
機能を実行し、１キヤラクタずつ紙テープリーダ１１１
からの制御プログラムのローディングを指示する。特に
負荷命令シーケンスはＲＯＭ１１２によって発生され、
負荷命令語が続く６つのキャラクタのシーケンスを含ん
でおり、各々のキャラクタは７ビツト語を含む。そのシ
ーケンスの各７ビツトキヤラクタは符号化回路１１２６
の制御によりＲ，０Ｍ１１２によって符号化され、ＣＰ
ＵへＲ，０Ｍデータ利用可能命令を送ることに続いて主
母線１０５にゲートすることによって個々にＣＰＵ１０
６に送出される。各キャラクタはライン１１２８上に与
えられるゲート信号により可能化されるＲＯＭデータ及
び状態ゲー）１１２７によって母線１０５及び論理回路
１１０２によって１１５０に結合される（負荷命令シー
ケンスの各７ビツトキヤラクタの送出と共に）スイッチ
１１２５の動作によって発生される命令に続いてデマル
チプレクサ１１０１はＣＰＵ１０６からアドレス信号及
び制御信号を受信し、装置選択ラインのうちのラインＦ
ｉ作動させる。論理回路１１０２は被作動装置選択ライ
ン及びライン１１３上にＣＰＵ１０６によって与えられ
る制御信号中の母線データに応答して、ＲＯＭデータ利
用可能状態ゲ−）１１２１への入力の１つに状態命令を
与える。
ＲＯＭ利用可能状態命令は論理回路１１０２によってそ
の第２人力に与えられるＲＯＭ状態ゲート信号により状
態ゲート１１２７ｆ：可能化することによりＣＰＵ１０
６に送出され、その状態命令は状態ゲー）１１２７の出
力１１２９からライン１１０５ｉ介して主母線１０５に
結合される。各ＲＯＭデータ利用可能状態命令の受信に
応答して、ＣＰＵ１０６はＣＰＵ １０８へ適当なアド
レス及び制御信号を送出し負荷命令シーケンスの次の７
ビツトキヤラクタ＝＜ＣＰＵに戻させる。
の第２人力に与えられるＲＯＭ状態ゲート信号により状
態ゲート１１２７ｆ：可能化することによりＣＰＵ１０
６に送出され、その状態命令は状態ゲー）１１２７の出
力１１２９からライン１１０５ｉ介して主母線１０５に
結合される。各ＲＯＭデータ利用可能状態命令の受信に
応答して、ＣＰＵ１０６はＣＰＵ １０８へ適当なアド
レス及び制御信号を送出し負荷命令シーケンスの次の７
ビツトキヤラクタ＝＜ＣＰＵに戻させる。
デマルチプレクサ１１０１は装置選択ライン１１１４の
ラインｃ１作動させて、ＣＰＵ１０６が信号中の母線デ
ータをライン１１１３を介してＣＰＵインターフェース
に送る時、データ・キャラクタ・ゲート１１２７ｉ可能
化するゲート信号を論理回路１１０２によりライン１１
２８上に発生せしめる。被可能化キャラクタ・ゲー）
１１２７はＲＯＭ １１２及び符号化回路１１２６の協
同動作により発生される７ビツト語をＣＰＵ １０６へ
の伝送のためにライン１１０５’ｉ介して主母線１０５
上に与える。上述したようにして符号化回路１１２６及
びＲＯＭ１１２はＣＰＵ１０６への７ビツト負荷命令が
続いている６つの７ビツトキヤラクタの前のシーケンス
を与える。図示の装置で、符号化回路１１２６及びＲＯ
Ｍ１１２はテレタイプライタから共通に発生する同じＡ
ＳＣＩコード語中の７ビツトキヤラクタの負荷命令シー
ケンスを発生する。
ラインｃ１作動させて、ＣＰＵ１０６が信号中の母線デ
ータをライン１１１３を介してＣＰＵインターフェース
に送る時、データ・キャラクタ・ゲート１１２７ｉ可能
化するゲート信号を論理回路１１０２によりライン１１
２８上に発生せしめる。被可能化キャラクタ・ゲー）
１１２７はＲＯＭ １１２及び符号化回路１１２６の協
同動作により発生される７ビツト語をＣＰＵ １０６へ
の伝送のためにライン１１０５’ｉ介して主母線１０５
上に与える。上述したようにして符号化回路１１２６及
びＲＯＭ１１２はＣＰＵ１０６への７ビツト負荷命令が
続いている６つの７ビツトキヤラクタの前のシーケンス
を与える。図示の装置で、符号化回路１１２６及びＲＯ
Ｍ１１２はテレタイプライタから共通に発生する同じＡ
ＳＣＩコード語中の７ビツトキヤラクタの負荷命令シー
ケンスを発生する。
７キヤラクタ負荷命令シーケンスの負荷命令の受信に応
答してＣＰＵ １０６は装置アドレス及び制御信号を発
生して適当な装置選択ライン金作動させて、論理回路１
１０２により紙テープリーダ１１１から制御プログラム
をメモリユニット１０７に負荷せしめる。最初に、デマ
ルチプレクサ１１０１は装置選択ライン１１４の紙テー
プリーダラインＭｉ作動させるＣＰＵからのアドレスを
受信する。続いてＣＰＵ１０６は主母線１０５のライン
の１つを介して命令を与える。ライン１１４上の母線デ
ータアウト制御信号の発生により、進みテープリーダ命
令はライン１１０５０１つを介してテープリーダ１１１
に送出される。テープリーダ１１１は要求されたデータ
がＣＰＵインターフェース１０８に送出された時、ライ
ン１１０３の一つを介して信号’ｉ ＣＰＵインターフ
ェース１０８に戻す。論理回路１１０２はゲート１１４
３にデータ利用可能命令１ｃＰＵ１０６に出させること
によって復帰信号及び制御信号中の母線データに応答す
る。データ利用可能命令はライン１１０５Ｑ介して主母
線１０５に与えられ、ＣＰＵ１０６に伝送される。デー
タ利用可能命令の受信に続いて、ＣＰＵ１０６はＣＰＵ
１０８にアドレス及び制御信号を与え、紙テープリーダ
からの利用可能なデータ金メモリユニット１０７に伝送
せしめる。デマルチプレクサ１１０１は装置選択ライン
１１４のラインＬ＝ｉ作動させて、信号中の母線データ
がＣＰＵによってライン１１１３上に与えられる時に、
ライン１１０６にゲート信号を与えることにより論理回
路１１０２はアントゲ−）１１０４ｉ可能化せしめる。
答してＣＰＵ １０６は装置アドレス及び制御信号を発
生して適当な装置選択ライン金作動させて、論理回路１
１０２により紙テープリーダ１１１から制御プログラム
をメモリユニット１０７に負荷せしめる。最初に、デマ
ルチプレクサ１１０１は装置選択ライン１１４の紙テー
プリーダラインＭｉ作動させるＣＰＵからのアドレスを
受信する。続いてＣＰＵ１０６は主母線１０５のライン
の１つを介して命令を与える。ライン１１４上の母線デ
ータアウト制御信号の発生により、進みテープリーダ命
令はライン１１０５０１つを介してテープリーダ１１１
に送出される。テープリーダ１１１は要求されたデータ
がＣＰＵインターフェース１０８に送出された時、ライ
ン１１０３の一つを介して信号’ｉ ＣＰＵインターフ
ェース１０８に戻す。論理回路１１０２はゲート１１４
３にデータ利用可能命令１ｃＰＵ１０６に出させること
によって復帰信号及び制御信号中の母線データに応答す
る。データ利用可能命令はライン１１０５Ｑ介して主母
線１０５に与えられ、ＣＰＵ１０６に伝送される。デー
タ利用可能命令の受信に続いて、ＣＰＵ１０６はＣＰＵ
１０８にアドレス及び制御信号を与え、紙テープリーダ
からの利用可能なデータ金メモリユニット１０７に伝送
せしめる。デマルチプレクサ１１０１は装置選択ライン
１１４のラインＬ＝ｉ作動させて、信号中の母線データ
がＣＰＵによってライン１１１３上に与えられる時に、
ライン１１０６にゲート信号を与えることにより論理回
路１１０２はアントゲ−）１１０４ｉ可能化せしめる。
被可能化アントゲ−） １１０４は紙テープリーダから
受信されたデータをライン１１０３ｉ介してメモリユニ
ット１０７への伝送のために主母線１０５上に与える。
受信されたデータをライン１１０３ｉ介してメモリユニ
ット１０７への伝送のために主母線１０５上に与える。
ＣＰＵ １０６、ＣＰＵインターフェース１０８及び紙
テープリーダ１１１は紙テープ上に蓄積された制御プロ
グラムがメモリユニット１０７に転送される迄、上述し
たようにして作動される。
テープリーダ１１１は紙テープ上に蓄積された制御プロ
グラムがメモリユニット１０７に転送される迄、上述し
たようにして作動される。
同様に、もし直列データを含むテレタイプ１１０がＣＰ
Ｕ １０６によってアドレスされるならば、そのデータ
はナンドゲー） １１０８によって母線１０５上にゲー
トされ、これらのゲートはライン１１０７上の直列デー
タがユニバーサル非同期伝送器（ＵＡＲＴ）１１１０に
よって８ビット並列データに変換された後、論理１１０
２によってライン１１０９１＆：介して可能化される。
Ｕ １０６によってアドレスされるならば、そのデータ
はナンドゲー） １１０８によって母線１０５上にゲー
トされ、これらのゲートはライン１１０７上の直列デー
タがユニバーサル非同期伝送器（ＵＡＲＴ）１１１０に
よって８ビット並列データに変換された後、論理１１０
２によってライン１１０９１＆：介して可能化される。
逆にＣＰＵがデータ全テレタイプに送出している場合は
、８ビット並列データがその並列データをテレタイプに
延長しているライン１１１２に現れる直列データに変換
するＵＡＲＴｌｌｌｌに延長しているライン１１０５上
に現れる。ブロック１１１０及び１１１１によって示さ
れるＵＡＲＴは通常両機能を行なう１つのユニットであ
る。
、８ビット並列データがその並列データをテレタイプに
延長しているライン１１１２に現れる直列データに変換
するＵＡＲＴｌｌｌｌに延長しているライン１１０５上
に現れる。ブロック１１１０及び１１１１によって示さ
れるＵＡＲＴは通常両機能を行なう１つのユニットであ
る。
命令中の母線データはライン１１１３ｔ−介して論理１
１０２に与えられ、母線データアウト命令はライン１１
１４を介して論理１１０２に与えられる。母線データイ
ン及びアウト命令は、データが主母線１０５を介して受
信又は伝送せしめられるべきか否かにより制御ライン１
４４の一つを介してＣＰＵ１０６により与えられる。同
様に、ＣＰＵ１０６からの母線イニシャライズ信号は論
理回路中の多数の７リツプフロツプをスタートアップ、
又は等価な動作シーケンス時に既知の状態にセットする
ため、ライン１１１５上に現れる。また論理１１０２は
アドレスされた装置が連絡せしめられたこと、即ちもし
データが送出さるべきものであるならデータが準備中で
あり、又はもしＣＰＵがデータを送っているなら受信さ
れ念こと’１ｃＰＵに知らせるためＣＰＵ １０６に延
長しているライン１１１６上に多型式カッアゲート１１
３２（第５８Ｂ図）によって出される母線応答信号を有
する。母線応答信号は約１０マイクロ秒以内に：ＣＰＵ
１０６に至るライン１１１６上にない場合には、ＣＰＵ
は接近していない信号をまつよりはすててしまう。
１０２に与えられ、母線データアウト命令はライン１１
１４を介して論理１１０２に与えられる。母線データイ
ン及びアウト命令は、データが主母線１０５を介して受
信又は伝送せしめられるべきか否かにより制御ライン１
４４の一つを介してＣＰＵ１０６により与えられる。同
様に、ＣＰＵ１０６からの母線イニシャライズ信号は論
理回路中の多数の７リツプフロツプをスタートアップ、
又は等価な動作シーケンス時に既知の状態にセットする
ため、ライン１１１５上に現れる。また論理１１０２は
アドレスされた装置が連絡せしめられたこと、即ちもし
データが送出さるべきものであるならデータが準備中で
あり、又はもしＣＰＵがデータを送っているなら受信さ
れ念こと’１ｃＰＵに知らせるためＣＰＵ １０６に延
長しているライン１１１６上に多型式カッアゲート１１
３２（第５８Ｂ図）によって出される母線応答信号を有
する。母線応答信号は約１０マイクロ秒以内に：ＣＰＵ
１０６に至るライン１１１６上にない場合には、ＣＰＵ
は接近していない信号をまつよりはすててしまう。
ＵＡＲＴ及び凡人Ｓインターフェース用のタイミング信
号はライン１１１Ｌ上に３ＳＣ信号を発生する発振器１
１１８によって発生される。５ＳＣ信号は１１分割カウ
ンタ１１２０に接続され、その出力はその動作用のクロ
ック信号としてＲＡＳインターフェース１１５の回路と
共にカウンタ１１２に延長しているライン１１２１上に
現れる。更にカウンタ１１２２は１２分割カウンタの被
分割３８Ｃ信号を割算し、テレタイプライタの動作に匹
献し、約１７５８Ｈｚの周波数の速度でＵＡＲＴ’ｉク
ロックするために使用される出力を与える。
号はライン１１１Ｌ上に３ＳＣ信号を発生する発振器１
１１８によって発生される。５ＳＣ信号は１１分割カウ
ンタ１１２０に接続され、その出力はその動作用のクロ
ック信号としてＲＡＳインターフェース１１５の回路と
共にカウンタ１１２に延長しているライン１１２１上に
現れる。更にカウンタ１１２２は１２分割カウンタの被
分割３８Ｃ信号を割算し、テレタイプライタの動作に匹
献し、約１７５８Ｈｚの周波数の速度でＵＡＲＴ’ｉク
ロックするために使用される出力を与える。
第２９図のブロック図の動作を実施するために使用でき
る特別の回路の一例を第５８Ａ乃至５８Ｄ図に示す。第
５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しなか
った部分を除いて特に説明しない。
る特別の回路の一例を第５８Ａ乃至５８Ｄ図に示す。第
５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しなか
った部分を除いて特に説明しない。
装置選択ライン全作動させる装置において、ラッチ１１
００は母線マルチプレックス・サイクルのアドレス時に
ＣＰＵ １０６により与えられるＢＳＹＮＣ信号により
可能化されて、複数の排他的ノアゲート１０９８及びア
ンドゲート１０９９から成る第１デコーダの入力に対す
る１３ビットアドレス語及び母線バンク７選択償号（又
はＢＨ３７信号）をラッチする。アンドゲート１０９９
は２つの入力を有しており、１つは被うッチＢＢＳ７信
号で、他は５ビットアドレス語の７つの最大桁ビットと
最小桁ビットと関連した排他的ノアゲート１０９８のワ
イヤード・オア出力である。もしＢＢ８７信号及びワイ
ヤード・オア出力全盲する排他的ノアゲートが端末装置
のリクエストに対して正しい状態にあるなら、ナンドゲ
ー） １０９９はアドレス語の残９の５ビツトの状態に
より装置選択ライン１１４ヲ作動するように応答するデ
コーダ／デマルチプレクサ１１０１に可能化信号を与え
る。第８図のブロック図に示す１５装置選択ライン１１
４は第５８Ｄ図において右に延長しており、前述したよ
うにＣＰＵインターフェース１０８の内部に使用されて
いる６装置選択ラインにはＣ，Ｄ、Ｅ、Ｆ、Ｌ及びＭの
記号が付されている。
００は母線マルチプレックス・サイクルのアドレス時に
ＣＰＵ １０６により与えられるＢＳＹＮＣ信号により
可能化されて、複数の排他的ノアゲート１０９８及びア
ンドゲート１０９９から成る第１デコーダの入力に対す
る１３ビットアドレス語及び母線バンク７選択償号（又
はＢＨ３７信号）をラッチする。アンドゲート１０９９
は２つの入力を有しており、１つは被うッチＢＢＳ７信
号で、他は５ビットアドレス語の７つの最大桁ビットと
最小桁ビットと関連した排他的ノアゲート１０９８のワ
イヤード・オア出力である。もしＢＢ８７信号及びワイ
ヤード・オア出力全盲する排他的ノアゲートが端末装置
のリクエストに対して正しい状態にあるなら、ナンドゲ
ー） １０９９はアドレス語の残９の５ビツトの状態に
より装置選択ライン１１４ヲ作動するように応答するデ
コーダ／デマルチプレクサ１１０１に可能化信号を与え
る。第８図のブロック図に示す１５装置選択ライン１１
４は第５８Ｄ図において右に延長しており、前述したよ
うにＣＰＵインターフェース１０８の内部に使用されて
いる６装置選択ラインにはＣ，Ｄ、Ｅ、Ｆ、Ｌ及びＭの
記号が付されている。
新テープ・リーダ１１１の動作に関して、そこから読み
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが第５８Ｂ
図に示す如くライン１１０５上にデータを与えるように
徳行される時、リーダの動作速度を適当な値に制御しか
つＣＰＵ１０６へのデータをゲートすると共にデータが
利用可能である場合に、ＣＰＵ１０６に知らせるための
回路が設けられる。
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが第５８Ｂ
図に示す如くライン１１０５上にデータを与えるように
徳行される時、リーダの動作速度を適当な値に制御しか
つＣＰＵ１０６へのデータをゲートすると共にデータが
利用可能である場合に、ＣＰＵ１０６に知らせるための
回路が設けられる。
従ってテープリーダ１１１がスイッチ１１２５を作動す
ることにより選択される時、スイッチ回路１１２４はう
、イン１１５０．１１５１を介してＣＰＵｌ０Ａに２つ
の命令金山して新テープリーダ１１１からのデータ入力
を待つように調節するマイクロコード・ルーチン＝２Ｃ
ＰＵに実行せしめる。スイッチラッチ回路１１２４は符
号化回路１１２６のシフトレジスタ１１１７をクリアし
、その後直ぐに遅延回路１１３５の動作により、第１の
ものに論理嘱０＃出力及び８ビツト位置出力の他の７つ
に論理気１／／出力を与えるようにシフトレジスタをセ
ットする。これによりメモリユニット１０７への制御プ
ログラムの転送に至るＲＯＭ１１２２によるキャラクタ
負荷命令を発生するためのシフトレジスタ１１１７’ｉ
準備する。シフトレジスタ１１１７の設定に続いて遅延
回路１１５３はスイッチラッチ回路１１２４のフリップ
７０ツブ全プリセツトすることＫよってライン１１５０
−ｉ介してＣＰＵ１０６に与えられる命令を除去してス
イッチ１１２５の他の動作に応答するようにスイッチラ
ッチ回路を準備する。同じように符号化された新テープ
リーダとテレタイプデータ間を識別しデータのＣＰＵ
１０６への誤まった転送を防止するため、遅延回路１１
３５はスイッチ１１２５が作動される時、テレタイプデ
ータ利用可能アンドゲート１１５９ｉ不能化するように
接続されている。
ることにより選択される時、スイッチ回路１１２４はう
、イン１１５０．１１５１を介してＣＰＵｌ０Ａに２つ
の命令金山して新テープリーダ１１１からのデータ入力
を待つように調節するマイクロコード・ルーチン＝２Ｃ
ＰＵに実行せしめる。スイッチラッチ回路１１２４は符
号化回路１１２６のシフトレジスタ１１１７をクリアし
、その後直ぐに遅延回路１１３５の動作により、第１の
ものに論理嘱０＃出力及び８ビツト位置出力の他の７つ
に論理気１／／出力を与えるようにシフトレジスタをセ
ットする。これによりメモリユニット１０７への制御プ
ログラムの転送に至るＲＯＭ１１２２によるキャラクタ
負荷命令を発生するためのシフトレジスタ１１１７’ｉ
準備する。シフトレジスタ１１１７の設定に続いて遅延
回路１１５３はスイッチラッチ回路１１２４のフリップ
７０ツブ全プリセツトすることＫよってライン１１５０
−ｉ介してＣＰＵ１０６に与えられる命令を除去してス
イッチ１１２５の他の動作に応答するようにスイッチラ
ッチ回路を準備する。同じように符号化された新テープ
リーダとテレタイプデータ間を識別しデータのＣＰＵ
１０６への誤まった転送を防止するため、遅延回路１１
３５はスイッチ１１２５が作動される時、テレタイプデ
ータ利用可能アンドゲート１１５９ｉ不能化するように
接続されている。
上述したようにセットされたシフトレジスタ１１１７に
より、８つのビット位置はフリップフロップ及び後続の
アントゲ−）１１５４により１１３０上Ｋ ＲＯＭデー
タ状態信号を発生させる可能化信号をライン１１５３′
ｔ−介して発生させる。２つの入力アンドゲート１１５
５の１つの入力は装置選択ラインＣが作動され、信号中
の母線データが前述したように受信される時、キャラク
タ・データナントゲート１１２７１ＣＲＯＭ負荷命令を
ＣＰＵ １０６に送出せしめるためのゲート信号をライ
ン１１２８上に発生させるべく、可能化される。アンド
及びオアゲ−トから成り、装置選択信号及び母線データ
イン及びアウト信号を受信するように一緒に接続された
ゲート回路１１５６は適当な状態で種々の状態及びデー
タゲートをセットしてＣＰＵインターフェースと種々の
端末装置インターフェース間で所望の情報の転送を行な
う。
より、８つのビット位置はフリップフロップ及び後続の
アントゲ−）１１５４により１１３０上Ｋ ＲＯＭデー
タ状態信号を発生させる可能化信号をライン１１５３′
ｔ−介して発生させる。２つの入力アンドゲート１１５
５の１つの入力は装置選択ラインＣが作動され、信号中
の母線データが前述したように受信される時、キャラク
タ・データナントゲート１１２７１ＣＲＯＭ負荷命令を
ＣＰＵ １０６に送出せしめるためのゲート信号をライ
ン１１２８上に発生させるべく、可能化される。アンド
及びオアゲ−トから成り、装置選択信号及び母線データ
イン及びアウト信号を受信するように一緒に接続された
ゲート回路１１５６は適当な状態で種々の状態及びデー
タゲートをセットしてＣＰＵインターフェースと種々の
端末装置インターフェース間で所望の情報の転送を行な
う。
キャラクタ・データがデータナンドゲー） １１２７を
可能化することＫよってＣＰＵ １０６に伝送される毎
に、アントゲ−） １１５５は状態ナントゲート１１２
７を不能化するため回路１１５４の７リツプフロツプを
クリアする信号を発生する。更に１この信号は論理′Ｏ
Ｎの１ビット位ｆｉをシフトするため、シフトレジスタ
１１７に１パルスを与、するワンショットマルチバイブ
レータ１１５７ｅクロツクする。
可能化することＫよってＣＰＵ １０６に伝送される毎
に、アントゲ−） １１５５は状態ナントゲート１１２
７を不能化するため回路１１５４の７リツプフロツプを
クリアする信号を発生する。更に１この信号は論理′Ｏ
Ｎの１ビット位ｆｉをシフトするため、シフトレジスタ
１１７に１パルスを与、するワンショットマルチバイブ
レータ１１５７ｅクロツクする。
ワンショットマルチバイブレータ１１５７はシフトレジ
スタ１１７の８ビット位置の論理レベルを次のアンドゲ
ートに転送するためにリセットされる時、回路１１５４
の７リツプフロツプをクロックする。
スタ１１７の８ビット位置の論理レベルを次のアンドゲ
ートに転送するためにリセットされる時、回路１１５４
の７リツプフロツプをクロックする。
シフトレジスタ１１７の第８番目のビット位置が論理１
１〃信号を出力する限り、状態ナントゲートｆ１２７ａ
ワンショットマルチバイブレータ１１５７によってクロ
ックされる時、回路１１５４からの可能化信号を受信す
る。
１〃信号を出力する限り、状態ナントゲートｆ１２７ａ
ワンショットマルチバイブレータ１１５７によってクロ
ックされる時、回路１１５４からの可能化信号を受信す
る。
論理％ＯＩがシフトレジスタ１１１７の第８ビット位置
に達すると、ライン１１５３は低論理％ＯＩ等価信号レ
ベルを回路１１５４の７リツプ７０ツブのデータ入力及
びアントゲ−）１１５５の入力の一つに結合する。従っ
て回路１１５４の７リツプフロツプがワンショットマル
チバイブレータ１１５７によってクロックされる時、状
態ナンドゲー）１１２７は可能化され、アンドゲート１
１５５Ｆｉデータナンドゲー）１１２７に可能化アンド
ゲート信号を与えない。ＣＰＵ１０６は新テープリーダ
のアドレスとして負荷シーケンスの第１の６キヤラクタ
を解釈し、メモリユニット１０７に制御プログラムを転
送するのに当ってそれを及び制御プログラムのローディ
ングを開始するための命令として第７キヤラクタを保持
する。
に達すると、ライン１１５３は低論理％ＯＩ等価信号レ
ベルを回路１１５４の７リツプ７０ツブのデータ入力及
びアントゲ−）１１５５の入力の一つに結合する。従っ
て回路１１５４の７リツプフロツプがワンショットマル
チバイブレータ１１５７によってクロックされる時、状
態ナンドゲー）１１２７は可能化され、アンドゲート１
１５５Ｆｉデータナンドゲー）１１２７に可能化アンド
ゲート信号を与えない。ＣＰＵ１０６は新テープリーダ
のアドレスとして負荷シーケンスの第１の６キヤラクタ
を解釈し、メモリユニット１０７に制御プログラムを転
送するのに当ってそれを及び制御プログラムのローディ
ングを開始するための命令として第７キヤラクタを保持
する。
紙テープリーダ１１１からのラインの１つ、即ちライン
１１４１はＦＦ１１４２への７クロツクを搬送し、クロ
ックパルスは読み出されているテープ上の各スプロケッ
ト孔によって発生される。パルスがＦＦ１１４２’！ｉ
クロツクする九めにライン１１４１に現れると、ＦＦの
出力はデータが利用可能であることを示す信号を発生し
、この信号はライン１１４４上の命令によって可能化さ
れるナンドゲー） １１４３によりライン１１０５の１
つにゲートされる。データが読み出される時、ライン１
１４５上のパルスはアンドゲート１１４６ｆ：介して遅
延ワンショットマルチバイブレータ１１４５にゲートさ
れ、該ワンショットマルチバイブレータはライン１１４
９上の出力パルスをテープを進めるために命令するライ
ン１１４９上の出力を新テープリーダに発生するワンシ
ョットマルチバイブレータ１１４Ｂ’ｉ作動させるよう
に時間調節する。ワンショットマルチバイブレータ１１
４７の遅延により紙テープリーダの動作速度を効果的に
決定し、過速度によるテープの損失を最小にするため、
約３００キャラクタ−７分の速度で好適には保持される
。
１１４１はＦＦ１１４２への７クロツクを搬送し、クロ
ックパルスは読み出されているテープ上の各スプロケッ
ト孔によって発生される。パルスがＦＦ１１４２’！ｉ
クロツクする九めにライン１１４１に現れると、ＦＦの
出力はデータが利用可能であることを示す信号を発生し
、この信号はライン１１４４上の命令によって可能化さ
れるナンドゲー） １１４３によりライン１１０５の１
つにゲートされる。データが読み出される時、ライン１
１４５上のパルスはアンドゲート１１４６ｆ：介して遅
延ワンショットマルチバイブレータ１１４５にゲートさ
れ、該ワンショットマルチバイブレータはライン１１４
９上の出力パルスをテープを進めるために命令するライ
ン１１４９上の出力を新テープリーダに発生するワンシ
ョットマルチバイブレータ１１４Ｂ’ｉ作動させるよう
に時間調節する。ワンショットマルチバイブレータ１１
４７の遅延により紙テープリーダの動作速度を効果的に
決定し、過速度によるテープの損失を最小にするため、
約３００キャラクタ−７分の速度で好適には保持される
。
ここに記載した装置は例えば診断プログラムの実行に際
してテレタイプを使用し、診断プログラムは例えば制御
プログラムのローディングに関し前述したように紙テー
プリーダ１１１によりメモリユニット１０７に負荷され
る。診断プログラムの実施に際してデータはテレタイプ
によってＣＰＵ１０６に送られる。ＣＰＵ１０６とテレ
タイプ間でデータを転送するために使用されるＣＰＵイ
ンターフェース１０８の部分においてデータは、テレタ
イプキーボード又はテレタイプ紙テープリーダの動作に
よってテレタイプからＣＰＵ １０６に転送される。プ
ログラム化ＣＰＵはデータがテレタイプ紙テープリーダ
によって送出されるべきである時を決定する。テレタイ
プキーボードからのデータがＣＰＵ １０６によって必
要とされる時、マルチプレクサ１１０１は装置選択ライ
ン１１４のラインＦｔ−作動させる之めにアドレスされ
る。これによりゲート回路１１５ｂが調節されて、必要
とされるデータがテレタイプから受信される時、状態ナ
ンドゲー）１１２７によりデータ利用可能命令１ｃＰＵ
に出させる。テレタイプはライン１１０７’ｉ介して８
ビツトキヤラクタをＣＰＵインターフェース１０８に送
る。８ビツトは直列的に伝送され、ライン１１２３上の
ＵＡＲＴクロック信号によってＵＡＲＴ １１１０ Ｋ
クロックされる。
してテレタイプを使用し、診断プログラムは例えば制御
プログラムのローディングに関し前述したように紙テー
プリーダ１１１によりメモリユニット１０７に負荷され
る。診断プログラムの実施に際してデータはテレタイプ
によってＣＰＵ１０６に送られる。ＣＰＵ１０６とテレ
タイプ間でデータを転送するために使用されるＣＰＵイ
ンターフェース１０８の部分においてデータは、テレタ
イプキーボード又はテレタイプ紙テープリーダの動作に
よってテレタイプからＣＰＵ １０６に転送される。プ
ログラム化ＣＰＵはデータがテレタイプ紙テープリーダ
によって送出されるべきである時を決定する。テレタイ
プキーボードからのデータがＣＰＵ １０６によって必
要とされる時、マルチプレクサ１１０１は装置選択ライ
ン１１４のラインＦｔ−作動させる之めにアドレスされ
る。これによりゲート回路１１５ｂが調節されて、必要
とされるデータがテレタイプから受信される時、状態ナ
ンドゲー）１１２７によりデータ利用可能命令１ｃＰＵ
に出させる。テレタイプはライン１１０７’ｉ介して８
ビツトキヤラクタをＣＰＵインターフェース１０８に送
る。８ビツトは直列的に伝送され、ライン１１２３上の
ＵＡＲＴクロック信号によってＵＡＲＴ １１１０ Ｋ
クロックされる。
ｔＪＡＲＴ １１１０がライン１１０７’ｉ介してテレ
タイプにより伝送される８ピットＩＬ列データを受信し
、組み合せる時、アンドゲート１１５９の動作（シフト
レジスタ１１１７によりラインＪｉ介して与えられる高
速でない紙テープリーダ状態信号によって可能化される
。）可能化ゲート信号音アンドゲート１１２７の一つの
入力にライン［（ｉ介して発生せしめられる。ライン１
１１５もしくは１１１４の一つに母線データイン又は母
線データナウド制御信号が発生することにより、ゲート
回路１１５６はアンドゲート１１２７にＣＰＵ １０６
にデータ利用可能化状態命令全高させる。アドレス信号
をデマルチプレクサ１１０１に出すことによってＣＰＵ
は装置選択ライン１１４のラインＣ＝ｉ動作させるよう
に応答する。
タイプにより伝送される８ピットＩＬ列データを受信し
、組み合せる時、アンドゲート１１５９の動作（シフト
レジスタ１１１７によりラインＪｉ介して与えられる高
速でない紙テープリーダ状態信号によって可能化される
。）可能化ゲート信号音アンドゲート１１２７の一つの
入力にライン［（ｉ介して発生せしめられる。ライン１
１１５もしくは１１１４の一つに母線データイン又は母
線データナウド制御信号が発生することにより、ゲート
回路１１５６はアンドゲート１１２７にＣＰＵ １０６
にデータ利用可能化状態命令全高させる。アドレス信号
をデマルチプレクサ１１０１に出すことによってＣＰＵ
は装置選択ライン１１４のラインＣ＝ｉ動作させるよう
に応答する。
ＣＰＵ１０６がライン１１１５において制御信号中の次
の母線データ全発生する時、ゲート回路１１５６はライ
ンＩ−ｉ介してデータ転送命令’ｉ ＵＡＲ，Ｔ １１
１０及び可能化アンドゲート１１５４’にデータ転送命
令を出す。これによりＵＡｆｔＴデータ利用可能フラグ
データがリセットされ、アンドゲート１１５９’により
主母線１０５に接続し、ＣＰＵ ｉ Ｏ，６の伝送のた
めにナントゲート１１０８に、被組合せデータをライン
１１０５に与えさせる。被伝送データの受信に続いてＣ
ＰＵ １０６は再びデマルチプレクサがテレタイプから
のデータを受信するため準備中の装置選択ライン１１４
のラインＰｉ作動せしめる。最終データがＣＰＵによっ
てテレタイプから受信されると、テレタイプルーチンは
終了する。
の母線データ全発生する時、ゲート回路１１５６はライ
ンＩ−ｉ介してデータ転送命令’ｉ ＵＡＲ，Ｔ １１
１０及び可能化アンドゲート１１５４’にデータ転送命
令を出す。これによりＵＡｆｔＴデータ利用可能フラグ
データがリセットされ、アンドゲート１１５９’により
主母線１０５に接続し、ＣＰＵ ｉ Ｏ，６の伝送のた
めにナントゲート１１０８に、被組合せデータをライン
１１０５に与えさせる。被伝送データの受信に続いてＣ
ＰＵ １０６は再びデマルチプレクサがテレタイプから
のデータを受信するため準備中の装置選択ライン１１４
のラインＰｉ作動せしめる。最終データがＣＰＵによっ
てテレタイプから受信されると、テレタイプルーチンは
終了する。
テレタイプ・テープリーダからのデータが必要とされる
時、テレタイプからＣＰＵ １０６にデータを転送する
ＣＰＵインターフェース１０８の動作はテレタイプ・キ
ーボード動作に関して上述し九ものと同じである。しか
し、更に装置選択ライン１１４のラインＦがＣＰＵ １
０６によりデマルチプレクサ１１ｏ１へ伝送されるアド
レスによって作動される時、ＣＰＵは主母線１０５のビ
ット気ｏ〃ラインを介してＣＰＵインターフェース１０
８に紙テープ進み状態信号を与える。ライン１１３又は
１１４Ｉ／ｃ母線データイン又は母線データアウト制御
信号が発生することにより、ゲート回路１１５６はアン
ドゲート回路１１３９’にラッチ１１３９’ｉクロツク
させる可能化信号をラインＫＫ与える。被クロック化ラ
ッチ１１３９はライン１１４０ｉ介して進みテレタイプ
紙テープリーダ命令をテレタイプ読取りリレーに与えて
そのリーダを進めさせる。ラッチ１１３９はカウンタ１
１５８による次の進み命令の発生のために準備するため
にクリアされる。テレタイプにより送られた直列データ
のスタートビットによって可能化されるアンドゲート１
１３６ ’ｉ介して第８ＵＡＲＴクロツクの受信後に、
カウンタはクリア信号をラッチ１１３？に出す。１６の
ＵＡＲＴクロックがテレタイプにより送られるビットの
各間隔時に発生される。
時、テレタイプからＣＰＵ １０６にデータを転送する
ＣＰＵインターフェース１０８の動作はテレタイプ・キ
ーボード動作に関して上述し九ものと同じである。しか
し、更に装置選択ライン１１４のラインＦがＣＰＵ １
０６によりデマルチプレクサ１１ｏ１へ伝送されるアド
レスによって作動される時、ＣＰＵは主母線１０５のビ
ット気ｏ〃ラインを介してＣＰＵインターフェース１０
８に紙テープ進み状態信号を与える。ライン１１３又は
１１４Ｉ／ｃ母線データイン又は母線データアウト制御
信号が発生することにより、ゲート回路１１５６はアン
ドゲート回路１１３９’にラッチ１１３９’ｉクロツク
させる可能化信号をラインＫＫ与える。被クロック化ラ
ッチ１１３９はライン１１４０ｉ介して進みテレタイプ
紙テープリーダ命令をテレタイプ読取りリレーに与えて
そのリーダを進めさせる。ラッチ１１３９はカウンタ１
１５８による次の進み命令の発生のために準備するため
にクリアされる。テレタイプにより送られた直列データ
のスタートビットによって可能化されるアンドゲート１
１３６ ’ｉ介して第８ＵＡＲＴクロツクの受信後に、
カウンタはクリア信号をラッチ１１３？に出す。１６の
ＵＡＲＴクロックがテレタイプにより送られるビットの
各間隔時に発生される。
ＣＰＵ ｊ Ｏ６がデータをテレタイプ１１０に送ると
、ＣＰＵはデマルチプレクサ１１０１’ｉアドレスして
装置選択ラインＤを作動させる。ＵＡＲＴ１１１１中の
データバッファが空である時、論理高可能化状態信号が
ライン人士に与えられ、被作動装置選択ラインＤと一緒
に、ゲート回路全調節してテレタイプ利用可能状態命令
６ＣＰＵ１ｏ６に出す。この状態命令はライン１１１３
又は１１１４上での母線データイン又は母線データアウ
ト制御信号の発生によりアンドゲート１１５２によって
出される。テレタイプ利用可能状態命令の受信によりＣ
ＰＵ １ｏ ｂはデマルチプレクサ１１０１ｉアドレス
して装置選択ラインＢｉ作動させる。これによりゲート
回路１１５６はＵＡＲＴ１１ｊｊ４Ｃ主母線１０５及ヒ
：７ｆ ７１１０５ｉ介してＣＰＵにより入力に現れて
いる８ビット並列データをロードさせる命令をラインＧ
ｉ介して出すようＫｖ！４節される。負荷命令はライン
１１１４又は１１１３’ｉ介してＣ’ＰＵ １０６から
の制御信号中の母線データアウト又は母線データインの
受信によりゲート回路によって発生される。ＵＡ几Ｔ１
１１１へのＣＰＵデータの胃−ディングに続いて、ライ
ン１１２３上のＵＡ几Ｔクロックはテレタイプ、の伝送
のためデータアウトをライン１１１２に直列にクロック
する。ＣＰＵ１０６がデータをＵＡＲＴｌｌｌｌに送っ
た後、装置選択ラインＤ′ｔ−作動させてテレタイブが
付加データを受信するのを準備する迄待期する。最後の
データがＣＰＵ １０６によってテレタイプに送られる
と、このテレタイプルーチンは終了する。
、ＣＰＵはデマルチプレクサ１１０１’ｉアドレスして
装置選択ラインＤを作動させる。ＵＡＲＴ１１１１中の
データバッファが空である時、論理高可能化状態信号が
ライン人士に与えられ、被作動装置選択ラインＤと一緒
に、ゲート回路全調節してテレタイプ利用可能状態命令
６ＣＰＵ１ｏ６に出す。この状態命令はライン１１１３
又は１１１４上での母線データイン又は母線データアウ
ト制御信号の発生によりアンドゲート１１５２によって
出される。テレタイプ利用可能状態命令の受信によりＣ
ＰＵ １ｏ ｂはデマルチプレクサ１１０１ｉアドレス
して装置選択ラインＢｉ作動させる。これによりゲート
回路１１５６はＵＡＲＴ１１ｊｊ４Ｃ主母線１０５及ヒ
：７ｆ ７１１０５ｉ介してＣＰＵにより入力に現れて
いる８ビット並列データをロードさせる命令をラインＧ
ｉ介して出すようＫｖ！４節される。負荷命令はライン
１１１４又は１１１３’ｉ介してＣ’ＰＵ １０６から
の制御信号中の母線データアウト又は母線データインの
受信によりゲート回路によって発生される。ＵＡ几Ｔ１
１１１へのＣＰＵデータの胃−ディングに続いて、ライ
ン１１２３上のＵＡ几Ｔクロックはテレタイプ、の伝送
のためデータアウトをライン１１１２に直列にクロック
する。ＣＰＵ１０６がデータをＵＡＲＴｌｌｌｌに送っ
た後、装置選択ラインＤ′ｔ−作動させてテレタイブが
付加データを受信するのを準備する迄待期する。最後の
データがＣＰＵ １０６によってテレタイプに送られる
と、このテレタイプルーチンは終了する。
ＣＰＵ １０６に強制的な割込みを与えその動作を再ス
タートせしめるため、再スタート制御スイッチ１１５７
及び関連のラッチ回路が設けられる。スイッチ１１３７
ｉ押圧することにより強制約割込みが生じ、それを元の
位置に戻すとＣＰＵ １０６は再スタートする。走行／
停止制御スイッチ１１４８’及び関連回路は、もし例え
ばシステムの故障が生じるとＣＰＵ１０６の動作を停止
するために設けられる。走行／停止制御スイッチ１１４
８’がその走行位置にリセットされると、走行／停止回
路はＣＰＵ１０６にライン１１１５を介して母線開始制
御信号に出させて前述したようにＣＰＵ１０８ｆｔ調節
する。
タートせしめるため、再スタート制御スイッチ１１５７
及び関連のラッチ回路が設けられる。スイッチ１１３７
ｉ押圧することにより強制約割込みが生じ、それを元の
位置に戻すとＣＰＵ １０６は再スタートする。走行／
停止制御スイッチ１１４８’及び関連回路は、もし例え
ばシステムの故障が生じるとＣＰＵ１０６の動作を停止
するために設けられる。走行／停止制御スイッチ１１４
８’がその走行位置にリセットされると、走行／停止回
路はＣＰＵ１０６にライン１１１５を介して母線開始制
御信号に出させて前述したようにＣＰＵ１０８ｆｔ調節
する。
本文で記述した装置の操作の間、７つのリモート・アク
セス・ステーションの１つと同様内部のアクセス・ステ
ーションと補助アクセス・パネルにとっては中央処理装
置と連絡する事が必要であり、従って、リモート・アク
セス・ステーション・インターフェース１１５は、中央
処理装置とアクセス・ステーション間の連絡が行われる
ようにアクセス・ステーションをアドレス兼テータ・バ
ス１０５にインターフェースする。第８図のブロック図
に示されたコンピュータ制御システム９２の論述におい
て述べたリモート・アクセス・ステーション・インター
フェース１１５については、その右上と左下にアドレス
兼データバス１０５を示す第３０図のブロック図に関し
て次に記述する。アクセス・ステーション７６．７８お
よび１１６の各々はこれに関連するインターフェース回
路を有し、かつ第３０図のブロック図は繰返し説明しな
い共通回路と共に穐々のステーションに対して重複する
典を的なインターフェース回路を示す事を了解されたい
。このように、同図の左上に示された点線枠１１６０は
、同ダイヤグラムの下部付近の点線枠１１６１に示され
た回路と同様各ステーションに対して典型的なインター
フェース回路を含んでいる。
セス・ステーションの１つと同様内部のアクセス・ステ
ーションと補助アクセス・パネルにとっては中央処理装
置と連絡する事が必要であり、従って、リモート・アク
セス・ステーション・インターフェース１１５は、中央
処理装置とアクセス・ステーション間の連絡が行われる
ようにアクセス・ステーションをアドレス兼テータ・バ
ス１０５にインターフェースする。第８図のブロック図
に示されたコンピュータ制御システム９２の論述におい
て述べたリモート・アクセス・ステーション・インター
フェース１１５については、その右上と左下にアドレス
兼データバス１０５を示す第３０図のブロック図に関し
て次に記述する。アクセス・ステーション７６．７８お
よび１１６の各々はこれに関連するインターフェース回
路を有し、かつ第３０図のブロック図は繰返し説明しな
い共通回路と共に穐々のステーションに対して重複する
典を的なインターフェース回路を示す事を了解されたい
。このように、同図の左上に示された点線枠１１６０は
、同ダイヤグラムの下部付近の点線枠１１６１に示され
た回路と同様各ステーションに対して典型的なインター
フェース回路を含んでいる。
第５５Ａ図乃至第５５Ｄ図に示される作用図は、第３０
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５の作用ｉ実施するのに
使用できる回路の１実施態様金示す。
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５の作用ｉ実施するのに
使用できる回路の１実施態様金示す。
リモート・アクセス・ステーション・インターフェース
１１５と各アクセス・ステーション間の連絡は回線１１
６２と１２７０の組の２対の回線における直列伝送を用
いて行われるが、アドレス兼データバス１０５は１６回
線を有する。従って、直列データと並列データ間の変換
はアクセス・ステーションとデータバス間の連絡に必要
となる。選択されたアクセス・ステーションがデータＣ
ＰＵ １Ｑ ６に送出する時、ステーションからの直列
データは図の左上部分に示されたステーションの回線１
１６２に存在し、このデータはＵＡＲＴ １１６５のレ
シーバ部分に延びる回線１１６４に出力を有する回線レ
シーバ１１６５に与えられる。ＵＡＲＴ１１６５はＣＰ
Ｕインターフェース１０８から回線１１２１により受取
られるクロック信号によりクロックされて直列情報をア
クセス・ステーションをインターフェースするために設
けられた全てのＵＡＲ，Ｔが接続される回線１１６６上
で並列情報罠変換する。回線１１６６けデータ回線、エ
ラー・フラッグおよびデータ使用可能回線から々る。３
つのエラー・フラッグ即ちパリティ・エラー フレーミ
ング・エラーおよびオーバーラン・エラーがあり、後者
は最初の文字がＵＡＲＴバッファから読出される前に受
取られた事を表示する。データがＣＰＵ １０６から選
択されたアクセス・ステーションに伝送される時、バス
１０５上で受取った並列データは、大刀ゲート回路１２
０３と回線１２０４を経て選択されたステーションの九
め設けられたＵＡ几Ｔ１ｆ６５のトランスミッタ部分に
与えられる。ＣＰＵインターフェース１０８から回１ｊ
！１１２１上に与えられたクロック信号はＵＡ几Ｔ１１
６５をクロックして選択されたアクセス・ステーション
迄延在する回線１２７ｏ上で並列データを直列に変換す
る。１６：１デコーダ１１８６は、ＵＡＲＴ迄延在する
ＲＡＳ選択回線１１８７ｉ作動させる事によシ使用され
るＵＡＲＴ２決定する。
１１５と各アクセス・ステーション間の連絡は回線１１
６２と１２７０の組の２対の回線における直列伝送を用
いて行われるが、アドレス兼データバス１０５は１６回
線を有する。従って、直列データと並列データ間の変換
はアクセス・ステーションとデータバス間の連絡に必要
となる。選択されたアクセス・ステーションがデータＣ
ＰＵ １Ｑ ６に送出する時、ステーションからの直列
データは図の左上部分に示されたステーションの回線１
１６２に存在し、このデータはＵＡＲＴ １１６５のレ
シーバ部分に延びる回線１１６４に出力を有する回線レ
シーバ１１６５に与えられる。ＵＡＲＴ１１６５はＣＰ
Ｕインターフェース１０８から回線１１２１により受取
られるクロック信号によりクロックされて直列情報をア
クセス・ステーションをインターフェースするために設
けられた全てのＵＡＲ，Ｔが接続される回線１１６６上
で並列情報罠変換する。回線１１６６けデータ回線、エ
ラー・フラッグおよびデータ使用可能回線から々る。３
つのエラー・フラッグ即ちパリティ・エラー フレーミ
ング・エラーおよびオーバーラン・エラーがあり、後者
は最初の文字がＵＡＲＴバッファから読出される前に受
取られた事を表示する。データがＣＰＵ １０６から選
択されたアクセス・ステーションに伝送される時、バス
１０５上で受取った並列データは、大刀ゲート回路１２
０３と回線１２０４を経て選択されたステーションの九
め設けられたＵＡ几Ｔ１ｆ６５のトランスミッタ部分に
与えられる。ＣＰＵインターフェース１０８から回１ｊ
！１１２１上に与えられたクロック信号はＵＡ几Ｔ１１
６５をクロックして選択されたアクセス・ステーション
迄延在する回線１２７ｏ上で並列データを直列に変換す
る。１６：１デコーダ１１８６は、ＵＡＲＴ迄延在する
ＲＡＳ選択回線１１８７ｉ作動させる事によシ使用され
るＵＡＲＴ２決定する。
本文に記述した装置は又、リモート又は内部のアクセス
・ステーションの排他的使用にある許容できる組合せで
再生チャンネルとディスク駆動部を割当てさせる第６２
Ａ図〜第６２Ｃ図に示したアクセス割当て制御パネル１
４０ヲ含む。入力回線の組の対の回線１１６２ａ（第５
５Ａ図及び第６２Ｂ図）と出力回線１２７０ ノ組の対
の回線１２７０ａ （第５５Ｄ図及び第６２Ｃ図）は、
アクセス割当てパネル１４０とリモート・アクセス・ス
テーション・インターフェース１１５を接続する。これ
等の対の回線は、アクセス・ステーションに対する所望
のチャンネルおよびディスク駆動部の割当てを行うため
、リモート・アクセス・ステーション・インターフェー
ス１１５ヲ介してＣＰＵ １０６とアクセス割当てパネ
ル１４０間にデータを伝送する。
・ステーションの排他的使用にある許容できる組合せで
再生チャンネルとディスク駆動部を割当てさせる第６２
Ａ図〜第６２Ｃ図に示したアクセス割当て制御パネル１
４０ヲ含む。入力回線の組の対の回線１１６２ａ（第５
５Ａ図及び第６２Ｂ図）と出力回線１２７０ ノ組の対
の回線１２７０ａ （第５５Ｄ図及び第６２Ｃ図）は、
アクセス割当てパネル１４０とリモート・アクセス・ス
テーション・インターフェース１１５を接続する。これ
等の対の回線は、アクセス・ステーションに対する所望
のチャンネルおよびディスク駆動部の割当てを行うため
、リモート・アクセス・ステーション・インターフェー
ス１１５ヲ介してＣＰＵ １０６とアクセス割当てパネ
ル１４０間にデータを伝送する。
もしデータがアクセス・ステーションによりＣＰＵ１０
６に送られつつおれば、ステーションの４ビツトの２進
識別番号は送出ステーションにより４×２スイツチ１１
８２の入力側の回線１１８１上におかれる。このスイッ
チ１１８２は以下に述べる方法でセットされてデコーダ
１１８６０入力側迄延存するその出力回線１１８７ａ上
に回線１１８１上で受取られる識別番号をおく。デコー
ダ１１８６は、ステーション送出データｔ−識別する９
つの可能なデコーダ几Ａｓ選択出力の１つを活動化する
。このＲＡＳ選択出力は送出アクセス・ステーションか
らデータを受取るため設けられたＵＡ几Ｔ１１６５に結
合される。ＲＡＳ選択出力の活動化により、ＵＡＲＴは
受取ったデータをアドレス兼データ・バス１０５におく
。
６に送られつつおれば、ステーションの４ビツトの２進
識別番号は送出ステーションにより４×２スイツチ１１
８２の入力側の回線１１８１上におかれる。このスイッ
チ１１８２は以下に述べる方法でセットされてデコーダ
１１８６０入力側迄延存するその出力回線１１８７ａ上
に回線１１８１上で受取られる識別番号をおく。デコー
ダ１１８６は、ステーション送出データｔ−識別する９
つの可能なデコーダ几Ａｓ選択出力の１つを活動化する
。このＲＡＳ選択出力は送出アクセス・ステーションか
らデータを受取るため設けられたＵＡ几Ｔ１１６５に結
合される。ＲＡＳ選択出力の活動化により、ＵＡＲＴは
受取ったデータをアドレス兼データ・バス１０５におく
。
もしデータがＣＰＵ １０６からアクセス・ステーショ
ンの１つく伝送中であれば、ステーションの４ビツトの
２進識別番号が、ＲＡＳ ＴＸ ＩＤ信号としてＣＰＵ
によりリモート・アクセス・ステーション′のインター
フェース１１５に送出され、４×２スイツチ１１８２の
入力側の回線１１８４におかれる。このスイッチは回線
１１８４上で受取った識別番号をデコーダ１１８６に延
在するその出力回線１１８７ａにおくようセットされる
。デコーダは、前述の如く、選択されたアクセス・ステ
ーションに対して設けられたＵＡＲＴ Ｎ６５と関連す
る回線１１８７に接続されるＲＡＳ選択出力を活動化す
る事により応答する。ＲＡＳ選択回線１１８７の活動化
はＣＰＵ１０６から受取ったデータ１ＵＡＲＴのトラン
スミッタ・バッファにロードさせる。
ンの１つく伝送中であれば、ステーションの４ビツトの
２進識別番号が、ＲＡＳ ＴＸ ＩＤ信号としてＣＰＵ
によりリモート・アクセス・ステーション′のインター
フェース１１５に送出され、４×２スイツチ１１８２の
入力側の回線１１８４におかれる。このスイッチは回線
１１８４上で受取った識別番号をデコーダ１１８６に延
在するその出力回線１１８７ａにおくようセットされる
。デコーダは、前述の如く、選択されたアクセス・ステ
ーションに対して設けられたＵＡＲＴ Ｎ６５と関連す
る回線１１８７に接続されるＲＡＳ選択出力を活動化す
る事により応答する。ＲＡＳ選択回線１１８７の活動化
はＣＰＵ１０６から受取ったデータ１ＵＡＲＴのトラン
スミッタ・バッファにロードさせる。
ＣＰＵ１０６トアクセス・ステーションの１つの間のデ
ータ伝送は、ＣＰＵ１０６により発される制御信号とア
クセス ステーション装置アドレス信号により行われる
。８２９図に関して本文に記述した如く、装置アドレス
信号はＣＰＵインターフェース１０８のデマルチプレク
サ１１０１に、回線１１４上に装ｆ１１選択信号をおく
事により表示された装置選択回線１１４ヲ活動化させる
。アクセス・ステーション装ａ信号は制御信号バス１４
４０表示された回線上にＣＰＵ １０６により与えられ
た制御信号と共にリモート・アクセス・ステーション・
インターフェース１１５に結合されて、インターフェー
ス論理回路を条件付けしてＣＰＵと選択されたアクセス
・ステーション間のデータ伝送を可能にする。
ータ伝送は、ＣＰＵ１０６により発される制御信号とア
クセス ステーション装置アドレス信号により行われる
。８２９図に関して本文に記述した如く、装置アドレス
信号はＣＰＵインターフェース１０８のデマルチプレク
サ１１０１に、回線１１４上に装ｆ１１選択信号をおく
事により表示された装置選択回線１１４ヲ活動化させる
。アクセス・ステーション装ａ信号は制御信号バス１４
４０表示された回線上にＣＰＵ １０６により与えられ
た制御信号と共にリモート・アクセス・ステーション・
インターフェース１１５に結合されて、インターフェー
ス論理回路を条件付けしてＣＰＵと選択されたアクセス
・ステーション間のデータ伝送を可能にする。
アクセス・ステーションかうＣＰＵ １０６へのデータ
の伝送のため、ＣＰＵの作用は、最初に割込みされて制
御プログラムの割込みサービス・ルーチンに分岐させら
れねばならない。この割込みはアクセス・ステーション
から受取るデータにより開始され、これによりバス割込
み要求はＣＰＵ １０６迄延在する割込みバス１４５に
結合される回線１２２２上におかれる。要求側のアクセ
ス・ステーションはその入力回線の組１１６２上のその
データを関連する回線のレシーバ１１６３に送出する。
の伝送のため、ＣＰＵの作用は、最初に割込みされて制
御プログラムの割込みサービス・ルーチンに分岐させら
れねばならない。この割込みはアクセス・ステーション
から受取るデータにより開始され、これによりバス割込
み要求はＣＰＵ １０６迄延在する割込みバス１４５に
結合される回線１２２２上におかれる。要求側のアクセ
ス・ステーションはその入力回線の組１１６２上のその
データを関連する回線のレシーバ１１６３に送出する。
回線レシーバ１１６３は回線１１６７上にデータを与え
てその関連する入力ラッチ１１６８’ｉクロツクし、続
（ＮＡＮＤゲート１１７０の１出力側に延在する回線１
１６９上に第１の可能信号をおく。ＣＰＵ１０６が別の
アクセス・ステーションの割込み要求をサービス中でな
い場合には、割込み可能ＦＦ１１７１は、ＣＰＵとイン
ターフェースされるアクセス・ステーションの各々に対
して設けられ九各ＮＡＮＤゲー）１１７０の他の入力個
迄延在する回線１１７２上に第２の可能信号をおく状態
にある。伝送アクセス・ステーションと関連するＮＡＮ
Ｄゲー）１１７０のみが第１の可能信号を受取るため、
Ｏ几ゲー） １２２０の入力側の１つに延在する回線１
１７７に出力を与えるようにさせられる。このＯＲゲー
トは応答的に信号全量してＦＦ １２２１′！！−クロ
ックし、これにバス割込み要求ｔ−ＣＰＵ １０６に対
して回線１２２２上に送出させる。
てその関連する入力ラッチ１１６８’ｉクロツクし、続
（ＮＡＮＤゲート１１７０の１出力側に延在する回線１
１６９上に第１の可能信号をおく。ＣＰＵ１０６が別の
アクセス・ステーションの割込み要求をサービス中でな
い場合には、割込み可能ＦＦ１１７１は、ＣＰＵとイン
ターフェースされるアクセス・ステーションの各々に対
して設けられ九各ＮＡＮＤゲー）１１７０の他の入力個
迄延在する回線１１７２上に第２の可能信号をおく状態
にある。伝送アクセス・ステーションと関連するＮＡＮ
Ｄゲー）１１７０のみが第１の可能信号を受取るため、
Ｏ几ゲー） １２２０の入力側の１つに延在する回線１
１７７に出力を与えるようにさせられる。このＯＲゲー
トは応答的に信号全量してＦＦ １２２１′！！−クロ
ックし、これにバス割込み要求ｔ−ＣＰＵ １０６に対
して回線１２２２上に送出させる。
このバス割込み要求の発生と同時に、ＮＡＮＤゲート１
１７０Ｔｈ介してゲートされるランチ１１６８の出力も
又回線１１７７ｆｔ経て優先順位エンコーダ１１７６に
与えられ、このエンコーダはステーションの４ビツトの
２進織別番号全生成してデコーダ１１８６により復号さ
れる割込み要求を生じて適当なＵＡＲＴ１１６５の可能
入力側進延在するＲＡＳ選択回線１１ａ７に活動化させ
る。この識別番号は回線１ｊ８０ｉ経てラッチ１１７９
の入力側に結合させる。
１７０Ｔｈ介してゲートされるランチ１１６８の出力も
又回線１１７７ｆｔ経て優先順位エンコーダ１１７６に
与えられ、このエンコーダはステーションの４ビツトの
２進織別番号全生成してデコーダ１１８６により復号さ
れる割込み要求を生じて適当なＵＡＲＴ１１６５の可能
入力側進延在するＲＡＳ選択回線１１ａ７に活動化させ
る。この識別番号は回線１ｊ８０ｉ経てラッチ１１７９
の入力側に結合させる。
ラッチ１１７９は、ＦＦ １２２１がＯＲゲー） １２
２０によりクロックされる時、回線１２３ 上に受取
られた低レベルの信号に応答して、回線１２３６上のワ
ン・ショット１２３４により与えられるパルスによりこ
の識別番号をセットするようクロックされる。ラッチさ
れる識別番号は、回線１１９４がハイの状態の時アドレ
ス兼データ・バス１０５に対して情報をゲートする出力
ゲート１１８３と４×２スイツチ１１８２に延在する回
線１１８１上に生じる。回線１２３６上のワン・ショッ
ト１２５４の第２の出力は割込み可能ＦＦ１１７１をク
ロックするよう結合され、稲々のＮＡＮＤゲー）１１７
０迄延長する回線１１７２上に低レベルの信号をおかせ
る。これによりゲートを禁止し、このため、ＦＦ １１
７１が以下に述べるようＫＣＰＵインターフェース１０
８により与えられるＲＡ８Ｒ８Ｔ装置の選択信号のリモ
ート・アクセス・ステーションのインターフェース１１
５による受取りと同時にリセットされる迄、これ以上の
割込み要求がＣＰＵ １０６に送られないようにする。
２０によりクロックされる時、回線１２３ 上に受取
られた低レベルの信号に応答して、回線１２３６上のワ
ン・ショット１２３４により与えられるパルスによりこ
の識別番号をセットするようクロックされる。ラッチさ
れる識別番号は、回線１１９４がハイの状態の時アドレ
ス兼データ・バス１０５に対して情報をゲートする出力
ゲート１１８３と４×２スイツチ１１８２に延在する回
線１１８１上に生じる。回線１２３６上のワン・ショッ
ト１２５４の第２の出力は割込み可能ＦＦ１１７１をク
ロックするよう結合され、稲々のＮＡＮＤゲー）１１７
０迄延長する回線１１７２上に低レベルの信号をおかせ
る。これによりゲートを禁止し、このため、ＦＦ １１
７１が以下に述べるようＫＣＰＵインターフェース１０
８により与えられるＲＡ８Ｒ８Ｔ装置の選択信号のリモ
ート・アクセス・ステーションのインターフェース１１
５による受取りと同時にリセットされる迄、これ以上の
割込み要求がＣＰＵ １０６に送られないようにする。
ＣＰＵ１０６は、ＯＲゲート１２２６を経てＦＦ１２２
５のクロック入力側にゲートされる回線１２２４上に（
ＢＩ人ＫＩ ）指令のバス割込み肯定応答を戻す事によ
りバス割込み要求の受取りを確認する。この状態が生じ
ると、前に受取つ次側込み要求に応答して割込み可能１
ｉ’Ｆｉ２２１により回線１２２２上におかれる高レベ
ル信号が出力回線１２２８上にクロックされ、低レベル
信号が出力回線１２２９上に生じる。回線１２２８上の
高レベル信号は回線１２２４からの反転ＢＩＡＫＩ信号
と共に、割込みベクトル・ゲー）１２３９ｉ活動化して
その制御プログラムの割込みサービス・ルーチンにＣＰ
Ｕ １０６ ’ｉ分岐させるバス１０５上にベクトル・
アドレスをおく。同時に、Ｆ Ｆ １２２３は、バス回
答信号を回線１２４７上でＣＰＵ １０６に発する多重
入力０８ゲート１２４６（第５５Ｂ図および第５５Ｄ図
参照）迄延在する回線１２４５上にバス回答信号ヲ〉〈
。バス回答信号も又、リモート・アクセス・ステーショ
ン・インターフェース装置選択回線がＣＰＵインターフ
ェース１０８により活動化され、ＣＩＦＵｌｌ）６によ
り与えられるＪ当な制御信号かりそ一ト・アクセス・ス
テーショ／・インターフェース１１５により受取られる
度に、ＯＲゲー） １２４６によりＣＰＵに送出される
。
５のクロック入力側にゲートされる回線１２２４上に（
ＢＩ人ＫＩ ）指令のバス割込み肯定応答を戻す事によ
りバス割込み要求の受取りを確認する。この状態が生じ
ると、前に受取つ次側込み要求に応答して割込み可能１
ｉ’Ｆｉ２２１により回線１２２２上におかれる高レベ
ル信号が出力回線１２２８上にクロックされ、低レベル
信号が出力回線１２２９上に生じる。回線１２２８上の
高レベル信号は回線１２２４からの反転ＢＩＡＫＩ信号
と共に、割込みベクトル・ゲー）１２３９ｉ活動化して
その制御プログラムの割込みサービス・ルーチンにＣＰ
Ｕ １０６ ’ｉ分岐させるバス１０５上にベクトル・
アドレスをおく。同時に、Ｆ Ｆ １２２３は、バス回
答信号を回線１２４７上でＣＰＵ １０６に発する多重
入力０８ゲート１２４６（第５５Ｂ図および第５５Ｄ図
参照）迄延在する回線１２４５上にバス回答信号ヲ〉〈
。バス回答信号も又、リモート・アクセス・ステーショ
ン・インターフェース装置選択回線がＣＰＵインターフ
ェース１０８により活動化され、ＣＩＦＵｌｌ）６によ
り与えられるＪ当な制御信号かりそ一ト・アクセス・ス
テーショ／・インターフェース１１５により受取られる
度に、ＯＲゲー） １２４６によりＣＰＵに送出される
。
以Ｆに更に詳細に記述するように、ゲート回路１１７８
、１１９３．１２０２および１２１８は装置選択回線お
よびＣＰＵ制御信号回線に結合され、他の機能と共に、
０几ゲー） １２４６によりバス回答信号の発生を開始
する。リモート・アクセス・ステーション・インターフ
ェース１１５により送られるバス回答信号は、ＣＰＵ１
０６に関して前く述べたと同じ目的を果す、即ち、ＣＰ
Ｕ１［］６に対して連絡がアドレス指定された装置を用
いて生じた挙上通知する。
、１１９３．１２０２および１２１８は装置選択回線お
よびＣＰＵ制御信号回線に結合され、他の機能と共に、
０几ゲー） １２４６によりバス回答信号の発生を開始
する。リモート・アクセス・ステーション・インターフ
ェース１１５により送られるバス回答信号は、ＣＰＵ１
０６に関して前く述べたと同じ目的を果す、即ち、ＣＰ
Ｕ１［］６に対して連絡がアドレス指定された装置を用
いて生じた挙上通知する。
ＦＦ１２２３から延在する回線１２２９上におがれた低
レベル信号はＮＡＮＤゲー）１１８８の２つの入力側の
一方に生じるため、ＮＡＮＤゲー）１１８８の他方で受
取ったＢＩＡＫＩ信号はこれ以上ＢＩＡＫＯ回線１１９
５上に伝送されないよう禁止される０ＢＩＡ、ＫＯ回線
１１９５は、割込みを生じるシステムのために装置内に
含まれた全てのインターフェースのＢ Ｉ ＡＫ Ｉ入
力個迄延長し、ＣＰＵ１０６により送られるＢＩＡＫＩ
信号を割込み要求を開始したシステムと関連するインタ
ーフェースのみに送出するよう作用する。
レベル信号はＮＡＮＤゲー）１１８８の２つの入力側の
一方に生じるため、ＮＡＮＤゲー）１１８８の他方で受
取ったＢＩＡＫＩ信号はこれ以上ＢＩＡＫＯ回線１１９
５上に伝送されないよう禁止される０ＢＩＡ、ＫＯ回線
１１９５は、割込みを生じるシステムのために装置内に
含まれた全てのインターフェースのＢ Ｉ ＡＫ Ｉ入
力個迄延長し、ＣＰＵ１０６により送られるＢＩＡＫＩ
信号を割込み要求を開始したシステムと関連するインタ
ーフェースのみに送出するよう作用する。
回線１２２２上の低レベル信号も又ＯＲゲート１２３０
により以後の割込み要求に応答するためすセットするた
めのＦＦ１２２１迄延長する回線１２３１に結合されて
いる。
により以後の割込み要求に応答するためすセットするた
めのＦＦ１２２１迄延長する回線１２３１に結合されて
いる。
ＣＰＵ１０６も又バス割込み要求に応答して、（ＢＤＩ
Ｄ）制御信号におけるＲＡＳＲＣＶ装置選択およびバス
・データのリモート・アクセス・ステーション・インタ
ーフェース１１５に対する戻し作用を生じる。
Ｄ）制御信号におけるＲＡＳＲＣＶ装置選択およびバス
・データのリモート・アクセス・ステーション・インタ
ーフェース１１５に対する戻し作用を生じる。
これ等の信号は、それぞれ回線１１８５と１２００上の
ＡＮＤゲート回路１１９３に与えられる。ＡＮＤゲート
回路１１９５は、Ｉ’Ｆ１２１１をクリアするように結
合される出力信号を発する事に工り装置選択および制御
信号に応答する。ＦＦ１２１１の出力は、４Ｘ２スイツ
チ１１８２の制御入力個迄延長する回線１２１２に接続
される。ＦＦ１２１１がクリアされると、回線１２１２
に接続されたその出力側は１６：１デコーダ１１８６の
入力回線１１８７ａに回線１１８１を接続する条件にス
イッチ１２１８ ｔ”おく状態におかれる。このように
、優先順位エンコーダ１１７６により生成された要求側
アクセス・ステーションの識別番号は、要求側のステー
ションと関連してＵＡＲＴ １１６５のレシーバにアセ
ンブルされたデータを回線１１６６上におかせるＵＡＲ
Ｔの可能作用入力個迄延長するＲＡＳ選択回線１１８７
の活動化全行うためデコーダ１１８６に送られる。
ＡＮＤゲート回路１１９３に与えられる。ＡＮＤゲート
回路１１９５は、Ｉ’Ｆ１２１１をクリアするように結
合される出力信号を発する事に工り装置選択および制御
信号に応答する。ＦＦ１２１１の出力は、４Ｘ２スイツ
チ１１８２の制御入力個迄延長する回線１２１２に接続
される。ＦＦ１２１１がクリアされると、回線１２１２
に接続されたその出力側は１６：１デコーダ１１８６の
入力回線１１８７ａに回線１１８１を接続する条件にス
イッチ１２１８ ｔ”おく状態におかれる。このように
、優先順位エンコーダ１１７６により生成された要求側
アクセス・ステーションの識別番号は、要求側のステー
ションと関連してＵＡＲＴ １１６５のレシーバにアセ
ンブルされたデータを回線１１６６上におかせるＵＡＲ
Ｔの可能作用入力個迄延長するＲＡＳ選択回線１１８７
の活動化全行うためデコーダ１１８６に送られる。
ＡＮＤゲート回路１１９３も又回線１１９４により後続
のＮＡＮＤゲート１１９２と出力ゲート１１８５に結合
されている。もしＵＡＲＴ １１６５が伝送するアクセ
ス・ステーションから完全な８ビツトの文字を受取リア
センプルしたならば、データ使用可能信号が回線１１６
６の１つで出力ゲー） １１８３迄発信される。出力ゲ
ートは、データ使用可能信号、およびバス１０５にＵＡ
ＲＴにおけるデータをおく事によりＡＮＤゲート回路１
１９５により回線１１９４上におかれた高レベル信号の
受取りに応答する。活動状態のＲＡＳ選択回線１１８７
に接続されたＮＡＮＤゲ−）１１９２も又０）１ゲート
１１９０を満足する。満足させたＯＲゲートの出力は、
ラッチ１１６８のリセット・ターミナルに延長する回線
１１９１に与えられる。このランチ１１６８は満足され
たＯＲ，ゲート１１９０によりリセットされて、回線１
１６９上でその関連するＡＮＤゲー）１１７０に結合さ
れたその出力側から第１の可能作用信号を取除く。
のＮＡＮＤゲート１１９２と出力ゲート１１８５に結合
されている。もしＵＡＲＴ １１６５が伝送するアクセ
ス・ステーションから完全な８ビツトの文字を受取リア
センプルしたならば、データ使用可能信号が回線１１６
６の１つで出力ゲー） １１８３迄発信される。出力ゲ
ートは、データ使用可能信号、およびバス１０５にＵＡ
ＲＴにおけるデータをおく事によりＡＮＤゲート回路１
１９５により回線１１９４上におかれた高レベル信号の
受取りに応答する。活動状態のＲＡＳ選択回線１１８７
に接続されたＮＡＮＤゲ−）１１９２も又０）１ゲート
１１９０を満足する。満足させたＯＲゲートの出力は、
ラッチ１１６８のリセット・ターミナルに延長する回線
１１９１に与えられる。このランチ１１６８は満足され
たＯＲ，ゲート１１９０によりリセットされて、回線１
１６９上でその関連するＡＮＤゲー）１１７０に結合さ
れたその出力側から第１の可能作用信号を取除く。
バス割込み要求の受取りに続いて、ＣＰＵ１０６により
リモート・アクセス・ステーション・インターフェース
１１５に送られた第１のＢＤｉＮ制御信号も又、回線１
２２８上を割込みベクトル・ゲート１２５９に与えられ
た活動化信号全除去するために使用される。このなめに
、ＣＰＵ制御回線バス１４４のＢＤＩＮ回線１２００も
又、回線１２２８にクロックするためＦＦ１２２３に信
号を送るＯ几ゲー）１２２６に接続され、低レベル信号
はこの時回線１２２２とＦＦ１２１１の入力側に存在す
る。
リモート・アクセス・ステーション・インターフェース
１１５に送られた第１のＢＤｉＮ制御信号も又、回線１
２２８上を割込みベクトル・ゲート１２５９に与えられ
た活動化信号全除去するために使用される。このなめに
、ＣＰＵ制御回線バス１４４のＢＤＩＮ回線１２００も
又、回線１２２８にクロックするためＦＦ１２２３に信
号を送るＯ几ゲー）１２２６に接続され、低レベル信号
はこの時回線１２２２とＦＦ１２１１の入力側に存在す
る。
ＵＡＲＴ１ｔ６ｓにより送られたデータがＣＰＵ ［０
６により受取られた後、Ｒ，Ａ８凡８Ｔ装置選択および
バスデータ・アウト（ＢＤＯＩＪＴ ）制御信号は、Ａ
ＮＤゲート回路１１７８の入力側のリモート・アクセス
・ステーション・インターフェース１１５に戻される。
６により受取られた後、Ｒ，Ａ８凡８Ｔ装置選択および
バスデータ・アウト（ＢＤＯＩＪＴ ）制御信号は、Ａ
ＮＤゲート回路１１７８の入力側のリモート・アクセス
・ステーション・インターフェース１１５に戻される。
このＢＤＯＵＴ制御信号および几Ａｓ凡８Ｔ装置選択信
号は、それぞれＡＮＤゲート回路１１７８の入力側に結
合された回線１１９８と１１９９で受取られる。
号は、それぞれＡＮＤゲート回路１１７８の入力側に結
合された回線１１９８と１１９９で受取られる。
これ等の信号はＡＮＤゲート回路１１７８を満足し、こ
の回路は、ＮＡＮＤゲー）１１９６の１入力端と０几ゲ
ート１１７４の１入力端迄延在する回線１１７Ｓ上に応
答的に可能信号を与える。活動化さハたＲＡ８選択回線
１１８７に接続され念ＮＡＮＤゲート１１９６は、ＵＡ
几Ｔ１１６５に対してデータ使用可能リセット信号を回
線１１９７上で与えるよう使用可能にされる。ＯＲゲー
）１ｉ７４Ｆｉ、低レベル１３号状態を割込み可能ＦＦ
１１７１に接続されたその出力側においてＡＮＤゲー
ト回路１１７８により与えられる可能作用出力に応答す
る。低レベルの信号状態ＶｉＦＦ １１７１をリセット
し、この状態は、ＮＡＮＤゲー） １１７０迄延在する
回線１１７２上に第２の可能信号を該ＦＦにおかしめて
、アクセス・ステーションからの別の割込み要求に応答
するようＮＡＮＤゲートを条件付ける。
の回路は、ＮＡＮＤゲー）１１９６の１入力端と０几ゲ
ート１１７４の１入力端迄延在する回線１１７Ｓ上に応
答的に可能信号を与える。活動化さハたＲＡ８選択回線
１１８７に接続され念ＮＡＮＤゲート１１９６は、ＵＡ
几Ｔ１１６５に対してデータ使用可能リセット信号を回
線１１９７上で与えるよう使用可能にされる。ＯＲゲー
）１ｉ７４Ｆｉ、低レベル１３号状態を割込み可能ＦＦ
１１７１に接続されたその出力側においてＡＮＤゲー
ト回路１１７８により与えられる可能作用出力に応答す
る。低レベルの信号状態ＶｉＦＦ １１７１をリセット
し、この状態は、ＮＡＮＤゲー） １１７０迄延在する
回線１１７２上に第２の可能信号を該ＦＦにおかしめて
、アクセス・ステーションからの別の割込み要求に応答
するようＮＡＮＤゲートを条件付ける。
ＣＰＵ １０６から１アクセス・ステーションにｆ −
タを伝送するため、ＣＰＵＶｉ、几ＡＳＴＸ装置選択信
号およびＢＤＯＵＴ制御信号をリモート・アクセス・ス
テーション・インターフェース１１５に送うさせる。こ
れ等の信号は、それぞれ回線１２０１と１１９８上のＡ
ＮＤゲート回路１２０２に与えられ、該ＡＮＤゲート回
路を満足する。これにより、入力ゲ−）１２０３にバス
１０５からのデータをインターフェース１１５に送らせ
る。選択されたアクセス・ステーションへ送出されるデ
ータに加えて、ＣＰＵ１０６は、伝送信号およびスイッ
チ制御兼伝送開始信号全受取るべきアクセス・ステーシ
ョン’ａ−Ｐａｔ 別するステーション・アドレス即ち
識別番号（凡ＡＳＴＸＩＤ ）′ｆｒ：バス１０５上に
送出する。後者の両信号は、選択されたアクセス・ステ
ーションに対するデータの伝送全行うようリモート・ア
クセス・ステーション・インターフェース論ｉｏｏ路ｉ
条件付ける。入力デート１２０３によりＦＦ １２１１
に結合されたバス１０５の回線は、ＦＦ１２１ｉ’ｉそ
のセット状態におくスイッチ信号を受取る。ＦＦ１２１
１がセットされると、４×２スイツチの制御入力側進延
在する回線１２１２に接続されたその出力側は、デコー
ダ１１８６の入力回線１１８７ａｉ入力デート回路１２
０３の出力回線１１８４に接続するようスイッチ１２１
８ ’ｉ条件付ける状態におかれる。
タを伝送するため、ＣＰＵＶｉ、几ＡＳＴＸ装置選択信
号およびＢＤＯＵＴ制御信号をリモート・アクセス・ス
テーション・インターフェース１１５に送うさせる。こ
れ等の信号は、それぞれ回線１２０１と１１９８上のＡ
ＮＤゲート回路１２０２に与えられ、該ＡＮＤゲート回
路を満足する。これにより、入力ゲ−）１２０３にバス
１０５からのデータをインターフェース１１５に送らせ
る。選択されたアクセス・ステーションへ送出されるデ
ータに加えて、ＣＰＵ１０６は、伝送信号およびスイッ
チ制御兼伝送開始信号全受取るべきアクセス・ステーシ
ョン’ａ−Ｐａｔ 別するステーション・アドレス即ち
識別番号（凡ＡＳＴＸＩＤ ）′ｆｒ：バス１０５上に
送出する。後者の両信号は、選択されたアクセス・ステ
ーションに対するデータの伝送全行うようリモート・ア
クセス・ステーション・インターフェース論ｉｏｏ路ｉ
条件付ける。入力デート１２０３によりＦＦ １２１１
に結合されたバス１０５の回線は、ＦＦ１２１ｉ’ｉそ
のセット状態におくスイッチ信号を受取る。ＦＦ１２１
１がセットされると、４×２スイツチの制御入力側進延
在する回線１２１２に接続されたその出力側は、デコー
ダ１１８６の入力回線１１８７ａｉ入力デート回路１２
０３の出力回線１１８４に接続するようスイッチ１２１
８ ’ｉ条件付ける状態におかれる。
これにより、アクセス・ステーションを識別する４ビツ
トのＲＡＳＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰＵ １０６からのデータを受取る事ができる。
トのＲＡＳＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰＵ １０６からのデータを受取る事ができる。
該デコーダは、選択されたアクセス・ステーションと関
連するＲＡＳ選択回線１１８７’ｉ活動化する事により
ＲＡＳＴＸＩＤステーション識別番号に応答する。この
状態は、ＡＮＤゲーデー１２０７と１２１３の各々の入
力側の１つに使用可能条件全村す。
連するＲＡＳ選択回線１１８７’ｉ活動化する事により
ＲＡＳＴＸＩＤステーション識別番号に応答する。この
状態は、ＡＮＤゲーデー１２０７と１２１３の各々の入
力側の１つに使用可能条件全村す。
ＡＮＤ ケ−ト１２０７ Ｕ、ＣＰＵ１ｏｂ力ラＭ択す
ｈｆｃｙクセス・ス１−ジョンへのデータのＵＡＲＴの
伝送全開始する。然し、ＵＡ几Ｔ１１６５がＣＰＵ １
０６からのデー・夕の処理の用意ができる迄この伝送作
用は開始されない。ＡＮＤゲート１２１３は、ＣＰＵ１
０６に対してＵＡＲＴ １１６５がデータの受取り、処
理および伝送の用意のある旨を通知する状態信号の送出
全開始する目的を果す。
ｈｆｃｙクセス・ス１−ジョンへのデータのＵＡＲＴの
伝送全開始する。然し、ＵＡ几Ｔ１１６５がＣＰＵ １
０６からのデー・夕の処理の用意ができる迄この伝送作
用は開始されない。ＡＮＤゲート１２１３は、ＣＰＵ１
０６に対してＵＡＲＴ １１６５がデータの受取り、処
理および伝送の用意のある旨を通知する状態信号の送出
全開始する目的を果す。
このためには、ＣＰＵ １０６は、ＲＡ、５ＴＳＴ装置
選択信号およびＢＤＩＮ制御信制御信号−リモートセス
・ステーション・インターフェース１１５に送出すせる
。これ等信号は、それぞれ回線１１８９と１２００上の
ＡＮＤゲート回路１１８２に与えられ、該ＡＮＤゲート
回路を満足する。これにより、ＡＮＤゲーデー路１２１
７はＵＡＲＴ使用可能状況信号をＣＰＵ１０６に送出で
きる。選択され之アクセス・ステーションと関連するＵ
ＡＲＴｉ１６５のデータ・バッファは空白状態でＣＰＵ
１０６からデータ紮受取る用意がある時、使用可能信号
は、ＵＡＲ，Ｔの出力回線１２１４上金活動化された几
Ａｓ選択回線１１８７に接続されたＡＮＤゲーデー１２
１３の第２の入力側に与えられる。
選択信号およびＢＤＩＮ制御信制御信号−リモートセス
・ステーション・インターフェース１１５に送出すせる
。これ等信号は、それぞれ回線１１８９と１２００上の
ＡＮＤゲート回路１１８２に与えられ、該ＡＮＤゲート
回路を満足する。これにより、ＡＮＤゲーデー路１２１
７はＵＡＲＴ使用可能状況信号をＣＰＵ１０６に送出で
きる。選択され之アクセス・ステーションと関連するＵ
ＡＲＴｉ１６５のデータ・バッファは空白状態でＣＰＵ
１０６からデータ紮受取る用意がある時、使用可能信号
は、ＵＡＲ，Ｔの出力回線１２１４上金活動化された几
Ａｓ選択回線１１８７に接続されたＡＮＤゲーデー１２
１３の第２の入力側に与えられる。
ＡＮＤゲート１２１３は、他のアクセス・ステーション
と関連する他のＡＮＤゲーデーｔ２１５から同様な信号
全受取るように接続された多重人力０几ゲート１２１５
に対して使用可能信号を送出する事に↓り応答する。使
用可能信号は、ＵＡＲＴ便用可能状況信号をＣＰＵ １
０６に送出する墨により応答するＡＮＤゲーデー１２１
７に対して０几ゲー） １２１５によりライン１２ｉ６
を介して送られる。
と関連する他のＡＮＤゲーデーｔ２１５から同様な信号
全受取るように接続された多重人力０几ゲート１２１５
に対して使用可能信号を送出する事に↓り応答する。使
用可能信号は、ＵＡＲＴ便用可能状況信号をＣＰＵ １
０６に送出する墨により応答するＡＮＤゲーデー１２１
７に対して０几ゲー） １２１５によりライン１２ｉ６
を介して送られる。
ＣＰＵ １０６は、几ＡＳＴＸ装置選択信号およびＢＤ
ＯＵＴ制御信号制御信号トリモートス・ステーション・
インターフェース１１５に戻させ、又デ〜りを伝送開始
信号と共に選択されたアクセス・ステーションに送出さ
せる裏により使用可能状況信号に応答する。装置選択信
号およびＢ Ｄ ＯＵ Ｔ制御信号は、前述の如く入力
ゲート１２０３金使用司能の状態にする。伝送開始信号
は、入力デー） １２０３により、回線１２０９上で信
号をリモート・アクセス・ステーション・インターフェ
ース１１５の全でのＡＮＤゲーデー２０７に送るワン・
ショット１２１０に結合される。活動化さコ１．たＲＡ
Ｓ選択回線１１８７に接続されたＡＮＤゲーデー１２０
７は使用可能にされて信号を関連するＵＡ、凡Ｔ１１６
５に与えさせられて、ＣＰＵ １ｏ ｂによりバス１０
５上に送出され入力デート１２０３によりＵＡＲＴに対
する入力回線１２０４におかれる並列データでそのトラ
ンスミッタ・バラ２アをロードさせる。回線１１２１上
でロードされたＵＡＲＴ １１６５に与えられるクロッ
ク信号は、ＵＡＲＴトランスミッタにデータ金選択され
るアクセス・ステーション迄延在する回線１２７０上に
逐次出力させる。
ＯＵＴ制御信号制御信号トリモートス・ステーション・
インターフェース１１５に戻させ、又デ〜りを伝送開始
信号と共に選択されたアクセス・ステーションに送出さ
せる裏により使用可能状況信号に応答する。装置選択信
号およびＢ Ｄ ＯＵ Ｔ制御信号は、前述の如く入力
ゲート１２０３金使用司能の状態にする。伝送開始信号
は、入力デー） １２０３により、回線１２０９上で信
号をリモート・アクセス・ステーション・インターフェ
ース１１５の全でのＡＮＤゲーデー２０７に送るワン・
ショット１２１０に結合される。活動化さコ１．たＲＡ
Ｓ選択回線１１８７に接続されたＡＮＤゲーデー１２０
７は使用可能にされて信号を関連するＵＡ、凡Ｔ１１６
５に与えさせられて、ＣＰＵ １ｏ ｂによりバス１０
５上に送出され入力デート１２０３によりＵＡＲＴに対
する入力回線１２０４におかれる並列データでそのトラ
ンスミッタ・バラ２アをロードさせる。回線１１２１上
でロードされたＵＡＲＴ １１６５に与えられるクロッ
ク信号は、ＵＡＲＴトランスミッタにデータ金選択され
るアクセス・ステーション迄延在する回線１２７０上に
逐次出力させる。
第７図により示される如く、再生チャンネルおよびディ
スク駆動部７３をリモート又は内部のアクセス・ステー
ション７６又は７８の排他的使用に割当てるに際し、ア
クセス割当てパネル１４０は、第ｉＡ図〜第６２Ｃ図に
関して記述し之その回路を介して、アクセス・ステーシ
ョンおよヒフ６．７８および１１６に関して前に述べた
と同じ方法でリモート・アクセス・ステーション１１５
ヲ経てコンピュータ制御システム９２と連絡する。オペ
レータは、前述の如く、アクセス割当てパネルを第６１
図に示すそのキーボードにより制御して、所望のアクセ
ス・ステーション、再生チャンネルおよびディスク駆動
の割当てを設定する。所望の割当ては、ＤＲＩＶＥ、Ｉ
ＡＳ、 お！ びＲＡＳ＄−の操作Ｋｊり設定され、又
Ｅ Ｎ Ｔ ＥＲキーの操作により実施される。ＥＮＴ
ＥＲキーの操作は、データを対の入力回線１１６２ａ上
でリモート・アクセス・ステーション・インターフェー
ス１１５に送らせて、バス割込み要求をＣＰＵ １０６
に送らせ、要求のその後のサービスを行う。要求された
割当では、コンピュータ制御システム９２のメモリー装
置１０７において割当てられた再生チャンネル、ディス
ク駆動部およびアクセス・ステーションの識別操作に入
れる事により行われ、この状態が制御プログラムにより
割当てられた再生チャンネルおよびディスク駆動部が割
当てられたもの以外のいかなるアクセス・ステーション
によってもアクセスされないようにする。
スク駆動部７３をリモート又は内部のアクセス・ステー
ション７６又は７８の排他的使用に割当てるに際し、ア
クセス割当てパネル１４０は、第ｉＡ図〜第６２Ｃ図に
関して記述し之その回路を介して、アクセス・ステーシ
ョンおよヒフ６．７８および１１６に関して前に述べた
と同じ方法でリモート・アクセス・ステーション１１５
ヲ経てコンピュータ制御システム９２と連絡する。オペ
レータは、前述の如く、アクセス割当てパネルを第６１
図に示すそのキーボードにより制御して、所望のアクセ
ス・ステーション、再生チャンネルおよびディスク駆動
の割当てを設定する。所望の割当ては、ＤＲＩＶＥ、Ｉ
ＡＳ、 お！ びＲＡＳ＄−の操作Ｋｊり設定され、又
Ｅ Ｎ Ｔ ＥＲキーの操作により実施される。ＥＮＴ
ＥＲキーの操作は、データを対の入力回線１１６２ａ上
でリモート・アクセス・ステーション・インターフェー
ス１１５に送らせて、バス割込み要求をＣＰＵ １０６
に送らせ、要求のその後のサービスを行う。要求された
割当では、コンピュータ制御システム９２のメモリー装
置１０７において割当てられた再生チャンネル、ディス
ク駆動部およびアクセス・ステーションの識別操作に入
れる事により行われ、この状態が制御プログラムにより
割当てられた再生チャンネルおよびディスク駆動部が割
当てられたもの以外のいかなるアクセス・ステーション
によってもアクセスされないようにする。
リモート・アクセス・ステーション・インターフェース
１１５も又、これ’１ｃＰＵ１０６迄延長する制御信号
バス１４４に接続するバス初期設定回線１１７３が設け
られている。ＣＰＵインターフェース１０８の論述の際
に述べたように、バス初期設定制御信号はＣＰＵ１０６
により送出され、始動又は相当の操作シーケンスの間周
知の状態にリモート・アクセス・ステーションの論理回
路金セットする目的のために回線１１７３に与えられる
。
１１５も又、これ’１ｃＰＵ１０６迄延長する制御信号
バス１４４に接続するバス初期設定回線１１７３が設け
られている。ＣＰＵインターフェース１０８の論述の際
に述べたように、バス初期設定制御信号はＣＰＵ１０６
により送出され、始動又は相当の操作シーケンスの間周
知の状態にリモート・アクセス・ステーションの論理回
路金セットする目的のために回線１１７３に与えられる
。
ＣＰＵ１０６．！−アクセス・ステーションの１つの間
のデータ伝送を行う際のコンピュータ制御システム９２
の作用は、メモリー装置１０７にロードされる制御プロ
グラムに従って行わる。
のデータ伝送を行う際のコンピュータ制御システム９２
の作用は、メモリー装置１０７にロードされる制御プロ
グラムに従って行わる。
第３０図のブロック図を参照して記載し±アクセス・ス
テーション・インターフェース１１５の動作全行うのに
用いられる具体的な回路を第５５図Ａ−Ｄに示す。この
具体的回路の動作は第５０図に関して上述したものと同
一であるので、ここでは省略する。第５０図で用いた構
成要素に付けた符号は、具体的回路の同等の構成要素に
も付けるため第５５図λ〜Ｄにも用いている。
テーション・インターフェース１１５の動作全行うのに
用いられる具体的な回路を第５５図Ａ−Ｄに示す。この
具体的回路の動作は第５０図に関して上述したものと同
一であるので、ここでは省略する。第５０図で用いた構
成要素に付けた符号は、具体的回路の同等の構成要素に
も付けるため第５５図λ〜Ｄにも用いている。
アクセス・ステーションを用いる装置の全操作について
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
更に、アドレス兼データ・ハス１０５、従っテＣＰＵ１
０６’ｉアクセス・ステーションと連絡するリモート・
アクセス・ステーション・インターフェース１１５（第
８図）については説明したが、アクセス・ステーション
自体と関連する回路圧ついては第３１図のブロック図に
関して次に説明する。
０６’ｉアクセス・ステーションと連絡するリモート・
アクセス・ステーション・インターフェース１１５（第
８図）については説明したが、アクセス・ステーション
自体と関連する回路圧ついては第３１図のブロック図に
関して次に説明する。
指令が几Ａ８インターフェース１１５ｉ介ｊ、、てＣＰ
Ｕ１０６に送られる時、オペレータは、キーボード十の
適当なキーおよび機能バー 例えば、電気的作用につい
ては第５６Ａ図乃至第５６Ｄ図に示される第３１図のブ
ロック図の作用を実施するのに使用できる回路の電気的
作用図と共に１第５図の斜視図に祥５回に示されるキー
およびパー８４．８５．８６および１０４ヲ含むブロッ
ク１２６０により全体的に示される工ＡＳキーボード８
５上の適当なキーおよび機能バーを押す。キーボード８
５上のキーおよび機能バーの各々は伝送デー） １２６
６ （第５６Ａ９図および第５６Ｂ図）に接続され、そ
の内のあるものは又シフトおよび制御回線１２６９と１
２６？ａに接続される。各伝送デー） １２６６は、Ｘ
回線１２６９と１２６９ａ上の状況と共にエンコーダ１
２６１により符号化される予め定めたＸおよびＹ座標に
対応する２回線全相互に接続する。回線１２６２．１２
６９および１２６９ａは、各種のキーおよびエンコーダ
１２６１とのこの接続全与える全回線を構成する。
Ｕ１０６に送られる時、オペレータは、キーボード十の
適当なキーおよび機能バー 例えば、電気的作用につい
ては第５６Ａ図乃至第５６Ｄ図に示される第３１図のブ
ロック図の作用を実施するのに使用できる回路の電気的
作用図と共に１第５図の斜視図に祥５回に示されるキー
およびパー８４．８５．８６および１０４ヲ含むブロッ
ク１２６０により全体的に示される工ＡＳキーボード８
５上の適当なキーおよび機能バーを押す。キーボード８
５上のキーおよび機能バーの各々は伝送デー） １２６
６ （第５６Ａ９図および第５６Ｂ図）に接続され、そ
の内のあるものは又シフトおよび制御回線１２６９と１
２６？ａに接続される。各伝送デー） １２６６は、Ｘ
回線１２６９と１２６９ａ上の状況と共にエンコーダ１
２６１により符号化される予め定めたＸおよびＹ座標に
対応する２回線全相互に接続する。回線１２６２．１２
６９および１２６９ａは、各種のキーおよびエンコーダ
１２６１とのこの接続全与える全回線を構成する。
このように、キーボード・エンコーダ１２６１は、９９
の可能な組合せの１つを選択し、かつクロッり・カウン
タ１５２５により回線’ｌ５２５ａ上に与えられるＵＡ
几Ｔクロックによりクロックされる回線１２６８により
ＵＡＲＴに接続されるワン・ショット１１６７により与
えられるパルスにエクストローブされる時、回線１１６
２を介して几Ａｓインターフェースに送られる出力回線
１２６５上で並列情報を直列情報に変換するＵＡＲＴ
トランスミッタ１２６４に接続される回線１２６５上に
７ビツトのワードを生成するグリッド回路網を有する。
の可能な組合せの１つを選択し、かつクロッり・カウン
タ１５２５により回線’ｌ５２５ａ上に与えられるＵＡ
几Ｔクロックによりクロックされる回線１２６８により
ＵＡＲＴに接続されるワン・ショット１１６７により与
えられるパルスにエクストローブされる時、回線１１６
２を介して几Ａｓインターフェースに送られる出力回線
１２６５上で並列情報を直列情報に変換するＵＡＲＴ
トランスミッタ１２６４に接続される回線１２６５上に
７ビツトのワードを生成するグリッド回路網を有する。
データは回線１２７０上の凡ＡＳインターフェース１１
５から受取られる時、回線レシーバ１２７ｊ ｉ経てＵ
Ａ几Ｔレンーバ１２７２に送られ、ＵＡＲＴレシーバは
、ＵＡＲ，Ｔクロックの制御下で、直列データを並列デ
ータに変換し、並列データを６本のデータ回線１２７５
と２本の経路指定回線１２７４と１２７５におく。ＵＡ
凡Ｔレシーバとトランスミッタ１２７２と１２６４は、
１つの集積回路内に含まれ、そのレシーバとトランスミ
ッタ部分を制御するための１つの制御回路とクロック回
路を有する。データ回線と経路指定回線は、回路におけ
る異なる場所、即ち自己走査デイスプレー８２（これも
又第１図と第２図に示される）又は前記の如く特定のキ
ーを点灯する念めキーボードと関連するランプにデータ
を指向する。回線１２７４と１２７５に生じる経路指定
情報は各インバータ１２７６と１２７７により反転され
て、反転信号を各回線１２７Ｂと１２７９に生じる。こ
れ等の回線も又それぞれインバータ１２８１と１２８２
に接続され、これからの出力は各回線１２８３と１２８
４上に生じる。ワン・ショット１２８６け、ＵＡＲＴ１
２７２からの回線１２８７上のデータ利用可能パルスに
よりトリガーされ、回線１２８８上にデータ利用可能リ
セット・パルスを与える。そのハイな出力は、別のＡＮ
Ｄゲーデー１２９２に対する他、ＡＮＤゲーデー１２９
１に対して延在する回線１２８９に接続され、情報を経
てゲートするためのストローブパルス金自己走査デイス
プレー８２又はキーと関連するランプのいずれかに与え
る。
５から受取られる時、回線レシーバ１２７ｊ ｉ経てＵ
Ａ几Ｔレンーバ１２７２に送られ、ＵＡＲＴレシーバは
、ＵＡＲ，Ｔクロックの制御下で、直列データを並列デ
ータに変換し、並列データを６本のデータ回線１２７５
と２本の経路指定回線１２７４と１２７５におく。ＵＡ
凡Ｔレシーバとトランスミッタ１２７２と１２６４は、
１つの集積回路内に含まれ、そのレシーバとトランスミ
ッタ部分を制御するための１つの制御回路とクロック回
路を有する。データ回線と経路指定回線は、回路におけ
る異なる場所、即ち自己走査デイスプレー８２（これも
又第１図と第２図に示される）又は前記の如く特定のキ
ーを点灯する念めキーボードと関連するランプにデータ
を指向する。回線１２７４と１２７５に生じる経路指定
情報は各インバータ１２７６と１２７７により反転され
て、反転信号を各回線１２７Ｂと１２７９に生じる。こ
れ等の回線も又それぞれインバータ１２８１と１２８２
に接続され、これからの出力は各回線１２８３と１２８
４上に生じる。ワン・ショット１２８６け、ＵＡＲＴ１
２７２からの回線１２８７上のデータ利用可能パルスに
よりトリガーされ、回線１２８８上にデータ利用可能リ
セット・パルスを与える。そのハイな出力は、別のＡＮ
Ｄゲーデー１２９２に対する他、ＡＮＤゲーデー１２９
１に対して延在する回線１２８９に接続され、情報を経
てゲートするためのストローブパルス金自己走査デイス
プレー８２又はキーと関連するランプのいずれかに与え
る。
後者に関しては、ＡＮＤゲート１２９２は回線１２８３
と１２８４上に経路指定情報全有し、その結果ＡＮ）ケ
ート１２９２のこれ等の入力が満たされてストローブ・
パルス存在する時、回線１２９４上のＡＮＤゲ−）１２
９２の出力はラッチ１２９５を可能状態にし、このラッ
チはデータ回線１２７５０４つの低位ビットの状況にラ
ッチして、適当なランプ１２９９ｇ点灯させるデコーダ
１２９８の１つ迄延長する回線１２９７上に４ビツトの
アドレス全与える。
と１２８４上に経路指定情報全有し、その結果ＡＮ）ケ
ート１２９２のこれ等の入力が満たされてストローブ・
パルス存在する時、回線１２９４上のＡＮＤゲ−）１２
９２の出力はラッチ１２９５を可能状態にし、このラッ
チはデータ回線１２７５０４つの低位ビットの状況にラ
ッチして、適当なランプ１２９９ｇ点灯させるデコーダ
１２９８の１つ迄延長する回線１２９７上に４ビツトの
アドレス全与える。
データ回線１２７３も又ランダム・アクセス・メモＩＪ
−１２０１迄延在し、低位の５ビツトを５本のアドレス
回線１５０３’ｉ介してＲＡＭｆ３０１’ｉアドレス指
定するカウンタ１３０２に延在させる。メモリー １３
０１は、メモリーからアドレス指定される各文字全デイ
スプレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ ）友造
の３２文字ドツト・マトリックス・デイスプレーである
自己走査デイスプレー８２に延在する６本の出力回線１
３０４を有する。操作の間、カウンタ１５０２はその３
２アドレス全検査され、自己走査させられたデイスプレ
ー８２に回線１５０４上のデータに従って英数字文字を
表示させ、通常回線１３０８上でハイな信号と共に回線
１３０７上のデイスプレー８２により生成された更新パ
ルスにより満たされる入ＮＤゲート１３０６により生成
される回線１５０５上のクロック・パルスに従ってアド
レスをカウントする。このようにカウンタは、デイスプ
レーにより生成される更新パルスによりそのアドレスを
連続的にクロックされる。
−１２０１迄延在し、低位の５ビツトを５本のアドレス
回線１５０３’ｉ介してＲＡＭｆ３０１’ｉアドレス指
定するカウンタ１３０２に延在させる。メモリー １３
０１は、メモリーからアドレス指定される各文字全デイ
スプレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ ）友造
の３２文字ドツト・マトリックス・デイスプレーである
自己走査デイスプレー８２に延在する６本の出力回線１
３０４を有する。操作の間、カウンタ１５０２はその３
２アドレス全検査され、自己走査させられたデイスプレ
ー８２に回線１５０４上のデータに従って英数字文字を
表示させ、通常回線１３０８上でハイな信号と共に回線
１３０７上のデイスプレー８２により生成された更新パ
ルスにより満たされる入ＮＤゲート１３０６により生成
される回線１５０５上のクロック・パルスに従ってアド
レスをカウントする。このようにカウンタは、デイスプ
レーにより生成される更新パルスによりそのアドレスを
連続的にクロックされる。
ＲＡＭ １ｓ ｏ １に新らしいデータを書込みを要す
る時、適正なＲＡＭアドレスが最初に選択されねばなら
ず、それから以降のシーケンスが生じる。ＮＡＮＤゲー
ト１３０９の入力側における経路情報は、ＡＮＤゲーデ
ー１２９１を経てワン・ショット１２８６の出力により
生成される回線１５１０上のストローブ・パルスと共に
、ＡＮＤゲーデー３０６’ｉ禁止しカウンタ１３０２の
クロッキングを停止する出力１３０８を有するＦＦ１３
１２並びにカウンタ１３０２迄延長する回線１５１１上
のプリセット・パルスをＮＡＮＤゲート１５０９に与え
させる。この間、再び書込まれるべき所望のアドレスは
回線１２７３ｉ介してカウンタに強制され、その結果、
次のストローブ・パルスにおいて、適当な経路指定情報
が、データ回線１２７３上に存在するデータに対してメ
モリー１３０１全書込ませるよう指令する回線１３１４
上の書込みパルス’ｔＪえるＮＡＮＤゲート１３１３’
に使用可能にする。この状態が生じ友後、ＦＦ１３１７
は状態を変更し、回線１３０８はＡＮＤゲート１３０６
を使用可能とし、更新回線１３０７は再びカウンタ１！
５０２ 金クロックする。カウンタ１５０２が３２のタ
ーミナル・カウントに達する時は常にその出力回線１３
１５はＯＲゲート１３１６ｉ経て回線１３１Ｂ’ｉ介し
てＦＦ１３１７にゲートされる。ＦＦ１３１７は別のＦ
Ｆ１３２０に接続された出力回線１３１？ｉ有し、ＦＦ
１３２０は、クリヤされ、再び凡ＡＭ １５０１に送ら
れるアドレスにクロックできるように、回線１５２１を
介してカウンタにクリア信号重みえる。
る時、適正なＲＡＭアドレスが最初に選択されねばなら
ず、それから以降のシーケンスが生じる。ＮＡＮＤゲー
ト１３０９の入力側における経路情報は、ＡＮＤゲーデ
ー１２９１を経てワン・ショット１２８６の出力により
生成される回線１５１０上のストローブ・パルスと共に
、ＡＮＤゲーデー３０６’ｉ禁止しカウンタ１３０２の
クロッキングを停止する出力１３０８を有するＦＦ１３
１２並びにカウンタ１３０２迄延長する回線１５１１上
のプリセット・パルスをＮＡＮＤゲート１５０９に与え
させる。この間、再び書込まれるべき所望のアドレスは
回線１２７３ｉ介してカウンタに強制され、その結果、
次のストローブ・パルスにおいて、適当な経路指定情報
が、データ回線１２７３上に存在するデータに対してメ
モリー１３０１全書込ませるよう指令する回線１３１４
上の書込みパルス’ｔＪえるＮＡＮＤゲート１３１３’
に使用可能にする。この状態が生じ友後、ＦＦ１３１７
は状態を変更し、回線１３０８はＡＮＤゲート１３０６
を使用可能とし、更新回線１３０７は再びカウンタ１！
５０２ 金クロックする。カウンタ１５０２が３２のタ
ーミナル・カウントに達する時は常にその出力回線１３
１５はＯＲゲート１３１６ｉ経て回線１３１Ｂ’ｉ介し
てＦＦ１３１７にゲートされる。ＦＦ１３１７は別のＦ
Ｆ１３２０に接続された出力回線１３１？ｉ有し、ＦＦ
１３２０は、クリヤされ、再び凡ＡＭ １５０１に送ら
れるアドレスにクロックできるように、回線１５２１を
介してカウンタにクリア信号重みえる。
ＦＦ１！＋２０も又、自己走査デイスプレー８２に対す
ると共にＡＮＤゲート１３２３に対しても延在する回線
１５２２ｆ有し、デイスプレー自体に対するリセット信
号を寿える。ＡＮＤゲート１３２５は、リセットできる
ように約２クロツク・パルスの間デイ、スプレー・クロ
ック全禁止する。発振器１５２４とカウンタ１５２５は
、ＡＮＤゲーデー１５２３を経てデイスプレー８２の他
に、ＦＦ１３１７と１５２０金クロツクするのに使用さ
れる回線１３２６上に１５ ＫＨｚのクロック信号音生
じる。回線１３２７上のリセット信号の電力は、回線１
５２９と１５５０上の高低出力を有するＦＦ１５２Ｂ’
ｒプリセツトし、回線１３２９はデコーダ１２９８を禁
止し回線１３３０ｉよＮＡＮＤゲ−ト１３３１ ”ｉ介
してデイスプレー８２をブランキングする。回線１５０
８上のＦＦ１３１７の出力も又、カウンタ１３０２が停
止されてアドレスが送られつつある時パネル全ブランク
する。
ると共にＡＮＤゲート１３２３に対しても延在する回線
１５２２ｆ有し、デイスプレー自体に対するリセット信
号を寿える。ＡＮＤゲート１３２５は、リセットできる
ように約２クロツク・パルスの間デイ、スプレー・クロ
ック全禁止する。発振器１５２４とカウンタ１５２５は
、ＡＮＤゲーデー１５２３を経てデイスプレー８２の他
に、ＦＦ１３１７と１５２０金クロツクするのに使用さ
れる回線１３２６上に１５ ＫＨｚのクロック信号音生
じる。回線１３２７上のリセット信号の電力は、回線１
５２９と１５５０上の高低出力を有するＦＦ１５２Ｂ’
ｒプリセツトし、回線１３２９はデコーダ１２９８を禁
止し回線１３３０ｉよＮＡＮＤゲ−ト１３３１ ”ｉ介
してデイスプレー８２をブランキングする。回線１５０
８上のＦＦ１３１７の出力も又、カウンタ１３０２が停
止されてアドレスが送られつつある時パネル全ブランク
する。
第５１図のブロック図に示される回路は全ての内部およ
びリモート・アクセス・ステーショ〉におり、内部アク
セス・ステーション７８ （第１３図）ｔま装置の操作
のための完全な数字および機１１１□ヤーヲ有スる。リ
モー ト・アクセス・ステーション７６（第８図）は機
能キーの数が少く、従って前述のある操作が実行できな
い。別の夕・イブの制御ステーション、即ち補助アクセ
ス・・・“；ネル１１Ａ（第８図）は、ディスク駆動部
σ−・作業トラック１〜６４からのシーケンス・プレー
・モードにおいて使用される各々独立的な操作をＨペレ
ータに制御させる目的のため、リモート・アクセス・ス
テーションと共にかつごれに隣接１〜て使用するための
ものである。補助アクセス・パネルは、回線１２６２ａ
によりキーボードの伝送ゲート１２６６ （第５６Ａ５
図）に接続されたＩＮＩＴＩＡＪ、バーおよびＳ Ｅ
Ｌ Ｅ ＣＴバーのみを有し、リモート・アクセス・ス
テーションに１つのディスク躯動部の使用を、又これに
隣接する補助アクセス−パネルに別個の再生チャンネル
と同様第２のディスク凧動部の使用を許容する。
びリモート・アクセス・ステーショ〉におり、内部アク
セス・ステーション７８ （第１３図）ｔま装置の操作
のための完全な数字および機１１１□ヤーヲ有スる。リ
モー ト・アクセス・ステーション７６（第８図）は機
能キーの数が少く、従って前述のある操作が実行できな
い。別の夕・イブの制御ステーション、即ち補助アクセ
ス・・・“；ネル１１Ａ（第８図）は、ディスク駆動部
σ−・作業トラック１〜６４からのシーケンス・プレー
・モードにおいて使用される各々独立的な操作をＨペレ
ータに制御させる目的のため、リモート・アクセス・ス
テーションと共にかつごれに隣接１〜て使用するための
ものである。補助アクセス・パネルは、回線１２６２ａ
によりキーボードの伝送ゲート１２６６ （第５６Ａ５
図）に接続されたＩＮＩＴＩＡＪ、バーおよびＳ Ｅ
Ｌ Ｅ ＣＴバーのみを有し、リモート・アクセス・ス
テーションに１つのディスク躯動部の使用を、又これに
隣接する補助アクセス−パネルに別個の再生チャンネル
と同様第２のディスク凧動部の使用を許容する。
リモート・アクセス・ステーション７Ｂと補ｕパネル１
１６の間に交互に順序付は金行う真に、ｒす、繰り返し
再生される画像はフレーム２ ’：） （７１’ｉ ”
Ｆ、 ’ｆ スフ駆動部から交互に１つのチャンネ）ｖ
ｆ経て伝送でき、これにより、非常に迅速な、殆んど瞬
間的な１つのスチル画像から別の画像ニア １ｚ−ムへ
の変換が生じ得るように得られる画面のミューティング
全除去する。補助アクセス・パネル１１６は、第３１図
のブロック図に示される回路の多くを含み、関連するメ
モリーおよび回路金有するデイスプレーを有するが、前
述の如く完全なキーボードは持たない。リモート・アク
セス・ステーションど補助アクセス・パネルは共に、回
線１２８９上のストζフープ・パルスふ・よび回線１３
３４Ｊ１の操向信号ど一緒に、ＴＪＡ、Ｒ，Ｔ １２７
２から回線１２７４．１２７５および１２７Ｂ上で経路
指定情報全受取りがっＡＮｉ、）ゲト１２９１と補助ア
クセス・パ（（ルに接続“される回線′！３ 、”ｈ
Ｓ上に出力伯号乏生じるＦＦ１３３２な、−（む、１Ｆ
’Ｆ１３．５２が回線１３５４上の低レベルの悄号に↓
り操向される時、ＡＮＤゲーデー１２８１け禁止され、
これは次にＮＡＮＤゲート１５０９と１５１６企・禁止
し、その結果、補助アクセス・パネルが接続されるＲＡ
Ｓのデイスプレー ８２は変化され得ない。回線１５５
３上のこの低レベル信号も又補助パネルを可能にし、そ
の結果、そのディスク１／−メモリおよび関連する回路
は作用状態になって回線１２７３上のデータをそのディ
スク１／−に使用するためそのメモリーに書込ませる。
１６の間に交互に順序付は金行う真に、ｒす、繰り返し
再生される画像はフレーム２ ’：） （７１’ｉ ”
Ｆ、 ’ｆ スフ駆動部から交互に１つのチャンネ）ｖ
ｆ経て伝送でき、これにより、非常に迅速な、殆んど瞬
間的な１つのスチル画像から別の画像ニア １ｚ−ムへ
の変換が生じ得るように得られる画面のミューティング
全除去する。補助アクセス・パネル１１６は、第３１図
のブロック図に示される回路の多くを含み、関連するメ
モリーおよび回路金有するデイスプレーを有するが、前
述の如く完全なキーボードは持たない。リモート・アク
セス・ステーションど補助アクセス・パネルは共に、回
線１２８９上のストζフープ・パルスふ・よび回線１３
３４Ｊ１の操向信号ど一緒に、ＴＪＡ、Ｒ，Ｔ １２７
２から回線１２７４．１２７５および１２７Ｂ上で経路
指定情報全受取りがっＡＮｉ、）ゲト１２９１と補助ア
クセス・パ（（ルに接続“される回線′！３ 、”ｈ
Ｓ上に出力伯号乏生じるＦＦ１３３２な、−（む、１Ｆ
’Ｆ１３．５２が回線１３５４上の低レベルの悄号に↓
り操向される時、ＡＮＤゲーデー１２８１け禁止され、
これは次にＮＡＮＤゲート１５０９と１５１６企・禁止
し、その結果、補助アクセス・パネルが接続されるＲＡ
Ｓのデイスプレー ８２は変化され得ない。回線１５５
３上のこの低レベル信号も又補助パネルを可能にし、そ
の結果、そのディスク１／−メモリおよび関連する回路
は作用状態になって回線１２７３上のデータをそのディ
スク１／−に使用するためそのメモリーに書込ませる。
第３１図のブロック図の作用を実施するために使用でき
る回路の一実施態様全示す第５６Ａ図および第５６Ｄ図
、特に第５６Ｄ図に示される電気的作用図において、Ｉ
ＮＩＴＩＡ’ｒｇパー１５５６はインバータ１３５７に
接続される回線１３３５に有し、その出力はＡＮＤゲー
デー１３３８と１３３９に接続される。
る回路の一実施態様全示す第５６Ａ図および第５６Ｄ図
、特に第５６Ｄ図に示される電気的作用図において、Ｉ
ＮＩＴＩＡ’ｒｇパー１５５６はインバータ１３５７に
接続される回線１３３５に有し、その出力はＡＮＤゲー
デー１３３８と１３３９に接続される。
ＥＮＡＢＬＥキー１３４０は、インバータ １３４２を
介してＡＮＤゲーデー１５３８に接続された回線１３４
１ ’ｉ有する。ターン・キー・スイッチ８６（第５図
参照）からの第３の回線１３４９は、インバータ１３４
６を介してＡＮＤゲート１３４４並びに別の入ＮＤゲー
ト１３４５に接続される。ＡＮＤゲート１３３９，１３
４４゜および１５４５の出力は、それぞれ伝送ゲート１
５４６゜１５４７および１３４８に接続され、このゲー
トはそれぞれキーボードの他のキーにおけると同様エン
コーダ１２６１迄延長して信号を与える。ＩＮＩＴＩＡ
Ｌバー１３３６がそれ自体投入される時、ＡＮＤゲート
１６５９は満たされ、その関連する伝送ゲート１５４６
を作用状態にさせる。ＩＮＩＴＩＡＬＥバー１３３６と
ＥＮＡＢＬＥバー１５４０が同時に押されると、ＡＮＤ
ゲート１６３９は禁止されるが、ＡＮＤゲート１３４５
は可能の状態となってこのため伝送デー） １５４８を
活動化し、予めアセンブルされたシーケンスの編集を可
能にする。然し、殆んどのオペレータが触れようとしな
いキー・スイッチ８６を回す事により、ＩＮＩＴＩＡＴ
Ｅバー１３５６とＥＮＡＢＬＥバー１５４０が投入され
てデー）１３４５ｉ禁止しゲート１３４４を可能にする
が、これは、リスト（ＢＯＬ）表示の終りが生じるかト
ラック番号６５に達する迄、バルク・トラックの１つの
画像フレームの消去又はどのアドレスからの作業トラッ
クの全シーケンスの消去を許容する伝送デー）１３４７
を作動させる。このように１論理回路はターン・キーが
使用されなければある消去の実施を禁止する。
介してＡＮＤゲーデー１５３８に接続された回線１３４
１ ’ｉ有する。ターン・キー・スイッチ８６（第５図
参照）からの第３の回線１３４９は、インバータ１３４
６を介してＡＮＤゲート１３４４並びに別の入ＮＤゲー
ト１３４５に接続される。ＡＮＤゲート１３３９，１３
４４゜および１５４５の出力は、それぞれ伝送ゲート１
５４６゜１５４７および１３４８に接続され、このゲー
トはそれぞれキーボードの他のキーにおけると同様エン
コーダ１２６１迄延長して信号を与える。ＩＮＩＴＩＡ
Ｌバー１３３６がそれ自体投入される時、ＡＮＤゲート
１６５９は満たされ、その関連する伝送ゲート１５４６
を作用状態にさせる。ＩＮＩＴＩＡＬＥバー１３３６と
ＥＮＡＢＬＥバー１５４０が同時に押されると、ＡＮＤ
ゲート１６３９は禁止されるが、ＡＮＤゲート１３４５
は可能の状態となってこのため伝送デー） １５４８を
活動化し、予めアセンブルされたシーケンスの編集を可
能にする。然し、殆んどのオペレータが触れようとしな
いキー・スイッチ８６を回す事により、ＩＮＩＴＩＡＴ
Ｅバー１３５６とＥＮＡＢＬＥバー１５４０が投入され
てデー）１３４５ｉ禁止しゲート１３４４を可能にする
が、これは、リスト（ＢＯＬ）表示の終りが生じるかト
ラック番号６５に達する迄、バルク・トラックの１つの
画像フレームの消去又はどのアドレスからの作業トラッ
クの全シーケンスの消去を許容する伝送デー）１３４７
を作動させる。このように１論理回路はターン・キーが
使用されなければある消去の実施を禁止する。
第６１図に示されるアクセス割込みパネル１４０は、放
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部および１つ以上の再生チャンネルを
排他的にアクセス・ステーションに割当てる目的のため
本文に記述した装置に設ける事ができる。−例として、
もし装置が民間テレビ局でニュース放送に使用され装置
！ｉ’を操作する人員がニュース放送の間スチルを形成
する画像フレームのアセンブルされたリストに従って順
序付けしているとすると、別のリモート・アクセス・ス
テーションにおいておるものがスチルのデイスプレーに
割込みを行う事により放送を妨害するか、ある関連のな
いスチルをデイスプレーするか、あるいはこの時ニュー
ス全妨害する他のおる破壊操作全行う場合に関する全て
と全く反対となる。
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部および１つ以上の再生チャンネルを
排他的にアクセス・ステーションに割当てる目的のため
本文に記述した装置に設ける事ができる。−例として、
もし装置が民間テレビ局でニュース放送に使用され装置
！ｉ’を操作する人員がニュース放送の間スチルを形成
する画像フレームのアセンブルされたリストに従って順
序付けしているとすると、別のリモート・アクセス・ス
テーションにおいておるものがスチルのデイスプレーに
割込みを行う事により放送を妨害するか、ある関連のな
いスチルをデイスプレーするか、あるいはこの時ニュー
ス全妨害する他のおる破壊操作全行う場合に関する全て
と全く反対となる。
装置はテレビ局の周囲の各地点に位置される７つものリ
モート・アクセス・ステーションを有するため、殆んど
の放送局に採用される通常の割当て上の事前の注意を払
っても、未熟な人員による不鷹の装置の使用が生じ得る
。
モート・アクセス・ステーションを有するため、殆んど
の放送局に採用される通常の割当て上の事前の注意を払
っても、未熟な人員による不鷹の装置の使用が生じ得る
。
装置が最優先順位の用途で操作される時、あるリモート
・ステーションにおける人員による装置のこのような不
注意による使用又は違反使用を阻止するためには、リモ
ート又は内部のアクセス・ステーション７６．７８のい
ずれかに排他的にあるディスク駆動部およびある再生チ
ャンネルを割当ててこれによりいかなる妨害も禁止する
目的のため、アクセス割当てパネルが装置に内蔵する事
ができる。ある組合せ、例えば、ディスク駆動部腐１、
リモート・アクセス・ステーション＆２および再生チャ
ンネルＢの組合せ全与える事により、他のアクセス・ス
テーションはチャンネルＢ又゛はディスク駆動部＆１を
使用する事ができないが、他の再生チャンネルおよび他
に利用可能なディスク駆動部をその作業のために自由に
使用できる。
・ステーションにおける人員による装置のこのような不
注意による使用又は違反使用を阻止するためには、リモ
ート又は内部のアクセス・ステーション７６．７８のい
ずれかに排他的にあるディスク駆動部およびある再生チ
ャンネルを割当ててこれによりいかなる妨害も禁止する
目的のため、アクセス割当てパネルが装置に内蔵する事
ができる。ある組合せ、例えば、ディスク駆動部腐１、
リモート・アクセス・ステーション＆２および再生チャ
ンネルＢの組合せ全与える事により、他のアクセス・ス
テーションはチャンネルＢ又゛はディスク駆動部＆１を
使用する事ができないが、他の再生チャンネルおよび他
に利用可能なディスク駆動部をその作業のために自由に
使用できる。
この場合、−時に１つのアクセス・ステーションが１つ
のチャンネル又はディスク駆動部のみの制御ができるに
過ぎないが、１つ、２つ、又は５つ以上のディスク駆動
部（％定の装置においては３つ以上のディスク駆動部が
ある場合）および１つ以上のチャンネル？％定のアクセ
ス・ステーションに割当てる事ができる。又、駆動部は
一時に１つ以上のチャンネルで特定のアクセス・ステー
ションに割当てる事はできない、然し、−時に１つ以上
のディスク駆動部が１つのチャンネルに割当てられ得る
。もし全くのディスク駆動部又は全てのチャンネルが割
当てられる々らば、割当てを受取らないリモート・アク
セス・ステーションは、ディスク駆動部、チャンネル、
又はその両方が操作の九めこれ等アクセス・ステーショ
ンかう利用可能でない丸め操作できない。
のチャンネル又はディスク駆動部のみの制御ができるに
過ぎないが、１つ、２つ、又は５つ以上のディスク駆動
部（％定の装置においては３つ以上のディスク駆動部が
ある場合）および１つ以上のチャンネル？％定のアクセ
ス・ステーションに割当てる事ができる。又、駆動部は
一時に１つ以上のチャンネルで特定のアクセス・ステー
ションに割当てる事はできない、然し、−時に１つ以上
のディスク駆動部が１つのチャンネルに割当てられ得る
。もし全くのディスク駆動部又は全てのチャンネルが割
当てられる々らば、割当てを受取らないリモート・アク
セス・ステーションは、ディスク駆動部、チャンネル、
又はその両方が操作の九めこれ等アクセス・ステーショ
ンかう利用可能でない丸め操作できない。
第６１図に示されるアクセス割当てパネル１４０は、ア
クセス・ステーションが相互に接続される場合と同じ方
法でリモート・アクセス・ステーション・インターフェ
ース１１５と接続されるようになっている。アクセス割
当てパネルも又、アクセス・ステーションと同じ方法で
リモート・アクセス・ステーション・インターフェース
１１５ヲ介シてコンピュータ制御システム９２の中央処
理装置１０６と連絡する。アクセス割込みパネル１４０
は第６１図に示される如く水平な５列の押しボタン全有
し、最上部の列は再生チャンネル人に対する割当て組合
せを、中段と下段はそれぞれ再生チャンネルＢとＣと関
連している。ＥＮＴＥＲキーは水平列状の押しボタンの
下方に見え、ＩＬＬＥＧＡＬランプは押しボタン列の上
方に設けられている。列内の押しボタンは、機械的に閉
鎖された時開放スイッチよりも低いレベルに位置するよ
うな機械的ラッチング押しボタン・スイッチ（押せば回
路を閉じ、再び押せば回路を開く）である事が望ましい
。
クセス・ステーションが相互に接続される場合と同じ方
法でリモート・アクセス・ステーション・インターフェ
ース１１５と接続されるようになっている。アクセス割
当てパネルも又、アクセス・ステーションと同じ方法で
リモート・アクセス・ステーション・インターフェース
１１５ヲ介シてコンピュータ制御システム９２の中央処
理装置１０６と連絡する。アクセス割込みパネル１４０
は第６１図に示される如く水平な５列の押しボタン全有
し、最上部の列は再生チャンネル人に対する割当て組合
せを、中段と下段はそれぞれ再生チャンネルＢとＣと関
連している。ＥＮＴＥＲキーは水平列状の押しボタンの
下方に見え、ＩＬＬＥＧＡＬランプは押しボタン列の上
方に設けられている。列内の押しボタンは、機械的に閉
鎖された時開放スイッチよりも低いレベルに位置するよ
うな機械的ラッチング押しボタン・スイッチ（押せば回
路を閉じ、再び押せば回路を開く）である事が望ましい
。
内部のランプは点灯できるようにスイッチ毎に設けられ
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当ての間を差別するように全
照度又は弱い照度に照明される事ができる。このように
、もし１つ以上の駆動部オよびチャンネルが特定のアク
セス・ステーションに割当てられるならば、現行の割当
てを表示する押しボタンの全照度の照明が望ましく、も
し「次の」割当てが行われる場合はこれ等押しボタンが
機械的に押下げられた位置におかれると、次の割当てに
対する押しボタンの弱い照明がＴ１しい。次の割当てに
対する駆動部とチャンネルも又現行の割当てに含まれる
場合は、その機械的に押下げられた押しボタンは明るく
照明される事が望ましい。このような強弱の差別は押し
ボタンの機械的高さと一緒にアクセス割当てパネルと共
に使用される時は、現在性われている割当てと共に割当
ての変更が行われる時実施される事が明確に理解できる
。
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当ての間を差別するように全
照度又は弱い照度に照明される事ができる。このように
、もし１つ以上の駆動部オよびチャンネルが特定のアク
セス・ステーションに割当てられるならば、現行の割当
てを表示する押しボタンの全照度の照明が望ましく、も
し「次の」割当てが行われる場合はこれ等押しボタンが
機械的に押下げられた位置におかれると、次の割当てに
対する押しボタンの弱い照明がＴ１しい。次の割当てに
対する駆動部とチャンネルも又現行の割当てに含まれる
場合は、その機械的に押下げられた押しボタンは明るく
照明される事が望ましい。このような強弱の差別は押し
ボタンの機械的高さと一緒にアクセス割当てパネルと共
に使用される時は、現在性われている割当てと共に割当
ての変更が行われる時実施される事が明確に理解できる
。
ＥＮＴＥＲキーは、割当てのエントリおよび現在の割当
てから次の割当てへの状態の変化のためのものである。
てから次の割当てへの状態の変化のためのものである。
特定のアクセス・ステーションに割当てられた駆動部と
チャンネルは、ＥＮＴＢ几キーが押上げられた時、「次
の」割当ての関係に従って入ったリフイアされたりする
。割当てが変化すると、弱い照明レベルにあつ念キーが
全照度に切換られる、前の全照度のキーは入れられた新
らしい割当ての部分でなければ消される。このように、
割当てに−たん入ると、現在の割当てがＥ Ｎ Ｔ Ｅ
、 Ｒキーが再び押される迄その作用を維持する★め、
たとえスイッチのボタンが再び押されても割当てられた
ボタンのランプは照明された状態を維持する。これは、
−たん割当て状態に入りしかもスイッチ・ボタンの位置
の関数でなければ、ボタン内のランプが独立回路により
駆動されるためである。
チャンネルは、ＥＮＴＢ几キーが押上げられた時、「次
の」割当ての関係に従って入ったリフイアされたりする
。割当てが変化すると、弱い照明レベルにあつ念キーが
全照度に切換られる、前の全照度のキーは入れられた新
らしい割当ての部分でなければ消される。このように、
割当てに−たん入ると、現在の割当てがＥ Ｎ Ｔ Ｅ
、 Ｒキーが再び押される迄その作用を維持する★め、
たとえスイッチのボタンが再び押されても割当てられた
ボタンのランプは照明された状態を維持する。これは、
−たん割当て状態に入りしかもスイッチ・ボタンの位置
の関数でなければ、ボタン内のランプが独立回路により
駆動されるためである。
もしアクセス・ステーションに対するチャンネルの割当
てを除きたい力合は、ボタンを押下ばてこれにより適当
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチを開始し、又新らしいアクセス・ステーシ
ョン割当てに対してはＥＮＴＥＲボタン全押下げる事が
必要である。
てを除きたい力合は、ボタンを押下ばてこれにより適当
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチを開始し、又新らしいアクセス・ステーシ
ョン割当てに対してはＥＮＴＥＲボタン全押下げる事が
必要である。
アクセス割当てパネル１４０は、第６１図に示す如く水
平の５列が再生チャンネルＡ、ＢおよびＣを示すように
配置されたキーボードを有す２）。チャンネル人は、押
しボタンの最上段として示され、５つのディスク駆動部
ボタン（４１，２および３）、１ツｏＩＡｓ （内Ｍア
クセス・ステーション）押シボタン、および７つの几Ａ
ｓ （リモート・アクセス・ステーション）押しボタン
（＆１乃至７）を含んでいる。１つのアクセス・ステー
ションへの割当てを行うためには、オペレータは、適当
なアクセス・ステーション押しボタンと共にそのアクセ
ス・ステーションに割当てられるチャンネルに対応する
列に該アクセス・ステーションに割当てたいと考える駆
動部に対する押しボタン全書し、次にＥＮＴＥ几キー全
キーて奇行われた割当て全実行する。例えば、もしオペ
レータがニュース放送中の装置の使用を望みかつ駆動部
１および２に位置されるディスク・パックから記録され
たビデオを得る必要があり、又オペレータがリモート・
アクセス・ステーション４２（ＲＡＳ２）に位置するな
らば、第一にチャンネルＡに対応する全て最上段にある
ＲＡ、Ｓ２ボタンと共に駆動部１と駆動部２ボタンを押
下げる事によりオペレータが駆動部１と２の排他的使用
を確保するため割当てが行え、この時ＥＮＴＥＲキー全
押下げ、これ等５つの駆動部１、駆動部２．凡ＡＳ２の
ボタンは全照度で照明さハ１、割当てが行われる。この
構成によって、他のアクセス・ステーションにおける他
のオペレータは駆動部１と２およびチャンネルＡの使用
ができず、アクセス・ステーション慮２のみがこれ等の
駆動部と使用チャンネルＡからビデオ情報を選択できる
。ＲＡＳ２Ｖｉ、もし他のチャンネルおよび駆動部が他
のアクセス・ステーションに割当てられなけハば、これ
等を依然として使用できる。他のリモート・アクセス・
ステーション又は内部のアクセス・ステーションにおけ
る人員は他の作業活動の実施のため駆動部Ａ３およびチ
ャンネルＢとＣを使用できる。
平の５列が再生チャンネルＡ、ＢおよびＣを示すように
配置されたキーボードを有す２）。チャンネル人は、押
しボタンの最上段として示され、５つのディスク駆動部
ボタン（４１，２および３）、１ツｏＩＡｓ （内Ｍア
クセス・ステーション）押シボタン、および７つの几Ａ
ｓ （リモート・アクセス・ステーション）押しボタン
（＆１乃至７）を含んでいる。１つのアクセス・ステー
ションへの割当てを行うためには、オペレータは、適当
なアクセス・ステーション押しボタンと共にそのアクセ
ス・ステーションに割当てられるチャンネルに対応する
列に該アクセス・ステーションに割当てたいと考える駆
動部に対する押しボタン全書し、次にＥＮＴＥ几キー全
キーて奇行われた割当て全実行する。例えば、もしオペ
レータがニュース放送中の装置の使用を望みかつ駆動部
１および２に位置されるディスク・パックから記録され
たビデオを得る必要があり、又オペレータがリモート・
アクセス・ステーション４２（ＲＡＳ２）に位置するな
らば、第一にチャンネルＡに対応する全て最上段にある
ＲＡ、Ｓ２ボタンと共に駆動部１と駆動部２ボタンを押
下げる事によりオペレータが駆動部１と２の排他的使用
を確保するため割当てが行え、この時ＥＮＴＥＲキー全
押下げ、これ等５つの駆動部１、駆動部２．凡ＡＳ２の
ボタンは全照度で照明さハ１、割当てが行われる。この
構成によって、他のアクセス・ステーションにおける他
のオペレータは駆動部１と２およびチャンネルＡの使用
ができず、アクセス・ステーション慮２のみがこれ等の
駆動部と使用チャンネルＡからビデオ情報を選択できる
。ＲＡＳ２Ｖｉ、もし他のチャンネルおよび駆動部が他
のアクセス・ステーションに割当てられなけハば、これ
等を依然として使用できる。他のリモート・アクセス・
ステーション又は内部のアクセス・ステーションにおけ
る人員は他の作業活動の実施のため駆動部Ａ３およびチ
ャンネルＢとＣを使用できる。
コンピュータと関連する制御プログラムは、１つのリモ
ート・アクセス・ステーションのみが特定チャンネルを
割当る事ができると言う規則を含むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
は２つ又は多くの使用が生じないようにする事であるた
め、この事は、１つのアクセス・ステーションにあるオ
ペレータが他のアクセス・ステーションにおける別のオ
ペレータニより影響されるチャンネルに対シテオペレー
タの制御を受けない事を保証する。然し、１つのアクセ
ス・ステーションがこれに割当てられた１つ以上の再生
チャンネル全盲するｉｌｋ許容される。これは、装置か
らのスチルの同時の使用全必要とする他の操作と一］様
に放送において一般的であるように装置からのプリとニ
ー／オン・エア操作全許容する。別の規則は、スチルが
異なるディスクパックに位置し得るかあるいは１つのデ
ィスク・パックに対する望ましい最大限６４を越えるシ
ーケンスがあるプログラムに対して必要とされ、これは
１つ以上のディスク・パック従って１つ以上のディスク
駆動部の使用全必要とする事になるため、１つ以上のデ
ィスク駆動部が特定のチャンネルを経であるアクセス・
ステーションに割当てるｉｔ許容する。別の規則は、特
定のチャンネルを制御するアクセス・ステーションがこ
れにより競合する要求全生成できると言う理由から、特
定の駆動部が２つ以上のチャンネルに割当てられる事’
ａ［止する。このように、１つ、２つ、又は５つの駆動
部が特定のチャンネルを経であるアクセス・ステーショ
ンに割当てる事ができるが、各駆動部は一時に１つのチ
ャンネルのみを経てアクセス・ステーションに割当てる
事ができる。もしオペレータがアクセス割当てパネルの
、例えばチャンネルＡに対して駆動部１ボタンと同様に
チャンネルＢに対して駆動部１ボタン金押す事により、
−時に１つ以上のチャンネルを経である駆動罰金割当て
られ、るならば、ＩＬＬＥＧＡＬツンプが直ちに照明さ
れる。同様に、もし１つ以上のアクセス・ステーション
が特定のチャンネルに対して割当てられるならば、ＩＬ
ＬＥＧＡＬランプも又照明される。
ート・アクセス・ステーションのみが特定チャンネルを
割当る事ができると言う規則を含むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
は２つ又は多くの使用が生じないようにする事であるた
め、この事は、１つのアクセス・ステーションにあるオ
ペレータが他のアクセス・ステーションにおける別のオ
ペレータニより影響されるチャンネルに対シテオペレー
タの制御を受けない事を保証する。然し、１つのアクセ
ス・ステーションがこれに割当てられた１つ以上の再生
チャンネル全盲するｉｌｋ許容される。これは、装置か
らのスチルの同時の使用全必要とする他の操作と一］様
に放送において一般的であるように装置からのプリとニ
ー／オン・エア操作全許容する。別の規則は、スチルが
異なるディスクパックに位置し得るかあるいは１つのデ
ィスク・パックに対する望ましい最大限６４を越えるシ
ーケンスがあるプログラムに対して必要とされ、これは
１つ以上のディスク・パック従って１つ以上のディスク
駆動部の使用全必要とする事になるため、１つ以上のデ
ィスク駆動部が特定のチャンネルを経であるアクセス・
ステーションに割当てるｉｔ許容する。別の規則は、特
定のチャンネルを制御するアクセス・ステーションがこ
れにより競合する要求全生成できると言う理由から、特
定の駆動部が２つ以上のチャンネルに割当てられる事’
ａ［止する。このように、１つ、２つ、又は５つの駆動
部が特定のチャンネルを経であるアクセス・ステーショ
ンに割当てる事ができるが、各駆動部は一時に１つのチ
ャンネルのみを経てアクセス・ステーションに割当てる
事ができる。もしオペレータがアクセス割当てパネルの
、例えばチャンネルＡに対して駆動部１ボタンと同様に
チャンネルＢに対して駆動部１ボタン金押す事により、
−時に１つ以上のチャンネルを経である駆動罰金割当て
られ、るならば、ＩＬＬＥＧＡＬツンプが直ちに照明さ
れる。同様に、もし１つ以上のアクセス・ステーション
が特定のチャンネルに対して割当てられるならば、ＩＬ
ＬＥＧＡＬランプも又照明される。
多重割当てに利用できるディスク駆動部およびチャンネ
ルがあるものとすれば、この多重割当てを同時に行う事
ができる。ディスク駆動部１と２およびリモート・アク
セス・ステーションＡ２のチャンネル人を経ての割当て
に関する前の事例においては、チャンネルＢ又Ｖｉｃの
いずれかに対する別の割当ては、駆動部屋３および同じ
又は別のアクセス・ステーション、例えば内部アクセス
・ステーションの如きにより行う事もできる。この条件
においては、同時に作用的に２つの別個の割当てがあり
得る。又、作用上は両方の割当てを用いても別のリモー
ト・アクセス・ステーションにある別のオペレータによ
り使用可能な駆動部がない事も判ろう。
ルがあるものとすれば、この多重割当てを同時に行う事
ができる。ディスク駆動部１と２およびリモート・アク
セス・ステーションＡ２のチャンネル人を経ての割当て
に関する前の事例においては、チャンネルＢ又Ｖｉｃの
いずれかに対する別の割当ては、駆動部屋３および同じ
又は別のアクセス・ステーション、例えば内部アクセス
・ステーションの如きにより行う事もできる。この条件
においては、同時に作用的に２つの別個の割当てがあり
得る。又、作用上は両方の割当てを用いても別のリモー
ト・アクセス・ステーションにある別のオペレータによ
り使用可能な駆動部がない事も判ろう。
アクセス割当てパネル１４０と関連する回路および第６
２Ａ図、第６２Ｂ図、および第６２Ｃ図において、再生
チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセス・ス
テーションと共に各駆動部に対するスイッチが示されて
いる。特に第６２Ａ図および第６２Ｂ図において、チャ
ンネルＢに関連する５つの駆動スイッチ２２１１および
チャンネルＣに関連する５つの駆動スイッチ２２１２と
共に、チャンネルＡに関連する３つの駆動割当て押しボ
タン・スイッチ２２１゜が示される。同様に、チャンネ
ルＡはチャンネルＡに対する８つのアクセス・ステーシ
ョン・スイッチ２２１３を有し、チャンネルＢとＣはそ
れぞれ同様なスイッチ２２１４と２２１５’ｉ有する。
２Ａ図、第６２Ｂ図、および第６２Ｃ図において、再生
チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセス・ス
テーションと共に各駆動部に対するスイッチが示されて
いる。特に第６２Ａ図および第６２Ｂ図において、チャ
ンネルＢに関連する５つの駆動スイッチ２２１１および
チャンネルＣに関連する５つの駆動スイッチ２２１２と
共に、チャンネルＡに関連する３つの駆動割当て押しボ
タン・スイッチ２２１゜が示される。同様に、チャンネ
ルＡはチャンネルＡに対する８つのアクセス・ステーシ
ョン・スイッチ２２１３を有し、チャンネルＢとＣはそ
れぞれ同様なスイッチ２２１４と２２１５’ｉ有する。
スイッチ２２１５．２２１４および２２１５はそれぞれ
回線２２１９゜２２２０および２２２１ｉ介して優先順
位エンコーダ２２１６．２２１７および２２１８に接続
され、各優先順位エンコーダは、切換えられるリモート
・アクセス・ステーション又は内部アクセス・ステーシ
ョンヲ識別する４ビツトの２進出力を与える。エンコー
ダからの出力は、駆動スイッチからの回線と同様に各々
のチャンネルＡ、 Ｂ、 Ｃに対する多数のＮＡＮＤゲ
ート２２２２．２２２５．２２２４の１入力端にそれぞ
れ延在し、ＮＡＮＤゲートの出力側は回線２２２６を経
てＵＡＲＴ２２３０のトランスミッタ部分に延長し、該
ＵＡ几Ｔは回線２２２６上の並列情報を出力回線２２３
１に与えられる直列情報に変換する。出力回線２２３１
は、もし違法条件が前記の割当てパルスの１つに違反す
る割当てを行おうとする等により形成される場合、ドラ
イバ回路１ｊ６２ａを介してＲＡＳインターフェース１
１５に情報が伝送されないようにする事ができるように
、禁止回線２２３５金有するドライバ２２５２迄延長し
ている。
回線２２１９゜２２２０および２２２１ｉ介して優先順
位エンコーダ２２１６．２２１７および２２１８に接続
され、各優先順位エンコーダは、切換えられるリモート
・アクセス・ステーション又は内部アクセス・ステーシ
ョンヲ識別する４ビツトの２進出力を与える。エンコー
ダからの出力は、駆動スイッチからの回線と同様に各々
のチャンネルＡ、 Ｂ、 Ｃに対する多数のＮＡＮＤゲ
ート２２２２．２２２５．２２２４の１入力端にそれぞ
れ延在し、ＮＡＮＤゲートの出力側は回線２２２６を経
てＵＡＲＴ２２３０のトランスミッタ部分に延長し、該
ＵＡ几Ｔは回線２２２６上の並列情報を出力回線２２３
１に与えられる直列情報に変換する。出力回線２２３１
は、もし違法条件が前記の割当てパルスの１つに違反す
る割当てを行おうとする等により形成される場合、ドラ
イバ回路１ｊ６２ａを介してＲＡＳインターフェース１
１５に情報が伝送されないようにする事ができるように
、禁止回線２２３５金有するドライバ２２５２迄延長し
ている。
以下に述べるよりに、ゲート２２２２．２２２３又は２
２２４からの伝送のタイミングは他の入力により各糧の
ＮＡＮＤゲートに与えられ、チャンネルＡ。
２２４からの伝送のタイミングは他の入力により各糧の
ＮＡＮＤゲートに与えられ、チャンネルＡ。
Ｂ、Ｃのシーケンスは、各チャンネルに対する割当てに
関するデータ１ＵＡＲＴが順次伝送するように実施され
る。回線２２３５上のハイな信号はＮＡＮＤゲート２２
２２ ｔ−可能にするが、回線２２３６と２２３７上の
信号はＮＡＮＤゲート２２２３と２２２４を可能にして
以下に述べるように第６２Ｃ図に示される回路でこれ等
各回線を活動化する。チャンネルからのデータが順次送
出される間、回線２２３６と２２３７はそれぞれＮＡＮ
Ｄゲー）デー２２３ａと２２２４ａの両入力側に接続さ
れて、チャンネル人ではなくチャンネルＢ又はＣが伝送
する事を指定するＵＡＲＴに信号を与える。チャンネル
Ａの回線２２３５はこのようなＮＡＮＤゲートデー−持
たず、その逆の状態がシーケンスの開始に関してＵＡＲ
Ｔに通知し、これによシコンピユータ制御システム９２
のそれに対するアクセス割当てパネル操作の同期を許容
する。
関するデータ１ＵＡＲＴが順次伝送するように実施され
る。回線２２３５上のハイな信号はＮＡＮＤゲート２２
２２ ｔ−可能にするが、回線２２３６と２２３７上の
信号はＮＡＮＤゲート２２２３と２２２４を可能にして
以下に述べるように第６２Ｃ図に示される回路でこれ等
各回線を活動化する。チャンネルからのデータが順次送
出される間、回線２２３６と２２３７はそれぞれＮＡＮ
Ｄゲー）デー２２３ａと２２２４ａの両入力側に接続さ
れて、チャンネル人ではなくチャンネルＢ又はＣが伝送
する事を指定するＵＡＲＴに信号を与える。チャンネル
Ａの回線２２３５はこのようなＮＡＮＤゲートデー−持
たず、その逆の状態がシーケンスの開始に関してＵＡＲ
Ｔに通知し、これによシコンピユータ制御システム９２
のそれに対するアクセス割当てパネル操作の同期を許容
する。
視覚的な違法の表示を生成する九め、ＩＬＬＥＧＡＬラ
ンプ２２４０が設けられて、多くの入力回線を有するＮ
ＯＲゲート２２４３の出力に結合されるインバータ２２
４２および回線２２５５ ｆ介してランプ・ドライバ２
２４１により駆動され、前記入力回線のいずれかは活動
状態にあればＩＬＬＥＧＡＬランプを照明させる。ＩＬ
ＬＥＧＡＬランプ２２４０が照明される時、禁止信号も
又ドライバ２２３２並びにラング・ドライバ２２４１迄
延在する回線２２３３に生じる。
ンプ２２４０が設けられて、多くの入力回線を有するＮ
ＯＲゲート２２４３の出力に結合されるインバータ２２
４２および回線２２５５ ｆ介してランプ・ドライバ２
２４１により駆動され、前記入力回線のいずれかは活動
状態にあればＩＬＬＥＧＡＬランプを照明させる。ＩＬ
ＬＥＧＡＬランプ２２４０が照明される時、禁止信号も
又ドライバ２２３２並びにラング・ドライバ２２４１迄
延在する回線２２３３に生じる。
ＮＯＲゲーデー２２４５への入力回線は、例えば、１つ
以上のチャンネルに対して特定の駆動部の押しボタン・
スイッチを押す事により生じる違法条件を検出する回路
と関連する回線により提供される。
以上のチャンネルに対して特定の駆動部の押しボタン・
スイッチを押す事により生じる違法条件を検出する回路
と関連する回線により提供される。
入力回線２２４５．２２４６および２２４７は、１つ以
上のチャンネルに対して特定の駆動部が選択されたかど
うか全表示するマジョリテイ・ゲート２２４８２２４９
および２２５０からそれぞれ入る。例えば、マジョリテ
ィ・デー） ２２４８は各チャンネルと関連する屋３駆
動押しボタンスイッチから始まる３つの入力線を有する
。もし４３駆動スイツチの１つ以上が閉路されると、マ
ジョリティ・ゲート２２４８が回線２２４７上に低い出
力を与え、ＩＬＬ工肚ランプを照明し、回線ドライバ２
２３２を禁止する。
上のチャンネルに対して特定の駆動部が選択されたかど
うか全表示するマジョリテイ・ゲート２２４８２２４９
および２２５０からそれぞれ入る。例えば、マジョリテ
ィ・デー） ２２４８は各チャンネルと関連する屋３駆
動押しボタンスイッチから始まる３つの入力線を有する
。もし４３駆動スイツチの１つ以上が閉路されると、マ
ジョリティ・ゲート２２４８が回線２２４７上に低い出
力を与え、ＩＬＬ工肚ランプを照明し、回線ドライバ２
２３２を禁止する。
同様に、マジョリティ・デー） ２２４９は駆動部屋２
に対する各チャンネルと関連するスイッチに指令され、
マジョリティ・ゲート２２５ｏは各チャンネルと関連す
る駆動部Ａ１スイッチからの入力回ａｔ有する。ＮＯＲ
ゲート２２４５に対する他の入力線、即ち回線２２５５
．２２５４および２２５５はそれぞれコンパレータ２２
５６．２２５７および２２５８から始まり、このコンパ
レータはその正入力を全体的に２２６０で示される抵抗
回路網を経て接続させ、この回路網は図示の如く回線２
２１９． ２２２０および２２２１ｉ経てリモート・ス
テーションに対する各押しボタン・スイッチと接続され
、その結果もし７１つのチャンネルに対して１つ以上の
リモート・ステーショ／が閉路されると、閾値電圧が抵
抗回路網を経て生成され、その結果前記抵抗回路網と接
続されるコンパレータがＮＯＲゲート２２４５を満たし
てＩＬＬＥＧＡＬランプを照明させ回線ドライバ２２３
２を禁止させる出力信号を生じる。
に対する各チャンネルと関連するスイッチに指令され、
マジョリティ・ゲート２２５ｏは各チャンネルと関連す
る駆動部Ａ１スイッチからの入力回ａｔ有する。ＮＯＲ
ゲート２２４５に対する他の入力線、即ち回線２２５５
．２２５４および２２５５はそれぞれコンパレータ２２
５６．２２５７および２２５８から始まり、このコンパ
レータはその正入力を全体的に２２６０で示される抵抗
回路網を経て接続させ、この回路網は図示の如く回線２
２１９． ２２２０および２２２１ｉ経てリモート・ス
テーションに対する各押しボタン・スイッチと接続され
、その結果もし７１つのチャンネルに対して１つ以上の
リモート・ステーショ／が閉路されると、閾値電圧が抵
抗回路網を経て生成され、その結果前記抵抗回路網と接
続されるコンパレータがＮＯＲゲート２２４５を満たし
てＩＬＬＥＧＡＬランプを照明させ回線ドライバ２２３
２を禁止させる出力信号を生じる。
押しボタン・スイッチ自体と関連するランプの点灯に関
し、チャンネルＡスイッチ２２１３に関して、核スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回路２２１９も又多数の負のＡＮＤゲート２２６１の
１人力迄延仕し、前記ＡＮＤゲートは、チョップされた
ＤＣ信号金金生て全照度の照明より弱い即ち少い照明を
与えるのに十分低いデユーティ・サイクルで閉路される
押しボタン・スイッチと関連するランプ全駆動する発振
器に接続される回線２２６２により別の入力が供給され
る。ＡＮＤグー） ２２６１の出力は、スイッチと関連
するランプを駆動する多数のＯ几デー） ２２６５の１
入力端に接続されている。０几ゲート２２６Ｓの他の入
力は、第６２Ｃ図において始まシその各々が割当てが行
われている時全照度でランプを駆動する電圧を与える全
体的に２２６４，２２８ｉで示される回線により与えら
れる。
し、チャンネルＡスイッチ２２１３に関して、核スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回路２２１９も又多数の負のＡＮＤゲート２２６１の
１人力迄延仕し、前記ＡＮＤゲートは、チョップされた
ＤＣ信号金金生て全照度の照明より弱い即ち少い照明を
与えるのに十分低いデユーティ・サイクルで閉路される
押しボタン・スイッチと関連するランプ全駆動する発振
器に接続される回線２２６２により別の入力が供給され
る。ＡＮＤグー） ２２６１の出力は、スイッチと関連
するランプを駆動する多数のＯ几デー） ２２６５の１
入力端に接続されている。０几ゲート２２６Ｓの他の入
力は、第６２Ｃ図において始まシその各々が割当てが行
われている時全照度でランプを駆動する電圧を与える全
体的に２２６４，２２８ｉで示される回線により与えら
れる。
第６２Ｃ図において、ＲＡＳインターフェース１１５を
介してＣＰＵ １０６からの並列データは、ＵＡＲＴ２
２５Ｄのレシーバ部分の直列入力回線２２７０に与えら
れる回線１２７０ａｉ経て与えられる。回線２２７１に
生じる並列データは、回Ｍ２２７２により反転即ちバッ
ファされ、それぞれチャンネルＡ。
介してＣＰＵ １０６からの並列データは、ＵＡＲＴ２
２５Ｄのレシーバ部分の直列入力回線２２７０に与えら
れる回線１２７０ａｉ経て与えられる。回線２２７１に
生じる並列データは、回Ｍ２２７２により反転即ちバッ
ファされ、それぞれチャンネルＡ。
ＢおよびＣと関連する５つの８ビツト・ラッチ２２７４
、 ２２７５および２２７６ＧＣ対して回線２２７！１
１介して与えられる。回線２２７５上のデータは、行わ
れた割当てに従って全照度で押しボタン・ランプを照明
させる丸めの指令である。これ等の指令は、それに従っ
て可能状態にさせられた回線２２７８、２２７９又は２
２８０が活動状態となるラッチの１つにランチされる。
、 ２２７５および２２７６ＧＣ対して回線２２７！１
１介して与えられる。回線２２７５上のデータは、行わ
れた割当てに従って全照度で押しボタン・ランプを照明
させる丸めの指令である。これ等の指令は、それに従っ
て可能状態にさせられた回線２２７８、２２７９又は２
２８０が活動状態となるラッチの１つにランチされる。
もしこのデータがラッチの１つ、例えばラッチ２２７４
にラッチされれば、アドレス駆動のための５回線と２進
数から１０進数へのコンバータ２２８５により復号され
る２連符号化情報の４回線を含む出力回線２２８１に生
じる。
にラッチされれば、アドレス駆動のための５回線と２進
数から１０進数へのコンバータ２２８５により復号され
る２連符号化情報の４回線を含む出力回線２２８１に生
じる。
ラッチ２２７４からの５回線８Ｄ ｉ 、 ８Ｄ２ 、
８Ｄ３およびコンバータ２２８３からの８回線２２６４
Ｆｉ、入れられる割当てに従って押しボタン・ラング
の全照度の照明を生じるための第１ｉＺＡ図に示された
負のＯ几デート２２６２の選択されたものにラッチされ
た電圧レベル金与える。
８Ｄ３およびコンバータ２２８３からの８回線２２６４
Ｆｉ、入れられる割当てに従って押しボタン・ラング
の全照度の照明を生じるための第１ｉＺＡ図に示された
負のＯ几デート２２６２の選択されたものにラッチされ
た電圧レベル金与える。
ラツｆ２２７５． ２２７６及び変換器２２８５ａ 、
２２１３５ｂは四様に動作し、チャンネルＢ及びＣ用
のスイッチと連動する負ＯＲゲートの内選択されたもの
に電圧レベルを供給する。
２２１３５ｂは四様に動作し、チャンネルＢ及びＣ用
のスイッチと連動する負ＯＲゲートの内選択されたもの
に電圧レベルを供給する。
次に第６２Ｃ図に示された回路の下部に関して、ＥＮＴ
Ｂ几押しボタン２２８４ ＃′ｉ回線２２８５を介して
ＵＡ几Ｔ ２２５０並びにシフト・レジスタ２２８７と
ワン・ショット２２８８迄延在するインバータ２２８６
に接続される。ＵＡ几Ｔに対する信号は、そのマスター
・リセット金主じ、ＥＮＴＥＲスイッチがこれを解放す
る事により開路される迄前記状態に保持される。ＥＮＴ
ＥＲ押しボタンが放されると、ワン・ショット２２８８
がトリガーされ、出力回線２２９０はシフト・レジスタ
にロード・パルスを与え、このシフト・レジスタはこれ
を初期設定してチャンネルＡに対する高いレベルに出力
回線２２３５ ’ｉ上セツトるが、回線２２３６と２２
３７上のチャンネルＢとＣＫ対する出力回線は最初低い
レベルにある。
Ｂ几押しボタン２２８４ ＃′ｉ回線２２８５を介して
ＵＡ几Ｔ ２２５０並びにシフト・レジスタ２２８７と
ワン・ショット２２８８迄延在するインバータ２２８６
に接続される。ＵＡ几Ｔに対する信号は、そのマスター
・リセット金主じ、ＥＮＴＥＲスイッチがこれを解放す
る事により開路される迄前記状態に保持される。ＥＮＴ
ＥＲ押しボタンが放されると、ワン・ショット２２８８
がトリガーされ、出力回線２２９０はシフト・レジスタ
にロード・パルスを与え、このシフト・レジスタはこれ
を初期設定してチャンネルＡに対する高いレベルに出力
回線２２３５ ’ｉ上セツトるが、回線２２３６と２２
３７上のチャンネルＢとＣＫ対する出力回線は最初低い
レベルにある。
シフト・レジスタ２２８７が回線２２９６上の信号によ
りクロックされる時、高い信号が３本の出力回線上に生
じ、その結果ＵＡＲＴが各チャンネルに関してＣＰＵ
１０６と順次連絡できる。シフト・レジスタは、インバ
ータ２２９４と回線２２９５ ｉ経てワン・ショツ）
２２９５迄延在する回線２２９２上に出力を有する。も
しり７ト・レジスタ２２８７が回線２２９５ｔｌ−介し
て回線２２９２上にパルス金与えなければ、ワン・ショ
ット２２８８はそのパルスの後縁部でワン・ショット２
２９３ ｔ−）リガーしてＵＡ几Ｔに対する出力回線２
２９８上にパルスを与え、ＵＡＲＴＫＵＡＲＴトランス
ミッタ・バッファをロードするよう通知する。
りクロックされる時、高い信号が３本の出力回線上に生
じ、その結果ＵＡＲＴが各チャンネルに関してＣＰＵ
１０６と順次連絡できる。シフト・レジスタは、インバ
ータ２２９４と回線２２９５ ｉ経てワン・ショツ）
２２９５迄延在する回線２２９２上に出力を有する。も
しり７ト・レジスタ２２８７が回線２２９５ｔｌ−介し
て回線２２９２上にパルス金与えなければ、ワン・ショ
ット２２８８はそのパルスの後縁部でワン・ショット２
２９３ ｔ−）リガーしてＵＡ几Ｔに対する出力回線２
２９８上にパルスを与え、ＵＡＲＴＫＵＡＲＴトランス
ミッタ・バッファをロードするよう通知する。
チャンネル人からの情報がＣＰＵ １０６に送られる時
、ワン・ショット２２８８はシフト・レジスタ２２８７
ｉ初期設定し、回線２２３５上のハイのレベルはチャ
ンネル人に対するゲート２２２２（第６２人図）を可能
の状態にさせ、情報はＵＡＲＴ２２５０のトランスミッ
タ部分を経てＲＡＳインターフェース１１５迄延長延長
回線１１６２ａｉ介してＣＰＵ １０６に送られる。次
いでＣＰＵ １０６は、チャンネル入と関連する押下げ
られた押しボタンを完全に照明するために情報を回線１
２７０ａ （第６２Ｃ図）全弁して逆方向に送る。情報
ＦｉＵＡＲＴ２２５０のレシーバ部分により受取られ、
チャンネル人の８ビツトのラッチ２２７４に与えられる
が、これはシフト・レジスタの回線２２５５が必要に応
じてチャンネルＡのラッチを可能にする。これは、その
出力側として可能回線２２７８ ｔ−有するＡＮＤゲー
ト２５０００１入力端を満たす回線２２３５により行わ
れる。ＣＰＵが情報をＵＡＲＴに対して逆方向に送った
時、ＵＡＲＴはデータ利用可能フラッグを生成し、ＵＡ
ＲＴが８ビツト文字を受取つ九事およびラッチ２２７４
゜２２７５および２２７６にロードする次めに並列出力
回線２２７１上におく用意がおる事を表示する。データ
利用可能信号はワン・ショット２３０２ を）リガーす
る回線２３０１上に存在し、インバータ２３０４および
回線２３０５を介してＡＮＤゲート２３００迄延長延長
出力回線２３０３上に信号を生じる。これは、８ビツト
文字を受取るためにラッチ２２７４ ｉ可能にするＡＮ
Ｄゲーデー３００’ｉ可能状態にする。回線２３ａ３上
の信号も又、シフト・レジスタ２２８７に与えられ、シ
フト・レジスタをクロックしてチャンネルＢ情報を先廻
りさせる。ワン・ショット２３０２の出力回線２３０３
も又、ＵＡＲＴに対してデータ使用可能リセット・フラ
ッグを与える出力回線ｚｓｏａ 金有する別のワン・シ
ョット２！５０７に接続されている。ワン・ショット２
５０７ モ父、出力回線２５１２ｆワン・ショク） ２
２９３迄延長させるデー）２３１１迄延在し、ＵＡＲＴ
に別の文字をトランスミッタ・バッファにロードするよ
う指令するためのワン・ショット２２９３ｉ）リガーす
る出力回線ｚｓａｑ ′ｆ！：有する。このように、Ｂ
ＮＴＥ几キー２２８１−を最初に操作シーケンスを開始
し、ワン・ショット２２８８はシフト・レジスタを初期
設定し、チャンネル人のデータ伝送に対してロード・バ
ッファのワン・ショット２２９５ｋ）リガーするが、操
作シーケンスが−たん開始されると、回路は他のチャン
ネルＢとＣを経て自動的に順序付けを行う。ワン・ショ
ット２５０２０入力側のデータ利用可能フラッグの存在
が回線２３０５上に信号を生じ、この回線がシフト・レ
ジスタ全前進させ、又適当なＡＮＤゲート、例えばチャ
ンネル人に対するＡＮＤゲート２３００を可能の状態に
させて選択的にラッチ２２７４．２２７５および２２７
６全ロードする作用を有する。このように、入る割当て
の状態に関する情報ＣＰＵ １０６に連絡され、プログ
ラムされたＣＰＵは前述の規則を実施し、割当てられ九
ディスク装置およびチャンネルの操作における割当てら
れないアクセス・ステーションによる妨害を阻止する。
、ワン・ショット２２８８はシフト・レジスタ２２８７
ｉ初期設定し、回線２２３５上のハイのレベルはチャ
ンネル人に対するゲート２２２２（第６２人図）を可能
の状態にさせ、情報はＵＡＲＴ２２５０のトランスミッ
タ部分を経てＲＡＳインターフェース１１５迄延長延長
回線１１６２ａｉ介してＣＰＵ １０６に送られる。次
いでＣＰＵ １０６は、チャンネル入と関連する押下げ
られた押しボタンを完全に照明するために情報を回線１
２７０ａ （第６２Ｃ図）全弁して逆方向に送る。情報
ＦｉＵＡＲＴ２２５０のレシーバ部分により受取られ、
チャンネル人の８ビツトのラッチ２２７４に与えられる
が、これはシフト・レジスタの回線２２５５が必要に応
じてチャンネルＡのラッチを可能にする。これは、その
出力側として可能回線２２７８ ｔ−有するＡＮＤゲー
ト２５０００１入力端を満たす回線２２３５により行わ
れる。ＣＰＵが情報をＵＡＲＴに対して逆方向に送った
時、ＵＡＲＴはデータ利用可能フラッグを生成し、ＵＡ
ＲＴが８ビツト文字を受取つ九事およびラッチ２２７４
゜２２７５および２２７６にロードする次めに並列出力
回線２２７１上におく用意がおる事を表示する。データ
利用可能信号はワン・ショット２３０２ を）リガーす
る回線２３０１上に存在し、インバータ２３０４および
回線２３０５を介してＡＮＤゲート２３００迄延長延長
出力回線２３０３上に信号を生じる。これは、８ビツト
文字を受取るためにラッチ２２７４ ｉ可能にするＡＮ
Ｄゲーデー３００’ｉ可能状態にする。回線２３ａ３上
の信号も又、シフト・レジスタ２２８７に与えられ、シ
フト・レジスタをクロックしてチャンネルＢ情報を先廻
りさせる。ワン・ショット２３０２の出力回線２３０３
も又、ＵＡＲＴに対してデータ使用可能リセット・フラ
ッグを与える出力回線ｚｓｏａ 金有する別のワン・シ
ョット２！５０７に接続されている。ワン・ショット２
５０７ モ父、出力回線２５１２ｆワン・ショク） ２
２９３迄延長させるデー）２３１１迄延在し、ＵＡＲＴ
に別の文字をトランスミッタ・バッファにロードするよ
う指令するためのワン・ショット２２９３ｉ）リガーす
る出力回線ｚｓａｑ ′ｆ！：有する。このように、Ｂ
ＮＴＥ几キー２２８１−を最初に操作シーケンスを開始
し、ワン・ショット２２８８はシフト・レジスタを初期
設定し、チャンネル人のデータ伝送に対してロード・バ
ッファのワン・ショット２２９５ｋ）リガーするが、操
作シーケンスが−たん開始されると、回路は他のチャン
ネルＢとＣを経て自動的に順序付けを行う。ワン・ショ
ット２５０２０入力側のデータ利用可能フラッグの存在
が回線２３０５上に信号を生じ、この回線がシフト・レ
ジスタ全前進させ、又適当なＡＮＤゲート、例えばチャ
ンネル人に対するＡＮＤゲート２３００を可能の状態に
させて選択的にラッチ２２７４．２２７５および２２７
６全ロードする作用を有する。このように、入る割当て
の状態に関する情報ＣＰＵ １０６に連絡され、プログ
ラムされたＣＰＵは前述の規則を実施し、割当てられ九
ディスク装置およびチャンネルの操作における割当てら
れないアクセス・ステーションによる妨害を阻止する。
点灯されたランプは、もしＥＮＴＥＲバーが押されると
作用させられる次の割当てと同様、作用状態にある現行
の割当ての表示全オペレータに与える。
作用させられる次の割当てと同様、作用状態にある現行
の割当ての表示全オペレータに与える。
信号システム・インターフェース
第８図のコンピュータ制御システムのブロック図に示ス
如く、信号システム・インターフェース回路１１９は第
９Ａ図のブロック図に示される信号システムＫＣＰＵ１
０６ｉインターフェースする。第９Ａ図のブロック図で
※印全付した入力は、信号システムのインターフェース
回路１１９−ｉ介してコンピュータ制御システムにより
与えられる指令を示す。信号システム・インターフェー
スの操作については、第３２Ａ図および第３２Ｂ図の詳
細な電気作用図に関して次に説明する。
如く、信号システム・インターフェース回路１１９は第
９Ａ図のブロック図に示される信号システムＫＣＰＵ１
０６ｉインターフェースする。第９Ａ図のブロック図で
※印全付した入力は、信号システムのインターフェース
回路１１９−ｉ介してコンピュータ制御システムにより
与えられる指令を示す。信号システム・インターフェー
スの操作については、第３２Ａ図および第３２Ｂ図の詳
細な電気作用図に関して次に説明する。
信号システム・インターフェースの目的は、コンピュー
タ制御システム９２の操作が本質的に非対様形態である
事を認識すれば、データ七〇ＰＵ１０６と信号システム
間に伝達する事である。情報又はデータはＣＰＵ １０
６から信号システムに伝送される時、ラッチにストロー
ブされて他のラッチに転送される。これ等の他のラッチ
は信号システム制御信号によりストローブされて、信号
システムのタイミングと同期されるように情報の信号シ
ステムに対する送出′ｊｔ同期する。データ又は情報が
信号システムからＣＰＵ１０６へ送出される時、入力回
線のゲートは情報をＣＰＵに伝送する九め制御信号全与
えるＣＰＵにより使用可能となる。
タ制御システム９２の操作が本質的に非対様形態である
事を認識すれば、データ七〇ＰＵ１０６と信号システム
間に伝達する事である。情報又はデータはＣＰＵ １０
６から信号システムに伝送される時、ラッチにストロー
ブされて他のラッチに転送される。これ等の他のラッチ
は信号システム制御信号によりストローブされて、信号
システムのタイミングと同期されるように情報の信号シ
ステムに対する送出′ｊｔ同期する。データ又は情報が
信号システムからＣＰＵ１０６へ送出される時、入力回
線のゲートは情報をＣＰＵに伝送する九め制御信号全与
えるＣＰＵにより使用可能となる。
信号システムに情報を伝送するため、アドレス兼データ
・バス１０５からのデータは回線１Ｓ５０と１３５１上
に生じる。回線１３５０上のデータは、分離されて２つ
の８ビツトのラッチ１３５２と１３５３に与えられる。
・バス１０５からのデータは回線１Ｓ５０と１３５１上
に生じる。回線１３５０上のデータは、分離されて２つ
の８ビツトのラッチ１３５２と１３５３に与えられる。
同様に、入力回線１５５１は２つの経路に分離され、入
力ラッチ１３５４および１３５５に接続される。入力ラ
ッチ１３５２および１３５４はラッチ１３５５および１
５５５の如く１対で操作する。
力ラッチ１３５４および１３５５に接続される。入力ラ
ッチ１３５２および１３５４はラッチ１３５５および１
５５５の如く１対で操作する。
データは、ＣＰＵインターフェース１０８により４えら
れ回線１３５７および１３６２に与えられる装置選択信
号により、ＣＰＵ１０６により与えられ回線１３６６に
与えられるバス・データ・アウト信号と共に対の人力ラ
ッチの１つにストローブされる。信号が回線１５５７と
１５６６に生じる時、ＮＡＮＤゲート１３５９は満九さ
れてワン・ショット１３６０ ’ｉ トリガーしてデー
タをラッチするためラッチ１５５２と１３５４に延在す
る回路１５６１にパルス金主じる。
れ回線１３５７および１３６２に与えられる装置選択信
号により、ＣＰＵ１０６により与えられ回線１３６６に
与えられるバス・データ・アウト信号と共に対の人力ラ
ッチの１つにストローブされる。信号が回線１５５７と
１５６６に生じる時、ＮＡＮＤゲート１３５９は満九さ
れてワン・ショット１３６０ ’ｉ トリガーしてデー
タをラッチするためラッチ１５５２と１３５４に延在す
る回路１５６１にパルス金主じる。
逆に、回線１５６２と１５６６に信号を生じる時、ＮＡ
ＮＤゲート１５６３が満され、別のワン・ショク） １
３６４全トリガーして対のラッチ１３５３と１５５５を
操作する回線１３６５上に出力を生じる。このように、
回線１５５０と１５５１上のデータは１対のラッチの一
方又は他方にラッチされる。装置選択回線１３５７と１
５６２は、指令の状況および信号システム１１９のスト
ローブ出力が装置により行われる各機能に従って変化さ
せられる時は常にＣＰＵ１０６により与えられるアドレ
ス信号に応答して、ＣＰＵインターフェース１０８によ
り活動化される。
ＮＤゲート１５６３が満され、別のワン・ショク） １
３６４全トリガーして対のラッチ１３５３と１５５５を
操作する回線１３６５上に出力を生じる。このように、
回線１５５０と１５５１上のデータは１対のラッチの一
方又は他方にラッチされる。装置選択回線１３５７と１
５６２は、指令の状況および信号システム１１９のスト
ローブ出力が装置により行われる各機能に従って変化さ
せられる時は常にＣＰＵ１０６により与えられるアドレ
ス信号に応答して、ＣＰＵインターフェース１０８によ
り活動化される。
データが対の入力ラッチの１つにラッチされた後、この
データは即時にその関連する出力回線１５６７、 １３
６８． １５６９および１３７０にある。別の組のラッ
チ１３７１，１５７２，１３７３，１３７４゜は、信号
システムのビデオおよび基準入力回路９３Ａと９３８の
５ｙｎｃ生成回路により生成されたストローブ信号によ
り開始されるラッチ可能信号が受取られる時、それぞれ
回線１３６７乃至１３７０上でデータを受取る。ストロ
ーブ信号（時にはＶ駆動信号とも呼ばれる）は連続的に
６０Ｈｚパルスで生成され、ストローブ＋２信号はビデ
オ入力回路９５Ａにより与えられる。このため、ビデオ
入力回路９３Ａ又は基準入力回路９３Ｂから始まるスト
ローブ回線１３７６と１３７７は、それぞれ第５２Ｂ図
に示される制御ワン・ショット１３７８と１５７９に結
合される。ワン・ショット１５７８は、回線１５７７上
の基準入力回路９５Ｂにより与えられるストローブ＋２
信号により制御され、ラッチ１３７１と１３７５を可能
にするため回線１５８０上に生じるラッチ可能パルス信
号を送信する。同様に、ワン・ショット１３７９からの
出力回線１３８１上に生じるパルスは、データが適正な
信号システム・タイムにおいてラッチからの出力回線に
利用可能となるように、ラッチ１３７２と１！Ｓ７４’
ｉ可能にする。ストローブ回線１５７６と１３７７上に
与えられるストロ−ブナ１信号又はストローブ＋２信号
のいずれかは、ＦＦ１３７５．１！５８４．１３８５お
よび１３８６をクロックしてそのＤ入力側の情報をラッ
チするＯＲゲート１３８３ｉ満足する。回線１５７６上
のストローブ＋２信号は、遅延回路１５８７を通って、
ＮＡＮＤゲート１３？１． １３９２．１３９３および
１３９４の１人力を与える回線１３９０上に遅延ストロ
ーブ音生じる。
データは即時にその関連する出力回線１５６７、 １３
６８． １５６９および１３７０にある。別の組のラッ
チ１３７１，１５７２，１３７３，１３７４゜は、信号
システムのビデオおよび基準入力回路９３Ａと９３８の
５ｙｎｃ生成回路により生成されたストローブ信号によ
り開始されるラッチ可能信号が受取られる時、それぞれ
回線１３６７乃至１３７０上でデータを受取る。ストロ
ーブ信号（時にはＶ駆動信号とも呼ばれる）は連続的に
６０Ｈｚパルスで生成され、ストローブ＋２信号はビデ
オ入力回路９５Ａにより与えられる。このため、ビデオ
入力回路９３Ａ又は基準入力回路９３Ｂから始まるスト
ローブ回線１３７６と１３７７は、それぞれ第５２Ｂ図
に示される制御ワン・ショット１３７８と１５７９に結
合される。ワン・ショット１５７８は、回線１５７７上
の基準入力回路９５Ｂにより与えられるストローブ＋２
信号により制御され、ラッチ１３７１と１３７５を可能
にするため回線１５８０上に生じるラッチ可能パルス信
号を送信する。同様に、ワン・ショット１３７９からの
出力回線１３８１上に生じるパルスは、データが適正な
信号システム・タイムにおいてラッチからの出力回線に
利用可能となるように、ラッチ１３７２と１！Ｓ７４’
ｉ可能にする。ストローブ回線１５７６と１３７７上に
与えられるストロ−ブナ１信号又はストローブ＋２信号
のいずれかは、ＦＦ１３７５．１！５８４．１３８５お
よび１３８６をクロックしてそのＤ入力側の情報をラッ
チするＯＲゲート１３８３ｉ満足する。回線１５７６上
のストローブ＋２信号は、遅延回路１５８７を通って、
ＮＡＮＤゲート１３？１． １３９２．１３９３および
１３９４の１人力を与える回線１３９０上に遅延ストロ
ーブ音生じる。
同様に、回線１３７７上のストロ−ブナ１信号は、ＮＡ
ＮＤゲート１３９８，１５９９，１４００．１４０１の
１人力を満足する回線１５９７上に遅延ストローブを生
じる遅延回路１３９６ｆ、通過する。ＮＡＮＤゲー３デ
ー５９２と１３９９は、ワン・ショット１３７９全トリ
ガーする回線１４０５上に出力を有するＯＲゲデー １
４０４にその出力をゲートする。ＦＦ１３８４は、スト
ローブ回線１３７６又は１３７７上でＯ几デート１５８
５により受取られるいずれか一方のストローブ信号にニ
ジクロックされる。然し、以降のＮＡＮＤゲー）デー５
９２と１５９９は適正に選択された遅延ストローブでワ
ン・ショット１３７９’ｉ ）リガーするよう作用する
が、これはＮＡＮＤゲートの１つのみが回線１４０５上
の遅延ストローブをワン・ショツトのトリガー人力に送
るためＦＦ１３８４により可能にさせられるからである
。ＮＡＮＤゲートが可能状態にさせられるのは、ストロ
ーブ信号によりクロックされる時、ＦＦ１３８４のＤ入
力における論理的状態に依存する。この論理的状態は、
ＣＰＵからラッチ１３５５への制御信号入力により、又
Ｆ’Ｆ１３８４のＤ入力側に結合されたラッチの出力回
線上に与えられるワン・ショット１３６４の操作により
決定される。このように、トリガーされたワン・ショツ
） １３７９け、ラッチ可能パルスを回線１５８１上に
与えて、適当な信号システム・タイムにおいてラッチ１
Ｓ５３および１５５５からラッチ１３７２および１３７
４の出力回線へ情報を転送する。
ＮＤゲート１３９８，１５９９，１４００．１４０１の
１人力を満足する回線１５９７上に遅延ストローブを生
じる遅延回路１３９６ｆ、通過する。ＮＡＮＤゲー３デ
ー５９２と１３９９は、ワン・ショット１３７９全トリ
ガーする回線１４０５上に出力を有するＯＲゲデー １
４０４にその出力をゲートする。ＦＦ１３８４は、スト
ローブ回線１３７６又は１３７７上でＯ几デート１５８
５により受取られるいずれか一方のストローブ信号にニ
ジクロックされる。然し、以降のＮＡＮＤゲー）デー５
９２と１５９９は適正に選択された遅延ストローブでワ
ン・ショット１３７９’ｉ ）リガーするよう作用する
が、これはＮＡＮＤゲートの１つのみが回線１４０５上
の遅延ストローブをワン・ショツトのトリガー人力に送
るためＦＦ１３８４により可能にさせられるからである
。ＮＡＮＤゲートが可能状態にさせられるのは、ストロ
ーブ信号によりクロックされる時、ＦＦ１３８４のＤ入
力における論理的状態に依存する。この論理的状態は、
ＣＰＵからラッチ１３５５への制御信号入力により、又
Ｆ’Ｆ１３８４のＤ入力側に結合されたラッチの出力回
線上に与えられるワン・ショット１３６４の操作により
決定される。このように、トリガーされたワン・ショツ
） １３７９け、ラッチ可能パルスを回線１５８１上に
与えて、適当な信号システム・タイムにおいてラッチ１
Ｓ５３および１５５５からラッチ１３７２および１３７
４の出力回線へ情報を転送する。
回線１４０５上のＯＲゲデー １４０４の出力も父、エ
ンコーダ・ストローブ・パルスを与えるように用いられ
る。ＮＡＮＤゲート１５９８と１５９１の出力側はＯ几
デート１４０３に接続されて、遅延ストローブの受取り
と同時に回線１４１ａ上に駆動３ストローブ全生じ、Ａ
ＮＤゲート１４００と１３９５はその出力ｉ０几ゲー）
１４０６に接続させて遅延ストロ−ヤンネルに平均画
像レベルを挿入するためのブランキング挿入兼ビット・
ミューティング回路１２７に与える。回線１４０５に送
信されたエンコーダ・ストローブは、エンコーダ・スイ
ッチ１２６に送られ、エンコーダ・スイッチの操作モー
ド、即ちテスト、削除、転送又は記録の操作モードのど
れ罠あるかを選択のためのストローブ・パルスｔ［、す
る。換言すれば、ストローブ信号が送られる時、エンコ
ーダ・スイッチの２本の入力回線４２２ （第１３Ｃ図
参照）上のレベルは、第１３Ｂ図の右方に示される真理
値表に従って操作モード金決定する２ビツトの２進ワー
ドを与える。回線１４１９は３つの駆動の各々に対する
５ｙｎｃ選択信号金与え、回線１４２０は、チャンネル
がブラック・レベルに行くよう指令される真のタリー検
査がエラー全表示する場合に、ブラック・レベル指令全
ブランキング挿入兼ビット・ミューティング回路１２７
に与える。
ンコーダ・ストローブ・パルスを与えるように用いられ
る。ＮＡＮＤゲート１５９８と１５９１の出力側はＯ几
デート１４０３に接続されて、遅延ストローブの受取り
と同時に回線１４１ａ上に駆動３ストローブ全生じ、Ａ
ＮＤゲート１４００と１３９５はその出力ｉ０几ゲー）
１４０６に接続させて遅延ストロ−ヤンネルに平均画
像レベルを挿入するためのブランキング挿入兼ビット・
ミューティング回路１２７に与える。回線１４０５に送
信されたエンコーダ・ストローブは、エンコーダ・スイ
ッチ１２６に送られ、エンコーダ・スイッチの操作モー
ド、即ちテスト、削除、転送又は記録の操作モードのど
れ罠あるかを選択のためのストローブ・パルスｔ［、す
る。換言すれば、ストローブ信号が送られる時、エンコ
ーダ・スイッチの２本の入力回線４２２ （第１３Ｃ図
参照）上のレベルは、第１３Ｂ図の右方に示される真理
値表に従って操作モード金決定する２ビツトの２進ワー
ドを与える。回線１４１９は３つの駆動の各々に対する
５ｙｎｃ選択信号金与え、回線１４２０は、チャンネル
がブラック・レベルに行くよう指令される真のタリー検
査がエラー全表示する場合に、ブラック・レベル指令全
ブランキング挿入兼ビット・ミューティング回路１２７
に与える。
真のタリー検査エラーは、所要のトラック番号および再
生中ディスク・パックのデータ・トラック面からの番号
の不一致からＣＰＵ １０６により得られる。回線１４
２１は、通常の再生の間装置の彩度部分１０１の彩度イ
ンバータｉＯＮにするが、ＥからＥ操作モードの間は彩
度インバータｔ−０ＦＦにする指令全量すが、これは、
ＥからＥ操作の間は、再生は処理されずかつテレビジョ
ン信号の完全４フレーム・シーケンスが存在するためど
んな彩度反転も生じる必要がないためである。彩度反転
は、完全なカラー符号化シーケンスを与えるのに必要と
されるフィールド数よりも少く受取つ良信号から完全な
カラー符号化シーケンスが生じつつある時に必要となる
。ＮＴ８Ｃテレビジョン基準においては４つのテレビジ
ョン・フィールドが必要とされ、ＰＡＬテレビジョン基
準においては８つのフィールドが必要となる。指定され
た機能を持次ない他の回線は使用されない。
生中ディスク・パックのデータ・トラック面からの番号
の不一致からＣＰＵ １０６により得られる。回線１４
２１は、通常の再生の間装置の彩度部分１０１の彩度イ
ンバータｉＯＮにするが、ＥからＥ操作モードの間は彩
度インバータｔ−０ＦＦにする指令全量すが、これは、
ＥからＥ操作の間は、再生は処理されずかつテレビジョ
ン信号の完全４フレーム・シーケンスが存在するためど
んな彩度反転も生じる必要がないためである。彩度反転
は、完全なカラー符号化シーケンスを与えるのに必要と
されるフィールド数よりも少く受取つ良信号から完全な
カラー符号化シーケンスが生じつつある時に必要となる
。ＮＴ８Ｃテレビジョン基準においては４つのテレビジ
ョン・フィールドが必要とされ、ＰＡＬテレビジョン基
準においては８つのフィールドが必要となる。指定され
た機能を持次ない他の回線は使用されない。
情報又はデータが信号システムからＣＰＵに送られる時
、ＣＰＵインターフェース１０８は装置選択回線１５５
６を活動化する。ＣＰＵ １０６により回線１３５８上
に与えられ九制御信号におけるバスデータの受取りと同
時に、ＮＡＮＤゲー）デー４１ｊは可能状態とされてＮ
ＡＮＤゲー）デー４１２の入力側の１つに可能ゲート信
号をおく。このように、回線１２２上で信号システムか
ら受取ったデータは、ＣＰＵ１０６に伝送するため直接
主バス１０５に転送される。
、ＣＰＵインターフェース１０８は装置選択回線１５５
６を活動化する。ＣＰＵ １０６により回線１３５８上
に与えられ九制御信号におけるバスデータの受取りと同
時に、ＮＡＮＤゲー）デー４１ｊは可能状態とされてＮ
ＡＮＤゲー）デー４１２の入力側の１つに可能ゲート信
号をおく。このように、回線１２２上で信号システムか
ら受取ったデータは、ＣＰＵ１０６に伝送するため直接
主バス１０５に転送される。
第１データ・トラック・インターフコニース第８図のブ
ロック図に示されるコンピュータ制御システムは、各種
の機能およびディスク・パックに記憶されたビデオ情報
に対するＣＰＵ １０６とデータ・トラックのディスク
表面間のインターフェース操作を行うために使用される
データ・トラック・インターフェース１と２を含んでい
る。データ・トラック・ディスク面は、各ディスク・パ
ック上の８１５本のトラックの各々に対するトラック識
別番号と共にパック識別番号を含んでいる。更に、デー
タ・トラックは、１つのトラックがビデオ情報の記録の
ために利用可能であるかどうか、又はこのトラックに記
録されたビデオ情報が保護されるべきかどうか１ｆｒ：
ｉｔ別する。データ・トラックに含まれるパックおよび
トラック情報は、ヘッドが適正な位１１に行った事を確
認するためヘッド位置の変化に続いて真のタリー検査を
行うために使用される。データ・トラック面上に記録さ
れる情報が直列形態であるため、データ・トラック・イ
ンターフェース回路はこれ２、ＣＰＵ１ｏ６との連絡の
ためアドレス兼データ・バス１０５に生じ得る並列デー
タに変換しなければならない。更に、データ・ラック面
の情報は５８Ｃである通常の信号システム・データ本音
用いて記録される。この率は、ＣＰＵにより取扱はれる
ものよりも実質的に高い。このように、データ・トラッ
ク・インターフェース回路は、データがアドレス兼デー
タ・バス１０５上に現われる時、ＣＰＵの率のクロック
と共存できるように信号システムに対して出入するよう
伝送されるデータを取扱う。
ロック図に示されるコンピュータ制御システムは、各種
の機能およびディスク・パックに記憶されたビデオ情報
に対するＣＰＵ １０６とデータ・トラックのディスク
表面間のインターフェース操作を行うために使用される
データ・トラック・インターフェース１と２を含んでい
る。データ・トラック・ディスク面は、各ディスク・パ
ック上の８１５本のトラックの各々に対するトラック識
別番号と共にパック識別番号を含んでいる。更に、デー
タ・トラックは、１つのトラックがビデオ情報の記録の
ために利用可能であるかどうか、又はこのトラックに記
録されたビデオ情報が保護されるべきかどうか１ｆｒ：
ｉｔ別する。データ・トラックに含まれるパックおよび
トラック情報は、ヘッドが適正な位１１に行った事を確
認するためヘッド位置の変化に続いて真のタリー検査を
行うために使用される。データ・トラック面上に記録さ
れる情報が直列形態であるため、データ・トラック・イ
ンターフェース回路はこれ２、ＣＰＵ１ｏ６との連絡の
ためアドレス兼データ・バス１０５に生じ得る並列デー
タに変換しなければならない。更に、データ・ラック面
の情報は５８Ｃである通常の信号システム・データ本音
用いて記録される。この率は、ＣＰＵにより取扱はれる
ものよりも実質的に高い。このように、データ・トラッ
ク・インターフェース回路は、データがアドレス兼デー
タ・バス１０５上に現われる時、ＣＰＵの率のクロック
と共存できるように信号システムに対して出入するよう
伝送されるデータを取扱う。
第１のデータ・トラック・インターフェース回路は、デ
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時直列データから並列データに翻訳する。更に、
第１のデータ・トラック・インターフェースは、ＥＣＬ
ロジックとトランジスタートランジスターロジック間の
変換のためのレベル翻訳を行う。第１データ・トラック
回路の操作については、それぞれ直から並および並から
直への翻訳を変換する回路を示す第３３Ａ図および第３
３Ｂ図の２つのブロック図に関して記述されねばならな
い。
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時直列データから並列データに翻訳する。更に、
第１のデータ・トラック・インターフェースは、ＥＣＬ
ロジックとトランジスタートランジスターロジック間の
変換のためのレベル翻訳を行う。第１データ・トラック
回路の操作については、それぞれ直から並および並から
直への翻訳を変換する回路を示す第３３Ａ図および第３
３Ｂ図の２つのブロック図に関して記述されねばならな
い。
最初に第３３Ａ図において、直列データは、ディスク・
パックのデータ・トラックから読出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ペース・コレクタ回路１００のデータ・デ
コーダ部分により回線１７００上に与えられる。回線１
７００上のデータは、インバータ１７０２により反転さ
れ、これも又ＦＦ１７０４迄延在する回線１７０３’ｊ
）介して直列イン並列アウト・シフト・レジスタ１７０
２に与えられる。３ＳＣの率のデータ・クロックは、回
線１７ｏ５上のデータ・デコーダ回路により入力されて
インバータ１７０６により反転され、これも又ＮＡＮＤ
ゲート１７０９の１入力端迄延長する回線１７０８ｉ介
してシフト・レジスタ１７０２にクロックする。回線１
７１０上のデータ・トラック・インターフェース２（第
５４Ａ図〜第３４Ｈ図）からの開始指令は、ＮＡＮＤゲ
ート１７０９迄延在する低出力回線１７１２およびＮＯ
凡ゲート１７１５迄延長する回線１７１４上の高出力を
有するＦＦ１７１１にクロックされる。
パックのデータ・トラックから読出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ペース・コレクタ回路１００のデータ・デ
コーダ部分により回線１７００上に与えられる。回線１
７００上のデータは、インバータ１７０２により反転さ
れ、これも又ＦＦ１７０４迄延在する回線１７０３’ｊ
）介して直列イン並列アウト・シフト・レジスタ１７０
２に与えられる。３ＳＣの率のデータ・クロックは、回
線１７ｏ５上のデータ・デコーダ回路により入力されて
インバータ１７０６により反転され、これも又ＮＡＮＤ
ゲート１７０９の１入力端迄延長する回線１７０８ｉ介
してシフト・レジスタ１７０２にクロックする。回線１
７１０上のデータ・トラック・インターフェース２（第
５４Ａ図〜第３４Ｈ図）からの開始指令は、ＮＡＮＤゲ
ート１７０９迄延在する低出力回線１７１２およびＮＯ
凡ゲート１７１５迄延長する回線１７１４上の高出力を
有するＦＦ１７１１にクロックされる。
ＮＡＮＤゲー）デー７０９が満足されると、クロックは
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８ｉクロツクし、デコーダは回路の操作中糧々
の機能を行う４つの別個の出力状態を有する。カウンタ
１７１８は通常１から１２の状態をシーケンスし、次い
で１の状態にシーケンスする。このカウンタはリセット
ヲ通じてのみ状態零に達する。
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８ｉクロツクし、デコーダは回路の操作中糧々
の機能を行う４つの別個の出力状態を有する。カウンタ
１７１８は通常１から１２の状態をシーケンスし、次い
で１の状態にシーケンスする。このカウンタはリセット
ヲ通じてのみ状態零に達する。
データ伝送のフォーマットが、ハイな始動ビット、８つ
のデータ・ビット・パリティ・ビットおよび２つのロー
停止ビットｆ含む事を理解すべきである。直列データが
入ると、始動ピットはカウンタを零にクリアする事にな
る回線１７２２上の信号を阻止するためハイの状態でな
ければならない。
のデータ・ビット・パリティ・ビットおよび２つのロー
停止ビットｆ含む事を理解すべきである。直列データが
入ると、始動ピットはカウンタを零にクリアする事にな
る回線１７２２上の信号を阻止するためハイの状態でな
ければならない。
これは、始動ピットが不適正即ちローの状態の時回線１
７２２ｔ−介してカウンタを零にするＮＯＲゲーデー１
７１５にクロックされるＦＦ１７０４に対して回線１７
０３ｉ用いて始動ビット全検査する事により行われる。
７２２ｔ−介してカウンタを零にするＮＯＲゲーデー１
７１５にクロックされるＦＦ１７０４に対して回線１７
０３ｉ用いて始動ビット全検査する事により行われる。
デコーダの出力は、状態零に達する時、ＮＡＮＤゲー）
デー７２５と回線１７２６を介し３ＳＣのデータクロッ
クタイムでＦＦ１７０４’ｉクリアする状態零回線１７
２４’ｉ含んでいる。状態１の回線に入れる事がＦＦ１
７０４をクロックし、回線１７２８上の状態１１はＮＡ
ＮＤゲー）デー７３４と１７３５にゲートされる回線１
７３２上のデータ利用可能表示を与えるＦＦ１７３１’
ｉクリアするＮＯＲゲート１７３０に延在する。デコー
ダが状態１２に達すると、回線１７３７はローとなって
、回線１７３９ｉ介してシフト・レジスタ１７０２から
データを受取るラッチ１７３８にロード可能信号を与え
る。状態１２の回［１７３７も又、ラッチをクロックし
て、インバータ１７４５？介してクロック・パルスｔ−
ＦＦ１７３１に与えてデータが利用可能である事をデー
タ・トラック・インターフェース２に表示するのに加え
て、データをラッチ１７３８にロードする回線１７４１
上に出力を有するＮＯＲゲート１７４Ｇに与えられる。
デー７２５と回線１７２６を介し３ＳＣのデータクロッ
クタイムでＦＦ１７０４’ｉクリアする状態零回線１７
２４’ｉ含んでいる。状態１の回線に入れる事がＦＦ１
７０４をクロックし、回線１７２８上の状態１１はＮＡ
ＮＤゲー）デー７３４と１７３５にゲートされる回線１
７３２上のデータ利用可能表示を与えるＦＦ１７３１’
ｉクリアするＮＯＲゲート１７３０に延在する。デコー
ダが状態１２に達すると、回線１７３７はローとなって
、回線１７３９ｉ介してシフト・レジスタ１７０２から
データを受取るラッチ１７３８にロード可能信号を与え
る。状態１２の回［１７３７も又、ラッチをクロックし
て、インバータ１７４５？介してクロック・パルスｔ−
ＦＦ１７３１に与えてデータが利用可能である事をデー
タ・トラック・インターフェース２に表示するのに加え
て、データをラッチ１７３８にロードする回線１７４１
上に出力を有するＮＯＲゲート１７４Ｇに与えられる。
データ・トラック・インターフェース２から延在する回
線１７４６上に直から並停止指令が存在する時、ＦＦ１
７１１がプリセットされ、このため回線１７１４．ＮＯ
几ゲデーｌ７１５および回線１７２２によってカウンタ
１７１８と同様にラッチ１７５Ｂ ｆＦＦ’ １７１１
Ｋクリアさせる。ラッチ１７３Ｂにおけるデータは、
データ・トラック・インターフェース２に結合するため
出力回線１７５０上に与えられる。これ等の回線も又、
データ・トラック・インターフェース２に送られる回線
１７５３上にパリティエラーを与えるためＮＡＮＤゲー
ト１７３４−ｉ経てゲートされる回線１７５２上に出力
を与えるパリティ検査回路１７５１迄延在する。同様に
、フレーミンク・エラーは、始動ビットを検査する入力
回線１７５４と２つの停止ビラトラ検査する回線１７５
５を有するＮＡＮＤゲート１７５５により検査される。
線１７４６上に直から並停止指令が存在する時、ＦＦ１
７１１がプリセットされ、このため回線１７１４．ＮＯ
几ゲデーｌ７１５および回線１７２２によってカウンタ
１７１８と同様にラッチ１７５Ｂ ｆＦＦ’ １７１１
Ｋクリアさせる。ラッチ１７３Ｂにおけるデータは、
データ・トラック・インターフェース２に結合するため
出力回線１７５０上に与えられる。これ等の回線も又、
データ・トラック・インターフェース２に送られる回線
１７５３上にパリティエラーを与えるためＮＡＮＤゲー
ト１７３４−ｉ経てゲートされる回線１７５２上に出力
を与えるパリティ検査回路１７５１迄延在する。同様に
、フレーミンク・エラーは、始動ビットを検査する入力
回線１７５４と２つの停止ビラトラ検査する回線１７５
５を有するＮＡＮＤゲート１７５５により検査される。
停止ビットがローでないか、始動ビットがハイでない場
合には、７レーミング・エラー信号は回線１７５６上に
生じる。
合には、７レーミング・エラー信号は回線１７５６上に
生じる。
次に、！３３Ｂ図に示されるディスク・データトラック
面に記録する九め並列情報を直列データに変換する第１
のデータ・トラック・インターフェースの他の部分につ
いては、８つの回ｆｆＪｊ７６０上に生じるデータ・ト
ラック・インターフェース２からの並列データはパリテ
ィ・ジェネレータ回路１７６２に対すると共に並列イン
直列アウト・シフト・レジスタ１７６１に与えられ、パ
リティ・ジェネレータの出力は基準クロック入力回線１
７６７からＮＯＲゲート１７６６により生成される回線
１７６５上の次のクロック・パルスにおいてＦＦ１７６
４にロードされる回線上に生じる。エンコーダ１２６に
より回線１７６７に与えられる３ＳＣの基準クロック信
号も又、回線１７７０を介してＦＦ１７６９によシ可能
状態にされるＮＡＮＤゲー）デー７６８に寿えられる。
面に記録する九め並列情報を直列データに変換する第１
のデータ・トラック・インターフェースの他の部分につ
いては、８つの回ｆｆＪｊ７６０上に生じるデータ・ト
ラック・インターフェース２からの並列データはパリテ
ィ・ジェネレータ回路１７６２に対すると共に並列イン
直列アウト・シフト・レジスタ１７６１に与えられ、パ
リティ・ジェネレータの出力は基準クロック入力回線１
７６７からＮＯＲゲート１７６６により生成される回線
１７６５上の次のクロック・パルスにおいてＦＦ１７６
４にロードされる回線上に生じる。エンコーダ１２６に
より回線１７６７に与えられる３ＳＣの基準クロック信
号も又、回線１７７０を介してＦＦ１７６９によシ可能
状態にされるＮＡＮＤゲー）デー７６８に寿えられる。
ＦＦ１７１１は、ＦＦ１７１１により与えられる回線１
７７２上のクリア信号でクリアされた時ＮＡＮＤゲート
１７６Ｂ’に作用禁止する。並列データが回線１７６０
上にある時、データ・トラック・インターフェース２に
より回線１７７４上におがれるデータ存在信号は、負Ａ
ＮＤデー） １７７５に対すると同様ＦＦ”１７７３に
対して与えられる。このデータ存在信号も又ＦＦ１７８
５をクロックして状態金持たないデータにこれ金おく。
７７２上のクリア信号でクリアされた時ＮＡＮＤゲート
１７６Ｂ’に作用禁止する。並列データが回線１７６０
上にある時、データ・トラック・インターフェース２に
より回線１７７４上におがれるデータ存在信号は、負Ａ
ＮＤデー） １７７５に対すると同様ＦＦ”１７７３に
対して与えられる。このデータ存在信号も又ＦＦ１７８
５をクロックして状態金持たないデータにこれ金おく。
この回路は、回線１７７８を介してＮＡＮＤゲート１７
６８によりクロックされ、これも又インバータ１７８１
１Ｆｒ：介してＦＦ１７７３ｉプリセツトし、ＮＯＲ，
ゲート１７８４と回線１７８５を介してそのデータをと
る状態にＦＦ１７８３ｉプリセツトするディスク・トラ
ック・インターフェース２からリセット回線１７８０に
より状態１１にリセットされる１２による除算カウンタ
１７７７ ｋ有する。カウンタ１７７７は、回線１７８
８を介してデコーダ１７８７に接続され、各状態０．１
．１０および１１の出力回線金与える。カウンタがリセ
ットされると、ＦＦ１７７３ｉクリアして回線１７７２
（ｒ介してクロック、ＦＦ１７１１およびＮＡＮＤゲー
ト１７６８への回線１７７０ｔ−可能にする負ＡＮＤゲ
ート１７７５に対すると同様、デコードされる時、ＮＡ
ＮＤゲー）デー７９１に対して回線１７９０上の信号を
与える状態１１にリセットされる。基準クロックの次の
クロック変換において、ＮＡＮＤゲー）デー７６６迄延
在してパリティ情報をパリティ・ジェネレータ回路１７
６２からＦＦ１７６４にクロックする状態零回線１７９
２が活動状態にある。状態１においては、回線１７９５
は活動状態になり、ＮＯＲゲーデー１７８４を経てゲー
トされてそのデータをとる状態にＦ”Ｆ１７８３’ｔプ
リセットし、データ・トラック・インターフェース２に
対して回線１７６０上のデータがシフト・レジスタ１７
６１にロードされた事を表示して、ローディングが人Ｎ
Ｄゲート１７９５に対するとＩｍｍＫシフト・レジスタ
のロード入力側に対し延在する回線１７９２により行わ
ｈる。ＡＮＤゲート１７？５は、零状態を除く通常のハ
イな状態に入力１７９２を有し、そのため始動ビットが
生じた後、ＡＮＤゲーデー１７９５け回線１７９８上の
シフト・レジスタ１７６１からの直列データを回線１７
９９に送り、ＮＯＲゲート１８０Ｇを通って回線１８０
２ｔ−介してＦＦ１８０１に送り、選択されたディスク
駆動部のディスク・バックの適当なデータ・トラック罠
記録される回線１８０３上にクロック・アウトされる。
６８によりクロックされ、これも又インバータ１７８１
１Ｆｒ：介してＦＦ１７７３ｉプリセツトし、ＮＯＲ，
ゲート１７８４と回線１７８５を介してそのデータをと
る状態にＦＦ１７８３ｉプリセツトするディスク・トラ
ック・インターフェース２からリセット回線１７８０に
より状態１１にリセットされる１２による除算カウンタ
１７７７ ｋ有する。カウンタ１７７７は、回線１７８
８を介してデコーダ１７８７に接続され、各状態０．１
．１０および１１の出力回線金与える。カウンタがリセ
ットされると、ＦＦ１７７３ｉクリアして回線１７７２
（ｒ介してクロック、ＦＦ１７１１およびＮＡＮＤゲー
ト１７６８への回線１７７０ｔ−可能にする負ＡＮＤゲ
ート１７７５に対すると同様、デコードされる時、ＮＡ
ＮＤゲー）デー７９１に対して回線１７９０上の信号を
与える状態１１にリセットされる。基準クロックの次の
クロック変換において、ＮＡＮＤゲー）デー７６６迄延
在してパリティ情報をパリティ・ジェネレータ回路１７
６２からＦＦ１７６４にクロックする状態零回線１７９
２が活動状態にある。状態１においては、回線１７９５
は活動状態になり、ＮＯＲゲーデー１７８４を経てゲー
トされてそのデータをとる状態にＦ”Ｆ１７８３’ｔプ
リセットし、データ・トラック・インターフェース２に
対して回線１７６０上のデータがシフト・レジスタ１７
６１にロードされた事を表示して、ローディングが人Ｎ
Ｄゲート１７９５に対するとＩｍｍＫシフト・レジスタ
のロード入力側に対し延在する回線１７９２により行わ
ｈる。ＡＮＤゲート１７？５は、零状態を除く通常のハ
イな状態に入力１７９２を有し、そのため始動ビットが
生じた後、ＡＮＤゲーデー１７９５け回線１７９８上の
シフト・レジスタ１７６１からの直列データを回線１７
９９に送り、ＮＯＲゲート１８０Ｇを通って回線１８０
２ｔ−介してＦＦ１８０１に送り、選択されたディスク
駆動部のディスク・バックの適当なデータ・トラック罠
記録される回線１８０３上にクロック・アウトされる。
状態１０および１１が復号される時、回線１７９０又は
１８０４がＮＯＲゲート１００迄延在する回線１８０５
上にハイの状態を生じる。デー） １７９５と１８００
のために、回線１８０５上に生ずる直列データは常に必
要に応じて始動ビラトラハイに、又２つの停止ビットを
ローにする。
１８０４がＮＯＲゲート１００迄延在する回線１８０５
上にハイの状態を生じる。デー） １７９５と１８００
のために、回線１８０５上に生ずる直列データは常に必
要に応じて始動ビラトラハイに、又２つの停止ビットを
ローにする。
第３３Ａ図および第３３Ｂ図のブロック図の作用全実施
するために使用できる特定の回路が第７５Ａ図および第
５７Ｂ図に示される。第５７Ａ図および第５７Ｂ図に示
す回路の作用は第５３人図および第３３Ｂ図に関して前
に述べたものと略々間じでら９、従っである点を除いて
詳細に記述しない。第５７Ａ図において、回線１７００
上にある直列データは、回線１７０５上のデータクロッ
ク信号と同様に、５つの別個のチャンネルのどれか１つ
から生成できる。
するために使用できる特定の回路が第７５Ａ図および第
５７Ｂ図に示される。第５７Ａ図および第５７Ｂ図に示
す回路の作用は第５３人図および第３３Ｂ図に関して前
に述べたものと略々間じでら９、従っである点を除いて
詳細に記述しない。第５７Ａ図において、回線１７００
上にある直列データは、回線１７０５上のデータクロッ
ク信号と同様に、５つの別個のチャンネルのどれか１つ
から生成できる。
同様に、回線１７５７上の直列回線識別信号は、デコー
ダお工び乏イム・ベース・コレクタ回路１００のタイム
・ペース・コレクタ部分から５つのチャンネルのどれで
も生成できる。選択されたチャンネルからの回線１Ｄは
データ・トラック・インターフェース２に送られる。チ
ャンネル制御回線１５６０ａ、 １５６０ｂ、および１
５６０ｃは、それぞれ、チャンネルＡ、 Ｂ、又はＣの
データ・クロックおよび回線識別ｉ ＮＯＲゲート１７
７６ａ、１７７６ｂおＬび１７７６ｃにそすしぞれゲー
トするためＮ入ＮＤゲート１７５９ａ、 １７５９ｂお
よび１７５９ｃの１人力全制御する。チャンネル選択回
線１５４０ａ、１５６０ｂ、又は１５６０ｃの１つが第
２のデータ・トラック・インターフェースのＦＦ１５４
２（第３４Ｃ図）により活動化される。
ダお工び乏イム・ベース・コレクタ回路１００のタイム
・ペース・コレクタ部分から５つのチャンネルのどれで
も生成できる。選択されたチャンネルからの回線１Ｄは
データ・トラック・インターフェース２に送られる。チ
ャンネル制御回線１５６０ａ、 １５６０ｂ、および１
５６０ｃは、それぞれ、チャンネルＡ、 Ｂ、又はＣの
データ・クロックおよび回線識別ｉ ＮＯＲゲート１７
７６ａ、１７７６ｂおＬび１７７６ｃにそすしぞれゲー
トするためＮ入ＮＤゲート１７５９ａ、 １７５９ｂお
よび１７５９ｃの１人力全制御する。チャンネル選択回
線１５４０ａ、１５６０ｂ、又は１５６０ｃの１つが第
２のデータ・トラック・インターフェースのＦＦ１５４
２（第３４Ｃ図）により活動化される。
第２データ・トラック・インターフェース第２データ・
トラック表面インターフェースは６つの基本的機能、即
ちディスク・パック・データ・トラック面に記録及び再
生される１１７ ＭＨｚ（３ｆ９Ｃ）速度より低いＣＰ
Ｕクロックの速度でＣＰＵ１０６に送ることができるよ
うにするため、ディスク・バック・データ・トラック面
から再生されているデータ記憶機構を与えることである
。第２の機能は記録のためにインターフェースからディ
スクへの直列データの送出を制御することで、第５のも
のは記憶のためにＣＰＵからの直列データの受信全制御
することである。
トラック表面インターフェースは６つの基本的機能、即
ちディスク・パック・データ・トラック面に記録及び再
生される１１７ ＭＨｚ（３ｆ９Ｃ）速度より低いＣＰ
Ｕクロックの速度でＣＰＵ１０６に送ることができるよ
うにするため、ディスク・バック・データ・トラック面
から再生されているデータ記憶機構を与えることである
。第２の機能は記録のためにインターフェースからディ
スクへの直列データの送出を制御することで、第５のも
のは記憶のためにＣＰＵからの直列データの受信全制御
することである。
後述するようにランダム・アクセス・メモリ（ＲＡＭ）
はディスク・データ・トラック面から再生又はこれに記
録すべきであるデ−タ記憶機構を提供シ１、ＲＡＭはデ
ィスク駆動装置とＣＰＵ間のバッファ装置を作動させる
。この凡人ＭＶｉＲλＭとディスク間ばかりでな（ＣＰ
ＵとＲＡＭ間で転送できる６４バイトの情報全操作でき
る９ビツトによる６４アドレスＲＡＭである。上述した
所から明らかなようにＲＡＭからディスクへのデータ転
送はディスクからＲＡＭへ情報を転送するために使用さ
れる多くの異なる回路を含み、その回路はＲ，ＡＭ−デ
ィスク・モード及びこの逆のディスク−ＲＡＭモードと
してこれら動作を参照することによってこれらを識別す
る。
はディスク・データ・トラック面から再生又はこれに記
録すべきであるデ−タ記憶機構を提供シ１、ＲＡＭはデ
ィスク駆動装置とＣＰＵ間のバッファ装置を作動させる
。この凡人ＭＶｉＲλＭとディスク間ばかりでな（ＣＰ
ＵとＲＡＭ間で転送できる６４バイトの情報全操作でき
る９ビツトによる６４アドレスＲＡＭである。上述した
所から明らかなようにＲＡＭからディスクへのデータ転
送はディスクからＲＡＭへ情報を転送するために使用さ
れる多くの異なる回路を含み、その回路はＲ，ＡＭ−デ
ィスク・モード及びこの逆のディスク−ＲＡＭモードと
してこれら動作を参照することによってこれらを識別す
る。
記録時、即ちＲＡＭからディスク面への情報記録時に記
録されるべきデータは几雇の１６アドレス位置に与えら
れ、各位置は８ビツトの情報を含んでいる。従って４バ
イトの情報が最初にＲＡＭの４位置に記憶され、２度、
３度及び４度くり返されＲＡＭの１６位置が満たされる
。これは直列情報に変換され、次いでチャンネル符号化
形式で各ディスク・パックのディスク駆動記録面上に記
録する信号システムのエンコーダ９６を介して送られる
。
録されるべきデータは几雇の１６アドレス位置に与えら
れ、各位置は８ビツトの情報を含んでいる。従って４バ
イトの情報が最初にＲＡＭの４位置に記憶され、２度、
３度及び４度くり返されＲＡＭの１６位置が満たされる
。これは直列情報に変換され、次いでチャンネル符号化
形式で各ディスク・パックのディスク駆動記録面上に記
録する信号システムのエンコーダ９６を介して送られる
。
ＲＡＭのｙ４を満す４バイトの各々が４度くり返される
と、全ての６４アドレスは各トラックに対するデータ・
トラック面上に記録される。４バイトの情報の冗長性の
理由は再生時に受信されたデータが有効か否かを示すた
めの比較を行なうことである。記録されるべき各バイト
は１スタートビツト、８データビツト、１パリテイビツ
ト及び２ストツプビツトに直列化され、全部で１２ビツ
トの情報となっている。記録処理時にエンコーダ９６か
らの同期語ゲートはメモリからの４６バイト記録を開始
するために使用され、データ・トラック・インターフェ
ース１２０によって与えられる６４バイトは同期語金デ
ータ・トラック・データに挿入しかつチャンネル符号フ
ォーマットで符号化するエンコーダ９６に結合される。
と、全ての６４アドレスは各トラックに対するデータ・
トラック面上に記録される。４バイトの情報の冗長性の
理由は再生時に受信されたデータが有効か否かを示すた
めの比較を行なうことである。記録されるべき各バイト
は１スタートビツト、８データビツト、１パリテイビツ
ト及び２ストツプビツトに直列化され、全部で１２ビツ
トの情報となっている。記録処理時にエンコーダ９６か
らの同期語ゲートはメモリからの４６バイト記録を開始
するために使用され、データ・トラック・インターフェ
ース１２０によって与えられる６４バイトは同期語金デ
ータ・トラック・データに挿入しかつチャンネル符号フ
ォーマットで符号化するエンコーダ９６に結合される。
各同期語はテレビジョンライン毎、即ち各２ライン毎に
１同期語が現れるので、６４バイトは２ラインの全デー
タ・トラック面の約りを占有する。換言すれば、６４バ
イトの記録は連続的同期語の期間の約りをとる。
１同期語が現れるので、６４バイトは２ラインの全デー
タ・トラック面の約りを占有する。換言すれば、６４バ
イトの記録は連続的同期語の期間の約りをとる。
同期語がテレビジョン・フィールド毎に約１３１画境れ
るので、その６４バイトは約１２０回データ・トラック
面に記録され、情報は垂直ブランキング期間には記録さ
れないからそれＶ１１３１回以下である。
るので、その６４バイトは約１２０回データ・トラック
面に記録され、情報は垂直ブランキング期間には記録さ
れないからそれＶ１１３１回以下である。
データ・トラック面の再生時に、論理回路はデコーダ及
び時間軸補正回路１００のデータデコーダ部分によって
検出されるべき同期ｆｆｌ’ｔ−待ち、次いでディスク
面からデータ、即ち前記全ての６４バイトを読出してか
ら、データ・トラック・インターフェース１２０中のＲ
ＡＭを検査するためＣＰＵ１０６に知らせる動作完了フ
ラグを発生する。データ・トラック・インターフェース
１回路はデータ・トラック面からの直列情報を並列情報
に変換し、データ・トラック・インターフェース２に与
え、誤りがない場合に、ＲＡＭに書き込まれる。ＲＡＭ
のアドレス・カウンタは各データがアドレスに書き込ま
れた後、進められる。しかし、もしディスクからＲＡＭ
への伝送に際しての再生時に７レーミング又はパリティ
誤差が検出されれば、その動作は中止され、その回路は
上記動作音くり返すために次の同期語が現れるのを待つ
。この動作はパリティ又はフレーミング誤差がない全６
４バイトが受信される迄くり返され、次いでその動作完
了フラグはＣＰＵに対して現れる。回路がディスクから
６４の連続的バイトを読出すのに失敗するたびに、もし
使用されている特定データチャンネルの悪化を示すある
エラー・カウントに達すると、過度エラー・フラグを発
生するエラー・カウンタを進める。
び時間軸補正回路１００のデータデコーダ部分によって
検出されるべき同期ｆｆｌ’ｔ−待ち、次いでディスク
面からデータ、即ち前記全ての６４バイトを読出してか
ら、データ・トラック・インターフェース１２０中のＲ
ＡＭを検査するためＣＰＵ１０６に知らせる動作完了フ
ラグを発生する。データ・トラック・インターフェース
１回路はデータ・トラック面からの直列情報を並列情報
に変換し、データ・トラック・インターフェース２に与
え、誤りがない場合に、ＲＡＭに書き込まれる。ＲＡＭ
のアドレス・カウンタは各データがアドレスに書き込ま
れた後、進められる。しかし、もしディスクからＲＡＭ
への伝送に際しての再生時に７レーミング又はパリティ
誤差が検出されれば、その動作は中止され、その回路は
上記動作音くり返すために次の同期語が現れるのを待つ
。この動作はパリティ又はフレーミング誤差がない全６
４バイトが受信される迄くり返され、次いでその動作完
了フラグはＣＰＵに対して現れる。回路がディスクから
６４の連続的バイトを読出すのに失敗するたびに、もし
使用されている特定データチャンネルの悪化を示すある
エラー・カウントに達すると、過度エラー・フラグを発
生するエラー・カウンタを進める。
第５４人乃至第３５Ｄ図はＣＰＵ １０６とデータ・ト
ラック・インターフェース１２０のＲＡＭ間のアドレス
及びデータ母線１０５間の情報の流れ全制御する論理回
路を示して、おり、アドレス及び母線ライン１０５は図
（第５４Ａ及び３４Ｄ図）の両端に示されていて、夫々
左側（第３４Ａ図）上のＣＰＵ１０６から右側（第３４
Ｄ図）上のＣＰＵヘゲートされているデータを示してい
る。１６ラインはインターフェース可能化ライン１５０
１が手動制御化スイッチにより高レベルにされる時、ナ
ントゲート１５００によってゲートされる。このライン
の目的は装置の演算部でない手段によってテストされる
時、インターフェースを不能化することでおる。インタ
ーフェース可能化ライン１５０１はま九ナントゲート１
５０２及び１５０３に延長しており、通常動作時に高レ
ベルであって、回路を母線ライン１０５から分離するこ
とが所望される時のテスト時にのみ低レベルとなる。ナ
ンドデー） １５０２はＣＰＵ １０６の制御ライン１
４４に結合された母線データイン及び母線データアウト
制御ライン１５０４及び１５ａ５に接続され、ライン１
５０６及び１５０７上に嘱ノット・データ・イン〃及び
曳ノット・データ・アウトｌ信号を発生する。ナントゲ
ート１５０３はＣＰＵインターフェース１０８（第８図
）の装置選択ライン１５１０゜１５１１及び１５１２に
よって供給される他の入力を有し、ライン１５１８．１
５１？、 １５２０．１５２１．１５２２及び１５２３
上に制御信号を発生するため、ノット・データ・イン及
びノット・データ・アウトライン１５０６及び１５０７
と一緒に、一連のナンドデー） １５１６を介してゲー
トされるライン１５１５．１５１４及び１５１５に出力
全発生する。これらのラインは第３４Ｂ乃至３４Ｄ図に
示す回路中の他の位置に信号を与え、後に説明する動作
を行なうための論理条件を満足する。ライン１５１８は
、ディスク１１ｒ置からのデータが貼メ１５３５に曹き
込まれるべ５である時に生じるライン１５０４上のＢＤ
ＩＮ及びライン１５１０上のＢＤＣｌが能動であるとき
、能動である。ライン１５１９は、ＲＩＡＭ中のデータ
がＣＰＵ１０６に送られるべきであるときに生じるライ
ン１５ｏ４上のＢＤＩＮ及ヒライン１５１１上ノＢＤＣ
２カ能動であるとき、能動である。ライン１５２Ｑはイ
ンターフェース論理の状態に関連するデータがＣＰＵ１
０６に送られる時に生じるライン１５０４上のＢＤＩＮ
及びライン１５１２上のＢＤＣｓが能動であるとき能動
である。ライン１５２１は、ＣＰＵからのデ−夕がＲＡ
Ｍ １５３５に送られるべき時に生じるライン１５０５
上のＢＤＯＵＴ及びライン１５１０上のＢＤＣｌが能動
であるとき、能動である。ライン１５２２は、データが
ＣＰＵ１０６から、ディスク−ＲＡＭ又は几ＡＭ−ディ
スク・モードの動作全指定し使用されるべき駆動装置及
びチャンネルを示すデータ・トラック回路に送られてい
る時に生じるライン１５０５上のＢＤＯＵＴ及びライン
１５１１上のＢＤＣ２が能動のとき、能動である。ライ
ン１５２３は、装置選択ライン１５１２及び母線データ
・アウトライン１５０４が能動の時く生じるリセットパ
ルス全ライン１５２５ａに与えるため、下方のノアゲ−
４１５２５に延長している。リセットパルスはデータ・
トラック・インターフェース１及び２中の論理回路ｉ、
ＣＰＵ１０６とデータ・トラック面間でインターフェー
ス動作全行なうために初期状態にセットする。またリセ
ットパルスはＣＰＵ１０６ カラライン１５２６上に受
信された母線開始命令の存在時に発生される。前述した
ように母線開始命令はその論理金、例えばスタート・ア
ップ時に既知状態にセットするために使用される。
ラック・インターフェース１２０のＲＡＭ間のアドレス
及びデータ母線１０５間の情報の流れ全制御する論理回
路を示して、おり、アドレス及び母線ライン１０５は図
（第５４Ａ及び３４Ｄ図）の両端に示されていて、夫々
左側（第３４Ａ図）上のＣＰＵ１０６から右側（第３４
Ｄ図）上のＣＰＵヘゲートされているデータを示してい
る。１６ラインはインターフェース可能化ライン１５０
１が手動制御化スイッチにより高レベルにされる時、ナ
ントゲート１５００によってゲートされる。このライン
の目的は装置の演算部でない手段によってテストされる
時、インターフェースを不能化することでおる。インタ
ーフェース可能化ライン１５０１はま九ナントゲート１
５０２及び１５０３に延長しており、通常動作時に高レ
ベルであって、回路を母線ライン１０５から分離するこ
とが所望される時のテスト時にのみ低レベルとなる。ナ
ンドデー） １５０２はＣＰＵ １０６の制御ライン１
４４に結合された母線データイン及び母線データアウト
制御ライン１５０４及び１５ａ５に接続され、ライン１
５０６及び１５０７上に嘱ノット・データ・イン〃及び
曳ノット・データ・アウトｌ信号を発生する。ナントゲ
ート１５０３はＣＰＵインターフェース１０８（第８図
）の装置選択ライン１５１０゜１５１１及び１５１２に
よって供給される他の入力を有し、ライン１５１８．１
５１？、 １５２０．１５２１．１５２２及び１５２３
上に制御信号を発生するため、ノット・データ・イン及
びノット・データ・アウトライン１５０６及び１５０７
と一緒に、一連のナンドデー） １５１６を介してゲー
トされるライン１５１５．１５１４及び１５１５に出力
全発生する。これらのラインは第３４Ｂ乃至３４Ｄ図に
示す回路中の他の位置に信号を与え、後に説明する動作
を行なうための論理条件を満足する。ライン１５１８は
、ディスク１１ｒ置からのデータが貼メ１５３５に曹き
込まれるべ５である時に生じるライン１５０４上のＢＤ
ＩＮ及びライン１５１０上のＢＤＣｌが能動であるとき
、能動である。ライン１５１９は、ＲＩＡＭ中のデータ
がＣＰＵ１０６に送られるべきであるときに生じるライ
ン１５ｏ４上のＢＤＩＮ及ヒライン１５１１上ノＢＤＣ
２カ能動であるとき、能動である。ライン１５２Ｑはイ
ンターフェース論理の状態に関連するデータがＣＰＵ１
０６に送られる時に生じるライン１５０４上のＢＤＩＮ
及びライン１５１２上のＢＤＣｓが能動であるとき能動
である。ライン１５２１は、ＣＰＵからのデ−夕がＲＡ
Ｍ １５３５に送られるべき時に生じるライン１５０５
上のＢＤＯＵＴ及びライン１５１０上のＢＤＣｌが能動
であるとき、能動である。ライン１５２２は、データが
ＣＰＵ１０６から、ディスク−ＲＡＭ又は几ＡＭ−ディ
スク・モードの動作全指定し使用されるべき駆動装置及
びチャンネルを示すデータ・トラック回路に送られてい
る時に生じるライン１５０５上のＢＤＯＵＴ及びライン
１５１１上のＢＤＣ２が能動のとき、能動である。ライ
ン１５２３は、装置選択ライン１５１２及び母線データ
・アウトライン１５０４が能動の時く生じるリセットパ
ルス全ライン１５２５ａに与えるため、下方のノアゲ−
４１５２５に延長している。リセットパルスはデータ・
トラック・インターフェース１及び２中の論理回路ｉ、
ＣＰＵ１０６とデータ・トラック面間でインターフェー
ス動作全行なうために初期状態にセットする。またリセ
ットパルスはＣＰＵ１０６ カラライン１５２６上に受
信された母線開始命令の存在時に発生される。前述した
ように母線開始命令はその論理金、例えばスタート・ア
ップ時に既知状態にセットするために使用される。
アドレス及びデータ母線ライン１０５上のＣＰＵからの
データはナンドデー） １５００ｉ介してゲートされ、
一連のナントゲート１５３１に延長しているライン１５
５０上に現れ、該ゲートは、ライン１５２１が適当な装
置選択信号及び母線データ・アウト制御信号の受信によ
り能動でおる時、ライン１５５２上のデータをランダム
・アクセス・メモリ１５３３の人力中にゲートする。従
ってＣＰＵ １０６からのデータは、デー） １５５１
が可能化され書き込み命令がナンドデー） １５３５か
らライン１５３４上に現れる時にＲＡＭに書き込まれ得
る。該ナントゲートはデータ・トラック・インターフェ
ース１かう受信されるライ／１５２９上の５ＳＣＳＣ基
準クロックセよりクロックされる４つのＦ、 Ｆ、 １
５３７から成るシフトレジスタから来るライン１５２１
及び１５５６によって供給される入力を有する。ま之そ
のシフトレジスタ１５５７はデータがＲＡＭ １５３３
に書き込まれた後でＣＰＵに対する母線応答信号音ライ
ン１５４４上に与える。幻’ｆｆ１１５３３に書き込ま
れているＣＰＵからのデータの外にライン１５２７が能
動である時に生じるライン１７５０上に現れるディスク
駆動装置からのデータはＮＡＮＤゲー）デー５４３が可
能化される時、ＲＡＭ１５３５に書き込まれ、このこと
は回路がディスク−ラム・モードで動作している時に生
じる。
データはナンドデー） １５００ｉ介してゲートされ、
一連のナントゲート１５３１に延長しているライン１５
５０上に現れ、該ゲートは、ライン１５２１が適当な装
置選択信号及び母線データ・アウト制御信号の受信によ
り能動でおる時、ライン１５５２上のデータをランダム
・アクセス・メモリ１５３３の人力中にゲートする。従
ってＣＰＵ １０６からのデータは、デー） １５５１
が可能化され書き込み命令がナンドデー） １５３５か
らライン１５３４上に現れる時にＲＡＭに書き込まれ得
る。該ナントゲートはデータ・トラック・インターフェ
ース１かう受信されるライ／１５２９上の５ＳＣＳＣ基
準クロックセよりクロックされる４つのＦ、 Ｆ、 １
５３７から成るシフトレジスタから来るライン１５２１
及び１５５６によって供給される入力を有する。ま之そ
のシフトレジスタ１５５７はデータがＲＡＭ １５３３
に書き込まれた後でＣＰＵに対する母線応答信号音ライ
ン１５４４上に与える。幻’ｆｆ１１５３３に書き込ま
れているＣＰＵからのデータの外にライン１５２７が能
動である時に生じるライン１７５０上に現れるディスク
駆動装置からのデータはＮＡＮＤゲー）デー５４３が可
能化される時、ＲＡＭ１５３５に書き込まれ、このこと
は回路がディスク−ラム・モードで動作している時に生
じる。
グループ１５３０のうちの８本の低い値のビットライン
のみがナンドデー） １５１ｆに延長しているが、１６
ビツトラインの全グループは下方の第３４Ｂ及び５４Ｃ
図に延長しており、６本の低い値のビットラインは８デ
コーダ１５４０のうちの１対のものに接続されているが
、８本の高い値のビットラインは他の対のラッチ１５４
２と共に１対のラアチ１５４１に接続されている。更に
、６本のビットラインが、ライン１５２１の能動時にア
ドレスライン１５４６にアドレス情報を与える第５４Ｄ
図のナントゲート１５４５に延長し、ている。ライン１
５４６はＲＡＭ１５３３のアドレス入力に接続されてい
るアドレスラインを有している。このようにして、ナン
ドデー） １５３１からのデータは、書き込み命令がブ
の受取りと同時に回線１４０７上に駆動２ストローブ・
パルスを生じる。同様に、ＮＡＮＤゲート１４０１と１
３９４はＯＲゲート１４０８にその出力を接続させて、
遅延ストローブの受取りと同時に回線１４０９上に駆動
１ストローブ金生じる。駆動ストローブの生成を生じる
各対のＮＡＮＤゲートの唯１つのＮＡＮＤゲートが関連
するフリップフロップにより可能状態にされる。ＦＦ１
３８４に関して本文に記述したように、ＦＦ １３７５
，１３８５および１３８６により与えられる出力の論理
的状態は、これ等のＦＦがストローブ信号によりクロッ
クされる時、ラッチ１３５５の出力回線において存在す
るＣＰＵ１０６により与えられる制御信号により決定さ
れる。回線１４０７． １４０９および１４１０上の駆
動ストローブは、ディスク駆動部に対する駆動５ｙｎｃ
信号のソースとして基準論理回路１２５Ａ又は１２５Ｂ
のいずれかを選択するための基準論理回路に接続される
。
のみがナンドデー） １５１ｆに延長しているが、１６
ビツトラインの全グループは下方の第３４Ｂ及び５４Ｃ
図に延長しており、６本の低い値のビットラインは８デ
コーダ１５４０のうちの１対のものに接続されているが
、８本の高い値のビットラインは他の対のラッチ１５４
２と共に１対のラアチ１５４１に接続されている。更に
、６本のビットラインが、ライン１５２１の能動時にア
ドレスライン１５４６にアドレス情報を与える第５４Ｄ
図のナントゲート１５４５に延長し、ている。ライン１
５４６はＲＡＭ１５３３のアドレス入力に接続されてい
るアドレスラインを有している。このようにして、ナン
ドデー） １５３１からのデータは、書き込み命令がブ
の受取りと同時に回線１４０７上に駆動２ストローブ・
パルスを生じる。同様に、ＮＡＮＤゲート１４０１と１
３９４はＯＲゲート１４０８にその出力を接続させて、
遅延ストローブの受取りと同時に回線１４０９上に駆動
１ストローブ金生じる。駆動ストローブの生成を生じる
各対のＮＡＮＤゲートの唯１つのＮＡＮＤゲートが関連
するフリップフロップにより可能状態にされる。ＦＦ１
３８４に関して本文に記述したように、ＦＦ １３７５
，１３８５および１３８６により与えられる出力の論理
的状態は、これ等のＦＦがストローブ信号によりクロッ
クされる時、ラッチ１３５５の出力回線において存在す
るＣＰＵ１０６により与えられる制御信号により決定さ
れる。回線１４０７． １４０９および１４１０上の駆
動ストローブは、ディスク駆動部に対する駆動５ｙｎｃ
信号のソースとして基準論理回路１２５Ａ又は１２５Ｂ
のいずれかを選択するための基準論理回路に接続される
。
第３２Ｂ図において、出力回線についてこれ等が信号シ
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１３は、バス回答信号
全通にＣＰＵに結合させるよう作用し、ＣＰＵインター
フェースからのゲートされた装置の選択入力回線の各々
からの入力を有するＯＲゲート１４１４から入る。バス
回答信号は、アドレス指定された装置が連絡される事を
ＣＰＵ１０６に通知する。回線１４１５は指令信号を、
必要とされる操作モード、即ち、Ｅ−Ｅモード、転送モ
ード、テスト・モード又は記録に対するビデオ入力モー
ドに従ってエンコード・スイッチ１２６に結合する。回
線１４６は５ｙｎｃソースとして基準５ｙｎｃかビデオ
５ｙｎｃのいずれかを使用するようにエンコード・スイ
ッチ１２６に指令を結合する。回線１４１７は、再生チ
ャンネルＡ、 Ｂ、又はＣに対する５つの駆動出力の１
つ全選択するための駆動選択信号を結合し、３つの駆動
のいずれかをチャンネルの１つ以上に結合させる。回線
１４１８は、自動画像レベル指令全、探査操作が生じる
時、即ちディスク駆動部における再生ヘッドが１つのト
ラックから別のトラックへ移動している時、再生信号を
有するテライン１５５４上に現れる時、被アドレス位置
においてＲＡＭに書き込まれうる。ラム１５３５中のデ
ータは第５５Ｂ図に示すデータ・トラック・インターフ
ェース１に延長しているライン１７６０に接続されてい
る出力ライン１５４８ ’ｉ介してディスク駆動装置に
送出される。
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１３は、バス回答信号
全通にＣＰＵに結合させるよう作用し、ＣＰＵインター
フェースからのゲートされた装置の選択入力回線の各々
からの入力を有するＯＲゲート１４１４から入る。バス
回答信号は、アドレス指定された装置が連絡される事を
ＣＰＵ１０６に通知する。回線１４１５は指令信号を、
必要とされる操作モード、即ち、Ｅ−Ｅモード、転送モ
ード、テスト・モード又は記録に対するビデオ入力モー
ドに従ってエンコード・スイッチ１２６に結合する。回
線１４６は５ｙｎｃソースとして基準５ｙｎｃかビデオ
５ｙｎｃのいずれかを使用するようにエンコード・スイ
ッチ１２６に指令を結合する。回線１４１７は、再生チ
ャンネルＡ、 Ｂ、又はＣに対する５つの駆動出力の１
つ全選択するための駆動選択信号を結合し、３つの駆動
のいずれかをチャンネルの１つ以上に結合させる。回線
１４１８は、自動画像レベル指令全、探査操作が生じる
時、即ちディスク駆動部における再生ヘッドが１つのト
ラックから別のトラックへ移動している時、再生信号を
有するテライン１５５４上に現れる時、被アドレス位置
においてＲＡＭに書き込まれうる。ラム１５３５中のデ
ータは第５５Ｂ図に示すデータ・トラック・インターフ
ェース１に延長しているライン１７６０に接続されてい
る出力ライン１５４８ ’ｉ介してディスク駆動装置に
送出される。
第３４Ｃ図に示すデコーダ１５４０は、ライン１５２２
及び１５５６がナントゲート４５５０． ｆ５５ｆ及
び１５５５に接続された出力を有する時、ライン１５３
０からの６個の低い次数のビットにより規定される２進
数を受信する。これらのゲートはライン１５５５゜１５
５４及び１５５５に出力を与える。ライン１５５３はラ
イン１５４１にこのラッチに書き込まれるべきアドレス
を受信させる。ライン１５５４はＲＡＭ−ディスク・モ
ードの動作を指定する１対の出力ライン１５３８及び１
５３９を有するＦ、 Ｆ、 １５５７をプリセットする
外に、ラッチ１５４２’ｉ可能化する。同様に、またラ
イン１５５５はラッチ１５４２ｉセツトしディスク−几
ＡＭモードの動作全指定する１対の出力ライン１５２７
及び１５２８に接続されるＦ、 Ｆ。
及び１５５６がナントゲート４５５０． ｆ５５ｆ及
び１５５５に接続された出力を有する時、ライン１５３
０からの６個の低い次数のビットにより規定される２進
数を受信する。これらのゲートはライン１５５５゜１５
５４及び１５５５に出力を与える。ライン１５５３はラ
イン１５４１にこのラッチに書き込まれるべきアドレス
を受信させる。ライン１５５４はＲＡＭ−ディスク・モ
ードの動作を指定する１対の出力ライン１５３８及び１
５３９を有するＦ、 Ｆ、 １５５７をプリセットする
外に、ラッチ１５４２’ｉ可能化する。同様に、またラ
イン１５５５はラッチ１５４２ｉセツトしディスク−几
ＡＭモードの動作全指定する１対の出力ライン１５２７
及び１５２８に接続されるＦ、 Ｆ。
１５５８’ｉプリセツトする。Ｆ、 Ｆ、 １５４２の
出力ライン１５５９ａ、１５５９ｂ及び１５５９ｃはナ
ンドゲ−） １６００ （゛第ｓａＥ図）に延長してお
り、データが記録されるべき夫々の枢動装置を規定し、
他のＦ、Ｆ、ｆ５４２からの出力ライン１５６０ｍ、ｊ
５６０ｂ及び１５６０ｃは再生データ・トラック情報を
処理するために使用されるべきであるチャンネルＡ、Ｂ
。
出力ライン１５５９ａ、１５５９ｂ及び１５５９ｃはナ
ンドゲ−） １６００ （゛第ｓａＥ図）に延長してお
り、データが記録されるべき夫々の枢動装置を規定し、
他のＦ、Ｆ、ｆ５４２からの出力ライン１５６０ｍ、ｊ
５６０ｂ及び１５６０ｃは再生データ・トラック情報を
処理するために使用されるべきであるチャンネルＡ、Ｂ
。
又はＣの何れかを規定するナンドデー） １５７２（第
５４Ｂ図）のうちの３つに延長している。
５４Ｂ図）のうちの３つに延長している。
ラッチ１５４１は、ライン１５１９がＲＡＭアドレス入
力に延長しているライン１５４６にアドレス情報を通過
させる之めに能動である時、ナントゲート１５６３によ
ってゲートされるライン１５６２上にアドレス情報を与
える。これによりディスクからのデータを含む几ＡＭ１
５５３を読出す命令が発生される。ライン１５４６は、
ＲＡＭＫ行く他罠、またライン１５１９により可能化さ
れて、関連出力ナンドゲ−トｊ５６６がライン１５６７
によって可能化される時、ＣＰＵアドレス及びデータ母
線ライン１０５上にアドレス情報をゲートするナントゲ
ート１５６５に接続されている。ライン１５６７は、（
母線データ・イン命令及び適当な装置選択信号から発生
される）ライン１５１９及び１５２０の何れかがライン
１５６８上のインターフェース可能化信号と一緒に現れ
る時に能動である。ライン１５６８は、操作員によって
ケーブル・コネクタ１５６９に接続できる試験装置によ
り与えられる試験動作時を除いて一般に低レベルである
。
力に延長しているライン１５４６にアドレス情報を通過
させる之めに能動である時、ナントゲート１５６３によ
ってゲートされるライン１５６２上にアドレス情報を与
える。これによりディスクからのデータを含む几ＡＭ１
５５３を読出す命令が発生される。ライン１５４６は、
ＲＡＭＫ行く他罠、またライン１５１９により可能化さ
れて、関連出力ナンドゲ−トｊ５６６がライン１５６７
によって可能化される時、ＣＰＵアドレス及びデータ母
線ライン１０５上にアドレス情報をゲートするナントゲ
ート１５６５に接続されている。ライン１５６７は、（
母線データ・イン命令及び適当な装置選択信号から発生
される）ライン１５１９及び１５２０の何れかがライン
１５６８上のインターフェース可能化信号と一緒に現れ
る時に能動である。ライン１５６８は、操作員によって
ケーブル・コネクタ１５６９に接続できる試験装置によ
り与えられる試験動作時を除いて一般に低レベルである
。
高次数アドレスビットはナントゲート１５６５によって
アドレス及びデータ母線１０５上にゲートされるが、几
ＡＭからのライン１５４８上の低次数ビット情報は、８
ビツトデータがライン１５７１ｉ介して母線１０５に送
出されるようにライン１５１９によって可能化される多
数のナントゲート１５７０により母線１０５にゲートさ
れる。ライン１５７１はまた他の組のナントゲート１５
７２の出力に延長しており、該ナントゲートはナントゲ
ート１５７２’ｉ可能化するライン１５２０が能動の時
に８つの低次数ビットの情報を与える。インターフェー
ス回路に関する状態情報はＣＰＵに送ることができる。
アドレス及びデータ母線１０５上にゲートされるが、几
ＡＭからのライン１５４８上の低次数ビット情報は、８
ビツトデータがライン１５７１ｉ介して母線１０５に送
出されるようにライン１５１９によって可能化される多
数のナントゲート１５７０により母線１０５にゲートさ
れる。ライン１５７１はまた他の組のナントゲート１５
７２の出力に延長しており、該ナントゲートはナントゲ
ート１５７２’ｉ可能化するライン１５２０が能動の時
に８つの低次数ビットの情報を与える。インターフェー
ス回路に関する状態情報はＣＰＵに送ることができる。
例えば、データ・トラック・インターフェース１２０が
ＲＡＭ−ディスク又はディスク−ラム・モードで動作し
ているか否かに関する状態情報が送られ、インターフェ
ース１２０がディスクからデータを読出すか又はデータ
をディスクに与えるか否かにより第３４Ｅ−３４Ｂ図に
示すインターフェース回路によって発生され、ライン１
５２４上のプログレス信号中の動作全ライン１５２８に
与えられる。過度読出しエラー状態は、第３４Ｂ−３４
Ｂ図に示すインターフェース回路からのライン１５４９
上の動作完了信号及び情報全再生するために何のチャン
ネルが選択されたがあられす信号と共に、過度読出しエ
ラー検出器１６５４ （第５４Ｈ図）からライン１５４
７上に与えられる。
ＲＡＭ−ディスク又はディスク−ラム・モードで動作し
ているか否かに関する状態情報が送られ、インターフェ
ース１２０がディスクからデータを読出すか又はデータ
をディスクに与えるか否かにより第３４Ｅ−３４Ｂ図に
示すインターフェース回路によって発生され、ライン１
５２４上のプログレス信号中の動作全ライン１５２８に
与えられる。過度読出しエラー状態は、第３４Ｂ−３４
Ｂ図に示すインターフェース回路からのライン１５４９
上の動作完了信号及び情報全再生するために何のチャン
ネルが選択されたがあられす信号と共に、過度読出しエ
ラー検出器１６５４ （第５４Ｈ図）からライン１５４
７上に与えられる。
上記回路がＲＡＭ−ディスク又はディスク−ＲＡＭ・モ
ードで動作している時、ノアゲート１５７４はコネクタ
１５７８及び１５７９により発生されるライン１５７７
上に現れるアドレス情報全ゲートする多数のナンドデー
） １５７６１可能化するライ／１５７５上の出力を有
する。カラ／りはライン１６３９又は１６９１ （第３
４Ｈ図）を介して入力ライン１５８２ ｆｃ与えられる
カウント増加信号の制御によシロ４アドレスで直列にカ
ウントする。増加カウンタＲＡＭからディスクに又はそ
の逆に与えられるべき情報を選択する。そのカウンタは
第３４Ｅ−３４Ｂ図に示す回路によってライン１５５Ｂ
（第６４Ｆ図）上に与えられる信号にニジクリアされ
る。出力１５７７は、アドレス・カウンタがカウント６
５以下であることを示す信号をライン１５８０上に、ま
たアドレス・カウンタがカウント６４より大きいか又は
これに等しい場合にライン１５８１上に信号を発生する
ためにゲートされる。これらの表示は第！５４Ｅ−３４
Ｈ図に示し後述される回路によって使用される。
ードで動作している時、ノアゲート１５７４はコネクタ
１５７８及び１５７９により発生されるライン１５７７
上に現れるアドレス情報全ゲートする多数のナンドデー
） １５７６１可能化するライ／１５７５上の出力を有
する。カラ／りはライン１６３９又は１６９１ （第３
４Ｈ図）を介して入力ライン１５８２ ｆｃ与えられる
カウント増加信号の制御によシロ４アドレスで直列にカ
ウントする。増加カウンタＲＡＭからディスクに又はそ
の逆に与えられるべき情報を選択する。そのカウンタは
第３４Ｅ−３４Ｂ図に示す回路によってライン１５５Ｂ
（第６４Ｆ図）上に与えられる信号にニジクリアされ
る。出力１５７７は、アドレス・カウンタがカウント６
５以下であることを示す信号をライン１５８０上に、ま
たアドレス・カウンタがカウント６４より大きいか又は
これに等しい場合にライン１５８１上に信号を発生する
ためにゲートされる。これらの表示は第！５４Ｅ−３４
Ｈ図に示し後述される回路によって使用される。
第２データ・トラック・インターフェースの一部の単一
電気概略図を一緒に含む第３４Ｅ乃至３４）１図に関し
、全部の合成図（第３４Ｂ−３４Ｂ図）は２つの部分を
有するものと一般には考えることができる。上方部分は
ディスク・データ・トラック面に記録するためＲＡＭ
１５３５からの並列データが直列７オームに変換される
場合に、ＲＡＭ−ディスク・モード全制御するためのも
のである。その回路の下方部分はディスク・データ・ト
ラック面からの直列情報が並列情報に変換されてＲＡＭ
１５３３に書き込まれるディスク−几ＡＭモードを制御
するためのものである。
電気概略図を一緒に含む第３４Ｅ乃至３４）１図に関し
、全部の合成図（第３４Ｂ−３４Ｂ図）は２つの部分を
有するものと一般には考えることができる。上方部分は
ディスク・データ・トラック面に記録するためＲＡＭ
１５３５からの並列データが直列７オームに変換される
場合に、ＲＡＭ−ディスク・モード全制御するためのも
のである。その回路の下方部分はディスク・データ・ト
ラック面からの直列情報が並列情報に変換されてＲＡＭ
１５３３に書き込まれるディスク−几ＡＭモードを制御
するためのものである。
ＲＡＭ−ディスク・モードに関する第３４Ｅ図の上方部
分について、３つのナントゲート１６００の１つは可能
化され、記録が行なわれる時に生じるナントゲート１６
００の１つへの他の入力が能動であるとき、ノアゲート
１６０１’ｉ満足させるため夫々の出力に信号を与える
。従ってデータ・タイミング・パルスは駆動装置が記録
している時にライン１６０２上に現れ、記録完了時に消
える。ディスク・データ・トラック面に記録されるべき
データは垂直ブランキング期間時に記録されず、また同
期語が挿入された後、それを記録することは所望されな
い。従ってライン１６０２上のデータ・タイミング・パ
ルスはナントゲート１６０５に延長しており、その出力
はライン１５３８上のＲ，ＡＭ−ディスク・モード入力
が能動である時に生じる几ＡＭ−ディスク動作が進行中
で、ライン１６０５は、垂直ブランキング中にないこと
を示す信号システムからの結果、真であることを示す。
分について、３つのナントゲート１６００の１つは可能
化され、記録が行なわれる時に生じるナントゲート１６
００の１つへの他の入力が能動であるとき、ノアゲート
１６０１’ｉ満足させるため夫々の出力に信号を与える
。従ってデータ・タイミング・パルスは駆動装置が記録
している時にライン１６０２上に現れ、記録完了時に消
える。ディスク・データ・トラック面に記録されるべき
データは垂直ブランキング期間時に記録されず、また同
期語が挿入された後、それを記録することは所望されな
い。従ってライン１６０２上のデータ・タイミング・パ
ルスはナントゲート１６０５に延長しており、その出力
はライン１５３８上のＲ，ＡＭ−ディスク・モード入力
が能動である時に生じる几ＡＭ−ディスク動作が進行中
で、ライン１６０５は、垂直ブランキング中にないこと
を示す信号システムからの結果、真であることを示す。
従ってナントゲート１６０３の出力は同期語ゲートが終
了した後に１つのクロックパルス全満足する他の入力ラ
イン１６ｏ６を有するナントゲート１６０８へのライン
１６０４に現れる。
了した後に１つのクロックパルス全満足する他の入力ラ
イン１６ｏ６を有するナントゲート１６０８へのライン
１６０４に現れる。
エンコーダ９６からの同期語ゲート信号は、同期語ゲー
トが停止された後、１パルスが真であるＦ、Ｆ、１６ｉ
ｏ〜ナントゲート１６１１をプリセットするように動作
するＦ、 Ｆ、 １６０９ ′ｔ−有するシフトレジス
タを介してクロックされるライン１６０７に与えられる
。従ってナンドデー） １６０８の出力は同期語の終り
で記録シーケンスを開始する。ナントゲート１６０５か
らのライン１６１３はナントゲート１６１５への出力を
有し、ライン１６１６上にクリア・アドレス・カウンタ
パルスを与えるＦ、Ｆ。
トが停止された後、１パルスが真であるＦ、Ｆ、１６ｉ
ｏ〜ナントゲート１６１１をプリセットするように動作
するＦ、 Ｆ、 １６０９ ′ｔ−有するシフトレジス
タを介してクロックされるライン１６０７に与えられる
。従ってナンドデー） １６０８の出力は同期語の終り
で記録シーケンスを開始する。ナントゲート１６０５か
らのライン１６１３はナントゲート１６１５への出力を
有し、ライン１６１６上にクリア・アドレス・カウンタ
パルスを与えるＦ、Ｆ。
１６１４から成るシフト・レジスタに至り、該ライン１
６１６は６４アドレス・カウント・シーケンスに対して
準備するようにカウンタ金クリアする第３４Ｃ及び３４
Ｄ図に示すアドレスカウンタ１５７８及び１５７９の入
力ライン１５８５に延長している０またシフトレジスタ
１６１４はクリア・アドレス・カウンタパルスが発生さ
れた後で、ライン１６１９上の信号をナンドデー） １
６１Ｂに接続され、ライン１６１９は並列データが何れ
かのアドレスに対しＲＡＭ １５３５の出力上に現れて
いることをデータ・トラック面１中の並列−直列変換器
に通知するデータ・プレゼント信号をライン１６２２
Ｋ発生するＦ、Ｆ、１６２１から成るシフトレジスタを
クロックするノアゲート１６２０に接続されている。シ
フトレジスタはＦ、Ｆ、１６２５から成り、そのシフト
レジスタの出力は、第３４Ｄ図からの入力ライン１５８
０によって与えられるカウンタのアドレスが６３以下で
あるか否かを決めるための試験を行なうナントゲート１
６２７の１つの入力を可能化するライン１６２６上に現
れる。
６１６は６４アドレス・カウント・シーケンスに対して
準備するようにカウンタ金クリアする第３４Ｃ及び３４
Ｄ図に示すアドレスカウンタ１５７８及び１５７９の入
力ライン１５８５に延長している０またシフトレジスタ
１６１４はクリア・アドレス・カウンタパルスが発生さ
れた後で、ライン１６１９上の信号をナンドデー） １
６１Ｂに接続され、ライン１６１９は並列データが何れ
かのアドレスに対しＲＡＭ １５３５の出力上に現れて
いることをデータ・トラック面１中の並列−直列変換器
に通知するデータ・プレゼント信号をライン１６２２
Ｋ発生するＦ、Ｆ、１６２１から成るシフトレジスタを
クロックするノアゲート１６２０に接続されている。シ
フトレジスタはＦ、Ｆ、１６２５から成り、そのシフト
レジスタの出力は、第３４Ｄ図からの入力ライン１５８
０によって与えられるカウンタのアドレスが６３以下で
あるか否かを決めるための試験を行なうナントゲート１
６２７の１つの入力を可能化するライン１６２６上に現
れる。
もしそのアドレスが６５以下であると、ライン１６２９
はナントゲート１６５２に至るライン１６６１上の出力
を有するＦ、 Ｆ、 １６３０ ｉプリセットし、該ナ
ントゲートはＦ、Ｆ’、１６３４により発生されるデー
タが並列−直列変換器によってとられかつ入力データが
ライン１６５５上で取られることをあられすライン１６
３３上の信号を待つ。データがとられると、ナントゲー
ト１６３２は真で、Ｆ”、Ｆ、１６３８へのライン１６
３７上に出力を与える。該Ｆ、Ｆ、１６３８はライン１
６３９’を介してアドレス・カウンタを増加させ、また
データ・プレゼント信号をライン１６２２上に発生する
ノアゲート１６２０に延長している出力ライン１６４２
’！ｉ有するＦ’、Ｆ、１６４１へ延びるライン１６４
０ ｆ有する。従ってＲＡＭ １５３３の全アドレスで
のデータがクロックアウトされる迄、記録されるべきア
ドレス０〜６５がクロックされる。アドレス６３に達す
ると、ナントゲート１６２７は満足されず、その回路は
再開するために次の同期語ゲートを待つのみである。デ
ータ・タイミングパルスが消えると、ナンドデー） １
６４５ ＨＩｔ”、Ｆ。
はナントゲート１６５２に至るライン１６６１上の出力
を有するＦ、 Ｆ、 １６３０ ｉプリセットし、該ナ
ントゲートはＦ、Ｆ’、１６３４により発生されるデー
タが並列−直列変換器によってとられかつ入力データが
ライン１６５５上で取られることをあられすライン１６
３３上の信号を待つ。データがとられると、ナントゲー
ト１６３２は真で、Ｆ”、Ｆ、１６３８へのライン１６
３７上に出力を与える。該Ｆ、Ｆ、１６３８はライン１
６３９’を介してアドレス・カウンタを増加させ、また
データ・プレゼント信号をライン１６２２上に発生する
ノアゲート１６２０に延長している出力ライン１６４２
’！ｉ有するＦ’、Ｆ、１６４１へ延びるライン１６４
０ ｆ有する。従ってＲＡＭ １５３３の全アドレスで
のデータがクロックアウトされる迄、記録されるべきア
ドレス０〜６５がクロックされる。アドレス６３に達す
ると、ナントゲート１６２７は満足されず、その回路は
再開するために次の同期語ゲートを待つのみである。デ
ータ・タイミングパルスが消えると、ナンドデー） １
６４５ ＨＩｔ”、Ｆ。
１６４６から成るシフト・レジスタ全弁して２つのクロ
ックパルスの後で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了したこと金示す信号
を発生するためナンドデー） １６４５の出力がＦ、
Ｆ、ｔ６４７ ｉプリセットする。
ックパルスの後で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了したこと金示す信号
を発生するためナンドデー） １６４５の出力がＦ、
Ｆ、ｔ６４７ ｉプリセットする。
ディスク−ＲＡＭモード時の回路の動作を示す図の下部
において、ライン１５２７上のディスク−ラム信号の存
在により第３４Ｇ及び５４Ｈ図に示すエラーカウンタ１
６５５ｆクリアする信号をライン１６５２上に与えるＦ
Ｆ１６６０がセットせしめられる。エラーカウンタは完
全な６４バイトシーケンスの読出しが前述したようにフ
レーミンク・エラー又はパリティエラーの存在により中
止されるトラック数全保持する。ディスクデータトラッ
ク面からＲＡＭに再生されるべきデータは、ライン１６
０５上の垂直ブランキング信号でないものがデータ・ト
ラック・インターフェース１によってライン１６５７上
に与えられるライン表示信号により供給される他の入力
金有するナントゲート１６５６に与えられる。
において、ライン１５２７上のディスク−ラム信号の存
在により第３４Ｇ及び５４Ｈ図に示すエラーカウンタ１
６５５ｆクリアする信号をライン１６５２上に与えるＦ
Ｆ１６６０がセットせしめられる。エラーカウンタは完
全な６４バイトシーケンスの読出しが前述したようにフ
レーミンク・エラー又はパリティエラーの存在により中
止されるトラック数全保持する。ディスクデータトラッ
ク面からＲＡＭに再生されるべきデータは、ライン１６
０５上の垂直ブランキング信号でないものがデータ・ト
ラック・インターフェース１によってライン１６５７上
に与えられるライン表示信号により供給される他の入力
金有するナントゲート１６５６に与えられる。
従ってナンドデー） Ｌ６５６は垂直ブランキング時に
生じる何れかの同期語又はライン表示を拒絶する。
生じる何れかの同期語又はライン表示を拒絶する。
ナンドデー） １６５６が満足さえると、直列ラインＩ
Ｄ信号が存在していることを表示し、ラインはＦＦ１６
６０，１６６１及び１６６２を有するシフトレジスタの
一部から成るＦＦ１６５９ｉクロツク、そ・のＦＦ １
６６０及び１６６１はディスクよりｆｉみ出されている
データからとり出されるクロックライン１６６３によっ
てクロックされる。直列ラインＩＤ信号がライン１６５
８に現れると、シフトレジスタはライン１６６４にクリ
ア・アドレス・カウンタ命令をライン１６６４に与え、
かつナントゲート１６６６の一人力に延長しているライ
ン１６６５に直列−並列変換開始命令を与える。１２ク
ロックサイクル時に、そのデータは直列−並列変換器中
にクロックされる。即ち８ビツトデータ、１スタートビ
ツト、２ストツプビツト、１パリテイビツト、ライン１
６６７上のデータ利用可能フラグが発生され、ナントゲ
ート１６６６が満足されて、パルスがクロックされた後
にＦＦ１６７１から成るシフトレジスタにより満足され
る他の入力全盲する他のナントゲート１６７０にライン
１６６９上の信号を与える。
Ｄ信号が存在していることを表示し、ラインはＦＦ１６
６０，１６６１及び１６６２を有するシフトレジスタの
一部から成るＦＦ１６５９ｉクロツク、そ・のＦＦ １
６６０及び１６６１はディスクよりｆｉみ出されている
データからとり出されるクロックライン１６６３によっ
てクロックされる。直列ラインＩＤ信号がライン１６５
８に現れると、シフトレジスタはライン１６６４にクリ
ア・アドレス・カウンタ命令をライン１６６４に与え、
かつナントゲート１６６６の一人力に延長しているライ
ン１６６５に直列−並列変換開始命令を与える。１２ク
ロックサイクル時に、そのデータは直列−並列変換器中
にクロックされる。即ち８ビツトデータ、１スタートビ
ツト、２ストツプビツト、１パリテイビツト、ライン１
６６７上のデータ利用可能フラグが発生され、ナントゲ
ート１６６６が満足されて、パルスがクロックされた後
にＦＦ１６７１から成るシフトレジスタにより満足され
る他の入力全盲する他のナントゲート１６７０にライン
１６６９上の信号を与える。
ナントゲート１６７０の出力はライン１６７２上に現れ
て、ＲＡＭに利用データが挿入されると、何れの誤りが
現れているか否かを知るため効果的に試験する。従って
ライン１６７２は、パリティ・エラー又はフレーミング
・エラーもナントゲート１６７３への出力１６７８ ｆ
有するノアデー） １６７７に至るライン１６７５．１
６７６から現れない時、ライン１６７４上に何らの誤り
表示も与えないナンドデー） １６７３の一人力に供給
する。
て、ＲＡＭに利用データが挿入されると、何れの誤りが
現れているか否かを知るため効果的に試験する。従って
ライン１６７２は、パリティ・エラー又はフレーミング
・エラーもナントゲート１６７３への出力１６７８ ｆ
有するノアデー） １６７７に至るライン１６７５．１
６７６から現れない時、ライン１６７４上に何らの誤り
表示も与えないナンドデー） １６７３の一人力に供給
する。
パリティ・エラー又はフレーミング・エラーが生じる場
合、ライン１６７２上のテストパルスと一緒にライン１
６７８は、ＦＦ１６６２にクロックされるＦＦ１６８１
全プリセツトし、ノアゲート１６８４及びライン１６８
５’ｉ介してＦＦ’１６６２ｉクリアする外に、エラー
カウンタＬ６５３全増加させる信号金ライン１６８３に
与えるナンドデー） １６８０’ｉ満足させる。次いで
ＦＦ１６６２は直列−並列変換停止信号音ライン１６８
６に与えてその動作を中止する。
合、ライン１６７２上のテストパルスと一緒にライン１
６７８は、ＦＦ１６６２にクロックされるＦＦ１６８１
全プリセツトし、ノアゲート１６８４及びライン１６８
５’ｉ介してＦＦ’１６６２ｉクリアする外に、エラー
カウンタＬ６５３全増加させる信号金ライン１６８３に
与えるナンドデー） １６８０’ｉ満足させる。次いで
ＦＦ１６６２は直列−並列変換停止信号音ライン１６８
６に与えてその動作を中止する。
そのシーケンスはライン１６５８上に他の直列同期語が
現れると直ぐに再開する。もし何らの誤りも検出されな
いと、ライン１６７４は出力をナンドゲ−）１６８９及
び１６９０に与えるＦＦ１６６２及び１６８７から成る
シフトレジスタをプリセットする。ナントゲート１６８
９は第５４Ｂ図に示すＲＡＭに書き込み可能化パルスを
与えるが、ナンドデー） １６９０からのライン１６９
１上の信号はディスクから次の情報ハイド金受信し、そ
れを几λＭ中の次のアドレスに負荷するためアドレスカ
ウンタを増加させる。
現れると直ぐに再開する。もし何らの誤りも検出されな
いと、ライン１６７４は出力をナンドゲ−）１６８９及
び１６９０に与えるＦＦ１６６２及び１６８７から成る
シフトレジスタをプリセットする。ナントゲート１６８
９は第５４Ｂ図に示すＲＡＭに書き込み可能化パルスを
与えるが、ナンドデー） １６９０からのライン１６９
１上の信号はディスクから次の情報ハイド金受信し、そ
れを几λＭ中の次のアドレスに負荷するためアドレスカ
ウンタを増加させる。
ディスク駆動インターフェース
ディスク駆動装置をアドレス及びデータ母線１０５にイ
ンターフェースする回路を、第８図のコンピュータ制御
システムブロック図に示すディスク駆動インターフェー
ス回路１１８の電気的概略図を含む第３５Ａ及び３５Ｂ
図を参照して説明する。
ンターフェースする回路を、第８図のコンピュータ制御
システムブロック図に示すディスク駆動インターフェー
ス回路１１８の電気的概略図を含む第３５Ａ及び３５Ｂ
図を参照して説明する。
アドレス及びデータ母線１０５を介してＣＰＵ １０６
によって与えるデータは第３５Ａ図の左側の回路に入す
、ワンショット・マルチバイブレータ１４４２がライン
１４４４上のＣＰＵ１０６からの母線データアウト命令
信号と一緒にＣＰＵインターフェース１０８から装置選
択ライン１４４３上に命令（Ｄ几ＶＧＯ）を受信すると
、関連ラッチ１４４０及び１４４１中に負荷される。こ
れによりナントゲート１４４５は満足されて、ＢＤＩＮ
信号が現れる時、他の装置選択ラインからライン１４４
９．１４５０に同じような信号を発生するように、ＣＰ
Ｕ１０６に送出される母線応答信号全出力ライン１４４
８上に発生するノアゲ−）１４４７への入力である他に
、ワンショット・マルチバイブレータ１４４２’ｉ）リ
ガーする信号をライン１４４６上に生ぜしめる。ワンシ
ョット・マルチバイブレータ１４４２の出力はライン１
４５２上に現れ、データ及びアドレス母線ライン１０５
上に現れるデータを以てラッチに負荷する。被ラッチ化
情報は後述する第３５Ｂ図の右に延長している出力ライ
ン上に現れる。
によって与えるデータは第３５Ａ図の左側の回路に入す
、ワンショット・マルチバイブレータ１４４２がライン
１４４４上のＣＰＵ１０６からの母線データアウト命令
信号と一緒にＣＰＵインターフェース１０８から装置選
択ライン１４４３上に命令（Ｄ几ＶＧＯ）を受信すると
、関連ラッチ１４４０及び１４４１中に負荷される。こ
れによりナントゲート１４４５は満足されて、ＢＤＩＮ
信号が現れる時、他の装置選択ラインからライン１４４
９．１４５０に同じような信号を発生するように、ＣＰ
Ｕ１０６に送出される母線応答信号全出力ライン１４４
８上に発生するノアゲ−）１４４７への入力である他に
、ワンショット・マルチバイブレータ１４４２’ｉ）リ
ガーする信号をライン１４４６上に生ぜしめる。ワンシ
ョット・マルチバイブレータ１４４２の出力はライン１
４５２上に現れ、データ及びアドレス母線ライン１０５
上に現れるデータを以てラッチに負荷する。被ラッチ化
情報は後述する第３５Ｂ図の右に延長している出力ライ
ン上に現れる。
装置選択ライン１４５４が能動（ＤＲＶ８Ｔ１）で被選
択駆動装置からのアドレスがライン１４５１上に受信さ
れるべきであること金示す時、ライン１４５５上のＢＤ
ＩＮ信号と一緒に、ナントゲート１４５６は満足され、
ノアゲート１４４７に延長しているライン１４４９上に
低出力を発生する。その信号はインバータ１４６２によ
って反転され、被選択駆動装置に関係する駆動アドレス
情報を含む多数のライン受信器１４５ａに与えられる。
択駆動装置からのアドレスがライン１４５１上に受信さ
れるべきであること金示す時、ライン１４５５上のＢＤ
ＩＮ信号と一緒に、ナントゲート１４５６は満足され、
ノアゲート１４４７に延長しているライン１４４９上に
低出力を発生する。その信号はインバータ１４６２によ
って反転され、被選択駆動装置に関係する駆動アドレス
情報を含む多数のライン受信器１４５ａに与えられる。
同様に他の装置選択ライン１４５９が能動（Ｄ几Ｖ８Ｔ
２）であって、駆動状態情報がＣＰＵ １０６に送られ
るべきを示していると、ライン１４５５上のＢＤＩＮ信
号と一緒に、ナンドデー） １４６０はライン１４５０
上に低レベルを与え、母線応答信号を発生せしめる。ラ
イン１４５０上の信号はインバータ１４６３によって反
転され、被選択駆動装置からの状態情報全受信するライ
ン受信器１４６１の他のセットに与えられる。被選択駆
動装置からの状態情報は出力母線ライン１０５ｔ−介し
てＣＰＵ １０６に送出される。
２）であって、駆動状態情報がＣＰＵ １０６に送られ
るべきを示していると、ライン１４５５上のＢＤＩＮ信
号と一緒に、ナンドデー） １４６０はライン１４５０
上に低レベルを与え、母線応答信号を発生せしめる。ラ
イン１４５０上の信号はインバータ１４６３によって反
転され、被選択駆動装置からの状態情報全受信するライ
ン受信器１４６１の他のセットに与えられる。被選択駆
動装置からの状態情報は出力母線ライン１０５ｔ−介し
てＣＰＵ １０６に送出される。
ラッチ１４４０． １４４１からの出力ラインのあるも
のは、夫々タグ及び母線バッチイ信号である出力信号を
ライン１４６６、 １４６７に発生するパリティ発生器
１４６４． １４６５に接続されている。出力ライン１
４７０は８ビツトデータをディスク駆動装置自体の母線
ラインに伝送し、ライン１４７１は動作モード金決める
ためディスク駆動装置に対する母線信号のカテゴＩＪ−
１−規定する４ビツトのタグライン情報を含んでいる。
のは、夫々タグ及び母線バッチイ信号である出力信号を
ライン１４６６、 １４６７に発生するパリティ発生器
１４６４． １４６５に接続されている。出力ライン１
４７０は８ビツトデータをディスク駆動装置自体の母線
ラインに伝送し、ライン１４７１は動作モード金決める
ためディスク駆動装置に対する母線信号のカテゴＩＪ−
１−規定する４ビツトのタグライン情報を含んでいる。
タグゲートライン１４７２はレベルが上昇して、能動と
なると、情報を受は入れるようにディスク駆動装置に通
知する。
なると、情報を受は入れるようにディスク駆動装置に通
知する。
ディスク駆動装置を選択する丸め、タグライン１４７１
によって発生される第５番は母線ライン１４７０、能動
モジュール選択ライン１４７３及び最終ステップとして
、能動タグデー） １４７２上の駆動番号と一緒に能動
でなければならない。被選択状態に保持されるべき被選
択駆動装置に対して、モジュール選択ラインは能動に止
まらなければならない。
によって発生される第５番は母線ライン１４７０、能動
モジュール選択ライン１４７３及び最終ステップとして
、能動タグデー） １４７２上の駆動番号と一緒に能動
でなければならない。被選択状態に保持されるべき被選
択駆動装置に対して、モジュール選択ラインは能動に止
まらなければならない。
従って駆動インターフェース回路は１６母線アドレスラ
イン１０５ヲ母線、タグ及びディスク駆動回路自体の他
のラインに接続する。
イン１０５ヲ母線、タグ及びディスク駆動回路自体の他
のラインに接続する。
前述したように、本装置に使用されているディスク駆動
装置７５は、ディスク駆動装置の設計及び製造に当って
長年に渡る改良により達成された信頼性ある動作の利点
が得られるように好適にはほとんど変形されない。従っ
て本装置において使用されているディスク駆動装置は、
前述したように１即ち１パリテイピツトと一緒に８ビツ
トビデオデータが同時に９並列面に記録され、かつまた
データトラック面がその情報により記録されている点を
除いて、比較的変化せしめられていない。
装置７５は、ディスク駆動装置の設計及び製造に当って
長年に渡る改良により達成された信頼性ある動作の利点
が得られるように好適にはほとんど変形されない。従っ
て本装置において使用されているディスク駆動装置は、
前述したように１即ち１パリテイピツトと一緒に８ビツ
トビデオデータが同時に９並列面に記録され、かつまた
データトラック面がその情報により記録されている点を
除いて、比較的変化せしめられていない。
アムペックス・モデルＤＭ ５５１デイスク駆動装置用
デイスク・パック駆動装置保守マニュアル、即ちアムペ
ックス・パートＡＭ３００２１１ヲ有スるマニュアルは
生じている動作を制御するタグラインと共にディスク駆
動装置内の母線用命令デコーダを示す表２−１を有して
いる。アムペックス・モデルＤＭ５３１ディスク駆動装
置において、タグライン１１は、本装置と共に使用され
る時ディスク駆動装置の動作に等に適用可能でない動作
及び状態機能、従って本装置に特に適用可能な回路と置
換されると共に変形されたそこで使用されている数個の
回路に関連している。
デイスク・パック駆動装置保守マニュアル、即ちアムペ
ックス・パートＡＭ３００２１１ヲ有スるマニュアルは
生じている動作を制御するタグラインと共にディスク駆
動装置内の母線用命令デコーダを示す表２−１を有して
いる。アムペックス・モデルＤＭ５３１ディスク駆動装
置において、タグライン１１は、本装置と共に使用され
る時ディスク駆動装置の動作に等に適用可能でない動作
及び状態機能、従って本装置に特に適用可能な回路と置
換されると共に変形されたそこで使用されている数個の
回路に関連している。
特に、ディスク駆動装置の通常のコンピュータデータ処
理用途は一巡動作内で読出しと書き込み動作量の急速な
切換え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標準タグ１１動作及び状態機能はこのタイ
プの動作を処理する。
理用途は一巡動作内で読出しと書き込み動作量の急速な
切換え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標準タグ１１動作及び状態機能はこのタイ
プの動作を処理する。
しかし本装置に関して、ディスク・パックの各回転はテ
レビジョン情報の単一画像フィールドを記録又は再生す
るために使用され、単一フレームはディスク・パックの
２回転を必要とし、１フイールドのビデオ情報が８つ一
組の面に書き込まれ、他のフィールドのビデオ情報が８
つの異なるディスク面に書き込まれる。
レビジョン情報の単一画像フィールドを記録又は再生す
るために使用され、単一フレームはディスク・パックの
２回転を必要とし、１フイールドのビデオ情報が８つ一
組の面に書き込まれ、他のフィールドのビデオ情報が８
つの異なるディスク面に書き込まれる。
読出しと書込み動作量の切換は所定点（特にセクター１
００又はインデックスとして参照される）に関してディ
スクの全回転の終了に際して生じるだけでかつそれはテ
レビジョン信号の垂直間隔時になされるように選択され
るので、非常に急速な切換は本装置について特に微妙な
ものではない。
００又はインデックスとして参照される）に関してディ
スクの全回転の終了に際して生じるだけでかつそれはテ
レビジョン信号の垂直間隔時になされるように選択され
るので、非常に急速な切換は本装置について特に微妙な
ものではない。
通常のデータ処理ディスク駆動記録及び再生は約６５メ
ガビツト／秒のデータ速度のものであるが、本装置にお
けるディスク・パック面上に記録されるビデオ情報は約
１α７メガビツト／秒の速度のものである。標準ディス
ク駆動装置の記録と再生回路間でのヘッドの電子切換え
は信号対雑音比にある悪影響を生じるので、電子スイッ
チはディスク・パックから入来する信号の信号対雑音比
を約２ｄＢ増大させるリレーと置換される。
ガビツト／秒のデータ速度のものであるが、本装置にお
けるディスク・パック面上に記録されるビデオ情報は約
１α７メガビツト／秒の速度のものである。標準ディス
ク駆動装置の記録と再生回路間でのヘッドの電子切換え
は信号対雑音比にある悪影響を生じるので、電子スイッ
チはディスク・パックから入来する信号の信号対雑音比
を約２ｄＢ増大させるリレーと置換される。
ディスク駆動装置と関連する回路の主要部は不変である
ので、附加又は変形された回路のみが、一般的に記載さ
れる。なぜなら図示していないが前記引例に示した励振
回路と関係しなければならないからである。
ので、附加又は変形された回路のみが、一般的に記載さ
れる。なぜなら図示していないが前記引例に示した励振
回路と関係しなければならないからである。
記録及び再生制御回路の電気的概略図を示す第３７Ａ及
び３７Ｂ図において、有効な動作命令がライン１８３２
上に現れると、ナントゲート１８３１によりゲートされ
るアウトライン１８２０〜１８２６は第３７Ａ図の左に
示す（１母線ライン１８２７が第３７Ｂ図に示されてい
る）。これはディスク駆動装置中のタグライン１１がレ
ベル上昇しチエツクされて有効であると決められる時に
生じる。第３７Ａ図の回路の目的はディスクパック７５
への記録又はそこからの再生のために、ヘッド電流制御
リレーが記録位置又は再生位置におかれるべきか否かく
関するコンピュータ制御システム９２からの命令全ラッ
チ・インし、基準垂直同期に関してディスクパックの正
しい回転位相を与えるため附加的回路によりスピンドル
サーボに命令することである。
び３７Ｂ図において、有効な動作命令がライン１８３２
上に現れると、ナントゲート１８３１によりゲートされ
るアウトライン１８２０〜１８２６は第３７Ａ図の左に
示す（１母線ライン１８２７が第３７Ｂ図に示されてい
る）。これはディスク駆動装置中のタグライン１１がレ
ベル上昇しチエツクされて有効であると決められる時に
生じる。第３７Ａ図の回路の目的はディスクパック７５
への記録又はそこからの再生のために、ヘッド電流制御
リレーが記録位置又は再生位置におかれるべきか否かく
関するコンピュータ制御システム９２からの命令全ラッ
チ・インし、基準垂直同期に関してディスクパックの正
しい回転位相を与えるため附加的回路によりスピンドル
サーボに命令することである。
この位相調節は次の通りである。（イ）記録時に、サー
ボ基準信号はテレビジョン信号の垂直同期パルスと一致
する。（ロ）再生−転送時に、サーボ基準はテレビジョ
ン信号の垂直同期パルスに関して１水平ライン期間進め
られる。（ハ）再生時にサーボ基準はテレビジョン信号
の垂直同期パルスに関し２水平ライン期間進められる。
ボ基準信号はテレビジョン信号の垂直同期パルスと一致
する。（ロ）再生−転送時に、サーボ基準はテレビジョ
ン信号の垂直同期パルスに関して１水平ライン期間進め
られる。（ハ）再生時にサーボ基準はテレビジョン信号
の垂直同期パルスに関し２水平ライン期間進められる。
ナントゲート１８３１によりゲートされる時、上部の３
母線ライン１８２０゜１８２１、１８２２上の信号は反
転され、１〜８デコーダ１８５４に与えられる。デコー
ダ１８５４は入力命令に応じてスピンドル・サーボ位相
調整を決定し正当であると規定される出力ライン１８３
５゜１８５６及び１８３７のうちの３つを有する。他の
全ての被復調化出力はノアゲート１８３ａ中にオアされ
て反転後にライン１８３９ｉ介して動作命令拒絶全発生
するノアゲート１８４０に送出される。このことは不適
尚な命令が第１の３ライン１８２０〜１８２３に送られ
たことを示す。
母線ライン１８２０゜１８２１、１８２２上の信号は反
転され、１〜８デコーダ１８５４に与えられる。デコー
ダ１８５４は入力命令に応じてスピンドル・サーボ位相
調整を決定し正当であると規定される出力ライン１８３
５゜１８５６及び１８３７のうちの３つを有する。他の
全ての被復調化出力はノアゲート１８３ａ中にオアされ
て反転後にライン１８３９ｉ介して動作命令拒絶全発生
するノアゲート１８４０に送出される。このことは不適
尚な命令が第１の３ライン１８２０〜１８２３に送られ
たことを示す。
デコーダ１８３４において、出力ライン１８５５は反転
され、ナンドデー） １８４２に与えられ、可能化時に
出力ライン１８４４ｉ有するラッチ１８４３ｉセツトす
る３、このライン１８４４はスピンドル・サーボに指示
する信号を発生して、スピンニング・ディスク・パック
を記録位置に対し回転的に位相全あわせる。出力ライン
１８３６は反転後にナンドデー） １８４５に与えられ
、ノアゲート１８４７によってライン１８４６上のパワ
ー・アップ・リセット信号によりオアされる。ノアゲー
ト１８４７の出力はライン１８４Ｂ’ｉ介してラッチ１
８４３−ｉリセットし、またランチ１８５０’ｉセツト
し、ライン１８５１上に現れる再生回転位相命令を与え
るようにスピンドルサーボに指令する。デコーダからの
ライン１８３７が能動であると、ラッチ１８４３゜１８
５０ 全リセットし、ライン１８５５上の転送回転位相
命令全指定するランチ１８５４ｉセツトするナントゲー
ト１８５２によりゲートされる。従ってデコーダの５の
正当な出力の何れかは、ナンドゲ−ト１８４２．１８４
５及び１８５２が２イン１８５６上可能化記憶命令を受
信する時に、再生−転送記録又は再生回転位相を指定す
る。
され、ナンドデー） １８４２に与えられ、可能化時に
出力ライン１８４４ｉ有するラッチ１８４３ｉセツトす
る３、このライン１８４４はスピンドル・サーボに指示
する信号を発生して、スピンニング・ディスク・パック
を記録位置に対し回転的に位相全あわせる。出力ライン
１８３６は反転後にナンドデー） １８４５に与えられ
、ノアゲート１８４７によってライン１８４６上のパワ
ー・アップ・リセット信号によりオアされる。ノアゲー
ト１８４７の出力はライン１８４Ｂ’ｉ介してラッチ１
８４３−ｉリセットし、またランチ１８５０’ｉセツト
し、ライン１８５１上に現れる再生回転位相命令を与え
るようにスピンドルサーボに指令する。デコーダからの
ライン１８３７が能動であると、ラッチ１８４３゜１８
５０ 全リセットし、ライン１８５５上の転送回転位相
命令全指定するランチ１８５４ｉセツトするナントゲー
ト１８５２によりゲートされる。従ってデコーダの５の
正当な出力の何れかは、ナンドゲ−ト１８４２．１８４
５及び１８５２が２イン１８５６上可能化記憶命令を受
信する時に、再生−転送記録又は再生回転位相を指定す
る。
母線ライン１８２５． １８２６は相互に排他的命令信
号全搬送し、記録又は再生位置にリレーをセットする。
号全搬送し、記録又は再生位置にリレーをセットする。
母線ライン１８２５が高レベルで有効な動作命令が与え
られている時、ナントゲート１８５１は、リレー全記録
位ｔ！ｔＫおき、タイミングが正しい時に記録を実施せ
しめるライン１８５８上に高レベルを与えるラッチ１８
５７をセットする。母線ライン１８２３は、ナントゲー
ト１８３１によりゲートされる時、保守のために使用さ
れるヘッド選択信号をライン１８６１上に与えるラッチ
１８ｉ’ｉセツトする。
られている時、ナントゲート１８５１は、リレー全記録
位ｔ！ｔＫおき、タイミングが正しい時に記録を実施せ
しめるライン１８５８上に高レベルを与えるラッチ１８
５７をセットする。母線ライン１８２３は、ナントゲー
ト１８３１によりゲートされる時、保守のために使用さ
れるヘッド選択信号をライン１８６１上に与えるラッチ
１８ｉ’ｉセツトする。
第３７Ｂ図において、ナントゲート１８５１’を可能化
する有効な動作命令と一緒に母線ライン１８２７上の信
号は記憶命令がナンドデー） ｔ８６４に可能化するラ
イン１８６５上に現れるならばランチ１８６２をセット
する。ラッチ１８６２の出力は第３８Ａ及び３８Ｂ図に
示す記録タイミング回路に使用されている次の記録フレ
ーム信号全発生する。第３７Ａ及び５７Ｂ図に示す回路
によって発生される他の命令はＣＰＵ １０６に送出さ
れかつまた次の記録フレーム・ラッチ１８６２ｉリセツ
トする、記録シーケンスが完了したことを示すライン１
８６５上の信号である。
する有効な動作命令と一緒に母線ライン１８２７上の信
号は記憶命令がナンドデー） ｔ８６４に可能化するラ
イン１８６５上に現れるならばランチ１８６２をセット
する。ラッチ１８６２の出力は第３８Ａ及び３８Ｂ図に
示す記録タイミング回路に使用されている次の記録フレ
ーム信号全発生する。第３７Ａ及び５７Ｂ図に示す回路
によって発生される他の命令はＣＰＵ １０６に送出さ
れかつまた次の記録フレーム・ラッチ１８６２ｉリセツ
トする、記録シーケンスが完了したことを示すライン１
８６５上の信号である。
第５８Ａ及び５８Ｂ図に示す回路はパック駆動モータの
ためのスピンドル・サーボ制御システム用６０ Ｈｚ基
準信号を発生する。パック駆動モータを使用して、スピ
ンドル・サーボは後述するタイミング発生回路によって
発生されるカラー・フレーム・被シフト信号をサーボ基
準として使用するディスクパックの回転位相を制御する
。しかし前述したように、テレビジョン信号は、再生チ
ャンネル９１回路の動作の結果、再生時に再生ビデオ・
データによって経験される遅延を補償するため、記録時
にその位置に対して１又は２テレビジヨン・ラインがす
すめられなければならない。第３８Ａ及び３８Ｂ図に示
す記録タイミング回路において発生されるカラー・フレ
ーム・被シフト信号は、記録、再生及び転送の各動作モ
ード用の所用タイミングに関して、正しく位置決めされ
る。第３８Ａ図に示す回路は信号システムによって発生
される２Ｈ周波数の多重同期信号からとり出される６０
Ｈｚサ一ボ基準信号を与える。これに関し、２Ｈ信号は
タイミング発生器からのカラー・フレーム・被シフト信
号によって位相位置が制御される基本的６０ Ｈｚ基準
信号を駆動するため、５２５に分割される。
ためのスピンドル・サーボ制御システム用６０ Ｈｚ基
準信号を発生する。パック駆動モータを使用して、スピ
ンドル・サーボは後述するタイミング発生回路によって
発生されるカラー・フレーム・被シフト信号をサーボ基
準として使用するディスクパックの回転位相を制御する
。しかし前述したように、テレビジョン信号は、再生チ
ャンネル９１回路の動作の結果、再生時に再生ビデオ・
データによって経験される遅延を補償するため、記録時
にその位置に対して１又は２テレビジヨン・ラインがす
すめられなければならない。第３８Ａ及び３８Ｂ図に示
す記録タイミング回路において発生されるカラー・フレ
ーム・被シフト信号は、記録、再生及び転送の各動作モ
ード用の所用タイミングに関して、正しく位置決めされ
る。第３８Ａ図に示す回路は信号システムによって発生
される２Ｈ周波数の多重同期信号からとり出される６０
Ｈｚサ一ボ基準信号を与える。これに関し、２Ｈ信号は
タイミング発生器からのカラー・フレーム・被シフト信
号によって位相位置が制御される基本的６０ Ｈｚ基準
信号を駆動するため、５２５に分割される。
また記録タイミング回路は記録又は再生位置にリレーを
セットする駆動信号を発生し、その信号ｋ ＩＪシレー
置についてＣＰＵに知らせる駆動制御ラインを介してＣ
ＰＵ１０６に与える。更に本装置で、ヘッド不能化信号
が発生されるが、該信号は記録／再生リレーがその２つ
の位置間で切換えられた後でディスク・パックの少くと
も１回転の間ヘッド電流を禁止する。記録タイミング回
路は１セツトの記録ヘッドから１フイールドを１セツト
のディスク面上に記録する他のセットに切換える信号を
発生するが、他のビデオ信号は前述したように第２セツ
ト上に記録される。基本３０ Ｈｚ信号はヘッド切換え
を制御する。
セットする駆動信号を発生し、その信号ｋ ＩＪシレー
置についてＣＰＵに知らせる駆動制御ラインを介してＣ
ＰＵ１０６に与える。更に本装置で、ヘッド不能化信号
が発生されるが、該信号は記録／再生リレーがその２つ
の位置間で切換えられた後でディスク・パックの少くと
も１回転の間ヘッド電流を禁止する。記録タイミング回
路は１セツトの記録ヘッドから１フイールドを１セツト
のディスク面上に記録する他のセットに切換える信号を
発生するが、他のビデオ信号は前述したように第２セツ
ト上に記録される。基本３０ Ｈｚ信号はヘッド切換え
を制御する。
第３８Ａ図において、リレーが再生位置にある時高レベ
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０はナントゲート１８７１へ入力を与え
、その他の入力は通常動作において垂直間隔時に生じる
サーボヘッドを通るディスク上のセクター０００（イン
デックス）を示すライン１８７２上のパルによって本質
的に供給される。
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０はナントゲート１８７１へ入力を与え
、その他の入力は通常動作において垂直間隔時に生じる
サーボヘッドを通るディスク上のセクター０００（イン
デックス）を示すライン１８７２上のパルによって本質
的に供給される。
リレーが記録位置にあって、パルスがライン１８７２に
現れると、ナントゲート１８７１はライン１８７５ｔ−
介して前置増幅回路（第５４Ａ及び５４Ｂ図）に延長し
ているリレー駆動信号を与えるトランジスタ１８７４に
接続されているランチ１８７３をセットする。またラッ
チ１８７３の状態は、リレーが再生位置にあることを示
す信号を第３８Ｂ図に延長しているライン１８７６、又
はリレーが記録位置にあることを示す信号を与える。
現れると、ナントゲート１８７１はライン１８７５ｔ−
介して前置増幅回路（第５４Ａ及び５４Ｂ図）に延長し
ているリレー駆動信号を与えるトランジスタ１８７４に
接続されているランチ１８７３をセットする。またラッ
チ１８７３の状態は、リレーが再生位置にあることを示
す信号を第３８Ｂ図に延長しているライン１８７６、又
はリレーが記録位置にあることを示す信号を与える。
サーボ用基準信号全発生するため、マルチプレクサ同期
と称され、タイミングが信号システム回路から発生され
る２Ｈ速度信号はライン１８８０上に与えられて反転さ
れ、かつライン１８８１上に現れる。このラインは２５
６分割カウンタ１８８２に延長していて、このカウンタ
はナントゲート１８８７を介してランチ１８８６’ｉセ
ツトするのに用いられるライン１８８５上の２Ｈ信号の
５１２による割算を行なう２ＦＦ １８８４の割算器の
クロック入力に達する出力ライン１８８３金有する。ラ
ッチ１８８６はライン１８８１上の２Ｈ信号によりクロ
ックされるシフトレジスタ１８８８に接続されている。
と称され、タイミングが信号システム回路から発生され
る２Ｈ速度信号はライン１８８０上に与えられて反転さ
れ、かつライン１８８１上に現れる。このラインは２５
６分割カウンタ１８８２に延長していて、このカウンタ
はナントゲート１８８７を介してランチ１８８６’ｉセ
ツトするのに用いられるライン１８８５上の２Ｈ信号の
５１２による割算を行なう２ＦＦ １８８４の割算器の
クロック入力に達する出力ライン１８８３金有する。ラ
ッチ１８８６はライン１８８１上の２Ｈ信号によりクロ
ックされるシフトレジスタ１８８８に接続されている。
シフトレジスタ１８８８はシフトレジスタ１８９２に接
続された出力ライン１８９０’ｉ有する。シフトレジス
タ１８９２からライフ １８９１上にクロックアウトさ
れたパルスはカウンタ５２５ヲあられしＦＦ１８９３ｉ
クロツクする。ＦＦ１８９３はノアゲート１８９５ｉ介
してライン１８９６にゲートされるライン１８９４上に
パルス金与え、カランカウンタ１８８２．１８８４と共
にシフトレジスタ１８９２．１８８８ ？クリアする。
続された出力ライン１８９０’ｉ有する。シフトレジス
タ１８９２からライフ １８９１上にクロックアウトさ
れたパルスはカウンタ５２５ヲあられしＦＦ１８９３ｉ
クロツクする。ＦＦ１８９３はノアゲート１８９５ｉ介
してライン１８９６にゲートされるライン１８９４上に
パルス金与え、カランカウンタ１８８２．１８８４と共
にシフトレジスタ１８９２．１８８８ ？クリアする。
従って５２５の終了カウントはカウンタ及びシフトレジ
スタをリセットする。５２５によって割算された２Ｈの
速度はインバータ１８９Ｂ’ｉ介してライン１８９９及
びライン１９０１上に６０ Ｈｚ信号サーボ基準全発生
するノアゲート１９００に通るライン１８７７上に現れ
る６ ０ Ｈｚである。ライン１８９７上のシフトレジ
スタ１８８８の出力はＦＦ１９０２によって２分の１に
割算され、ライン１９０４上に適正に位相調整されたヘ
ッドスイッチ制御信号を発生するためにゲートされる３
０ Ｈｚ速度信号をライン１９０３上に発生する。
スタをリセットする。５２５によって割算された２Ｈの
速度はインバータ１８９Ｂ’ｉ介してライン１８９９及
びライン１９０１上に６０ Ｈｚ信号サーボ基準全発生
するノアゲート１９００に通るライン１８７７上に現れ
る６ ０ Ｈｚである。ライン１８９７上のシフトレジ
スタ１８８８の出力はＦＦ１９０２によって２分の１に
割算され、ライン１９０４上に適正に位相調整されたヘ
ッドスイッチ制御信号を発生するためにゲートされる３
０ Ｈｚ速度信号をライン１９０３上に発生する。
もしカラー・フレーム被検出信号がライン１９０６上に
現れると、ＦＦ１９０７はセットされ、第１ノアゲート
１８９５、従って割算器及びシフトレジスタのクリアを
禁止して、後者をあられすライン１９０８上のカラー・
フレーム被シフト信号は、カラー・フレーム被シフト信
号が終了カウントよりもシフトレジスタ及びＦ Ｆ ｉ
Ｏにリセットするように第２ノアゲート１８９５ｉ介
してクリア・パルスを発生する。これにより６０Ｅ−１
ｚサ一ボ基準信号は、前述したように再生及び転送モー
ド時にビデオ情報が適正な位置にあるのに必要とされる
ライン・アドバンスメントに対し、て正しく位置決めさ
れる。
現れると、ＦＦ１９０７はセットされ、第１ノアゲート
１８９５、従って割算器及びシフトレジスタのクリアを
禁止して、後者をあられすライン１９０８上のカラー・
フレーム被シフト信号は、カラー・フレーム被シフト信
号が終了カウントよりもシフトレジスタ及びＦ Ｆ ｉ
Ｏにリセットするように第２ノアゲート１８９５ｉ介
してクリア・パルスを発生する。これにより６０Ｅ−１
ｚサ一ボ基準信号は、前述したように再生及び転送モー
ド時にビデオ情報が適正な位置にあるのに必要とされる
ライン・アドバンスメントに対し、て正しく位置決めさ
れる。
記録から再生へのヘッドの切換時ディスクパックの１回
転に対して前置増幅回路（第５４Ａ及び５４Ｂ図）に与
えられるヘッド不能化信号は、ラッチ回路１８７５が記
録状態にある時、ライン１８７２上のインデックスパル
スによってクロックされているラッチ回路１８７８に応
答してトランジスタ１８８９によりライン１８８９上に
発生される。
転に対して前置増幅回路（第５４Ａ及び５４Ｂ図）に与
えられるヘッド不能化信号は、ラッチ回路１８７５が記
録状態にある時、ライン１８７２上のインデックスパル
スによってクロックされているラッチ回路１８７８に応
答してトランジスタ１８８９によりライン１８８９上に
発生される。
第３８Ｂ図のタイミング発生回路の残部に、記録シーケ
ンス全実行するために使用されるタイミング命令を発生
する回路を示す。ライン１９５５上の同期プレゼント信
号と一緒に第３８Ｂ図に示す回路からライン１９０１上
に現れる６ ０ Ｈｚサーボ信号はナントゲート１９０
９ｉ可能化する。このナンドゲ−ト１９０９の出力信号
はライン１９５６上のカラー・フレーム被シフトパルス
とノアゲート１９１０によってオアをとられる。ラッチ
１９１１は６０ Ｈｚのサーボ信号の発生時にセットさ
れ、シフトレジスタ１９１５と関連するナンドデー）
ｊ９１２の一人力を与える。ナンドデー） １９１２Ｆ
ｉ全ての出力において低レベル状態金有するシフトレジ
スタ１９１５と一緒にセットされるラッチ１９１１によ
り満足される。このことが生じる毎に、ライン１８９９
上の６０Ｈｚサ一ボ基準信号はシフトレジスタをクロッ
クし、一連の高レベル信号状態のうちのいく・りかを出
力ライン１９１４上に出力されシフトレジスタ１９１１
は６０ Ｈｚのサーボ基準信号のシーフェンスによって
クロックされるので、これらのラインは記録に必要とさ
れる信号のシーケンスを行なうため種々の論理ゲートに
延長されている。
ンス全実行するために使用されるタイミング命令を発生
する回路を示す。ライン１９５５上の同期プレゼント信
号と一緒に第３８Ｂ図に示す回路からライン１９０１上
に現れる６ ０ Ｈｚサーボ信号はナントゲート１９０
９ｉ可能化する。このナンドゲ−ト１９０９の出力信号
はライン１９５６上のカラー・フレーム被シフトパルス
とノアゲート１９１０によってオアをとられる。ラッチ
１９１１は６０ Ｈｚのサーボ信号の発生時にセットさ
れ、シフトレジスタ１９１５と関連するナンドデー）
ｊ９１２の一人力を与える。ナンドデー） １９１２Ｆ
ｉ全ての出力において低レベル状態金有するシフトレジ
スタ１９１５と一緒にセットされるラッチ１９１１によ
り満足される。このことが生じる毎に、ライン１８９９
上の６０Ｈｚサ一ボ基準信号はシフトレジスタをクロッ
クし、一連の高レベル信号状態のうちのいく・りかを出
力ライン１９１４上に出力されシフトレジスタ１９１１
は６０ Ｈｚのサーボ基準信号のシーフェンスによって
クロックされるので、これらのラインは記録に必要とさ
れる信号のシーケンスを行なうため種々の論理ゲートに
延長されている。
ある制限がある時に生じるライン１９１５上の記録準備
信号はナントゲート１９１６が満足される時、生じる。
信号はナントゲート１９１６が満足される時、生じる。
即ちこれらの制限は、リレーが記録位置にある時、準備
信号が現れること、制御又はアクセス不能化リセットが
作動されないこと、ディスクパックは正しい回転位相金
有し同期は正しいことである。これらの制限が生じると
、記録／準備信号が与えられる。同様に次の記録フレー
ム信号はナンドデー） １９１７によって発生され、同
期良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａｌ
） 、次の記録フレーム信号命令、リレーが記録位置
にあること、シフトレジスタ１９１３からのタイミング
、ディスクが正確に位置決めされた信号であることを含
むある制限が存在するとき、ランチ１９１８をセットす
る。もしこれらの条件が満足されると、ラッチ１９１８
はセットされ、記録シーケンス信号がライン１９１９に
現れる。ラッチ１９１８はシフトレジスタ１９１３によ
り時間調整されるような４フイールド後にリセットされ
、そのリセットによりライン１９２０上に記録シーケン
ス完了信号全発生する。
信号が現れること、制御又はアクセス不能化リセットが
作動されないこと、ディスクパックは正しい回転位相金
有し同期は正しいことである。これらの制限が生じると
、記録／準備信号が与えられる。同様に次の記録フレー
ム信号はナンドデー） １９１７によって発生され、同
期良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａｌ
） 、次の記録フレーム信号命令、リレーが記録位置
にあること、シフトレジスタ１９１３からのタイミング
、ディスクが正確に位置決めされた信号であることを含
むある制限が存在するとき、ランチ１９１８をセットす
る。もしこれらの条件が満足されると、ラッチ１９１８
はセットされ、記録シーケンス信号がライン１９１９に
現れる。ラッチ１９１８はシフトレジスタ１９１３によ
り時間調整されるような４フイールド後にリセットされ
、そのリセットによりライン１９２０上に記録シーケン
ス完了信号全発生する。
ライン１９２１上の２フィールド期閣続く前置記録信号
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述したよ
うに２フィールドのビデオ・データを記録するため本装
置によって使用される４回転シーケンスの最初の２回転
で記録される。
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述したよ
うに２フィールドのビデオ・データを記録するため本装
置によって使用される４回転シーケンスの最初の２回転
で記録される。
ラッチ１９１８． １９２２は同時にセットされる。同
様に、データ・タイミング・パルスは、もし記録／再生
リレーが４フイールド記録シーケンスの終りでトグルさ
れるべきで、４フイールド記録シーケンスの最後のフィ
ールド時に生じる１フィールド間続くなら、データトラ
ック回路によってライン１９２３上に現れる。データト
ラック回路は記録／再生リレーがトグルされるとき、そ
のシーケンスの後でヘッド電流が流れるのｆｆ１ｌｌ止
する。
様に、データ・タイミング・パルスは、もし記録／再生
リレーが４フイールド記録シーケンスの終りでトグルさ
れるべきで、４フイールド記録シーケンスの最後のフィ
ールド時に生じる１フィールド間続くなら、データトラ
ック回路によってライン１９２３上に現れる。データト
ラック回路は記録／再生リレーがトグルされるとき、そ
のシーケンスの後でヘッド電流が流れるのｆｆ１ｌｌ止
する。
第３９図の電気概略図に示すタイミング発生器は記録及
び再生時にディスク、パック回転がテレビジョン信号に
同期せしめられるようなサーボ・システムの動作を含む
駆動装置のタイミング機能を与えるために使用される信
号を発生する。その回路は４テレビジヨン・フィールド
毎に３連続広水平速度パルスの形式で生じるカラー・フ
レーノ、信号の他に、狭い水平速度パルスから成る基準
ロジック回路１２５Ａ、 １２５Ｂから受信されたマ
ルチプレックス同期信号全使用する。このマルチプレッ
クス同期信号は駆動装置のタイミング機能用基本駆動部
動作タイミングパルスであるカラー・７レーム出力信号
と共に水平速度信号を発生するために使用される。他の
機能の他に１カラー・フレーム被シフト信号は、他の機
能の他に、記録動作が生じている時に、サーボ基準が記
録されているビデオ信号の垂直同期信号と一致するよう
に、サーボ基準の基本的同期化を提供する。しかし再生
動作が生じている時、そのサーボ基準は、本装置の再生
チャンネル９１において生じる２テレビジヨンラインの
遅延を補償するため２テレビジヨン・ラインに等しい期
間だけテレビジョン信号が進められるように、シフトさ
れる。
び再生時にディスク、パック回転がテレビジョン信号に
同期せしめられるようなサーボ・システムの動作を含む
駆動装置のタイミング機能を与えるために使用される信
号を発生する。その回路は４テレビジヨン・フィールド
毎に３連続広水平速度パルスの形式で生じるカラー・フ
レーノ、信号の他に、狭い水平速度パルスから成る基準
ロジック回路１２５Ａ、 １２５Ｂから受信されたマ
ルチプレックス同期信号全使用する。このマルチプレッ
クス同期信号は駆動装置のタイミング機能用基本駆動部
動作タイミングパルスであるカラー・７レーム出力信号
と共に水平速度信号を発生するために使用される。他の
機能の他に１カラー・フレーム被シフト信号は、他の機
能の他に、記録動作が生じている時に、サーボ基準が記
録されているビデオ信号の垂直同期信号と一致するよう
に、サーボ基準の基本的同期化を提供する。しかし再生
動作が生じている時、そのサーボ基準は、本装置の再生
チャンネル９１において生じる２テレビジヨンラインの
遅延を補償するため２テレビジヨン・ラインに等しい期
間だけテレビジョン信号が進められるように、シフトさ
れる。
特に、各再生チャンネル９１のデータ・デコーダ及び時
間軸補正回路１０００時間軸補正器部分５６５ ＃ｉ再
生時に１テレビジヨン・ラインの遅れを与え、各再生チ
ャンネル９１の色度分離処理回路１０１はまた１テレビ
ジヨン・ラインの遅れを与える。従ってビデオ情報が再
生される時、それはそれよりも２ラインおそれ出力に現
れ、従ってサーボ基準位置は、通常再生時に２ラインだ
けビデオ情報が進められるように、調節される。しかし
、転送モードが実行される、即ちスチル・７レーム情報
が１デイスク・パック７５から他へと転送される時、本
装置の再生チャンネルは１テレビジヨン・ライン遅延の
みを生じる。なぜなら情報はデコーダ及び時間軸補正回
路１００ヲ介して行くが、色度分離処理回路１０１ヲ介
しては行かないためである。色度回路によって導入され
る遅延は転送モードでは現れていないので、サーボ基準
の位置は、垂直同期パルスが他のディスク・パック７５
上のセクター０００（インデックス）と一致するように
、１テレビジヨンラインが進められる。タイミング発生
器と関連する回路はサーボ基準が適正な位置にあるよう
にカラー・フレームフィールドのシフトを行ない、かつ
雑音レベル又はマルチプレックス同期信号中のパルスの
欠如によって影響されない安定なＨ速度信号全発生する
。
間軸補正回路１０００時間軸補正器部分５６５ ＃ｉ再
生時に１テレビジヨン・ラインの遅れを与え、各再生チ
ャンネル９１の色度分離処理回路１０１はまた１テレビ
ジヨン・ラインの遅れを与える。従ってビデオ情報が再
生される時、それはそれよりも２ラインおそれ出力に現
れ、従ってサーボ基準位置は、通常再生時に２ラインだ
けビデオ情報が進められるように、調節される。しかし
、転送モードが実行される、即ちスチル・７レーム情報
が１デイスク・パック７５から他へと転送される時、本
装置の再生チャンネルは１テレビジヨン・ライン遅延の
みを生じる。なぜなら情報はデコーダ及び時間軸補正回
路１００ヲ介して行くが、色度分離処理回路１０１ヲ介
しては行かないためである。色度回路によって導入され
る遅延は転送モードでは現れていないので、サーボ基準
の位置は、垂直同期パルスが他のディスク・パック７５
上のセクター０００（インデックス）と一致するように
、１テレビジヨンラインが進められる。タイミング発生
器と関連する回路はサーボ基準が適正な位置にあるよう
にカラー・フレームフィールドのシフトを行ない、かつ
雑音レベル又はマルチプレックス同期信号中のパルスの
欠如によって影響されない安定なＨ速度信号全発生する
。
第５４図において、第４テレビジヨン・フレーム毎に生
じる３連続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
じる３連続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
マルチプレックス同期信号は変換器１ ？ ２１’によ
ってエミッタ結合論理レベルからトランジスタートラン
ジスタ論理レベルに変換され、ノアゲート１９２４、に
延長している出力ライン１９２３’ｆ有するインバータ
１９２．２”ｉ通る。ライン１９２３’はまた２つのア
ンドゲート、即ちインバータ１９２５を介して１つのア
ンドゲート１９２６及び直接他のアンドゲート１９２７
に接続される。アンドゲート１９２６．１９２７への下
部信号路はカラー・フレーム金子す情報の存在又は不存
在を検出するように動作する。
ってエミッタ結合論理レベルからトランジスタートラン
ジスタ論理レベルに変換され、ノアゲート１９２４、に
延長している出力ライン１９２３’ｆ有するインバータ
１９２．２”ｉ通る。ライン１９２３’はまた２つのア
ンドゲート、即ちインバータ１９２５を介して１つのア
ンドゲート１９２６及び直接他のアンドゲート１９２７
に接続される。アンドゲート１９２６．１９２７への下
部信号路はカラー・フレーム金子す情報の存在又は不存
在を検出するように動作する。
カラー・フレームはフンショット・マルチバイブレータ
１９２８によりナントゲートをストローブすることによ
って検出され、ゲートされるパルスがカウンタ１９２９
’ｉ増加又はクリアするようにアントゲ−） １９２６
． １９２７全可能化する短期間パルスを発生する。カ
ラー・フレーム情報が現れているとき、３連続カウント
はアンドゲート１９２７によってカウンタ１９２９に通
過せしめられ、該ゲートは応答的にシフトレジスタ１９
３１に高レベル出力全負荷する両ライン１９５０上に高
レベル出力を発生する。カラー・フレーム情報が現れて
いない場合、３連続パルスは発生せず、＠２又は第５パ
ルスの不存在により、カウンター１９２９ｉクリアする
ためにゲートされるアンドゲート１９２６ｉ満足させる
。シフトレジスタ１９５１はライン１９３２上の２Ｈ信
号によってクロックされ、カウンタ１９２９によって入
力上の信号全シフトし、ライン１９３３．１９３４及び
１９３５上に１Ｈ間隔で連続的に現れる高レベルの間に
出力する。
１９２８によりナントゲートをストローブすることによ
って検出され、ゲートされるパルスがカウンタ１９２９
’ｉ増加又はクリアするようにアントゲ−） １９２６
． １９２７全可能化する短期間パルスを発生する。カ
ラー・フレーム情報が現れているとき、３連続カウント
はアンドゲート１９２７によってカウンタ１９２９に通
過せしめられ、該ゲートは応答的にシフトレジスタ１９
３１に高レベル出力全負荷する両ライン１９５０上に高
レベル出力を発生する。カラー・フレーム情報が現れて
いない場合、３連続パルスは発生せず、＠２又は第５パ
ルスの不存在により、カウンター１９２９ｉクリアする
ためにゲートされるアンドゲート１９２６ｉ満足させる
。シフトレジスタ１９５１はライン１９３２上の２Ｈ信
号によってクロックされ、カウンタ１９２９によって入
力上の信号全シフトし、ライン１９３３．１９３４及び
１９３５上に１Ｈ間隔で連続的に現れる高レベルの間に
出力する。
ライン１９３３． １９３４及び１９５５上の信号のタ
イミングは、デコーダ１９３７よりカラー・フレーム被
シフト出力ライン１９３６上の１ライン、２ライン又は
３ライン遅延（５ライン遅延は０進み、１ライン遅延は
２ライン進み２ライン遅延は２ライン進みと規定される
）を与える。２位置選択制御ライン１９３８は入力ライ
ン１９３！Ｓ、 １９３４又は１９５５のどれを復調
するかを決めるデコーダ１９３７に２進入力命令を与え
て、それにより記録タイミング回路用基本被シフトカラ
ー・フレーム基準りイミング情報を発生する。
イミングは、デコーダ１９３７よりカラー・フレーム被
シフト出力ライン１９３６上の１ライン、２ライン又は
３ライン遅延（５ライン遅延は０進み、１ライン遅延は
２ライン進み２ライン遅延は２ライン進みと規定される
）を与える。２位置選択制御ライン１９３８は入力ライ
ン１９３！Ｓ、 １９３４又は１９５５のどれを復調
するかを決めるデコーダ１９３７に２進入力命令を与え
て、それにより記録タイミング回路用基本被シフトカラ
ー・フレーム基準りイミング情報を発生する。
その回路はまたノアゲート１９２４、からインバータ１
９４１、アントゲ−） １９４２及びライン１９４３を
介して同期信号を受信する集積回路１９４０中の電圧制
御発振器を有する位相ロック・ループを使用して安定水
平速度信号を発生する。発振器１９４０の出力はライン
１９４４上に現れ、ライン１９４６上に２Ｈ出力を有す
る１０割算カウンタ１９４５によって割算され、次いで
２割算カウンタ１９４７によって割算され、ライン１９
４８上に１Ｈ信号金発生し、Ｈ速度出力信号として現れ
る。ライン１９４８は回路１９４０の位相比較入力に送
られる。電圧制御発振器への被フィルタ誤差信号はマル
チプレックス同期信号が入力ライン１９２０、に現れる
時は何時でも導通している伝送デー）１９５０’ｊ介し
て延長しているライン１９４９によって伝送される。
９４１、アントゲ−） １９４２及びライン１９４３を
介して同期信号を受信する集積回路１９４０中の電圧制
御発振器を有する位相ロック・ループを使用して安定水
平速度信号を発生する。発振器１９４０の出力はライン
１９４４上に現れ、ライン１９４６上に２Ｈ出力を有す
る１０割算カウンタ１９４５によって割算され、次いで
２割算カウンタ１９４７によって割算され、ライン１９
４８上に１Ｈ信号金発生し、Ｈ速度出力信号として現れ
る。ライン１９４８は回路１９４０の位相比較入力に送
られる。電圧制御発振器への被フィルタ誤差信号はマル
チプレックス同期信号が入力ライン１９２０、に現れる
時は何時でも導通している伝送デー）１９５０’ｊ介し
て延長しているライン１９４９によって伝送される。
このことはタイムアウトする前は約３Ｈパルスの間高レ
ベルとなり、ワンショット・マルチバイフレータ１９５
２はマルチブレクス同期信号が現れる時は何時でも常に
高レベルである。
ベルとなり、ワンショット・マルチバイフレータ１９５
２はマルチブレクス同期信号が現れる時は何時でも常に
高レベルである。
もしｉルチプレクス同期信号が現れでず、３Ｈ期間後に
現れないと、出力ライン１９５３は低レベルとなり、ゲ
ート１９５０と共にアンドゲート１９４２を不能化し、
インバータ１９５４ｉ介して他の伝送デー） １９５５
’ｉ可能化し、該ゲートはマルチプレクス同期信号が現
れるまで、はぼ正しい周波数でＨ速度全保持するに当っ
てｖＣＯにより「人工的」誤差信号を発生する。回路１
９４０における位相比較出力に接続された入力を有する
ノアデー） １９５６は位相ロックループがロックされ
ない時、何れのものが発光ダイオード１９５７を駆動す
るかを示すロック指示信号を発生する。記録動作に必要
とされる条件の一つである同期信号が正しいことを示す
信号はライン１９５９上に現れ、これは記録動作が行わ
れる前に必要な確認のうちの１つとなる。
現れないと、出力ライン１９５３は低レベルとなり、ゲ
ート１９５０と共にアンドゲート１９４２を不能化し、
インバータ１９５４ｉ介して他の伝送デー） １９５５
’ｉ可能化し、該ゲートはマルチプレクス同期信号が現
れるまで、はぼ正しい周波数でＨ速度全保持するに当っ
てｖＣＯにより「人工的」誤差信号を発生する。回路１
９４０における位相比較出力に接続された入力を有する
ノアデー） １９５６は位相ロックループがロックされ
ない時、何れのものが発光ダイオード１９５７を駆動す
るかを示すロック指示信号を発生する。記録動作に必要
とされる条件の一つである同期信号が正しいことを示す
信号はライン１９５９上に現れ、これは記録動作が行わ
れる前に必要な確認のうちの１つとなる。
同期ＯＫ倍信号、サーボがロックされかつ位相ロックル
ープがロックされる時、発生され、位相ロックループは
アンドゲート１９６０の入力に示されるこれら状態のう
ちの１つの状態である。
ープがロックされる時、発生され、位相ロックループは
アンドゲート１９６０の入力に示されるこれら状態のう
ちの１つの状態である。
第４ＯＡ及び４０Ｂ図に示す回路はコンピュータデータ
処理に当って使用される現在のディスク駆動回路の誤差
チエツク論理と、多くの点で類似の誤差チエツク論理を
示す。しかし、本装置により、附加的事故状態が生じ、
誤差チエツク論理は変形され、この機能を与えるために
拡張される。第４０Ａ図に於てビデオ情報の画像フレー
ムの再生は前述したようにディスクパック７５の２回転
全必要とし、ヘッドの位置は、そう査命令がライン１９
７５に与えられると、ヘッドの位置は変えられる。しか
し、−トラックから他へのヘッドの切換えはテレビ像に
不連続性を与えるので、ヘッド位置の切換えが垂直間隔
時にのみ開始することが望ましく、従って垂直ブランキ
ングに関して正しく時間調整された開始そう査命令がラ
イン１９７７上に現れるようにライン１９７６に与えら
れたそう査命令は垂直ブランキング間隔率に関して特別
の時間でスタートするように時間調整される。垂直速度
信号は第３９図に示すタイミング発生回路及び記録タイ
ミング回路（第３８Ａ図）によって発生される。
処理に当って使用される現在のディスク駆動回路の誤差
チエツク論理と、多くの点で類似の誤差チエツク論理を
示す。しかし、本装置により、附加的事故状態が生じ、
誤差チエツク論理は変形され、この機能を与えるために
拡張される。第４０Ａ図に於てビデオ情報の画像フレー
ムの再生は前述したようにディスクパック７５の２回転
全必要とし、ヘッドの位置は、そう査命令がライン１９
７５に与えられると、ヘッドの位置は変えられる。しか
し、−トラックから他へのヘッドの切換えはテレビ像に
不連続性を与えるので、ヘッド位置の切換えが垂直間隔
時にのみ開始することが望ましく、従って垂直ブランキ
ングに関して正しく時間調整された開始そう査命令がラ
イン１９７７上に現れるようにライン１９７６に与えら
れたそう査命令は垂直ブランキング間隔率に関して特別
の時間でスタートするように時間調整される。垂直速度
信号は第３９図に示すタイミング発生回路及び記録タイ
ミング回路（第３８Ａ図）によって発生される。
第４０Ｂ図は誤差チエツク論理回路の他のセクションを
示しており、このセクションの回路は記録電流がその通
りになっているか否かを決めるチエツクを行なう。即ち
オンとなった時、実際にオンであるか否かを決めるため
にチエツクされ、逆にオフとなった後でオフであること
を知るためにチエツクす−る。もし命令された状態が生
じていないなら、ディスク上に存在するデータは危険で
ある。
示しており、このセクションの回路は記録電流がその通
りになっているか否かを決めるチエツクを行なう。即ち
オンとなった時、実際にオンであるか否かを決めるため
にチエツクされ、逆にオフとなった後でオフであること
を知るためにチエツクす−る。もし命令された状態が生
じていないなら、ディスク上に存在するデータは危険で
ある。
特に記録電流感知ライン１９７８は第２ナントゲート１
９１１Ｎに入力を与えるインバータ１９８０と共にナン
トゲート１９７９に与えられる。記録シーケンスライン
１９８２はナントゲート１９７？及びインバータ１９８
３を介してナンドデー） １９８１に接続されている。
９１１Ｎに入力を与えるインバータ１９８０と共にナン
トゲート１９７９に与えられる。記録シーケンスライン
１９８２はナントゲート１９７？及びインバータ１９８
３を介してナンドデー） １９８１に接続されている。
ライン１９７８は電流が流れていて記録電源から発生し
ているか否かを実際に示すが、記録シーケンスライン１
９８２は電流が流れる時論理的低レベルで、オフの時論
理的高レベルを有する。ライン１９８４上にストローブ
が生じると、ナントゲート１９８８．．１９８９の一つ
がノアゲート１９９０に接続された対応Ｆ Ｆ’ １９
８８． １９８７をセットする夫々の出力ライン１９８
６．１９８７上に作動信号を与え、更にノアゲート入力
のうちの１つが満足される時はいつでもかつ状態が安全
でなく、トランク上のデータが危険であることを示す信
号全発生する。この点Ｖこついて、ＦＦ１９８８はソウ
でない時に電流が記録ヘッドにおいて流れていることを
示しＦＦ１９８９は記録ヘッド電流がオンになり電流が
全く流れていない時にノアゲート１９９０に能動信号を
与える。水平速度信号はライン１９９２上に現れ、Ｆ’
Ｆをクロックし、被感知記録電流がそのようなものであ
るか否かを決めるためナントゲートＬ９７９．１９８１
（ｊストローブする出力をライン１９８４’ｉ接続する
ことによりライン１９９４上に発生する。換言すれば記
録連流の遮断後、ＦＦ１９？３の動作は、ナントゲート
全ストローブし電流が正しく変化しているか否かを決め
るため１水半ライン遅れてライン１９９４上に高レベル
を与える。ストローブ信号は１水平ライ／の間続き、命
令が与えられた汝、１水平ラインを開始する。Ｈ速度は
命令が与えられた後、新レベルに達するため電流に対し
適当な時間を与えるために、使用される。
ているか否かを実際に示すが、記録シーケンスライン１
９８２は電流が流れる時論理的低レベルで、オフの時論
理的高レベルを有する。ライン１９８４上にストローブ
が生じると、ナントゲート１９８８．．１９８９の一つ
がノアゲート１９９０に接続された対応Ｆ Ｆ’ １９
８８． １９８７をセットする夫々の出力ライン１９８
６．１９８７上に作動信号を与え、更にノアゲート入力
のうちの１つが満足される時はいつでもかつ状態が安全
でなく、トランク上のデータが危険であることを示す信
号全発生する。この点Ｖこついて、ＦＦ１９８８はソウ
でない時に電流が記録ヘッドにおいて流れていることを
示しＦＦ１９８９は記録ヘッド電流がオンになり電流が
全く流れていない時にノアゲート１９９０に能動信号を
与える。水平速度信号はライン１９９２上に現れ、Ｆ’
Ｆをクロックし、被感知記録電流がそのようなものであ
るか否かを決めるためナントゲートＬ９７９．１９８１
（ｊストローブする出力をライン１９８４’ｉ接続する
ことによりライン１９９４上に発生する。換言すれば記
録連流の遮断後、ＦＦ１９？３の動作は、ナントゲート
全ストローブし電流が正しく変化しているか否かを決め
るため１水半ライン遅れてライン１９９４上に高レベル
を与える。ストローブ信号は１水平ライ／の間続き、命
令が与えられた汝、１水平ラインを開始する。Ｈ速度は
命令が与えられた後、新レベルに達するため電流に対し
適当な時間を与えるために、使用される。
もしディスクバック７５のトラックの中心に追従しない
ようにヘッドが誤まって位置決めされていることを示す
オフセット状態が生じると、ライン２０００上の信号は
、ＦＦ２００１金セツトし、これはノアゲート２００２
に真信号を与えるよう応答する。該デー） ２００２は
真値信号に対応してライン２００５に選択的ロックを与
え、データを危険にさらす状態のため、ディスク駆動装
＃、全不能化し、さらにディスク駆動装置Ｋ異常が起き
たことを示す。
ようにヘッドが誤まって位置決めされていることを示す
オフセット状態が生じると、ライン２０００上の信号は
、ＦＦ２００１金セツトし、これはノアゲート２００２
に真信号を与えるよう応答する。該デー） ２００２は
真値信号に対応してライン２００５に選択的ロックを与
え、データを危険にさらす状態のため、ディスク駆動装
＃、全不能化し、さらにディスク駆動装置Ｋ異常が起き
たことを示す。
ディスク駆動データインターフェース
第９Ｂ図のブロック図に示すディスク駆動データ・イン
ターフェース１５１は関連ディスクバックより被検出ビ
デオ・データを受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそれを関連ディスクバック７５に送るようになってい
る。第６ＯＡ及び６０Ｂ図に示されている一つの表示イ
ンターフェースのみ？有する各ディスク・バック７５に
送りかつ取り出される１０とットデータをインターフェ
ースするために使用される２つのディスク駆動データ・
インターフェース回路がある。ディスク・パック面に記
録されるためにエンコーダ９６２）＝ら受信されたデー
タはライン２０２０上に現れ、アンドゲート２０２１を
介して出力ライン２０２２にゲートされる。アンドゲー
ト２０２１は第５８１”を及び３８Ｂ図の記録タイミン
グ回路に生じるライン２０２３上の記録シーケンス命令
によって可能化される。データがディスクバック７５か
ら再生されると、再生されたデータはライン２０２５上
に現れ、アンドゲート２０２６が記録タイミング回路か
ら来るライン２０２９上の低レベル信号によって発生さ
れるライン２０２８上の高レベルによって可能化される
とき、アンドゲート２０２６ 全弁してライン２０２７
にゲートされる。ライン２０２９が低レベルであると、
相補的出力バッファ２０３０はライン２０２８上に低レ
ベル金、ライン２０３１上にナントゲート２０３２を可
能化する高レベルを発生し、エンコーダ９６から受信さ
れているデータをデータ選択スイッチ１２８及び以後の
選択された再生チャンネル９１にライン２０２７ｉ介し
て伝送せしめる。この状態はＥ対Ｅ時に発生し、探査動
作は記録、再生電子回路によって信号が処理されている
時に生じるが、記録ステップは実施されない。ライン２
０２０上のデータはアントゲ−） ２０２１に達するま
えに、相補レベルを有するエミッター結合論理からＴＴ
Ｌ論理に差動アングラインレシーバ２０２７によって変
換され、逆にライン２０２７上のデータは伝送用ＴＴＬ
論理からエミッタ結合論理へ差動アングライン伝送器２
０１９によって変換される。
ターフェース１５１は関連ディスクバックより被検出ビ
デオ・データを受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそれを関連ディスクバック７５に送るようになってい
る。第６ＯＡ及び６０Ｂ図に示されている一つの表示イ
ンターフェースのみ？有する各ディスク・バック７５に
送りかつ取り出される１０とットデータをインターフェ
ースするために使用される２つのディスク駆動データ・
インターフェース回路がある。ディスク・パック面に記
録されるためにエンコーダ９６２）＝ら受信されたデー
タはライン２０２０上に現れ、アンドゲート２０２１を
介して出力ライン２０２２にゲートされる。アンドゲー
ト２０２１は第５８１”を及び３８Ｂ図の記録タイミン
グ回路に生じるライン２０２３上の記録シーケンス命令
によって可能化される。データがディスクバック７５か
ら再生されると、再生されたデータはライン２０２５上
に現れ、アンドゲート２０２６が記録タイミング回路か
ら来るライン２０２９上の低レベル信号によって発生さ
れるライン２０２８上の高レベルによって可能化される
とき、アンドゲート２０２６ 全弁してライン２０２７
にゲートされる。ライン２０２９が低レベルであると、
相補的出力バッファ２０３０はライン２０２８上に低レ
ベル金、ライン２０３１上にナントゲート２０３２を可
能化する高レベルを発生し、エンコーダ９６から受信さ
れているデータをデータ選択スイッチ１２８及び以後の
選択された再生チャンネル９１にライン２０２７ｉ介し
て伝送せしめる。この状態はＥ対Ｅ時に発生し、探査動
作は記録、再生電子回路によって信号が処理されている
時に生じるが、記録ステップは実施されない。ライン２
０２０上のデータはアントゲ−） ２０２１に達するま
えに、相補レベルを有するエミッター結合論理からＴＴ
Ｌ論理に差動アングラインレシーバ２０２７によって変
換され、逆にライン２０２７上のデータは伝送用ＴＴＬ
論理からエミッタ結合論理へ差動アングライン伝送器２
０１９によって変換される。
前述したアルペックス・モデルＤＭ３３１ディスク駆動
装置のような代表的コンピュータ処理装置に使用されて
いるディスク駆動装置において、ディスク・スピンドル
・モータ駆動装置は自由走行している。ディスク・スピ
ンドル・モータ駆動装置に所望サーボ制御を与えるため
、モータ駆動回路は本装置の独自の用途に対して変形さ
れた。ディスクを駆動するモータの動作は第３６図を参
照して説明する。同図は、記録、再生及び転送動作が正
しいタイミングで実施される如く、垂直同期信号にロッ
クされタイミングに対して正確に位置決めされるように
コンピュータディスク駆動装置におけるモータの駆動を
制御する回路の動作を示すブロック図である。
装置のような代表的コンピュータ処理装置に使用されて
いるディスク駆動装置において、ディスク・スピンドル
・モータ駆動装置は自由走行している。ディスク・スピ
ンドル・モータ駆動装置に所望サーボ制御を与えるため
、モータ駆動回路は本装置の独自の用途に対して変形さ
れた。ディスクを駆動するモータの動作は第３６図を参
照して説明する。同図は、記録、再生及び転送動作が正
しいタイミングで実施される如く、垂直同期信号にロッ
クされタイミングに対して正確に位置決めされるように
コンピュータディスク駆動装置におけるモータの駆動を
制御する回路の動作を示すブロック図である。
第３６図は駆動モータ及びサーボ制御システムを動作さ
せる回路のブロック図を示す。第３６図に関して一般的
に説明する機能全実行する変形されたアムペックス・モ
デルＤＭ ３３１の詳細な電気回路は第４１Ａ、４１Ｂ
図及び第５９Ａ、５９Ｂ図に含まれている。第４１Ａ、
４１Ｂ図はディスク駆動位相ロック制御器の概略図、第
５１Ａ、５１Ｂ図はディスク駆動モータのスタートアッ
プ時に使用されるディスク駆動モータ論理、前置駆動回
路の概略図である。第５６図で、駆動用３相モータ２０
４０が始動されるべき時、リレ−２０４２ｉ通る電力線
２０４１からの５相交流電源を使用して始動され、所定
スピードになる迄そのモータを附勢する。所定速度に達
し死後、ディスク駆動モータ走行論理回路２０４４から
のコイル２０４３によって制御されるリレー２０４２Ｈ
電力線２０４１からスイッチング・インバータ２０４５
の３相出力線に切換えられる。そのインバータは電力線
２０４１に接続されている電源を有し、ライン２０４７
を介する直流電源２０４１によって附勢される。モータ
２０４０の位置決め位相はディスク駆動装置の各回転毎
の信号を出力が増幅器２０５１によって増幅される前置
増幅器２０５０の出力と共にサーボ読出しヘッド２０４
９から取出される。復調回路２０５２はディスクパック
７５の各回転時に一度生じると、ディスクのセクター０
００（インデックス）に対し１パルスを発生する。
せる回路のブロック図を示す。第３６図に関して一般的
に説明する機能全実行する変形されたアムペックス・モ
デルＤＭ ３３１の詳細な電気回路は第４１Ａ、４１Ｂ
図及び第５９Ａ、５９Ｂ図に含まれている。第４１Ａ、
４１Ｂ図はディスク駆動位相ロック制御器の概略図、第
５１Ａ、５１Ｂ図はディスク駆動モータのスタートアッ
プ時に使用されるディスク駆動モータ論理、前置駆動回
路の概略図である。第５６図で、駆動用３相モータ２０
４０が始動されるべき時、リレ−２０４２ｉ通る電力線
２０４１からの５相交流電源を使用して始動され、所定
スピードになる迄そのモータを附勢する。所定速度に達
し死後、ディスク駆動モータ走行論理回路２０４４から
のコイル２０４３によって制御されるリレー２０４２Ｈ
電力線２０４１からスイッチング・インバータ２０４５
の３相出力線に切換えられる。そのインバータは電力線
２０４１に接続されている電源を有し、ライン２０４７
を介する直流電源２０４１によって附勢される。モータ
２０４０の位置決め位相はディスク駆動装置の各回転毎
の信号を出力が増幅器２０５１によって増幅される前置
増幅器２０５０の出力と共にサーボ読出しヘッド２０４
９から取出される。復調回路２０５２はディスクパック
７５の各回転時に一度生じると、ディスクのセクター０
００（インデックス）に対し１パルスを発生する。
そのパルスは位相検出器２０５４の入力においてライン
２０５３上に現れる。インデックス・パルスの位相は検
出器２０５４の入力においてライン２０２５に現れる垂
直同期信号と比較され、位相補償回路２０５８によって
位相比較されかつ誤差信号に応じてその出力の周波数及
び位相を調節するため電圧制御発振器２０６０に与えら
れる誤差信号音ライン２０５７に生じる。電圧制御発振
器２０６０によシ与えられる周波数及び位相調節された
６つの出力は３相スイツチ・インバータ２０４５’ｉ駆
動する制御論理回路２０６１にライン２０８７によって
接続される。このようにしてモータ２０４０は駆動用デ
ィスクパックに対する関連インデックス位置が記録実行
時に再生又はビデオ入力信号用ステーション基準からと
り出される垂直同期信号にロックされるようにサーボ式
に制御できる。
２０５３上に現れる。インデックス・パルスの位相は検
出器２０５４の入力においてライン２０２５に現れる垂
直同期信号と比較され、位相補償回路２０５８によって
位相比較されかつ誤差信号に応じてその出力の周波数及
び位相を調節するため電圧制御発振器２０６０に与えら
れる誤差信号音ライン２０５７に生じる。電圧制御発振
器２０６０によシ与えられる周波数及び位相調節された
６つの出力は３相スイツチ・インバータ２０４５’ｉ駆
動する制御論理回路２０６１にライン２０８７によって
接続される。このようにしてモータ２０４０は駆動用デ
ィスクパックに対する関連インデックス位置が記録実行
時に再生又はビデオ入力信号用ステーション基準からと
り出される垂直同期信号にロックされるようにサーボ式
に制御できる。
第５９Ｂ図で、駆動モータ２０４０がディスク駆動制御
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速度になった後、ディスク駆
動制御回路からの信号はナンドゲ−） ２０６７により
ゲートされるライン２０６６上に現れ、約４秒の時間遅
れを有するワンショットマルチバイブレータ２０６９
ｉ作動させる。４秒の遅延に続いてＦ Ｆ ２０７０ｉ
ワンシヨツト・マルチバイブレータ２０６９によってク
ロックされ、スイッチングインバータ２０４５に電力を
与える直流電源２０４６ （第３６図＞ｔオンにする命
令をライン２０７１に与える。Ｆ Ｆ ２０７０の出力
は電源照合信号によるゲートの後で、ライン２０７２に
与えられ、約５０ミリ秒の遅延を有するワンショット・
マルチパイプ・レータ２０７３をトリガーする。ワンシ
ョット・マルチバイブレータ２０７５がタイム・アウト
シ穴後、ＦＦ２０７４ｉクロツクして、ライン２０７５
上に５００抵抗全短絡する信号を与え、この抵抗は切換
時にトランジスタを保護するため、インバータと直列で
ある。ライン２０７２’上の信号は電力線２０４１から
スイッチングインバータ２０４５へ切換わるようにリレ
ー２０４２ （第３６図）全作動させるための命令を発
生する。出力ライン２０７５は他のワンショット・マル
チバイブレータ２０７６に達しＦＦ’ ２０７４のクロ
ックによりライン２０７５に信号が現われた時にこれを
トリガーする。ワンショット２０７６は４０ミリ秒の遅
れを有し、１０オーム抵抗を短絡する信号をライン２０
７８上に発生する。この抵抗はインバータ２０４５ （
第３６図）に接続され、これにより上述の５０オーム抵
抗に対して行われたのと同じ保護機能を果す。短絡信号
は線２０７８’を介してインバータ２ｏ４５に供給され
る。
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速度になった後、ディスク駆
動制御回路からの信号はナンドゲ−） ２０６７により
ゲートされるライン２０６６上に現れ、約４秒の時間遅
れを有するワンショットマルチバイブレータ２０６９
ｉ作動させる。４秒の遅延に続いてＦ Ｆ ２０７０ｉ
ワンシヨツト・マルチバイブレータ２０６９によってク
ロックされ、スイッチングインバータ２０４５に電力を
与える直流電源２０４６ （第３６図＞ｔオンにする命
令をライン２０７１に与える。Ｆ Ｆ ２０７０の出力
は電源照合信号によるゲートの後で、ライン２０７２に
与えられ、約５０ミリ秒の遅延を有するワンショット・
マルチパイプ・レータ２０７３をトリガーする。ワンシ
ョット・マルチバイブレータ２０７５がタイム・アウト
シ穴後、ＦＦ２０７４ｉクロツクして、ライン２０７５
上に５００抵抗全短絡する信号を与え、この抵抗は切換
時にトランジスタを保護するため、インバータと直列で
ある。ライン２０７２’上の信号は電力線２０４１から
スイッチングインバータ２０４５へ切換わるようにリレ
ー２０４２ （第３６図）全作動させるための命令を発
生する。出力ライン２０７５は他のワンショット・マル
チバイブレータ２０７６に達しＦＦ’ ２０７４のクロ
ックによりライン２０７５に信号が現われた時にこれを
トリガーする。ワンショット２０７６は４０ミリ秒の遅
れを有し、１０オーム抵抗を短絡する信号をライン２０
７８上に発生する。この抵抗はインバータ２０４５ （
第３６図）に接続され、これにより上述の５０オーム抵
抗に対して行われたのと同じ保護機能を果す。短絡信号
は線２０７８’を介してインバータ２ｏ４５に供給され
る。
＠５９Ａ図において、電力ライン位相基準が検出され、
代表信号が電圧制御発振器２０８１に接続されたライン
２０８０に与えられる。位相ロックされた電圧制御発振
器２０８１は、電力線２０４１ （第３９図）からイン
バータ２０４５への切換時に、そのインバータによって
与えられる電力線の位相と同期しているモータへの電圧
駆動の位相を維持し、実質的な擾乱は生じない。電圧制
御発振器２０８１゜２０６０ （第４１Ｂ図〕の出力は
ディスク駆動システムの動作状態に応じて５相論理２０
６１への印加のために適当な出力を選択するゲート回路
を介して結合されている。例えば、ライン２０８２上に
現れる信号は７２０ Ｈ２（１２Ｘ６０Ｈｚ）の周波数
のもので、ナントゲート２０８３及びノアゲート２０８
４により、ライン２０８６ ′ｆ：介してリング・カウ
ンタ２０８５中にゲートされ、５０°の位相関係を有す
る。
代表信号が電圧制御発振器２０８１に接続されたライン
２０８０に与えられる。位相ロックされた電圧制御発振
器２０８１は、電力線２０４１ （第３９図）からイン
バータ２０４５への切換時に、そのインバータによって
与えられる電力線の位相と同期しているモータへの電圧
駆動の位相を維持し、実質的な擾乱は生じない。電圧制
御発振器２０８１゜２０６０ （第４１Ｂ図〕の出力は
ディスク駆動システムの動作状態に応じて５相論理２０
６１への印加のために適当な出力を選択するゲート回路
を介して結合されている。例えば、ライン２０８２上に
現れる信号は７２０ Ｈ２（１２Ｘ６０Ｈｚ）の周波数
のもので、ナントゲート２０８３及びノアゲート２０８
４により、ライン２０８６ ′ｆ：介してリング・カウ
ンタ２０８５中にゲートされ、５０°の位相関係を有す
る。
リングカウンタ２０８５はスイッチング・インバータ２
０４５ （第３６図を参照量）を駆動するために示した
位相Ａ、Ｂ及びＣに対して信号を与える６０Ｈｚ方形波
出力を６ライン２０８７に３相論理２０６１を介して与
える。３相論理２０６１の出力は光学アイソレータに送
られ、電力スイッチング・インバータ２０４５に駆動信
号を与える。ナントゲート２０日３は高レベル信号がラ
イン２０９０に現れているとき、発振器２０８１の出力
をリングカウンタ２０８５にゲートする。ライン２０９
０が低レベルの時、インバータ２０９１はナントゲート
２０９２′ｆ！ニア２０Ｈ，Ｚの周波数で電圧制御発振
器２０６０ （第４１Ｂ図）によって与えられるライン
２０９５からのパルスによりゲートせしめる。
０４５ （第３６図を参照量）を駆動するために示した
位相Ａ、Ｂ及びＣに対して信号を与える６０Ｈｚ方形波
出力を６ライン２０８７に３相論理２０６１を介して与
える。３相論理２０６１の出力は光学アイソレータに送
られ、電力スイッチング・インバータ２０４５に駆動信
号を与える。ナントゲート２０日３は高レベル信号がラ
イン２０９０に現れているとき、発振器２０８１の出力
をリングカウンタ２０８５にゲートする。ライン２０９
０が低レベルの時、インバータ２０９１はナントゲート
２０９２′ｆ！ニア２０Ｈ，Ｚの周波数で電圧制御発振
器２０６０ （第４１Ｂ図）によって与えられるライン
２０９５からのパルスによりゲートせしめる。
第４１Ｂ図で、電圧制御発振器２０６０及び周波数／位
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共（ライン２
０５５上の入力基準信号を有する単一集積回路要素内に
含まれている。
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共（ライン２
０５５上の入力基準信号を有する単一集積回路要素内に
含まれている。
検出器２０５４からの誤差出力信号はライン２０５７を
介して、記憶コンデンサ２０９５に供給され、更にイン
ビーダ′ンス・マツチング演算増幅器２ｏ９６を介して
位相進み補償回路２０５８に供給される。
介して、記憶コンデンサ２０９５に供給され、更にイン
ビーダ′ンス・マツチング演算増幅器２ｏ９６を介して
位相進み補償回路２０５８に供給される。
回路２０５８は発振器２０６０への印加のため、検出器
２０５４によって発生される誤差信号を調節する。
２０５４によって発生される誤差信号を調節する。
周波数／位相検出器２０５４によって使用されるライン
２０５５． ２０５３上の基準及びフィードバック信号
はライン２１００に与えられるセクター〇〇〇（インデ
ックス）パＮスと連動する第４１Ａ図に示す回路によっ
て発生される。インデックスパルスは電圧変換器２１０
１によって成形されて、検出器２０５４への印加のため
、正しい電圧レベルでライン２０５３に狭いパルス全発
生する。同様にζ基準垂直パルスがライン２１０３に現
れ、電圧変換器２１０４によって成形され、第２パルス
が約８ミリ秒の期開学じるのを禁止するためワンショッ
ト・マルチバイブレータ２１０６と協働するワンショッ
ト・マルチバイブレータ２１ｏ５に与えられる。ワンシ
ョット・マルチバイブレータ２１０６は検出器２０５４
に基準入力を与える出力ライン２０５５ｆと接続されて
いる。ワンショット２１０６は５ミリ期間を有し、第２
出力はスイッチ２１０７に接続され、該スイッチ２１０
７を制御して各垂直パルス時に５ミリ秒の間オンにする
。これにより、セクター〇〇〇（インデックス）パルス
及び基準垂直パルスが一致する時、あられれるジッター
を除去することによってサーボの動作を改良する５ミリ
秒オフセットが発生する。ライン２１０８は発振器２０
６０を制御する位相比較器出力ライン２０５７中のコン
デンサ２０９５ （第４１Ｂ図）に延長している。ワン
ショット・マルチバイブレータ２１０６は２ミリ秒期間
を有する他のワンショット・マルチバイブレーク２１１
０に接続された出力ラインを有し、微分器２１１２によ
って微分されインバータ２１１６ｉ介してナントゲート
２１１３に印加される出力をライン２１１１に発生する
。セクター０００（インデックス）パルスによってトリ
ガーされたワンショット・マルチバイブレータ２１１７
はナントゲート２１１４へのライン２１１９上の低レベ
ルと共に４ミリ秒の窓、即ちナントゲート２１１３への
ライン２１１８上の高レベルを発生する。ライン２１１
５に現れるバルスはまずワンショット・マルチバイブレ
ータ２１１７によって発生される４ミリ秒の窓内に入る
とき、２つの信号が特に位相がロックされていることに
近いことをあられしており、ナントゲート２１１３はラ
ッチ２ｊ２０ｉセツトしかつノアゲート２１２５に印加
されるライン２１２２上の出力を有するワンショットマ
ルチバイブレータ２１２１ ’ｉ作動させる。ノアデー
）２１２３の出力は電圧分割器２１２５からライン２１
０８ｔ−介してコンデンサ２００５（第４１Ｂ図）に電
圧金与えるスイッチ２ｉ２４ｉ閉じるように応答し、ロ
ック処理を高速化するため、制御ループの時定数及び利
得特性を変化させる。
２０５５． ２０５３上の基準及びフィードバック信号
はライン２１００に与えられるセクター〇〇〇（インデ
ックス）パＮスと連動する第４１Ａ図に示す回路によっ
て発生される。インデックスパルスは電圧変換器２１０
１によって成形されて、検出器２０５４への印加のため
、正しい電圧レベルでライン２０５３に狭いパルス全発
生する。同様にζ基準垂直パルスがライン２１０３に現
れ、電圧変換器２１０４によって成形され、第２パルス
が約８ミリ秒の期開学じるのを禁止するためワンショッ
ト・マルチバイブレータ２１０６と協働するワンショッ
ト・マルチバイブレータ２１ｏ５に与えられる。ワンシ
ョット・マルチバイブレータ２１０６は検出器２０５４
に基準入力を与える出力ライン２０５５ｆと接続されて
いる。ワンショット２１０６は５ミリ期間を有し、第２
出力はスイッチ２１０７に接続され、該スイッチ２１０
７を制御して各垂直パルス時に５ミリ秒の間オンにする
。これにより、セクター〇〇〇（インデックス）パルス
及び基準垂直パルスが一致する時、あられれるジッター
を除去することによってサーボの動作を改良する５ミリ
秒オフセットが発生する。ライン２１０８は発振器２０
６０を制御する位相比較器出力ライン２０５７中のコン
デンサ２０９５ （第４１Ｂ図）に延長している。ワン
ショット・マルチバイブレータ２１０６は２ミリ秒期間
を有する他のワンショット・マルチバイブレーク２１１
０に接続された出力ラインを有し、微分器２１１２によ
って微分されインバータ２１１６ｉ介してナントゲート
２１１３に印加される出力をライン２１１１に発生する
。セクター０００（インデックス）パルスによってトリ
ガーされたワンショット・マルチバイブレータ２１１７
はナントゲート２１１４へのライン２１１９上の低レベ
ルと共に４ミリ秒の窓、即ちナントゲート２１１３への
ライン２１１８上の高レベルを発生する。ライン２１１
５に現れるバルスはまずワンショット・マルチバイブレ
ータ２１１７によって発生される４ミリ秒の窓内に入る
とき、２つの信号が特に位相がロックされていることに
近いことをあられしており、ナントゲート２１１３はラ
ッチ２ｊ２０ｉセツトしかつノアゲート２１２５に印加
されるライン２１２２上の出力を有するワンショットマ
ルチバイブレータ２１２１ ’ｉ作動させる。ノアデー
）２１２３の出力は電圧分割器２１２５からライン２１
０８ｔ−介してコンデンサ２００５（第４１Ｂ図）に電
圧金与えるスイッチ２ｉ２４ｉ閉じるように応答し、ロ
ック処理を高速化するため、制御ループの時定数及び利
得特性を変化させる。
ワンショット・マルチバイブレータ２１２１ハ約１０ミ
リ秒の間スイッチ２１２４’ｉ閉じる。
リ秒の間スイッチ２１２４’ｉ閉じる。
ワンショット・マルチバイブレータ２１０６からの出力
ライン２０５５は１５ミリ秒の期間を有するワンショッ
ト・マルチバイブレータ２１２７’１ｌ−ＩＪガー人力
に延長しており、微分器２１２８はワンショット２１２
７の出力に接続され、ワンショット２１２７によって発
生される信号の前縁上に狭いパルスを発生し、該狭いパ
ルスはナンドデー）２１２９の１つの入力に供給され、
該ナントゲートの他の入力はライン２０５３からのセク
ター０００（インデックス）パルスによってトリガーさ
れるワンショット・マルチバイブレータ２１３１によっ
て供給される。ワンショット・マルチバイブレータ２１
３１はライン２１３０上のパルスがナンドデー ） ２
１２９通過するの’を禁止する３０ミリ秒を発生する。
ライン２０５５は１５ミリ秒の期間を有するワンショッ
ト・マルチバイブレータ２１２７’１ｌ−ＩＪガー人力
に延長しており、微分器２１２８はワンショット２１２
７の出力に接続され、ワンショット２１２７によって発
生される信号の前縁上に狭いパルスを発生し、該狭いパ
ルスはナンドデー）２１２９の１つの入力に供給され、
該ナントゲートの他の入力はライン２０５３からのセク
ター０００（インデックス）パルスによってトリガーさ
れるワンショット・マルチバイブレータ２１３１によっ
て供給される。ワンショット・マルチバイブレータ２１
３１はライン２１３０上のパルスがナンドデー ） ２
１２９通過するの’を禁止する３０ミリ秒を発生する。
位相ロックが±１５マイクロ秒内であるなら、比較的長
い１秒期間金有するワンショット・マルチバイブレータ
２１３２はタイムアウトして、ライン２１５３上に低レ
ベル信号を発生する。このことは、サーボがロックアツ
プされている。即ちモータは所望されるような基準垂直
信号に関して時間調節されていること金示しＣいる。
い１秒期間金有するワンショット・マルチバイブレータ
２１３２はタイムアウトして、ライン２１５３上に低レ
ベル信号を発生する。このことは、サーボがロックアツ
プされている。即ちモータは所望されるような基準垂直
信号に関して時間調節されていること金示しＣいる。
第１図は内部アクセス・ステーションと２つのディスク
駆動ユニットを含む本発明を実施した装置の全体的な外
観金子す斜視図、第２図は操作者が本発明の装置全制御
する九めに使用することができる代表的な遠隔アクセス
・ステーション？示す拡大斜視図、第３図は操作者が作
動時に使用する種々のキー及びバ・−ｆｆ、ｌｖ！ｆに
示す第１図の内部アクセス・ステーションのキーボード
の一部の拡大図、８ｇ４図は本発明の全体装置の簡略化
された機能ブロック図、第５Ａ図は典型的なテレビジョ
ン偏置の一部としてその垂直期間を示す′図、第５Ｂ図
は水平同期パルス及びカラー・バースト信号音特に示す
カラー・テレビジョン信号の一部の図、第６図は記録動
作時に実施例装置を通る信号の路上簡略化して示す機能
ブロック図、第７図は再生動作時に実施例装置ｉｌｒ通
る信号の路を簡略化して示す機能ブＯツク図、第８図は
信号系、ディスク駆動器、関連した制御系及び操作者に
よって使用さｊするアク辷ス・ステーションの動作を制
御する内部コンピュータ制御系？示すブロック図、第９
人及び第９Ｂ図は種々のグＵツク間の制御相互接続上官
む本発明の装置の丸めの信号系のブロック図、第９Ｃ図
は信号系のｆｌ 物の位置にて生じるテレビジョン信号
のサンプリング及び位相関係金示すタイミング図、第１
０図は第９Ａ図に示される信号系の一部であるビデオ入
力回路（基準入力回路にほぼ等しい）の機能ブロック図
、第１１Ａ図は第９図に示される信号系の一部である基
準論理回路の機能ブロック図、第１１Ｂ図は第１１Ａ図
に示されるれる基準クロック発生器の部分の動作を示ず
夕・イミング図、第１２Ｃ図は第１２Ａ図に示される基
準クロック発生器の部分の動作を示すタイミング図、第
１３Ａ、Ｂ、Ｃ及びＤ図は第９Ａ図に示される信号系の
一部であるエンコーダ・スイッチ金子す電気回路図、第
１３Ｅ図は第１３Ａ−Ｄ図に示されるエンコーダ・スイ
ッチ回路に含まれたブリンキング・クロス削除信号発生
器のブロック図、第１３Ｆ図は再生時に２つのテレビジ
ョン・フィールトド共に生ぜしめられたブリンキング・
クロス削除信号のグラフ図、第１４図は第９Ａ図に示さ
れた信号系の一部であるエンコーダ・スイッチ及び同期
飴挿入回路の機能ブロック図、第１５Ａ図は第９人図に
示される信号系の一部であるデータ速度及び時間軸補正
回路の機能ブロック図、第１５Ｂ及び第１５Ｃ図は第１
５Ａ図に示されるデータ速度及び時間軸補正回路のため
のタイミング図、第１６図は第９Ａ図に示される信号系
の一部であるデータ転送回路＋７） ｊｌｌ ｆｌ ７
’ロック図、第１７図はクロミナンス・インバータ部分
が奇数対称を有するデジタル・トランスバーサル・フィ
ルタであるような第９Ａ図に示される信号系のクロマ分
離及び処理回路の一実施例のブロック図、第１８図は第
１７図のブロック図に示される回路のクロマ・インバー
タ部分のより詳細なブロック図、第１９及び２０図は第
９Ａ図に示される信号系のクロマ分離及び処理回路の別
実施例のブロック図、第２１図は単一の記憶されたフィ
ールドからカラー・テレビジョン信号の４フイールドを
再構成するために使用された回路の別実施例のブロック
図、第２２図は第９Ａ図に示される信号系の一部である
ブランキング挿入及びビット・ミューティング回路の機
能ブロック図、第２３図は第９Ａ図に示される信号系の
一部であるデジタル対アナログ変換及びバースト並びに
同期挿入回路の機能ブロック図、第２４図は信号系の等
化回路を含む再生回路のブロック図、第２５図は第２４
図に示される等化回路の一実施例のブロック図、第２６
図Ｉ／′ｉ第２４図に示される等化回路の別実施例のブ
ロック図、第２７図は周知の再生ヘッド及び前置増幅器
組合せ回路の再生応答を示すグラフ図、第２８図は第２
７図に示される曲線を補償する、第２４図に示される等
化回路によって与えられる等化曲線を示すグラフ図、第
２９図は実施例装置のコンピュータ制御系の中央ＭＷユ
ニット・インターフェース部分の機能ブロック図、第３
０図は実施例装置のコンピュータ制御系の遠隔アクセス
・ステーション・インターフェース部分の機能ブロック
図、第５１図は実施例装置のコンピュータ制御系の遠隔
アクセス・ステーション及び内部アクセス・ステーショ
ン部分の機能ブロック図、第３２Ａ及び３２Ｂ図は実施
例装置ノコンピュータ制御系の信号系インターフェース
部分の電気回路図、第３３Ａ及び３３Ｂ図は実施例装置
のコンピュータ制御系の第１のデータ、トラック・イン
ターフェース部分の機能ブロック図、第３４Ａ、 ３ａ
Ｂ、３４Ｃ，３４Ｄ、３４ｇ、３４Ｆ、３４Ｇ及び３４
Ｈ図は実施例装置のコンピュータ制御系の第２のデータ
・トラック・インターフェース部分の電気回路図、＠３
５Ａ及び３５Ｂ図は実施例装置のコンピュータ制御系の
ディスク・ドライブ・インターフェース部分の電気回路
図、第３６図は実施例装置のディスク駆動部分のディス
ク駆動サーボフェーズロック回路の機能ブロック図、第
５７人及びｓｙＢ図は実施例装置のディスク駆動部分の
ための記録再生制御回路の電気回路図、第３８Ａ及び３
８Ｂ図は実施例装置のディスク駆動部分のための記録タ
イミング回路の概略回路図、第５９図は実施例装置のデ
ィスク駆動部分のためのタイミング発生回路の電気回路
図、第４ＯＡ及び４０Ｂ図は実施例装置のディスク駆動
部分の九めの誤差検査回路の電気回路図、第４ＬＡ及び
４１Ｂ図は第３６図のブロック回路に示される装置のデ
ィスク駆動部分のためのディスク・フェーズロック制御
回路の電気回路図、第４２Ａ、 ４２Ｂ、 ４２Ｃ，４
２Ｂ図は第１０図のブＶ】ツク回路に示される信号系の
入力回路の電気回路図、第４３Ａ、 ４３Ｂ、 ４３Ｃ
及び４３Ｂ図は第１１図のブロック図に示される信号系
の基準論理回路の電気回路図、第４４Ａ、 ４４Ｂ、
４４Ｃ及び４４Ｂ図は第ｉ２Ａ図のブロック図に示され
る信号系の基準クロック発生器の電気回路図、第４５Ａ
、４５Ｂ、 ４５Ｃ及び４５Ｂ図は第１４図のブロック
図に示される信号系のエンコーダ及び同期語挿入回路の
電気回路図、第４５Ｅ図は第４５Ａ図に示されるデータ
・エンコーダ回路の動作を示すタイミング図、第４６人
。 ４６Ｂ、 ４６Ｃ，４６Ｂ図は第１５図のブロック図に
示される信号系のデータ・エンコーダ並びにデータ速度
及び時間軸補正回路の電気回路図、第４６Ｅ図は第４６
Ａ、４６Ｂ図に示されるデータ・エンコーダ回路の動作
を示すタイミング図、第４７人及び４７Ｂ図は第１６図
のブロック図に示される信号系のデータ転送回路の電気
回路図、第４８Ａ、４８Ｂ、４８０図は第１７図に示さ
れる信号系のクロマ部分のクロマ分離器の電気回路図、
第４９Ａ及び４９Ｂ図は第１８図のブロック図によって
示されるクロマ部分の実施例に於いて使用されるクロマ
・インバータ回路及びそのためのタイミング制御器の電
気回路図、第４９Ｃ図は第ａａＡ、４８Ｂ、 ４ａＣ及
び４８Ｄ図に概略示される信号系のクロマ・インバータ
回路のタイミング制御部分の機能ブロック図、第４９Ｄ
図は第４９Ｃ図に示されるクロマ・インバータのタイミ
ング制御部分の動作を示すタイミング図である。第４９
Ｅ及び下図は第２０図のブロック図に１って示されるク
ロマ部分の実施例に使用されるクロマ・インバータ回路
及び・そのためのタイミング制御器の電気回路図、第５
ＯＡ及び５０Ｂ図は第１７図のブロック図に示される信
号系のクロマ部分のクロマ帯域通過フィルタ回路の電気
回路図、第５１Ａ及び５１Ｂ図は第２２図のブロック図
に示される信号系のブランキング及びビット・ミューテ
・ｆング回路の電気回路凶、第５２Ａ、 ５２Ｂ、 ５
２Ｃ及び５２Ｄ［ｌは第２３図のブロック図に示される
信号系のデジタル対アナｉ′Ｏ２グ変換器並びにバース
ト及び同期挿入回路の電気回路図、第５３Ａ及び５３８
図は第２４図のブロック図に示される信号系の等化回路
の電気回路図、第５４Ａ及び５４Ｂ図は第２４図のブロ
ック図に示される再生回路に使用されている前置増幅器
の電気回路図、第５５Ａ、 ５５Ｂ、 ５５Ｃ及ヒ５５
Ｄ図は第３０図のブロック図に示されるコンピュータ制
御系の遠隔アクセス・ステーション・インターフェース
回路の電気回路図、第５６Ａ。 ５６Ｂ、５６Ｃ及び５６Ｄ図は第３１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及び内部アクセス・ステーシコン・キーボード回路
の電気回路図、第５７Ａ、５７Ｂ図は第３５囚のブロッ
ク図に示されるコンピュータ制御系の第１のデータ・ト
ラック・インターフェース回路の電気回路図、ｙＪＸ５
８Ａ、 ５８Ｂ、 ５８Ｃ及び５８１）図は実施例装置
のコンピュータ制御系の中央処理ユニット・インターフ
ェース部分の電気回路図、第５？Ａ、及び５９Ｂ図は第
３６図のブロック図に示される装置のディスク劇動部分
のデ・イスク・ブリドライバ部分の電気回路図、第６Ｏ
Ａ及び６０Ｂ図は実施例装置のデータ・インターフェー
ス部分の電気回路図、第６１図は操作者が操作時に使用
する種１のキー及びバーヲ特に示すアクセス指定パネル
・キーボードの一部の図、第６２Ａ、６２Ｂ及び６２Ｃ
図は第６１図に示されるアクセス指定パネルのアクセス
指定ステーション・キーボード回路を示す電気回路図で
ある。 図で７３はディスク駆動器、９３は同期及び剃搬送波分
離器、９４けクロック発生器、９５はアナログ対デジタ
ル変換器、９６は記録エンコーダ及び同期挿入回路、９
７は記録増［６、？’８は再生増幅器、９９は等化器及
びデータ検出器、１００はデコーダ及び時間軸補正器、
１０１はくし形フィルタ及びクロマ・インバータ、１０
２はデジタル対アナログ変換器、１０３は処理増幅器を
示す。 ４４２Ｆ 出Ｍ 人 アムペックス・コーポレーショ
ン′″−′ ）印
駆動ユニットを含む本発明を実施した装置の全体的な外
観金子す斜視図、第２図は操作者が本発明の装置全制御
する九めに使用することができる代表的な遠隔アクセス
・ステーション？示す拡大斜視図、第３図は操作者が作
動時に使用する種々のキー及びバ・−ｆｆ、ｌｖ！ｆに
示す第１図の内部アクセス・ステーションのキーボード
の一部の拡大図、８ｇ４図は本発明の全体装置の簡略化
された機能ブロック図、第５Ａ図は典型的なテレビジョ
ン偏置の一部としてその垂直期間を示す′図、第５Ｂ図
は水平同期パルス及びカラー・バースト信号音特に示す
カラー・テレビジョン信号の一部の図、第６図は記録動
作時に実施例装置を通る信号の路上簡略化して示す機能
ブロック図、第７図は再生動作時に実施例装置ｉｌｒ通
る信号の路を簡略化して示す機能ブＯツク図、第８図は
信号系、ディスク駆動器、関連した制御系及び操作者に
よって使用さｊするアク辷ス・ステーションの動作を制
御する内部コンピュータ制御系？示すブロック図、第９
人及び第９Ｂ図は種々のグＵツク間の制御相互接続上官
む本発明の装置の丸めの信号系のブロック図、第９Ｃ図
は信号系のｆｌ 物の位置にて生じるテレビジョン信号
のサンプリング及び位相関係金示すタイミング図、第１
０図は第９Ａ図に示される信号系の一部であるビデオ入
力回路（基準入力回路にほぼ等しい）の機能ブロック図
、第１１Ａ図は第９図に示される信号系の一部である基
準論理回路の機能ブロック図、第１１Ｂ図は第１１Ａ図
に示されるれる基準クロック発生器の部分の動作を示ず
夕・イミング図、第１２Ｃ図は第１２Ａ図に示される基
準クロック発生器の部分の動作を示すタイミング図、第
１３Ａ、Ｂ、Ｃ及びＤ図は第９Ａ図に示される信号系の
一部であるエンコーダ・スイッチ金子す電気回路図、第
１３Ｅ図は第１３Ａ−Ｄ図に示されるエンコーダ・スイ
ッチ回路に含まれたブリンキング・クロス削除信号発生
器のブロック図、第１３Ｆ図は再生時に２つのテレビジ
ョン・フィールトド共に生ぜしめられたブリンキング・
クロス削除信号のグラフ図、第１４図は第９Ａ図に示さ
れた信号系の一部であるエンコーダ・スイッチ及び同期
飴挿入回路の機能ブロック図、第１５Ａ図は第９人図に
示される信号系の一部であるデータ速度及び時間軸補正
回路の機能ブロック図、第１５Ｂ及び第１５Ｃ図は第１
５Ａ図に示されるデータ速度及び時間軸補正回路のため
のタイミング図、第１６図は第９Ａ図に示される信号系
の一部であるデータ転送回路＋７） ｊｌｌ ｆｌ ７
’ロック図、第１７図はクロミナンス・インバータ部分
が奇数対称を有するデジタル・トランスバーサル・フィ
ルタであるような第９Ａ図に示される信号系のクロマ分
離及び処理回路の一実施例のブロック図、第１８図は第
１７図のブロック図に示される回路のクロマ・インバー
タ部分のより詳細なブロック図、第１９及び２０図は第
９Ａ図に示される信号系のクロマ分離及び処理回路の別
実施例のブロック図、第２１図は単一の記憶されたフィ
ールドからカラー・テレビジョン信号の４フイールドを
再構成するために使用された回路の別実施例のブロック
図、第２２図は第９Ａ図に示される信号系の一部である
ブランキング挿入及びビット・ミューティング回路の機
能ブロック図、第２３図は第９Ａ図に示される信号系の
一部であるデジタル対アナログ変換及びバースト並びに
同期挿入回路の機能ブロック図、第２４図は信号系の等
化回路を含む再生回路のブロック図、第２５図は第２４
図に示される等化回路の一実施例のブロック図、第２６
図Ｉ／′ｉ第２４図に示される等化回路の別実施例のブ
ロック図、第２７図は周知の再生ヘッド及び前置増幅器
組合せ回路の再生応答を示すグラフ図、第２８図は第２
７図に示される曲線を補償する、第２４図に示される等
化回路によって与えられる等化曲線を示すグラフ図、第
２９図は実施例装置のコンピュータ制御系の中央ＭＷユ
ニット・インターフェース部分の機能ブロック図、第３
０図は実施例装置のコンピュータ制御系の遠隔アクセス
・ステーション・インターフェース部分の機能ブロック
図、第５１図は実施例装置のコンピュータ制御系の遠隔
アクセス・ステーション及び内部アクセス・ステーショ
ン部分の機能ブロック図、第３２Ａ及び３２Ｂ図は実施
例装置ノコンピュータ制御系の信号系インターフェース
部分の電気回路図、第３３Ａ及び３３Ｂ図は実施例装置
のコンピュータ制御系の第１のデータ、トラック・イン
ターフェース部分の機能ブロック図、第３４Ａ、 ３ａ
Ｂ、３４Ｃ，３４Ｄ、３４ｇ、３４Ｆ、３４Ｇ及び３４
Ｈ図は実施例装置のコンピュータ制御系の第２のデータ
・トラック・インターフェース部分の電気回路図、＠３
５Ａ及び３５Ｂ図は実施例装置のコンピュータ制御系の
ディスク・ドライブ・インターフェース部分の電気回路
図、第３６図は実施例装置のディスク駆動部分のディス
ク駆動サーボフェーズロック回路の機能ブロック図、第
５７人及びｓｙＢ図は実施例装置のディスク駆動部分の
ための記録再生制御回路の電気回路図、第３８Ａ及び３
８Ｂ図は実施例装置のディスク駆動部分のための記録タ
イミング回路の概略回路図、第５９図は実施例装置のデ
ィスク駆動部分のためのタイミング発生回路の電気回路
図、第４ＯＡ及び４０Ｂ図は実施例装置のディスク駆動
部分の九めの誤差検査回路の電気回路図、第４ＬＡ及び
４１Ｂ図は第３６図のブロック回路に示される装置のデ
ィスク駆動部分のためのディスク・フェーズロック制御
回路の電気回路図、第４２Ａ、 ４２Ｂ、 ４２Ｃ，４
２Ｂ図は第１０図のブＶ】ツク回路に示される信号系の
入力回路の電気回路図、第４３Ａ、 ４３Ｂ、 ４３Ｃ
及び４３Ｂ図は第１１図のブロック図に示される信号系
の基準論理回路の電気回路図、第４４Ａ、 ４４Ｂ、
４４Ｃ及び４４Ｂ図は第ｉ２Ａ図のブロック図に示され
る信号系の基準クロック発生器の電気回路図、第４５Ａ
、４５Ｂ、 ４５Ｃ及び４５Ｂ図は第１４図のブロック
図に示される信号系のエンコーダ及び同期語挿入回路の
電気回路図、第４５Ｅ図は第４５Ａ図に示されるデータ
・エンコーダ回路の動作を示すタイミング図、第４６人
。 ４６Ｂ、 ４６Ｃ，４６Ｂ図は第１５図のブロック図に
示される信号系のデータ・エンコーダ並びにデータ速度
及び時間軸補正回路の電気回路図、第４６Ｅ図は第４６
Ａ、４６Ｂ図に示されるデータ・エンコーダ回路の動作
を示すタイミング図、第４７人及び４７Ｂ図は第１６図
のブロック図に示される信号系のデータ転送回路の電気
回路図、第４８Ａ、４８Ｂ、４８０図は第１７図に示さ
れる信号系のクロマ部分のクロマ分離器の電気回路図、
第４９Ａ及び４９Ｂ図は第１８図のブロック図によって
示されるクロマ部分の実施例に於いて使用されるクロマ
・インバータ回路及びそのためのタイミング制御器の電
気回路図、第４９Ｃ図は第ａａＡ、４８Ｂ、 ４ａＣ及
び４８Ｄ図に概略示される信号系のクロマ・インバータ
回路のタイミング制御部分の機能ブロック図、第４９Ｄ
図は第４９Ｃ図に示されるクロマ・インバータのタイミ
ング制御部分の動作を示すタイミング図である。第４９
Ｅ及び下図は第２０図のブロック図に１って示されるク
ロマ部分の実施例に使用されるクロマ・インバータ回路
及び・そのためのタイミング制御器の電気回路図、第５
ＯＡ及び５０Ｂ図は第１７図のブロック図に示される信
号系のクロマ部分のクロマ帯域通過フィルタ回路の電気
回路図、第５１Ａ及び５１Ｂ図は第２２図のブロック図
に示される信号系のブランキング及びビット・ミューテ
・ｆング回路の電気回路凶、第５２Ａ、 ５２Ｂ、 ５
２Ｃ及び５２Ｄ［ｌは第２３図のブロック図に示される
信号系のデジタル対アナｉ′Ｏ２グ変換器並びにバース
ト及び同期挿入回路の電気回路図、第５３Ａ及び５３８
図は第２４図のブロック図に示される信号系の等化回路
の電気回路図、第５４Ａ及び５４Ｂ図は第２４図のブロ
ック図に示される再生回路に使用されている前置増幅器
の電気回路図、第５５Ａ、 ５５Ｂ、 ５５Ｃ及ヒ５５
Ｄ図は第３０図のブロック図に示されるコンピュータ制
御系の遠隔アクセス・ステーション・インターフェース
回路の電気回路図、第５６Ａ。 ５６Ｂ、５６Ｃ及び５６Ｄ図は第３１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及び内部アクセス・ステーシコン・キーボード回路
の電気回路図、第５７Ａ、５７Ｂ図は第３５囚のブロッ
ク図に示されるコンピュータ制御系の第１のデータ・ト
ラック・インターフェース回路の電気回路図、ｙＪＸ５
８Ａ、 ５８Ｂ、 ５８Ｃ及び５８１）図は実施例装置
のコンピュータ制御系の中央処理ユニット・インターフ
ェース部分の電気回路図、第５？Ａ、及び５９Ｂ図は第
３６図のブロック図に示される装置のディスク劇動部分
のデ・イスク・ブリドライバ部分の電気回路図、第６Ｏ
Ａ及び６０Ｂ図は実施例装置のデータ・インターフェー
ス部分の電気回路図、第６１図は操作者が操作時に使用
する種１のキー及びバーヲ特に示すアクセス指定パネル
・キーボードの一部の図、第６２Ａ、６２Ｂ及び６２Ｃ
図は第６１図に示されるアクセス指定パネルのアクセス
指定ステーション・キーボード回路を示す電気回路図で
ある。 図で７３はディスク駆動器、９３は同期及び剃搬送波分
離器、９４けクロック発生器、９５はアナログ対デジタ
ル変換器、９６は記録エンコーダ及び同期挿入回路、９
７は記録増［６、？’８は再生増幅器、９９は等化器及
びデータ検出器、１００はデコーダ及び時間軸補正器、
１０１はくし形フィルタ及びクロマ・インバータ、１０
２はデジタル対アナログ変換器、１０３は処理増幅器を
示す。 ４４２Ｆ 出Ｍ 人 アムペックス・コーポレーショ
ン′″−′ ）印
Claims (2)
- （１）アナログ・カラー・ビデオ情報信号の正確な再生
が行なわれうるように該情報信号を磁気媒体に記録すべ
く処理するための、下記手段よりなる装置。 （イ）上記情報信号から水平同期パルスを分離するため
の手段。 （ロ）上記情報信号をサンプリングし、サンプル値を、
クロマ副搬送波周波数の倍数である予定のデータ速度を
有する少なくとも１つのデジタル・データ・ストリーム
に変換するための手段。 （ハ）デジタル同期語を継続したビデオ・ラインの少な
くとも交互のものの上記水平ブランキング期間に挿入し
、上記同期語は、上記同期語と上記副搬送波との間の位
相関係が一定となるように上記クロマ副搬送波に対して
同期せしめられるようになす手段。 - （２）クロック操作されている少なくとも１つのデジタ
ル的にエンコードされたデータ・ストリームのデジタル
同期語を予定の周波数で入力に選択的に挿入するための
装置に於いて、その出力は選択的に挿入された同期語を
備えた上記データ・ストリームを有しており、各データ
・ストリームは、色副搬送波と各ビデオ・ラインに関連
した水平ブランキング期間と、継続したビデオ・フィー
ルドを分離する垂直ブランキング期間とを有する複合ビ
デオ信号の少なくとも１つのデジタル成分を表わす情報
内容を有しており、上記水平ブランキング期間は水平同
期パルスを有している、下記手段よりなる装置。 （イ）交互のラインを識別するために各上記データ・ス
トリームに挿入されるべき多ビット・デジタル同期語を
発生し、かつ附勢されると作動する発生手段。 （ロ）第１の状態に切換えられる際に、上記装置の入力
に与えられている上記データ・ストリームの流れを停止
することなしに、上記データ・ストリームの情報ストリ
ームを放棄するためのスイッチング手段。 （ハ）継続した水平ブランキング期間の少くとも交互の
ものの少くとも一部に生じる第１の時間期間の間上記デ
ータ・ストリームの情報内容を放棄させるために上記ス
イッチング手段を附勢し、かつ継続した水平ブランキン
グ期間の交互のものの上記第１の時間期間の間上記デー
タ・ストリームに上記同期語を挿入させるために上記発
生手段を附勢するための手段。 （ニ）上記水平ブランキング期間の少なくとも一部に生
じかつ複数の継続して生じる水平ブランキング期間を介
して伸びる第２の時間期間の間上記データ・ストリーム
の情報内容を放棄するために上記スイッチング手段を附
勢するための手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB7645195 | 1976-10-29 | ||
| GB4519576 | 1976-10-29 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Division JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0242888A true JPH0242888A (ja) | 1990-02-13 |
Family
ID=10436254
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
| JP63102890A Granted JPH0242890A (ja) | 1976-10-29 | 1988-04-27 | 直流レベル復原装置 |
| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
| JP63102889A Granted JPH0242889A (ja) | 1976-10-29 | 1988-04-27 | サンプリング装置 |
Family Applications Before (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
| JP63102890A Granted JPH0242890A (ja) | 1976-10-29 | 1988-04-27 | 直流レベル復原装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63102889A Granted JPH0242889A (ja) | 1976-10-29 | 1988-04-27 | サンプリング装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (5) | JPS5356004A (ja) |
| BE (1) | BE860257A (ja) |
| DE (8) | DE2759870C2 (ja) |
| FR (3) | FR2371838B1 (ja) |
| HK (6) | HK26286A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008230346A (ja) * | 2007-03-19 | 2008-10-02 | T S Tec Kk | 屋外車両用シート |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4251831A (en) | 1979-10-26 | 1981-02-17 | Kamath Bantval Y | Filter and system incorporating the filter for processing discrete samples of composite signals |
| JPS5730484A (en) * | 1980-07-30 | 1982-02-18 | Hitachi Denshi Ltd | Compensation system for speed error of reproduced video signal |
| NL187211C (nl) * | 1981-02-27 | Uniroyal Inc | Werkwijze voor de bereiding van een expandeerbaar mengsel, werkwijze voor de bereiding van geexpandeerde polymere materialen, alsmede werkwijze voor de bereiding van een hydrazodicarbonzuurester als bij verhitting gasafsplitsend middel. | |
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