JPH0242889A - サンプリング装置 - Google Patents
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- 238000005070 sampling Methods 0.000 claims abstract description 54
- 230000004044 response Effects 0.000 claims description 61
- 239000002131 composite material Substances 0.000 abstract description 34
- 238000010586 diagram Methods 0.000 description 189
- 238000012546 transfer Methods 0.000 description 107
- 230000007704 transition Effects 0.000 description 105
- 230000006870 function Effects 0.000 description 76
- 230000005540 biological transmission Effects 0.000 description 74
- 238000012545 processing Methods 0.000 description 74
- 210000003128 head Anatomy 0.000 description 68
- 230000033458 reproduction Effects 0.000 description 43
- 230000000875 corresponding effect Effects 0.000 description 42
- 240000007320 Pinus strobus Species 0.000 description 41
- 238000000034 method Methods 0.000 description 40
- 230000008859 change Effects 0.000 description 39
- 238000012937 correction Methods 0.000 description 38
- 238000003780 insertion Methods 0.000 description 38
- 230000037431 insertion Effects 0.000 description 38
- 230000015654 memory Effects 0.000 description 35
- 239000000523 sample Substances 0.000 description 34
- 239000003990 capacitor Substances 0.000 description 31
- 238000001514 detection method Methods 0.000 description 30
- 230000003111 delayed effect Effects 0.000 description 29
- 230000000295 complement effect Effects 0.000 description 26
- 230000008569 process Effects 0.000 description 26
- 238000007792 addition Methods 0.000 description 25
- 238000012360 testing method Methods 0.000 description 25
- 238000000926 separation method Methods 0.000 description 24
- 239000013598 vector Substances 0.000 description 24
- 230000000694 effects Effects 0.000 description 22
- 238000003825 pressing Methods 0.000 description 22
- 238000003860 storage Methods 0.000 description 22
- 238000006243 chemical reaction Methods 0.000 description 21
- 230000010363 phase shift Effects 0.000 description 21
- 230000001360 synchronised effect Effects 0.000 description 20
- 230000011664 signaling Effects 0.000 description 18
- 230000008929 regeneration Effects 0.000 description 17
- 238000011069 regeneration method Methods 0.000 description 17
- 240000004101 Iris pallida Species 0.000 description 14
- 235000015265 Iris pallida Nutrition 0.000 description 14
- 230000004397 blinking Effects 0.000 description 13
- 230000003321 amplification Effects 0.000 description 12
- 230000001276 controlling effect Effects 0.000 description 12
- 230000033001 locomotion Effects 0.000 description 12
- 238000003199 nucleic acid amplification method Methods 0.000 description 12
- 230000001960 triggered effect Effects 0.000 description 12
- 230000009471 action Effects 0.000 description 11
- 238000005286 illumination Methods 0.000 description 11
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000012217 deletion Methods 0.000 description 9
- 230000037430 deletion Effects 0.000 description 9
- 230000001629 suppression Effects 0.000 description 9
- 238000006073 displacement reaction Methods 0.000 description 8
- 239000013256 coordination polymer Substances 0.000 description 7
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 239000010931 gold Substances 0.000 description 7
- 229910052737 gold Inorganic materials 0.000 description 7
- FWYSBEAFFPBAQU-GFCCVEGCSA-N nodakenetin Chemical compound C1=CC(=O)OC2=C1C=C1C[C@H](C(C)(O)C)OC1=C2 FWYSBEAFFPBAQU-GFCCVEGCSA-N 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 7
- 230000001934 delay Effects 0.000 description 6
- 238000009432 framing Methods 0.000 description 6
- 238000009499 grossing Methods 0.000 description 6
- 125000002496 methyl group Chemical group [H]C([H])([H])* 0.000 description 6
- 102000016914 ras Proteins Human genes 0.000 description 6
- 230000002441 reversible effect Effects 0.000 description 6
- 238000007493 shaping process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 238000004891 communication Methods 0.000 description 5
- 230000004907 flux Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 230000001172 regenerating effect Effects 0.000 description 5
- 229920006395 saturated elastomer Polymers 0.000 description 5
- 230000000007 visual effect Effects 0.000 description 5
- 238000012952 Resampling Methods 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 4
- 235000015115 caffè latte Nutrition 0.000 description 4
- 235000009508 confectionery Nutrition 0.000 description 4
- 230000008878 coupling Effects 0.000 description 4
- 238000010168 coupling process Methods 0.000 description 4
- 238000005859 coupling reaction Methods 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- RDYMFSUJUZBWLH-UHFFFAOYSA-N endosulfan Chemical compound C12COS(=O)OCC2C2(Cl)C(Cl)=C(Cl)C1(Cl)C2(Cl)Cl RDYMFSUJUZBWLH-UHFFFAOYSA-N 0.000 description 4
- 230000001965 increasing effect Effects 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000011068 loading method Methods 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 238000012986 modification Methods 0.000 description 4
- 230000004048 modification Effects 0.000 description 4
- 201000004569 Blindness Diseases 0.000 description 3
- 230000004913 activation Effects 0.000 description 3
- 230000001427 coherent effect Effects 0.000 description 3
- 230000001143 conditioned effect Effects 0.000 description 3
- 238000005520 cutting process Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000994 depressogenic effect Effects 0.000 description 3
- 239000010432 diamond Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000001914 filtration Methods 0.000 description 3
- 238000012423 maintenance Methods 0.000 description 3
- 230000002829 reductive effect Effects 0.000 description 3
- 230000009466 transformation Effects 0.000 description 3
- 241000023320 Luma <angiosperm> Species 0.000 description 2
- 241000700159 Rattus Species 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 230000009699 differential effect Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 230000001976 improved effect Effects 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000004898 kneading Methods 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- OSWPMRLSEDHDFF-UHFFFAOYSA-N methyl salicylate Chemical compound COC(=O)C1=CC=CC=C1O OSWPMRLSEDHDFF-UHFFFAOYSA-N 0.000 description 2
- 238000001208 nuclear magnetic resonance pulse sequence Methods 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 238000011084 recovery Methods 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000013519 translation Methods 0.000 description 2
- 101150111329 ACE-1 gene Proteins 0.000 description 1
- 241000238876 Acari Species 0.000 description 1
- 238000012935 Averaging Methods 0.000 description 1
- 206010065929 Cardiovascular insufficiency Diseases 0.000 description 1
- 206010011224 Cough Diseases 0.000 description 1
- 102100022928 DNA repair protein RAD51 homolog 1 Human genes 0.000 description 1
- 206010011878 Deafness Diseases 0.000 description 1
- 102100029974 GTPase HRas Human genes 0.000 description 1
- 241000282412 Homo Species 0.000 description 1
- 101000620735 Homo sapiens DNA repair protein RAD51 homolog 1 Proteins 0.000 description 1
- 101000584633 Homo sapiens GTPase HRas Proteins 0.000 description 1
- 240000008415 Lactuca sativa Species 0.000 description 1
- 235000003228 Lactuca sativa Nutrition 0.000 description 1
- 241000254158 Lampyridae Species 0.000 description 1
- 101100118976 Mus musculus Clint1 gene Proteins 0.000 description 1
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 101100272276 Schizosaccharomyces pombe (strain 972 / ATCC 24843) bdc1 gene Proteins 0.000 description 1
- 206010041349 Somnolence Diseases 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 206010047700 Vomiting Diseases 0.000 description 1
- YTAHJIFKAKIKAV-XNMGPUDCSA-N [(1R)-3-morpholin-4-yl-1-phenylpropyl] N-[(3S)-2-oxo-5-phenyl-1,3-dihydro-1,4-benzodiazepin-3-yl]carbamate Chemical compound O=C1[C@H](N=C(C2=C(N1)C=CC=C2)C1=CC=CC=C1)NC(O[C@H](CCN1CCOCC1)C1=CC=CC=C1)=O YTAHJIFKAKIKAV-XNMGPUDCSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000011324 bead Substances 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 239000008280 blood Substances 0.000 description 1
- 210000004369 blood Anatomy 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 230000009028 cell transition Effects 0.000 description 1
- TVWHTOUAJSGEKT-UHFFFAOYSA-N chlorine trioxide Chemical compound [O]Cl(=O)=O TVWHTOUAJSGEKT-UHFFFAOYSA-N 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000012790 confirmation Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000002079 cooperative effect Effects 0.000 description 1
- 238000013479 data entry Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000000881 depressing effect Effects 0.000 description 1
- 230000001627 detrimental effect Effects 0.000 description 1
- 230000004069 differentiation Effects 0.000 description 1
- 210000005069 ears Anatomy 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000004880 explosion Methods 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 210000000744 eyelid Anatomy 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 235000013305 food Nutrition 0.000 description 1
- 230000037433 frameshift Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 210000003127 knee Anatomy 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000013011 mating Effects 0.000 description 1
- 239000003607 modifier Substances 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000001615 p wave Methods 0.000 description 1
- 238000012856 packing Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000003094 perturbing effect Effects 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 108010014186 ras Proteins Proteins 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 238000001454 recorded image Methods 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
- 238000009987 spinning Methods 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
- 238000011144 upstream manufacturing Methods 0.000 description 1
- 238000010200 validation analysis Methods 0.000 description 1
- 238000011179 visual inspection Methods 0.000 description 1
- 230000008673 vomiting Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N9/00—Details of colour television systems
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- H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B2220/00—Record carriers by type
- G11B2220/20—Disc-shaped record carriers
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記録再生装置に関し、特にデジタル技術分用い
てテレビジョン信号を記録及び再生する装置に関する。
てテレビジョン信号を記録及び再生する装置に関する。
テクノロジーの絶え間ない発達はテレビ放送局で現在用
いられている装置に多くの変化を与えるに至っている。
いられている装置に多くの変化を与えるに至っている。
最も最近の変化の一つは、商用放送テレビ局の操作の多
くの面で写真技術から磁気媒体が使われるようになった
ことでおる。例えば、放送される特作品はフィルムから
ではなく磁気テープから作られており、テレビ局のニュ
ース部ではニュース番組の映像を作るのに、次第にフィ
ルムカメラの使用からビデオ記録システムに変わって来
ている。更に、多くの放送局では移動送信機を使用して
おり、現地の映像を直接放送したシ、現地の映像を放送
局に送ってそのまま放送したり、ビデオテープに記録し
、編集し、後に放送するためｋこ用いる。これらの技術
の利点は、写真フィルムの使用と比較して、取扱いやす
く、柔軟性があり、処理が早いことであり、更に必要で
なくなつた情報が記録されている磁気テープを再使用す
ることもできる。
くの面で写真技術から磁気媒体が使われるようになった
ことでおる。例えば、放送される特作品はフィルムから
ではなく磁気テープから作られており、テレビ局のニュ
ース部ではニュース番組の映像を作るのに、次第にフィ
ルムカメラの使用からビデオ記録システムに変わって来
ている。更に、多くの放送局では移動送信機を使用して
おり、現地の映像を直接放送したシ、現地の映像を放送
局に送ってそのまま放送したり、ビデオテープに記録し
、編集し、後に放送するためｋこ用いる。これらの技術
の利点は、写真フィルムの使用と比較して、取扱いやす
く、柔軟性があり、処理が早いことであり、更に必要で
なくなつた情報が記録されている磁気テープを再使用す
ることもできる。
今日の商用テレビ局でいまだにフィルムがよく用いられ
るのは３５ミリフイルムを用いるテレシネという分野で
ある。テレシネはプログラム、コマーシャル、ニュース
等に用いられるビデオスチル画像を作成するのに、即ち
操作中スチル画像が用いられる時にはいつでも用いられ
る。平均的商用テレビ局では５５ミリフイルムのスライ
ドを約２０００〜５０００７アイル所有しているという
事実からテレシネの使用は広範囲であることが証明でき
よう。これらのファイルを全て維持するには、新しいス
ライドの導入、古くなったフィルムの廃棄、必要な時に
ただちに入手できるようにするだめの正確なインデック
スの維持等の煩わしい作業が必要である。一連のスライ
ドプログラムを組む場合、スライドファイルは人の手で
テレシネ部に運ばれ、清掃され、機械にかけられなけれ
ばならない。清掃作業をとってみても、はこりの粒子や
傷などによって、たとえ制作者が気をつけていても満足
のいく制作結果が得られないこともある。
るのは３５ミリフイルムを用いるテレシネという分野で
ある。テレシネはプログラム、コマーシャル、ニュース
等に用いられるビデオスチル画像を作成するのに、即ち
操作中スチル画像が用いられる時にはいつでも用いられ
る。平均的商用テレビ局では５５ミリフイルムのスライ
ドを約２０００〜５０００７アイル所有しているという
事実からテレシネの使用は広範囲であることが証明でき
よう。これらのファイルを全て維持するには、新しいス
ライドの導入、古くなったフィルムの廃棄、必要な時に
ただちに入手できるようにするだめの正確なインデック
スの維持等の煩わしい作業が必要である。一連のスライ
ドプログラムを組む場合、スライドファイルは人の手で
テレシネ部に運ばれ、清掃され、機械にかけられなけれ
ばならない。清掃作業をとってみても、はこりの粒子や
傷などによって、たとえ制作者が気をつけていても満足
のいく制作結果が得られないこともある。
更に、放送に使用した後、スライドは機械から取りだし
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものである。
ファイルに戻さなくてはならない。これらの制作、使用
、再格納には多くの手作業を必要とするので、多大な労
働力投資が必要である。テレシネ作業は、多くの近代的
な放送局で最も遅れた作業の一つであり、完全に自動化
した放送局の処理とは根本的に適合しないものである。
ビデオスチル画像を作成する装置として、テレシネ即ち
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、メチル画像のビデオ情報を磁気
媒体に記憶させるようにした記録再生装置に関するもの
である。本発明の装置は、磁気記憶媒体として一般的な
標準コンピュータディスク駆動装置を用い（後述するよ
うにある部分において変更を加えるが）、従ってスライ
ドに伴う多くの問題を解決することができる。スチル画
像は磁気媒体に記憶されるので、はこシや傷等による劣
化の問題は起こらない。更に、記録された情報は簡単に
処理できるので、同一のスチル画像を異なる場所で何人
かの操作員によって同時に用いること本できる。
不透明なグラフィック材とは対照的に、本発明はスチル
画像を記録及び再生し、メチル画像のビデオ情報を磁気
媒体に記憶させるようにした記録再生装置に関するもの
である。本発明の装置は、磁気記憶媒体として一般的な
標準コンピュータディスク駆動装置を用い（後述するよ
うにある部分において変更を加えるが）、従ってスライ
ドに伴う多くの問題を解決することができる。スチル画
像は磁気媒体に記憶されるので、はこシや傷等による劣
化の問題は起こらない。更に、記録された情報は簡単に
処理できるので、同一のスチル画像を異なる場所で何人
かの操作員によって同時に用いること本できる。
本発明の装置はスチル画像を記録再生するのに適用され
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸動化を変化させまたは変化させずに、記録再生
するように構成することもできる。
、ここではそのような処理に用いられるものとして一実
施例を説明するが、本発明の装置は一連の画像の動きを
、時間軸動化を変化させまたは変化させずに、記録再生
するように構成することもできる。
従って、本発明は特にテレビジョン信号を記録再生する
のに適用される改善された記録再生装置を提供すること
を目的とする。
のに適用される改善された記録再生装置を提供すること
を目的とする。
実施例の概略説明
第１〜３図に関連してよシ広く云えば、本発明は第１図
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７３を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７ｏのオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装［７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック２′２中にある内部アクセス・ステーション７８
のような多くのアクセス・ステーション装置を使用する
１人あるいはそれ以上の操作者によって制御される。必
要に応じて、ビデオモニタ７？、ベク）・ル及びｌ’−
ＡＪオツシロスコープがラック７２に示されるように使
用されてもよい。相制御スイッチ８１は内部アクセス・
ステーション７８の上方に設けられている。
で７０で示される記録及び再生装置に関し、これは、本
装置７０に関連した電気回路と共にラック７２の上部に
特に図示された種々のモニタ及び制御要素を含んだ２つ
のラック７１及び７２を有している。装置７０は、また
、右方のラック７２に近接して置かれた１対のディスク
駆動器７３を有し、各駆動器はディスク・パック７５を
装着して有している。２つのディスク駆動器を第１図に
図示しているが、装置７ｏのオン・ライン記憶容量を増
すためにディスク駆動器を増設してもよい。単一のディ
スク駆動器も使用できるが、単一のディスク駆動器だけ
では後述する機能の多くはなし得ない。装［７０の動作
は、第２図に示される遠隔アクセス・ステーション又は
ラック２′２中にある内部アクセス・ステーション７８
のような多くのアクセス・ステーション装置を使用する
１人あるいはそれ以上の操作者によって制御される。必
要に応じて、ビデオモニタ７？、ベク）・ル及びｌ’−
ＡＪオツシロスコープがラック７２に示されるように使
用されてもよい。相制御スイッチ８１は内部アクセス・
ステーション７８の上方に設けられている。
実施例装置は内部アクセス・ステーション７８又は遠隔
アクセス・ステーション７６を使用して操作者により制
御される。両ステーション共にキーボードを有し、それ
は数値キー及び機能キー及びバーと、３２文字表示５８
２を有し、表示器８２は使用時に機能動作を実行するた
めに必要な情報の読出しを与えると共に、アドレスされ
でいるあるスチルの職別に関する情報及び他の情報全表
示する。第２図に示された遠隔アクセス・ステーション
７６はそれぞれの遠隔アクセス・ステーションの代表的
なもので、好適実施例では７台までの遠隔アクセス・ス
テーションを装置７０の：ｌｉ制御のだめに使用できる
。第１図で８３として一般的に示されかつ第３図の拡大
破断図でも示される内部アクセス・ステージ７ン・キー
ボードは遠隔アクセス・ステーション（その機能キー数
は少ない。）よりもより大きな動作能力を有している。
アクセス・ステーション７６を使用して操作者により制
御される。両ステーション共にキーボードを有し、それ
は数値キー及び機能キー及びバーと、３２文字表示５８
２を有し、表示器８２は使用時に機能動作を実行するた
めに必要な情報の読出しを与えると共に、アドレスされ
でいるあるスチルの職別に関する情報及び他の情報全表
示する。第２図に示された遠隔アクセス・ステーション
７６はそれぞれの遠隔アクセス・ステーションの代表的
なもので、好適実施例では７台までの遠隔アクセス・ス
テーションを装置７０の：ｌｉ制御のだめに使用できる
。第１図で８３として一般的に示されかつ第３図の拡大
破断図でも示される内部アクセス・ステージ７ン・キー
ボードは遠隔アクセス・ステーション（その機能キー数
は少ない。）よりもより大きな動作能力を有している。
後述するようｒこ、キーボー ドは８４で一般的に示さ
れた大きなキー群とキーボードの左側に示された小さな
キー群８５とを含んでいる。まだ、制御スイッチ８６は
現に使用されるスチルの不注意Ｚ消去の可能性を回避す
るため通常及び削除動作間を切換えるために設けられて
もよい。
れた大きなキー群とキーボードの左側に示された小さな
キー群８５とを含んでいる。まだ、制御スイッチ８６は
現に使用されるスチルの不注意Ｚ消去の可能性を回避す
るため通常及び削除動作間を切換えるために設けられて
もよい。
第４図に示される非常に簡略化されたブロック図に於い
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、これは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる１、選択された
デ・ｆスフ駆動器７３内に設けられたゲート回路は信号
を選択された駆動器に於いて記録させるようにする。１
つ以上のディスク駆動器７５が記録信号インターフェー
ス回路８９によって与えられるビデオ信号を記録するた
めに同時に選択されることもできる。スイッチ回路を信
号インターフェース及び関連ゲート回路に代えて使用す
ることができ、信号を記録すべきディスク・パック７５
を南する選択されたディスク駆動器にのみ記録信号処理
回路８８によって与えられる信号を供給するようにして
もよい。
て、実施例装置は記録信号処理回路８８によって処理さ
れるビデオ入力信号を受け、これは、次いで、記録信号
インターフェース回路８９に与えられ、そこから全ての
ディスク駆動器７３に信号が与えられる１、選択された
デ・ｆスフ駆動器７３内に設けられたゲート回路は信号
を選択された駆動器に於いて記録させるようにする。１
つ以上のディスク駆動器７５が記録信号インターフェー
ス回路８９によって与えられるビデオ信号を記録するた
めに同時に選択されることもできる。スイッチ回路を信
号インターフェース及び関連ゲート回路に代えて使用す
ることができ、信号を記録すべきディスク・パック７５
を南する選択されたディスク駆動器にのみ記録信号処理
回路８８によって与えられる信号を供給するようにして
もよい。
再生時に、ディスク駆動器の１つからの信号は再生ス・
イツチ回路９０に与、ｔられ、そのスイッチ回路はそれ
ぞれがビデオ出力チャンネルを与える再生チャンネル９
１の１つに信号を与える。コンピュータ制御系９２は実
施例装置の種々の要素の全体動作を制御するために記録
処理回路、信号インターフェース及びスイッチ回路並び
にディスク駆動器とインターフェースされ、かつ遠隔ア
クセス・ステーション及ヒ内部アクセス・ステーション
ともインターフェースする。後述するように、デ・イス
ク・パックがオンラインである即ちそれがディスク駆動
器７３の１つに物理的にロードされているならば、操作
者はスチルの記録に当って特定のディスクを選択するこ
とができる。これに関して、実施例装置はそれが６４ま
での別々のディスク・パック（その１つのみが任意に１
つのディスク駆動器に配置されることができる）を識別
するようになっているためにディスク駆動器ではなくデ
ィスク・パックをアドレスするということを理解すべき
である。従って、実施例装置が２つのディスク駆動器を
持っている場合には、ただ２つのディスク・パックが１
度にオンラインせしめられることができる。操作者はス
チルを記録したい１つのディスク・パックのアドレスを
入れるためアクセス・ステーション・キーボード８５を
使用することができ、選択したディスク・パックを装荷
したディスク駆動器とのコンピュータの相互作用により
、選択されたオンライン・ディスク・パックに関して記
録操作を行なうことができる。同様に、操作者は１つの
ディスク駆動器のディスク・パックからスチル・フレー
ムを再生することができ、かつスチル・フレームを再生
したい再生チャンネルを定めることができる。
イツチ回路９０に与、ｔられ、そのスイッチ回路はそれ
ぞれがビデオ出力チャンネルを与える再生チャンネル９
１の１つに信号を与える。コンピュータ制御系９２は実
施例装置の種々の要素の全体動作を制御するために記録
処理回路、信号インターフェース及びスイッチ回路並び
にディスク駆動器とインターフェースされ、かつ遠隔ア
クセス・ステーション及ヒ内部アクセス・ステーション
ともインターフェースする。後述するように、デ・イス
ク・パックがオンラインである即ちそれがディスク駆動
器７３の１つに物理的にロードされているならば、操作
者はスチルの記録に当って特定のディスクを選択するこ
とができる。これに関して、実施例装置はそれが６４ま
での別々のディスク・パック（その１つのみが任意に１
つのディスク駆動器に配置されることができる）を識別
するようになっているためにディスク駆動器ではなくデ
ィスク・パックをアドレスするということを理解すべき
である。従って、実施例装置が２つのディスク駆動器を
持っている場合には、ただ２つのディスク・パックが１
度にオンラインせしめられることができる。操作者はス
チルを記録したい１つのディスク・パックのアドレスを
入れるためアクセス・ステーション・キーボード８５を
使用することができ、選択したディスク・パックを装荷
したディスク駆動器とのコンピュータの相互作用により
、選択されたオンライン・ディスク・パックに関して記
録操作を行なうことができる。同様に、操作者は１つの
ディスク駆動器のディスク・パックからスチル・フレー
ムを再生することができ、かつスチル・フレームを再生
したい再生チャンネルを定めることができる。
実施例装置は、４つの主たる動作状態のモード、即ち、
（１）記録／削除、（２）再生、（３）シーケンス・ア
ッセンブル、（４）７−ケンス再生を有している。記録
及び再生動作が第６及び７図を参照して最初に記載され
る。これら図はディスク駆動器７５の１つに関連した記
録及び再生時の信号路の概略ブロック図をそれぞれ示す
。
（１）記録／削除、（２）再生、（３）シーケンス・ア
ッセンブル、（４）７−ケンス再生を有している。記録
及び再生動作が第６及び７図を参照して最初に記載され
る。これら図はディスク駆動器７５の１つに関連した記
録及び再生時の信号路の概略ブロック図をそれぞれ示す
。
第６図の記録信号路のブロック図に於いて、複合ビデオ
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号よシ取り出される。入力段回路はまた後の再
生時に使用するための同期及び副搬送波信号をも再発生
し、従って、再発生された同期及び副搬送波信号は後段
の要素によって動作時に使用される基準信号を発生する
クロック発生器９４に与えられる。カラー・バースト成
分を有するクランプされたアナログ・ビデオ信号は、次
いでアナログ対デジタル（Ａ／Ｄ）変換器９５に与えら
れ、これは１ ［１７ＭＨｚのサンプリング速度での出
力信号を与える。この場合、各サンプル値は８ビツトの
情報よりなる。出力デジタル・ビデオ信号は非零復帰形
（ＮＲＺ）コードである。即ち、２進コードはハイレベ
ルとして「１」を等価なローレベルとして「０」を定め
る。デジタル化されたビデオ信号は８つの平行なうイン
（各ラインは各ビットに対応する）に生じ、次いでエン
コーダ及び同期語挿入器９６に与えられ、データ・スト
リームのＤＣ成分を最小とする点でデジタル磁気記録の
ためには特に優れている特殊な記録コード（ミラー・コ
ード又はミラー２乗コード）に変換される。この回路も
又、力２−・バースト同期成分によシ表示されるカラー
副搬送波の特定の位相角度に対して交番テレビジョン・
ラインに同期ワードを挿入する。この同期ワードは、各
サンプルにより表示される数値を規定するように合成さ
れねばならぬデータの８つの平行ビットにおける再生の
開学じるタイム・ペース補正およびエラーのスキューの
ための基準として使用される。８つの並列回線における
ディジタル・ビデオ情報は次に記録増巾回路１５５と、
ディスク駆動部７５によシデイジタル化ビデオ信号を記
録するための８つの記録ヘッドの２グル一プ間に切換る
選択されたディスク駆動部７３と関連するヘッド・スイ
ッチ回路９７に与えられる。ディスク駆動部は、そのス
ピンドルの回転速度が垂直同期にロックされ、回転ディ
スクの速度が毎分５６００回転となるようにサーボ制御
される。スピンドルの駆動を垂直同期にロックする事に
より、装置は、ディスク・パックの１回転当シ１テレビ
ジョン・フィールドを記録し、同時に８つのディスク表
面に８つのデータ・ストリームを記録する。１フイール
ドの記録の完了時、記録増巾回路１５５とヘッド・スイ
ッチ回路９７は、画像フレーム、即ち２つの走査された
テレビジョンフィールドが１６個の−・ラドを用いてデ
ィスク駆動部の２回転で記録されるように、別の組の８
個のディスク面上にテレビジョン・フレームの第２のフ
ィールドを同時に記録するための別の組のヘッドを作動
するよう指令される。１つのディスク・駆動部に位置さ
れる各ディスク・パックは８１５個のシリンダを含む事
が望ましく、その各々は１９の記録面を持ち、従って８
１５のディジタル・テレビジョン・フレームを記録する
。１つのディスク・パンクの１９のディスクの記録面の
各々に対して１つの続出し／書込みヘッドがあり、全て
のヘッドはその位置がリニア・モータで制御される共通
のキャリッジ上に垂直方向に整合されて取付けられてい
る。１つのシリンダは１つのディスク・パックの同じ半
径上に位置される全ての記録面を有する事を規定される
事を理解すべきである。然し、用語「トラック」を「シ
リンダ」の代９に本文に用い、従ってトラックとは同一
半径さの全ての記録面即ちシリンダ上の全表面を含む事
を意味する。このように、スチルを記録又は再生するた
めのアドレス指定されたトラックは、実際にその半径に
おいて利用できるシリンダ上の１９の個々の表面をさす
。記録に利用できる１９の表面の内、１つは、活動ビデ
オ情報の代りにアドレスおよび他の準備情報の記録に使
用され、特に「データートラック」と呼ばれる。１９の
表面の内２つは１つのパリティ・ビットを記録するのに
利用でき、１６の面は以下に更に説明するようにビデオ
・データの記録に使用される。又一般にサーボ・ヘッド
と呼ばれるヘッドの１つは、パックの製造者により予め
記録されたサーボ・トラック情報のみを含む２０番目の
ディスク・バック面上を移動する。このサーボ・トラン
クは、２つの機能、即ち、探査指令に続いて。
入力信号は入力段回路９３に最初に与えられ、そこで信
号のクランプが行なわれ、同期及び副搬送波成分が複合
ビデオ信号よシ取り出される。入力段回路はまた後の再
生時に使用するための同期及び副搬送波信号をも再発生
し、従って、再発生された同期及び副搬送波信号は後段
の要素によって動作時に使用される基準信号を発生する
クロック発生器９４に与えられる。カラー・バースト成
分を有するクランプされたアナログ・ビデオ信号は、次
いでアナログ対デジタル（Ａ／Ｄ）変換器９５に与えら
れ、これは１ ［１７ＭＨｚのサンプリング速度での出
力信号を与える。この場合、各サンプル値は８ビツトの
情報よりなる。出力デジタル・ビデオ信号は非零復帰形
（ＮＲＺ）コードである。即ち、２進コードはハイレベ
ルとして「１」を等価なローレベルとして「０」を定め
る。デジタル化されたビデオ信号は８つの平行なうイン
（各ラインは各ビットに対応する）に生じ、次いでエン
コーダ及び同期語挿入器９６に与えられ、データ・スト
リームのＤＣ成分を最小とする点でデジタル磁気記録の
ためには特に優れている特殊な記録コード（ミラー・コ
ード又はミラー２乗コード）に変換される。この回路も
又、力２−・バースト同期成分によシ表示されるカラー
副搬送波の特定の位相角度に対して交番テレビジョン・
ラインに同期ワードを挿入する。この同期ワードは、各
サンプルにより表示される数値を規定するように合成さ
れねばならぬデータの８つの平行ビットにおける再生の
開学じるタイム・ペース補正およびエラーのスキューの
ための基準として使用される。８つの並列回線における
ディジタル・ビデオ情報は次に記録増巾回路１５５と、
ディスク駆動部７５によシデイジタル化ビデオ信号を記
録するための８つの記録ヘッドの２グル一プ間に切換る
選択されたディスク駆動部７３と関連するヘッド・スイ
ッチ回路９７に与えられる。ディスク駆動部は、そのス
ピンドルの回転速度が垂直同期にロックされ、回転ディ
スクの速度が毎分５６００回転となるようにサーボ制御
される。スピンドルの駆動を垂直同期にロックする事に
より、装置は、ディスク・パックの１回転当シ１テレビ
ジョン・フィールドを記録し、同時に８つのディスク表
面に８つのデータ・ストリームを記録する。１フイール
ドの記録の完了時、記録増巾回路１５５とヘッド・スイ
ッチ回路９７は、画像フレーム、即ち２つの走査された
テレビジョンフィールドが１６個の−・ラドを用いてデ
ィスク駆動部の２回転で記録されるように、別の組の８
個のディスク面上にテレビジョン・フレームの第２のフ
ィールドを同時に記録するための別の組のヘッドを作動
するよう指令される。１つのディスク・駆動部に位置さ
れる各ディスク・パックは８１５個のシリンダを含む事
が望ましく、その各々は１９の記録面を持ち、従って８
１５のディジタル・テレビジョン・フレームを記録する
。１つのディスク・パンクの１９のディスクの記録面の
各々に対して１つの続出し／書込みヘッドがあり、全て
のヘッドはその位置がリニア・モータで制御される共通
のキャリッジ上に垂直方向に整合されて取付けられてい
る。１つのシリンダは１つのディスク・パックの同じ半
径上に位置される全ての記録面を有する事を規定される
事を理解すべきである。然し、用語「トラック」を「シ
リンダ」の代９に本文に用い、従ってトラックとは同一
半径さの全ての記録面即ちシリンダ上の全表面を含む事
を意味する。このように、スチルを記録又は再生するた
めのアドレス指定されたトラックは、実際にその半径に
おいて利用できるシリンダ上の１９の個々の表面をさす
。記録に利用できる１９の表面の内、１つは、活動ビデ
オ情報の代りにアドレスおよび他の準備情報の記録に使
用され、特に「データートラック」と呼ばれる。１９の
表面の内２つは１つのパリティ・ビットを記録するのに
利用でき、１６の面は以下に更に説明するようにビデオ
・データの記録に使用される。又一般にサーボ・ヘッド
と呼ばれるヘッドの１つは、パックの製造者により予め
記録されたサーボ・トラック情報のみを含む２０番目の
ディスク・バック面上を移動する。このサーボ・トラン
クは、２つの機能、即ち、探査指令に続いて。
ヘッド・スタックは、ヘッドの即時位置を決定するよう
カウントされるサーボ・トランクを横断し、探査位相の
完了後、サーボ・ヘッドはヘッド・キャリッジを適当な
サーボ・トラック上に心出しして保持するようリニア・
モータ位置を制御するのに使用されるエラー信号を生成
する。このようなフィードバック・システムを用いる事
により、１インチ（約２５．４ｍ）当り約４００本のト
ラック・即ちディスク・パック当り合計８１５本のトラ
ンクの半径方向バッキング密度の達成が可能である。
カウントされるサーボ・トランクを横断し、探査位相の
完了後、サーボ・ヘッドはヘッド・キャリッジを適当な
サーボ・トラック上に心出しして保持するようリニア・
モータ位置を制御するのに使用されるエラー信号を生成
する。このようなフィードバック・システムを用いる事
により、１インチ（約２５．４ｍ）当り約４００本のト
ラック・即ちディスク・パック当り合計８１５本のトラ
ンクの半径方向バッキング密度の達成が可能である。
本装置は、ディスク・パック・メモＩＪ−（ＤＭＩ波数
応答制限のため、アナログ・ビデオ信号は記録しないた
め、ビデオ信号は記録のためディジタル化される。ディ
ジタル化された信号が記録されるため、システムのビデ
オ信号対ノイズ比は、従来のビデオ・テープ・レコーダ
における如く、記録媒体およびプリアンプのノイズより
も量子化ノイズにより主として決定される。このように
、本装置は、約５８ ｄＢの８７Ｎ比を生じ、モワレお
よび残り時間ベースの工２−（残留時間軸誤差）の如き
効果は存在せず、記憶チャンネルのディジタル・ランダ
ム・エラーは多くの場合実際には目に見えない遇発的な
伝送エラーを生じる程度の低さである。
応答制限のため、アナログ・ビデオ信号は記録しないた
め、ビデオ信号は記録のためディジタル化される。ディ
ジタル化された信号が記録されるため、システムのビデ
オ信号対ノイズ比は、従来のビデオ・テープ・レコーダ
における如く、記録媒体およびプリアンプのノイズより
も量子化ノイズにより主として決定される。このように
、本装置は、約５８ ｄＢの８７Ｎ比を生じ、モワレお
よび残り時間ベースの工２−（残留時間軸誤差）の如き
効果は存在せず、記憶チャンネルのディジタル・ランダ
ム・エラーは多くの場合実際には目に見えない遇発的な
伝送エラーを生じる程度の低さである。
８つのディスク面の各々に毎秒ＩＣＬ７メガビツトの速
度でディジタル・データ・ストリームを記録する事によ
り、装置のリニア・パツキン密度は１インチ当シ約６０
００ビットであり、これはデータ処理における従来のデ
ィスク駆動部用途に使用されるよυも約６０％大きい。
度でディジタル・データ・ストリームを記録する事によ
り、装置のリニア・パツキン密度は１インチ当シ約６０
００ビットであり、これはデータ処理における従来のデ
ィスク駆動部用途に使用されるよυも約６０％大きい。
再生の間、第７図においては、ヘッドは、各画像フレー
ムを形成するフィールド当９８つの面からディジタル・
ビデオ情報を続出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線により搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果により信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ベア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のためのパルスの形態におる。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ベア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ベー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ベース・コレクタ回路１００は受取った信号を再処理し
てこれ等をチャンネル符号化フォーマットにおき、信号
を非零復帰ディジタル形態に復号し、ステーション基準
に対してディジタル信号をタイム・ベース補正して、デ
ータ・ビット回線により搬送される各データ・ストリー
ム中のデータ・ビット回線間の時間変位エラー（一般に
スキューエラーと呼ばれる）およびタイミング上の歪を
除去する。再生信号処理を簡単にするために、位相連続
クロック信号が、デコーダ、タイムベースコレクタ１０
０及び後段の回路の動作を適切な時間に行わせるために
用いられる。以下に詳しく述べるが、これは、画像フレ
ームの交互の再生において、同期語を正確に有する回路
１００のタイムベースコレクタ部分を保護する。このよ
うに、回路１００のタイム・ベース・コレクタ部分は、
１サンプルを規定する８ビツトを整合しかつステーショ
ン基準に対する各デ〜り・ビット回線におけるタイミン
グ歪を除去するよう作用する。し４か１〜ながら、上述
１．た同期語の位置の誤りは、交互に再生する際に画像
が水平方向にずれてＬ２まい、告示された映像内にジッ
タが現われてしまう結果となる。各再生チャンネルには
デコーダ兼タイム・ベース・コレクタ回路１００を設け
られ、各再生チャンネル内では８つのデータ・ビット・
ストリー・ムの各々が別個のデコーダ兼タイム・ベース
・コレクタを通過する事を知るべきである。次いで、回
路１００の出力は彩度情報を分離するコーム・フィルタ
兼彩度イバータ回路１０１に与えられ、４フイールドの
ＮＴＳＣシーケンスの再構成のために信号を選択的に反
転して再合成する。この再構成されたディジタル信号は
、ビデオ情報の記録された２つのフィールドの交互の再
生における同期語の位置の誤りを調整する回路１２７に
供給され、調整されたビデオ信号は、アナログ・ビデオ
信号を与えるディジタル・アナログ・コンバータ１０２
に与えられる。次に新らしい同期およびバーストがプロ
セス増巾器１０５によシ加算されて所望の再生チャンネ
ル９１の複合ビデオ・アナログ出力信号を生じる。
ムを形成するフィールド当９８つの面からディジタル・
ビデオ情報を続出し即ち再生し、２つのフィールドから
記録されたチャンネルの符号化されたディジタル・ビデ
オ信号を得る。再生成された信号は、８つのデータ・ビ
ット回線により搬送されるディジタル・ビデオ情報のデ
ータ情報を増巾しかつこれを等化およびデータディテク
タ回路９９に与える選択されるディスク駆動部７３と関
連する再生増巾回路１５５とヘッドスイッチ回路９７に
与えられる。等化回路は、記録と再生成プロセスの帯域
制限効果により信号に導入される位相および振巾歪を補
償し、再生成された信号の零交叉が明確かつ正確に設定
される事を保証する。等化作用に続いて、各データ・ビ
ット回線におけるチャンネル符号化信号は、ツイスト・
ベア回線上の信号システムの再生回路への伝送のため以
下に述べる如く処理される。処理されたチャンネル符号
化信号は、各零交叉即ちチャンネル符号化信号の信号状
態変換のためのパルスの形態におる。ディジタル・ビデ
オ情報の８つのデータ・ビットに対するツイスト・ベア
回線は、処理されたチャンネル符号化信号を本装置の１
つ以上の再生チャンネル９１のデコーダ兼タイム・ベー
ス・コレクタ回路１００に与える。デコーダ兼タイム・
ベース・コレクタ回路１００は受取った信号を再処理し
てこれ等をチャンネル符号化フォーマットにおき、信号
を非零復帰ディジタル形態に復号し、ステーション基準
に対してディジタル信号をタイム・ベース補正して、デ
ータ・ビット回線により搬送される各データ・ストリー
ム中のデータ・ビット回線間の時間変位エラー（一般に
スキューエラーと呼ばれる）およびタイミング上の歪を
除去する。再生信号処理を簡単にするために、位相連続
クロック信号が、デコーダ、タイムベースコレクタ１０
０及び後段の回路の動作を適切な時間に行わせるために
用いられる。以下に詳しく述べるが、これは、画像フレ
ームの交互の再生において、同期語を正確に有する回路
１００のタイムベースコレクタ部分を保護する。このよ
うに、回路１００のタイム・ベース・コレクタ部分は、
１サンプルを規定する８ビツトを整合しかつステーショ
ン基準に対する各デ〜り・ビット回線におけるタイミン
グ歪を除去するよう作用する。し４か１〜ながら、上述
１．た同期語の位置の誤りは、交互に再生する際に画像
が水平方向にずれてＬ２まい、告示された映像内にジッ
タが現われてしまう結果となる。各再生チャンネルには
デコーダ兼タイム・ベース・コレクタ回路１００を設け
られ、各再生チャンネル内では８つのデータ・ビット・
ストリー・ムの各々が別個のデコーダ兼タイム・ベース
・コレクタを通過する事を知るべきである。次いで、回
路１００の出力は彩度情報を分離するコーム・フィルタ
兼彩度イバータ回路１０１に与えられ、４フイールドの
ＮＴＳＣシーケンスの再構成のために信号を選択的に反
転して再合成する。この再構成されたディジタル信号は
、ビデオ情報の記録された２つのフィールドの交互の再
生における同期語の位置の誤りを調整する回路１２７に
供給され、調整されたビデオ信号は、アナログ・ビデオ
信号を与えるディジタル・アナログ・コンバータ１０２
に与えられる。次に新らしい同期およびバーストがプロ
セス増巾器１０５によシ加算されて所望の再生チャンネ
ル９１の複合ビデオ・アナログ出力信号を生じる。
アクセス・ステーションを用いる装置の作用説明
本装置の全般的作用については、次に、本装置を用いて
実施できる各種の機能の実施のだめの内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いるオペ１．／ −夕の文脈において説明す
る。本装置は又、第８図に示す如きリモート・アクセス
・ステージ３ン７６又は内部アクセス・ステーション７
８のいずれかを用いて作用するよう接続された補助アク
セス・パネル１１６（第８図参照） Ｃ＞キーボードか
らも操作できる。前述の如く、第２図に示されるリモー
ト・アクセス・ステーションは、第１図に示される装置
べ・イア２に位置される内部アクセス・ステクヨンにお
ける如く、左側の機能キー８５０段を有する。リモート
・アクセス・ステーションの左側の段８５は、内部アク
セス・ステーションの９７のキーと対照的に４つの機能
キーしか持たず、その結果これ以十の機能的操作はリモ
ート・アクセス・ステーションよりも内部アクセス・ス
テーションにおいて実施できる。
実施できる各種の機能の実施のだめの内部アクセス・ス
テーション又はリモート・アクセス・ステーションのい
ずれかを用いるオペ１．／ −夕の文脈において説明す
る。本装置は又、第８図に示す如きリモート・アクセス
・ステージ３ン７６又は内部アクセス・ステーション７
８のいずれかを用いて作用するよう接続された補助アク
セス・パネル１１６（第８図参照） Ｃ＞キーボードか
らも操作できる。前述の如く、第２図に示されるリモー
ト・アクセス・ステーションは、第１図に示される装置
べ・イア２に位置される内部アクセス・ステクヨンにお
ける如く、左側の機能キー８５０段を有する。リモート
・アクセス・ステーションの左側の段８５は、内部アク
セス・ステーションの９７のキーと対照的に４つの機能
キーしか持たず、その結果これ以十の機能的操作はリモ
ート・アクセス・ステーションよりも内部アクセス・ス
テーションにおいて実施できる。
特に、内部アクセス・ステーションは合計９つの機能キ
ーを有ｊ２２、その１つはスペアであり、他は以下のも
のを含む特定の条件に本装置をおくために押す事ができ
る。即ち、ＰＬＡＹ・スチル像の再生、ＲＥＣ／ＤＥＬ
：操作の記録ヌは削除、８ＥＱ・ＡＳＳＹ ニ一連の
スチルのアセンブリング、８ＥＱ・ＰＬＡＹニー・連の
スチルの再生である１、これ等４つの操作ｖ、リモート
・アクセス・ステーションにおけると同様に内部アクセ
ス・ステーションにおけるオペレータにより実施できる
。然し、前記の機能的操作に加えて、内部アクセス・ス
テーションは又下記の如き別の操作の実施にも用いられ
る。
ーを有ｊ２２、その１つはスペアであり、他は以下のも
のを含む特定の条件に本装置をおくために押す事ができ
る。即ち、ＰＬＡＹ・スチル像の再生、ＲＥＣ／ＤＥＬ
：操作の記録ヌは削除、８ＥＱ・ＡＳＳＹ ニ一連の
スチルのアセンブリング、８ＥＱ・ＰＬＡＹニー・連の
スチルの再生である１、これ等４つの操作ｖ、リモート
・アクセス・ステーションにおけると同様に内部アクセ
ス・ステーションにおけるオペレータにより実施できる
。然し、前記の機能的操作に加えて、内部アクセス・ス
テーションは又下記の如き別の操作の実施にも用いられ
る。
即ち、Ｅ−ｔｏ−Ｅ：ビデオ入力信号が全記録回路を経
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ人力信号のディスク駆動部への記録（％
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ＩＤＥＮＴ：特定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・バッ
ク・ライブラリーの一部となり得る新らしいバックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
ＫＤＵＰＥ：特定のディスク・バックに記憶される８つ
の全ディジタル・ビデオ情報を含む完全に複製のディス
ク・バックの調整用。このように、前述の８つの機能的
操作は、広義には操作モード即ち操作条件に基いて装置
の操作を定義する。
てディスク駆動部迄処理され、次に再生切換装置に与え
られて、ビデオ人力信号のディスク駆動部への記録（％
にテスト操作）以外の殆んど全ての事が同信号に行われ
るように再生回路を経て逆に処理される電子対電子作用
における操作用、ＰＡＣＫ ＩＤＥＮＴ：特定のディス
ク駆動部のデータ・トラック上に記録される識別データ
の検査用、ＰＡＣＫ ＤＥＦＩＮＥ ：ディスク・バッ
ク・ライブラリーの一部となり得る新らしいバックの全
データ・トラック上への識別データへの入力用、ＰＡＣ
ＫＤＵＰＥ：特定のディスク・バックに記憶される８つ
の全ディジタル・ビデオ情報を含む完全に複製のディス
ク・バックの調整用。このように、前述の８つの機能的
操作は、広義には操作モード即ち操作条件に基いて装置
の操作を定義する。
内部アクセス・ステーション７８と同様に各リモート・
アクセス・ステーション７６は、右Ｒのキー８４を有し
、これは両ステーション共同じである。第３図から判る
よりに、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字０乃至９、それぞれ入れたス
チルアドレスを１宛増分又は減分するための１＋１」お
よび「−１」キー ビデオ・チャンネル即ちシーケンス
・リスト文字金入れるキーＡ、Ｂ、Ｃ，シーケンス・リ
スト環をメモリーにロードするＬＩＳＴバー・シーケン
ス・リスト上の最後の項目が入れられる事をコンピュー
タ・システムに通知するためのＥＯＬキー、デイスプレ
のメツセージの起点を変更するためのＫＹＢＤ Ｒ’Ｉ
”Ｎ即ちキーボード・リターンキーおよびデータのコン
ピューターシステムへのエントリを完了させる開始指令
を生成するためのＩＮＩＴＩＡＴＥバーを含んでいる。
アクセス・ステーション７６は、右Ｒのキー８４を有し
、これは両ステーション共同じである。第３図から判る
よりに、キーボード段８４はアドレス・シーケンス・リ
スト等を入れるための数字０乃至９、それぞれ入れたス
チルアドレスを１宛増分又は減分するための１＋１」お
よび「−１」キー ビデオ・チャンネル即ちシーケンス
・リスト文字金入れるキーＡ、Ｂ、Ｃ，シーケンス・リ
スト環をメモリーにロードするＬＩＳＴバー・シーケン
ス・リスト上の最後の項目が入れられる事をコンピュー
タ・システムに通知するためのＥＯＬキー、デイスプレ
のメツセージの起点を変更するためのＫＹＢＤ Ｒ’Ｉ
”Ｎ即ちキーボード・リターンキーおよびデータのコン
ピューターシステムへのエントリを完了させる開始指令
を生成するためのＩＮＩＴＩＡＴＥバーを含んでいる。
更に、キーボード全体８３はＤＥＬ／ＥＤＩＴ ＥＮＡ
ＢＬＥバー１０４を有し、これは前述のキー・スイッチ
８６に関連して作動されるとバルク・トラックの個々の
スチル・フレームと作業トラックの全シーケンスを削除
させる。この場合、作業トラックとして定義される各デ
ィスク・パック上の８１５本のトラックの内６４本のト
ラック（アドレス１〜６４）があり、スチルのシーケン
スが再生のためアセンブルされるのはこれ等のトラック
上であり、２つを除いて、残りのトラックは恒久的なラ
イブラリ即ちファイルを提供するバルク・トラックとし
て定義される。
ＢＬＥバー１０４を有し、これは前述のキー・スイッチ
８６に関連して作動されるとバルク・トラックの個々の
スチル・フレームと作業トラックの全シーケンスを削除
させる。この場合、作業トラックとして定義される各デ
ィスク・パック上の８１５本のトラックの内６４本のト
ラック（アドレス１〜６４）があり、スチルのシーケン
スが再生のためアセンブルされるのはこれ等のトラック
上であり、２つを除いて、残りのトラックは恒久的なラ
イブラリ即ちファイルを提供するバルク・トラックとし
て定義される。
ある注意および抑制機能が装置内に組込まれ、スチルが
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
容易に又は少くても不都合にも消去されるか他の方法で
破壊される事のないように保証する。
このように、ＤＥＬ／ＥＤＩＴ ＥＮＡＢＬＥバーは、
作業トランク上の資料の編集を許容するよう作動できる
が、ベルク記憶メモリーからのスチルの削除又は作業ト
ラックにおけるスチルの全シーケンスの削去を許容する
にはキー・スイッチ８６と共に使用されねばならない。
作業トランク上の資料の編集を許容するよう作動できる
が、ベルク記憶メモリーからのスチルの削除又は作業ト
ラックにおけるスチルの全シーケンスの削去を許容する
にはキー・スイッチ８６と共に使用されねばならない。
第１図および第２図に示されるように、各アクセス・ス
テーション７６と７８は、メツセージ起点コード、オペ
レータ・データ・エントリ、コンピュータ・システム要
求および応答を提示するため使用されるデイスプレー８
２を有する。このデイスプレー装置は、望ましくは３２
文字の容箭を有する英数字ドツト・マトリックス・自己
走査デイスプレーである。コンピュータ・システム９２
は、状態を表示し、要求し、又は不適正即ち違法なエン
トリや他の工２−を識別するプリスプレー・ワードおよ
び記憶が生じるようにプログラムされている事が望まし
い。更に、以下に述べるように、オペレータがアクセス
・ステーションの１つの左設でモードに入る時、識別さ
れたモードは特定の順序のデータのエントリを要求する
。モードが選択されると、デイスプレーは、エントリの
シーケンスを経て、データ・メツセージの全ての要素が
入れられる迄デイスプレーを進行するカーソル記号でオ
ペレータをガイドする。エントリは、ＩＮＩＴＩＡＬＥ
ｚ（−が押されてコンピュータ・システム９２による
操作を開始する前であればいつでもクリヤおよび訂正が
できる。データの受取りと同時に、コンピュータ・シス
テム９２はデータ有効又は装置状態応答のいずれかであ
る戻りメツセージにデイスプレを切換る。もしこのデー
タが有効とされると、選択された操作が実行される。
テーション７６と７８は、メツセージ起点コード、オペ
レータ・データ・エントリ、コンピュータ・システム要
求および応答を提示するため使用されるデイスプレー８
２を有する。このデイスプレー装置は、望ましくは３２
文字の容箭を有する英数字ドツト・マトリックス・自己
走査デイスプレーである。コンピュータ・システム９２
は、状態を表示し、要求し、又は不適正即ち違法なエン
トリや他の工２−を識別するプリスプレー・ワードおよ
び記憶が生じるようにプログラムされている事が望まし
い。更に、以下に述べるように、オペレータがアクセス
・ステーションの１つの左設でモードに入る時、識別さ
れたモードは特定の順序のデータのエントリを要求する
。モードが選択されると、デイスプレーは、エントリの
シーケンスを経て、データ・メツセージの全ての要素が
入れられる迄デイスプレーを進行するカーソル記号でオ
ペレータをガイドする。エントリは、ＩＮＩＴＩＡＬＥ
ｚ（−が押されてコンピュータ・システム９２による
操作を開始する前であればいつでもクリヤおよび訂正が
できる。データの受取りと同時に、コンピュータ・シス
テム９２はデータ有効又は装置状態応答のいずれかであ
る戻りメツセージにデイスプレを切換る。もしこのデー
タが有効とされると、選択された操作が実行される。
キー８５の左側段で識別された各操作モードは６つの基
本的ステップで行われる。オペレータ（は最初モード選
択ボタンを押し、次にチャンネル二′・１択、記憶アド
レスおよび命令の形態でデータ金入れ、最後にＩＮＬ’
Ｌ’ＩＡＴＥバーを押し−Ｃ操作の実行を要する。
本的ステップで行われる。オペレータ（は最初モード選
択ボタンを押し、次にチャンネル二′・１択、記憶アド
レスおよび命令の形態でデータ金入れ、最後にＩＮＬ’
Ｌ’ＩＡＴＥバーを押し−Ｃ操作の実行を要する。
各種のモードについては、以下デイスプレーとオベレ〜
りに制御されるキーボードの相互作用に基いて記述する
。
りに制御されるキーボードの相互作用に基いて記述する
。
）’ＬＡＹモードにおいては、オン・ラインのスチルに
対するランダム・アクセスが行われ、即ち記憶域以外の
ディスク駆動部にあるディスクバックに位置されるスチ
ル像が与えられる。スチルは、ビデオ・チャンネル文字
（３チヤンネルが与えられる時はＡ、Ｂ又はＣ）および
５桁のスチル・アドレス番号を入れる事により選択され
る。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥ
バーが押され、アドレスがデイスプレーに示される時要
求されたアクセスをアクセスする。もし違法又はオフラ
インのスチル・アドレスが要求されると、コンビュータ
・システムはデイスプレーを経てオペレータにそのよう
に通知する。スチルの識別データから続出されたアドレ
スが入れられたアドレスと異なり又コンピュータ・シス
テムハ（真のタリー・エラ）を含み得なければ、出力ビ
デオはブラックになシ、エラー・メツセージがデイスプ
レーに示されるパック内で隣接するスチルがアドレス指
定されると、次又は前のスチルが「＋１」又は「−１３
中−のいずれかを押し、次にＩＮＩＴＩＡＴＥバーを押
す事によりアドレス指定される。
対するランダム・アクセスが行われ、即ち記憶域以外の
ディスク駆動部にあるディスクバックに位置されるスチ
ル像が与えられる。スチルは、ビデオ・チャンネル文字
（３チヤンネルが与えられる時はＡ、Ｂ又はＣ）および
５桁のスチル・アドレス番号を入れる事により選択され
る。コンピュータ・システム９２は、ＩＮＩＴＩＡＴＥ
バーが押され、アドレスがデイスプレーに示される時要
求されたアクセスをアクセスする。もし違法又はオフラ
インのスチル・アドレスが要求されると、コンビュータ
・システムはデイスプレーを経てオペレータにそのよう
に通知する。スチルの識別データから続出されたアドレ
スが入れられたアドレスと異なり又コンピュータ・シス
テムハ（真のタリー・エラ）を含み得なければ、出力ビ
デオはブラックになシ、エラー・メツセージがデイスプ
レーに示されるパック内で隣接するスチルがアドレス指
定されると、次又は前のスチルが「＋１」又は「−１３
中−のいずれかを押し、次にＩＮＩＴＩＡＴＥバーを押
す事によりアドレス指定される。
シーケンス・リストの編成のため、オペレータは、オン
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割されるメモリーに入れる
。１セクシヨンはＬ８ＴＡ。
・ライン又はオフ・ラインの５桁のアドレスをそれぞれ
６４項の内２セクションに分割されるメモリーに入れる
。１セクシヨンはＬ８ＴＡ。
他方はリストＬ８’ｆ’Ｂとして識別される。各リスト
は項目番号１乃至６４を有する。１アドレスをリストす
るため、スチルは最初ビデオチャンネル文字および５桁
のメチル・アドレスを入れる事により選択される。キー
ボード上のＬＩＳＴバーが次に押され、最初の項目番号
とリスト識別がオペレータにより要求される。これ等文
字がキーボードに入れられた時、ＩＮＩＴＩＡＴＥバー
が押されてメモリーへの転送が生じる。デイスプレーは
戻り（「Ｎ）メツセージに切換り、オペレータに転送の
完了を通知する。この時次のスチルがリストのため選択
できる。項目（ＩＴＭ）番号は、以降のりスティングが
スチル・アドレスに入れ、ＬＳＴを次いでＩＮＩＴＩＡ
ＴＥバーを押すだけで行われるように、コンピュータ制
御システムにより１宛自動的に増分される。リストの最
後のＩＴＭ番号に続いて、「リストの終り（ＥＯＬ）Ｊ
ボタンをＩＮＩＴＩＡＴＥバが押される前に押さねばな
らない。もしリステ・インクの前にスチルを見たければ
、スチルのアドレス指定し、ＩＮＩＴＩＡＴＥ バー
ヲＬｓＴバーｔＴｒ前に押す。スチルのその後のりステ
ィングは前述の如く行われる。もし選択されたスチルが
オフラインであれば、依然としてリストに記憶され得る
が、スチルは明らかに見る事ができない。メモリーにお
いて記憶されたシーケンス・リストから、シーケンスは
以下に記述するようにアセンブルできる。
は項目番号１乃至６４を有する。１アドレスをリストす
るため、スチルは最初ビデオチャンネル文字および５桁
のメチル・アドレスを入れる事により選択される。キー
ボード上のＬＩＳＴバーが次に押され、最初の項目番号
とリスト識別がオペレータにより要求される。これ等文
字がキーボードに入れられた時、ＩＮＩＴＩＡＴＥバー
が押されてメモリーへの転送が生じる。デイスプレーは
戻り（「Ｎ）メツセージに切換り、オペレータに転送の
完了を通知する。この時次のスチルがリストのため選択
できる。項目（ＩＴＭ）番号は、以降のりスティングが
スチル・アドレスに入れ、ＬＳＴを次いでＩＮＩＴＩＡ
ＴＥバーを押すだけで行われるように、コンピュータ制
御システムにより１宛自動的に増分される。リストの最
後のＩＴＭ番号に続いて、「リストの終り（ＥＯＬ）Ｊ
ボタンをＩＮＩＴＩＡＴＥバが押される前に押さねばな
らない。もしリステ・インクの前にスチルを見たければ
、スチルのアドレス指定し、ＩＮＩＴＩＡＴＥ バー
ヲＬｓＴバーｔＴｒ前に押す。スチルのその後のりステ
ィングは前述の如く行われる。もし選択されたスチルが
オフラインであれば、依然としてリストに記憶され得る
が、スチルは明らかに見る事ができない。メモリーにお
いて記憶されたシーケンス・リストから、シーケンスは
以下に記述するようにアセンブルできる。
記録／削除モードにおいては、記録は削除されたバルク
゛トラック上で行う事ができ、アセンブルされたシーケ
ンスはバルク・トラックを占有できるように削除できる
。父、このモードにおいてアセンブルされたシーケンス
の個々のスチルを２Ｍ記録する事も可能である。スチル
の記録のための通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁のパック
・アドレス即ちスチルが記録されるべき１乃至６４、お
よびスチルが次に利用可能なトラックに記録されるため
トラック・アドレスの代りに５つの零を入れる事である
。ＩＮＩＴＩＡＴＥバーを押すと同時に、コンピュータ
・システム９２はアドレス指定されたパックにおける次
に利用可能な削除されたトラックを自動的に探査し、真
のタリー検査に続いて記録を行う。この探査は、コンピ
ュータシステムの状況メモリーに生じ、削除されたもの
を見出すためトラックのステッピングは必要としない。
゛トラック上で行う事ができ、アセンブルされたシーケ
ンスはバルク・トラックを占有できるように削除できる
。父、このモードにおいてアセンブルされたシーケンス
の個々のスチルを２Ｍ記録する事も可能である。スチル
の記録のための通常の手続きは、記録されたビデオがモ
ニターされるビデオ・チャンネルの文字、２桁のパック
・アドレス即ちスチルが記録されるべき１乃至６４、お
よびスチルが次に利用可能なトラックに記録されるため
トラック・アドレスの代りに５つの零を入れる事である
。ＩＮＩＴＩＡＴＥバーを押すと同時に、コンピュータ
・システム９２はアドレス指定されたパックにおける次
に利用可能な削除されたトラックを自動的に探査し、真
のタリー検査に続いて記録を行う。この探査は、コンピ
ュータシステムの状況メモリーに生じ、削除されたもの
を見出すためトラックのステッピングは必要としない。
記録の後、ＲＴＮデイスプレはコンピュータ・システム
により更新され、スチルが記録された５桁のアドレスを
反映する。もし記録が許容されなかったら、オペレータ
はその旨通知される。オフ・ライン・パックが、次に利
用可能なトラックの記録を行うために駆動部に載せられ
ると、パンク識別モードを用いる全てのトラックの最初
の探査がその状況をコンピュータ・システムのメモリー
に確立するために必要となる。パックがオンラインの状
態を維持する限り、次に利用可能なトラックの記録はこ
の最初の探査が繰返される事を要求しない。
により更新され、スチルが記録された５桁のアドレスを
反映する。もし記録が許容されなかったら、オペレータ
はその旨通知される。オフ・ライン・パックが、次に利
用可能なトラックの記録を行うために駆動部に載せられ
ると、パンク識別モードを用いる全てのトラックの最初
の探査がその状況をコンピュータ・システムのメモリー
に確立するために必要となる。パックがオンラインの状
態を維持する限り、次に利用可能なトラックの記録はこ
の最初の探査が繰返される事を要求しない。
もし特定のトラック上にスチルを記録したい場合は、オ
ペレータはＩＮＩＴＩＡＴＥバーを押す前にビデオ・チ
ャンネル文字と５桁のアドレスを入れなければならない
。もし記録されたスチルが特定のトラックに存在してい
れば記録は行われず、オペレータはデイスプレを通じて
トラックが占有すれている旨通知される。
ペレータはＩＮＩＴＩＡＴＥバーを押す前にビデオ・チ
ャンネル文字と５桁のアドレスを入れなければならない
。もし記録されたスチルが特定のトラックに存在してい
れば記録は行われず、オペレータはデイスプレを通じて
トラックが占有すれている旨通知される。
スチルの削除のためには、その５桁のアドレスを入れね
ばならず、削除機能は、ＮＯＲＭ／ＤＥＬキ−・スイッ
チを作動させ次にＤＥＬ／ＥＤＩ’ｌ’ＥＮＡＢＬＥお
よびＩＮＩＴＩＡＴＥバーを同時に押す事により開始さ
れる。然し、もしＩＮＩＴＩＡＴＥバーがＤＥＬ ／
ＥＤＩＴ ＥＮＡＢＬＥバーの押される前に押されると
、トラックのビデオを見る事ができる。
ばならず、削除機能は、ＮＯＲＭ／ＤＥＬキ−・スイッ
チを作動させ次にＤＥＬ／ＥＤＩ’ｌ’ＥＮＡＢＬＥお
よびＩＮＩＴＩＡＴＥバーを同時に押す事により開始さ
れる。然し、もしＩＮＩＴＩＡＴＥバーがＤＥＬ ／
ＥＤＩＴ ＥＮＡＢＬＥバーの押される前に押されると
、トラックのビデオを見る事ができる。
これを見た後、削除操作は同時にＤＥＬ／Ｅｌ）ＩＴＥ
ＮＡＢＬＥおよび開始パーを押す事により再び開始する
事かで尊る。これにより、メチルが削除される前にその
視覚検査が可能となる。
ＮＡＢＬＥおよび開始パーを押す事により再び開始する
事かで尊る。これにより、メチルが削除される前にその
視覚検査が可能となる。
スチルのアセンブルされた全シーケンス又はシーケンス
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除される最初の、メチルのＩ
ＴＭ番号を通常のトラック・アドレス・エントリの代り
に入れる。コンピュータ・システムはこの入力された番
号がバルク トラックではなく作業トランクを定義し、
シーケンスの削除を開始する事を自動的に識別する。Ｎ
ＯＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ７ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよびＩＮＩＴＩＡＴＥバーは
１６１時に削除を行うように押される。ＥＯＬ（エンド
オブリスト）として識別される項目が削除された後削除
が終了する。
の最後のスチルで完結するシーケンスの一部を削除する
ため、このシーケンスで削除される最初の、メチルのＩ
ＴＭ番号を通常のトラック・アドレス・エントリの代り
に入れる。コンピュータ・システムはこの入力された番
号がバルク トラックではなく作業トランクを定義し、
シーケンスの削除を開始する事を自動的に識別する。Ｎ
ＯＲＭ／ＤＥＬキーは作動させられ、ＤＥＬ ７ ＥＤ
Ｉ Ｔ ＥＮＡＢＬＥおよびＩＮＩＴＩＡＴＥバーは
１６１時に削除を行うように押される。ＥＯＬ（エンド
オブリスト）として識別される項目が削除された後削除
が終了する。
アセンブルを完了したシーケンスの最終編集が必要トな
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
ＥおよびＩＮＩ’ｌ”ＩＡＴＥバーを押す事によりこの
モードにおいてアセンブルさレタスチルを２重記録する
事が可能である。この２重記録能力は前述の如くバルク
・トラックにではなく作業トラックにのみ与えられる事
を理解すべきである。
った場合は、その５桁のアドレスにより作業トラックを
アドレス指定し、同時にＤＥＬ／ＥＤＩＴ ＥＮＡＢＬ
ＥおよびＩＮＩ’ｌ”ＩＡＴＥバーを押す事によりこの
モードにおいてアセンブルさレタスチルを２重記録する
事が可能である。この２重記録能力は前述の如くバルク
・トラックにではなく作業トラックにのみ与えられる事
を理解すべきである。
一連のスチルをアセンブルするため、斗ρＡＳＳＹボタ
ンを押す。このモードは、シーケンス・リストにおける
一連の虫目を指定されたバックに自動的にアセンブルさ
せる。このシーケンスをアセンブルするためには、アセ
ンブルされたシーケンスを受取るだめのバックの２桁の
アドレスが入れられ、次いで、このシーケンスにおける
最初のＩ’ｌ”Ｍ番号およびＬＳＴ文字が続く。ＩＮＩ
’ｉ”ＩＡＴＥバーが押されると、コンピュータ・シス
テムは自動的にオンライン・スチルをアドレス指定され
たパンクの作業トラックにアセンブルする。もしアセン
ブリ操作中オフライン・スチルに遭遇すると、オフライ
ン状況表示がデイスプレ上に生じる。オンライン項目の
アセンブリが完了すると、リスト項目を含む各オフライ
ン・パンクがデイスプレー上に識別される。オフライン
・スチルをアセンブルに付加するには、前のオフライン
・スチルを含むディスクパックと共に別のアセンブル操
作が行ｂｈなければならない。シーケンス・リストに異
なるオフライン・バック・アドレスと同数のアセンブリ
処理を行う必要がある。各アセンブル操作においては、
前にアセンブルされたメチルは撹乱されない。各ディス
ク・バックにおいては、作業トラックは各項目番に表示
されて６４項目の各バックにおいて最大限にアセンブル
された７−ケンス長を与える。１シーケンスにおける各
項目が作業トラック上にアセンブルされる時、０ＣＣＵ
ＰＩＥＤ状況表示で記録される。この状況は１つの項目
が別のシーケンスから同じ作業トラック上にアセンブル
されないようにする。
ンを押す。このモードは、シーケンス・リストにおける
一連の虫目を指定されたバックに自動的にアセンブルさ
せる。このシーケンスをアセンブルするためには、アセ
ンブルされたシーケンスを受取るだめのバックの２桁の
アドレスが入れられ、次いで、このシーケンスにおける
最初のＩ’ｌ”Ｍ番号およびＬＳＴ文字が続く。ＩＮＩ
’ｉ”ＩＡＴＥバーが押されると、コンピュータ・シス
テムは自動的にオンライン・スチルをアドレス指定され
たパンクの作業トラックにアセンブルする。もしアセン
ブリ操作中オフライン・スチルに遭遇すると、オフライ
ン状況表示がデイスプレ上に生じる。オンライン項目の
アセンブリが完了すると、リスト項目を含む各オフライ
ン・パンクがデイスプレー上に識別される。オフライン
・スチルをアセンブルに付加するには、前のオフライン
・スチルを含むディスクパックと共に別のアセンブル操
作が行ｂｈなければならない。シーケンス・リストに異
なるオフライン・バック・アドレスと同数のアセンブリ
処理を行う必要がある。各アセンブル操作においては、
前にアセンブルされたメチルは撹乱されない。各ディス
ク・バックにおいては、作業トラックは各項目番に表示
されて６４項目の各バックにおいて最大限にアセンブル
された７−ケンス長を与える。１シーケンスにおける各
項目が作業トラック上にアセンブルされる時、０ＣＣＵ
ＰＩＥＤ状況表示で記録される。この状況は１つの項目
が別のシーケンスから同じ作業トラック上にアセンブル
されないようにする。
シーケンス再生（ＳＥＱ ＰＬＡＹ）操作モードにおい
ては、その各々のシーケンス項目番号によるバックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケンスの再生のためには、ビデ
オ・チャンネル文字、２桁のバック・アドレスおよび最
初のｌＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記ＩＴＭ番号に割％てられたスチ
ルがアクセスされる。ＲＴＮデイスプレがこの時更新さ
れてアクセスちれたスチルのアドレス、ビデオ・チャン
ネル文字およびＩＴＭ番号を含む。又、キーボードＩ
１’Ｍ番号は、シーケンス内の順次項目が単にＩＮＩＴ
ＩＡＴＥバーを押して新らしいデータを入れずにアクセ
スできるように、自動的に１宛増進される。リストにお
ける次の項目をスキップするだめ、右側段の「＋１」キ
ーを押しこれによりキーボードＩＴＭ番号を２だけ増分
する。同様に、「−１」ボタンを押すと項目番号を１宛
減分する。シケンス内の最後ＩＴＭが再生されると、リ
ストＥＯＬの終りがデイスプレーされる。もしＩＮ工Ｔ
ＩＡＴＥバーをＥＯＬ項目が再生された後押せば、再生
はＥＯＬ項目に止まる。補助アクセス・パネルの付設に
より、２つの駆動部に位置するディスク・パックの作業
トラックに記憶されたスチルは、順次再生操作のためア
クセスできる。本文に述べる装置においては、補助アク
セス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴ
Ｅバーと補助アクセス・パネル選択キーを必要とするに
過ぎない。アクセス・ステーションは補助アクセスパネ
ルとインターフェースするよう構成され、このためアク
セス・ステーションの機能キーは補助パネルにより行わ
れる操作と関連するデータを入れるために使用される。
ては、その各々のシーケンス項目番号によるバックの作
業トラックにおいてアセンブルされたスチルへのアクセ
スが許容される。１シーケンスの再生のためには、ビデ
オ・チャンネル文字、２桁のバック・アドレスおよび最
初のｌＴＭ番号を入れねばならない。ＩＮＩＴＩＡＴＥ
バーが押されると、前記ＩＴＭ番号に割％てられたスチ
ルがアクセスされる。ＲＴＮデイスプレがこの時更新さ
れてアクセスちれたスチルのアドレス、ビデオ・チャン
ネル文字およびＩＴＭ番号を含む。又、キーボードＩ
１’Ｍ番号は、シーケンス内の順次項目が単にＩＮＩＴ
ＩＡＴＥバーを押して新らしいデータを入れずにアクセ
スできるように、自動的に１宛増進される。リストにお
ける次の項目をスキップするだめ、右側段の「＋１」キ
ーを押しこれによりキーボードＩＴＭ番号を２だけ増分
する。同様に、「−１」ボタンを押すと項目番号を１宛
減分する。シケンス内の最後ＩＴＭが再生されると、リ
ストＥＯＬの終りがデイスプレーされる。もしＩＮ工Ｔ
ＩＡＴＥバーをＥＯＬ項目が再生された後押せば、再生
はＥＯＬ項目に止まる。補助アクセス・パネルの付設に
より、２つの駆動部に位置するディスク・パックの作業
トラックに記憶されたスチルは、順次再生操作のためア
クセスできる。本文に述べる装置においては、補助アク
セス・パネルは僅かに２つのキー、即ちＩＮＩＴＩＡＴ
Ｅバーと補助アクセス・パネル選択キーを必要とするに
過ぎない。アクセス・ステーションは補助アクセスパネ
ルとインターフェースするよう構成され、このためアク
セス・ステーションの機能キーは補助パネルにより行わ
れる操作と関連するデータを入れるために使用される。
順次再生操作のための条件がアクセス・ステーションお
よヒ補助アクセス・パネルに対して−だんセットされる
と、補助アクセス・パネルにより制御される駆動部にお
けるディスク・パックからのスチルはこのパネルのＩＮ
ＩＴＩＡＴＥバーを操作する事によシアクセスでキル力
、アクセス・ステーションにより制御される駆動部のデ
ィスク・パンクからのステルは該アクセス・ステーショ
ンのＩＮＩ’ｌ”ＬＡ’Ｉ’Ｅ バーを操作する事によ
りアクセスできる。関連するアクセス・ステーションの
デイスプレー８２と共に補助アクセス・パネルのデイス
プレーは前述の如く更新されて、順次再生操作の状況を
オペレータに通知し続ける。
よヒ補助アクセス・パネルに対して−だんセットされる
と、補助アクセス・パネルにより制御される駆動部にお
けるディスク・パックからのスチルはこのパネルのＩＮ
ＩＴＩＡＴＥバーを操作する事によシアクセスでキル力
、アクセス・ステーションにより制御される駆動部のデ
ィスク・パンクからのステルは該アクセス・ステーショ
ンのＩＮＩ’ｌ”ＬＡ’Ｉ’Ｅ バーを操作する事によ
りアクセスできる。関連するアクセス・ステーションの
デイスプレー８２と共に補助アクセス・パネルのデイス
プレーは前述の如く更新されて、順次再生操作の状況を
オペレータに通知し続ける。
Ｅ−ｔｏ−Ｅモードは、内部アクセス・ステーションの
左側段のＥ−ｔｏ−Ｅボタンを押す事により設定され、
ディスク・パックをバイパスして記録および再生プロセ
スとは独立するチャンネル上のビデオ性能の評価を可能
にする。駆動部へのディジタル・ビデオ入力は、選択さ
れると、直接ビデオ再生チャンネルに送られ、このモー
ドにおいては、信号経路に対する個々のビデオ・チャン
ネルの選択が可能である。操作を行うには、ビデオ・チ
ャンネル文字のディスク駆動部番号を入れ、ＩＮＩＴＩ
ＡＴＥバーを押せばＥ−ｔｎ−Ｅビデオはモニターに利
用できる。再びＩＮＩＴＩＡＴＥバーを押せば、システ
ムを再生モードに戻し、ディスクのビデオを見る事がで
きる。性能特性の決定のだめの性能診断および維持検査
においては、このＥ−ｔ。
左側段のＥ−ｔｏ−Ｅボタンを押す事により設定され、
ディスク・パックをバイパスして記録および再生プロセ
スとは独立するチャンネル上のビデオ性能の評価を可能
にする。駆動部へのディジタル・ビデオ入力は、選択さ
れると、直接ビデオ再生チャンネルに送られ、このモー
ドにおいては、信号経路に対する個々のビデオ・チャン
ネルの選択が可能である。操作を行うには、ビデオ・チ
ャンネル文字のディスク駆動部番号を入れ、ＩＮＩＴＩ
ＡＴＥバーを押せばＥ−ｔｎ−Ｅビデオはモニターに利
用できる。再びＩＮＩＴＩＡＴＥバーを押せば、システ
ムを再生モードに戻し、ディスクのビデオを見る事がで
きる。性能特性の決定のだめの性能診断および維持検査
においては、このＥ−ｔ。
−Ｅモードは有効である。
パック識別モードに入れるには、ＰＡＣＫ ＩＤＥＮ
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・パックの全てのデータ・トラッ
クに記録された識別データを胱出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・パックにおけ
る各トラックの検査が行われる。検査において遭遇した
誤りのパック・アドレスの数も又表示される。
Ｔキーを押す。このモードはコンピュータ制御システム
のメモリーにディスク・パックの全てのデータ・トラッ
クに記録された識別データを胱出し記憶するための一手
段を提供する。このモードが選択され、ビデオ・チャン
ネル表示装置とディスク駆動番号が入れられる時、ＩＮ
ＩＴＩＡＴＥバーが押されるとディスク・パックにおけ
る各トラックの検査が行われる。検査において遭遇した
誤りのパック・アドレスの数も又表示される。
パック規定モードはＰＡＣＫ ＤＥＦＩＮＥキーを押し
て入シ、このモードは新らしいパックのライプ２りへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部Ｊｌｉ１は、この駆動部上のどんなパックもこのモー
ドが開始されると自動的に新らしいパックになるように
、規定ディスク駆動部として表示される。このモードは
、新らしい２桁のパック・アドレスを入れ、ＮＯＲＭ／
ＤＥＬキー・スイッチ８６を作動させ、次にＤＥＤ／Ｅ
ＤＩＴ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同
時に押す事により開始される。ディスク駆動部において
は、パックのデータ・トラックが新らしい識別データで
記録され、各トラックは削除された表示で記録される。
て入シ、このモードは新らしいパックのライプ２りへの
挿入を容易にする。ディスク駆動部の１つ、例えば駆動
部Ｊｌｉ１は、この駆動部上のどんなパックもこのモー
ドが開始されると自動的に新らしいパックになるように
、規定ディスク駆動部として表示される。このモードは
、新らしい２桁のパック・アドレスを入れ、ＮＯＲＭ／
ＤＥＬキー・スイッチ８６を作動させ、次にＤＥＤ／Ｅ
ＤＩＴ ＤＥＦＩＮＥキーとＩＮＩＴＩＡＴＥバーを同
時に押す事により開始される。ディスク駆動部において
は、パックのデータ・トラックが新らしい識別データで
記録され、各トラックは削除された表示で記録される。
識別操作の完了は、デイスプレー上のＦＩＮＩＳＨＥＤ
メツセージによυ信号される。
メツセージによυ信号される。
ＰＡＣＫ ＤＵＰＥキーを押す事により行われるパック
２重化モードにおいては、ディスク・パックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
２重化モードにおいては、ディスク・パックに記録され
たディジタル・ビデオ情報全体の完全な複写が行える。
このモードにおいては、ディスク駆動部の１つ、例えば
駆動部ム１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。パック複写モードを開
始するには、オペレータは２桁のパンク・アドレスを入
れ、ＮＯＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩ’ｌ’ ＥＮＡＢＬＥおよび１Ｎ
ＩＴＩＡ’ｒＥバーを同時に押す。装置は自動的に各ソ
ース・パックのトラックの内容をレセプタ・ディスク駆
動部にあるパックにおける対応するトラックに転送スル
。レセプタ・パック番号は複写モードの選択に続いて入
れられたパック番号となる。複写操作の完了はデイスプ
レー上でＦＩＮＩＳＨＥＤメッセジにより信号される。
駆動部ム１がソースとして定義され、他は複写操作のた
めのレセプタとして定義される。パック複写モードを開
始するには、オペレータは２桁のパンク・アドレスを入
れ、ＮＯＲＭ／ＤＥＬキー・スイッチ８６を作動させ、
次いでＤＥＬ／ＥＤＩ’ｌ’ ＥＮＡＢＬＥおよび１Ｎ
ＩＴＩＡ’ｒＥバーを同時に押す。装置は自動的に各ソ
ース・パックのトラックの内容をレセプタ・ディスク駆
動部にあるパックにおける対応するトラックに転送スル
。レセプタ・パック番号は複写モードの選択に続いて入
れられたパック番号となる。複写操作の完了はデイスプ
レー上でＦＩＮＩＳＨＥＤメッセジにより信号される。
又、実施されるべき操作のモードを規定する左側段８５
におけるキーはこれが活動状態におかれた晴点灯するタ
イプである事も知るべきである。
におけるキーはこれが活動状態におかれた晴点灯するタ
イプである事も知るべきである。
このように、再生操作がＰＬＡＹキーを押す事で選択さ
れる時、このキ〜は点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
れる時、このキ〜は点灯し、装置がこの操作モードから
解除される迄点灯された状態を維持する。
コンピュータ制御システム９２を制御するアクセス・ス
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムのフローチャートが第６３図に含まれている。
テーションの操作に基いて前記の機能説明を行う制御プ
ログラムのフローチャートが第６３図に含まれている。
コーｙイ己−二−！−制」（システム
特に第４図のブロック図に示されるコンピュータ制御シ
ステムに関しては第８図のブロック図に更に詳細に示さ
れている。コンピュータシステム９２は、中央処理装置
即ちｅｐｕ １０６と、装置の操作に用いられる各種装
置の制御を行うためいくつかのインターフェース装置と
連絡する関連したグユグラム記憶メモリー装置を有する
事が示されている。単一の主要バス１０５は、Ｃｐｕ１
０６、メモリー装ｗｔ１０７およびいくつかのインター
フェース間にアドレスおよびデータ情報の両方を転送す
るために設けられ、アドレスおよびデータ情報はこのバ
ス１０５に沿って時間的に多重化される。いくつかの回
線からなる割込みバス１４５は、Ｃｐｓ １０６をオヘ
レータにより使用されるアクセス・ステーションに接続
して本装置による諸機能の性能を指向させるために設け
られる。アクセス・ステーションがＣＩ）１１１０６の
サービスを要求する時は必ず、ステーションはリモート
・アクセス・ステーション・インターフェース１１５に
より割込み指令をバス１４３の回線上ｔｌ−Ｃｐｕ迄送
らせる。これは、ｃｐｕにその操作を割込ませて呼出し
ステーションにサービスさせる。更に、いくつかの制御
回線からなる制御バス１４４は、諸装置を接続し、その
間に制御、タイミングおよび状況の情報を伝送するだめ
のステーションをインターフェースしかつアクセスする
ために設けられている。メモリー装置１０７に記憶され
た制御プログラムの方向下で、ｃｐｕｌ ０６は、アク
セス・ステーション、アクセス・ハネル又ハ他のシステ
ムのアクセス装置の操作に応答して受取った１組の命令
を解釈し７、必要なルーチンと演算関数を実行してコン
ピュータ・システム９２を（−２て所要の機能操作に本
装置により実施させるものである。制御プログラムがｃ
ｐｕ １０６に受取った命令を実行させて本装置に可能
な諸機能操作を実施する方決については、第６３図に含
まれるフローチャートに記述されている。このフローチ
ャートにより説明される制御プログラムは、ディジタル
機器社によシ製造されるｃｐｕと協動するように構成さ
れ、これについては以下に記される。
ステムに関しては第８図のブロック図に更に詳細に示さ
れている。コンピュータシステム９２は、中央処理装置
即ちｅｐｕ １０６と、装置の操作に用いられる各種装
置の制御を行うためいくつかのインターフェース装置と
連絡する関連したグユグラム記憶メモリー装置を有する
事が示されている。単一の主要バス１０５は、Ｃｐｕ１
０６、メモリー装ｗｔ１０７およびいくつかのインター
フェース間にアドレスおよびデータ情報の両方を転送す
るために設けられ、アドレスおよびデータ情報はこのバ
ス１０５に沿って時間的に多重化される。いくつかの回
線からなる割込みバス１４５は、Ｃｐｓ １０６をオヘ
レータにより使用されるアクセス・ステーションに接続
して本装置による諸機能の性能を指向させるために設け
られる。アクセス・ステーションがＣＩ）１１１０６の
サービスを要求する時は必ず、ステーションはリモート
・アクセス・ステーション・インターフェース１１５に
より割込み指令をバス１４３の回線上ｔｌ−Ｃｐｕ迄送
らせる。これは、ｃｐｕにその操作を割込ませて呼出し
ステーションにサービスさせる。更に、いくつかの制御
回線からなる制御バス１４４は、諸装置を接続し、その
間に制御、タイミングおよび状況の情報を伝送するだめ
のステーションをインターフェースしかつアクセスする
ために設けられている。メモリー装置１０７に記憶され
た制御プログラムの方向下で、ｃｐｕｌ ０６は、アク
セス・ステーション、アクセス・ハネル又ハ他のシステ
ムのアクセス装置の操作に応答して受取った１組の命令
を解釈し７、必要なルーチンと演算関数を実行してコン
ピュータ・システム９２を（−２て所要の機能操作に本
装置により実施させるものである。制御プログラムがｃ
ｐｕ １０６に受取った命令を実行させて本装置に可能
な諸機能操作を実施する方決については、第６３図に含
まれるフローチャートに記述されている。このフローチ
ャートにより説明される制御プログラムは、ディジタル
機器社によシ製造されるｃｐｕと協動するように構成さ
れ、これについては以下に記される。
装置の制御を行うために、Ｃｐｕ ｊ ０６とメモリー
装置１０７が主要バス１０５を介してアドレス・デコー
ダ装置１１３を含む中央処理装置インターフェース１０
８に接続され、前記デコード装置は、ＣＩ’ｕ １０６
から情報を受取るかこれに情報を伝送するよう選択され
るシステム装置を識別する。ディジタル機器社のｃｐｕ
においては、１６ビツトのアドレスが使用されて選択さ
れたシステム装置を識別する。
装置１０７が主要バス１０５を介してアドレス・デコー
ダ装置１１３を含む中央処理装置インターフェース１０
８に接続され、前記デコード装置は、ＣＩ’ｕ １０６
から情報を受取るかこれに情報を伝送するよう選択され
るシステム装置を識別する。ディジタル機器社のｃｐｕ
においては、１６ビツトのアドレスが使用されて選択さ
れたシステム装置を識別する。
この１６ビツト・アドレスの３つの最上位ビットは、メ
モリー装置Ｉｔ１０７における周辺装置がメモリー列の
１つがｃｐｕ １０６との接続のため選択されるかどう
かを識別する。
モリー装置Ｉｔ１０７における周辺装置がメモリー列の
１つがｃｐｕ １０６との接続のため選択されるかどう
かを識別する。
アドレスの次の１３の最上位ビットは、選択されたシス
テム装置内で要求されたｌ特定のアドレスの場所を識別
するアドレス・ワードを形成する。
テム装置内で要求されたｌ特定のアドレスの場所を識別
するアドレス・ワードを形成する。
バイト構成のアドレス指定方式がディジタル機器１１の
ｃｐｕに採用され、このアドレス・ワードの最下位ビッ
トは奇数バイト・アドレスと偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕに採用され、このアドレス・ワードの最下位ビッ
トは奇数バイト・アドレスと偶数バイト・アドレスのい
ずれが受取られるかを識別する。
ｃｐｕ １０６は、装置を構成する他のシステムと非同
期的に作用する。然し、他の装置はシステム・クロック
に対しては同期的に作用する。
期的に作用する。然し、他の装置はシステム・クロック
に対しては同期的に作用する。
非同期的に作用するＣｐｕ １０６と他の同期的に作用
スルシステムの時間的インターフェース作用ハ、主要バ
ス１０５のアドレス／データ・多ｉ−ｒイクルの関アド
レス時間で行われ、このアドレス時間においてＣｐｕ
１０６により発されるバス同期信号によシ遂行されて、
制御回線１４４の１つを経てｃｐｕインターフェース１
０８に伝送される。ｃｐｕイ／ター７エース１０８はバ
ス同期信号に応答してアドレス時間でアドレス・ワード
により決定される適当な装置選択信号を発生し、これに
より選択されたシステム装置とのｃｐｕ １０６とイン
ターフェースｔ−許容する。
スルシステムの時間的インターフェース作用ハ、主要バ
ス１０５のアドレス／データ・多ｉ−ｒイクルの関アド
レス時間で行われ、このアドレス時間においてＣｐｕ
１０６により発されるバス同期信号によシ遂行されて、
制御回線１４４の１つを経てｃｐｕインターフェース１
０８に伝送される。ｃｐｕイ／ター７エース１０８はバ
ス同期信号に応答してアドレス時間でアドレス・ワード
により決定される適当な装置選択信号を発生し、これに
より選択されたシステム装置とのｃｐｕ １０６とイン
ターフェースｔ−許容する。
本文で述べた装置においては、本装置に望まれる各種の
機能操作を行うためいくつかの周辺装置が使用されてい
る。１６ビツト・アドレスの５つの最上位ビットが１周
辺装置がｃｐｕ １０６とインターフェースするために
要求された事を識別する時、アドレス・デコード装置１
１３がｃｐｕにより指令されて１５ビツトのアドレス・
ワードを復号し、２１本の別個の装置選回線のどれがｃ
ｐｕと所要の周辺袋を間のインターフェースを作用させ
るため作動させられるべきかを識別する。６本の装置選
択回線は、外部のテレタイプのや−・ボード１１（Ｂ：
連絡するためのテレタイプ・インターフェース装置１０
９か、低テープ・リーダ１１１又はｃｐｕ１０６から受
取るか又はこれに伝送するための読出専用メモ＋７−１
１２を作動させるのに使用される。グループ回１ＩＪ１
１４によシ示される如き第８図の右側に延びる１５本の
別個の装置選択回線は、ｃｐｕ ＋ ０６とインターフ
ェースするための別の周辺装置を作動させるのに使用さ
れる。制御回１１４４上を所要の周辺装置に対してｃｐ
ｕ １０６により送出される制御信号は、本装置により
行われるべき機能操作に従って、所要の周辺装置がｃｐ
ｕ １０６から受取るか又はこれに伝送するよう条件付
けられているかを決定スル。リモート・アクセス・ステ
ーションツインターフエース１１５に関しては、ｃｐｓ
＋ ｏ ６とインターフェンスする事を必要とする時
、回線１１２１上でこのインターフェースに与えられる
ＵＡＲＴクロック・タイミング信号がｃｐｕインターフ
ェース１０８により生成される。
機能操作を行うためいくつかの周辺装置が使用されてい
る。１６ビツト・アドレスの５つの最上位ビットが１周
辺装置がｃｐｕ １０６とインターフェースするために
要求された事を識別する時、アドレス・デコード装置１
１３がｃｐｕにより指令されて１５ビツトのアドレス・
ワードを復号し、２１本の別個の装置選回線のどれがｃ
ｐｕと所要の周辺袋を間のインターフェースを作用させ
るため作動させられるべきかを識別する。６本の装置選
択回線は、外部のテレタイプのや−・ボード１１（Ｂ：
連絡するためのテレタイプ・インターフェース装置１０
９か、低テープ・リーダ１１１又はｃｐｕ１０６から受
取るか又はこれに伝送するための読出専用メモ＋７−１
１２を作動させるのに使用される。グループ回１ＩＪ１
１４によシ示される如き第８図の右側に延びる１５本の
別個の装置選択回線は、ｃｐｕ ＋ ０６とインターフ
ェースするための別の周辺装置を作動させるのに使用さ
れる。制御回１１４４上を所要の周辺装置に対してｃｐ
ｕ １０６により送出される制御信号は、本装置により
行われるべき機能操作に従って、所要の周辺装置がｃｐ
ｕ １０６から受取るか又はこれに伝送するよう条件付
けられているかを決定スル。リモート・アクセス・ステ
ーションツインターフエース１１５に関しては、ｃｐｓ
＋ ｏ ６とインターフェンスする事を必要とする時
、回線１１２１上でこのインターフェースに与えられる
ＵＡＲＴクロック・タイミング信号がｃｐｕインターフ
ェース１０８により生成される。
装置選択回１１１４と関連する周辺装置についてハ、リ
モート・アクセス・ステーション・インク−７エース１
１５ｉｊバス１０５ｉリモート・アクセス・ステーショ
ン７６と補助アクセス・パネル１１６とリモート・アク
セス・ステーション又は内部のアクセス・ステーション
７８を介してインターフェースし、図示の如く４本の装
置選択回線を必要とする。ディスク駆動部インターフェ
ース１１８ハ、バスをディスク駆動部回路とインターフ
ェースし、３本の選択回線を必要とする。信号システム
・インターフェース１１９は、信号システムの記録およ
び再生処理回路のため同じインターフェース作用を行い
、５本の装置選択回線を必要とする。データ・トラック
・インターフェース１２０は、３つのディスク駆動部の
各々のデータ・トラック面とディスク駆動部に位置され
た作用的に関連する回路と信号システムに対して同様な
インターフェース作用を与え、３本の装置選択回線を必
要とする。
モート・アクセス・ステーション・インク−７エース１
１５ｉｊバス１０５ｉリモート・アクセス・ステーショ
ン７６と補助アクセス・パネル１１６とリモート・アク
セス・ステーション又は内部のアクセス・ステーション
７８を介してインターフェースし、図示の如く４本の装
置選択回線を必要とする。ディスク駆動部インターフェ
ース１１８ハ、バスをディスク駆動部回路とインターフ
ェースし、３本の選択回線を必要とする。信号システム
・インターフェース１１９は、信号システムの記録およ
び再生処理回路のため同じインターフェース作用を行い
、５本の装置選択回線を必要とする。データ・トラック
・インターフェース１２０は、３つのディスク駆動部の
各々のデータ・トラック面とディスク駆動部に位置され
た作用的に関連する回路と信号システムに対して同様な
インターフェース作用を与え、３本の装置選択回線を必
要とする。
コンピュータ・インターフェース１２１ ｉｊ 、バス
１０５と中央処理装置１０６を、他のビデオ記録装置等
を含むテレビジョン・スタジオ全体の操作を指向シ得る
オートメーション・コンピュータニインターフエースす
るために設けられる。２本の装置選択回線はオルトメ−
ジョン・コンピユータラＣｐｕ １’ ０６にインター
フェースするのに利用可能である０ 本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送される時作動
され、他方はデータをＣｐｕから受取る時作動される。
１０５と中央処理装置１０６を、他のビデオ記録装置等
を含むテレビジョン・スタジオ全体の操作を指向シ得る
オートメーション・コンピュータニインターフエースす
るために設けられる。２本の装置選択回線はオルトメ−
ジョン・コンピユータラＣｐｕ １’ ０６にインター
フェースするのに利用可能である０ 本文に記述された装置に用いられるコンピュータ制御シ
ステム９２においては、少くとも２本の装置選択回線が
各周辺装置の選択を行うために使用されている。通常、
１本の回線はデータがｃｐｕ１０６に伝送される時作動
され、他方はデータをＣｐｕから受取る時作動される。
然し、インターフェースと関連する周辺装置のあるもの
は、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよりも、
装置から必要とされる多くの機能操作を実施するためｃ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れにより前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６本の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータをインターフェースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるデータが主要バス１０５０１６
回線上に伝送され、又他方の装置選択回線が作動される
時他のデータが伝送されるように、複数の装置選択回線
が選択的に作動させられる。本文に記述した装置につい
ては、１６ビツト２進ワードで処理される以上のデータ
をｃｐｕ １０６から必要とするこれ等のインターフェ
ースにおいては、最大２本の装置選択回線が使用される
。
は、ディジタル機器社製のｃｐｕが構成される１６ビツ
トの２進ワード・システムにおいて処理されるよりも、
装置から必要とされる多くの機能操作を実施するためｃ
ｐｕ １０６から更に多くのデータを必要とする。１６
ビツトの２進ワード構成の保存を可能にするため、又こ
れにより前述のディジタル機器社製のｃｐｕの使用を可
能にするため、１６本の主要バス１０５を用いて１１ビ
ツトの２進ワードの形態でこのようなインターフェース
に全てのデータを伝送し、１つの１６ビツト２進ワード
で処理可能な以上のデータをインターフェースが必要と
する時には別の装置選択回線を設ける。装置選択回線の
１つが作動される時あるデータが主要バス１０５０１６
回線上に伝送され、又他方の装置選択回線が作動される
時他のデータが伝送されるように、複数の装置選択回線
が選択的に作動させられる。本文に記述した装置につい
ては、１６ビツト２進ワードで処理される以上のデータ
をｃｐｕ １０６から必要とするこれ等のインターフェ
ースにおいては、最大２本の装置選択回線が使用される
。
中央処理装置はマイクロプロセサ即ちマイクロ・コンピ
ュータである事が望ましく、本文に記述する装置におい
ては、米国マサチューセッツ州、メイナードのディジタ
ル機器社により製造されるＬＳＩ−１１システムを有す
る。特に、本発明の装置は、マイクロプロセサと４ＫＸ
１６ビツトの半導体型読出し／書込みメモリーを含むモ
デルＫＤ１１−ＦマイクロコンピュータタイプＬＳＩ−
１１システムをｃｐｕとして内蔵している。このＬＳＩ
−１１マイクロコンピユータの作用に関する詳細な説明
は、本文に参考のため引用された１９７５年版のディジ
タル機器社製ＬＳＩ−１１のユーザ・マニュアル（別冊
／ｌ６ＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述され
ている。中央処理装置インターフェース１０８のブロッ
ク図はｇ２９図に、又詳細な電気的作用図は第５８Ａ図
乃至第５８Ｄ図に示されている。リモート・アクセスス
テーション・インターフェース１１５は第３０図の機能
ブロック図に示され、その詳細図は第５５Ａ図乃至第５
５Ｄ図に示されている。ディスク駆動部インターフェー
スの詳細電気的作用図は第３５Ａ図および第３５Ｂ図に
示される。第１のデータ・トランク・インターフェース
部分は第３３Ａ図および第３３Ｂ図の機能ブロック図に
示され、詳細図は第５７Ａ図および第５７Ｂ図に示され
る。
ュータである事が望ましく、本文に記述する装置におい
ては、米国マサチューセッツ州、メイナードのディジタ
ル機器社により製造されるＬＳＩ−１１システムを有す
る。特に、本発明の装置は、マイクロプロセサと４ＫＸ
１６ビツトの半導体型読出し／書込みメモリーを含むモ
デルＫＤ１１−ＦマイクロコンピュータタイプＬＳＩ−
１１システムをｃｐｕとして内蔵している。このＬＳＩ
−１１マイクロコンピユータの作用に関する詳細な説明
は、本文に参考のため引用された１９７５年版のディジ
タル機器社製ＬＳＩ−１１のユーザ・マニュアル（別冊
／ｌ６ＥＫ−ＬＳＩ １１−ＴＭ−００２）に記述され
ている。中央処理装置インターフェース１０８のブロッ
ク図はｇ２９図に、又詳細な電気的作用図は第５８Ａ図
乃至第５８Ｄ図に示されている。リモート・アクセスス
テーション・インターフェース１１５は第３０図の機能
ブロック図に示され、その詳細図は第５５Ａ図乃至第５
５Ｄ図に示されている。ディスク駆動部インターフェー
スの詳細電気的作用図は第３５Ａ図および第３５Ｂ図に
示される。第１のデータ・トランク・インターフェース
部分は第３３Ａ図および第３３Ｂ図の機能ブロック図に
示され、詳細図は第５７Ａ図および第５７Ｂ図に示され
る。
同様に、第２のデータ・トラック・インターフェースは
第３４Ａ図乃至第３４Ｆ１図に示される詳細電気的作用
図に示されている。信号システムインターフェースの詳
細な電気的作用図は第３２人図および＄３２Ｂ図に示さ
れている。前述のインターフェースは以下に詳細に記述
される。
第３４Ａ図乃至第３４Ｆ１図に示される詳細電気的作用
図に示されている。信号システムインターフェースの詳
細な電気的作用図は第３２人図および＄３２Ｂ図に示さ
れている。前述のインターフェースは以下に詳細に記述
される。
記録および再生の両操作のだめの信号の流れの経路につ
いては簡単かつ広く記述したが、合成テレビジョン信号
のための信号処理システムについては第６図および第７
図に含まれる信号の流れのダイヤグラムで示されるもの
よシもはるかに詳細をつくす。ビデオ信号システムにつ
いては、前述したものより更に多くのブロックを含む第
９Ａ図および第９Ｂ図により示されるブロック・ダイヤ
グラムに関して以下に更に詳細に説明する。
いては簡単かつ広く記述したが、合成テレビジョン信号
のための信号処理システムについては第６図および第７
図に含まれる信号の流れのダイヤグラムで示されるもの
よシもはるかに詳細をつくす。ビデオ信号システムにつ
いては、前述したものより更に多くのブロックを含む第
９Ａ図および第９Ｂ図により示されるブロック・ダイヤ
グラムに関して以下に更に詳細に説明する。
然し、前に確認した照合番号は対応する機能が行われる
場合にはその俵用いる。第９Ａ図および第９Ｂ図のブロ
ック・ダイヤグラムも又、種々のブロックによシ表示さ
れる回路のタイミングおよび同期の制御に必要な他の相
互に接続する回線と共に、信号システムを経由するビデ
オ・データの流れを示す巾の広い線を含んでいる。コン
ピュータ制御システム（第８図のブロック・ダイヤグラ
ムに関して説明）に対する信号システムの相互接続につ
いても示すが、この場合、＊印を付した第９Ａ図と第９
Ｂ図における各種のブロックからの入出力回線はコンピ
ュータ制御システム９２迄延在する回線である。
場合にはその俵用いる。第９Ａ図および第９Ｂ図のブロ
ック・ダイヤグラムも又、種々のブロックによシ表示さ
れる回路のタイミングおよび同期の制御に必要な他の相
互に接続する回線と共に、信号システムを経由するビデ
オ・データの流れを示す巾の広い線を含んでいる。コン
ピュータ制御システム（第８図のブロック・ダイヤグラ
ムに関して説明）に対する信号システムの相互接続につ
いても示すが、この場合、＊印を付した第９Ａ図と第９
Ｂ図における各種のブロックからの入出力回線はコンピ
ュータ制御システム９２迄延在する回線である。
又、本発明の装置は本文においては、連続Ｈパルス間の
期間が約６五５マイクロ秒である事を意味する約１５．
７１４Ｈｚの割合で生じる水平同期パルス（本文では、
屡々「Ｈ８ｙｎｃＪと表示）の５２５本のラインからな
るテレビジョン・ツイールドラ有スるＮＴＳＣ方式にお
ける使用に関して記述するものとする。更に、ＮＴＳＣ
方式における垂直ブランキング率は６０Ｈｚの周波数で
生じ、色度情報は約５５８メガヘルツ（ＭＨｚ ）の周
波数を有するサブキャリア信号に関して変調される。カ
ラーサブキャリア位相の水平同期信号に関する関係のた
め、ＮＴＳＣカラー信号は４つのフィールドシークエン
スヲ有し、これは一般的にカラーフレームと呼ばれてい
る。ム５８Ｈｚのサブキャリア周波数は、本文において
は１×サブキャリア周波数を意味するＳＣと簡単に屡々
表示され、同様に、前述の装置における他の一般に使用
されるクロッキング周波数ｔｆ ！Ａ ５Ｃ１３ＳＣお
よび６ＳＣを含む。この３×サブキャリア周波数（５８
Ｃ）は信号のディジタル化のためのアナログ複合ビデオ
信号のサンプリングの間、５Ｘサブキャリア周波数のサ
ンプリング率、即ち１０３７ＭＨｚが使用されると云う
理由から屡々生じる。
期間が約６五５マイクロ秒である事を意味する約１５．
７１４Ｈｚの割合で生じる水平同期パルス（本文では、
屡々「Ｈ８ｙｎｃＪと表示）の５２５本のラインからな
るテレビジョン・ツイールドラ有スるＮＴＳＣ方式にお
ける使用に関して記述するものとする。更に、ＮＴＳＣ
方式における垂直ブランキング率は６０Ｈｚの周波数で
生じ、色度情報は約５５８メガヘルツ（ＭＨｚ ）の周
波数を有するサブキャリア信号に関して変調される。カ
ラーサブキャリア位相の水平同期信号に関する関係のた
め、ＮＴＳＣカラー信号は４つのフィールドシークエン
スヲ有し、これは一般的にカラーフレームと呼ばれてい
る。ム５８Ｈｚのサブキャリア周波数は、本文において
は１×サブキャリア周波数を意味するＳＣと簡単に屡々
表示され、同様に、前述の装置における他の一般に使用
されるクロッキング周波数ｔｆ ！Ａ ５Ｃ１３ＳＣお
よび６ＳＣを含む。この３×サブキャリア周波数（５８
Ｃ）は信号のディジタル化のためのアナログ複合ビデオ
信号のサンプリングの間、５Ｘサブキャリア周波数のサ
ンプリング率、即ち１０３７ＭＨｚが使用されると云う
理由から屡々生じる。
ＮＴＳＣ方式のコンポジットビデオ信号は第５図Ａ及び
Ｂに示されている。
Ｂに示されている。
再び第９λ図に関して、同図に示された各ブロックの機
能について論述する前に、例示さ゛れた信号システムの
全操作に関しである広い・一般櫃念について理解すべき
である。第１に、ビデオ入力回路９３Ａに送られるビデ
オ人力信号はアナログテイジタル・コンバータ９５に与
えられて処理されるアナログ信号である。前記コンバー
タの出力はディジタル・フォーマットにおけるビデオ情
報を含み、ディジタル化されたデータは更に処理されて
ディジタル・フォーマットにおけるディスク・バックに
記録される。同様に、このデータは、ディスク・バック
から再生され、時間ベース補正を行ない、彩度分離され
、ディジタル技法を用いて処理され、ディジタル・アナ
ログ・コンバータおよび５ｙｎｅ ／バースト挿入回路
１０２．１０！ｉが図示・Ｄ如き複合ビデオ出力を与え
る最終的スデツプの１つ迄アナログ信号に変換されない
。
能について論述する前に、例示さ゛れた信号システムの
全操作に関しである広い・一般櫃念について理解すべき
である。第１に、ビデオ入力回路９３Ａに送られるビデ
オ人力信号はアナログテイジタル・コンバータ９５に与
えられて処理されるアナログ信号である。前記コンバー
タの出力はディジタル・フォーマットにおけるビデオ情
報を含み、ディジタル化されたデータは更に処理されて
ディジタル・フォーマットにおけるディスク・バックに
記録される。同様に、このデータは、ディスク・バック
から再生され、時間ベース補正を行ない、彩度分離され
、ディジタル技法を用いて処理され、ディジタル・アナ
ログ・コンバータおよび５ｙｎｅ ／バースト挿入回路
１０２．１０！ｉが図示・Ｄ如き複合ビデオ出力を与え
る最終的スデツプの１つ迄アナログ信号に変換されない
。
アナログ・ディジタル・コンバータ９５においＴは、ア
ナログ複合ビデオ信号は定格サブキャリ７サイクルにつ
い一’Ｉ：３倍、即ち３８Ｃ（１（Ｌ７ ＭＨｚ ）の
サンプリング率でサンプルされ、各サンプルは８ビツト
のディジタル・ワードにディジタル量子化される。ＮＴ
ＳＣのサブキャリア周波数の５倍ヌは任意の奇数倍の周
波数を有するサンプリングクロックは必然的に水平ライ
ン周波数の半分の奇数倍となる。もしこのようなサンプ
リング・クロックが各ライン間で位相連続であれば連続
するラインの開始におけるその位相は変化する。このよ
うなラインからラインの位相連続サンプリング・クロッ
クの使用は、連続するラインの開始に関して異なる回数
の連続ライン間にサンプルされるアナログ信号の瞬間振
幅を生じる結果となる。このため、量子化されたサンプ
ルはラインからラインの垂直アラインメントには存在し
ない。ラインからラインのサンプルの垂直７オイ／メン
トは、テレビジョン・フィールドの５本の連続（全て奇
数又ハ偶数のフィールド）テレビジョン・ラインからの
量子化サンプルを合成する事によりテレビジー３７信号
の別個の色度成分を得るためのディジタルコーム・フィ
ルタの使用を容易にするために必要とされ、前記の５つ
のテレビジョン・ラインは下記式において１゛（トップ
）、Ｍ（ミドル）、Ｂ（ボトム）とすれば、 （色度）Ｃ−Ｍ−３Ａ（Ｔ＋Ｂ） （輝度） Ｙ−Ｍ＋３ＡＣＴ＋Ｂ ） もしＮＴＳＣテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であり、これはサンプリング・クロックの位相がライ
ン間で変化しないためである事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各ラ
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、３本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
ナログ複合ビデオ信号は定格サブキャリ７サイクルにつ
い一’Ｉ：３倍、即ち３８Ｃ（１（Ｌ７ ＭＨｚ ）の
サンプリング率でサンプルされ、各サンプルは８ビツト
のディジタル・ワードにディジタル量子化される。ＮＴ
ＳＣのサブキャリア周波数の５倍ヌは任意の奇数倍の周
波数を有するサンプリングクロックは必然的に水平ライ
ン周波数の半分の奇数倍となる。もしこのようなサンプ
リング・クロックが各ライン間で位相連続であれば連続
するラインの開始におけるその位相は変化する。このよ
うなラインからラインの位相連続サンプリング・クロッ
クの使用は、連続するラインの開始に関して異なる回数
の連続ライン間にサンプルされるアナログ信号の瞬間振
幅を生じる結果となる。このため、量子化されたサンプ
ルはラインからラインの垂直アラインメントには存在し
ない。ラインからラインのサンプルの垂直７オイ／メン
トは、テレビジョン・フィールドの５本の連続（全て奇
数又ハ偶数のフィールド）テレビジョン・ラインからの
量子化サンプルを合成する事によりテレビジー３７信号
の別個の色度成分を得るためのディジタルコーム・フィ
ルタの使用を容易にするために必要とされ、前記の５つ
のテレビジョン・ラインは下記式において１゛（トップ
）、Ｍ（ミドル）、Ｂ（ボトム）とすれば、 （色度）Ｃ−Ｍ−３Ａ（Ｔ＋Ｂ） （輝度） Ｙ−Ｍ＋３ＡＣＴ＋Ｂ ） もしＮＴＳＣテレビジョン信号のサンプルがサブキャリ
ア周波数の偶数倍とすれば、コームフィルタ技術は理想
的であり、これはサンプリング・クロックの位相がライ
ン間で変化しないためである事が判るであろう。従って
、ディジタル・コードワード即ち量子化サンプルは各ラ
インの開始に対する同じ時点のアナログ信号の各ライン
の瞬間振幅を表示し、３本の連続ラインにおけるサンプ
ルの全てはトップからミドルへ更にボトムラインに向っ
て垂直方向に整合される。
３ＳＣのライン間の位相連続サンプリング・クロックを
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９Ｃ（１）図に関して更に容易に判るが、同
図は、全てのサンプル点ＮＪＥ９Ｃ（１）図）における
テレビジョン・ラインに対するサブキャリアにもおかれ
る「×」サンプル点を示す矢印を正本向の変換が有する
５ｓｃｆンプル・クロック（第９Ｃ（３１図）の正の変
換によりサンプルされるテレビジョン・ライン１におけ
るサブキャリアの多くのサイクルを示す。図示の如く、
サブキャリアの各サイクルには３つのサンプルがある。
用いる時連続ラインのサンプルの垂直アラインメントの
欠除が、第９Ｃ（１）図に関して更に容易に判るが、同
図は、全てのサンプル点ＮＪＥ９Ｃ（１）図）における
テレビジョン・ラインに対するサブキャリアにもおかれ
る「×」サンプル点を示す矢印を正本向の変換が有する
５ｓｃｆンプル・クロック（第９Ｃ（３１図）の正の変
換によりサンプルされるテレビジョン・ライン１におけ
るサブキャリアの多くのサイクルを示す。図示の如く、
サブキャリアの各サイクルには３つのサンプルがある。
然し、テレビジョン・ライン２即ち次に続くラインの間
、サブキャリアは第９０（２１図に示す如く逆の位相を
有し、同様にサンプリング・クロック３ＳＣはライン１
のその位相（第９０（３）図）に関して反対の位相（第
９０（４）図）であり、その結果テレビジョン・ライン
２０間はサンプルは上方向の変換上のテレビジョン・ラ
イン２のサブキャリア（第９０（２）図）の×で示され
る位置になシ、ライン１乃至ライン２の×サンプルはＳ
Ｃに対して６０゜だけずれ、このため、色度情報を正し
く得るため前述の数式においてアナログ信号の瞬間振幅
を使用するコーム・フィルタの応答に悪影響を及ばず。
、サブキャリアは第９０（２１図に示す如く逆の位相を
有し、同様にサンプリング・クロック３ＳＣはライン１
のその位相（第９０（３）図）に関して反対の位相（第
９０（４）図）であり、その結果テレビジョン・ライン
２０間はサンプルは上方向の変換上のテレビジョン・ラ
イン２のサブキャリア（第９０（２）図）の×で示され
る位置になシ、ライン１乃至ライン２の×サンプルはＳ
Ｃに対して６０゜だけずれ、このため、色度情報を正し
く得るため前述の数式においてアナログ信号の瞬間振幅
を使用するコーム・フィルタの応答に悪影響を及ばず。
全ての奇数ライン上でとられるサンプルは垂直方向に整
合される事、又全ての偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
合される事、又全ての偶数ライン上でとられたサンプル
は垂直方向に整合されるが偶数ラインでとられたサンプ
ルは奇数ライン上のサンプルに関するＳＣに対して６０
°変位される事が判ろう。
サブキャリア周波数の奇数倍、即ち本文に説明した装置
においては５ＳＣでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。第９Ｃ図に示される
例においては第９０（５１図が照合され、同図は、第９
Ｃ（４）図に示されるテレビジョンライン２に対する位
相に対しそノ位相ヲ逆にするテレビジョン・ライン２に
対する３８Ｃサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」によシ示さ
れるサンプルが第９０（２）図に示す如く生じる。この
ように、テレビジョン・ライン１（ｒＸｊ ）に対する
サブキャリアのサンプル点ハ、第９Ｃ（４１図に示され
たように通常生じるサンプルクロックよりも第９０（５
１図に示される交番位相サンプル・クロックを用いてサ
ンプルされるサンプル点（ｒＯＪ ）に関して垂直方向
に整合される。この技法は位相交互ライン・エンコーデ
ィング即ちＰＡＬＥと一般に呼ばれ、用語１’−ＰＡＬ
Ｅされた」「ＰＡＬＥする」等が本文に記述する装置の
説明において一般的に使用される。
においては５ＳＣでサンプルする事により生じる問題を
避けるため、全てのラインにおける垂直アラインメント
は、交互のラインに対するサンプリング・クロックの位
相を変更する事により達成できる。第９Ｃ図に示される
例においては第９０（５１図が照合され、同図は、第９
Ｃ（４）図に示されるテレビジョンライン２に対する位
相に対しそノ位相ヲ逆にするテレビジョン・ライン２に
対する３８Ｃサンプリング・クロックを示す。「０」の
サンプリング点における上方向変換のサンプリングによ
り、ライン２に対するサブキャリアの「０」によシ示さ
れるサンプルが第９０（２）図に示す如く生じる。この
ように、テレビジョン・ライン１（ｒＸｊ ）に対する
サブキャリアのサンプル点ハ、第９Ｃ（４１図に示され
たように通常生じるサンプルクロックよりも第９０（５
１図に示される交番位相サンプル・クロックを用いてサ
ンプルされるサンプル点（ｒＯＪ ）に関して垂直方向
に整合される。この技法は位相交互ライン・エンコーデ
ィング即ちＰＡＬＥと一般に呼ばれ、用語１’−ＰＡＬ
Ｅされた」「ＰＡＬＥする」等が本文に記述する装置の
説明において一般的に使用される。
本文に説明する装置は５ＳＣ即ち１０．７ ＭＨｚのサ
ンプリング率と共にコーム・フィルターリング技法を用
い、かつＰＡＬＥす／プリンク・クロックの使用を必要
とするが、４８Ｃサンプリング周波数がＰＡＬＥ処理の
必要を除去する事が判るであろう。
ンプリング率と共にコーム・フィルターリング技法を用
い、かつＰＡＬＥす／プリンク・クロックの使用を必要
とするが、４８Ｃサンプリング周波数がＰＡＬＥ処理の
必要を除去する事が判るであろう。
４８Ｃサンプリング周波数の使用は、記録媒体即ちディ
スク駆動装置のディスクパックの周波数レスポンスが４
ＳＣ，１４，３ＭＨ２の周波数での操作を十分に許容す
る場合においては本文に記述する装置の概念の範囲内に
ある。この場合、データ処理用途に使用される標準ディ
スク駆動部は約６３Ａメガビツトの範囲内において主と
して作用し、ＩＱ、７ＭＨｚの割合での記録はディスク
・パック自体のパック密度における十分な向上を示す事
が判ろう。
スク駆動装置のディスクパックの周波数レスポンスが４
ＳＣ，１４，３ＭＨ２の周波数での操作を十分に許容す
る場合においては本文に記述する装置の概念の範囲内に
ある。この場合、データ処理用途に使用される標準ディ
スク駆動部は約６３Ａメガビツトの範囲内において主と
して作用し、ＩＱ、７ＭＨｚの割合での記録はディスク
・パック自体のパック密度における十分な向上を示す事
が判ろう。
ＰＡＬＥ処理の使用の結果である本装置の作用の別の重
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化によシ、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するための信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
要な観点についても第９Ｃ図に関して記述する。各連続
ライン上のサンプリングクロックの位相の変化によシ、
位相の断絶がＳＣに関して必然的に生じる。チャンネル
に対する以降の記録に使用するための信号のチャンネル
複合中、連続位相クロック、従ってラインからラインの
位相断絶が生じない位相クロックに関してディジタルに
量子化されたサンプルが複合する事は更に便利である。
この理由から、記録中アナログ・ディジタルコンバータ
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない）３ＳＣの位相を有
するクロックを用いてチャンネルエンコーダ？６からク
ロック・アウトされる。
９５の出力に生じるＰＡＬＥされたデータはラインから
ラインの連続する（即ち断絶のない）３ＳＣの位相を有
するクロックを用いてチャンネルエンコーダ？６からク
ロック・アウトされる。
然し、ラインからラインの連続する位相クロックを用い
るエンコーダ９６のクロッキングハ、ｓｓｃのイサイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングにより生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又こレカＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
おるが、連続位相クロックからのデータを１）ＡＬＥク
ロックに逆にリタイム又はリフロックしてサンプルタイ
ムの撹乱が除去され、彩度処理用コーム・フィルタがエ
ラーなしにデータの６理ができるようにする事が必要で
ある。簡単に云えば、人／Ｄコンバータ９５はライン毎
の位相断絶を有すルＰＡＬＥクロックを用いてアナログ
信号をサンプルする。記録するためチャンネル・エンコ
ーダ９６は、彩度処理回路による使用のためＰＡＬＥク
ロックに対するＮＲＺ情報のりタイミングを再生中とデ
コーディングの後必要とするライン毎の連続位相クロッ
クを用いてＰＡＬＥデータを復号する。
るエンコーダ９６のクロッキングハ、ｓｓｃのイサイク
ルだけ交互ライン上で時間的にデータをシフトし、この
ため、ＰＡＬＥクロックを用いるサンプリングにより生
じるラインからラインのサンプルの時間アラインメント
を損う事になる。再生の間、彩度処理回路はライン毎に
垂直方向に整合されるデータのサンプルを必要とするた
め、又こレカＰＡＬＥサンプル・クロックが最初にアナ
ログ・ディジタル・コンバータ９５に使用された理由で
おるが、連続位相クロックからのデータを１）ＡＬＥク
ロックに逆にリタイム又はリフロックしてサンプルタイ
ムの撹乱が除去され、彩度処理用コーム・フィルタがエ
ラーなしにデータの６理ができるようにする事が必要で
ある。簡単に云えば、人／Ｄコンバータ９５はライン毎
の位相断絶を有すルＰＡＬＥクロックを用いてアナログ
信号をサンプルする。記録するためチャンネル・エンコ
ーダ９６は、彩度処理回路による使用のためＰＡＬＥク
ロックに対するＮＲＺ情報のりタイミングを再生中とデ
コーディングの後必要とするライン毎の連続位相クロッ
クを用いてＰＡＬＥデータを復号する。
然し、ＰＡＬＥに対する連続するクロックからの後者の
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、データはデータ・クロッキングを撹乱する事なく
再記録される。
りタイミングは、１つのディスク駆動メモリーに記録さ
れたビデオ・データが別のディスク駆動メモリーに転送
記録されるため再生される時、転送操作モードの間は実
施されない。このような場合、再生されたビデオ・デー
タのライン毎の連続位相データ・クロッキングが再び得
られ、データはデータ・クロッキングを撹乱する事なく
再記録される。
前記の配慮は、ライン１および２に対するＰＡＬＥデー
タがそれぞれ第９０（６）図および第９０（力図に示さ
れる第９Ｃ図に関して次に記述される。
タがそれぞれ第９０（６）図および第９０（力図に示さ
れる第９Ｃ図に関して次に記述される。
ビットＡ１乃至Ｅ１は、第９Ｃ（１１図に示される×に
対応するライン１に生じるアナログ・ビデオ信号の瞬間
的サンプルｅ＝示する連続するビット・セルであり、各
ビット・セルは第９０（３１図に示される３８Ｃクロツ
クの全クロック・サイクルを持続する。同様に、ライン
２のビットセルＡ２乃至Ｅ２は、テレビジョン・ライン
２に対しては第９０（５）図に示されるＰＡＬＥサンプ
ル・クロックを用いて第９０（２１図における「０」に
おけるサンプリングにより得られるデータを示す。ライ
ン毎の連続位相３ ＳＣクロックでＰＡＬＥデータをク
ロックするため、第９０（６１図と第９Ｃ（７）図に示
されるビットセル下方の矢印は、第？Ｃ（８）図および
第９０（９１図に示される関係にシフトされてその状態
にあるビット・セルのクロッキング点を示す。各ビット
セルの開始はこのクロッキング点に生じ、セルのレベル
はビット・セルがクロッキングの間それ等の一致を維持
するようにビット・セルの間隔を経て連続状態である。
対応するライン１に生じるアナログ・ビデオ信号の瞬間
的サンプルｅ＝示する連続するビット・セルであり、各
ビット・セルは第９０（３１図に示される３８Ｃクロツ
クの全クロック・サイクルを持続する。同様に、ライン
２のビットセルＡ２乃至Ｅ２は、テレビジョン・ライン
２に対しては第９０（５）図に示されるＰＡＬＥサンプ
ル・クロックを用いて第９０（２１図における「０」に
おけるサンプリングにより得られるデータを示す。ライ
ン毎の連続位相３ ＳＣクロックでＰＡＬＥデータをク
ロックするため、第９０（６１図と第９Ｃ（７）図に示
されるビットセル下方の矢印は、第？Ｃ（８）図および
第９０（９１図に示される関係にシフトされてその状態
にあるビット・セルのクロッキング点を示す。各ビット
セルの開始はこのクロッキング点に生じ、セルのレベル
はビット・セルがクロッキングの間それ等の一致を維持
するようにビット・セルの間隔を経て連続状態である。
ライン毎の連続位相クロックからのデータを逆にＰＡＬ
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直方向に整合される即ち、Ａ２は
Ａ１とＢ２はＢ１と・・・・・・と云うように垂直方向
に整合されるようにするため連続位相クロックからＰＡ
ＬＥクロック迄のりタイミングは正しく行われねばなら
ず、さもなければビット・セルのミスアラインメントが
生じる。このように、リタイミング又はリフロッキング
は相補的でなければならず、即ちＰＡＬＥから連続リフ
ロッキング、におけるその適正部分においてクロックさ
れたビット・セルは連続からＰＡＬＥリクロッキングに
クロックされた状態で残されて適正な再生を保証しなけ
ればならない。このように、第９０（８）図および第９
Ｃ（９）図に示されたライン毎の連続位相クロックされ
たデータが与えられると、実線の矢印は、２つのテレビ
ジョン・ラインに対する適正な追補クロッキングを示し
、第９０（１（１図および第９Ｃ（１１）図に示す如き
垂直方向に整合され九Ａ１およびＡ２ビットを有するＰ
ＡＬＥクロックに対するデータのりタイミングを生じる
。ＰＡＬＥから連続へのリフロッキングから右方クロッ
クされたビット・セルが、第９Ｃ（６１図および第９０
（８）図における関連するクロッキングの矢印を有する
どのビット・セル（例えば、ＡＩ）からでも明らかなよ
うに反対に変換されるよう左方クロックされる事に留意
されたい。相補クロッキングが実施されない場合は、ビ
ットは、第９０（１３図および第９Ｃａｊ図に示された
関係を生じる第９０（８１図および第９Ｃ（９１図の点
線のクロッキング矢印で示されるように適正に整合され
ない。ＰＡＬＥから連続へ又はその逆方向のリフロッキ
ングは、以下の記述から明らかになるように種々の場所
で行われる。
Ｅクロックにリタイムしてビット・セル（サンプル）が
そうあるべきように垂直方向に整合される即ち、Ａ２は
Ａ１とＢ２はＢ１と・・・・・・と云うように垂直方向
に整合されるようにするため連続位相クロックからＰＡ
ＬＥクロック迄のりタイミングは正しく行われねばなら
ず、さもなければビット・セルのミスアラインメントが
生じる。このように、リタイミング又はリフロッキング
は相補的でなければならず、即ちＰＡＬＥから連続リフ
ロッキング、におけるその適正部分においてクロックさ
れたビット・セルは連続からＰＡＬＥリクロッキングに
クロックされた状態で残されて適正な再生を保証しなけ
ればならない。このように、第９０（８）図および第９
Ｃ（９）図に示されたライン毎の連続位相クロックされ
たデータが与えられると、実線の矢印は、２つのテレビ
ジョン・ラインに対する適正な追補クロッキングを示し
、第９０（１（１図および第９Ｃ（１１）図に示す如き
垂直方向に整合され九Ａ１およびＡ２ビットを有するＰ
ＡＬＥクロックに対するデータのりタイミングを生じる
。ＰＡＬＥから連続へのリフロッキングから右方クロッ
クされたビット・セルが、第９Ｃ（６１図および第９０
（８）図における関連するクロッキングの矢印を有する
どのビット・セル（例えば、ＡＩ）からでも明らかなよ
うに反対に変換されるよう左方クロックされる事に留意
されたい。相補クロッキングが実施されない場合は、ビ
ットは、第９０（１３図および第９Ｃａｊ図に示された
関係を生じる第９０（８１図および第９Ｃ（９１図の点
線のクロッキング矢印で示されるように適正に整合され
ない。ＰＡＬＥから連続へ又はその逆方向のリフロッキ
ングは、以下の記述から明らかになるように種々の場所
で行われる。
又、ＮＴＳＣテレビジョン信号は、サブキャリアの位相
がライン毎に１８０°変る点を除いて、各ラインに生じ
る水平５ｙｎｃパルスとサブキャリア信号の位相角度と
の間に何の指定され定義された関係も持たない事も判る
であろう。換言すれば、Ｈ５ｙｎｃシグナルに対するサ
ブキャリア信−号の位相角度はビデオ・ソースのものか
ら他のものへと変り得、この変化はＨ５ｙｎｃ信号を装
置の操作制御のためには望ましからざるものにする。従
って、本文の装置は、システムのための基本タイミング
照合としてカラー・バースト８ｙｎｃ成分により表示さ
れる如き入力信号のサブキャリアを使用し、信号のＨ８
ｙｎｃの代りにタイミングのために使用される新らしい
Ｈ５ｙｎｃ関連信号を規定する。この新らしいＨ８ｙｎ
ｅ関連信号は定格水平ラインのＨの周波数になるように
選択され、その理由はこれはサブキャリア周波数の全サ
イクル数、即ちサブキャリア周波数即ち４５５サイクル
の２つの完全な水平ラインを表示するためである。更に
、Ｈ８ｙｎｃ関迷信号はサブキャリアに対する特殊の関
係を与えられ、即ちサブキャリアの位相角度に関して同
期される。
がライン毎に１８０°変る点を除いて、各ラインに生じ
る水平５ｙｎｃパルスとサブキャリア信号の位相角度と
の間に何の指定され定義された関係も持たない事も判る
であろう。換言すれば、Ｈ５ｙｎｃシグナルに対するサ
ブキャリア信−号の位相角度はビデオ・ソースのものか
ら他のものへと変り得、この変化はＨ５ｙｎｃ信号を装
置の操作制御のためには望ましからざるものにする。従
って、本文の装置は、システムのための基本タイミング
照合としてカラー・バースト８ｙｎｃ成分により表示さ
れる如き入力信号のサブキャリアを使用し、信号のＨ８
ｙｎｃの代りにタイミングのために使用される新らしい
Ｈ５ｙｎｃ関連信号を規定する。この新らしいＨ８ｙｎ
ｅ関連信号は定格水平ラインのＨの周波数になるように
選択され、その理由はこれはサブキャリア周波数の全サ
イクル数、即ちサブキャリア周波数即ち４５５サイクル
の２つの完全な水平ラインを表示するためである。更に
、Ｈ８ｙｎｃ関迷信号はサブキャリアに対する特殊の関
係を与えられ、即ちサブキャリアの位相角度に関して同
期される。
信号システムの記録部分においては、同期ワードは、ビ
デオ信号のＨ８ｙｎｃの場所に略々対応する場所で交互
のテレビジョン・ライン上のビデオ信号に挿入され、ビ
デオ信号のカラー・バースト・サブキャリア同期成分か
ら生じるＳＣの特定の位相角度に関して位相コヒーント
である。新うシイＨ８ｙｎｃ関連信号の場所は各画像フ
レームの最初に規定され、画像フレームの持続期間中維
持されてビデオ信号にそのサブキャリアの位相に対して
正確かつ一貫性をもって規定された１−ｉｓｙｎｃ関連
信号を提供する。信号システムの再生部分に対しては、
Ｈ／２と表示されたＨ８ｙｎｃ関連信号関連−られ、こ
れは、その位相角度が再生システムの位相制御により選
択自在である基準入力サブキャリアの特定の位相角度に
対してコヒーレントでおると再び規定される。
デオ信号のＨ８ｙｎｃの場所に略々対応する場所で交互
のテレビジョン・ライン上のビデオ信号に挿入され、ビ
デオ信号のカラー・バースト・サブキャリア同期成分か
ら生じるＳＣの特定の位相角度に関して位相コヒーント
である。新うシイＨ８ｙｎｃ関連信号の場所は各画像フ
レームの最初に規定され、画像フレームの持続期間中維
持されてビデオ信号にそのサブキャリアの位相に対して
正確かつ一貫性をもって規定された１−ｉｓｙｎｃ関連
信号を提供する。信号システムの再生部分に対しては、
Ｈ／２と表示されたＨ８ｙｎｃ関連信号関連−られ、こ
れは、その位相角度が再生システムの位相制御により選
択自在である基準入力サブキャリアの特定の位相角度に
対してコヒーレントでおると再び規定される。
再規定されたＨ８ｙｎｃ関連信号Ｈ／２は、再生操作中
システムの基本タイミング基準信号として使用される。
システムの基本タイミング基準信号として使用される。
システムに対する水平５ｙｎｃ基準として再規定された
Ｈ８ｙｎｃ関連信号関連−て、システムの記録、再生お
よび他の操作に対する処理信号は容易になるが、これは
、ビデオ信号のサブキャリアと再規定されたＨ８ｙｎｃ
関連信号関連−に一貫した時間関係が確立されるためで
ある。
Ｈ８ｙｎｃ関連信号関連−て、システムの記録、再生お
よび他の操作に対する処理信号は容易になるが、これは
、ビデオ信号のサブキャリアと再規定されたＨ８ｙｎｃ
関連信号関連−に一貫した時間関係が確立されるためで
ある。
更に、テレビジョン・ステーションの基準５ｙｎｃに関
して時間的に変更可能な内部水平基準信号とサブキャリ
ア基準信号の使用により、この時化じる通常の伝播遅延
を経過した後テレビジョン信号が適轟な時点に遠隔場所
に到達できる。
して時間的に変更可能な内部水平基準信号とサブキャリ
ア基準信号の使用により、この時化じる通常の伝播遅延
を経過した後テレビジョン信号が適轟な時点に遠隔場所
に到達できる。
再び第９Ａ図および第９Ｂ図のブロック図において、ア
ナログ・ビデオ信号は、これがアナログディジタル・コ
ンバータ９５に与えられる前にアナログ・ビデオ信号の
処理中にいくつかの操作が生じる入力回路９３Ａの入力
側に与えられる。更に、入力回路９５Ａは、アナログ・
ビデオ信号を増幅し、ＤＣ復元を行い、信号システムに
対するタイミング信号を生じる際使用するためビデオ信
号に含まれるＳ ｙｎｃ成分を分離し、Ｈ８ｙｎｃのテ
ップのレベルを検出し、その後膣チップレベルをりＩＪ
ツブする。更に、Ｈ８ｙｎｃは再生成された５ｙｎｃ
を生じる際に使用する精密５ｙｎｃ回路を用いて分離さ
れる。
ナログ・ビデオ信号は、これがアナログディジタル・コ
ンバータ９５に与えられる前にアナログ・ビデオ信号の
処理中にいくつかの操作が生じる入力回路９３Ａの入力
側に与えられる。更に、入力回路９５Ａは、アナログ・
ビデオ信号を増幅し、ＤＣ復元を行い、信号システムに
対するタイミング信号を生じる際使用するためビデオ信
号に含まれるＳ ｙｎｃ成分を分離し、Ｈ８ｙｎｃのテ
ップのレベルを検出し、その後膣チップレベルをりＩＪ
ツブする。更に、Ｈ８ｙｎｃは再生成された５ｙｎｃ
を生じる際に使用する精密５ｙｎｃ回路を用いて分離さ
れる。
この回路は又、ビデオ入力のバーストから、あるいはバ
ーストのない場合はビデオ人力Ｈ８ｙｎｃから生成され
るＨ／２基準信号から得られる再生成されたＳＣ信号を
生じる。
ーストのない場合はビデオ人力Ｈ８ｙｎｃから生成され
るＨ／２基準信号から得られる再生成されたＳＣ信号を
生じる。
第９Ａ図の左下に示されたビデオ入力回路９３Ａと基準
入力回路９３Ｂは、同様な機能、即ち、主として信号シ
ステムの信号記録部分のためのビデオ入力回路および信
号７ステムの主として再生部分のための基準入力回路と
して作用する。従って、製造およびサービスの便宜のた
め同じ回路を使用する。然し、この入力回路は、装置内
ではその各機能を実施するのに必要とされる入力信号の
みを受取るように接続され、圏−信号が各回路で生じる
が、その全てが各回路で使用されない。基準入力回路に
対する基準入力は、その活動ビデオ部分がブラック・レ
ベルにある点を除いて、カラー・テレビジョン信号の全
成分を含むステーション・基準カラー・ブラック・ビデ
オ信号である。
入力回路９３Ｂは、同様な機能、即ち、主として信号シ
ステムの信号記録部分のためのビデオ入力回路および信
号７ステムの主として再生部分のための基準入力回路と
して作用する。従って、製造およびサービスの便宜のた
め同じ回路を使用する。然し、この入力回路は、装置内
ではその各機能を実施するのに必要とされる入力信号の
みを受取るように接続され、圏−信号が各回路で生じる
が、その全てが各回路で使用されない。基準入力回路に
対する基準入力は、その活動ビデオ部分がブラック・レ
ベルにある点を除いて、カラー・テレビジョン信号の全
成分を含むステーション・基準カラー・ブラック・ビデ
オ信号である。
このように、バースト、Ｈ５ｙｎｃ等は、これ等がビデ
オ入力回路９３Ａにあるため基準入力回路９５Ｂに存在
する。更に、基準入力回路９５ＢはＨ位相位置調整回路
を用い、この回路は、信号システムの再生部において使
用される再生成されたＨ８ｙｎｃのＨ位相位置を調整す
るため、オペレータの操作する位相コントロールスイッ
チ８１のようなつまみスイッチ等からＨ位置制御信号を
受取る。
オ入力回路９３Ａにあるため基準入力回路９５Ｂに存在
する。更に、基準入力回路９５ＢはＨ位相位置調整回路
を用い、この回路は、信号システムの再生部において使
用される再生成されたＨ８ｙｎｃのＨ位相位置を調整す
るため、オペレータの操作する位相コントロールスイッ
チ８１のようなつまみスイッチ等からＨ位置制御信号を
受取る。
図示の如く、入力回路９３Ａと９３Ｂにより与えられる
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５Ａは、ビデオ入力回路９５Ａ１アナ
ログ・ディジタル・コンバータ９５、およびコンピュー
タ制御システム９２からの入力を使用し、精密位相ロッ
ク・ループ回路を経て６ＳＣ，５４ＳＣの周波数で多く
の記録用クロックとＰＡＬＥフラッグ信号を生成する。
出力信号の多くは、各入力回路と関連する基準論理回路
１２５Ａと１２５Ｂに与えられる。記録操作モードの量
基準論理回路１２５Ａは、ビデオ入力回路９５Ａ１アナ
ログ・ディジタル・コンバータ９５、およびコンピュー
タ制御システム９２からの入力を使用し、精密位相ロッ
ク・ループ回路を経て６ＳＣ，５４ＳＣの周波数で多く
の記録用クロックとＰＡＬＥフラッグ信号を生成する。
ＰＡＬＥ ７ラツグと３ＳＣ信号は基準論理回路１２５
Ａにより使用されて、その位相がＨ／２の周波数にある
ＰＡＬＥフラッグによりビデオ信号の各ラインに対して
セットされる３ＳＣのＰＡＬＥサンプリング・クロック
信号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状
態、即ちＰＡＬＥフラッグ信号の２つの状態は等しくな
い時間間隔でおるが、前記の割合で状態を変化させる。
Ａにより使用されて、その位相がＨ／２の周波数にある
ＰＡＬＥフラッグによりビデオ信号の各ラインに対して
セットされる３ＳＣのＰＡＬＥサンプリング・クロック
信号を生じる。ＰＡＬＥフラッグ信号は、非対称的な状
態、即ちＰＡＬＥフラッグ信号の２つの状態は等しくな
い時間間隔でおるが、前記の割合で状態を変化させる。
これが非対称的に行われるため、ビデオ信号のカラー・
バースト部分に対するサンプリングクロック位相はサブ
キャリアの位相と一致し、その後テレビジョン・ライン
の前記部分のみが連続するライン上で交番するサンプリ
ング位相を有する。このＰＡＬＥクロックは、アナログ
・ディジタル化コンバータ９５に結合され、５８Ｃ即ち
１α７ＭＨｚでサンプルを得るためのす／プリング・ク
ロック信号でおる。
バースト部分に対するサンプリングクロック位相はサブ
キャリアの位相と一致し、その後テレビジョン・ライン
の前記部分のみが連続するライン上で交番するサンプリ
ング位相を有する。このＰＡＬＥクロックは、アナログ
・ディジタル化コンバータ９５に結合され、５８Ｃ即ち
１α７ＭＨｚでサンプルを得るためのす／プリング・ク
ロック信号でおる。
基準論理回路１２５Ｂは、基準入力回路９３Ｂとコンピ
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
ュータ制御システム９２からの入力を使用し、ＳＣの周
波数でクロック基準信号と他の色々なタイミング制御信
号を生成する。これ等の信号は、入力ビデオ信号の記録
モード以外のモードにおける装置の操作において使用さ
れる。
記録および再生操作モードの間、基準論理回路も又、適
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ５ｙｎｃ信号を生成する。
当な位相でディスク駆動部を適正に操作するため各ディ
スク駆動部に対するサーボ５ｙｎｃ信号を生成する。
再生モードおよび入力ビデオ信号の記録以外の他の操作
モードの間、基準クロック・ジェネレータ９８は、各種
のクロックおよびこのようなモードで使用される信号シ
ステムの各部分によシ必要とされる別のタイミング制御
信号を生成する。基準クロック・ジェネレータは、基準
入力回路９３Ｂ、基準ロジック１２５Ｂ、信号システム
の再生部、オペレータの制御スイッチの入力を使用し、
６ＳＣ１３ＳＣ％ＳＣおよびＪイＳＣの周波数でクロッ
ク信号を、又他の種々のタイミング制御信号を生成する
。
モードの間、基準クロック・ジェネレータ９８は、各種
のクロックおよびこのようなモードで使用される信号シ
ステムの各部分によシ必要とされる別のタイミング制御
信号を生成する。基準クロック・ジェネレータは、基準
入力回路９３Ｂ、基準ロジック１２５Ｂ、信号システム
の再生部、オペレータの制御スイッチの入力を使用し、
６ＳＣ１３ＳＣ％ＳＣおよびＪイＳＣの周波数でクロッ
ク信号を、又他の種々のタイミング制御信号を生成する
。
基準論理回路１２５Ａ、１２５Ｂおよび基準クロック・
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じる信号システムのクロック・ジェネレータ
９４を有する。
ジェネレータ回路９８は、共にシステムのタイミング制
御信号を生じる信号システムのクロック・ジェネレータ
９４を有する。
ビデオ入力ボードからのクランプされ）（Ｓｙｎｃスト
リップされたアナログ・ビデオ信号は、信号をエンコー
ダ・スイッチ１２６に与えられるＰＡＬＥ処理されたＮ
ＲＺ （帰零せず）フォーマットにおける８ビツトの２
進符号化信号に変換するアナログ・ディジタル・コンバ
ータ９５に与えられる。このアナログ・ディジタル・コ
ンバータ９５は、アンペックス社のディジタル・スイム
・ペース・コレクタＡ’ｒＢＣ−８００に内蔵されるも
のと構造上および作用上同じであるため、本文では詳細
に示さない。アナログ・ディジタル・コンバータ９５の
ダイヤグラムは、１９７５年１０月発行のカタログ煮７
８９６５８２−０２に示されている。アナログ・ゲイン
９・コンバータの特定の回路は、前記カタログの３−！
５１／３２頁に掲載される略図屋１３７４２５６、およ
び同カタログの５−５７７５Ｂ頁の略図慮１３７４２５
９に示される。これ等の略図は本文に参考として引用さ
れている。
リップされたアナログ・ビデオ信号は、信号をエンコー
ダ・スイッチ１２６に与えられるＰＡＬＥ処理されたＮ
ＲＺ （帰零せず）フォーマットにおける８ビツトの２
進符号化信号に変換するアナログ・ディジタル・コンバ
ータ９５に与えられる。このアナログ・ディジタル・コ
ンバータ９５は、アンペックス社のディジタル・スイム
・ペース・コレクタＡ’ｒＢＣ−８００に内蔵されるも
のと構造上および作用上同じであるため、本文では詳細
に示さない。アナログ・ディジタル・コンバータ９５の
ダイヤグラムは、１９７５年１０月発行のカタログ煮７
８９６５８２−０２に示されている。アナログ・ゲイン
９・コンバータの特定の回路は、前記カタログの３−！
５１／３２頁に掲載される略図屋１３７４２５６、およ
び同カタログの５−５７７５Ｂ頁の略図慮１３７４２５
９に示される。これ等の略図は本文に参考として引用さ
れている。
アナログ・ディジタル・コンバータからの出力は次いで
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９からの８ビツ
トのディジタル化されたビデ７−；データを通常受取る
切換作用回路からなる。以下に記述するように、データ
転送回路１２９は、ビデオ情報を、遠隔又は内部のアク
セス・ステーションを用いる装置の操作に関して前に述
べたように、１つのディスク駆動部から他のディスク駆
動部に転送させる。転送操作モードにおいては、ディジ
タル化された情報はディスク駆動部から読取られ、Ｎｌ
（、Ｚディジタル・フォーマットに復号され、タイムペ
ース補正され、次いでエンコーダ・スイッチに与えられ
、このスイッチはエンコーダ９６に対するディジタル化
されたビデオ情報のいずれのソースも選択できる。ディ
スク駆動部７３に記録されたチャンネル符号化データが
連続位相クロックでクロックされたため、データ転送回
路１２９により受取ったＮＲＺデータも又連続位相クロ
ックに関して調時される。通常、データ転送回路１２９
は、彩度セパレータおよび処理回路１０１に与えられる
データが適正なＰＡＬＥ処理されたフォーマットにある
ように、ＰＡＬＥクロック信号に対してＮＲＺディジタ
ル・データのりタイミングを行うために使用されるＰＡ
ＬＥフラッグ信号を与えられる。転送操作モードの間、
とのりタイミングは必要でない。
エンコーダ・スイッチ１２６に送られこのスイッチは、
コンバータから又はデータ転送回路１２９からの８ビツ
トのディジタル化されたビデ７−；データを通常受取る
切換作用回路からなる。以下に記述するように、データ
転送回路１２９は、ビデオ情報を、遠隔又は内部のアク
セス・ステーションを用いる装置の操作に関して前に述
べたように、１つのディスク駆動部から他のディスク駆
動部に転送させる。転送操作モードにおいては、ディジ
タル化された情報はディスク駆動部から読取られ、Ｎｌ
（、Ｚディジタル・フォーマットに復号され、タイムペ
ース補正され、次いでエンコーダ・スイッチに与えられ
、このスイッチはエンコーダ９６に対するディジタル化
されたビデオ情報のいずれのソースも選択できる。ディ
スク駆動部７３に記録されたチャンネル符号化データが
連続位相クロックでクロックされたため、データ転送回
路１２９により受取ったＮＲＺデータも又連続位相クロ
ックに関して調時される。通常、データ転送回路１２９
は、彩度セパレータおよび処理回路１０１に与えられる
データが適正なＰＡＬＥ処理されたフォーマットにある
ように、ＰＡＬＥクロック信号に対してＮＲＺディジタ
ル・データのりタイミングを行うために使用されるＰＡ
ＬＥフラッグ信号を与えられる。転送操作モードの間、
とのりタイミングは必要でない。
エンコーダ・スイッチ１２６はＰＡＬＥフラック信号の
データ転送回路１２９に対する結合に割込み、これによ
υデータ転送モードの間ＰＡＬＥクロックに関してＮＲ
Ｚデータのりタイミングを阻止する回路を有する。
データ転送回路１２９に対する結合に割込み、これによ
υデータ転送モードの間ＰＡＬＥクロックに関してＮＲ
Ｚデータのりタイミングを阻止する回路を有する。
エンコーダ・スイッチ１２６はコンピュータの制御シス
テム９２により制御され、入力ビデオ又は転送経路のい
ずれからのビデオ・データをゲートする。又、このスイ
ッチは、データ転送モードの間は基準タイミング信号が
使用され、記録モードの間はビデオ・タイミング信号が
使用されるため、ビデオおよび基準６８Ｃおよび３Ａｓ
ｃタイミング信号の間で切換る。エンコーダ・スイッチ
も又、ステルのためのステル場所即ちアドレスが未占拠
であり従って記録のために利用可能であり又診断機能を
実施する信号を与えるのに利用可能である事が目で見え
るＴＶ画像によりブランキング・クロスを生じる信号を
生成するためのものでもある。同期語挿入器に関し、エ
ンコーダスイッチ１２６はアナログ−デジタル変換器か
らの８ビットデジタルビデオ信号とタイミングリファレ
ンスからエンコーダ９６に送られるタイミング信号とを
結合する。
テム９２により制御され、入力ビデオ又は転送経路のい
ずれからのビデオ・データをゲートする。又、このスイ
ッチは、データ転送モードの間は基準タイミング信号が
使用され、記録モードの間はビデオ・タイミング信号が
使用されるため、ビデオおよび基準６８Ｃおよび３Ａｓ
ｃタイミング信号の間で切換る。エンコーダ・スイッチ
も又、ステルのためのステル場所即ちアドレスが未占拠
であり従って記録のために利用可能であり又診断機能を
実施する信号を与えるのに利用可能である事が目で見え
るＴＶ画像によりブランキング・クロスを生じる信号を
生成するためのものでもある。同期語挿入器に関し、エ
ンコーダスイッチ１２６はアナログ−デジタル変換器か
らの８ビットデジタルビデオ信号とタイミングリファレ
ンスからエンコーダ９６に送られるタイミング信号とを
結合する。
エンコーダ・スイッチ１２６からの８ビツト・データは
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＤＣのない帰零しないタイプのコードであるミ
ラー・スクエアド・チャンネル・コード・フォーマット
に対してＰＡＬＥ処理されたデータを符号化する。
この時エンコーダ９６に与えられ、このエンコーダは最
初にパリティ・ビットを生成し、次いで、自己クロッキ
ング型でＤＣのない帰零しないタイプのコードであるミ
ラー・スクエアド・チャンネル・コード・フォーマット
に対してＰＡＬＥ処理されたデータを符号化する。
ＰＡＬＥ処理されたデータがエンコーダに与えられる間
、エンコーダの出力は３８Ｃに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを撹乱する効果を
持ち得る期間にわたり１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
、エンコーダの出力は３８Ｃに対して位相連続を有する
９ビツトのデータ・ストリーム（もしパリティが含まれ
ていれば）である。連続位相でクロックされたデータは
、特に復号操作中は処理が更に容易である。ＤＣの生じ
ないコードは、再生プロセスのデータを撹乱する効果を
持ち得る期間にわたり１つの論理的状態が優勢のため生
じ得るＤＣ成分を回避する。
ＤＣを伝送しない制御された帯域情報においては、２進
波形は、線形レスポンス補償回路によっては除去できな
い零りロシング場所の歪を受ける。
波形は、線形レスポンス補償回路によっては除去できな
い零りロシング場所の歪を受ける。
このような歪は、一般にペース・ライン・ワンプと呼ば
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、１９６１年１０月２２日に発行されたミラーの米国
特許第３．１０ａ２６１ ＋ｊに開示されている。ミラ
ーのコードにおいては、論理数１は特定の場所即ちミツ
ド・セルにおける信号変換によシ表示され、論理数０は
特定の早い場所即ちビット・セルの前縁部付近における
信号変換により表示される。ミラーのフォーマントは、
中心部における変換を含む間隔に続く１ビツトの間隔の
始めに生じるいかなる変換に対する抑制作用を生じる。
れ、有効なＳ／Ｎ比を低下させる作用をし、信号の零り
ロシングを修正し、従って復号された信号のビット信頼
度を劣化させる。記録再生システムにおいて使用される
共通伝送フォーマット即ちチャンネル・データ・コード
は、１９６１年１０月２２日に発行されたミラーの米国
特許第３．１０ａ２６１ ＋ｊに開示されている。ミラ
ーのコードにおいては、論理数１は特定の場所即ちミツ
ド・セルにおける信号変換によシ表示され、論理数０は
特定の早い場所即ちビット・セルの前縁部付近における
信号変換により表示される。ミラーのフォーマントは、
中心部における変換を含む間隔に続く１ビツトの間隔の
始めに生じるいかなる変換に対する抑制作用を生じる。
これ等規則により生成された波形の非対称性はＤＣを符
号化信号に導入し得、本装置に使用される一般にミラー
の「スクウエアド」コードと呼ばれるコードは元のミラ
ーの７オーマツトのＤＣ成分を有効に除去し、いかなる
大容量のメモリー又はエンコーディング／デコーディン
グにおける速度の変化の必要となしにこれを行う。
号化信号に導入し得、本装置に使用される一般にミラー
の「スクウエアド」コードと呼ばれるコードは元のミラ
ーの７オーマツトのＤＣ成分を有効に除去し、いかなる
大容量のメモリー又はエンコーディング／デコーディン
グにおける速度の変化の必要となしにこれを行う。
エンコーダ回路９６も又、７デイジツトの２進数の形態
の独特な８ｙｎｃワ〜ドを生成し、６８Ｃおよび！、Ａ
ｓｃクロック信号により決定される精度の高い場所にお
いて、交互のライン上の５ｙｎｃワードを挿入する。記
録操作モードにおいては、基準論壇回路１２５Ａにより
入力ビデオ信号の同期成分から生じたクロック信号は、
エンコーダ・スイッチ１２６によシエンコーダ回路９６
に与えられ、ビデオ信号の水平８ｙｎｃパルスが前に位
置されていた場所に略々対応する場所に挿入される５ｙ
ｎｃワードを生じる。他の操作モードにおいては、６Ｓ
Ｃと３ＡＳＣクロック信号は、基準論理回路１２５Ｂと
基準クロック・ジェネレータ９８の協働作用によりステ
ーションの基準カラー・ブラック・ビデオ信号の同期成
分から生成される。エンコーダは、再生成されたサブキ
ャリア位相に関して適当な時点で、Ｈ８ｙｎｃ関連５ｙ
ｎｃワードを交互のテレビジョン、ライン上のデータ・
ストリームにゲートする。
の独特な８ｙｎｃワ〜ドを生成し、６８Ｃおよび！、Ａ
ｓｃクロック信号により決定される精度の高い場所にお
いて、交互のライン上の５ｙｎｃワードを挿入する。記
録操作モードにおいては、基準論壇回路１２５Ａにより
入力ビデオ信号の同期成分から生じたクロック信号は、
エンコーダ・スイッチ１２６によシエンコーダ回路９６
に与えられ、ビデオ信号の水平８ｙｎｃパルスが前に位
置されていた場所に略々対応する場所に挿入される５ｙ
ｎｃワードを生じる。他の操作モードにおいては、６Ｓ
Ｃと３ＡＳＣクロック信号は、基準論理回路１２５Ｂと
基準クロック・ジェネレータ９８の協働作用によりステ
ーションの基準カラー・ブラック・ビデオ信号の同期成
分から生成される。エンコーダは、再生成されたサブキ
ャリア位相に関して適当な時点で、Ｈ８ｙｎｃ関連５ｙ
ｎｃワードを交互のテレビジョン、ライン上のデータ・
ストリームにゲートする。
ディスク装置７５のデータ・トラック上に記録されるデ
ータ・トラック情報も又、再記録に先立ってエンコーダ
９６により符号化される。このデータ・トラック情報は
、そのデータ・トラック・インターフェース１２０を介
してコンピュータ制御システム９２により与えられる。
ータ・トラック情報も又、再記録に先立ってエンコーダ
９６により符号化される。このデータ・トラック情報は
、そのデータ・トラック・インターフェース１２０を介
してコンピュータ制御システム９２により与えられる。
第９Ｂ図において、エンコーダ９６の出力側に生じる符
号化ディジタル・データのデータ・ストリームは、単に
１つのスプリッティングおよびノ（ツファ回路である電
子作用によるデータインターフェース８９に与えられ、
前記インターフェースはディスク・パック７５に選択的
に記録するため３つのディスク駆動部７３に符号化デー
タを結合する。各ディスク駆動部は、電子作用によるデ
ータ・インターフェース８９から符号化ディジタル・デ
ータを受取り、かつこれを関連するディスク・パック７
５に記録するため記録増幅回路１５３とヘッド・スイッ
チ回路９７に送出すると共に、再生増幅回路１５５とヘ
ッド・スイッチ回路９７から再生されるか検出されたデ
ータを受取り、これをデータ選択スイッチ１２８に送る
。更に、ディスク駆動インターフェース１１は電子作用
によるデータ・インターフェースを経て多重サーボ基準
信号を受取り、これをディスク駆動制御回路のタイミン
グ・ジェネレータ（第３９図）に送る。この信号は１い
ずれかの基準論理回路１２５Ａ又は１２５Ｂからコンピ
ュータ制御システム９２により選択される。このタイミ
ング・ジェネレータは、ディスク駆動部７５内部のディ
スクパック７５の記録再生操作および回転位置が適当な
信号システム・タイミング基準に同期されるように、多
重サーボ基準信号を用いてディスク駆動システムの作用
を調時する。
号化ディジタル・データのデータ・ストリームは、単に
１つのスプリッティングおよびノ（ツファ回路である電
子作用によるデータインターフェース８９に与えられ、
前記インターフェースはディスク・パック７５に選択的
に記録するため３つのディスク駆動部７３に符号化デー
タを結合する。各ディスク駆動部は、電子作用によるデ
ータ・インターフェース８９から符号化ディジタル・デ
ータを受取り、かつこれを関連するディスク・パック７
５に記録するため記録増幅回路１５３とヘッド・スイッ
チ回路９７に送出すると共に、再生増幅回路１５５とヘ
ッド・スイッチ回路９７から再生されるか検出されたデ
ータを受取り、これをデータ選択スイッチ１２８に送る
。更に、ディスク駆動インターフェース１１は電子作用
によるデータ・インターフェースを経て多重サーボ基準
信号を受取り、これをディスク駆動制御回路のタイミン
グ・ジェネレータ（第３９図）に送る。この信号は１い
ずれかの基準論理回路１２５Ａ又は１２５Ｂからコンピ
ュータ制御システム９２により選択される。このタイミ
ング・ジェネレータは、ディスク駆動部７５内部のディ
スクパック７５の記録再生操作および回転位置が適当な
信号システム・タイミング基準に同期されるように、多
重サーボ基準信号を用いてディスク駆動システムの作用
を調時する。
ディスク駆動部制御回路は、ディスク駆動部データ・イ
ンターフェース１５１を介してプリレコード・タイミン
グ信号およびデータ・タイミング信号を信号システムの
電子作用のデータ・インターフェース８９に戻す。本文
に記述した装置の特定の実施態様においては、４つのフ
ィールドのＮＴ８Ｃカラー・テレビジョン信号のカラー
コード・シーケンスの唯２つが記録され、この２つのフ
ィールドは各々がディスク・パック７５の別個の回転中
に記録される。ビデオ信号の２つのフィールドの記録の
直前に、ブリレコーダ・タイミング信号が生成されて電
子作用によりデータ・インターフェース８９に結合され
る。このインターフェースはプリレコード・タイミング
信号ヲエンコーダ９６に送シ、本文に記述した装置にお
いて論理数０によりディジタル的に規定されるカラー・
ブラックに相当する２フイールドのデータに相当する間
隔の開学成を惹起する。カラー・ブラック・データの２
フ゛イールドの間隔は、ビデオ・データおよびその関連
するデータ・トラック情報を記録するために選択された
トラックの場所においてデータ・パックに記録するため
にインターフェースを介して戻される。カラー・ブラッ
ク・データの２フイールドの記録は、ビデオ・データの
２フイールドが記録される２回転の直前のディスク・パ
ック７５の２回転の間に生じる。これは、ビデオおよび
データ・トラック・データのその後の２重記録のだめの
トラック場所を条件付ける。前に記録されたディジタル
・データを新らしいディジタル・データによる２重記録
が行われて前に記録されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパック７５の２回転のみで行われ
るビデオ・データと関連するデータ・トランクのデータ
の２つのフィールドの記録から除去する事ができる。
ンターフェース１５１を介してプリレコード・タイミン
グ信号およびデータ・タイミング信号を信号システムの
電子作用のデータ・インターフェース８９に戻す。本文
に記述した装置の特定の実施態様においては、４つのフ
ィールドのＮＴ８Ｃカラー・テレビジョン信号のカラー
コード・シーケンスの唯２つが記録され、この２つのフ
ィールドは各々がディスク・パック７５の別個の回転中
に記録される。ビデオ信号の２つのフィールドの記録の
直前に、ブリレコーダ・タイミング信号が生成されて電
子作用によりデータ・インターフェース８９に結合され
る。このインターフェースはプリレコード・タイミング
信号ヲエンコーダ９６に送シ、本文に記述した装置にお
いて論理数０によりディジタル的に規定されるカラー・
ブラックに相当する２フイールドのデータに相当する間
隔の開学成を惹起する。カラー・ブラック・データの２
フ゛イールドの間隔は、ビデオ・データおよびその関連
するデータ・トラック情報を記録するために選択された
トラックの場所においてデータ・パックに記録するため
にインターフェースを介して戻される。カラー・ブラッ
ク・データの２フイールドの記録は、ビデオ・データの
２フイールドが記録される２回転の直前のディスク・パ
ック７５の２回転の間に生じる。これは、ビデオおよび
データ・トラック・データのその後の２重記録のだめの
トラック場所を条件付ける。前に記録されたディジタル
・データを新らしいディジタル・データによる２重記録
が行われて前に記録されたディジタル・データを抹消し
、再生と同時に満足できるＳ／Ｎ比を十分に提供する記
録された信号を残すため、プリレコードの操作サイクル
は装置およびディスクパック７５の２回転のみで行われ
るビデオ・データと関連するデータ・トランクのデータ
の２つのフィールドの記録から除去する事ができる。
データ・タイミング信号は、ビデオ・データの２つのフ
ィールドの２番目又は最後のフィールドの間データ・ト
ラック情報の生成および記録を調時するために電子作用
によるデータ・インターフェースに戻される。信号は、
ビデオデータの２つのフィールド間に生じる垂直８ｙｎ
ｃの後に開始し、２番目のフィールドの終シで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトランク上の記録ビデオ・データと関連す
るデータ・トラック情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック＋［を受取シ、これ
を本文に説明したようにディスク駆動部７３に送ってビ
デオ・データの最後のフィールドと同時に記録するため
に処理する。
ィールドの２番目又は最後のフィールドの間データ・ト
ラック情報の生成および記録を調時するために電子作用
によるデータ・インターフェースに戻される。信号は、
ビデオデータの２つのフィールド間に生じる垂直８ｙｎ
ｃの後に開始し、２番目のフィールドの終シで終了する
パルスである。データ・トラック情報がディスク・パッ
ク７５のデータ・ トラック上に記録されるのはこの間
隔においてである。電子作用のデータ・インターフェー
ス８９は戻されたデータ・タイミング信号を、システム
に対してデータ・トラック記録間隔を識別するため、コ
ンピュータ制御システム９２のデータ・トラック・イン
ターフェース１２０に結合する。これに応答して、コン
ピュータ制御システム９２は、指定のディスク・パック
の指定されたトランク上の記録ビデオ・データと関連す
るデータ・トラック情報の信号システムへの供給を含む
データ・トラック情報に関連する諸機能を実施する。エ
ンコーダ９６は、データ・トラック＋［を受取シ、これ
を本文に説明したようにディスク駆動部７３に送ってビ
デオ・データの最後のフィールドと同時に記録するため
に処理する。
本文に記述した装置の記録および再生増幅回路１５３．
１５５と、ヘッドスイッチ回路９７と、ディスク駆動部
制御回路は、再生増幅回路１５５とヘッドスイッチ回路
９７が、記録操作が実施中を除いて常に関連するディス
ク・パック７５かラノテータを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスク躯動部インターフェー
ス１５１により受取られ、このインターフェースカ更に
常に再生されたデータをデータ選択スイッチ１２８に与
える。データの記録のため、ディスク駆動部制御回路に
より与えられる記録指令が記録兼用生増幅回路１５３と
１５５に結合されて記録増幅回路１５５を作動させ、再
生増幅回路１５５を禁止する。ディスク駆動部の制御回
路も又３０ ＩＩＺのヘッド・スイッチ信号を記録操作
中にヘッド・スイッチ回路９７に与え、ヘッド・スイッ
チ回路にデータ・ストリームを記録されるべきデータの
２つの連続フィールドの第１のフィールドの間ある組の
ヘッドに、又第２のフィールドの間第２組のヘッドに結
合サセる。３０Ｈｚのヘッド・スイッチ信号は連続的に
利用可能となり、再生操作の間開様に使用されてヘッド
スイッチ回路９７を制御して再生増幅回路１５５を所望
のビデオ・データ信号の両方のフィールドの再生のため
の２組のヘッド間に切換える。
１５５と、ヘッドスイッチ回路９７と、ディスク駆動部
制御回路は、再生増幅回路１５５とヘッドスイッチ回路
９７が、記録操作が実施中を除いて常に関連するディス
ク・パック７５かラノテータを再生するよう作動される
ように構成されている。従って、記録操作時を除いて、
再生されたデータが常にディスク躯動部インターフェー
ス１５１により受取られ、このインターフェースカ更に
常に再生されたデータをデータ選択スイッチ１２８に与
える。データの記録のため、ディスク駆動部制御回路に
より与えられる記録指令が記録兼用生増幅回路１５３と
１５５に結合されて記録増幅回路１５５を作動させ、再
生増幅回路１５５を禁止する。ディスク駆動部の制御回
路も又３０ ＩＩＺのヘッド・スイッチ信号を記録操作
中にヘッド・スイッチ回路９７に与え、ヘッド・スイッ
チ回路にデータ・ストリームを記録されるべきデータの
２つの連続フィールドの第１のフィールドの間ある組の
ヘッドに、又第２のフィールドの間第２組のヘッドに結
合サセる。３０Ｈｚのヘッド・スイッチ信号は連続的に
利用可能となり、再生操作の間開様に使用されてヘッド
スイッチ回路９７を制御して再生増幅回路１５５を所望
のビデオ・データ信号の両方のフィールドの再生のため
の２組のヘッド間に切換える。
第９Ａ図に戻って、再生操作の間、基準入力回路９７Ｂ
は基準論理回路１２５Ｂと共に、基準クロックジェネレ
ータ９８に与えるため再生成されたサブキャリア周波数
を生じ、基準クロックジェネレータは再生操作のための
基底タイミングを与えるため６ＳＣ，３ＡＢＣ，および
Ｈ／２及び他のタイミング信号の出力を有する。リファ
レンス用Ｈ／２信号を含むクロック及びタイミング信号
はリファレンスカラーサブキャリアと同期され、再生さ
れたビデオ信号の処理を容易にする。リファレンスＨ／
２信号は、リファレンスカラー黒ビデオ信号の交互のフ
ィールドの第１ラインに於けるリファレンスカラーサブ
キャリアの特定の位相に関して決められる。基準クロッ
ク・ジェネレータの出力は、再生チャンネルに結合され
るディスク駆動部と関連するヘッドがトラックの記憶場
所の間で移動させられる時、ブランキングを挿入し、選
択的ビット・ミューティングを行い、信号システムによ
る出力のだめの選択された画像フレーム・ビデオ信号を
与えるブランキング挿入ドツトミューティング回路１２
７に加えて、データ・デテクタ、タイム・ベース・コレ
クタ１００、データ転送回路１２９、彩度セパレータお
よびプロセサ１０１に与えられる再定義されたリファレ
ンスＨ／２信号をデータデコーダ及びタイムベースコレ
クタ１００で使用するため、２つのビデオ信号の交互の
再生に含まれる同期語は静止リファレンスＨ８ｙｎｃに
関して誤って位置される。これはもし修正されなければ
表示されたビデオ画像にジッタを生じる原因となる。上
述の同期の誤位置は、デジタル−アナログ交換器の前段
のブランキング挿入ピットミュー７７７回路１２７で、
２つのフィールドビデオ信号を交互に再生する際、信号
線に修正遅れを適切に挿入することによって修正される
。リファレンスクロック発生器９８は、リファレンスロ
ジック回路１２５Ｂによって供される力２−フレーム率
信号、Ｈドライブ信号及びフィールドインデックス信号
、及びリファレンスカラーサブ中ヤリア消号を調べるこ
とによって、２つのフィールドビデオ信号シーフェンス
のどの再生に遅れが必要かを確認する。この確認に応じ
て、リファレンスクロック発生器はフレーム遅れスイッ
チ信号を発生し、これがブランキング挿入ピットミュー
７７７回路１２７に供給され、修正遅れの挿入が制御さ
れる。８ビツトのディジタル情報は次に、ディジタル・
アナログ・コンバータおよび５ｙｎｃおよびバースト挿
入回路１０２．１０３に与えられる。更に、操作の転送
兼診断モードの間、基準クロック・ジェネレータ９８は
、図示の如くエンコーダ・スイッチ１２６ヲ経てエンコ
ーダ９６に対する基底タイミングクロックを与える。
は基準論理回路１２５Ｂと共に、基準クロックジェネレ
ータ９８に与えるため再生成されたサブキャリア周波数
を生じ、基準クロックジェネレータは再生操作のための
基底タイミングを与えるため６ＳＣ，３ＡＢＣ，および
Ｈ／２及び他のタイミング信号の出力を有する。リファ
レンス用Ｈ／２信号を含むクロック及びタイミング信号
はリファレンスカラーサブキャリアと同期され、再生さ
れたビデオ信号の処理を容易にする。リファレンスＨ／
２信号は、リファレンスカラー黒ビデオ信号の交互のフ
ィールドの第１ラインに於けるリファレンスカラーサブ
キャリアの特定の位相に関して決められる。基準クロッ
ク・ジェネレータの出力は、再生チャンネルに結合され
るディスク駆動部と関連するヘッドがトラックの記憶場
所の間で移動させられる時、ブランキングを挿入し、選
択的ビット・ミューティングを行い、信号システムによ
る出力のだめの選択された画像フレーム・ビデオ信号を
与えるブランキング挿入ドツトミューティング回路１２
７に加えて、データ・デテクタ、タイム・ベース・コレ
クタ１００、データ転送回路１２９、彩度セパレータお
よびプロセサ１０１に与えられる再定義されたリファレ
ンスＨ／２信号をデータデコーダ及びタイムベースコレ
クタ１００で使用するため、２つのビデオ信号の交互の
再生に含まれる同期語は静止リファレンスＨ８ｙｎｃに
関して誤って位置される。これはもし修正されなければ
表示されたビデオ画像にジッタを生じる原因となる。上
述の同期の誤位置は、デジタル−アナログ交換器の前段
のブランキング挿入ピットミュー７７７回路１２７で、
２つのフィールドビデオ信号を交互に再生する際、信号
線に修正遅れを適切に挿入することによって修正される
。リファレンスクロック発生器９８は、リファレンスロ
ジック回路１２５Ｂによって供される力２−フレーム率
信号、Ｈドライブ信号及びフィールドインデックス信号
、及びリファレンスカラーサブ中ヤリア消号を調べるこ
とによって、２つのフィールドビデオ信号シーフェンス
のどの再生に遅れが必要かを確認する。この確認に応じ
て、リファレンスクロック発生器はフレーム遅れスイッ
チ信号を発生し、これがブランキング挿入ピットミュー
７７７回路１２７に供給され、修正遅れの挿入が制御さ
れる。８ビツトのディジタル情報は次に、ディジタル・
アナログ・コンバータおよび５ｙｎｃおよびバースト挿
入回路１０２．１０３に与えられる。更に、操作の転送
兼診断モードの間、基準クロック・ジェネレータ９８は
、図示の如くエンコーダ・スイッチ１２６ヲ経てエンコ
ーダ９６に対する基底タイミングクロックを与える。
再生操作の間、８ビツトのビデオ・データと、パリティ
・ビットと、ディスク・パックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５５図およ
び第５４図に関して示され記述された回路により増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を３つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部鳥１からの情報をチャンネル人に切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
・ビットと、ディスク・パックから再生されるデータ・
トラックからのデータを有する１０ビツトの並列データ
・ストリームが第２４図、乃至第２８図、第５５図およ
び第５４図に関して示され記述された回路により増幅、
等化および検出され、次にディスク駆動部のデータ・イ
ンターフェース回路１５１を介して、３つのディスク駆
動部の出力を３つのチャンネルの１つ以上に切換ができ
るデータ選択スイッチ１２８に与えられる。このように
、データ選択スイッチは、別のディスク駆動部からのデ
ータ・ストリームを別のチャンネルに同時に与える間、
ディスク駆動部鳥１からの情報をチャンネル人に切換え
る事ができる。２つの駆動部からの情報が同時に１つの
チャンネルに与える事ができないが、その逆は可能であ
る。データ選択スイッチ１２８は、本文では詳細に記述
しない公知の切換回路からなっている。
データ選択スイッチ１２８からのビデオ・データとパリ
ティ・データの検出された９ビツトのストリームの各々
がこの時９つの別個のデータデコーダとタイム・ペース
・コレクタ１００に与えられ、前記コレクタはデータを
復号し次に個別に、再生成された基準サブギヤリアの位
相に関して規定されてデータの９つの２イン中に存在し
得るタイミング・エラーを除去する共通のＨ／２基準に
関して９つのデータ・ストリームをタイム・ベース補正
し、即ち各９ビツトの並列バイトが適正な９ビツトのデ
ータからなるように全ての５ｙｎｃワードを整合する。
ティ・データの検出された９ビツトのストリームの各々
がこの時９つの別個のデータデコーダとタイム・ペース
・コレクタ１００に与えられ、前記コレクタはデータを
復号し次に個別に、再生成された基準サブギヤリアの位
相に関して規定されてデータの９つの２イン中に存在し
得るタイミング・エラーを除去する共通のＨ／２基準に
関して９つのデータ・ストリームをタイム・ベース補正
し、即ち各９ビツトの並列バイトが適正な９ビツトのデ
ータからなるように全ての５ｙｎｃワードを整合する。
データトラックからの他のビット・ストリームは、デー
タ選択スイッチ１２８によりデコーダ兼タイム・ペース
・コレクタ回路１００のデコーダ部分のみに結合され、
復号されたデータ・トラック情報はＣＰＵ１０６に送出
するためデータ・トラック・インターフェース１２０に
結合される。このタイムペース・コレクタは、連続位相
クロックを用いてその補正作用を行う。然し、このデー
タは再びデータ転送回路１２９によ＃）ＰＡＬＥクロッ
クに関して再調時され、即ち信号の位相は各水平ライン
において再クロッキングする事により変更され、その結
果データ転送回路から来る８ビツトのデータ・ストリー
ムは妥当なＰＡＬＥ処理された信号利得となる。データ
転送回路１２９も又、オフ・ディスク・データのパリテ
ィ検査を行い、エラーの状態にあるものと検出されたバ
イトを最も類似の前に現れたバイトとなりそうなもので
体替する事によりエラーが生じる時個々のバイト・エラ
ーのエラー・マスキングを行う。このように、代替され
たバイトは第３の前のバイトであり、これはＳＣに対し
て同じ位相関係を有するものとされた最近のサンプルで
ある。
タ選択スイッチ１２８によりデコーダ兼タイム・ペース
・コレクタ回路１００のデコーダ部分のみに結合され、
復号されたデータ・トラック情報はＣＰＵ１０６に送出
するためデータ・トラック・インターフェース１２０に
結合される。このタイムペース・コレクタは、連続位相
クロックを用いてその補正作用を行う。然し、このデー
タは再びデータ転送回路１２９によ＃）ＰＡＬＥクロッ
クに関して再調時され、即ち信号の位相は各水平ライン
において再クロッキングする事により変更され、その結
果データ転送回路から来る８ビツトのデータ・ストリー
ムは妥当なＰＡＬＥ処理された信号利得となる。データ
転送回路１２９も又、オフ・ディスク・データのパリテ
ィ検査を行い、エラーの状態にあるものと検出されたバ
イトを最も類似の前に現れたバイトとなりそうなもので
体替する事によりエラーが生じる時個々のバイト・エラ
ーのエラー・マスキングを行う。このように、代替され
たバイトは第３の前のバイトであり、これはＳＣに対し
て同じ位相関係を有するものとされた最近のサンプルで
ある。
データ転送回路の出力は、ビデオ情報が、別のディスク
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度セパレータ兼処理回路１０１に与えられる。
駆動（転送）に記録されるのに反対方向にビデオ情報を
見る事を必要とする場合（この場合データ転送回路１２
９からのデータはエンコーダスイッチ１２６に結合され
る）、彩度セパレータ兼処理回路１０１に与えられる。
彩度の分離兼処理回路１０１は、ディジタル状態で作用
し、コーム・フィルタ技術を用いる輝度からの色度情報
を分離し、交互の７レームにおける彩度情報を反転して
４フイールドの複合ＮＴＳＣ信号を形成し、この信号は
次いでビデオ再生出力回路１２７に与えられ、前記出力
回路は、ブランキング期間中基準ブラック・レベルを挿
入し、連続スチルの再生間の間隔の間グレー・レベル信
号を挿入し、必要に応じてビット・ミューティング操作
を行う。このビット・ミーティングは、前記データ・ビ
ット・ストリームを遮断する事によシ８ビットのテレビ
ジョン信号のどのビットを有効にミｘ−トし、これを行
う事により、誇張されたトーンやゴースト状画像等を生
じるように結果のテレビジョン信号において異常の視覚
効果を達成する。ブランキング挿入およびビット・ミュ
ーティング回路１２７からの出力はこの時以後のディジ
タル・アナログ・コンバータ１０２に与えられる。ディ
ジタル・アナログ・コンバータは、ブランキング挿入及
びビットミュート回路１２７からのクロック信号を受取
り、データをそのアナログ形態に変換し、又信号の５ｙ
ｎｃおよびバースト成分を挿入して全複合アナログ・テ
レビジョン信号を生じる。
し、コーム・フィルタ技術を用いる輝度からの色度情報
を分離し、交互の７レームにおける彩度情報を反転して
４フイールドの複合ＮＴＳＣ信号を形成し、この信号は
次いでビデオ再生出力回路１２７に与えられ、前記出力
回路は、ブランキング期間中基準ブラック・レベルを挿
入し、連続スチルの再生間の間隔の間グレー・レベル信
号を挿入し、必要に応じてビット・ミューティング操作
を行う。このビット・ミーティングは、前記データ・ビ
ット・ストリームを遮断する事によシ８ビットのテレビ
ジョン信号のどのビットを有効にミｘ−トし、これを行
う事により、誇張されたトーンやゴースト状画像等を生
じるように結果のテレビジョン信号において異常の視覚
効果を達成する。ブランキング挿入およびビット・ミュ
ーティング回路１２７からの出力はこの時以後のディジ
タル・アナログ・コンバータ１０２に与えられる。ディ
ジタル・アナログ・コンバータは、ブランキング挿入及
びビットミュート回路１２７からのクロック信号を受取
り、データをそのアナログ形態に変換し、又信号の５ｙ
ｎｃおよびバースト成分を挿入して全複合アナログ・テ
レビジョン信号を生じる。
前述の事柄は信号システムの全般的作用について全般的
に記述したが、第９Ａ図および第９Ｂ図に含まれる各ブ
ロックの更に詳細な記述は、各回路自体の別個の機能ブ
ロック図又は特定の電気作用ダイヤグラムに関して記述
される。又、第９Ａ図および第９Ｂ図の別個のブロック
の作用の説明に機能ブロック図を使用する場合、更に詳
細なブロック図に対応する電気作用ダイヤグラムも又含
まれる。
に記述したが、第９Ａ図および第９Ｂ図に含まれる各ブ
ロックの更に詳細な記述は、各回路自体の別個の機能ブ
ロック図又は特定の電気作用ダイヤグラムに関して記述
される。又、第９Ａ図および第９Ｂ図の別個のブロック
の作用の説明に機能ブロック図を使用する場合、更に詳
細なブロック図に対応する電気作用ダイヤグラムも又含
まれる。
ビデオ及び基準入力回路
第９Ａ図の回路に関してはビデオ入力および基準入力回
路９３Ａと９３Ｂは、夫々が異なった入力を受けそして
夫々からの出力のすべてが使用されるわけではないが、
両ロケーションにおいて実質的に同様の回路構成を含む
ようになっている。記録動作中に記録されるべき合成ビ
デオ入力信号は再生されたサブキャリア信号および記録
動作の実行中この装置により用いられる種々の垂直およ
び水平同期周波に関係した信号を得るために用いられる
ビデオ入力回路９３Ａに加えられる。このビデオ入力回
路はまたＡ／Ｄコンバータ９５に入るに適した増幅され
てｐ波されたビデオ信号を与える。再生動作中には基準
カラー黒ビデオ信号が再生中にこの装置に用いるための
同様の信号を出す基準入力回路９３Ｂに加えられる。
路９３Ａと９３Ｂは、夫々が異なった入力を受けそして
夫々からの出力のすべてが使用されるわけではないが、
両ロケーションにおいて実質的に同様の回路構成を含む
ようになっている。記録動作中に記録されるべき合成ビ
デオ入力信号は再生されたサブキャリア信号および記録
動作の実行中この装置により用いられる種々の垂直およ
び水平同期周波に関係した信号を得るために用いられる
ビデオ入力回路９３Ａに加えられる。このビデオ入力回
路はまたＡ／Ｄコンバータ９５に入るに適した増幅され
てｐ波されたビデオ信号を与える。再生動作中には基準
カラー黒ビデオ信号が再生中にこの装置に用いるための
同様の信号を出す基準入力回路９３Ｂに加えられる。
第１０図のビデオおよび基準入力回路のブロック図をみ
るに、ビデオ信号はライン２００を介してビデオ増幅器
２０１に加えられ、そしてこれがその信号を増幅してク
ランプ回路２０２によりそのＤＣ成分を回復する。クラ
ンプ回路２０２はライン２０３上の増幅器の出力をサン
プリングしそして増幅器２０１に接続するライン２０４
上にＤＣ成分を発生する。ライン２０３上の回復された
ＤＣビデオ信号は次にローパスフィルタ２０５に入り、
その出力がビデオ利得制御増幅器２０７に接続するライ
ン２０６に生じる。増幅器２０７はもう１個のビデオ増
幅器２０８に接続し、それに対して第２のクランプ回路
２０９がその信号のブランキングレベルをビデオ増幅器
２０８へのライン２１０を介してＤＣ制御信号の印加に
より接地レベルにする。このビデオ増幅器の出力はライ
ン２１１に生じそしてこれはそこからクランプ回路２０
９のサンプリング入力へと伸びるライン２１８の内の１
本と接続する。ライン２１１はまたデーテド同期クリッ
プ回路２１２と精密同期分離器２１３に接続する。同期
チップ（ｔｉｐ）検出器２１４に生じる同期チップのレ
ベルを検出し、対応する信号レベルを与える。ビデオ入
力回路９３Ａではライン２１７上のリモートビデオ利得
制御信号は遠隔ロケ−ンヨンから利得制御増幅器２０７
を制御するためにコンパレータ２１６にも加えられる。
るに、ビデオ信号はライン２００を介してビデオ増幅器
２０１に加えられ、そしてこれがその信号を増幅してク
ランプ回路２０２によりそのＤＣ成分を回復する。クラ
ンプ回路２０２はライン２０３上の増幅器の出力をサン
プリングしそして増幅器２０１に接続するライン２０４
上にＤＣ成分を発生する。ライン２０３上の回復された
ＤＣビデオ信号は次にローパスフィルタ２０５に入り、
その出力がビデオ利得制御増幅器２０７に接続するライ
ン２０６に生じる。増幅器２０７はもう１個のビデオ増
幅器２０８に接続し、それに対して第２のクランプ回路
２０９がその信号のブランキングレベルをビデオ増幅器
２０８へのライン２１０を介してＤＣ制御信号の印加に
より接地レベルにする。このビデオ増幅器の出力はライ
ン２１１に生じそしてこれはそこからクランプ回路２０
９のサンプリング入力へと伸びるライン２１８の内の１
本と接続する。ライン２１１はまたデーテド同期クリッ
プ回路２１２と精密同期分離器２１３に接続する。同期
チップ（ｔｉｐ）検出器２１４に生じる同期チップのレ
ベルを検出し、対応する信号レベルを与える。ビデオ入
力回路９３Ａではライン２１７上のリモートビデオ利得
制御信号は遠隔ロケ−ンヨンから利得制御増幅器２０７
を制御するためにコンパレータ２１６にも加えられる。
基準入力回路？３Ｂでは増幅器２０７の利得はリモート
制御されない。検出器２１４の出力（これは交番電流リ
ップルを含む）は精密Ｈ同期分離器２１６の一万の入力
に加えられ、他この分離器の他方の入力にはビデオ増幅
器２０８の出力から出るライン２１８の１本に接続する
。分離器２１３のこれら２人力には信号中にＡ Ｃ＋７
ツプルがめればそれが含まれており、それ故これらはこ
の分離器がライン２２０上に梱々の同期回路２２１と水
平同期位相検出器２２２０１個の人力とに加えられるＡ
ＣＩＪツブルのない精密分離された同期信号をつくる
ように共通のモードとされる。ビデオ増幅器２０８の出
力からのライン２１８のもう１本が粗同期分離器２１９
へと伸び、この分離器が粗分離同期（８号を発生し、こ
の信号がゲートパルス発生器２２３に加えられ、この発
生器の出力がクランプ回路２０２と２０９および同期チ
ップ検出器２１４へと沖びるライン２２４に生じる。
制御されない。検出器２１４の出力（これは交番電流リ
ップルを含む）は精密Ｈ同期分離器２１６の一万の入力
に加えられ、他この分離器の他方の入力にはビデオ増幅
器２０８の出力から出るライン２１８の１本に接続する
。分離器２１３のこれら２人力には信号中にＡ Ｃ＋７
ツプルがめればそれが含まれており、それ故これらはこ
の分離器がライン２２０上に梱々の同期回路２２１と水
平同期位相検出器２２２０１個の人力とに加えられるＡ
ＣＩＪツブルのない精密分離された同期信号をつくる
ように共通のモードとされる。ビデオ増幅器２０８の出
力からのライン２１８のもう１本が粗同期分離器２１９
へと伸び、この分離器が粗分離同期（８号を発生し、こ
の信号がゲートパルス発生器２２３に加えられ、この発
生器の出力がクランプ回路２０２と２０９および同期チ
ップ検出器２１４へと沖びるライン２２４に生じる。
水平同期信号が検出され分離されると、パルス発生器２
２３がゲート信号を出しこれが両クランプ回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
２３がゲート信号を出しこれが両クランプ回路と同期チ
ップ検出器を水平ブランキング中の適正な時点で閉じさ
せる。
クランプ回路２０９はバースト時間中に任慧時間ではな
く舷サイクルだけ一時的に閉じ−Ｃビデオ信号のブラン
キングレベルが後述するように積分技術を用いて正確に
得られるようにする。バーストはライ／２２５に加えら
れ、ライン２２５はリミテドバースト人力の相補出力を
与える増幅器２２７に接続したバーストリミタ回路２２
６に加えられる。すｉり回路２２６の出力は精密ゲート
発生器２５０に接続するライン２２？上に１つの出力を
そして位相検出器２５１に接続するライン２６０上に１
つの出力をもつバースト検出回路２２８にも接続する。
く舷サイクルだけ一時的に閉じ−Ｃビデオ信号のブラン
キングレベルが後述するように積分技術を用いて正確に
得られるようにする。バーストはライ／２２５に加えら
れ、ライン２２５はリミテドバースト人力の相補出力を
与える増幅器２２７に接続したバーストリミタ回路２２
６に加えられる。すｉり回路２２６の出力は精密ゲート
発生器２５０に接続するライン２２？上に１つの出力を
そして位相検出器２５１に接続するライン２６０上に１
つの出力をもつバースト検出回路２２８にも接続する。
バーストの存在が検出されると、ゲート発生器２３０は
精密パーストゲート信号を発生し、この信号が増幅器２
２７を動作可能にしてそれがバーストの中間の３サイク
ルを通しうるようにしてそれらサイクルを位相検出器２
５１に入りうるようにする。この検出器はそれに応じて
発振器２６２の出力と増幅器２２７からのバーストサイ
クルの位相との位相差を表わす信号を電圧制御発振器２
３２に与える。発振器２３２を制御するこの位相検出回
路の効果はサブキャリアの基準としてライン毎に用いら
れるバーストの３サイクルの位相の短期変化ではなく比
較的長期の変化を修正することである。発振器２３２の
出力はバッファ２５４で処理された後に２イン２５３に
生じる。この発振器の出力はバーストのある時にカラー
バーストに対して位相ロックされた連続再生されたサブ
キャリア信号ＳＣ（五５８ＭＨｚ）である。しかしなが
ら、バースト検出回路２２８がバーストを検出しない場
合には位相検出器２３１はＨ／２信号の位相と発振器２
３２の再生サブキャリア出力とを比較するのであり、こ
のＨ／２信号は水平同期位相検出器２２２により制御さ
れる発振器２３６から同期発生器２５５によシ発生され
るものである。この連続的に再発生されるサブキャリア
信号ＳＣはリファレンスロジック回路１２５Ａに供給さ
れ、後述するように、ここに述べる装置においてｓ Ｓ
ＣＰＡＬＥクロックを発生するのに用いられる。
精密パーストゲート信号を発生し、この信号が増幅器２
２７を動作可能にしてそれがバーストの中間の３サイク
ルを通しうるようにしてそれらサイクルを位相検出器２
５１に入りうるようにする。この検出器はそれに応じて
発振器２６２の出力と増幅器２２７からのバーストサイ
クルの位相との位相差を表わす信号を電圧制御発振器２
３２に与える。発振器２３２を制御するこの位相検出回
路の効果はサブキャリアの基準としてライン毎に用いら
れるバーストの３サイクルの位相の短期変化ではなく比
較的長期の変化を修正することである。発振器２３２の
出力はバッファ２５４で処理された後に２イン２５３に
生じる。この発振器の出力はバーストのある時にカラー
バーストに対して位相ロックされた連続再生されたサブ
キャリア信号ＳＣ（五５８ＭＨｚ）である。しかしなが
ら、バースト検出回路２２８がバーストを検出しない場
合には位相検出器２３１はＨ／２信号の位相と発振器２
３２の再生サブキャリア出力とを比較するのであり、こ
のＨ／２信号は水平同期位相検出器２２２により制御さ
れる発振器２３６から同期発生器２５５によシ発生され
るものである。この連続的に再発生されるサブキャリア
信号ＳＣはリファレンスロジック回路１２５Ａに供給さ
れ、後述するように、ここに述べる装置においてｓ Ｓ
ＣＰＡＬＥクロックを発生するのに用いられる。
５８ＣＰＡＬＥクロックはＡ／Ｄコンバータ９５によっ
て、ビデオ信号をデジタル化するのに用いられる。
て、ビデオ信号をデジタル化するのに用いられる。
２５７で示す水平位相位置制御装置は再生同期の水平位
置ぎめの調整用に基準入力回路９３Ｂで使用するもので
ある。８ビツトの２進数が発振器２５６からの４００Ｈ
Ｓロック信号によシクロツクされるカウンタ２５９をプ
リセットするために手動回転スイッチ等、例えば内部ア
クセスステーション７８（第１図）によって位置決めさ
れるコントロールスイッチ８１によりラッチ回路２５８
に入れられる。
置ぎめの調整用に基準入力回路９３Ｂで使用するもので
ある。８ビツトの２進数が発振器２５６からの４００Ｈ
Ｓロック信号によシクロツクされるカウンタ２５９をプ
リセットするために手動回転スイッチ等、例えば内部ア
クセスステーション７８（第１図）によって位置決めさ
れるコントロールスイッチ８１によりラッチ回路２５８
に入れられる。
カウンタがその極限カウントになると、それが■１同期
位相検出器２２２の第２人力に接続する出力２４１をも
クランプ波発生器２４０をトリガーする。
位相検出器２２２の第２人力に接続する出力２４１をも
クランプ波発生器２４０をトリガーする。
かくしてラッチ回路を調整することにより±２０マイク
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このフィードバックルーズにおける遅延は再
生同期が進相であることを意味するから水平位置の制御
はテレビ局内の配線により信号の伝送中の伝播遅れを補
償するためにビデオ情報信号を効果的に進めることが出
来る。基準クロック発生回路９８の説明において後述す
るように、この水平位相位置制御は基準クロック発生器
９８と連動するサブキャリア位相制御に関連して行われ
、それにより遅延量は精密に、この例では約±１８ｎ秒
で制御出来る。
ロ秒までがライン２４１上のフィードバックルーズに挿
入出来、そして再生同期信号の位相がビデオ情報信号に
よって表わされるビデオ画像の水平位置ぎめについて調
整出来る。このフィードバックルーズにおける遅延は再
生同期が進相であることを意味するから水平位置の制御
はテレビ局内の配線により信号の伝送中の伝播遅れを補
償するためにビデオ情報信号を効果的に進めることが出
来る。基準クロック発生回路９８の説明において後述す
るように、この水平位相位置制御は基準クロック発生器
９８と連動するサブキャリア位相制御に関連して行われ
、それにより遅延量は精密に、この例では約±１８ｎ秒
で制御出来る。
発振器２３６の出力はまた第１０図に示す種々の垂直お
よび水平同期ルートに関連する信号を発生するために、
テレビジョンイｇ号処理装置について通常のものである
同期発生器２３５によって用いられる。これら信号は位
相検出器２２２によシ与えられるごとき精密再生■（同
期の位相に対して発生され、ぞしてそれ故常に入力信号
に関連した位相をもつ。
よび水平同期ルートに関連する信号を発生するために、
テレビジョンイｇ号処理装置について通常のものである
同期発生器２３５によって用いられる。これら信号は位
相検出器２２２によシ与えられるごとき精密再生■（同
期の位相に対して発生され、ぞしてそれ故常に入力信号
に関連した位相をもつ。
第１０図の回路の重要な点はビデオ信号のＨ同期信号が
その値の丁度１／２でクリップされそしてブランキング
レベルが正確に接地点にクランプされるということであ
る。再生されたサブキャリアはバーストで位相ロックさ
れそして精密水平同期信号が精密同期分１１ｍ１を利用
して再生される。
その値の丁度１／２でクリップされそしてブランキング
レベルが正確に接地点にクランプされるということであ
る。再生されたサブキャリアはバーストで位相ロックさ
れそして精密水平同期信号が精密同期分１１ｍ１を利用
して再生される。
この信号は同期発生器２３５により、後述するラインア
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与えるために用いられる。ク
ランプ回路２０９はバーストの全サイクルにわたり継続
するクランプパルスを用いてバースト時間におけるビデ
オの０平均レベルについて試験をするからこのビデオを
ローパスフィルタリングする必要もクランプを行う前の
バースト排除も必要ない。これはバーストの結果的積分
が０でありバーストの全サイクルを含まない信号の積分
により導入されるＨ／２１Ｊッグルがないという事実に
よる。
イデンティフィケーションまたは同期ワード挿入器をリ
セットするためのリセットパルス（３０Ｈｚのフィール
ドインデックスパルス）を与えるために用いられる。ク
ランプ回路２０９はバーストの全サイクルにわたり継続
するクランプパルスを用いてバースト時間におけるビデ
オの０平均レベルについて試験をするからこのビデオを
ローパスフィルタリングする必要もクランプを行う前の
バースト排除も必要ない。これはバーストの結果的積分
が０でありバーストの全サイクルを含まない信号の積分
により導入されるＨ／２１Ｊッグルがないという事実に
よる。
第１０図のブロック図は入力ボード用の１つの回路を示
す第４２Ａ〜４２Ｄ図に示す動作を実行するため使用出
来る入力回路と特定の回路の機能動作を説明するもので
ある。
す第４２Ａ〜４２Ｄ図に示す動作を実行するため使用出
来る入力回路と特定の回路の機能動作を説明するもので
ある。
クランプ回路２０？ （第４２Ｃ図）の動作については
増幅器２０８の出力電圧は之イン２１１と２１８に生じ
、これらの一方はエミッタホロワトランジスタ２４４の
ペースに接続してこれが電圧降下をつくる。
増幅器２０８の出力電圧は之イン２１１と２１８に生じ
、これらの一方はエミッタホロワトランジスタ２４４の
ペースに接続してこれが電圧降下をつくる。
平衡条件下ではライン２１８のビデオ信号のブ／Ｆ／−
＋ングレベルは接地電位である。このビデオ信号はエミ
ッタホロワ２４４の電圧降下により負側へ約α７■だけ
シフトする。ライン２４７によシ差動増幅器２４６の負
入力に接続するエミッタを有するマツチングエミッタホ
ロワトランジスタ２４５は比較レベル（接地電位）トラ
ンジスタ２４４と同様に負側にシフトする。トラ／ジス
ｊ１２４４のエミッタは、伝送ゲートまたはスイッチ２
４８が第４２Ｄ図の再制限ゲートパルス発生器２２３に
よシ発生される。ライ／２２４上の信号によりバースト
中およびバーストの全サイクル数にわたり閉じるときに
差動増幅器２４６の正入力に接続する。かくして、バー
スト中スイッチ２４８は閉じてコンデンサ２４９をバー
ストの平均レベルまで充電する。このスイッチはサブキ
ャリアの整数個のサイクル申開じる。これにより従来で
はクランプレベルのＨ／２変調をなくすために通常行わ
れるクランピング前のバースト除去のだめのビデオ信号
のローパスフィルタリングの必要性がなくなる。コンデ
ンサ２４９の電圧はバーストの平均値を正しく反映する
ものであシ、差動増幅器２４６の出力がビデオ増幅器２
０８にライン２５１、トランジスタ２５２およびトラン
ジスタ２５２のエミッタに接続するライン２１０を通じ
て加えられる誤差を示す。ライン２１１上の信号のブラ
ンキングレベルはかくして差動増幅器２４６の高ＤＣ利
得により接地電位に接近して維持される。クランプ回路
２０２の動作はクランプ２０９のそれとほぼ同じであシ
そして第４２Ａ、４２Ｂ図に示す通りである。
＋ングレベルは接地電位である。このビデオ信号はエミ
ッタホロワ２４４の電圧降下により負側へ約α７■だけ
シフトする。ライン２４７によシ差動増幅器２４６の負
入力に接続するエミッタを有するマツチングエミッタホ
ロワトランジスタ２４５は比較レベル（接地電位）トラ
ンジスタ２４４と同様に負側にシフトする。トラ／ジス
ｊ１２４４のエミッタは、伝送ゲートまたはスイッチ２
４８が第４２Ｄ図の再制限ゲートパルス発生器２２３に
よシ発生される。ライ／２２４上の信号によりバースト
中およびバーストの全サイクル数にわたり閉じるときに
差動増幅器２４６の正入力に接続する。かくして、バー
スト中スイッチ２４８は閉じてコンデンサ２４９をバー
ストの平均レベルまで充電する。このスイッチはサブキ
ャリアの整数個のサイクル申開じる。これにより従来で
はクランプレベルのＨ／２変調をなくすために通常行わ
れるクランピング前のバースト除去のだめのビデオ信号
のローパスフィルタリングの必要性がなくなる。コンデ
ンサ２４９の電圧はバーストの平均値を正しく反映する
ものであシ、差動増幅器２４６の出力がビデオ増幅器２
０８にライン２５１、トランジスタ２５２およびトラン
ジスタ２５２のエミッタに接続するライン２１０を通じ
て加えられる誤差を示す。ライン２１１上の信号のブラ
ンキングレベルはかくして差動増幅器２４６の高ＤＣ利
得により接地電位に接近して維持される。クランプ回路
２０２の動作はクランプ２０９のそれとほぼ同じであシ
そして第４２Ａ、４２Ｂ図に示す通りである。
第４２Ｃ図をみるに、スイッチ２４８が閉じるとバース
トがこのスイッチを通ってコンデンサ２４９ニそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそれ故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の３サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２８の出力によシ動作
不能となる。バーストがあると、ダイオード検出器２５
７と検出器２２８のそれに続くラッチ回路２５８が位相
検出器２３１のスイッチングトランジスタ２５９（第４
２Ｂ図）に接続するライン２６０を更に負のレベルにす
る。バーストがあると、スイッチングトランジスタ２５
９は遮断しそして検出器２５１の他のスイッチングトラ
ンジスタ２６１が導通スる。トランジスタ２６１がオン
となると増幅器２２７からのバーストの３サイクル分が
ドライバ２７７により検出器２５１の変圧器２６２に加
えられる。
トがこのスイッチを通ってコンデンサ２４９ニそしてト
ランジスタ２５４のエミッタに接続する第４２Ａ図へと
伸びるライン２２５に通され、そしてそれ故このバース
トはコレクタとバーストリミタ回路２２６に接続すらラ
イン２５５に生じる。バーストがあると、精密ゲート発
生器２２８がその出力ライン２２９にリミテドバースト
信号を出し、これが精密ゲート発生器２３０をクロック
する。この発生器としてカウンタが用いられてリミテド
バースト信号をカウントして、増幅器２２７を動作可能
にするべくライン２５６に接続する９〜１１サイクルバ
ーストインターバルの中間の３サイクル中精密パースト
ゲートを発生する。それ故バーストの中間３サイクルを
除き増幅器はバースト検出回路２２８の出力によシ動作
不能となる。バーストがあると、ダイオード検出器２５
７と検出器２２８のそれに続くラッチ回路２５８が位相
検出器２３１のスイッチングトランジスタ２５９（第４
２Ｂ図）に接続するライン２６０を更に負のレベルにす
る。バーストがあると、スイッチングトランジスタ２５
９は遮断しそして検出器２５１の他のスイッチングトラ
ンジスタ２６１が導通スる。トランジスタ２６１がオン
となると増幅器２２７からのバーストの３サイクル分が
ドライバ２７７により検出器２５１の変圧器２６２に加
えられる。
このドライバーは他方においてバーストの位相とライン
２３５にある２Ａ５８ＭＨｚ（ＳＣ）発振器２５２ノ出
力位相とを比較するだめの位相比較器２３１ａに接続す
る。バーストが検出器２２８により検出されナイときに
はトランジスタ２５９がオンとなり信号Ｈ／２を変圧器
２６２に接続するドライバ２７７の他方の入力に加えて
、そしてライン２３５上の発振器出力がＨ／２信号の位
相と比較される。
２３５にある２Ａ５８ＭＨｚ（ＳＣ）発振器２５２ノ出
力位相とを比較するだめの位相比較器２３１ａに接続す
る。バーストが検出器２２８により検出されナイときに
はトランジスタ２５９がオンとなり信号Ｈ／２を変圧器
２６２に接続するドライバ２７７の他方の入力に加えて
、そしてライン２３５上の発振器出力がＨ／２信号の位
相と比較される。
精密Ｈ同期分離を行う回路にもどシ第４２Ｃ図をみるに
、この同期信号はトランジスタ２６５ａのベースに接続
する出力をもつローパスフィルタ２６４に伸びるライン
２１８上に増幅器２０８からとり出される。
、この同期信号はトランジスタ２６５ａのベースに接続
する出力をもつローパスフィルタ２６４に伸びるライン
２１８上に増幅器２０８からとり出される。
トランジスタ２６５のエミッタは制御ライン２２４によ
り同期信号のある期間閉じる伝送ゲートまたはスイッチ
２６６に接続する。この信号のレベルハ単位利得増幅器
２６８によりバッファ作用を受けるコンデンサ２６７（
第４２Ｄ図）を光電することにより決定され、そして同
期チップのＤＣレベルの半分がこの信号中にちるＡ Ｃ
ＩＪツプルの全レベルと共に２イン２１５を介して同期
セパノー夕２１３の一方の入力に加えられる。この同期
セパレータの他方の入力にはエミッタホロワトランジス
タ２６５からのライン２６９が接続する。第４２図Ａ−
Ｄに図示される入力回路９３Ａ、９３Ｂの実施例では１
ａ密Ｈ同期セパレータ２１５は比較器である。このよう
に、ライン２２０上の出力はＡＣリップルがコンパレー
タ２１３の両人力に入りそして共通モード排除によりこ
のコンパレータの出力に生じないためにビデオ信号のＡ
Ｃリップルには影響されないタイミングを有する分離さ
れた同期信号となる。ライン２２０上の同期信号はこの
信号方式の他の部分によりビデオ信号の処理用のこの信
号方式内のタイミンク基準として作用するサブキャリア
信号の特定の位相角に対して再び限定された水平ライン
に関係する同期化信号を発生するべく使用される精密同
期信号である。また、この同期化（８号は２本の水平ラ
イン（２２７，５Ｘ２＝４５５ ）毎にサブキャリアの
全サイクル数があるために１／２Ｈ同期信号のｖ−トと
なり、そしてこの点は以降の説明から明らかなようにこ
こに示す装置の動作にとって重要となる。
り同期信号のある期間閉じる伝送ゲートまたはスイッチ
２６６に接続する。この信号のレベルハ単位利得増幅器
２６８によりバッファ作用を受けるコンデンサ２６７（
第４２Ｄ図）を光電することにより決定され、そして同
期チップのＤＣレベルの半分がこの信号中にちるＡ Ｃ
ＩＪツプルの全レベルと共に２イン２１５を介して同期
セパノー夕２１３の一方の入力に加えられる。この同期
セパレータの他方の入力にはエミッタホロワトランジス
タ２６５からのライン２６９が接続する。第４２図Ａ−
Ｄに図示される入力回路９３Ａ、９３Ｂの実施例では１
ａ密Ｈ同期セパレータ２１５は比較器である。このよう
に、ライン２２０上の出力はＡＣリップルがコンパレー
タ２１３の両人力に入りそして共通モード排除によりこ
のコンパレータの出力に生じないためにビデオ信号のＡ
Ｃリップルには影響されないタイミングを有する分離さ
れた同期信号となる。ライン２２０上の同期信号はこの
信号方式の他の部分によりビデオ信号の処理用のこの信
号方式内のタイミンク基準として作用するサブキャリア
信号の特定の位相角に対して再び限定された水平ライン
に関係する同期化信号を発生するべく使用される精密同
期信号である。また、この同期化（８号は２本の水平ラ
イン（２２７，５Ｘ２＝４５５ ）毎にサブキャリアの
全サイクル数があるために１／２Ｈ同期信号のｖ−トと
なり、そしてこの点は以降の説明から明らかなようにこ
こに示す装置の動作にとって重要となる。
粗分離同期信号もライン２７０を介してローパスフィル
タ２６４かシ粗同期分離器２１９へ同期信号をとり出す
ことにより発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するワンシ
ョットを含むゲートパルス発生器２２３に加えられる。
タ２６４かシ粗同期分離器２１９へ同期信号をとり出す
ことにより発生される。この分離器の出力はライン２７
１に生じそして同期検出器２７６として作用するワンシ
ョットを含むゲートパルス発生器２２３に加えられる。
２７２で示す上側の回路はスイッチ２６６により同期し
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７５はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検出器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのクランプ回路
がそれらを開いたままにしておくのではなくＤＣフィー
ドバックループにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
ている間にそれを閉じるために用いられるゲートを発生
し、そして回路２７５はバックポーチサンプルを発生し
回路２７４がＳＣ位相に関してバースト信号を再限定す
る。発生器２２３については同期がなくそのため粗同期
検出器２１９からそれがライン２７１に生じない場合に
は同期検出器２７６は回路２７４を通じてクランプ回路
２０９内のスイッチ２４８およびクランプ回路２０２内
の同様のスイッチ２７５を閉じてすべてのクランプ回路
がそれらを開いたままにしておくのではなくＤＣフィー
ドバックループにもとづき動作するようにする。かくし
て同期信号がないと、ライン２２４上のレベルは同期化
されてそれが検出されるまで高とされる。更に精密ゲー
ト発生器２３０がそれのカウントサイクルが開始された
後にその極限状態すなわちカウントまでクロックするに
必要なバーストサイクル数を受けない場合の予備として
、検出器２７６は回路２７４を通じて精密ゲート発生器
２３０にパーストゲート信号を与えるように接続されて
そのカウントサイクルの終了を確実にすると共に精密パ
ーストゲート信号の供給を確にする。
これにより精密ゲート発生器２３０は常に確実にすべて
の入力バースト信号に正しく応答する。
の入力バースト信号に正しく応答する。
入力ビデオ信号の垂直同期信号に対して位相的ニ正しく
関係するフィールドインデックス信号をエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１５の出力と■同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲート２７９（第４２Ｄ図）に与えられる。
関係するフィールドインデックス信号をエンコーダスイ
ッチ１２６に生じさせることが望ましいから、精密Ｈ同
期分離器２１５の出力と■同期検出器２７８（第４２Ｂ
図）の出力は所望のフィールドインデックス信号を与え
るＮＯＲゲート２７９（第４２Ｄ図）に与えられる。
基メ鼾Ｌｕ−ｑ−略
第９Ａ図に示す基準論理回路１２５Ａ、１２５Ｂは水平
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａまたは９５Ｂから種々の信号を受けそして
本装置の動作に用いられる多数のクロックおよびタイミ
ング制御信号を夫々発生する。
および垂直同期信号、再生サブキャリア等に関係した入
力回路９３Ａまたは９５Ｂから種々の信号を受けそして
本装置の動作に用いられる多数のクロックおよびタイミ
ング制御信号を夫々発生する。
更にコンピュータ制御装置９２が論理回路１２５人と１
２５Ｂに制御信号を与え、そしてこれらにより本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路ｑｓｋと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５Ａと１２５Ｂは異なった機能を
行うから異なった入力が夫々に入りそして夫々からの全
ての出力が用いられるわけではない。
２５Ｂに制御信号を与え、そしてこれらにより本装置に
よって行われる動作、例えば記録、再生、移転等に従っ
てサーボ同期信号が発生される。この基準論理回路はそ
の一方がビデオ入力回路ｑｓｋと共に使用され他方が基
準入力回路９３Ｂと共に使用されて両基準論理回路か記
録、再生、転移等のような本装置の異なった動作中いく
分異なった機能をもつようにするために本発明に同じも
のとされる。回路１２５Ａと１２５Ｂは異なった機能を
行うから異なった入力が夫々に入りそして夫々からの全
ての出力が用いられるわけではない。
基準論理回路の動作を第１１Ａ図のほぼ中央において水
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系により行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａにより発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由により連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称１）ＡＬＥフラグ信号を発生する
。ＰＡＬＥフラグはまたこの信号系の他の部分、主とし
て再生信号の処理に用いられる部分での使用のために基
準論理回路１２５Ｂの出力としても与えられる。この回
路はまたディスク駆動モータのザーボ制御動作用のドラ
イブ同期化信号を発生して１５Ｈｚの１組３個のパルス
を発生し、これがディスクドライブサーボの制御に用い
られるべくＨ同期信号でマルチプレクス処理される。他
のタイミング制御信号は後述するように基準論理回路１
２５Ｂによシ与えられる。
平に伸びる点線をもつ機能ブロック図にもとづき後述す
る。図示のようにこの回路の上側部分は記録動作中にの
み用いられ、下側部分はこの信号系により行われる記録
、再生および他の動作中に用いられる。上側部分の機能
は前述のようにカラーバーストからビデオ入力回路９３
Ａにより発生される再生サブキャリアを用いる記録動作
用の種々の位相固定クロック信号を発生することである
。この回路はまた前述した理由により連続する水平ライ
ン上のアナログ−ディジタルコンバータのサンプリング
クロックの位相を変えるためにこの回路で用いられるＨ
／２のレートで非対称１）ＡＬＥフラグ信号を発生する
。ＰＡＬＥフラグはまたこの信号系の他の部分、主とし
て再生信号の処理に用いられる部分での使用のために基
準論理回路１２５Ｂの出力としても与えられる。この回
路はまたディスク駆動モータのザーボ制御動作用のドラ
イブ同期化信号を発生して１５Ｈｚの１組３個のパルス
を発生し、これがディスクドライブサーボの制御に用い
られるべくＨ同期信号でマルチプレクス処理される。他
のタイミング制御信号は後述するように基準論理回路１
２５Ｂによシ与えられる。
第１１Ａ図の上側部分をみるに、基準論理回路１２５Ａ
用のビデオ入力回路？３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９３Ｂからのサブキャリア信号（ＳＣ
）がライン３００に加えられそしてこれが位相コンパレ
ータ３０２に入る。このコンパレータの出力はライン５
０５に生じそしてこれが積分器５０６により与えられる
ライン５０５上の第２人力をもつ加算器３０４に入る。
用のビデオ入力回路？３Ａまたは基準論理回路１２５Ｂ
用の基準入力回路９３Ｂからのサブキャリア信号（ＳＣ
）がライン３００に加えられそしてこれが位相コンパレ
ータ３０２に入る。このコンパレータの出力はライン５
０５に生じそしてこれが積分器５０６により与えられる
ライン５０５上の第２人力をもつ加算器３０４に入る。
精密ディジタルバースト位相デコーダ３０７Ｆｉライン
３０８上の７ナログーデイジタルコンバータ９５の出力
からとり出される実際にディジタル化されたビデオデー
タを受けそしてサンプリングがバーストの適正位相で行
われたかどうかをデコードしてビデオ信号が常に正しく
サンプリングされるようにサンプルクロックの位相調整
に用いるべくライン５０９を介して積分器３０６に対し
て＋または−の誤差信号を発生する。
３０８上の７ナログーデイジタルコンバータ９５の出力
からとり出される実際にディジタル化されたビデオデー
タを受けそしてサンプリングがバーストの適正位相で行
われたかどうかをデコードしてビデオ信号が常に正しく
サンプリングされるようにサンプルクロックの位相調整
に用いるべくライン５０９を介して積分器３０６に対し
て＋または−の誤差信号を発生する。
加算器３０４の出力はライン３１０に生じそしてこれが
ループ増幅器と２個の故障ランプドライバ３１４の内の
一方へと伸びるライン３１３により電圧制御発振器３１
２に接続したフィルタ３１１に加えられる。
ループ増幅器と２個の故障ランプドライバ３１４の内の
一方へと伸びるライン３１３により電圧制御発振器３１
２に接続したフィルタ３１１に加えられる。
発振器３１２の出力は６ＳＣの周波数でライン３１５に
生じそしてこれが６分割カウンタ３１６とライン３１８
上に５８Ｃの周波数でＰＡＬＥクロック出力を出す２分
割カウンタ５１７に加えられる。６分割カウンタはＳＣ
の周波数の出力をライン３１９に出し、これが２分割カ
ウンタ５２０とコンパレータ３０２の他方の入力とに加
えられる。カウンタ３２０の出力は１／２ ＳＣ信号で
ありこれが２分割カウンタを交互の２イン上でセットお
よびリセットするため用いられるパルス変成器５２２へ
と伸びるライン３２１に生じる。この制御信号は後述す
るようにＰＡＬＥフラグ発生器３２４によシ供給される
Ｈ／２ レート信号でライン３２５を通じて供給され
る。
生じそしてこれが６分割カウンタ３１６とライン３１８
上に５８Ｃの周波数でＰＡＬＥクロック出力を出す２分
割カウンタ５１７に加えられる。６分割カウンタはＳＣ
の周波数の出力をライン３１９に出し、これが２分割カ
ウンタ５２０とコンパレータ３０２の他方の入力とに加
えられる。カウンタ３２０の出力は１／２ ＳＣ信号で
ありこれが２分割カウンタを交互の２イン上でセットお
よびリセットするため用いられるパルス変成器５２２へ
と伸びるライン３２１に生じる。この制御信号は後述す
るようにＰＡＬＥフラグ発生器３２４によシ供給される
Ｈ／２ レート信号でライン３２５を通じて供給され
る。
この回路の上側部分の動作は、Ａ−Ｄコンパ〜タ９５に
より行われるサンプリングが常時カラーバースト同期化
信号と同一位相で正しく行われるように正確に制御され
る電圧制御発振器５１２の出力において６８Ｃの周波数
の信号を発生することである。これはサンプリングされ
るビデオの位相が本装置により発生されるカラーを最終
的に決定することを考えると重要である。かくして一方
の入力にライン３１９を介してにＯ５１２の分割された
出力を受ける位相コンパレータ５０２はその他方の入力
に入るライン３００上のビデオまたは基準サブキャリア
同期信号の位相にその出力の位相を比較的近いところで
ロックする位相ロックループを与える。■ＣＯ５１２の
分割された出力はこの位相ロックループを通じて一般に
約１０°以内であるＳＣ信号を発生する。しかしながら
、Ａ−Ｄコンバータ９５のディジタル化されたビデオ出
力は、ライン３０７ａを介してビデオ入力回路９３Ａか
ら入る精密バーストサンプリングゲート信号により動作
可能とされて加算器３０４に加えられる平均値を与える
べく積分器３０６により積分されるビデオのバーストイ
ンターバルにおいてとり出される誤差信号を発生する精
密ディジタルバースト位成デコーダ３０７にライン３０
８を介して加えられる。これによりにＯ３１２を制御す
るループ増幅器５１１の出力電圧レベルはデコーダ３０
７に与えられるバーストサンプルに反映されるビデオ信
号のサンプリング時間の変動を修正するために調整され
る。これらバーストサンプルはサンプリング時間に変動
が生じなければすべてのラインに対して同じ値を表わす
。
より行われるサンプリングが常時カラーバースト同期化
信号と同一位相で正しく行われるように正確に制御され
る電圧制御発振器５１２の出力において６８Ｃの周波数
の信号を発生することである。これはサンプリングされ
るビデオの位相が本装置により発生されるカラーを最終
的に決定することを考えると重要である。かくして一方
の入力にライン３１９を介してにＯ５１２の分割された
出力を受ける位相コンパレータ５０２はその他方の入力
に入るライン３００上のビデオまたは基準サブキャリア
同期信号の位相にその出力の位相を比較的近いところで
ロックする位相ロックループを与える。■ＣＯ５１２の
分割された出力はこの位相ロックループを通じて一般に
約１０°以内であるＳＣ信号を発生する。しかしながら
、Ａ−Ｄコンバータ９５のディジタル化されたビデオ出
力は、ライン３０７ａを介してビデオ入力回路９３Ａか
ら入る精密バーストサンプリングゲート信号により動作
可能とされて加算器３０４に加えられる平均値を与える
べく積分器３０６により積分されるビデオのバーストイ
ンターバルにおいてとり出される誤差信号を発生する精
密ディジタルバースト位成デコーダ３０７にライン３０
８を介して加えられる。これによりにＯ３１２を制御す
るループ増幅器５１１の出力電圧レベルはデコーダ３０
７に与えられるバーストサンプルに反映されるビデオ信
号のサンプリング時間の変動を修正するために調整され
る。これらバーストサンプルはサンプリング時間に変動
が生じなければすべてのラインに対して同じ値を表わす
。
Ａ−Ｄコンバータの出力に実際に生じるサンプリングさ
れたデータをしらべることにより、これらサンプルが適
正な位置でとυ出されたかどうかを正確にきめることが
出来、そしてこのようにして２分割カウンタ５１７に加
えられるライン３１５上の■ＣＯ出力がサンプリングを
正しい位相にしておくためにＡ−Ｄコンバータ９５を制
御するライン３１８上のＰＡＬＥｓＳＣクロックを発生
する。精密ディジタルバースト位相デコーダ３０７は５
°〜ｌＯ６程度である過度ドリフト等により生じる誤り
を効果的に修正する。これに関してライン３００上のビ
デオ（または基準）サブキャリア同期信号の位相はにＯ
３１２用の基本ロックアンプを与え、そして基準論理回
路１２３Ｂ内のライン６０５に生じる精密修正は位相を
数置すなわち約２０°まで変化させるように構成される
。
れたデータをしらべることにより、これらサンプルが適
正な位置でとυ出されたかどうかを正確にきめることが
出来、そしてこのようにして２分割カウンタ５１７に加
えられるライン３１５上の■ＣＯ出力がサンプリングを
正しい位相にしておくためにＡ−Ｄコンバータ９５を制
御するライン３１８上のＰＡＬＥｓＳＣクロックを発生
する。精密ディジタルバースト位相デコーダ３０７は５
°〜ｌＯ６程度である過度ドリフト等により生じる誤り
を効果的に修正する。これに関してライン３００上のビ
デオ（または基準）サブキャリア同期信号の位相はにＯ
３１２用の基本ロックアンプを与え、そして基準論理回
路１２３Ｂ内のライン６０５に生じる精密修正は位相を
数置すなわち約２０°まで変化させるように構成される
。
第１ｉＡ図の下の部分についてはＰＡＬＥフラグ発生器
３２４は出力ライン５１８にＰＡＬＥクロックを発生す
る２分割カウンタ３１７のセットおよびリセット端子に
１／２８Ｃパルスを分配するスイッチ３２５をスイッチ
するためにＨ／２レートでＰＡＬＥフラグ信号を発生す
る。ＰＡＬＥフラグは第１１Ｂ図について述べるように
ライン毎に状態を変える。ＰＡＬＥフラグ信号は３ＳＣ
ＰＡＬＥ・クロックの位相が交互のラインのビデオ期間
にそれが反転してもビデオ信号のバーストインターバー
ルでは反転しないように非対称となっている。かくして
正味の効果としては、バースト後のラインの部分のみが
交互のラインで反転する位相をもつクロック信号、すな
わち非対称信号でサンプリングされるということである
。第１１Ａ図に示すように、ＰＡＬＥフラグ発生器５２
４はライン５２６上に与えられるＨドライブのビデオ入
力（または基準入力）回路９６Ａ（または９３Ｂ）から
の入力、ライン３２７上のフィールドインデクスパルス
およびライン３２８上の／（−ス）フラグを入力とする
。バーストフラグはバーストノサンプリング位相が第１
１Ａ図の上の部分におけるバースト位相デコーダ３０７
の動作について変えられてはならないためにＰＡＬＥ
７ラグ発生器がバースト発生後まで２イン３２３にＰＡ
ＬＥフラグ信号を出さないようにする。ＰＡＬＥフラグ
発生器５２４はＨ／２レートの転移リセットパルスを与
え、これがライン３２４ａを介してエンコーダスイッチ
１２６に送られる。このスイッチはエンコーダ９６の同
期ワード挿入器をリセットするためにそれにより用いら
れる信号を発生するため、データ転送動作中このパルス
を使用する。
３２４は出力ライン５１８にＰＡＬＥクロックを発生す
る２分割カウンタ３１７のセットおよびリセット端子に
１／２８Ｃパルスを分配するスイッチ３２５をスイッチ
するためにＨ／２レートでＰＡＬＥフラグ信号を発生す
る。ＰＡＬＥフラグは第１１Ｂ図について述べるように
ライン毎に状態を変える。ＰＡＬＥフラグ信号は３ＳＣ
ＰＡＬＥ・クロックの位相が交互のラインのビデオ期間
にそれが反転してもビデオ信号のバーストインターバー
ルでは反転しないように非対称となっている。かくして
正味の効果としては、バースト後のラインの部分のみが
交互のラインで反転する位相をもつクロック信号、すな
わち非対称信号でサンプリングされるということである
。第１１Ａ図に示すように、ＰＡＬＥフラグ発生器５２
４はライン５２６上に与えられるＨドライブのビデオ入
力（または基準入力）回路９６Ａ（または９３Ｂ）から
の入力、ライン３２７上のフィールドインデクスパルス
およびライン３２８上の／（−ス）フラグを入力とする
。バーストフラグはバーストノサンプリング位相が第１
１Ａ図の上の部分におけるバースト位相デコーダ３０７
の動作について変えられてはならないためにＰＡＬＥ
７ラグ発生器がバースト発生後まで２イン３２３にＰＡ
ＬＥフラグ信号を出さないようにする。ＰＡＬＥフラグ
発生器５２４はＨ／２レートの転移リセットパルスを与
え、これがライン３２４ａを介してエンコーダスイッチ
１２６に送られる。このスイッチはエンコーダ９６の同
期ワード挿入器をリセットするためにそれにより用いら
れる信号を発生するため、データ転送動作中このパルス
を使用する。
Ｈドライブおよびフィールドインデクス信号はまたライ
ン５３２を介してドライブ同期スイッチ５５１に伸びる
出力を有するドライブサーボ同期発生器５５０にも加え
られ、そしてこれがコンビュー夕制御方式９２からの制
御ライン３３３によシ命令されるときディスクドライブ
７３の夫々につきライン３３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクパック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
プレクス同期信号の形をとシそしてこれがディスクドラ
イブユニットへと伸ヒるライン５３４に生じる。この信
号は１５Ｈｚ七ツトレートで記録または再生されている
第１フイールドを示すための１組３個の連続する幅広の
パルスと水平開Ｍ パルス（Ｈレート）とを含み、そし
てスピンドルサーボモータの制御に用いられる。カラー
フレームおよび関連する同期信号はまたサーボドライブ
の制御用および再生動作中使用される制御信号を発生す
る際の基準クロック発生器による使用のためにもつくら
れる。カラーフレームに関連した同期信号はカラーフレ
ーム発生器３０１が得られる。
ン５３２を介してドライブ同期スイッチ５５１に伸びる
出力を有するドライブサーボ同期発生器５５０にも加え
られ、そしてこれがコンビュー夕制御方式９２からの制
御ライン３３３によシ命令されるときディスクドライブ
７３の夫々につきライン３３４上に基本ドライブ同期信
号を与える。これら同期信号はディスクパック７５と信
号方式との間で情報を転送するすべての動作について必
要である。コンピュータ方式９２は記録または再生動作
のいずれかが望まれるかを区別する。同期情報はマルチ
プレクス同期信号の形をとシそしてこれがディスクドラ
イブユニットへと伸ヒるライン５３４に生じる。この信
号は１５Ｈｚ七ツトレートで記録または再生されている
第１フイールドを示すための１組３個の連続する幅広の
パルスと水平開Ｍ パルス（Ｈレート）とを含み、そし
てスピンドルサーボモータの制御に用いられる。カラー
フレームおよび関連する同期信号はまたサーボドライブ
の制御用および再生動作中使用される制御信号を発生す
る際の基準クロック発生器による使用のためにもつくら
れる。カラーフレームに関連した同期信号はカラーフレ
ーム発生器３０１が得られる。
これはライン３２７を介して５０Ｈｚのフィールドイン
デクスバルス信号を受けてそれを２分の１に分周して１
５Ｈｚのカラーフレーム信号をつくるものである。この
カラーフレーム信号はライン３２？ヲ介してディスクド
ライブ７３と基準クロック発生器９８に加えられる。
デクスバルス信号を受けてそれを２分の１に分周して１
５Ｈｚのカラーフレーム信号をつくるものである。この
カラーフレーム信号はライン３２？ヲ介してディスクド
ライブ７３と基準クロック発生器９８に加えられる。
第１１Ａ図のブロック図の動作を行うために使用出来る
特定の回路を第４３Ａ〜４５Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４５Ａ図の上
の部分のディジタルバースト位相デコーダ５０７につい
てはＡ−Ｄコンバータ９５の出力からとり出される８ビ
ツトの形をしたディジタル化ビデオサブキャリア同期信
号即ちカラーバーストハシフトレジスタ５３６に接続し
た演算ユニット３３５に接続するライン３０８上に生じ
る。シフトレジスタ３３６は、ライン３０７ａを介しテ
精密バーストサンプリングゲートが入ると作動される一
般に５３７で示す論理回路によシクロツクされ、そして
演算ユニット３３５ （！：共にライン３０９上のディ
ジタル化カラーバーストの位相の符号を決定するに必要
な演算ステップを行う。サンプリングの誤差はサンプリ
ングが丈プキャリア力う−バースト信号の適正な位相で
とり出されるならば０であるサンプルの９０’ずれた（
ｑｕａｄｒａｔｕｒｅ ）成分をしらべることにより
決定される。詳細にはこの成分はサンプルＸ１、Ｘ２、
Ｘ３が１２０°ずれているとき関数Ｘ１−１’／２ （
Ｘ２ ＋Ｘ３ ）に比例する。クロック論理回路３３７
は演算ユニット５５５とシフトレジスタ３３６が実際の
サンプルの位相の誤差を示すライン３０９上の＋または
一信号を発生する計算を行いうるようにするシーケンス
を行う。
特定の回路を第４３Ａ〜４５Ｄ図に示すこれら図は一緒
になって基準論理回路の電気的な回路をつくる。この回
路の動作は一般に第１１Ａ図で述べたと同様に行われる
からここでは詳述しない。しかしながら第４５Ａ図の上
の部分のディジタルバースト位相デコーダ５０７につい
てはＡ−Ｄコンバータ９５の出力からとり出される８ビ
ツトの形をしたディジタル化ビデオサブキャリア同期信
号即ちカラーバーストハシフトレジスタ５３６に接続し
た演算ユニット３３５に接続するライン３０８上に生じ
る。シフトレジスタ３３６は、ライン３０７ａを介しテ
精密バーストサンプリングゲートが入ると作動される一
般に５３７で示す論理回路によシクロツクされ、そして
演算ユニット３３５ （！：共にライン３０９上のディ
ジタル化カラーバーストの位相の符号を決定するに必要
な演算ステップを行う。サンプリングの誤差はサンプリ
ングが丈プキャリア力う−バースト信号の適正な位相で
とり出されるならば０であるサンプルの９０’ずれた（
ｑｕａｄｒａｔｕｒｅ ）成分をしらべることにより
決定される。詳細にはこの成分はサンプルＸ１、Ｘ２、
Ｘ３が１２０°ずれているとき関数Ｘ１−１’／２ （
Ｘ２ ＋Ｘ３ ）に比例する。クロック論理回路３３７
は演算ユニット５５５とシフトレジスタ３３６が実際の
サンプルの位相の誤差を示すライン３０９上の＋または
一信号を発生する計算を行いうるようにするシーケンス
を行う。
ライン３２３にＰＡＬＥ７ラグ信号を発生するための回
路５２４を有する第４５に図をみるに、Ｈドライブ信号
はインバータ５４２により反転されてライン３５８を介
してＦＦ３３９のクロック人力に加えられる。
路５２４を有する第４５に図をみるに、Ｈドライブ信号
はインバータ５４２により反転されてライン３５８を介
してＦＦ３３９のクロック人力に加えられる。
このＦＦはライン３２８上のパーストゲートまたはフラ
グ信号によりクロックされる第２ＦＦ３４１の入力に接
続する出力ライン５４０を有する２分周器でおる。ライ
ン３４０はＦＦ３４１からの出力ライン３４４と同じに
ＮＡＮＤゲート３４５へと伸びる。
グ信号によりクロックされる第２ＦＦ３４１の入力に接
続する出力ライン５４０を有する２分周器でおる。ライ
ン３４０はＦＦ３４１からの出力ライン３４４と同じに
ＮＡＮＤゲート３４５へと伸びる。
ＰＡＬＥフラグ発生器３２４の動作を第１１Ｂ図のタイ
ミング図により説明する。ここにおいて第１１Ｂ図（１
）にはＨドライブ信号（ライン５２６ ） 、第１１Ｂ
図（２）にはライン３４０上の信号、第１ｊＢ図（３）
にはライン３４４上の信号、第１１Ｂ図（４）にはライ
ン５２８上のパーストゲートクロック、第１１Ｂ図（５
）には２イン３４５上のＮＡＮＤゲートの出力が夫々示
しである。
ミング図により説明する。ここにおいて第１１Ｂ図（１
）にはＨドライブ信号（ライン５２６ ） 、第１１Ｂ
図（２）にはライン３４０上の信号、第１ｊＢ図（３）
にはライン３４４上の信号、第１１Ｂ図（４）にはライ
ン５２８上のパーストゲートクロック、第１１Ｂ図（５
）には２イン３４５上のＮＡＮＤゲートの出力が夫々示
しである。
ライン５２５上のＰＡＬＥフラグ信号はライン５４５上
の信号をインバータ５４６により反転したものである。
の信号をインバータ５４６により反転したものである。
ＰＡＬＥフラグ信号はＨ／２のレートで生じるが、第１
１Ｂ図（５）はライン３４４に生じてＮＡＮＤゲート３
４５に加、えられるＦＦ３４１の出力が、第１ＦＦ５５
９の出力に対して遅延しているために非対称として示し
ている。これはＦＦ３４１がＨドライブではなくパース
トゲートでクロックされるためである。
１Ｂ図（５）はライン３４４に生じてＮＡＮＤゲート３
４５に加、えられるＦＦ３４１の出力が、第１ＦＦ５５
９の出力に対して遅延しているために非対称として示し
ている。これはＦＦ３４１がＨドライブではなくパース
トゲートでクロックされるためである。
基準クロック発生器
基準クロック発生器９８は再生、データ転送、テストそ
の他の動作中の本装置用の基本メイミング信号を発生す
る。これら動作中に入力ビデオ信号は記録されずにその
入力タイミング基準として入力回路９３Ｂで発生されて
基準論理回路１２５Ｂに送られる再生されたＳＣ（ｉ５
８ＭＨｚ）を用いる。基準クロック発生器は全系の位相
をシフトするための移相能力を有しそして所望の系の位
相でタイミング信号を発生するための位相ロックループ
とそれにあったカウンタおよび論理回路を含んでいる。
の他の動作中の本装置用の基本メイミング信号を発生す
る。これら動作中に入力ビデオ信号は記録されずにその
入力タイミング基準として入力回路９３Ｂで発生されて
基準論理回路１２５Ｂに送られる再生されたＳＣ（ｉ５
８ＭＨｚ）を用いる。基準クロック発生器は全系の位相
をシフトするための移相能力を有しそして所望の系の位
相でタイミング信号を発生するための位相ロックループ
とそれにあったカウンタおよび論理回路を含んでいる。
これはまたデータデコーダおよびタイムペース修正器１
００およびクロマ分離器および処理回路１０１により使
用される制御信号を発生する。また、基準クロック発生
器？８は記録された２つのフィールド画像フレームの交
互の再生を確認し、フレーム遅れスイッチ信号を発生す
る。この信号はブランキング挿入及びピットミューテン
グ回路１２７で、再生されたビデオ情報の処理を制御す
るリファレンスカラーサブキャリア信号と同期したタイ
ミング制御信号に関するＨ８ｙｎｃを用いることによっ
て起こり得る、出力ビデオ信号の表示におけるジッタを
防止するのに用いられる。
００およびクロマ分離器および処理回路１０１により使
用される制御信号を発生する。また、基準クロック発生
器？８は記録された２つのフィールド画像フレームの交
互の再生を確認し、フレーム遅れスイッチ信号を発生す
る。この信号はブランキング挿入及びピットミューテン
グ回路１２７で、再生されたビデオ情報の処理を制御す
るリファレンスカラーサブキャリア信号と同期したタイ
ミング制御信号に関するＨ８ｙｎｃを用いることによっ
て起こり得る、出力ビデオ信号の表示におけるジッタを
防止するのに用いられる。
基準クロック発生器９８の動作を第１２Ａ、図について
詳述する。図示のように、この回路の上半分は数種のク
ロック信号を含む徨々のタイミング信号を発生し、下半
分は基準論理回路１２５Ｂからのカラーフレームおよび
基準入力回路９５Ｂからの水平ドライブ信号およびフィ
ールドインデクスのような基準同期化情報を使用してタ
イムペース修正器５６５（第＋５Ａ図）およびクロマ回
路１０１及びブランキング挿入及びビットミューティン
グ回路１２７により使用される制御信号を発生する。詳
述すればＳＣ信号が入力ライン３４０′で基準クロック
発生器９８に加えられて＄１２Ａ図の右側に示す１／２
ＳＣ％ＳＣ，３ＳＣ，６ＳＣのクロックタイミング信
号および種々のタイムペース修正器のパルスタイミング
信号を発生させる。発生器９８は出力信号の位相が種々
の移相量を導入して再生系の位相をセットすることによ
り入力上の再生されたＳＣ信号の位相に対してｖＦ４整
出来るように回転スイッチ３４９のような手動的に制御
出来る回路を含む。
詳述する。図示のように、この回路の上半分は数種のク
ロック信号を含む徨々のタイミング信号を発生し、下半
分は基準論理回路１２５Ｂからのカラーフレームおよび
基準入力回路９５Ｂからの水平ドライブ信号およびフィ
ールドインデクスのような基準同期化情報を使用してタ
イムペース修正器５６５（第＋５Ａ図）およびクロマ回
路１０１及びブランキング挿入及びビットミューティン
グ回路１２７により使用される制御信号を発生する。詳
述すればＳＣ信号が入力ライン３４０′で基準クロック
発生器９８に加えられて＄１２Ａ図の右側に示す１／２
ＳＣ％ＳＣ，３ＳＣ，６ＳＣのクロックタイミング信
号および種々のタイムペース修正器のパルスタイミング
信号を発生させる。発生器９８は出力信号の位相が種々
の移相量を導入して再生系の位相をセットすることによ
り入力上の再生されたＳＣ信号の位相に対してｖＦ４整
出来るように回転スイッチ３４９のような手動的に制御
出来る回路を含む。
回路９３Ｂに含まれる水平同期位置制御装置およびＳＣ
位相制御装ｆを用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン５４０′上の入力再生されたＳＣ信号は分割器３
４３′により２分割され、その出力がライン３４４′に
生じる。このラインはプログラマブルカウンタ５４５′
と、位相コンパレータ５４８にライン５４７により接続
する２分割器３４６′とに伸びている。スイッチ３４９
は０から５９９までの１０ビツトのＢＣＤ数をプログラ
マブルカウンタ５４５′に入れる。このカウンタは１°
を増分として０°から５９９°までの範囲でサブキャリ
アの位相を変える効果を有する。回転スイッチ３４９に
よりその基本ペリオドの１／７２０の増分をもって変え
ることの出来るデユーティサイクルをもつ同期的信号で
あるこのカウンタの出力は１！流スイツチ３５１ａに与
えられ、このスイッチが２個の整合した１！流源５５１
と５５３の一方５５１からの電流を変調する。変調され
た電流はローパスフィルタ５５４ａに加えられ、このフ
ィルタがライン５５４上にこの信号のデユーティサイク
ルに比例するＤＣ電圧を発生する。
位相制御装ｆを用いればオペレータが広い範囲にわたり
わずかづつ再生信号チャンネルに導入される遅延を決定
し制御することが出来る。ＳＣの位相を制御するために
ライン５４０′上の入力再生されたＳＣ信号は分割器３
４３′により２分割され、その出力がライン３４４′に
生じる。このラインはプログラマブルカウンタ５４５′
と、位相コンパレータ５４８にライン５４７により接続
する２分割器３４６′とに伸びている。スイッチ３４９
は０から５９９までの１０ビツトのＢＣＤ数をプログラ
マブルカウンタ５４５′に入れる。このカウンタは１°
を増分として０°から５９９°までの範囲でサブキャリ
アの位相を変える効果を有する。回転スイッチ３４９に
よりその基本ペリオドの１／７２０の増分をもって変え
ることの出来るデユーティサイクルをもつ同期的信号で
あるこのカウンタの出力は１！流スイツチ３５１ａに与
えられ、このスイッチが２個の整合した１！流源５５１
と５５３の一方５５１からの電流を変調する。変調され
た電流はローパスフィルタ５５４ａに加えられ、このフ
ィルタがライン５５４上にこの信号のデユーティサイク
ルに比例するＤＣ電圧を発生する。
他方の電流源３５３、電流スイッチ５５３ａおよびロー
パスフィルタ３５５ａからなる同一のＤＣｑ性をもつ回
路が位相コンバータ３４８の出力のデユーティサイクル
に比例したＤＣ［王をライン３５５に発生する。ライン
３５４．５５５上の電圧は差動増幅器３５乙に加えられ
、この増幅器の出力がライン５５７を介して、６ＳＣの
公称周波数で動作する電圧制御発振器３５８の制御入力
に加えられる。多数の分割器３６０（６分割）、３６３
（２分割）、３６５（２分割）が順次発振器５５８の出
力により動作してコンパレータ３４８の第２人力に接続
するライン３４２′に１／４ＳＣの公称周波数をもつ信
号を発生し、それによりこのコンパレータ出力におケル
信号のデユーティサイクルがその入力間の位相角で変化
するようにする。安定条件下ではライン３５２上の信号
のデユーティサイクルは電源５５１トフイルタ３５４ａ
および３５４ｂのＤＣインピーダンスの密なマツチング
により非常に小さい誤り幅内でう・イン３５０上の信号
のそれと等しくされる。
パスフィルタ３５５ａからなる同一のＤＣｑ性をもつ回
路が位相コンバータ３４８の出力のデユーティサイクル
に比例したＤＣ［王をライン３５５に発生する。ライン
３５４．５５５上の電圧は差動増幅器３５乙に加えられ
、この増幅器の出力がライン５５７を介して、６ＳＣの
公称周波数で動作する電圧制御発振器３５８の制御入力
に加えられる。多数の分割器３６０（６分割）、３６３
（２分割）、３６５（２分割）が順次発振器５５８の出
力により動作してコンパレータ３４８の第２人力に接続
するライン３４２′に１／４ＳＣの公称周波数をもつ信
号を発生し、それによりこのコンパレータ出力におケル
信号のデユーティサイクルがその入力間の位相角で変化
するようにする。安定条件下ではライン３５２上の信号
のデユーティサイクルは電源５５１トフイルタ３５４ａ
および３５４ｂのＤＣインピーダンスの密なマツチング
により非常に小さい誤り幅内でう・イン３５０上の信号
のそれと等しくされる。
基本ペリオドの１／７２０であるコンパレータ３４８の
出力における信号のデユーティサイクルの変化はその入
力間にα２５°の位相変化を必要とし、これは１／４Ｓ
Ｃの周波数に当る。そしてこれは他方においてＩ ＳＯ
の周波数であるライン５４０′ と５６１間に１°の変
化を必要とする。かくして、回転スイッチ３４９の１目
盛の値の変化によりライン５６１上のＳＣ信号の位相に
１°の変化が生じる。コンパレータ３４８の全範囲（１
／４ＳＣにおいて１８０°）は１８Ｃにおいて７２０°
に対応する。便宜上このスイッチは３９９°に限定され
ており、そしてこれは必要とする５６０°に対してこれ
でも適正な全範囲能力を保証する。
出力における信号のデユーティサイクルの変化はその入
力間にα２５°の位相変化を必要とし、これは１／４Ｓ
Ｃの周波数に当る。そしてこれは他方においてＩ ＳＯ
の周波数であるライン５４０′ と５６１間に１°の変
化を必要とする。かくして、回転スイッチ３４９の１目
盛の値の変化によりライン５６１上のＳＣ信号の位相に
１°の変化が生じる。コンパレータ３４８の全範囲（１
／４ＳＣにおいて１８０°）は１８Ｃにおいて７２０°
に対応する。便宜上このスイッチは３９９°に限定され
ており、そしてこれは必要とする５６０°に対してこれ
でも適正な全範囲能力を保証する。
位相制御発振器５５８はその出力ライン３４１′に位相
の連続するｂ８ｃのクロックタイミング信号を与え、そ
してデバイダ５５９．３６０．５６３の作用によ５ｇｇ
１２Ａ図に示すように出力に位相の連続する３ＳＣ，Ｓ
Ｃおよび１／２ＳＣのクロックタイミング信号を生じさ
せる。これらデバイダは論理回路３６２にも３ＳＣとＳ
Ｃのクロック信号を与え、この回路がタイムペース修正
器５６５（第１５Ａ図）で使用される位相の連続したＳ
Ｃの読取／書込（Ｒ／ＷＲ）モード、書込エナプル（Ｗ
ＲＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックお
よびマルチプレクス（ＭＰＬＸ）クロック信号を発生す
る。ロジック回路の詳細は第４４図Ｃ及びＤに示されて
おυ、このロジック回路によって供給される信号間の関
係は第１２図Ｃを参照することにより理解できよう。
の連続するｂ８ｃのクロックタイミング信号を与え、そ
してデバイダ５５９．３６０．５６３の作用によ５ｇｇ
１２Ａ図に示すように出力に位相の連続する３ＳＣ，Ｓ
Ｃおよび１／２ＳＣのクロックタイミング信号を生じさ
せる。これらデバイダは論理回路３６２にも３ＳＣとＳ
Ｃのクロック信号を与え、この回路がタイムペース修正
器５６５（第１５Ａ図）で使用される位相の連続したＳ
Ｃの読取／書込（Ｒ／ＷＲ）モード、書込エナプル（Ｗ
ＲＥＮ）、デマルチプレクス（ＤＭＰＬＸ）クロックお
よびマルチプレクス（ＭＰＬＸ）クロック信号を発生す
る。ロジック回路の詳細は第４４図Ｃ及びＤに示されて
おυ、このロジック回路によって供給される信号間の関
係は第１２図Ｃを参照することにより理解できよう。
第４４Ａ〜４４Ｄ図は第１２Ｂ図と共に所望のタイミン
グ関係をもった位相の連続したタイムペース（５上器ク
ロック信号を与えるための論理回路５６２０１例を示す
。
グ関係をもった位相の連続したタイムペース（５上器ク
ロック信号を与えるための論理回路５６２０１例を示す
。
第１２Ａ図の下の部分についてこの回路はＨ同期に関係
したすなわちＨ７２の信号を再限定してそれが、この回
路の上の部分で発生されて交互の基準垂直同期信号に続
く第１基準水平ラインに現われる位相の連続した３ＳＣ
信号と同期するようにする。後述するＨ／２対ＳＣの限
定または再ロツク回路３６７の説明から明らかとなるが
、Ｈ／２を基準サブキャリアに対して同期した位置に維
持しそしてまたそれが２つの基準フィールドシーケンス
毎に第１フイールドの第１ライン（これはビデオ信号内
の同期ワードの配置に対応する）に生じるようにするに
は、ＳＣの位相に対してＨ／２ を再限定するように
再ロツク回路３６７を制御するサブキャリアレートクロ
ックのフレームレート位相反転が必要である。回路３６
７内での位相の連続した３８Ｃクロック信号での再限定
されたＨ／２信号の次の再ロツクキングおよび２つのテ
レビジョンフィールドのみからなるくり返して再生され
るカラービデオ信号を修正するためにタイムペース修正
器５２５内でのこのようにして再クロックされ再限定さ
れたＨ／２の使用は基準Ｈ同期信号に対してＨ／２の４
６ｎｓｅｃ（３８Ｃの１／２サイクル）の画像フレーム
−画像フレームモーションが導入される。再限定された
Ｈ／２をタイムペース修正回路５６５で用い、繰り返し
再生されるビデオ信号を修正すると、フレームの動きを
描写する４６ナノ秒のピクチャフレームをタイムペース
修正器によって出力されたビデオ信号に転送する。この
モーションは再ロックされ再限定されたＨ／２が夫々の
画像フレーム上の適正基準Ｉ−１同期位置に対してずれ
て位置づけられてタイムベース修正器５６５をして画像
フレーム上で対応するｔまたは３ＳＣの１／２サイクル
だけ同期ワードをずれさせるために生じる。エンコーダ
９６ （Ｍ １ａ図）の同期ワード挿入回路の説明で述
べるように、このＨ／２レートの同期ワードは基準Ｈ同
期信号に対応するものからＳＣの１／２サイクル分だけ
ずれた位置でフレーム上のビデオ信号に挿入される。こ
れは同期ワード挿入器が画像フレーム毎にその第１ライ
ンに置かれるためであり、連続する画像フレームの＠１
ラインは反対位相となったＳＣを有するものである。タ
イムペース修正器５６５は本質的に３ＳＣの前記した１
／２サイクル分を除きこのずれのすべてを除去する。基
準クロック発生器３６８のフレームの遅延の検出器５６
８はそのようなモーショ／の修正のためにブランキング
挿入及びビットミュテイング回路１２７より用いられる
フレーム遅延スインチ信号を発生する。また不明確にタ
イミングをとられた再限定Ｈ／２パルス信号がタイムベ
ース修正器５６５による使用のために発生され、そして
タイムベース修正に誤りが生じるから、再ロツク回路３
６Ｚ内でのサブキャリア転送に正しく一致した再限定さ
れないＨ／２信号のＨ／２の正に向う転移があってはな
らない。
したすなわちＨ７２の信号を再限定してそれが、この回
路の上の部分で発生されて交互の基準垂直同期信号に続
く第１基準水平ラインに現われる位相の連続した３ＳＣ
信号と同期するようにする。後述するＨ／２対ＳＣの限
定または再ロツク回路３６７の説明から明らかとなるが
、Ｈ／２を基準サブキャリアに対して同期した位置に維
持しそしてまたそれが２つの基準フィールドシーケンス
毎に第１フイールドの第１ライン（これはビデオ信号内
の同期ワードの配置に対応する）に生じるようにするに
は、ＳＣの位相に対してＨ／２ を再限定するように
再ロツク回路３６７を制御するサブキャリアレートクロ
ックのフレームレート位相反転が必要である。回路３６
７内での位相の連続した３８Ｃクロック信号での再限定
されたＨ／２信号の次の再ロツクキングおよび２つのテ
レビジョンフィールドのみからなるくり返して再生され
るカラービデオ信号を修正するためにタイムペース修正
器５２５内でのこのようにして再クロックされ再限定さ
れたＨ／２の使用は基準Ｈ同期信号に対してＨ／２の４
６ｎｓｅｃ（３８Ｃの１／２サイクル）の画像フレーム
−画像フレームモーションが導入される。再限定された
Ｈ／２をタイムペース修正回路５６５で用い、繰り返し
再生されるビデオ信号を修正すると、フレームの動きを
描写する４６ナノ秒のピクチャフレームをタイムペース
修正器によって出力されたビデオ信号に転送する。この
モーションは再ロックされ再限定されたＨ／２が夫々の
画像フレーム上の適正基準Ｉ−１同期位置に対してずれ
て位置づけられてタイムベース修正器５６５をして画像
フレーム上で対応するｔまたは３ＳＣの１／２サイクル
だけ同期ワードをずれさせるために生じる。エンコーダ
９６ （Ｍ １ａ図）の同期ワード挿入回路の説明で述
べるように、このＨ／２レートの同期ワードは基準Ｈ同
期信号に対応するものからＳＣの１／２サイクル分だけ
ずれた位置でフレーム上のビデオ信号に挿入される。こ
れは同期ワード挿入器が画像フレーム毎にその第１ライ
ンに置かれるためであり、連続する画像フレームの＠１
ラインは反対位相となったＳＣを有するものである。タ
イムペース修正器５６５は本質的に３ＳＣの前記した１
／２サイクル分を除きこのずれのすべてを除去する。基
準クロック発生器３６８のフレームの遅延の検出器５６
８はそのようなモーショ／の修正のためにブランキング
挿入及びビットミュテイング回路１２７より用いられる
フレーム遅延スインチ信号を発生する。また不明確にタ
イミングをとられた再限定Ｈ／２パルス信号がタイムベ
ース修正器５６５による使用のために発生され、そして
タイムベース修正に誤りが生じるから、再ロツク回路３
６Ｚ内でのサブキャリア転送に正しく一致した再限定さ
れないＨ／２信号のＨ／２の正に向う転移があってはな
らない。
位相調整された位相の連続する再生サブキャリア信号の
位相に対して限定されたＨ／２信号を発生するために、
デバイダ３６０により与えられるＳＣは排他ＯＲゲート
で形成される位相反転器５９３の一方の入力に接続され
る。この反転器の他方の入力はＮＡＮＤゲート３９７を
通じて基準論理回路１２５Ｂ （第１１Ａ図）によって
発生され入力ライン３９６ａ上の１５Ｈｚのカラーフレ
ームパルス信号を受けるように接続される。反転器３９
３すなわちインバータ５９３の入力におけるカラーフレ
ームパルス（ｌのレベルはこのインバータの出力におけ
るＳＣの位相を決定し、レベルが高ければ反転し、そし
て低ければ反転しない。ＳＣの位相反転はＨ／２信号が
望ましくすなわちＨ同期との同相が必要であるから必要
である。（記録されたビデオ信号では同期ワードはビデ
オ信号のすべての画像フレームについて同じライン内に
挿入され、そしてこれは本装置においてはＮＴＳＣ画像
テレビジョンフレームを形成する５２５本の内の奇数番
のラインである。）ＳＣの位相反転がないと、再限定さ
れたＨ／２信号の位相はＳＣサイクルの半分だけＨ同期
信号に対して１５Ｈｚで変化することになる。そのよう
なＨ／２信号は再生動作中に再生されたビデオ信号を処
理するに用いる基準としては不適当である。インバータ
３９３によるＳＣ信号出力は再ロツク回路３６７に加え
られてライン′５９６からの基準ｌ（ドライブ信号とラ
イン５９５からのフィールドインデクス信号、双方とも
基準入力回路９３Ｂ（第９Ａ図）によって与えられ、と
共にＳＣの位相に対して限定されたＨ／２信号を発生す
るために用いられる。再ロツク回路３６７は不明確にタ
イミングづけられたＨ／２信号が確実に発生されそして
ＳＣの位相に対して限定されるようにするだめの論理回
路を含む。
位相に対して限定されたＨ／２信号を発生するために、
デバイダ３６０により与えられるＳＣは排他ＯＲゲート
で形成される位相反転器５９３の一方の入力に接続され
る。この反転器の他方の入力はＮＡＮＤゲート３９７を
通じて基準論理回路１２５Ｂ （第１１Ａ図）によって
発生され入力ライン３９６ａ上の１５Ｈｚのカラーフレ
ームパルス信号を受けるように接続される。反転器３９
３すなわちインバータ５９３の入力におけるカラーフレ
ームパルス（ｌのレベルはこのインバータの出力におけ
るＳＣの位相を決定し、レベルが高ければ反転し、そし
て低ければ反転しない。ＳＣの位相反転はＨ／２信号が
望ましくすなわちＨ同期との同相が必要であるから必要
である。（記録されたビデオ信号では同期ワードはビデ
オ信号のすべての画像フレームについて同じライン内に
挿入され、そしてこれは本装置においてはＮＴＳＣ画像
テレビジョンフレームを形成する５２５本の内の奇数番
のラインである。）ＳＣの位相反転がないと、再限定さ
れたＨ／２信号の位相はＳＣサイクルの半分だけＨ同期
信号に対して１５Ｈｚで変化することになる。そのよう
なＨ／２信号は再生動作中に再生されたビデオ信号を処
理するに用いる基準としては不適当である。インバータ
３９３によるＳＣ信号出力は再ロツク回路３６７に加え
られてライン′５９６からの基準ｌ（ドライブ信号とラ
イン５９５からのフィールドインデクス信号、双方とも
基準入力回路９３Ｂ（第９Ａ図）によって与えられ、と
共にＳＣの位相に対して限定されたＨ／２信号を発生す
るために用いられる。再ロツク回路３６７は不明確にタ
イミングづけられたＨ／２信号が確実に発生されそして
ＳＣの位相に対して限定されるようにするだめの論理回
路を含む。
回路５６７の出力はフレーム遅延検出器３６８に加えら
れ、この検出器がライン３６９上に１つの画像フレーム
または２つの７レールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎｓｅｃの画像フレーム−画像フレーム
モーションを修正するための３ＳＣオフセツトの（ｌｔ
ｌ／２ペリオドを挿入するかどうかを知らせるようにす
る。
れ、この検出器がライン３６９上に１つの画像フレーム
または２つの７レールドからなり、再生されるスチール
の第１および第２プレーを確認するフレーム遅延スイッ
チ信号を発生し、それによりブランキング挿入及びピッ
トミューティング回路１２７用のロッキング回路が前述
のＨ／２の４６ｎｓｅｃの画像フレーム−画像フレーム
モーションを修正するための３ＳＣオフセツトの（ｌｔ
ｌ／２ペリオドを挿入するかどうかを知らせるようにす
る。
再ロツク回路３６７で発生される再限定されたＨ／２パ
ルス信号はライン３８６に生じ、これがゲ−） ３７０
．３７１を通じてコンピュータ制御方式９２からの制御
信号からエンコーダスイッチ１２６（第９Ａ図）により
ライン５７５に与えられるエナブル信号によってきまる
再生動作中に基本タイムペース修正器５６５の基準とし
て使用されるべくライン３７２に与えられる。再生中に
高レベル信号がライン３７３に生じそしてライン３８６
上の再生Ｈ／２ＡＮＤゲート３７０を満足しそしてこれ
がライン５７２に生じる。
ルス信号はライン３８６に生じ、これがゲ−） ３７０
．３７１を通じてコンピュータ制御方式９２からの制御
信号からエンコーダスイッチ１２６（第９Ａ図）により
ライン５７５に与えられるエナブル信号によってきまる
再生動作中に基本タイムペース修正器５６５の基準とし
て使用されるべくライン３７２に与えられる。再生中に
高レベル信号がライン３７３に生じそしてライン３８６
上の再生Ｈ／２ＡＮＤゲート３７０を満足しそしてこれ
がライン５７２に生じる。
再生チャンネルにおけるビデオ信号の処理を含むＥ−Ｅ
および転送のような他の動作においては、Ｈ／２対Ｓ対
眼Ｃ限定回路３６７生されるｌ（／２信号は用いられな
い。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデ
オ信号が記録および再生プロセスを経ないから不必要で
ある。コンピュータ制御方式９２からの制御信号からエ
ンコーダスイッチ１２６により与えられるＥＥまたはＰ
Ｂコマンドはライン３９８を介してＳＣの位相変更を不
能にするために使用すべく選ばれた再生チャンネルに関
連する基準クロック発生器９Ｂに送られる。位相変更は
インバータ３９３の第２人力に低レベル信号を入れるよ
うなＮＡＮＤゲート３９７の動作により不能とされる。
および転送のような他の動作においては、Ｈ／２対Ｓ対
眼Ｃ限定回路３６７生されるｌ（／２信号は用いられな
い。Ｅ−Ｅ動作では連続するタイムベース修正は、ビデ
オ信号が記録および再生プロセスを経ないから不必要で
ある。コンピュータ制御方式９２からの制御信号からエ
ンコーダスイッチ１２６により与えられるＥＥまたはＰ
Ｂコマンドはライン３９８を介してＳＣの位相変更を不
能にするために使用すべく選ばれた再生チャンネルに関
連する基準クロック発生器９Ｂに送られる。位相変更は
インバータ３９３の第２人力に低レベル信号を入れるよ
うなＮＡＮＤゲート３９７の動作により不能とされる。
更にＥＥまたはＰＢコマンドは論理回路３９９に接続さ
れ、この回路がそれに対応してタイムベース修正器５６
５をして各カラーフレームの始めの約１０本のラインに
ついて動作しそれにより各カラー画像７レームまたは１
５ Ｈｚ毎に適正なタイミング修正を発生するようにす
るために用いられるＥ Ｅ Ｔ Ｂ Ｃジスエナブル信
号を発生する。
れ、この回路がそれに対応してタイムベース修正器５６
５をして各カラーフレームの始めの約１０本のラインに
ついて動作しそれにより各カラー画像７レームまたは１
５ Ｈｚ毎に適正なタイミング修正を発生するようにす
るために用いられるＥ Ｅ Ｔ Ｂ Ｃジスエナブル信
号を発生する。
このタイミング修正はＥ−Ｅ動作用の同期ワード挿入プ
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１５Ｈｚ毎に同期ワードの位置につ
き半ＳＣサイクルの不連続が生じる。
ロセス中に同期ワード発生器が２フイールド毎すなわち
フレーム毎にリセットされるから必要である。この結果
、フレーム毎または１５Ｈｚ毎に同期ワードの位置につ
き半ＳＣサイクルの不連続が生じる。
本装置が再生チャンネルを通じて転送動作を行っている
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８のライン５７３に置かれる。これにより
、ＡＮＤゲート３７４を通りライン５７５上の転移Ｈ／
２信号がＯＲゲート３７１に入り、これが転移Ｈ／２を
してライン５７２上の出力に生ぜしめる。この転移Ｈ／
２はエンコーダ９６の同期ワード挿入部からとり出され
る。同期ワードまたはラインアイデンチフィケーション
と一致するエンコーダ９乙の出力パルスが発生されそし
てこのパルスはタイムベース修正器の基準として用いら
れる。このパルスはライン３７６に生じてそれを正しく
位置づけるシフトレジスタ遅延回路６７７を通る。転移
Ｈ／２信号は転送動作中エンコーダ９６に与えられるデ
ィジタル化されたビデオ信号が新しい同期ワードの挿入
用に正しく確認されたロケーションをもつように位置づ
けられる。
とき低レベル信号がそのチャンネルに関連した基準クロ
ック発生器９８のライン５７３に置かれる。これにより
、ＡＮＤゲート３７４を通りライン５７５上の転移Ｈ／
２信号がＯＲゲート３７１に入り、これが転移Ｈ／２を
してライン５７２上の出力に生ぜしめる。この転移Ｈ／
２はエンコーダ９６の同期ワード挿入部からとり出され
る。同期ワードまたはラインアイデンチフィケーション
と一致するエンコーダ９乙の出力パルスが発生されそし
てこのパルスはタイムベース修正器の基準として用いら
れる。このパルスはライン３７６に生じてそれを正しく
位置づけるシフトレジスタ遅延回路６７７を通る。転移
Ｈ／２信号は転送動作中エンコーダ９６に与えられるデ
ィジタル化されたビデオ信号が新しい同期ワードの挿入
用に正しく確認されたロケーションをもつように位置づ
けられる。
第１２Ａ図のブロック回路の動作を行うに用いられる特
定の回路を第４４Ａ〜４４Ｄ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。しかしながらＳＣに対してＨ／”２信号が明
確に再限定されるようなＨ／２信号の発生については、
再ロツク回路３６７は、２分割カウンタおよびパルス整
形回路（夫々縁部でトリガーされるフリップフロップと
自己リセット形フリップ７０ツブからなる）から構成さ
れるＨ／２信号発生器５７８を含む。このカウンタはそ
のクロック入力に入力ライン３９６にあるＨドライブ信
号を受けてその出力にＨ／２信号を出す。この１１／２
信号はＨ／′２発生器のパルス整形器により夫々正に向
う転移位置で生じる１列の負パルスへと整形される。Ｓ
ＯＨｚのフィールドインデクス信号が画像フレーム毎
の第１フイールドの始めに発生器３７８のカウンタ部分
をリセットし、■（／２信号の位相がフレーム毎の第１
フイールドの第１ラインの時点で同一となるようにする
。
定の回路を第４４Ａ〜４４Ｄ図に示す。この回路の動作
は第１２Ａ図について述べたものであるからここでは詳
述しない。しかしながらＳＣに対してＨ／”２信号が明
確に再限定されるようなＨ／２信号の発生については、
再ロツク回路３６７は、２分割カウンタおよびパルス整
形回路（夫々縁部でトリガーされるフリップフロップと
自己リセット形フリップ７０ツブからなる）から構成さ
れるＨ／２信号発生器５７８を含む。このカウンタはそ
のクロック入力に入力ライン３９６にあるＨドライブ信
号を受けてその出力にＨ／２信号を出す。この１１／２
信号はＨ／′２発生器のパルス整形器により夫々正に向
う転移位置で生じる１列の負パルスへと整形される。Ｓ
ＯＨｚのフィールドインデクス信号が画像フレーム毎
の第１フイールドの始めに発生器３７８のカウンタ部分
をリセットし、■（／２信号の位相がフレーム毎の第１
フイールドの第１ラインの時点で同一となるようにする
。
インバータ３９５により与えられるＳＣ信号もパルス整
形器３９５ａにより１列の負パルスに整形される。
形器３９５ａにより１列の負パルスに整形される。
低レベルのＡＮＤゲートとＤラッチ回路に、より形成さ
れるパルス一致検吊器５７８ａはパルス整形器３９３ａ
からのＳＣの転移に関連したパルスと発生器！ｉ７８の
パルス整形部分により与えられる各買パルスに応じてタ
イミング選択回路３７９によりつくられる１１／２転移
に関連ｊ〜だパルスとの一致をしらべる。発生器６７８
により与えられるＨ／２信号の正転移がＳＣ信号のそれ
に時間的に近づきすぎるならばこれら転移に関係したパ
ルスは一致検出回路３７８ａにおいて時間的にＭなり、
それによりこの検出回路のラッチにトグル（ｔｏｇｇｌ
ｅ）現象を生じさせる。このトグル現象はタイミング選
択回路３７９に含まれる排他ＯＲゲデー ３７９ａの入
力におけるレベルを変化さ止てその反転および非反転モ
ード間でそれを変化きせる。選択回路３９７はＯＩＬゲ
ーデー３７９ａの出力に接続するクロック入力をもつ自
己リセット、縁部トリガー形のフリップフロップ５７９
ｂを含む。Ｈ／２信号発生器３７８により与えられる負
パルスを選択的に反転および非反転することにより、排
他０凡ゲートのパルス出力の正縁部はＳＣに対して動く
。回路３７９は明確なＩ（／２の再限定が常に生じるよ
うに排他ＯＲゲト５７９ａのパルス出力の玉縁を位置ぎ
めするために一致検出回路３７８ａと関連動作する。
れるパルス一致検吊器５７８ａはパルス整形器３９３ａ
からのＳＣの転移に関連したパルスと発生器！ｉ７８の
パルス整形部分により与えられる各買パルスに応じてタ
イミング選択回路３７９によりつくられる１１／２転移
に関連ｊ〜だパルスとの一致をしらべる。発生器６７８
により与えられるＨ／２信号の正転移がＳＣ信号のそれ
に時間的に近づきすぎるならばこれら転移に関係したパ
ルスは一致検出回路３７８ａにおいて時間的にＭなり、
それによりこの検出回路のラッチにトグル（ｔｏｇｇｌ
ｅ）現象を生じさせる。このトグル現象はタイミング選
択回路３７９に含まれる排他ＯＲゲデー ３７９ａの入
力におけるレベルを変化さ止てその反転および非反転モ
ード間でそれを変化きせる。選択回路３９７はＯＩＬゲ
ーデー３７９ａの出力に接続するクロック入力をもつ自
己リセット、縁部トリガー形のフリップフロップ５７９
ｂを含む。Ｈ／２信号発生器３７８により与えられる負
パルスを選択的に反転および非反転することにより、排
他０凡ゲートのパルス出力の正縁部はＳＣに対して動く
。回路３７９は明確なＩ（／２の再限定が常に生じるよ
うに排他ＯＲゲト５７９ａのパルス出力の玉縁を位置ぎ
めするために一致検出回路３７８ａと関連動作する。
Ｈ／２の再限定はタイミング選択回路３７９の出力に接
続するリセット入力とインバーｆｉ５９３Ｖｃより与え
られるＳＣ信号を受けるクロック入力とを有ｆる再ロッ
ク、縁部トリガー形フリップ７０ツブ３６７ａにより形
成される。夫々のＩ］／２転移にＩＷＱするパルスはフ
リップフロップ３６７ａをリセットしてそしてクロック
入力に入るＳＣ信号のすぐ次の正転移がその状態を変え
てそれにょシ再限定されたＨ／２転移を発生する。次の
ラッチ３６７ｂはこの再限定されたＨ／２転移信号を、
カウンタとシフトレジスタから成りフレーム遅延検出回
路５６８に伸びるライン３８０上に適正したタイミング
づけられ九Ｈ／２信号を与えるように動作する遅延装置
３９１に与える。ランチ３６７ｂにより再限定されたＨ
／２転移信号出力は遅延装置５９１をリセットするよう
に接続され、そして再ロツク回路５６７で用いられるも
のと位相的に逆でおりライン５９２を介して与えられる
ＳＣ信号が遅延装置をクロックして再限定されたＨ／２
信号を検出器３６８に与える。
続するリセット入力とインバーｆｉ５９３Ｖｃより与え
られるＳＣ信号を受けるクロック入力とを有ｆる再ロッ
ク、縁部トリガー形フリップ７０ツブ３６７ａにより形
成される。夫々のＩ］／２転移にＩＷＱするパルスはフ
リップフロップ３６７ａをリセットしてそしてクロック
入力に入るＳＣ信号のすぐ次の正転移がその状態を変え
てそれにょシ再限定されたＨ／２転移を発生する。次の
ラッチ３６７ｂはこの再限定されたＨ／２転移信号を、
カウンタとシフトレジスタから成りフレーム遅延検出回
路５６８に伸びるライン３８０上に適正したタイミング
づけられ九Ｈ／２信号を与えるように動作する遅延装置
３９１に与える。ランチ３６７ｂにより再限定されたＨ
／２転移信号出力は遅延装置５９１をリセットするよう
に接続され、そして再ロツク回路５６７で用いられるも
のと位相的に逆でおりライン５９２を介して与えられる
ＳＣ信号が遅延装置をクロックして再限定されたＨ／２
信号を検出器３６８に与える。
第４４ｐ図のライン３６９上の７レ一ム遅延スイツチ信
号についてはこれは、画像フレームのレベルを変えるも
のでありそして前述のように交互の画像フレームの誤っ
て位置付けされた３８Ｃの半サイクルをｖ４１ｉするた
めのブランキングおよびビットミューティング回路１２
７内で用いられる。この回路のこの部分の動作を第１２
Ｃ図に関連して説明する。ライン５８０上の信号はＳＣ
再限定Ｈ／２転移信号がＨ同期基準について静止する７
レームにより反転される再生ＳＣの位相に対して明確に
再限定されているＨ／２レートのパルス信号である。
号についてはこれは、画像フレームのレベルを変えるも
のでありそして前述のように交互の画像フレームの誤っ
て位置付けされた３８Ｃの半サイクルをｖ４１ｉするた
めのブランキングおよびビットミューティング回路１２
７内で用いられる。この回路のこの部分の動作を第１２
Ｃ図に関連して説明する。ライン５８０上の信号はＳＣ
再限定Ｈ／２転移信号がＨ同期基準について静止する７
レームにより反転される再生ＳＣの位相に対して明確に
再限定されているＨ／２レートのパルス信号である。
この信号はライン３９４上の位相の連続する５ＳＣ（１
によりシフトレジスタ３８１へとクロックされそして３
ＳＣ信号に対して遅延され同期化されて第１出カライン
３８５に生じる。連続位相の５ＳＣクロツクは画像フレ
ーム周波数の半サイクルの奇数倍でちるから、第１画像
７レームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
り、従って再限定されたＨ／２パルスに対しては１８０
°の７レームーフレーム差がある。この１８０°の位相
差により５ＳＣクロツクの正転移は再限定されたＨ／２
パルスに対して半サイクルの画像フレーム−画像フレー
ムシフトを与えそしてその結果静止Ｈ／２パルスの発生
に対するシフトレジスタ３８１のクロッキングはフレー
ム−フレームを３ＳＣクロツクペリオドの半分だけ変化
させる。再限定されたＨ／２信号と位相の連続する３Ｓ
Ｃクロック信号間の関係を検出するために、１つの静止
パルスが再限定されたＨ／２信号の正転移から発生され
て交互の画像フレームの始めに３ＳＣクロツクの位相を
決定しそして第１２Ｃ図に示すようにライン３６９上に
位相を示すフレーム遅延スイッチを与えるためにフレー
ム遅延検出ラッチまたはＤ形７リツプフロソグ５６８ａ
により使用される。詳細にはインバータ３８２、抵抗５
８８．コンデンサ３８７およびＮＡＮＤゲート５８９よ
りなるパルス整形回路がシフトレジスタ３８１の入力に
おいてライン３８０にあるｌ−Ｉ／’２ パルス信号の
前縁から１つの静止パルスを発生する。このパルスは３
ＳＣの１サイクルの３／２のインターバルを有し、その
前Ｍ（および■（／２パルス信号のそれ）は再限定され
た！（／２信号の正転移に対応する。７フトレジスタ３
８１は位相連続３ＳＣクロツクによりクロックされるか
ら、Ｈ／′２パルス信号は再限定されたＨ／′２信号と
３８Ｃ信号の位相関係によりきまる入力ライン３８０で
の存在に対して異なった時点でシフトレジスタの出力ラ
イン３８５に生じる。これら信号が同相であると、Ｈ，
−′２パルス信号はその人力ライン３８０ Ｋおける存
在後、５８Ｃの１サイクル分たってライン５８５に生じ
る。これら信号が同相でない場合にはＨ／２パルス信号
は３ＳＣの１／２サイクル分だけ前に２イン３８５に生
じる。ライン５８５の信号レベルはライン５８４上の静
止パルスの正に向う転移によりＤクリップフロッグ５６
８ａへとストローブされる。そしてこれはシフトレジス
タの人力における再限定されたＨ／２パルス信号の発生
よｐ ３ ＳＣの１サイクルの３／４後に生じる。ライ
ン３６９上のラッチ３６８ａの出力は６／４ペリオドの
遅延後にＨ／２パルスがライン５８５にあったかどうか
を示し、それによりライン５９４と５８５上の正に向う
信号間の遅延が５８Ｃの１／′２ペリオドであるか１ペ
リオドであるかを決定する。ライン６６９上のこの信号
はブランキング挿入及びビットミューティング回路に供
給され、ビデオデータのクロッキング内の１／２３８Ｃ
ペリオドのオフセットを選択的に挿入して再限定された
Ｈ／′２の前述（Ｄ ４６ ｎ５ｅｃの画像フレーム−
フレームモーションを補償する。
によりシフトレジスタ３８１へとクロックされそして３
ＳＣ信号に対して遅延され同期化されて第１出カライン
３８５に生じる。連続位相の５ＳＣクロツクは画像フレ
ーム周波数の半サイクルの奇数倍でちるから、第１画像
７レームにおけるその位相は次の画像フレームの同じ時
点におけるそれとＨ同期基準に対して１８０°ずれてお
り、従って再限定されたＨ／２パルスに対しては１８０
°の７レームーフレーム差がある。この１８０°の位相
差により５ＳＣクロツクの正転移は再限定されたＨ／２
パルスに対して半サイクルの画像フレーム−画像フレー
ムシフトを与えそしてその結果静止Ｈ／２パルスの発生
に対するシフトレジスタ３８１のクロッキングはフレー
ム−フレームを３ＳＣクロツクペリオドの半分だけ変化
させる。再限定されたＨ／２信号と位相の連続する３Ｓ
Ｃクロック信号間の関係を検出するために、１つの静止
パルスが再限定されたＨ／２信号の正転移から発生され
て交互の画像フレームの始めに３ＳＣクロツクの位相を
決定しそして第１２Ｃ図に示すようにライン３６９上に
位相を示すフレーム遅延スイッチを与えるためにフレー
ム遅延検出ラッチまたはＤ形７リツプフロソグ５６８ａ
により使用される。詳細にはインバータ３８２、抵抗５
８８．コンデンサ３８７およびＮＡＮＤゲート５８９よ
りなるパルス整形回路がシフトレジスタ３８１の入力に
おいてライン３８０にあるｌ−Ｉ／’２ パルス信号の
前縁から１つの静止パルスを発生する。このパルスは３
ＳＣの１サイクルの３／２のインターバルを有し、その
前Ｍ（および■（／２パルス信号のそれ）は再限定され
た！（／２信号の正転移に対応する。７フトレジスタ３
８１は位相連続３ＳＣクロツクによりクロックされるか
ら、Ｈ／′２パルス信号は再限定されたＨ／′２信号と
３８Ｃ信号の位相関係によりきまる入力ライン３８０で
の存在に対して異なった時点でシフトレジスタの出力ラ
イン３８５に生じる。これら信号が同相であると、Ｈ，
−′２パルス信号はその人力ライン３８０ Ｋおける存
在後、５８Ｃの１サイクル分たってライン５８５に生じ
る。これら信号が同相でない場合にはＨ／２パルス信号
は３ＳＣの１／２サイクル分だけ前に２イン３８５に生
じる。ライン５８５の信号レベルはライン５８４上の静
止パルスの正に向う転移によりＤクリップフロッグ５６
８ａへとストローブされる。そしてこれはシフトレジス
タの人力における再限定されたＨ／２パルス信号の発生
よｐ ３ ＳＣの１サイクルの３／４後に生じる。ライ
ン３６９上のラッチ３６８ａの出力は６／４ペリオドの
遅延後にＨ／２パルスがライン５８５にあったかどうか
を示し、それによりライン５９４と５８５上の正に向う
信号間の遅延が５８Ｃの１／′２ペリオドであるか１ペ
リオドであるかを決定する。ライン６６９上のこの信号
はブランキング挿入及びビットミューティング回路に供
給され、ビデオデータのクロッキング内の１／２３８Ｃ
ペリオドのオフセットを選択的に挿入して再限定された
Ｈ／′２の前述（Ｄ ４６ ｎ５ｅｃの画像フレーム−
フレームモーションを補償する。
第４４］）図のライン３５６ａに生じるフレーム位相イ
／バータスインチ信号については、これは画像フレーム
によりレベルが変化する信号でありそして２フイ一ルド
カラービデオ信号の再生においや再生されたビデオ信号
に含まれるクロミナンス成分の反転を行うためにクロマ
分離器と処理回路１０１において用いられる。再生バー
ストはデータ転送回路１２９により入カラ・イン５６１
ａ上に与えられそしてこれは排他ＯＲデー ト５６２ａ
により位相連続ＳＣと位相比較される。ＳＣと再生バー
ストは２フイ一ルドカラービデオ信号の交互の再生にも
とづき同相、異相間で交番してＯＲゲート５６２ａの出
力レベルを再生バーストの時点で生じる変化により１５
Ｈｚで変化させる。フレーム位相インバタスイッチ信号
はラッチ３６３ａを通じて排他ＯＲゲデー ３６２ａの
出力をバースト７ラグ毎Ｖ（適正にタイミングをとられ
た１つのクロック信号でクロックすることにより得られ
る。ラッチ５６４ａはぞのＤ入力に基準入力回路９３Ｂ
によりライン３６０ａに与えられるバーストフラグ信号
を受けそシ１．てデバイダ３６０によりそのクロック人
力に与えられる位相連続ＳＣによりクロックされる。バ
ーストフラグ信号が人力ライン３６０ａにあるごとンこ
ラッチ５６４ａＶｉＳＣの位相について限定されたパル
スをラッチ３６３ａに与える。このパルスはラッテ３６
３ａの入力レベルを・その出力へとクロックするために
用いられる。ラッチ３６５ａの人力レベルは２フイール
ドカラービデオ（ｉｔ号の交互の再生にともない変化す
るから、ランｆ’３６３ａの出力しＲルも同様に変化し
てクロミナンスがクロマ分離ｊ？よび処理回路１０１で
反転されるべきか否かするときを限定する１５Ｈｚフレ
一ム位相インバータスイッチ信号をライン５５６ａ上に
発生する。
／バータスインチ信号については、これは画像フレーム
によりレベルが変化する信号でありそして２フイ一ルド
カラービデオ信号の再生においや再生されたビデオ信号
に含まれるクロミナンス成分の反転を行うためにクロマ
分離器と処理回路１０１において用いられる。再生バー
ストはデータ転送回路１２９により入カラ・イン５６１
ａ上に与えられそしてこれは排他ＯＲデー ト５６２ａ
により位相連続ＳＣと位相比較される。ＳＣと再生バー
ストは２フイ一ルドカラービデオ信号の交互の再生にも
とづき同相、異相間で交番してＯＲゲート５６２ａの出
力レベルを再生バーストの時点で生じる変化により１５
Ｈｚで変化させる。フレーム位相インバタスイッチ信号
はラッチ３６３ａを通じて排他ＯＲゲデー ３６２ａの
出力をバースト７ラグ毎Ｖ（適正にタイミングをとられ
た１つのクロック信号でクロックすることにより得られ
る。ラッチ５６４ａはぞのＤ入力に基準入力回路９３Ｂ
によりライン３６０ａに与えられるバーストフラグ信号
を受けそシ１．てデバイダ３６０によりそのクロック人
力に与えられる位相連続ＳＣによりクロックされる。バ
ーストフラグ信号が人力ライン３６０ａにあるごとンこ
ラッチ５６４ａＶｉＳＣの位相について限定されたパル
スをラッチ３６３ａに与える。このパルスはラッテ３６
３ａの入力レベルを・その出力へとクロックするために
用いられる。ラッチ３６５ａの人力レベルは２フイール
ドカラービデオ（ｉｔ号の交互の再生にともない変化す
るから、ランｆ’３６３ａの出力しＲルも同様に変化し
てクロミナンスがクロマ分離ｊ？よび処理回路１０１で
反転されるべきか否かするときを限定する１５Ｈｚフレ
一ム位相インバータスイッチ信号をライン５５６ａ上に
発生する。
エンコーダスイッチ
第９Ａ図について述べたエンコーダスイッチ１２６けコ
ンピュータ制御装置９２分相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ／
Ｄコンバータ９５からのビデオデータ群または転移動作
モードが生じるときデータ転送回路１２９で生じるデー
タ群を選択するという機能を行う。転送モードにおいて
は、記録された画像フレームが１つのディスクドライブ
からもう１つへと転送されてビデオ情報がクロマ分離お
よび処理回路１０１に入らないようにする。その代りに
これはエンコーダスイッチ１２６に向けられて後にエン
コードされてディスクドライブの他の１つに記録され乙
。エンコーダスイッチ１２６モ適正なりロック信号、す
なわちｂ８ｃと１７２ｓｃＯ間でスイッチする。これ１
Ａ−Ｄコンバータ９５がらのビデオ情報が配録されてい
るときに用いられる基準論理回路１２５Ａにより発生さ
れる信４１クロックするようにスイッチする。転送モト
においてこれは基準クロック発生器９８により与えられ
る６ＳＣと１ ／ ２ Ｓ Ｃ信号にスイッチし、そし
てこれらは転送されたビデオ信号の記録中に基本基準ク
ロック信号と１−１て用いるのであり、これらのすべて
は第９八−図にブロックで示しである。
ンピュータ制御装置９２分相互接続されそして適正なコ
マンドを受けると、記録動作モードが生じるときにＡ／
Ｄコンバータ９５からのビデオデータ群または転移動作
モードが生じるときデータ転送回路１２９で生じるデー
タ群を選択するという機能を行う。転送モードにおいて
は、記録された画像フレームが１つのディスクドライブ
からもう１つへと転送されてビデオ情報がクロマ分離お
よび処理回路１０１に入らないようにする。その代りに
これはエンコーダスイッチ１２６に向けられて後にエン
コードされてディスクドライブの他の１つに記録され乙
。エンコーダスイッチ１２６モ適正なりロック信号、す
なわちｂ８ｃと１７２ｓｃＯ間でスイッチする。これ１
Ａ−Ｄコンバータ９５がらのビデオ情報が配録されてい
るときに用いられる基準論理回路１２５Ａにより発生さ
れる信４１クロックするようにスイッチする。転送モト
においてこれは基準クロック発生器９８により与えられ
る６ＳＣと１ ／ ２ Ｓ Ｃ信号にスイッチし、そし
てこれらは転送されたビデオ信号の記録中に基本基準ク
ロック信号と１−１て用いるのであり、これらのすべて
は第９八−図にブロックで示しである。
このエンコーダスイッチはまた正規の記録または転送モ
ードが行われているかどうかにより適正基準信号のスイ
ッチニゲに加えて機能を行う。プリンヤングクロス画像
表示信号を発生する回路が含まれ、そし、てその１本の
対角ラインＶこは１つのフィールドが、他方にはトラッ
クが削除されていてその４Φ定のロケーションにスナー
ルを受けることが出来ることの指示を与える第２フイー
ルドが与えられる。この上ンコーダスイッチはまだ転送
プロセス中にＰ Ａ Ｌ Ｅ作用を終了するｉ）Ａ Ｌ
Ｅユイッナ１バ号を発生する回路も含み、このｌＪ
Ａ Ｌ Ｅスイッチ（またはフラグ）信号はクロマ回路
１０１に入るデータ・、辷ＰＡＬＥ処理するデータ転送
回路１２９へと伸びる。この転送回路により１）Ａ Ｌ
Ｅ処理は転送モードの動作中サンプルをライン毎に整
合させる必要がないために停止Ｆされる。このエンコー
ダスイッチはまたテストを行うための回路を含み、この
回路はそのようなテストに用いるラントムワードと１Ｊ
Ｊｌにディジタル情報の反得シーケンスを選択的に発生
する。
ードが行われているかどうかにより適正基準信号のスイ
ッチニゲに加えて機能を行う。プリンヤングクロス画像
表示信号を発生する回路が含まれ、そし、てその１本の
対角ラインＶこは１つのフィールドが、他方にはトラッ
クが削除されていてその４Φ定のロケーションにスナー
ルを受けることが出来ることの指示を与える第２フイー
ルドが与えられる。この上ンコーダスイッチはまだ転送
プロセス中にＰ Ａ Ｌ Ｅ作用を終了するｉ）Ａ Ｌ
Ｅユイッナ１バ号を発生する回路も含み、このｌＪ
Ａ Ｌ Ｅスイッチ（またはフラグ）信号はクロマ回路
１０１に入るデータ・、辷ＰＡＬＥ処理するデータ転送
回路１２９へと伸びる。この転送回路により１）Ａ Ｌ
Ｅ処理は転送モードの動作中サンプルをライン毎に整
合させる必要がないために停止Ｆされる。このエンコー
ダスイッチはまたテストを行うための回路を含み、この
回路はそのようなテストに用いるラントムワードと１Ｊ
Ｊｌにディジタル情報の反得シーケンスを選択的に発生
する。
詳述にはそしてエンコーダスイッチ１２６０１つの電気
回路を形成する第１３Ａ−１５Ｄ図をみるに、データの
ビットは人力ライン４００または４０１のセット上に生
じる。ここではＡ−１）コンバータ９５またはデータ転
送回路１２９からのデータ群内の８ビツトに対応する夫
々のセントにつき８本のラインがある。ライン４００は
コンバータ９５からの８本のデータラインからなシ、入
力ライン４０１はデータ転送回路１２９からの８ビツト
のビデオ（′＃報を表わす。これら入力ラインは、ライ
ン４０５上の信号により命令されてライン４００と４０
１からのいずれかの情報を出力ライン４０４に通す多数
のマルチプレクサスイッチ４０２に接続する。マルチプ
レクサスイッチ４０２もコマンドによりブリンキングク
ロス信号を形成するビットまたはテスト用に用いられる
データを形成するビットを通す。デスクパック上のトラ
ンクから情報を削除するためにブリンキングクロス信号
が削除されている情報の上にそのトランクに記録される
。かくして、プリンキンククロス（［−テストデータ゛
まだは転送または元のディジタル化されたビデオ情報の
いずれかがエンコーダ回路９６の出力に与えられる。
回路を形成する第１３Ａ−１５Ｄ図をみるに、データの
ビットは人力ライン４００または４０１のセット上に生
じる。ここではＡ−１）コンバータ９５またはデータ転
送回路１２９からのデータ群内の８ビツトに対応する夫
々のセントにつき８本のラインがある。ライン４００は
コンバータ９５からの８本のデータラインからなシ、入
力ライン４０１はデータ転送回路１２９からの８ビツト
のビデオ（′＃報を表わす。これら入力ラインは、ライ
ン４０５上の信号により命令されてライン４００と４０
１からのいずれかの情報を出力ライン４０４に通す多数
のマルチプレクサスイッチ４０２に接続する。マルチプ
レクサスイッチ４０２もコマンドによりブリンキングク
ロス信号を形成するビットまたはテスト用に用いられる
データを形成するビットを通す。デスクパック上のトラ
ンクから情報を削除するためにブリンキングクロス信号
が削除されている情報の上にそのトランクに記録される
。かくして、プリンキンククロス（［−テストデータ゛
まだは転送または元のディジタル化されたビデオ情報の
いずれかがエンコーダ回路９６の出力に与えられる。
第１３Ｂ図に示すように、基準論理回路１２５Ａにより
与えられる６ＳＣ信号はライン４０５にそして同様の基
準に関係した６ＳＣ信号は基準クロック発生器９４から
ライン４０６に加えられる。同様に、基準論理回路１２
５Ａからの１／２ＳＣ信号はライン４０７に生じ、基準
クロック発生器９４からの基準に関係した１ ／ ２８
Ｃ信号は２イン４０８に生じる。
与えられる６ＳＣ信号はライン４０５にそして同様の基
準に関係した６ＳＣ信号は基準クロック発生器９４から
ライン４０６に加えられる。同様に、基準論理回路１２
５Ａからの１／２ＳＣ信号はライン４０７に生じ、基準
クロック発生器９４からの基準に関係した１ ／ ２８
Ｃ信号は２イン４０８に生じる。
多数のＡＮＤゲート４０９が回路１２５Ａまたは発生器
９４からの６ＳＣおよびＬ／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。人力ライン４４５
上でコンピュータ制御装置９２により与えられそして同
じくコンピュータ制御装置により与えられるストローブ
制御信号によりランチ４４６にセットされる基準選択信
号の論理レベルは６ＳＣと１／２ＳＣ信号のどちらかエ
ンコーダ９６に与えられるかを決定する。記録上＝−ド
動作中基準選択信号が与えられ、これが基準論理回路１
２５からのライン４０５．４０７に受は入れられる６Ｓ
Ｃと１／２ＳＣ信号とに関連した人ＮＩ）ゲート４０９
を動作可能にする。その他の動作モード、すなわちデー
タ削除、テストおよびデータ転送においては与えられた
基準選択信号が基準クロック発生器９４からのライン４
０６．４０８に入る６ＳＣと１／２ＳＣ信号に関連した
ＡＮＤゲート４０９を動作可能にする。
９４からの６ＳＣおよびＬ／２ＳＣ信号のいずれかを通
して、エンコーダ９６により用いられる１／２ＳＣおよ
び６ＳＣ信号を夫々与える出力ライン４１０と４１１に
選択的にゲートするべく設けられる。人力ライン４４５
上でコンピュータ制御装置９２により与えられそして同
じくコンピュータ制御装置により与えられるストローブ
制御信号によりランチ４４６にセットされる基準選択信
号の論理レベルは６ＳＣと１／２ＳＣ信号のどちらかエ
ンコーダ９６に与えられるかを決定する。記録上＝−ド
動作中基準選択信号が与えられ、これが基準論理回路１
２５からのライン４０５．４０７に受は入れられる６Ｓ
Ｃと１／２ＳＣ信号とに関連した人ＮＩ）ゲート４０９
を動作可能にする。その他の動作モード、すなわちデー
タ削除、テストおよびデータ転送においては与えられた
基準選択信号が基準クロック発生器９４からのライン４
０６．４０８に入る６ＳＣと１／２ＳＣ信号に関連した
ＡＮＤゲート４０９を動作可能にする。
第１３Ｃ図をみるにビデオ入力回路９３Ａと基準論理回
路１３５Ｂからのリセットパルスはライン４１２と４１
３に夫々加えられ、そしてこれらライン内の１本がＡＮ
ＤＮ−ゲート４全通してゲートされてライン４１５にリ
セットパルスを与える。このラインはラッチ４４６へと
ラッチされる基準選択信号によりきめられたように開通
する。リセットパルスはエンコーダ９６内の同期ワード
発生回路をリセットするために用いられる。ビデオ入力
回路９３Ａにより与えられる入力フレーム信号と基準論
理回路１２５Ｂにより与えられる転移ＩＤリセット信号
はこれらリセットパルスとして用いられる。同様に回路
９３Ａと９３Ｂにより夫々発生されるストローブまだは
Ｖ）″ライブＡ２とＡ１パルスは夫々人力ライン４１６
．４１７に加えられ、これらの内の一方はエンコーダ９
６内の同期ワー ド発生回路による（Ｉｊ］用のために
ラッチされた基準選択信号によりライン４１９へとＡＮ
Ｄゲート４１８を選択的に開かせる。
路１３５Ｂからのリセットパルスはライン４１２と４１
３に夫々加えられ、そしてこれらライン内の１本がＡＮ
ＤＮ−ゲート４全通してゲートされてライン４１５にリ
セットパルスを与える。このラインはラッチ４４６へと
ラッチされる基準選択信号によりきめられたように開通
する。リセットパルスはエンコーダ９６内の同期ワード
発生回路をリセットするために用いられる。ビデオ入力
回路９３Ａにより与えられる入力フレーム信号と基準論
理回路１２５Ｂにより与えられる転移ＩＤリセット信号
はこれらリセットパルスとして用いられる。同様に回路
９３Ａと９３Ｂにより夫々発生されるストローブまだは
Ｖ）″ライブＡ２とＡ１パルスは夫々人力ライン４１６
．４１７に加えられ、これらの内の一方はエンコーダ９
６内の同期ワー ド発生回路による（Ｉｊ］用のために
ラッチされた基準選択信号によりライン４１９へとＡＮ
Ｄゲート４１８を選択的に開かせる。
ゲートされたストローブまたは■ドライブパルスは後述
する第１３０，１３Ｄ図の点綴で囲まれたところに示す
回路４２０により削除されたトラックのブリンキングク
ロス信号の発生を制御するためｅζフィン４３５にも加
えられる。
する第１３０，１３Ｄ図の点綴で囲まれたところに示す
回路４２０により削除されたトラックのブリンキングク
ロス信号の発生を制御するためｅζフィン４３５にも加
えられる。
一般に第１３Ｄ図に４２１で示す多数のジャンパーが外
部入力、リピートデータワード発生器４２７４たはエン
コーダ７６内の同期ワード発生回路によりライン４２９
ａに与えられる同期ワードゲート信号で制御されるラン
トムワード発生器４２９に接続されるようになっている
。
部入力、リピートデータワード発生器４２７４たはエン
コーダ７６内の同期ワード発生回路によりライン４２９
ａに与えられる同期ワードゲート信号で制御されるラン
トムワード発生器４２９に接続されるようになっている
。
コンピュータ制御装ｗ１９２がらの入力ライン４２２上
のデータ選択信号は本装置の動作モード用の正しい状態
にマルチプレクサスイッチをセットするためにコマンド
ライン４０３を条件づける２デイジツトコマンドを形成
する。同じくコンピュータ制御装置からのライン４４８
上のストローブ制御信号は一対のラッチ４４９をストロ
ーブしてマルチプレクサスイッチ４０２へと伸びるコマ
ンドライン４０５上に上記コマンドを置く。このラッチ
されたコマンドは同じ＜ＮＡＮＤゲート４２５により検
出される。このゲートは本装置が転送モードで動作して
いるか通常の記録モードで動作しているかを確認する信
号を２イン４２４に与える。転送モードにおいてはＮＡ
ＮＤゲート４２５（第１３Ｄ図）は転送回路１２９内の
ＰＡＬＥ作用を停止させるＰＡＬＥスイッチ信号を与え
そしてＮＡＮＤゲート４２５の他方の入力には基準論理
回路１２５Ｂからのライン４２６上のＰＡＬＥ ７ラグ
制御信号が入る。
のデータ選択信号は本装置の動作モード用の正しい状態
にマルチプレクサスイッチをセットするためにコマンド
ライン４０３を条件づける２デイジツトコマンドを形成
する。同じくコンピュータ制御装置からのライン４４８
上のストローブ制御信号は一対のラッチ４４９をストロ
ーブしてマルチプレクサスイッチ４０２へと伸びるコマ
ンドライン４０５上に上記コマンドを置く。このラッチ
されたコマンドは同じ＜ＮＡＮＤゲート４２５により検
出される。このゲートは本装置が転送モードで動作して
いるか通常の記録モードで動作しているかを確認する信
号を２イン４２４に与える。転送モードにおいてはＮＡ
ＮＤゲート４２５（第１３Ｄ図）は転送回路１２９内の
ＰＡＬＥ作用を停止させるＰＡＬＥスイッチ信号を与え
そしてＮＡＮＤゲート４２５の他方の入力には基準論理
回路１２５Ｂからのライン４２６上のＰＡＬＥ ７ラグ
制御信号が入る。
削除されたトラックブリンキングクロス（ｌＱｅ発生す
る回路４２０を第１３Ｅ図および削除されたデータ信号
の可視表示を例示する第１５Ｆ図のテレビジョン画像の
２つのフィールドの正面図を参照して説明する。水平（
Ｈ）カウンタ４５０は例えば基準入力回路？３Ｂの同期
発生回路から得られてライン４３１に出る８０Ｈクロツ
クに応答してプリセットカウントから減算カウントを行
う。この８０Ｈクロツクは基準１−Ｉ同期レートの８０
倍の周波数をもつ。
る回路４２０を第１３Ｅ図および削除されたデータ信号
の可視表示を例示する第１５Ｆ図のテレビジョン画像の
２つのフィールドの正面図を参照して説明する。水平（
Ｈ）カウンタ４５０は例えば基準入力回路？３Ｂの同期
発生回路から得られてライン４３１に出る８０Ｈクロツ
クに応答してプリセットカウントから減算カウントを行
う。この８０Ｈクロツクは基準１−Ｉ同期レートの８０
倍の周波数をもつ。
Ｈカウンタ４５０はライン４２８（第１３Ｄ図）を介し
て基準人力回［９３Ｂから入りライン４５２上でカウン
タに人力される１１ドライブ信号により水平ライン毎に
プリセットされる。垂［（Ｖ）カウンタ４３３はゲート
回路４３４ａ （第１５Ｃ図）を操作することによりカ
ウンタ４５３へ入力ライン４３４の１本与えられるＨド
ライブ信号に応答して加減カウントを行う。Ｖカウンタ
４３３は２分割フリップフロラフ４５６によりライン４
４７に置かれるプリセットコマンドにより１つの置きの
フィールド後にブリセントされる。このプリセットコマ
ンドはライン４１７を介して基準入力回路９５Ｂにより
与えられそして前述のように（第１３Ｃ，１３Ｄ図）ラ
ッチ４４６により動作可能とされるＡＮＤゲート４１８
の１つによりフリップフロップ４５６の人力に伸びるラ
イン４５５上に置かれる■ドライブ信号から発生される
。
て基準人力回［９３Ｂから入りライン４５２上でカウン
タに人力される１１ドライブ信号により水平ライン毎に
プリセットされる。垂［（Ｖ）カウンタ４３３はゲート
回路４３４ａ （第１５Ｃ図）を操作することによりカ
ウンタ４５３へ入力ライン４３４の１本与えられるＨド
ライブ信号に応答して加減カウントを行う。Ｖカウンタ
４３３は２分割フリップフロラフ４５６によりライン４
４７に置かれるプリセットコマンドにより１つの置きの
フィールド後にブリセントされる。このプリセットコマ
ンドはライン４１７を介して基準入力回路９５Ｂにより
与えられそして前述のように（第１３Ｃ，１３Ｄ図）ラ
ッチ４４６により動作可能とされるＡＮＤゲート４１８
の１つによりフリップフロップ４５６の人力に伸びるラ
イン４５５上に置かれる■ドライブ信号から発生される
。
好適なブリンキングクロスの形状をつくる目的で４分割
装置４３８が■カウンタ４５３の人力に接続されて４個
のＨドライブ信号が■カウンタのカウント状態を変える
には必要であるようにする。装置Ｊｔ４３ＢはＶカウン
タ４５３の出力接続を２ビット位置だけシフトすること
によシ従来通りに形成されるのであり、■カウンタ４５
３をこのように接続するとその出力状態は加算か減算か
いずれにしても４個のＨドライブ信号毎に変化する。デ
ィジタルコンパレータ４３７がＨカウンタ４３０および
Ｖカウンタ４５３にも接されて■カウンタのカウント状
態を変えるには４個のＨドライブ信号が必要となるよう
にする。ライン幅発生器４３９はこのコンパレータに接
続されておシそしてその出力は前述のマルチプレクサス
イッチ４０２に導入されるディジタル信号からなる。
装置４３８が■カウンタ４５３の人力に接続されて４個
のＨドライブ信号が■カウンタのカウント状態を変える
には必要であるようにする。装置Ｊｔ４３ＢはＶカウン
タ４５３の出力接続を２ビット位置だけシフトすること
によシ従来通りに形成されるのであり、■カウンタ４５
３をこのように接続するとその出力状態は加算か減算か
いずれにしても４個のＨドライブ信号毎に変化する。デ
ィジタルコンパレータ４３７がＨカウンタ４３０および
Ｖカウンタ４５３にも接されて■カウンタのカウント状
態を変えるには４個のＨドライブ信号が必要となるよう
にする。ライン幅発生器４３９はこのコンパレータに接
続されておシそしてその出力は前述のマルチプレクサス
イッチ４０２に導入されるディジタル信号からなる。
動作を述べると、第１３Ｆ図をみるにテレビジョン画像
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよびＶカウンタが同じカウントだけ増
加するとコンパレータ４３７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないトキハこのコンパレータが「０」すなわち黒レ
ベルを発生する。カウンタ４３０と４３３ｉ夫々プＩＪ
セット入力、ＨドライブとＶドライブによりプリセッ
トされ、そして■ドライブプリセット入力は■カウンタ
４５３が１つ置きのフィールド毎にプリセットされるよ
うに２分割される。第１フイールドの第１テレビジヨン
ラインにおいてＨカウンタ４５０は８０）（クロックに
より０から８ｏまでカウンタされる。プリセット４分割
装置４３８とＶカウンタ４３３はライン１を示すＩＩド
ライブの第１クロツクハルスで加算されそしてＨカウン
タが第１クロツクパルスでクロックするとき両カウンタ
の出力に一致が生じる。これは点１−１を限定し、この
点は表示されたフィールドを形成する水平ラインのラス
タの上左隅に対応する。
はＸおよびＹマトリクスに分割される。例えば水平方向
は８０カウントに分割され垂直方向は１つのフィールド
に含まれるラインに対応する多数のカウントに分割され
る。対応するＨおよびＶカウンタが同じカウントだけ増
加するとコンパレータ４３７が一致点を検出して白レベ
ルに対応する「１」出力パルスを発生する。一致が検出
されないトキハこのコンパレータが「０」すなわち黒レ
ベルを発生する。カウンタ４３０と４３３ｉ夫々プＩＪ
セット入力、ＨドライブとＶドライブによりプリセッ
トされ、そして■ドライブプリセット入力は■カウンタ
４５３が１つ置きのフィールド毎にプリセットされるよ
うに２分割される。第１フイールドの第１テレビジヨン
ラインにおいてＨカウンタ４５０は８０）（クロックに
より０から８ｏまでカウンタされる。プリセット４分割
装置４３８とＶカウンタ４３３はライン１を示すＩＩド
ライブの第１クロツクハルスで加算されそしてＨカウン
タが第１クロツクパルスでクロックするとき両カウンタ
の出力に一致が生じる。これは点１−１を限定し、この
点は表示されたフィールドを形成する水平ラインのラス
タの上左隅に対応する。
対角ライン幅発生器４５９は白レベルに対応する論理「
１」をデータビットライン上におかせるように予定の数
までカウントするカウンタ４４３を含む。
１」をデータビットライン上におかせるように予定の数
までカウントするカウンタ４４３を含む。
これにより第１３Ｆ図に４４０で示すはじめの一致点か
ら短いラインセグメントが出来る。■カウンタの入力は
カウンタ４３３が第１クロツクまたはＨドライブパルス
によりそのプリセット状態からはずれてクロックされた
後４分割されるから、■カラ／り４３３を再び加算させ
るには４個のＨドライブパルスが必要である。かくして
４本のテレビジョンラインが■カウンタ４６３の同一の
出力パルスで走査され、それによりライン１〜４が水平
ラインの期間中カウントを行うとき８０）（クロックの
第１クロツクパルスと−ｔする。かくして４本の短いラ
インセグメント４４０が４本の隣接するテレビジョンラ
イン上に並んで発生される。第５のＨドラ・イ゛プパル
スが入ると、■ドライブカウンタ４３３は１カウント増
加しそして次の４個のＨクロックパルスについては他の
４本の水平ラインについての短いラインセグメントを発
生させるがこれらは１（カウンタ４３０のカウントサイ
クルにおいて１カウ・ント遅れる。
ら短いラインセグメントが出来る。■カウンタの入力は
カウンタ４３３が第１クロツクまたはＨドライブパルス
によりそのプリセット状態からはずれてクロックされた
後４分割されるから、■カラ／り４３３を再び加算させ
るには４個のＨドライブパルスが必要である。かくして
４本のテレビジョンラインが■カウンタ４６３の同一の
出力パルスで走査され、それによりライン１〜４が水平
ラインの期間中カウントを行うとき８０）（クロックの
第１クロツクパルスと−ｔする。かくして４本の短いラ
インセグメント４４０が４本の隣接するテレビジョンラ
イン上に並んで発生される。第５のＨドラ・イ゛プパル
スが入ると、■ドライブカウンタ４３３は１カウント増
加しそして次の４個のＨクロックパルスについては他の
４本の水平ラインについての短いラインセグメントを発
生させるがこれらは１（カウンタ４３０のカウントサイ
クルにおいて１カウ・ント遅れる。
これにより、対角ライン４４１を限定する対角的に伸び
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力ヲ次の４本のテレビ
ジョンラインのインターバルにおいて１カウント増加さ
せる（すなわちカウント２へ、以下同様）。８０Ｈクロ
ツクはＨカウンタ４５０を増加させ、それによりライン
５〜８において点２にそしてライン９〜１２において点
５に等等、一致が生じる。このプロセスは一致点が対角
ライン４４１がテレビジョンライン２６１〜２６２でフ
ィールド１の下右隅で終るまで対角線に沿って動くよう
に続く。この点においては垂直インターバルに対応する
時間ペリオドとなるために出力は発生されない。
る一連の菱形が発生する。４本の水平ラインが発生する
毎にＨドライブがＶカウンタの出力ヲ次の４本のテレビ
ジョンラインのインターバルにおいて１カウント増加さ
せる（すなわちカウント２へ、以下同様）。８０Ｈクロ
ツクはＨカウンタ４５０を増加させ、それによりライン
５〜８において点２にそしてライン９〜１２において点
５に等等、一致が生じる。このプロセスは一致点が対角
ライン４４１がテレビジョンライン２６１〜２６２でフ
ィールド１の下右隅で終るまで対角線に沿って動くよう
に続く。この点においては垂直インターバルに対応する
時間ペリオドとなるために出力は発生されない。
第２フイー・ルドにおいては逆方向に向く対角２イン４
４２に対応するデータが信号に挿入される。
４２に対応するデータが信号に挿入される。
対角ライン４４１と４４２は記録されたブリンキングク
ロス信号の再任および表示により３０Ｈｚの可視フリッ
カまたはブリンクを与えるように意図的に交互のフィー
ルド上につくられるつ このために■カウンタ４３３は第１フイールドの終りに
おいてそのカウントに維持される。し７かしながら、ス
テアリングゲート回路４５４ａにより１（ドライブ信号
に関連し、たパルスは第１フイールド（第＋ｓＣ１第１
３Ｄ図）の終りにライン４５５に置かれる他の■ドライ
ブに関連する信号によるフリップフロップ４３６のクロ
ンク操作の結果として４分割装置１４３ ＢとＶカウン
タ４３３への入力ライン４３４の他方へと移される。■
カウンタ４３５はこのとき千′の−ｉ点のカウントから
減算カウントを行う。
ロス信号の再任および表示により３０Ｈｚの可視フリッ
カまたはブリンクを与えるように意図的に交互のフィー
ルド上につくられるつ このために■カウンタ４３３は第１フイールドの終りに
おいてそのカウントに維持される。し７かしながら、ス
テアリングゲート回路４５４ａにより１（ドライブ信号
に関連し、たパルスは第１フイールド（第＋ｓＣ１第１
３Ｄ図）の終りにライン４５５に置かれる他の■ドライ
ブに関連する信号によるフリップフロップ４３６のクロ
ンク操作の結果として４分割装置１４３ ＢとＶカウン
タ４３３への入力ライン４３４の他方へと移される。■
カウンタ４３５はこのとき千′の−ｉ点のカウントから
減算カウントを行う。
第２フイールドについ°〔はごれはモータに表示される
場合にはこのフィールドの上右隅（フィールド１の下右
隅の最終点に対応する）に対応する。
場合にはこのフィールドの上右隅（フィールド１の下右
隅の最終点に対応する）に対応する。
ツイールドラスフ走査は水平ラインの表示されたラスタ
の頂部にはじま怜これらラインを底まで順次走査するか
ら、走査された第１の全水平ラインは第１３Ｆ図に示す
ようにフィード２を形成する表示されたラスクラインの
頂部と交わる。Ｈカウンタ４５０の動作は■ドライブ信
号によっては影響されずに受入れる８０Ｈ信号をカウン
トしつづける。
の頂部にはじま怜これらラインを底まで順次走査するか
ら、走査された第１の全水平ラインは第１３Ｆ図に示す
ようにフィード２を形成する表示されたラスクラインの
頂部と交わる。Ｈカウンタ４５０の動作は■ドライブ信
号によっては影響されずに受入れる８０Ｈ信号をカウン
トしつづける。
４分割装Ｍ４５８とカウンタ４３５は第４のラインすな
わち第２フイールドのライン２６７の始めにＨドライブ
またはクロックパルスを受けるまで増加されない。この
ラインにおいてｌ−１カウンタ４３０はそのカウントが
７９になる筐でカウントを行い、この時点でＶカウンタ
４３５との一致が生じる。そレニよりコンパレータ４５
７は、前述のようにライン幅発生器Ａ５９によりきまる
幅またはラインセグメントセ−さを有するマルチプレク
サスイッチ４０２ヲ介１．−てすべてのデータビットラ
イン（白１ノベル）に挿入されるべき論理「１」ビット
を発生する。菱形は■カラ／りが減算しそれにより夫々
の次の致が前のものより早くなるために対向する対角線
に溢っで画像に描かれ、右から左への対角ライン４４２
を形成する。■カウンタ４３３は第４ラインまで増加さ
れないから、対角ライン４４２は実際には真の対角線の
左に僅かにシフトされる。しかしながら、このシフトは
ブリンキングクロスにより行われる目的に対して重要で
なく、そして表示を非常に近くから見る以外には人には
感知出来ない。
わち第２フイールドのライン２６７の始めにＨドライブ
またはクロックパルスを受けるまで増加されない。この
ラインにおいてｌ−１カウンタ４３０はそのカウントが
７９になる筐でカウントを行い、この時点でＶカウンタ
４３５との一致が生じる。そレニよりコンパレータ４５
７は、前述のようにライン幅発生器Ａ５９によりきまる
幅またはラインセグメントセ−さを有するマルチプレク
サスイッチ４０２ヲ介１．−てすべてのデータビットラ
イン（白１ノベル）に挿入されるべき論理「１」ビット
を発生する。菱形は■カラ／りが減算しそれにより夫々
の次の致が前のものより早くなるために対向する対角線
に溢っで画像に描かれ、右から左への対角ライン４４２
を形成する。■カウンタ４３３は第４ラインまで増加さ
れないから、対角ライン４４２は実際には真の対角線の
左に僅かにシフトされる。しかしながら、このシフトは
ブリンキングクロスにより行われる目的に対して重要で
なく、そして表示を非常に近くから見る以外には人には
感知出来ない。
４分割装置４５８とう・イン幅発生器４３９はここでは
この対角線の角度を正しく決定しそしてより太くより対
称なラインを限定する菱形を形成するために用いられる
。し、かじながら、上記の榮件は使用可能な制限された
入力信号、例えば８０Ｈ信号に重畳された。もし例えば
２６２Ｈの信号が可能であれば、このマトリクスは２６
２Ｘ２６２のグリッドを構成し、セしてＨおよびＶカウ
ンタ４５０．４５３は４分装［４３８のような算術的な
補償の必要性をもたずに対角ライン４４１．４４２を隅
から隅へとつくりつつ共に増加するように構成すること
が出来る。
この対角線の角度を正しく決定しそしてより太くより対
称なラインを限定する菱形を形成するために用いられる
。し、かじながら、上記の榮件は使用可能な制限された
入力信号、例えば８０Ｈ信号に重畳された。もし例えば
２６２Ｈの信号が可能であれば、このマトリクスは２６
２Ｘ２６２のグリッドを構成し、セしてＨおよびＶカウ
ンタ４５０．４５３は４分装［４３８のような算術的な
補償の必要性をもたずに対角ライン４４１．４４２を隅
から隅へとつくりつつ共に増加するように構成すること
が出来る。
これら２つのフィールドはフィールド２の対角ライン４
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされており、そ
して対角ラインはブリンキングクロスを限定するために
フィールドからフィールドへと重畳される。
４２が上から下にそして右から左に表示をつくるべく形
成される方法の理解を容易にするために上下のものとし
て示している。これらフィールドは実際には同一のテレ
ビジョン表示装置に実際にインタレースされており、そ
して対角ラインはブリンキングクロスを限定するために
フィールドからフィールドへと重畳される。
ライン幅発生器４３９の出力は第１３Ａ−Ｂ図のマルチ
プレクサスイッチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットのタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４５９の出力ライン４４４は前述
のようにラッチコマンドライン４０３を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を与えそしてライン４００ｔたは４０１を介し
てＡ −Ｄコンバータ９５から入るビデオ信号と同様に
記録のために処理される。ブリンキングクロス信号は前
の記録が削除されるときトランクに記録されそしてトラ
ックが記録のためにビデオ信号を受は入れる可能である
ことを示す可視手段を与える。
プレクサスイッチ４０２に導入され、そしてこれらが本
装置では白レベルに対応する「１」ビットのタイミング
をとられた列であるディジタル削除データワードを発生
する。ライン幅発生器４５９の出力ライン４４４は前述
のようにラッチコマンドライン４０３を介してそこに導
入される２桁のコマンドによりその出力ライン４０４上
にスイッチ４０２を通じて並列通路をつくるように選択
される。ライン４０４上の削除ワードはビデオ記録装置
への入力を与えそしてライン４００ｔたは４０１を介し
てＡ −Ｄコンバータ９５から入るビデオ信号と同様に
記録のために処理される。ブリンキングクロス信号は前
の記録が削除されるときトランクに記録されそしてトラ
ックが記録のためにビデオ信号を受は入れる可能である
ことを示す可視手段を与える。
このように確認されるトラックからデータの再生の要求
がはじめられると、削除信号、そしてブリンキングクロ
スが呼掛けられて、記録されたビデオのフィールドまた
はフレームの再生と同様に再生される。
がはじめられると、削除信号、そしてブリンキングクロ
スが呼掛けられて、記録されたビデオのフィールドまた
はフレームの再生と同様に再生される。
第１３Ｅ図のブロック図の種々の成分４３０−４３９お
よび４４４は第１３Ａ〜Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカウンタ４３ｏ１４５！、は一対の４
ビツトカウンタであり、■カウンタ４３３の出力接続は
第１Ａ図のブロック４３８で示す４分割機能を与えるた
めに２ビツト位置だけシフトされる。ディジタルコンバ
レーｐ ４３７ハカウンタ４３０と４３３の一致点の検
出によりキャリアウドパルスを与え、ライン幅発生器４
３９は対角ライン４４１．４４２の菱形を形成するライ
ンセグメント４４０（第ｉ３Ｆ図）の所望の長さを表わ
す、カウンタ４４５によυなされるプリセットされたカ
ウント数に対応する選択された時間ペリオドにわたりそ
のライン４４４ヲ介して白レベル出力を与える。
よび４４４は第１３Ａ〜Ｄ図に詳細に示されており、こ
れらにおいて同じ要素は同じ数字で示されている。かく
して、ＨおよびＶカウンタ４３ｏ１４５！、は一対の４
ビツトカウンタであり、■カウンタ４３３の出力接続は
第１Ａ図のブロック４３８で示す４分割機能を与えるた
めに２ビツト位置だけシフトされる。ディジタルコンバ
レーｐ ４３７ハカウンタ４３０と４３３の一致点の検
出によりキャリアウドパルスを与え、ライン幅発生器４
３９は対角ライン４４１．４４２の菱形を形成するライ
ンセグメント４４０（第ｉ３Ｆ図）の所望の長さを表わ
す、カウンタ４４５によυなされるプリセットされたカ
ウント数に対応する選択された時間ペリオドにわたりそ
のライン４４４ヲ介して白レベル出力を与える。
（８ビツト）ディジタル削除ワードはここでは前述のよ
うにマルチプレクサスイッチ４０２０８本の出力ライン
４０４を介して形成される。
うにマルチプレクサスイッチ４０２０８本の出力ライン
４０４を介して形成される。
回路４２０はブリンキングクロスの形の発生について述
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され３
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのであれば１つのフィールド内で発生してもよ
い。しかしながら、表示により司゛視フリッカをつくる
ように削除されるデータ信号をエンコードすることによ
り、可視情報の表示が一般にフリッカを生じさせないか
ら別の削除されるトラック信号の発生が容易になる。ビ
デオフレーム蓄積装置について言えばこのフリッカ効果
は削除されるデータのトラックに記録される２つのテレ
ビジョンフィールドの夫々において削除されるデータ信
号の部分を分離することにより容易に得られる。他の技
術を削除されるデータ信号のくり返し周波を低減しそし
て７リソカ効果を例えば２つのテレビジョンフィールド
の一方を１つのクロスで工／コートシつつ他方のフィー
ルドを情報のないままにしておくことによりつくり出す
ために使用出来る。
べたが、他の形状構成画像等を削除されるデータ信号と
して使用出来、この場合、表示の１部は１つのフィール
ドに発生され、残り部分が別のフィールドで発生され３
０ Ｈｚの容易に見ることの出来るフリッカを生じるよ
うにすることが出来る。全体の表示はフリッカ効果が望
まれないのであれば１つのフィールド内で発生してもよ
い。しかしながら、表示により司゛視フリッカをつくる
ように削除されるデータ信号をエンコードすることによ
り、可視情報の表示が一般にフリッカを生じさせないか
ら別の削除されるトラック信号の発生が容易になる。ビ
デオフレーム蓄積装置について言えばこのフリッカ効果
は削除されるデータのトラックに記録される２つのテレ
ビジョンフィールドの夫々において削除されるデータ信
号の部分を分離することにより容易に得られる。他の技
術を削除されるデータ信号のくり返し周波を低減しそし
て７リソカ効果を例えば２つのテレビジョンフィールド
の一方を１つのクロスで工／コートシつつ他方のフィー
ルドを情報のないままにしておくことによりつくり出す
ために使用出来る。
更に、可視以外の表示を発生することも出来る。
例えば音声信号をビデオトラックに記録出来るビデオ蓄
積方式では再生削除データ信号は音声トンとして「表示
」される。削除データ領域のファイルを使用するコンピ
ュータ向けのデータ蓄積装置ではコンピュータは、必要
であれば設けられる電子的に検出可能な表示を用いて削
除されるトランク内に記録される削除されるデータ信号
を電子的に読取り検出するように構成することが出来る
。
積方式では再生削除データ信号は音声トンとして「表示
」される。削除データ領域のファイルを使用するコンピ
ュータ向けのデータ蓄積装置ではコンピュータは、必要
であれば設けられる電子的に検出可能な表示を用いて削
除されるトランク内に記録される削除されるデータ信号
を電子的に読取り検出するように構成することが出来る
。
ここに示す装置ではこの表示は可視であり、削除される
データワードは再生中に読取られる。
データワードは再生中に読取られる。
エンコーダ
ビデオ信号系の＠９八へにブロックで示すエンコーダ９
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ラックのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でありそしてこ
こに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとり、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９３により合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
゛電子ブタインターフェース８９に接続したエンコード
９６の出力がディスクバック７５に記録された（まだは
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティピントラインおよびデ
ータトランクラインの夫々にこの同期ワードをそう人す
る。
６は、８本のビデオデータビットラインの夫々について
ディジタル化されたデータをチャンネルエンコードする
ことに加えて、後述のようにパリティビットとデータト
ラックのシーケンスをチャンネルエンコードする機能を
もつ回路を含んでいる。これら付加機能の一つはデータ
が８本のデータビットラインのすべてについて正しいこ
とを評価するためのパリティチエツク用のパリティ発生
器の使用を含む。パリティビットは任意でありそしてこ
こに述べる装置に使用出来るようなエクストラデータビ
ットラインを必要とする。エンコーダ９６はまた同期ワ
ード（ここではラインアイデンティフィケーションまた
はラインＩＤとも呼ぶ）を発生してそう人する。同期ワ
ードは、７ビツトの２進数の形をとり、このワードが一
般に水平同期パルスが予め置かれている交互のテレビジ
ョンラインに置かれる。ここで水平同期はビデオ入力回
路９３により合成ビデオ信号からはぎとられる。同期ワ
ードは前に水平同期パルスで占められている位置のＳＣ
の１サイクル以内にそう人され、そしてエンコーダ９６
は、この同期ワードを、チャンネルコードが行われて、
゛電子ブタインターフェース８９に接続したエンコード
９６の出力がディスクバック７５に記録された（まだは
Ｅ−Ｅ動作中再生チャンネル９１に送られた）１０列の
データ列の夫々に同期ワードを含むようにする前に８本
のビデオデータライン、パリティピントラインおよびデ
ータトランクラインの夫々にこの同期ワードをそう人す
る。
エンコーダ９６の動作を第１４図および第４５Ａ−Ｄ図
について説明する。エンコーダスイッチ４１２６のＮｌ
（、Ｚ−Ｌデータは、入力ライン４５０に入り、そして
（１）パリティチエツク後、（１１）交互（奇）ライン
にそう人された同期ワードをもった後、および、仙）デ
ィスクバック７５の１個についてディジタル化された情
報の磁気的記録および再生を行う形でチャンネルコード
し−た後に各データビットラインの出力ライン４５１へ
と出る。各データビットライン上の入力データは、後述
する２つのチャンネルエンコードフォーマット間で切換
えうるチャンネルエンコーダ４５３に接続するデータ入
力ＡＮＤゲート４５２の一方の入力に加えられる。第４
５Ａ＝Ｄ図において、２つのビデオデータビットライン
についての同じチャンネルエンコーダがすべて示されて
いる。他方のビデオ、パリティおよびデータトランクデ
ータラインについてつ同一のチャンネルエンコーダが、
上記のエンコーダの下に点線で囲まれて示しである。、
１０本のビットラインの夫々の同期ワード入力ＡＮＤゲ
ート５１４は同期ワードを適正な時点でエンコーダに入
るようにするために用いられる。これらＡＮＤゲートは
また必要、ｓれば＋ｏ本のビットラインに、例えばディ
ジタルテストパターン発生器のような造渦なテスト信号
源により４５０ａ （第４５Ａ、４５Ｂ図）に与えられ
ているテスト信号をそう入するようになっている。
について説明する。エンコーダスイッチ４１２６のＮｌ
（、Ｚ−Ｌデータは、入力ライン４５０に入り、そして
（１）パリティチエツク後、（１１）交互（奇）ライン
にそう人された同期ワードをもった後、および、仙）デ
ィスクバック７５の１個についてディジタル化された情
報の磁気的記録および再生を行う形でチャンネルコード
し−た後に各データビットラインの出力ライン４５１へ
と出る。各データビットライン上の入力データは、後述
する２つのチャンネルエンコードフォーマット間で切換
えうるチャンネルエンコーダ４５３に接続するデータ入
力ＡＮＤゲート４５２の一方の入力に加えられる。第４
５Ａ＝Ｄ図において、２つのビデオデータビットライン
についての同じチャンネルエンコーダがすべて示されて
いる。他方のビデオ、パリティおよびデータトランクデ
ータラインについてつ同一のチャンネルエンコーダが、
上記のエンコーダの下に点線で囲まれて示しである。、
１０本のビットラインの夫々の同期ワード入力ＡＮＤゲ
ート５１４は同期ワードを適正な時点でエンコーダに入
るようにするために用いられる。これらＡＮＤゲートは
また必要、ｓれば＋ｏ本のビットラインに、例えばディ
ジタルテストパターン発生器のような造渦なテスト信号
源により４５０ａ （第４５Ａ、４５Ｂ図）に与えられ
ているテスト信号をそう入するようになっている。
第１クロック発生器４５５はエンコーダスイッチ１２６
により加えられる入力信号６８Ｃと１．ｙ２ｓｃを有し
、そして図示のような種々のＳＣおよび５８Ｃ出力を出
す。３ＳＣ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７５により与えられ、この発生器が
チャンネルエンコーダ４５５にそのクロックのために伸
びる２本のライン４７４゜４７５に２個の時間のずれた
３ＳＣクロック信号を出す。ライン４７５上のクロック
信号はφ１クロックであり、これはφ２クロックである
２イン′４７４上のクロック信号から３ＳＣの半サイク
ル分だけずれている。記録動作中、これら時間のずれた
クロックは基準論理回路１２５Ａにより発生されエンコ
ーダスイッチ１２６によυ、エンコーダ９６に与えられ
る連続位相の６ＳＣ２１／２ＳＣ信号からとり出される
。プリンキングクルス削除信号の記録のような他の動作
中に基準クロック発生器９８がこれらクロック信号を出
す。φ１およびφ２３ＳＣクロック信号は連続チャンネ
ルコードディジタルと信号が位相の不連続性をもたずに
ライン４５１上の出力に与えられる↓うにチャンネルゴ
ーダ４５！１／２０２２発生器４５５は、４５５分割デ
バイダ４５７を駆動するＳＣクロック出力４７１ａを有
し、このデバイダ゛はまた５ｏＨｚのライン４６３上の
エンコーダスイッチ１２６により与えられるリセットパ
ルスでリセットされる。デバイダ４５７はスタートライ
ン４６４を通じてフリップフロップ（ＦＦ）４５Ｂをセ
ットし、そして次にパルスがリセットビンへと伸びるス
トップライン４６５に生じるときＦＦ４５８をリセット
する。スタートおよびストップパルスは一つの窓を限定
し、この窓内で同期ワード発生器４５９の出力に出る１
個の７ビツト２進同期ワードが同時にすべてのデータビ
ットラインにそう人出来る。
により加えられる入力信号６８Ｃと１．ｙ２ｓｃを有し
、そして図示のような種々のＳＣおよび５８Ｃ出力を出
す。３ＳＣ出力の内の２個は第２クロック発生器４５６
ヘライン４７２，４７５により与えられ、この発生器が
チャンネルエンコーダ４５５にそのクロックのために伸
びる２本のライン４７４゜４７５に２個の時間のずれた
３ＳＣクロック信号を出す。ライン４７５上のクロック
信号はφ１クロックであり、これはφ２クロックである
２イン′４７４上のクロック信号から３ＳＣの半サイク
ル分だけずれている。記録動作中、これら時間のずれた
クロックは基準論理回路１２５Ａにより発生されエンコ
ーダスイッチ１２６によυ、エンコーダ９６に与えられ
る連続位相の６ＳＣ２１／２ＳＣ信号からとり出される
。プリンキングクルス削除信号の記録のような他の動作
中に基準クロック発生器９８がこれらクロック信号を出
す。φ１およびφ２３ＳＣクロック信号は連続チャンネ
ルコードディジタルと信号が位相の不連続性をもたずに
ライン４５１上の出力に与えられる↓うにチャンネルゴ
ーダ４５！１／２０２２発生器４５５は、４５５分割デ
バイダ４５７を駆動するＳＣクロック出力４７１ａを有
し、このデバイダ゛はまた５ｏＨｚのライン４６３上の
エンコーダスイッチ１２６により与えられるリセットパ
ルスでリセットされる。デバイダ４５７はスタートライ
ン４６４を通じてフリップフロップ（ＦＦ）４５Ｂをセ
ットし、そして次にパルスがリセットビンへと伸びるス
トップライン４６５に生じるときＦＦ４５８をリセット
する。スタートおよびストップパルスは一つの窓を限定
し、この窓内で同期ワード発生器４５９の出力に出る１
個の７ビツト２進同期ワードが同時にすべてのデータビ
ットラインにそう人出来る。
垂直ブランキングペリオド中、１つのパルスが単安定マ
ルチバイブレータ（ＭＳ）４６０に加えられる。このマ
ルチバイブレータはエンコーダスイッチ４１２６により
ライン４６６に与えられるスイッチ垂直信号により、こ
の垂直ブランキングペリオドの約１０ラインのペリオド
にわたり動作し、そして、その出力はデー） ４６１
（このブロックではＮＡＮＤゲート）の一方の側に加え
られ、その他方の側にはＦＦ４５Ｂの出力が入る。ＮＡ
Ｎ Ｄゲート４６１の出力はＡＮＤゲート４５４の他方
の入力およびイン・〈−夕４６２を介してＡ、ＮＤゲデ
ー４５２の一方の側に伸びる。
ルチバイブレータ（ＭＳ）４６０に加えられる。このマ
ルチバイブレータはエンコーダスイッチ４１２６により
ライン４６６に与えられるスイッチ垂直信号により、こ
の垂直ブランキングペリオドの約１０ラインのペリオド
にわたり動作し、そして、その出力はデー） ４６１
（このブロックではＮＡＮＤゲート）の一方の側に加え
られ、その他方の側にはＦＦ４５Ｂの出力が入る。ＮＡ
Ｎ Ｄゲート４６１の出力はＡＮＤゲート４５４の他方
の入力およびイン・〈−夕４６２を介してＡ、ＮＤゲデ
ー４５２の一方の側に伸びる。
エンコーダ９６の動作中には、各ビットについてのデー
タ列は、データ出力ライン４５１がデータビットの夫々
について■在し、そしてデータ列の夫々が適正にチャン
ネルエンコードてれて、そこに同期ワードがそり入きれ
ているようにするように夫々別のエンコーダ４５３と同
座するデータおよび同期ワード入力ＡＮＤデー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよい５同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないｊうに
するとよいから、チャンネルエンコーダ４５３に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５８により発生される同期ワードゲート室内に
そう人されるときデータ入力ゲート４５２により動作不
能と嘔れる。詳細には、デバイダ４５７はＦＦ４５８の
セット用のスタートパルスを出し、そして、これが各Ａ
ＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤゲ
ート４５２を閉じて、ライン４５０にデータが入らない
ようにする。
タ列は、データ出力ライン４５１がデータビットの夫々
について■在し、そしてデータ列の夫々が適正にチャン
ネルエンコードてれて、そこに同期ワードがそり入きれ
ているようにするように夫々別のエンコーダ４５３と同
座するデータおよび同期ワード入力ＡＮＤデー） ４５
２，４５４およびインバータ４６２に接続する８本の分
離したデータ入力ラインを表わす入力４５０のような入
力に加えられるようにするとよい５同期ワードは水平同
期パルスの前のロケーションに接近して生じた方がよく
、そして、それはデータ列のデータと混乱しないｊうに
するとよいから、チャンネルエンコーダ４５３に入力す
るデータビットラインは、同期ワードがデバイダ４５７
とＦＦ４５８により発生される同期ワードゲート室内に
そう人されるときデータ入力ゲート４５２により動作不
能と嘔れる。詳細には、デバイダ４５７はＦＦ４５８の
セット用のスタートパルスを出し、そして、これが各Ａ
ＮＤゲート４５４の一方の入力を開くと共に各ＡＮＤゲ
ート４５２を閉じて、ライン４５０にデータが入らない
ようにする。
デバイダ４５７はこのスタートパルスの発生より１２デ
ータビツトインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを各チ
ャンネルエンコーダ４ｓｓニ通し、そこで、それがデー
タ列にエンコードされる。
ータビツトインターバル後にライン４６７を介して同期
ワード発生器４５９に１つのパルスを出し、それから発
生器４５９が７ビツト２進ワードを発生し、これが前に
開かれているすべてのＡＮＤゲート４５４の上側の入力
に加えられる。ＡＮＤゲート４５４は同期ワードを各チ
ャンネルエンコーダ４ｓｓニ通し、そこで、それがデー
タ列にエンコードされる。
同期ワードが発生されてからデバイダ４５７がストップ
パルス２９のデータビットを出し、その後の方がＦＦ４
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開いてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲート４５２はその流れを中断するだ
けである。したがって情報は同期ワードのそう人中にす
てられるだけである。
パルス２９のデータビットを出し、その後の方がＦＦ４
５８をリセットし、すべてのＡＮＤゲート４５４を閉じ
ると同時にすべてのＡＮＤゲート４５２を開いてライン
４５０上のデータがチャンネルエンコーダに通されるよ
うにする。データ列ライン４５０はその流れをつづけそ
して閉じたＡＮＤゲート４５２はその流れを中断するだ
けである。したがって情報は同期ワードのそう人中にす
てられるだけである。
垂直ブランキングインターバルにおいて、マルチバイブ
レータ４６０は約１０ラインのインターバルにわたり生
じる出力をＮＡＮＤゲート４６１に与える。これによシ
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。かくして、垂直ブランキングペリオドの
１０ラインインターバル中出力データライン４５１に生
じるデータまたは論理「１」のビットは前述のように１
不置のラインに生じて同期ワードゲート４５４を通る同
期ワードにおけるそれである。これによりデコーダおよ
びタイムベース修正回路１００は、確実に、データ列の
流中にビデオ情報内に含まれるラントムに生じる同期ワ
ードビットパターンではなく、再生中の実際の同期ワー
ドにもとづきロックされる。
レータ４６０は約１０ラインのインターバルにわたり生
じる出力をＮＡＮＤゲート４６１に与える。これによシ
、受信されたデータがこのインターバル中チャンネルエ
ンコーダに通らないようにブランキングペリオドの１０
ラインインターバルにおいてデータ入力ＡＮＤゲート４
５２が閉じる。かくして、垂直ブランキングペリオドの
１０ラインインターバル中出力データライン４５１に生
じるデータまたは論理「１」のビットは前述のように１
不置のラインに生じて同期ワードゲート４５４を通る同
期ワードにおけるそれである。これによりデコーダおよ
びタイムベース修正回路１００は、確実に、データ列の
流中にビデオ情報内に含まれるラントムに生じる同期ワ
ードビットパターンではなく、再生中の実際の同期ワー
ドにもとづきロックされる。
エンコーダ９６の動作の他の％徴を第９ Ａ、 ９Ｂ図
により説明する。電子的データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムベース修正回路１００を結合する。ディスクドラ
イブ７３内のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内のよれの導入を防止すべきで
ある。一般には記録信号処理装置Ｗ８８は、そのエンコ
ーダ９６の出力に、入力ビデオ信号のないときにディジ
タル化されたデータを与える。この信号がノイズ情報を
表わすものであるとき、この装置のディジタル信号処理
用電子装置はデイジメルノイズとディジタルビデオ情報
とを区別出来ない。この要因はこの装置がシーク動作を
行っているときを利用する。シーク動作中、変換器ヘッ
ドは信号系に通常有在するディジタルデータのチャンネ
ルエンコードフォーマットに一致しないノイズ信号を発
生する。そのようなノイズ信号は、もし再生チャンネル
９１に入ることが出来れば、デコーダおよびタイムベー
ス修正回路１０００位相ロックルーグを不必要に乱すこ
とになる。そのような乱れを避けるために、ディスクド
ライブデータインターフェース１５１はエンコーダ９６
により与えられる出力を回路ｉｏｏに再び同けるように
（Ｅ−Ｅ動作におけるごとくに）切換えられる。このよ
うに、回路１００はその夫々の位相ロックルーズをそれ
らの正常の動作レンジに維持するテヤンネルエンコード
ディジメル信号を受ける。したがって、ディスクドライ
ブ７３のヘッドが適正に位置づけられて再生データが再
生チャンネルに与えられると、回路１００は出力デコー
ド信号とタイムベース修正信号とを直ちに与える準備が
出来る。
により説明する。電子的データインターフェース８９、
ディスクドライブデータインターフェース１５１および
タイムベース修正回路１００を結合する。ディスクドラ
イブ７３内のヘッドがトラック間を動くシーク（５ｅｅ
ｋ ）動作中には信号系内のよれの導入を防止すべきで
ある。一般には記録信号処理装置Ｗ８８は、そのエンコ
ーダ９６の出力に、入力ビデオ信号のないときにディジ
タル化されたデータを与える。この信号がノイズ情報を
表わすものであるとき、この装置のディジタル信号処理
用電子装置はデイジメルノイズとディジタルビデオ情報
とを区別出来ない。この要因はこの装置がシーク動作を
行っているときを利用する。シーク動作中、変換器ヘッ
ドは信号系に通常有在するディジタルデータのチャンネ
ルエンコードフォーマットに一致しないノイズ信号を発
生する。そのようなノイズ信号は、もし再生チャンネル
９１に入ることが出来れば、デコーダおよびタイムベー
ス修正回路１０００位相ロックルーグを不必要に乱すこ
とになる。そのような乱れを避けるために、ディスクド
ライブデータインターフェース１５１はエンコーダ９６
により与えられる出力を回路ｉｏｏに再び同けるように
（Ｅ−Ｅ動作におけるごとくに）切換えられる。このよ
うに、回路１００はその夫々の位相ロックルーズをそれ
らの正常の動作レンジに維持するテヤンネルエンコード
ディジメル信号を受ける。したがって、ディスクドライ
ブ７３のヘッドが適正に位置づけられて再生データが再
生チャンネルに与えられると、回路１００は出力デコー
ド信号とタイムベース修正信号とを直ちに与える準備が
出来る。
更に、エンコーダ９６はディスクバックの次の２回転に
よるビデオ信号情報の記録の前のディスクバック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いるための黒レベルデータを発生さぜるようにも
作用する。従って、電子的データインターフェース８９
から伸びる予め記録されたライン４７０（第４５Ａ図）
は、ディスクドライブデータインターフェース１５１に
より与えられる信号の結果作動され、そしてＮＡＮＤゲ
ート４６１をして入力ライン４５０にある論理「１」を
阻止させ、それによりチャンネルエンコーダ回路４５′
５の入力に黒レベルを発生する。しかしながら、エンコ
ーダ９６はこれでも黒レベル信号に同期ワードをそう人
するように機能する。
よるビデオ信号情報の記録の前のディスクバック７５の
はじめの２回転中に前述のようにディスク表面への記録
中に用いるための黒レベルデータを発生さぜるようにも
作用する。従って、電子的データインターフェース８９
から伸びる予め記録されたライン４７０（第４５Ａ図）
は、ディスクドライブデータインターフェース１５１に
より与えられる信号の結果作動され、そしてＮＡＮＤゲ
ート４６１をして入力ライン４５０にある論理「１」を
阻止させ、それによりチャンネルエンコーダ回路４５′
５の入力に黒レベルを発生する。しかしながら、エンコ
ーダ９６はこれでも黒レベル信号に同期ワードをそう人
するように機能する。
ディスクバック７５に記録きれた１０ビツトパラレルビ
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータピット列は、通常データビットセル時
間と呼ぶ独立したビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、１にある時のチャンネルコードにつ
いて云えば、このコードルールは夫々のビットセル内の
特定のロケーション、特に、中間セルにおける信号転移
によυ論理第１ビット、例えば、論理１が表わされ、そ
して、夫々のセル内の特定の前のロケーション、特に、
各ビットセルの前縁における信号転移により論理第２ビ
ツトまたは論理０が表される。、その中央における転移
を含むインターバルに紳く１つのビットインターバルの
始めに生じる転移は抑圧される。上述のコードは以後ミ
ラーコードと呼ぶことにする。
ツトラインの各データビットラインは、選択的にチャン
ネルエンコードされる。後述するように、２位置コード
選択スイッチ４８０がこれら２つのチャンネルコードを
選択する。両コードにおいて、データビットライン上の
ＮＲＺ−Ｌデータピット列は、通常データビットセル時
間と呼ぶ独立したビット時間に分けられる。選択スイッ
チ４８０がＰＯＳ、１にある時のチャンネルコードにつ
いて云えば、このコードルールは夫々のビットセル内の
特定のロケーション、特に、中間セルにおける信号転移
によυ論理第１ビット、例えば、論理１が表わされ、そ
して、夫々のセル内の特定の前のロケーション、特に、
各ビットセルの前縁における信号転移により論理第２ビ
ツトまたは論理０が表される。、その中央における転移
を含むインターバルに紳く１つのビットインターバルの
始めに生じる転移は抑圧される。上述のコードは以後ミ
ラーコードと呼ぶことにする。
選択スイッチがＰＯＳ、２にある時のチャンネルコード
では、各データビットライン内の入力データ列は５つの
タイプ（イ）フオーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１０のシーケンス第１または最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。０に絣く偶数個の連
続する１、の可変長のシーケンスの連鎖とみることが出
来る。（ハ）のシーケンスは、次のシーケンスの第１ビ
ツトが０の場合だけである。（イ）と（ロ）のシーケン
スは米国特許３．１０８，２６１のコードルールに従っ
てエンコードされる。０慢のシーケンスは最終ビット１
を除きすべてのビットについて上記特許に従ってエンコ
ードされ、そしてこの１について転移が単に抑圧される
。、これにより、（ハ）のシーケンスは（ロ）のシーケ
ンスと同様のように表わされ、すなわち、最終ビット１
が０のようになる。
では、各データビットライン内の入力データ列は５つの
タイプ（イ）フオーム１１１１・・・１１１のシーケン
ス、任意の数の論理１を含み論理０はない、（ロ）フオ
ーム０１１１・・・１１１０のシーケンス第１または最
終位置を０として奇数個の連続する１をもつ、（ハ）０
１１１・・・１１１のシーケンス。０に絣く偶数個の連
続する１、の可変長のシーケンスの連鎖とみることが出
来る。（ハ）のシーケンスは、次のシーケンスの第１ビ
ツトが０の場合だけである。（イ）と（ロ）のシーケン
スは米国特許３．１０８，２６１のコードルールに従っ
てエンコードされる。０慢のシーケンスは最終ビット１
を除きすべてのビットについて上記特許に従ってエンコ
ードされ、そしてこの１について転移が単に抑圧される
。、これにより、（ハ）のシーケンスは（ロ）のシーケ
ンスと同様のように表わされ、すなわち、最終ビット１
が０のようになる。
定義により、（ハ）のシーケンスは次のシーケンスの始
めの論理Ｏに絣く。（ハ）のシーケンスを次の０から分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要でおる。
めの論理Ｏに絣く。（ハ）のシーケンスを次の０から分
離するような転移は許されない。それ故、特別のコーデ
ィングがデコード用に必要でおる。
デコーダは転移を伴わない２つのビットインターバル中
に連続的に出力されるべきことを単に認識するだけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
に連続的に出力されるべきことを単に認識するだけでよ
い。他の転移シーケンスは上記特許のコードについてデ
コードされる。
このコード用のエンコード処理には、最終の前の０は（
ロ）のシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダにより１出力の数につき維持
嘔れねばならない。このカウントが１（奇数個の１）で
あり、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０であれば、これは上記特許のコ
ードにおける転移によりその前のものから分離される。
ロ）のシーケンスの最終ビットではないためにモジュロ
−２カウントがエンコーダにより１出力の数につき維持
嘔れねばならない。このカウントが１（奇数個の１）で
あり、そしてエンコードされるべき次の２ビツトが１と
０であれば次の２ビツトのインターバルでは転移出力さ
れない。次のビットが０であれば、これは上記特許のコ
ードにおける転移によりその前のものから分離される。
このチャンネルコードは、ＤＣの伝送の不能な磁気配録
再生系のような情報チャンネルを介し、て、２進形式で
のデータ伝送を与えるのであり、情報はセルフクロッキ
ング様に送られる。上述のコードはここではミラー二乗
コードと呼ぶ。
再生系のような情報チャンネルを介し、て、２進形式で
のデータ伝送を与えるのであり、情報はセルフクロッキ
ング様に送られる。上述のコードはここではミラー二乗
コードと呼ぶ。
このチャンネルコードについて、これは、２進状態の内
のいずれを１でいずれを０とするかについてけ相性はな
い。上記および以降の説明では、中間セル転移により通
常マークされる状態を１状態でセル線での転移により示
でれる状態を０としている。
のいずれを１でいずれを０とするかについてけ相性はな
い。上記および以降の説明では、中間セル転移により通
常マークされる状態を１状態でセル線での転移により示
でれる状態を０としている。
第４５Ａ−４５Ｄ図のチャンネルエンコーダ４５５は上
言己のフードルールに従って動作する。第４５Ｅ図は第
４５Ｂ図のスイッチ４８０が図示の位置にあるときのデ
ータビットライン４５０の内の１つに含まれルチャンネ
ルエンコーダ４５３の動作を示すタイミング図である。
言己のフードルールに従って動作する。第４５Ｅ図は第
４５Ｂ図のスイッチ４８０が図示の位置にあるときのデ
ータビットライン４５０の内の１つに含まれルチャンネ
ルエンコーダ４５３の動作を示すタイミング図である。
このチャンネルエンコーダを上記出願のコードルールに
従ってデータビット列の１つのチャンネルコーディング
を行うように第４５Ｂ図の位置にあるコードセレクショ
ンスイッチ４８０を参照して説明する。スイッチ４８０
が上記米国特許のコードルールに従ってデータビット列
のチャンネルエンコーディングを行う他の位置にセラ）
−ＩＪれる時のエンコーダの動作の相性を次に行う。
従ってデータビット列の１つのチャンネルコーディング
を行うように第４５Ｂ図の位置にあるコードセレクショ
ンスイッチ４８０を参照して説明する。スイッチ４８０
が上記米国特許のコードルールに従ってデータビット列
のチャンネルエンコーディングを行う他の位置にセラ）
−ＩＪれる時のエンコーダの動作の相性を次に行う。
前述のように、選択スイッチ４８０をＰＯＳ、２の位置
にしてエンコードされるデータは、前にエンコードされ
た論理１のモジュロ−２カウントが奇数であればエンコ
ードされるべき２つの連続するデータビットをテストす
る必要がある。このためＫ、ｆｙｆヤンネルエンコ−Ｆ
４５５ｕインバータ４８５によりライン４７４に接続す
るライン４７４ａ上のφ２３８Ｃクロック信号（第４５
Ｅ図−（２））の正の後端でクロックされる一対の直列
接続する入力ラッチ４８１と４８２を含む。これらラッ
チは４８１の入力から４８２の出力へと２ビツトの遅延
を与える。
にしてエンコードされるデータは、前にエンコードされ
た論理１のモジュロ−２カウントが奇数であればエンコ
ードされるべき２つの連続するデータビットをテストす
る必要がある。このためＫ、ｆｙｆヤンネルエンコ−Ｆ
４５５ｕインバータ４８５によりライン４７４に接続す
るライン４７４ａ上のφ２３８Ｃクロック信号（第４５
Ｅ図−（２））の正の後端でクロックされる一対の直列
接続する入力ラッチ４８１と４８２を含む。これらラッ
チは４８１の入力から４８２の出力へと２ビツトの遅延
を与える。
φ２クロックの夫々との正の後端において、ラッチ４８
１けその入力におけるビット列のそのときのデータレベ
ルをラッテするように動作して、それがその出力（第４
５Ｂ図−（３））に生じるよりにし、ラッチ４８２は４
８１に含まれるビット列の前のデータレベルをラッチす
るように動作して、それがその出力（第４５Ｅ図−（２
）、（ａｌ、 ｆ４） ）に生じるようにする。それ故
、４８１と４８２の出力はエンコードされるべき２つの
連続するビットセルのデータビットを含む。
１けその入力におけるビット列のそのときのデータレベ
ルをラッテするように動作して、それがその出力（第４
５Ｂ図−（３））に生じるよりにし、ラッチ４８２は４
８１に含まれるビット列の前のデータレベルをラッチす
るように動作して、それがその出力（第４５Ｅ図−（２
）、（ａｌ、 ｆ４） ）に生じるようにする。それ故
、４８１と４８２の出力はエンコードされるべき２つの
連続するビットセルのデータビットを含む。
これらラッチの出力は、このデータビット列内の１と０
に対応するパルスを別々に通すように５個のＮＡＮＤゲ
ート４８６．４８７．４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は３つの入力を受け、その一つはランチ
４８１の出力であり、他はランチ４８２の出力であり、
残りの一つはクロック発生器４５６の出力ライン４７５
ａに接紗するインバータ４８４によってライン４７５に
置かれるφ１クロックパルス（第ａｓＥ図−（１））で
ある。このゲートは他の２つの入力が低レベル（これは
次に入るデータビットが０のときのみ生じる）であると
きにφ１クロックが入ることにより出力パルス４８９（
第４５Ｅ図−（６））を与えるように開く。その結果、
ゲ−） ４８６はチャンネルエンコーダ４５３により出
力されるデータビット列のチャンネルエンコードフォー
マットの転移によってマークされる論理０に関係したパ
ルスを出す。論理１に連続する論理０はラッチ４８２が
例えばφ１クロックパルス４９０（第４５Ｅ図−（１）
）の生じるとき高であるためこのゲートで阻止される。
に対応するパルスを別々に通すように５個のＮＡＮＤゲ
ート４８６．４８７．４８８の入力に与えられるＮＡＮ
Ｄゲート４８６は３つの入力を受け、その一つはランチ
４８１の出力であり、他はランチ４８２の出力であり、
残りの一つはクロック発生器４５６の出力ライン４７５
ａに接紗するインバータ４８４によってライン４７５に
置かれるφ１クロックパルス（第ａｓＥ図−（１））で
ある。このゲートは他の２つの入力が低レベル（これは
次に入るデータビットが０のときのみ生じる）であると
きにφ１クロックが入ることにより出力パルス４８９（
第４５Ｅ図−（６））を与えるように開く。その結果、
ゲ−） ４８６はチャンネルエンコーダ４５３により出
力されるデータビット列のチャンネルエンコードフォー
マットの転移によってマークされる論理０に関係したパ
ルスを出す。論理１に連続する論理０はラッチ４８２が
例えばφ１クロックパルス４９０（第４５Ｅ図−（１）
）の生じるとき高であるためこのゲートで阻止される。
従って、チャンネルエンコーダ４５３は連続して生じる
０データビツトについては、選択スイッチ４８０がＰＯ
Ｓ、１にあるかのように、コードルールに従う。
０データビツトについては、選択スイッチ４８０がＰＯ
Ｓ、１にあるかのように、コードルールに従う。
他方、ＮＡＮＤゲート４８７は２つの入力をもちそして
すべてのＯデータビットにつきφ１クロックの受は入れ
により出力パルス（第４５Ｅ図−（５））を出すように
開く。ラッチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラッチされてから１つのデータセル時間
で与えられる。
すべてのＯデータビットにつきφ１クロックの受は入れ
により出力パルス（第４５Ｅ図−（５））を出すように
開く。ラッチ４８２の出力がゲート４８７を開くのであ
るため、０に関係するパルスはデータがチャンネルエン
コーダ４５３にラッチされてから１つのデータセル時間
で与えられる。
ＮＡＮＤゲート４８８は３つの入力をもちそして高レベ
ルビット抑圧コマンド４９１ （４ｓＥ図−Ｑ１） カ
後述のようにビット抑圧ＮＡＮＤゲート４９３から伸び
るライン４９２によシこのＮＡＮＤゲートの入力に置か
れない限り、すべての１データビツトにつきφ２クロッ
クの受は入れにより出力パルス（第４５Ｅ図−（７））
を出すようにラッチ４８２の反転出力により開かれる。
ルビット抑圧コマンド４９１ （４ｓＥ図−Ｑ１） カ
後述のようにビット抑圧ＮＡＮＤゲート４９３から伸び
るライン４９２によシこのＮＡＮＤゲートの入力に置か
れない限り、すべての１データビツトにつきφ２クロッ
クの受は入れにより出力パルス（第４５Ｅ図−（７））
を出すようにラッチ４８２の反転出力により開かれる。
ゲート４８８はφ２クロックのインターバル中、従って
ラッチ４８２がφ２クロックの正の後端によりクロック
される前に１に関係したパルスを発生する。１に関係し
たパルスはラッチ４８１においてチャンネルエンコーダ
４５！Ｉにデータがラッチされてから１デ一タセル時間
にＮＡＮＤゲート４８７によｐ与えられる。
ラッチ４８２がφ２クロックの正の後端によりクロック
される前に１に関係したパルスを発生する。１に関係し
たパルスはラッチ４８１においてチャンネルエンコーダ
４５！Ｉにデータがラッチされてから１デ一タセル時間
にＮＡＮＤゲート４８７によｐ与えられる。
ＯＲゲート４９４は、コードルールによりＮＡＮＤゲー
ト４８６により与えられる０パルス４８９（第４５Ｅ図
−（６））とＮＡＮＤゲート４８８により与えられる１
パルス５１５（第４５Ｂ図−（７））を受ける２人力を
有する。エンコーダの出力ライン４５１に生じるＯＲゲ
ート４９４の出力け、それ故チャンネルエンコーダ用の
これらコードルールに従って生じるパルス列（第４５Ｅ
図−Ｃ１４１）である。従ってＮＡＮＤゲート４８６と
４８８は０１２ゲート４９４と共にラッチ４８１と４８
２により記憶されるコードフォーマットに入来Ｎ几Ｚ−
Ｌデータを選択されたチャンネルコードフォーマットに
エンコードする。ＮＡＮＤゲート４８７はチャンネルエ
ンコードデータ内の１データビツトに関係する転移の選
択的抑圧を制御するために後進するビット抑圧論理回路
５００と関連動作する。スイッチ４８０を図示位置がら
動かすことにより回路５００を動作不能にすることによ
りＮＡＮＤゲート４８６と４８８はミラー２乗フードル
ールに従ってデータをエンコードする。
ト４８６により与えられる０パルス４８９（第４５Ｅ図
−（６））とＮＡＮＤゲート４８８により与えられる１
パルス５１５（第４５Ｂ図−（７））を受ける２人力を
有する。エンコーダの出力ライン４５１に生じるＯＲゲ
ート４９４の出力け、それ故チャンネルエンコーダ用の
これらコードルールに従って生じるパルス列（第４５Ｅ
図−Ｃ１４１）である。従ってＮＡＮＤゲート４８６と
４８８は０１２ゲート４９４と共にラッチ４８１と４８
２により記憶されるコードフォーマットに入来Ｎ几Ｚ−
Ｌデータを選択されたチャンネルコードフォーマットに
エンコードする。ＮＡＮＤゲート４８７はチャンネルエ
ンコードデータ内の１データビツトに関係する転移の選
択的抑圧を制御するために後進するビット抑圧論理回路
５００と関連動作する。スイッチ４８０を図示位置がら
動かすことにより回路５００を動作不能にすることによ
りＮＡＮＤゲート４８６と４８８はミラー２乗フードル
ールに従ってデータをエンコードする。
上記出願のルールに従ってデータビット列をエンコード
するために、回路５００はエンコードをれた論理１とＯ
をカウントしそして関連するゲート回路と共にライン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ピツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入るＯ関連パ
ルスをカウントする。ゲート４８８により与えられる１
関連パルスはカウンタ４９６でカウントされる。カウン
タ４９５はＯがエンコードされるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるようにすることにより各シーケンスの始
まりを詔誠する。前述のコードルールから明らかなよう
に、カウンタ４９５は（ロ）のシーケンス中２回トグル
動作しくイ）のシーケンスでは状態を変化感ぜない。そ
れ故シーケンスのスタート前にはそれはクリアされてい
る。回路５００は（／′１のシーケンスの終りを認識し
なければならない。
するために、回路５００はエンコードをれた論理１とＯ
をカウントしそして関連するゲート回路と共にライン４
５１に生じるチャンネルエンコードデータ内の選択的論
理１ピツト関運転移を抑圧するビット抑圧コマンドをラ
イン４９２に発生させるために２個のモジュロ−２のカ
ウンタ４９５と４９６を含む。カウンタ４９５はＮＡＮ
Ｄゲート４８７によりそのクロック入力に入るＯ関連パ
ルスをカウントする。ゲート４８８により与えられる１
関連パルスはカウンタ４９６でカウントされる。カウン
タ４９５はＯがエンコードされるごとに０パルスに応答
してトグル動作して１に関連する転移が抑圧されるたび
にクリアされるようにすることにより各シーケンスの始
まりを詔誠する。前述のコードルールから明らかなよう
に、カウンタ４９５は（ロ）のシーケンス中２回トグル
動作しくイ）のシーケンスでは状態を変化感ぜない。そ
れ故シーケンスのスタート前にはそれはクリアされてい
る。回路５００は（／′１のシーケンスの終りを認識し
なければならない。
カウンタ４９６は１がエンコードされるたびに１パルス
に応答してトグル動作しそして０がエンコードされるた
びに０パルスに応答してクリアされるようにすることに
よりこの機能を行うべく用いられる。第４５Ｐ３図の波
形（８）と（９）はカウンタ４９５と４９６の出力がワ
イヤド０Ｒ５０１で一緒にならない場合のこれらカウン
タの夫々の動作を示す。第４５Ｅ図の波形（１３１はワ
イヤー〇Ｒｅｄ接続５月における実際の状態を示す。上
記から明らかなようにカウンタ４９６がクリアされてお
らす、カウンタ４９５がクリアされており、エンコード
されるべきそのときのビットが１で次がＯ″Ｔ：ある場
合には、ビット抑圧コマンドがライン４９２上にＮＡＮ
Ｄゲート４９３により与えられ、ＮＡＮＤゲー１デー８
８を閉じそれによりそのときの１ピツトのエンコーディ
ングを抑圧する。
に応答してトグル動作しそして０がエンコードされるた
びに０パルスに応答してクリアされるようにすることに
よりこの機能を行うべく用いられる。第４５Ｐ３図の波
形（８）と（９）はカウンタ４９５と４９６の出力がワ
イヤド０Ｒ５０１で一緒にならない場合のこれらカウン
タの夫々の動作を示す。第４５Ｅ図の波形（１３１はワ
イヤー〇Ｒｅｄ接続５月における実際の状態を示す。上
記から明らかなようにカウンタ４９６がクリアされてお
らす、カウンタ４９５がクリアされており、エンコード
されるべきそのときのビットが１で次がＯ″Ｔ：ある場
合には、ビット抑圧コマンドがライン４９２上にＮＡＮ
Ｄゲート４９３により与えられ、ＮＡＮＤゲー１デー８
８を閉じそれによりそのときの１ピツトのエンコーディ
ングを抑圧する。
カウンタ４９５と４９６のクリアリングを制御するため
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子はＮＡＮＤゲート４８７に接続してその出力がＯ関
連パルスがＮＡＮＤゲート４８７により出力されるたび
に高にセットされるようになっている。カウンタ４９５
のセット端子はＮＡＮＤゲート４９７の出力に接続して
その出力が１関運転移がデータビット列のチャンネルエ
ンコーディングにおいて抑圧されるたびに高にセットさ
れるようになっている。後述する理由により、一対のコ
ンデンサ４９８と４９９がカウンタ４９５とＮＡＮＤゲ
ート４９５の出力回路に夫々接続してワイヤドーＯＲｓ
ｏ １に生じるカウンタ４９５のセット論理レベルを
遅延させてＮＡＮ Ｄゲート４８８からのビット抑圧コ
マンドを除去するようになっている。
の関連ゲート回路を考えるに、カウンタ４９６のセット
端子はＮＡＮＤゲート４８７に接続してその出力がＯ関
連パルスがＮＡＮＤゲート４８７により出力されるたび
に高にセットされるようになっている。カウンタ４９５
のセット端子はＮＡＮＤゲート４９７の出力に接続して
その出力が１関運転移がデータビット列のチャンネルエ
ンコーディングにおいて抑圧されるたびに高にセットさ
れるようになっている。後述する理由により、一対のコ
ンデンサ４９８と４９９がカウンタ４９５とＮＡＮＤゲ
ート４９５の出力回路に夫々接続してワイヤドーＯＲｓ
ｏ １に生じるカウンタ４９５のセット論理レベルを
遅延させてＮＡＮ Ｄゲート４８８からのビット抑圧コ
マンドを除去するようになっている。
このコマンドはエンコードされるべきでろってランチ４
８２の出力に反転した形で存在する連続データビットの
第１のもの、エンコード嘔れるべきであってランチ４８
１の出力にある２！１！絣データビツトの次のものおよ
びカウンタ４９５と４９６の状態をテストすぺ（ＮＡＮ
Ｄゲート４９５により発生される。
８２の出力に反転した形で存在する連続データビットの
第１のもの、エンコード嘔れるべきであってランチ４８
１の出力にある２！１！絣データビツトの次のものおよ
びカウンタ４９５と４９６の状態をテストすぺ（ＮＡＮ
Ｄゲート４９５により発生される。
ワイヤード０Ｒ５０１におけるカウンタ出力の一方が高
であればこのＮＡＮＤゲートは閉じる。しかしながら、
（ハ）のシーケンスの始まりが生じればこれらカウンタ
は低となり、それた丈ＮＡＮＤゲート４９３の入力にエ
ナブル信号を与える。エンコードされるべき次の２ビツ
トが１でありそれに０が続くと、ビット抑圧コマンド４
９１がＮＡＮＤゲート４９３を通じて１関連パルスを出
さぜるφクロックパルス４９０の直前のφ２クロックツ
＜ルス５０２ （第４５Ｅ図−（２））の発生により発
生されてライン４９２に与えられる。従って、φ１クロ
ックツ（ルス４９０（第４５Ｂ図−（２））がライン４
７４に生じてＮＡＮＤゲート４８８をして１ビツトパル
スを発生させるとき、ゲート４８８はライン４９２上の
コマンドにより閉じられそして１ビツトパルスが第ａｓ
Ｅ図のラインα（で示すようにパルス５１２により表わ
されるととくに抑圧される。このコマンドはカウンタ４
９５をセットすることにより終了する。セットパルス５
０５（第４５Ｅ図−（１２１）はライン５１０上のコマ
ンド４９１（第４５Ｅ図−（ＩＧ）とφ２クロックパル
ス後３ＳＣの半サイクルまたは約４７＋１秒で生じるφ
１クロックパルス４９０に応答してＮＡＮＤゲート４９
７によシ与えられる。カウンタ４９５がセットされずそ
してコマンドがφ１クロックパルス４９０の終了後壕で
除去されないようにするために遅延コンデンサ４９８と
４９９がカウンタ４９５の高セット状態への復帰すなわ
ちＮＡＮＤゲート４９３の閉止の遅延およびＮＡＮＤゲ
ート４９３の低閉状態の遅延すなわちコマンド４９１の
延長を与えるべく設けられる。この遅延の効果は第４５
Ｅ図の波形（１１とＣ１３の曲線部分５０８と５０９に
ボす。
であればこのＮＡＮＤゲートは閉じる。しかしながら、
（ハ）のシーケンスの始まりが生じればこれらカウンタ
は低となり、それた丈ＮＡＮＤゲート４９３の入力にエ
ナブル信号を与える。エンコードされるべき次の２ビツ
トが１でありそれに０が続くと、ビット抑圧コマンド４
９１がＮＡＮＤゲート４９３を通じて１関連パルスを出
さぜるφクロックパルス４９０の直前のφ２クロックツ
＜ルス５０２ （第４５Ｅ図−（２））の発生により発
生されてライン４９２に与えられる。従って、φ１クロ
ックツ（ルス４９０（第４５Ｂ図−（２））がライン４
７４に生じてＮＡＮＤゲート４８８をして１ビツトパル
スを発生させるとき、ゲート４８８はライン４９２上の
コマンドにより閉じられそして１ビツトパルスが第ａｓ
Ｅ図のラインα（で示すようにパルス５１２により表わ
されるととくに抑圧される。このコマンドはカウンタ４
９５をセットすることにより終了する。セットパルス５
０５（第４５Ｅ図−（１２１）はライン５１０上のコマ
ンド４９１（第４５Ｅ図−（ＩＧ）とφ２クロックパル
ス後３ＳＣの半サイクルまたは約４７＋１秒で生じるφ
１クロックパルス４９０に応答してＮＡＮＤゲート４９
７によシ与えられる。カウンタ４９５がセットされずそ
してコマンドがφ１クロックパルス４９０の終了後壕で
除去されないようにするために遅延コンデンサ４９８と
４９９がカウンタ４９５の高セット状態への復帰すなわ
ちＮＡＮＤゲート４９３の閉止の遅延およびＮＡＮＤゲ
ート４９３の低閉状態の遅延すなわちコマンド４９１の
延長を与えるべく設けられる。この遅延の効果は第４５
Ｅ図の波形（１１とＣ１３の曲線部分５０８と５０９に
ボす。
回路５００を動作不能にするために、スイッチ４８０は
カウンタ４９５についてのセットライン５１０上に高レ
ベル信号（この装置のチャンネルエンコ−ダ４５３にお
いては接地）を与える位置にされる。
カウンタ４９５についてのセットライン５１０上に高レ
ベル信号（この装置のチャンネルエンコ−ダ４５３にお
いては接地）を与える位置にされる。
これによりこのカウンタは永久にセット状態になり、そ
れによりＮ Ａ、Ｎ Ｄゲート４９３のワイヤドＯＲス
カに高レベル閉止信号を与える。従ってコマンド４９１
は発生されずビット抑圧は生じない。
れによりＮ Ａ、Ｎ Ｄゲート４９３のワイヤドＯＲス
カに高レベル閉止信号を与える。従ってコマンド４９１
は発生されずビット抑圧は生じない。
一般に一１＝ルフクロツキングチ−ヤンネルエンコーデ
ドデータコードフォーマットは２つの信号レベル間の特
に置かれた転移としてデータおよびりｎツク情報を担持
する。そのようなエンコードデータが伝送チャンネルを
通じて送られると、そわは一般に多くの伝送チャンネル
の非直線性により成る種の夕゛イミングの歪みを受ける
。この歪みが大きいと、チャンネルデコーダが伝送転移
の正しいロケーションを決定する能力をもたないために
誤りが生じる。更にここに示す装置におけるような昌い
データレートをもつものではこの歪みは伝送芒れるデー
タに許容出来ない誤りを生じさせる。
ドデータコードフォーマットは２つの信号レベル間の特
に置かれた転移としてデータおよびりｎツク情報を担持
する。そのようなエンコードデータが伝送チャンネルを
通じて送られると、そわは一般に多くの伝送チャンネル
の非直線性により成る種の夕゛イミングの歪みを受ける
。この歪みが大きいと、チャンネルデコーダが伝送転移
の正しいロケーションを決定する能力をもたないために
誤りが生じる。更にここに示す装置におけるような昌い
データレートをもつものではこの歪みは伝送芒れるデー
タに許容出来ない誤りを生じさせる。
これは特に本装置に用いられるべく選ばれるチャンネル
コードの場合のように逆方向の転移がデータとタイミン
グの情報を担持する場合に云える。
コードの場合のように逆方向の転移がデータとタイミン
グの情報を担持する場合に云える。
非線形伝送チャンネルは時間に関して非線形に正および
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけはれた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要どされるものとは異っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
負に向う転移を変化させる。従って、伝送チャンネルの
ターミナルにレベル感知データデテクタを一般に用いて
伝送されるデータをそれが正および負の転移を別個に位
置づけする適正に位置づけはれた転移をもつように回復
する。異った位置づけは大きなタイミング歪みをもつ正
転移が同様に歪んだ負転移に必要どされるものとは異っ
た初期位置の後の時点での転移の存在を検出するために
選ばれたレベルに達するから生じる。
逆方向の転移がデータおよびクロック情報を含むように
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、各チャンネルエンコーダ４５５はチャンネ
ルエンコードフォーマットの転移ロケーションにおいて
選ばれたチャンネルコードのルールに従ってパルスを与
えることによりその入力においてデータビット列をエン
コートスる。本装置に用いる特定のチャンネルエンコー
ダでは１データビツトパルス５１５（第４５ Ｅ ［ｑ
Ｉ−（７）、Ｑ４））がデータセルの境界に与えられて
チャンネルエンコードデータに生じる１ビツト関運転移
を限定しそしてＤデータビットパルス４８９ （第４５
Ｅ図−（６）、（１４）がデータセルの中央に与えられ
たチャンネルエンコードデータに生じる０ビツト関運転
移を限定する。これら転移関連パルスは正確に限定され
た像（前像は選択される）をもつようにクロック発生器
４５６で発生される。第２のクロック発生器４５６は２
個のワンショットマルチバイブレータを有し、これらは
ライン４７２と４７３を介して発生器４６８により与え
られる逆位相の３８Ｃクロック信号によりクロックされ
る。各ワンショットマルチバイブレータにより発生され
る正パルスの前縁はそれらを安定状態から準安定状態に
高速切換する（含まれる素子を決定する時定数には意味
はない）ことにより限定さ、れるから、名前縁はすべて
同じでありそしてクロック信号の正のクロッキング転移
の発生に続く正しい時点で生じる。これら第２のクロッ
ク発生器４５６のマルチバイブレークはこのようにして
φ１とφ２のクロックパルス列を発生しそしてこれらは
この例では約１７ ｎ５ｅｃの幅をもつパルスであり各
列のパルスの前縁は互いにおよび他の列に対して正確に
限定される。前述のようにライン４７５に与えられるφ
１クロックパルスはチャンネルエンコードデータに生じ
る１データビツト転移関連パルスとしてＮＡＮＤゲート
４８８を通されそしてライン４７２のφ２クロックパル
スはチャンネルエンコードデータに生じる０データビツ
ト転移関連パルスとしてＮＡＮＤゲート４８６を通てれ
る。ゲート４８８と４８６はφ１とφ２が転移関連パル
ス（１ピツトパルスについては第４５Ｅ図−（４）、（
７）、Ｉ、０ビツトパルスについては第４５Ｅ図−（３
）、（４）、（５）、（６）、Ｉを参照）として伝送用
に受は入れられる時点で開くように条件づけられるから
、それらの前縁はこれらＮＡＮＤゲートを通じての伝送
によって大きく影響されることはない。パルスの伝送チ
ャンネルは同一パルス縁に同じに作用するから、転移関
連正パルスの縁すなわちデータ信号の転移そのものの正
確なロケーションは伝送チャンネルの作用によりこれら
パルスに導入歪みによって失われることはない。
なったチャンネルエンコードデータの伝送の信頼性を高
めるために、各チャンネルエンコーダ４５５はチャンネ
ルエンコードフォーマットの転移ロケーションにおいて
選ばれたチャンネルコードのルールに従ってパルスを与
えることによりその入力においてデータビット列をエン
コートスる。本装置に用いる特定のチャンネルエンコー
ダでは１データビツトパルス５１５（第４５ Ｅ ［ｑ
Ｉ−（７）、Ｑ４））がデータセルの境界に与えられて
チャンネルエンコードデータに生じる１ビツト関運転移
を限定しそしてＤデータビットパルス４８９ （第４５
Ｅ図−（６）、（１４）がデータセルの中央に与えられ
たチャンネルエンコードデータに生じる０ビツト関運転
移を限定する。これら転移関連パルスは正確に限定され
た像（前像は選択される）をもつようにクロック発生器
４５６で発生される。第２のクロック発生器４５６は２
個のワンショットマルチバイブレータを有し、これらは
ライン４７２と４７３を介して発生器４６８により与え
られる逆位相の３８Ｃクロック信号によりクロックされ
る。各ワンショットマルチバイブレータにより発生され
る正パルスの前縁はそれらを安定状態から準安定状態に
高速切換する（含まれる素子を決定する時定数には意味
はない）ことにより限定さ、れるから、名前縁はすべて
同じでありそしてクロック信号の正のクロッキング転移
の発生に続く正しい時点で生じる。これら第２のクロッ
ク発生器４５６のマルチバイブレークはこのようにして
φ１とφ２のクロックパルス列を発生しそしてこれらは
この例では約１７ ｎ５ｅｃの幅をもつパルスであり各
列のパルスの前縁は互いにおよび他の列に対して正確に
限定される。前述のようにライン４７５に与えられるφ
１クロックパルスはチャンネルエンコードデータに生じ
る１データビツト転移関連パルスとしてＮＡＮＤゲート
４８８を通されそしてライン４７２のφ２クロックパル
スはチャンネルエンコードデータに生じる０データビツ
ト転移関連パルスとしてＮＡＮＤゲート４８６を通てれ
る。ゲート４８８と４８６はφ１とφ２が転移関連パル
ス（１ピツトパルスについては第４５Ｅ図−（４）、（
７）、Ｉ、０ビツトパルスについては第４５Ｅ図−（３
）、（４）、（５）、（６）、Ｉを参照）として伝送用
に受は入れられる時点で開くように条件づけられるから
、それらの前縁はこれらＮＡＮＤゲートを通じての伝送
によって大きく影響されることはない。パルスの伝送チ
ャンネルは同一パルス縁に同じに作用するから、転移関
連正パルスの縁すなわちデータ信号の転移そのものの正
確なロケーションは伝送チャンネルの作用によりこれら
パルスに導入歪みによって失われることはない。
ライン４５１を介してエンコーダ９６により出力される
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によりディスクドライブ７３に関連
したディスクドライブデータインターフェース１５１に
伸びる伝送ライン１５２に接続される。この電子的デー
タインターフェース８９は従来の論理コンバータを含み
、これらコンバータがライン４５１上のＴＴＬロジック
をエミッタ結合ロジックレベルに変換し、これらレベル
が第５３Ａ図及び第５３Ｂ図を参照し以後に述べるよう
に２本のラインに相補的レベルパルスを与える。ビデオ
データの記録用に選ばれたディスクドライブのインター
フェース１５１はデータを選ばれたドライブの記録増幅
器とへラドスケッチ回路（第５４Ａ、５４Ｂ図）に送る
。各データビットラインに含まれる２分割ＪＫフリッグ
フロツプ１０７０は転移関連パルスを受けそして伝送さ
れるパルスの前縁に応答して２つの安定状態間で高速ス
イッチングする。
チャンネルエンコード転移関連パルスは電子的データイ
ンターフェース８９によりディスクドライブ７３に関連
したディスクドライブデータインターフェース１５１に
伸びる伝送ライン１５２に接続される。この電子的デー
タインターフェース８９は従来の論理コンバータを含み
、これらコンバータがライン４５１上のＴＴＬロジック
をエミッタ結合ロジックレベルに変換し、これらレベル
が第５３Ａ図及び第５３Ｂ図を参照し以後に述べるよう
に２本のラインに相補的レベルパルスを与える。ビデオ
データの記録用に選ばれたディスクドライブのインター
フェース１５１はデータを選ばれたドライブの記録増幅
器とへラドスケッチ回路（第５４Ａ、５４Ｂ図）に送る
。各データビットラインに含まれる２分割ＪＫフリッグ
フロツプ１０７０は転移関連パルスを受けそして伝送さ
れるパルスの前縁に応答して２つの安定状態間で高速ス
イッチングする。
これによりチャンネルエンコードデータの伝送パルス形
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。Ｊ Ｋ 、ｙ Ｉ）ッグ７０ツブ１０
７０によｐ変換される前に各データビットライン内の伝
送されたパルスはデータデコーダに含まれるデコーダ部
分５２５（第４６Ａ図）について後述するようなディス
クドライブデータインターフェース（第６０Ａ図）内の
差動増懺器ライン受信器２０２０１とタイムペース修正
回路１００とを通されて伝送ライン回線１５２（第９Ｂ
図）の関連伝送ラインを通した後に正しく限定された前
縁をもって伝送されたパルスを再生する。
が２つの信号状態間の転移としての記録用のレベル転移
形に変換される。Ｊ Ｋ 、ｙ Ｉ）ッグ７０ツブ１０
７０によｐ変換される前に各データビットライン内の伝
送されたパルスはデータデコーダに含まれるデコーダ部
分５２５（第４６Ａ図）について後述するようなディス
クドライブデータインターフェース（第６０Ａ図）内の
差動増懺器ライン受信器２０２０１とタイムペース修正
回路１００とを通されて伝送ライン回線１５２（第９Ｂ
図）の関連伝送ラインを通した後に正しく限定された前
縁をもって伝送されたパルスを再生する。
データ・デコーダ及び時間軸補正器
８個のデータビット列、１個のパリティビット列（もし
パリティビットが附加されるなら）１個のデータトラッ
クビット列から成り、伝送ライン母線１５４を介してデ
ィス駆動器７５（第９Ｂ図９によって伝送される１０個
のデータビット列のチャンネル符号化データはデータ選
択スイッチ１２８によって選択された再生チャンネル９
１（第４図）の１つ又はそれ以上によって受信される。
パリティビットが附加されるなら）１個のデータトラッ
クビット列から成り、伝送ライン母線１５４を介してデ
ィス駆動器７５（第９Ｂ図９によって伝送される１０個
のデータビット列のチャンネル符号化データはデータ選
択スイッチ１２８によって選択された再生チャンネル９
１（第４図）の１つ又はそれ以上によって受信される。
各再生チャンネルの入力において、１０個の各伝送デー
タビット列は、チャンネル符号化データをディジタルコ
ードをＮＲＺ−Ｌフオームに復調する回路１００に含ま
れている別のデータデコーダ及び時間軸補正器によって
受信され、次いで時間軸は何れ力・のチャンネル内の、
受信データ列に存在する内部チャンネルビット時間偏移
誤差を除去するためにＮＲＺ−Ｌデータを補正する。ビ
ット時間偏移誤差は伝送データに作用するデータ伝送チ
ャンネルから生じて、伝送チャンネルのインピーダンス
の不連綬性により生じる内部干渉及び反射を誘起する。
タビット列は、チャンネル符号化データをディジタルコ
ードをＮＲＺ−Ｌフオームに復調する回路１００に含ま
れている別のデータデコーダ及び時間軸補正器によって
受信され、次いで時間軸は何れ力・のチャンネル内の、
受信データ列に存在する内部チャンネルビット時間偏移
誤差を除去するためにＮＲＺ−Ｌデータを補正する。ビ
ット時間偏移誤差は伝送データに作用するデータ伝送チ
ャンネルから生じて、伝送チャンネルのインピーダンス
の不連綬性により生じる内部干渉及び反射を誘起する。
これはそのチャンネルに伝送されるデータのタイミング
を擾乱する。ビデオレコーダ・データ伝送チャンネルに
おいて、ビット時間偏移誤差は通常環壇の変化によって
生じる記録媒体寸法の変化、相対的に搬送式れるヘッド
と記録媒体の相対的ヘッド対媒体の記録及び再生速度の
差及びヘッドと記録媒体間の形状的差を生じる機械対機
械の機械的変化の結果である。ここに記載されている装
置に使用されているディスク・パック７３のような堅い
記録媒体を使用するビデオ・ディスク・レコーダは通常
、伝送装置において、特に今日広く使用されているアナ
ログ型ビデオ・ディスク・レコーダに共通なデータ速度
では大きな時間偏移誤差を生じない。かかるレコーダに
使用されている堅い記録媒体は寸法的に安定で、使用さ
れるサーボ機構は時間偏移誤差が小さく保持されるよう
に充分な余裕内にヘッドと堅い記録媒体の相対的搬送を
維持することができる。ビデオ・ディスク・レコーダの
ある用途では、時間偏移誤差が問題にならない程小さく
、時間軸補正は必要ない。
を擾乱する。ビデオレコーダ・データ伝送チャンネルに
おいて、ビット時間偏移誤差は通常環壇の変化によって
生じる記録媒体寸法の変化、相対的に搬送式れるヘッド
と記録媒体の相対的ヘッド対媒体の記録及び再生速度の
差及びヘッドと記録媒体間の形状的差を生じる機械対機
械の機械的変化の結果である。ここに記載されている装
置に使用されているディスク・パック７３のような堅い
記録媒体を使用するビデオ・ディスク・レコーダは通常
、伝送装置において、特に今日広く使用されているアナ
ログ型ビデオ・ディスク・レコーダに共通なデータ速度
では大きな時間偏移誤差を生じない。かかるレコーダに
使用されている堅い記録媒体は寸法的に安定で、使用さ
れるサーボ機構は時間偏移誤差が小さく保持されるよう
に充分な余裕内にヘッドと堅い記録媒体の相対的搬送を
維持することができる。ビデオ・ディスク・レコーダの
ある用途では、時間偏移誤差が問題にならない程小さく
、時間軸補正は必要ない。
しかしここに記載されているように、時間軸補正回路が
使用されている現在の装置は計算機データ処理のために
特別に設計され製造された信頼性の高い（変形の少ない
）ディスク駆動器を採用している。不幸にも、計算機デ
ィスク駆動器は、かかるディスク駆動器がビデオデータ
を処理するため現在の装置に使用される時、その駆動器
におけるディスク・パック・スピンドルはサーボがかけ
られず、その代り相対的に不安定なライン電圧が与えら
れる普通の３相交流モータによって駆動され、そのディ
スク・バックの回転位置は外部基準に関し制御可能では
ないので、許容し難いビット時開偏移誤差をデータビッ
ト列に誘起するのを避けるのに充分安定な相対的ヘッド
対ディスク速度を保持しない。生じた位置決め誤差及び
ビット時間偏移誤差は特にビデオ情報の品質低下なしに
、放送品質ビデオ・データを充分処理するのに必要な高
データ・ビット速度、即ち１ｏ、７ ＭＨｚで有害であ
る。従って現存する計算機ディスク駆動器の設計の機械
的倍帽度を利用するため、ここに記載されている装置に
は、計算機ディスク駆動器の信頼性ある設計を変更する
よりも、データビット列に誘起される何らかの受入れ難
い時間偏移誤差を除去するため、交流モータ用位置サー
ボ及び時間軸補正回路が設けられている。
使用されている現在の装置は計算機データ処理のために
特別に設計され製造された信頼性の高い（変形の少ない
）ディスク駆動器を採用している。不幸にも、計算機デ
ィスク駆動器は、かかるディスク駆動器がビデオデータ
を処理するため現在の装置に使用される時、その駆動器
におけるディスク・パック・スピンドルはサーボがかけ
られず、その代り相対的に不安定なライン電圧が与えら
れる普通の３相交流モータによって駆動され、そのディ
スク・バックの回転位置は外部基準に関し制御可能では
ないので、許容し難いビット時開偏移誤差をデータビッ
ト列に誘起するのを避けるのに充分安定な相対的ヘッド
対ディスク速度を保持しない。生じた位置決め誤差及び
ビット時間偏移誤差は特にビデオ情報の品質低下なしに
、放送品質ビデオ・データを充分処理するのに必要な高
データ・ビット速度、即ち１ｏ、７ ＭＨｚで有害であ
る。従って現存する計算機ディスク駆動器の設計の機械
的倍帽度を利用するため、ここに記載されている装置に
は、計算機ディスク駆動器の信頼性ある設計を変更する
よりも、データビット列に誘起される何らかの受入れ難
い時間偏移誤差を除去するため、交流モータ用位置サー
ボ及び時間軸補正回路が設けられている。
上述したように、受信データビット列が時間軸補正され
る前に、各チャンネル符号化データビット列は元のＮＲ
Ｚ−Ｌディジタル・フオームに復調でれる。このため、
第４６Ａ及び４６Ｂにおいて、データデコーダ及び時間
軸補正回路１００は各データ・ビット・ラインに対して
、データ選択スイッチ１２８に結合された１対の入力端
子５２６を有するチャンネルデコーダ回路部分５２５を
有する。（チャンネル符号化データを受信する第９Ａ及
び９Ｂｏ図は第４５Ｅ図−Ｉに示すパルス５１５及び４
８９のようなチャンネル符号化変移ＰＡ連パルスの形態
をなしている。）１対の入力端子５２６Ｆｉ、データ選
択スイッチ１２８（第９Ｂ図）を通過した後で、伝送ラ
イン母線１５４に含まれる伝送ライン対から受信される
１対の相補的変移関連パルスにおける共通モード雑音を
拒絶するように接続された差動増幅器ライン受信回路５
２７に結合されている。更に、差動増１鳴器ライン受信
回路５２７は相補的変換関連パルスの名伝送対から単一
の変移関連パルスを再発生するので再発生パルスは原初
的にビデオＮｌ（、Ｚ−Ｌデータを符号化するために選
択されたチャンネルコードのコード規則により、正しく
位置決め可能な充分に定翰された前縁を有する。特に差
動増幅器ライン受信回路５２７Ｆｉ受信相補パルスの前
後縁のレベルが同一である時に生じる前後縁を有する単
一再発生変移パルスを与える。このようにして伝送相補
パルスの縁を検査することによって、全ての再発生パル
スの前縁はチャンネル符号化規則により適正に位置決め
される。なぜなら、同一極性、即ち６対の相補的パルス
の正及び負の縁が各再生変移関連パルスの前縁の発生を
規１足するために採用されているからである。変移関連
パルスを復調回路５２５に送る伝送チャンネルは同じパ
ルス縁を同一にならしめるので、そのパルス縁に誘起で
れる如何なる時間歪みも変移関連パルスの再発生に効果
はない。
る前に、各チャンネル符号化データビット列は元のＮＲ
Ｚ−Ｌディジタル・フオームに復調でれる。このため、
第４６Ａ及び４６Ｂにおいて、データデコーダ及び時間
軸補正回路１００は各データ・ビット・ラインに対して
、データ選択スイッチ１２８に結合された１対の入力端
子５２６を有するチャンネルデコーダ回路部分５２５を
有する。（チャンネル符号化データを受信する第９Ａ及
び９Ｂｏ図は第４５Ｅ図−Ｉに示すパルス５１５及び４
８９のようなチャンネル符号化変移ＰＡ連パルスの形態
をなしている。）１対の入力端子５２６Ｆｉ、データ選
択スイッチ１２８（第９Ｂ図）を通過した後で、伝送ラ
イン母線１５４に含まれる伝送ライン対から受信される
１対の相補的変移関連パルスにおける共通モード雑音を
拒絶するように接続された差動増幅器ライン受信回路５
２７に結合されている。更に、差動増１鳴器ライン受信
回路５２７は相補的変換関連パルスの名伝送対から単一
の変移関連パルスを再発生するので再発生パルスは原初
的にビデオＮｌ（、Ｚ−Ｌデータを符号化するために選
択されたチャンネルコードのコード規則により、正しく
位置決め可能な充分に定翰された前縁を有する。特に差
動増幅器ライン受信回路５２７Ｆｉ受信相補パルスの前
後縁のレベルが同一である時に生じる前後縁を有する単
一再発生変移パルスを与える。このようにして伝送相補
パルスの縁を検査することによって、全ての再発生パル
スの前縁はチャンネル符号化規則により適正に位置決め
される。なぜなら、同一極性、即ち６対の相補的パルス
の正及び負の縁が各再生変移関連パルスの前縁の発生を
規１足するために採用されているからである。変移関連
パルスを復調回路５２５に送る伝送チャンネルは同じパ
ルス縁を同一にならしめるので、そのパルス縁に誘起で
れる如何なる時間歪みも変移関連パルスの再発生に効果
はない。
ｆ移関連パルスの再発生に続いて、これらのパルスは再
発生パルスの各発生時にワンショット・マルチバイブレ
ータ５２９をクロックするためライン５２８を介して結
合され、規定された前縁を使用シテクロッキングを行な
う。ワンショット・マルチバイブレータ５２９は急速に
その安定普通状態からその準安定普通状態に切換えられ
、遷移関連パルスの正確に規定された前縁を与える。ワ
ンショット・マルチバイブレータ５２９ｉ１２つのフリ
ップフロッグ５３１による割算のクロック入力に延長（
−ているライン５３０ａに接続されたその出力の一つを
有する。各再発生遷移関連パルスの発生により、フリッ
プフロッグ５３１は再生パルスの前縁によって急速にそ
の２つの安定導通状態間で切換えられ、ツレによって後
述するようにパルス状チャンネル符号化データをデータ
の連続的復調用レベル形式に、更に元のＮＲＺ−Ｌディ
ジタル形式に変換する。
発生パルスの各発生時にワンショット・マルチバイブレ
ータ５２９をクロックするためライン５２８を介して結
合され、規定された前縁を使用シテクロッキングを行な
う。ワンショット・マルチバイブレータ５２９は急速に
その安定普通状態からその準安定普通状態に切換えられ
、遷移関連パルスの正確に規定された前縁を与える。ワ
ンショット・マルチバイブレータ５２９ｉ１２つのフリ
ップフロッグ５３１による割算のクロック入力に延長（
−ているライン５３０ａに接続されたその出力の一つを
有する。各再発生遷移関連パルスの発生により、フリッ
プフロッグ５３１は再生パルスの前縁によって急速にそ
の２つの安定導通状態間で切換えられ、ツレによって後
述するようにパルス状チャンネル符号化データをデータ
の連続的復調用レベル形式に、更に元のＮＲＺ−Ｌディ
ジタル形式に変換する。
ワンショット・１ルチバイプレーク５２９［ライン５３
０ａ及び５３０ｂ上にチャンネル符号化データの相補出
力を与える。その相補出力は、受（ｉｄデータを復調す
るデータ復調回路によシ出カライン５５３．５５４上に
６個の相補ＳＣクロック信号を発生する６８ｃクロック
発生器５３２に結合される。そのクロック発生器は作動
的に関連した位相検出器５５５によって、チャンネル符
号化データにょシ搬送されたデータクロックの位相にロ
ックされた６ＳＣ＠、圧制御発振器５３７を有する。ラ
イン５３［］ａ及ヒ５３０ｂ上ノワンショット・マルチ
バイブレータ５２９による相補遷移関連パルス出力は、
６８Ｃｔ圧制御発振器５３７の制御入力に結合されたラ
イン５３６上に出力を有する位相検出器５３５の入力に
結合されている。位相検出器５３５は受信及び再発生遷
移関連データパルスに関して発振器５３７によって与え
られる６ＳＣクロツクの位相を検査し、位相誤差平滑化
コンデンサ５３８を介して上記発振器に誤差補正信号を
与える。受信データの位相変化により位相検出器５３５
はコンデンサ５３８の平均電圧レベルを対応する量だけ
変化させ、これによ！ｌｌｔｌｌ外発振器５３７によっ
て与えられる６ＳＣクロツクの位相を、チャンネル符号
化データにおいて搬送されるクロックに対して調ｍぜし
められる。
０ａ及び５３０ｂ上にチャンネル符号化データの相補出
力を与える。その相補出力は、受（ｉｄデータを復調す
るデータ復調回路によシ出カライン５５３．５５４上に
６個の相補ＳＣクロック信号を発生する６８ｃクロック
発生器５３２に結合される。そのクロック発生器は作動
的に関連した位相検出器５５５によって、チャンネル符
号化データにょシ搬送されたデータクロックの位相にロ
ックされた６ＳＣ＠、圧制御発振器５３７を有する。ラ
イン５３［］ａ及ヒ５３０ｂ上ノワンショット・マルチ
バイブレータ５２９による相補遷移関連パルス出力は、
６８Ｃｔ圧制御発振器５３７の制御入力に結合されたラ
イン５３６上に出力を有する位相検出器５３５の入力に
結合されている。位相検出器５３５は受信及び再発生遷
移関連データパルスに関して発振器５３７によって与え
られる６ＳＣクロツクの位相を検査し、位相誤差平滑化
コンデンサ５３８を介して上記発振器に誤差補正信号を
与える。受信データの位相変化により位相検出器５３５
はコンデンサ５３８の平均電圧レベルを対応する量だけ
変化させ、これによ！ｌｌｔｌｌ外発振器５３７によっ
て与えられる６ＳＣクロツクの位相を、チャンネル符号
化データにおいて搬送されるクロックに対して調ｍぜし
められる。
位相検出動作は１対の適合した電流源５４０゜５４１に
よって行なわれ、各’ｍｌ源は誤差平均化コンデンサ５
３８に結合されたライン５６６に夫々接紛された出力ラ
イン５４２及び５４６を有する。遷移関連データパルス
の不存在下で、ワンショット・マルチバイプレーｊ１５
２９から延長しているライン５３０ｂは高いレベルで、
電流源５４１を可能化する。
よって行なわれ、各’ｍｌ源は誤差平均化コンデンサ５
３８に結合されたライン５６６に夫々接紛された出力ラ
イン５４２及び５４６を有する。遷移関連データパルス
の不存在下で、ワンショット・マルチバイプレーｊ１５
２９から延長しているライン５３０ｂは高いレベルで、
電流源５４１を可能化する。
電流源５４１の出力で電流スイッチ５４５を形成する各
差動トランジスタ対のベース電極が接地されるので、電
流源５４１によって発生される電流は電流スイッチ５４
５によって規定される２つの電流路に等分割される。出
力ライン５４３に接続された電流スイッチ５４５によっ
て規定される通路の電流はライン５３６を流れ、誤差平
滑コンデンサ５３８を、データ列がデコーダ回路５２５
への入力でない時に、電圧制御発振器５３７に公称周波
数および位相で６８０クロツクを発生せしめるレベルに
、充電させる。従ってデコーダ回路５２５の入力にデー
タビット列が不存在でも、６．８０クロツクはその公称
周波数で発生される。これにより最初データビットが受
信される時のデータクロック及びチャンネル符号化デー
タの復調に対し発振器５６７の急速な同期化を容易なら
しめる。
差動トランジスタ対のベース電極が接地されるので、電
流源５４１によって発生される電流は電流スイッチ５４
５によって規定される２つの電流路に等分割される。出
力ライン５４３に接続された電流スイッチ５４５によっ
て規定される通路の電流はライン５３６を流れ、誤差平
滑コンデンサ５３８を、データ列がデコーダ回路５２５
への入力でない時に、電圧制御発振器５３７に公称周波
数および位相で６８０クロツクを発生せしめるレベルに
、充電させる。従ってデコーダ回路５２５の入力にデー
タビット列が不存在でも、６．８０クロツクはその公称
周波数で発生される。これにより最初データビットが受
信される時のデータクロック及びチャンネル符号化デー
タの復調に対し発振器５６７の急速な同期化を容易なら
しめる。
遷移関連データパルスが入力ライ１５２６に受信される
と、ワンショット・マルチバイブレータは時定数回路５
２９ａによって決まる間隔で、ライン５３０ａに高レベ
ル信号を及びライン５６０ｂに低ｔ−′ペル信号を発生
し、この間隔はここに記載したデコーダ回路では約１７
ナノ秒である。ライン３３０ｂ上の低レベル信号は電流
源５４１を不能化し、それによって電流スイッチ５４５
を介して誤差平滑コンデンサ５３８への充電々流を終了
させる。しかし、ライン５３０ａ上の高レベル信号は他
の電流源５４０を可能化する。この電流源は差動対とし
ての回路をなすトランジスタによって形成される電流ス
イッチ５４４の一方５４４ａ及び他方５４４ｂの相対的
導通期間に応じて誤差平滑コンデンサ５５８に充電々流
を与える。電流スイッチの２つの部分５４４ａ及び５４
４ｂを形成するトランジスタはライン５３３を介して与
えられる６ＳＣクロツクを受信するように結合された夫
々のペース電極を有する。
と、ワンショット・マルチバイブレータは時定数回路５
２９ａによって決まる間隔で、ライン５３０ａに高レベ
ル信号を及びライン５６０ｂに低ｔ−′ペル信号を発生
し、この間隔はここに記載したデコーダ回路では約１７
ナノ秒である。ライン３３０ｂ上の低レベル信号は電流
源５４１を不能化し、それによって電流スイッチ５４５
を介して誤差平滑コンデンサ５３８への充電々流を終了
させる。しかし、ライン５３０ａ上の高レベル信号は他
の電流源５４０を可能化する。この電流源は差動対とし
ての回路をなすトランジスタによって形成される電流ス
イッチ５４４の一方５４４ａ及び他方５４４ｂの相対的
導通期間に応じて誤差平滑コンデンサ５５８に充電々流
を与える。電流スイッチの２つの部分５４４ａ及び５４
４ｂを形成するトランジスタはライン５３３を介して与
えられる６ＳＣクロツクを受信するように結合された夫
々のペース電極を有する。
そのタロツクが低レベルの時、トランジスタ５４４ａは
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数ＲＣ回路が６８０クロツクの低レベルよりも正
である平均電圧レベルでそのペースｉｔ！に電圧を保持
するので、導通せしめられる。結局、ｘｉ源５４０によ
って与えられる全電流は電流源５４０の出力ライン５４
２に、１つの可能化トランジスタ５４４ｂを介して流れ
る。
不能化される。しかし他のトランジスタ５４４ｂは、長
い時定数ＲＣ回路が６８０クロツクの低レベルよりも正
である平均電圧レベルでそのペースｉｔ！に電圧を保持
するので、導通せしめられる。結局、ｘｉ源５４０によ
って与えられる全電流は電流源５４０の出力ライン５４
２に、１つの可能化トランジスタ５４４ｂを介して流れ
る。
６８Ｇクロツクが高レベルとなると、トランジスタ５４
４ａのベースハトランジスタ５４４ｂのベースよりも正
になる。従って、トランジスタ５４４は可能化され、ト
ランジスタ５４４ｂは不能化される。
４ａのベースハトランジスタ５４４ｂのベースよりも正
になる。従って、トランジスタ５４４は可能化され、ト
ランジスタ５４４ｂは不能化される。
これによシ誤差平滑コンデンサ５３８への電流が除去さ
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６ＳＣクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６ＳＣクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５４４ｂは等間隔で可能化て
れ、誤差検出コンデンサ５３８の電圧は正しい位相の６
ＳＣクロツクに対応する平均レベルで保持される。受信
されたチャンネル符号化データビット列のデータビット
速度の何らかの変化は遷移関連パルスの位置を、電流ス
イッチ５４４への入力における６８Ｃクロツクの低から
高レベルへの遷移に対して電流源５４０への入力におい
て変化させる。もしこのことが生じると、電流スイッチ
５４４の１つのトランジスタは、電流源５４０が他のト
ランジスタより長い間隔で（トランジスタ関連パルスに
よって）可能化される期間に可能化され、１つのトラン
ジスタはデータビット１！！度が増大するか減少するか
に応じて長い間隔で可能化される。これにより誤差平滑
コンデンサ５３８に与えられる電流の対応する変化及び
そのコンデンサにおける平均電圧レベルの対応する正し
い変化を生せしめる。上記コンデンサにおける電圧レベ
ル変化は電圧制御発振器５６７の位相及び周波数を、電
流７ｊｌｊ５４０に与えられる６ＳＣクロツクの低から
高レベルへの変化に関して中心にぐる迄、変化せしめら
れる。伝送関連パルスの持続期間に関して中心にくるよ
うに調節された６８Ｃクロツクにおける低から高レベル
への変化を以って電流スイッチの２つの部分は５４４ａ
及び５４４ｂは個々に等間隔で電流源５４０から電流を
通過せしめる。従ってコンデンサ５３８上の平均電圧６
８Ｃ発振器５３７の周波数及び位相を、受信チャンネル
符号化データのデータクロック速度にロックするのに必
要とされるレベルに保持される。
れる。もし電流源５４０によって受信される遷移関連デ
ータパルスが、該パルスの中心において６ＳＣクロツク
における低レベルから高レベルの遷移が生じるように電
流スイッチ５４４に与えられる６ＳＣクロツクに対して
間に合うように位置決めされるなら、電流スイッチの各
トランジスタ５４４ａ及び５４４ｂは等間隔で可能化て
れ、誤差検出コンデンサ５３８の電圧は正しい位相の６
ＳＣクロツクに対応する平均レベルで保持される。受信
されたチャンネル符号化データビット列のデータビット
速度の何らかの変化は遷移関連パルスの位置を、電流ス
イッチ５４４への入力における６８Ｃクロツクの低から
高レベルへの遷移に対して電流源５４０への入力におい
て変化させる。もしこのことが生じると、電流スイッチ
５４４の１つのトランジスタは、電流源５４０が他のト
ランジスタより長い間隔で（トランジスタ関連パルスに
よって）可能化される期間に可能化され、１つのトラン
ジスタはデータビット１！！度が増大するか減少するか
に応じて長い間隔で可能化される。これにより誤差平滑
コンデンサ５３８に与えられる電流の対応する変化及び
そのコンデンサにおける平均電圧レベルの対応する正し
い変化を生せしめる。上記コンデンサにおける電圧レベ
ル変化は電圧制御発振器５６７の位相及び周波数を、電
流７ｊｌｊ５４０に与えられる６ＳＣクロツクの低から
高レベルへの変化に関して中心にぐる迄、変化せしめら
れる。伝送関連パルスの持続期間に関して中心にくるよ
うに調節された６８Ｃクロツクにおける低から高レベル
への変化を以って電流スイッチの２つの部分は５４４ａ
及び５４４ｂは個々に等間隔で電流源５４０から電流を
通過せしめる。従ってコンデンサ５３８上の平均電圧６
８Ｃ発振器５３７の周波数及び位相を、受信チャンネル
符号化データのデータクロック速度にロックするのに必
要とされるレベルに保持される。
もし６８Ｃ電圧制御発振器５５７が受信データをロック
するのに失敗するか又はデータが再生チャンネルの１０
ビツトラインの１つに含まれるデコーダ及び時間軸補正
器１０００１つによって受信されないなら、周波数非ロ
ツク信号は基準クロック発生回路９３に延長している出
力ライン５５０に発生する。再生チャンネルの１０デコ
ーダ及び時間軸補正器からの全てのライン５５０は、１
つ又はそれ以上の周波数非ロツク信号が再生チャンネル
において発生される場合、信号システムインターフェー
ス１１９（第８図の３２Ａ及び３２Ｂ）を介してコンピ
ュータ制御システム９２に周波数非ロツク命令を結合す
る基準クロック発生回路９Ｂにおいてオアをとられる。
するのに失敗するか又はデータが再生チャンネルの１０
ビツトラインの１つに含まれるデコーダ及び時間軸補正
器１０００１つによって受信されないなら、周波数非ロ
ツク信号は基準クロック発生回路９３に延長している出
力ライン５５０に発生する。再生チャンネルの１０デコ
ーダ及び時間軸補正器からの全てのライン５５０は、１
つ又はそれ以上の周波数非ロツク信号が再生チャンネル
において発生される場合、信号システムインターフェー
ス１１９（第８図の３２Ａ及び３２Ｂ）を介してコンピ
ュータ制御システム９２に周波数非ロツク命令を結合す
る基準クロック発生回路９Ｂにおいてオアをとられる。
コンピュータ制御システム９２は信号システムインター
フェースを介して、要求ステーションへのデータ送出を
阻止するブランキング挿入及びビット消失回路（第５１
Ａ及び５１Ｂ図）にビデオ消去命令を与えることによっ
て周波数非ロツク命令に応答する。そのチャンネルデコ
ーダ５２５において、周波数非ロツク信号は６ＳＣの１
６サイクルの間データピラトラ与えるためチャンネルデ
コーダの失敗を検出することによって発生される。周波
数非ロツク信号は、チャンネルデコーダ５２５が５ＳＣ
の４サイクル従って６ＳＣの８サイクルの間隔でデータ
ビットを検出するのに失敗する毎に、ライン５４８に発
生されるクロックパルスを受信するように結合されたク
ロック入力を有する２分割回路５４６によって発生され
る。もし第２クロツクパルスが、２分割回路５４６がナ
ントゲート５４９によってリセット嘔れる前に、ライン
５４Ｂ上に現れるなら、２分割回路５４６はライン５５
０上に周波数非ロツク信号を発生する。ナントゲート５
４９は、発振器５３７によって与えられる６８Ｃクロツ
クの低レベルと、遷移関連パルスがチャンネル・デコー
ダの入力５２６に受信てれる時に生じるライン５３０ｂ
上の低レベルとの間に一致がとれる毎に、２分割回路を
リセットする。
フェースを介して、要求ステーションへのデータ送出を
阻止するブランキング挿入及びビット消失回路（第５１
Ａ及び５１Ｂ図）にビデオ消去命令を与えることによっ
て周波数非ロツク命令に応答する。そのチャンネルデコ
ーダ５２５において、周波数非ロツク信号は６ＳＣの１
６サイクルの間データピラトラ与えるためチャンネルデ
コーダの失敗を検出することによって発生される。周波
数非ロツク信号は、チャンネルデコーダ５２５が５ＳＣ
の４サイクル従って６ＳＣの８サイクルの間隔でデータ
ビットを検出するのに失敗する毎に、ライン５４８に発
生されるクロックパルスを受信するように結合されたク
ロック入力を有する２分割回路５４６によって発生され
る。もし第２クロツクパルスが、２分割回路５４６がナ
ントゲート５４９によってリセット嘔れる前に、ライン
５４Ｂ上に現れるなら、２分割回路５４６はライン５５
０上に周波数非ロツク信号を発生する。ナントゲート５
４９は、発振器５３７によって与えられる６８Ｃクロツ
クの低レベルと、遷移関連パルスがチャンネル・デコー
ダの入力５２６に受信てれる時に生じるライン５３０ｂ
上の低レベルとの間に一致がとれる毎に、２分割回路を
リセットする。
２分割７リツプフロツグ５３１はチャンネル符号化デー
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換した後、そのデータは復調回路５２５ａの
入力においてライン５３１ａによって１対のラッチ５５
１及び５５２（第４６Ｂ図〕に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ（１）は
第５５図Ｃの選択スイッチ４８０をＰＯＳ、 １の位置
にした時エンコーダ９６によって符号化されたデータを
示し、第４６図Ｅ（２）＃′ｉ選択スイッチ４８０をＰ
ＯＳ、２の位置にした際に得られる符号化データを示す
。そのラッチは発振器５３７によって発生される６８Ｃ
クロツクから夫々取出されるφ１及びφ２の３ＳＣクロ
ツクによってクロックされる。
タを遷移関連パルス形式からチャンネル符号化ＮＲＺ−
Ｌ形式に変換した後、そのデータは復調回路５２５ａの
入力においてライン５３１ａによって１対のラッチ５５
１及び５５２（第４６Ｂ図〕に結合される。その復調回
路は上述の符号規則の双方によりチャンネル符号化され
るデータを復調することができる。第４６図Ｅ（１）は
第５５図Ｃの選択スイッチ４８０をＰＯＳ、 １の位置
にした時エンコーダ９６によって符号化されたデータを
示し、第４６図Ｅ（２）＃′ｉ選択スイッチ４８０をＰ
ＯＳ、２の位置にした際に得られる符号化データを示す
。そのラッチは発振器５３７によって発生される６８Ｃ
クロツクから夫々取出されるφ１及びφ２の３ＳＣクロ
ツクによってクロックされる。
ライン５３４上の６８Ｃクロツクは各ナントゲート５５
３ａ及び５５３ｂの一人力に結合される。その各ナント
ゲートの他人力は２イン５５４上の６ＳＣクロツクから
２分割フリップ７０ツブ５３４ａによって発生される相
補的３ＳＣ方形波を受信する。ナントゲートは、ラッチ
５５２及び５５１をクロックするために正のφ１（第４
６Ｅ図−（４））クロックパルス及び正のφ２（第４６
Ｅ図−（３））を出すために入力が低レベルである時、
可能化される。φ１及びφ２クロックパルスは３ＳＣの
半サイクルだけ期間内に変位せしめられる。従ってライ
ン５５１ａ上のチャンネル符号化ＮＲＺ−Ｌデータのレ
ベルがラッチ５５１によってラッチされる時間はそのレ
ベルがラッテ５５２によってラッチされる時間から３８
Ｃの半サイクル変位せしめられる。両ラッチは排他的オ
アゲート５５４ａの２つの入力に接続されている。
３ａ及び５５３ｂの一人力に結合される。その各ナント
ゲートの他人力は２イン５５４上の６ＳＣクロツクから
２分割フリップ７０ツブ５３４ａによって発生される相
補的３ＳＣ方形波を受信する。ナントゲートは、ラッチ
５５２及び５５１をクロックするために正のφ１（第４
６Ｅ図−（４））クロックパルス及び正のφ２（第４６
Ｅ図−（３））を出すために入力が低レベルである時、
可能化される。φ１及びφ２クロックパルスは３ＳＣの
半サイクルだけ期間内に変位せしめられる。従ってライ
ン５５１ａ上のチャンネル符号化ＮＲＺ−Ｌデータのレ
ベルがラッチ５５１によってラッチされる時間はそのレ
ベルがラッテ５５２によってラッチされる時間から３８
Ｃの半サイクル変位せしめられる。両ラッチは排他的オ
アゲート５５４ａの２つの入力に接続されている。
排他的オアゲートは、変位嘔れたφ１及びφ２クロンク
（第４６Ｅ図−（７））によってクロックされる時間の
間において、ラッチ５５１及び５５２の入力におけるチ
ャンネル符号化ＮＲＺ−Ｌデータのレベルでの状態変化
の発生を検出するように動作する。
（第４６Ｅ図−（７））によってクロックされる時間の
間において、ラッチ５５１及び５５２の入力におけるチ
ャンネル符号化ＮＲＺ−Ｌデータのレベルでの状態変化
の発生を検出するように動作する。
ラッチの入力における状態変化が論理１ビツトを表わし
ているか否かを決めるため、排他的オアゲ） ５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ているか否かを決めるため、排他的オアゲ） ５５４ａ
の出力はナントゲート５５５の一力に接続されている。
ナントゲートの値入力はインバータ５５５ａによってナ
ントゲート５５３ａから結合されている反転φ１．３
Ｓ Ｃパルスを受信する。もしラッテの入力における状
態変化が論理１ビツトを表わすなら、排他的オアデー）
５５ａ３の出力は反転されたφｔ５８ｃクロックパル
スの発生時に低レベルにある。ナントゲート５５５は可
能化され、その出力を高レベルとする。ナントゲート５
５５の出力における被検出論理１ビツトパルスの安全な
ラッチングを確保するため、遅延回路５５６は、ナント
ゲートの出力がφｉ、３８ｃクロックパルス（第４６Ｅ
図−（８））よυ長い間隔で高レベルに保持されるよう
に反転されたφ１クロックを受信するナンドゲ−） ５
５５の入力に接紗嘔れる。これにより次のラッチ５５７
はφ１．３ Ｓ Ｃクロックの正の後縁でクロックせし
められて、ナントゲート５５５によって与えられる遅延
された高レベル（第４６Ｅ図−（９））をラッチする。
ントゲート５５３ａから結合されている反転φ１．３
Ｓ Ｃパルスを受信する。もしラッテの入力における状
態変化が論理１ビツトを表わすなら、排他的オアデー）
５５ａ３の出力は反転されたφｔ５８ｃクロックパル
スの発生時に低レベルにある。ナントゲート５５５は可
能化され、その出力を高レベルとする。ナントゲート５
５５の出力における被検出論理１ビツトパルスの安全な
ラッチングを確保するため、遅延回路５５６は、ナント
ゲートの出力がφｉ、３８ｃクロックパルス（第４６Ｅ
図−（８））よυ長い間隔で高レベルに保持されるよう
に反転されたφ１クロックを受信するナンドゲ−） ５
５５の入力に接紗嘔れる。これにより次のラッチ５５７
はφ１．３ Ｓ Ｃクロックの正の後縁でクロックせし
められて、ナントゲート５５５によって与えられる遅延
された高レベル（第４６Ｅ図−（９））をラッチする。
もし入力データがミラー符号化規則によりチャンネル符
号化されるなら、ラッチ５５７の出力はチャンネル復調
化ＮＲＺ−Ｌデータである。
号化されるなら、ラッチ５５７の出力はチャンネル復調
化ＮＲＺ−Ｌデータである。
これは第４６Ｈ図に示すタイミング図で点線によυあら
れされている。しかし第４６Ａ図及び第４６Ｂ図によっ
て示すデコーダにおいては、前記米国特許の符号化規則
により符号化されるデーメチヤンネルの復調を可能なら
しめるために附加的ラッチ５３８が必要とされる。しか
しミラーチャンネルコードに対して、附加的ラッチ５５
Ｂは′５８Ｃの１サイクルだけ復ｎデータの出力を遅延
させるだけである。
れされている。しかし第４６Ａ図及び第４６Ｂ図によっ
て示すデコーダにおいては、前記米国特許の符号化規則
により符号化されるデーメチヤンネルの復調を可能なら
しめるために附加的ラッチ５３８が必要とされる。しか
しミラーチャンネルコードに対して、附加的ラッチ５５
Ｂは′５８Ｃの１サイクルだけ復ｎデータの出力を遅延
させるだけである。
データがミラー２乗符号化規則により符号化される時、
特定の論理１ビツトの関連の遷移が抑制される。もし論
理１ビツト関連遷移が抑制されたら、３８Ｃの１−１／
２サイクルより大きい間隔がデータ遷移が不存在となる
。このことはナントゲート５５３ｂによって与えられる
φ０クロックパルスを受信するように結合されたクロッ
ク入力及び縁検出用排他的オアゲート５５４ａの出力へ
のリセット入力を有するモジュロ−４カウンタ５５９に
よって検出される。排他的オアデー） ５５４ａは遷移
がチャンネル符号化データ（第４６Ｅ図−Ｍ）において
生じる毎にカウンタ５５９をフリアするためリセツ）
パルスを発生する。モジュロ４カウンタ５５９の出力は
値入力においてφ０クロックパルスを受信するアンドゲ
ート５６０の一人力に接続されている。両人力は５８０
の２−１７２サイクルの間（第４６Ｅ図−αυ、（１ｚ
及び（１３）のデータ遷移の不存在に対応する、モジュ
ロ−４カウンタがリセットなしでφｔ ｓ Ｓ Ｃクロ
ックパルスを４つカウントした後、５８Ｃの１／２サイ
クルで低レベルである。通常、このことは論理１ビツト
がチャンネル符号化データにおいて抑制されたビットを
有することを意味する。誤差がデータ列に導入されてい
ないことを確実にするため、次のナントゲート５６１は
、アンドゲート５６０が被抑制論理１ビツトをあらゎす
低状態信号を発生する時にラッチ５５８の出力を検査す
る。もしラッチ５５８の被検査出力が低レベルであれば
、論理１ビツトが抑制されたこと及びラッチ５５７の出
力とワイヤード・オアがとらｔするライン５６２上にナ
ントゲート５６１によりパルスを出力する（第４６Ｂ図
−α勾）。第４６Ｅ図のライン圓は、あたかもランチ５
５７の出力とワイヤード・オアがとられていないかの如
くナントゲート５６１の状態をあられしている。ナント
ゲート５６１によって与えられる第２パルス５６３（第
４ｓＥ図−α４１）はφｔ３８ｃクロックによってラン
チ５６８にきれる時に生じる。
特定の論理１ビツトの関連の遷移が抑制される。もし論
理１ビツト関連遷移が抑制されたら、３８Ｃの１−１／
２サイクルより大きい間隔がデータ遷移が不存在となる
。このことはナントゲート５５３ｂによって与えられる
φ０クロックパルスを受信するように結合されたクロッ
ク入力及び縁検出用排他的オアゲート５５４ａの出力へ
のリセット入力を有するモジュロ−４カウンタ５５９に
よって検出される。排他的オアデー） ５５４ａは遷移
がチャンネル符号化データ（第４６Ｅ図−Ｍ）において
生じる毎にカウンタ５５９をフリアするためリセツ）
パルスを発生する。モジュロ４カウンタ５５９の出力は
値入力においてφ０クロックパルスを受信するアンドゲ
ート５６０の一人力に接続されている。両人力は５８０
の２−１７２サイクルの間（第４６Ｅ図−αυ、（１ｚ
及び（１３）のデータ遷移の不存在に対応する、モジュ
ロ−４カウンタがリセットなしでφｔ ｓ Ｓ Ｃクロ
ックパルスを４つカウントした後、５８Ｃの１／２サイ
クルで低レベルである。通常、このことは論理１ビツト
がチャンネル符号化データにおいて抑制されたビットを
有することを意味する。誤差がデータ列に導入されてい
ないことを確実にするため、次のナントゲート５６１は
、アンドゲート５６０が被抑制論理１ビツトをあらゎす
低状態信号を発生する時にラッチ５５８の出力を検査す
る。もしラッチ５５８の被検査出力が低レベルであれば
、論理１ビツトが抑制されたこと及びラッチ５５７の出
力とワイヤード・オアがとらｔするライン５６２上にナ
ントゲート５６１によりパルスを出力する（第４６Ｂ図
−α勾）。第４６Ｅ図のライン圓は、あたかもランチ５
５７の出力とワイヤード・オアがとられていないかの如
くナントゲート５６１の状態をあられしている。ナント
ゲート５６１によって与えられる第２パルス５６３（第
４ｓＥ図−α４１）はφｔ３８ｃクロックによってラン
チ５６８にきれる時に生じる。
このことはランチ５５８の出力が低レベルに戻ることを
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復Ｗ４Ｎｌ（、Ｚ−Ｌデータ（第４６
Ｅ図−ＢＳ ） Ｋ挿入する。データトラックビットラ
インにおいて、被復調データはライン５６６によってデ
ータ・トラック・インタフェース１２０（第８図）に接
続される。ライン５７４及び１Ｄ上にフリラグフロップ
５３４ａによって発生される被復調データクロック又は
第１シフトレジスタ及び同期語検出回路５７２からの同
期語はデータトラック・インターフェースに結合される
。
阻止し、これによって被抑制論理１ビツトを、ライン５
６６上に現れる被復Ｗ４Ｎｌ（、Ｚ−Ｌデータ（第４６
Ｅ図−ＢＳ ） Ｋ挿入する。データトラックビットラ
インにおいて、被復調データはライン５６６によってデ
ータ・トラック・インタフェース１２０（第８図）に接
続される。ライン５７４及び１Ｄ上にフリラグフロップ
５３４ａによって発生される被復調データクロック又は
第１シフトレジスタ及び同期語検出回路５７２からの同
期語はデータトラック・インターフェースに結合される
。
もしフリップフロラ７５３４ ａによって与えられる５
ＳＣ復調クロツクの位相が不正確なら、ワンショット・
マルチバイブレーク５３４ｂはライン５３４上の６８Ｃ
クロツクと２イン５６４上のパルスとの一般によって可
能化される。このパルスは、ラインＩＤが回路５７２の
同期語検出器部分によって最初に検出される前に３ＳＣ
の６サイクルで発生され、もしその時、被復調データの
レベルが低ければ、従って不正確である。カウンタ５９
０（第１５Ａ及び４６０図）は３８Ｃ被復調データクロ
ツクを受信し、後述の如くライン５９１上にＶ２の速度
でカウントパルスの前端、指定された進みＥＯＣパルス
を発生する。通常間隔がカウントパルスの前端発生時に
生じる同期語間隔の周知のデータビットパターンのため
、被検出データレベルは、復調が正しく行なわれている
か否かを決めるため回路５７２のシフトレジスタ部分で
検出できる。ゲート回路５９２は、６ＳＣの１サイクル
の間７リツグフロツプ５３４ａのクロック入力において
非可能化信号を発生するためワンショット・マルチバイ
ブレータ５５４ｂを可能化する被検査復調データレベル
が低い時、ライン５６４にパルスを出す。このことは３
８０の１／２サイクルだけφ１及びφ２クロックの位相
でシフトを生じるので、チャンネル符号化ＮＲＺ−Ｌデ
ータの正しい復調のために正しい位相を確立する。
ＳＣ復調クロツクの位相が不正確なら、ワンショット・
マルチバイブレーク５３４ｂはライン５３４上の６８Ｃ
クロツクと２イン５６４上のパルスとの一般によって可
能化される。このパルスは、ラインＩＤが回路５７２の
同期語検出器部分によって最初に検出される前に３ＳＣ
の６サイクルで発生され、もしその時、被復調データの
レベルが低ければ、従って不正確である。カウンタ５９
０（第１５Ａ及び４６０図）は３８Ｃ被復調データクロ
ツクを受信し、後述の如くライン５９１上にＶ２の速度
でカウントパルスの前端、指定された進みＥＯＣパルス
を発生する。通常間隔がカウントパルスの前端発生時に
生じる同期語間隔の周知のデータビットパターンのため
、被検出データレベルは、復調が正しく行なわれている
か否かを決めるため回路５７２のシフトレジスタ部分で
検出できる。ゲート回路５９２は、６ＳＣの１サイクル
の間７リツグフロツプ５３４ａのクロック入力において
非可能化信号を発生するためワンショット・マルチバイ
ブレータ５５４ｂを可能化する被検査復調データレベル
が低い時、ライン５６４にパルスを出す。このことは３
８０の１／２サイクルだけφ１及びφ２クロックの位相
でシフトを生じるので、チャンネル符号化ＮＲＺ−Ｌデ
ータの正しい復調のために正しい位相を確立する。
再生動作時に、デコーダ回路５２５の出力ライン５６６
において発生されるチャンネル符号化ＮＲ，Ｚ−Ｌデー
タの各ビット列は前述したようにビット時間変位誤差の
形式での時間軸誤差を含む。更に８個の並列ビットのデ
ィジタル化ビディオ及びもし含まれているなら１個のパ
リティビットからなる９デ一タビツト列に、ビットライ
ンからビットラインへの、即ちスキュー時間変位誤差が
現れる。これら時間変位誤差をＮ凡Ｚ−Ｌデータから除
去するため、時間軸補正器５６５は各データビット列に
設けられており、Ｎｕ（、Ｚ−Ｌデータが通過する可変
遅延手段を電気的に調整することによってかかる誤差を
補正する。各時間軸補正器は全てのビデオデータ及びパ
リティビットライン中のデータビット速度が再生チャン
ネル９１に対する基準クロック発生器９８によって与え
られる基準３ＳＣに関して周波数及び位相がコヒーレン
トであるように受信データを処理する回路を含んでいる
。更に各時間軸補正器５６５は再生チャンネルの基準ク
ロック発生器９８によって与えられる共通の再限定され
たヲ基準に関してデータビットライン中のデータビット
を配列する。これらの組合せ機能の結果、９ビツトライ
ンにおけるデータビット間の相対時間変位誤差は除去さ
れ、ラインからラインへの、即ちスキュー誤差、即ち接
続された１ビツトライン内でビット時間誤差が除去され
る。しかしながら、先に述べたように、再限定されたＶ
２信号は、ＳＣの特定の位相と同期され、従って再生さ
れたビデオデータの処理に用いられる間は、リファレン
スＨ同期に関して無変化ではない。このため、￥２信号
をタイムペースコレクタ５６５で用いると、ビデオデー
タの画像フレームを交互に再生するためにタイムペース
修正器によって出力されるビデオデータ内の同期語を誤
って位置付けしてしまう。
において発生されるチャンネル符号化ＮＲ，Ｚ−Ｌデー
タの各ビット列は前述したようにビット時間変位誤差の
形式での時間軸誤差を含む。更に８個の並列ビットのデ
ィジタル化ビディオ及びもし含まれているなら１個のパ
リティビットからなる９デ一タビツト列に、ビットライ
ンからビットラインへの、即ちスキュー時間変位誤差が
現れる。これら時間変位誤差をＮ凡Ｚ−Ｌデータから除
去するため、時間軸補正器５６５は各データビット列に
設けられており、Ｎｕ（、Ｚ−Ｌデータが通過する可変
遅延手段を電気的に調整することによってかかる誤差を
補正する。各時間軸補正器は全てのビデオデータ及びパ
リティビットライン中のデータビット速度が再生チャン
ネル９１に対する基準クロック発生器９８によって与え
られる基準３ＳＣに関して周波数及び位相がコヒーレン
トであるように受信データを処理する回路を含んでいる
。更に各時間軸補正器５６５は再生チャンネルの基準ク
ロック発生器９８によって与えられる共通の再限定され
たヲ基準に関してデータビットライン中のデータビット
を配列する。これらの組合せ機能の結果、９ビツトライ
ンにおけるデータビット間の相対時間変位誤差は除去さ
れ、ラインからラインへの、即ちスキュー誤差、即ち接
続された１ビツトライン内でビット時間誤差が除去され
る。しかしながら、先に述べたように、再限定されたＶ
２信号は、ＳＣの特定の位相と同期され、従って再生さ
れたビデオデータの処理に用いられる間は、リファレン
スＨ同期に関して無変化ではない。このため、￥２信号
をタイムペースコレクタ５６５で用いると、ビデオデー
タの画像フレームを交互に再生するためにタイムペース
修正器によって出力されるビデオデータ内の同期語を誤
って位置付けしてしまう。
各データビットラインに含まれている時間軸補正器５６
５の動作は第１５Ａ図に水爆れるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明式れる。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、４（ＳＯ及び４６Ｄ図に示される。デコーダ
５２５からライン５６６を介して受信される各データビ
ットラインにおける被復調データは全てのデータビット
ラインに共通な周期に発生する時間基準を使用すること
によって他のデータビットラインと独立に時間軸補正さ
れ、データを符号化するために使用されるより高い速度
のクロックの周波数及び位相にもとづいて規定される。
５の動作は第１５Ａ図に水爆れるブロック図及び第１５
Ｂ及び０図のタイミング図に関して説明式れる。時間軸
補正器の動作を実行するために使用される特別の回路は
第４６Ｂ、４（ＳＯ及び４６Ｄ図に示される。デコーダ
５２５からライン５６６を介して受信される各データビ
ットラインにおける被復調データは全てのデータビット
ラインに共通な周期に発生する時間基準を使用すること
によって他のデータビットラインと独立に時間軸補正さ
れ、データを符号化するために使用されるより高い速度
のクロックの周波数及び位相にもとづいて規定される。
上述のようなビデオ記録、再生装置において上述したよ
うな水平ブランキング間隔における各データビット列に
同期的に挿入はれる同期的に発生する同期語から取り出
された水平ライン関連の１３６５倍）の周波数及び位相
で規定され、周期的に生じるタイミング基準のために利
用可能である。
うな水平ブランキング間隔における各データビット列に
同期的に挿入はれる同期的に発生する同期語から取り出
された水平ライン関連の１３６５倍）の周波数及び位相
で規定され、周期的に生じるタイミング基準のために利
用可能である。
被再生チャンネル復調データの時間軸補正を行なうため
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準３８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９８（第９図Ａ）によって発生される共通安定基準５
ＳＣクロツクによってクロック爆れ、これによシデータ
を安定クロック信号にあわせる。図示の実施例において
多重ボートシフトレジスメ５６８はチャンネルデコーダ
５２５によってライン５７４上に与えられる被復調５Ｓ
Ｃデータクロツクされる書込みアドレス５６９によシ決
まるアドレスに書込まれてたデータを有することによっ
て再時間調整を行なう。そのデータはライン５７１上に
与えられる基準３８Ｃクロツクによってクロックされる
読出しアドレス５７０制御によりレジスタ５６８から読
み出される。９データビツトラインにおける位相器読出
しアドレス発生器５７０は同じ基準５ＳＣクロツクによ
ってクロックされるので、全てのデータビットラインの
データはＮＴＳＣテレビジョン信号標準に対してＶｉ１
０７ ＭＨｚ″″ｒ６る所望の安定な３８０基準クロツ
クに対して再時間調整される。
、各データビットラインにおけるデータは位相器（フェ
ーサｐｈａｓｅｒ ） ５６７を介して送ることによっ
て共通基準３８Ｃクロツクに、再時間調整される。全デ
ータビット線内の全位相器はリファレンスクロック発生
器９８（第９図Ａ）によって発生される共通安定基準５
ＳＣクロツクによってクロック爆れ、これによシデータ
を安定クロック信号にあわせる。図示の実施例において
多重ボートシフトレジスメ５６８はチャンネルデコーダ
５２５によってライン５７４上に与えられる被復調５Ｓ
Ｃデータクロツクされる書込みアドレス５６９によシ決
まるアドレスに書込まれてたデータを有することによっ
て再時間調整を行なう。そのデータはライン５７１上に
与えられる基準３８Ｃクロツクによってクロックされる
読出しアドレス５７０制御によりレジスタ５６８から読
み出される。９データビツトラインにおける位相器読出
しアドレス発生器５７０は同じ基準５ＳＣクロツクによ
ってクロックされるので、全てのデータビットラインの
データはＮＴＳＣテレビジョン信号標準に対してＶｉ１
０７ ＭＨｚ″″ｒ６る所望の安定な３８０基準クロツ
クに対して再時間調整される。
続出し書込みアドレス発生器５６９及び５７０ｆ′ｉ同
期語が受信復調データにおいて検出される毎に４アドレ
スだけ読出しアドレスに先立つスタート書込みアドレス
を以って夫々のスタートアドレスに修正されるデータに
含まれる同期語によってプリセット及びリセットされる
。第１のレジスタ及び圏期語検出回路５７２によって、
同期語が受信された復号データ内に検出される毎にリセ
ット信号が発生され、リードアドレス発生器をリセット
するために供給される。ライン５６６上の被復調データ
は回路５７２に含１れている７ビツトシフトレジスタに
入り回′Ｍ！５７２の同期層検出部分を形成する論理回
路によって７ピツトワードパターンの発生が検査される
。シフトレジスタを通った後、そのデータはクロックさ
れて、多重ボートシフトレジスタ５６８に入る。レジス
タ５６８は８ビツトの容量を有しており、そのアドレス
でのデータの書込みに続く４つの３ＳＣサイクルだけ最
初にアドレスを続出子ように作動する。書込みアドレス
発生器は３ＳＣデータクロツクによってクロックされ、
読出しアドレス発生器は基準３ＳＣクロツクによってク
ロックされるので、受信データにおけるデータビット変
位誤差はアドレスが読み出される時間に対してａｄアド
レスがそこに書込まれたデータを有する時間を変える。
期語が受信復調データにおいて検出される毎に４アドレ
スだけ読出しアドレスに先立つスタート書込みアドレス
を以って夫々のスタートアドレスに修正されるデータに
含まれる同期語によってプリセット及びリセットされる
。第１のレジスタ及び圏期語検出回路５７２によって、
同期語が受信された復号データ内に検出される毎にリセ
ット信号が発生され、リードアドレス発生器をリセット
するために供給される。ライン５６６上の被復調データ
は回路５７２に含１れている７ビツトシフトレジスタに
入り回′Ｍ！５７２の同期層検出部分を形成する論理回
路によって７ピツトワードパターンの発生が検査される
。シフトレジスタを通った後、そのデータはクロックさ
れて、多重ボートシフトレジスタ５６８に入る。レジス
タ５６８は８ビツトの容量を有しており、そのアドレス
でのデータの書込みに続く４つの３ＳＣサイクルだけ最
初にアドレスを続出子ように作動する。書込みアドレス
発生器は３ＳＣデータクロツクによってクロックされ、
読出しアドレス発生器は基準３ＳＣクロツクによってク
ロックされるので、受信データにおけるデータビット変
位誤差はアドレスが読み出される時間に対してａｄアド
レスがそこに書込まれたデータを有する時間を変える。
ａｎアドレスにおける書込みデータとそのアドレスから
の読出しデータ間にこの時間変化は安定な３８Ｃ基準に
対して再時間調整されている受信データを生じる。更に
位相器５６７はたとえ同期語が第１同期語検出器５７２
にそって検出されなくても、レジスタ５６８の記憶容ｆ
ｔを越えている先行していない大きな時間変位誤差が生
じていない限り、安定な３８Ｇ基準に対して受信データ
を適切に再時間調整する。たとえ大きな時間ずれエラー
が起きても、位相器５６７から出力されるビデオデータ
は、正しくない位相位置にあるとしても、適切な基準３
８Ｃの比率にある。
の読出しデータ間にこの時間変化は安定な３８Ｃ基準に
対して再時間調整されている受信データを生じる。更に
位相器５６７はたとえ同期語が第１同期語検出器５７２
にそって検出されなくても、レジスタ５６８の記憶容ｆ
ｔを越えている先行していない大きな時間変位誤差が生
じていない限り、安定な３８Ｇ基準に対して受信データ
を適切に再時間調整する。たとえ大きな時間ずれエラー
が起きても、位相器５６７から出力されるビデオデータ
は、正しくない位相位置にあるとしても、適切な基準３
８Ｃの比率にある。
同期語検出器５７２は同期語が復号された信号内に検出
される毎に第１の入力をゲート回路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、線５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化ケれる。この
発生器はライン５７４上の３８Ｃデータクロツクによっ
てクロックされる１３６４分の１分割カウンタ５９０に
より可能化される。発生器６００は第１同期語検出回路
５７２（第１ｓＢ図−αｅ）での予定される同期語発生
に先立つカウンタ５９０の３カウントによって出される
進められライン５９１上にあるＥＯＣパルス（第１５Ｂ
図−（２））によって開始爆れる同期語検出可能化パル
スをライン６０１（第１５Ｂ図−（３）〕に発生する。
される毎に第１の入力をゲート回路５９２（第４６図Ｃ
）に供給する。７ビツトシフトレジスタはライン５７４
上の復号信号のクロックで動作し、線５６６を介して受
は取った復号データを取り込み、ロジック回路を試験す
る。同期語検出器５７２は、同期語可能化パルス発生器
６００によって同期語検出のために可能化ケれる。この
発生器はライン５７４上の３８Ｃデータクロツクによっ
てクロックされる１３６４分の１分割カウンタ５９０に
より可能化される。発生器６００は第１同期語検出回路
５７２（第１ｓＢ図−αｅ）での予定される同期語発生
に先立つカウンタ５９０の３カウントによって出される
進められライン５９１上にあるＥＯＣパルス（第１５Ｂ
図−（２））によって開始爆れる同期語検出可能化パル
スをライン６０１（第１５Ｂ図−（３）〕に発生する。
この進みＥＯＣハルパルライン５９１を介してゲート回
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
レベル及び、復号されたデータクロックの位相を決定す
る。第２同期語検出器５７５による同期語の検出時に、
リセット信号はライン６０８を介して発生器６００に供
給される。このリセット信号は、カウンタ５９０が１５
カウントに達する前に、ライン６０１上の可能化パルス
を終端する。カウンタ５９０上のカウンタ部分１５は、
もし同期語が検出器５７５によって検出されないと可能
化パルスを終端する。シフトレジスタ６０４は進んだＥ
ＯＣリセットパルス（第１５図Ｃ（２）及び（５１，Ｋ
Ｍいて第３の６８Ｃクロツクパルスが起こった際に線
６１０を介して自動ＥＯＣリセットパルスをカウンタ５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５は３ＳＣの±１サイクルの屑だけ連続的な同期
語発生の時間変化に、同期訪可能化パルスを追従させる
。
路５９２に入力され、このパルスに応じてゲート回路５
９２はシフトレジスタの出力を試験し、データロジック
レベル及び、復号されたデータクロックの位相を決定す
る。第２同期語検出器５７５による同期語の検出時に、
リセット信号はライン６０８を介して発生器６００に供
給される。このリセット信号は、カウンタ５９０が１５
カウントに達する前に、ライン６０１上の可能化パルス
を終端する。カウンタ５９０上のカウンタ部分１５は、
もし同期語が検出器５７５によって検出されないと可能
化パルスを終端する。シフトレジスタ６０４は進んだＥ
ＯＣリセットパルス（第１５図Ｃ（２）及び（５１，Ｋ
Ｍいて第３の６８Ｃクロツクパルスが起こった際に線
６１０を介して自動ＥＯＣリセットパルスをカウンタ５
９０に供給する。シフトレジスタ６０４及びパルス発生
器６０５は３ＳＣの±１サイクルの屑だけ連続的な同期
語発生の時間変化に、同期訪可能化パルスを追従させる
。
パルス発生器６０５は同時にシフトレジスタ６０４０５
つの出力を試験し、ゲート波形（第１５図ＢＩ４１）を
発生する。このゲート波形は、シフトレジスタ６０４に
よって発生された自動ＢＯＣ＋）セットパルスの発生後
１クロックタイム以内に巨１期語イネーフルパルスが発
生した時該パルスにカウンタのすセットをさせないよう
にする。同期語から取り出されたリセット可能化パルス
が自動ＥＯＣＩ７セツトハルスの前に１カウントに達す
ると、カウンタ５９０はリセットでれない（第１５Ｂ図
−（４）及び（８））。もしリセット可能化パルスがＥ
ＯＣ！Ｊセットパルスの発生後に１カウントを与えられ
ると、カウント５９０は再びリセットされない（パルス
発生器６０５によって供給され九ゲート波形の第２の正
パルスとの一致）。もし同期語が同期語可能化パルスの
間隔の量検出されないと、カウンタ５９０は連続的にシ
フトレジスタ６０４とライン６１０（第１５図Ｂ（５Ｊ
） ｅ介して自らをリセットする。これによって、発
生器６００はメモリとして、同期語がシフトレジスタ６
０４及びライン６１０により検出されるまで、同期語可
能化パルスを発生する時点についての情報を保持する。
つの出力を試験し、ゲート波形（第１５図ＢＩ４１）を
発生する。このゲート波形は、シフトレジスタ６０４に
よって発生された自動ＢＯＣ＋）セットパルスの発生後
１クロックタイム以内に巨１期語イネーフルパルスが発
生した時該パルスにカウンタのすセットをさせないよう
にする。同期語から取り出されたリセット可能化パルス
が自動ＥＯＣＩ７セツトハルスの前に１カウントに達す
ると、カウンタ５９０はリセットでれない（第１５Ｂ図
−（４）及び（８））。もしリセット可能化パルスがＥ
ＯＣ！Ｊセットパルスの発生後に１カウントを与えられ
ると、カウント５９０は再びリセットされない（パルス
発生器６０５によって供給され九ゲート波形の第２の正
パルスとの一致）。もし同期語が同期語可能化パルスの
間隔の量検出されないと、カウンタ５９０は連続的にシ
フトレジスタ６０４とライン６１０（第１５図Ｂ（５Ｊ
） ｅ介して自らをリセットする。これによって、発
生器６００はメモリとして、同期語がシフトレジスタ６
０４及びライン６１０により検出されるまで、同期語可
能化パルスを発生する時点についての情報を保持する。
検出された同期語が発生器６０５、ナントゲート６１２
によって与えられる正ゲート波形（第１５Ｂ図−（４）
）と一致しない限り、カウンタ５９０をリセットするた
め同期語をライン６１５上にくるように可能化される。
によって与えられる正ゲート波形（第１５Ｂ図−（４）
）と一致しない限り、カウンタ５９０をリセットするた
め同期語をライン６１５上にくるように可能化される。
ライン６０６上の垂直プランヤング（ぼ号（第１５Ｂ図
−（１））は発生器６００に対するゲート６１１の結合
クロックを不能化することによって同期語可能化パルス
発生器６００を１０ケの水平ラインの間隔の間可能化状
態におき、更にカウンタ５９０のカウント１５位置の結
合クロックを防止するように結合される。このことによ
り復号／時間軸補正回路を同期検出器５７２及び５７５
中にロックして同期語時間に可能化せしめ、適当な動作
のために同期語５６８及び誤差ゲート５８２をセットす
る。
−（１））は発生器６００に対するゲート６１１の結合
クロックを不能化することによって同期語可能化パルス
発生器６００を１０ケの水平ラインの間隔の間可能化状
態におき、更にカウンタ５９０のカウント１５位置の結
合クロックを防止するように結合される。このことによ
り復号／時間軸補正回路を同期検出器５７２及び５７５
中にロックして同期語時間に可能化せしめ、適当な動作
のために同期語５６８及び誤差ゲート５８２をセットす
る。
そのデータは５ＳＣ基阜クロツクを以って多重ボートシ
フトレジスタ５６８から′Ｍ２同期語検出回路５７５（
第４＋ＳＢ図）のシフトレジスタ部分に読み出される。
フトレジスタ５６８から′Ｍ２同期語検出回路５７５（
第４＋ＳＢ図）のシフトレジスタ部分に読み出される。
そのシフ、トレジスタ部分は直−並列変換器５７７のデ
ータ入力に結合てれた３つの出力ラインを有する。基準
クロック発生器９８によってライン５７８上に発生器れ
た多重クロックはＳＣ７度で、３データビツトセルのブ
ロック中のデータを、回路５７５のシフトレジスタ部分
から変換器５７７に、ＳＣの１サイクルの間隔の間、ラ
ッチする。シリアル−パラレル変換器の内容はＳＣの各
サイクル毎に次の１（、ＡＭ ５７９に送られる変換器
５７７の６出カライン５８０は几ＡＭ ５７９の入力に
延長している。最終時間軸補正はＲＡＭ ５７９におい
て行なわれ、その書込みアドレス発生器６１４は、ＲＡ
Ｍの入力におけるデータ速度が５Ｃ−ｃあるが、復調デ
ータが３８Ｃにおいてであるので、基準ＳＣでクロック
される。
ータ入力に結合てれた３つの出力ラインを有する。基準
クロック発生器９８によってライン５７８上に発生器れ
た多重クロックはＳＣ７度で、３データビツトセルのブ
ロック中のデータを、回路５７５のシフトレジスタ部分
から変換器５７７に、ＳＣの１サイクルの間隔の間、ラ
ッチする。シリアル−パラレル変換器の内容はＳＣの各
サイクル毎に次の１（、ＡＭ ５７９に送られる変換器
５７７の６出カライン５８０は几ＡＭ ５７９の入力に
延長している。最終時間軸補正はＲＡＭ ５７９におい
て行なわれ、その書込みアドレス発生器６１４は、ＲＡ
Ｍの入力におけるデータ速度が５Ｃ−ｃあるが、復調デ
ータが３８Ｃにおいてであるので、基準ＳＣでクロック
される。
また読出しアドレス発生器６２３、ラッチ減算回路６２
４はＲＡＭアドレスの読出しを行なうため基準ＳＣでク
ロックされる。第４４Ａ−１）図の基準クロック発生器
９Ｂからの読出し／書込みモード信号及び書込み可能化
信号は、読出しサイクルが副搬送波サイクルの一部及び
書込みサイクルの間、異なるサイクル同期層の一部で生
じるようにＲＡＭアドレスの読出し及び書込みを制御す
る（第１２Ｂ図参照）。
４はＲＡＭアドレスの読出しを行なうため基準ＳＣでク
ロックされる。第４４Ａ−１）図の基準クロック発生器
９Ｂからの読出し／書込みモード信号及び書込み可能化
信号は、読出しサイクルが副搬送波サイクルの一部及び
書込みサイクルの間、異なるサイクル同期層の一部で生
じるようにＲＡＭアドレスの読出し及び書込みを制御す
る（第１２Ｂ図参照）。
修正が必要な時間ずれ誤差は誤差ゲート５８２で決定さ
れる。第２同期藺検出器５７５によって同期ｎ（１が検
出されると、ライン６０８上の信号が誤差ゲートを開き
、線５７１上の基準５８Ｃクロツクパルスを６−カウン
タ５８３により、分周器に送る。カウンタ５８３０１つ
の出力はリードエラーアドレス発生器６２３に達し、該
発生器にＳＣレートクロックパルスを供給する。基準Ｈ
／２がライン５８１に受信づれると誤差ゲート５８２が
閉じられ、カウンタ５８３への基準３８Ｃクロツクパル
スの供給を終了する。従って、ＳＣレートクロツタパル
スはもはやり一ドエラーアドレス発生器６２３には供給
されず、この時点で供給された数がビデオ信号の同期語
とＳＣの全サイクル数におけるリファレンスＶ２との時
間ずれを表わす。また、読出し誤差アドレス発生器にお
ける誤差カウントのラッチングを行なう遅延及びパルス
生成器６２１によって１パルス発生される。遅れパルス
はリードエラーアドレス発生器６２３に供給され、ラッ
チする。、絣いて１リセツトパルスがラッチパルスから
発生されて、１／３分割の２進カウンタ５８３をリセッ
トし、誤差アドレス発生器６２３を読出す。そのカウン
タは基準旦と、３分割された５ＳＣのサイクルにおいて
測定された第２同期語検出器５７５により検出される同
期語間のタイミング差に応じて続出しアドレスをセット
する。
れる。第２同期藺検出器５７５によって同期ｎ（１が検
出されると、ライン６０８上の信号が誤差ゲートを開き
、線５７１上の基準５８Ｃクロツクパルスを６−カウン
タ５８３により、分周器に送る。カウンタ５８３０１つ
の出力はリードエラーアドレス発生器６２３に達し、該
発生器にＳＣレートクロックパルスを供給する。基準Ｈ
／２がライン５８１に受信づれると誤差ゲート５８２が
閉じられ、カウンタ５８３への基準３８Ｃクロツクパル
スの供給を終了する。従って、ＳＣレートクロツタパル
スはもはやり一ドエラーアドレス発生器６２３には供給
されず、この時点で供給された数がビデオ信号の同期語
とＳＣの全サイクル数におけるリファレンスＶ２との時
間ずれを表わす。また、読出し誤差アドレス発生器にお
ける誤差カウントのラッチングを行なう遅延及びパルス
生成器６２１によって１パルス発生される。遅れパルス
はリードエラーアドレス発生器６２３に供給され、ラッ
チする。、絣いて１リセツトパルスがラッチパルスから
発生されて、１／３分割の２進カウンタ５８３をリセッ
トし、誤差アドレス発生器６２３を読出す。そのカウン
タは基準旦と、３分割された５ＳＣのサイクルにおいて
測定された第２同期語検出器５７５により検出される同
期語間のタイミング差に応じて続出しアドレスをセット
する。
計測された時間差値はラッチと減算器に供給され、減算
される。誤差をあられすクロツタは３分割されるので、
ＲＡＭ５７９は副搬送波サイクルの整数の誤差を調整す
る。３ビツト・シフトレジスタ６１７、誤差ラッテ６１
８及びゲート６１９ｔ；ｔデータが凡ＡＭ５７９を通っ
た後、残余の誤差の３ＳＣの１サイクルの分数部分の補
正を行なう。ＲＡＭの出力における並列−直列変換器６
２０は基準クロック発生器９８から非多重化クロックを
受信し、シフトレジスタ６１７の入力においてデータ速
度を５８Ｃに戻すように変換する。第１５Ｃ図は位相器
５６７によって行なわれる代表的な補正及びこれに続（
Ｉ−ＬＡＭ５７９及びシフトレジスタ６１７による時間
軸補正を示す。
される。誤差をあられすクロツタは３分割されるので、
ＲＡＭ５７９は副搬送波サイクルの整数の誤差を調整す
る。３ビツト・シフトレジスタ６１７、誤差ラッテ６１
８及びゲート６１９ｔ；ｔデータが凡ＡＭ５７９を通っ
た後、残余の誤差の３ＳＣの１サイクルの分数部分の補
正を行なう。ＲＡＭの出力における並列−直列変換器６
２０は基準クロック発生器９８から非多重化クロックを
受信し、シフトレジスタ６１７の入力においてデータ速
度を５８Ｃに戻すように変換する。第１５Ｃ図は位相器
５６７によって行なわれる代表的な補正及びこれに続（
Ｉ−ＬＡＭ５７９及びシフトレジスタ６１７による時間
軸補正を示す。
タイムベース修正器５６５の修正された出力は端子６２
２に現われる。しかしながら、サブキャリアの特定の位
相に関して再定義された基準Ｖ２信号が、エラーゲート
５８２の動作の際時間ずれの測定に用いられると、タイ
ムベース修正器５６５によって発生されたビデオ信号に
、４６ナノ秒、１５Ｈｚのジッタが起きてしまう。
２に現われる。しかしながら、サブキャリアの特定の位
相に関して再定義された基準Ｖ２信号が、エラーゲート
５８２の動作の際時間ずれの測定に用いられると、タイ
ムベース修正器５６５によって発生されたビデオ信号に
、４６ナノ秒、１５Ｈｚのジッタが起きてしまう。
タイムベース修正器５６５の９ビツトパラレル出力はデ
ータ転送回路１２９に接続される。
ータ転送回路１２９に接続される。
データ転送回路
再生時に、データが復調され、データデコーダ及び時間
軸補正回路１００によって時間軸が補正された後、ビデ
オデータの８ビツトラインと、もしパリティ保護が含ま
れているなら、付加された単一パリティピットラインは
、第９Ａ図のブロック図に示すデータ転送回路１２９に
加えられ、そのデータ転送回路の出方は正常再生モード
が使用されている場合には色度処理回路１０１に、又は
データが転送モードにおいイ本装置を使用する他のディ
スク駆動メモリに転送されている場合には符号化スイッ
チ１２６に印加される。
軸補正回路１００によって時間軸が補正された後、ビデ
オデータの８ビツトラインと、もしパリティ保護が含ま
れているなら、付加された単一パリティピットラインは
、第９Ａ図のブロック図に示すデータ転送回路１２９に
加えられ、そのデータ転送回路の出方は正常再生モード
が使用されている場合には色度処理回路１０１に、又は
データが転送モードにおいイ本装置を使用する他のディ
スク駆動メモリに転送されている場合には符号化スイッ
チ１２６に印加される。
データ転送回路は時間軸補正器から来るデータのパリテ
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３ＳＣ速度で現われ、ＮＲＺデータの全ての３個の
データＶｉ同じビデオ情報を１１は現わしている。上記
回路の誤差マスク部分は、３ビツト・メモリを形成する
一連の７リツプフロツプによシデータ列をクロックし、
もしパリティ・チエツクが誤差を検出すれば、第３の前
のデータ語が、誤差検出位置に再挿入される。第３の前
のデータ語の再挿入は、第３の前のデータ語が誤差を含
むデータ語よシ正しいビデオ情報を表わしているならば
、誤差をマスクする。各第３のサンプルは検出され九誤
差サンプルの代りに再挿入される。なぜなら、サンプル
される信号のレベルが数サンプルの期間はぼ一定に止ま
る色度情報を含むなら、例えば３ＳＣの先のサイクルよ
り０゜のサンプルは１２０°又は２４０°でとられたサ
ンプルよりおそられ正確である。
ィチエツクを行ない、そのパリティチエツク中に誤差が
検出された場合、誤差マスク機能を開始する。そのデー
タは３ＳＣ速度で現われ、ＮＲＺデータの全ての３個の
データＶｉ同じビデオ情報を１１は現わしている。上記
回路の誤差マスク部分は、３ビツト・メモリを形成する
一連の７リツプフロツプによシデータ列をクロックし、
もしパリティ・チエツクが誤差を検出すれば、第３の前
のデータ語が、誤差検出位置に再挿入される。第３の前
のデータ語の再挿入は、第３の前のデータ語が誤差を含
むデータ語よシ正しいビデオ情報を表わしているならば
、誤差をマスクする。各第３のサンプルは検出され九誤
差サンプルの代りに再挿入される。なぜなら、サンプル
される信号のレベルが数サンプルの期間はぼ一定に止ま
る色度情報を含むなら、例えば３ＳＣの先のサイクルよ
り０゜のサンプルは１２０°又は２４０°でとられたサ
ンプルよりおそられ正確である。
またデータ転送回路は３８Ｃパルクロツタを使用してデ
ータを入力から出力ヘクロツクし、アナログ−ディジタ
ル変換器９５におけるサンブリング時に元のパル押作に
よって達成される所望垂直配列位置にサンプルを再位置
決めする。信号がチャンネル符号化されると、ライン間
の連続位相３８ＣクロツクがＮＲＺデータをチャンネル
符号化するために使用されることによりその配列が変え
られる。
ータを入力から出力ヘクロツクし、アナログ−ディジタ
ル変換器９５におけるサンブリング時に元のパル押作に
よって達成される所望垂直配列位置にサンプルを再位置
決めする。信号がチャンネル符号化されると、ライン間
の連続位相３８ＣクロツクがＮＲＺデータをチャンネル
符号化するために使用されることによりその配列が変え
られる。
時間軸補正回路５６５から出るデータはエンコーダ９６
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９Ｃ図αｌ及びαυに
示すようにしてサンプルを再配列するためデータをパル
操作する。
の出力における符号化データと同様に配列される。従っ
てデータ転送回路１２９は再び第９Ｃ図αｌ及びαυに
示すようにしてサンプルを再配列するためデータをパル
操作する。
第１６図に示すデータ転送回路１２９のブロック図にお
いて９本のビットライン、即ちビデオ情報を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ各ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる３ＳＣＳＣバルクロックを使用
してＦＦ６２６及びＦＦ６２７にクロックされる。その
パルクロックは、ライン６３０及び６３１上の基準クロ
ック発生器９８から受信される６ＳＣ及び工ＳＣ信号及
びライン６５２上の符号化スイッチ１２６を介して基準
論理回路１２５Ｂより受信されるパル・フラグ信号から
、前記ブロック図の下部に示すバルクロック発生器によ
って発生される。そのパルフラグ信号はインバータ６３
３、ライン６３４を介してアンドゲート６３５の１つの
入力に印加される。またライン６６８を介して他のアン
ドゲート６６７の一人力に延長している第２インバータ
６３６に接続している。ライン６３１上の、８Ｃ信号は
パルス形成器６３９ヲ通って、アンドゲート６３５及び
６３７の他の入力に延長してい為出力ライン６４１及び
６４２上の反対位相の３８Ｃ出力信号を発生する２分割
ＦＦ ６４０をクロックする。アンドゲートの出力はラ
イン６４３に接続され、ＦＦ６２６及びＦＦ６２７をク
ロックする相補２重出力バッファ６４５に延長している
。
いて９本のビットライン、即ちビデオ情報を含む８本の
ビットライン及び１本のパリティラインを介してデコー
ダ及び時間軸補正回路１００によって与えられる時間軸
被補正データはデータ転送回路の９本の入力ラインに加
えられる。第１６図のライン６２５は最大桁ビットライ
ンを表わし、かつ各ビット列に対して与えられる９本の
入力ラインの各々を表わす。そのデータはライン６２８
及び６２９上に現われる３ＳＣＳＣバルクロックを使用
してＦＦ６２６及びＦＦ６２７にクロックされる。その
パルクロックは、ライン６３０及び６３１上の基準クロ
ック発生器９８から受信される６ＳＣ及び工ＳＣ信号及
びライン６５２上の符号化スイッチ１２６を介して基準
論理回路１２５Ｂより受信されるパル・フラグ信号から
、前記ブロック図の下部に示すバルクロック発生器によ
って発生される。そのパルフラグ信号はインバータ６３
３、ライン６３４を介してアンドゲート６３５の１つの
入力に印加される。またライン６６８を介して他のアン
ドゲート６６７の一人力に延長している第２インバータ
６３６に接続している。ライン６３１上の、８Ｃ信号は
パルス形成器６３９ヲ通って、アンドゲート６３５及び
６３７の他の入力に延長してい為出力ライン６４１及び
６４２上の反対位相の３８Ｃ出力信号を発生する２分割
ＦＦ ６４０をクロックする。アンドゲートの出力はラ
イン６４３に接続され、ＦＦ６２６及びＦＦ６２７をク
ロックする相補２重出力バッファ６４５に延長している
。
を変える２状庶、即ちレベル信号であって、変化するレ
ベルによって、交互にアンドゲート６３５Ｑ不能化しア
ンドゲート６５７を可能化して３ＳＣ信号の一つをライ
ン６４１及び６４２から出力ライン６４５にゲートする
。従って、実際に、パル７ラグ信号は、ビデオデータの
連続水平ラインが反対の位相化３８０信号によってクロ
ックされるように、ＦＦ６２６及びＦＦ６２７によりラ
イン６２５上のデータをクロックするために使用される
３ＳＣ信号の位相を交互に変える。これによシ連紗ライ
ンのサンプルの垂直配列は連続的色度分離及び処理のた
めに再確立されるように、ビデオデータビットを連続的
位相クロックからバルクロックに戻すように再時間調整
される。前述したようにビデオデータビットは動作の転
送モードにおいて再時間調整されるべきものでない。再
時間調整を防止するため、符号化スイッチ１２６は基準
論理回路１２５Ｂからデータ転送回路１２９へのパルフ
ラグの結合を阻止し、その代り低レベル信号をライン６
３２上に置く。これにより可能化信号はアンドゲート６
３５の入力上に置れ、不能化信号はアンドゲート６３７
の入力上に酋れ、ライン間連続位相３８Ｃ信号はアンド
ゲート６３５を介してライン６４３上に与えられる。
ベルによって、交互にアンドゲート６３５Ｑ不能化しア
ンドゲート６５７を可能化して３ＳＣ信号の一つをライ
ン６４１及び６４２から出力ライン６４５にゲートする
。従って、実際に、パル７ラグ信号は、ビデオデータの
連続水平ラインが反対の位相化３８０信号によってクロ
ックされるように、ＦＦ６２６及びＦＦ６２７によりラ
イン６２５上のデータをクロックするために使用される
３ＳＣ信号の位相を交互に変える。これによシ連紗ライ
ンのサンプルの垂直配列は連続的色度分離及び処理のた
めに再確立されるように、ビデオデータビットを連続的
位相クロックからバルクロックに戻すように再時間調整
される。前述したようにビデオデータビットは動作の転
送モードにおいて再時間調整されるべきものでない。再
時間調整を防止するため、符号化スイッチ１２６は基準
論理回路１２５Ｂからデータ転送回路１２９へのパルフ
ラグの結合を阻止し、その代り低レベル信号をライン６
３２上に置く。これにより可能化信号はアンドゲート６
３５の入力上に置れ、不能化信号はアンドゲート６３７
の入力上に酋れ、ライン間連続位相３８Ｃ信号はアンド
ゲート６３５を介してライン６４３上に与えられる。
ＦＦ６２７上のデータはライン６４８を介してアンドゲ
ート６４７に延長しておシ、アンドゲート６４７は、直
列ビットをライン６５４上に現れる最後ＯＦＦの出力に
シフトするように動作する３つ０ＦＦ６５１．１５５２
及び６５３の第１のものに接続された出力ライン６４９
を有する。またライン６５４は他のアンドゲート６５５
の一人力に延長している。パリティ・トリー・誤差検出
回路６５６は後述するように９ビット列のデータビット
を受信するように結台場れており、アンドゲート６５５
に延長している２出カライン６５７及び６５８を有する
。誤差が検出でれると、アンドゲート６４７を不能化し
て誤差を含むビット’ｋ １７１止し、かつライン６５
４上の出力データがアンドゲート６５５’ｉ介してライ
ン６４９にクロックできるようにアンドゲート６５５を
可能化する。これは不正確なビットを、データ列中の第
６の以前に生じたビットに置き代える効果を有し、前述
した理由でほぼ正しいビットにより効果的に誤差をマス
クする。
ート６４７に延長しておシ、アンドゲート６４７は、直
列ビットをライン６５４上に現れる最後ＯＦＦの出力に
シフトするように動作する３つ０ＦＦ６５１．１５５２
及び６５３の第１のものに接続された出力ライン６４９
を有する。またライン６５４は他のアンドゲート６５５
の一人力に延長している。パリティ・トリー・誤差検出
回路６５６は後述するように９ビット列のデータビット
を受信するように結台場れており、アンドゲート６５５
に延長している２出カライン６５７及び６５８を有する
。誤差が検出でれると、アンドゲート６４７を不能化し
て誤差を含むビット’ｋ １７１止し、かつライン６５
４上の出力データがアンドゲート６５５’ｉ介してライ
ン６４９にクロックできるようにアンドゲート６５５を
可能化する。これは不正確なビットを、データ列中の第
６の以前に生じたビットに置き代える効果を有し、前述
した理由でほぼ正しいビットにより効果的に誤差をマス
クする。
５ピツ）、Ｉ！ｉＪちビット２〜６又は次の最大桁ピッ
トル第６の最大桁ビットは、またディジタル符号化アナ
ログ変換報を辷似するディジタル情報のアナログ変神を
発生するだめの加重値を有する抵抗ラダーネットワーク
６５９によシサンプルされ、色度位相が反転される必要
があるか否かを検出するために使用嘔れる。ライン６６
０上の出力は基準クロック発生器９８に延長しており、
色度位相が反転てれる必要があるか否かを検出するため
ステーション基準ビデオ＜；ｙ＋４Ｆのバーストの位相
と比較される。データ転送回路に生じるディジタル−ア
ナログ変換はバースト以外の全てを拒絶するためにゲー
トされ、基準クロック発生器による使用のためバースト
位相の充分に正確な決定を行ないつる。
トル第６の最大桁ビットは、またディジタル符号化アナ
ログ変換報を辷似するディジタル情報のアナログ変神を
発生するだめの加重値を有する抵抗ラダーネットワーク
６５９によシサンプルされ、色度位相が反転される必要
があるか否かを検出するために使用嘔れる。ライン６６
０上の出力は基準クロック発生器９８に延長しており、
色度位相が反転てれる必要があるか否かを検出するため
ステーション基準ビデオ＜；ｙ＋４Ｆのバーストの位相
と比較される。データ転送回路に生じるディジタル−ア
ナログ変換はバースト以外の全てを拒絶するためにゲー
トされ、基準クロック発生器による使用のためバースト
位相の充分に正確な決定を行ないつる。
第１６図に示すブロック図の機能を実行するために使用
できる特別の回路が第４７Ａ図及び第４７Ｂ図に示され
ている。その動作は上記ブロック図に関して記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー誤差検
出回路６５６Ｆｉ内部接続され、ビデオ情報を含む８デ
ータビツトラインに関連している多数の排他的オアゲー
ト６６１を備えている。排他的オアゲート６６１の出力
は、他の入力がチャンネル９のパリティビットを受信す
るように結合された他の排他的オアゲート６６２の入力
の一つに接紗されている。排他的オアゲート６６２￥′
ｉ、前述したようにアンドゲートを制御する出力ライン
６５７及び６５８を有するＦＦ６６３を制御して、入力
ライン６２５に受信されたビデオデータを通すか、又は
誤まっている８ビツトのバイトラ第３の以前に生じた８
ビツトのバイトと置換する。
できる特別の回路が第４７Ａ図及び第４７Ｂ図に示され
ている。その動作は上記ブロック図に関して記載された
ものと本質的に同じなので、その回路の詳細な説明は省
略する。第４７Ａ図において、パリティ・トリー誤差検
出回路６５６Ｆｉ内部接続され、ビデオ情報を含む８デ
ータビツトラインに関連している多数の排他的オアゲー
ト６６１を備えている。排他的オアゲート６６１の出力
は、他の入力がチャンネル９のパリティビットを受信す
るように結合された他の排他的オアゲート６６２の入力
の一つに接紗されている。排他的オアゲート６６２￥′
ｉ、前述したようにアンドゲートを制御する出力ライン
６５７及び６５８を有するＦＦ６６３を制御して、入力
ライン６２５に受信されたビデオデータを通すか、又は
誤まっている８ビツトのバイトラ第３の以前に生じた８
ビツトのバイトと置換する。
第４７Ａ［％及び第４７Ｂ図に示す回路の残余の動作は
第１６図のブロック図に関して記載したものと本質的に
同じである。
第１６図のブロック図に関して記載したものと本質的に
同じである。
色度分離及び処理
非カラー領域によって底部に沿ってかこまれている飽和
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイールドの３つの連続したテレビジョン・ライン
をＡ、 Ｂ、 Ｃとすれば、従来の横型フィルタは次の
関係により色度（クロミナンス ｃｈｒｏｍｉｎａｎｃ
ｅ ）をあられすベクトルを発生する。
カラー領域を有するテレビ画像は水平境界、即ちカラー
縁を規定する。カラー縁の真上の飽和カラー領域内にあ
る一フイールドの３つの連続したテレビジョン・ライン
をＡ、 Ｂ、 Ｃとすれば、従来の横型フィルタは次の
関係により色度（クロミナンス ｃｈｒｏｍｉｎａｎｃ
ｅ ）をあられすベクトルを発生する。
一１／４Ａ ＋１７２Ｂ −’１／４Ｃし〃・ＬＮＴＳ
Ｃテレビジョン信号のカラー副搬送波は交互ラインＡ、
Ｂ及び０間に１８０°の位相シフトを有する。従って例
えばライン人及びＣの１８００の反転並に＋１／４Ａ−
１−１／２Ｂ＋１７４Ｃの連続的加算は完全な色度ベク
トル、即ちここでは１Ｂ又は簡単に十Ｂ即ちラインＢ上
の色度を発生する。
Ｃテレビジョン信号のカラー副搬送波は交互ラインＡ、
Ｂ及び０間に１８０°の位相シフトを有する。従って例
えばライン人及びＣの１８００の反転並に＋１／４Ａ−
１−１／２Ｂ＋１７４Ｃの連続的加算は完全な色度ベク
トル、即ちここでは１Ｂ又は簡単に十Ｂ即ちラインＢ上
の色度を発生する。
この色度ベクトル十Ｂが（色度ベクトル十Ｂを含む〕広
帯域信号から抽出されると、色度ベクトルは相殺する。
帯域信号から抽出されると、色度ベクトルは相殺する。
横型フィルタは完全な色度及び輝度（ルミナンス、ｌｕ
ｍｉｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
ｍｉｎａｎｃｅ ）分離を行なう、即ち全ての色度は色
度チャンネル内にある。
しかし第２の場合で、もしラインＡ及びＢが飽和カラー
領域にあれば非カラー領域中のラインＣと共に、ライン
Ａは負方向にＢに等しい色度ベクトルを発生し、ライ／
Ｂは正方間にＢに等しいベクトルを発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でベクトルを組み合せる時、ベクトル
Ａの一１／４は反転されベクトルＢの＋１／２に加、ｔ
られて、完全なベクトルＢの＋５／４の和を発生する。
領域にあれば非カラー領域中のラインＣと共に、ライン
Ａは負方向にＢに等しい色度ベクトルを発生し、ライ／
Ｂは正方間にＢに等しいベクトルを発生する。しかしラ
インＣは非カラー領域にあるので、零色度ベクトルを発
生する。先の関係でベクトルを組み合せる時、ベクトル
Ａの一１／４は反転されベクトルＢの＋１／２に加、ｔ
られて、完全なベクトルＢの＋５／４の和を発生する。
色度＋３７４Ｂは広帯域信号、即ちラインＢから抽出さ
れる時、輝度チャンネルの色度ベクトルの残シの＋１／
４が存在するが、色度ベクトルの＋５／４だけが色度チ
ャンネルから抽出される。
れる時、輝度チャンネルの色度ベクトルの残シの＋１／
４が存在するが、色度ベクトルの＋５／４だけが色度チ
ャンネルから抽出される。
第３の場合は、ラインＡのみが飽和カラー領域内にあっ
てラインＢ及びＣが非カラー領域にある場合である。第
３の場合は第２の場合に類似しているが、その符号は反
対である。
てラインＢ及びＣが非カラー領域にある場合である。第
３の場合は第２の場合に類似しているが、その符号は反
対である。
ラインＣ（又はＢ及びＣ）が非カラー領域にある第２（
及び第５）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴ８Ｃカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積フレームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離された輝度に直接戻されて加えられるが、第２
フレームにおいては色度成分は最初反転され、次いで輝
度に加えられる。従ってラインＣが非カラー領域にある
上述した第２の場合、非反転フレームにおいて、不完全
な分離のため輝度チャンネルに残っている＋１／４色度
ベクトルは色度チャンネル中に分離された＋３／４色度
ベクトルに加えられる。
及び第５）の場合の結果は単一の蓄積カラーフィールド
又はフレームから合成ＮＴ８Ｃカラー・テレビジョン信
号を再構成しようとする時、不利であることを証明して
いる。周知の如く、単一蓄積フレームから合成ビデオ信
号を再生する時、−フレームにおいて、色度はそこから
前に分離された輝度に直接戻されて加えられるが、第２
フレームにおいては色度成分は最初反転され、次いで輝
度に加えられる。従ってラインＣが非カラー領域にある
上述した第２の場合、非反転フレームにおいて、不完全
な分離のため輝度チャンネルに残っている＋１／４色度
ベクトルは色度チャンネル中に分離された＋３／４色度
ベクトルに加えられる。
従って完全なベクトルＢ、即ち完全な色度信号は非反転
画像フレームに対し正しく再構成はれるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積画像フレームからカラービデオの第２画像フレームを
再構成する時、色度（−）−３／４Ｂ）は最初反転され
、輝度チャンネルにおいて×１／４ベクトルに連続的に
加算される時、反対画像フレームに対して一１／２色度
ベクトルのみを与える一５／４色度ベクトルを発生する
。従って非反転画像フレームにおいて、完全な飽和を以
って再生されるが、他の、即ち反転画像フレームにおい
ては色度は１／２の飽和で再生される。従って完全なカ
ラー領域と非カラー領域間のカラー縁を規定するカラー
飽和は１／２の飽和と完全な飽和の間で１ｓＨｚの速度
で変動する。この可視的なフリッカ−は合成ＮＴ８Ｃａ
−フィールドカラー符号化テレビジョン信号の再生時に
、支障がある。
画像フレームに対し正しく再構成はれるカラー・テレビ
ジョン信号を規定するために回復される。しかし単一蓄
積画像フレームからカラービデオの第２画像フレームを
再構成する時、色度（−）−３／４Ｂ）は最初反転され
、輝度チャンネルにおいて×１／４ベクトルに連続的に
加算される時、反対画像フレームに対して一１／２色度
ベクトルのみを与える一５／４色度ベクトルを発生する
。従って非反転画像フレームにおいて、完全な飽和を以
って再生されるが、他の、即ち反転画像フレームにおい
ては色度は１／２の飽和で再生される。従って完全なカ
ラー領域と非カラー領域間のカラー縁を規定するカラー
飽和は１／２の飽和と完全な飽和の間で１ｓＨｚの速度
で変動する。この可視的なフリッカ−は合成ＮＴ８Ｃａ
−フィールドカラー符号化テレビジョン信号の再生時に
、支障がある。
色度分離及び処理装置はディジタル櫛型フィルタ及びデ
ィジタル帯域フィルタに関して反転処理をディジタル的
に行なう種々のディジタル回路を備えているが、合成Ｎ
ＴＳＣカラー・テレビジョン信号を形成するようにディ
ジタル的に再組み合せされる時、垂直遷移において支障
のある１ｓＨｚフリッカ−を最小又は完全に相殺する被
調整色度信号を与える。
ィジタル帯域フィルタに関して反転処理をディジタル的
に行なう種々のディジタル回路を備えているが、合成Ｎ
ＴＳＣカラー・テレビジョン信号を形成するようにディ
ジタル的に再組み合せされる時、垂直遷移において支障
のある１ｓＨｚフリッカ−を最小又は完全に相殺する被
調整色度信号を与える。
その組合せは後述されるように、ＰＣＭ符号化ＮＴＳＣ
ビデオ信号による３倍副搬送波（１ｏ、７）メガヘルツ
・位相交番ライン符号化（ＰＡＬＥ）サンプリング技術
を使用して説明されるが、他の符号化技術、サンプリン
グ技術、周波数等を使用しうろことは明らかである。更
にブロック図要素の入出力を示す単一ラインは第４８．
４９及び５０図の詳細図に示す如く、選択されたビット
数のディジタル語をあられす。
ビデオ信号による３倍副搬送波（１ｏ、７）メガヘルツ
・位相交番ライン符号化（ＰＡＬＥ）サンプリング技術
を使用して説明されるが、他の符号化技術、サンプリン
グ技術、周波数等を使用しうろことは明らかである。更
にブロック図要素の入出力を示す単一ラインは第４８．
４９及び５０図の詳細図に示す如く、選択されたビット
数のディジタル語をあられす。
第１７図は１０．７メガヘルツ（ＭＩ（ｚ ） ＰＡＬ
ＥＰＣＭビデオ信号が入力端子７００ヲ介してディジタ
ル櫛型フィルタ７０１に導入されるディジタル色度分離
、処理装置を示す。フィルタ７０１は種種のテレビジョ
ン信号処理装置に現在使用されている一般的なディジタ
ル櫛型フィルタであるが、ここでは後述する特別のクロ
ック技術によりディジタル広帯域カラー信号から色度を
分離するようになっている。フィルタ手段７０１及び関
連クロック技術からの出力はライン（端子）７０２上の
１Ｈ遅遅延広帯俗信（１水平線遅延期間だけ遅延せしめ
られ九）及びライン（端子） ７０３ａ上の被抽出色度
信号（なお含まれている低周波成分）を含んでいる。
ＥＰＣＭビデオ信号が入力端子７００ヲ介してディジタ
ル櫛型フィルタ７０１に導入されるディジタル色度分離
、処理装置を示す。フィルタ７０１は種種のテレビジョ
ン信号処理装置に現在使用されている一般的なディジタ
ル櫛型フィルタであるが、ここでは後述する特別のクロ
ック技術によりディジタル広帯域カラー信号から色度を
分離するようになっている。フィルタ手段７０１及び関
連クロック技術からの出力はライン（端子）７０２上の
１Ｈ遅遅延広帯俗信（１水平線遅延期間だけ遅延せしめ
られ九）及びライン（端子） ７０３ａ上の被抽出色度
信号（なお含まれている低周波成分）を含んでいる。
抽出という相はここでは色度チャンネル中に分離される
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全であるか、不完全であ
るかを規定するために使用される。
色度信号、即ち、前記した２つ（及び３つ）の場合に関
して前述したように、分離が完全であるか、不完全であ
るかを規定するために使用される。
被抽出色度信号は色度情報によって占有されているその
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除去する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が５．５８ ＭＨｚ（ＮＴ８Ｃ副搬送副搬送波周
波数例えば１．５ＭＨｚの帯域幅を有する。
周波数帯域だけを通すことによって、櫛型フィルタ手段
による垂直分解損失を除去する帯域通過フィルタ手段７
０４に与えられる。帯域通過フィルタ手段７０４は中心
周波数が５．５８ ＭＨｚ（ＮＴ８Ｃ副搬送副搬送波周
波数例えば１．５ＭＨｚの帯域幅を有する。
除去された色度信号はライン（端子） ７０３ｂを介し
てフレーム速度で交互のフレーム上の色度信号を反転す
るディジタル回路に供給される。第１図において反転回
路はここでは形ディジタル“ヒルバート”トランスとし
て示されている寄数対称７０５のディジタル・トランス
バーサル・フィルタ７０５は不発明−実施例、即ちヒル
パート・トランスとして基本的に知られているものを採
用しているが・奇数対称のトランスバーサル・フィルタ
の特別の形式に変形されたものでもよいが、更にアナロ
グ反転装置よりもディジタルなものをもちいうる。トラ
／スパーサル・フィルタは例えば２〜４ＭＨｚの選択さ
れた範囲の全ての周波数の位相を９０°回転する特性を
有する。従って反転するということは位相シフト、回転
、反転又は位相操作としてフレーム速ｙ（又はもし１フ
イールド・カラー符号化ＮＴ８Ｃカラーテレビジョン信
号を再構成するために使用されるならばフィールド速度
）で色度をディジタル的に調整する回路及びプロセスを
規定するために使用される。更に単一蓄積フィールド又
は画像フレームの連続的再生は「交番的繰返し可能再生
」と一般に称されている。
てフレーム速度で交互のフレーム上の色度信号を反転す
るディジタル回路に供給される。第１図において反転回
路はここでは形ディジタル“ヒルバート”トランスとし
て示されている寄数対称７０５のディジタル・トランス
バーサル・フィルタ７０５は不発明−実施例、即ちヒル
パート・トランスとして基本的に知られているものを採
用しているが・奇数対称のトランスバーサル・フィルタ
の特別の形式に変形されたものでもよいが、更にアナロ
グ反転装置よりもディジタルなものをもちいうる。トラ
／スパーサル・フィルタは例えば２〜４ＭＨｚの選択さ
れた範囲の全ての周波数の位相を９０°回転する特性を
有する。従って反転するということは位相シフト、回転
、反転又は位相操作としてフレーム速ｙ（又はもし１フ
イールド・カラー符号化ＮＴ８Ｃカラーテレビジョン信
号を再構成するために使用されるならばフィールド速度
）で色度をディジタル的に調整する回路及びプロセスを
規定するために使用される。更に単一蓄積フィールド又
は画像フレームの連続的再生は「交番的繰返し可能再生
」と一般に称されている。
色度信号はディジタル加算（減算９手段７０６の負入力
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
に供給される。端子７０２の１Ｈ遅延広帯域ビデオ信号
は加算手段７０６の正入力に供給される。
トランスバーサル・フィルタ７０５は色度信号位相の条
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で負の位相回転を与える。
件を決める制御入カフ０７を備えている。例えば、一実
施例において、トランスバーサル・フィルタは交番的繰
返し可能再生における輝度信号に関して色度の正、次い
で負の位相回転を与える。
色度及び輝度信号は次いでディジタル加算手段７０８に
おいて加算され、出力端子７２８に合成カラーテレビジ
ョン信号を与える。制御手段７０９は例えば全装置のタ
イミングに関係しており、従って前記装置における上流
に発生する種々のタイミング及びクロック入力を有する
。次いで制御手段７０９は櫛型フィルタ手段７０１、ト
ランスバーサル・フィルタ制御入カフ０７、帯域フィル
タ手段７０４のために特別の制御信号を発生し、その制
御信号はバルクロック、１Ｈ遅延ライン、４位相クロッ
ク等を含んでいる。制御手段７０９及び種々の入出力は
更に詳細には第４８Ａ、 ４８Ｂ、 ４９Ａ、 Ｂ及び
０図に図示されてお９、従ってここでは更に説明しない
。
おいて加算され、出力端子７２８に合成カラーテレビジ
ョン信号を与える。制御手段７０９は例えば全装置のタ
イミングに関係しており、従って前記装置における上流
に発生する種々のタイミング及びクロック入力を有する
。次いで制御手段７０９は櫛型フィルタ手段７０１、ト
ランスバーサル・フィルタ制御入カフ０７、帯域フィル
タ手段７０４のために特別の制御信号を発生し、その制
御信号はバルクロック、１Ｈ遅延ライン、４位相クロッ
ク等を含んでいる。制御手段７０９及び種々の入出力は
更に詳細には第４８Ａ、 ４８Ｂ、 ４９Ａ、 Ｂ及び
０図に図示されてお９、従ってここでは更に説明しない
。
要するに、第１７図において櫛型フィルタ手段７０１
ｉ ３つの隣接テレビジョンラインＡ、 Ｂ、 Ｃを組
み合わせるもので、１対のディジタル０１水平ライン（
１Ｈ）遅延ライン７１０，７１１及び１対の加算手段７
１２，７１３を備えている。１０．７ ＭＨｚパル・ビ
デオ信号は加算手段７１２と共に遅延ライン７１０に供
給される。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算
手段７１６に供給される。２ＨＪ延信号は加算手段７１
２の他の入力に供給され、次いでその出力は加算（減算
）手段７１３の負の入力に供給される。
ｉ ３つの隣接テレビジョンラインＡ、 Ｂ、 Ｃを組
み合わせるもので、１対のディジタル０１水平ライン（
１Ｈ）遅延ライン７１０，７１１及び１対の加算手段７
１２，７１３を備えている。１０．７ ＭＨｚパル・ビ
デオ信号は加算手段７１２と共に遅延ライン７１０に供
給される。１Ｈ遅延信号は１Ｈ遅延手段７１１及び加算
手段７１６に供給される。２ＨＪ延信号は加算手段７１
２の他の入力に供給され、次いでその出力は加算（減算
）手段７１３の負の入力に供給される。
ディジタル櫛型フィルタ手段７０１及びここではブロッ
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離された色度及び１Ｈ広帯域信号に対応する（
８ビツト）のディジタル語を発生し、第４８Ａ−Ｂ及び
５０Ａ−Ｂ図の概略図に示されている。
ク図において例示されたディジタル帯域フィルタ手段７
０４は分離された色度及び１Ｈ広帯域信号に対応する（
８ビツト）のディジタル語を発生し、第４８Ａ−Ｂ及び
５０Ａ−Ｂ図の概略図に示されている。
除去された色度信号はディジタル加算手段７０６を介し
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
て１Ｈ遅延広帯域ビデオ信号から減算され、その結果の
除去された輝度信号はディジタル加算手段７０８に供給
される。
第１８図はディジタル・トランスバーサル・フィルタ７
０５を示しており、ディジタル被除去輝度信号は一連の
１サンプ期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
０５を示しており、ディジタル被除去輝度信号は一連の
１サンプ期間遅延回路７１４ａ〜７１４Ｃ及び又加算手
段７１５の正入力に供給される。
加算手段７１５ｂの負入力は最後の遅延回路７１４Ｃに
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
供給されている。加算手段７１５ａの正及び負入力は遅
延回路７１４ｂの入出力に結合されている。
加算手段７１５ａ、７１５ｂの出力は夫々マルチプライ
ヤ・プログラム化読出し専用メモリ（ＰＲＯＭ８ ）７
１６ａ、７１６ｂ及び従って加算手段７１７に結合され
ている。後者はインバータ・ステージ７１８を介して加
算手段７０６からの被除去輝度信号と共に加算手段７０
８に結合されており、加算手段７０Ｂは合成カラーテレ
ビジョン信号を発生する。制御入カフ０７はインバータ
・ステージ７１８に結合きれている。
ヤ・プログラム化読出し専用メモリ（ＰＲＯＭ８ ）７
１６ａ、７１６ｂ及び従って加算手段７１７に結合され
ている。後者はインバータ・ステージ７１８を介して加
算手段７０６からの被除去輝度信号と共に加算手段７０
８に結合されており、加算手段７０Ｂは合成カラーテレ
ビジョン信号を発生する。制御入カフ０７はインバータ
・ステージ７１８に結合きれている。
動作においてトランスバーサル・フィルタ７０５は輝度
信号に関して色度信号の位相を調節する、即ち交番的カ
ラー画像フレーム上の色度の位相反転をディジタル的に
遂行するディジタル回路を与える。このため、１Ｈ遅延
化広帯域信号及び色度信号は端子７０２．７０５ｂを介
して加算手段７０６に導入され、それによってその結果
の輝度信号は加算手段７０８に導入される。輝度信号は
遅延手段７１４ａ〜７１４Ｃの各々において１サンダル
期間（例えば９３＋１秒）遅延されて、被遅延化色度及
び３サンプル遅延色度が加算手段７１５ｂに導入され、
１サンダル及び２サンプル遅延化色度信号が加算手段７
１５ａに導入される。遅延手段７１４ａ。
信号に関して色度信号の位相を調節する、即ち交番的カ
ラー画像フレーム上の色度の位相反転をディジタル的に
遂行するディジタル回路を与える。このため、１Ｈ遅延
化広帯域信号及び色度信号は端子７０２．７０５ｂを介
して加算手段７０６に導入され、それによってその結果
の輝度信号は加算手段７０８に導入される。輝度信号は
遅延手段７１４ａ〜７１４Ｃの各々において１サンダル
期間（例えば９３＋１秒）遅延されて、被遅延化色度及
び３サンプル遅延色度が加算手段７１５ｂに導入され、
１サンダル及び２サンプル遅延化色度信号が加算手段７
１５ａに導入される。遅延手段７１４ａ。
７１４Ｃは単一シフトレジスタ段を備えている。加算手
段７１５ａ、７１５ｂはほぼ従来のディジタル的なコン
ポ・リュージョン動作において夫々の信号に０．５７５
及び０．０９６を乗算するマルチグライヤＰ凡ＯＭｓ
７１６ａ、７１６ｂに信号を与える。その結果の信号
は加ｐ手段７１７により加算され、加算された信号は前
記被調節色度信号を規定するため、輝度信号に関して９
０°進んだ全ての周波数成分を有する。加算手段７１７
の出力はインバータステージ７１８ヲ介して加算手段７
０８に送られる。あるカラー画像フレームにおいてイン
バータ手段７１８は制御手段７０９からの制御入力を介
して導入される高レベル、即ち ′１＃を有するので、
８ビツトの出力語は変化されないま＼加算手段７０８に
送られる。
段７１５ａ、７１５ｂはほぼ従来のディジタル的なコン
ポ・リュージョン動作において夫々の信号に０．５７５
及び０．０９６を乗算するマルチグライヤＰ凡ＯＭｓ
７１６ａ、７１６ｂに信号を与える。その結果の信号
は加ｐ手段７１７により加算され、加算された信号は前
記被調節色度信号を規定するため、輝度信号に関して９
０°進んだ全ての周波数成分を有する。加算手段７１７
の出力はインバータステージ７１８ヲ介して加算手段７
０８に送られる。あるカラー画像フレームにおいてイン
バータ手段７１８は制御手段７０９からの制御入力を介
して導入される高レベル、即ち ′１＃を有するので、
８ビツトの出力語は変化されないま＼加算手段７０８に
送られる。
交番的ビデオ画像フレーム上で、制御式カフ０７は低、
即ち０＃の反転可能化信号（第４９図参照）である。デ
ータは符号化された２つの相補的な負のシステムで表わ
されておυ、負の数は符号ビット位置に１を有し、その
大きさはその絶対値の２の補数である。従って”０＃反
転により符号を変えて２の補数を形成することに対する
反転量は入カフ０７を可能化する。従って＋９０°回転
される被ｉ１＃節色度信号は直接−のフレームにおいて
輝度に加算され、次いで別のフレームにおいて輝度に加
算されて、出力端子７２已に合成カラー・テレビジョン
信号を与える。他方、色度は加算手段７１５ａ。
即ち０＃の反転可能化信号（第４９図参照）である。デ
ータは符号化された２つの相補的な負のシステムで表わ
されておυ、負の数は符号ビット位置に１を有し、その
大きさはその絶対値の２の補数である。従って”０＃反
転により符号を変えて２の補数を形成することに対する
反転量は入カフ０７を可能化する。従って＋９０°回転
される被ｉ１＃節色度信号は直接−のフレームにおいて
輝度に加算され、次いで別のフレームにおいて輝度に加
算されて、出力端子７２已に合成カラー・テレビジョン
信号を与える。他方、色度は加算手段７１５ａ。
７１５ｂに対する入力を反転し、次いであるフレームに
おいて直接加算してから１８００反転し次のものにおい
て加算することによって各フレーム毎に一９０°回転せ
しめられる。
おいて直接加算してから１８００反転し次のものにおい
て加算することによって各フレーム毎に一９０°回転せ
しめられる。
他の実施例において、トランスバーサル・フィルタ７０
５は１力ラー画像フレームにおいて、色度信号の位相を
９０°だけ進め、他のカラー画像フレームにおいて９０
°だけ違れさぜられて、フレーム間の周波数成分の１８
０°反転したものを与えるように形成されている。第４
８ａ−ｃ図、第５０ａ、ｂ図及び第４９ａ、ｂ図は奇数
対称のディジタル・トランスバーサル・フィルタ７０５
を使用した第１７及び１８図の実施例の概略を示す。第
４８ ａ ＮＣ図はディジタル櫛型手段７０１の一例及
び第１７図の制御手段７０９の部分を示す。第５０ａ、
ｂ図はディジタル帯域フィルタの一例を示し、第４９ａ
、ｂ図はディジタル・トランスバーサル・フィルタ７０
５を信号再結合加算手段７０６．７０８及び制御手段７
０９の残りの回路の一例を示す。全ての図において、第
１７及び１８図の類似の要素は同じような記号によって
表示されている。
５は１力ラー画像フレームにおいて、色度信号の位相を
９０°だけ進め、他のカラー画像フレームにおいて９０
°だけ違れさぜられて、フレーム間の周波数成分の１８
０°反転したものを与えるように形成されている。第４
８ａ−ｃ図、第５０ａ、ｂ図及び第４９ａ、ｂ図は奇数
対称のディジタル・トランスバーサル・フィルタ７０５
を使用した第１７及び１８図の実施例の概略を示す。第
４８ ａ ＮＣ図はディジタル櫛型手段７０１の一例及
び第１７図の制御手段７０９の部分を示す。第５０ａ、
ｂ図はディジタル帯域フィルタの一例を示し、第４９ａ
、ｂ図はディジタル・トランスバーサル・フィルタ７０
５を信号再結合加算手段７０６．７０８及び制御手段７
０９の残りの回路の一例を示す。全ての図において、第
１７及び１８図の類似の要素は同じような記号によって
表示されている。
従って第４８ａ図において、１０．７ ＭＨｚパルビデ
オ信号は入力抱子７００を介してディジタル櫛型フィル
タ手段７０１に導入される。その出力（第４８ｃ図）は
端子７０５ａ及び７０２上に分離された色度及び１Ｈ遅
延化広帯域信号を有している。端子７１９゜７２５にお
ける入力は後述する第４９Ｂ図の制御手段７０９の夫々
の部分において発生されたグループＡ及びＢの制御信号
及び対称的バルクロックを有している。端子７１９，７
２５は第４８Ａ図に示す制御手段７０９の４位相クロッ
ク発生器７２０に結合されている。クロック発生器７２
０は１Ｈディジタル遅延線７１０，７１１を有するシフ
トレジスタをクロッキングするタイミング回路の部分を
形成している。
オ信号は入力抱子７００を介してディジタル櫛型フィル
タ手段７０１に導入される。その出力（第４８ｃ図）は
端子７０５ａ及び７０２上に分離された色度及び１Ｈ遅
延化広帯域信号を有している。端子７１９゜７２５にお
ける入力は後述する第４９Ｂ図の制御手段７０９の夫々
の部分において発生されたグループＡ及びＢの制御信号
及び対称的バルクロックを有している。端子７１９，７
２５は第４８Ａ図に示す制御手段７０９の４位相クロッ
ク発生器７２０に結合されている。クロック発生器７２
０は１Ｈディジタル遅延線７１０，７１１を有するシフ
トレジスタをクロッキングするタイミング回路の部分を
形成している。
遅延線７１０，７１１、加算手段７１２，７１５及び端
子７０２．７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１３ａ及び７２１を介して接続されている。端
子７０３ａｔｄ第５ＯＡ、Ｂ図の連続的ディジタル帯域
フィルタ手段７０４に入力を与え、端子７０２は第４９
Ｂ図の加算手段７０６に入力を与える。
子７０２．７０５ａは先のシフトレジスタ、加算器等の
夫々の出力を一時的に記憶する積分ラッチング回路７１
２ａ、７１３ａ及び７２１を介して接続されている。端
子７０３ａｔｄ第５ＯＡ、Ｂ図の連続的ディジタル帯域
フィルタ手段７０４に入力を与え、端子７０２は第４９
Ｂ図の加算手段７０６に入力を与える。
遅延線７１０，７１１は更に２位相クロックを使用する
一連の位相シフトレジスタ７５０．７５１を有しており
、そのレジスタステージは更に遅延線７１１のグループ
７５０Ａ、 ７５０Ｂ 及び遅延線７１１のグル−グ７
５１Ａ、７５１Ｂを成すように配置されている。
一連の位相シフトレジスタ７５０．７５１を有しており
、そのレジスタステージは更に遅延線７１１のグループ
７５０Ａ、 ７５０Ｂ 及び遅延線７１１のグル−グ７
５１Ａ、７５１Ｂを成すように配置されている。
シフトレジスタステージ選択器７５２Ａ、７５２Ｂは遅
延線７１０のグループＡ、Ｈの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５３Ｂは遅延線７１１に対して同じ
動作をする。遅延線７１０，７１１の広ＷＩ域信号選択
器７５４．７５５は、夫々１Ｈ及び２Ｈ遅延化広帯域信
号に対応するディジタル語の選択を行なう。
延線７１０のグループＡ、Ｈの特性のクロック位相に対
応するディジタル語の部分を選択し、シフトレジスタス
テージ７５３Ａ、７５３Ｂは遅延線７１１に対して同じ
動作をする。遅延線７１０，７１１の広ＷＩ域信号選択
器７５４．７５５は、夫々１Ｈ及び２Ｈ遅延化広帯域信
号に対応するディジタル語の選択を行なう。
広帯域信号語は分割されて、実際には４位相のパル・ク
ロックである４位相クロックによってシフトレジスタ７
５０Ａ、７５０Ｂの４ビツトステージ中にクロックされ
る。ステージ選択器７５２人は交互にシフトレジスタ７
５０Ａの異なる対のステージからバール・クロックに応
答して４ビツト対を受信し負荷する。ステージ選択器７
５２Ｂはシフトレジスタ７５０Ｂのステージと同じよう
に動作する。
ロックである４位相クロックによってシフトレジスタ７
５０Ａ、７５０Ｂの４ビツトステージ中にクロックされ
る。ステージ選択器７５２人は交互にシフトレジスタ７
５０Ａの異なる対のステージからバール・クロックに応
答して４ビツト対を受信し負荷する。ステージ選択器７
５２Ｂはシフトレジスタ７５０Ｂのステージと同じよう
に動作する。
グループＡステージ選択器７５２Ａは一つの広帯信号（
４ビツト）選択器７５４の負荷を解除するが、グルーグ
Ｂステージ選択器ｙ５２Ｂｄ時間調節されたパルクロッ
クに応答して他の（４ビツト）選択器７５４の負荷を解
除する。選択された時間において、グループＢ選択器は
、結合されたグループＡ及びＢレジスタがテレビジョン
ライン毎に全部で６８０ビツトを与えるようにクロック
される。３倍の副搬送波速度です／グルされるＩＮＴＳ
Ｃ水平テレビジョンラインは６８２−１／２サンダルを
含んでいる。しかし後述するようにシフトレジスタ用ク
ロックは、レジスタによるテレビジョンライン出力毎に
各ピットラインに対し全ビットが正数のサンプルに等し
いように発生され、レジスタに印加される。ここでの実
施例においてテレビジョンライン毎の６８０サンプルは
レジスタを介してクロックされる。レジスタのクロッキ
ングは放棄された２−１／２サンダル間隔が水平ブラン
キング間隔においてテレビジョンラインの能動的ビデオ
情報部分外で生じるように形成されている。
４ビツト）選択器７５４の負荷を解除するが、グルーグ
Ｂステージ選択器ｙ５２Ｂｄ時間調節されたパルクロッ
クに応答して他の（４ビツト）選択器７５４の負荷を解
除する。選択された時間において、グループＢ選択器は
、結合されたグループＡ及びＢレジスタがテレビジョン
ライン毎に全部で６８０ビツトを与えるようにクロック
される。３倍の副搬送波速度です／グルされるＩＮＴＳ
Ｃ水平テレビジョンラインは６８２−１／２サンダルを
含んでいる。しかし後述するようにシフトレジスタ用ク
ロックは、レジスタによるテレビジョンライン出力毎に
各ピットラインに対し全ビットが正数のサンプルに等し
いように発生され、レジスタに印加される。ここでの実
施例においてテレビジョンライン毎の６８０サンプルは
レジスタを介してクロックされる。レジスタのクロッキ
ングは放棄された２−１／２サンダル間隔が水平ブラン
キング間隔においてテレビジョンラインの能動的ビデオ
情報部分外で生じるように形成されている。
シフトレジスタ７５０Ａ、７５０Ｂ及び７！ＭＡ。
７５１Ｂに４位相クロックを与え、対称的パルクロック
を受信する第４８Ａ図の制御回路７２０はブロック図及
び第４９Ｃ，Ｄ図において結合制御手段のクロック波形
において動作が説明され、その−例は第４８Ａ、４９Ａ
、Ｂ図の概理図に示す。
を受信する第４８Ａ図の制御回路７２０はブロック図及
び第４９Ｃ，Ｄ図において結合制御手段のクロック波形
において動作が説明され、その−例は第４８Ａ、４９Ａ
、Ｂ図の概理図に示す。
第５ＯＡ、Ｂ図は第４ｓＢ図の櫛型フィルタ７０１の出
力からの入来抽出色度信号を与える端子７０３ａ全有す
る帯域フィルタ手段７０４を示す。帯域フィルタ手段７
０４からの被除去輝度信号は第４９Ａ、Ｂ図の奇数対称
のトランスバーサル・フィルタ７０５への入力を形成す
る第５０Ｂ図の端子７０３ｂにおいて発生される。端子
７０３ｂは加算器／ラッチ・ステージ７５６であり、そ
のラッチは端子７５７を介して色度反転可能化信号によ
ってクロックされる。
力からの入来抽出色度信号を与える端子７０３ａ全有す
る帯域フィルタ手段７０４を示す。帯域フィルタ手段７
０４からの被除去輝度信号は第４９Ａ、Ｂ図の奇数対称
のトランスバーサル・フィルタ７０５への入力を形成す
る第５０Ｂ図の端子７０３ｂにおいて発生される。端子
７０３ｂは加算器／ラッチ・ステージ７５６であり、そ
のラッチは端子７５７を介して色度反転可能化信号によ
ってクロックされる。
トランスバーサル・フィルタ７０５（第１７．１８゜４
９図〕を使用する実施例において、色度反転可能化信号
はラッチのクリア入力を可能化せず、負信号は加算器／
ラッチ・ステージ７５６へのその信号は端子７０３ｂに
現れる。端子７２５のパル・クロックは種々のインバー
タに結合して加算器及び帯＃、フィルタ手段７０４を有
するラッチ用の複数のクロックを発生する。従ってラン
チはパル・クロックによってクロックされ先の論理要素
（例えば加算器）から次の論理処理要素（加算器〕にデ
ィジタル出力を送る。
９図〕を使用する実施例において、色度反転可能化信号
はラッチのクリア入力を可能化せず、負信号は加算器／
ラッチ・ステージ７５６へのその信号は端子７０３ｂに
現れる。端子７２５のパル・クロックは種々のインバー
タに結合して加算器及び帯＃、フィルタ手段７０４を有
するラッチ用の複数のクロックを発生する。従ってラン
チはパル・クロックによってクロックされ先の論理要素
（例えば加算器）から次の論理処理要素（加算器〕にデ
ィジタル出力を送る。
帯域フィルタ手段７０４の最後の加算器／ラッチ・ステ
ージ７０６は被除去色度信号を分配する。
ージ７０６は被除去色度信号を分配する。
１水平ライン遅延線は広帯域信号からの色度信号分離の
櫛型フィルタ処理を行なうために必要とされる。従って
櫛型フィルタ７０１はパル・フラグと名付けられた入力
によって表わされる全システム・タイミングと同期して
いなければならない。
櫛型フィルタ処理を行なうために必要とされる。従って
櫛型フィルタ７０１はパル・フラグと名付けられた入力
によって表わされる全システム・タイミングと同期して
いなければならない。
第９Ａ図のビデオ信号システム及び特に第１１Ａ図の基
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちより長い期間の間−つの位相を
有しているが、他の位相はよシ短い期間を有しており、
パル・クロックの位相は非対称パル・フラグとコヒーレ
ントに変化する。しかし本色度分離処理回路によって使
用されるパル・クロックは非対称パル・クロック、即ち
同じ接続時間の間、他の位相を有するクロックを使用す
る。
準論理回路１２５Ｂに関連して説明したようにパル・フ
ラグ信号は非対称、即ちより長い期間の間−つの位相を
有しているが、他の位相はよシ短い期間を有しており、
パル・クロックの位相は非対称パル・フラグとコヒーレ
ントに変化する。しかし本色度分離処理回路によって使
用されるパル・クロックは非対称パル・クロック、即ち
同じ接続時間の間、他の位相を有するクロックを使用す
る。
単一蓄積カラーフィールド又はフレームから合成カラー
テレビジョン信号を再構成しようとする時に最も重要な
問題は１フイールドの各ラインが副搬送波ｆｓｃの２２
７−１７２サイクルに等しい持続期間でおるという事実
から生じる。即ち、副搬送波の１−１／２サイクルグラ
ス整数サイクルの時間に等しいことである。櫛型フィル
タ手段７０１におけるようなデイジタルシフトレジスタ
によって形成される時ｔＨＪ延線への所要条件は、テレ
ビジョン・ライン当シ整数のサンプル、従って１水平ラ
インの遅延があることである。
テレビジョン信号を再構成しようとする時に最も重要な
問題は１フイールドの各ラインが副搬送波ｆｓｃの２２
７−１７２サイクルに等しい持続期間でおるという事実
から生じる。即ち、副搬送波の１−１／２サイクルグラ
ス整数サイクルの時間に等しいことである。櫛型フィル
タ手段７０１におけるようなデイジタルシフトレジスタ
によって形成される時ｔＨＪ延線への所要条件は、テレ
ビジョン・ライン当シ整数のサンプル、従って１水平ラ
インの遅延があることである。
従って、本発明は全装置の非対称パル・フラグから対称
パル・クロックを発生し、水平ブランキング期間におい
て副搬送サイクルの１１／２７ラス整数を消失し、ライ
ン速度で先のサンプルに関連して１８０°だけシフトす
る制御手段７０９を提供する。従ってパル・クロックは
テレビジョン信号をカラーエンコードするのに必要な４
フイールドを再構成するのに要求されるような副搬送波
周波数と正しい位相関係にあるが、全装置と正しいタイ
ミング関係にもある。
パル・クロックを発生し、水平ブランキング期間におい
て副搬送サイクルの１１／２７ラス整数を消失し、ライ
ン速度で先のサンプルに関連して１８０°だけシフトす
る制御手段７０９を提供する。従ってパル・クロックは
テレビジョン信号をカラーエンコードするのに必要な４
フイールドを再構成するのに要求されるような副搬送波
周波数と正しい位相関係にあるが、全装置と正しいタイ
ミング関係にもある。
従って第４９Ｃ図はブロック図の形式で第４８Ａ。
Ｂ図及び第４９Ａ、Ｂ図の一概略例に示すディジタル制
御手段７０９を示す。第４９Ｄ図は第ａａＡ、Ｂ及び４
９Ａ、Ｂ図と共に第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
御手段７０９を示す。第４９Ｄ図は第ａａＡ、Ｂ及び４
９Ａ、Ｂ図と共に第４９Ｃ図の回路中の種々の点におい
て発生される波形のタイミング図である。
全システムからの入力は基準ロジック回ｊ！！１１２５
Ｂによって与えられる非対称パル・フラグ、６倍の位相
連続副搬送波周波数（６ｆ８ｏ）、基準クロック発生回
路９８によって与えられる１−１／２倍の位相連続副搬
送波周波数（１／２ｆ、。）及びフィールド・インデッ
クス・パルスを夫々の端子７５８゜７５９．７６０及び
７６１に有している。これらの信号はパル・クロック発
生器７６２に導入され、次いで第４８Ａ図の制御手段７
０９のその部分の４位相クロック発生器７２０に接続さ
れている。後者は後述するように、シフトレジスタ７５
０Ａ、Ｂ及び７５１Ａ、Ｂの４位相クロッキングを行な
う。
Ｂによって与えられる非対称パル・フラグ、６倍の位相
連続副搬送波周波数（６ｆ８ｏ）、基準クロック発生回
路９８によって与えられる１−１／２倍の位相連続副搬
送波周波数（１／２ｆ、。）及びフィールド・インデッ
クス・パルスを夫々の端子７５８゜７５９．７６０及び
７６１に有している。これらの信号はパル・クロック発
生器７６２に導入され、次いで第４８Ａ図の制御手段７
０９のその部分の４位相クロック発生器７２０に接続さ
れている。後者は後述するように、シフトレジスタ７５
０Ａ、Ｂ及び７５１Ａ、Ｂの４位相クロッキングを行な
う。
パル・クロック発生器は端子７５８を介してパル・フラ
グを受信し、それを排他的オア７６６に供給する。後者
は端子７６０からの１／２ｆ５ｏクロツクと一緒にＤ型
７リツプ７０ツブ７６４に接続されている。排他的オア
７６３及びフリップフロップ７６４は被ゲート位相検出
器を規定している。Ｄ型フリップフロップ７６５はフリ
ップ７０ツブ７６４に接Ｍ烙れ、カウントデコーダ７７
２によって与えられるグループＡ制御信号（７１９）に
対応するライン７６６上の補正パルスによってクロック
される。ＪＫ型フリップフロッグ７６７はビンＫにおい
て７リツプフロツプ７６５に接紗キれ、端子７５９から
の６ｆｓｃクロツクによってクロックされる。クリップ
フロッグ７６７ハアンドゲート７６８に接続され、フリ
ッグフロツ１７６５のクリアビンに接続されている。
グを受信し、それを排他的オア７６６に供給する。後者
は端子７６０からの１／２ｆ５ｏクロツクと一緒にＤ型
７リツプ７０ツブ７６４に接続されている。排他的オア
７６３及びフリップフロップ７６４は被ゲート位相検出
器を規定している。Ｄ型フリップフロップ７６５はフリ
ップ７０ツブ７６４に接Ｍ烙れ、カウントデコーダ７７
２によって与えられるグループＡ制御信号（７１９）に
対応するライン７６６上の補正パルスによってクロック
される。ＪＫ型フリップフロッグ７６７はビンＫにおい
て７リツプフロツプ７６５に接紗キれ、端子７５９から
の６ｆｓｃクロツクによってクロックされる。クリップ
フロッグ７６７ハアンドゲート７６８に接続され、フリ
ッグフロツ１７６５のクリアビンに接続されている。
フリップフロップ７６５，７６７及びアンドゲート７６
８は共は被ゲート位相補正器を規定している。
８は共は被ゲート位相補正器を規定している。
アンドゲート７６８は６ｆｓｏのクロックを受信し、次
いで２分割（÷２ ）ＪＫ型フリッグフロツプ７６９及
び１３６５分割（÷１５６５）カウンタ７７０に結合さ
れている。÷１６６５カウンタ７７０は端子７６１から
のフィールド・インデックス・パルスを受信し、リセッ
トパルス発生器手段７７１を介して÷２７リツプフロツ
プ７６９に結合されている。第ａｑＢ図に示す如く、フ
ィールド・インデックス・パルスはフリップフロップス
テージを介して被反転２ ｆ、ｏに再クロックされる。
いで２分割（÷２ ）ＪＫ型フリッグフロツプ７６９及
び１３６５分割（÷１５６５）カウンタ７７０に結合さ
れている。÷１６６５カウンタ７７０は端子７６１から
のフィールド・インデックス・パルスを受信し、リセッ
トパルス発生器手段７７１を介して÷２７リツプフロツ
プ７６９に結合されている。第ａｑＢ図に示す如く、フ
ィールド・インデックス・パルスはフリップフロップス
テージを介して被反転２ ｆ、ｏに再クロックされる。
またカウンタ７７０Ｖｉ端子７９１上にグループ人及び
Ｂ制御信号を発生するカウントレコーダ７７２接続され
ている。グループ八制御信号は７リツグフロツグ７６５
をクロックする補正パルス７６６を規定する。÷２７リ
ツプフロツプ７６９の出力はパル・クロック発生器７６
２における閉ループを規定するため排他的オア７６３の
第２人力にフィードバックされる対称パル・クロックを
含んでいる。またパル・クロックは端子７２５を介して
グル−１Ａ４位相クロックのみを発生する第４８Ａ、Ｂ
及び４９Ｃ図の４位相クロック発生器７２０に供給され
る。
Ｂ制御信号を発生するカウントレコーダ７７２接続され
ている。グループ八制御信号は７リツグフロツグ７６５
をクロックする補正パルス７６６を規定する。÷２７リ
ツプフロツプ７６９の出力はパル・クロック発生器７６
２における閉ループを規定するため排他的オア７６３の
第２人力にフィードバックされる対称パル・クロックを
含んでいる。またパル・クロックは端子７２５を介して
グル−１Ａ４位相クロックのみを発生する第４８Ａ、Ｂ
及び４９Ｃ図の４位相クロック発生器７２０に供給され
る。
動作において第４９０及び４９Ｄ図を参照して、色度分
離処理システムがオンされると、カウンタ７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによυリセツトされる。後者は被選択
フィールドにおいて生じうるＨｚパパルであシ、同期パ
ルスは垂直間隔に一致している。リセット後にバルクロ
ック発生器は真のパルクロックに似ている初期パルクロ
ックの発生を開始する。しかしパルクロックはテレビジ
ョンラインの能動部分において装置パルフラグと同位相
でなければならない。即ちパルフラグがアップの時、２
ｆｓｃの立上り縁はパルクロックの立上り縁と一致す
るものと考えられ、逆もそうである。このため、回路が
オンになる時、第４９Ｄ−１７又は１８図の波形に似て
いる（初期）パルクロックはパルフラグと一緒に排他的
オア７６３にフィードバックされる。パルフラグが高レ
ベル的である時、排他的オア出力はパルクロックが低レ
ベルである低レベルである。パルフラグが低レベルであ
る時、排他的オア出力はパルクロックが高レベルである
時、低レベルである。従ってパルクロックはｉｆ、。と
−緒に７リツプ７０ツグ７６４に供給される３ ｆ、、
を与えるようにパル操作される。スリップフロッグ７６
４はパル操作化信号及び２ ｆｓｃ信号（波形第４９Ｄ
−１６，１７及び１８図）比較する。もしフリップ７０
ツブ７６４がデータをとると、パルクロックはパルフラ
グと同相でなく、その逆もそうである。従って排他的オ
ア及びフリップフロップ７６４は被ゲート位相検出を行
なう。
離処理システムがオンされると、カウンタ７７０は正し
くセットされず、従って再クロック・フィールド・イン
デックス・パルスによυリセツトされる。後者は被選択
フィールドにおいて生じうるＨｚパパルであシ、同期パ
ルスは垂直間隔に一致している。リセット後にバルクロ
ック発生器は真のパルクロックに似ている初期パルクロ
ックの発生を開始する。しかしパルクロックはテレビジ
ョンラインの能動部分において装置パルフラグと同位相
でなければならない。即ちパルフラグがアップの時、２
ｆｓｃの立上り縁はパルクロックの立上り縁と一致す
るものと考えられ、逆もそうである。このため、回路が
オンになる時、第４９Ｄ−１７又は１８図の波形に似て
いる（初期）パルクロックはパルフラグと一緒に排他的
オア７６３にフィードバックされる。パルフラグが高レ
ベル的である時、排他的オア出力はパルクロックが低レ
ベルである低レベルである。パルフラグが低レベルであ
る時、排他的オア出力はパルクロックが高レベルである
時、低レベルである。従ってパルクロックはｉｆ、。と
−緒に７リツプ７０ツグ７６４に供給される３ ｆ、、
を与えるようにパル操作される。スリップフロッグ７６
４はパル操作化信号及び２ ｆｓｃ信号（波形第４９Ｄ
−１６，１７及び１８図）比較する。もしフリップ７０
ツブ７６４がデータをとると、パルクロックはパルフラ
グと同相でなく、その逆もそうである。従って排他的オ
ア及びフリップフロップ７６４は被ゲート位相検出を行
なう。
もしパルクロツタが正しい位相にないと、フリソゲ７０
ッグ７６５，７６７及びアンドゲート７６８から成る被
ゲート位相補正器は６ｆ、。クロックの１サイクルを削
除し、位相を１８０°だけシフトし、パルフラグに対し
てパルクロックを正しい位相にする。補正パルス７６６
は位相が同じであることがわかっているテレビジョンラ
インの能動的部分において検出及び補正が行なわれる時
間を遅延せしめる。ビデオ信号システムにおいて使用さ
れるす／１リングクロックのパル操作は第９，１１図に
関して前述したよりに水平ブランキング間隔時には生じ
ないので対称パルクロックの正しい位相の検出は水平間
隔時に生じ得ない。しかし−賀正しい対称パルクロック
位相が検出されれば、その後バルクロック位相は色度分
離及び処理回路１０１において水平ブランキング間隔時
に変化する。
ッグ７６５，７６７及びアンドゲート７６８から成る被
ゲート位相補正器は６ｆ、。クロックの１サイクルを削
除し、位相を１８０°だけシフトし、パルフラグに対し
てパルクロックを正しい位相にする。補正パルス７６６
は位相が同じであることがわかっているテレビジョンラ
インの能動的部分において検出及び補正が行なわれる時
間を遅延せしめる。ビデオ信号システムにおいて使用さ
れるす／１リングクロックのパル操作は第９，１１図に
関して前述したよりに水平ブランキング間隔時には生じ
ないので対称パルクロックの正しい位相の検出は水平間
隔時に生じ得ない。しかし−賀正しい対称パルクロック
位相が検出されれば、その後バルクロック位相は色度分
離及び処理回路１０１において水平ブランキング間隔時
に変化する。
カウンタ７７０は１テレビジヨンラインに対応する６ｆ
、。（第４９Ｄ−１図）の１５６５カウントをカウント
ダウンし、キャリア出力（４９Ｄ−３図）を”３Ｃ（第
４９Ｄ−２図）の立上シ縁上でリセットパルス発生器７
７１に送る。後者はキャリア出力が低レベルになった後
、６カウントを与える一連のＤ型フリッグ７０ツブ、従
って第４９−４乃至８図に示す連続した高レベルを含ん
でいる。第４９−６，８図の波形に対応する反転出力信
号は２ＪＫ型フリツプフロツグ７６９（第４９Ｄ−９図
）に対して低レベル状態の開始と終υを与え、端子７２
５に現われる３ｆ、、（第４９Ｄ−１０図）で対称パル
クロックを発生する。
、。（第４９Ｄ−１図）の１５６５カウントをカウント
ダウンし、キャリア出力（４９Ｄ−３図）を”３Ｃ（第
４９Ｄ−２図）の立上シ縁上でリセットパルス発生器７
７１に送る。後者はキャリア出力が低レベルになった後
、６カウントを与える一連のＤ型フリッグ７０ツブ、従
って第４９−４乃至８図に示す連続した高レベルを含ん
でいる。第４９−６，８図の波形に対応する反転出力信
号は２ＪＫ型フリツプフロツグ７６９（第４９Ｄ−９図
）に対して低レベル状態の開始と終υを与え、端子７２
５に現われる３ｆ、、（第４９Ｄ−１０図）で対称パル
クロックを発生する。
第４９Ｄ−１０，１１図を比較することによって分ルヨ
ウニ、パルクロックの位相は位相連続３ｆ、ｃ信号の２
〜ｉサイクルを除去することによって１８０°だけシフ
トされる。このため、２クリツプフロツプ７６９０入力
が低になった後、６ｆ、。の次の立上り縁に対応するパ
ルクロックの立上り縁はパルクロックの次の２つの立よ
、！７縁に止まるように低レベルに止まる。スリップフ
ロッグ７６９の入力が高になった後、６ｆ、。の次の立
上＃）縁でパルクロックは高レベルになるが、先のライ
ン（第４９Ｄ〜１１図）においてその位相に対し１８０
°の位相シフトを有しており、従って、各テレビジョン
ラインの副搬送波の７サイクルを除去する要求が達成さ
れる。
ウニ、パルクロックの位相は位相連続３ｆ、ｃ信号の２
〜ｉサイクルを除去することによって１８０°だけシフ
トされる。このため、２クリツプフロツプ７６９０入力
が低になった後、６ｆ、。の次の立上り縁に対応するパ
ルクロックの立上り縁はパルクロックの次の２つの立よ
、！７縁に止まるように低レベルに止まる。スリップフ
ロッグ７６９の入力が高になった後、６ｆ、。の次の立
上＃）縁でパルクロックは高レベルになるが、先のライ
ン（第４９Ｄ〜１１図）においてその位相に対し１８０
°の位相シフトを有しており、従って、各テレビジョン
ラインの副搬送波の７サイクルを除去する要求が達成さ
れる。
カウント・デコーダ７７２Ｖｉカウンタ７７０に結合さ
れ、被選択カウントの後にグループＡ及びＢ制御信号を
発生し、それらの信号は端子７１９を介して４位相クロ
ック発生器７２０に導入される。グループＡ制御信号は
前述したようにライン７６６上のパルスとして被ゲート
位相補正器に供給される。
れ、被選択カウントの後にグループＡ及びＢ制御信号を
発生し、それらの信号は端子７１９を介して４位相クロ
ック発生器７２０に導入される。グループＡ制御信号は
前述したようにライン７６６上のパルスとして被ゲート
位相補正器に供給される。
４位相クロック発生器７２０けＳ型フィルタ・シフト・
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル３ ｆ、。
レジスタ７５０Ａ、Ｂ及び７５１Ａ、Ｂの被選択タイミ
ング制御を行ない、それによって、対称パル３ ｆ、。
サンプルクロックを使用して、テレビジョンライン毎の
整数、例えば６８０のサンプル金発生する要件を濁す。
整数、例えば６８０のサンプル金発生する要件を濁す。
これによシライン毎に整数プラス７の副搬送波サイクル
によって生じる問題をうまく解決し、ｉサイクルはライ
ンからラインへの正しいサンプリングを妨げ、そして除
去されるか又は神償されなければならない。このため４
位相クロック発生器７２０は端子７２５ヲ介してパルク
ロック、１アウト・オブ４．２進デコーダ７７４、第４
８Ａ、Ｂ図のシフトレジスメステージ選択器７５２Ａ（
及び選択器７５３Ｂ）に結合された４分割（÷４）２進
カウンタ７７５を備えている。２進デコーダ７７４のデ
ータ入力は高レベルに接続式れていて、被選択出力は低
レベルに等しく、選択されていない出力は高レベルに等
しい。シフトレジスタ選択器７５２Ａ及び７５２Ｂはカ
ウントデコーダ７７２からのグループＡ及びＢ制御信号
に応答してシフトレジスタ・グループＡ又はＢからのデ
ィジタル語を選択する広帯＃、選択器７５４（第４８Ａ
図）に接続されている。２進デコーダ７７４はラッチ７
７５、従って４Ｄ型７リツグ７０ツブ７７６ ａ −ｄ
に接続されている。出力がその入力に追従するラッチ７
７５はパルクロックに接続され、フリップフロップ７７
６ａ−ｄはインバータ７７７ヲ介してこれに接続されて
いる。４位相クロックはインバータステージを介して、
フリップフロップ７７６ａＮｄの出力φ１．φ２．φ３
及びφ４に発生され、第４９Ｄ−１２−１５図に示され
ている。クロックφ１〜φ４は櫛型フィルタ７１１（第
４８Ａ−Ｂ図）のシフトレジスタ７５１Ａ （及び７５
１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジスタ７５
０Ａに導入される。ビデオ入力信号はシフトレジスタの
端子７００に導入される。
によって生じる問題をうまく解決し、ｉサイクルはライ
ンからラインへの正しいサンプリングを妨げ、そして除
去されるか又は神償されなければならない。このため４
位相クロック発生器７２０は端子７２５ヲ介してパルク
ロック、１アウト・オブ４．２進デコーダ７７４、第４
８Ａ、Ｂ図のシフトレジスメステージ選択器７５２Ａ（
及び選択器７５３Ｂ）に結合された４分割（÷４）２進
カウンタ７７５を備えている。２進デコーダ７７４のデ
ータ入力は高レベルに接続式れていて、被選択出力は低
レベルに等しく、選択されていない出力は高レベルに等
しい。シフトレジスタ選択器７５２Ａ及び７５２Ｂはカ
ウントデコーダ７７２からのグループＡ及びＢ制御信号
に応答してシフトレジスタ・グループＡ又はＢからのデ
ィジタル語を選択する広帯＃、選択器７５４（第４８Ａ
図）に接続されている。２進デコーダ７７４はラッチ７
７５、従って４Ｄ型７リツグ７０ツブ７７６ ａ −ｄ
に接続されている。出力がその入力に追従するラッチ７
７５はパルクロックに接続され、フリップフロップ７７
６ａ−ｄはインバータ７７７ヲ介してこれに接続されて
いる。４位相クロックはインバータステージを介して、
フリップフロップ７７６ａＮｄの出力φ１．φ２．φ３
及びφ４に発生され、第４９Ｄ−１２−１５図に示され
ている。クロックφ１〜φ４は櫛型フィルタ７１１（第
４８Ａ−Ｂ図）のシフトレジスタ７５１Ａ （及び７５
１Ｂ ）と共に１Ｈ遅延線７１０のシフトレジスタ７５
０Ａに導入される。ビデオ入力信号はシフトレジスタの
端子７００に導入される。
動作時に、オーバラップする４位相クロックφ１〜φ４
（１５０−Ｈ秒）は多重ステージ、２位相シフトレジス
タ７５０Ａ（７５１Ａ）に与えられ、所要クロッキング
速度を得るため連続的４ビツト対を別のステージにクロ
ックすることなしに、その速度を操作できない。第ａｑ
Ｄ−１ｏ図のパルクロツタの２−１サイクル時に４位相
クロックは第ａｑＤ−１２−１５図に示す如く不能化さ
れて正しい１Ｈ遅延全与える。更に、５１２ビツトの容
慧を有するシフトレジスタが容易に利用可能なので、こ
れらは１水平ライン遅延に対応する６８０ビツトを与え
るために使用される。
（１５０−Ｈ秒）は多重ステージ、２位相シフトレジス
タ７５０Ａ（７５１Ａ）に与えられ、所要クロッキング
速度を得るため連続的４ビツト対を別のステージにクロ
ックすることなしに、その速度を操作できない。第ａｑ
Ｄ−１ｏ図のパルクロツタの２−１サイクル時に４位相
クロックは第ａｑＤ−１２−１５図に示す如く不能化さ
れて正しい１Ｈ遅延全与える。更に、５１２ビツトの容
慧を有するシフトレジスタが容易に利用可能なので、こ
れらは１水平ライン遅延に対応する６８０ビツトを与え
るために使用される。
グループＡシフトレジスタ７５０Ａ及び１Ｈ遅延線７１
０，７１１のみのタイミング制御は＠４９０図に示され
ているけれど、バルクロックライン７２５及びグループ
Ｂ制御信号ライン７１９は１Ｈ遅延線７１０（第４８Ａ
図）のグループＢシフトレジスタに導入される。更に１
Ｈ遅延ｆｉ１７１１ （第４８Ｃ図）に１ＨＪ延線７１
０と同じで、同様にしてパルクロック及びグループＡ及
びＢ制御信号を使用する。
０，７１１のみのタイミング制御は＠４９０図に示され
ているけれど、バルクロックライン７２５及びグループ
Ｂ制御信号ライン７１９は１Ｈ遅延線７１０（第４８Ａ
図）のグループＢシフトレジスタに導入される。更に１
Ｈ遅延ｆｉ１７１１ （第４８Ｃ図）に１ＨＪ延線７１
０と同じで、同様にしてパルクロック及びグループＡ及
びＢ制御信号を使用する。
第４９Ａ、Ｂ図は第４９Ｃ図の制御手段７０９及びまた
第１８図の奇数対称を有するトランスパーサルフィルタ
７０５のディジタル型の一実施例を示しておシ、後者は
被除去色度及び１Ｈ遅延化広帯域信号を受信する１子７
０３ｂ及び７０２１備えている。
第１８図の奇数対称を有するトランスパーサルフィルタ
７０５のディジタル型の一実施例を示しておシ、後者は
被除去色度及び１Ｈ遅延化広帯域信号を受信する１子７
０３ｂ及び７０２１備えている。
フィルタ７０５の柚々の要素７１４〜７１８ｉｔ概略的
に図示されており、色度信号の位相を＋９０゜回転させ
る手段を規定しており、これによってインバータ手段７
１８は制御人カフ０７に応答して信号を１８０°反転す
る。−９００の回転は対応する符号変化、即ち第１８図
に示すものと反対の符号の入力を有する加算器７１５ａ
と７１５ｂのラッチをクロッキングすることによって発
生される。インバータ手段７１８は本質的に１８０°の
反転を行なう複数の排他的オアとして、ここでは規定さ
れている。
に図示されており、色度信号の位相を＋９０゜回転させ
る手段を規定しており、これによってインバータ手段７
１８は制御人カフ０７に応答して信号を１８０°反転す
る。−９００の回転は対応する符号変化、即ち第１８図
に示すものと反対の符号の入力を有する加算器７１５ａ
と７１５ｂのラッチをクロッキングすることによって発
生される。インバータ手段７１８は本質的に１８０°の
反転を行なう複数の排他的オアとして、ここでは規定さ
れている。
帯域フィルタは本質的に２７／３２の利得を有しており
、従って広帯域信号の利得はこの利得と合致しなければ
ならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化広
帯域信号は２７／３２を広帯域信号に乗算する２７／３
２乗算器ＦＲＯＭ７２２に結合され、単位利得を与える
。広帯域信号は次いで帯域フィルタ手段７０４によって
生じる色度チャンネルにおける遅延と、広帯域チャンネ
ルにおける遅延を等しくさせる遅延手段７２３（８ステ
ージ）を介して加算手段７０６に供給される。種々のラ
ッチ７２４は加算手段７０６と７０８間に設けられてお
り、加算手段７０６からの輝度信号のクロッキング時に
、中間信号の一時的蓄積を行なう。合成カラーテレビジ
ョン信号は被蓄積ビデオ信号の交番的にくシ返される再
生を組合せることによって第４９Ｂ図の加算手段７０８
を介して出力端子７２８に発生される。
、従って広帯域信号の利得はこの利得と合致しなければ
ならない。従って第４９Ａ、Ｂ図において１Ｈ遅延化広
帯域信号は２７／３２を広帯域信号に乗算する２７／３
２乗算器ＦＲＯＭ７２２に結合され、単位利得を与える
。広帯域信号は次いで帯域フィルタ手段７０４によって
生じる色度チャンネルにおける遅延と、広帯域チャンネ
ルにおける遅延を等しくさせる遅延手段７２３（８ステ
ージ）を介して加算手段７０６に供給される。種々のラ
ッチ７２４は加算手段７０６と７０８間に設けられてお
り、加算手段７０６からの輝度信号のクロッキング時に
、中間信号の一時的蓄積を行なう。合成カラーテレビジ
ョン信号は被蓄積ビデオ信号の交番的にくシ返される再
生を組合せることによって第４９Ｂ図の加算手段７０８
を介して出力端子７２８に発生される。
第４９Ｃ図のバルクロック発生器のブロック図は第４９
Ａ、Ｂ図に概略的に示されているが、第４９Ｃ図の４位
相クロック発生器７２０１ｄ第４８Ａ、Ｂ図に概略的に
示されている。発生器７６２及び７６０の動作は第４９
Ｃ図に記載されているので、第４９Ａ、Ｂ図の概略図に
おいては更に説明を必要としないであろう。
Ａ、Ｂ図に概略的に示されているが、第４９Ｃ図の４位
相クロック発生器７２０１ｄ第４８Ａ、Ｂ図に概略的に
示されている。発生器７６２及び７６０の動作は第４９
Ｃ図に記載されているので、第４９Ａ、Ｂ図の概略図に
おいては更に説明を必要としないであろう。
しかし更に第４９Ａ図はブランキングの挿入によるコン
ピュータ制御システム９２、ビット消去回路１２７及び
基準クロック発生器９４によって与えられる色度切換及
びフレーム切換入力を受信する端子７７８ヲ有している
。フレーム切換入力はシステム再生カラーバーストと連
紗位相８Ｃの位相を比較することによって発生された色
度反転可能化信号である。これらの位相が異なる時は、
フレームスイッチ入力は色度回路を反転させる状態にす
る。従ってフレーム切換入力は加算／ラッチステージ７
５６（第ｓｏＢ図）に供給される同じ色度反転可能信号
である色度反転可能信号の形で、後述する如くトランス
バーサル・フィルタ７０５への制御式カフ０７を、第４
９Ｂ及び５０Ａ図の端子７５７に発生する。第１８図に
おいて前述したように色度反転可能化信号は１画像フレ
ーム時に高レベルであって、変化されない入力を、反転
さぜる排他的オアを通過さぜ、別にフレームでは低レベ
ルで符号を変え、この補数を形成し、従って色濯を反転
する。端子７７８の色度切換入力はアンドゲート７７９
を介してフレーム切換入力に結合し、装置が蓄積手段（
ディスク／テープ）からの信号を受信していない時、例
えば装置が電子−電子モードであって色度反転が所望さ
れない時に、フレーム切換信号が反転を可能化すること
を阻止する。
ピュータ制御システム９２、ビット消去回路１２７及び
基準クロック発生器９４によって与えられる色度切換及
びフレーム切換入力を受信する端子７７８ヲ有している
。フレーム切換入力はシステム再生カラーバーストと連
紗位相８Ｃの位相を比較することによって発生された色
度反転可能化信号である。これらの位相が異なる時は、
フレームスイッチ入力は色度回路を反転させる状態にす
る。従ってフレーム切換入力は加算／ラッチステージ７
５６（第ｓｏＢ図）に供給される同じ色度反転可能信号
である色度反転可能信号の形で、後述する如くトランス
バーサル・フィルタ７０５への制御式カフ０７を、第４
９Ｂ及び５０Ａ図の端子７５７に発生する。第１８図に
おいて前述したように色度反転可能化信号は１画像フレ
ーム時に高レベルであって、変化されない入力を、反転
さぜる排他的オアを通過さぜ、別にフレームでは低レベ
ルで符号を変え、この補数を形成し、従って色濯を反転
する。端子７７８の色度切換入力はアンドゲート７７９
を介してフレーム切換入力に結合し、装置が蓄積手段（
ディスク／テープ）からの信号を受信していない時、例
えば装置が電子−電子モードであって色度反転が所望さ
れない時に、フレーム切換信号が反転を可能化すること
を阻止する。
第４９Ａ、Ｂ図において、バルクロック発生器はまた÷
２ＪＫ ７リツプフロツプ７６９及びインバータ７８０
の反転ビンを介してライン７８１，７８２にパルクロッ
クを発生する。そのバルクロックは通常、加算手段７５
１ａ、ｂ、乗算器ＦＲＯＭ、７１６ａ、ｂ。
２ＪＫ ７リツプフロツプ７６９及びインバータ７８０
の反転ビンを介してライン７８１，７８２にパルクロッ
クを発生する。そのバルクロックは通常、加算手段７５
１ａ、ｂ、乗算器ＦＲＯＭ、７１６ａ、ｂ。
１サンプル遅延線７１４ａ、 ｂ、 ｃ及び遅延手段７
２３と関連した種々のラッチをクロックするために使用
される。
２３と関連した種々のラッチをクロックするために使用
される。
第１９図は色度分離システムの別の実施例を示しており
、第１７図と同様の要素には同様の記号が付しである。
、第１７図と同様の要素には同様の記号が付しである。
第１７．１８．４９図のトランスパーナル・フィルタ７
０５は制御式カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されている。
０５は制御式カフ０７ａを介して選択的に可能化される
ディジタル反転手段７０５ａによって置換されている。
あるフレームにおいてその反転手段は帯域フィルタ７０
４ａからの入来信号を変化させずに通過させるが、別の
フレームにおいて制御式カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のピッ）−ｉ１８０
°シフトさせるため、反転可能化信号をインバータ手段
に与える。加算手段７０６ａから取り出された輝度値Ｊ
ｉ４Ｆは加算手段７０８に送られ、後者の手段は前述し
たように、合成カラーテレビジョン信号を端子７２８に
発生する。
４ａからの入来信号を変化させずに通過させるが、別の
フレームにおいて制御式カフ０７ａは加算手段７０８へ
の導入に先立って入来ディジタル語のピッ）−ｉ１８０
°シフトさせるため、反転可能化信号をインバータ手段
に与える。加算手段７０６ａから取り出された輝度値Ｊ
ｉ４Ｆは加算手段７０８に送られ、後者の手段は前述し
たように、合成カラーテレビジョン信号を端子７２８に
発生する。
第２０図は第１９図の別の実施例の変形例で、加算手段
７０６は除去され、インバータ手段７０５ａはインバー
タ手段７［１６ｂによって置換されている。
７０６は除去され、インバータ手段７０５ａはインバー
タ手段７［１６ｂによって置換されている。
第２０図のブロック［ｑにおける同様の要素は同様の記
号が付でれている。インバータ手段７０５ｂは帯域フィ
ルタ７０４、従って減算処理を行なうようになっている
加算手段７０８ａの負入力に結合されているディジタル
２倍化（×２）ステージを構成している。第ａｑＥ、Ｆ
図に示す如く、×２ステージ７５６ａは実際には帯域フ
ィルタ手段７０４の出力に配設され、第５０Ｂ図の加算
／ラッチステージ７５６に対応する。端子７０２上の１
Ｈ遅延化広帯域信号は加算手段７０８ａの正入力に導入
される。
号が付でれている。インバータ手段７０５ｂは帯域フィ
ルタ７０４、従って減算処理を行なうようになっている
加算手段７０８ａの負入力に結合されているディジタル
２倍化（×２）ステージを構成している。第ａｑＥ、Ｆ
図に示す如く、×２ステージ７５６ａは実際には帯域フ
ィルタ手段７０４の出力に配設され、第５０Ｂ図の加算
／ラッチステージ７５６に対応する。端子７０２上の１
Ｈ遅延化広帯域信号は加算手段７０８ａの正入力に導入
される。
動作時に、×２ステージ７５６ａは制御式カフ ０７
ｂ、即ち色度反転可能化信号により制御されて、あるフ
レームでの負のステージは、１ＨＪ延化広帯域信号のみ
から加算手段７０８ａが合成カラーテレビジョン信号を
再構成するような零出力を発生する。他のフレームにお
いて色度反転可能化信号（７０７ｂ ）は×２ステージ
７５６ａが櫛型フィルタ手段７０１からの広帯域信号と
一緒に、加算手段７０８ａの食入カヘデイジタル信号を
通過せしめるのを不能化する。２倍化処理は実際にはラ
インを１ビツトシフトすることによって行なわれるので
、加算手段７０８ａを介しての広帯域信号からの２倍化
色度信号の減算は他の交番的にく９返しうる再生を加え
合せて、端子７２８上の合成カラーテレビジョン信号を
規定する。第２０図のシステムは加算手段７０６が除去
されている点で簡単になっている。いずれにしても、第
１９．２０図のシステムは第１７．１８及び４９図のシ
ステムより、くり返しの再生時に色度信号の調整の程度
が少ない。
ｂ、即ち色度反転可能化信号により制御されて、あるフ
レームでの負のステージは、１ＨＪ延化広帯域信号のみ
から加算手段７０８ａが合成カラーテレビジョン信号を
再構成するような零出力を発生する。他のフレームにお
いて色度反転可能化信号（７０７ｂ ）は×２ステージ
７５６ａが櫛型フィルタ手段７０１からの広帯域信号と
一緒に、加算手段７０８ａの食入カヘデイジタル信号を
通過せしめるのを不能化する。２倍化処理は実際にはラ
インを１ビツトシフトすることによって行なわれるので
、加算手段７０８ａを介しての広帯域信号からの２倍化
色度信号の減算は他の交番的にく９返しうる再生を加え
合せて、端子７２８上の合成カラーテレビジョン信号を
規定する。第２０図のシステムは加算手段７０６が除去
されている点で簡単になっている。いずれにしても、第
１９．２０図のシステムは第１７．１８及び４９図のシ
ステムより、くり返しの再生時に色度信号の調整の程度
が少ない。
従って試１９．２０図のシステムは被反転フレームの７
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しがし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
の程度の飽和を以て、被反転化フレームにおける色度の
完全な飽和を与える。しがし反転処理を含む全てのディ
ジタル処理によって与えられる安定性の改善により、カ
ラー縁を可視的に改善する。
第４９Ｅ、Ｆ’図は第２０図に示すディジタル色度分離
処理システム用のインバータ手段及び制御手段の概略を
示す。このため１Ｈ遅延化広帯域信号は櫛型フィルタ手
段７０１（第４ａＢ図９から端子７０２を介して導入さ
れ、帯域フィルタ手段７ｏ４の出力である被除去色度信
号は第５０Ｂ図の端子７０３ｂから（ここではインバー
タ手段の部分を形成している）デジタル×２ステージ７
５６ａを介して導入される。説明を簡単にするため第５
０Ｂ図のデジタル×２ステージ７５６に対応するインバ
ータ手段７０５ｂの部分は端子７０３ｂの後に挿入され
た点線のブロック７５６ａによって第ａｃｐＥ図に示さ
れている。前述したように制御入カフ０７ｂは端子７５
７上の色度反転可能化信号に対応する。従って後者の可
能化信号は被反転フレーム上のラッチステージのクリア
入力を可能化し、それを介しての信号の通過を狙止し、
帯域フィルタから加算手段７０８ａへの零入力を実陥に
与える。反転フレームにおいて、色度反転可能化信号は
ラッチステージ７５６ａのクリア入力が色度信号を通過
させるのを不能化する。２倍化処理はワイヤ接続をシフ
トすることによって行なわれ、色度信号を２倍にするた
め、ディジタル飴のビットシフトを行なう。
処理システム用のインバータ手段及び制御手段の概略を
示す。このため１Ｈ遅延化広帯域信号は櫛型フィルタ手
段７０１（第４ａＢ図９から端子７０２を介して導入さ
れ、帯域フィルタ手段７ｏ４の出力である被除去色度信
号は第５０Ｂ図の端子７０３ｂから（ここではインバー
タ手段の部分を形成している）デジタル×２ステージ７
５６ａを介して導入される。説明を簡単にするため第５
０Ｂ図のデジタル×２ステージ７５６に対応するインバ
ータ手段７０５ｂの部分は端子７０３ｂの後に挿入され
た点線のブロック７５６ａによって第ａｃｐＥ図に示さ
れている。前述したように制御入カフ０７ｂは端子７５
７上の色度反転可能化信号に対応する。従って後者の可
能化信号は被反転フレーム上のラッチステージのクリア
入力を可能化し、それを介しての信号の通過を狙止し、
帯域フィルタから加算手段７０８ａへの零入力を実陥に
与える。反転フレームにおいて、色度反転可能化信号は
ラッチステージ７５６ａのクリア入力が色度信号を通過
させるのを不能化する。２倍化処理はワイヤ接続をシフ
トすることによって行なわれ、色度信号を２倍にするた
め、ディジタル飴のビットシフトを行なう。
１Ｈ遅延化広帯域信号は第４９Ａ図の遅延手段７２３に
類似した遅延手段７２５ａ （第ａｑＥ図）に導入され
、広帯域信号中の遅延を帯域フィルタ手段７０４を介し
て導入される色度信号の遅延と、等しくさせる。帯域信
号は次いで利得調整機能を行なう２７７３２乗算器７２
２ａ （第４９Ｅ、Ｆ図）に導入てれる。２７７３２乗
算器７２２ａからの広帯域信号にデジタル×２ステージ
７５６ａからの出力と一緒に、加算手段７０２ａに導入
される。合成ビデオ信号は交番的フレーム上で行なわれ
る減算処理により、加算手段７０８ａによる交番にくり
返しうる再生時に端子７２８に発生される。
類似した遅延手段７２５ａ （第ａｑＥ図）に導入され
、広帯域信号中の遅延を帯域フィルタ手段７０４を介し
て導入される色度信号の遅延と、等しくさせる。帯域信
号は次いで利得調整機能を行なう２７７３２乗算器７２
２ａ （第４９Ｅ、Ｆ図）に導入てれる。２７７３２乗
算器７２２ａからの広帯域信号にデジタル×２ステージ
７５６ａからの出力と一緒に、加算手段７０２ａに導入
される。合成ビデオ信号は交番的フレーム上で行なわれ
る減算処理により、加算手段７０８ａによる交番にくり
返しうる再生時に端子７２８に発生される。
第４９Ａ、Ｂ図の回路における如く、第４９Ｅ、Ｆ図は
入カフ５８．７５９．７６０及び７６１、バルクロック
発生器７６２及びカウントデコーダ７２２と共に端子７
１９上のグループＡ、Ｂ制御信号及び端子７２５上のパ
ルクロックを有する制御手段７０９を含んでいる。前述
したように端子７５７上の色度反転可能化信号はデジタ
ル×２ステージ７５６ａに導入される。インバータ７８
０を介してＪＫフリップフロッグ７６９によって与えら
れるバルクロックはライン７８１．７８２を介して遅延
手段７３２ａ、２７／３２乗算器７２２ａ及び加算手段
７０８ａに関連し九種々のラッチに導入され、先の論理
処理要素から次の論理処理要素へのディジタル信号をク
ロックする。
入カフ５８．７５９．７６０及び７６１、バルクロック
発生器７６２及びカウントデコーダ７２２と共に端子７
１９上のグループＡ、Ｂ制御信号及び端子７２５上のパ
ルクロックを有する制御手段７０９を含んでいる。前述
したように端子７５７上の色度反転可能化信号はデジタ
ル×２ステージ７５６ａに導入される。インバータ７８
０を介してＪＫフリップフロッグ７６９によって与えら
れるバルクロックはライン７８１．７８２を介して遅延
手段７３２ａ、２７／３２乗算器７２２ａ及び加算手段
７０８ａに関連し九種々のラッチに導入され、先の論理
処理要素から次の論理処理要素へのディジタル信号をク
ロックする。
第４９Ｅ、Ｆ図の種々の論理素子は従って木質的に第４
９Ａ、Ｂ図のものと同様でろる。
９Ａ、Ｂ図のものと同様でろる。
第２１図は前述し九ように一般的に機能するが、単一蓄
積カラーフィールドのくり返しつる再生によって合成カ
ラーテレビジョン信号を再構成するディジクル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０３ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域信号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号は端子７０３を介してイン
バータ手段７０５ｃ、特に第１７．１８．４９図のもの
に類似した奇数対称を有するトランスバーサル・フィル
タ７０５、％子スイッチ手段７３７への第５人力及び第
２電子スイッチ手段７３８への第１人力に導入される。
積カラーフィールドのくり返しつる再生によって合成カ
ラーテレビジョン信号を再構成するディジクル色度分離
処理システムのブロック図を示す。先の図におけるよう
に、類似の要素には同じような記号が付されている。従
って色度信号は櫛型フィルタ手段７０１を介してカラー
・フィールド広帯域信号から分離され、端子７０３ａを
介して帯域フィルター手段７０４に導入される。１Ｈ遅
延化広帯域信号は端子７０２を介して加算手段７０６に
導入される。被除去色度信号は端子７０３を介してイン
バータ手段７０５ｃ、特に第１７．１８．４９図のもの
に類似した奇数対称を有するトランスバーサル・フィル
タ７０５、％子スイッチ手段７３７への第５人力及び第
２電子スイッチ手段７３８への第１人力に導入される。
それらのスイッチの入力の数け合成カラーテレビジョン
信号の４フイールドを再構成するために使用される単一
フィールドの再生数に対応している。従ってトランスバ
ーサル・フィルタ７０５からの出力はスイッチ出段７６
７への第２人力及びスイッチ手段７３８への第４人力に
接続ケれている。スイッチ手段７３７からの出力は第２
０．４９Ｅ、Ｆ図のインバータ手段７０５ｂ （又は第
１９図のインバータ手段７０５ａ ）に類似したインバ
ータ手段に接続さねており、次いでスイッチ手段７６８
の第２及び第３人力に接続されている。後者の出力は加
算手段７０８の一人力に接続され、加算手段７０６の出
力は加算手段７０８の他の入力に接続されている。制御
手段７０９は制御入カフ０７Ｃを介してスイッチ信号を
発生し、フィールド速度でその入力を介してスイッチ手
段７３７，７３８ｉ歩進ｊ＄、）ランスバーサル・フィ
ルタ７０５及びインバータ手段７０５ｂを可能化し、前
述したようにフィルタ段７０１．７０４、加算手段７０
６．７０８を制御する。
信号の４フイールドを再構成するために使用される単一
フィールドの再生数に対応している。従ってトランスバ
ーサル・フィルタ７０５からの出力はスイッチ出段７６
７への第２人力及びスイッチ手段７３８への第４人力に
接続ケれている。スイッチ手段７３７からの出力は第２
０．４９Ｅ、Ｆ図のインバータ手段７０５ｂ （又は第
１９図のインバータ手段７０５ａ ）に類似したインバ
ータ手段に接続さねており、次いでスイッチ手段７６８
の第２及び第３人力に接続されている。後者の出力は加
算手段７０８の一人力に接続され、加算手段７０６の出
力は加算手段７０８の他の入力に接続されている。制御
手段７０９は制御入カフ０７Ｃを介してスイッチ信号を
発生し、フィールド速度でその入力を介してスイッチ手
段７３７，７３８ｉ歩進ｊ＄、）ランスバーサル・フィ
ルタ７０５及びインバータ手段７０５ｂを可能化し、前
述したようにフィルタ段７０１．７０４、加算手段７０
６．７０８を制御する。
周知のように、９０°位相同転はフィールド中に副搬送
波が整数プラス７サイクルあるので、フィールド間に必
要と芒れる。従ってインバータ手段７０５Ｃはその４つ
の連続した再生の各々において９０°だけ単一蓄積フィ
ールドのシフトを行なって合成カラーテ１／ビジョン信
号の４つのフィールドを再構成する。このため被蓄積フ
ィールドの最初の再生時にスイッチ手段７３８はその第
１人力に歩進されて、帯域フィルタ手段７０４から直接
スイッチ手段７３８を介して加算手段７０８に、被除去
色度信号を、加算手段７０６からの入来輝度信号と一緒
に送る。０８位相シフトでの第１フイールドは端子７２
８に送られる。
波が整数プラス７サイクルあるので、フィールド間に必
要と芒れる。従ってインバータ手段７０５Ｃはその４つ
の連続した再生の各々において９０°だけ単一蓄積フィ
ールドのシフトを行なって合成カラーテ１／ビジョン信
号の４つのフィールドを再構成する。このため被蓄積フ
ィールドの最初の再生時にスイッチ手段７３８はその第
１人力に歩進されて、帯域フィルタ手段７０４から直接
スイッチ手段７３８を介して加算手段７０８に、被除去
色度信号を、加算手段７０６からの入来輝度信号と一緒
に送る。０８位相シフトでの第１フイールドは端子７２
８に送られる。
被蓄積フィールドの第２の再生時に、スイッチ手段７３
７．７３８はその第２人力に歩進され、色度ｍＭＨ）ラ
ンスバーサル・フィルタ７０５、スイッチ７３７、イン
バータ手段７０５ｂ及びスイッチ手段７３８の第２人力
を介して加算手段７０８に送られる。
７．７３８はその第２人力に歩進され、色度ｍＭＨ）ラ
ンスバーサル・フィルタ７０５、スイッチ７３７、イン
バータ手段７０５ｂ及びスイッチ手段７３８の第２人力
を介して加算手段７０８に送られる。
トランスバーサル・フィルタ７０５は位相シフト、例え
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
は１８０°の位相シフトを与えて、色度信号の周波数成
分を＋２７００回転させる。
ば９０°の位相シフトを与え、インバータ手段７０５ｂ
は１８０°の位相シフトを与えて、色度信号の周波数成
分を＋２７００回転させる。
前記フィールドの＃！３の再生時に、スイッチ手段７３
７．７３８はその＠６人力に歩進されて、色度信号はス
イッチ手段７３７、インバータ手段７０５ｂ及びスイッ
チ手段７６Ｂの第５入力を介して加算手段７０８に送ら
れる。従って色度信号は＋１８０°回転される。
７．７３８はその＠６人力に歩進されて、色度信号はス
イッチ手段７３７、インバータ手段７０５ｂ及びスイッ
チ手段７６Ｂの第５入力を介して加算手段７０８に送ら
れる。従って色度信号は＋１８０°回転される。
第４の再生時にスイッチ手段７５Ｂは、その第４人力に
歩進されて、色度信号はトランスバーサルフィルタ７０
５のみを介して加算手段７０８に送られ、色度信号を＋
９０°回転させる。４つのフィールドは加算手段７０Ｂ
により連続的再生時に組み合されで、端子７２７上に合
成カラーテレビジョン信号全発生する。
歩進されて、色度信号はトランスバーサルフィルタ７０
５のみを介して加算手段７０８に送られ、色度信号を＋
９０°回転させる。４つのフィールドは加算手段７０Ｂ
により連続的再生時に組み合されで、端子７２７上に合
成カラーテレビジョン信号全発生する。
位相シフトの符号ｉｊ：変化せしめ得るもので、その回
路の接続及びこれへのクロックは対応するようになって
おり、フィールドの第２再生時にトランスバーサル・フ
ィルタ７０５は色度を一９０°回転させ、加算手段７０
８に結合されている。第３の再生時にインバータ手段７
０５ｂは色度を一１８０°回転プぜ、第４の再生時じト
ランスバーサル・フィルタ７０５は一９０°の回転を与
え、−１８０°の回転を与えるインバータ手段７０５ｂ
に結合され、その組合せにより色度は一２７０°シフト
され、従って再生の間９０°の位相シフトを与える。
路の接続及びこれへのクロックは対応するようになって
おり、フィールドの第２再生時にトランスバーサル・フ
ィルタ７０５は色度を一９０°回転させ、加算手段７０
８に結合されている。第３の再生時にインバータ手段７
０５ｂは色度を一１８０°回転プぜ、第４の再生時じト
ランスバーサル・フィルタ７０５は一９０°の回転を与
え、−１８０°の回転を与えるインバータ手段７０５ｂ
に結合され、その組合せにより色度は一２７０°シフト
され、従って再生の間９０°の位相シフトを与える。
制御手段７０９はパルクロック、４位相クロック、色度
反転可能化信号等を、インバータ手段、７０５ｃ、フィ
ルター・手段７０１．７０４及び加算手段７０６゜７０
８等の種々の要素に与える。
反転可能化信号等を、インバータ手段、７０５ｃ、フィ
ルター・手段７０１．７０４及び加算手段７０６゜７０
８等の種々の要素に与える。
周知の如く、合成カラーテレビジョン信号が単一フィー
ルドから再構成される時、水平同期パルスは交番的フィ
ールド上での７水平ライン遅延の加算なしに、連続的再
生時に配列されない。第２１図の色度処理装置は直接に
はこの問題に関連しておらず、所望の連続したフィール
ドを分配するけれど、その使用は垂直間隔を検出し、こ
れに応答して１ライン遅延を挿入する補助手段を必要と
する。
ルドから再構成される時、水平同期パルスは交番的フィ
ールド上での７水平ライン遅延の加算なしに、連続的再
生時に配列されない。第２１図の色度処理装置は直接に
はこの問題に関連しておらず、所望の連続したフィール
ドを分配するけれど、その使用は垂直間隔を検出し、こ
れに応答して１ライン遅延を挿入する補助手段を必要と
する。
３ｆｏサンプリング速度は上述したように使用はれてい
るが、他のす／ブリング速度も使用しうる。
るが、他のす／ブリング速度も使用しうる。
例えばａｆ、ｃ、 １６１５ ｆ、、等も使用しうる。
１テレビジヨンライン当シ整数のサンプルを与えるサン
プリング速度は、パルクロックを必要としない、即ちパ
ルクロック発生器７６２を省略しうるので、有効である
。従ってバルクロックは色度分離及び処理機能を実施す
るために、必らずしも必要でない。更に２７７３２乗算
器及び乗算器ＰＲＯＭ５のような要素は単位利得の帯域
フィルタが用いられる場合、装ｆｉｔから除去しうる。
プリング速度は、パルクロックを必要としない、即ちパ
ルクロック発生器７６２を省略しうるので、有効である
。従ってバルクロックは色度分離及び処理機能を実施す
るために、必らずしも必要でない。更に２７７３２乗算
器及び乗算器ＰＲＯＭ５のような要素は単位利得の帯域
フィルタが用いられる場合、装ｆｉｔから除去しうる。
ブランキング挿入及びビット消去回路によって実行され
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化嘔ぜるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとりうる。従って、もしデ
ィスクバックの外側のトラックが再生されていて、次の
アドレスされたスチル像が同じディスクパックの内側ト
ラック上にあるならば、はとんど完全に４フイールドの
時間がヘッドを新しい位置に動かすために必要とされる
。この期間にブラック画を有することは本質的に喜ばし
いことではないので、グレーレベルが挿入される。その
回路はまた再生時に特別の効果を与えるため、１フイー
ルドのサンプルを規定１又はそれ以上のビットが論理０
の状態に本質的にリセットせしめるビット消去動作を行
なうようになっている。また第９人図のブロック１２７
に示す回路はディジタル−アナログ変換回路１０２によ
って、パルフラグ信号から被パル操作化５ＳＣクロツク
信号を発生し、かつまた位相調整できる連続的副搬送波
正弦信号を基準クロック発生回路９８によってその回路
に印加される連続的位相の６ＳＣ及び１／２ＳＣ方形波
信号から発生する。更に、その回路は前述したように基
準クロック発生回路９８において検出される画像フレー
ムの第２の再生時に現れる１／２サイクルの３８Ｃを調
整するようになっている。再生動作時に受信テレビジョ
ン信号の交番的フレームの色度の位相を反転するため色
度分離処理回路１０１を可能化する色度反転可能化信号
は回路１２７によって発生され、ライン８７４（第２２
図）を介して出力される。
る機能は主に１つの絵又はスチル像が再生され、他のも
のが再生のためにアドレスされている時に、グレーレベ
ルを挿入すると共にブランキング期間にブラックレベル
を挿入することである。ディスク駆動ヘッドの移動は１
つの画像フレームから他のものへ変化嘔ぜるために、時
間が増大すればする程径方向への移動が大きくなる持続
時間の１乃至４フイールドをとりうる。従って、もしデ
ィスクバックの外側のトラックが再生されていて、次の
アドレスされたスチル像が同じディスクパックの内側ト
ラック上にあるならば、はとんど完全に４フイールドの
時間がヘッドを新しい位置に動かすために必要とされる
。この期間にブラック画を有することは本質的に喜ばし
いことではないので、グレーレベルが挿入される。その
回路はまた再生時に特別の効果を与えるため、１フイー
ルドのサンプルを規定１又はそれ以上のビットが論理０
の状態に本質的にリセットせしめるビット消去動作を行
なうようになっている。また第９人図のブロック１２７
に示す回路はディジタル−アナログ変換回路１０２によ
って、パルフラグ信号から被パル操作化５ＳＣクロツク
信号を発生し、かつまた位相調整できる連続的副搬送波
正弦信号を基準クロック発生回路９８によってその回路
に印加される連続的位相の６ＳＣ及び１／２ＳＣ方形波
信号から発生する。更に、その回路は前述したように基
準クロック発生回路９８において検出される画像フレー
ムの第２の再生時に現れる１／２サイクルの３８Ｃを調
整するようになっている。再生動作時に受信テレビジョ
ン信号の交番的フレームの色度の位相を反転するため色
度分離処理回路１０１を可能化する色度反転可能化信号
は回路１２７によって発生され、ライン８７４（第２２
図）を介して出力される。
ブランキング挿入及びビット消去回路１２７の動作は第
２２図に示すブロック図と関連して説明する。
２２図に示すブロック図と関連して説明する。
基準クロック発生器９８からのフレームａ延僅号はライ
ン８５７を介して排他的オアゲート８７２の１人力に入
力され、他の入力は基準論理回路１２５ｂから受信され
たパルフラグ信号を伝送するライン８７８によって供給
される。ゲート８７２の出力はステアリング論理８７６
に延長しているライン８７８′上に現れる。フレーム遅
延信号は画像フレーム速度でパルフラグ信号を反転する
ように動作し、それによってフレーム〜フレームの１／
２６８Ｃクロック期間オフセットを、再バルクロックに
重合し、これは、ブランキング挿入及びビットミューテ
ィング回路１２７の出力と以後のデジタル−アナログ変
換回路１０２で用いられ、最終出力ビデオの再位置決め
を行う。
ン８５７を介して排他的オアゲート８７２の１人力に入
力され、他の入力は基準論理回路１２５ｂから受信され
たパルフラグ信号を伝送するライン８７８によって供給
される。ゲート８７２の出力はステアリング論理８７６
に延長しているライン８７８′上に現れる。フレーム遅
延信号は画像フレーム速度でパルフラグ信号を反転する
ように動作し、それによってフレーム〜フレームの１／
２６８Ｃクロック期間オフセットを、再バルクロックに
重合し、これは、ブランキング挿入及びビットミューテ
ィング回路１２７の出力と以後のデジタル−アナログ変
換回路１０２で用いられ、最終出力ビデオの再位置決め
を行う。
排他的オアゲート８７２を介してフレーム遅延、スイッ
チ信号によって変調されるパル・ディジタル−アナログ
変換クロックによってディジタル−アナログ変換器１０
２内でのビデオデータの信頼性ある再位置決め及びデー
タストローブを確実にするため、ビデオデータ自体は１
／２クロック期間だけ選択的に遅延され、そのデータの
ストローブはビット間の摺移時に発生されないようにな
っている。
チ信号によって変調されるパル・ディジタル−アナログ
変換クロックによってディジタル−アナログ変換器１０
２内でのビデオデータの信頼性ある再位置決め及びデー
タストローブを確実にするため、ビデオデータ自体は１
／２クロック期間だけ選択的に遅延され、そのデータの
ストローブはビット間の摺移時に発生されないようにな
っている。
このことは下記の如く第２２図に示す回路の上刃部分に
よって達成される。色度処理回路１０１からのとデオデ
ータは８ビツトラツテ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビツトデータマ
ルチプレクサ８５４と共に他の８ビツトラツチ８５３に
延長しているライン８５２上に現れる。ラッチ８５１及
び８５３はライン８５５上の連続的位相の６８０クロツ
クによってクロックされ、８ビツトラツチ８５３の出力
はライン８５６を介してマルチプレクサ８５４に与えら
れる。それらの各ラッチはライン８５２上に現れるデー
タが３８Ｃの１／２サイクル遅延されるように、５ＳＣ
の１／２サイクルの遅延によりライン８５０からのデー
タを効果的クロックするが、ライン８５６上のデータは
２つのラッチによりクロックされることによって３ＳＣ
の完全な１サイクルの遅延全盲する。同じデータがライ
ン８５２，８５６によってマルチプレクサ８５４に与え
るが、ライン８５６上のデータはライン８５２上のデー
タに対して５ＳＣの１／２サイクル遅延される。
よって達成される。色度処理回路１０１からのとデオデ
ータは８ビツトラツテ８５１に延長しているライン８５
０上に与えられ、その出力は４−１の８ビツトデータマ
ルチプレクサ８５４と共に他の８ビツトラツチ８５３に
延長しているライン８５２上に現れる。ラッチ８５１及
び８５３はライン８５５上の連続的位相の６８０クロツ
クによってクロックされ、８ビツトラツチ８５３の出力
はライン８５６を介してマルチプレクサ８５４に与えら
れる。それらの各ラッチはライン８５２上に現れるデー
タが３８Ｃの１／２サイクル遅延されるように、５ＳＣ
の１／２サイクルの遅延によりライン８５０からのデー
タを効果的クロックするが、ライン８５６上のデータは
２つのラッチによりクロックされることによって３ＳＣ
の完全な１サイクルの遅延全盲する。同じデータがライ
ン８５２，８５６によってマルチプレクサ８５４に与え
るが、ライン８５６上のデータはライン８５２上のデー
タに対して５ＳＣの１／２サイクル遅延される。
基準クロック発生回路９８からのライン８５７上のフレ
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５８に延長している。他
の７レームにおいて、フレーム遅延信号はライン８５２
．８５６からのデータを交互に通過させて、前述したよ
うに画像フレームの２度目の再生時に現れる３ＳＣオフ
セツトの１／２サイクルを補正するように、アドレス制
御論理を指令する。
ーム遅延信号はライン８５９を介してマルチプレクサ８
５４を制御するアドレス論理８５８に延長している。他
の７レームにおいて、フレーム遅延信号はライン８５２
．８５６からのデータを交互に通過させて、前述したよ
うに画像フレームの２度目の再生時に現れる３ＳＣオフ
セツトの１／２サイクルを補正するように、アドレス制
御論理を指令する。
信号システム・インターフェース１１９を介してコンピ
ュータ制御システム９２によって与えられるブラック消
失又はグレー消去命令がライン８６゜及び８６１に与え
られる時、これらは基準入力回路９３Ａによって発生さ
れ、ライン８６２′に与えられる■駆動（ストローブ１
）によってラッチ８６２中にストローブされる。ラッテ
８６２は、その被蓄積指令に応じてアドレス制御論理８
５８を制裸して、とデオデータ列に挿入されるブラック
レベル又はブラックレベルデータが出力ライン８６５上
に現れるように、ライン８６３及び８６４上にブラック
又はグレーレベル・ディジタル情報を挿入するため、前
記論理がライン８５９に適当なレベルを与えるようにさ
せる。ブラック及びグレーレベルはこれらレベルをディ
ジタル的に規定する適当な８ビット語によシスイッチ８
６６及び８６７をセットすることによって発生される。
ュータ制御システム９２によって与えられるブラック消
失又はグレー消去命令がライン８６゜及び８６１に与え
られる時、これらは基準入力回路９３Ａによって発生さ
れ、ライン８６２′に与えられる■駆動（ストローブ１
）によってラッチ８６２中にストローブされる。ラッテ
８６２は、その被蓄積指令に応じてアドレス制御論理８
５８を制裸して、とデオデータ列に挿入されるブラック
レベル又はブラックレベルデータが出力ライン８６５上
に現れるように、ライン８６３及び８６４上にブラック
又はグレーレベル・ディジタル情報を挿入するため、前
記論理がライン８５９に適当なレベルを与えるようにさ
せる。ブラック及びグレーレベルはこれらレベルをディ
ジタル的に規定する適当な８ビット語によシスイッチ８
６６及び８６７をセットすることによって発生される。
選択可能ビットが消去されるべきものである時、ビット
消去制御ライン８６８は、ゲート８６７がアドレス制御
論理８５８に生じるライン８７１上のビット消去可能化
信号によって可能化されるならば、マルチプレクサにラ
イン８６９を介して与えられる。ビット消去はビデオの
セットアツプ・レベル変化させないようにブランキング
間隔時には禁止される。その禁止はライン８５８′を介
してＤ／Ａ変換及び同期挿入回路１０２，１０３によっ
てアドレス制御論理８５８に与えられるＨ及び■ゲート
化ブランキング信号によシ達成される。
消去制御ライン８６８は、ゲート８６７がアドレス制御
論理８５８に生じるライン８７１上のビット消去可能化
信号によって可能化されるならば、マルチプレクサにラ
イン８６９を介して与えられる。ビット消去はビデオの
セットアツプ・レベル変化させないようにブランキング
間隔時には禁止される。その禁止はライン８５８′を介
してＤ／Ａ変換及び同期挿入回路１０２，１０３によっ
てアドレス制御論理８５８に与えられるＨ及び■ゲート
化ブランキング信号によシ達成される。
パル５Ｃ信号の発生に関して連続的位相の１／２ＳＣ及
び６ＳＣは夫々、ライン８７３及び８５５上に現れ、１
／２ＳＣ信号はライン８７７を介してステアリング論理
８７６に延長している１７２８Ｃパルスを生成するパル
ス生成器８７５に与えられる。ライン８７８上にパルフ
ラグ信号は１／２ＳＣパルスを七ツ） （８７９）又は
リセット（８７８）の入力及びライン８５５上の６ＳＣ
信号によってクロックされる２分割器８８１に進められ
る。その出力はライン８７８上のパルフラグ信号のレベ
ルに応じてステアリング論理８７６によって適当に進め
られる１／２８Ｃパルスによシ位相が変化せしめられる
ライン８８２上の３ＳＣ信号である。
び６ＳＣは夫々、ライン８７３及び８５５上に現れ、１
／２ＳＣ信号はライン８７７を介してステアリング論理
８７６に延長している１７２８Ｃパルスを生成するパル
ス生成器８７５に与えられる。ライン８７８上にパルフ
ラグ信号は１／２ＳＣパルスを七ツ） （８７９）又は
リセット（８７８）の入力及びライン８５５上の６ＳＣ
信号によってクロックされる２分割器８８１に進められ
る。その出力はライン８７８上のパルフラグ信号のレベ
ルに応じてステアリング論理８７６によって適当に進め
られる１／２８Ｃパルスによシ位相が変化せしめられる
ライン８８２上の３ＳＣ信号である。
６８Ｃ及び１／２ＳＣ信号は粗バースト位相回路８８４
に与えられ、その出力は６８Ｃによってクロックされ、
６ラインを有する６ビツトシフトレジスタ中に至るライ
ン８８５上に現れて、制御器８８９によシ精のバースト
位相調整を行なう電圧可変コンデンサ回路８８８にライ
ン８８７を介して延長している各６０°のバースト位相
を検出せしめ、更に選択した位相バースト信号をライン
８８７に印加する。
に与えられ、その出力は６８Ｃによってクロックされ、
６ラインを有する６ビツトシフトレジスタ中に至るライ
ン８８５上に現れて、制御器８８９によシ精のバースト
位相調整を行なう電圧可変コンデンサ回路８８８にライ
ン８８７を介して延長している各６０°のバースト位相
を検出せしめ、更に選択した位相バースト信号をライン
８８７に印加する。
その出力は合成アナログテレビジョン信号用のバースト
を発生するに当って使用される連続的正弦波ＳＣ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加でれるライン８９０上のＳＣ方形波信号
である。
を発生するに当って使用される連続的正弦波ＳＣ信号を
出力ライン８９２上に発生するためリミッタ及びフィル
タ８９１に印加でれるライン８９０上のＳＣ方形波信号
である。
第２２図のブロック図の動作を実行するために使用でき
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な′＃Ｌ気
的気路概略図されている。第５１Ａ及び５１Ｂに示す回
路の動作は第２２図のブロック図で例示した回路とほぼ
同じように動作するので、更に詳細な説明は行なわない
。
る特別の回路は第５１Ａ及び５１Ｂ図の詳細な′＃Ｌ気
的気路概略図されている。第５１Ａ及び５１Ｂに示す回
路の動作は第２２図のブロック図で例示した回路とほぼ
同じように動作するので、更に詳細な説明は行なわない
。
しかし、アドレス制御論理８５８に関して、それはライ
ン８５９．８７１．８７４上に適当な指令を与えて、ラ
イン８６０．８６１．８６２’及び８７４′における制
御入力に応じて次のＤ／Ａ変換及び同期挿入回路１０２
にデータを通すためブランキング挿入及びビット消失回
路１２７を動作させる。コンピュータ制御システムによ
って与えられる制御信号からライン８７４′を介してエ
ンコーダスイッチ１２６により与えられるＥＥ／ＰＢ信
号はライン８６２′上の■駆動信号によってラッチ８６
２中にストローブされる。
ン８５９．８７１．８７４上に適当な指令を与えて、ラ
イン８６０．８６１．８６２’及び８７４′における制
御入力に応じて次のＤ／Ａ変換及び同期挿入回路１０２
にデータを通すためブランキング挿入及びビット消失回
路１２７を動作させる。コンピュータ制御システムによ
って与えられる制御信号からライン８７４′を介してエ
ンコーダスイッチ１２６により与えられるＥＥ／ＰＢ信
号はライン８６２′上の■駆動信号によってラッチ８６
２中にストローブされる。
再生動作が行なわハ２ると、ラッチ８６２は２つの回路
を可能化するために延畏しているライン８７４上に色度
反転可能化命令を与える。その回路の１つは前述したよ
うに色度分離処理回路１０１である。
を可能化するために延畏しているライン８７４上に色度
反転可能化命令を与える。その回路の１つは前述したよ
うに色度分離処理回路１０１である。
他のものけフレーム遅延スイッチライン８５７における
ナンドデー） ８５７ａである。ナントゲート８５７ａ
はその命令によってフレーム遅延スイッチ全アドレス制
御論理８５８に通すように可能化される。Ｅ−・Ｅへの
動作時に、ビデオイボ号の色度は反転されず前述ｌ〜た
フレーム〜フレームへの４６＋１秒のジッターは、連続
した４フイールド・カラー符号化テレビジョン信号が再
生システム９１の電子回路に与えられるので、再生シス
テム９１によって処理されるビデオ信号・中には現れな
い。ラッチ８６２にラッチされるＥ Ｂ／Ｐ Ｂ信号は
ナントゲート８５７ａ′ｊｆｃ不能化し、ライン８７４
から色度反転可能化信号状態を除去する。
ナンドデー） ８５７ａである。ナントゲート８５７ａ
はその命令によってフレーム遅延スイッチ全アドレス制
御論理８５８に通すように可能化される。Ｅ−・Ｅへの
動作時に、ビデオイボ号の色度は反転されず前述ｌ〜た
フレーム〜フレームへの４６＋１秒のジッターは、連続
した４フイールド・カラー符号化テレビジョン信号が再
生システム９１の電子回路に与えられるので、再生シス
テム９１によって処理されるビデオ信号・中には現れな
い。ラッチ８６２にラッチされるＥ Ｂ／Ｐ Ｂ信号は
ナントゲート８５７ａ′ｊｆｃ不能化し、ライン８７４
から色度反転可能化信号状態を除去する。
アドレス制御論理８５８はナントゲート８８５ａ 。
８８３ｂ及び８８３Ｃ並に、ナントゲート８８３ａ及び
８８５ｂによって与えられる命令を適当なマルチプレク
サ制御ライン８５９に送るマルチプレクサ８５８ａを備
えている。ナンドデー） ８８３ｃは上述した理由でブ
ランキング中にビット消去を禁止し、ライン８５８′を
介してゲート化ブランキング信号を受信するように接続
された３つの入力が設けられている。これら６つの機能
の何れかが能動的になるならば、８８５Ｃの関連入力は
低レベルになってライン８７１を高レベルにしビット消
去回路を不能化する。結局、ナントゲート８３４はブラ
ンキング間隔及びグレー ブラック消去動作時を除いて
ライン８７１上にビット消去可能化信号を与える。
８８５ｂによって与えられる命令を適当なマルチプレク
サ制御ライン８５９に送るマルチプレクサ８５８ａを備
えている。ナンドデー） ８８３ｃは上述した理由でブ
ランキング中にビット消去を禁止し、ライン８５８′を
介してゲート化ブランキング信号を受信するように接続
された３つの入力が設けられている。これら６つの機能
の何れかが能動的になるならば、８８５Ｃの関連入力は
低レベルになってライン８７１を高レベルにしビット消
去回路を不能化する。結局、ナントゲート８３４はブラ
ンキング間隔及びグレー ブラック消去動作時を除いて
ライン８７１上にビット消去可能化信号を与える。
ナントゲート８８３ａ及び８Ｂ３ｂは通常再生動作時に
、ナンドデー） ８８３）＋が低レベル出力信号を発生
し、ナントゲート８８３ａが高レベル出力信号を発生す
るように接続された入力を有する。マルチプレクサ８５
８ａはフレーム遅延スイッチ信号８５７に応答して各フ
レーム毎に２つのライン８５９においてこれらの出力信
号を切換えて４×１マルチプレクサ８５４が前述しまた
ように２つのラッチ８５１及び８５５から受信されたデ
ータを交互に通過ぞし、めるようにする。
、ナンドデー） ８８３）＋が低レベル出力信号を発生
し、ナントゲート８８３ａが高レベル出力信号を発生す
るように接続された入力を有する。マルチプレクサ８５
８ａはフレーム遅延スイッチ信号８５７に応答して各フ
レーム毎に２つのライン８５９においてこれらの出力信
号を切換えて４×１マルチプレクサ８５４が前述しまた
ように２つのラッチ８５１及び８５５から受信されたデ
ータを交互に通過ぞし、めるようにする。
グレー消去命令がライン８６１に与えられると、ラッチ
８６２はナンドデー） ８８３Ｇの入力の１つに低レベ
ル不能化信号全与えて、ライン８７１からのビット消去
可能化信号を除去する。しかＬ−インバータ８６１ａが
ラッチ８６２によって与えられる低レベルを反転して、
ナンドデー） ８８３ａの出力・ｋ低レベルならしめる
。マルチプレクサ８５８ａはライン８５９に作用して４
×１マルチグレクサ８５４がライン８５６からのグレー
レベル・ディジタル情報をライン８６４からデータ出力
ライン８６５に結合せしめる。
８６２はナンドデー） ８８３Ｇの入力の１つに低レベ
ル不能化信号全与えて、ライン８７１からのビット消去
可能化信号を除去する。しかＬ−インバータ８６１ａが
ラッチ８６２によって与えられる低レベルを反転して、
ナンドデー） ８８３ａの出力・ｋ低レベルならしめる
。マルチプレクサ８５８ａはライン８５９に作用して４
×１マルチグレクサ８５４がライン８５６からのグレー
レベル・ディジタル情報をライン８６４からデータ出力
ライン８６５に結合せしめる。
ブラックレベル消去動作はラッテ８６２のブラック消去
命令出力をナントゲート８８３ａ、ｂ及びＣの名々の１
つの入力に結合する状態におかれているスイッチ８６ａ
によって選択される。ブラック消去命令はこれら全ての
ゲートに高レベル信号を出埒せる。従ってビット消去可
能化信号はライン８７１から除去され、またマルチプレ
クサ８５ａはライン８５９に作用して４×１マルチルク
サ８５４がライン８６３からのブラックレベルディジタ
ル情報をデータ出力ライン８６５に与えるようにせしめ
る。
命令出力をナントゲート８８３ａ、ｂ及びＣの名々の１
つの入力に結合する状態におかれているスイッチ８６ａ
によって選択される。ブラック消去命令はこれら全ての
ゲートに高レベル信号を出埒せる。従ってビット消去可
能化信号はライン８７１から除去され、またマルチプレ
クサ８５ａはライン８５９に作用して４×１マルチルク
サ８５４がライン８６３からのブラックレベルディジタ
ル情報をデータ出力ライン８６５に与えるようにせしめ
る。
第９Ａ図、第９Ｂ図のブロック図に示−ｆ′信号システ
ムにおいて行なわれる最終的再生処理はカラーバースト
及び合成同期信号の発生及び挿入と共に適当な方法で被
ディジタル化ビデオ信号をアナログ信号に変換すること
を含んでいる。しかしながら、これらの処理が行われる
前に、交互の画像フレームにおいて３８０の１／２サイ
クル遅れ、データマルチプレクサ９０１（第２２図）の
出力にあるビデオデータは、ブランキング挿入及びビッ
トミューティング回路１２７によって発生され線９０２
上にあるＰＡＬＥ３ＳＣクロックによってラッチ９０１
（第２３図）に取９込まれ、ビデオデータを正しく位１
ｈ決めするための再クロッキングが行われる。
ムにおいて行なわれる最終的再生処理はカラーバースト
及び合成同期信号の発生及び挿入と共に適当な方法で被
ディジタル化ビデオ信号をアナログ信号に変換すること
を含んでいる。しかしながら、これらの処理が行われる
前に、交互の画像フレームにおいて３８０の１／２サイ
クル遅れ、データマルチプレクサ９０１（第２２図）の
出力にあるビデオデータは、ブランキング挿入及びビッ
トミューティング回路１２７によって発生され線９０２
上にあるＰＡＬＥ３ＳＣクロックによってラッチ９０１
（第２３図）に取９込まれ、ビデオデータを正しく位１
ｈ決めするための再クロッキングが行われる。
実施されるその機能は第２Ｂ図のブロック図に関連して
説明されており、そのブロック図はディジタル−アナロ
グ変換を行ないつるようにビット全配列するため、ビッ
トライン上の各ビラトララッチするランチ９０１にブラ
ンキング挿入及びビット消去回路１２７から延している
８ビツトライン９００上の被ディジタル化ビデオｍ報を
有する。ラッチはビデオデータの再位置決めを固定し、
前述の４６ナノ秒の画像フレーム間ジッタを除去し、ま
たブランキング挿入及びビット消失回路１２７によって
発生される３８Ｃパルクロツクはライン９０２上に与え
られ、第２ラツチ９０３、再サンプルゲート９０４を含
む以後のタイミング回路と共にラッチ９０１の出力は出
力ライン９０５を介してＸ流スイッチ９０６中にクロッ
クされ、該スイッチはこれに接続された基準電流発生器
を有しており、電流スイッチ９０６はライン９０７を介
して各８ビツトディジタル語の重み化アナログ値を与え
て、２５６の可能なレベルを有するアナログ値を与える
抵抗ラダー回路９０８に接続されてｂる。
説明されており、そのブロック図はディジタル−アナロ
グ変換を行ないつるようにビット全配列するため、ビッ
トライン上の各ビラトララッチするランチ９０１にブラ
ンキング挿入及びビット消去回路１２７から延している
８ビツトライン９００上の被ディジタル化ビデオｍ報を
有する。ラッチはビデオデータの再位置決めを固定し、
前述の４６ナノ秒の画像フレーム間ジッタを除去し、ま
たブランキング挿入及びビット消失回路１２７によって
発生される３８Ｃパルクロツクはライン９０２上に与え
られ、第２ラツチ９０３、再サンプルゲート９０４を含
む以後のタイミング回路と共にラッチ９０１の出力は出
力ライン９０５を介してＸ流スイッチ９０６中にクロッ
クされ、該スイッチはこれに接続された基準電流発生器
を有しており、電流スイッチ９０６はライン９０７を介
して各８ビツトディジタル語の重み化アナログ値を与え
て、２５６の可能なレベルを有するアナログ値を与える
抵抗ラダー回路９０８に接続されてｂる。
ラダー回路からのアナログ出力信号はライン９０９上に
現れ、該ライ／は２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をあ
られす。下部通路９１１はブランキング・フィルタ９１
３に延長しておｐ１該フィルタはブランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移速度を有している。もし再成形フィルタが使用
されていないならば、ブランキング遷移時間に対する急
速なビデオが多くのテレビジョン受信抱にリンキングを
生ぜしめる。従ってライン９１３の出力はスイッチ９２
１に至るライン９１２上に現れ、該スイッチはライン９
２０上の３８０バルクロツクによってクロックされるラ
ッチ９０６から入来するライン９１５によって制御され
る。動作中に、ライン９０９上のアナログ信号は２つの
通路９１０及び９１１を介して延長し、ブランキング期
間を除いて、ビデオ情報をＡ丁位置にある。ブランキン
グ期間、スイッチ９１２はブランキング・フィルタ９１
３によってフィルターされた信号を再サンプリングゲー
ト９０４に接続する下部位置に切換えられる時スイッチ
９１２からの信号は再サンプリングゲート９０４に接続
されているライン９１６上に現れ、該ゲートは前の遷移
からの全ての遷移が消失する位置におけるレベル遷移の
直前の信号レベル全サンプルするように動作する。例え
ば８ビツトデイジタル肋において、値変化が論理的状態
間の７〜８の変化、卯ち１〜Ｏの変化を生じ、その各々
はスイッチの遷移状態を発生する。再サンプリングゲー
ト９０４はサンプル及び保持動作を与えるが、バッファ
及び低域フィルタ９１８に延長しているライン９１７に
現れるアナログ情報に影響しないように過渡現象を阻止
する。
現れ、該ライ／は２つの通路、上部通路９１０及び下部
通路９１１に分岐しており、その上部通路９１０はビデ
オ情報がスイッチ９１２を通過する時の通常の通路をあ
られす。下部通路９１１はブランキング・フィルタ９１
３に延長しておｐ１該フィルタはブランキングパルスの
成形のために、ブランキング時に切換えられるので、正
しい遷移速度を有している。もし再成形フィルタが使用
されていないならば、ブランキング遷移時間に対する急
速なビデオが多くのテレビジョン受信抱にリンキングを
生ぜしめる。従ってライン９１３の出力はスイッチ９２
１に至るライン９１２上に現れ、該スイッチはライン９
２０上の３８０バルクロツクによってクロックされるラ
ッチ９０６から入来するライン９１５によって制御され
る。動作中に、ライン９０９上のアナログ信号は２つの
通路９１０及び９１１を介して延長し、ブランキング期
間を除いて、ビデオ情報をＡ丁位置にある。ブランキン
グ期間、スイッチ９１２はブランキング・フィルタ９１
３によってフィルターされた信号を再サンプリングゲー
ト９０４に接続する下部位置に切換えられる時スイッチ
９１２からの信号は再サンプリングゲート９０４に接続
されているライン９１６上に現れ、該ゲートは前の遷移
からの全ての遷移が消失する位置におけるレベル遷移の
直前の信号レベル全サンプルするように動作する。例え
ば８ビツトデイジタル肋において、値変化が論理的状態
間の７〜８の変化、卯ち１〜Ｏの変化を生じ、その各々
はスイッチの遷移状態を発生する。再サンプリングゲー
ト９０４はサンプル及び保持動作を与えるが、バッファ
及び低域フィルタ９１８に延長しているライン９１７に
現れるアナログ情報に影響しないように過渡現象を阻止
する。
前記低域フィルタの出力はライン９２０ヲ介して増福渡
化器９１９に接続され、該等化器は正弦×／×丸め神償
金行う。前記補償された信号は次いでブラックレベル以
下に現れるビデオ信号の何らかの輝度要素をクリップす
るブラック・クリップ回路９２１に与えられる。前記等
化器９１９の出力９２２はスイッチ９２３を含む直流回
復ループ及び低域フィルタに対するフィードバック信号
を発生するループ増幅器９２４の部分であり、上記スイ
ッチ９２６はライン９２５上のクランプパルスによって
制御され、ライン９２２上のビデオ信号の直流回復を行
なう。
化器９１９に接続され、該等化器は正弦×／×丸め神償
金行う。前記補償された信号は次いでブラックレベル以
下に現れるビデオ信号の何らかの輝度要素をクリップす
るブラック・クリップ回路９２１に与えられる。前記等
化器９１９の出力９２２はスイッチ９２３を含む直流回
復ループ及び低域フィルタに対するフィードバック信号
を発生するループ増幅器９２４の部分であり、上記スイ
ッチ９２６はライン９２５上のクランプパルスによって
制御され、ライン９２２上のビデオ信号の直流回復を行
なう。
クランプパルスは基準入力回路９３２によって１対のラ
イン９３３に与えられるブランキング合成同期信号中に
含まれている。
イン９３３に与えられるブランキング合成同期信号中に
含まれている。
ブラック・クリップ回路９２１の出力は同期バースト加
算器９２８に延長しているライン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増幅器９３
２に至るライン９３１上に現れるように、ライン９２９
によって信号に加算され、ライン９５０によって同期語
が加算される。上記同期信号はライン９５３上に現れる
ブランキング合成同期信号中に含まれている同期パルス
を使用する同期成形回路によって発生され、上記同期成
形回路は適正な１４０−）−１秒の立上り時間を与え、
かつ正しい成形を行なう。そのバーストはライン９３５
上に基準入力回路９５Ｂによって与えられたバースト・
フラグ信号に応じて、バースト・エンペロー１発生器９
５６によって発生され、前述したようにビット消去ブラ
ンキング挿入回路によって発生されるライン９３９上の
ＳＣ正弦波を変調するためにバースト・エンベロープ発
生器９３６’！ｉトリガーする。ライン９２９上の出力
はライン９２７上に供給嘔れるアナログ・ビデオ信号に
同期／バースト加算器９２８において加算される９〜１
１サイクルのバ・−スを有するバースト・エンベロープ
を含んでいる。ＳＣサイン波はマルチブレフサ９３８に
供給され、ライン９５７にアルバースト・エンペローフ
” 発生器９ ｓ ６の出力によって変調される。
算器９２８に延長しているライン９２７上に現れ、ここ
でバーストは完全な合成アナログ信号が出力増幅器９３
２に至るライン９３１上に現れるように、ライン９２９
によって信号に加算され、ライン９５０によって同期語
が加算される。上記同期信号はライン９５３上に現れる
ブランキング合成同期信号中に含まれている同期パルス
を使用する同期成形回路によって発生され、上記同期成
形回路は適正な１４０−）−１秒の立上り時間を与え、
かつ正しい成形を行なう。そのバーストはライン９３５
上に基準入力回路９５Ｂによって与えられたバースト・
フラグ信号に応じて、バースト・エンペロー１発生器９
５６によって発生され、前述したようにビット消去ブラ
ンキング挿入回路によって発生されるライン９３９上の
ＳＣ正弦波を変調するためにバースト・エンベロープ発
生器９３６’！ｉトリガーする。ライン９２９上の出力
はライン９２７上に供給嘔れるアナログ・ビデオ信号に
同期／バースト加算器９２８において加算される９〜１
１サイクルのバ・−スを有するバースト・エンベロープ
を含んでいる。ＳＣサイン波はマルチブレフサ９３８に
供給され、ライン９５７にアルバースト・エンペローフ
” 発生器９ ｓ ６の出力によって変調される。
第２３のブロック図の動作を実行するために使用できる
特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、第
２５図のブロック図に関して説明したように動作するの
で、より詳細な説明は行なわない。しかし、第５２Ａ−
及び第５２Ｂ図において、フランキング信号はランチ９
０３に延長しているライン９０５に与えられ、２つのト
ランジスタ９５４゜９５５と一緒に、フィルタ９１３か
らの上部通路又は下部通路９１４上の何れかの信号を選
択するスイッチ９１２を備えた多数のスイッチングトラ
ンジスタ９５６にライン９１５を介して延長する出力を
発生する。ブランキングが生じると、トランジスタ９５
３はトランジスタ９５４を効果的にカットオフするが、
トランジスタ９５５は導通状態におかれ、他の時間では
反対のスイッチングが生じる。
特別の回路例の１つを第５２Ａ〜５２Ｄ図に示すが、第
２５図のブロック図に関して説明したように動作するの
で、より詳細な説明は行なわない。しかし、第５２Ａ−
及び第５２Ｂ図において、フランキング信号はランチ９
０３に延長しているライン９０５に与えられ、２つのト
ランジスタ９５４゜９５５と一緒に、フィルタ９１３か
らの上部通路又は下部通路９１４上の何れかの信号を選
択するスイッチ９１２を備えた多数のスイッチングトラ
ンジスタ９５６にライン９１５を介して延長する出力を
発生する。ブランキングが生じると、トランジスタ９５
３はトランジスタ９５４を効果的にカットオフするが、
トランジスタ９５５は導通状態におかれ、他の時間では
反対のスイッチングが生じる。
再サンプリングゲート９０４に関して、ライン９１２・
に現れるクロックは多数のインバータ９５５及び９５８
に延長しており、これらインバータはトランジスタ９６
１及び９５９に延長しているライン９０２上のクロック
信号がトランス９６０の１次側に正の遷移を与える効果
を有する互いにステップアウトしているように、信号に
少量の伝送遅れを与える効果を有しており、上記トラン
ス９６０の２次側はディジタル−アナログ変換スイッチ
９０６の変換時に、過渡信号又はスパイクの通過を禁止
するため、パルス期間時に流れる信号を阻止するダイオ
ードブリッジに接Ｍ−ｇれている。
に現れるクロックは多数のインバータ９５５及び９５８
に延長しており、これらインバータはトランジスタ９６
１及び９５９に延長しているライン９０２上のクロック
信号がトランス９６０の１次側に正の遷移を与える効果
を有する互いにステップアウトしているように、信号に
少量の伝送遅れを与える効果を有しており、上記トラン
ス９６０の２次側はディジタル−アナログ変換スイッチ
９０６の変換時に、過渡信号又はスパイクの通過を禁止
するため、パルス期間時に流れる信号を阻止するダイオ
ードブリッジに接Ｍ−ｇれている。
等化器及び記録再生増幅器
第２４図は前置増幅器１００９に接続された再生ヘッド
１００８ ’ｉ含む記録／再生チャンネルのデータ検出
等化器９９の１部を示し、素子１００８及び１００９の
組合せラブロック１００１として示されている。ディス
ク面上に記録された磁束パターンは再生ヘッド１００８
によって検出され、前置増幅器１００９によって増幅さ
れる。磁気記録の技術では周知である再生ヘッドの微分
作用により、端午１００６におけるブロック１００１の
出力信号は被スピ録磁束の時間微分に比例する電圧であ
る。従って通常のラプラス変換表示によるブロック１０
０１の伝送関係は Ｇ １；Ｋ １Ｓ （１１である。こ
こでＧ１は複素伝送関数、Ｋ１は利得定数、Ｓは複葉ラ
プラス変数である。
１００８ ’ｉ含む記録／再生チャンネルのデータ検出
等化器９９の１部を示し、素子１００８及び１００９の
組合せラブロック１００１として示されている。ディス
ク面上に記録された磁束パターンは再生ヘッド１００８
によって検出され、前置増幅器１００９によって増幅さ
れる。磁気記録の技術では周知である再生ヘッドの微分
作用により、端午１００６におけるブロック１００１の
出力信号は被スピ録磁束の時間微分に比例する電圧であ
る。従って通常のラプラス変換表示によるブロック１０
０１の伝送関係は Ｇ １；Ｋ １Ｓ （１１である。こ
こでＧ１は複素伝送関数、Ｋ１は利得定数、Ｓは複葉ラ
プラス変数である。
これらの記号表示Ｇ、に、、Ｓに関して、これらの記号
は明１！’ＩＩＩ書全体に渡って使用されるが、その表
示だけは変化させて、その記号が属する特別の回路を表
示させる。下記の式においてこれに添付嘔れるインデッ
クスを有するＩ（、、Ｃは明細書及び図面における同じ
表示及びインデックスによって示される対応回路素子に
属する央々の抵抗及びコンデンサを示す。
は明１！’ＩＩＩ書全体に渡って使用されるが、その表
示だけは変化させて、その記号が属する特別の回路を表
示させる。下記の式においてこれに添付嘔れるインデッ
クスを有するＩ（、、Ｃは明細書及び図面における同じ
表示及びインデックスによって示される対応回路素子に
属する央々の抵抗及びコンデンサを示す。
第２６図のブロック１００１の出力に対して、等化回路
１０００が接続され、後者の回路は等化作用の理論的説
明に好適な理想化した形で示されている。等化回路１０
００はブロック１００１の出力信号が供給される入力端
子１００６を有している。入力端子１００６に対して積
分回路１００２及び微分回路１００３の入力は夫々接続
される。積分回路の伝達関数は Ｇ２ぎに２／８ （２）で
、微分回路の伝達関数は ＣＪｓ’；；Ｋｓ Ｓ （３）であ
る。微分信号路において、後述するように、微分回路１
００３によって行なわれる高周波ブーストを直線的に変
化せしめる可変利得制御回路１００４が示されている。
１０００が接続され、後者の回路は等化作用の理論的説
明に好適な理想化した形で示されている。等化回路１０
００はブロック１００１の出力信号が供給される入力端
子１００６を有している。入力端子１００６に対して積
分回路１００２及び微分回路１００３の入力は夫々接続
される。積分回路の伝達関数は Ｇ２ぎに２／８ （２）で
、微分回路の伝達関数は ＣＪｓ’；；Ｋｓ Ｓ （３）であ
る。微分信号路において、後述するように、微分回路１
００３によって行なわれる高周波ブーストを直線的に変
化せしめる可変利得制御回路１００４が示されている。
積分及び微分回路の夫々の出力信号の差は減算回路１０
０５によって概略的に示さｔする如く、とられる。等化
回路１０００の出力端子１００７における差信号は端子
１００６における入力信号に関する所要の振幅及び位相
等化信号である。
０５によって概略的に示さｔする如く、とられる。等化
回路１０００の出力端子１００７における差信号は端子
１００６における入力信号に関する所要の振幅及び位相
等化信号である。
記録／再生チャンネルは全ての被伝送信号波数に対し全
体的に平担ｆｒ、振幅応答及び線形的位相応答？有する
。
体的に平担ｆｒ、振幅応答及び線形的位相応答？有する
。
ブロック１０００及びこれに接続された等化回路１００
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａｌｌ ＝ ０１（Ｇ２−０５ ）
（４）で（１１，（２１及び（３）から（ｈ 、 Ｇ
２ 、 Ｇ３を代入した後Ｇｏｖｅｒａｌｌ ＝に１Ｓ
（Ｋ２ ／Ｓ −Ｋｓ Ｓ ）である。Ｓ＝Ｊωを代
入すると下式が得られる。
０を有する第２４図に示す記録／再生チャンネル部の全
伝達関数は Ｇｏｖｅｒａｌｌ ＝ ０１（Ｇ２−０５ ）
（４）で（１１，（２１及び（３）から（ｈ 、 Ｇ
２ 、 Ｇ３を代入した後Ｇｏｖｅｒａｌｌ ＝に１Ｓ
（Ｋ２ ／Ｓ −Ｋｓ Ｓ ）である。Ｓ＝Ｊωを代
入すると下式が得られる。
Ｇｏｖｅｒａｌｌ （３ω）
第２４図に示す記録再生チャンネルの部分によって導入
される全体の位相シフトは下式によって決められる。
される全体の位相シフトは下式によって決められる。
Ｇ（ｊω）の位相
（６）式の右側の表示は実数（虚数部は０である）ので
、（７）式によって決められる全体の位相シフトは０で
ある。０シフト位相で、チャンネルを介して伝送式れる
全周波数に対する線形の位相応答の要件は満足される。
、（７）式によって決められる全体の位相シフトは０で
ある。０シフト位相で、チャンネルを介して伝送式れる
全周波数に対する線形の位相応答の要件は満足される。
等化回路が出力端子１００７に、積分及び微分回路の夫
々の出力信号よりも、差信号を与えることがＩＸ要であ
る。後者の回路の各々は９０°であるが反対符号の位相
シフトを導入し、積分器では遅れ、微分器においては進
む。従って第２４図の回路１００２．１００３の夫々の
出力信号は互いに正確に１８０°だけ位相が異な９、差
信号は信号の組合せを生じ、これに対して夫々の信号振
幅は互いに減算されるよりか加算される。その他、再生
ヘッドの微分作用の＋９０°の位相シフトと組合される
積分器出力信号の一９０°の位相シフトは０°の全位相
シフ）ｋ生じる。他方、微分ヘッドの＋９０の位相シフ
トに組合される微分器出力信号の＋９０位相シフトは単
純には反転である１８０°の全体位相シフトラ生じる。
々の出力信号よりも、差信号を与えることがＩＸ要であ
る。後者の回路の各々は９０°であるが反対符号の位相
シフトを導入し、積分器では遅れ、微分器においては進
む。従って第２４図の回路１００２．１００３の夫々の
出力信号は互いに正確に１８０°だけ位相が異な９、差
信号は信号の組合せを生じ、これに対して夫々の信号振
幅は互いに減算されるよりか加算される。その他、再生
ヘッドの微分作用の＋９０°の位相シフトと組合される
積分器出力信号の一９０°の位相シフトは０°の全位相
シフ）ｋ生じる。他方、微分ヘッドの＋９０の位相シフ
トに組合される微分器出力信号の＋９０位相シフトは単
純には反転である１８０°の全体位相シフトラ生じる。
記録／再生チャンネルの全位相シフトが０°であるか１
８０°であるか、即ち端子１００７での出力信号が被記
録磁束の極性に関し７て同相か反転しているか否かは後
述するように等化器１０ＤＤによって導入される９０°
の位相シフトの符号に依存している。
８０°であるか、即ち端子１００７での出力信号が被記
録磁束の極性に関し７て同相か反転しているか否かは後
述するように等化器１０ＤＤによって導入される９０°
の位相シフトの符号に依存している。
そのチャンネルを介して伝送される全ての周波数に対す
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
る線形位相応答を与える外に、等化回路は後述するよう
に再生ヘッドの一定でない振幅周波数応答を補償する。
周知のように第２４図の再生ヘッド１００８及び前置増
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オフし、高周波では降下する。かかる振幅応答は第２７
図でＧ。
幅１００９の組合せの出力電圧は低周波時に、６ｄＢ／
オクターブの割合で上昇し、中間帯域周波数ではレベル
オフし、高周波では降下する。かかる振幅応答は第２７
図でＧ。
Ｒで示す。従ってもし記録／再生チャンネルの全体的に
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波で振幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でプロットされた周
波数に対して積分回路１００２の利得Ｇ２及び微分回路
１０ｏ３の利得Ｇ５金あられすグラフを示している。特
性Ｇ２は？Ｓ ｄＢ／オクターブの割合で周波数と共に
低下し、特性Ｇ３は該周波数と共に上昇する。また微分
回路の他の２つの伝達関数０３’及びＧ５“の図は、後
述するように利得制御回路１００４の出力信号の変化と
共にこれら関数の線形的変化を表わしている。等化回路
１００６のＧＥにおける伝達関数は線形の大きさＧ２及
びＧ３を附加することによって得られることを示してい
る。等化回路１０００の伝達特性ＧＥは再生ヘッドの伝
達特性ＧＲと相補的である。従って２つの特性ＯＲ及び
ＧＥを組み合せると、第２４図に示す回路によって与え
られる如く、その等化回路特性ＧＥは低、高周波におい
て再生ヘッド特性ＧＲの平担度からの分離を補償し、そ
の結果、全体に平拒な振幅特性を生じる。
平担な振幅応答を得るべきであるなら、等化器は低及び
高周波で振幅を上げることが必要である。この所要等化
器特性は次のようにして第２４図の回路によって得られ
る。−例として第２８図は対数目盛でプロットされた周
波数に対して積分回路１００２の利得Ｇ２及び微分回路
１０ｏ３の利得Ｇ５金あられすグラフを示している。特
性Ｇ２は？Ｓ ｄＢ／オクターブの割合で周波数と共に
低下し、特性Ｇ３は該周波数と共に上昇する。また微分
回路の他の２つの伝達関数０３’及びＧ５“の図は、後
述するように利得制御回路１００４の出力信号の変化と
共にこれら関数の線形的変化を表わしている。等化回路
１００６のＧＥにおける伝達関数は線形の大きさＧ２及
びＧ３を附加することによって得られることを示してい
る。等化回路１０００の伝達特性ＧＥは再生ヘッドの伝
達特性ＧＲと相補的である。従って２つの特性ＯＲ及び
ＧＥを組み合せると、第２４図に示す回路によって与え
られる如く、その等化回路特性ＧＥは低、高周波におい
て再生ヘッド特性ＧＲの平担度からの分離を補償し、そ
の結果、全体に平拒な振幅特性を生じる。
微分回路によって与えられる高周波ブーストの量を線形
的に変化せしめる等化回路によって附加的な利点が得ら
れる。このため可変利得制御回路は例えば第２４図にお
いて微分信号路において使用されている。回路１００４
により微分信号の利得を調節することによって、その周
波数における等化回路振幅応答の高周波ブーストが開始
する周波数が変化せしめられうる。このため可変抵抗、
即ちポテンショメータが、増幅器が微分信号路に使用さ
れる場合に、その増幅器の利得は第２６図の実施例に関
連して説明されるように周知の方法で変化せしめられる
。第２８図に示す曲線Ｇ３． Ｇ３’。
的に変化せしめる等化回路によって附加的な利点が得ら
れる。このため可変利得制御回路は例えば第２４図にお
いて微分信号路において使用されている。回路１００４
により微分信号の利得を調節することによって、その周
波数における等化回路振幅応答の高周波ブーストが開始
する周波数が変化せしめられうる。このため可変抵抗、
即ちポテンショメータが、増幅器が微分信号路に使用さ
れる場合に、その増幅器の利得は第２６図の実施例に関
連して説明されるように周知の方法で変化せしめられる
。第２８図に示す曲線Ｇ３． Ｇ３’。
Ｇ３“は第２４図の微分回路１００３によって与えられ
、可変利得制御回路１００４によって３１１節される３
つの異なる値の利得に対して得ることが可能である。利
得調節は上述した伝達関数（３）の利得に３のみに影響
し、従って下記の角周波数の公式に応じて高周波ブース
トが開始される角周波数のみを変化させる。
、可変利得制御回路１００４によって３１１節される３
つの異なる値の利得に対して得ることが可能である。利
得調節は上述した伝達関数（３）の利得に３のみに影響
し、従って下記の角周波数の公式に応じて高周波ブース
トが開始される角周波数のみを変化させる。
角周波数が増加すると、信号振幅ブーストの量は直線的
に減少し、得られる曲線はＧ３−（Ｊ３’〜Ｇ５“等に
移動する。等化回路応答の高周波端での振幅ブーストが
直線的に増大することは例えば磁気ディスクのトラック
長さの変化によるような相対的なヘッド対記銖媒体速度
の変化を補償せしめつるので、重要な％徴である。磁気
ディスク上にディジタル信号を記録する時、この特徴に
よりディスク内の内側トラック上で生じるパルスクロー
ディングと称されるより高いＶ；ｆの被記録ビットを補
償ぜしめうる。
に減少し、得られる曲線はＧ３−（Ｊ３’〜Ｇ５“等に
移動する。等化回路応答の高周波端での振幅ブーストが
直線的に増大することは例えば磁気ディスクのトラック
長さの変化によるような相対的なヘッド対記銖媒体速度
の変化を補償せしめつるので、重要な％徴である。磁気
ディスク上にディジタル信号を記録する時、この特徴に
よりディスク内の内側トラック上で生じるパルスクロー
ディングと称されるより高いＶ；ｆの被記録ビットを補
償ぜしめうる。
第２４図に示す等化回路の上述した理想的な形の実例を
第２５及び２６図のブロック図に示す。
第２５及び２６図のブロック図に示す。
第２４図に示し前述したのと閂４じような素子は第・２
５及び第２６図において第２４図と同じ記号でボす。
５及び第２６図において第２４図と同じ記号でボす。
再生増幅器１００？の出力における相対的に低い信号レ
ベルに関して実際上の目的のため、ｊ分信号路と共に積
分信号路において信号を増１１１１！ｌ−ｊることが必
要である。従って第２５図において第２４図の積分回路
は反転演算増１咄器１０１０、負フィード・バック・コ
ンデ／すＣ１及び直列入力抵抗ｋＬ１から成る反転積分
増幅器１００２により構成されている。他方、第２図の
微分回路は反転演算増幅器１０１１、負フィードバック
可変抵抗Ｒ２及び直列入力コンデンサＣ２から成る反転
微分微分増幅回路より成る。可変抵抗Ｒ２は微分信号路
用可変利得制御手段を示す。第２５図の積分増１嘔回路
１００２の伝達関数は Ｇ２： −（９１ Ｒ１Ｃ１Ｓ でめる。
ベルに関して実際上の目的のため、ｊ分信号路と共に積
分信号路において信号を増１１１１！ｌ−ｊることが必
要である。従って第２５図において第２４図の積分回路
は反転演算増１咄器１０１０、負フィード・バック・コ
ンデ／すＣ１及び直列入力抵抗ｋＬ１から成る反転積分
増幅器１００２により構成されている。他方、第２図の
微分回路は反転演算増幅器１０１１、負フィードバック
可変抵抗Ｒ２及び直列入力コンデンサＣ２から成る反転
微分微分増幅回路より成る。可変抵抗Ｒ２は微分信号路
用可変利得制御手段を示す。第２５図の積分増１嘔回路
１００２の伝達関数は Ｇ２： −（９１ Ｒ１Ｃ１Ｓ でめる。
（９）式を（２）式と比較すると
に２．、ニー −−−（ＩＧ
Ｌ１Ｃ１
が得られる。
第２６図の微分増幅回路１００３の伝達関数はＧ３さ−
Ｈ，２０２８住１） である。
Ｈ，２０２８住１） である。
（１１７式を（３）式と比較すると
Ｋｓ＝−Ｒ２Ｃ２Ｃ１３
が得られる。
第２４図の城′Ｓ回路は第２５図の回路において微分増
幅器１１）０５によって形成されている。反転積分回路
１００２の出力は微分増ｉｙＡ器１０口５の反転入力に
結合されているが、反転微分口％ Ｉ ＣｌＯ３の出力
は増幅器１００５の非反転入力に結合されている。端子
１００７の出力信号は記録／再生チャンネルの被等化信
号をあられ″ｒ差倍号である。この被等化信号は磁気媒
体に記録されている信号に関して０°の位相差′ｆｃ宥
する。即ちその信号と同相である。従って全チャンネル
の位相応答に等化回路１０００が使用されると線形にな
る。
幅器１１）０５によって形成されている。反転積分回路
１００２の出力は微分増ｉｙＡ器１０口５の反転入力に
結合されているが、反転微分口％ Ｉ ＣｌＯ３の出力
は増幅器１００５の非反転入力に結合されている。端子
１００７の出力信号は記録／再生チャンネルの被等化信
号をあられ″ｒ差倍号である。この被等化信号は磁気媒
体に記録されている信号に関して０°の位相差′ｆｃ宥
する。即ちその信号と同相である。従って全チャンネル
の位相応答に等化回路１０００が使用されると線形にな
る。
しかし第２５内の回路は上記伝達関数（９）及び０１式
の正確な実現が低周波数での積分増幅回路１００２及び
高周波数での微分増幅路１００３における無制限の利得
を必要とする程度において理想化されているものである
。実際的な用途において、これらの制限は問題の周波数
以下及び以上での被選択周波数における夫々の積分及び
微分近似を短くするため、第２５図に示す如＜Ｃ１に対
し分流抵抗凡“及びＣ２に対し直列抵抗比′を付加する
ことによって避けられる。第２５図の回路で夫々の抵抗
Ｒ′Ｈ・″の存在を考慮（−で、伝達関数０２ 、 Ｇ
ｓはが得られる。これは（２）式の伝達関数と同じであ
る。
の正確な実現が低周波数での積分増幅回路１００２及び
高周波数での微分増幅路１００３における無制限の利得
を必要とする程度において理想化されているものである
。実際的な用途において、これらの制限は問題の周波数
以下及び以上での被選択周波数における夫々の積分及び
微分近似を短くするため、第２５図に示す如＜Ｃ１に対
し分流抵抗凡“及びＣ２に対し直列抵抗比′を付加する
ことによって避けられる。第２５図の回路で夫々の抵抗
Ｒ′Ｈ・″の存在を考慮（−で、伝達関数０２ 、 Ｇ
ｓはが得られる。これは（２）式の伝達関数と同じであ
る。
α型式において
凡’Ｃ２Ｓ＜１→Ｓく□ αη
凡′Ｃ２
ならば
Ｇｓ筈−Ｋｓ８ （
１１１Ｇが得られ、これに（３）式の伝達関数と同じで
ある。
１１１Ｇが得られ、これに（３）式の伝達関数と同じで
ある。
以上の点からＳ＝ｊωを代入すると、第２５図に示す等
化回路１０００の積分及び微分回路の夫々の伝達関数は
次の周波数範囲における理想的ｆ！：積分器及び微分器
のものに近似する。
化回路１０００の積分及び微分回路の夫々の伝達関数は
次の周波数範囲における理想的ｆ！：積分器及び微分器
のものに近似する。
である。ここでＲ，１，１も２．Ｒ’、托“、Ｃ１及び
Ｃ２はダ１応回路素子に匡するその素子の値である。
Ｃ２はダ１応回路素子に匡するその素子の値である。
（１３１式において
１ｆ’ｃ１ｓ）１−＋８．＞ １．、ｃ、ｕｓ）ならば
、 第２６図に上記等化回路の他の例を示す。第２４図の積
分回路は直列抵抗Ｒ人、並列コンデンサ０人、これに続
く積分信号路に必要な増幅度を与える非反転増幅器１０
１２から成る受動積分回路１００２により構成される。
、 第２６図に上記等化回路の他の例を示す。第２４図の積
分回路は直列抵抗Ｒ人、並列コンデンサ０人、これに続
く積分信号路に必要な増幅度を与える非反転増幅器１０
１２から成る受動積分回路１００２により構成される。
同様に第２４図の微分回路は第２６図において直列コン
デンサＣＢ、並列抵抗比Ｂ及びこれに紗く微分信号路に
必要な増幅度を与える非反転増幅ｉ １０１３から成る
受動微分回路１００３により形成される。同様にＷＪ２
５図の回路における如く、減算回路は差動増幅器１００
５によって形成をれでいる１、第２６図の回路において
増幅器１０１２の出力における被積分増１陥信号は微分
増幅へ１００５の非反転入力に供給されるが、増幅器１
０１３の出力での被微分増幅信号汀増幅器ｉ ｏｏｓの
反転入力に供給される。第２６図における端子１０Ｑ７
の出力信号は記録／再生チャンネルの被等化信号をあら
れ丁差信号である。被等化信号は磁気ディスクに記録さ
ハ、た信号に関して０°の位相差全方する。即ち前述し
た等化回路により生じた位相差は全チャンネルの位相応
答中に非線形性を導入することなく、全体的に線用応答
を与える。
デンサＣＢ、並列抵抗比Ｂ及びこれに紗く微分信号路に
必要な増幅度を与える非反転増幅ｉ １０１３から成る
受動微分回路１００３により形成される。同様にＷＪ２
５図の回路における如く、減算回路は差動増幅器１００
５によって形成をれでいる１、第２６図の回路において
増幅器１０１２の出力における被積分増１陥信号は微分
増幅へ１００５の非反転入力に供給されるが、増幅器１
０１３の出力での被微分増幅信号汀増幅器ｉ ｏｏｓの
反転入力に供給される。第２６図における端子１０Ｑ７
の出力信号は記録／再生チャンネルの被等化信号をあら
れ丁差信号である。被等化信号は磁気ディスクに記録さ
ハ、た信号に関して０°の位相差全方する。即ち前述し
た等化回路により生じた位相差は全チャンネルの位相応
答中に非線形性を導入することなく、全体的に線用応答
を与える。
第２６図の積分及び微分回路の夫々の伝達関数は
で、Ａ２げ増幅器１０１２の利得及びＡ３は増幅器１０
１３の利得である。
１３の利得である。
で
に２ ＝ １ｔＡｃ人
カ囮られる。
ＣＤ式を（３）式と比較することにより、ω２ＢＣｓで
Ｋｓ＝Ａ５ＫＢＣＢ のが
得られる。
得られる。
微分信号路における増幅器１０１３における第２６図の
ポテンショメータ１０１４は可変利得制御回路をあられ
丁。増ｆＮＩ器１ｏ１５の利得Ａ３をｖ３節することに
より、ｑ式によってあられされる利得定数に３及び前記
ブーストの角周波数は第２８図及び（８）式に関して記
載したように変化する。データ検出及び等化器９９の詳
細な′ＦＪＬ気回路図は第５３Ａ及び第５３Ｂ図に例示
され、以下に説明する。ビデオフレーム蓄積記録及び再
生システムにおいてカラー・テレビジョン信号はディジ
タルの形式で符号化され、磁気ディスクに記録嘔れる。
ポテンショメータ１０１４は可変利得制御回路をあられ
丁。増ｆＮＩ器１ｏ１５の利得Ａ３をｖ３節することに
より、ｑ式によってあられされる利得定数に３及び前記
ブーストの角周波数は第２８図及び（８）式に関して記
載したように変化する。データ検出及び等化器９９の詳
細な′ＦＪＬ気回路図は第５３Ａ及び第５３Ｂ図に例示
され、以下に説明する。ビデオフレーム蓄積記録及び再
生システムにおいてカラー・テレビジョン信号はディジ
タルの形式で符号化され、磁気ディスクに記録嘔れる。
使用されるディジタルコードは第４５図を参照して上述
したようなりＣ７リー自己クロツキング・コードである
。
したようなりＣ７リー自己クロツキング・コードである
。
再生によシデイジタルデータは再生ヘッドによって再生
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第５４Ｂ図に示す）によって増幅される。第５３Ａ及
び５３Ｂ図はディスク駆動データインターフェース１５
１から受信された１０の別々のデータ列に対して使用さ
れる２つの同じ再生等化検出回路を示す。しかしこれら
回路の一つだけを説明する。第５５Ａ及び５３Ｂ図の回
路で、チャンネル符号化フォーマット、例えば上述のフ
ォーマットで前置増幅された再生データは第２４〜２６
図での等化回路に対応する等化回路１００４によって等
化てれる。被等化信号は低域フィルタ回路１０１９によ
ってフィルターされ、その後増幅はれ、その振幅は振幅
制限回路１０１９において矩形パルスシーケンスを発生
するこ・とを制限する。そのリミッタからのパルスシー
ケンス上パルスｆｆ。形ＤｏＭ１ｏ２゜を介して供給さ
れ、各被検出信号？！！移に対する／出力パルスを形成
する。回路１０２０からのパルスは、元のカラーテレビ
ジョン信号が復磨される所の再生データからタイミング
誤差を復調しかつ除去するデータデコーダ及び時間軸補
正回路１００に供給される。
され、再生前置増幅器１００９（再生ヘッド及び前置増
幅第５４Ｂ図に示す）によって増幅される。第５３Ａ及
び５３Ｂ図はディスク駆動データインターフェース１５
１から受信された１０の別々のデータ列に対して使用さ
れる２つの同じ再生等化検出回路を示す。しかしこれら
回路の一つだけを説明する。第５５Ａ及び５３Ｂ図の回
路で、チャンネル符号化フォーマット、例えば上述のフ
ォーマットで前置増幅された再生データは第２４〜２６
図での等化回路に対応する等化回路１００４によって等
化てれる。被等化信号は低域フィルタ回路１０１９によ
ってフィルターされ、その後増幅はれ、その振幅は振幅
制限回路１０１９において矩形パルスシーケンスを発生
するこ・とを制限する。そのリミッタからのパルスシー
ケンス上パルスｆｆ。形ＤｏＭ１ｏ２゜を介して供給さ
れ、各被検出信号？！！移に対する／出力パルスを形成
する。回路１０２０からのパルスは、元のカラーテレビ
ジョン信号が復磨される所の再生データからタイミング
誤差を復調しかつ除去するデータデコーダ及び時間軸補
正回路１００に供給される。
第５５Ａ及び５５Ｂ図に示す如く、前置増幅器からの再
生データはｌ（、ＣＡ社によってタイプＣ”Ａ３０Ｃ１
４として製造されているような差動増偽器１０３６の差
動入力端子１０２１及び１０２２に与えられる。このタ
イプの増幅器は出力端子１０５４及び１０３５に接続さ
れた開放コレクタ差動出力トランジスタ１０３６を含ん
でいる。抵抗１０３６は非反転出力端子１０３４に対す
る負荷抵抗である。出力端子１０６４に対する増幅器１
０３３の利得は問題の周波数範囲にわたって一定である
。非反転信号はエミッタホロワ−１０３７１介してコン
デンサ１０５８及び抵抗１０３９から成る回路１０３３
に与えられる。この回路１００３＃′ｉ６０ ＭＨｚ以
下の信号周波数で領分を行なう。その伝達関数は なら Ｇ５ ’： （Ｒ１０３９）（ＣＩ０３Ｂ） Ｓ
１２３１である。
生データはｌ（、ＣＡ社によってタイプＣ”Ａ３０Ｃ１
４として製造されているような差動増偽器１０３６の差
動入力端子１０２１及び１０２２に与えられる。このタ
イプの増幅器は出力端子１０５４及び１０３５に接続さ
れた開放コレクタ差動出力トランジスタ１０３６を含ん
でいる。抵抗１０３６は非反転出力端子１０３４に対す
る負荷抵抗である。出力端子１０６４に対する増幅器１
０３３の利得は問題の周波数範囲にわたって一定である
。非反転信号はエミッタホロワ−１０３７１介してコン
デンサ１０５８及び抵抗１０３９から成る回路１０３３
に与えられる。この回路１００３＃′ｉ６０ ＭＨｚ以
下の信号周波数で領分を行なう。その伝達関数は なら Ｇ５ ’： （Ｒ１０３９）（ＣＩ０３Ｂ） Ｓ
１２３１である。
θ式は第２４図のブロック図に関して前述した（３）式
に対応する。ここでに３＝（凡１０３９）（Ｃ１０３８
）この特別の例において問題の信号は約１０ ＭＨｚ程
度に拡張さｎているので、この回路１００３は真の微分
器として図示しうる。微分器１００６の出力はモトロー
ラ社製のタイプＭＣ１４９６のような微分増幅乗算回路
１０４１０入力端子１ａ４０に与えられる。回路１０４
１の入力端子１０４０．１０４２は＋Ｚ５Ｖへの接続に
よってバイアスされている差動入力端子である。増幅乗
算回路１０４１は差動入力端子１０４３．１０４４にお
いて、＠２人力信号全受信し、出力抱子１０４５におい
て、端子１０４０．１０４２及び１０４３．１０４４で
の入力信号の負の積に比例する出力電流が発生嘔れる。
に対応する。ここでに３＝（凡１０３９）（Ｃ１０３８
）この特別の例において問題の信号は約１０ ＭＨｚ程
度に拡張さｎているので、この回路１００３は真の微分
器として図示しうる。微分器１００６の出力はモトロー
ラ社製のタイプＭＣ１４９６のような微分増幅乗算回路
１０４１０入力端子１ａ４０に与えられる。回路１０４
１の入力端子１０４０．１０４２は＋Ｚ５Ｖへの接続に
よってバイアスされている差動入力端子である。増幅乗
算回路１０４１は差動入力端子１０４３．１０４４にお
いて、＠２人力信号全受信し、出力抱子１０４５におい
て、端子１０４０．１０４２及び１０４３．１０４４で
の入力信号の負の積に比例する出力電流が発生嘔れる。
本回路で直流利得制御電圧は入力端子１０４３に与えら
れるが、その端子１０４４ ｉｊ接地てれる。１０４３
での制御電圧は第２６図の回路１０１４に関して前述し
たような遠隔可変利得制御回路（第５３図に示していな
い）に対応する。等化器の上述した例において被微分信
号路における回路１０４１の利得はディジタル−アナロ
グ変換器によって遠隔的かつ自動的に制御され、磁気デ
ィスクの記録トラック長さの変化に応じた所望利得変化
を与える。特定のデータが再生きれている特定のトラッ
ク番号（特別のトラック長に対応している）はディジタ
ル・レコーダにおいて復調され、ディジタルアナログ変
換器において回路１０４１０入力端子１Ｄ４３に利得制
御信号として印加される直流電圧レベルに変換される。
れるが、その端子１０４４ ｉｊ接地てれる。１０４３
での制御電圧は第２６図の回路１０１４に関して前述し
たような遠隔可変利得制御回路（第５３図に示していな
い）に対応する。等化器の上述した例において被微分信
号路における回路１０４１の利得はディジタル−アナロ
グ変換器によって遠隔的かつ自動的に制御され、磁気デ
ィスクの記録トラック長さの変化に応じた所望利得変化
を与える。特定のデータが再生きれている特定のトラッ
ク番号（特別のトラック長に対応している）はディジタ
ル・レコーダにおいて復調され、ディジタルアナログ変
換器において回路１０４１０入力端子１Ｄ４３に利得制
御信号として印加される直流電圧レベルに変換される。
前述したように微分信号路の可変利得調整はディスクの
内側トラック上の高パルス密度をＮ４償するように設計
される。
内側トラック上の高パルス密度をＮ４償するように設計
される。
増幅乗算回路１０４１の出力端子１０４５における１ａ
流の大きさは入力端子１０４０での入力信号及び端子１
０４３での制御電圧で決萱る利得値に比例している。回
路１０４１の端子１０４５からの出力電流は入力電流と
して共通ベーストランジスタ増幅器のエミッタに与えら
れ、該増幅器は第２４．２５及び２６図に示す前述した
減算回路１００５として動作する。この入力電流はコレ
クタ負荷抵抗１０４７の入力電流及び抵抗に比例する増
幅器のコレクタでの出力電圧を発生する。従って上述し
たトランジスタ１００５の出力電圧の部分は増幅乗算回
路１０４１によって増幅された負の信号微分に比例して
いる。
流の大きさは入力端子１０４０での入力信号及び端子１
０４３での制御電圧で決萱る利得値に比例している。回
路１０４１の端子１０４５からの出力電流は入力電流と
して共通ベーストランジスタ増幅器のエミッタに与えら
れ、該増幅器は第２４．２５及び２６図に示す前述した
減算回路１００５として動作する。この入力電流はコレ
クタ負荷抵抗１０４７の入力電流及び抵抗に比例する増
幅器のコレクタでの出力電圧を発生する。従って上述し
たトランジスタ１００５の出力電圧の部分は増幅乗算回
路１０４１によって増幅された負の信号微分に比例して
いる。
微分増幅器１０５３の反転出力端子１０３５は負荷抵抗
１０４８及び並列負荷コンデンサ１０４９を有している
。出力端子１０３５に対する増幅器１０３３の１０４９
によって決まり、その周波数に反比例する。
１０４８及び並列負荷コンデンサ１０４９を有している
。出力端子１０３５に対する増幅器１０３３の１０４９
によって決まり、その周波数に反比例する。
従って端子１０３５に接続された出力回路１４１０４８
。
。
Ｃ１０４９は８０ ＫＨｚ以上の周波数及び約０！Ｓ
〜１０ＭＨｚの問題の周波数範囲にわたって積分回路と
して動作する。出力端子１０３５に対する増幅器１０３
３の伝達関数は で、Ａ１０３３は出力端子１０３４に対する差動増幅器
１０５６の利得である。
〜１０ＭＨｚの問題の周波数範囲にわたって積分回路と
して動作する。出力端子１０３５に対する増幅器１０３
３の伝達関数は で、Ａ１０３３は出力端子１０３４に対する差動増幅器
１０５６の利得である。
である。
□□□式は第２４図のブロック図に関連した前述ぜのフ
ァクターだけ非反転出力端子１０Ｓ４に対する 増
幅器１０３５の巳力端子１０３５からの被反転積利得よ
りも高い。ｓ ｏ Ｋ）ｌｚ以上の信号周波数に対
分信号は共通エミッタ・トランジスタ増幅器１００５し
て、出力端子１０３５に対する利得はコンデンサ に
与えられる。トランジスタ１００５はこの入力信号を反
転し、これに夫々のコレクタ及びエミッタ負抵抗の比凡
１０４７ ／Ｒ１０５０を乗算する。トランジスタ１０
０５は積分信号路における共通エミッタ増＠Ａ器及び微
分信号路における共通ベース増幅器として動作する。ト
ランジスタ１００５のコレクタにおける出力信号は２つ
の入力信号の和であり、１つは再生ベツド及び前置増幅
器の組合せからの再生信号の積分に比例し、他の一つは
再生信号の負の微分に比例している。従ってトランジス
タ１００５のコレクタにおける出力信号は第２４．２５
．２６図に示す等化回路の前述した例の出力端子１００
７における出力信号に関連して説明したよりな差信号に
対応している。第５３Ａ及び５３Ｂ図の等化回路１００
０の出力信号は第２４．２５及び２６図の例に関して前
述した如く記録／再生チャンネルの被等化信号に対応し
ている。
ァクターだけ非反転出力端子１０Ｓ４に対する 増
幅器１０３５の巳力端子１０３５からの被反転積利得よ
りも高い。ｓ ｏ Ｋ）ｌｚ以上の信号周波数に対
分信号は共通エミッタ・トランジスタ増幅器１００５し
て、出力端子１０３５に対する利得はコンデンサ に
与えられる。トランジスタ１００５はこの入力信号を反
転し、これに夫々のコレクタ及びエミッタ負抵抗の比凡
１０４７ ／Ｒ１０５０を乗算する。トランジスタ１０
０５は積分信号路における共通エミッタ増＠Ａ器及び微
分信号路における共通ベース増幅器として動作する。ト
ランジスタ１００５のコレクタにおける出力信号は２つ
の入力信号の和であり、１つは再生ベツド及び前置増幅
器の組合せからの再生信号の積分に比例し、他の一つは
再生信号の負の微分に比例している。従ってトランジス
タ１００５のコレクタにおける出力信号は第２４．２５
．２６図に示す等化回路の前述した例の出力端子１００
７における出力信号に関連して説明したよりな差信号に
対応している。第５３Ａ及び５３Ｂ図の等化回路１００
０の出力信号は第２４．２５及び２６図の例に関して前
述した如く記録／再生チャンネルの被等化信号に対応し
ている。
第５３Ａ及び５３Ｂ図に示す詳細な回路図の残りの部分
を次に説明する。等化器１０００は被記録磁束の零交叉
をあられす再生前置増幅器１００９（第ｓａＢ図）によ
って与えられる電圧ピークを等化器の出力の適正に配置
され九零交叉に変換する。この被等化出力信号は等化器
のトランジスタ１００５のコレクタに現われ、低域フィ
ルタ回路１０１Ｂによってフィルタされた後、増幅リミ
ッタ回路１０１９の相補出力を与えるために備えられた
第１バツフア増幅器１０５１を介して供給される。バッ
ファ増幅″ａがらの出力信号は好ましくはバッファ増幅
と同じタイプの一連の５つの振幅リミッタ増幅器を介し
て供給される。振幅リミット回路１０１９の入力に与え
られる被等化再生信号は先に位置決めされた遷移を以っ
てチャンネル符号化形式になっている。再生信号を制限
する振幅は記録再生処理によってかなり歪んだ矩形を回
復するように作用する。更に振幅リミット回路１０１９
のバッファアンプは矩形整形チャンネル符号化再生デー
タ信号の各遷移に対して１パルスを発生するために、連
続的に使用される被回復データ信号の反対位相の波形を
発生するように作用する。エンコーダ９６によるデータ
信号のチャンネル符号化及びかかる信号の連続的記録に
関連して前述したように、遷移関連パルスは正確に規定
さｊた縁（即ちこの例では前縁は選択されている）は、
データ（ｉｆ号がチャンネルにより歪んでいるが、デー
タに対して誤差を導入することなく伝送チャンネルを介
して送ることができるように、発生される。前述したよ
うに、本装曹によって処理されたような高ビツト率のデ
ータ列が、ディスク駆動器と信号システム間にチャンネ
ル符号化データを結合するために使用される対になった
ツイスト送信ラインような異なる方向への信号レベル遷
移に対する伝送ラインの微分応答特性のために、これら
に％に誤差′ｆｃ導入しゃ丁い。
を次に説明する。等化器１０００は被記録磁束の零交叉
をあられす再生前置増幅器１００９（第ｓａＢ図）によ
って与えられる電圧ピークを等化器の出力の適正に配置
され九零交叉に変換する。この被等化出力信号は等化器
のトランジスタ１００５のコレクタに現われ、低域フィ
ルタ回路１０１Ｂによってフィルタされた後、増幅リミ
ッタ回路１０１９の相補出力を与えるために備えられた
第１バツフア増幅器１０５１を介して供給される。バッ
ファ増幅″ａがらの出力信号は好ましくはバッファ増幅
と同じタイプの一連の５つの振幅リミッタ増幅器を介し
て供給される。振幅リミット回路１０１９の入力に与え
られる被等化再生信号は先に位置決めされた遷移を以っ
てチャンネル符号化形式になっている。再生信号を制限
する振幅は記録再生処理によってかなり歪んだ矩形を回
復するように作用する。更に振幅リミット回路１０１９
のバッファアンプは矩形整形チャンネル符号化再生デー
タ信号の各遷移に対して１パルスを発生するために、連
続的に使用される被回復データ信号の反対位相の波形を
発生するように作用する。エンコーダ９６によるデータ
信号のチャンネル符号化及びかかる信号の連続的記録に
関連して前述したように、遷移関連パルスは正確に規定
さｊた縁（即ちこの例では前縁は選択されている）は、
データ（ｉｆ号がチャンネルにより歪んでいるが、デー
タに対して誤差を導入することなく伝送チャンネルを介
して送ることができるように、発生される。前述したよ
うに、本装曹によって処理されたような高ビツト率のデ
ータ列が、ディスク駆動器と信号システム間にチャンネ
ル符号化データを結合するために使用される対になった
ツイスト送信ラインような異なる方向への信号レベル遷
移に対する伝送ラインの微分応答特性のために、これら
に％に誤差′ｆｃ導入しゃ丁い。
パルスの前縁、即ち止縁のみがデータ信号遷移を認識す
るように再生データ信号の各遷移に対して１パルスを発
生するため振幅リミット回路１０１９にデータ信号の２
つの反対位相波形を発生する。
るように再生データ信号の各遷移に対して１パルスを発
生するため振幅リミット回路１０１９にデータ信号の２
つの反対位相波形を発生する。
第１に、非反転極性の信号レベルの遷移のシーケンスは
一連の振幅リミット増幅器の最後の増幅器１０５６の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増１ｌｌＩ器１０５５の出力端子１
０５４に発生芒れる９、これら両遷移シーケンスはビデ
オデータを初めに符号化するために選択されたチャンネ
ルコードのコード規則に従って遷移の位置決めを行い、
夫々２つの同じワンショットマルチバイブレータ１０５
５及ヒ１０５６、ゼ′ｌｌえばタイグ１０１３１Ｌのよ
うなパルス生成回路１０２０のようなものをクロックす
るために与えらｉする。各マルチバイブｌメータは夫々
正パルスを生成し、そのクロック入力に受信される再生
データ信号の各正になる遷移に対して１パルスを生成す
る。従って非反転型の再生データ信号を受信するワンシ
ョットマルチバイブレータ１０５５はデータ信号中に各
正になる遷移において正パルスを発生する。他方、反転
型の再生データ信号を受Ｑする他のワンショットマルチ
バイブレータ１０５６けデータ信号中に各員になる遷移
の位置で正パルスを発生する。マルチバイブレータ１０
５５．１０５６によって発生される正パルスの前縁は安
定状態から疑似安定状態（恵要な時定数決定要素が含ま
れていない）にマルチバイブレータを急速に切換えるこ
とにより規定されるので、各前縁は全ての他のものと同
じで再生データ信錦の正のクロッキング遷移の発生に続
いて正確な時間で生じる。パルスが送られる伝送チャン
ネルは同じパルス縁上で作用するので、溜移関連正パル
ス靭の位置、従ってデータ遷移自体が伝送チャンネルの
作用によってパルスに導入てれつる如何なる歪みの結果
でも失なわない。もし必要なら再生データ信号の相対位
置を正確に再規定するため、前述したデコーダ及び時間
軸補正器１００のデコーダ回路部分の入力において使用
されて込るような伝送チャンネルの出力に、振幅レベル
感知検出手段が結合されうる。
一連の振幅リミット増幅器の最後の増幅器１０５６の出
力端子１０５２において発生され、第２に反転極性の同
じシーケンスが同じ増１ｌｌＩ器１０５５の出力端子１
０５４に発生芒れる９、これら両遷移シーケンスはビデ
オデータを初めに符号化するために選択されたチャンネ
ルコードのコード規則に従って遷移の位置決めを行い、
夫々２つの同じワンショットマルチバイブレータ１０５
５及ヒ１０５６、ゼ′ｌｌえばタイグ１０１３１Ｌのよ
うなパルス生成回路１０２０のようなものをクロックす
るために与えらｉする。各マルチバイブｌメータは夫々
正パルスを生成し、そのクロック入力に受信される再生
データ信号の各正になる遷移に対して１パルスを生成す
る。従って非反転型の再生データ信号を受信するワンシ
ョットマルチバイブレータ１０５５はデータ信号中に各
正になる遷移において正パルスを発生する。他方、反転
型の再生データ信号を受Ｑする他のワンショットマルチ
バイブレータ１０５６けデータ信号中に各員になる遷移
の位置で正パルスを発生する。マルチバイブレータ１０
５５．１０５６によって発生される正パルスの前縁は安
定状態から疑似安定状態（恵要な時定数決定要素が含ま
れていない）にマルチバイブレータを急速に切換えるこ
とにより規定されるので、各前縁は全ての他のものと同
じで再生データ信錦の正のクロッキング遷移の発生に続
いて正確な時間で生じる。パルスが送られる伝送チャン
ネルは同じパルス縁上で作用するので、溜移関連正パル
ス靭の位置、従ってデータ遷移自体が伝送チャンネルの
作用によってパルスに導入てれつる如何なる歪みの結果
でも失なわない。もし必要なら再生データ信号の相対位
置を正確に再規定するため、前述したデコーダ及び時間
軸補正器１００のデコーダ回路部分の入力において使用
されて込るような伝送チャンネルの出力に、振幅レベル
感知検出手段が結合されうる。
信号システムへの遷移関連パルスの伝送に対して２つの
ワンショットマルチバイブレータ１０５５及び１０５６
の出力パルスは各々の入力パルスに対して出力パルスを
生成する正オアゲート１０５７の別の入力に与えられる
。オアゲート１０５７の出力パルスはデーｊ１遺沢スイ
ッチ１２８へのライン１５４を介しての伝送のためディ
スク駆動データインタフェース１５１（第９Ｂ図）に与
えられ、該スイッチは元のカラーテレビジョン信号′ｆ
ｒ−復調するため再生データの復調及び処理のために、
被選択再生チャンネル９１のデコ、−グ及び時間軸補正
器１００のデータデコーダ部分の入力に被伝送ノくルス
を結合する。ディスクドライブインターフェース１５１
は単一人力信号を受は取り、該単一人力（Ｍ号の一致相
補出力信号フォームケ発生する従来の相補型出力バツ７
アアンプを含む。この相補型・くツファアンズはＯＲグ
ー） １０５７によって供給されたパルスに関する各遷
移を一対の一致相細レベルパルスに変換し、選択された
再生チャンネル９１に送信するためにデータ選択スイッ
チ１２８に供給する。
ワンショットマルチバイブレータ１０５５及び１０５６
の出力パルスは各々の入力パルスに対して出力パルスを
生成する正オアゲート１０５７の別の入力に与えられる
。オアゲート１０５７の出力パルスはデーｊ１遺沢スイ
ッチ１２８へのライン１５４を介しての伝送のためディ
スク駆動データインタフェース１５１（第９Ｂ図）に与
えられ、該スイッチは元のカラーテレビジョン信号′ｆ
ｒ−復調するため再生データの復調及び処理のために、
被選択再生チャンネル９１のデコ、−グ及び時間軸補正
器１００のデータデコーダ部分の入力に被伝送ノくルス
を結合する。ディスクドライブインターフェース１５１
は単一人力信号を受は取り、該単一人力（Ｍ号の一致相
補出力信号フォームケ発生する従来の相補型出力バツ７
アアンプを含む。この相補型・くツファアンズはＯＲグ
ー） １０５７によって供給されたパルスに関する各遷
移を一対の一致相細レベルパルスに変換し、選択された
再生チャンネル９１に送信するためにデータ選択スイッ
チ１２８に供給する。
第５４Ａ及び５４Ｂ図はビデオフレーム蓄積記録及び再
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１Ω５８． ｊＤ５９゜１０６０
及び１０６１の記録駆動及び再生前置増幅回路を有する
詳細な電気回路図の部分を示す。第５チヤンネル１０６
２はサーボ再生前置増幅器に固定的に結合され九サーボ
トラックヘッド及びデータトラック記録及び再生チャン
ネルを備えている。
生システムにおいて使用されている４つの同じデータ記
録及び再生チャンネル１Ω５８． ｊＤ５９゜１０６０
及び１０６１の記録駆動及び再生前置増幅回路を有する
詳細な電気回路図の部分を示す。第５チヤンネル１０６
２はサーボ再生前置増幅器に固定的に結合され九サーボ
トラックヘッド及びデータトラック記録及び再生チャン
ネルを備えている。
ビデオフレーム蓄積記録及び再生システムにおいて、第
５４Ａ及びＳａＢ図に示すデータ記録及び再生チャンネ
ルとｒｈｌじ５つ以上のデータ記録及び再生チャンネル
（図示せず）が使用される。チャンネル１０５８におけ
るリレー１０６３は前述したよりに記録命令がライン１
０６６上でディスク駆動制御回路から受信される時に生
ずるように記録するヘッド１［］０８ａ及び１００８ｂ
の１つ舶１する位置に接点を有する。記録命令の不在存
在時に、リレー１０６３は再生位置にある。この位置で
、リレー１０６３の接点は他の位置にある。ヘッド１０
０８ａ及び１００８ｂは記録及び再生のため使用され、
交互に奇数及び偶数テレビジョンフィールドを切り控え
る。これらヘッド１００８ａの切換えはディスク駆動を
子装置に設けられ九第５８Ａ図の記録タイミング回路に
よって与えられるライン１０６７に連続的に発生される
３０ Ｈｚヘッドスイッチング信号によって制御される
。夫々のチャンネル１０５８〜１０６１のヘッド１０６
４及び１０６５から交互に受信される再生データは前述
した＋７５５Ａ及び５３Ｂ図に示すような夫々のチャン
ネルに関連した検出回路に供給される。ビデオフレーム
蓄積記録及び再生システムに使用されている記録／再生
ヘッドは本装置において使用される種類のディスクハッ
ク上のディジタル記録のために、アプライド・マグネチ
ック・コーポレーション又はインフォメーション・マグ
ネチック・コーポレーションによって製造されているよ
うな通常のヘッドである。
５４Ａ及びＳａＢ図に示すデータ記録及び再生チャンネ
ルとｒｈｌじ５つ以上のデータ記録及び再生チャンネル
（図示せず）が使用される。チャンネル１０５８におけ
るリレー１０６３は前述したよりに記録命令がライン１
０６６上でディスク駆動制御回路から受信される時に生
ずるように記録するヘッド１［］０８ａ及び１００８ｂ
の１つ舶１する位置に接点を有する。記録命令の不在存
在時に、リレー１０６３は再生位置にある。この位置で
、リレー１０６３の接点は他の位置にある。ヘッド１０
０８ａ及び１００８ｂは記録及び再生のため使用され、
交互に奇数及び偶数テレビジョンフィールドを切り控え
る。これらヘッド１００８ａの切換えはディスク駆動を
子装置に設けられ九第５８Ａ図の記録タイミング回路に
よって与えられるライン１０６７に連続的に発生される
３０ Ｈｚヘッドスイッチング信号によって制御される
。夫々のチャンネル１０５８〜１０６１のヘッド１０６
４及び１０６５から交互に受信される再生データは前述
した＋７５５Ａ及び５３Ｂ図に示すような夫々のチャン
ネルに関連した検出回路に供給される。ビデオフレーム
蓄積記録及び再生システムに使用されている記録／再生
ヘッドは本装置において使用される種類のディスクハッ
ク上のディジタル記録のために、アプライド・マグネチ
ック・コーポレーション又はインフォメーション・マグ
ネチック・コーポレーションによって製造されているよ
うな通常のヘッドである。
中央処理ユニット・インターフェース
第８図と関連して前述したコンピュータシステム９２に
関して、種々のインターフェースが、テレタイプに関連
した種々のサブセクション１０９、紙チーブリーダ１１
１、読出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母線１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＵインターフェース１０８と共に詳細に説明される。
関して、種々のインターフェースが、テレタイプに関連
した種々のサブセクション１０９、紙チーブリーダ１１
１、読出し専用メモリ１１２及び装置アドレスデコーダ
部分１１３を有し、かつ種々の装置を選択しアドレスデ
ータ母線１０５と連絡せしめる中央処理ユニット即ちＣ
ＰＵインターフェース１０８と共に詳細に説明される。
第２９図に示すＣＰＵインタ−７エースブロツク図はそ
の上部においてＣＰＵ１０６に延長している１５ライン
のアドレス・データ母線１０５を示す。
の上部においてＣＰＵ１０６に延長している１５ライン
のアドレス・データ母線１０５を示す。
これら１３ラインは１３ビットアドレス語を伝送し、か
つ母線バンク７遺沢信号と一緒にラッチ１［］（］の入
力に接触され、該ラッチはアドレス語及びＣＰＵ１０６
とインターフェースされるべ＠端末装置を認定する母線
パンク７選択信選択上憶するためアドレス／データ・マ
ルチグレクス・サイクルのアドレス時に制御ライン１４
４の１つを介してＣＰＵによって発生される母線同期又
はＢＳＹＮＣ信号に応答する。デコーダ／デマルチブレ
フサ１１０１はアドレス語を受信するように接触きれて
おり、母線バンク７はラッチ１１００に蓄積されている
信号を選択し、アドレス情報に応じて２１装置選択ライ
ン１１４の１つ全作動させるためにアドレスを復調する
。レコーダ／デマルチプレクサ１１ｏ１はアドレスを復
調し、アドレスの３つの最大桁が端末装置リフニスをあ
られ丁時、制御ラインの１つを介してＣＰＵ１ｏ６によ
って与えられる母線パンク７選択信選択上ＢＨ３７信号
に応答して適当な装置選択ラインを作′＃ＪＪすぜる。
つ母線バンク７遺沢信号と一緒にラッチ１［］（］の入
力に接触され、該ラッチはアドレス語及びＣＰＵ１０６
とインターフェースされるべ＠端末装置を認定する母線
パンク７選択信選択上憶するためアドレス／データ・マ
ルチグレクス・サイクルのアドレス時に制御ライン１４
４の１つを介してＣＰＵによって発生される母線同期又
はＢＳＹＮＣ信号に応答する。デコーダ／デマルチブレ
フサ１１０１はアドレス語を受信するように接触きれて
おり、母線バンク７はラッチ１１００に蓄積されている
信号を選択し、アドレス情報に応じて２１装置選択ライ
ン１１４の１つ全作動させるためにアドレスを復調する
。レコーダ／デマルチプレクサ１１ｏ１はアドレスを復
調し、アドレスの３つの最大桁が端末装置リフニスをあ
られ丁時、制御ラインの１つを介してＣＰＵ１ｏ６によ
って与えられる母線パンク７選択信選択上ＢＨ３７信号
に応答して適当な装置選択ラインを作′＃ＪＪすぜる。
装置選択ラインは高レベルから低レベルに切換えること
によって作動され、ＣＰＵ１０６とのデータ伝送のため
要求されている関連装置を主母線１０５に適当に接続す
る。前述したよりに２１装置選択ライン１１４の１５ラ
インは端末インターフェース１１５．１１８．１１９．
１２０及び１２１に延長しており、残りの６ラインの装
置選択ラインはテレタイプ１ｏ９、紙チー１リーダ１１
１及び読出し専用メモリ１１２のインタフェースを制御
するための論理回路１１０２に延長している。
によって作動され、ＣＰＵ１０６とのデータ伝送のため
要求されている関連装置を主母線１０５に適当に接続す
る。前述したよりに２１装置選択ライン１１４の１５ラ
インは端末インターフェース１１５．１１８．１１９．
１２０及び１２１に延長しており、残りの６ラインの装
置選択ラインはテレタイプ１ｏ９、紙チー１リーダ１１
１及び読出し専用メモリ１１２のインタフェースを制御
するための論理回路１１０２に延長している。
制御プログラムはアンドゲート１１０４ｉ介して接続す
？＋る８データビツトライン１１０３ケ有する紙テープ
リーダ１１１ケ使用するメモリ・ユニット１０７中に負
荷され、前記ゲートの出力はライン１１０５を介してデ
ータ母線１０５の８ラインに接続さ第１る。メモリユニ
ット１０７のローディングはスイッチ１１２５の動作に
よって開始さｉｌ、スイッチが抑圧されると主母線１０
５及び制−ライン１４４を弁して適当な装置薩アドレス
及び制御信号を出すように和分する命令をＣＰＵ１０６
に与えて、紙テープリーダ１１１によって与えられる制
−プログラム紫１４１ＰＮＯ５にゲートぜしめる。最初
、ＣＰＵ１０６は装＋ｐ＃ｉアドレス及び、Ｒ（ＪＭ１
１２により負荷命令シーケンス５ＣＰ（Ｊに送らせるよ
うに符号化回路１１２６會ロＪ能化する１ｃめの適当な
＃ｃ１龜選択ライン１１４を作１ＩＩ７１させる制＠信
号を発生する。負荷命令シーケンスの覚悟に峠いてｅｉ
’Ｕ １０６はコンピュータ・マイクロ・コード・プロ
グラムに工って決まるルーチン及び演算機能を実行し、
１キヤラクタずつ紙テープリーダ１１１からの制（財）
プログラムのローディングを指示する。特に負荷命令シ
ーケンスはＲ（ＪＭ１１２によって発生され、負荷命令
飴が続く６つのキャラクタのシーケンスを含んでおり、
各々のキャラクタは７ビツト＃ヲ官む。そのシーケンス
の各７ビツトキヤラクタは符号化回路１１２６の制御に
より几０Ｍ１１２によって符号化され、ＣＰＵへＲＯＭ
データ第１１用可能命令を送ることに続いて主母線１０
５にゲートすることによって個々にＣＰＵ１０６に送出
される。各キャラクタはライン１１２８上に与えられる
ゲート信号により可能化される１七〇Ｍデータ及び状態
グー） ｊ１２７によって母線１０５及び論理回路１１
０２によって１１３０に結合される（負荷命令シーケン
スの各７ビツトキヤラクタの送出と共に）スイッチ１１
２５の瞼作によって発生される命令に続いてデマルチプ
レクサ１１０１はＣＰＵ ｉ ０６からアドレス信号及
び制御信号ケ党侶し、装置選択ラインのうちのラインＦ
を作動させる。瀧埋回路１１０２は被作動装置選択ライ
ン及びライン１１５上にｅＰＵｉ０６によって与えられ
る制（財）信号中の母線データに応答して、ＲＯＭデー
タ利用可能状悪ゲ−）１１２１への入力の１つに状態命
令を与える。
？＋る８データビツトライン１１０３ケ有する紙テープ
リーダ１１１ケ使用するメモリ・ユニット１０７中に負
荷され、前記ゲートの出力はライン１１０５を介してデ
ータ母線１０５の８ラインに接続さ第１る。メモリユニ
ット１０７のローディングはスイッチ１１２５の動作に
よって開始さｉｌ、スイッチが抑圧されると主母線１０
５及び制−ライン１４４を弁して適当な装置薩アドレス
及び制御信号を出すように和分する命令をＣＰＵ１０６
に与えて、紙テープリーダ１１１によって与えられる制
−プログラム紫１４１ＰＮＯ５にゲートぜしめる。最初
、ＣＰＵ１０６は装＋ｐ＃ｉアドレス及び、Ｒ（ＪＭ１
１２により負荷命令シーケンス５ＣＰ（Ｊに送らせるよ
うに符号化回路１１２６會ロＪ能化する１ｃめの適当な
＃ｃ１龜選択ライン１１４を作１ＩＩ７１させる制＠信
号を発生する。負荷命令シーケンスの覚悟に峠いてｅｉ
’Ｕ １０６はコンピュータ・マイクロ・コード・プロ
グラムに工って決まるルーチン及び演算機能を実行し、
１キヤラクタずつ紙テープリーダ１１１からの制（財）
プログラムのローディングを指示する。特に負荷命令シ
ーケンスはＲ（ＪＭ１１２によって発生され、負荷命令
飴が続く６つのキャラクタのシーケンスを含んでおり、
各々のキャラクタは７ビツト＃ヲ官む。そのシーケンス
の各７ビツトキヤラクタは符号化回路１１２６の制御に
より几０Ｍ１１２によって符号化され、ＣＰＵへＲＯＭ
データ第１１用可能命令を送ることに続いて主母線１０
５にゲートすることによって個々にＣＰＵ１０６に送出
される。各キャラクタはライン１１２８上に与えられる
ゲート信号により可能化される１七〇Ｍデータ及び状態
グー） ｊ１２７によって母線１０５及び論理回路１１
０２によって１１３０に結合される（負荷命令シーケン
スの各７ビツトキヤラクタの送出と共に）スイッチ１１
２５の瞼作によって発生される命令に続いてデマルチプ
レクサ１１０１はＣＰＵ ｉ ０６からアドレス信号及
び制御信号ケ党侶し、装置選択ラインのうちのラインＦ
を作動させる。瀧埋回路１１０２は被作動装置選択ライ
ン及びライン１１５上にｅＰＵｉ０６によって与えられ
る制（財）信号中の母線データに応答して、ＲＯＭデー
タ利用可能状悪ゲ−）１１２１への入力の１つに状態命
令を与える。
ＲＯＭ利用可能状態命令は論理回路１１０２によってそ
のＭ２人力に与えられるＲＯＭ状態ゲート信号により状
悲ゲー） １１２７ｉ司能化することによりＣＰＵ１０
６に送出され、その状態命令は状態グー）１１２７の出
力１１２９からライン１１０５’ｉ介して主母線１０５
に結合される。各ＲＯＭデータ利用可■ヒ状態命令の受
信に応答して、ＣＰＵ１０６はＣＩ’０１０８へ適当な
アドレス及び制御０！号を送出し負荷命令シーケンスの
次の７ビツトキヤラクタ′ＩｔＣＰＵＫＪＡさせる。
のＭ２人力に与えられるＲＯＭ状態ゲート信号により状
悲ゲー） １１２７ｉ司能化することによりＣＰＵ１０
６に送出され、その状態命令は状態グー）１１２７の出
力１１２９からライン１１０５’ｉ介して主母線１０５
に結合される。各ＲＯＭデータ利用可■ヒ状態命令の受
信に応答して、ＣＰＵ１０６はＣＩ’０１０８へ適当な
アドレス及び制御０！号を送出し負荷命令シーケンスの
次の７ビツトキヤラクタ′ＩｔＣＰＵＫＪＡさせる。
デマルチプレクサ１１０１ｉ”ｊ装置選択ライン１１１
４のラインＣを作Ｉ助させて、（：”ＰＵ１０６が信号
中の母線データをライン１１１！Ｓｔ”介してＣＰＵイ
ンターフェースに送る時、データ・キャラクタ・ゲート
１１２７を可能化するゲート信号を論理１すｊ路１１０
２によりライン１１２８上に発生せしめる。被可能化キ
ャラクタ・ゲート１１２７はＲＯＭ１１２及び符号化回
路１１２６の協同動作により発生される７ピツト胎−Ｉ
ＣＰＵ１ｏ６への伝送のためにライン１１０５に一介し
て主母線１０５上に与える。上述したよりにして符号化
［！２１路１１２６及び凡ＯＭｊ１２はＣ）’Ｕ １０
６への７ビツト負荷命令が続いている６つの７ビツトキ
ヤラクタの前のシーケンスを与える。図示の装−°で、
符号化回路１１２６及びル０Ｍ１１２はテレタイプライ
タから共通に発生する１０［じＡ３Ｃｌコード胎中の７
ビツトキヤラクタの負荷命令シーケンスを発生する。
４のラインＣを作Ｉ助させて、（：”ＰＵ１０６が信号
中の母線データをライン１１１！Ｓｔ”介してＣＰＵイ
ンターフェースに送る時、データ・キャラクタ・ゲート
１１２７を可能化するゲート信号を論理１すｊ路１１０
２によりライン１１２８上に発生せしめる。被可能化キ
ャラクタ・ゲート１１２７はＲＯＭ１１２及び符号化回
路１１２６の協同動作により発生される７ピツト胎−Ｉ
ＣＰＵ１ｏ６への伝送のためにライン１１０５に一介し
て主母線１０５上に与える。上述したよりにして符号化
［！２１路１１２６及び凡ＯＭｊ１２はＣ）’Ｕ １０
６への７ビツト負荷命令が続いている６つの７ビツトキ
ヤラクタの前のシーケンスを与える。図示の装−°で、
符号化回路１１２６及びル０Ｍ１１２はテレタイプライ
タから共通に発生する１０［じＡ３Ｃｌコード胎中の７
ビツトキヤラクタの負荷命令シーケンスを発生する。
７キヤラクタ負荷命令シーケンスの負荷命令の受イざに
応答してＣＰＵ １０６は装置アドレス及び制御信号を
発生して適当な装置選択ラインを作動させて、論理回路
１１０２により紙テープリーダ１１１から制御プログラ
ムをメモリユニット１０７に負荷せしめる。最初に、デ
マルチプレクサ１１０１は装置選択ライン１１４の紙テ
ープリーダラインＭを作動させるＣＰＵからのアドレス
を受信する。続いてＣＰＵ １ｏ ｂは主母線１０５の
ラインの１つ全弁して命令を与える。ライン１１４上の
母線データアウト制御信号の発生にエリ、進みテープリ
ーダ命令はライン１１０３の１つを介してテープリーダ
１１１に送出される。テープリーダ１１１は安来された
データがＣＰＵインターフェース１０８に送出された時
、ライン１１０３の一つケ介して信−Ｑ’ｔ−ＣＰＵイ
ンターフェース１０８に戻す。論理回路１１０２はゲー
ト１１４３にデータ第１１月可能命令をＣＰＵ １０６
に出させることによって復帰信号及び制御信号中の母線
データに応答する。データ第１１用可能命令はライン１
１０５Ｑ介して生母＠１０５に与えられ、ＣＰＵ１０６
に伝送される。データ利用可能命令の受信に続いて、Ｃ
ＰＵ１０６はＣＰＵ１０８にアドレス及び制＃信号？与
え、紙テープリーダからの利用可能なデータをメモリユ
ニット１０７に伝送せしめる。デマルチプレクサ１１０
１は装［選択ライン１１４のラインＬ２咋動嘔ぜて、信
号中の母線データがＣＰＵによってライン１１１５上に
与えられる時に、ライン１１０６にゲート信号を与える
ことによ！７論理回路１１０２はアンドゲート１１０４
全６］゛能化せしめゐ。仮可能化アンドグー）１１０４
は紙テープリーダから受信さｆ′またデータ會ライン１
１０３？ｌ−介してメモリユニット１０７への伝送のた
めに主母線１０５上に与える。
応答してＣＰＵ １０６は装置アドレス及び制御信号を
発生して適当な装置選択ラインを作動させて、論理回路
１１０２により紙テープリーダ１１１から制御プログラ
ムをメモリユニット１０７に負荷せしめる。最初に、デ
マルチプレクサ１１０１は装置選択ライン１１４の紙テ
ープリーダラインＭを作動させるＣＰＵからのアドレス
を受信する。続いてＣＰＵ １ｏ ｂは主母線１０５の
ラインの１つ全弁して命令を与える。ライン１１４上の
母線データアウト制御信号の発生にエリ、進みテープリ
ーダ命令はライン１１０３の１つを介してテープリーダ
１１１に送出される。テープリーダ１１１は安来された
データがＣＰＵインターフェース１０８に送出された時
、ライン１１０３の一つケ介して信−Ｑ’ｔ−ＣＰＵイ
ンターフェース１０８に戻す。論理回路１１０２はゲー
ト１１４３にデータ第１１月可能命令をＣＰＵ １０６
に出させることによって復帰信号及び制御信号中の母線
データに応答する。データ第１１用可能命令はライン１
１０５Ｑ介して生母＠１０５に与えられ、ＣＰＵ１０６
に伝送される。データ利用可能命令の受信に続いて、Ｃ
ＰＵ１０６はＣＰＵ１０８にアドレス及び制＃信号？与
え、紙テープリーダからの利用可能なデータをメモリユ
ニット１０７に伝送せしめる。デマルチプレクサ１１０
１は装［選択ライン１１４のラインＬ２咋動嘔ぜて、信
号中の母線データがＣＰＵによってライン１１１５上に
与えられる時に、ライン１１０６にゲート信号を与える
ことによ！７論理回路１１０２はアンドゲート１１０４
全６］゛能化せしめゐ。仮可能化アンドグー）１１０４
は紙テープリーダから受信さｆ′またデータ會ライン１
１０３？ｌ−介してメモリユニット１０７への伝送のた
めに主母線１０５上に与える。
Ｃ１’Ｕ１０６、Ｃ，ＰＵインターフェース１０８及び
紙テープリーダ１１１け紙テープ上に蓄積された制御プ
ログラムがメモリユニット１０７に転送さねる迄、上述
し次ようにして作動さハる。
紙テープリーダ１１１け紙テープ上に蓄積された制御プ
ログラムがメモリユニット１０７に転送さねる迄、上述
し次ようにして作動さハる。
同様に、もしｉｆｆ列データを含むテレタイプ１１０が
ＣＰＵ １０６によってアドレスされるならば、そのデ
ータはナンドゲー）１１０８によって母線１０５上にゲ
ートさね、これらのゲートはライン１１０７上の直列デ
ータがユニバーサル非同期伝送器（（ＪＡルＴ）１１１
０によって８ビット並列データに１俟された陸、論ｊｆ
ｉ１１０２によってライン１１０９を介して可能化され
る。逆にＣＰＵがデータをテレタイプに送出している場
合は、８ビット並列データが七〇並夕１」データをテレ
タイプに延長しているライン１１１２に現れる血夕１１
データに変換するＵＮｌ（Ｔ１１１１に延長しているラ
イン１１０５上に現れる。ブロック１１１０層び１１１
１によって示δえ１．るＬＩＡＲ’Ｌ”は）Ｍ宮両慎能
を行なう１つのユニットである。
ＣＰＵ １０６によってアドレスされるならば、そのデ
ータはナンドゲー）１１０８によって母線１０５上にゲ
ートさね、これらのゲートはライン１１０７上の直列デ
ータがユニバーサル非同期伝送器（（ＪＡルＴ）１１１
０によって８ビット並列データに１俟された陸、論ｊｆ
ｉ１１０２によってライン１１０９を介して可能化され
る。逆にＣＰＵがデータをテレタイプに送出している場
合は、８ビット並列データが七〇並夕１」データをテレ
タイプに延長しているライン１１１２に現れる血夕１１
データに変換するＵＮｌ（Ｔ１１１１に延長しているラ
イン１１０５上に現れる。ブロック１１１０層び１１１
１によって示δえ１．るＬＩＡＲ’Ｌ”は）Ｍ宮両慎能
を行なう１つのユニットである。
命令中の母線データはライン１１１３ｉ介して論理１１
０２に与えられ、母線データアウト命蛍はライン１１１
４’７介して論理１１０２に与えられる。母線データイ
ン及びアウト命令は、データが主母線１０５を介して受
信又は伝送せしめられるべきか否かにより制御ライン１
４４の一つを介してＣＰＵ １０６により与えられる。
０２に与えられ、母線データアウト命蛍はライン１１１
４’７介して論理１１０２に与えられる。母線データイ
ン及びアウト命令は、データが主母線１０５を介して受
信又は伝送せしめられるべきか否かにより制御ライン１
４４の一つを介してＣＰＵ １０６により与えられる。
同様に、ＣＰＵ１０６からの母線イニシャライズ信号は
論理回路中の多数のフリップフロップをスタートアップ
、又は等価な動作シーケンス時に既知の状態にセットす
るため、ライン１１１５上に現れる。また愉Ｊｌ！！！
、 １１０２はアドレスさねた袈ｒ眞が連絡せしめられ
たこと、即ちもしデータが送出さるべきものであるなら
データが準備中であり、又はもしＣＰＵがデータを送っ
ているなら受信きれたことをＣＰＵに知らせるためＣＰ
Ｕ １０６に延長しているライン１１１６上に多〕、入
カッアゲ−ト１１３２ （ｇｓｓＢ図ンによって出され
る母線応答信号を有する。母線応答借方は約１０マイク
ロ秒以内にＣＰＵ １０６に至るライン１１１６上にな
い場合には、ＣＰＵは接近していない（１号をまつより
はすててしまう。
論理回路中の多数のフリップフロップをスタートアップ
、又は等価な動作シーケンス時に既知の状態にセットす
るため、ライン１１１５上に現れる。また愉Ｊｌ！！！
、 １１０２はアドレスさねた袈ｒ眞が連絡せしめられ
たこと、即ちもしデータが送出さるべきものであるなら
データが準備中であり、又はもしＣＰＵがデータを送っ
ているなら受信きれたことをＣＰＵに知らせるためＣＰ
Ｕ １０６に延長しているライン１１１６上に多〕、入
カッアゲ−ト１１３２ （ｇｓｓＢ図ンによって出され
る母線応答信号を有する。母線応答借方は約１０マイク
ロ秒以内にＣＰＵ １０６に至るライン１１１６上にな
い場合には、ＣＰＵは接近していない（１号をまつより
はすててしまう。
ＵＡＲＴ及ヒＲＡＳインターフェース用のタイミング信
号はライン１１１９上に３ＳＣ信ｇを発生する発振器１
１１８によって発生される。５ＳＣ信号は１１分割カウ
ンタ１１２０に接続され、その出力はその動作用のクロ
ック信号として凡Ａｓインターフェース１１５の回路と
共にカウンタ１１２に延長しているライン１１２１上に
現れる。更にカウンタ１１２２は１２分割カウンタの被
分割５ＳＣ信号を割算し、テレタイプライタの動作に匹
献し、約１７５８Ｈｚの周波数の速度でＵＡ几Ｔをクロ
ックする九めに使用される出力？与える。
号はライン１１１９上に３ＳＣ信ｇを発生する発振器１
１１８によって発生される。５ＳＣ信号は１１分割カウ
ンタ１１２０に接続され、その出力はその動作用のクロ
ック信号として凡Ａｓインターフェース１１５の回路と
共にカウンタ１１２に延長しているライン１１２１上に
現れる。更にカウンタ１１２２は１２分割カウンタの被
分割５ＳＣ信号を割算し、テレタイプライタの動作に匹
献し、約１７５８Ｈｚの周波数の速度でＵＡ几Ｔをクロ
ックする九めに使用される出力？与える。
第２９図のブロック図の動作金冥施するために使用でき
る特別の回路の一例を第５８Ａ乃至５８Ｄし１に示す。
る特別の回路の一例を第５８Ａ乃至５８Ｄし１に示す。
第５８Ａ図乃至第５８Ｄ図に示す回路の動作は前述しな
かった部分を除いて特に説明しない。
かった部分を除いて特に説明しない。
装ｍ選択うイン７！ｉｌ−作動させる装置において、ラ
ッチ１１００は母線マルチプレックス・サイクルのアド
レス時にＣＰｏ １０６により与えられる８８ＹＮＣ信
号により可能化されて、複数の排他的ノアゲート１０９
８及びアンドゲート１０９９から成る第１デコーダの入
力に対する１３ビットアドレス語及び母線バンク７選択
信＋ｊ（又はＢＨ３７信号）をラッチする。アントゲ−
） １０９９￥′ｉ２つの入力ヲ有しており、１つけ被
うンチＢＢ８７信号で、他は３ビツトアドレス胎の７つ
の最大桁ビットと最小桁ビットと関連した排他的ノアゲ
ー） １０９８のワイヤード・オア出力である。もしＢ
Ｂ８７信号及びワイヤード・オア出力を有する排他的ノ
アゲートが端末装置のリクエストに対して正しい状態に
あるなら、ナントゲート１０９９はアドレス胎の残りの
５ビツトの状態により装置選択ライン１１４を作動する
よりに応答するデコーダ／デマルチプレクサ１１０１に
可能化信号を与える。第８図のブロック図に示す１５装
置剥択ライン１１４は第５８Ｄ図において右に延長して
おり、前述したようンこＣＰＵインターフェース１０８
の内部に関用されている６装置選択ラインにはＣ，Ｄ、
Ｅ、Ｆ”、Ｌ及びＭの記号が付されている。
ッチ１１００は母線マルチプレックス・サイクルのアド
レス時にＣＰｏ １０６により与えられる８８ＹＮＣ信
号により可能化されて、複数の排他的ノアゲート１０９
８及びアンドゲート１０９９から成る第１デコーダの入
力に対する１３ビットアドレス語及び母線バンク７選択
信＋ｊ（又はＢＨ３７信号）をラッチする。アントゲ−
） １０９９￥′ｉ２つの入力ヲ有しており、１つけ被
うンチＢＢ８７信号で、他は３ビツトアドレス胎の７つ
の最大桁ビットと最小桁ビットと関連した排他的ノアゲ
ー） １０９８のワイヤード・オア出力である。もしＢ
Ｂ８７信号及びワイヤード・オア出力を有する排他的ノ
アゲートが端末装置のリクエストに対して正しい状態に
あるなら、ナントゲート１０９９はアドレス胎の残りの
５ビツトの状態により装置選択ライン１１４を作動する
よりに応答するデコーダ／デマルチプレクサ１１０１に
可能化信号を与える。第８図のブロック図に示す１５装
置剥択ライン１１４は第５８Ｄ図において右に延長して
おり、前述したようンこＣＰＵインターフェース１０８
の内部に関用されている６装置選択ラインにはＣ，Ｄ、
Ｅ、Ｆ”、Ｌ及びＭの記号が付されている。
新テープ・リーダ１１１の動作に関して、そこから絖み
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが第５８８
図に示す如くライン１１０５上にチールｖ与えるように
徳行される時、リーダの１１１１作速度を適当な値に制
御しかつＣＰＵ１０６へのデータ全ゲートすると共にデ
ータが利用可能である場合に、ＣＰＵ１０６に知らせる
ための回路が設けられる。
出されるデータはコンピュータシステム９２の動作速度
に対して極めて低速であり、新テープリーダが第５８８
図に示す如くライン１１０５上にチールｖ与えるように
徳行される時、リーダの１１１１作速度を適当な値に制
御しかつＣＰＵ１０６へのデータ全ゲートすると共にデ
ータが利用可能である場合に、ＣＰＵ１０６に知らせる
ための回路が設けられる。
従ってテープリーダ１１１がスイッチ１１２５ ’ｉ作
動することにより選択される時、スイッチ回路１１２４
はライン１１５０．１１５１を介してＣＰＵ１０６に２
つの命令を出して新テープリーダ１１１からのデータ入
力を待つように調節するマイクロコード・ルーチンＩｚ
ＣＰＵ ｖｃ ｑ行せしめる。スイッチラッチ回路１
１２４１ま符号化回路１１２６のシフトレジスタ１１１
７をクリアし、その後直ぐに遅延回路１１５５の動作に
より、第１のものに論理′０＃出力及び８ビツト位置出
力の他の７つに論理１１＃出力金与えるようにシフトレ
ジスタをセットする。これによりメモリユニット１０７
への制御プログラムの転送に至るＲＯＭ １１２２ Ｋ
よるキャラクタ負荷命令を発生する次めのシフトレジス
タ１１１７’ｉ準備する。シフトレジスタ１１１７の設
定に続いて遅延回ＩＮ！１１３３はスイッチラッチ回路
１１２４の７リツプフロツプをグリセットすることによ
ってラインｆｊ５０ｉ介してＣＰＵ１０６に与えられる
命令を除去し、てスイッチ１１２５の他の動作に応答す
るようにスイッチラッチ回路を準備する。同じように符
号化され九新テープリーグとテレタイプデータ間を識別
しデータのＣＰＵ１０６への８Ａまった転送を防止する
ため、遅延回路１１５３はスイッチ１１２５が作動され
る時、テレタイプデータオｆ１用可能アンドゲート１１
５９′に不能化するように接続はれている。
動することにより選択される時、スイッチ回路１１２４
はライン１１５０．１１５１を介してＣＰＵ１０６に２
つの命令を出して新テープリーダ１１１からのデータ入
力を待つように調節するマイクロコード・ルーチンＩｚ
ＣＰＵ ｖｃ ｑ行せしめる。スイッチラッチ回路１
１２４１ま符号化回路１１２６のシフトレジスタ１１１
７をクリアし、その後直ぐに遅延回路１１５５の動作に
より、第１のものに論理′０＃出力及び８ビツト位置出
力の他の７つに論理１１＃出力金与えるようにシフトレ
ジスタをセットする。これによりメモリユニット１０７
への制御プログラムの転送に至るＲＯＭ １１２２ Ｋ
よるキャラクタ負荷命令を発生する次めのシフトレジス
タ１１１７’ｉ準備する。シフトレジスタ１１１７の設
定に続いて遅延回ＩＮ！１１３３はスイッチラッチ回路
１１２４の７リツプフロツプをグリセットすることによ
ってラインｆｊ５０ｉ介してＣＰＵ１０６に与えられる
命令を除去し、てスイッチ１１２５の他の動作に応答す
るようにスイッチラッチ回路を準備する。同じように符
号化され九新テープリーグとテレタイプデータ間を識別
しデータのＣＰＵ１０６への８Ａまった転送を防止する
ため、遅延回路１１５３はスイッチ１１２５が作動され
る時、テレタイプデータオｆ１用可能アンドゲート１１
５９′に不能化するように接続はれている。
上述したようにセットされ九シフトレジスタ１１１７に
より、８つのビット位置はクリップ７０ツブ及び後続の
アンドゲート１１５４により１１３０上にＲＯＭデータ
状態信号を発生させる可能化信号をライン１１５５に介
して発生させる。２つの入力アンドゲート１１５５の１
つの入力は装＃選択ラインＣが作動され、信号中の母線
データが前述したよう罠受信される時、キャラクタ・デ
ータナントゲート１１２７にＲＯＭ負荷命令をＣＰＵ
１ｏ ６に送出せしめるためのゲート信号をライン１１
２８上に発生させるべく、可能化される。アンド及びオ
アゲートから成り、装置選択信号及び母線データイン及
びアウト信号を受信するように一緒に接続されたゲート
回路１１５６は適当な状態で種々の状態及びデータゲー
トをセットしてＣＰＵインターフェースと種々の端末装
置インターフェース間で所望の情報の転送を行なう。
より、８つのビット位置はクリップ７０ツブ及び後続の
アンドゲート１１５４により１１３０上にＲＯＭデータ
状態信号を発生させる可能化信号をライン１１５５に介
して発生させる。２つの入力アンドゲート１１５５の１
つの入力は装＃選択ラインＣが作動され、信号中の母線
データが前述したよう罠受信される時、キャラクタ・デ
ータナントゲート１１２７にＲＯＭ負荷命令をＣＰＵ
１ｏ ６に送出せしめるためのゲート信号をライン１１
２８上に発生させるべく、可能化される。アンド及びオ
アゲートから成り、装置選択信号及び母線データイン及
びアウト信号を受信するように一緒に接続されたゲート
回路１１５６は適当な状態で種々の状態及びデータゲー
トをセットしてＣＰＵインターフェースと種々の端末装
置インターフェース間で所望の情報の転送を行なう。
キャラクタ・データがデータナントゲート１１２７を可
能化することによってＣＰＵ １０６に伝送される毎に
、アンドゲート１１５５は状態ナントゲート１１２７を
不能化する念め回路１１５４のフリップフロップをクリ
アする信号を発生する。更に、この信号はｍ理％Ｏ１の
１ビツト位置をシフトするため、シフトレジスタ１１７
に１パルスを与えるワンショットマルチバイブレータ１
ｊ５７’ｉクロツクする。
能化することによってＣＰＵ １０６に伝送される毎に
、アンドゲート１１５５は状態ナントゲート１１２７を
不能化する念め回路１１５４のフリップフロップをクリ
アする信号を発生する。更に、この信号はｍ理％Ｏ１の
１ビツト位置をシフトするため、シフトレジスタ１１７
に１パルスを与えるワンショットマルチバイブレータ１
ｊ５７’ｉクロツクする。
ワンショットマルチバイブレータ１１５７はシフトレジ
スタ１１７０８ビツト位置の論理レベルを次のアンドゲ
ートに転送する念めにリセットされる時、回路１１５４
の７リツプフロツプをクロックする。
スタ１１７０８ビツト位置の論理レベルを次のアンドゲ
ートに転送する念めにリセットされる時、回路１１５４
の７リツプフロツプをクロックする。
シフトレジスタ１１７の第８奇目のビット位置が論理％
１１信号を出力する限り、状態ナンドゲート１１２７は
ワンショットマルチノくイブレータ１１５７によってク
ロックされる時、回路１１５４からの可能化信号を受信
する。
１１信号を出力する限り、状態ナンドゲート１１２７は
ワンショットマルチノくイブレータ１１５７によってク
ロックされる時、回路１１５４からの可能化信号を受信
する。
論理１０１がシフトレジスタ１１１７の＠８８ビツト置
に達すると、ライン１１５３は低論理′ＯＮ等価信号レ
ベルを回路１１５４の７リツプフロツプのデータ人力及
びアントゲ−） １１５５０人力の一つに結合する。従
って回￥；６１１５４のフリップフロップがフンショッ
トマルチバイブレータ１１５７によってクロックされる
時、状態ナンドゲー） １１２７は可能化され、アンド
ゲート１１５５Ｆｉデータナントゲート１１２７に可能
化アンドゲート信号を与えない。ＣＰＵ１０６は新テー
プリーグのアドレスとして負荷シーケンスの第１の６キ
ヤラクタを解釈し、メモリユニット１０７に制御プログ
ラムを転送するのに当ってそれを及び制御プログラムの
ローディングを開始するための命令として第７キヤラク
タを保持する。
に達すると、ライン１１５３は低論理′ＯＮ等価信号レ
ベルを回路１１５４の７リツプフロツプのデータ人力及
びアントゲ−） １１５５０人力の一つに結合する。従
って回￥；６１１５４のフリップフロップがフンショッ
トマルチバイブレータ１１５７によってクロックされる
時、状態ナンドゲー） １１２７は可能化され、アンド
ゲート１１５５Ｆｉデータナントゲート１１２７に可能
化アンドゲート信号を与えない。ＣＰＵ１０６は新テー
プリーグのアドレスとして負荷シーケンスの第１の６キ
ヤラクタを解釈し、メモリユニット１０７に制御プログ
ラムを転送するのに当ってそれを及び制御プログラムの
ローディングを開始するための命令として第７キヤラク
タを保持する。
紙テープリーグ１１１からのラインの１つ、即ちライン
１１４１ ｕ Ｆｐ１ｉ４ｚへの７クロツク’ｒ［送し
、クロックパルスは読み出されているテープ上の各スズ
ロケット孔によって発生される。パルスがＦ’Ｆ １１
４２全クロツクするためにライン１１４１に現れると、
ＦＦの出力はデータが利用可能であることを示す信号を
発生し、この信号はライフ １１４４上の命令によって
可能化されるナントゲートＮ４３によりライン１１０５
の１つにゲートされる。データが読み出嘔れる時、ライ
ン１１４５上のパルスはアンドゲート１１４６′ｌｋ介
して遅延ワンショットマルチバイブレータ１１４５にゲ
ートされ、該ワンショットマルチバイブレータはライン
１１４９上の出力パルスをテープを進めるために命令す
るライン１１４９上の出力を新テープリーグに発生する
ワンショットマルチバイブレータ１ｔ４８全作動嘔せる
工うに時ｉ＆Ｉ ＦＪＭ節する。ワンショットマルチバ
イブレータ１１４７の遅延により紙テープリーダの動作
速波を効果的に決定し、過速度によるテープの損失全最
小にするため、約３００キャラクタ−７分の速度で好適
にＶｉ保持される。
１１４１ ｕ Ｆｐ１ｉ４ｚへの７クロツク’ｒ［送し
、クロックパルスは読み出されているテープ上の各スズ
ロケット孔によって発生される。パルスがＦ’Ｆ １１
４２全クロツクするためにライン１１４１に現れると、
ＦＦの出力はデータが利用可能であることを示す信号を
発生し、この信号はライフ １１４４上の命令によって
可能化されるナントゲートＮ４３によりライン１１０５
の１つにゲートされる。データが読み出嘔れる時、ライ
ン１１４５上のパルスはアンドゲート１１４６′ｌｋ介
して遅延ワンショットマルチバイブレータ１１４５にゲ
ートされ、該ワンショットマルチバイブレータはライン
１１４９上の出力パルスをテープを進めるために命令す
るライン１１４９上の出力を新テープリーグに発生する
ワンショットマルチバイブレータ１ｔ４８全作動嘔せる
工うに時ｉ＆Ｉ ＦＪＭ節する。ワンショットマルチバ
イブレータ１１４７の遅延により紙テープリーダの動作
速波を効果的に決定し、過速度によるテープの損失全最
小にするため、約３００キャラクタ−７分の速度で好適
にＶｉ保持される。
ここに記載した装置Ｉｔは例えば診断プログラムの実行
に際１−２、てテレタイプ金使用し、診断プログラムは
例えば制御プログラムのローディングに関し前述しｆｃ
ように紙テープリーダ１１１によりメモリユニット１０
７に負荷される。診断プログラムの実馬に際してデータ
げテレタイプによってＣＰＵ１０６に送られる。ＣＰＵ
１０６とテレタイプ曲でデータを転送する友めに便用さ
れるＣＰＵインターフェース１０８の部分においてデー
タは、テレタイプキーボード又はテレタイプ紙テープリ
ーグの動作によってテレタイプからＣＰｏ １０６に転
送される。プログラム化ＣＰＵはデータがテレタイプ紙
テープリーグによって送出されるべきである時を決定す
る。テレタイプキーボードからのデータがＣＰＵ１０６
によって必要と埒れる時、マルチプレクサ１１０１は装
置−選択ライン１１４のラインＦＦ作動させるためにア
ドレスされる。これによりゲート回路１１５ｂが調節さ
れて、必要とされるデータがテレタイプから受信される
時、状態ナントゲート１１２７によりデータ利用５Ｔ能
命会＝ｉＣＰｔＪに出させる。テレタイプはライン１１
０７ ’ｉ介して８ビツトキヤラクタをＣＰＵインター
フェース１０８に送る。８ビツトは直列的に伝送さね、
ライン１１２３上のＵＡａＴクロック信号によってＵＡ
ＲＴ １１１０にクロックされる。
に際１−２、てテレタイプ金使用し、診断プログラムは
例えば制御プログラムのローディングに関し前述しｆｃ
ように紙テープリーダ１１１によりメモリユニット１０
７に負荷される。診断プログラムの実馬に際してデータ
げテレタイプによってＣＰＵ１０６に送られる。ＣＰＵ
１０６とテレタイプ曲でデータを転送する友めに便用さ
れるＣＰＵインターフェース１０８の部分においてデー
タは、テレタイプキーボード又はテレタイプ紙テープリ
ーグの動作によってテレタイプからＣＰｏ １０６に転
送される。プログラム化ＣＰＵはデータがテレタイプ紙
テープリーグによって送出されるべきである時を決定す
る。テレタイプキーボードからのデータがＣＰＵ１０６
によって必要と埒れる時、マルチプレクサ１１０１は装
置−選択ライン１１４のラインＦＦ作動させるためにア
ドレスされる。これによりゲート回路１１５ｂが調節さ
れて、必要とされるデータがテレタイプから受信される
時、状態ナントゲート１１２７によりデータ利用５Ｔ能
命会＝ｉＣＰｔＪに出させる。テレタイプはライン１１
０７ ’ｉ介して８ビツトキヤラクタをＣＰＵインター
フェース１０８に送る。８ビツトは直列的に伝送さね、
ライン１１２３上のＵＡａＴクロック信号によってＵＡ
ＲＴ １１１０にクロックされる。
（ＪＡＲＴ １１１０がライン１１０７を介してテレタ
イプにより伝送される８ビット直列データを受信し、組
み合せる時、アンドゲートｊ１５９の動作（シフトレジ
スタ１１１７によりラインＪ？Ｉ−介して与えられる高
速でない紙テープリーグ状態信号によって可能化される
。）可能化ゲート信号音アントゲ−）１１２７の一つの
入力にラインＨを介して発生ぜしめられる。ライン１１
１５もしくは１１１４の一つに母線データイン又は母線
データアウト制御信号が発生することにより、ゲート回
路１１５６はアントゲ−）１１２７にＣＰＵ １０６に
データ利用可能化状態命令を出させる。アドレス信号を
デマルチプレクサ１１０１に出すことによってＣＰＵは
装置ｘｔａ択ライン１１４のラインＣを動作させるよう
に応答する。
イプにより伝送される８ビット直列データを受信し、組
み合せる時、アンドゲートｊ１５９の動作（シフトレジ
スタ１１１７によりラインＪ？Ｉ−介して与えられる高
速でない紙テープリーグ状態信号によって可能化される
。）可能化ゲート信号音アントゲ−）１１２７の一つの
入力にラインＨを介して発生ぜしめられる。ライン１１
１５もしくは１１１４の一つに母線データイン又は母線
データアウト制御信号が発生することにより、ゲート回
路１１５６はアントゲ−）１１２７にＣＰＵ １０６に
データ利用可能化状態命令を出させる。アドレス信号を
デマルチプレクサ１１０１に出すことによってＣＰＵは
装置ｘｔａ択ライン１１４のラインＣを動作させるよう
に応答する。
Ｃ１’Ｕ１０６がライン１１１５において制御信号中の
次の母線データを発生する時、ゲート回路１１５６はラ
インＩｉ介し、てデータ転送命令をＵＡ几Ｔ１１１０及
び可能化アンドゲート１１５４′にデータ転送命令を出
す。これによりＵＡ几Ｔデータ利用可能フラグデータが
リセットさオ１１アントゲ−） １１５９’により主母
線１０５に接続し、ＣＰＵ１０６の伝送のためにナント
ゲート１１０８に、被組合せデータをライン１１０５に
与えさせる。被伝送データの受信に続いてＣ）’Ｕ１０
６は書びデマルチプレクサがテレタイプからのデータを
受信するｔめ準備中の装＋Ｗｒｌ！択ライン１１４のラ
インＦｆ作動せしめる。最終データがＣＰＵによってテ
レタイプから受信されると、テレタイプルーチンは終了
する。
次の母線データを発生する時、ゲート回路１１５６はラ
インＩｉ介し、てデータ転送命令をＵＡ几Ｔ１１１０及
び可能化アンドゲート１１５４′にデータ転送命令を出
す。これによりＵＡ几Ｔデータ利用可能フラグデータが
リセットさオ１１アントゲ−） １１５９’により主母
線１０５に接続し、ＣＰＵ１０６の伝送のためにナント
ゲート１１０８に、被組合せデータをライン１１０５に
与えさせる。被伝送データの受信に続いてＣ）’Ｕ１０
６は書びデマルチプレクサがテレタイプからのデータを
受信するｔめ準備中の装＋Ｗｒｌ！択ライン１１４のラ
インＦｆ作動せしめる。最終データがＣＰＵによってテ
レタイプから受信されると、テレタイプルーチンは終了
する。
テレタイプ・テープリーダからのデータが心安とされる
時、テレタイプからＣＰＵ１０６にデータを転送するＣ
ＰＵインターフェース１０８の動作はテレタイプ・キー
ボードｖＪｆ′ｒ、に関して上述したものと四じである
。しかし、更に装置選択ライン１１４のラインＦがＣＰ
Ｕ １ｏ ｂによりデマルチプレクサ１１０１へ伝送さ
れるアドレスによって作動てれる時、ＣＰＵ ｔ’ｊ主
母線１０５０ビット′０＃ラインを介してＣＰＵインタ
ーフェース１０８に紙テープ進み状態信号を与える。ラ
イン１１３又は１１４に母線データイン又は母線データ
アウト制御信号が発生することにより、ゲート回路１１
５６はアンドゲート回路１１３９’にランチ１１５９１
ｒ：クロックさせる可能化信号をラインＫに与える。被
クロック化ラッチ１１５９はライン１１４０ｉ介して進
みテレタイプ紙テープリーダ命令全テレタイプ読取りリ
レーに与えてそのリーダを進めさせる。ランチ１１３９
Ｈカウンタ１１５８による次の進み命令の発生のために
準備するためにクリアされる。テレタイプにエリ送られ
た直列データのスタートビットによって可能化されるア
ンドゲート１１３６ ｋ介してｊＪＩ ８ ＵＡＲＴク
ロックの受イキ後に、カウンタはクリア４ＫＭ’にラッ
チ１１３９に出す。１６のＵＡＲＴクロックがテレタイ
プにエリ送られるビットの各間隔時に発生される。
時、テレタイプからＣＰＵ１０６にデータを転送するＣ
ＰＵインターフェース１０８の動作はテレタイプ・キー
ボードｖＪｆ′ｒ、に関して上述したものと四じである
。しかし、更に装置選択ライン１１４のラインＦがＣＰ
Ｕ １ｏ ｂによりデマルチプレクサ１１０１へ伝送さ
れるアドレスによって作動てれる時、ＣＰＵ ｔ’ｊ主
母線１０５０ビット′０＃ラインを介してＣＰＵインタ
ーフェース１０８に紙テープ進み状態信号を与える。ラ
イン１１３又は１１４に母線データイン又は母線データ
アウト制御信号が発生することにより、ゲート回路１１
５６はアンドゲート回路１１３９’にランチ１１５９１
ｒ：クロックさせる可能化信号をラインＫに与える。被
クロック化ラッチ１１５９はライン１１４０ｉ介して進
みテレタイプ紙テープリーダ命令全テレタイプ読取りリ
レーに与えてそのリーダを進めさせる。ランチ１１３９
Ｈカウンタ１１５８による次の進み命令の発生のために
準備するためにクリアされる。テレタイプにエリ送られ
た直列データのスタートビットによって可能化されるア
ンドゲート１１３６ ｋ介してｊＪＩ ８ ＵＡＲＴク
ロックの受イキ後に、カウンタはクリア４ＫＭ’にラッ
チ１１３９に出す。１６のＵＡＲＴクロックがテレタイ
プにエリ送られるビットの各間隔時に発生される。
ＣＰＵ １０６がデータ全テレタイプ１１０に送ると、
ＣＰＵはデマルチプレクサ１１０１χアドレスして装［
え選択ラインＤを作動させる。ＵＡ凡Ｔ１１ｊ１中のデ
ータバッファが空である時、論理高可能化状態信号がラ
インＡ上に与えられ、ｌＮＪ、作動装覧選択ラインＤと
一緒に、ゲート回路を調節してテレタイプ利用可能状態
命令をＣＰＵ １０６に出す。この状態命令はライン１
１１５又は１１１４上での母線データイン又は母線デー
タアウト制御信号の発生によりアンドゲート１１５２に
よって出される。テレタイプ利用可能状態命令の受信に
よりＣＰＵ １０６はデマルチプレクサ１１０１’ｉア
ドレスして装置選択ラインＥを作動させる。これにより
ゲート回路１１５６はＵＡＲＴｌｌｌｌに主母線１０５
及びライン１１０５を介してＣＰＵにより入力に現れて
いる８ビット並列データをロードさせる命令をラインＧ
ｉ介して出すよう罠調節される。負荷命令はライン１１
１４又は１１１３’ｉ介してＣＰＵ１０６からの制御信
号中の母線データアウト又は母線データインの受信によ
りゲート回路によって発生される。ＵＡＲ′ｒ１１１１
へのＣＰＵデータのローディングに続いて、ライン１１
２３上のＵＡ几Ｔクロックはテレタイプへの伝送のため
データアウトをライン１１１２に直列にクロックする。
ＣＰＵはデマルチプレクサ１１０１χアドレスして装［
え選択ラインＤを作動させる。ＵＡ凡Ｔ１１ｊ１中のデ
ータバッファが空である時、論理高可能化状態信号がラ
インＡ上に与えられ、ｌＮＪ、作動装覧選択ラインＤと
一緒に、ゲート回路を調節してテレタイプ利用可能状態
命令をＣＰＵ １０６に出す。この状態命令はライン１
１１５又は１１１４上での母線データイン又は母線デー
タアウト制御信号の発生によりアンドゲート１１５２に
よって出される。テレタイプ利用可能状態命令の受信に
よりＣＰＵ １０６はデマルチプレクサ１１０１’ｉア
ドレスして装置選択ラインＥを作動させる。これにより
ゲート回路１１５６はＵＡＲＴｌｌｌｌに主母線１０５
及びライン１１０５を介してＣＰＵにより入力に現れて
いる８ビット並列データをロードさせる命令をラインＧ
ｉ介して出すよう罠調節される。負荷命令はライン１１
１４又は１１１３’ｉ介してＣＰＵ１０６からの制御信
号中の母線データアウト又は母線データインの受信によ
りゲート回路によって発生される。ＵＡＲ′ｒ１１１１
へのＣＰＵデータのローディングに続いて、ライン１１
２３上のＵＡ几Ｔクロックはテレタイプへの伝送のため
データアウトをライン１１１２に直列にクロックする。
ＣＰＵ１０６がデータをＵＡＲＴｌｌｌｌに送つ九礫、
装ｒｆｉ選択うインＤ全作動させてテレタイプが付加デ
ータ全受信するの金３￥１＠する迄待期する。最後のデ
ータがＣＰＵ １０６によってテレタイプに送られると
、このテレタイプルーチンは終了する。
装ｒｆｉ選択うインＤ全作動させてテレタイプが付加デ
ータ全受信するの金３￥１＠する迄待期する。最後のデ
ータがＣＰＵ １０６によってテレタイプに送られると
、このテレタイプルーチンは終了する。
ＣＰＵ １０６に強制的な割込みを与えその動作全書ス
タートせしめるため、貴スタート制御スイッチ１１５７
及び関連のラッチ回路が設けられる。スイッチ１１３７
’！に押圧することにより強制約割込みが生じ、それ
を元の位置に戻すとＣＰＵ １０６は栴スタートする。
タートせしめるため、貴スタート制御スイッチ１１５７
及び関連のラッチ回路が設けられる。スイッチ１１３７
’！に押圧することにより強制約割込みが生じ、それ
を元の位置に戻すとＣＰＵ １０６は栴スタートする。
走行／停止制御スイッチ１１４８’及び関連回路は、も
し例えばシステムの故障が生じるとＣＰＵ１０６の＠ｆ
’Ｆ−に停止するために設けられる。走行／停止制御ス
イッチ１１４Ｂ’がその走行位ａにリセットされると、
走行／停止回路はＣＰＵ１０６にライン１１１５を介し
て母線開始制御信号に出させて前述し次ようにＣＰＵ
１０８全鋼節する。
し例えばシステムの故障が生じるとＣＰＵ１０６の＠ｆ
’Ｆ−に停止するために設けられる。走行／停止制御ス
イッチ１１４Ｂ’がその走行位ａにリセットされると、
走行／停止回路はＣＰＵ１０６にライン１１１５を介し
て母線開始制御信号に出させて前述し次ようにＣＰＵ
１０８全鋼節する。
本文で記述した装置の操作の間、７つのリモート・アク
セス・ステーションの１つとＩａｊＮ内部のアクセス・
ステーションと補助アクセス・パネルｒＣとっては中央
処理装置と連絡する事が心安であす、従っテ、リモート
・アクセス・ステーション・インターフェース１１５は
、中央処理装置とアクセス・ステーション間の連絡が行
われるようにアクセス・ステーションをアドレス森デー
タ・バス１０５Ｖζインターフエースする。第８図のブ
ロック図りこ示されたコンピュータ制御システム９２の
論述において述べたリモート・アクセス・ステーション
・インターフェース１１５についてハ、ソの右上と左下
にアドレス兼データバス１０５ヲ示すＷ、５０図のブロ
ック図に関して次にｉじ述する。アクセス・ステーショ
ン７６．７８および１１６の各々はこれに関連するイン
ターフェース回路全ゼし、かつ４１５０図のブロック図
は繰返し説明しない共通回路と共Ｖこ欅々のステーショ
ンに対して重複する典型的なインターフェース回＆に示
す墨を了解されたい。このように、同図の左上に示でれ
た点線性１１６０は、同ダイヤグラムの下部付近の点線
性１１６Ｎ／こ示された回路とＩＴ３」様各ステーショ
ンに対して典型的なインターフェース回路を含んでいる
。
セス・ステーションの１つとＩａｊＮ内部のアクセス・
ステーションと補助アクセス・パネルｒＣとっては中央
処理装置と連絡する事が心安であす、従っテ、リモート
・アクセス・ステーション・インターフェース１１５は
、中央処理装置とアクセス・ステーション間の連絡が行
われるようにアクセス・ステーションをアドレス森デー
タ・バス１０５Ｖζインターフエースする。第８図のブ
ロック図りこ示されたコンピュータ制御システム９２の
論述において述べたリモート・アクセス・ステーション
・インターフェース１１５についてハ、ソの右上と左下
にアドレス兼データバス１０５ヲ示すＷ、５０図のブロ
ック図に関して次にｉじ述する。アクセス・ステーショ
ン７６．７８および１１６の各々はこれに関連するイン
ターフェース回路全ゼし、かつ４１５０図のブロック図
は繰返し説明しない共通回路と共Ｖこ欅々のステーショ
ンに対して重複する典型的なインターフェース回＆に示
す墨を了解されたい。このように、同図の左上に示でれ
た点線性１１６０は、同ダイヤグラムの下部付近の点線
性１１６Ｎ／こ示された回路とＩＴ３」様各ステーショ
ンに対して典型的なインターフェース回路を含んでいる
。
第５５Ａ図乃至第５５Ｄ図に示される作用図は、第３０
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５のＦ’Ｎ用？実施する
のに使用できる回路の１実施塾様を示す。
図のブロック図に示されたリモート・アクセス・ステー
ション・インターフェース１１５のＦ’Ｎ用？実施する
のに使用できる回路の１実施塾様を示す。
リモート・アクセス・ステーション・インターフェース
１１５と各アクセス・ステーションｒ′＃４＋の連絡Ｆ
ｉ回線１１６２と１２７０の組の２対の回線における直
列伝送を用いて行われるが、アドレス兼データバス１０
５は１６回線を有する。従って、直列データと並列デー
タ間の変換はアクセス・ステーションとデータバス間の
連絡に必要となる。選択されたアクセス・ステーション
がデータＣＰＵ１０６に送出する時、ステーションから
の直列データは図の左上部分に示されたステーションの
回１１１１６２に存在し、このデータはＵＡＲＴ１１６
５のレシーバ部分に延びる回線１１６４に出力を有する
回線レシーバ１１６３に与えられる。ＵＡｆ（、Ｔ１１
６５はＣ１’Ｕインターフエース１０８から回線１１２
１により受取られるクロック信号によりクロック嘔れて
頁列情報全アクセス・ステーションをインターフェース
するために設けら第１た全てのＵＡＲＴが接続される回
線１１６６上で−１し列情報に変換する。回線１１６６
けデータ回線、エラー・フラッグおよびデータ便用可能
回線からなる。３つのエラー・フラッグ即ちパリティ・
エラー フレーミング・エラーおよびオーバーラン・エ
ラーがあり、後者は最初の文字がＵＡＲＴバッファから
読出される前に受取られた事を表示する。データがＣＰ
Ｕ １０６から選択され友アクセス・ステーションに伝
送される時、パス１０５上で受取った並夕１］データは
、入力ゲート回路１２０５と回＃ １２０４２経て選択
されたステーションの九め設けられたＵＡ几Ｔ’１１６
５のトランスミッタ部分に与えられる。ＣＰＵインター
フェース１０８からＩＰ１線１１２１上に与えられたク
ロック信号はＵＡＲＴ１１６５ｆｔクロックして選択さ
れたアクセス・ステーション迄延在する回線１２７０上
で並列データをｒｒｘ列に変換する。１６：１デコーダ
１１８６は、ｔＪＡＲＴ迄延在するＲＡＳ選択回線１１
８７を作動させる事により使用されるＵＡＨ，Ｔｉ決定
する。
１１５と各アクセス・ステーションｒ′＃４＋の連絡Ｆ
ｉ回線１１６２と１２７０の組の２対の回線における直
列伝送を用いて行われるが、アドレス兼データバス１０
５は１６回線を有する。従って、直列データと並列デー
タ間の変換はアクセス・ステーションとデータバス間の
連絡に必要となる。選択されたアクセス・ステーション
がデータＣＰＵ１０６に送出する時、ステーションから
の直列データは図の左上部分に示されたステーションの
回１１１１６２に存在し、このデータはＵＡＲＴ１１６
５のレシーバ部分に延びる回線１１６４に出力を有する
回線レシーバ１１６３に与えられる。ＵＡｆ（、Ｔ１１
６５はＣ１’Ｕインターフエース１０８から回線１１２
１により受取られるクロック信号によりクロック嘔れて
頁列情報全アクセス・ステーションをインターフェース
するために設けら第１た全てのＵＡＲＴが接続される回
線１１６６上で−１し列情報に変換する。回線１１６６
けデータ回線、エラー・フラッグおよびデータ便用可能
回線からなる。３つのエラー・フラッグ即ちパリティ・
エラー フレーミング・エラーおよびオーバーラン・エ
ラーがあり、後者は最初の文字がＵＡＲＴバッファから
読出される前に受取られた事を表示する。データがＣＰ
Ｕ １０６から選択され友アクセス・ステーションに伝
送される時、パス１０５上で受取った並夕１］データは
、入力ゲート回路１２０５と回＃ １２０４２経て選択
されたステーションの九め設けられたＵＡ几Ｔ’１１６
５のトランスミッタ部分に与えられる。ＣＰＵインター
フェース１０８からＩＰ１線１１２１上に与えられたク
ロック信号はＵＡＲＴ１１６５ｆｔクロックして選択さ
れたアクセス・ステーション迄延在する回線１２７０上
で並列データをｒｒｘ列に変換する。１６：１デコーダ
１１８６は、ｔＪＡＲＴ迄延在するＲＡＳ選択回線１１
８７を作動させる事により使用されるＵＡＨ，Ｔｉ決定
する。
本文に記述した装置は又、リモート又は内部のアクセス
・ステーションの排他的使用にある許容できる組合せで
≠）生チャンネルとディスク駆動部を割当てさせる第６
２Ａ図〜＠６２Ｃ図に示したアクセス割当て制御パネル
１４０ヲ含む。入力回線の組の対の回線１１６２ａ（第
５５Ａ図及び第６２Ｂ図）と出力回線１２７０ノ組の対
の回線１２７０ａ （第５５Ｄ図及び第６２Ｃ図）は、
アクセス割当てパネル１４０とリモート・アクセス・ス
テーション・インターフェース１１５ヲ接続する。これ
等の対の回線は、アクセス・ステーションに対する所望
のチャンネルおよびディスク駆動部の割当てを行うため
、リモート・アクセス・ステーション・インターフェー
ス１１５全介してＣＰＵ １０６とアクセス割当てパネ
ル１４０間にデータを伝送する。
・ステーションの排他的使用にある許容できる組合せで
≠）生チャンネルとディスク駆動部を割当てさせる第６
２Ａ図〜＠６２Ｃ図に示したアクセス割当て制御パネル
１４０ヲ含む。入力回線の組の対の回線１１６２ａ（第
５５Ａ図及び第６２Ｂ図）と出力回線１２７０ノ組の対
の回線１２７０ａ （第５５Ｄ図及び第６２Ｃ図）は、
アクセス割当てパネル１４０とリモート・アクセス・ス
テーション・インターフェース１１５ヲ接続する。これ
等の対の回線は、アクセス・ステーションに対する所望
のチャンネルおよびディスク駆動部の割当てを行うため
、リモート・アクセス・ステーション・インターフェー
ス１１５全介してＣＰＵ １０６とアクセス割当てパネ
ル１４０間にデータを伝送する。
もしデータがアクセス・ステーションによりＣＰＵ １
０６に送られつつおれば、ステーションの４ビツトの２
進識別番号は送出ステーションにより４Ｘ２スイツチ１
１８２の入力側の回線１１８１上におかれる。このスイ
ッチ１１８２は以下に述べる方法でセットされてデコー
ダ１１８６０入力端迄延在するその出力回線１１８７ａ
上に回１１１１Ｊ１１８１上で受取られる識別番号上お
く。デコーダ１１８６ば、ステーション送出データを識
別する９つの可能なデコーダ几Ａｓ選択出力の１つ全活
動化する。このＲＡＳ選択出力は送出アクセス・ステー
ションからデータを受取るため設けられたＵＡＲＴ１１
６５に綜合される。几Ａｓ選択出力の活動化により、Ｕ
ＡｌｔＴは受取つ九データをアドレス兼データ・バス１
０５におく。
０６に送られつつおれば、ステーションの４ビツトの２
進識別番号は送出ステーションにより４Ｘ２スイツチ１
１８２の入力側の回線１１８１上におかれる。このスイ
ッチ１１８２は以下に述べる方法でセットされてデコー
ダ１１８６０入力端迄延在するその出力回線１１８７ａ
上に回１１１１Ｊ１１８１上で受取られる識別番号上お
く。デコーダ１１８６ば、ステーション送出データを識
別する９つの可能なデコーダ几Ａｓ選択出力の１つ全活
動化する。このＲＡＳ選択出力は送出アクセス・ステー
ションからデータを受取るため設けられたＵＡＲＴ１１
６５に綜合される。几Ａｓ選択出力の活動化により、Ｕ
ＡｌｔＴは受取つ九データをアドレス兼データ・バス１
０５におく。
もしデータがＣＰＵ １０６からアクセス・ステーショ
ンの１つに伝送中であれば、ステーションの４ビツトの
２進識別番号が、几ＡＳ’ｒＸＩｌ）信号としてＣＰＵ
Ｋよりリモート・アクセス・ステーションのインター
フェース１１５に送出され、４×２スイツチ１１８２０
入力側の回線１１８４におかれる。このスイッチは回線
１１８４上で受取った識別＠−Ｗｋデコーダ１１８６に
延在するその出力回線１１８７ａにおくようセットされ
る。デコーダは、前述の如く、選択されたアクセス・ス
テーションに対して設けられたＵＡＩ（、Ｔ １１６５
と関連する回線１１８７に接続されるｆ−ＬＡ８選択出
力を活動化する車により応答する。ルＡｓ選択回線１１
８７の活動化げＣＰＵ１０６から受取ったデータ？ＵＡ
ＲＴのトランスミッタ・バッファにロードさせる。
ンの１つに伝送中であれば、ステーションの４ビツトの
２進識別番号が、几ＡＳ’ｒＸＩｌ）信号としてＣＰＵ
Ｋよりリモート・アクセス・ステーションのインター
フェース１１５に送出され、４×２スイツチ１１８２０
入力側の回線１１８４におかれる。このスイッチは回線
１１８４上で受取った識別＠−Ｗｋデコーダ１１８６に
延在するその出力回線１１８７ａにおくようセットされ
る。デコーダは、前述の如く、選択されたアクセス・ス
テーションに対して設けられたＵＡＩ（、Ｔ １１６５
と関連する回線１１８７に接続されるｆ−ＬＡ８選択出
力を活動化する車により応答する。ルＡｓ選択回線１１
８７の活動化げＣＰＵ１０６から受取ったデータ？ＵＡ
ＲＴのトランスミッタ・バッファにロードさせる。
ＣＰＵ１０６とアクセス・ステーションの１つの間のデ
ータ伝送は、ＣＰＵ１０６により発される制４ｔｌ信号
とアクセス・ステーション装置アドレス信号により行わ
れる。第２９図に関して本文に記述した如く、装置アド
レス信号はＣＰＵインターフェース１０８のデマルチプ
レクサ１１０１に、隣１ ＠１１ａ上に装置選択信号を
おく事により表示された装置選択信号１１４を活動化芒
せる。アクセス・ステーション装置信号は制り１信号バ
ス１４４の表示された回線上にＣＰＵ１０６により与え
られた制御信号と共にリモート・アクセス・ステーショ
ン・インターフェース１１５に結合されて、インターフ
ェース論理回路全条件付けしてＣＰＵと選択さハたアク
セス・ステーションｔｉｌｌのデータ伝送’ｋｌ’Ｔ能
にする。
ータ伝送は、ＣＰＵ１０６により発される制４ｔｌ信号
とアクセス・ステーション装置アドレス信号により行わ
れる。第２９図に関して本文に記述した如く、装置アド
レス信号はＣＰＵインターフェース１０８のデマルチプ
レクサ１１０１に、隣１ ＠１１ａ上に装置選択信号を
おく事により表示された装置選択信号１１４を活動化芒
せる。アクセス・ステーション装置信号は制り１信号バ
ス１４４の表示された回線上にＣＰＵ１０６により与え
られた制御信号と共にリモート・アクセス・ステーショ
ン・インターフェース１１５に結合されて、インターフ
ェース論理回路全条件付けしてＣＰＵと選択さハたアク
セス・ステーションｔｉｌｌのデータ伝送’ｋｌ’Ｔ能
にする。
アクセス・ステーションかうＣＰＵ１０６へのデータの
伝送のため、ＣＰＵの作用ハ、最初に割込みされて制御
プログラムの割込みサービス・ルーチンに分岐させられ
ねばならない。この割込みはアクセス・ステーションか
ら受取るデータにエリ開始され、これによりバス割込み
要求はＣＰｔＪ１０６迄延在する割込みバス１４３に結
合される回線１２２２上［：９かれる。要求側のアクセ
ス・？チージョンはその入力回線の組１１６２上のその
データを関連する回線のレシーバ１１６３に送出する。
伝送のため、ＣＰＵの作用ハ、最初に割込みされて制御
プログラムの割込みサービス・ルーチンに分岐させられ
ねばならない。この割込みはアクセス・ステーションか
ら受取るデータにエリ開始され、これによりバス割込み
要求はＣＰｔＪ１０６迄延在する割込みバス１４３に結
合される回線１２２２上［：９かれる。要求側のアクセ
ス・？チージョンはその入力回線の組１１６２上のその
データを関連する回線のレシーバ１１６３に送出する。
回線レシーバ１１６３は回線１１６７上にデータを与え
てその関連する入力ラッチ１１６８”、Ｈクロックし、
ｆ−２（ＮＡＮＤゲート１１７０の１出力側に延在する
回線１１６９上に第１の可能信号をおく。ＣＰＵ１０６
が別のアクセス・ステーションの割込み要求をサービス
中でない場合には、割込み可ｆ１１：）’Ｆｊ１７１は
、ＣＰＵとインターフェースサレるアクセス・ステーシ
ョンの各々に対して設けられた各ＮＡＮＩ）ゲー）１１
７０の他の入力個迄延在する回線１１７２上に第２の”
１’ Ｈｕ傷信号おく状態にめる。伝送アクセス・ステ
ーションと関連するへＡＮＤゲート１１７ｏのみが第１
の可能イぎ号を受取るため、０几ゲー） １２２０の入
力端の１つに延在する回線１１７７に出カケ与えるよう
にさせられる。この０几ゲートは応答的に信号を出して
Ｆ’Ｆ１２２１’ｉクロックし、これにバス割込み要求
をＣＰＵ ｉ Ｏ６に対して回線１２２２上に送出させ
る。
てその関連する入力ラッチ１１６８”、Ｈクロックし、
ｆ−２（ＮＡＮＤゲート１１７０の１出力側に延在する
回線１１６９上に第１の可能信号をおく。ＣＰＵ１０６
が別のアクセス・ステーションの割込み要求をサービス
中でない場合には、割込み可ｆ１１：）’Ｆｊ１７１は
、ＣＰＵとインターフェースサレるアクセス・ステーシ
ョンの各々に対して設けられた各ＮＡＮＩ）ゲー）１１
７０の他の入力個迄延在する回線１１７２上に第２の”
１’ Ｈｕ傷信号おく状態にめる。伝送アクセス・ステ
ーションと関連するへＡＮＤゲート１１７ｏのみが第１
の可能イぎ号を受取るため、０几ゲー） １２２０の入
力端の１つに延在する回線１１７７に出カケ与えるよう
にさせられる。この０几ゲートは応答的に信号を出して
Ｆ’Ｆ１２２１’ｉクロックし、これにバス割込み要求
をＣＰＵ ｉ Ｏ６に対して回線１２２２上に送出させ
る。
このバス割込み要求の発生と同時に、ＮＡＮＤゲート１
１７０’）介してゲートされるラッチ１１６８の出力も
又回線１１７７を経て優先順位エンコーダ１１７６に与
えられ、このエンコーダはステーションの４ビツトの２
進識別番号を生成してデコーダ１１８６により復号され
る割込み要求を生じて適幽なＵＡ凡Ｔ１１６５の可能入
力側進延在する凡Ａｓ選択回線１１８７を活動化させる
。この識別番号は回線１１８０に％４てラッチ１１７９
の入力側に結合させる。
１７０’）介してゲートされるラッチ１１６８の出力も
又回線１１７７を経て優先順位エンコーダ１１７６に与
えられ、このエンコーダはステーションの４ビツトの２
進識別番号を生成してデコーダ１１８６により復号され
る割込み要求を生じて適幽なＵＡ凡Ｔ１１６５の可能入
力側進延在する凡Ａｓ選択回線１１８７を活動化させる
。この識別番号は回線１１８０に％４てラッチ１１７９
の入力側に結合させる。
ラッチ１１７９け、ＦＦ １２２１がＯＲゲート１２２
０によりクロックされる時、回線１２３ 上に受取られ
た低レベルの信号に応答して、回線１２５６上のワン・
ショット１２３４により与えられるパルスによりこの識
別番号をセットするようクロックされる。ラッチされる
識別番号は、回線１１９４がノ・イの状態の時アドレス
情データ・バス１０５に対して情＠全ゲートする出力ゲ
ート１１８３と４×２スイツチ１１８２に延在する回線
１１８１上に生じる。回１１２３６上のワン・ショット
１２３４の第２の出力は割込み可能Ｆ’Ｌ！’１１７１
（ｚクロックするよう結合され、Ｐｈ前のＮＡＮＤゲー
）１１７０迄延長する回線１１７２上に低レベルの信号
をおかせる。これによりゲート全禁止し、このため、Ｆ
’Ｆ １１７１が以下に述べるエラにＣＰＵインターフ
ェース１０８により与えられる）ｔＡｓ ）？、ＳＴ装
置の選択信号のリモート・アクセス・ステーションのイ
ンターフェース１１５による受取りと同時にリセットさ
れる迄、こね以上の割込み要求がＣＰＵ １０６に送ら
れないようにする。
０によりクロックされる時、回線１２３ 上に受取られ
た低レベルの信号に応答して、回線１２５６上のワン・
ショット１２３４により与えられるパルスによりこの識
別番号をセットするようクロックされる。ラッチされる
識別番号は、回線１１９４がノ・イの状態の時アドレス
情データ・バス１０５に対して情＠全ゲートする出力ゲ
ート１１８３と４×２スイツチ１１８２に延在する回線
１１８１上に生じる。回１１２３６上のワン・ショット
１２３４の第２の出力は割込み可能Ｆ’Ｌ！’１１７１
（ｚクロックするよう結合され、Ｐｈ前のＮＡＮＤゲー
）１１７０迄延長する回線１１７２上に低レベルの信号
をおかせる。これによりゲート全禁止し、このため、Ｆ
’Ｆ １１７１が以下に述べるエラにＣＰＵインターフ
ェース１０８により与えられる）ｔＡｓ ）？、ＳＴ装
置の選択信号のリモート・アクセス・ステーションのイ
ンターフェース１１５による受取りと同時にリセットさ
れる迄、こね以上の割込み要求がＣＰＵ １０６に送ら
れないようにする。
ＣＰＵ１０６は、ＯＲゲー） １２２６を経てｌ’Ｆ１
２２３のクロック入力側にゲートされる回線１２２４上
に（ＢＩＡＫＩ ）指令のバス割込み肯定応答を決す事
によりパス割込み要求の受取りを確紹する。この状態が
生じると、前に受取った割込み要求に応答して割込み可
能ＦＦ１２２１により回ｍ１２２２上におかれる高レベ
ル（ｇ号が出力回線１２２８上にクロックされ、低レベ
ル信号が出力回線１２２９上に生じる。回線１２２８上
の高レベル信号は回線１２２４からの反転ＢＩＡＫＩ信
号と共に、割込みベクトル・ゲート１２３９’ｅ−活動
化してその制御プログラムの割込みサービス・ルーチン
にＣＰＵ １０６ ’ｉ分岐させるバス１０５上にベク
トル・アドレスをおく。同時に、ＦＦ１２２３は、バス
回答信号全回ｌｌ１ｊｉ！！１２４７上でＣＰＵ１０６
に発する多束入力Ｏ几ゲー） １２４６（第５５Ｂ図お
よび第５５Ｄ図参照）迄延在する回線１２４５上にバス
回答信号をおく。バス回答信号も父、リモート・アクセ
ス・ステーション・インターフェース装置選択回線がＣ
ＰＵインターフェース１０８により活動化され、ＣＰＵ
１０６により与えられる適当な制御信号がリモート・ア
クセス・ステーション・インターフェース１１５により
受取られる度に、０几ゲート１２４６にエリＣＰＵに送
出される。
２２３のクロック入力側にゲートされる回線１２２４上
に（ＢＩＡＫＩ ）指令のバス割込み肯定応答を決す事
によりパス割込み要求の受取りを確紹する。この状態が
生じると、前に受取った割込み要求に応答して割込み可
能ＦＦ１２２１により回ｍ１２２２上におかれる高レベ
ル（ｇ号が出力回線１２２８上にクロックされ、低レベ
ル信号が出力回線１２２９上に生じる。回線１２２８上
の高レベル信号は回線１２２４からの反転ＢＩＡＫＩ信
号と共に、割込みベクトル・ゲート１２３９’ｅ−活動
化してその制御プログラムの割込みサービス・ルーチン
にＣＰＵ １０６ ’ｉ分岐させるバス１０５上にベク
トル・アドレスをおく。同時に、ＦＦ１２２３は、バス
回答信号全回ｌｌ１ｊｉ！！１２４７上でＣＰＵ１０６
に発する多束入力Ｏ几ゲー） １２４６（第５５Ｂ図お
よび第５５Ｄ図参照）迄延在する回線１２４５上にバス
回答信号をおく。バス回答信号も父、リモート・アクセ
ス・ステーション・インターフェース装置選択回線がＣ
ＰＵインターフェース１０８により活動化され、ＣＰＵ
１０６により与えられる適当な制御信号がリモート・ア
クセス・ステーション・インターフェース１１５により
受取られる度に、０几ゲート１２４６にエリＣＰＵに送
出される。
以下に更に詳細に記述する工うに、ゲート回路１１７Ｂ
、 １１９３．１２０２オｊヒ１２１８はｉａｘ択回線
およびＣＰＵ制御信号回線に結合寧れ、他の機能と共に
、ＯＲゲート１２４６によりバス回答信号の発生を開始
する。リモート・アクセス・ステーション・インターフ
ェース１１５により送られるバス回答＠号は、ＣＰＵ１
ｏａに関して前に述べ゛たと圏し目的を果す、即ち、Ｃ
ＰＵ１０６に対して連絡がアドレス指定された＠置ヲ用
いて生じた＄全通知する。
、 １１９３．１２０２オｊヒ１２１８はｉａｘ択回線
およびＣＰＵ制御信号回線に結合寧れ、他の機能と共に
、ＯＲゲート１２４６によりバス回答信号の発生を開始
する。リモート・アクセス・ステーション・インターフ
ェース１１５により送られるバス回答＠号は、ＣＰＵ１
ｏａに関して前に述べ゛たと圏し目的を果す、即ち、Ｃ
ＰＵ１０６に対して連絡がアドレス指定された＠置ヲ用
いて生じた＄全通知する。
ＦＦ１２２３から延在する回線１２２９上におかれ念１
戊しベル信号はＮＡ、ＮＬ）ゲー）１１８８の２つの入
力側の一方に生じる九め、ＮＡＮＤゲー）１１８８の他
方で受取ったＢＩＡＫＩ信号はこれ以上ＨＩＡＫＯ回Ｍ
１１９５上に伝送されないよう禁止される。
戊しベル信号はＮＡ、ＮＬ）ゲー）１１８８の２つの入
力側の一方に生じる九め、ＮＡＮＤゲー）１１８８の他
方で受取ったＢＩＡＫＩ信号はこれ以上ＨＩＡＫＯ回Ｍ
１１９５上に伝送されないよう禁止される。
ｊ：ｌ Ｉ ＡＫＯ回ｌｆＭ１１９５は、割込みを生じ
るシステムのために装置内に含まれた全てのインターフ
ェースのＨＩＡＫＩ入力端迄延長し、ＣＰＵ１０６にエ
リ送られるＢ Ｉ ＡＫ Ｉ信号を割込み要求を開始し
たシステムと関連するインターフェースのみに送出する
よう作用する。
るシステムのために装置内に含まれた全てのインターフ
ェースのＨＩＡＫＩ入力端迄延長し、ＣＰＵ１０６にエ
リ送られるＢ Ｉ ＡＫ Ｉ信号を割込み要求を開始し
たシステムと関連するインターフェースのみに送出する
よう作用する。
回線１２２９上の低レベル信号も又ＯＲ＋ゲート１２３
０により以後の割込み要求に応答するためリセットする
ｔめのＦ’Ｆ１２２１迄延長する回線１２３１に結合さ
れている。
０により以後の割込み要求に応答するためリセットする
ｔめのＦ’Ｆ１２２１迄延長する回線１２３１に結合さ
れている。
ＣＰＵ １０６も又パス割込み要求に応答して、（ＢＤ
ＩＤ）制御信号における几Ａ８几Ｃｖ装電選択およびバ
ス・データのリモート・アクセス・ステーション・イン
ターフェース１１５に対する戻し作用を生じる。
ＩＤ）制御信号における几Ａ８几Ｃｖ装電選択およびバ
ス・データのリモート・アクセス・ステーション・イン
ターフェース１１５に対する戻し作用を生じる。
これ等の信号は、それぞれ回線１１８５と１２００上の
ＡＮＤゲート回路１１９５に与えられる。ＡＮＤゲート
回路１１９６は、ＦＦ１２１１をクリアするように結合
てれる出力信号を発する事により装置選択および制御信
号に応答する。ＦＦ１２１１の出力は、４×２スイツチ
１１８２の制御入力個迄延長する回線１２１２に接続さ
れる。ＦＦ１２１１がクリアされると、回線１２１２に
接続されたその出力側は１６：１デコーダ１１８６の入
力回線１１８７ｉに回線１１８１を接続する条件にスイ
ッチ１２１８ Ｑおく状態におかれる。このように、優
先順位エンコーダ１１７６により生成された要求側アク
セス・ステーションの識別番号は、要求側のステーショ
ンと関連してＵＡ几Ｔ１１６５のレシーバにアセンブル
されたデータを回線１１６６上におかせるｔＪＡｌ（Ｔ
の可能作用入力側進延長する凡Ａｓ選択回線１１８７の
活動化を行うためデコーダ１１８６に送られる。
ＡＮＤゲート回路１１９５に与えられる。ＡＮＤゲート
回路１１９６は、ＦＦ１２１１をクリアするように結合
てれる出力信号を発する事により装置選択および制御信
号に応答する。ＦＦ１２１１の出力は、４×２スイツチ
１１８２の制御入力個迄延長する回線１２１２に接続さ
れる。ＦＦ１２１１がクリアされると、回線１２１２に
接続されたその出力側は１６：１デコーダ１１８６の入
力回線１１８７ｉに回線１１８１を接続する条件にスイ
ッチ１２１８ Ｑおく状態におかれる。このように、優
先順位エンコーダ１１７６により生成された要求側アク
セス・ステーションの識別番号は、要求側のステーショ
ンと関連してＵＡ几Ｔ１１６５のレシーバにアセンブル
されたデータを回線１１６６上におかせるｔＪＡｌ（Ｔ
の可能作用入力側進延長する凡Ａｓ選択回線１１８７の
活動化を行うためデコーダ１１８６に送られる。
ＡＮＩ）ゲー）ＩＪｊ！３１ｔ９３も又１ｉ１１１ ｔ
ｔｑ４ＫＬ ｌ）ｔ＆続のＮＡＮＤゲート１１９２と出
力ゲー）１１８３に結合さねている。もしＵＡＲＴ １
１６５が伝送するアクセス・ステーションから完全な８
ビツトの文字金受増リアセンプルしたならば、データ使
用可能信号が回線１１６６の１つで出力ゲート１１８！
Ｓ迄発信される。出力ゲートは、データ使用可能信号、
およびバス１０５にＵＡＲＴにおけるデータをおく事に
よりＡＮＤゲート回路１１９５にエリ回線１１９４上に
おかれた高レベル信号の受取りに応答する。活動状態の
ＲＡＳ選択回線１１８７に接続されたＮ ＡＮＤゲ−）
１１９２も又ＯＲゲート１１９０を満足する。満足させ
た０ １（、ゲートの出力は、ラッチ１１６８のリセッ
ト・ターミナルに延長する回線１１９１に与えられる。
ｔｑ４ＫＬ ｌ）ｔ＆続のＮＡＮＤゲート１１９２と出
力ゲー）１１８３に結合さねている。もしＵＡＲＴ １
１６５が伝送するアクセス・ステーションから完全な８
ビツトの文字金受増リアセンプルしたならば、データ使
用可能信号が回線１１６６の１つで出力ゲート１１８！
Ｓ迄発信される。出力ゲートは、データ使用可能信号、
およびバス１０５にＵＡＲＴにおけるデータをおく事に
よりＡＮＤゲート回路１１９５にエリ回線１１９４上に
おかれた高レベル信号の受取りに応答する。活動状態の
ＲＡＳ選択回線１１８７に接続されたＮ ＡＮＤゲ−）
１１９２も又ＯＲゲート１１９０を満足する。満足させ
た０ １（、ゲートの出力は、ラッチ１１６８のリセッ
ト・ターミナルに延長する回線１１９１に与えられる。
このラッチ１１６８は満足されたＯＲゲー） １１９０
によりリセットされて、回線１１６９上でその関連する
ＡＮＤゲート１１７０に結合された七の出力側から第１
の可能作用信号を取除く。
によりリセットされて、回線１１６９上でその関連する
ＡＮＤゲート１１７０に結合された七の出力側から第１
の可能作用信号を取除く。
バス割込み要求の受取りに続いて、ＣＰＵ１０６により
リモート・アクセス・ステーション・インターフｘ−ｙ
、 １１５に送うり、７’ｊＭ １ ノＢＤＩＮｌ！Ｎ
１ａｌ信Ｍも又、回線１２２８上全割込みベクトル・ゲ
ート１２３９に与えられた活動化信号を除去するために
使用される。この九めに、ＣＰＵ１ｌｔｌＪ御回線バス
１４４のＢＤＩＮ回線１２００も又、回線１２２８にク
ロックするためＦ Ｆ １２２！ｌに信号を送るＯ几ゲ
ート１２２６に接続され、低レベル信号はこの時回線１
２２２とＰ″Ｆ １２２３の入力側に存在する。
リモート・アクセス・ステーション・インターフｘ−ｙ
、 １１５に送うり、７’ｊＭ １ ノＢＤＩＮｌ！Ｎ
１ａｌ信Ｍも又、回線１２２８上全割込みベクトル・ゲ
ート１２３９に与えられた活動化信号を除去するために
使用される。この九めに、ＣＰＵ１ｌｔｌＪ御回線バス
１４４のＢＤＩＮ回線１２００も又、回線１２２８にク
ロックするためＦ Ｆ １２２！ｌに信号を送るＯ几ゲ
ート１２２６に接続され、低レベル信号はこの時回線１
２２２とＰ″Ｆ １２２３の入力側に存在する。
ＵＡ凡Ｔ１１６５により送られたデータがＣＰＵ １０
６により受取られたＨ１ｌＬＡ８Ｒ８Ｔ装置選択および
バスデータ・アウト（Ｂｌ）ＯＵＴ ）制御信号は、Ａ
〜Ｄゲート回路１１７８の入力側のリモート・アクセス
・ステーション・インターフェース１１５に戻される・
このＢｌ）ＯＵＴ制御イ＝号および凡ＡＳＩ−ｔｓ’ｌ
”装ｒルー選択信号は、それぞれＡＮＪ）ゲート胛Ｊ路
１１７８の入力端に結合された回線１１９８と１１９９
で受取られる。
６により受取られたＨ１ｌＬＡ８Ｒ８Ｔ装置選択および
バスデータ・アウト（Ｂｌ）ＯＵＴ ）制御信号は、Ａ
〜Ｄゲート回路１１７８の入力側のリモート・アクセス
・ステーション・インターフェース１１５に戻される・
このＢｌ）ＯＵＴ制御イ＝号および凡ＡＳＩ−ｔｓ’ｌ
”装ｒルー選択信号は、それぞれＡＮＪ）ゲート胛Ｊ路
１１７８の入力端に結合された回線１１９８と１１９９
で受取られる。
これ等の信号はＡＮＤゲート回路１１７８を満足し、こ
の回路は、ＮＡＮＤゲー） １１９６の１入力端とＯｆ
（、ゲート１１７４０１入力端迄延在する回線１１７５
上に応答的に可能信号を与える。活か化さねた几Ａｓ選
択回１１１８７に接続さね九ＮＡＮＤゲート１１９６ｆ
ｌ、ＵＡＲＴ １１ｂｓＶｃＮＬ、てｆ−タｔｊＥ用可
能リセット信号を回線１１９７上で与えるよう便用可能
にきれる。０１（ゲー） １１７４は、低レベル信号状
態を割込み可能ｆ” Ｆ” １１７１に接続さｆ″ｌた
その出力側においてＡＮＤゲート回路１１７８により与
えらねる可能作用出力に応答する。低レベルの信号状態
はト”Ｆ’１１７１をリセットし、この状態は、ＮＡＮ
Ｉ）ゲートｆｆ７０迄延在する回線１１７２上に、＠２
の可能信号を該ドＦにおり・しめて、アクセス・ステー
ションからの別の割込み要求に応答するようＮＡＮＤゲ
ートを条件付ける。
の回路は、ＮＡＮＤゲー） １１９６の１入力端とＯｆ
（、ゲート１１７４０１入力端迄延在する回線１１７５
上に応答的に可能信号を与える。活か化さねた几Ａｓ選
択回１１１８７に接続さね九ＮＡＮＤゲート１１９６ｆ
ｌ、ＵＡＲＴ １１ｂｓＶｃＮＬ、てｆ−タｔｊＥ用可
能リセット信号を回線１１９７上で与えるよう便用可能
にきれる。０１（ゲー） １１７４は、低レベル信号状
態を割込み可能ｆ” Ｆ” １１７１に接続さｆ″ｌた
その出力側においてＡＮＤゲート回路１１７８により与
えらねる可能作用出力に応答する。低レベルの信号状態
はト”Ｆ’１１７１をリセットし、この状態は、ＮＡＮ
Ｉ）ゲートｆｆ７０迄延在する回線１１７２上に、＠２
の可能信号を該ドＦにおり・しめて、アクセス・ステー
ションからの別の割込み要求に応答するようＮＡＮＤゲ
ートを条件付ける。
Ｃ）’Ｕ１０６から１アクセス・ステーションにｆ −
タを伝送する九め、ＣＰＵは、几ＡＳＴＸ装置選択信号
お工びＢｌ）ＯＵＴ制御信号をリモート・アクセス・ス
テーション・インターフェース１１５に送らさせる。こ
れ等の信号は、そねぞれ回線１２０１と１１９８上のＡ
ＮＤゲート回路１２０２に与えられ、該ＡＮＤゲート回
路を満足する。これにより、入カゲ−）１２０５にバス
１０５からのデータをインターフェース１１５に送らせ
る。選択さねたアクセス・ステーションへ送出されるデ
ータに加えて、ＣＰＵ１０６け、伝送信号およびスイッ
チ制御兼伝送開始信号全受取るべきアクセス・ステーシ
ョン’ｔ ＆＆別するステーション・アドレス即ち識別
番号（ルＡ８ＴＸＩＤ ）全バス１０５上に送出する。
タを伝送する九め、ＣＰＵは、几ＡＳＴＸ装置選択信号
お工びＢｌ）ＯＵＴ制御信号をリモート・アクセス・ス
テーション・インターフェース１１５に送らさせる。こ
れ等の信号は、そねぞれ回線１２０１と１１９８上のＡ
ＮＤゲート回路１２０２に与えられ、該ＡＮＤゲート回
路を満足する。これにより、入カゲ−）１２０５にバス
１０５からのデータをインターフェース１１５に送らせ
る。選択さねたアクセス・ステーションへ送出されるデ
ータに加えて、ＣＰＵ１０６け、伝送信号およびスイッ
チ制御兼伝送開始信号全受取るべきアクセス・ステーシ
ョン’ｔ ＆＆別するステーション・アドレス即ち識別
番号（ルＡ８ＴＸＩＤ ）全バス１０５上に送出する。
優者の両信号は、選択されたアクセス・ステーションに
対するデータの伝送を行うようリモート・アクセス・ス
テーション・インターフェースｍ埋回路欠条件付ける。
対するデータの伝送を行うようリモート・アクセス・ス
テーション・インターフェースｍ埋回路欠条件付ける。
入力ゲート１２０５によりＦＦ１２１１に結合されたバ
ス１０５の回線は、ＦＦ１２１１をそのセット状態にお
くスイッチ信号を受取る。ＦＦ′１２１１がセットされ
ると、４×２スイツチの制御入力側進延在する回線１２
１２に接続され次子の出力側は、デコーダ１１８６０入
力回線１１８７ａｆ入力ゲート回路１２０５の出力画ｌ
ｌ５１１８４に接続するようスイッチ１２１Ｂ ’ｉ条
件付ける状態におかれる。
ス１０５の回線は、ＦＦ１２１１をそのセット状態にお
くスイッチ信号を受取る。ＦＦ′１２１１がセットされ
ると、４×２スイツチの制御入力側進延在する回線１２
１２に接続され次子の出力側は、デコーダ１１８６０入
力回線１１８７ａｆ入力ゲート回路１２０５の出力画ｌ
ｌ５１１８４に接続するようスイッチ１２１Ｂ ’ｉ条
件付ける状態におかれる。
これにより、アクセス・ステー７ヨンヲ識別する４ビツ
トのＲＡＳＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰｏ １０６からのデータを受増る事ができる。
トのＲＡＳＴＸＩＤデータはデコーダ１１８６に結合さ
れるＣＰｏ １０６からのデータを受増る事ができる。
該デコーダは、選択されたアクセス・ステーションと関
連する凡Ａｓ選択回線１１８７を活動化する事によりｌ
もＡＳＴＸｉＤステーション識別番号に応答する。この
状態は、ＡＮＤゲート１２０７と１２１５の各々の入力
側の１つに使用可能粂件を付す。
連する凡Ａｓ選択回線１１８７を活動化する事によりｌ
もＡＳＴＸｉＤステーション識別番号に応答する。この
状態は、ＡＮＤゲート１２０７と１２１５の各々の入力
側の１つに使用可能粂件を付す。
ＡＮＬ）ゲート１２０７は、ＣＰＵ１０６から選択され
たアクセス・ステーションへのデータのＵＡＲＴの伝送
を開始する。然し、ＵＡＨ，Ｔ１１６５がＣＰＵ１０６
からのデータの処理の用意ができる迄この伝送作用は開
始きねない。ＡＮＤゲート１２１３は、ＣＰＵ １ｏ
ｂに対してｔＪＡＲＴ １１６５がデータの受取り、処
理および伝送の用意のめる旨を通知する状態信号の送出
全開始する目的を果す。
たアクセス・ステーションへのデータのＵＡＲＴの伝送
を開始する。然し、ＵＡＨ，Ｔ１１６５がＣＰＵ１０６
からのデータの処理の用意ができる迄この伝送作用は開
始きねない。ＡＮＤゲート１２１３は、ＣＰＵ １ｏ
ｂに対してｔＪＡＲＴ １１６５がデータの受取り、処
理および伝送の用意のめる旨を通知する状態信号の送出
全開始する目的を果す。
コノ７ｊめには、ＣＰＵ１０６は、１ｔＡ８ＴｓＴ Ｈ
＠ 、ｑ 択侶号お工びＢＤＩＮ）ｌ！ＩＪ（財）信号
全リモート・アクセス・ステーション・インターフェー
ス１１５に送出させる。これ等信号は、ぞれぞれ回線１
１８９と１２００上のＡＮＤゲート回路１１８２に与え
らｉｌ、該ＡＮＬ）ゲート回路を満足する。これにより
、ＡＮＤゲート回路１２１７はＵＡＩ（、Ｔ使用可能状
況信号をＣＰＵ１０６に送出できる。選択されたアクセ
ス・ステーションと関連するＵＡＲ’ｒ １１ｂ ｓの
データ・バッファは空白状態でＣＰＵ１０６からデータ
？受取る用意がある時、使用可能信号は、ＵＡＲＴの出
力回線１２１４上を活動化され九几Ａｓ選択回線１１８
７に接続されたＡＮＤゲーデー１２１３の第２の入力側
に与えられる。
＠ 、ｑ 択侶号お工びＢＤＩＮ）ｌ！ＩＪ（財）信号
全リモート・アクセス・ステーション・インターフェー
ス１１５に送出させる。これ等信号は、ぞれぞれ回線１
１８９と１２００上のＡＮＤゲート回路１１８２に与え
らｉｌ、該ＡＮＬ）ゲート回路を満足する。これにより
、ＡＮＤゲート回路１２１７はＵＡＩ（、Ｔ使用可能状
況信号をＣＰＵ１０６に送出できる。選択されたアクセ
ス・ステーションと関連するＵＡＲ’ｒ １１ｂ ｓの
データ・バッファは空白状態でＣＰＵ１０６からデータ
？受取る用意がある時、使用可能信号は、ＵＡＲＴの出
力回線１２１４上を活動化され九几Ａｓ選択回線１１８
７に接続されたＡＮＤゲーデー１２１３の第２の入力側
に与えられる。
Ｍωケ−）１２１！％は、他のアクセス・ステーション
と関連する他のＡＮＤグー） １２１３から１町神なイ
メ号を受取るように接続された多重人力Ｏｆモゲート１
２１５に対して使用可能イぎ号をデ；出する事により応
答する。便用可能信号は、ｕｘｔｔ’ｒｔｙ用−ｃｉＪ
能状況信号’１ｃＰＵ１０６に送出する事により応答す
るＡＮＤゲート１２１７に対してＯＲゲート１２１５に
エリライン１２１６を介して送らｆ］る。
と関連する他のＡＮＤグー） １２１３から１町神なイ
メ号を受取るように接続された多重人力Ｏｆモゲート１
２１５に対して使用可能イぎ号をデ；出する事により応
答する。便用可能信号は、ｕｘｔｔ’ｒｔｙ用−ｃｉＪ
能状況信号’１ｃＰＵ１０６に送出する事により応答す
るＡＮＤゲート１２１７に対してＯＲゲート１２１５に
エリライン１２１６を介して送らｆ］る。
ＣＰＵ１０６１１−１、ＲＡＳＴＸ 装置１１＜ｍ−＋
オ工ヒＢＤＯＵＴ制御信号金リモート・アクセス・ステ
ーション・インターフェース１１５に民させ、又データ
を伝送開始信号と共に選択され九アクセス・ステーショ
ンに送出石せる事にエリ使用可能状況信号に応答する。
オ工ヒＢＤＯＵＴ制御信号金リモート・アクセス・ステ
ーション・インターフェース１１５に民させ、又データ
を伝送開始信号と共に選択され九アクセス・ステーショ
ンに送出石せる事にエリ使用可能状況信号に応答する。
装置選択信号およびＢＤＯＵＴ制御伯゛愕・は、前述の
如く入力デート１２０３を便用ｏｒ能の状態にする。伝
送開始（８号は、入力ケート１２０３により、回線１２
０９上で信号をリモート・アクセス・ステーション・イ
ンターフェース１１５の全てのＡＮＤゲート１２０７に
送るワン・ショット１２１０Ｖ（華、’ｉ合される。活
動化されたＩＬＡｓ選択回線１１８７に接続されたＡＮ
ｆ）デー） １２０７は便用可能にされて信号を関連す
るＵＡＲＴ １１６５に与えさせられて、ＣＰＵ １０
６によりバス１０５上に送出され人力デート１２Ｑ５に
ＬすＵＡＲＴＫ対する入力口）％ｌ １２０４ ［＄−
かれる並列データでそのトランスミッタ・バッファをロ
ードさせる。回線１１２１上でロードされたＵ入１（、
’Ｉ’１１６５に与えられるクロックイ言号は、ＵＡ七
ｆｒトランスミッタにデータを選択されるアクセス・ス
テーション迄延在する回線１２７０上に逐次出力させる
。
如く入力デート１２０３を便用ｏｒ能の状態にする。伝
送開始（８号は、入力ケート１２０３により、回線１２
０９上で信号をリモート・アクセス・ステーション・イ
ンターフェース１１５の全てのＡＮＤゲート１２０７に
送るワン・ショット１２１０Ｖ（華、’ｉ合される。活
動化されたＩＬＡｓ選択回線１１８７に接続されたＡＮ
ｆ）デー） １２０７は便用可能にされて信号を関連す
るＵＡＲＴ １１６５に与えさせられて、ＣＰＵ １０
６によりバス１０５上に送出され人力デート１２Ｑ５に
ＬすＵＡＲＴＫ対する入力口）％ｌ １２０４ ［＄−
かれる並列データでそのトランスミッタ・バッファをロ
ードさせる。回線１１２１上でロードされたＵ入１（、
’Ｉ’１１６５に与えられるクロックイ言号は、ＵＡ七
ｆｒトランスミッタにデータを選択されるアクセス・ス
テーション迄延在する回線１２７０上に逐次出力させる
。
第７図にエリ示さｉする如く、再生チャンネルおよびデ
ィスク駆動部７３全リモート又は内部のアクセス・ステ
ーション７６又は７８の排他的使用に割当てるに際し、
アクセス割当てパネル１４０は、第６２λ図〜第６２Ｃ
図に関して記述したその回路を介して、アクセス・ステ
ー７ヨンお工び７６．７８お工び１１６に関して前に述
べたと同じ方法でリモート・アクセス・ステーション１
１５ ｋ ４１てコンピュータ１１１１１ ｍシステム
９２と連節する。オペレータハ、前述の如く、アクセス
割当ｌ当てパネルヲＭｚ６１崗に示すそのキーボードに
より制御して、所望のアクセス・ステーション、再生チ
ャンネルおよびディスク駆動の割当てを設定する。Ｐｆ
ｒ望の割当ては、１．）ＲＩＶＥ、ＩＡ８． おｊびＲ
Ａ８＊ −の％作ＫＬり設２−Ｊれ、又Ｅ Ｎ ′ｒ
ｗ凡キーの操作Ｐこより実施される。ＨＮＴｇ凡キーの
操作は、データケ対の人力回線１１６２ａ上でリモート
・アクセス・ステーション・インターフェース１１５に
送らせて、バス割込み要求をＣＰＵ１０６に送らせ、要
求のその故のサービスを行う。要求され次割当では、コ
ンピュータ制御システム９２のメモリー装置１０７ Ｐ
ｃおいて割当てられた再生チャンネル、ディスク駆動部
およびアクセス・ステーションの識別操作に入れる事に
より行われ、この状態が制御プログラムにより割尭てら
れた再生チャンネルおよびディスク駆動部が割当てらね
たもの以外のいかなるアクセス・ステーションによって
もアクセスされないようにする。
ィスク駆動部７３全リモート又は内部のアクセス・ステ
ーション７６又は７８の排他的使用に割当てるに際し、
アクセス割当てパネル１４０は、第６２λ図〜第６２Ｃ
図に関して記述したその回路を介して、アクセス・ステ
ー７ヨンお工び７６．７８お工び１１６に関して前に述
べたと同じ方法でリモート・アクセス・ステーション１
１５ ｋ ４１てコンピュータ１１１１１ ｍシステム
９２と連節する。オペレータハ、前述の如く、アクセス
割当ｌ当てパネルヲＭｚ６１崗に示すそのキーボードに
より制御して、所望のアクセス・ステーション、再生チ
ャンネルおよびディスク駆動の割当てを設定する。Ｐｆ
ｒ望の割当ては、１．）ＲＩＶＥ、ＩＡ８． おｊびＲ
Ａ８＊ −の％作ＫＬり設２−Ｊれ、又Ｅ Ｎ ′ｒ
ｗ凡キーの操作Ｐこより実施される。ＨＮＴｇ凡キーの
操作は、データケ対の人力回線１１６２ａ上でリモート
・アクセス・ステーション・インターフェース１１５に
送らせて、バス割込み要求をＣＰＵ１０６に送らせ、要
求のその故のサービスを行う。要求され次割当では、コ
ンピュータ制御システム９２のメモリー装置１０７ Ｐ
ｃおいて割当てられた再生チャンネル、ディスク駆動部
およびアクセス・ステーションの識別操作に入れる事に
より行われ、この状態が制御プログラムにより割尭てら
れた再生チャンネルおよびディスク駆動部が割当てらね
たもの以外のいかなるアクセス・ステーションによって
もアクセスされないようにする。
リモート・アクセス・ステーション・インターフェース
１１５も又、これをＣＰｏ １０６迄延長する制御信号
バス１４４に接続するバス初期設定口１１１７５が設け
られている。ＣＰＵインターフェース１０８の陶述の際
に述べたように、バス初期設定制御信号ＩｄＣＰＵＩＱ
６により送出され、始動又は相当の操作シーケンスの間
周知の状態にリモート・アクセス・ステーションの六勺
埋回路をセットする目的のために回線１１７３に与えら
れる。
１１５も又、これをＣＰｏ １０６迄延長する制御信号
バス１４４に接続するバス初期設定口１１１７５が設け
られている。ＣＰＵインターフェース１０８の陶述の際
に述べたように、バス初期設定制御信号ＩｄＣＰＵＩＱ
６により送出され、始動又は相当の操作シーケンスの間
周知の状態にリモート・アクセス・ステーションの六勺
埋回路をセットする目的のために回線１１７３に与えら
れる。
ＣＰＵ １０６とアクセス・ステーションの１つの間の
データ伝送全行う際のコンピュータ制御システム？２の
作用は、メモリー装置１０７にロードされる制御プログ
ラムに従って行わる。
データ伝送全行う際のコンピュータ制御システム？２の
作用は、メモリー装置１０７にロードされる制御プログ
ラムに従って行わる。
第３０図のブロック図を参照して記載したアクセス・ス
テーション・インターフェース１１５の動作を行うのに
用いらねる具体的な回路を第５５図Ａ−、−Ｄに示す。
テーション・インターフェース１１５の動作を行うのに
用いらねる具体的な回路を第５５図Ａ−、−Ｄに示す。
この具体的回路の動作は第３０図に関して上述したもの
と同一であるので、ここでは省略する。第３０図で用い
た構成ＪＰ！素に付けた符号は、具体的回路の同等の構
成要紫にも付ける次め第５５図Ａ−Ｄにも用いている。
と同一であるので、ここでは省略する。第３０図で用い
た構成ＪＰ！素に付けた符号は、具体的回路の同等の構
成要紫にも付ける次め第５５図Ａ−Ｄにも用いている。
アクセス・ステーションを用いる装置の全憫咋について
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
は、所要のタスクを実施するためにキーボードに行われ
ねばならないエントリのシーケンスに関して記述する。
更に、アドレス兼データ・ハス１０５、従ッてＣＰＵ１
０６’にアクセス・ステーションと連絡するリモート・
アクセス・ステーション・インターフェース１１５（第
８図）については説明し九が、アクセス・ステーション
自体と関連する回路圧ついては第６１図のブロック図に
関して次に説明する。
０６’にアクセス・ステーションと連絡するリモート・
アクセス・ステーション・インターフェース１１５（第
８図）については説明し九が、アクセス・ステーション
自体と関連する回路圧ついては第６１図のブロック図に
関して次に説明する。
指令がＩ（、Ａｓインターフェース１１５ヲ介してＣＰ
Ｕ１０６に送られる時、オペレータは、キーボード上の
適当なキーおよび機能バー 例えば、電気的作用につい
ては第５６Ａ図乃至ｇ５６Ｄ図に示される第５１図のブ
ロック図の作用を実施するのに使用できる回路の市、気
的作用図と共に、＠３図の斜視図に祥５回に示されるキ
ーおよびバー８４．８５．８６および１０４′ｆｔ含む
ブロック１２６０により全体的に示されるＩＡＳキーボ
ード８３上の適当なキーおよび機能バー金押す。キーボ
ード８３上のキーお工び機能バーの各々は伝送デー）
１２６６ （第５６Ａ図および第ｓｂＢ図）に接続され
、その内のあるものは又シフトおよび制御回線１２６９
と１２６９ａ Ｖｃ接続される。各伝送ゲート１２６６
＃′ｉ、Ｘ回線１２６９と１２６９ａ上の状況と共にエ
ンコーダ１２６１により符号化される予め定め九Ｘおよ
びＹ座標に対応する２回線を相互に接続する。回線１２
６２．１２６９および１２６９ａは、各棟のキーおよび
エンコーダ１２６１とのこの接続を与える全回線を構底
する。
Ｕ１０６に送られる時、オペレータは、キーボード上の
適当なキーおよび機能バー 例えば、電気的作用につい
ては第５６Ａ図乃至ｇ５６Ｄ図に示される第５１図のブ
ロック図の作用を実施するのに使用できる回路の市、気
的作用図と共に、＠３図の斜視図に祥５回に示されるキ
ーおよびバー８４．８５．８６および１０４′ｆｔ含む
ブロック１２６０により全体的に示されるＩＡＳキーボ
ード８３上の適当なキーおよび機能バー金押す。キーボ
ード８３上のキーお工び機能バーの各々は伝送デー）
１２６６ （第５６Ａ図および第ｓｂＢ図）に接続され
、その内のあるものは又シフトおよび制御回線１２６９
と１２６９ａ Ｖｃ接続される。各伝送ゲート１２６６
＃′ｉ、Ｘ回線１２６９と１２６９ａ上の状況と共にエ
ンコーダ１２６１により符号化される予め定め九Ｘおよ
びＹ座標に対応する２回線を相互に接続する。回線１２
６２．１２６９および１２６９ａは、各棟のキーおよび
エンコーダ１２６１とのこの接続を与える全回線を構底
する。
このように、キーボード・エンコーダ１２６１は、９９
の可能な組合せの１つを選択し、かつクロック・カウン
タ１５２５ｖｃより回線１５２５ａ上に与えられるＵＡ
ＲＴクロックにエリクロックされる回線１２６８により
ＵＡＲＴに接続されるワン・ショット１２６７にエリ与
えられるパルスによりストローブされる時、回線１１６
２を介して凡Ａｓインターフェースに送られる出力回線
１２６５上で並タリ情報ｋＶＬ列情報に変換するＵＡ几
Ｔトランスミッタ１２６４に接続される回線１２６３上
に７ビツトのワードを生成するグリッド回路網を有する
。
の可能な組合せの１つを選択し、かつクロック・カウン
タ１５２５ｖｃより回線１５２５ａ上に与えられるＵＡ
ＲＴクロックにエリクロックされる回線１２６８により
ＵＡＲＴに接続されるワン・ショット１２６７にエリ与
えられるパルスによりストローブされる時、回線１１６
２を介して凡Ａｓインターフェースに送られる出力回線
１２６５上で並タリ情報ｋＶＬ列情報に変換するＵＡ几
Ｔトランスミッタ１２６４に接続される回線１２６３上
に７ビツトのワードを生成するグリッド回路網を有する
。
データは回＄ １２７０上の几Ａｓインターフェース１
１５から受取られる時、回線レシーバ１２７１ ’ｉｉ
てＵＡＲＴレシーバ１２７２に送られ、ＵＡＲ，Ｔレシ
ーバは、（ＪＡ几Ｔクロックの制御下で、負タリデータ
全並列データに変換し、並列データを６本のデータ回線
１２７３と２本の経路指定回線）２７４と１２７５にお
く。ＵＡＲＴレシーバとトランスミッタ１２７２と１２
６４は、１つの集積回路内に富まれ、そのレシーバとト
ランスミッタ部分を制御する之めの１つの制御回路とク
ロック回路を有する。データ回線と経路指定回線は、回
路における異なる場所、即ち自己走査デイスプレー８２
（これも又第１ （Ｑｉと第２図に示される）又はｌｉ
’ｔｌ記の如く特定のキーを点灯するためキーボードと
関連するランプにデータを指向する。回線１２７４と１
２７５に生じる経路指定情報は各インバータ１２７６と
１２７７により反転されて、反転信号を各回線１２７８
と１２７９に生じる。これ等の回線も又それぞれインバ
ータ１２８１と１２８２に接続され、これからの出力は
各回線１２８３と１２８４上に生じる。ワン・ショット
１２８６は、ＵＡＲＴ ｊ ２７２からの回線１２８７
上のデータ利用可能パルスによりトリガーされ、回線１
２８８上にデータ利用可能リセット・パルスを４える。
１５から受取られる時、回線レシーバ１２７１ ’ｉｉ
てＵＡＲＴレシーバ１２７２に送られ、ＵＡＲ，Ｔレシ
ーバは、（ＪＡ几Ｔクロックの制御下で、負タリデータ
全並列データに変換し、並列データを６本のデータ回線
１２７３と２本の経路指定回線）２７４と１２７５にお
く。ＵＡＲＴレシーバとトランスミッタ１２７２と１２
６４は、１つの集積回路内に富まれ、そのレシーバとト
ランスミッタ部分を制御する之めの１つの制御回路とク
ロック回路を有する。データ回線と経路指定回線は、回
路における異なる場所、即ち自己走査デイスプレー８２
（これも又第１ （Ｑｉと第２図に示される）又はｌｉ
’ｔｌ記の如く特定のキーを点灯するためキーボードと
関連するランプにデータを指向する。回線１２７４と１
２７５に生じる経路指定情報は各インバータ１２７６と
１２７７により反転されて、反転信号を各回線１２７８
と１２７９に生じる。これ等の回線も又それぞれインバ
ータ１２８１と１２８２に接続され、これからの出力は
各回線１２８３と１２８４上に生じる。ワン・ショット
１２８６は、ＵＡＲＴ ｊ ２７２からの回線１２８７
上のデータ利用可能パルスによりトリガーされ、回線１
２８８上にデータ利用可能リセット・パルスを４える。
そのハイな出力は、別のＡＮＤゲーデー１２９２に対す
る他、ＡＮＤゲーデー１２９１に対して延在する回線１
２８９に接続さｈ１情報を駐てゲートする念めのストロ
ーブパルスを自己走査デイスプレー８２又はキーと関連
するランプのいずれかに与える。
る他、ＡＮＤゲーデー１２９１に対して延在する回線１
２８９に接続さｈ１情報を駐てゲートする念めのストロ
ーブパルスを自己走査デイスプレー８２又はキーと関連
するランプのいずれかに与える。
陵者に関しては、ＡＮＤゲート１２？２は回線１２８３
と１２８４上に経路指定情報を有し、その結果Ａｔ’Ｊ
）ゲート１２９２のこれ等の入力が調比さｔｌてストロ
ーブ・パルス存在する時、回線１２９７上のＡＮＤゲ−
ト１２９２の出力にラッチ１２９５を可能状態にし、こ
のラッチはデータ回線１２７３の４つの低位ビットの状
況にラッチして、適当なランプ１２９９全点灯させるデ
コーダ１２９８の１つ迄延長する回線１２９７上に４ビ
ツトのアドレス？与える。
と１２８４上に経路指定情報を有し、その結果Ａｔ’Ｊ
）ゲート１２９２のこれ等の入力が調比さｔｌてストロ
ーブ・パルス存在する時、回線１２９７上のＡＮＤゲ−
ト１２９２の出力にラッチ１２９５を可能状態にし、こ
のラッチはデータ回線１２７３の４つの低位ビットの状
況にラッチして、適当なランプ１２９９全点灯させるデ
コーダ１２９８の１つ迄延長する回線１２９７上に４ビ
ツトのアドレス？与える。
データ回線’Ｉ２７５も又ランダム・アクセス・メモＩ
Ｊ−１２０１迄延在し、低位の５ビット會５本のアドレ
ス回線１５０３を介して凡ＡＭ１３０１をアドレス指定
するカウンタ１５０２に延在させる。メモリー １３０
１は、メモリーからアドレス指定てれる各文字をデイス
プレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ ）製造の
３２文字ドツト・マトリックス・デイスプレーである自
己短資デイスプレー８２に杭柱する６本の出力回線１３
０４′ｔ−有する。操作の間、カウンタ１５０２はその
３２アドレスを検査され、自己走査させられ几デイスプ
レー８２に回Ｍ １３０４ 上のデータに従って英数字
文字を表示させ、ポ１常回＠ １５０８上でハイな信号
と共に回線１５０７上のデイスプレー８２に工り生成さ
台、九更新パルスにより満々されるＡＮＤゲート１５０
６により生成される回線１５０５上のクロック・パルス
に従ってアドレスをカウントする。このようにカウンタ
け、デイスプレーにより生成される更新パルスによりそ
のアドレス全連続的にクロックされる。
Ｊ−１２０１迄延在し、低位の５ビット會５本のアドレ
ス回線１５０３を介して凡ＡＭ１３０１をアドレス指定
するカウンタ１５０２に延在させる。メモリー １３０
１は、メモリーからアドレス指定てれる各文字をデイス
プレーするバローズ社（Ｂｕｒｒｏｕｇｈｓ ）製造の
３２文字ドツト・マトリックス・デイスプレーである自
己短資デイスプレー８２に杭柱する６本の出力回線１３
０４′ｔ−有する。操作の間、カウンタ１５０２はその
３２アドレスを検査され、自己走査させられ几デイスプ
レー８２に回Ｍ １３０４ 上のデータに従って英数字
文字を表示させ、ポ１常回＠ １５０８上でハイな信号
と共に回線１５０７上のデイスプレー８２に工り生成さ
台、九更新パルスにより満々されるＡＮＤゲート１５０
６により生成される回線１５０５上のクロック・パルス
に従ってアドレスをカウントする。このようにカウンタ
け、デイスプレーにより生成される更新パルスによりそ
のアドレス全連続的にクロックされる。
ＲＡＭ １３０ ｊに新らしいデータを書込みを要する
時、適正なｌ（、ＡＭアドレスが最初に選択されねばな
らず、そｈから以降のシーケンスが生じる。ＮＡＮＤゲ
ート１３０９の入力側における経路情報は、ＡＮＤゲー
ト１２９１ ’ｅＭてワン・ショット１２８６の出力に
エリ生成される回＃ １３１０上のストローブ・パルス
と共に、ＡＮＤＮ−ゲート０６ｔＭ止しカウンタ１５０
２のクロッキングを停止する出力１３０８’を有するＦ
Ｆ１３１２並ひにカウンタ１３０２迄延長する回線１３
１１上のプリセット・パルス’ｉ ＮＡＮＩ）グー）
１３０９に与えさせる。この闇、書び書込まねるべき所
望のアドレスは回線１２７５ｉ介してカウンタに強制さ
れ、その結果、次のストローブ・パルスにおいて、適当
な経路指定情報が、データ回線１２７３上に存在するデ
ータに対してメモＩＪ −１３ｏ１を書込ませるよう指
令する回線１５１４上の書込みパルスを与えるＮＡＮＤ
ゲー）デー１３’！？使用可能にする。この状態が生じ
念後、ＦＦ１３１２は状態？変更し、回線１３０８はＡ
ＮＤゲート１３０６を使用可能とし、更新回線１３０７
ｔ−を再びカウンタ１３０２’ｉクロツクする。カウン
タ１３０２が５２のターミナル・カウントに達する時は
常にその出力口１１３１５はＯ几デー） １３１６全経
て回線１３１８を介してＦＦ１３１７にゲートされる。
時、適正なｌ（、ＡＭアドレスが最初に選択されねばな
らず、そｈから以降のシーケンスが生じる。ＮＡＮＤゲ
ート１３０９の入力側における経路情報は、ＡＮＤゲー
ト１２９１ ’ｅＭてワン・ショット１２８６の出力に
エリ生成される回＃ １３１０上のストローブ・パルス
と共に、ＡＮＤＮ−ゲート０６ｔＭ止しカウンタ１５０
２のクロッキングを停止する出力１３０８’を有するＦ
Ｆ１３１２並ひにカウンタ１３０２迄延長する回線１３
１１上のプリセット・パルス’ｉ ＮＡＮＩ）グー）
１３０９に与えさせる。この闇、書び書込まねるべき所
望のアドレスは回線１２７５ｉ介してカウンタに強制さ
れ、その結果、次のストローブ・パルスにおいて、適当
な経路指定情報が、データ回線１２７３上に存在するデ
ータに対してメモＩＪ −１３ｏ１を書込ませるよう指
令する回線１５１４上の書込みパルスを与えるＮＡＮＤ
ゲー）デー１３’！？使用可能にする。この状態が生じ
念後、ＦＦ１３１２は状態？変更し、回線１３０８はＡ
ＮＤゲート１３０６を使用可能とし、更新回線１３０７
ｔ−を再びカウンタ１３０２’ｉクロツクする。カウン
タ１３０２が５２のターミナル・カウントに達する時は
常にその出力口１１３１５はＯ几デー） １３１６全経
て回線１３１８を介してＦＦ１３１７にゲートされる。
）ｌ’Ｆ１３１７は別のＦＦ１５２０に接続された出力
回線１３１９會有し、ＦＦ１５２０は、クリヤされ、再
ヒＲＡＭ１５０１に：送られるアドレスにクロックでき
るように、回線１３２１ ｔ−介してカウンタにクリア
信号を４える。
回線１３１９會有し、ＦＦ１５２０は、クリヤされ、再
ヒＲＡＭ１５０１に：送られるアドレスにクロックでき
るように、回線１３２１ ｔ−介してカウンタにクリア
信号を４える。
ＦＦ１！５２０も又、自己走査デイスプレー８２に対す
ると共にＡＮＤゲーデー１３２３に対しても延在する回
線１３２２ｉ有し、デイスプレー自体に対するリセット
信号を与える。ＡＮＤゲート１５２５は、リセットでき
るように約２クロツク・パルスの間デイスプレー・クロ
ックを禁止する。発撮器１３２４とカウンタ１３２５は
、ＡＮＤゲーデー１５２５を経てディスプレー８２の他
に、ＦＦ１．３１７と１５２０をクロックするのに使用
される回線１３２６上に１５ Ｋｔ（ｚのクロック信号
を生じる。回線１５２７上のリセット信号の電力は、回
線１３２９と１５５０上の高低出力を有するＦＦ１３２
８金プリセツトし、回線１５２９はデコーダ１２９８を
禁止し回線１３３０はＮＡＮＤゲート１３！５１ ｉ介
してデイスプレー８２をブランキングする。回線１３０
８上のＦＦ１３１２の出力本文、カウンタ１３０２が停
止されてアドレスが送られつつある時パネルをブランク
する。
ると共にＡＮＤゲーデー１３２３に対しても延在する回
線１３２２ｉ有し、デイスプレー自体に対するリセット
信号を与える。ＡＮＤゲート１５２５は、リセットでき
るように約２クロツク・パルスの間デイスプレー・クロ
ックを禁止する。発撮器１３２４とカウンタ１３２５は
、ＡＮＤゲーデー１５２５を経てディスプレー８２の他
に、ＦＦ１．３１７と１５２０をクロックするのに使用
される回線１３２６上に１５ Ｋｔ（ｚのクロック信号
を生じる。回線１５２７上のリセット信号の電力は、回
線１３２９と１５５０上の高低出力を有するＦＦ１３２
８金プリセツトし、回線１５２９はデコーダ１２９８を
禁止し回線１３３０はＮＡＮＤゲート１３！５１ ｉ介
してデイスプレー８２をブランキングする。回線１３０
８上のＦＦ１３１２の出力本文、カウンタ１３０２が停
止されてアドレスが送られつつある時パネルをブランク
する。
第３１図のブロック図に示される回路は全ての内部およ
びリモート・アクセス・ステーションにあり、内部アク
セス・ステーション７８（第８図）は装置の操作のため
の完全な数字および機能キーを有する。リモート・アク
セス・ステーション７６（＠８図）は機能キーの数が少
く、従って前述のある＋３に作が実行できない。別のタ
イプの制御ステーション、即ち補助アクセス・パネル１
１６（＠８図）は、ディスク駆動部の作業トラック１〜
６４からのシーケンス・プレー・モードにおいて便用さ
れる各々独立的な操作をオペレータに制御きせる目的の
ため、リモート・アクセス・ステーションと共にかつこ
れに隣接して使用する友めのものである。補助アクセス
・パネルは、回線１２６２ａによりキーボードの伝送ゲ
ート１２６６ （第５６Ａ図）に接続されたＩＮＩＴＩ
ＡＬバーおよび８ｇＬ１４ＣＴバーのみ金有し、リモー
ト・アクセス・ステーションに１つのディスク駆動部の
使用音、又これに隣接する補助アクセス・パネルに別個
の再生チャンネルと同様第２のディスク５ＡｖＪ部の使
用を許容する。
びリモート・アクセス・ステーションにあり、内部アク
セス・ステーション７８（第８図）は装置の操作のため
の完全な数字および機能キーを有する。リモート・アク
セス・ステーション７６（＠８図）は機能キーの数が少
く、従って前述のある＋３に作が実行できない。別のタ
イプの制御ステーション、即ち補助アクセス・パネル１
１６（＠８図）は、ディスク駆動部の作業トラック１〜
６４からのシーケンス・プレー・モードにおいて便用さ
れる各々独立的な操作をオペレータに制御きせる目的の
ため、リモート・アクセス・ステーションと共にかつこ
れに隣接して使用する友めのものである。補助アクセス
・パネルは、回線１２６２ａによりキーボードの伝送ゲ
ート１２６６ （第５６Ａ図）に接続されたＩＮＩＴＩ
ＡＬバーおよび８ｇＬ１４ＣＴバーのみ金有し、リモー
ト・アクセス・ステーションに１つのディスク駆動部の
使用音、又これに隣接する補助アクセス・パネルに別個
の再生チャンネルと同様第２のディスク５ＡｖＪ部の使
用を許容する。
リモート・アクセス・ステーション７８と補助パネル１
１６の藺に交互に順序付けを行う事により、繰り返し再
生される画像はフレーム２つのディスク駆動部から交互
に１つのチャンネルヲ経て伝送でき、これにより、非常
に迅速な、殆んど瞬１０ｊ的な１つのスチル画像から別
の画像フレームへの変換が生じ得るように得られる画面
のミューティングを除去する。補助アクセス・パネル１
１６は、第３１図のブロック図に示される回路の多くを
含み、関連するメモリーおよび回路を有するデイスプレ
ーを有するが、前述の如く完全なキーボードは持たない
。リモート・アクセス・ステーションと補助アクセス・
パネルは共に、回線１２８９上のストローブ・パルスお
よび回線１ｓｓａ上の操向信号と一緒に、ＵＡルＴ １
２７２から回線１２７４．１２７５および１２７８上で
細路指定情報を受取りかつＡＮＤゲーデー１２９１と補
助アクセス・パネルに接続される回線１５３５上に出力
（ｇ号金生じるｂ゛Ｆ１３５２を言む。
１６の藺に交互に順序付けを行う事により、繰り返し再
生される画像はフレーム２つのディスク駆動部から交互
に１つのチャンネルヲ経て伝送でき、これにより、非常
に迅速な、殆んど瞬１０ｊ的な１つのスチル画像から別
の画像フレームへの変換が生じ得るように得られる画面
のミューティングを除去する。補助アクセス・パネル１
１６は、第３１図のブロック図に示される回路の多くを
含み、関連するメモリーおよび回路を有するデイスプレ
ーを有するが、前述の如く完全なキーボードは持たない
。リモート・アクセス・ステーションと補助アクセス・
パネルは共に、回線１２８９上のストローブ・パルスお
よび回線１ｓｓａ上の操向信号と一緒に、ＵＡルＴ １
２７２から回線１２７４．１２７５および１２７８上で
細路指定情報を受取りかつＡＮＤゲーデー１２９１と補
助アクセス・パネルに接続される回線１５３５上に出力
（ｇ号金生じるｂ゛Ｆ１３５２を言む。
）”ＦＦ１３１２が回線１３５４上の低レベルの信号に
より操向される時、ＡＮＤゲート１２８１は禁止され、
こねは次にＮＡＮＤゲート１５０９と１３１３を禁止し
、その結果、補助アクセス・パネルが接続される肋、Ｓ
のデイスプレー８２Ｖｉ変化され得ない。回線１３５３
上のこの低レベル信号も又補助パネル全可能にし、その
結果、そのデイスプレー メモリーおよび関連する回路
は作用状態になって回線１２７５上のデータをそのデイ
スプレーに使用する之めそのメモリーに書込ｌせる。
より操向される時、ＡＮＤゲート１２８１は禁止され、
こねは次にＮＡＮＤゲート１５０９と１３１３を禁止し
、その結果、補助アクセス・パネルが接続される肋、Ｓ
のデイスプレー８２Ｖｉ変化され得ない。回線１３５３
上のこの低レベル信号も又補助パネル全可能にし、その
結果、そのデイスプレー メモリーおよび関連する回路
は作用状態になって回線１２７５上のデータをそのデイ
スプレーに使用する之めそのメモリーに書込ｌせる。
第６１図のブロック図の作用？実施するために使用でき
る回線の一実施態様を示す第５６Ａ図および第５６Ｄ図
、特に第５６Ｄ図に示される電気的作用図において、■
へＩＴＩＡＴＥバー１５３６はインバータ１３３７に接
続される回線１３３５を有し、その出力はＡＮＤゲート
１３５８と１５５９に接続される。
る回線の一実施態様を示す第５６Ａ図および第５６Ｄ図
、特に第５６Ｄ図に示される電気的作用図において、■
へＩＴＩＡＴＥバー１５３６はインバータ１３３７に接
続される回線１３３５を有し、その出力はＡＮＤゲート
１３５８と１５５９に接続される。
ＥＮＡＢＬＥキー１３４０は、インバータ １３４２ケ
介してＡＮＤゲーデー１３３８に接続された回線１５４
１ケ有する。ターン・キー・スイッチ８６ （ｉ３図び
照）からの第３の回線１３４９は、インバータ１６４３
を介して１％ＬＮＤゲー） デー４４並ひに別のＡＮＤ
ゲート１５４５に接続される。ＡＮＤゲーデー１３３９
，１５４４゜および１３４５の出力は、それぞれ伝送ゲ
ート１５４６゜１３４７および１３４８に接続され、こ
のゲートはそわそれキーボードの他のキーにおけると同
様エンコーダ１２６１迄延長して信号を与える。ＩＮＩ
ＴＩＡＬバー１３３６がそれ自体投入される時、ＡＮｆ
）ゲート１３５９は満たされ、その関連する伝送ゲート
１３４６を作用状態にさせる。ＩＮＩＴＩＡＬＥバー１
３５６とＥＮＡＢＬＥバー１３４０が同時に押されると
、ＡＮＤゲーデー１３３９は禁止されるが、ＡＮＤゲー
ト１３４５は可能の状態となってこのため伝送デー）
１３４８を活動化し、予めアセンブルされたシーケンス
の編集を可能にする。然し、殆んどのオペレータが触ね
ようとしないキー・スイッチ８６を回す事により、ＩＮ
ＩＴＩＡＴＥバー１３５６とＥＮＡＢＬＥバー１３４０
が投入されてデー） １５４５ｉ％％止しゲート１３４
４’ｉｉ可能にするが、これは、リスト（ｇｏＬ）表示
の終りが生じるかトラック番号６５に達する迄、バルク
・トラックの１つの画像フレームの消去又はどのアドレ
スからのｆ′１１：業トラックの全シーケンスの消去を
許容する伝送ゲート１３４７Ｑ作動させる。このよりに
、論理回路はターン・キーが使用されなけねばある消去
の実施を禁止する。
介してＡＮＤゲーデー１３３８に接続された回線１５４
１ケ有する。ターン・キー・スイッチ８６ （ｉ３図び
照）からの第３の回線１３４９は、インバータ１６４３
を介して１％ＬＮＤゲー） デー４４並ひに別のＡＮＤ
ゲート１５４５に接続される。ＡＮＤゲーデー１３３９
，１５４４゜および１３４５の出力は、それぞれ伝送ゲ
ート１５４６゜１３４７および１３４８に接続され、こ
のゲートはそわそれキーボードの他のキーにおけると同
様エンコーダ１２６１迄延長して信号を与える。ＩＮＩ
ＴＩＡＬバー１３３６がそれ自体投入される時、ＡＮｆ
）ゲート１３５９は満たされ、その関連する伝送ゲート
１３４６を作用状態にさせる。ＩＮＩＴＩＡＬＥバー１
３５６とＥＮＡＢＬＥバー１３４０が同時に押されると
、ＡＮＤゲーデー１３３９は禁止されるが、ＡＮＤゲー
ト１３４５は可能の状態となってこのため伝送デー）
１３４８を活動化し、予めアセンブルされたシーケンス
の編集を可能にする。然し、殆んどのオペレータが触ね
ようとしないキー・スイッチ８６を回す事により、ＩＮ
ＩＴＩＡＴＥバー１３５６とＥＮＡＢＬＥバー１３４０
が投入されてデー） １５４５ｉ％％止しゲート１３４
４’ｉｉ可能にするが、これは、リスト（ｇｏＬ）表示
の終りが生じるかトラック番号６５に達する迄、バルク
・トラックの１つの画像フレームの消去又はどのアドレ
スからのｆ′１１：業トラックの全シーケンスの消去を
許容する伝送ゲート１３４７Ｑ作動させる。このよりに
、論理回路はターン・キーが使用されなけねばある消去
の実施を禁止する。
第６１図に示されるアクセス割込みパネル１４０は、放
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部２よび１つ以上の再生チャンネル金
排他的にアクセス・ステーションに割当てる目的のため
本文に記述し友装置１ｔＫ設ける事ができる。−例とし
て、もし装置が民間テレビ局でニュース放送に使用され
装置を操作する人員がニュース放送の闇スチルを形成す
る画像フレームのアセンブルされたリストに従って順序
付けしているとすると、別のリモート・アクセス・ステ
ーションにおいておるものがメチルのデイスプレーに割
込みを行う事により放送を妨害するか、おる関連のない
スチルをデイスプレーするか、あるいはこの時ニュース
を妨害する他のある破壊操作を行う場合に関する全てと
全く反対となる。
送中又は他の高い優先用途で使用中、１つ以上の選択さ
れたディスク駆動部２よび１つ以上の再生チャンネル金
排他的にアクセス・ステーションに割当てる目的のため
本文に記述し友装置１ｔＫ設ける事ができる。−例とし
て、もし装置が民間テレビ局でニュース放送に使用され
装置を操作する人員がニュース放送の闇スチルを形成す
る画像フレームのアセンブルされたリストに従って順序
付けしているとすると、別のリモート・アクセス・ステ
ーションにおいておるものがメチルのデイスプレーに割
込みを行う事により放送を妨害するか、おる関連のない
スチルをデイスプレーするか、あるいはこの時ニュース
を妨害する他のある破壊操作を行う場合に関する全てと
全く反対となる。
装Ｗ、はテレビ局の周囲の各地点に位慣される７つもの
リモート・アクセス・ステーションを有する几め、殆ん
どの放送局に採用される通常の割当て上の事前の注意を
払っても、未熟な人員による不慮の装置の使用が生じ得
る。
リモート・アクセス・ステーションを有する几め、殆ん
どの放送局に採用される通常の割当て上の事前の注意を
払っても、未熟な人員による不慮の装置の使用が生じ得
る。
装置が最優先順位の用途で操作される時、おるリモート
・ステーションにおける人員による装置のこのような不
注意による使用又は違反使用を賄止するためには、リモ
ート又は内部のアクセス・ステーション７６．７８のい
ずれかに排他的にあるディスク駆動部およびある再生チ
ャンネルを割当ててこれによりいかなる妨害も禁止する
目的のため、アクセス割当てパネルが装置に内蔵する事
ができる。ある組合せ、例えば、ディスク駆ｗＪ部屋１
、リモート・アクセス・ステーションＪ１６２および再
生チャンネルＢの組合せを与える事にエリ、他のアクセ
ス・ステーションはチャンネルＢ又はディスク駆動部ム
１金使用する事ができないが、他の再生チャンネルおよ
び他に利用可能なディスク駆動部をその作業のために自
由に使用できる。
・ステーションにおける人員による装置のこのような不
注意による使用又は違反使用を賄止するためには、リモ
ート又は内部のアクセス・ステーション７６．７８のい
ずれかに排他的にあるディスク駆動部およびある再生チ
ャンネルを割当ててこれによりいかなる妨害も禁止する
目的のため、アクセス割当てパネルが装置に内蔵する事
ができる。ある組合せ、例えば、ディスク駆ｗＪ部屋１
、リモート・アクセス・ステーションＪ１６２および再
生チャンネルＢの組合せを与える事にエリ、他のアクセ
ス・ステーションはチャンネルＢ又はディスク駆動部ム
１金使用する事ができないが、他の再生チャンネルおよ
び他に利用可能なディスク駆動部をその作業のために自
由に使用できる。
この場合、−時に１つのアクセス・ステーションが１つ
のチャンネル又はディスク駆動部のみの制御ができるに
過ぎないが、１つ、２つ、又は５つ以上のディスク駆動
部（特定の装置においては３つ以上のディスク駆動部が
ある場合）および１つ以上のチャンネル全特定のアクセ
ス・ステーションに割当てる事ができる。又、駆動部は
一時に１つ以上のチャンネルで特定のアクセス・ステー
ションに割当てる事はできない、然し、−時に１つ以上
のディスク駆動部が１つのチャンネルに割当てられ得る
。もし全くのディスク駆動部又は全てのチャンネルが割
当てられるならば、割当で全受取らないリモート・アク
セス・ステーションは、ディスク駆動部、チャンネル、
又はその両方が操作のためこれ等アクセス・ステーショ
ンから利用可能でないため操作できない。
のチャンネル又はディスク駆動部のみの制御ができるに
過ぎないが、１つ、２つ、又は５つ以上のディスク駆動
部（特定の装置においては３つ以上のディスク駆動部が
ある場合）および１つ以上のチャンネル全特定のアクセ
ス・ステーションに割当てる事ができる。又、駆動部は
一時に１つ以上のチャンネルで特定のアクセス・ステー
ションに割当てる事はできない、然し、−時に１つ以上
のディスク駆動部が１つのチャンネルに割当てられ得る
。もし全くのディスク駆動部又は全てのチャンネルが割
当てられるならば、割当で全受取らないリモート・アク
セス・ステーションは、ディスク駆動部、チャンネル、
又はその両方が操作のためこれ等アクセス・ステーショ
ンから利用可能でないため操作できない。
第６１１Ｊに示されるアクセス割当てパネル１４０は、
アクセス・ステーションが相互に接続される場合と同じ
方法でリモート・アクセス・ステーション・インターフ
ェース１１５と接続されるようになっている。アクセス
割当てパネルも又、アクセス・ステーションと同じ方法
でリモート・アクセス・ステーション・インターフェー
ス１１５′ｔ−介シてコンピュータ制御システム９２の
中央処理装置１０６と連絡する。アクセス割込みパネル
１ａ ｏ ｎ 第６１図に示される如く水平な５列の押
しボタン紫有し、最上部の列は再生チャンネル全特定す
る割当て組合せ金、中段と下段はそれぞれ再生チャンネ
ルＢとＣと関連している。ＥＮＴＥＲキーは水平列状の
押しボタンの下方に見え、ＩＬＩＪＧＡＬ ランプは押
しボタン列の上方に投けられている。列内の押しボタン
は、機械的に閉鎖され九時開放スイツチよりも低いレベ
ルに位置するような機械的ラッチング押しボタン・スイ
ッチ（押せば回路を閉じ、再び押せば回路全開く）であ
る事が望ましい。
アクセス・ステーションが相互に接続される場合と同じ
方法でリモート・アクセス・ステーション・インターフ
ェース１１５と接続されるようになっている。アクセス
割当てパネルも又、アクセス・ステーションと同じ方法
でリモート・アクセス・ステーション・インターフェー
ス１１５′ｔ−介シてコンピュータ制御システム９２の
中央処理装置１０６と連絡する。アクセス割込みパネル
１ａ ｏ ｎ 第６１図に示される如く水平な５列の押
しボタン紫有し、最上部の列は再生チャンネル全特定す
る割当て組合せ金、中段と下段はそれぞれ再生チャンネ
ルＢとＣと関連している。ＥＮＴＥＲキーは水平列状の
押しボタンの下方に見え、ＩＬＩＪＧＡＬ ランプは押
しボタン列の上方に投けられている。列内の押しボタン
は、機械的に閉鎖され九時開放スイツチよりも低いレベ
ルに位置するような機械的ラッチング押しボタン・スイ
ッチ（押せば回路を閉じ、再び押せば回路全開く）であ
る事が望ましい。
内部のランプは点灯できるようにスイッチ毎に設けられ
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当てのｒ′Ｍ＋全差別するよ
うに全照度又は弱い照度に照明される事ができる。この
ように、もし１つ以上の駆動部およびチャンネルが特定
のアクセス・ステーションに割当てられるならば、現行
の割当て全表示する押しボタンの全照度の照明が望まし
く、もし「次の」割当てが行われる場合はこね等押しボ
タンが＠械的に押下けられた位置におかれると、次の割
当てに対する押しボタンの弱い照明が望ましい。次の割
当てに対する駆′ｖＪ部とチャンネルも又現行の割当て
に含まねる場合は、その機械的に押下げられた押しボタ
ンは明るく照明される事が望ツしい。このような強弱の
差別は押しボタンの機械的高さと−Ｗｉにアクセス割当
てパネルと共に使用される時は、現在性われているＳｌ
側当てと共に割当ての変更が行われる時実施される事が
明確に理解できる。
ている。以下に述べるように、これ等ランプは、「現行
の」割当て又は「次の」割当てのｒ′Ｍ＋全差別するよ
うに全照度又は弱い照度に照明される事ができる。この
ように、もし１つ以上の駆動部およびチャンネルが特定
のアクセス・ステーションに割当てられるならば、現行
の割当て全表示する押しボタンの全照度の照明が望まし
く、もし「次の」割当てが行われる場合はこね等押しボ
タンが＠械的に押下けられた位置におかれると、次の割
当てに対する押しボタンの弱い照明が望ましい。次の割
当てに対する駆′ｖＪ部とチャンネルも又現行の割当て
に含まねる場合は、その機械的に押下げられた押しボタ
ンは明るく照明される事が望ツしい。このような強弱の
差別は押しボタンの機械的高さと−Ｗｉにアクセス割当
てパネルと共に使用される時は、現在性われているＳｌ
側当てと共に割当ての変更が行われる時実施される事が
明確に理解できる。
ｇＮＴＥ几キーは、割当てのエントリおよび現在の割当
てから次の割当てへの状態の変化のためのものである。
てから次の割当てへの状態の変化のためのものである。
特定のアクセス・ステーションに割当てられた駆動部と
チャンネルは、ｇＮＴＥｌ（、キーが押下けられた時、
「次の」割当ての関係に従って入ったリフイアさねたり
する。割当てが変化すると、弱い照明レベルにあつ友キ
ーが全照度に切換られる、前の全照要のキーは入れられ
友新らしいｉｆ’！ｌ当ての部分でなければ消される。
チャンネルは、ｇＮＴＥｌ（、キーが押下けられた時、
「次の」割当ての関係に従って入ったリフイアさねたり
する。割当てが変化すると、弱い照明レベルにあつ友キ
ーが全照度に切換られる、前の全照要のキーは入れられ
友新らしいｉｆ’！ｌ当ての部分でなければ消される。
このように、割当てに−なん入ると、現在の割当てがＥ
ＮＴＥＲキーが再び押される迄その作用全維持するため
、たとえスイッチのボタンが貴び押されても割当てられ
たボタンのランプは照明さねた状態を維持する。これは
、−念ん割当て状態に入りしかもスイッチ・ボタンの位
置の関数でなけねは、ボタン内のランプが独立回路によ
り駆蛸される定めである。
ＮＴＥＲキーが再び押される迄その作用全維持するため
、たとえスイッチのボタンが貴び押されても割当てられ
たボタンのランプは照明さねた状態を維持する。これは
、−念ん割当て状態に入りしかもスイッチ・ボタンの位
置の関数でなけねは、ボタン内のランプが独立回路によ
り駆蛸される定めである。
モジアクセス・ステーションに対するチャンネルの割当
てを除きたい場合は、ボタンを押下けてこれにより適当
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチ金開始し、又新らしいアクセス・ステーシ
ョン割当てに対してはＥ Ｎ Ｔ ＥＲボタンを押下げ
る事が必要である。
てを除きたい場合は、ボタンを押下けてこれにより適当
なチャンネル列に位置する特定のアクセス・ステーショ
ン・スイッチ金開始し、又新らしいアクセス・ステーシ
ョン割当てに対してはＥ Ｎ Ｔ ＥＲボタンを押下げ
る事が必要である。
アクセス割当てパネル１４０は、第６１図に示す如く水
平の５列が再生チャンネルＡ、ＢおよびＣを示すように
配Ｗされたキーボードを有する。チャンネルＡは、押し
ボタンの最上段として示され、６つのディスク駆動部ボ
タン（ＡＩ、２および５）、１つのＩＡＳ（内部アクセ
ス・ステーション）押シボタン、および７つの几Ａｓ
（リモート・アクセス・ステーション）押しボタン（Ａ
１乃至７）を含んでいる。１つのアクセス・ステーショ
ンへの割当てを行う之めには、オペレータは、適当なア
クセス・ステーション押しボタンと共にそのアクセス・
ステーションに割当てられるチャンネルに対応する列に
該アクセス・ステーションに割当てたいと考える駆動部
に対する押しボタンを押し、次にＥＮＴｇ几キー全キー
て奇行われ次割当てを実行する。例えば、もしオペレー
タがニュース放送中の装置の使用を望みかつ駆動部１お
よび２に位置されるディスク・パックから記録さｈ九ビ
デオ全得る必要があり、又オペレータがリモート・アク
セス・ステーションＡ２（凡ＡＳ２）に位置するならば
、第一にチャンネル人に対応する全て最上段にあるＲＡ
８２ボタンと共にＩＩＡｋｈ部１と駆動部２ボタンを押
下げる事によりオペレータが駆動部１と２の排他的使用
を確保するため割当てが行λ、この時ＥＮＴＥＲキーを
押下け、これ等５つの駆動部１、駆！ｋｌＪ部２．凡Ａ
Ｓ２のボタンは全照度で照明はれ、割当てが行われる。
平の５列が再生チャンネルＡ、ＢおよびＣを示すように
配Ｗされたキーボードを有する。チャンネルＡは、押し
ボタンの最上段として示され、６つのディスク駆動部ボ
タン（ＡＩ、２および５）、１つのＩＡＳ（内部アクセ
ス・ステーション）押シボタン、および７つの几Ａｓ
（リモート・アクセス・ステーション）押しボタン（Ａ
１乃至７）を含んでいる。１つのアクセス・ステーショ
ンへの割当てを行う之めには、オペレータは、適当なア
クセス・ステーション押しボタンと共にそのアクセス・
ステーションに割当てられるチャンネルに対応する列に
該アクセス・ステーションに割当てたいと考える駆動部
に対する押しボタンを押し、次にＥＮＴｇ几キー全キー
て奇行われ次割当てを実行する。例えば、もしオペレー
タがニュース放送中の装置の使用を望みかつ駆動部１お
よび２に位置されるディスク・パックから記録さｈ九ビ
デオ全得る必要があり、又オペレータがリモート・アク
セス・ステーションＡ２（凡ＡＳ２）に位置するならば
、第一にチャンネル人に対応する全て最上段にあるＲＡ
８２ボタンと共にＩＩＡｋｈ部１と駆動部２ボタンを押
下げる事によりオペレータが駆動部１と２の排他的使用
を確保するため割当てが行λ、この時ＥＮＴＥＲキーを
押下け、これ等５つの駆動部１、駆！ｋｌＪ部２．凡Ａ
Ｓ２のボタンは全照度で照明はれ、割当てが行われる。
この構成によって、他のアクセス・ステーションにおけ
る他のオペレータは駆動部１と２およびチャンネルＡの
使用ができず、アクセス・ステーションＡ２のみがこれ
等の駆動部と使用チャンネルＡからビデオ情報ｔ−選択
テキル。１（Ａ８２ば、もし他のチャンネルおよヒｌＫ
動部が他のアクセス・ステーションに割当てられなけれ
ば、これ等を依然として使用できる。他のリモート・ア
クセス・ステーション又は内部のアクセス・ステーショ
ンにおける人員は他の作業活動の実施のため駆動部Ａ
５およびチャンネルＢとＣを使用できる。
る他のオペレータは駆動部１と２およびチャンネルＡの
使用ができず、アクセス・ステーションＡ２のみがこれ
等の駆動部と使用チャンネルＡからビデオ情報ｔ−選択
テキル。１（Ａ８２ば、もし他のチャンネルおよヒｌＫ
動部が他のアクセス・ステーションに割当てられなけれ
ば、これ等を依然として使用できる。他のリモート・ア
クセス・ステーション又は内部のアクセス・ステーショ
ンにおける人員は他の作業活動の実施のため駆動部Ａ
５およびチャンネルＢとＣを使用できる。
コンピュータと関連する制御プログラムは、１つのリモ
ート・アクセス・ステーションのみが特定チャンネルを
割当る事ができると言う規則を含むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
ｌ″ｔ２つ又は多くの使用が生じないようにする事であ
るｔめ、この事は、１つのアクセス・ステーションにあ
るオペレータが他のアクセス・ステーションにおける別
のオペレータにより影響されるチャンネルに対してオペ
レータの制御を受けない事を保証する。然し、１つのア
クセス・ステーションがこれに割当てられ九１つ以上の
栴生チャンネルを有する事を許容はれる。これは、装置
からのスチルの同時の使用を必要とする他の操作とＩＥ
１１様に放送において一般的でおるように装ばからのブ
リビュー／オン・エア縁？′ｌｌ：を許容する。別の規
則は、スチルが異なるディスクパックに位置し得るかあ
るいは１つのディスク・バンクに対する望ましい最大限
６４を越えるシーケンスがあるプログラムに対して必要
とされ、これｌｄｌつ以上のディスク・バック従って１
つ以上のディスク駆動部の使用を必要とする事になるた
め、１つ以上のディスクｆｆｉ勤部が特定のチャンネル
を経であるアクセス・ステーションに割当てる事を許容
する。別の規則は、特定のチャンネルを制御するアクセ
ス・ステーションがこれにより競合する要求全生成でき
ると首う理由から、特定の駆動部が２つ以上のチャンネ
ルに割当てられる事′Ｉ＆：禁止する。このように、１
つ、２つ、又は５つの駆動部が特定のチャンネルを経で
あるアクセス・ステーションに割当てる事ができるが、
各駆動′ＰＡは一時に１つのチャンネルのみｔｉてアク
セス・ステーションに割当てる事ができる。もしオペレ
ータがアクセス割当てパネルの、例えばチャンネルＡに
対して駆動部１ボタンとＩ”Ｊ ｍ にチャンネルＢに
対して駆動部１ボタンを押す墨により、−時に１つ以上
のチャンネルを経である駆動ｔＴ１割当てられるならば
、ＩＬＬＥＧＡＬランプが直ちに照明される。同様に、
もし１つ以上のアクセス・ステーションが特定のチャン
ネルに対して割当てられるならば、ＩＬＬＥ（）ＡＬラ
ンプも又照明される。
ート・アクセス・ステーションのみが特定チャンネルを
割当る事ができると言う規則を含むアクセス割当てパネ
ルの操作に関するある規則を含んでいる。割当ての目的
ｌ″ｔ２つ又は多くの使用が生じないようにする事であ
るｔめ、この事は、１つのアクセス・ステーションにあ
るオペレータが他のアクセス・ステーションにおける別
のオペレータにより影響されるチャンネルに対してオペ
レータの制御を受けない事を保証する。然し、１つのア
クセス・ステーションがこれに割当てられ九１つ以上の
栴生チャンネルを有する事を許容はれる。これは、装置
からのスチルの同時の使用を必要とする他の操作とＩＥ
１１様に放送において一般的でおるように装ばからのブ
リビュー／オン・エア縁？′ｌｌ：を許容する。別の規
則は、スチルが異なるディスクパックに位置し得るかあ
るいは１つのディスク・バンクに対する望ましい最大限
６４を越えるシーケンスがあるプログラムに対して必要
とされ、これｌｄｌつ以上のディスク・バック従って１
つ以上のディスク駆動部の使用を必要とする事になるた
め、１つ以上のディスクｆｆｉ勤部が特定のチャンネル
を経であるアクセス・ステーションに割当てる事を許容
する。別の規則は、特定のチャンネルを制御するアクセ
ス・ステーションがこれにより競合する要求全生成でき
ると首う理由から、特定の駆動部が２つ以上のチャンネ
ルに割当てられる事′Ｉ＆：禁止する。このように、１
つ、２つ、又は５つの駆動部が特定のチャンネルを経で
あるアクセス・ステーションに割当てる事ができるが、
各駆動′ＰＡは一時に１つのチャンネルのみｔｉてアク
セス・ステーションに割当てる事ができる。もしオペレ
ータがアクセス割当てパネルの、例えばチャンネルＡに
対して駆動部１ボタンとＩ”Ｊ ｍ にチャンネルＢに
対して駆動部１ボタンを押す墨により、−時に１つ以上
のチャンネルを経である駆動ｔＴ１割当てられるならば
、ＩＬＬＥＧＡＬランプが直ちに照明される。同様に、
もし１つ以上のアクセス・ステーションが特定のチャン
ネルに対して割当てられるならば、ＩＬＬＥ（）ＡＬラ
ンプも又照明される。
多重Ｗ１１当てに第１１用できるディスクＩＪＡ動部お
よびチャンネルがあるものとすれば、この多重害１１当
てを同時に行う事ができる。ディスク駆動部１と２およ
びリモート・アクセス・ステーションＡ２のチャンネル
八を経ての割当てに関する前の事例においては、チャン
ネルＢ又はＣのいずれかに対する別の割当ては、駆動部
ｘ３お工び同じ又は別のアクセス・ステーション、例え
ば内部アクセス・ステーションの如きにより行う事もで
きる。この条件においては、同時に作用的に２つの別個
の割当てがあり得る。又、作用上は両方の’、１ｔｌｌ
当てを用いても別のリモート・アクセス・ステーション
にある別のオペレータにより使用可能な駆動部がない事
も判ろう。
よびチャンネルがあるものとすれば、この多重害１１当
てを同時に行う事ができる。ディスク駆動部１と２およ
びリモート・アクセス・ステーションＡ２のチャンネル
八を経ての割当てに関する前の事例においては、チャン
ネルＢ又はＣのいずれかに対する別の割当ては、駆動部
ｘ３お工び同じ又は別のアクセス・ステーション、例え
ば内部アクセス・ステーションの如きにより行う事もで
きる。この条件においては、同時に作用的に２つの別個
の割当てがあり得る。又、作用上は両方の’、１ｔｌｌ
当てを用いても別のリモート・アクセス・ステーション
にある別のオペレータにより使用可能な駆動部がない事
も判ろう。
アクセス割当てパネル１４０と関連する回路および第６
２Ａ図、第６２Ｂ図、および第６２Ｃ図において、再生
チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセス・ス
テーションと共に各駆動部に対するスイッチが示されて
いる。特に第６２Ａ図およびｆｆ、６２Ｂ図において、
チャンネルＢに関連する３つの駆動スイッチ２２１１お
よびチャンネルＣに関連する５つの駆動スイッチ２２１
２と共に、チャンネルＡに関連する５つの駆動部」当て
押しボタン・スイッチ２２１０が示される。［用様に、
チャンネルＡＨチャンネルＡに対する８つのアクセス・
ステーション・スイッチ２２１３１＆：有し、チャンネ
ルＢとＣはそれぞれ同様なスイッチ２２１４と２２１５
を有する。スイッチ２２１５．２２１４および２２１５
はそれぞれ回線２２１９゜２２２０および２２２１２ｉ
介して優先順位エンコーダ２２１６．２２１７および２
２１８に接続さｔｌ、各優先順位エンコーダは、切換え
られるリモート・アクセス・ステーション又ハ内部アク
セス・ステーションｔａ別する４ビツトの２進出力を与
える。エンコーダからの出力は、駆動スイッチからの回
線と同様に各々のチャンネルＡ、 Ｂ、 ＣＫ対する多
数のＮＡＮＤゲート２２２２．２２２５．２２２４の１
入力端にそれぞれ延在し、ＮＡＮｉ）ゲートの出力９１
′ｌｊｄ回＄２２２６全経てｔＪＡ几Ｔ ２２３０のト
ランスミッタ部分に延長し、核ＵＡＲＴは回線２２２６
上の並列情Ｈを出力回線２２３１に与えられる直夕１１
情将に変換する。出力回１２２３１は、もし違法φ件が
前記の割当てパルスの１つに違反する割当てを行おうと
する等により形ｂｙさハる場合、ドライバ回路１１６２
８ ｋ介してルＡＳインターフェース１１５に情報が伝
送さねないようにする事ができるように、禁止回線２２
５５を有するドライバ２２５２迄延長し、ている。
２Ａ図、第６２Ｂ図、および第６２Ｃ図において、再生
チャンネルＡ、 Ｂ、 Ｃの各々に対するアクセス・ス
テーションと共に各駆動部に対するスイッチが示されて
いる。特に第６２Ａ図およびｆｆ、６２Ｂ図において、
チャンネルＢに関連する３つの駆動スイッチ２２１１お
よびチャンネルＣに関連する５つの駆動スイッチ２２１
２と共に、チャンネルＡに関連する５つの駆動部」当て
押しボタン・スイッチ２２１０が示される。［用様に、
チャンネルＡＨチャンネルＡに対する８つのアクセス・
ステーション・スイッチ２２１３１＆：有し、チャンネ
ルＢとＣはそれぞれ同様なスイッチ２２１４と２２１５
を有する。スイッチ２２１５．２２１４および２２１５
はそれぞれ回線２２１９゜２２２０および２２２１２ｉ
介して優先順位エンコーダ２２１６．２２１７および２
２１８に接続さｔｌ、各優先順位エンコーダは、切換え
られるリモート・アクセス・ステーション又ハ内部アク
セス・ステーションｔａ別する４ビツトの２進出力を与
える。エンコーダからの出力は、駆動スイッチからの回
線と同様に各々のチャンネルＡ、 Ｂ、 ＣＫ対する多
数のＮＡＮＤゲート２２２２．２２２５．２２２４の１
入力端にそれぞれ延在し、ＮＡＮｉ）ゲートの出力９１
′ｌｊｄ回＄２２２６全経てｔＪＡ几Ｔ ２２３０のト
ランスミッタ部分に延長し、核ＵＡＲＴは回線２２２６
上の並列情Ｈを出力回線２２３１に与えられる直夕１１
情将に変換する。出力回１２２３１は、もし違法φ件が
前記の割当てパルスの１つに違反する割当てを行おうと
する等により形ｂｙさハる場合、ドライバ回路１１６２
８ ｋ介してルＡＳインターフェース１１５に情報が伝
送さねないようにする事ができるように、禁止回線２２
５５を有するドライバ２２５２迄延長し、ている。
以下に述べるようしこ、ゲート２２２２．２２２５又は
２２２４からの伝送のタイミングに他の入力により各釉
のＮＡＮＤゲートに与えられ、チャンネルＡ。
２２２４からの伝送のタイミングに他の入力により各釉
のＮＡＮＤゲートに与えられ、チャンネルＡ。
Ｂ、Ｃのシーケンスは、各チャンネルに対する割当てに
関するデータｅＵＡ凡Ｔが順次伝送するように実施され
る。回線２２５５上のノ・イな信号はＮＡＮＤゲート２
２２２を可能にするが、回線２２５６と２２５７上の信
号はＮＡＮｆ）ゲート２２２５と２２２４を可能にして
以下に述べるように第６２Ｃ図に水式れる回路でこれ等
各回線を活動化する。チャンネルからのデータが）に次
送出される間、回線２２３６と２２５７はそれぞれＮＡ
ＮＤゲート２２２３ａと２２２４ａの両入力側に接続さ
れて、チャンネルＡではなくチャンネルＢ又はＣが伝送
する事を指定するＵＡ凡Ｔにイキ号を与える。チャンネ
ルＡの回線２２５５はこのようなＮＡＮＤゲートを持ｔ
ず、その逆の状態がシーケンスの開始に関してＵＡＩ（
、Ｔに通知し、これによりコンピュータ制御システム９
２のそれに対するアクセス側渦てパネル操作の同期を許
容する。
関するデータｅＵＡ凡Ｔが順次伝送するように実施され
る。回線２２５５上のノ・イな信号はＮＡＮＤゲート２
２２２を可能にするが、回線２２５６と２２５７上の信
号はＮＡＮｆ）ゲート２２２５と２２２４を可能にして
以下に述べるように第６２Ｃ図に水式れる回路でこれ等
各回線を活動化する。チャンネルからのデータが）に次
送出される間、回線２２３６と２２５７はそれぞれＮＡ
ＮＤゲート２２２３ａと２２２４ａの両入力側に接続さ
れて、チャンネルＡではなくチャンネルＢ又はＣが伝送
する事を指定するＵＡ凡Ｔにイキ号を与える。チャンネ
ルＡの回線２２５５はこのようなＮＡＮＤゲートを持ｔ
ず、その逆の状態がシーケンスの開始に関してＵＡＩ（
、Ｔに通知し、これによりコンピュータ制御システム９
２のそれに対するアクセス側渦てパネル操作の同期を許
容する。
視覚的な違法の表示を生成するため、ＩＬＬＥＵＡＬラ
ンプ２２４０が設けらねて、多くの入力回線を有するＮ
Ｏ几ゲデー ２２４３の出力に結合さｔするインバータ
２２４２および回線２２５５ｆ介してランプ・ドライバ
２２４１により駆動され、前記入力回線のいずれかは活
動状態にあわばＩＬＩＪＧＡＬランプを照明させる。Ｉ
ＬＬＥＧＡＬランプ２２４０が照明される時、禁止信号
も又ドライバ２２５２並ひにラング・ドライバ２２４１
迄搗在する回線２２５５に生じる。
ンプ２２４０が設けらねて、多くの入力回線を有するＮ
Ｏ几ゲデー ２２４３の出力に結合さｔするインバータ
２２４２および回線２２５５ｆ介してランプ・ドライバ
２２４１により駆動され、前記入力回線のいずれかは活
動状態にあわばＩＬＩＪＧＡＬランプを照明させる。Ｉ
ＬＬＥＧＡＬランプ２２４０が照明される時、禁止信号
も又ドライバ２２５２並ひにラング・ドライバ２２４１
迄搗在する回線２２５５に生じる。
ＮＯルゲート２２４５への入力回線は、例えば、１つ以
上のチャンネルに対して特定の駆動部の押しボタン・ス
イッチを押す事により生じる違法条件全検出する回路と
関連する回線により提供される。
上のチャンネルに対して特定の駆動部の押しボタン・ス
イッチを押す事により生じる違法条件全検出する回路と
関連する回線により提供される。
入力可ｉ！１Ｊ１２２４５ 、 ２２４６および２２４
７は、１つ以上のチャンネルに対して特定のＭＡ＠部が
選択され友かどうかを表示するマジョリテイ・デー）２
２４８゜２２４９および２２５０からそれぞれ入る。例
えば、マジョリテイ・デー） ２２４８は各チャンネル
と関連するノに３駆動押しボタンスイッチから始まる３
つの入力線を有する。もしノに５駆動スイツチの１つ以
上が閉路されると、マジョリテイ・ゲート２２４８が回
ＩＩ！ｉ！２２４７上に低い出力を与え、Ｉｌ、Ｉ、加
厄ランプを照明し、回線ドライバ２２３２ ｉ％止する
。
７は、１つ以上のチャンネルに対して特定のＭＡ＠部が
選択され友かどうかを表示するマジョリテイ・デー）２
２４８゜２２４９および２２５０からそれぞれ入る。例
えば、マジョリテイ・デー） ２２４８は各チャンネル
と関連するノに３駆動押しボタンスイッチから始まる３
つの入力線を有する。もしノに５駆動スイツチの１つ以
上が閉路されると、マジョリテイ・ゲート２２４８が回
ＩＩ！ｉ！２２４７上に低い出力を与え、Ｉｌ、Ｉ、加
厄ランプを照明し、回線ドライバ２２３２ ｉ％止する
。
１１＝＋１様に、マジョリテイ・ゲート２２４９ Ｖｉ
駆動部ム２に対する各チャンネルと関連するスイッチに
指令され、マジョリテイ・ゲート２２５０は各チャンネ
ルと関連する駆動部Ａ１スイッチからの入力回線を有す
る。ＮＯ几ゲデー ２２４５に対する他の入力線、即ち
回線２２５５．２２５４および２２５５はそれぞれコン
パレータ２２５６．２２５７および２２５８から始ｉす
、このコンパレータはその正人力を全体的に２２６０で
示される抵抗回路網を経て接続させ、この回路網は図示
の如く回線２２１９．２２２０およヒ２２２１１に経て
リモート・ステーションに対する各押しボタン・スイッ
チと接続され、その結果もし１つのチャンネルに対して
１つ以上のリモート・ステーションが閉路されると、闇
値電圧が抵抗回路網を醇て生成され、その結果前記抵抗
回路網と接続されるコンパレータがＮＯ凡ゲート２２４
３ ’ｉ満たしてＩＬＩＪＧＡＬランプを照明させ回線
ドライバ２２５２を素止させる出力信号を生じる。
駆動部ム２に対する各チャンネルと関連するスイッチに
指令され、マジョリテイ・ゲート２２５０は各チャンネ
ルと関連する駆動部Ａ１スイッチからの入力回線を有す
る。ＮＯ几ゲデー ２２４５に対する他の入力線、即ち
回線２２５５．２２５４および２２５５はそれぞれコン
パレータ２２５６．２２５７および２２５８から始ｉす
、このコンパレータはその正人力を全体的に２２６０で
示される抵抗回路網を経て接続させ、この回路網は図示
の如く回線２２１９．２２２０およヒ２２２１１に経て
リモート・ステーションに対する各押しボタン・スイッ
チと接続され、その結果もし１つのチャンネルに対して
１つ以上のリモート・ステーションが閉路されると、闇
値電圧が抵抗回路網を醇て生成され、その結果前記抵抗
回路網と接続されるコンパレータがＮＯ凡ゲート２２４
３ ’ｉ満たしてＩＬＩＪＧＡＬランプを照明させ回線
ドライバ２２５２を素止させる出力信号を生じる。
押しボタン・スイッチ自体と関連するランプの点灯に関
し、チャンネル人スイッチ２２１５に関して、該スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回ｗｒ２２１９も又多数の負のＡＮＤゲーデー２６１
０１人力迄処仕し、前記ＡＮＩ）ゲートは、チョップさ
れたＤＣ偵号を生じて全照度の照明エリ弱い即ち少い照
明を与えるのに十分低いデユーティ・サイクルで閉路さ
れる押しボタン・スイッチと関連するランプを駆動する
発振器に接続される回線２２６２ Ｋより別の入力が供
給される。ＡＮＤゲート２２６１の出力は、スイッチと
関遅するランプを駆動する多数のＯＲゲ〜ト２２６５の
１入力端に接続されている。０几ゲー） ２２６５の他
の入力は、第６２Ｃ図において始まりその各々が割当て
が行われている時全照度でランプを駆動する電圧を与え
る全体的に２２６４．２２８１で示される回線により与
えられる。
し、チャンネル人スイッチ２２１５に関して、該スイッ
チの１つが閉路される時、抵抗回路網２２６０迄延在す
る回ｗｒ２２１９も又多数の負のＡＮＤゲーデー２６１
０１人力迄処仕し、前記ＡＮＩ）ゲートは、チョップさ
れたＤＣ偵号を生じて全照度の照明エリ弱い即ち少い照
明を与えるのに十分低いデユーティ・サイクルで閉路さ
れる押しボタン・スイッチと関連するランプを駆動する
発振器に接続される回線２２６２ Ｋより別の入力が供
給される。ＡＮＤゲート２２６１の出力は、スイッチと
関遅するランプを駆動する多数のＯＲゲ〜ト２２６５の
１入力端に接続されている。０几ゲー） ２２６５の他
の入力は、第６２Ｃ図において始まりその各々が割当て
が行われている時全照度でランプを駆動する電圧を与え
る全体的に２２６４．２２８１で示される回線により与
えられる。
第６２Ｃ図において、ＲＡＳインターフェース１１５を
介してＣＰＵ １０６からの並列データは、ＵＡＲＴ２
２５０のレシーバ部分の直列入力回線２２７０に与えら
れる回線１２７０ａを経て与えられる。回線２２７１Ｖ
ｃ生じる並列データは、回路２２７２により反転即ちバ
ッファされ、それぞれチャンネルＡ。
介してＣＰＵ １０６からの並列データは、ＵＡＲＴ２
２５０のレシーバ部分の直列入力回線２２７０に与えら
れる回線１２７０ａを経て与えられる。回線２２７１Ｖ
ｃ生じる並列データは、回路２２７２により反転即ちバ
ッファされ、それぞれチャンネルＡ。
ＢおよびＣと関連する３つの８ビツト・ランチ２２７４
、 ２２７５お工び２２７６に対して回線２２７３を介
して与えられる。同線２２７６上のデータは、行われた
割当てに従って全照度で押しボタン・ランプ？照明させ
る次めの指令である。これ等の指令は、それに従って可
能状態にさせられた回線２２７８、 ２２７９又は２２
８０が活動状態となるラッチの１つＩＣラッチさノ１．
ル。もしこのデータがラッチの１つ、例えばラッチ２２
７４にラッチされれば、アドレスＷＡ動のための３回線
と２進数から１０進数へのコンバータ２２８５にエリ復
号される２進符号化情報の４回線を含む出力回線２２８
１に生じる。
、 ２２７５お工び２２７６に対して回線２２７３を介
して与えられる。同線２２７６上のデータは、行われた
割当てに従って全照度で押しボタン・ランプ？照明させ
る次めの指令である。これ等の指令は、それに従って可
能状態にさせられた回線２２７８、 ２２７９又は２２
８０が活動状態となるラッチの１つＩＣラッチさノ１．
ル。もしこのデータがラッチの１つ、例えばラッチ２２
７４にラッチされれば、アドレスＷＡ動のための３回線
と２進数から１０進数へのコンバータ２２８５にエリ復
号される２進符号化情報の４回線を含む出力回線２２８
１に生じる。
ラッチ２２７４からの５回線８Ｄ１ 、 Ｓｎ２ 、８
Ｄ５およびコンバータ２２８５からの８回線２２６４９
−１、入れられる割当てに従って押しボタン・ランプの
全照度の照明音生じるための第６２Ａ図に示された負の
０凡ゲー） ２２６２の選択されたものにラッチされた
電圧レベルを与える。
Ｄ５およびコンバータ２２８５からの８回線２２６４９
−１、入れられる割当てに従って押しボタン・ランプの
全照度の照明音生じるための第６２Ａ図に示された負の
０凡ゲー） ２２６２の選択されたものにラッチされた
電圧レベルを与える。
ラッチ２２７５． ２２７６及び変換ｉ ２２８３ａ
、 ２２８３ｂＦｉ同様に動作し、チャンネルＢ及びＣ
用のスイッチと２！！動する負ＯＲゲートの内選択感ｉ
ｔたものに電圧レベルを供給する。
、 ２２８３ｂＦｉ同様に動作し、チャンネルＢ及びＣ
用のスイッチと２！！動する負ＯＲゲートの内選択感ｉ
ｔたものに電圧レベルを供給する。
次に第６２Ｃ図に示された回路の下部に関して、ＥＮＴ
ＥＲ押しボタン２２８４は回線２２８５４介してＵＡＲ
Ｔ ２２５０並びにシフト・レジスタ２２８７とワン・
ショット２２８８．４延在するインバータ２２８６に接
続される。ＵＡＲＴに対する信号は、そのマスター・リ
セット金主じ、ＥＮＴＩＩスイッチがこれ全解放する事
により開路される迄前記状態に保持される。ＥＮＴＩ押
しボタンが放されると、ワン・ショット２２８８がトリ
ガーさｈ１出力回１ｓ２２９０はシフト・レジスタにロ
ード・パルスを与え、このシフト・レジスタはこネヲ初
期設定してチャンネルＡに対する高いレベルに出力回線
２２３５ Ｑセットするが、回線２２３６と２２５７上
のチーヤンネルＢとＣＫ対する出力１回線＃″ｉ、最初
低いレベルにある。
ＥＲ押しボタン２２８４は回線２２８５４介してＵＡＲ
Ｔ ２２５０並びにシフト・レジスタ２２８７とワン・
ショット２２８８．４延在するインバータ２２８６に接
続される。ＵＡＲＴに対する信号は、そのマスター・リ
セット金主じ、ＥＮＴＩＩスイッチがこれ全解放する事
により開路される迄前記状態に保持される。ＥＮＴＩ押
しボタンが放されると、ワン・ショット２２８８がトリ
ガーさｈ１出力回１ｓ２２９０はシフト・レジスタにロ
ード・パルスを与え、このシフト・レジスタはこネヲ初
期設定してチャンネルＡに対する高いレベルに出力回線
２２３５ Ｑセットするが、回線２２３６と２２５７上
のチーヤンネルＢとＣＫ対する出力１回線＃″ｉ、最初
低いレベルにある。
シフト・レジスタ２２８７が回線２２９６上の信舛−に
エリクロックされ、る時、高い信号が５本の出力回線上
に生じ、その結果ＵＡ凡Ｔが各チャンネルに関してＣＰ
Ｕ１０６と順次連絡できる。シフト・レジスタは、イン
バータ２２９４と回線２２９５を経てワン・ショク）
２２９３迄延在する回線２２９２上に出力全有する。も
しシフト・レジスタ２２８７が回線２２９５ ｉ介して
回線２２９２上にパルスケ与えなければ、ワン・７ヨツ
） ２２８Ｂはそのパルスの後縁部でワン・ショット２
２９３ｋ）リガーしてＵＡＲＴに対する出力回線２２９
Ｂ上にパルスを与え、ＵＡｌ（、ＴにＵＡ凡Ｔトランス
ミッタ・バッファをロードするよう通知する。
エリクロックされ、る時、高い信号が５本の出力回線上
に生じ、その結果ＵＡ凡Ｔが各チャンネルに関してＣＰ
Ｕ１０６と順次連絡できる。シフト・レジスタは、イン
バータ２２９４と回線２２９５を経てワン・ショク）
２２９３迄延在する回線２２９２上に出力全有する。も
しシフト・レジスタ２２８７が回線２２９５ ｉ介して
回線２２９２上にパルスケ与えなければ、ワン・７ヨツ
） ２２８Ｂはそのパルスの後縁部でワン・ショット２
２９３ｋ）リガーしてＵＡＲＴに対する出力回線２２９
Ｂ上にパルスを与え、ＵＡｌ（、ＴにＵＡ凡Ｔトランス
ミッタ・バッファをロードするよう通知する。
チャンネルＡからの情報がＣＰＵ ｉ Ｏ６に送られる
時、ワン・ショット２２８８＃’ｊシフト・レジスタ２
２８７ｉ初期設定し、回１９ｊｌ ２２５５上のハイの
レベルはチャンネルＡに対するデー） ２２２２ （第
６２Ａ図）を可能の状１ｇにさせ、情報はＵＡＲＴ ２
２５０のトランスミッタ部分を経てＲＡＳインターフェ
ース１１５迄延長延長回＠１１６２ａｆ介してＣＰＵ
１０６に送られる。次いでＣＰＵ １０６は、チャンネ
ルＡと関連する押下げられ次押しボタンを完全に照明す
る丸めに情報を回線１２７０ａ（＠６２Ｃ図）を介して
逆方向に送る。情報はＵＡＲＴ ２２３０のレシーバ部
分にエリ受取られ、チャンネルＡの８ビツトのランチ２
２７４に与えられるが、これはシフト・レジスタの回線
２２３５が必畏に応じてチャンネルＡのラッチを可能に
する。これは、その出力側として可能回線２２７８を有
するＡＮＬ）ゲート２５０００１入力端を満たす回＠
２２３５により行われる。ＣＰＵが情報をｔＪＡ凡Ｔに
対して逆方向に送つ九時、ＵＡＲＴはデータ利用可能フ
ラッグを生成し、ＵＡＲＴが８ビット文字を受取つ九事
オよびラッチ２２７４゜２２７５および２２７６にロー
ドするために並列出力回線２２７１上におく用意がある
事を表示する。データ利用可能信号はワン・ショット２
３０２をトリガーする回１ｐ２３０１上に存在し、イン
バータ２５０４お工び回線２３０５ ｋ介してＡＮＤゲ
ート２３００迄延長延長出力回線２３０３上Ｋ（が号金
主じる。これは、８ビツト文字を受取る次めにラッチ２
２７４ Ｑ可能にするＡＮＤゲート２３００ 全可能状
態にする。回線２３０６上の信号も又、シフト・レジス
タ２２８７に与えられ、シフト・レジスタをクロックし
てチャンネルＢ情報を先廻りさせる。ワン・ショット２
３０２の出力回線２３０３も又、ＵＡｋＬＴに対してデ
ータ１！ｌｌ！川可能リセツト・フラッグを与える出力
可＃ｉ！２５０８ ｉ有する別のワン・ショット２３０
７に接続されている。ワン・ショット２３０７も父、出
力可ｇ２５１２をワン・ショット２２９３迄延長させる
ゲート２３ｆｌ迄延在し、ＵＡ、几ＴＫ別の文字をトラ
ンスミッタ・バッファにロードするよう指令するための
ワン・ショット２２９５ Ｑ トリガーする出力回線２
３０９を有する。このように、ＦｉＮＴＥＨキー２２８
４は最初に操作シーケンスを開始し、ワン・ショット２
２８８はシフト・レジスタを初期設定し、チャンネルＡ
のデータ伝送に対してロード・バッファのワン・ショッ
ト２２９５Ｑ トリガーするが、操作シーケンスが−た
ん開始されると、回路は他のチャンネルＢとＣを経て自
動的に＋ｖｉｉ序付けを行う。ワン・ショク） ２５０
２０入力端のデータ利用可能フラッグの存在が回線２５
０３上に信号を生じ、この回線がシフト・レジスタを前
進させ、又適当なＡＮＤゲート、例えばチャンネルＡに
対するＡＮＤケー）２３００’ｔ：可能の状態にさせて
選択的にラッチ２２７４．２２７５お工び２２７６をロ
ードする作用を有する。このように、入る割当ての状態
に関する情報ＣＰＵ １０６に連絡され、プログラムさ
れ次ＣＰＵは前述の規則を実施し、割当てられたディス
ク装置およびチャンネルの操作における割当てられない
アクセス・ステーションによる妨害？阻止する。点幻さ
れ友ランプは、もしＥＮＴｈ［バーが押されると作用さ
せられる次の割当てと１ｍＪ様、作用状態にある現行の
割当ての表示をオペレータに与える。
時、ワン・ショット２２８８＃’ｊシフト・レジスタ２
２８７ｉ初期設定し、回１９ｊｌ ２２５５上のハイの
レベルはチャンネルＡに対するデー） ２２２２ （第
６２Ａ図）を可能の状１ｇにさせ、情報はＵＡＲＴ ２
２５０のトランスミッタ部分を経てＲＡＳインターフェ
ース１１５迄延長延長回＠１１６２ａｆ介してＣＰＵ
１０６に送られる。次いでＣＰＵ １０６は、チャンネ
ルＡと関連する押下げられ次押しボタンを完全に照明す
る丸めに情報を回線１２７０ａ（＠６２Ｃ図）を介して
逆方向に送る。情報はＵＡＲＴ ２２３０のレシーバ部
分にエリ受取られ、チャンネルＡの８ビツトのランチ２
２７４に与えられるが、これはシフト・レジスタの回線
２２３５が必畏に応じてチャンネルＡのラッチを可能に
する。これは、その出力側として可能回線２２７８を有
するＡＮＬ）ゲート２５０００１入力端を満たす回＠
２２３５により行われる。ＣＰＵが情報をｔＪＡ凡Ｔに
対して逆方向に送つ九時、ＵＡＲＴはデータ利用可能フ
ラッグを生成し、ＵＡＲＴが８ビット文字を受取つ九事
オよびラッチ２２７４゜２２７５および２２７６にロー
ドするために並列出力回線２２７１上におく用意がある
事を表示する。データ利用可能信号はワン・ショット２
３０２をトリガーする回１ｐ２３０１上に存在し、イン
バータ２５０４お工び回線２３０５ ｋ介してＡＮＤゲ
ート２３００迄延長延長出力回線２３０３上Ｋ（が号金
主じる。これは、８ビツト文字を受取る次めにラッチ２
２７４ Ｑ可能にするＡＮＤゲート２３００ 全可能状
態にする。回線２３０６上の信号も又、シフト・レジス
タ２２８７に与えられ、シフト・レジスタをクロックし
てチャンネルＢ情報を先廻りさせる。ワン・ショット２
３０２の出力回線２３０３も又、ＵＡｋＬＴに対してデ
ータ１！ｌｌ！川可能リセツト・フラッグを与える出力
可＃ｉ！２５０８ ｉ有する別のワン・ショット２３０
７に接続されている。ワン・ショット２３０７も父、出
力可ｇ２５１２をワン・ショット２２９３迄延長させる
ゲート２３ｆｌ迄延在し、ＵＡ、几ＴＫ別の文字をトラ
ンスミッタ・バッファにロードするよう指令するための
ワン・ショット２２９５ Ｑ トリガーする出力回線２
３０９を有する。このように、ＦｉＮＴＥＨキー２２８
４は最初に操作シーケンスを開始し、ワン・ショット２
２８８はシフト・レジスタを初期設定し、チャンネルＡ
のデータ伝送に対してロード・バッファのワン・ショッ
ト２２９５Ｑ トリガーするが、操作シーケンスが−た
ん開始されると、回路は他のチャンネルＢとＣを経て自
動的に＋ｖｉｉ序付けを行う。ワン・ショク） ２５０
２０入力端のデータ利用可能フラッグの存在が回線２５
０３上に信号を生じ、この回線がシフト・レジスタを前
進させ、又適当なＡＮＤゲート、例えばチャンネルＡに
対するＡＮＤケー）２３００’ｔ：可能の状態にさせて
選択的にラッチ２２７４．２２７５お工び２２７６をロ
ードする作用を有する。このように、入る割当ての状態
に関する情報ＣＰＵ １０６に連絡され、プログラムさ
れ次ＣＰＵは前述の規則を実施し、割当てられたディス
ク装置およびチャンネルの操作における割当てられない
アクセス・ステーションによる妨害？阻止する。点幻さ
れ友ランプは、もしＥＮＴｈ［バーが押されると作用さ
せられる次の割当てと１ｍＪ様、作用状態にある現行の
割当ての表示をオペレータに与える。
信号システム・インターフェース
筆８図のコンピュータ制勾システムのブロック図に示す
如く、信号システム・インターフェース回路１１９は第
９人図のブロック図に示される信号／ステムにＣＰＵ
１０６をインターフェースする。第９Ａ図のブロック図
で壷印を付し次入力は、信号システムのインターフェー
ス回路１１？ ｔ 介り、てコンピュータ制御システム
により与えられる指令を示す。信号システム・インター
フェースの操作については、第３２Ａ図お工び＠５２Ｂ
図の詳細な電気作用図に関して次に説明する。
如く、信号システム・インターフェース回路１１９は第
９人図のブロック図に示される信号／ステムにＣＰＵ
１０６をインターフェースする。第９Ａ図のブロック図
で壷印を付し次入力は、信号システムのインターフェー
ス回路１１？ ｔ 介り、てコンピュータ制御システム
により与えられる指令を示す。信号システム・インター
フェースの操作については、第３２Ａ図お工び＠５２Ｂ
図の詳細な電気作用図に関して次に説明する。
伯°号システム・インターフェースの目的は、コンピュ
ータ制御システム９２の操作が本質的に非対様形態であ
る事”ｃ Ｋ ｆｏｒ？、すれば、データを〇ＰＵ１０
６と信号システム間に伝達する事である。情報又はデー
タはＣＰＵ １０６から信号システムに伝送される時、
ラッチにストローブされて他のラッチに転送される。こ
れ等の他のラッチは信号システム１１Ｊ 御（１１ｔ−
Ｑによりストローブされて、信号システムのタイミング
と用期されるように情報の信号システムに対する送出を
ｔｅＩＪ期する。データ又は情報が信号システムからＣ
ＰＵ １０６へ送出される時、入力回線のゲートＦｉ情
報をＣＰＵに伝送するため制御信号を与えるＣＰＵによ
り使用可能となる。
ータ制御システム９２の操作が本質的に非対様形態であ
る事”ｃ Ｋ ｆｏｒ？、すれば、データを〇ＰＵ１０
６と信号システム間に伝達する事である。情報又はデー
タはＣＰＵ １０６から信号システムに伝送される時、
ラッチにストローブされて他のラッチに転送される。こ
れ等の他のラッチは信号システム１１Ｊ 御（１１ｔ−
Ｑによりストローブされて、信号システムのタイミング
と用期されるように情報の信号システムに対する送出を
ｔｅＩＪ期する。データ又は情報が信号システムからＣ
ＰＵ １０６へ送出される時、入力回線のゲートＦｉ情
報をＣＰＵに伝送するため制御信号を与えるＣＰＵによ
り使用可能となる。
イｇ−＠ｆシステムに情報を伝送するため、アドレス兼
データ・バス１０５からのデータは回線１３５０と１３
５１上に生じる。回線１３５０上のデータは、分離され
て２つの８ビツトのラッチ１３５２と１５５３に与えら
れる。四線ンど、入力回線１３５１は２つの経路に分離
され、入力ラッチ１３５４お↓び１５５５に接続ざｈる
。入力ラッチ１６５２および１３５４はラッチ１３５３
お工び１５５５の如く１対で操作する。
データ・バス１０５からのデータは回線１３５０と１３
５１上に生じる。回線１３５０上のデータは、分離され
て２つの８ビツトのラッチ１３５２と１５５３に与えら
れる。四線ンど、入力回線１３５１は２つの経路に分離
され、入力ラッチ１３５４お↓び１５５５に接続ざｈる
。入力ラッチ１６５２および１３５４はラッチ１３５３
お工び１５５５の如く１対で操作する。
データは、ＣＰＵインターフェース１０Ｂに工り与えら
れ回線１５５７および１５６２に与えられる装ｆ１を選
択信号にＬす、ＣＰＵ １０６により与えられ回！＆１
５６６に与えられるバス・データ・アウト信号と共に対
の入力ラッチの１つにストローブされる。信号が回線１
３５７と１３６６に生じる時、ＮＡＮＩ）ゲート１５５
９はｆＩ４ｆｃされてワン・ショット１３６０をトリガ
ーしてデータをランチする念めラッチ１５５２と１５５
４に延在する回路１３６１ ｉこパルスを生じる。
れ回線１５５７および１５６２に与えられる装ｆ１を選
択信号にＬす、ＣＰＵ １０６により与えられ回！＆１
５６６に与えられるバス・データ・アウト信号と共に対
の入力ラッチの１つにストローブされる。信号が回線１
３５７と１３６６に生じる時、ＮＡＮＩ）ゲート１５５
９はｆＩ４ｆｃされてワン・ショット１３６０をトリガ
ーしてデータをランチする念めラッチ１５５２と１５５
４に延在する回路１３６１ ｉこパルスを生じる。
逆に、回線１５６２と１５６６Ｖｃ信号金生じる時、Ｎ
ＡＮＤゲート１５６５が満さｈ１別のワン・ショット１
５６４をトリガーして対のラッチ１５５５と１３５５全
操作する回線１３６５上に出力を生じる。このように、
回線１５５０と１５５１上のデータは１対のラッチの一
方又は他方ｉｌこランチされる。装置選択回線１３５７
と１５６２は、指令の状況および４１Ｓ号システム１１
９のストローブ出力が装置１により行われる各＠能に従
って変化させられるｌ寺は常にＣＰＵ１０６！ｌｃ！り
与えられるアドレス信号に応答して、ＣＰＵインターフ
ェース１０８にエリ活動化される。
ＡＮＤゲート１５６５が満さｈ１別のワン・ショット１
５６４をトリガーして対のラッチ１５５５と１３５５全
操作する回線１３６５上に出力を生じる。このように、
回線１５５０と１５５１上のデータは１対のラッチの一
方又は他方ｉｌこランチされる。装置選択回線１３５７
と１５６２は、指令の状況および４１Ｓ号システム１１
９のストローブ出力が装置１により行われる各＠能に従
って変化させられるｌ寺は常にＣＰＵ１０６！ｌｃ！り
与えられるアドレス信号に応答して、ＣＰＵインターフ
ェース１０８にエリ活動化される。
データが対の入力ラッチの１つにラッチされ九代、この
データｔま即時にその関連する出力回線１３６７、 １
５６Ｂ、 １５６９ｓ？よび１３７０にある。別の組
のラッチ１３７１，１３７２． １５７５，１３７４゜
（ｒユ、信号システムのビデオおよび茫準入力回路９３
Ａと９５８の５ｙｎｃ生成回路にエリ生ｂｙ、場れたス
トローブ信号にエリ開始されるラッチ可能信号が受取ら
れる時、それぞれｒａｌｔｉ１１３６７乃至１５７０．
、Ｊ二でデータ金受取る。ストローブ信号（時には■駆
動信号とも呼ばれる）は連続的に６０ Ｈｚパルスで生
成され、ストローブ＋２信号はビデオ入力回路９３Ａに
より与えられる。このため、ビデオ入力回路９５Ａ又に
基準入力回路９３Ｂから始まるストローブ回線１．５７
６と１３７７は、それぞれ旭５２に３図に示される制御
ワン・ショット１３７８と１３７９に結合される。ワン
・ショット１３７８は、回線１５７７上の基準入力回路
９３Ｂにより与えらねるストロ−フナ１信号により制御
され、ラッチ１５７１と１５７３全可能にする九め回線
１５８０上に生じるラッチ可能パルス信号を送信する。
データｔま即時にその関連する出力回線１３６７、 １
５６Ｂ、 １５６９ｓ？よび１３７０にある。別の組
のラッチ１３７１，１３７２． １５７５，１３７４゜
（ｒユ、信号システムのビデオおよび茫準入力回路９３
Ａと９５８の５ｙｎｃ生成回路にエリ生ｂｙ、場れたス
トローブ信号にエリ開始されるラッチ可能信号が受取ら
れる時、それぞれｒａｌｔｉ１１３６７乃至１５７０．
、Ｊ二でデータ金受取る。ストローブ信号（時には■駆
動信号とも呼ばれる）は連続的に６０ Ｈｚパルスで生
成され、ストローブ＋２信号はビデオ入力回路９３Ａに
より与えられる。このため、ビデオ入力回路９５Ａ又に
基準入力回路９３Ｂから始まるストローブ回線１．５７
６と１３７７は、それぞれ旭５２に３図に示される制御
ワン・ショット１３７８と１３７９に結合される。ワン
・ショット１３７８は、回線１５７７上の基準入力回路
９３Ｂにより与えらねるストロ−フナ１信号により制御
され、ラッチ１５７１と１５７３全可能にする九め回線
１５８０上に生じるラッチ可能パルス信号を送信する。
同様に、ワン・ショク） １３７９からの出力回線１５
８１上に生じるパルスは、データが適正な信号システム
・タイムにおいてラッチからの出力Ｉｊ１２１線に利用
可能となるよう（Ｃ１ラッチ１５７２と１３７４’ｉ可
能にする。ストローフ１ｍ ％ １３７６と１３７７上
に与えられるストローブ塗１信刀・又はストローブ＋２
信号のいずれかＶよ、Ｆｊ１１１３７５、 １３８４．
１５ａｓおよび１５８６にクロックしてそのＤ入力側の
情報をラッチする０凡ゲ一ト１３８５金満足する。回１
１５７６上のスト「・−ブ≠２信号は、遅延回路１３９
６金通って、ＮＡＮＬ）デー） １５９１，１５９２．
１！ｔｌｓシ・工び１３９４の１人力？力えるＦ９１線
１５？０上に遅延ストローブ音生じる。
８１上に生じるパルスは、データが適正な信号システム
・タイムにおいてラッチからの出力Ｉｊ１２１線に利用
可能となるよう（Ｃ１ラッチ１５７２と１３７４’ｉ可
能にする。ストローフ１ｍ ％ １３７６と１３７７上
に与えられるストローブ塗１信刀・又はストローブ＋２
信号のいずれかＶよ、Ｆｊ１１１３７５、 １３８４．
１５ａｓおよび１５８６にクロックしてそのＤ入力側の
情報をラッチする０凡ゲ一ト１３８５金満足する。回１
１５７６上のスト「・−ブ≠２信号は、遅延回路１３９
６金通って、ＮＡＮＬ）デー） １５９１，１５９２．
１！ｔｌｓシ・工び１３９４の１人力？力えるＦ９１線
１５？０上に遅延ストローブ音生じる。
［Ｃ１様に、回線１５７７上のストロ−ブナ１信ちは、
ＮＡＮＤゲート１３９８．１３９９，１４００．１４０
１の１人力金鋼足する回線１６９７上ｒ遅延ストローブ
を生じる遅延回路１３９６金通適する。ＮＡＮＤゲート
１３９２と１５９９は、ワン・ショット１５７９奮トリ
ガーする回線１４０５上に出力紮有するＯルデート１４
０４＆’（１：そ〕ｉｔｊ力に’ｙ’−ト’ｔ６０ ）
＋Ｆ １ｓ８ａｕ、ストローヅ回線１５７６父１１３７
７上でＯＲゲート１５８５により受取られるいずれか一
方のストロ−ブイ■号によりクロックさノする。然し、
以降のＮＡＮＩ）デー） １５９２と１５９９−通正に
選択された遅延ストローブでワン・ショットｔ３７９’
ｉｌ”Ｊガーする工う作用するが、と」目＝、！ＮＡＮ
Ｄゲートの１つのみが回線１４０５上のｍ７ａζストロ
ーブをワン・ショットのトリガー人力に送る九めｌ”）
’１５ｓ４により可能にさせらｆｌるからである。Ｎ
Ａ Ｎ Ｌ’）ゲートが可能状態にさせられるのは、ス
トローブ信号によりクロックされる時、ｌ！’Ｆ１３８
４のＤ入力における論理的状態に依イＴする。この論理
的状′！Ａ＋ま、ＣＰＵからラッチ１３５５への制御イ
ぎ号人力にエリ、又ドｂ゛１５８４のＤ入力側に結合さ
ね窺ラッチの出力回線上に与えられるワン・ショット１
３６４の操作に工９決定される。このように、トリガー
され几ワン・ショット１３７９は、ラッチＩＪＴ能ハル
ス？回線１５８１上に与えて、適当な信号システム・タ
イムにおいてラッチ１３５３および１３５５からラッチ
１５７２および１３７４の出力回線へ悄＠企転送する。
ＮＡＮＤゲート１３９８．１３９９，１４００．１４０
１の１人力金鋼足する回線１６９７上ｒ遅延ストローブ
を生じる遅延回路１３９６金通適する。ＮＡＮＤゲート
１３９２と１５９９は、ワン・ショット１５７９奮トリ
ガーする回線１４０５上に出力紮有するＯルデート１４
０４＆’（１：そ〕ｉｔｊ力に’ｙ’−ト’ｔ６０ ）
＋Ｆ １ｓ８ａｕ、ストローヅ回線１５７６父１１３７
７上でＯＲゲート１５８５により受取られるいずれか一
方のストロ−ブイ■号によりクロックさノする。然し、
以降のＮＡＮＩ）デー） １５９２と１５９９−通正に
選択された遅延ストローブでワン・ショットｔ３７９’
ｉｌ”Ｊガーする工う作用するが、と」目＝、！ＮＡＮ
Ｄゲートの１つのみが回線１４０５上のｍ７ａζストロ
ーブをワン・ショットのトリガー人力に送る九めｌ”）
’１５ｓ４により可能にさせらｆｌるからである。Ｎ
Ａ Ｎ Ｌ’）ゲートが可能状態にさせられるのは、ス
トローブ信号によりクロックされる時、ｌ！’Ｆ１３８
４のＤ入力における論理的状態に依イＴする。この論理
的状′！Ａ＋ま、ＣＰＵからラッチ１３５５への制御イ
ぎ号人力にエリ、又ドｂ゛１５８４のＤ入力側に結合さ
ね窺ラッチの出力回線上に与えられるワン・ショット１
３６４の操作に工９決定される。このように、トリガー
され几ワン・ショット１３７９は、ラッチＩＪＴ能ハル
ス？回線１５８１上に与えて、適当な信号システム・タ
イムにおいてラッチ１３５３および１３５５からラッチ
１５７２および１３７４の出力回線へ悄＠企転送する。
回線１４０５上のＯＲゲート１４０４の出力も父、エン
コーダ・ストローブ・パルスを与えるように用いられる
。ＮＡＮｉ）ゲート１３９８と１３９１の出力側１は０
）ｔゲート１４０５に接続されて、遅延ストローブの受
取りと１０」時に回線１４１０上にＩｉＡ勧５ストロー
ブケ生じ、ＡＮＤグー） １４００と１５９３はその出
力２０１（、ゲート１４０６に接続させて遅延ストロー
ヤンネルに平均画像レベルを挿入するためのブランキン
グ挿入兼ビット・ミューティング回路１２７に与える。
コーダ・ストローブ・パルスを与えるように用いられる
。ＮＡＮｉ）ゲート１３９８と１３９１の出力側１は０
）ｔゲート１４０５に接続されて、遅延ストローブの受
取りと１０」時に回線１４１０上にＩｉＡ勧５ストロー
ブケ生じ、ＡＮＤグー） １４００と１５９３はその出
力２０１（、ゲート１４０６に接続させて遅延ストロー
ヤンネルに平均画像レベルを挿入するためのブランキン
グ挿入兼ビット・ミューティング回路１２７に与える。
回線１４０５に送信されたエンコーダ・ストローブは、
エンコーダ・スイッチ１２６に送られ、エンコーダ・ス
イッチの操作モード、即ちテスト、削除、転送又は記録
の操作モードのどれにあるかを選択の念めのストローブ
・パルスを与える。換耳すれば、ストローブ信号が送ら
れる時、エンコーダ・スイッチの２本の入力回線４２２
（第１５Ｃ図参照）上のレベルは、第１３１３図の右方
に示される真理値表に従って操作モードを決定する２ビ
ツトの２進ワードを与える。回線１４１９Ｈ３つの駆動
の各々に対する５ｙｎｃ選択債号ｒ与え、回線１４２０
ｒｉ、チャンネルがブラック・レベルに行くよう指令さ
れる真のタリー検査がエラーを表示する場合に、ブラッ
ク・レベル指令をブランキング挿入兼ビット・ミューテ
ィング回路１２７に与える。
エンコーダ・スイッチ１２６に送られ、エンコーダ・ス
イッチの操作モード、即ちテスト、削除、転送又は記録
の操作モードのどれにあるかを選択の念めのストローブ
・パルスを与える。換耳すれば、ストローブ信号が送ら
れる時、エンコーダ・スイッチの２本の入力回線４２２
（第１５Ｃ図参照）上のレベルは、第１３１３図の右方
に示される真理値表に従って操作モードを決定する２ビ
ツトの２進ワードを与える。回線１４１９Ｈ３つの駆動
の各々に対する５ｙｎｃ選択債号ｒ与え、回線１４２０
ｒｉ、チャンネルがブラック・レベルに行くよう指令さ
れる真のタリー検査がエラーを表示する場合に、ブラッ
ク・レベル指令をブランキング挿入兼ビット・ミューテ
ィング回路１２７に与える。
真のタリー検音エラーは、７４Ｔ費のトラック奇号およ
び再生中ディスク・パックのデータ・トラック面からの
番号の不一致からＣＰＵ１０６にＬり得られる。回線１
４２１は、通常の再生の間装買の彩度部分１０１の彩度
インバータｉＯＮにするが、ＥからＥ操作モードの間は
彩度インバータをＯＦＦにする指令を出すが、これは、
ＥからＥ操作の間は、再生は処理されずかつテレビジョ
ン信号の完全４フレーム・シーケンスが存在するためど
んな彩度反転も生じる必要がないためである。彩度反転
は、完全なカラー符号化シーケンスを与えるのに必要と
されるフィールド数よりも少く受取った信号から完全な
カラー符号化シーケンスが生じつつある時に必要となる
。ＮＴ８Ｃテレビジョン基携においては４つのテレビジ
ョン・フィールドが必要とされ、ＰＡＬテレビジョン基
準においては８つのフィールドが必要となる。指定され
た機能を持次ない他の回線は使用されない。
び再生中ディスク・パックのデータ・トラック面からの
番号の不一致からＣＰＵ１０６にＬり得られる。回線１
４２１は、通常の再生の間装買の彩度部分１０１の彩度
インバータｉＯＮにするが、ＥからＥ操作モードの間は
彩度インバータをＯＦＦにする指令を出すが、これは、
ＥからＥ操作の間は、再生は処理されずかつテレビジョ
ン信号の完全４フレーム・シーケンスが存在するためど
んな彩度反転も生じる必要がないためである。彩度反転
は、完全なカラー符号化シーケンスを与えるのに必要と
されるフィールド数よりも少く受取った信号から完全な
カラー符号化シーケンスが生じつつある時に必要となる
。ＮＴ８Ｃテレビジョン基携においては４つのテレビジ
ョン・フィールドが必要とされ、ＰＡＬテレビジョン基
準においては８つのフィールドが必要となる。指定され
た機能を持次ない他の回線は使用されない。
情報又はデータが信号システムからＣＰＵに送られる時
、ＣＰＵインターフェース１０８は製電選択回線１５５
６を活動化する。ＣＰＵ １０６により回線１３５８上
に与えられた制御信号におけるバスデータの受取りと同
時に、ＮＡＮＩ）デー） １４１１は可面状愈とさねて
ＮＡＮＤゲート１４１２の入力側の１つに可能ゲート信
号をおく。このよりに、回線１２２上で信号システムか
ら受取ったデータは、Ｃ）’Ｕ１０６に伝送するため１
ハ接主バス１０５に転送される。
、ＣＰＵインターフェース１０８は製電選択回線１５５
６を活動化する。ＣＰＵ １０６により回線１３５８上
に与えられた制御信号におけるバスデータの受取りと同
時に、ＮＡＮＩ）デー） １４１１は可面状愈とさねて
ＮＡＮＤゲート１４１２の入力側の１つに可能ゲート信
号をおく。このよりに、回線１２２上で信号システムか
ら受取ったデータは、Ｃ）’Ｕ１０６に伝送するため１
ハ接主バス１０５に転送される。
第１データ・トラック・インターフェース第８図のブロ
ック図に示されるコンピュータ制御システムは、各棟の
機能およびディスク・パックに記憶さね次ビデオ情報に
対するＣＰＵ １０６とデータ・トラックのディスク表
面間のインターフェース操作全行うために使用されるデ
ータ・トラック・インターフェース１と２全含んでいる
。データトラック・ディスク面は、各ディスク・パック
上の８１５本のトラックの各々に対するトラック識別番
号と共にパック域別番号を官んでいる。更に、データ・
トラックは、１つのトラックがビデオ情報の記録のため
に利用可能であるかどうか、又はこのトラックに記録さ
れたビデオ情報が保護されるべきかどうか全識別する。
ック図に示されるコンピュータ制御システムは、各棟の
機能およびディスク・パックに記憶さね次ビデオ情報に
対するＣＰＵ １０６とデータ・トラックのディスク表
面間のインターフェース操作全行うために使用されるデ
ータ・トラック・インターフェース１と２全含んでいる
。データトラック・ディスク面は、各ディスク・パック
上の８１５本のトラックの各々に対するトラック識別番
号と共にパック域別番号を官んでいる。更に、データ・
トラックは、１つのトラックがビデオ情報の記録のため
に利用可能であるかどうか、又はこのトラックに記録さ
れたビデオ情報が保護されるべきかどうか全識別する。
データ・トラックに含まれるパックおよびトラック情報
は、ヘッドが適正な位置に行つ九事を確認する之めヘッ
ド位Ｗの変化に続いて真のタリー検査を行うために使用
される。データ・トラック面上に記録される情報がｒａ
列形態であるｔめ、データ・トラック・インターフェー
ス回路はこれを、ＣＰＵ１０６との連絡のためアドレス
兼データ・バス１０５に生じ得る並列データに変換しな
けねばならない。更に１データ・ラック面の情報は３Ｓ
Ｃである通常の信号システム・データ率を用いて記録さ
れる。この率は、ＣＰＵ（より取扱はれるものよりも実
質的に畠い。このように、データ・トラック・インター
フェース回路は、データがアドレス兼データ・バス１０
５上に現われる時、ＣＰＵの率のクロックと共存できる
ように信号システムに対して出入するよう伝送されるデ
ータを取扱う。
は、ヘッドが適正な位置に行つ九事を確認する之めヘッ
ド位Ｗの変化に続いて真のタリー検査を行うために使用
される。データ・トラック面上に記録される情報がｒａ
列形態であるｔめ、データ・トラック・インターフェー
ス回路はこれを、ＣＰＵ１０６との連絡のためアドレス
兼データ・バス１０５に生じ得る並列データに変換しな
けねばならない。更に１データ・ラック面の情報は３Ｓ
Ｃである通常の信号システム・データ率を用いて記録さ
れる。この率は、ＣＰＵ（より取扱はれるものよりも実
質的に畠い。このように、データ・トラック・インター
フェース回路は、データがアドレス兼データ・バス１０
５上に現われる時、ＣＰＵの率のクロックと共存できる
ように信号システムに対して出入するよう伝送されるデ
ータを取扱う。
＠１のデータ・トラック・インターフェース回路は、デ
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時直列データから並列データに翻訳する。更に、
第１のデータ・トラック・インターフェースは、ＥＣＬ
ロジックとトランジスタートランジスターロジック間の
変換のためのレベル翻訳を行う。第１データ・トラック
回路の操作については、そねそれ直から並および並から
頁への翻訳全変換する回路を示す第５３Ａ図および第３
３Ｂ図の２つのブロック図に関して記述されねばならな
い。
ィスク・データ・トラック面に記録するため並列データ
から直列データへの実際の翻訳を行うが、回路の他の部
分はデータがデータ・トラック面から読出されるか再生
される時直列データから並列データに翻訳する。更に、
第１のデータ・トラック・インターフェースは、ＥＣＬ
ロジックとトランジスタートランジスターロジック間の
変換のためのレベル翻訳を行う。第１データ・トラック
回路の操作については、そねそれ直から並および並から
頁への翻訳全変換する回路を示す第５３Ａ図および第３
３Ｂ図の２つのブロック図に関して記述されねばならな
い。
最初に第３３Ａ図において、直列データは、ディスク・
バックのデータ・トラックから読出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ベース・コレクタ回路１００のデータ・デ
コーダ部分により回？ｌＢ１７００上に与えら名る。回
線１７００上のデータは、インバータ１７０２にエリ反
転され、これも又ＦＦ１７０４迄延在する回線１７０！
Ｓ’ｉ介して直列イン並列アウト・シフト・レジスタ１
７０２に与えられる。３ＳＣの峯のデータ・クロックは
、回線１７０５上のデータ・デコーダ回路にエリ入力さ
れてインバータ１７０６により反転さね、これも又ＮＡ
ＮＤゲート１７０９の１入力端迄延長する回線１７０８
を介してシフト・レジスタ１７０２ｉクロツクする。回
線１７１０上のデータパトラツク・インターフェース２
（第３４Ａ図〜第３４Ｈ図ンからの開始指令は、ＮＡＮ
Ｄゲー）デー７０９迄延在する低出力回線１７１２およ
びＮＯＲゲーデー１７１５迄延長する回線１７１４上の
高出力を有するＦＦ１７１１にクロックされる。
バックのデータ・トラックから読出されて、データ・ト
ラック・ディスク面と作用的に関連するデータ・デコー
ダ兼タイム・ベース・コレクタ回路１００のデータ・デ
コーダ部分により回？ｌＢ１７００上に与えら名る。回
線１７００上のデータは、インバータ１７０２にエリ反
転され、これも又ＦＦ１７０４迄延在する回線１７０！
Ｓ’ｉ介して直列イン並列アウト・シフト・レジスタ１
７０２に与えられる。３ＳＣの峯のデータ・クロックは
、回線１７０５上のデータ・デコーダ回路にエリ入力さ
れてインバータ１７０６により反転さね、これも又ＮＡ
ＮＤゲート１７０９の１入力端迄延長する回線１７０８
を介してシフト・レジスタ１７０２ｉクロツクする。回
線１７１０上のデータパトラツク・インターフェース２
（第３４Ａ図〜第３４Ｈ図ンからの開始指令は、ＮＡＮ
Ｄゲー）デー７０９迄延在する低出力回線１７１２およ
びＮＯＲゲーデー１７１５迄延長する回線１７１４上の
高出力を有するＦＦ１７１１にクロックされる。
ＮＡＮＤゲー）デー７０９が満足されると、クロックは
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８をクロックし、デコーダは回路の操作中種々
の機能を行う４つの別個の出力状態全盲する。カウンタ
１７１８は通常１から１２の状態をシーケンスし、次い
で１の状態にシーケンスする。このカウンタはリセット
を通じてのみ状態零に達する。
その出力回線１７１７上に現われ、回線１７２０を介し
てデコーダ１７１９に接続される１２による除算カウン
タ１７１８をクロックし、デコーダは回路の操作中種々
の機能を行う４つの別個の出力状態全盲する。カウンタ
１７１８は通常１から１２の状態をシーケンスし、次い
で１の状態にシーケンスする。このカウンタはリセット
を通じてのみ状態零に達する。
データ伝送のフォーマットが、ハイな始動ビット、８つ
のデータ・ビット・パリティ・ビットおよび２つのロー
停止ビットを含むＪ＃全理解すべきである。直列データ
が入ると、始動ビットはカウンタを零にクリアする番に
なる回線１７２２上の信号を陶土するためハイの状態で
なければならない。
のデータ・ビット・パリティ・ビットおよび２つのロー
停止ビットを含むＪ＃全理解すべきである。直列データ
が入ると、始動ビットはカウンタを零にクリアする番に
なる回線１７２２上の信号を陶土するためハイの状態で
なければならない。
これは、始動ビットが不適正即ちローの状態の時回Ｉｔ
ｌｌｉ！１７２２ヲ介してカウンタを零にするＮＯＲゲ
ーデー１７１５にクロックさねるＦＦ１７１１に対して
回線１７０５を用いて始動ビット全検査する事に工り行
わ名る。デコーダの出力は、状態零に達する時、ＮＡＮ
Ｄゲート１７２５と回線１７２６を介し３８Ｃのデータ
クロックタイムでＦＦ１７０４′ｔ−クリアする状態零
回線１７２４を含んでいる。状態１の回線に入れる事が
ＦＦ１７０４′−クロックし、回線１７２８上の状態１
１はＮ ＡＮＤケー） １７３４と１７３５にゲートさ
れる回線１７３２上のデータ利用可能表示を与えるＦＦ
１７１をクリアするＮｏ凡ゲデー １７３０に延在する
。デコーダが状態１２に達すると、回線１７３７はロー
となって、回１ｉ７３９を介してシフト・レジスタ１７
０２からデータを受取るラッチ１７５８にロード可能信
号を与える。状態１２の回［１７３７も又、ラッチをク
ロックして、インバータ１７４！Ｓ’ｉ介してクロック
・パルスｉＦＦ”１７５１に与えてデータが利用可能で
ある事をデータ・トラック・インターフェース２に表示
するのに加えて、データをラッチ１７５８にロードする
回線１７４１上に出力を有するＮＯＲゲーデー１７４０
に与えられる。
ｌｌｉ！１７２２ヲ介してカウンタを零にするＮＯＲゲ
ーデー１７１５にクロックさねるＦＦ１７１１に対して
回線１７０５を用いて始動ビット全検査する事に工り行
わ名る。デコーダの出力は、状態零に達する時、ＮＡＮ
Ｄゲート１７２５と回線１７２６を介し３８Ｃのデータ
クロックタイムでＦＦ１７０４′ｔ−クリアする状態零
回線１７２４を含んでいる。状態１の回線に入れる事が
ＦＦ１７０４′−クロックし、回線１７２８上の状態１
１はＮ ＡＮＤケー） １７３４と１７３５にゲートさ
れる回線１７３２上のデータ利用可能表示を与えるＦＦ
１７１をクリアするＮｏ凡ゲデー １７３０に延在する
。デコーダが状態１２に達すると、回線１７３７はロー
となって、回１ｉ７３９を介してシフト・レジスタ１７
０２からデータを受取るラッチ１７５８にロード可能信
号を与える。状態１２の回［１７３７も又、ラッチをク
ロックして、インバータ１７４！Ｓ’ｉ介してクロック
・パルスｉＦＦ”１７５１に与えてデータが利用可能で
ある事をデータ・トラック・インターフェース２に表示
するのに加えて、データをラッチ１７５８にロードする
回線１７４１上に出力を有するＮＯＲゲーデー１７４０
に与えられる。
データ・トラック・インターフェース２から延在する（
口）線１７４６上に直から並停止指令が存在する時、Ｆ
Ｆ１７１１がプリセットさｈｌこの之め回線１７１４．
ＮＯＲゲート１７１５および回線１７２２に工ってカウ
ンタ１７１８と１０Ｊ様にランチ１７５８’！１ＦＦ１
７１１にクリアさせる。ラッチ１７３８におけるデータ
は、データ・トラック・インターフェース２に結合する
ため出力回線１７５０上に与えらねる。これ等の回線も
又、データ・トラック・インターフェース２に送らねる
回線１７５３上にパリティエラーを与える九めＮＡＮＤ
ゲート１７３４ｉｉてゲートされる回線１７５２上に出
力を与えるパリティ検査回路１７５１迄延在する。同様
に、フレーミング・エラーは、始動ビラトラ検量する入
力回線１７５４と２つの停止ピッ）？検査する回線１７
５５を有するＮＡＮＤゲート１７３５により検査される
。
口）線１７４６上に直から並停止指令が存在する時、Ｆ
Ｆ１７１１がプリセットさｈｌこの之め回線１７１４．
ＮＯＲゲート１７１５および回線１７２２に工ってカウ
ンタ１７１８と１０Ｊ様にランチ１７５８’！１ＦＦ１
７１１にクリアさせる。ラッチ１７３８におけるデータ
は、データ・トラック・インターフェース２に結合する
ため出力回線１７５０上に与えらねる。これ等の回線も
又、データ・トラック・インターフェース２に送らねる
回線１７５３上にパリティエラーを与える九めＮＡＮＤ
ゲート１７３４ｉｉてゲートされる回線１７５２上に出
力を与えるパリティ検査回路１７５１迄延在する。同様
に、フレーミング・エラーは、始動ビラトラ検量する入
力回線１７５４と２つの停止ピッ）？検査する回線１７
５５を有するＮＡＮＤゲート１７３５により検査される
。
停止ビットがローでないか、始動ビットがハイでない場
合には、フレーミング・エラー信号は回線１７５６上に
生じる。
合には、フレーミング・エラー信号は回線１７５６上に
生じる。
次に、＠３３Ｂ図に示されるディスク・データトラック
面に記録する念め並列情報をｉｉ列データに変換する２
７１１のデータ・トラック・インターフェースの他の部
分については、８つの回線１７６０上に生じるデータ・
トラック・インターフェース２からの並列データはパリ
ティ・ジェネレータ回路１７６２に肘すると共に並列イ
ン直列アウト・シフト・レジスタ１７６１に与えられ、
パリティ・ジェネレータの出力は基準クロック人力回線
１７６７からへ０１：Ｌゲート１７６６により生成され
る回線１７６５上の次のクロック・パルスにおいてＦＦ
１７６４にロードされる回線上に生じる。エンコーダ１
２６ニより回線１７６７に与えられる５ＳＣの基準クロ
ック１ぎ号も父、回線１７７０を介してＦＦ１７６９に
より可能状ＤｉｒこされるＮＡＮＩ）ゲート１７６８に
与えられる。ｈ’Ｆ’１７６９は、Ｆ）’１７７５にエ
リ与えられる回線１７７２上のクリア信号でクリアされ
た時ＮＡＲＬ）デー） １７６Ｂを作用狭止する。並列
データが回線１７６０上におる時、データ・トラック・
インターフェース２ により回線１７７４上におかれる
データ存在信号は、負ＡＮＤゲート１７７５に対すると
同様Ｆ’）’１７７３に対して与えられる。このデータ
存在備考も又Ｆ’Ｆ’１７８３をクロックして状態金持
７ｃないデータにこれ金おく。この回路は、回線１７７
８を介してＮＡＮＤゲー）デー７６Ｂによりクロックさ
ね、これも又インバータ１７８１を介して１１１Ｆ１７
７３をプリセットし、１Ｎ０１七ゲート１７８４と１ｐ
ｌＪ線１７８５’ｉ介してそのデータをとる状態にｌ’
Ｆ１７８．５にプリセットするディスク・トラック・イ
ンターフェース２からリセット回線１７８０により壮悲
１１にリセットされる１２による除算カウンタ１７７７
（ｆ−有する。カウンタ１７７７は、回線１７８８に
介してデコーダ１７８７に接続石ね、各状態０．１．
ｉ ０および１１の出力回線金与える。カウンタがリセ
ットされると、ＦＦ１７７５にクリアして回線１７７２
を介してクロック、）’Ｆ１７６９およびＮＡＮＩ）ゲ
ート１７６８への回Ｎ １７７０ ｆ ａＪ’ ｌ［５
Ｋする負ＡＮｊ）ゲート１７７５に対するとｌｕ１株、
′ニードされり時、ＮＡＮＩ）ゲート１７９ｊに対して
回線１７９０上の信号を与える状態１１にリセットされ
る。基準クロックの次のクロック変換において、ＮＡＮ
Ｄゲート１７６６迄ψ山在してバリデイ情Ｎｋパリティ
・ジェネレ−タ回路１７６２からｌ’Ｆ１７ｂ４にクロ
ックする状聾零ＩＤ」線１７９２が活動状態にある。状
態１においては、回線１７９３は活動状態すてなり、Ｎ
ｏ几ゲート１７８４金秤てゲートさｔしてそのデータを
とる状態にＦＦ１７８３ ｉプリセットし、データ・ト
ラック・インターフェース２に対して回線１７６０上の
データがシフト・レジスタ１７６１にロードてれ九半全
表示して、ローディングがＡＮｌ）ゲート１７９５に対
するト１ｍ１ 様にシフト・レジスタのロード入力端（
／Ｃ対し延在する回線１７９２により行われる。ＡＮＤ
ゲート１７９５は、苓状悲を除く通常のバイアに状態に
入力１７９２を有し、そのため始動ビットが生じた故、
ＡＮＤゲート１７９５は回縁１７９８上のシフト・レジ
スタ１７６１からの直列データを回線１７９９に送り、
Ｎｏｔもゲート１８００を迎って回線１ａｏｚｌ介して
）”Ｆ’１８０１に送り、選択ン！ねたディスク駆動部
のディスク・バックの適当なデータ・トラックに記録さ
れる回線１８０５上にクロック・アウトされる。
面に記録する念め並列情報をｉｉ列データに変換する２
７１１のデータ・トラック・インターフェースの他の部
分については、８つの回線１７６０上に生じるデータ・
トラック・インターフェース２からの並列データはパリ
ティ・ジェネレータ回路１７６２に肘すると共に並列イ
ン直列アウト・シフト・レジスタ１７６１に与えられ、
パリティ・ジェネレータの出力は基準クロック人力回線
１７６７からへ０１：Ｌゲート１７６６により生成され
る回線１７６５上の次のクロック・パルスにおいてＦＦ
１７６４にロードされる回線上に生じる。エンコーダ１
２６ニより回線１７６７に与えられる５ＳＣの基準クロ
ック１ぎ号も父、回線１７７０を介してＦＦ１７６９に
より可能状ＤｉｒこされるＮＡＮＩ）ゲート１７６８に
与えられる。ｈ’Ｆ’１７６９は、Ｆ）’１７７５にエ
リ与えられる回線１７７２上のクリア信号でクリアされ
た時ＮＡＲＬ）デー） １７６Ｂを作用狭止する。並列
データが回線１７６０上におる時、データ・トラック・
インターフェース２ により回線１７７４上におかれる
データ存在信号は、負ＡＮＤゲート１７７５に対すると
同様Ｆ’）’１７７３に対して与えられる。このデータ
存在備考も又Ｆ’Ｆ’１７８３をクロックして状態金持
７ｃないデータにこれ金おく。この回路は、回線１７７
８を介してＮＡＮＤゲー）デー７６Ｂによりクロックさ
ね、これも又インバータ１７８１を介して１１１Ｆ１７
７３をプリセットし、１Ｎ０１七ゲート１７８４と１ｐ
ｌＪ線１７８５’ｉ介してそのデータをとる状態にｌ’
Ｆ１７８．５にプリセットするディスク・トラック・イ
ンターフェース２からリセット回線１７８０により壮悲
１１にリセットされる１２による除算カウンタ１７７７
（ｆ−有する。カウンタ１７７７は、回線１７８８に
介してデコーダ１７８７に接続石ね、各状態０．１．
ｉ ０および１１の出力回線金与える。カウンタがリセ
ットされると、ＦＦ１７７５にクリアして回線１７７２
を介してクロック、）’Ｆ１７６９およびＮＡＮＩ）ゲ
ート１７６８への回Ｎ １７７０ ｆ ａＪ’ ｌ［５
Ｋする負ＡＮｊ）ゲート１７７５に対するとｌｕ１株、
′ニードされり時、ＮＡＮＩ）ゲート１７９ｊに対して
回線１７９０上の信号を与える状態１１にリセットされ
る。基準クロックの次のクロック変換において、ＮＡＮ
Ｄゲート１７６６迄ψ山在してバリデイ情Ｎｋパリティ
・ジェネレ−タ回路１７６２からｌ’Ｆ１７ｂ４にクロ
ックする状聾零ＩＤ」線１７９２が活動状態にある。状
態１においては、回線１７９３は活動状態すてなり、Ｎ
ｏ几ゲート１７８４金秤てゲートさｔしてそのデータを
とる状態にＦＦ１７８３ ｉプリセットし、データ・ト
ラック・インターフェース２に対して回線１７６０上の
データがシフト・レジスタ１７６１にロードてれ九半全
表示して、ローディングがＡＮｌ）ゲート１７９５に対
するト１ｍ１ 様にシフト・レジスタのロード入力端（
／Ｃ対し延在する回線１７９２により行われる。ＡＮＤ
ゲート１７９５は、苓状悲を除く通常のバイアに状態に
入力１７９２を有し、そのため始動ビットが生じた故、
ＡＮＤゲート１７９５は回縁１７９８上のシフト・レジ
スタ１７６１からの直列データを回線１７９９に送り、
Ｎｏｔもゲート１８００を迎って回線１ａｏｚｌ介して
）”Ｆ’１８０１に送り、選択ン！ねたディスク駆動部
のディスク・バックの適当なデータ・トラックに記録さ
れる回線１８０５上にクロック・アウトされる。
状態１０および１１が復列される時、回線１７９０又ｉ
；１１８０４がＮＯＲゲート１００迄延在すルミ６Ｊ線
１８ｏ５上にハイの状態音生じる。デー） １７９５と
１８００のために、回線１８０５上に生ずる直列データ
は常に必を（屹応じて始動ビット全ハイに、又２つの停
止ビット金ローにする。
；１１８０４がＮＯＲゲート１００迄延在すルミ６Ｊ線
１８ｏ５上にハイの状態音生じる。デー） １７９５と
１８００のために、回線１８０５上に生ずる直列データ
は常に必を（屹応じて始動ビット全ハイに、又２つの停
止ビット金ローにする。
第３３Ａ図および第３３Ｂ（８）のブロック図の作用全
実施するために使用できる特定の回路が＠１５Ａ図およ
び第５７１３図に示される。第５７Ａ図および第５７Ｂ
図に示す回路の作用は第３３Ａ図およびＮＳ３！ＳＢ図
に関して前に述べたものと略々同じであり、従っである
点を除いて祥細に記述しない。第５７人図において、回
巌１７００上ｔであるｉｕ列データに、１すｊ線１７０
５上のデータトラックイ＾号と１Ｍｊ ｋに、５つの別
個のチャンネルのどれか１つから生成できる。
実施するために使用できる特定の回路が＠１５Ａ図およ
び第５７１３図に示される。第５７Ａ図および第５７Ｂ
図に示す回路の作用は第３３Ａ図およびＮＳ３！ＳＢ図
に関して前に述べたものと略々同じであり、従っである
点を除いて祥細に記述しない。第５７人図において、回
巌１７００上ｔであるｉｕ列データに、１すｊ線１７０
５上のデータトラックイ＾号と１Ｍｊ ｋに、５つの別
個のチャンネルのどれか１つから生成できる。
１ｔ１１様に、回線１７５６上の五列回線諌別信号は、
デコーダおよびタイム・ペース・コレクタ部分１００の
タイム・ベース・コレクタ部分から５つのチャンネルの
どれでも生成できる。選択されたチャンネルからの回線
１Ｄはデータ・トラック・インターフェース２に送らす
する。チャンネル制御回線ｔ５６０ａ、 １５６０ｂ、
お工ひ１５６０ｃは、そねぞれ、チャンネルＡ、 Ｂ、
又はＣのデータ・クロックおよび回線識別ｌＮＯＲゲー
ト１７７６ａ、 １７７６ｂ オニび１７７６ｃにそｆ
ｌぞれゲートするためＮＡＮＤゲート１７５９ａ、 １
７５９ｂ ′：Ｊ？工び１７５９ｃの１人力金利（財）
する。チャンネル選択回ｉ％ｔｉＪ１５６０ａ、１５６
０ｂ、又は１５６０ｃの１つが第２のデータ・トラック
・インターフェースの［ｉ′１”１５４２（第５４Ｃ図
）により活動化される。
デコーダおよびタイム・ペース・コレクタ部分１００の
タイム・ベース・コレクタ部分から５つのチャンネルの
どれでも生成できる。選択されたチャンネルからの回線
１Ｄはデータ・トラック・インターフェース２に送らす
する。チャンネル制御回線ｔ５６０ａ、 １５６０ｂ、
お工ひ１５６０ｃは、そねぞれ、チャンネルＡ、 Ｂ、
又はＣのデータ・クロックおよび回線識別ｌＮＯＲゲー
ト１７７６ａ、 １７７６ｂ オニび１７７６ｃにそｆ
ｌぞれゲートするためＮＡＮＤゲート１７５９ａ、 １
７５９ｂ ′：Ｊ？工び１７５９ｃの１人力金利（財）
する。チャンネル選択回ｉ％ｔｉＪ１５６０ａ、１５６
０ｂ、又は１５６０ｃの１つが第２のデータ・トラック
・インターフェースの［ｉ′１”１５４２（第５４Ｃ図
）により活動化される。
第２データ・トラック・インターフェース４Ｉ２データ
・トラック表面インターフェースは３つの基本的機能、
Ｎ［Ｉちディスク・バック・データ・トラック面に記録
及び町生されるＩ ＣＬ ７ ＭＨｚ＜５ＳＣ）；宋度
より低いＣＰＵクロックの速■でＣＰＵ１０６に送るこ
とができるようにするため、ディスク・バック・データ
・トラック面から再生されているデータ＾己憶徴ｓを与
えることである。第２の機能は記録のためにインターフ
ェースからディスクへの直列データの送出全制御するこ
とで、第３のものは記憶の几めにＣＰＵからの直列デー
タの受信を制御することである。
・トラック表面インターフェースは３つの基本的機能、
Ｎ［Ｉちディスク・バック・データ・トラック面に記録
及び町生されるＩ ＣＬ ７ ＭＨｚ＜５ＳＣ）；宋度
より低いＣＰＵクロックの速■でＣＰＵ１０６に送るこ
とができるようにするため、ディスク・バック・データ
・トラック面から再生されているデータ＾己憶徴ｓを与
えることである。第２の機能は記録のためにインターフ
ェースからディスクへの直列データの送出全制御するこ
とで、第３のものは記憶の几めにＣＰＵからの直列デー
タの受信を制御することである。
後述するようにランダム・アクセス・メモリ（ＲＡＭ）
はディスク・データ・トラック面から再生又はこり、ｒ
こ記録すべきであるデータ用記憶機構を提供し、ＲＡＭ
はディスク駆動装貫とＣＰＵ間のノくツファ装ｆｆｉを
作動させる。このＲＡＭはｌ（、ＡＭとディスク間ばか
りでな（ＣＰＵとＲＡＭ ＩＮ）で転送できる６４バイ
トの情報を操作できる９ビツトによる６４アドレスＲＡ
ｈｉである。上述した所から明らかなようにＲＡＭから
ディスクへのデータ転送はディスクからＲＡＭへ情報を
転送する几めに使用さえする多くの異なる回路を含み、
その回路はｌもＡ、Ｍ−ディスク・モード及びこの逆の
ディスク−）ＬＡＮｉモードとしてこねら製作を参照す
ることによってこれら全識別する。
はディスク・データ・トラック面から再生又はこり、ｒ
こ記録すべきであるデータ用記憶機構を提供し、ＲＡＭ
はディスク駆動装貫とＣＰＵ間のノくツファ装ｆｆｉを
作動させる。このＲＡＭはｌ（、ＡＭとディスク間ばか
りでな（ＣＰＵとＲＡＭ ＩＮ）で転送できる６４バイ
トの情報を操作できる９ビツトによる６４アドレスＲＡ
ｈｉである。上述した所から明らかなようにＲＡＭから
ディスクへのデータ転送はディスクからＲＡＭへ情報を
転送する几めに使用さえする多くの異なる回路を含み、
その回路はｌもＡ、Ｍ−ディスク・モード及びこの逆の
ディスク−）ＬＡＮｉモードとしてこねら製作を参照す
ることによってこれら全識別する。
記録時、即ち几ＡΔｌからディスク面への情報記録時に
■己録されるべきデータＶ′１ａＡｂｉの１６アドレス
位Ｉｔに与えられ、各位置は８ビツトの情報金言んでい
る。従って４バイトの情報が最初にＲＡＭの４位置に記
憶され、２度、５度及び４度くり返されＲＡＭの１６位
買戻満友される。こｈ ｆ′ｉ直列情報に変換され、次
いでチャンネル符号化形式で各ディスク・バックのディ
スク駆動記録面上に記録する信号システムのエンコーダ
９６を介して送らねる。
■己録されるべきデータＶ′１ａＡｂｉの１６アドレス
位Ｉｔに与えられ、各位置は８ビツトの情報金言んでい
る。従って４バイトの情報が最初にＲＡＭの４位置に記
憶され、２度、５度及び４度くり返されＲＡＭの１６位
買戻満友される。こｈ ｆ′ｉ直列情報に変換され、次
いでチャンネル符号化形式で各ディスク・バックのディ
スク駆動記録面上に記録する信号システムのエンコーダ
９６を介して送らねる。
ＲＡＭのｙ４を満す４バイトの各々が４度くり返さねる
と、全ての６４アドレスは各トラックに対するデータ・
トラック面上に記録される。４バイトの情報の冗長性の
理由は再生時に受信さねぇデータが有効か否かを示すｔ
めの比較を行なうことである。ｎ記録さねるべき各バイ
トは１スタートビツト、８データビツト、１バリデイビ
ツト及び２ストツプビツトに肉グ１］化され、全部で１
２ビツトのｆｆ＃報となっている。記録処理時にエンコ
ーダ９６からの同期語ゲートはメモリからの４６バイト
記録を開始するために使用さね、データ・トラック・イ
ンターフェース１２０によって与えらｈる６４バイトは
同期語をデータ・トラック・データに挿入しかつチャン
ネル符号フォーマットで符号化するエンコーダ９６に結
合される。各匍期瞼はテレビジョンライン毎、即ち各２
ライン毎に１（ロ）Ｖ語が現れるので、６４バイトは２
ラインの全データ・トラック面の約ハを占有する。換言
すれば、６４バイトの記録は連続的Ｆｌ１期飴０期間の
約９ｓｔとる。
と、全ての６４アドレスは各トラックに対するデータ・
トラック面上に記録される。４バイトの情報の冗長性の
理由は再生時に受信さねぇデータが有効か否かを示すｔ
めの比較を行なうことである。ｎ記録さねるべき各バイ
トは１スタートビツト、８データビツト、１バリデイビ
ツト及び２ストツプビツトに肉グ１］化され、全部で１
２ビツトのｆｆ＃報となっている。記録処理時にエンコ
ーダ９６からの同期語ゲートはメモリからの４６バイト
記録を開始するために使用さね、データ・トラック・イ
ンターフェース１２０によって与えらｈる６４バイトは
同期語をデータ・トラック・データに挿入しかつチャン
ネル符号フォーマットで符号化するエンコーダ９６に結
合される。各匍期瞼はテレビジョンライン毎、即ち各２
ライン毎に１（ロ）Ｖ語が現れるので、６４バイトは２
ラインの全データ・トラック面の約ハを占有する。換言
すれば、６４バイトの記録は連続的Ｆｌ１期飴０期間の
約９ｓｔとる。
同期給がテレビジョン・フィールド毎に約１３１回現れ
るので、その６４バイトは約１２０回データ・トラック
面に記録さね、情報は垂直ブランキング期間には記録さ
れないからそれｆ″１１５１回以下である。
るので、その６４バイトは約１２０回データ・トラック
面に記録さね、情報は垂直ブランキング期間には記録さ
れないからそれｆ″１１５１回以下である。
データ・トラック面の再生時に、隅理回路はデコーダ及
び時間軸補正回路１００のデータデコーダ部分によって
検出さねるべ′ｆ！同期同期待ち、次いでディスク面か
らデータ、即ち前記全ての６４バイトｅ［出してから、
データ・トラック・インターフェース１２０中のＲＡＭ
を検査するためＣ１’Ｕ１０６に知らせる＠昨完了フラ
グ全発生する。データ・トラック・インターフェース１
回路はデータ・トラック面からの直列情報を並クリ情報
に変換し、デ−タ・トラック・インターフェース２に与
え、画りがない場合に、ルＡＭ にＱ４き込ま第１る。
び時間軸補正回路１００のデータデコーダ部分によって
検出さねるべ′ｆ！同期同期待ち、次いでディスク面か
らデータ、即ち前記全ての６４バイトｅ［出してから、
データ・トラック・インターフェース１２０中のＲＡＭ
を検査するためＣ１’Ｕ１０６に知らせる＠昨完了フラ
グ全発生する。データ・トラック・インターフェース１
回路はデータ・トラック面からの直列情報を並クリ情報
に変換し、デ−タ・トラック・インターフェース２に与
え、画りがない場合に、ルＡＭ にＱ４き込ま第１る。
ＬＬＡＭのアドレス・カウンタは各データがアドレスｒ
ｃ＠ｐ込オねた砂、進めらねる。しかし、もしディスク
かｈＲＡＭへの伝送に陪しての再生時にフレーミング又
６パリテイ唱差が検出され第１ば、その勧ｆ’￥は中正
さｔｌ、その回ｙ６は上記動作ヶくり返すために次の１
１ｊ）ル１ｉｆｔが現ｔするのを待つ。この動作はパリ
ティ又はフレーミング誤差がない全６４バイトが受信さ
ね＾迄くり返さハ、次いでその動作完了フラグけＣＰＵ
に７・１シて現れる。回路がディスクから６４の俸綺的
バイｈｌ絖出すのｒ（失敗する之びに、もし使用さｔｌ
ている特犀データチャンネルの悪化ケ示すあるエラー・
カウントｒ（達すると、過度エラー・フラグ金発生する
エラー・カウンタを進める。
ｃ＠ｐ込オねた砂、進めらねる。しかし、もしディスク
かｈＲＡＭへの伝送に陪しての再生時にフレーミング又
６パリテイ唱差が検出され第１ば、その勧ｆ’￥は中正
さｔｌ、その回ｙ６は上記動作ヶくり返すために次の１
１ｊ）ル１ｉｆｔが現ｔするのを待つ。この動作はパリ
ティ又はフレーミング誤差がない全６４バイトが受信さ
ね＾迄くり返さハ、次いでその動作完了フラグけＣＰＵ
に７・１シて現れる。回路がディスクから６４の俸綺的
バイｈｌ絖出すのｒ（失敗する之びに、もし使用さｔｌ
ている特犀データチャンネルの悪化ケ示すあるエラー・
カウントｒ（達すると、過度エラー・フラグ金発生する
エラー・カウンタを進める。
第３４Ａ乃至第５５Ｄ図はＣ１’ＬＩ １０６ とデー
タ・トラック・インターフェース１２０のｌ（Ａ〜１間
のアドレス及びデータ母線１０５間の情報の訛れを制御
する崗ｊ４Ｐ回Ｍｋ示Ｌ２ており、アドレス及び母線ラ
イン１０５は図（第３４Ａ及び３４１）図）のｌｌ１Ｑ
端に示されていて、夫々左側（第３４Ａ図）上のＣＰＵ
１０６から右側（第３４Ｄ図）上のＣＰＵヘゲートされ
ているデータ金示している。１６ラインはインターフェ
ース可能化ライン１５０１が＋動制御化スイッチにより
高レベルにされる時、ナントゲート１５００によってゲ
ートされる。このラインの目的は＠瞳の演′）！部でな
い手段によってテストされる時、インターフェースを不
能化することである。インターフェースｉ＝’Ｊ能化ラ
イン１５０１はま几ナントゲート１５０２及び１５０５
に延長しており、通常動作時に高レベルであって、回路
全母線ライン１０５から分離することがＦｉｒ望される
時のテスト時にのみ低レベルとなる。ナンドケート１５
０２はＣＰＵ １０６の制御ライン１４４に結合され之
母線データイン及び母線データアウト制御ライン１５０
４及び１５０５に接続さハ、ライン１５０６及び１５０
７上に１ノツト・データ・インＩ及び１ノツト・データ
・アウト′信号ｒ発生する。ナントゲート１５０３は（
、’ Ｐ Ｕインターフェース１０８（第８図）の装置
選択ライン１５１０゜１５１１及び１５１２によって供
給される他の入力を有し、ライン１５１８．１５１９．
１５２０．１５２１．１５２２及び１５２５上に制御信
号を発生するため、ノット・データ・イン及びノット・
データ・アウトライン１５０６及び１５０７と一緒に、
一連のナンドデー） １５１６を介してゲートされるラ
イン１５１３．１５１４及び１５１５に出力全発生する
。これらのラインは第３４Ｂ乃至３４Ｄ図に示す回路中
の他の位１Ｋに信号金与え、債に説明する＋＋Φ作全行
なうｔめの論理条件を満足する。ライン１５１８は、デ
ィスク駆動装置からのデータがルＡＭｔ５３３に誓き込
まれるべきである時に生じるライン１５０４上のＢＤｉ
Ｎ及びライン１５１０上のＢＤＣｌが能動であるとさ、
能動である。ライン１５１９は、凡Ａ６ｉ中のデ・−夕
がＣＰＵ１０６Ｖこ送られるべきであるときに生じるラ
イン１５０４上のＢＤｉＮ及びライン１５１１上のＢｌ
）Ｃ２が能動であるとき、能動である。ライン１５２０
はインターフェース論理の状態に関連す々データがＣＰ
Ｕ １０６に送られる時に生じるライン１５０４上のＢ
ＤＩＮ及びライン１５１２上のＢＤＣ３が能動であると
き能動である。ライフ １５２１は、ＣＰＵからのデー
タが）（、ＡＭ １５３５ Ｋ送られるべき時に生じる
ライン１５０５上のＢ １） Ｏｕ Ｔ及びライン１５
１０上のＢＤＣ１が能動であるとき、能動である。ライ
ン１５２２は、データがＣＰＵ １０６から、ディスク
−ＲＡＭ又はＲＡＭ−ディスク・モードの動作全指冗し
使用されるべ′ｆ！ｇｉ動装置及びチャンネル全示すデ
ータ・トラック回路に送られている時に生じるライン１
５０５上のＢＤＯＵＴ及びライン１５１１上のＢｌ）Ｃ
２が能動のとき、能動である。ライン１５２３は、装置
選択ライン１５１２及び母線データ・アウトライン１５
０４が能動の時に生じるリセットパルス全ライン１５２
５ａに与えるため、下方のノアゲ−ト１５２５に延長し
ている。リセットパルスはデータ・トラック・インター
フェース１及び２中の論理回路を、ＣＰＵ１０６とデー
タ・トラック面間でインターフェース動作を行なう几め
に初期状態にセットする。またリセットパルスはＣＰＵ
１０６ カラライン１５２６上に受信された母線開始命
令の存在時に発生される。前述し丸ように母線開始命令
はその論理を、例えばスタート・アップ時に既知状態に
セットするために使用される。
タ・トラック・インターフェース１２０のｌ（Ａ〜１間
のアドレス及びデータ母線１０５間の情報の訛れを制御
する崗ｊ４Ｐ回Ｍｋ示Ｌ２ており、アドレス及び母線ラ
イン１０５は図（第３４Ａ及び３４１）図）のｌｌ１Ｑ
端に示されていて、夫々左側（第３４Ａ図）上のＣＰＵ
１０６から右側（第３４Ｄ図）上のＣＰＵヘゲートされ
ているデータ金示している。１６ラインはインターフェ
ース可能化ライン１５０１が＋動制御化スイッチにより
高レベルにされる時、ナントゲート１５００によってゲ
ートされる。このラインの目的は＠瞳の演′）！部でな
い手段によってテストされる時、インターフェースを不
能化することである。インターフェースｉ＝’Ｊ能化ラ
イン１５０１はま几ナントゲート１５０２及び１５０５
に延長しており、通常動作時に高レベルであって、回路
全母線ライン１０５から分離することがＦｉｒ望される
時のテスト時にのみ低レベルとなる。ナンドケート１５
０２はＣＰＵ １０６の制御ライン１４４に結合され之
母線データイン及び母線データアウト制御ライン１５０
４及び１５０５に接続さハ、ライン１５０６及び１５０
７上に１ノツト・データ・インＩ及び１ノツト・データ
・アウト′信号ｒ発生する。ナントゲート１５０３は（
、’ Ｐ Ｕインターフェース１０８（第８図）の装置
選択ライン１５１０゜１５１１及び１５１２によって供
給される他の入力を有し、ライン１５１８．１５１９．
１５２０．１５２１．１５２２及び１５２５上に制御信
号を発生するため、ノット・データ・イン及びノット・
データ・アウトライン１５０６及び１５０７と一緒に、
一連のナンドデー） １５１６を介してゲートされるラ
イン１５１３．１５１４及び１５１５に出力全発生する
。これらのラインは第３４Ｂ乃至３４Ｄ図に示す回路中
の他の位１Ｋに信号金与え、債に説明する＋＋Φ作全行
なうｔめの論理条件を満足する。ライン１５１８は、デ
ィスク駆動装置からのデータがルＡＭｔ５３３に誓き込
まれるべきである時に生じるライン１５０４上のＢＤｉ
Ｎ及びライン１５１０上のＢＤＣｌが能動であるとさ、
能動である。ライン１５１９は、凡Ａ６ｉ中のデ・−夕
がＣＰＵ１０６Ｖこ送られるべきであるときに生じるラ
イン１５０４上のＢＤｉＮ及びライン１５１１上のＢｌ
）Ｃ２が能動であるとき、能動である。ライン１５２０
はインターフェース論理の状態に関連す々データがＣＰ
Ｕ １０６に送られる時に生じるライン１５０４上のＢ
ＤＩＮ及びライン１５１２上のＢＤＣ３が能動であると
き能動である。ライフ １５２１は、ＣＰＵからのデー
タが）（、ＡＭ １５３５ Ｋ送られるべき時に生じる
ライン１５０５上のＢ １） Ｏｕ Ｔ及びライン１５
１０上のＢＤＣ１が能動であるとき、能動である。ライ
ン１５２２は、データがＣＰＵ １０６から、ディスク
−ＲＡＭ又はＲＡＭ−ディスク・モードの動作全指冗し
使用されるべ′ｆ！ｇｉ動装置及びチャンネル全示すデ
ータ・トラック回路に送られている時に生じるライン１
５０５上のＢＤＯＵＴ及びライン１５１１上のＢｌ）Ｃ
２が能動のとき、能動である。ライン１５２３は、装置
選択ライン１５１２及び母線データ・アウトライン１５
０４が能動の時に生じるリセットパルス全ライン１５２
５ａに与えるため、下方のノアゲ−ト１５２５に延長し
ている。リセットパルスはデータ・トラック・インター
フェース１及び２中の論理回路を、ＣＰＵ１０６とデー
タ・トラック面間でインターフェース動作を行なう几め
に初期状態にセットする。またリセットパルスはＣＰＵ
１０６ カラライン１５２６上に受信された母線開始命
令の存在時に発生される。前述し丸ように母線開始命令
はその論理を、例えばスタート・アップ時に既知状態に
セットするために使用される。
アドレス及びデータ母線ライン１０５上のＣＰＵからの
データはナンドデー） １５００に介してゲートさね、
一連のナンドデー）１５３１に延長しているライン１５
３０上に埃り、 該ゲートは、ライン１５２１が適当な
装置選択信号及び母線データ・アウト制御信号の受信に
より能動である時、ライン１５３２上のデータをランダ
ム・アクセス・メモリ１５５５の入力中にゲートする。
データはナンドデー） １５００に介してゲートさね、
一連のナンドデー）１５３１に延長しているライン１５
３０上に埃り、 該ゲートは、ライン１５２１が適当な
装置選択信号及び母線データ・アウト制御信号の受信に
より能動である時、ライン１５３２上のデータをランダ
ム・アクセス・メモリ１５５５の入力中にゲートする。
従ってＣＰＵ １０６からのデータは、デー） １５５
１が可能化され書き込み命令がナンドデー） １５３５
からライン１５５４上に現れる時ンこ几ＡＭＫ書き込ま
れ得る。該ナントゲートはデータ・トラック・インター
フェース１から受信さｉするライン１５２９上の３８Ｃ
基準クロック信号によりクロックされる４つのＦ’、Ｆ
、１５３７から成るシフトレジスタから来るライン１５
２１及び１５３６Ｖこ工って供＠てれる入力音Ｍする。
１が可能化され書き込み命令がナンドデー） １５３５
からライン１５５４上に現れる時ンこ几ＡＭＫ書き込ま
れ得る。該ナントゲートはデータ・トラック・インター
フェース１から受信さｉするライン１５２９上の３８Ｃ
基準クロック信号によりクロックされる４つのＦ’、Ｆ
、１５３７から成るシフトレジスタから来るライン１５
２１及び１５３６Ｖこ工って供＠てれる入力音Ｍする。
またそのシフトレジスタ１５５７はデータがＨ，ＡＭ
１５５３に誉さ込筐れｆｃ陵でＣＰＵに対する＃線応答
信号をライン１５４４上に与える。ＲＡ−Ｍ １５５３
にｉき込まれているＣＰＵからのデータの外にライン１
５２７が能動である時に生じるライン１７５０上に現れ
るディスク駆動装置からのデータＶｉＮＡＮＤデー）
１５４３が可能化される時、ｌＬＡＭ１５３３にＶき込
まれ、このことは回路がディスク−ラム・モードで動作
している時に生じる。
１５５３に誉さ込筐れｆｃ陵でＣＰＵに対する＃線応答
信号をライン１５４４上に与える。ＲＡ−Ｍ １５５３
にｉき込まれているＣＰＵからのデータの外にライン１
５２７が能動である時に生じるライン１７５０上に現れ
るディスク駆動装置からのデータＶｉＮＡＮＤデー）
１５４３が可能化される時、ｌＬＡＭ１５３３にＶき込
まれ、このことは回路がディスク−ラム・モードで動作
している時に生じる。
グループ１５３０のうちの８本の低い値のビットライン
のみがナントゲート１５５１に延長しているが、１６ビ
ツトラインの全グループは下方の第５４Ｂ及び３４Ｃ図
に延長しており、６本の低いイｉｆｆのビットラインは
８デコーダ１５４ｏのうちの１対のものに接続されてい
るが、８本の剃い値のビットラインは他の対のラッチ１
５４２と共に１対のラアチ１５４１に接続されている。
のみがナントゲート１５５１に延長しているが、１６ビ
ツトラインの全グループは下方の第５４Ｂ及び３４Ｃ図
に延長しており、６本の低いイｉｆｆのビットラインは
８デコーダ１５４ｏのうちの１対のものに接続されてい
るが、８本の剃い値のビットラインは他の対のラッチ１
５４２と共に１対のラアチ１５４１に接続されている。
更に、６本のビットラインが、ライン１５２１の能動時
にアドレスライン１５４６にアドレス情報を４えるｍ５
４０図のナントゲート１５４５に延長している。ライン
１５４６はＲＡＭ １５５３のアドレス人力に接続され
ているアドレスラインを有している。このようにして、
ナントゲート１５３１からのデータは、書き込み命令が
ブの受取りと１ｍｉ時に回１１４０７上に駆動２ストロ
ーブ・パルスを生じる。１１ｆｆＪ様に、ＮＡＮＤゲー
ト１４０１と１３９４はＯＲゲデー １４０Ｂにその出
力全接続させて、遅延ストローブの受取りと同時に回線
１４０９上に駆動１ストローブ全生じる。駆動ストロー
ブの生Ｉｆｆ ｉ生じる各対のＮＡＮＤゲートの唯１つ
のＮＡＮＤゲートが関連するフリップ７０ツブにより可
能状態にされる。’ｒ’Ｆ１５８４に関して本文に記述
したように、）” Ｆ １３７５，１３８５および１３
８６により与えられる出力の論理的状態は、こね等の１
’Ｆがストローブ信号によりクロックされる時、ラッチ
１５５５の出力回線において存在するＣＰＬｈ０６Ｖ（
より与えられる制御０￥号に↓り決定される。回線１４
０７． １４０９および１４１０上の駆動ストローブは
、ディスク駆動部に対する駆動５ｙｎｃイに号のソース
として基準論理回路１２５Ａ又は１２５Ｂのいずｈかを
選択する九めの基準論理回路に接続される。
にアドレスライン１５４６にアドレス情報を４えるｍ５
４０図のナントゲート１５４５に延長している。ライン
１５４６はＲＡＭ １５５３のアドレス人力に接続され
ているアドレスラインを有している。このようにして、
ナントゲート１５３１からのデータは、書き込み命令が
ブの受取りと１ｍｉ時に回１１４０７上に駆動２ストロ
ーブ・パルスを生じる。１１ｆｆＪ様に、ＮＡＮＤゲー
ト１４０１と１３９４はＯＲゲデー １４０Ｂにその出
力全接続させて、遅延ストローブの受取りと同時に回線
１４０９上に駆動１ストローブ全生じる。駆動ストロー
ブの生Ｉｆｆ ｉ生じる各対のＮＡＮＤゲートの唯１つ
のＮＡＮＤゲートが関連するフリップ７０ツブにより可
能状態にされる。’ｒ’Ｆ１５８４に関して本文に記述
したように、）” Ｆ １３７５，１３８５および１３
８６により与えられる出力の論理的状態は、こね等の１
’Ｆがストローブ信号によりクロックされる時、ラッチ
１５５５の出力回線において存在するＣＰＬｈ０６Ｖ（
より与えられる制御０￥号に↓り決定される。回線１４
０７． １４０９および１４１０上の駆動ストローブは
、ディスク駆動部に対する駆動５ｙｎｃイに号のソース
として基準論理回路１２５Ａ又は１２５Ｂのいずｈかを
選択する九めの基準論理回路に接続される。
第３２Ｂ図において、出力回線についてこれ等が信号シ
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１５は、バス回答信号
？逆にＣＰＵに結合させるよう作用し、ＣＰＵインター
フェースからのゲートさ？＋た装置の選択人力回線の各
々からの入力を有するＯ几デー） １４１４から入る。
ステムにおいて行う諸機能に関して以下に記述する。図
の下部から説明すれば、回線１４１５は、バス回答信号
？逆にＣＰＵに結合させるよう作用し、ＣＰＵインター
フェースからのゲートさ？＋た装置の選択人力回線の各
々からの入力を有するＯ几デー） １４１４から入る。
バス回答信号は、アドレス指定された装置が連絡される
墨をＣＰＵ １０６に通知する。回Ｍ １４１５ Ｆ′
ｉ指令信号金、必要とてれる操作モード、即ち、Ｂ−Ｅ
モード、転送モード、テスト・モード又は記録に対する
ビデオ入力モードに従ってエンコード・スイッチ１２６
に結合する。回線１４６は５ｙｎｃソースとして基準５
ｙｎｃがビデオ５ｙｎｃのいずれかを使用するようにエ
ンコード・スイッチ１２６に指令を結合する。回線１４
１７は、再生チャンネルＡ、 Ｂ、又はＣに対する５つ
の駆動出力の１つを選択する次めの駆動選択信号を結合
し、５つの駆動のいずれがをチャンネルの１つ以上に結
合させる。回線１４１８は、自動画像レベル指令を、探
査操作が生じる時、即ちディスク駆動部における古生ヘ
ッドが１つのトラックから別のトラックへ移動している
時、４ｔ）生信号を有するチライン１５３４上に現れる
時、被アドレス位置においてＲＡＭ Ｋ 書き込まれう
る。ラム１５５３中のデータは第３３８図に示すデータ
・トラック・インターフェース１に延長しているライン
１７６０に接続されている出力ライン１５４８に介して
ディスク駆動装置に送出さｆ＋る。
墨をＣＰＵ １０６に通知する。回Ｍ １４１５ Ｆ′
ｉ指令信号金、必要とてれる操作モード、即ち、Ｂ−Ｅ
モード、転送モード、テスト・モード又は記録に対する
ビデオ入力モードに従ってエンコード・スイッチ１２６
に結合する。回線１４６は５ｙｎｃソースとして基準５
ｙｎｃがビデオ５ｙｎｃのいずれかを使用するようにエ
ンコード・スイッチ１２６に指令を結合する。回線１４
１７は、再生チャンネルＡ、 Ｂ、又はＣに対する５つ
の駆動出力の１つを選択する次めの駆動選択信号を結合
し、５つの駆動のいずれがをチャンネルの１つ以上に結
合させる。回線１４１８は、自動画像レベル指令を、探
査操作が生じる時、即ちディスク駆動部における古生ヘ
ッドが１つのトラックから別のトラックへ移動している
時、４ｔ）生信号を有するチライン１５３４上に現れる
時、被アドレス位置においてＲＡＭ Ｋ 書き込まれう
る。ラム１５５３中のデータは第３３８図に示すデータ
・トラック・インターフェース１に延長しているライン
１７６０に接続されている出力ライン１５４８に介して
ディスク駆動装置に送出さｆ＋る。
第３４Ｃ図に示すデコーダ１５４０Ｉｒｉ、ライン１５
２２及び１５３６がナントゲート１５５０．１５５１及
び１５５５に接続された出力を有する時、ライン１５３
０からの６個の低い次数のビットにより規定される２進
数を受信する。これらのゲートはライン１５５３゜１５
５４及び１５５５に出力を与える。ライン１５５３はラ
イン１５４１にこのランチに書き込まれるべきアドレス
を受信させる。ライン１５５４はＲＡＭ−ディスク・モ
ードの動作を指定する１対の出力ライン１５５８及び１
５５９を肩するＦ、 Ｆ’、 １５５７紮プリセツトす
る外に、ラッチ１５４２ｉ可能化する。同様ｒＣ１また
ライン１５５５げラッチ１５４２ｉセツトしディスク−
ＲＡＭモードの動作を指定する１対の出力ライン１５２
７及び１５２８に接続さ力るトゝ、ト１゜１５５８をプ
リセットする。ｈｌ、 ｖ、 １５４２の出力ライン１
５５９ａ、１５５９ｂ及び１５５９ｃはナントゲート１
６００ （第３４Ｅ図）に延長しており、データが記録
されるべき夫々の駆動装置を規定し、他の１”、 ｆ”
、 １５４２からの出力ライ：ｙ １５６０ａ、１５６
０ｂ及び１５６０Ｃは再生データ・トラック情報を処理
するために使用されるべきであるチャンネルＡ、Ｂ。
２２及び１５３６がナントゲート１５５０．１５５１及
び１５５５に接続された出力を有する時、ライン１５３
０からの６個の低い次数のビットにより規定される２進
数を受信する。これらのゲートはライン１５５３゜１５
５４及び１５５５に出力を与える。ライン１５５３はラ
イン１５４１にこのランチに書き込まれるべきアドレス
を受信させる。ライン１５５４はＲＡＭ−ディスク・モ
ードの動作を指定する１対の出力ライン１５５８及び１
５５９を肩するＦ、 Ｆ’、 １５５７紮プリセツトす
る外に、ラッチ１５４２ｉ可能化する。同様ｒＣ１また
ライン１５５５げラッチ１５４２ｉセツトしディスク−
ＲＡＭモードの動作を指定する１対の出力ライン１５２
７及び１５２８に接続さ力るトゝ、ト１゜１５５８をプ
リセットする。ｈｌ、 ｖ、 １５４２の出力ライン１
５５９ａ、１５５９ｂ及び１５５９ｃはナントゲート１
６００ （第３４Ｅ図）に延長しており、データが記録
されるべき夫々の駆動装置を規定し、他の１”、 ｆ”
、 １５４２からの出力ライ：ｙ １５６０ａ、１５６
０ｂ及び１５６０Ｃは再生データ・トラック情報を処理
するために使用されるべきであるチャンネルＡ、Ｂ。
又はＣの伺れかを規定するナントゲートｌ５７２（第３
４Ｂ図）のうちの３つに延長している。
４Ｂ図）のうちの３つに延長している。
ラッチ１５４１は、ライン１５１９がＫＡＭアドレス入
力に延長しているライン１５４６にアドレス情報全通過
させるために能動である時、ナントゲート１ｓ ｂ ｓ
Ｋよってゲートされるライン１５６２上にアドレス情
報を与える。これにエリディスクからのデータを宮むＲ
入Ｍ１５５３を読出す命令が発生される。ライン１５４
６は、ＲＡＭＩ／（行く他に、またライン１５１９によ
り用゛能化さ引て、関連出力ナンドケー） １５６６が
ライン１５６７によってｏｊ能化される時、ＣＰＵアド
レス及びデータ母線ライン１０５上にアドレス情報をゲ
ートするナントゲート１５６５に接続されている。ライ
ン１５６７す、（母線データ・イン命令及び適当な装置
選択信号から発生される）ライン１５１９及び１５２０
の何れかがライン１５６８上のインターフェース可能化
信号と一緒に現れる時に能動である。ライン１５６８は
、操１’Ｉｉ員によってケーブル・コネクタ１５６９に
接続できる試験装置により与えらｔする試験動作時を除
いて一般に低レベルである。
力に延長しているライン１５４６にアドレス情報全通過
させるために能動である時、ナントゲート１ｓ ｂ ｓ
Ｋよってゲートされるライン１５６２上にアドレス情
報を与える。これにエリディスクからのデータを宮むＲ
入Ｍ１５５３を読出す命令が発生される。ライン１５４
６は、ＲＡＭＩ／（行く他に、またライン１５１９によ
り用゛能化さ引て、関連出力ナンドケー） １５６６が
ライン１５６７によってｏｊ能化される時、ＣＰＵアド
レス及びデータ母線ライン１０５上にアドレス情報をゲ
ートするナントゲート１５６５に接続されている。ライ
ン１５６７す、（母線データ・イン命令及び適当な装置
選択信号から発生される）ライン１５１９及び１５２０
の何れかがライン１５６８上のインターフェース可能化
信号と一緒に現れる時に能動である。ライン１５６８は
、操１’Ｉｉ員によってケーブル・コネクタ１５６９に
接続できる試験装置により与えらｔする試験動作時を除
いて一般に低レベルである。
高次舵アドレスビットはナンドデー） １５６５によっ
てアドレス及びデータ母線１０５上にゲートされるが、
ＫＡΔ１からのライン１５４８上の低次数ビット情報は
、８ビツトデータがライン１５７１ｉ介して母＃１０５
に送出されるようにライン１５１９に工って可能化され
る多数のナンドデー） １５７０により母−１０５にゲ
ートされる。ライン１５７１はまた他の組のナントゲー
ト１５７２の出力に延長しており、該ナントゲートはナ
ントゲート１５７２’ｉ可能化するライン１５２０が能
動の時に８つの低次数ビットの情報を与える。インター
フェース回路に関する状愈情＠ＦｉＣＰＵに送ることが
できる。例えは、データ・トラック・インターフェース
１２０がＲＡＭ−ディスク又はディスク−ラム・モード
で動作しているか否かに関する状態情報が送られ、イン
ターフェース１２０がディスクからデータＫｌ−［出す
か又はデータをディスクに与えるか否かにより第５４ｇ
−３４Ｈ図に示すインターフェース回路によって発生さ
れ、ライン１５２４上のプログレス（ｇ号中の動作をラ
イン１５２８ に与えらねる。過度読出しエラー状態は
、第３４Ｅ−ｓ４Ｈ図Ｖこ示すインターフェース回路か
らのライン１５４９上の動作完了信号及び情報を再生す
る友めに１１１１のチャンネルが選択され九がおられす
信号と共に、過度読出しエラー検出器１６５４ （第３
４１４図）からライン１５４７上に与えられる。
てアドレス及びデータ母線１０５上にゲートされるが、
ＫＡΔ１からのライン１５４８上の低次数ビット情報は
、８ビツトデータがライン１５７１ｉ介して母＃１０５
に送出されるようにライン１５１９に工って可能化され
る多数のナンドデー） １５７０により母−１０５にゲ
ートされる。ライン１５７１はまた他の組のナントゲー
ト１５７２の出力に延長しており、該ナントゲートはナ
ントゲート１５７２’ｉ可能化するライン１５２０が能
動の時に８つの低次数ビットの情報を与える。インター
フェース回路に関する状愈情＠ＦｉＣＰＵに送ることが
できる。例えは、データ・トラック・インターフェース
１２０がＲＡＭ−ディスク又はディスク−ラム・モード
で動作しているか否かに関する状態情報が送られ、イン
ターフェース１２０がディスクからデータＫｌ−［出す
か又はデータをディスクに与えるか否かにより第５４ｇ
−３４Ｈ図に示すインターフェース回路によって発生さ
れ、ライン１５２４上のプログレス（ｇ号中の動作をラ
イン１５２８ に与えらねる。過度読出しエラー状態は
、第３４Ｅ−ｓ４Ｈ図Ｖこ示すインターフェース回路か
らのライン１５４９上の動作完了信号及び情報を再生す
る友めに１１１１のチャンネルが選択され九がおられす
信号と共に、過度読出しエラー検出器１６５４ （第３
４１４図）からライン１５４７上に与えられる。
上記回路が几ＡＭ−ディスク又はディスク−ＲＡＭ・モ
ードでｌＮｈ作している時、ノアデー） １５７４はコ
ネクタ１５７８及び１５７９にエリ発生されるライン１
５７７上に現れるアドレス情報？デートする多数のナン
トゲート１５７６ｉ可能化するライン１５７５上の出力
ｔ”４Ｔする。カウンタはライン１６３９又は１６９１
（第３４Ｈ図）を介して入力ライン１５８２に与えら
れるカウント増加信号の制御により６４アドレスで直列
にカウントする。増加カウンタ几ＡＭからディスクに又
はその逆に与えらｔするべき情報を選択する。そのカウ
ンタは第５４Ｂ−６ａＨ図に示す回路によってライン１
５３Ｂ （第６４ド図）上に与えらねる信号によりクリ
アさねる。出力１５７７は、アドレス・カウンタがカウ
ント６３以下であること？示す信号をライン１５８０上
に、またアドレス・カウンタがカウント６４より大きい
か又はこねにぐ）しい場合にライン１５８１上に信号全
発生するためにゲートでれる。これらの表示は第３４Ｅ
−３４Ｈ７図Ｖこ示し鏝述芒れる回路によって使用され
ゐ。
ードでｌＮｈ作している時、ノアデー） １５７４はコ
ネクタ１５７８及び１５７９にエリ発生されるライン１
５７７上に現れるアドレス情報？デートする多数のナン
トゲート１５７６ｉ可能化するライン１５７５上の出力
ｔ”４Ｔする。カウンタはライン１６３９又は１６９１
（第３４Ｈ図）を介して入力ライン１５８２に与えら
れるカウント増加信号の制御により６４アドレスで直列
にカウントする。増加カウンタ几ＡＭからディスクに又
はその逆に与えらｔするべき情報を選択する。そのカウ
ンタは第５４Ｂ−６ａＨ図に示す回路によってライン１
５３Ｂ （第６４ド図）上に与えらねる信号によりクリ
アさねる。出力１５７７は、アドレス・カウンタがカウ
ント６３以下であること？示す信号をライン１５８０上
に、またアドレス・カウンタがカウント６４より大きい
か又はこねにぐ）しい場合にライン１５８１上に信号全
発生するためにゲートでれる。これらの表示は第３４Ｅ
−３４Ｈ７図Ｖこ示し鏝述芒れる回路によって使用され
ゐ。
第２データ・トラック・インターフェースの一部の単一
亙気概略図全一緒に含む第３４ｇ乃至３４８図に関し、
全部の合成図（第５４に−４４１−１図）は２つのｍｌ
１分７Ｍするものと一般ｖＣは考えることができる。下
方部分はディスク・データ・トラック面ＫＯＵ２録する
ためＲＡＭ １５５３からの皿列データが１α列フオー
ムに変換器れる場せに、ＲＡＭ−ディスク・モード’ｋ
１Ｉｌｌ制御するためのものである。その回路の下方
部分はディスク・データ・トラック面からのｙ１列情報
が並列情報に変換されてＲＡＭ１５３３に（トき込まれ
るディスク−ＲＡＭモードをＰＩＩＩ御する定めのもの
である。
亙気概略図全一緒に含む第３４ｇ乃至３４８図に関し、
全部の合成図（第５４に−４４１−１図）は２つのｍｌ
１分７Ｍするものと一般ｖＣは考えることができる。下
方部分はディスク・データ・トラック面ＫＯＵ２録する
ためＲＡＭ １５５３からの皿列データが１α列フオー
ムに変換器れる場せに、ＲＡＭ−ディスク・モード’ｋ
１Ｉｌｌ制御するためのものである。その回路の下方
部分はディスク・データ・トラック面からのｙ１列情報
が並列情報に変換されてＲＡＭ１５３３に（トき込まれ
るディスク−ＲＡＭモードをＰＩＩＩ御する定めのもの
である。
ＲＡＭ−ディスク・モードに関する第５４Ｅ図の上方部
分について、５つのナンドケート１６００の１つはｃＩ
Ｔ能化され、記録が行なわハる時に生じるナントゲート
１６００の１つへの他の人力が能動であるとさ、ノアデ
ー）１６０１ｉ満足させるため夫々の出力に信号を与え
る。従ってデータ・タイミング・パルスは駆鯛装賀が記
録している時にライン１６０２上に現れ、記録完了時に
消える。ディスク・データ・トラック面に６じ鱈される
べきデータは垂直ブランキング期間時に記録されず、ま
友同期胎が押入された後、それを目ピ録することは′Ｐ
ＪＴ望されない。従ってライン１６ｏ２上のデータ・タ
イミング・パルスはナントゲート１６０５Ｖｃｊ＆長し
ており、その出力はライン１５３８上の凡ＡＭ−ディス
ク・モード人力が能動である時に生じるＲＡ五〜１−テ
ィスフ動作が進行中で、ライン１６０５は、垂直ブラン
キング中にないことを示すイぎ号システムからの結果、
真であることを示す。従ってナントゲート１６０５の出
力は同期語ゲートが終了した後に１つのクロックパルス
′ｊｚｒ：満足する他の入力ライン１６ｏ６全４１する
ナントゲート１６０８へのライン１６ｏ４に埃ｉ′しる
。
分について、５つのナンドケート１６００の１つはｃＩ
Ｔ能化され、記録が行なわハる時に生じるナントゲート
１６００の１つへの他の人力が能動であるとさ、ノアデ
ー）１６０１ｉ満足させるため夫々の出力に信号を与え
る。従ってデータ・タイミング・パルスは駆鯛装賀が記
録している時にライン１６０２上に現れ、記録完了時に
消える。ディスク・データ・トラック面に６じ鱈される
べきデータは垂直ブランキング期間時に記録されず、ま
友同期胎が押入された後、それを目ピ録することは′Ｐ
ＪＴ望されない。従ってライン１６ｏ２上のデータ・タ
イミング・パルスはナントゲート１６０５Ｖｃｊ＆長し
ており、その出力はライン１５３８上の凡ＡＭ−ディス
ク・モード人力が能動である時に生じるＲＡ五〜１−テ
ィスフ動作が進行中で、ライン１６０５は、垂直ブラン
キング中にないことを示すイぎ号システムからの結果、
真であることを示す。従ってナントゲート１６０５の出
力は同期語ゲートが終了した後に１つのクロックパルス
′ｊｚｒ：満足する他の入力ライン１６ｏ６全４１する
ナントゲート１６０８へのライン１６ｏ４に埃ｉ′しる
。
エンコーダ９６からの同期語ゲートイｇ号は、同期語ゲ
ートが停止された陵、１パルスが真であるＦ、Ｆ、１６
１０〜ナントゲート１６１１をプリセットするように欅
力作するＦ、１；’、 １６０９￥ｃ−七するシフトレ
ジスタを介してクロックされるライン１６ｏ７に与えら
れる。従ってナントゲート１６０８の出力は同期語の終
りで記卸シーケンス全開始する。ナントゲート１６０５
からのライン１６１！Ｓｆｌナンドゲー） １６１５へ
の出力を有し、ライン１６１６上にクリア・アドレス・
カウンタパルスを与えるＦ、１４１゜１６１４から成る
シフト・レジスタに至り、該ライン１６１６ｉ６４アド
レス・カウント・シーケンスに対して準備するようにカ
ウンタをクリアする第３４Ｃ及び５４Ｄ図に示すアドレ
スカウンタ１５７８及び１５７９の入力ライン１５８５
に延長している。またシフトレジスタ１６１４はクリア
・アドレス・カウンタパルスが発生された較で、ライン
１６１９上の信号でナントゲート１６１８に接続畑第１
、ライン１６１９は並列データが何す１かのアドレスに
対しＩＬＡＭ １５３５の出力上に現ｔでいることをデ
ータ・トラック面１中の並列−直列変換器に通知するデ
ータ・プレゼント信号全ライン１６２２に発生する１”
、Ｆ、１６２１から成るシフトレジスタ金クロックする
ノアゲート１６２０に接続されている。シフトレ’）ス
タｒ、ＬＰ、 Ｆ、 １６２５から成り、そのシフトレ
ジスタの出力は、第５４Ｄ図からの入力ライン１５８゜
によって与えられるカウンタのアドレスが６３以下であ
るか否かを決めるｆｃめの試験？行なうナントゲート１
６２７の１つの入力全可能化するライン１６２６上に現
れる。
ートが停止された陵、１パルスが真であるＦ、Ｆ、１６
１０〜ナントゲート１６１１をプリセットするように欅
力作するＦ、１；’、 １６０９￥ｃ−七するシフトレ
ジスタを介してクロックされるライン１６ｏ７に与えら
れる。従ってナントゲート１６０８の出力は同期語の終
りで記卸シーケンス全開始する。ナントゲート１６０５
からのライン１６１！Ｓｆｌナンドゲー） １６１５へ
の出力を有し、ライン１６１６上にクリア・アドレス・
カウンタパルスを与えるＦ、１４１゜１６１４から成る
シフト・レジスタに至り、該ライン１６１６ｉ６４アド
レス・カウント・シーケンスに対して準備するようにカ
ウンタをクリアする第３４Ｃ及び５４Ｄ図に示すアドレ
スカウンタ１５７８及び１５７９の入力ライン１５８５
に延長している。またシフトレジスタ１６１４はクリア
・アドレス・カウンタパルスが発生された較で、ライン
１６１９上の信号でナントゲート１６１８に接続畑第１
、ライン１６１９は並列データが何す１かのアドレスに
対しＩＬＡＭ １５３５の出力上に現ｔでいることをデ
ータ・トラック面１中の並列−直列変換器に通知するデ
ータ・プレゼント信号全ライン１６２２に発生する１”
、Ｆ、１６２１から成るシフトレジスタ金クロックする
ノアゲート１６２０に接続されている。シフトレ’）ス
タｒ、ＬＰ、 Ｆ、 １６２５から成り、そのシフトレ
ジスタの出力は、第５４Ｄ図からの入力ライン１５８゜
によって与えられるカウンタのアドレスが６３以下であ
るか否かを決めるｆｃめの試験？行なうナントゲート１
６２７の１つの入力全可能化するライン１６２６上に現
れる。
もしそのアドレスが６５以下であると、ライン１６２９
はナントゲート１６３２に至るライン１６３１上の出力
を有するＦ”、）’、１６３０’ｉプリセットし、該ナ
ントゲートはＦ、 Ｆ、１６３４により発生されるデー
タが並列−直列変換器によってとられかつ入力データが
ライン１６３５上で取られること１６られすライン１６
５５上の信号を待つ。データがとらｈると、ナントゲー
ト１６５２は真で、１＝’、 Ｆ、 １６３８へのライ
ン１６３７上に出力を与える。該Ｆ、１”、１６３８は
ライン１６３９’ｉ介してアドレス・カウンタを増加さ
せ、またデータ・プレゼント信号をライン１６２２上に
発生するノアゲート１６２０に延長している出力ライン
１６４２ ’ｉ有するＦ、Ｆ、１６４１へ延びるライン
’ｌ６４０ｔ−有する。従って１−ＬＡＭ１５３３の全
アドレスでのデータがクロックアウトされる迄、記録さ
れるべきアドレス０〜６５がクロックされる。アドレス
６３に達すると、ナントゲート１６２７は満足さねず、
その回路は再開するために次の同期語ゲート金時つのみ
である。データ・タイミングパルスが消えると、ナント
ゲート１６４５Ｖ′ｉｈ’Ｊ”。
はナントゲート１６３２に至るライン１６３１上の出力
を有するＦ”、）’、１６３０’ｉプリセットし、該ナ
ントゲートはＦ、 Ｆ、１６３４により発生されるデー
タが並列−直列変換器によってとられかつ入力データが
ライン１６３５上で取られること１６られすライン１６
５５上の信号を待つ。データがとらｈると、ナントゲー
ト１６５２は真で、１＝’、 Ｆ、 １６３８へのライ
ン１６３７上に出力を与える。該Ｆ、１”、１６３８は
ライン１６３９’ｉ介してアドレス・カウンタを増加さ
せ、またデータ・プレゼント信号をライン１６２２上に
発生するノアゲート１６２０に延長している出力ライン
１６４２ ’ｉ有するＦ、Ｆ、１６４１へ延びるライン
’ｌ６４０ｔ−有する。従って１−ＬＡＭ１５３３の全
アドレスでのデータがクロックアウトされる迄、記録さ
れるべきアドレス０〜６５がクロックされる。アドレス
６３に達すると、ナントゲート１６２７は満足さねず、
その回路は再開するために次の同期語ゲート金時つのみ
である。データ・タイミングパルスが消えると、ナント
ゲート１６４５Ｖ′ｉｈ’Ｊ”。
１６４６から成るシフト・レジスタを介して２つのクロ
ックパルスの後で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了したこと金示す信号
を発生する几めナンドデー） １６４５の出力がＦ、）
’、１６４７ｉプリセットする。
ックパルスの後で満足される。ナントゲート１６４５の
出力はＲＡＭ−ディスク動作が完了したこと金示す信号
を発生する几めナンドデー） １６４５の出力がＦ、）
’、１６４７ｉプリセットする。
ディスク−ＲＡＭモード時の回路の動作を示す図の下部
において、ライン１５２７上のディスク−ラム信号の存
在によ＃）第３４Ｇ及び３４８図に示すエラーカウンタ
１６５５をクリアする信号音ライン１６５２上に与える
）”Ｆ１６ｓ１がセットゼしめられる。エラーカウンタ
は完全な６４バイトシーケンスの恍出しが前述したよう
に７レーミング・エラー又はパリティエラーの存在によ
り中止されるトラック数を保持する。ディスクデータト
ランク面からＲＡＭに再生きれるべきデータは、ライン
１６０５上の垂直ブランキング信号でないものがデータ
・トラック・インターフェース１によってライン１６５
７上に与えられるライン表示信号により供給さｔｌめ他
の入カケ有するナントゲート１６５６に与えられる。
において、ライン１５２７上のディスク−ラム信号の存
在によ＃）第３４Ｇ及び３４８図に示すエラーカウンタ
１６５５をクリアする信号音ライン１６５２上に与える
）”Ｆ１６ｓ１がセットゼしめられる。エラーカウンタ
は完全な６４バイトシーケンスの恍出しが前述したよう
に７レーミング・エラー又はパリティエラーの存在によ
り中止されるトラック数を保持する。ディスクデータト
ランク面からＲＡＭに再生きれるべきデータは、ライン
１６０５上の垂直ブランキング信号でないものがデータ
・トラック・インターフェース１によってライン１６５
７上に与えられるライン表示信号により供給さｔｌめ他
の入カケ有するナントゲート１６５６に与えられる。
従ってナントゲート１６５６は垂直ブランキング時に生
じる（”Ｉ ？かの同期柑又はライン表示７拒絶する。
じる（”Ｉ ？かの同期柑又はライン表示７拒絶する。
ナントゲート１６５６が満足さえると、自クリラインＩ
Ｄ信号が存在していること′ｔ−表示し、ラインはＦＦ
１６６０，１６６１及び１６６２を有するシフトレジス
タの一部から成るＦＦ１６５９をクロック、そのＦＦ１
６５９及び１６６１Ｖｉデイスクより読み出されている
データからとり出されるクロックライン１６６３によっ
てクロックされる。直列ラインＩＤ信号がライン１６５
８に現れると、シフトレジスタはライン１６６４にクリ
ア・アドレス・カウンタ命令をライン１６６４に与え、
かつナントゲート１６６６の一人力に延長しているライ
ン１６６５に直列−並列変換開始命令全島える。１２ク
ロックサイクル時に、そのデータは直列−並列変換器中
にクロックされる。即ち８ビツトデータ、１スタートビ
ツト、２ストツプビツト、１パリテイピツト、ライン１
６６７上のデータ利用可能フラグが発生され、ナントゲ
ート１６６６が満足でれて、パルスがクロックされた瞳
に）ｉ’Ｆ１６７１から成るシフトレジスタに工り満足
さねる他の入力ｔ−有する他のナントゲート１６７０に
ライン１６６９上の（ｇ号上与える。
Ｄ信号が存在していること′ｔ−表示し、ラインはＦＦ
１６６０，１６６１及び１６６２を有するシフトレジス
タの一部から成るＦＦ１６５９をクロック、そのＦＦ１
６５９及び１６６１Ｖｉデイスクより読み出されている
データからとり出されるクロックライン１６６３によっ
てクロックされる。直列ラインＩＤ信号がライン１６５
８に現れると、シフトレジスタはライン１６６４にクリ
ア・アドレス・カウンタ命令をライン１６６４に与え、
かつナントゲート１６６６の一人力に延長しているライ
ン１６６５に直列−並列変換開始命令全島える。１２ク
ロックサイクル時に、そのデータは直列−並列変換器中
にクロックされる。即ち８ビツトデータ、１スタートビ
ツト、２ストツプビツト、１パリテイピツト、ライン１
６６７上のデータ利用可能フラグが発生され、ナントゲ
ート１６６６が満足でれて、パルスがクロックされた瞳
に）ｉ’Ｆ１６７１から成るシフトレジスタに工り満足
さねる他の入力ｔ−有する他のナントゲート１６７０に
ライン１６６９上の（ｇ号上与える。
ナントゲート１６７０の出力はライン１６７２上に現れ
て、ＲＡＭに利用データが挿入されると、何れの誤りが
現れているか否かを知るため効果的に試験する。従って
ライン１６７２Ｈ、パリティ・エラー又はフレーミング
・エラーもナントゲート１６７３への出力１６７８を４
ずするノアデー） １６７７に至るライン１６７５．１
６７６から現れない時、ライン１６７４上に何らの誤り
表示も与えないナンドデー） １６７５の一人力に供給
する。
て、ＲＡＭに利用データが挿入されると、何れの誤りが
現れているか否かを知るため効果的に試験する。従って
ライン１６７２Ｈ、パリティ・エラー又はフレーミング
・エラーもナントゲート１６７３への出力１６７８を４
ずするノアデー） １６７７に至るライン１６７５．１
６７６から現れない時、ライン１６７４上に何らの誤り
表示も与えないナンドデー） １６７５の一人力に供給
する。
バＩＪ ｆイ・エラー又ｄ７レーミング・エラーが生じ
る場合、ライン１６７２上のテストパルスと一緒にライ
ン１６７８は、）’Ｆ’１６８２にクロックされるＦＦ
１６５９をプリセットし、ノアデー１−１６８４及びラ
イン１６８５ｉ介してＦＦ１６６２をクリアする外に、
エラーカウンタ１６５３を増加させる偏力をライン１６
８３に与えるナンドデー） １６８０をｘ′ｉＩｔ足さ
せる。次いで＃’Ｆｊ６６２は直タＩノー並列使換停止
信号をライン１６８６に与えてその動作を中止する。
る場合、ライン１６７２上のテストパルスと一緒にライ
ン１６７８は、）’Ｆ’１６８２にクロックされるＦＦ
１６５９をプリセットし、ノアデー１−１６８４及びラ
イン１６８５ｉ介してＦＦ１６６２をクリアする外に、
エラーカウンタ１６５３を増加させる偏力をライン１６
８３に与えるナンドデー） １６８０をｘ′ｉＩｔ足さ
せる。次いで＃’Ｆｊ６６２は直タＩノー並列使換停止
信号をライン１６８６に与えてその動作を中止する。
そのシーケンスはライン１６５８上に他の直列同期語が
現れると直ぐに再開する。もし伺らの誤りも検出されな
いと、ライン１６７４は出力をナンドゲ−）１６８９及
び１６９０に与えるＦ’Ｌ”１６８８及び１６８７から
成るシフトレジスタ金プリセットする。ナントゲート１
６８９は第３４ｈ１図に示すＩ（、ＡＭ Ｋ Ｗき込み
可能化パルスを与えるが、ナントゲート１６９０からの
ライン１６９１上の信号はディスクから次の情報バイト
全受信し、それ（Ｉ−ＩＬＡＭ中の次のアドレスに負荷
するためアドレスカウンタを増加させる。
現れると直ぐに再開する。もし伺らの誤りも検出されな
いと、ライン１６７４は出力をナンドゲ−）１６８９及
び１６９０に与えるＦ’Ｌ”１６８８及び１６８７から
成るシフトレジスタ金プリセットする。ナントゲート１
６８９は第３４ｈ１図に示すＩ（、ＡＭ Ｋ Ｗき込み
可能化パルスを与えるが、ナントゲート１６９０からの
ライン１６９１上の信号はディスクから次の情報バイト
全受信し、それ（Ｉ−ＩＬＡＭ中の次のアドレスに負荷
するためアドレスカウンタを増加させる。
ディスク駆動インターフェース
ディスク小１初装宵をアドレス及びデータ母線１０５に
インターフェースする回ｍ’ｋ、＠８図のコンピュータ
制御システムブロック図に示すディスク駆動インターフ
ェース回路１１８の電気的概略図を含む１ｌｌｓＡ及び
３５８図ｆｊ：＃照して説明する。
インターフェースする回ｍ’ｋ、＠８図のコンピュータ
制御システムブロック図に示すディスク駆動インターフ
ェース回路１１８の電気的概略図を含む１ｌｌｓＡ及び
３５８図ｆｊ：＃照して説明する。
アドレス及びデータ母、Ｉｌｉｏｓｇ介してＣ１−’Ｕ
１０６によって与えるデータは第３５Ａ図の左側の回
路に入り、ワンショット・マルチバイブレータ１４４２
がライン１４４４上のＣＰ［Ｊ １０６からの母線デー
タアウト命令信ちと一緒にＣＰＵインターフェース１０
８から装置選択ライン１４４３上に命令（ＤＲＶＧＯ）
を受信すると、関連ラッチ１４４０及び１４４１中に負
荷される。これによりナントゲート１４４５は満足され
て、ＢＬ）Ｉペイを号が現れる時、他の装置選択ライン
からライン１４４９，１４５０に同じような信号を発生
するように、Ｃ）’０１０６に送出される母線応答信号
を出力ライン１４４８上に発生するノアゲート１４４７
への人力である他に、ワンショット・マルチバイブレー
タ１４４２をトリガーする信号？ライン１４４６上に生
せしめる。ワンショット・マルチバイブレータ１４４２
の出力はライン１４５２上に現ね、データ及びアドレス
母線ライン１０５上に現ねるデータを以てラッチに負荷
する。被ラッチ化情報は段違する第５５Ｂ図の右に砥侵
している出力ライン上に現ねる。
１０６によって与えるデータは第３５Ａ図の左側の回
路に入り、ワンショット・マルチバイブレータ１４４２
がライン１４４４上のＣＰ［Ｊ １０６からの母線デー
タアウト命令信ちと一緒にＣＰＵインターフェース１０
８から装置選択ライン１４４３上に命令（ＤＲＶＧＯ）
を受信すると、関連ラッチ１４４０及び１４４１中に負
荷される。これによりナントゲート１４４５は満足され
て、ＢＬ）Ｉペイを号が現れる時、他の装置選択ライン
からライン１４４９，１４５０に同じような信号を発生
するように、Ｃ）’０１０６に送出される母線応答信号
を出力ライン１４４８上に発生するノアゲート１４４７
への人力である他に、ワンショット・マルチバイブレー
タ１４４２をトリガーする信号？ライン１４４６上に生
せしめる。ワンショット・マルチバイブレータ１４４２
の出力はライン１４５２上に現ね、データ及びアドレス
母線ライン１０５上に現ねるデータを以てラッチに負荷
する。被ラッチ化情報は段違する第５５Ｂ図の右に砥侵
している出力ライン上に現ねる。
装敦選択ライン１４５４が能動（Ｉ）ＲＶ８Ｔ１）で被
選択駆動装置からのアドレスがライン１４５１上に受イ
、１１キれるべきでめることを示す時、ライン１４５５
上のＨＤ Ｉ Ｎ信号と一緒に、ナントゲート１４５６
はＣ４足さ第１−、ノアゲート１４４７に延長している
ライン１４４９上に低出力を発生する。そのイぎ号はイ
ンバータ１４６２によって反転さね、被選択駆動装置に
関係する駆動アドレス情報を含む多数のライン受イｉ器
１４５８に与えられる。ＩＷ１様に他の装ら二選択ライ
ン１４５９カ能ｊｌｌｊ （ＤＲＶ８Ｔ ２） テｉ−
）テ、ａｇｍ状態情報がＣＰＵ １０６に送られるべき
？示していると、ライン１４５５上のＢｉ）ＩＮ信号と
一籟に，ナントゲート１４６０Ｈライン１４５０上に低
レベルを与え、母線応答（ｉｔ号全全発生しめる。ライ
ン１４５０上の信号はインバータ１４６３によって反転
され、被選択駆動装置からの状態情報を受信するライン
受信器１４６）の他のセットに与えられる。被選択駆動
装置からの状態情報は出力母線ライン１０５を介してＣ
Ｐ０１０６に送出てれる。
選択駆動装置からのアドレスがライン１４５１上に受イ
、１１キれるべきでめることを示す時、ライン１４５５
上のＨＤ Ｉ Ｎ信号と一緒に、ナントゲート１４５６
はＣ４足さ第１−、ノアゲート１４４７に延長している
ライン１４４９上に低出力を発生する。そのイぎ号はイ
ンバータ１４６２によって反転さね、被選択駆動装置に
関係する駆動アドレス情報を含む多数のライン受イｉ器
１４５８に与えられる。ＩＷ１様に他の装ら二選択ライ
ン１４５９カ能ｊｌｌｊ （ＤＲＶ８Ｔ ２） テｉ−
）テ、ａｇｍ状態情報がＣＰＵ １０６に送られるべき
？示していると、ライン１４５５上のＢｉ）ＩＮ信号と
一籟に，ナントゲート１４６０Ｈライン１４５０上に低
レベルを与え、母線応答（ｉｔ号全全発生しめる。ライ
ン１４５０上の信号はインバータ１４６３によって反転
され、被選択駆動装置からの状態情報を受信するライン
受信器１４６）の他のセットに与えられる。被選択駆動
装置からの状態情報は出力母線ライン１０５を介してＣ
Ｐ０１０６に送出てれる。
ラッチ１４４０． １４４１からの出力ラインのあるも
のは、夫々タグ及び母線パツチイ信号である出力信−＠
をライン１４６６．１４６７に発生するパリティ発生器
１４６４． １４６５に接続されている。出力ライン１
４７０Ｖｉ８ピツトデータをディスクｌＩＡ勤装置自体
の母線ラインに伝送し、ライ／１４７１は動作モード？
決める丸めディスク駆ｗＪ装皺に対する母線信号のカテ
ゴリーを規矩する４ビツトのタグライン情報を含んでい
る。タグゲートライン１４７２はレベルが上昇して、能
動となると、情報を受は入ｊ−るようにディスク駆動装
置に通知する。
のは、夫々タグ及び母線パツチイ信号である出力信−＠
をライン１４６６．１４６７に発生するパリティ発生器
１４６４． １４６５に接続されている。出力ライン１
４７０Ｖｉ８ピツトデータをディスクｌＩＡ勤装置自体
の母線ラインに伝送し、ライ／１４７１は動作モード？
決める丸めディスク駆ｗＪ装皺に対する母線信号のカテ
ゴリーを規矩する４ビツトのタグライン情報を含んでい
る。タグゲートライン１４７２はレベルが上昇して、能
動となると、情報を受は入ｊ−るようにディスク駆動装
置に通知する。
ディスク駆動装式を選択するため、タグライン１４７１
によって発生さｔ、６第３番は母線ライン１４７０、能
動モジュール選択ライン１４７３及び最終ステップとし
て、能動タグゲート１４７２上の駆ｗＪ番号と一緒に能
動でなければならない。被選択状態に保持されるべき被
選択駆動装置に対して、モジュール選択ラインは能動に
止まらなけれはならない。
によって発生さｔ、６第３番は母線ライン１４７０、能
動モジュール選択ライン１４７３及び最終ステップとし
て、能動タグゲート１４７２上の駆ｗＪ番号と一緒に能
動でなければならない。被選択状態に保持されるべき被
選択駆動装置に対して、モジュール選択ラインは能動に
止まらなけれはならない。
従って駆動インターフェース回路は１６母線アドレスラ
イン１０５ヲ母線、タグ及びディスク駆動回路自体の他
のラインに接続する。
イン１０５ヲ母線、タグ及びディスク駆動回路自体の他
のラインに接続する。
ディスク駆動記録及び馬主制御
前述し友ように、本装置αに使用さｈているディスク駆
動装置７５は、ディスク駆動装置の設計及び製造に当っ
て長年に渡る改良により達成されたイぎ軸性ある動作の
利点が得られるように好適にはほとんど変形されない。
動装置７５は、ディスク駆動装置の設計及び製造に当っ
て長年に渡る改良により達成されたイぎ軸性ある動作の
利点が得られるように好適にはほとんど変形されない。
従って木製η、において便用されているディスク駆動装
置は、前述し念ように、即ち１パリテイピツトと一緒に
８ビツトビデオデータが同時に９並列面に記録され、か
つまたデータトラック面がその情報により記録されてい
る点を除いて、比較的変化せしめられていない。
置は、前述し念ように、即ち１パリテイピツトと一緒に
８ビツトビデオデータが同時に９並列面に記録され、か
つまたデータトラック面がその情報により記録されてい
る点を除いて、比較的変化せしめられていない。
アムペックス・モデル１）Ｍ５３１ディスク駆動装置用
ディスク・バック駆動装置保守マニュアル、即ちアムペ
ックス・バー トＡ Ｍ ３００２１１ ｆ有するマニ
ュアルは生じている動ｆ′ｌｌ：’に制御するタグライ
ンと共にディスク駆動装置内の母線用命令デコーダヲ示
ス表２−１を有している。アムペックス・モデル１）ｉ
Ｖ ３５１デイスク駆動ｉｆＫにおいて、タグライン１
１け、本装置と共に使用さねる時ディスク駆動装を錠の
１作に等に適用可能でない動作及び状態醗能、従って本
装置ｒＣ特に適用可能な回路と置換されると共に変形さ
れたそこで使用されている数個の回路に関連している。
ディスク・バック駆動装置保守マニュアル、即ちアムペ
ックス・バー トＡ Ｍ ３００２１１ ｆ有するマニ
ュアルは生じている動ｆ′ｌｌ：’に制御するタグライ
ンと共にディスク駆動装置内の母線用命令デコーダヲ示
ス表２−１を有している。アムペックス・モデル１）ｉ
Ｖ ３５１デイスク駆動ｉｆＫにおいて、タグライン１
１け、本装置と共に使用さねる時ディスク駆動装を錠の
１作に等に適用可能でない動作及び状態醗能、従って本
装置ｒＣ特に適用可能な回路と置換されると共に変形さ
れたそこで使用されている数個の回路に関連している。
特に、ディスク駆動装置の通常のコンピュータデータ処
理用途は一巡動作内で胱出しと書き込み動作量の急速な
切侠え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標章タグ１１動作及び状態機能はこのタイ
プの動作を処理する。
理用途は一巡動作内で胱出しと書き込み動作量の急速な
切侠え及び全ディスク周辺の小さなセクターを使用して
いる。多くの標章タグ１１動作及び状態機能はこのタイ
プの動作を処理する。
しかし本装置に関して、ディスク・バックの各回転はテ
レビジョン情報の単一画像フィールドを記録又は再生す
るために使用され、単一フレームはディスク・バックの
２回転全必要とし、１フイールドのビデオ情報が８つ一
組の面Ｖｃ曹き込ます１、他のフィールドのビデオ情報
が８つの異なるディスク面に書き込まねる。
レビジョン情報の単一画像フィールドを記録又は再生す
るために使用され、単一フレームはディスク・バックの
２回転全必要とし、１フイールドのビデオ情報が８つ一
組の面Ｖｃ曹き込ます１、他のフィールドのビデオ情報
が８つの異なるディスク面に書き込まねる。
続出しと書込み動作量の切換は所定点（特にセクター１
００又はインデックスとして参照され／））に関してデ
ィスクの全回転の終了に際して生じるだけでかつそれは
テレビジョン＠号の垂直間隔時になされるように選択さ
ｔするので、非常ｖｃ Ｈ１速な切換は本装置ｊＬＫつ
いてｌ峙に微妙なものではない。
００又はインデックスとして参照され／））に関してデ
ィスクの全回転の終了に際して生じるだけでかつそれは
テレビジョン＠号の垂直間隔時になされるように選択さ
ｔするので、非常ｖｃ Ｈ１速な切換は本装置ｊＬＫつ
いてｌ峙に微妙なものではない。
通常のデータ処理ディスク駆動１縁及びゼ１生は約＆５
メガビット／秒のデータ速度のものであるが、本装置に
おけるディスク・バック面上に記録されるビデオ情報は
約１０．７メガビツト／秒の速１６−のものである。標
準ディスク駆動装置の紀鱈と再生回路間でのヘッドの電
子切換えは信号対雑音比にある悪影＃音生じるので、電
子スイッチはディスク・バックから入来する信号の信号
対雑音比全約２ｄＢ増大させるリレーと置換される。
メガビット／秒のデータ速度のものであるが、本装置に
おけるディスク・バック面上に記録されるビデオ情報は
約１０．７メガビツト／秒の速１６−のものである。標
準ディスク駆動装置の紀鱈と再生回路間でのヘッドの電
子切換えは信号対雑音比にある悪影＃音生じるので、電
子スイッチはディスク・バックから入来する信号の信号
対雑音比全約２ｄＢ増大させるリレーと置換される。
ディスク駆動装置と関連する回路の主要部は不変である
ので、附加又は変形された回路のみが、−殻内に記載さ
れる。なぜなら図示していないが前記引例に示した励振
回路と関係しなけわばならないからである。
ので、附加又は変形された回路のみが、−殻内に記載さ
れる。なぜなら図示していないが前記引例に示した励振
回路と関係しなけわばならないからである。
記録及び丙申制御回路の１Ｌ気的歓ｌ＠図を示す編３７
Ａ及び５７に３図において、イイ効なＱ１ｂ昨命箭がラ
イン１８３２上に現れると、ナントゲート１８５１によ
りゲートされるアウトライン１８２０〜１８２６は第３
７Ａ図の左に示す（１母線ライン１８２７が第３７Ｂ図
に示されている）。これはディスク駆動装置甲のタグラ
イン１１がレベル上昇しチエツクされて有効であると決
められる時に生じる。第５７Ａ図の回路の目的はディス
クバック７５への記録又はそこからの再生のために、ヘ
ッド電流制御リレーが記録位置又は褥生位置におかれる
べきが否かに関するコンピュータ制御システム９２から
の命％’ｔラッチ・インし、基準垂直同期に関してディ
スクバックの正しい回転位相を与えるため附加的回路に
よりスピンドルサーボに命令することである。
Ａ及び５７に３図において、イイ効なＱ１ｂ昨命箭がラ
イン１８３２上に現れると、ナントゲート１８５１によ
りゲートされるアウトライン１８２０〜１８２６は第３
７Ａ図の左に示す（１母線ライン１８２７が第３７Ｂ図
に示されている）。これはディスク駆動装置甲のタグラ
イン１１がレベル上昇しチエツクされて有効であると決
められる時に生じる。第５７Ａ図の回路の目的はディス
クバック７５への記録又はそこからの再生のために、ヘ
ッド電流制御リレーが記録位置又は褥生位置におかれる
べきが否かに関するコンピュータ制御システム９２から
の命％’ｔラッチ・インし、基準垂直同期に関してディ
スクバックの正しい回転位相を与えるため附加的回路に
よりスピンドルサーボに命令することである。
この位相調節は次の通りである。（イ）記録時に、サー
ボ基準信号はテレビジョン信号の垂直同期パルスと一致
する。（ロ）ｐ＋生−転送時に、サーボｉｒｌ＆はテレ
ビジョン信号の！［同期パルスに関して１水平ライン期
間進められる。（ハ）盲生時にサーボ基準はテレビジョ
ン信号の垂直１８１期パルスに関し２水平ライン期間進
められる。ナントゲート１８５１によりゲートされる時
、上部の５母線ライン１８２０゜１８２１、 １８２２
上の信号は反転され、１〜８デコーダ１８３４に与えら
れる。デコーダ１８５４は入力命令に応じてスピンドル
・サーボ位相調整を決足し正当であると規定される出力
ライン１Ｂ＋５゜１８３６及び１８３７のうちの３つを
有する。他の全ての被ＷｔＪＪ化出力はノアゲート１８
３８中にオアされて反転後にライン１８５９ｉ介してＳ
昨命令拒絶を発生するノアゲート１８４０に送出さねる
。このことは不適当な命令が第１の３ライン１８２０〜
１８２５に送られたこと金示す。
ボ基準信号はテレビジョン信号の垂直同期パルスと一致
する。（ロ）ｐ＋生−転送時に、サーボｉｒｌ＆はテレ
ビジョン信号の！［同期パルスに関して１水平ライン期
間進められる。（ハ）盲生時にサーボ基準はテレビジョ
ン信号の垂直１８１期パルスに関し２水平ライン期間進
められる。ナントゲート１８５１によりゲートされる時
、上部の５母線ライン１８２０゜１８２１、 １８２２
上の信号は反転され、１〜８デコーダ１８３４に与えら
れる。デコーダ１８５４は入力命令に応じてスピンドル
・サーボ位相調整を決足し正当であると規定される出力
ライン１Ｂ＋５゜１８３６及び１８３７のうちの３つを
有する。他の全ての被ＷｔＪＪ化出力はノアゲート１８
３８中にオアされて反転後にライン１８５９ｉ介してＳ
昨命令拒絶を発生するノアゲート１８４０に送出さねる
。このことは不適当な命令が第１の３ライン１８２０〜
１８２５に送られたこと金示す。
デコーダ１８３４において、出力ライン１８５５は反転
さね、ナントゲート１８４２に与えられ、可能化時に出
力ライン１８４４ｉ有するランチ１８４！５ｆｔセツト
する。
さね、ナントゲート１８４２に与えられ、可能化時に出
力ライン１８４４ｉ有するランチ１８４！５ｆｔセツト
する。
このライン１８４４はスピンドル・サーボに指示する信
号を発生して、スピンニング・ディスク・パックを記録
位置に対し回転的に位相をあわせる。出力ライン１８３
６は反転後にナンドゲー） １８４５に与えられ、ノア
ゲート１８４７によってライン１８４６上のパワー・ア
ップ・リセット信号によりオアされる。ノアゲート１８
４７の出力はライン１８４８’ｉ介してラッチ１８４３
’ｉミリセット、またラッチ１８５０’ｌ−セットし
、ライン１８５１上に現れる再生回転位相命令を与える
ようにスピンドルサーボに指令する。デコーダからのラ
イン１８３７が能動であると、ラッチ１８４５゜１８５
０全リセツトし、ライン１８５５上の転送回転位相命令
全指定するラッチ１８５４（ｚセットするナンドゲー）
１８５２によりゲートされる。従ってデコーダの５の
正当な出力の何れかは、ナントゲート１Ｂ４２．１８４
５及び１８５２がライン１８５６上可能化記憶命令を受
信する時に、再生−転送記録又は再生回転位相を指建す
る。
号を発生して、スピンニング・ディスク・パックを記録
位置に対し回転的に位相をあわせる。出力ライン１８３
６は反転後にナンドゲー） １８４５に与えられ、ノア
ゲート１８４７によってライン１８４６上のパワー・ア
ップ・リセット信号によりオアされる。ノアゲート１８
４７の出力はライン１８４８’ｉ介してラッチ１８４３
’ｉミリセット、またラッチ１８５０’ｌ−セットし
、ライン１８５１上に現れる再生回転位相命令を与える
ようにスピンドルサーボに指令する。デコーダからのラ
イン１８３７が能動であると、ラッチ１８４５゜１８５
０全リセツトし、ライン１８５５上の転送回転位相命令
全指定するラッチ１８５４（ｚセットするナンドゲー）
１８５２によりゲートされる。従ってデコーダの５の
正当な出力の何れかは、ナントゲート１Ｂ４２．１８４
５及び１８５２がライン１８５６上可能化記憶命令を受
信する時に、再生−転送記録又は再生回転位相を指建す
る。
母線ライン１８２５． １８２６は相互に排他的命令信
号を搬送し、記録又は再生位置にリレー全セットする。
号を搬送し、記録又は再生位置にリレー全セットする。
母線ライン１８２５が高レベルで有効な動作命令が与え
られている時、ナンドゲー） １８３１は、リレーを記
録位置におき、タイミングが正しい時に記録を実施せし
めるライン１８５８上に高レベル全島えるラッチ１８５
７’ｉセツトする。母線ライン１８２３は、ナントゲー
ト１８３１によりゲートさね、６時、保守のために使用
されるヘッド選択信号をライン１８６１上に与えるラン
チ１８６０をセットする。
られている時、ナンドゲー） １８３１は、リレーを記
録位置におき、タイミングが正しい時に記録を実施せし
めるライン１８５８上に高レベル全島えるラッチ１８５
７’ｉセツトする。母線ライン１８２３は、ナントゲー
ト１８３１によりゲートさね、６時、保守のために使用
されるヘッド選択信号をライン１８６１上に与えるラン
チ１８６０をセットする。
第３７Ｂ図において、ナントゲート１８３１を可能化す
る有効な動作命令と一緒に母線ライン１８２７上の信号
＃′ｉ記憶命令がす／トゲー） １８６４を可能化する
ライン１８６３上に現れるならばラッチ１８６２をセッ
トする。ランチ１８６２の出力は第５８λ及び３８１３
図に示す記録タイミング回路に使用さね、ている次の記
録フレーム信号全発生する。第５７Ａ及びｓ７Ｂ図に示
す回路によって発生される他の命令はＣＰ（Ｊ １ｏ
ｂに送出さねかつまた次の記録フレーム・ラッチ１８６
２ ’ｊ５リセットする、記録シーケンスが完了し次こ
とを示すライン１８６５上の信号である。
る有効な動作命令と一緒に母線ライン１８２７上の信号
＃′ｉ記憶命令がす／トゲー） １８６４を可能化する
ライン１８６３上に現れるならばラッチ１８６２をセッ
トする。ランチ１８６２の出力は第５８λ及び３８１３
図に示す記録タイミング回路に使用さね、ている次の記
録フレーム信号全発生する。第５７Ａ及びｓ７Ｂ図に示
す回路によって発生される他の命令はＣＰ（Ｊ １ｏ
ｂに送出さねかつまた次の記録フレーム・ラッチ１８６
２ ’ｊ５リセットする、記録シーケンスが完了し次こ
とを示すライン１８６５上の信号である。
第３８Ａ及び５８Ｂ図に示す回路はパック駆動モータの
之めのスピンドル・サーボ制御システム用６０Ｈｚｉ準
信号を発生する。パック駆動モータを使用して、スピン
ドル・サーボは袋述するタイミング発生回路によって発
生されるカラー・フレーム・被シフト信号をサーボ基準
として使用するディスクパックの回転位相全制御する。
之めのスピンドル・サーボ制御システム用６０Ｈｚｉ準
信号を発生する。パック駆動モータを使用して、スピン
ドル・サーボは袋述するタイミング発生回路によって発
生されるカラー・フレーム・被シフト信号をサーボ基準
として使用するディスクパックの回転位相全制御する。
しかし前述し念よりに、テレビジョン信号は、再生チャ
ンネル９１回路の動作の結果、再生時に再生ビデオ・デ
ータによって経験される遅延を補償するため、記録時に
その位置に対して１又ｆ′ｉ２テレビジヨン・ラインが
すすめらねなければならない。第３８Ａ及び５８Ｂ図に
示す記録タイミング回路において発生されるカラー・フ
レーム・被シフト信号は、Ｉ己韓、再生及び転送の各動
作モード用の所用タイミングに関して、正しく位置決め
される。第３８Ａ図に示す回路は信号システムによって
発生される２１１周波数の多Ｍ同期信号からとり出され
る６０Ｈｚサ一ボ基準信号を与える。これに関し、２Ｂ
信号はタイミング発生器からのカラー・フレーム・被シ
フト匿号によって位相位１ｋが制御される基本的６０
Ｈｚ基準信号を粗動するため、５２５に分割芒ねる。
ンネル９１回路の動作の結果、再生時に再生ビデオ・デ
ータによって経験される遅延を補償するため、記録時に
その位置に対して１又ｆ′ｉ２テレビジヨン・ラインが
すすめらねなければならない。第３８Ａ及び５８Ｂ図に
示す記録タイミング回路において発生されるカラー・フ
レーム・被シフト信号は、Ｉ己韓、再生及び転送の各動
作モード用の所用タイミングに関して、正しく位置決め
される。第３８Ａ図に示す回路は信号システムによって
発生される２１１周波数の多Ｍ同期信号からとり出され
る６０Ｈｚサ一ボ基準信号を与える。これに関し、２Ｂ
信号はタイミング発生器からのカラー・フレーム・被シ
フト匿号によって位相位１ｋが制御される基本的６０
Ｈｚ基準信号を粗動するため、５２５に分割芒ねる。
また記録タイミング回路は記録又は再生付１＾゛にリレ
ーをセットする駆動信号を発生し、その信号をリレー位
僚ンこついてＣＰＵに知らせる駆動制御ラインを介して
ＣＰＵ １０６に与える。更に本装置で、ヘッド不能化
信号が発生されるが、該１１罰記韓／再生リレーがその
２つの位ｅ１．間で切換えらねえ凌でディスク・パック
の少くとも１回転の筒ヘッドｉｔ流を架上する。記録タ
イミング回路は１セツトの記録ヘッドから１フイールド
を１セツトのディスク面上に記録する他のセットに切換
える信号を発生するが、他のビデオ信号は＾ＩＩ述し７
ｔように第２セツト上に記録される。基本３０ Ｈｚ信
＋＋はヘッド明快えを制御する。
ーをセットする駆動信号を発生し、その信号をリレー位
僚ンこついてＣＰＵに知らせる駆動制御ラインを介して
ＣＰＵ １０６に与える。更に本装置で、ヘッド不能化
信号が発生されるが、該１１罰記韓／再生リレーがその
２つの位ｅ１．間で切換えらねえ凌でディスク・パック
の少くとも１回転の筒ヘッドｉｔ流を架上する。記録タ
イミング回路は１セツトの記録ヘッドから１フイールド
を１セツトのディスク面上に記録する他のセットに切換
える信号を発生するが、他のビデオ信号は＾ＩＩ述し７
ｔように第２セツト上に記録される。基本３０ Ｈｚ信
＋＋はヘッド明快えを制御する。
第３８Ａ図において、リレーが再生位置にある時島レベ
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０Ｕナントゲート１８７１へ入力？与え
、その他の入力は通常動作において垂直間隔時に生じる
サーボ・＼ラドを通るディスク上のセクター０００（イ
ンデックス）才示すライン１８７２上のパルに工って不
貞的に供給される。
ルで、記録位置にある時低レベルであるリレー・セット
・ライン１８７０Ｕナントゲート１８７１へ入力？与え
、その他の入力は通常動作において垂直間隔時に生じる
サーボ・＼ラドを通るディスク上のセクター０００（イ
ンデックス）才示すライン１８７２上のパルに工って不
貞的に供給される。
リレーがｉピ録位置にあって、パルスがライン１８７２
に現ネると、ナントゲート１８７１ｔ−ｊライン１８７
５Ｑ介して削ｆ＆増−回路（第５４Ａ及び５４ｆ３図）
に延長しているリレー駆動信号を与えるトランジスタ１
８７４に接続されているラッチ１８７３ｉセツトする。
に現ネると、ナントゲート１８７１ｔ−ｊライン１８７
５Ｑ介して削ｆ＆増−回路（第５４Ａ及び５４ｆ３図）
に延長しているリレー駆動信号を与えるトランジスタ１
８７４に接続されているラッチ１８７３ｉセツトする。
ｌたラッチ１８７３の状帖は、リレーが再生位阿にある
ことを示す信号’ｉ＠３８Ｂ図に勉倚しているライン１
８７６、又はリレーが８に縁位置ｖＣあることを示す信
号を与える。
ことを示す信号’ｉ＠３８Ｂ図に勉倚しているライン１
８７６、又はリレーが８に縁位置ｖＣあることを示す信
号を与える。
サーボ用基準信号？発生するため、マルチプレクサ同期
と称され、タイミングが（ｉｉＩｇシステム回路力・ら
発生される２Ｂ速度信号はライン１８８０上に与えらｈ
て反転さね、かつライン１８８１上に現ねる。このライ
ンは２５６分割カウンタ１８８２に延長していて、この
カウンタはナントゲート１８８７會介してラッチ１８８
６ 全セットするのに用いらねるライン１８８５上の２
［１信号の５１２による１ｌｌｎゲ行なう２１”Ｆ１８
８４０割に婚のクロック人力に達する田カライン１８８
３’ａｌ”有する。ラッチ１８８６Ｈライン１８８１上
の２ Ｈ信号にエリクロックされるシフトレジスタ１８
８８に接続されてい４）。シフトレジスタ１８８Ｂはシ
フトレジスタ１８９２に接続さね九出カライン１８９０
ｆｆ ＠する。シフトレジスタ１８９２からライン１
８９１上にクロックアウトさｈたパルスはカウンタ５２
５ヲあられしｌ’Ｆ １８９３ ’４ｆクロックする。
と称され、タイミングが（ｉｉＩｇシステム回路力・ら
発生される２Ｂ速度信号はライン１８８０上に与えらｈ
て反転さね、かつライン１８８１上に現ねる。このライ
ンは２５６分割カウンタ１８８２に延長していて、この
カウンタはナントゲート１８８７會介してラッチ１８８
６ 全セットするのに用いらねるライン１８８５上の２
［１信号の５１２による１ｌｌｎゲ行なう２１”Ｆ１８
８４０割に婚のクロック人力に達する田カライン１８８
３’ａｌ”有する。ラッチ１８８６Ｈライン１８８１上
の２ Ｈ信号にエリクロックされるシフトレジスタ１８
８８に接続されてい４）。シフトレジスタ１８８Ｂはシ
フトレジスタ１８９２に接続さね九出カライン１８９０
ｆｆ ＠する。シフトレジスタ１８９２からライン１
８９１上にクロックアウトさｈたパルスはカウンタ５２
５ヲあられしｌ’Ｆ １８９３ ’４ｆクロックする。
ＦＪ”１８９５はノアゲート１８９５７．（介してライ
ン１８９６にケート（ねるライン１８９４上にパルスｒ
与え、カランカウンタ１８８２．１８８４と共にシフト
レジスタ１８９２．１８８８ ｉクリアする。
ン１８９６にケート（ねるライン１８９４上にパルスｒ
与え、カランカウンタ１８８２．１８８４と共にシフト
レジスタ１８９２．１８８８ ｉクリアする。
従って５２５の終了カウントにカウンタ及びシフトレジ
スタをリセットする。５２５に工って削Ｒさね友２Ｈの
速度はインバータ１８９８を介してライン１８９９及び
ライｙ １９０１上に６０ Ｈｚ信号サーボ基準金発生
するノアゲート１９００に通るライン１８７７上に現れ
る６０Ｈｚである。ライン１８９７上のシフトレジスタ
１８８８の出力はＦＰ１９０２によって２分の１に割算
され、ライン１９０４上に適正に位相調整さｆ′１念ヘ
ッドスイッチ制御信号を発生する九めにゲートてれる５
０Ｈｚ速度信号をライン１９０３上に発生する。
スタをリセットする。５２５に工って削Ｒさね友２Ｈの
速度はインバータ１８９８を介してライン１８９９及び
ライｙ １９０１上に６０ Ｈｚ信号サーボ基準金発生
するノアゲート１９００に通るライン１８７７上に現れ
る６０Ｈｚである。ライン１８９７上のシフトレジスタ
１８８８の出力はＦＰ１９０２によって２分の１に割算
され、ライン１９０４上に適正に位相調整さｆ′１念ヘ
ッドスイッチ制御信号を発生する九めにゲートてれる５
０Ｈｚ速度信号をライン１９０３上に発生する。
もしカラー・フレーム被検出信号がライン１９０６上に
現れると、Ｆ’Ｆ１９０７ｉ’ｔセットされ、第１ノア
ゲート１８９５、従って割算器及びシフトレジスタのク
リアに！止して、後者をあられすライン１９０８上のカ
ラー・フレーム被シフト信号は、カラー・フレーム被シ
フト信号が終了カウントよりもシフトレジスタ及びＦ
Ｆ ’ｉ ０にリセットするように第２ノアゲート１８
９５’ｉ介してクリア・パルスを発生する。これにより
６０ Ｈｚサーボ基準信号は、前述し次ように再生及び
転送モード時にビデオ情報が適正な位置にあるのに必要
とされるライン・アドバンスメントに対して正しく位置
決めされる。
現れると、Ｆ’Ｆ１９０７ｉ’ｔセットされ、第１ノア
ゲート１８９５、従って割算器及びシフトレジスタのク
リアに！止して、後者をあられすライン１９０８上のカ
ラー・フレーム被シフト信号は、カラー・フレーム被シ
フト信号が終了カウントよりもシフトレジスタ及びＦ
Ｆ ’ｉ ０にリセットするように第２ノアゲート１８
９５’ｉ介してクリア・パルスを発生する。これにより
６０ Ｈｚサーボ基準信号は、前述し次ように再生及び
転送モード時にビデオ情報が適正な位置にあるのに必要
とされるライン・アドバンスメントに対して正しく位置
決めされる。
記録から再生へのヘッドの切換時ディスクバックの１回
転に対して前ｍ増幅回路（第５４Ａ及び５４Ｂ図）に与
えられるヘッド不能化信号は、ラッチ回路１８７５が記
録状態にある時、ライン１８７２上のインデックスパル
スによってクロックされているラッチ回路１８７８に応
答してトランジスタ１８８９によりライン１８８９上に
発生される。
転に対して前ｍ増幅回路（第５４Ａ及び５４Ｂ図）に与
えられるヘッド不能化信号は、ラッチ回路１８７５が記
録状態にある時、ライン１８７２上のインデックスパル
スによってクロックされているラッチ回路１８７８に応
答してトランジスタ１８８９によりライン１８８９上に
発生される。
第３８Ｂ図のタイミング発生回路の残部に、記録シーケ
ンスを実行するために使用されるタイミング命令音発生
する回路を示す。ライン１９５５上の圏期プレゼント信
号と一紹に第５ｓＢ図に示す回路からライン１９０１上
に現れる６ ０８Ｚサ一ボ信号はナンドゲー）１９０９
４可能化する。このナントゲート１９０９の出力信号は
ライン１９５６上のカラー・フレーム被シフトパルスと
ノアゲート１９１０によってオアをとられる。ラッチ１
９１１は６０Ｈｚのサーボ１百号の発生時にセットさね
、シフトレジスタ１９１３と関連するナントゲート１９
１２の−人力を与える。ナントゲート１９１２は全ての
出力において低レベル状態含有するシフトレジスタ１９
１３と一緒にセットされるラッチ１９１１により満足さ
れる。このことが生じる毎に、ライン１８９９上の６０
Ｈｚサ一ボ基準信号はシフトレジスタをクロックし、一
連の冒レベル信号状態のうちのいくつかを出力ライン１
９１４上に出力されシフトレジスタ１９１１は６０ Ｈ
２のサーボ基ｍ信号のシーフェンスによってクロックさ
れるので、これらのラインは記録に必要とされる信号の
シーケンス？行なうため種々の論理ゲートに延長されて
いる。
ンスを実行するために使用されるタイミング命令音発生
する回路を示す。ライン１９５５上の圏期プレゼント信
号と一紹に第５ｓＢ図に示す回路からライン１９０１上
に現れる６ ０８Ｚサ一ボ信号はナンドゲー）１９０９
４可能化する。このナントゲート１９０９の出力信号は
ライン１９５６上のカラー・フレーム被シフトパルスと
ノアゲート１９１０によってオアをとられる。ラッチ１
９１１は６０Ｈｚのサーボ１百号の発生時にセットさね
、シフトレジスタ１９１３と関連するナントゲート１９
１２の−人力を与える。ナントゲート１９１２は全ての
出力において低レベル状態含有するシフトレジスタ１９
１３と一緒にセットされるラッチ１９１１により満足さ
れる。このことが生じる毎に、ライン１８９９上の６０
Ｈｚサ一ボ基準信号はシフトレジスタをクロックし、一
連の冒レベル信号状態のうちのいくつかを出力ライン１
９１４上に出力されシフトレジスタ１９１１は６０ Ｈ
２のサーボ基ｍ信号のシーフェンスによってクロックさ
れるので、これらのラインは記録に必要とされる信号の
シーケンス？行なうため種々の論理ゲートに延長されて
いる。
ある制限がめる時に生じるライン１９１５上の記録準備
（Ｋ号はナントゲート１９１６が満足される時、生じる
。即ちこれらの制限は、リレーが記録位置にある時、準
備信号が現れること、制御又はアクセス不能化リセット
が作動されないこと、ディスクパックは正しい回転位相
を有し同期は正しいことである。これらの制限が生じる
と、記録／準備信号が与えられる。同様に次の配球フレ
ーム信号はナントゲート１９１７によって発生きれ、同
期良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａｌ
）、次の記録フレーム信号命令、リレーが記録位置に
あること、シフトレジスタ１９１３からのタイミング、
ディスクが正確に位置決めされた信号であることを含む
ある制限が存在するとき、ラッチ１９１８７ｆｔ：セッ
トする。もしこれらの置注が満足されると、ラッチ１９
１８はセットさね、記録シーケンス信号がライン１９１
９に現れる。ラッチ１９１８はシフトレジスタ１９１３
により時間調整されるような４フイールド後にリセット
され、そのリセットによりライン１９２０上に記録シー
ケンス児了イぎ号？発生する。
（Ｋ号はナントゲート１９１６が満足される時、生じる
。即ちこれらの制限は、リレーが記録位置にある時、準
備信号が現れること、制御又はアクセス不能化リセット
が作動されないこと、ディスクパックは正しい回転位相
を有し同期は正しいことである。これらの制限が生じる
と、記録／準備信号が与えられる。同様に次の配球フレ
ーム信号はナントゲート１９１７によって発生きれ、同
期良好信号（５ｙｎｃ ａｌｒｉｇｈｔ ｓｉｇｎａｌ
）、次の記録フレーム信号命令、リレーが記録位置に
あること、シフトレジスタ１９１３からのタイミング、
ディスクが正確に位置決めされた信号であることを含む
ある制限が存在するとき、ラッチ１９１８７ｆｔ：セッ
トする。もしこれらの置注が満足されると、ラッチ１９
１８はセットさね、記録シーケンス信号がライン１９１
９に現れる。ラッチ１９１８はシフトレジスタ１９１３
により時間調整されるような４フイールド後にリセット
され、そのリセットによりライン１９２０上に記録シー
ケンス児了イぎ号？発生する。
ライン１９２１上の２フィールド期闇続く前置記録信号
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述したよ
うに２フィールドのビデオ・データを記録するため本４
＆置によって使用される４回転シーケンスの最初の２回
転で記録される。
がラッチ１９２２によって発生され、記録シーケンス・
ラッチ１９１８より早く２フィールドでリセットされる
。前置記録間隔時にブラック・レベル信号が前述したよ
うに２フィールドのビデオ・データを記録するため本４
＆置によって使用される４回転シーケンスの最初の２回
転で記録される。
ラッチ１９１８．１９２２は同時にセットされる。同様
に、データ・タイミング・パルスは、もし記録／再生リ
レーが４フイールド記録シーケンスの終りでトグルさね
るべきで、４フイールド記録シーケンスの最後のフィー
ルド時に生じる１フィールド間続くなら、データトラッ
ク回路によってライン１９２６上に現ハる。データトラ
ック回路は一記録／再生リレーがトグルされるとき、そ
のシーケンスの後でヘッド電流が流ねるの’ｉ ｉｔ止
する。
に、データ・タイミング・パルスは、もし記録／再生リ
レーが４フイールド記録シーケンスの終りでトグルさね
るべきで、４フイールド記録シーケンスの最後のフィー
ルド時に生じる１フィールド間続くなら、データトラッ
ク回路によってライン１９２６上に現ハる。データトラ
ック回路は一記録／再生リレーがトグルされるとき、そ
のシーケンスの後でヘッド電流が流ねるの’ｉ ｉｔ止
する。
第３９図の電気概略図に示すタイミング発生器は記録及
び再生時にディスク１．パック回転がテレビジョン信号
に同期せしめられるようなサーボ・システムの動作を含
む駆動装置のタイミング機能全島えるために使用される
信号を発生する。その回路Ｖｉａテレビジョン・フィー
ルド毎に３連続広水平速度パルスの形式で生じるカラー
・フレーム信号の他に、狭い水平速度パルスから成る基
準ロジック回路１２５Ａ、 １２５Ｂから受信された
マルチプレックス同期信号を使用する。このマルチプレ
ックス同期信号は駆動装置のタイミング機能用基本ｇ、
１１！ｌ１部動作タイミングパルスであるカラー・フレ
ーム出力信号と共に水平速度信号を発生するために使用
される。他の機能の他に、カラー・７レ一ム被シフト信
号は、他の機能の他に、記録ｖＩ作が生じている時に、
サーボ基準が記録されているビデオ信号の垂直同期信号
と一致するように、サーボ基準の基本的同期化を提供す
る。しかし再生動作が生じている時、そのサーボ基準は
、本装置〆の再生チャンネル？１において生じる２テレ
ビジヨンラインの遅延を補償する九め２テレビジヨン・
ラインに等しい期間だけテレビジョン信号が進められる
ように、シフトさね、る。
び再生時にディスク１．パック回転がテレビジョン信号
に同期せしめられるようなサーボ・システムの動作を含
む駆動装置のタイミング機能全島えるために使用される
信号を発生する。その回路Ｖｉａテレビジョン・フィー
ルド毎に３連続広水平速度パルスの形式で生じるカラー
・フレーム信号の他に、狭い水平速度パルスから成る基
準ロジック回路１２５Ａ、 １２５Ｂから受信された
マルチプレックス同期信号を使用する。このマルチプレ
ックス同期信号は駆動装置のタイミング機能用基本ｇ、
１１！ｌ１部動作タイミングパルスであるカラー・フレ
ーム出力信号と共に水平速度信号を発生するために使用
される。他の機能の他に、カラー・７レ一ム被シフト信
号は、他の機能の他に、記録ｖＩ作が生じている時に、
サーボ基準が記録されているビデオ信号の垂直同期信号
と一致するように、サーボ基準の基本的同期化を提供す
る。しかし再生動作が生じている時、そのサーボ基準は
、本装置〆の再生チャンネル？１において生じる２テレ
ビジヨンラインの遅延を補償する九め２テレビジヨン・
ラインに等しい期間だけテレビジョン信号が進められる
ように、シフトさね、る。
特に、各再生チャンネル９１のデータ・デコーダ及び時
間軸補正回路１００の時間軸補正器部分５６５は再生時
に１テレビジヨン・ラインの遅ねを与え、各再生チャン
ネル９１の色度分離処理回路１０１はま念１テレビジョ
ン・ラインの遅れを与える。従ってビデオ情報が再生さ
れる時、そ′ｆ１ｇそれよりも２ラインおそれ出力に現
ｈ１従ってサーボ基単位宜は、通常再生時に２ラインだ
けビデオ情報が進められるように、調節される。しかし
、転送モードが実行さｈる、即ちスチル・フレーム情報
が１デイスク・パック７５から他へと転送される時、本
装置の再生チャンネルは１テレビジヨン・ライン遅延の
みを生じる。なぜなら情′Ｎはデコーダ乃び時間軸補正
回路１００を介して行くが、色度分離処理回路１０１を
介しては行かない之めである。色度回路によって導入さ
れる遅延は転送モードでは現ねていないので、サーボ基
準の位ｔ＊Ｕ、垂面同期パルスが他のディスク・パック
７５上のセクター０００（インデックス）と一致するよ
うに、１テレビジヨンラインが進められる。タイミング
発生器と関連する回路はサーボ基準が適正な位置にある
ようにカラー・フレームフィールドのシフトラ行ない、
かつ雑音レベル又はマルチプレックス同期信号中のパル
スの欠如によって影響さねない安定なＨ速度信号を発生
する。
間軸補正回路１００の時間軸補正器部分５６５は再生時
に１テレビジヨン・ラインの遅ねを与え、各再生チャン
ネル９１の色度分離処理回路１０１はま念１テレビジョ
ン・ラインの遅れを与える。従ってビデオ情報が再生さ
れる時、そ′ｆ１ｇそれよりも２ラインおそれ出力に現
ｈ１従ってサーボ基単位宜は、通常再生時に２ラインだ
けビデオ情報が進められるように、調節される。しかし
、転送モードが実行さｈる、即ちスチル・フレーム情報
が１デイスク・パック７５から他へと転送される時、本
装置の再生チャンネルは１テレビジヨン・ライン遅延の
みを生じる。なぜなら情′Ｎはデコーダ乃び時間軸補正
回路１００を介して行くが、色度分離処理回路１０１を
介しては行かない之めである。色度回路によって導入さ
れる遅延は転送モードでは現ねていないので、サーボ基
準の位ｔ＊Ｕ、垂面同期パルスが他のディスク・パック
７５上のセクター０００（インデックス）と一致するよ
うに、１テレビジヨンラインが進められる。タイミング
発生器と関連する回路はサーボ基準が適正な位置にある
ようにカラー・フレームフィールドのシフトラ行ない、
かつ雑音レベル又はマルチプレックス同期信号中のパル
スの欠如によって影響さねない安定なＨ速度信号を発生
する。
第３４図において、第４テレビジヨン・フレーム毎に生
じる３連続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
じる３連続広パルスの形式のカラーフレーム情報を有し
、Ｈ速度で生じるマルチプレックス同期信号が入力ライ
ン１９２０’ に与えられる。
マルチプレックス同期信号は変換器１９２１’によって
エミッタ結合論理レベルからトランジスタートランジス
タ論理レベルに変換さね、ノアゲート１９２４、に延長
じている出力ライン１９２３’ を有するインバータ１
９２２”ｉ通る。ライン１９２３’はまた２つのアンド
ゲート、即ちインバータ１９２５を介して１つのアント
ゲ−） １９２６及び直接他のアンドゲート１９２７に
接続される。アンドゲート１９２６、 １９２７への下
部信号路はカラー・フレームを示す情報の存在又は不存
在を検出するように創作する。
エミッタ結合論理レベルからトランジスタートランジス
タ論理レベルに変換さね、ノアゲート１９２４、に延長
じている出力ライン１９２３’ を有するインバータ１
９２２”ｉ通る。ライン１９２３’はまた２つのアンド
ゲート、即ちインバータ１９２５を介して１つのアント
ゲ−） １９２６及び直接他のアンドゲート１９２７に
接続される。アンドゲート１９２６、 １９２７への下
部信号路はカラー・フレームを示す情報の存在又は不存
在を検出するように創作する。
カラー・フレームはワンショット・マルチバイブレータ
１９２８によりナントゲートをストローブすることによ
って（使用され、ゲートされるパルスがカウンタ１９２
９紮Ｆ〜加又はクリアするようにアンドゲート１９２６
． １９２７’に可能化する短期間パルスを発生する。
１９２８によりナントゲートをストローブすることによ
って（使用され、ゲートされるパルスがカウンタ１９２
９紮Ｆ〜加又はクリアするようにアンドゲート１９２６
． １９２７’に可能化する短期間パルスを発生する。
カラー・フレーム１′？ｔ＠が現れているとき、３連続
カウントはアンドケート１９２７によってカウンタ１９
２９に通過ぜしめらね、ｄ亥ゲートは応答的にシフトレ
ジスタ１９３１に高レベル出力を負荷する両ライン１９
５０上に高レベル出力を発生する。カラー・フレーム情
報が現れていない場合、３ｉ！！続パルスは発生せず、
第２又は第３パルスの不存在にエリ、カウンター１ｑ２
９’ｒ：クリアする之めにゲートされるアンドゲート１
９２６に満足させる。シフトレジスタ１９５１はライン
１９３２上の２ Ｈ信号によってクロックされ、カウン
タ１９２９によって入力上の信号をシフトし、ライン１
９５ｓ、１９５４及び１９３５上に１Ｈ間隔で連続的に
現れる高レベルのｍｌに出力する。
カウントはアンドケート１９２７によってカウンタ１９
２９に通過ぜしめらね、ｄ亥ゲートは応答的にシフトレ
ジスタ１９３１に高レベル出力を負荷する両ライン１９
５０上に高レベル出力を発生する。カラー・フレーム情
報が現れていない場合、３ｉ！！続パルスは発生せず、
第２又は第３パルスの不存在にエリ、カウンター１ｑ２
９’ｒ：クリアする之めにゲートされるアンドゲート１
９２６に満足させる。シフトレジスタ１９５１はライン
１９３２上の２ Ｈ信号によってクロックされ、カウン
タ１９２９によって入力上の信号をシフトし、ライン１
９５ｓ、１９５４及び１９３５上に１Ｈ間隔で連続的に
現れる高レベルのｍｌに出力する。
ライン１９３３．１９３４及び１９３５上のイｇ号のタ
イミングは、デコーダ１９５７よりカラー・フレーム被
シフト出力ライン１９３６上の１ライン、２ライン又は
３ライン遅延（５ライン遅延は０進み、１ライン遅延は
２ライン進み２ライン遅延は２ライン進みと規定される
）ｔ−与える。２位置選択制御ライン１９３８は入力ラ
イン１９！５３．１９５４又は１９３５のどれヶ復調す
るかを決めるデコーダ１９３７に２進入力命令を与えて
、それにより記録タイミング回路用基本被シフトカラー
・フレーム基準タイミング情報全発生する。
イミングは、デコーダ１９５７よりカラー・フレーム被
シフト出力ライン１９３６上の１ライン、２ライン又は
３ライン遅延（５ライン遅延は０進み、１ライン遅延は
２ライン進み２ライン遅延は２ライン進みと規定される
）ｔ−与える。２位置選択制御ライン１９３８は入力ラ
イン１９！５３．１９５４又は１９３５のどれヶ復調す
るかを決めるデコーダ１９３７に２進入力命令を与えて
、それにより記録タイミング回路用基本被シフトカラー
・フレーム基準タイミング情報全発生する。
その回路はまたノアゲー） １９２４、からインバータ
１９４１、アンドゲート１９４２及びライン１９４３を
介して同期信号を受信する集積回路１９４ｏ中の電圧制
供発振器をＭする位相ロック・ループ７１史用して安定
水平速度信号を発生する。発傷器１９４゜の出力はライ
ン１９４４上に境れ、ライン１９４６上に２Ｈ出力を有
する１０割算カウンタ１９４５によって割算さね、次い
で２割算カウンタ１９４７に、ｉって割算さね、ライン
１９４８上にＩＨ（ざ号を発生し、Ｈ速度出力信号とし
て現ねる。ライン１９４８は回路１９４０の位相比べ人
力に送られる。電圧制御発蚕器への被フィルタ鳩差信号
はマルチプレックス同期信号が入力ライン１９２０、Ｐ
こ税引る時は何時で本導通している伝送ゲート１９５０
を介して延長しているライン１９４９によって伝送さ釣
る。
１９４１、アンドゲート１９４２及びライン１９４３を
介して同期信号を受信する集積回路１９４ｏ中の電圧制
供発振器をＭする位相ロック・ループ７１史用して安定
水平速度信号を発生する。発傷器１９４゜の出力はライ
ン１９４４上に境れ、ライン１９４６上に２Ｈ出力を有
する１０割算カウンタ１９４５によって割算さね、次い
で２割算カウンタ１９４７に、ｉって割算さね、ライン
１９４８上にＩＨ（ざ号を発生し、Ｈ速度出力信号とし
て現ねる。ライン１９４８は回路１９４０の位相比べ人
力に送られる。電圧制御発蚕器への被フィルタ鳩差信号
はマルチプレックス同期信号が入力ライン１９２０、Ｐ
こ税引る時は何時で本導通している伝送ゲート１９５０
を介して延長しているライン１９４９によって伝送さ釣
る。
このことはタイムアウトする前は約３Ｈパルスの１１３
＋Ｄ Ｌ’ ベルとなす、ワンショット・マルチバイ
ブレータ１９５２１″ｉマルチプレクス同期信号が現れ
る時は例時でも常に商レベルである。
＋Ｄ Ｌ’ ベルとなす、ワンショット・マルチバイ
ブレータ１９５２１″ｉマルチプレクス同期信号が現れ
る時は例時でも常に商レベルである。
もしマルチプレクス同期信号が現れでず、３Ｂ期間後に
現れないと、出力ライン１９５５＃−を低レベルとなハ
、ゲート１９５０と共にアンドゲート１９４２を不能化
し、インバータ１９５４ｉ介して他の伝送ゲー） １９
５５？可能化し、該ゲートはマルチプレクス同期信号が
現れるまで、はぼ正しい周波数でＨ速度を保持するに当
ってｖＣＯにより「人工的」誤差信号を発生する。回路
１９４０における位相比較出力に接続さｈｅ大入力有す
るノアゲー） １９５６は位相ロックループがロックさ
れない時、伺ねのものが発光ダイオード１９５７を駆動
するかを示すロック指示信号を発生する。記録動作に必
要とされる条件の一つである同期信号が正しいことを示
す信号はライン１９５９上に現れ、これは記録動作が行
われる前に必喪な確認のうちの１つとなる。
現れないと、出力ライン１９５５＃−を低レベルとなハ
、ゲート１９５０と共にアンドゲート１９４２を不能化
し、インバータ１９５４ｉ介して他の伝送ゲー） １９
５５？可能化し、該ゲートはマルチプレクス同期信号が
現れるまで、はぼ正しい周波数でＨ速度を保持するに当
ってｖＣＯにより「人工的」誤差信号を発生する。回路
１９４０における位相比較出力に接続さｈｅ大入力有す
るノアゲー） １９５６は位相ロックループがロックさ
れない時、伺ねのものが発光ダイオード１９５７を駆動
するかを示すロック指示信号を発生する。記録動作に必
要とされる条件の一つである同期信号が正しいことを示
す信号はライン１９５９上に現れ、これは記録動作が行
われる前に必喪な確認のうちの１つとなる。
同期ＯＫ傷信号、サーボがロックされかつ位相ロックル
ープがロック場ねる時、発生され、位相ロックループは
アンドゲート１９６０の入力に示されるこれら状態のう
ちの１つの状態である。
ープがロック場ねる時、発生され、位相ロックループは
アンドゲート１９６０の入力に示されるこれら状態のう
ちの１つの状態である。
＠４０Ａ及び４０Ｂ図に示す回路はコンピュータデータ
処理に当って使用される現在のディスク駆動回路の誤差
チエツク論理と、多くの点で類似の誤差チエツク論理を
示す。しかし、本装置により、附加的事故状態が生じ、
誤差チエツク論理は変形さね、この機能を与えるために
拡張さハる。第４０Ａ図に於てビデオ情報の画像フレー
ムの再生は前述したようにディスクバック７５の２回転
を必斐とし、ヘッドの位置は、そう査命令がライン１９
７５に与えられると、ヘッドの位置は変えられる。しか
し、−トラックから他へのヘッドの切換えはテレビ像に
不連続性を与えるので、ヘッド位置の切換えが垂直間隔
時にのみ開始することが望ましく、従って垂直ブランキ
ングに関して正しく時間調整さ引た開始そう査命令がラ
イン１？７７上に現れるようにライン１９７６に与えら
れ九そう査命令は垂直ブランキング間隔率に関して特別
の１にテ聞でスタートするように時間調整される。垂ｉ
ば速度信号は＠３９図に示すタイミング発生回路及び記
録タイミング回路（第３８Ａ図）によって発生さねる。
処理に当って使用される現在のディスク駆動回路の誤差
チエツク論理と、多くの点で類似の誤差チエツク論理を
示す。しかし、本装置により、附加的事故状態が生じ、
誤差チエツク論理は変形さね、この機能を与えるために
拡張さハる。第４０Ａ図に於てビデオ情報の画像フレー
ムの再生は前述したようにディスクバック７５の２回転
を必斐とし、ヘッドの位置は、そう査命令がライン１９
７５に与えられると、ヘッドの位置は変えられる。しか
し、−トラックから他へのヘッドの切換えはテレビ像に
不連続性を与えるので、ヘッド位置の切換えが垂直間隔
時にのみ開始することが望ましく、従って垂直ブランキ
ングに関して正しく時間調整さ引た開始そう査命令がラ
イン１？７７上に現れるようにライン１９７６に与えら
れ九そう査命令は垂直ブランキング間隔率に関して特別
の１にテ聞でスタートするように時間調整される。垂ｉ
ば速度信号は＠３９図に示すタイミング発生回路及び記
録タイミング回路（第３８Ａ図）によって発生さねる。
第４０Ｂ図は誤差チエツク論理回路の他のセクションを
示しており、このセクションの回路は記録１！流がその
通りになっているか否かを決めるチエツクを行なう。即
ちオンとなつ念時、実際にオンであるか否かを決めるた
めにチエツクされ、逆にオフとなつ比後でオフであるこ
とを知るためにチエツクする。もし命令さｈｉ状態が生
じていないなら、ディスク上に存在するデータは危険で
ある。
示しており、このセクションの回路は記録１！流がその
通りになっているか否かを決めるチエツクを行なう。即
ちオンとなつ念時、実際にオンであるか否かを決めるた
めにチエツクされ、逆にオフとなつ比後でオフであるこ
とを知るためにチエツクする。もし命令さｈｉ状態が生
じていないなら、ディスク上に存在するデータは危険で
ある。
特に記録１１ｆ流感知ライン１９７８は第２ナントゲー
ト１９８１に人力を与えるインバータ１９８０と共にナ
ントゲート１９７９に与えられる。記録シーケンスライ
ン１９８２はナントゲート１９７９及びインバータ１９
８５？介してナントゲート１９８１に接続されている。
ト１９８１に人力を与えるインバータ１９８０と共にナ
ントゲート１９７９に与えられる。記録シーケンスライ
ン１９８２はナントゲート１９７９及びインバータ１９
８５？介してナントゲート１９８１に接続されている。
ライン１９７８は電流が流れていて記録ｉｔ源から発生
しているか否かを実際に示すが、記録シーケンスライン
１９８２は電流が流れる時論理的低レベルで、オフの時
論理的高レベルを有する。ライン１９８４上にストロー
ブが生じると、ナントゲート１９８８． １９８９の一
つがノアゲート１９９０に接続され几対応Ｆ１１９８８
． １９８７をセットする夫々の出力ライン１９８６．
１９８７上に作動信号を与え、更にノアケート入力のう
ちの１つが調定てれる時はいつでもかつ状態が安全でな
く、トラック上のデータが危険であることを示すイＳ号
を発生する。この点について、ト”）’１９８８１７そ
うでない時に電流が記録ヘッドにシいて訛ｆ１ているこ
と全示しＦＦ１９８９Ｖｉ記録ヘツド電流がオンになり
電流が全く流れていない時にノアゲート１９９０に能動
信号全島える。水平速度信号はライン１９９２上に現わ
、ＦＦをクロックし、被感知記録電流がそのようなもの
であるか否かを決める之めナントゲート１９７９．１９
８１をストローブする出力？ライン１９８４ ’ｊｉ接
続することＶこエリライン１９９４上に発生する。候言
すれば記録策流の遮断後、ＦＦ”１９９３の動作は、ナ
ントゲートをストローブし本流が正しく変化しているか
否かを決める九め１水平ライン遅れてライン１９９４上
に高レベルを与える。ストローブ信号は１７に平ライン
の間続き、命令が与えられた汝、１水平ライン全開始す
る。Ｈ速度は命令が与えらｈ友後、新レベルに達するた
め電流に対し適当な時間を与えるために°、使用される
。
しているか否かを実際に示すが、記録シーケンスライン
１９８２は電流が流れる時論理的低レベルで、オフの時
論理的高レベルを有する。ライン１９８４上にストロー
ブが生じると、ナントゲート１９８８． １９８９の一
つがノアゲート１９９０に接続され几対応Ｆ１１９８８
． １９８７をセットする夫々の出力ライン１９８６．
１９８７上に作動信号を与え、更にノアケート入力のう
ちの１つが調定てれる時はいつでもかつ状態が安全でな
く、トラック上のデータが危険であることを示すイＳ号
を発生する。この点について、ト”）’１９８８１７そ
うでない時に電流が記録ヘッドにシいて訛ｆ１ているこ
と全示しＦＦ１９８９Ｖｉ記録ヘツド電流がオンになり
電流が全く流れていない時にノアゲート１９９０に能動
信号全島える。水平速度信号はライン１９９２上に現わ
、ＦＦをクロックし、被感知記録電流がそのようなもの
であるか否かを決める之めナントゲート１９７９．１９
８１をストローブする出力？ライン１９８４ ’ｊｉ接
続することＶこエリライン１９９４上に発生する。候言
すれば記録策流の遮断後、ＦＦ”１９９３の動作は、ナ
ントゲートをストローブし本流が正しく変化しているか
否かを決める九め１水平ライン遅れてライン１９９４上
に高レベルを与える。ストローブ信号は１７に平ライン
の間続き、命令が与えられた汝、１水平ライン全開始す
る。Ｈ速度は命令が与えらｈ友後、新レベルに達するた
め電流に対し適当な時間を与えるために°、使用される
。
もしディスクパック７５のトラックの中心に追従しない
ようにヘッドが誤まって位置決めさねていることを示す
オフセット状態が生じると、ライン２０００上の信号は
、Ｆ’Ｆ２００１をセットし、これはノアゲー） ２０
０２に真信号を与えるよう応答する。咳ゲー） ２００
２は真値信号に対応してライン２００３に選択的ロック
を与え、データを危険にさらす状態のため、ディスク駆
ｍ装ｊ′Ｍ、’に不能化し、ぢらにディスク駆動装置ｒ
Ｃ異常が起＠次ことを示す。
ようにヘッドが誤まって位置決めさねていることを示す
オフセット状態が生じると、ライン２０００上の信号は
、Ｆ’Ｆ２００１をセットし、これはノアゲー） ２０
０２に真信号を与えるよう応答する。咳ゲー） ２００
２は真値信号に対応してライン２００３に選択的ロック
を与え、データを危険にさらす状態のため、ディスク駆
ｍ装ｊ′Ｍ、’に不能化し、ぢらにディスク駆動装置ｒ
Ｃ異常が起＠次ことを示す。
ディスク駆動データインターフェース
第９Ｂ図のブロック図に示すディスク駆動データ・イン
ターフェース１５１は関連ディスクパックより被検出ビ
デオ・データを受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそｈ’２関連ディスクパック７５に送るようになって
Ａる。＠６０Ａ及び６０Ｂ図に示されている一つの表示
インターフェースのみを有する各ディスク・パック７５
に送りかつ取り出される１０ビツトデータをインターフ
ェースするために使用される２つのディスク駆瞼データ
・インターフェース回路がある。ディスク・パック面Ｋ
ＩＪピ録される次めにエンコーダ９６η・ら受信さｆ１
次データはライン２０２０上に現ね、アンドゲート２０
２１’ｉ介して出力ライン２０２２ ｔｉｃゲートされ
る。アンドゲート２０２１Ｆ′ｉ第３８Ａ及び５８Ｂ図
の記録タイミング回路に生じるライン２０２３上の記録
シーケンス命令によって可能化これる。データがディス
クパック７５から＋１生されると、再生きｔまたデータ
はライン２０２５上にｉ１１！すＬｌ アンドゲート２
０２６が記鱈タイミング回路から米るライン２０２９上
の低レベル信号によって発生感ねるライン２０２Ｂ上の
高レベルによってｔ＝Ｊ龍化３ ｆｌ、るとさ、アンド
ゲート２０２６ｉ−介してライン２０２７ Ｋゲートさ
れる。ライン２０２９が低レベルであると、相補的出力
バツ７ア２０３０はライン２０２８上に低レベル金、ラ
イン２０５１上にナントゲート２０３２金可能化する高
レベルを発生し、エンコーダ９６から受信されているデ
ータをデータ選択スイッチ１２８及び以後の選択され−
ｈｓ生チャンネル９１にライン２０２７ ′ｆｔ介して
伝送せしめる。この状態はＥ対Ｂ時に発生し、探査動作
は記録、再生電子回路によって信号が処理さ引ている時
に生じるが、記録ステップは実施されない。ライン２０
２Ｇ上のデータはアンドゲート２０２１に達するまえに
、相補レベル含有するエミッター結合論理からＴＴＬ論
理に差動アングラインレシーバ２０２７ ＧＣよって変
換され、逆にライン２０２７上のデータは伝送用ＴＴＬ
論理からエミッタ結合論理へ差動アングライン伝送器２
０１９によって変換される。
ターフェース１５１は関連ディスクパックより被検出ビ
デオ・データを受信し、それをデータ選択スイッチ１２
８に送ると共にエンコーダ９６からビデオデータを受信
しそｈ’２関連ディスクパック７５に送るようになって
Ａる。＠６０Ａ及び６０Ｂ図に示されている一つの表示
インターフェースのみを有する各ディスク・パック７５
に送りかつ取り出される１０ビツトデータをインターフ
ェースするために使用される２つのディスク駆瞼データ
・インターフェース回路がある。ディスク・パック面Ｋ
ＩＪピ録される次めにエンコーダ９６η・ら受信さｆ１
次データはライン２０２０上に現ね、アンドゲート２０
２１’ｉ介して出力ライン２０２２ ｔｉｃゲートされ
る。アンドゲート２０２１Ｆ′ｉ第３８Ａ及び５８Ｂ図
の記録タイミング回路に生じるライン２０２３上の記録
シーケンス命令によって可能化これる。データがディス
クパック７５から＋１生されると、再生きｔまたデータ
はライン２０２５上にｉ１１！すＬｌ アンドゲート２
０２６が記鱈タイミング回路から米るライン２０２９上
の低レベル信号によって発生感ねるライン２０２Ｂ上の
高レベルによってｔ＝Ｊ龍化３ ｆｌ、るとさ、アンド
ゲート２０２６ｉ−介してライン２０２７ Ｋゲートさ
れる。ライン２０２９が低レベルであると、相補的出力
バツ７ア２０３０はライン２０２８上に低レベル金、ラ
イン２０５１上にナントゲート２０３２金可能化する高
レベルを発生し、エンコーダ９６から受信されているデ
ータをデータ選択スイッチ１２８及び以後の選択され−
ｈｓ生チャンネル９１にライン２０２７ ′ｆｔ介して
伝送せしめる。この状態はＥ対Ｂ時に発生し、探査動作
は記録、再生電子回路によって信号が処理さ引ている時
に生じるが、記録ステップは実施されない。ライン２０
２Ｇ上のデータはアンドゲート２０２１に達するまえに
、相補レベル含有するエミッター結合論理からＴＴＬ論
理に差動アングラインレシーバ２０２７ ＧＣよって変
換され、逆にライン２０２７上のデータは伝送用ＴＴＬ
論理からエミッタ結合論理へ差動アングライン伝送器２
０１９によって変換される。
前述し念アルペックス・モデルｉ）Ｍ３３１７−イスク
駆動装置のような代表的コンピュータ処理装置Ｋｆ用さ
れているディスク駆動装置に２いて、ディスク・スピン
ドル・モータ＊ｓｉｍｈ自由走行している。ディスク・
スピンドル・モータ駆動回路に所望サーボ制＃を与える
ため、モータ駆動回路は本装置の独自の用途に対して変
形さ？た。ディスクをｍ動するモータの動作は第３６図
を参照して説明する。同図は、記録、再生及び転送ｍｆ
″Ｆ：が正しいタイミングで実施される如く、垂直同期
信号にロックさす１タイミングに対して正確に位ｊ＋’
（決めされるようにコンピュータディスク駆動装置ｋに
おけるモータのＮＡ動を制御する回路の動作を示すブロ
ック図である。
駆動装置のような代表的コンピュータ処理装置Ｋｆ用さ
れているディスク駆動装置に２いて、ディスク・スピン
ドル・モータ＊ｓｉｍｈ自由走行している。ディスク・
スピンドル・モータ駆動回路に所望サーボ制＃を与える
ため、モータ駆動回路は本装置の独自の用途に対して変
形さ？た。ディスクをｍ動するモータの動作は第３６図
を参照して説明する。同図は、記録、再生及び転送ｍｆ
″Ｆ：が正しいタイミングで実施される如く、垂直同期
信号にロックさす１タイミングに対して正確に位ｊ＋’
（決めされるようにコンピュータディスク駆動装置ｋに
おけるモータのＮＡ動を制御する回路の動作を示すブロ
ック図である。
第５６図はｌＫ動モータ及びサーボ制御システムを動作
させる回路のブロック図を示す。ｇｇ５６図に関して一
般的に説明する＠能を実行する変形されたアムペックス
・モデルＤＭ ３５１の詳細な電気回路は第４１Ａ、４
１Ｂ図及び第５９Ａ、５９Ｂ図に含まれている。＃Ｅ４
１Ａ、４１Ｂ図はディスク駆動位相ロック制御器の概略
図、第５１Ａ、５１Ｂ図はディスク駆動モータのスター
トアップ時に便用されるディスク駆動モータ論理、前型
駆動回路の概略図である。第５６図で、駆動用５相モー
タ２０４０が始動されるべき時、リレ−２０４２’ｉ通
る電力線２０４１からの３相交流′＃ｉ源金使用して始
動され、所定スビードになる迄そのモータを附勢する。
させる回路のブロック図を示す。ｇｇ５６図に関して一
般的に説明する＠能を実行する変形されたアムペックス
・モデルＤＭ ３５１の詳細な電気回路は第４１Ａ、４
１Ｂ図及び第５９Ａ、５９Ｂ図に含まれている。＃Ｅ４
１Ａ、４１Ｂ図はディスク駆動位相ロック制御器の概略
図、第５１Ａ、５１Ｂ図はディスク駆動モータのスター
トアップ時に便用されるディスク駆動モータ論理、前型
駆動回路の概略図である。第５６図で、駆動用５相モー
タ２０４０が始動されるべき時、リレ−２０４２’ｉ通
る電力線２０４１からの３相交流′＃ｉ源金使用して始
動され、所定スビードになる迄そのモータを附勢する。
所定速度に違した後、ディスク駆動モータ走行論理回路
２０４４からのコイル２０４３によって制御されるリレ
ー２０４２Ｆｉ電力線２０４１からスイッチング・イン
バータ２０４５の５相出力線に切換えらねる。そのイン
バータは電力線２０４１に接続さねている電源を有し、
ライン２０４７を介するＷｉ流電源２０４１によって附
勢される。モータ２０４０の位置決め位相はディスク駆
動装置の各回転毎の信号を出力が埠幅器２０５１によっ
て増幅される前置憎幅器２０５０の出力と共にサーボ読
出しヘッド２０４９から取出さ第１る。復調回路２０５
２はディスクパック７５の各回転時に一度生じると、デ
ィスクのセクター０００（インデックス〕に対し１パル
スを発生する。
２０４４からのコイル２０４３によって制御されるリレ
ー２０４２Ｆｉ電力線２０４１からスイッチング・イン
バータ２０４５の５相出力線に切換えらねる。そのイン
バータは電力線２０４１に接続さねている電源を有し、
ライン２０４７を介するＷｉ流電源２０４１によって附
勢される。モータ２０４０の位置決め位相はディスク駆
動装置の各回転毎の信号を出力が埠幅器２０５１によっ
て増幅される前置憎幅器２０５０の出力と共にサーボ読
出しヘッド２０４９から取出さ第１る。復調回路２０５
２はディスクパック７５の各回転時に一度生じると、デ
ィスクのセクター０００（インデックス〕に対し１パル
スを発生する。
そのパルスは位相検出器２０５４の入力においてライン
２０５３上に現ねる。インデックス・パルスの位相は検
出器２０５４０入力においてライン２０２５に現れる垂
直同期信号と比較嘔ね、位相補償回路２０５８によって
位相比較さｆｌかつ誤差信号に応じてその出力の周波数
及び位相１４節する九め電圧制御発振器２０６０に与え
られる誤差信号をライン２０５７に生じる。電圧制御発
振器２０６０により与えらねる周波数及び位相戊節され
た６つの出力は５相スイツチ・インバータ２０４５を駆
動する制御論理回路２０６１にライン２０８７によって
接続される。このようにしてモータ２０４０は駆動用デ
ィスクバックに対する関連インデックス位置が記録実行
時に再生又はビデオ入力信号用ステーション基本からと
り出される垂直同期信号にロックされるようにサーボ式
に制御できる。
２０５３上に現ねる。インデックス・パルスの位相は検
出器２０５４０入力においてライン２０２５に現れる垂
直同期信号と比較嘔ね、位相補償回路２０５８によって
位相比較さｆｌかつ誤差信号に応じてその出力の周波数
及び位相１４節する九め電圧制御発振器２０６０に与え
られる誤差信号をライン２０５７に生じる。電圧制御発
振器２０６０により与えらねる周波数及び位相戊節され
た６つの出力は５相スイツチ・インバータ２０４５を駆
動する制御論理回路２０６１にライン２０８７によって
接続される。このようにしてモータ２０４０は駆動用デ
ィスクバックに対する関連インデックス位置が記録実行
時に再生又はビデオ入力信号用ステーション基本からと
り出される垂直同期信号にロックされるようにサーボ式
に制御できる。
纂５９Ｂ図で、駆動モータ２０４０がディスク駆動制御
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速＃になった後、ディスク駆
動制御回路からの信号はナンドゲ−） ２０６７により
ゲートされるライン２０６６上に現ね、約４秒の時間遅
れを有するワンショットマルチバイブレータ２０６９ｉ
作動させる。４秒の遅延に続いてＦ）’２０７０ｉｊワ
ンショット・マルチバイブレータ２０６９によってクロ
ックされ、スイッチングインバータ２０４５に電力を与
える１Ｎ、流ｔｍ２０４６ （第５６図）をオンにする
命令をライン２０７１に与える。Ｆ）”２０７０の出力
は１１を源照合信号によるゲートの後で、ライン２０７
２に与えられ、約５０ミリ秒の遅延を有するワンショッ
ト・マルチバイブレータ２０７５ｆトリガーする。ワン
ショット・マルチバイブレータ２０７３がタイム・アウ
トしたｆｉ、ＦＦ２０７４をクロックして、ライン２０
７５上に５００抵抗を短絡する信号を与え、この抵抗は
切換時にトランジスタを保軸するため、インバータと直
列である。ライン２０７２’上の信号は電力線２０４１
からスイッチングインバータ２０４５へ切換わるように
ＩＪシレー０４２ （第３６図）を作動させる九めの命
令を発生する。出力ライン２０７５ハ他のワンショット
・マルチバイブレータ２０７６に達しＦ Ｆ ２０７４
のクロックによりライン２０７５に信号が現われた時に
これヲトリガーする。ワンショツ） ２０７６は４０ミ
リ秒の遅れｔ［Ｌ、１０オーム抵抗を短絡する信号をラ
イン２０７８上に発生する。この抵抗はインバータ２０
４５ （第３６図）に接続さね、こねにより上述の５０
オーム抵抗に対して行われたのと同じ保論＠能を果す。
回路からの入力ライン２０６５にモータ走行命令に応答
してオンとなってかつ所定速＃になった後、ディスク駆
動制御回路からの信号はナンドゲ−） ２０６７により
ゲートされるライン２０６６上に現ね、約４秒の時間遅
れを有するワンショットマルチバイブレータ２０６９ｉ
作動させる。４秒の遅延に続いてＦ）’２０７０ｉｊワ
ンショット・マルチバイブレータ２０６９によってクロ
ックされ、スイッチングインバータ２０４５に電力を与
える１Ｎ、流ｔｍ２０４６ （第５６図）をオンにする
命令をライン２０７１に与える。Ｆ）”２０７０の出力
は１１を源照合信号によるゲートの後で、ライン２０７
２に与えられ、約５０ミリ秒の遅延を有するワンショッ
ト・マルチバイブレータ２０７５ｆトリガーする。ワン
ショット・マルチバイブレータ２０７３がタイム・アウ
トしたｆｉ、ＦＦ２０７４をクロックして、ライン２０
７５上に５００抵抗を短絡する信号を与え、この抵抗は
切換時にトランジスタを保軸するため、インバータと直
列である。ライン２０７２’上の信号は電力線２０４１
からスイッチングインバータ２０４５へ切換わるように
ＩＪシレー０４２ （第３６図）を作動させる九めの命
令を発生する。出力ライン２０７５ハ他のワンショット
・マルチバイブレータ２０７６に達しＦ Ｆ ２０７４
のクロックによりライン２０７５に信号が現われた時に
これヲトリガーする。ワンショツ） ２０７６は４０ミ
リ秒の遅れｔ［Ｌ、１０オーム抵抗を短絡する信号をラ
イン２０７８上に発生する。この抵抗はインバータ２０
４５ （第３６図）に接続さね、こねにより上述の５０
オーム抵抗に対して行われたのと同じ保論＠能を果す。
短絡信号は線２０７８”ｚ介してインバータ２０４５に
供給される。
供給される。
第５９Ａ図において、電力ライン位相基準が検出さね、
代表信号がχ圧制御発振器２０８１に接続されたライン
２０８０に与えらねる。位相ロックされた電圧制御発振
器２０８１は、電力線２０４１ （第３９図）からイン
バータ２０４５への切換時に、そのインバータによって
与えられる俄力酬の位相と同期しているモータへのπＣ
圧駆動の位相を維持し、実質的な擾乱は先じない。電圧
側（２）発振器２０８１゜２０６０ （第４＋Ｂ図）の
出力はディスク駆動システムの動作状態に応じて３相論
理２０６１への印加のために適当な出力を選択するゲー
ト回路を介して結合さねている。例えば、ライン２０８
２上ｖｃｚｈる信号ｔま７２０ Ｌｌｚ （１２ｘ６０
）ｉｚ）の周阪数のもので、ナントゲート２０８３及
びノアゲート２０８４により、ライン２０８６’ｉ介し
てリング・カウンタ２０８５中にゲートされ、３０°の
位布関係を有する。
代表信号がχ圧制御発振器２０８１に接続されたライン
２０８０に与えらねる。位相ロックされた電圧制御発振
器２０８１は、電力線２０４１ （第３９図）からイン
バータ２０４５への切換時に、そのインバータによって
与えられる俄力酬の位相と同期しているモータへのπＣ
圧駆動の位相を維持し、実質的な擾乱は先じない。電圧
側（２）発振器２０８１゜２０６０ （第４＋Ｂ図）の
出力はディスク駆動システムの動作状態に応じて３相論
理２０６１への印加のために適当な出力を選択するゲー
ト回路を介して結合さねている。例えば、ライン２０８
２上ｖｃｚｈる信号ｔま７２０ Ｌｌｚ （１２ｘ６０
）ｉｚ）の周阪数のもので、ナントゲート２０８３及
びノアゲート２０８４により、ライン２０８６’ｉ介し
てリング・カウンタ２０８５中にゲートされ、３０°の
位布関係を有する。
リングカウンタ２０８５ ｉｆスイッチング・インハ−
タ２０４５ （第３６図を参照示）を駆動する念めに示
した位相Ａ、Ｂ及びＣに対して信号を与える６０Ｈｚ方
形波出力を６ライン２０８７に３相論理２０６１を介し
て与える。３相論理２０６１の出力は光学アイソレータ
に送られ、電力スイッチング・インバータ２０４５に駆
動信号を与える。ナントゲート２０８５は高レベル信号
がライン２０９０ に現ねているとき、発振器２０８１
の出力をリングカウンタ２０８５にゲートする。ライン
２０９０が低レベルの時、インバータ２０９１Ｖｉナン
トゲート２０９２を７２０Ｈｚの周波数で電圧制御発振
器２０６０ （ｍ４１Ｂ図）によって与えらねるライン
２０９３からのパルスによりゲー１１？しめる。
タ２０４５ （第３６図を参照示）を駆動する念めに示
した位相Ａ、Ｂ及びＣに対して信号を与える６０Ｈｚ方
形波出力を６ライン２０８７に３相論理２０６１を介し
て与える。３相論理２０６１の出力は光学アイソレータ
に送られ、電力スイッチング・インバータ２０４５に駆
動信号を与える。ナントゲート２０８５は高レベル信号
がライン２０９０ に現ねているとき、発振器２０８１
の出力をリングカウンタ２０８５にゲートする。ライン
２０９０が低レベルの時、インバータ２０９１Ｖｉナン
トゲート２０９２を７２０Ｈｚの周波数で電圧制御発振
器２０６０ （ｍ４１Ｂ図）によって与えらねるライン
２０９３からのパルスによりゲー１１？しめる。
第４１Ｂ図で、電圧制御発振器２０６０及び周波数／位
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共にライン２
０５５上の入力２！ｌ！準信号を有する単一集積回路賛
素内に＠まれている。
相検出器２０５４は検出器２０５４による使用のための
ライン２０５３上のフィードバック信号と共にライン２
０５５上の入力２！ｌ！準信号を有する単一集積回路賛
素内に＠まれている。
検出器２０５４カ・らの誤差出力信号はライン２０５７
を介して、記憶コンデンサ２０９５ に供給さ？＋、、
史にインピーダンス・マツチング演算増幅器２０９６を
介して位相進み補償回路２０５８に供給される。
を介して、記憶コンデンサ２０９５ に供給さ？＋、、
史にインピーダンス・マツチング演算増幅器２０９６を
介して位相進み補償回路２０５８に供給される。
回路２０５８は発振器２０６０への印加の食め゛、検出
器２０５４によって発生される誤差信号を調節する。
器２０５４によって発生される誤差信号を調節する。
周数数７俯相検出器２０５４に工って使用されるライン
２０５５．２０５！Ｓ上の基準及びフィードバック信号
はライン２１００に与えられるセクター０００（インデ
ックス）パルスと連動するＩＩ ４１ Ａ図に示す巨１
路によって発生される。インデックスパルスは酸比変換
器２１０１によって成形さねて、検出器２０５４への印
加のため、正しい電圧レベルでライン２０５３に狭いパ
ルスを発生する。Ｕ様に、基準音ｉ亘パルスがライン２
１０３に現ｈ１電圧変換器２１０４によって成形さハ、
第２パルスが約８ミリ秒の期間生じるの全禁止するため
ワンショット・マルチバイブレータ２１０６と協働する
ワンショット・マルチバイブレータ２１０５に与えられ
る。ワンショット・マルチバイブレータ２１０６ Ｈ検
出６２０５４に基準入力を与える出力ライン２０５５ｉ
と接続されている。ワンショツト２１０６ｆ１５ミリ期
間を有し、＠２出力はスイッチ２１０７に接続さね。
２０５５．２０５！Ｓ上の基準及びフィードバック信号
はライン２１００に与えられるセクター０００（インデ
ックス）パルスと連動するＩＩ ４１ Ａ図に示す巨１
路によって発生される。インデックスパルスは酸比変換
器２１０１によって成形さねて、検出器２０５４への印
加のため、正しい電圧レベルでライン２０５３に狭いパ
ルスを発生する。Ｕ様に、基準音ｉ亘パルスがライン２
１０３に現ｈ１電圧変換器２１０４によって成形さハ、
第２パルスが約８ミリ秒の期間生じるの全禁止するため
ワンショット・マルチバイブレータ２１０６と協働する
ワンショット・マルチバイブレータ２１０５に与えられ
る。ワンショット・マルチバイブレータ２１０６ Ｈ検
出６２０５４に基準入力を与える出力ライン２０５５ｉ
と接続されている。ワンショツト２１０６ｆ１５ミリ期
間を有し、＠２出力はスイッチ２１０７に接続さね。
該スイッチ２１０７’ｉ制御して各垂直パルス時に５ミ
リ秒の間オンにする。こねにより、セクター０００（イ
ンデックス）パルス及び基準垂直パルスが一致する時、
あられれるジッターを除去することによってサーボの動
作を改良する５ミリ秒オフセットが発生する。ライン２
１０８は発振器２０６０を制御する位相比較器出力ライ
ン２０５７中のコンデンサ２０９５ （第４１Ｂ図）
に延長している。ワンショット・マルチバイブレータ２
１０６＃″ｊ２ミリ秒期闇會有する他のワンショット・
マルチバイブレータ２１１０に接続啄れ九出カライン全
有し、微分器２１１２によって微分されインバータ２１
１６′ｆ：介してナントゲート２１１３に印加される出
力をライン２１１１に発生する。セクター０００（イン
デックス）パルスによってトリガーさねたワンショット
・マルチバイブレータ２１１７はナントゲート２１１４
へのライン２１１９上の低レベルと共に４ミリ秒の窓、
即ちナンドケート２１１５へのライン２１１８上の高レ
ベルを発生する。ライン２１１５に視れるパルスはマス
ワンショット・マルチバイブレータ２１１７によって発
生される４ミリ秒の窓内に入るとき、２つの信号が特に
位相がロックされていることに近いことをあられしてお
り、ナントゲート２１１３けラッチ２１２０ｉセツトし
かつノアゲート２１２３に印加さ引るライン２１２２上
の出力を有するワンショットマルチバイブレータ２１２
１ ｆ 作動させる。ノアゲート２１２３の出力は電圧
分割器２１２５からライン２１０８ｉ介してコンデンサ
２００５（＠４１Ｂ図）に電圧を与えるスイッチ２１２
４を閉じるように応答し、ロック処理を高速化するため
、制御ループの時定数及び利得特性を窯化させる。
リ秒の間オンにする。こねにより、セクター０００（イ
ンデックス）パルス及び基準垂直パルスが一致する時、
あられれるジッターを除去することによってサーボの動
作を改良する５ミリ秒オフセットが発生する。ライン２
１０８は発振器２０６０を制御する位相比較器出力ライ
ン２０５７中のコンデンサ２０９５ （第４１Ｂ図）
に延長している。ワンショット・マルチバイブレータ２
１０６＃″ｊ２ミリ秒期闇會有する他のワンショット・
マルチバイブレータ２１１０に接続啄れ九出カライン全
有し、微分器２１１２によって微分されインバータ２１
１６′ｆ：介してナントゲート２１１３に印加される出
力をライン２１１１に発生する。セクター０００（イン
デックス）パルスによってトリガーさねたワンショット
・マルチバイブレータ２１１７はナントゲート２１１４
へのライン２１１９上の低レベルと共に４ミリ秒の窓、
即ちナンドケート２１１５へのライン２１１８上の高レ
ベルを発生する。ライン２１１５に視れるパルスはマス
ワンショット・マルチバイブレータ２１１７によって発
生される４ミリ秒の窓内に入るとき、２つの信号が特に
位相がロックされていることに近いことをあられしてお
り、ナントゲート２１１３けラッチ２１２０ｉセツトし
かつノアゲート２１２３に印加さ引るライン２１２２上
の出力を有するワンショットマルチバイブレータ２１２
１ ｆ 作動させる。ノアゲート２１２３の出力は電圧
分割器２１２５からライン２１０８ｉ介してコンデンサ
２００５（＠４１Ｂ図）に電圧を与えるスイッチ２１２
４を閉じるように応答し、ロック処理を高速化するため
、制御ループの時定数及び利得特性を窯化させる。
ワンショット・マルチバイブレータ２１２１Ｖｉ約１０
ミリ秒の間スイッチ２１２４ｉ閉じる。
ミリ秒の間スイッチ２１２４ｉ閉じる。
ｒ７ｙショット・マルチバイブレータ２１０６ カー
１−）の出力ライン２０５５ｉ １５ミリ秒の期間’ｔ
！するワンショット・マルチバイブレータ５ｚ２７ｉ）
ＩＪガー人力に延長しており、微分器２１２Ｂはワンシ
ョット２１２７の出力に接続され、ワンショット２１２
７によって発生される信号の前縁上に狭いパルスを発生
し、該狭いパルスはナントゲート２１２９の１つの入力
に供給さね、該ナントゲートの他の入力はライン２０５
３からのセクター０００（インデックス）パルスによっ
てトリガーされるワンショット・マルチバイブレータ２
１３１によって供給される。ワンショット・マルチバイ
ブレータ２１３１はライン２１６０上のパルスがナント
ゲート２１２９通過するのを禁止する３０ミリ秒を発生
する。位相ロックが±１５マイクロ秒内であるなら、比
較的長い１秒期ＩＩＪ１’を有するワンショット・マル
チバイブレータ２１３２はタイムアウトして、ライン２
１３３上に低レベル信号音発生する。このことは、サー
ボがロックアツプされている。即ちモータは所望される
ような基準垂直信号に関して時間調節されていることを
示している。
１−）の出力ライン２０５５ｉ １５ミリ秒の期間’ｔ
！するワンショット・マルチバイブレータ５ｚ２７ｉ）
ＩＪガー人力に延長しており、微分器２１２Ｂはワンシ
ョット２１２７の出力に接続され、ワンショット２１２
７によって発生される信号の前縁上に狭いパルスを発生
し、該狭いパルスはナントゲート２１２９の１つの入力
に供給さね、該ナントゲートの他の入力はライン２０５
３からのセクター０００（インデックス）パルスによっ
てトリガーされるワンショット・マルチバイブレータ２
１３１によって供給される。ワンショット・マルチバイ
ブレータ２１３１はライン２１６０上のパルスがナント
ゲート２１２９通過するのを禁止する３０ミリ秒を発生
する。位相ロックが±１５マイクロ秒内であるなら、比
較的長い１秒期ＩＩＪ１’を有するワンショット・マル
チバイブレータ２１３２はタイムアウトして、ライン２
１３３上に低レベル信号音発生する。このことは、サー
ボがロックアツプされている。即ちモータは所望される
ような基準垂直信号に関して時間調節されていることを
示している。
＠１図は内部アクセス・ステーションと２つのディスク
駆動ユニットに含む本発Ｆ３Ａヲ実施した装置の全体的
な外観を示す斜視図、第２図は操作者が本発明の装置全
制御する几めに使用することができる代表的な遠隔アク
セス・ステーション？示す拡大斜視図、２に３図は操作
者が作動時に使用する欅々のキー及びバーを特に示す第
１図の内部アクセス・ステーションのキーボードの一部
の拡大図、＠４図は本発明の全体装置の簡略化さね九機
能ブロック図、第５Ａ図は典型的なテレビジョン信号の
一部としてその画直期間を示す図、第５Ｂ図は水平−１
期パルス及びカラー・バースト信Ｍ’ｋ特に示すカラー
・テレビジョン信号の一部の図、第６図は配録動作時に
実施例装置ｊｉｔを辿る１ｇ号の路を簡略化して示す機
能ブロック図、第７図は再生動作時に実施例装置を通る
信号の路を簡略化して示す機能ブロック図、第８図はイ
’Ｍ ＋！Ｆ糸、ディスク駆動器、関連した制御系及び
操作者によって使用されるアクセス・ステーションの動
作金利例する内部コンピュータ制御系含水すブロック図
、第９Ａ及び第９８図ｆ′ｉ種々のブロック間の制御相
互接続を富む本発明の装置のためのイぎ号糸のブロック
図、第９Ｃ図は信号糸の槁々の位置にて生じるテレビジ
ョン信号のサンプリング及び位相関係を示すタイミング
図、第１０図は第９Ａ図に示される信号系の一部である
ビデオ入力回路（基準入力回路にほぼ等しい）の機能ブ
ロック図、第１１Ａ図Ｖｉ第９図に示さねる信号系の一
部である基準論理回路の機能ブロック図、第１１Ｂ図は
第１１Ａ図に示されるれる基準クロック発生器の部分の
動作含水すタイミング図、第１２Ｃ図は第ｉ２Ａ図に示
される基準クロック発生器の部分の動作を示すタイミン
グ図、第１３Ａ、Ｂ、Ｃ及びＤ図は第９Ａ図に示される
信号系の一部であるエンコーダ・スイッチを示す電気回
路図、第１５Ｅ図は第１３Ａ−Ｄ図に示されるエンコー
ダ・スイッチ回路に含１れたブリンキング・クロス削除
信号発生器のブロック図、＠１３ｆｉ’図は再生時に２
つのテレビジョン・フィールドと共に生ぜしめられたブ
リンキング・クロ′ス削除信号のグラフ図、＠１４図は
第９Ａ図に示された信号糸の一部でおるエンコーダ・ス
イッチ及びＩＤＪ Ｍ飴挿入回路の機能ブロック図、第
１５Ａ図は第９Ａ図に示される信号系の一部であるデー
タ速度及び時間軸補正回路の機能ブロック図、第１５Ｂ
及び第１５０図Ｆ１＠１５Ａ図に示されるデータ速度及
び時間軸補正回路のためのタイミング図、第１６図は第
９Ａ図に示される信号系の一部であるデータ転送回路の
機能ブロック図、第１７図はクロミナンス・インバータ
部分が奇数対称を有するデジタル・トランスバーサル・
フィルタであるような第９Ａ図に示される信号系のクロ
マ分離及び処理回路の一実施例のブロック図、第１８図
は第１７図のブロック図に水式わる回路のクロマ・イン
バータ部分のより詳細なブロック図、第１９及び２０図
は第９Ａ図に示される信号系のクロマ分離及び処理回路
の別実施例のブロック図、第２１図は単一の記憶さねた
フィールドからカラー・テレビジョン８号の４フイール
ドを再構成するために使用され定回路の別爽施例のブロ
ック図、第２２図は第９Ａ図に示される信号糸の一部で
あるブランキング挿入及びビット・ミューティング回路
の機能ブロック図、第２３図に第９Ａ図に示される信号
系の一部であるデジタル対アナログ変換及びバースト並
びに則期挿入回路の機能ブロック図、第２４図は信号系
の環化回路を含む馬主回路のブロック図、第２５図は第
２４図に示される等化回路の一実施例のブロック図、第
２６図は第２４図に示される等化回路の別実施例のブロ
ック図、＠２７図は周知の再生ヘッド及び前置増幅器組
合せ回路の再生応答を示すグラフ図、＠２８図は第２７
図に示される曲線を補償する、第２４図に示される等化
回路によって与えられる等化曲ｌ！ｉＩ？：示すグラフ
図、第２９図は実施例装置のコンピュータ制御系の中央
処理ユニット・インターフェース部分の機能ブロック図
、第５０図は実施例装置のコンピュータ制御系の遠隔ア
クセス・ステーション・インターフェース部分の機能ブ
ロック図、第３１図は実施例装置のコンピュータ制御系
の遠隔アクセス・ステーション及び内部アクセス・ステ
ーション部分の機能ブロック図、第３２Ａ及び５２Ｂ図
は実施例装置のコンピュータ制御系の信号系インターフ
ェース部分の１！気回路図、第３３Ａ及び５５Ｂ図は実
施例装置のコンピュータ制御系の第１のデータ・トラッ
ク・インターフェース部分の機能ブロック図、第３４Ａ
、３４Ｂ、５４Ｃ，３４Ｄ、 ３４ｇ、３４Ｆ、３４Ｇ
及び５ａｔ−１図は実施例装置のコンピュータ制御系の
＠２のデータ・トラック・インターフェース部分の電気
回路図、＊３５Ａ及び５５Ｂ図は実施例装置のコンピュ
ータ制御系のディスク・ドライブ・インターフェース部
分の電気回路図、第３６図は実施例装置のディスク駆動
部分のディスク駆動サーボフェーズロック回路の機能ブ
ロック図、第１７Ａ及び３７Ｂ図は実施例装置のディス
ク駆動部分の次めの記録再生制御回路の電気回路図、第
３８Ａ及び３８Ｂ図は実施例装置のディスク駆動部分の
定めの記録タイミング回路の概略回路図、＠５９図は実
施例装置のディスク駆動部分のｔめのタイミング発生回
路の電気（ロ）路図、第４ＯＡ及び４０Ｂ図は実施例装
置のディスク駆動部分のための誤差検査回路の血気回路
図、第４１Ａ及び４１Ｂ図は＠５６図のブロック回路に
示される装置のディスク駆動部分のためのディスク・フ
ェーズロック制御回路の電気回路図、第４２Ａ、 ４ｚ
Ｂ、 ４２Ｃ，４２Ｄ図は第１０図のブロック回路に示
される信号系の入力回路の電気回路図、第４３Ａ、４３
Ｂ、４３Ｃ及び４３Ｄ図は第１１図のブロック図に示さ
れる信号系の基準論理回路の電気回路図、＠ ４４Ａ、
４４Ｂ、 ４４Ｃ及び４４Ｄ図は第１２Ａ図のブロッ
ク図に示される信号系の基準クロック発生器の電気回路
図、第４５Ａ、４５Ｂ、 ４５Ｃ及び４５ＤｉＪは第１
４図のブロック図に示される信号系のエンコーダ及び同
期挿入回路の電気回路図、ｔｓｈｓｚ図は第４５Ａ図に
示されるデータ・エンコーダ回路の動作を示すタイミン
グ図、第４６Ａ。 ４６Ｂ、 ４６Ｃ，４６Ｄ図Ｆｉ第１５図のブロック図
に示される信号糸のデータ・エンコーダ並びにデータ速
度及び時間軸補正回路の電気回路図、第ａｂＢ図は第４
６Ａ、４６Ｂ図に示されるデータ・エンコーダ回路の動
作を示すタイミング図、＠４７Ａ及び４７Ｂ図は第１６
図のブロック図に示される信号糸のデータ転送回路のＸ
気回路図、＠４８Ａ、 ４８Ｂ、 ４８０図は第１７図
に示される信号系のクロマ部分のクロマ分離器の′電気
回路図、第４９Ａ及び４９Ｂ図は第１８図のブロック図
によって示さね、るクロマ部分の実施例に於いて使用さ
れるクロマ・インバータ回路及びそのためのタイミング
制（財）器の電気回路図、第４９Ｃ図は第４８Ａ、、ａ
８Ｂ、 ４８Ｃ及び４８Ｄ図に概略示される信号系のク
ロマ・インバータ回路のタイミング制御部分の機能ブロ
ック図、第４９Ｄ図は＠４９Ｃ図に示されるクロマ・イ
ンバータのタイミング制御部分の！ｔｉｌｌ咋を示すタ
イミング図である。＠４９ｇ及び下図は第２０図のブロ
ック図によって示されるクロマ部分の実＃ ｆｌＩ に
使用笹９るクロマ・インバータ回路及びそのためのタイ
ミング制御器の眠気回路図、第５ＯＡ及び５０Ｂ図は第
１７図のブロック図に示される信号系のクロマ部分のク
ロマ帯域通過フィルタ回路の電気回路図、第５１Ａ及び
５１Ｂ図は第２２図のブロック図に示される信号糸のブ
ランキング及びビット・ミューティング回路の電気回路
図、第５２Ａ、 ５２Ｂ、 ５２（、’及び５２ＤＱば
第２５図のブロック図に示される信号系のデジタル対ア
ナログ変換器ｉ［％にバースト及び同期挿入回路の電気
回路図、＠５３Ａ及び５５Ｂ図は第２４図のブロック図
に示される信号系の等化回路の電気回路図、第５４Ａ及
び５４Ｂ図は第２４図のブロック図に示される再生回路
に使用されている前置増幅器の電気回路図、第５５Ａ、
５５Ｂ、 ５５Ｃ及び５５１）図は第５０図のブロッ
ク図に示されるコンピュータ制御系の遠隔アクセス・ス
テーション・インターフェース回路の電気回路図、第５
６Ａ。 ５６Ｂ、５６Ｇ及び５６Ｂ図は＠５１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及び内部アクセス・ステーション・キーボード回路
の電気回路図、第５７Ａ、５７Ｂ図は第３３図のブロッ
ク図に示されるコンピュータ制御系の第１のデータ・ト
ラック・インターフェース回路の電気回路図、第５８Ａ
、５８Ｂ、５８Ｃ及び５８Ｂ図は実施例装置のコンピュ
ータ制御系の中央処理ユニット・インターフェース部分
の電気回路図、第５９Ａ及び５９Ｂ図は第５６崗のブロ
ック図に示される一ＩｆｃＩｎのディスク駆１ｍ１ｆＲ
１分のディスク・ブリドライバ部分の電気回路図、第６
ＯＡ及び６０Ｂ図は実施例装にのデータ・インターフェ
ース部分のＸｆｉ回路図、第６１図は操作者が操作時に
使用する種種のキー及びバーを特に示すアクセス指定パ
ネル・キーボードの一部の図、第６２Ａ、６２Ｂ及び６
２Ｃ’図は第６１図に示されるアクセス指定パネルのア
クセス指定ステーション・キーボード回路を示す電気回
路図である。 図で７３はディスク駆動器、９３は同期及び副搬送波分
離器、９４Ｖｉクロック発生器、９５はアナログ対デジ
タル変換器、９６は記録エンコーダ及び同期語挿入回路
、９７は記録増幅器、９８は再生増幅器、９９は等化器
及びデータ検出器、１００ｔ′ｉデコーダ及び時ｉｖｌ
軸補正器、１０１はくし形フィルタ及びクロマ・インバ
ータ、１０２はデジタル対アナログ変換器、１０３は処
理増幅器を示す。
駆動ユニットに含む本発Ｆ３Ａヲ実施した装置の全体的
な外観を示す斜視図、第２図は操作者が本発明の装置全
制御する几めに使用することができる代表的な遠隔アク
セス・ステーション？示す拡大斜視図、２に３図は操作
者が作動時に使用する欅々のキー及びバーを特に示す第
１図の内部アクセス・ステーションのキーボードの一部
の拡大図、＠４図は本発明の全体装置の簡略化さね九機
能ブロック図、第５Ａ図は典型的なテレビジョン信号の
一部としてその画直期間を示す図、第５Ｂ図は水平−１
期パルス及びカラー・バースト信Ｍ’ｋ特に示すカラー
・テレビジョン信号の一部の図、第６図は配録動作時に
実施例装置ｊｉｔを辿る１ｇ号の路を簡略化して示す機
能ブロック図、第７図は再生動作時に実施例装置を通る
信号の路を簡略化して示す機能ブロック図、第８図はイ
’Ｍ ＋！Ｆ糸、ディスク駆動器、関連した制御系及び
操作者によって使用されるアクセス・ステーションの動
作金利例する内部コンピュータ制御系含水すブロック図
、第９Ａ及び第９８図ｆ′ｉ種々のブロック間の制御相
互接続を富む本発明の装置のためのイぎ号糸のブロック
図、第９Ｃ図は信号糸の槁々の位置にて生じるテレビジ
ョン信号のサンプリング及び位相関係を示すタイミング
図、第１０図は第９Ａ図に示される信号系の一部である
ビデオ入力回路（基準入力回路にほぼ等しい）の機能ブ
ロック図、第１１Ａ図Ｖｉ第９図に示さねる信号系の一
部である基準論理回路の機能ブロック図、第１１Ｂ図は
第１１Ａ図に示されるれる基準クロック発生器の部分の
動作含水すタイミング図、第１２Ｃ図は第ｉ２Ａ図に示
される基準クロック発生器の部分の動作を示すタイミン
グ図、第１３Ａ、Ｂ、Ｃ及びＤ図は第９Ａ図に示される
信号系の一部であるエンコーダ・スイッチを示す電気回
路図、第１５Ｅ図は第１３Ａ−Ｄ図に示されるエンコー
ダ・スイッチ回路に含１れたブリンキング・クロス削除
信号発生器のブロック図、＠１３ｆｉ’図は再生時に２
つのテレビジョン・フィールドと共に生ぜしめられたブ
リンキング・クロ′ス削除信号のグラフ図、＠１４図は
第９Ａ図に示された信号糸の一部でおるエンコーダ・ス
イッチ及びＩＤＪ Ｍ飴挿入回路の機能ブロック図、第
１５Ａ図は第９Ａ図に示される信号系の一部であるデー
タ速度及び時間軸補正回路の機能ブロック図、第１５Ｂ
及び第１５０図Ｆ１＠１５Ａ図に示されるデータ速度及
び時間軸補正回路のためのタイミング図、第１６図は第
９Ａ図に示される信号系の一部であるデータ転送回路の
機能ブロック図、第１７図はクロミナンス・インバータ
部分が奇数対称を有するデジタル・トランスバーサル・
フィルタであるような第９Ａ図に示される信号系のクロ
マ分離及び処理回路の一実施例のブロック図、第１８図
は第１７図のブロック図に水式わる回路のクロマ・イン
バータ部分のより詳細なブロック図、第１９及び２０図
は第９Ａ図に示される信号系のクロマ分離及び処理回路
の別実施例のブロック図、第２１図は単一の記憶さねた
フィールドからカラー・テレビジョン８号の４フイール
ドを再構成するために使用され定回路の別爽施例のブロ
ック図、第２２図は第９Ａ図に示される信号糸の一部で
あるブランキング挿入及びビット・ミューティング回路
の機能ブロック図、第２３図に第９Ａ図に示される信号
系の一部であるデジタル対アナログ変換及びバースト並
びに則期挿入回路の機能ブロック図、第２４図は信号系
の環化回路を含む馬主回路のブロック図、第２５図は第
２４図に示される等化回路の一実施例のブロック図、第
２６図は第２４図に示される等化回路の別実施例のブロ
ック図、＠２７図は周知の再生ヘッド及び前置増幅器組
合せ回路の再生応答を示すグラフ図、＠２８図は第２７
図に示される曲線を補償する、第２４図に示される等化
回路によって与えられる等化曲ｌ！ｉＩ？：示すグラフ
図、第２９図は実施例装置のコンピュータ制御系の中央
処理ユニット・インターフェース部分の機能ブロック図
、第５０図は実施例装置のコンピュータ制御系の遠隔ア
クセス・ステーション・インターフェース部分の機能ブ
ロック図、第３１図は実施例装置のコンピュータ制御系
の遠隔アクセス・ステーション及び内部アクセス・ステ
ーション部分の機能ブロック図、第３２Ａ及び５２Ｂ図
は実施例装置のコンピュータ制御系の信号系インターフ
ェース部分の１！気回路図、第３３Ａ及び５５Ｂ図は実
施例装置のコンピュータ制御系の第１のデータ・トラッ
ク・インターフェース部分の機能ブロック図、第３４Ａ
、３４Ｂ、５４Ｃ，３４Ｄ、 ３４ｇ、３４Ｆ、３４Ｇ
及び５ａｔ−１図は実施例装置のコンピュータ制御系の
＠２のデータ・トラック・インターフェース部分の電気
回路図、＊３５Ａ及び５５Ｂ図は実施例装置のコンピュ
ータ制御系のディスク・ドライブ・インターフェース部
分の電気回路図、第３６図は実施例装置のディスク駆動
部分のディスク駆動サーボフェーズロック回路の機能ブ
ロック図、第１７Ａ及び３７Ｂ図は実施例装置のディス
ク駆動部分の次めの記録再生制御回路の電気回路図、第
３８Ａ及び３８Ｂ図は実施例装置のディスク駆動部分の
定めの記録タイミング回路の概略回路図、＠５９図は実
施例装置のディスク駆動部分のｔめのタイミング発生回
路の電気（ロ）路図、第４ＯＡ及び４０Ｂ図は実施例装
置のディスク駆動部分のための誤差検査回路の血気回路
図、第４１Ａ及び４１Ｂ図は＠５６図のブロック回路に
示される装置のディスク駆動部分のためのディスク・フ
ェーズロック制御回路の電気回路図、第４２Ａ、 ４ｚ
Ｂ、 ４２Ｃ，４２Ｄ図は第１０図のブロック回路に示
される信号系の入力回路の電気回路図、第４３Ａ、４３
Ｂ、４３Ｃ及び４３Ｄ図は第１１図のブロック図に示さ
れる信号系の基準論理回路の電気回路図、＠ ４４Ａ、
４４Ｂ、 ４４Ｃ及び４４Ｄ図は第１２Ａ図のブロッ
ク図に示される信号系の基準クロック発生器の電気回路
図、第４５Ａ、４５Ｂ、 ４５Ｃ及び４５ＤｉＪは第１
４図のブロック図に示される信号系のエンコーダ及び同
期挿入回路の電気回路図、ｔｓｈｓｚ図は第４５Ａ図に
示されるデータ・エンコーダ回路の動作を示すタイミン
グ図、第４６Ａ。 ４６Ｂ、 ４６Ｃ，４６Ｄ図Ｆｉ第１５図のブロック図
に示される信号糸のデータ・エンコーダ並びにデータ速
度及び時間軸補正回路の電気回路図、第ａｂＢ図は第４
６Ａ、４６Ｂ図に示されるデータ・エンコーダ回路の動
作を示すタイミング図、＠４７Ａ及び４７Ｂ図は第１６
図のブロック図に示される信号糸のデータ転送回路のＸ
気回路図、＠４８Ａ、 ４８Ｂ、 ４８０図は第１７図
に示される信号系のクロマ部分のクロマ分離器の′電気
回路図、第４９Ａ及び４９Ｂ図は第１８図のブロック図
によって示さね、るクロマ部分の実施例に於いて使用さ
れるクロマ・インバータ回路及びそのためのタイミング
制（財）器の電気回路図、第４９Ｃ図は第４８Ａ、、ａ
８Ｂ、 ４８Ｃ及び４８Ｄ図に概略示される信号系のク
ロマ・インバータ回路のタイミング制御部分の機能ブロ
ック図、第４９Ｄ図は＠４９Ｃ図に示されるクロマ・イ
ンバータのタイミング制御部分の！ｔｉｌｌ咋を示すタ
イミング図である。＠４９ｇ及び下図は第２０図のブロ
ック図によって示されるクロマ部分の実＃ ｆｌＩ に
使用笹９るクロマ・インバータ回路及びそのためのタイ
ミング制御器の眠気回路図、第５ＯＡ及び５０Ｂ図は第
１７図のブロック図に示される信号系のクロマ部分のク
ロマ帯域通過フィルタ回路の電気回路図、第５１Ａ及び
５１Ｂ図は第２２図のブロック図に示される信号糸のブ
ランキング及びビット・ミューティング回路の電気回路
図、第５２Ａ、 ５２Ｂ、 ５２（、’及び５２ＤＱば
第２５図のブロック図に示される信号系のデジタル対ア
ナログ変換器ｉ［％にバースト及び同期挿入回路の電気
回路図、＠５３Ａ及び５５Ｂ図は第２４図のブロック図
に示される信号系の等化回路の電気回路図、第５４Ａ及
び５４Ｂ図は第２４図のブロック図に示される再生回路
に使用されている前置増幅器の電気回路図、第５５Ａ、
５５Ｂ、 ５５Ｃ及び５５１）図は第５０図のブロッ
ク図に示されるコンピュータ制御系の遠隔アクセス・ス
テーション・インターフェース回路の電気回路図、第５
６Ａ。 ５６Ｂ、５６Ｇ及び５６Ｂ図は＠５１図のブロック図に
示されるコンピュータ制御系の遠隔アクセス・ステーシ
ョン及び内部アクセス・ステーション・キーボード回路
の電気回路図、第５７Ａ、５７Ｂ図は第３３図のブロッ
ク図に示されるコンピュータ制御系の第１のデータ・ト
ラック・インターフェース回路の電気回路図、第５８Ａ
、５８Ｂ、５８Ｃ及び５８Ｂ図は実施例装置のコンピュ
ータ制御系の中央処理ユニット・インターフェース部分
の電気回路図、第５９Ａ及び５９Ｂ図は第５６崗のブロ
ック図に示される一ＩｆｃＩｎのディスク駆１ｍ１ｆＲ
１分のディスク・ブリドライバ部分の電気回路図、第６
ＯＡ及び６０Ｂ図は実施例装にのデータ・インターフェ
ース部分のＸｆｉ回路図、第６１図は操作者が操作時に
使用する種種のキー及びバーを特に示すアクセス指定パ
ネル・キーボードの一部の図、第６２Ａ、６２Ｂ及び６
２Ｃ’図は第６１図に示されるアクセス指定パネルのア
クセス指定ステーション・キーボード回路を示す電気回
路図である。 図で７３はディスク駆動器、９３は同期及び副搬送波分
離器、９４Ｖｉクロック発生器、９５はアナログ対デジ
タル変換器、９６は記録エンコーダ及び同期語挿入回路
、９７は記録増幅器、９８は再生増幅器、９９は等化器
及びデータ検出器、１００ｔ′ｉデコーダ及び時ｉｖｌ
軸補正器、１０１はくし形フィルタ及びクロマ・インバ
ータ、１０２はデジタル対アナログ変換器、１０３は処
理増幅器を示す。
Claims (1)
- 【特許請求の範囲】 関連した副搬送波信号を有するアナログ情報信号をサン
プリングするための装置に於いて、上記サンプリングを
所望の正確な位相位置に於いて生じさせて、上記所望の
正確な位相位置で取られる上記情報信号の情報内容を表
わす離隔したサンプル値を与えるようにした、下記手段
よりなる装置。 （イ）クロック信号に応じてサンプリング時間での上記
情報信号のレベルを表わす信号を与えるために上記情報
信号をサンプリングするための手段。 （ロ）上記副搬送波信号の予定の位相位置で上記情報信
号をサンプリングするように上記サンプリング手段に与
える上記クロック信号を発生するための手段。 （ハ）上記クロック発生手段の出力の位相と上記副搬送
波信号の位相とを比較し、第１の誤差信号を発生してこ
れを上記クロック発生手段に与えてクロック信号の位相
を調整し、上記発生手段の出力が上記副搬送波信号と一
般的に位相係止せしめられるようにするように上記クロ
ック発生手段の出力の位相を制御するための手段。 （ニ）上記離隔したサンプル値を判定してこのサンプル
値の実際の位相位置と所望の正確な位相位置との間の任
意の位相誤差を反映する第２の誤差信号を発生し、この
第２の誤差信号を上記発生手段に与えてその出力の位相
を調節し、上記第２の誤差信号をほぼ零にまで減少し、
それによつて上記副搬送波周波数に関して上記正確な位
相位置でその情報信号をサンプリングするための手段。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB4519576 | 1976-10-29 | ||
| GB45195 | 1976-10-29 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Division JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242889A true JPH0242889A (ja) | 1990-02-13 |
| JPH0440913B2 JPH0440913B2 (ja) | 1992-07-06 |
Family
ID=10436254
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
| JP63102889A Granted JPH0242889A (ja) | 1976-10-29 | 1988-04-27 | サンプリング装置 |
| JP63102890A Granted JPH0242890A (ja) | 1976-10-29 | 1988-04-27 | 直流レベル復原装置 |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13019377A Pending JPS5356004A (en) | 1976-10-29 | 1977-10-29 | Magnetic recorder reproducer system |
Family Applications After (3)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63102890A Granted JPH0242890A (ja) | 1976-10-29 | 1988-04-27 | 直流レベル復原装置 |
| JP63102887A Granted JPH0235880A (ja) | 1976-10-29 | 1988-04-27 | 電子的時間軸補正装置 |
| JP63102888A Pending JPH0242888A (ja) | 1976-10-29 | 1988-04-27 | 同期語挿入装置 |
Country Status (5)
| Country | Link |
|---|---|
| JP (5) | JPS5356004A (ja) |
| BE (1) | BE860257A (ja) |
| DE (8) | DE2759872C2 (ja) |
| FR (3) | FR2371838B1 (ja) |
| HK (6) | HK26586A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4251831A (en) | 1979-10-26 | 1981-02-17 | Kamath Bantval Y | Filter and system incorporating the filter for processing discrete samples of composite signals |
| JPS5730484A (en) * | 1980-07-30 | 1982-02-18 | Hitachi Denshi Ltd | Compensation system for speed error of reproduced video signal |
| NL187211C (nl) * | 1981-02-27 | Uniroyal Inc | Werkwijze voor de bereiding van een expandeerbaar mengsel, werkwijze voor de bereiding van geexpandeerde polymere materialen, alsmede werkwijze voor de bereiding van een hydrazodicarbonzuurester als bij verhitting gasafsplitsend middel. | |
| US4519001A (en) * | 1981-10-27 | 1985-05-21 | Ampex Corporation | Apparatus for providing dropout compensation and error concealment in a PAL format video information signal |
| JPS6298989A (ja) * | 1985-10-17 | 1987-05-08 | アムペックス コーポレーシヨン | ブランキング信号発生制御方法及び装置 |
| NL8700294A (nl) * | 1987-02-09 | 1988-09-01 | At & T & Philips Telecomm | Klemcircuit voor een televisietransmissiesysteem. |
| DE3816568A1 (de) * | 1988-05-14 | 1989-11-16 | Bodenseewerk Geraetetech | Verfahren und vorrichtung zur demodulation eines wechselspannungs-signals |
| FR2651632B1 (fr) * | 1989-09-06 | 1994-06-03 | Tonna Electronique | Procede et dispositif d'alignement de signaux video et de detection de presence de donnees numeriques recurrentes dans un signal video. |
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| JP4824610B2 (ja) * | 2007-03-19 | 2011-11-30 | テイ・エス テック株式会社 | 屋外車両用シート |
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| US3657712A (en) * | 1955-12-09 | 1972-04-18 | Dirks Computer Systems Corp | Storing device for signals |
| US3252098A (en) * | 1961-11-20 | 1966-05-17 | Ibm | Waveform shaping circuit |
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| JPS555954B1 (ja) * | 1968-08-14 | 1980-02-12 | ||
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| JPS5320169B2 (ja) * | 1972-04-24 | 1978-06-24 | ||
| JPS5037063B2 (ja) * | 1972-05-24 | 1975-11-29 | ||
| JPS5011322A (ja) * | 1973-05-30 | 1975-02-05 | ||
| NL7309910A (nl) * | 1973-07-17 | 1975-01-21 | Philips Nv | Inrichting voor het weergeven van een op een registratiedrager opgetekend kleurentelevisie- signaal. |
| JPS557988B2 (ja) * | 1973-10-01 | 1980-02-29 | ||
| CA1141022A (en) * | 1974-04-25 | 1983-02-08 | Maurice G. Lemoine | Time base compensator |
-
1977
- 1977-10-28 DE DE19772759872 patent/DE2759872C2/de not_active Expired - Fee Related
- 1977-10-28 BE BE182168A patent/BE860257A/xx not_active IP Right Cessation
- 1977-10-28 DE DE19772759869 patent/DE2759869C2/de not_active Expired
- 1977-10-28 DE DE19772759865 patent/DE2759865C2/de not_active Expired
- 1977-10-28 DE DE19772759870 patent/DE2759870C2/de not_active Expired
- 1977-10-28 DE DE19772759868 patent/DE2759868C2/de not_active Expired
- 1977-10-28 DE DE19772759867 patent/DE2759867C2/de not_active Expired
- 1977-10-28 FR FR7732574A patent/FR2371838B1/fr not_active Expired
- 1977-10-28 DE DE19772759871 patent/DE2759871C2/de not_active Expired
- 1977-10-28 DE DE19772759866 patent/DE2759866C2/de not_active Expired
- 1977-10-29 JP JP13019377A patent/JPS5356004A/ja active Pending
-
1980
- 1980-04-18 FR FR8008701A patent/FR2453572A1/fr not_active Withdrawn
- 1980-04-22 FR FR8008981A patent/FR2453571B1/fr not_active Expired
-
1986
- 1986-04-10 HK HK26586A patent/HK26586A/xx unknown
- 1986-04-10 HK HK26386A patent/HK26386A/xx unknown
- 1986-04-10 HK HK26286A patent/HK26286A/xx unknown
- 1986-04-10 HK HK26486A patent/HK26486A/xx unknown
- 1986-04-10 HK HK26186A patent/HK26186A/xx unknown
- 1986-05-08 HK HK31886A patent/HK31886A/xx unknown
-
1988
- 1988-04-27 JP JP63102889A patent/JPH0242889A/ja active Granted
- 1988-04-27 JP JP63102890A patent/JPH0242890A/ja active Granted
- 1988-04-27 JP JP63102887A patent/JPH0235880A/ja active Granted
- 1988-04-27 JP JP63102888A patent/JPH0242888A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| FR2453571A1 (fr) | 1980-10-31 |
| JPH0242888A (ja) | 1990-02-13 |
| DE2759872C2 (ja) | 1991-08-29 |
| HK26386A (en) | 1986-04-18 |
| JPH0250677B2 (ja) | 1990-11-05 |
| DE2759866C2 (de) | 1983-10-13 |
| JPH0440915B2 (ja) | 1992-07-06 |
| DE2759870C2 (de) | 1983-10-20 |
| DE2759869C2 (de) | 1985-01-17 |
| DE2759865C2 (de) | 1984-04-05 |
| HK26286A (en) | 1986-04-18 |
| JPH0235880A (ja) | 1990-02-06 |
| HK26486A (en) | 1986-04-18 |
| DE2759867C2 (de) | 1986-06-26 |
| DE2759868C2 (de) | 1983-02-10 |
| HK26586A (en) | 1986-04-18 |
| HK31886A (en) | 1986-05-16 |
| FR2453571B1 (fr) | 1986-06-27 |
| FR2371838B1 (fr) | 1985-06-21 |
| JPH0242890A (ja) | 1990-02-13 |
| JPS5356004A (en) | 1978-05-22 |
| HK26186A (en) | 1986-04-18 |
| BE860257A (fr) | 1978-02-15 |
| DE2759871C2 (de) | 1983-06-09 |
| JPH0440913B2 (ja) | 1992-07-06 |
| FR2371838A1 (fr) | 1978-06-16 |
| FR2453572A1 (fr) | 1980-10-31 |
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