JPH056396B2 - - Google Patents

Description

【発明の詳細な説明】

本発明は、受信（又は再生）されたデジタル映
像信号中の誤りを修整するのに適用されるデジタ
ル映像信号処理装置に関する。 一例として回転ヘツド式のVTRによつてデジ
タル映像信号を記録再生する場合、ヘツドノイ
ズ、テープノイズ或いはアンプノイズによるラン
ダムエラー又はドロツプアウトによるバーストエ
ラーが発生する。デジタル映像信号の符号構成を
誤り訂正が可能なものとされていても、誤りがそ
の訂正能力を越える場合が生じる。このような訂
正不能な場合には、画面上で誤りを目立たなくす
る誤り修整が必要となる。 既に提案されている誤り修整法のひとつとし
て、訂正不能となつた場合には、テレビジヨン画
像の垂直方向の相関が強いことを利用して、１ラ
イン前のデータでおきかえる（補間する）ものが
ある。また、他の誤り修整法として、訂正不能と
なつたデータの前後に位置する２つのデータの平
均値を形成し、この平均値でおきかえるものがあ
る。 これらの誤り修整法は、何れも同一フイールド
内のデータから補間用の信号を得るものである。
ところで、テレビジヨン画像は、飛び越し走査で
描かれるので、同一フイールド内の隣接ライン
は、空間的に２ライン分の距離だけずれたものと
なる。これに対して前のフイールドの隣接ライン
は、空間的に１ライン分しか離れてなく、より相
関が強いものと言える。 本発明の目的は、前のフイールドの空間的に１
ライン下のデータで訂正下能なデータを補間する
ことによつて画像中で誤りをより目立たなくする
ことができるデジタル映像信号処理装置を提供す
ることにある。また、本発明は、補間用のデータ
を得るのに、１ライン遅延回路、平均値形成回路
を殊更に必要としない装置の実現を目的とするも
のである。更に、本発明に依れば、前のフイール
ドのデータを得るのに必要とされるフイールドメ
モリーと誤り訂正のためのフイールドメモリーと
を兼用することによつてフイールドメモリーを有
効に用いることができる。 本発明の一実施例の説明に先立ち、訂正不能な
１データを補間するのに空間的に１ライン下に位
置する前のフイールドのデータを充当する方法に
ついて説明する。 NTSC方式のカラー映像信号をデジタル化する
ときは、次の点を約束して行なわれる。 1゜ １フレームはライン数が525本であるから、 第１（第３）フイールド……262ライン 第２（第４）フイールド……263ライン とする。第１フイールドは、垂直同期パルスと水
平同期パルスとの位相が一致するもので、この両
者の位相がずれるフイールドを第２フイールドと
する。 2゜ １水平区間（以下1Hと略す）のサンプル絵素
数はサンプリング周波数（fs）によつて異なる。
つまり、色副搬送周波数（fsc）は水平周波数
（fh）の455/2倍であるから、（fs＝3fsc）の場合
と（fs＝4fsc）の場合の夫々に関して下記の〔表
１〕のようになる。

【表】 水平同期パルスと色副搬送波との両者の位相が
一致しているラインのサンプル数を682とし、位
相がずれているラインのサンプル数を683とする。
奇数フレームでは、この両者の位相がずれている
ラインから始まり、偶数フレームでは、この両者
の位相が一致しているラインから始まることにな
る。〔表１〕からわかるように、（fs＝3fsc）の場
合には、同一フイールド内で時間的に1H違う隣
りのラインのサンプル絵素数が違うが、空間的に
1H下に位置する前のフイールドのラインの情報
を補間ラインとすると、誤りラインと補間ライン
とのサンプル絵素数が同数となる。また、下記の
説明から明かなように、両ラインの各サンプル絵
素の色副搬送波の位相も等しいものとなる。 〔表１〕に示される実際のライン数及びサンプ
ル絵素数とは異なり、絵素数と位相関係を明確に
するために夫々の数を少ないもので表わしたの
が、第１図及び第２図である。第１図は（fs＝
3fsc）の場合に関するもので、第２図は（fs＝
4fsc）の場合に関するものである。NTSCのカラ
ーテレビジヨン方式においては、１フイールド内
のあるラインと次のラインでは、色副搬送波の位
相は反転しており、フレーム間でも色副搬送波の
位相は反転している。また、サンプリング点は色
副搬送波に対する所定位相のものとされるから、
そのラインのサンプリング点における色副搬送波
の位相の違い（位相差π）を黒丸及び白丸で示
す。更に、第１フイールドのラインは実線で示さ
れ、第２フイールドのラインは破線で示される。 まず（fs＝3fsc）の場合では、奇数フレーム例
えば第１フレームについては第１図Ａに示すもの
となる。第１フレームの第１フイールドでは、ｌ
（１−０）、ｌ（１−１）………ｌ（１−７）の８本
のラインが順次描かれ、その第２フイールドで
は、ｌ（１−８）、ｌ（１−９）………ｌ（１−16）
の９本のラインが順次描かれ、１フレームで計17
本のラインが存在するものとする。最初のライン
ｌ（１−０）では、例えばサンプル絵素数が５個
となり、次のラインｌ（１−１）ではラインｌ（１
−０）に対してサンプル周期の1/2のずれをもつ
位置に４個のサンプル絵素数が存在し、更に次の
ラインｌ（１−２）ではラインｌ（１−０）と同様
に５個のサンプル絵素数が存在する。以下、この
関係が繰り返される。 第１フレームの第２フイールドに続いて偶数フ
レーム例えば第２フレームの第１フイールドで
は、第１図Ｂに示すように、ｌ（２−０）、ｌ（２
−１）………ｌ（２−７）の８本のラインが順次
描かれ、その第２フイールドでは、ｌ（２−８）、
ｌ（２−９）………ｌ（２−16）の９本のラインが
順次描かれ、１フレームで計17本のラインが存在
する。ライン数が奇数であるから、サンプル絵素
数及び色副搬送波の位相関係は第１フレームと反
対の関係となる。つまり、第１フレームと第２フ
レームの同一の位置のライン間では、一方のライ
ンのサンプル絵素数が５個であれば他方のライン
のそれは４個であり、色副搬送波の位相は互いに
π異なる。そして、あるラインと空間的にその
1H下に位置する前のフイールドのラインとはサ
ンプル絵素数及び色副搬送波の位相に関して同一
のものとなる。例えば、第１フレームの第２フイ
ールドのｌ（１−10）が誤りラインであれば、空
間的にｌ（１−10）の1H下に位置する前のフイー
ルドのラインｌ（１−２）が補間ラインとなる。
両者は、共にサンプル絵素数が５個で、色副搬送
波との位置差は０である。他の場合も第１図から
明かなように、誤りラインと補間ラインのサンプ
ル絵素数及び色副搬送波との位置差が等しいもの
となる。ｌ（１−０）〜ｌ（２−16）を誤りライン
としたときに夫々に対応する補間ラインを〔表
２〕に示す。但し、第１フレームの第１フイール
ドの前のフイールドのラインも簡単のため、第２
フレームのライン番号によつて示し、またｌを略
し各番号のみを示す。

【表】

【表】

【表】 また（fs＝4fsc）の場合においては、誤りライ
ンと補間ラインとの対応関係は、第２図Ａ（第１
フレームを示す）と第２図Ｂ（第２フレームを示
す）から明かなように、例えばｌ（１−10）が誤
りラインであれば、ｌ（１−２）が補間ラインと
なる。（fs＝4fsc）の場合には、全てのラインの
サンプル絵素数は等しく５個となる。ｌ（１−０）
〜ｌ（２−16）を誤りラインとしたときに夫々に
対応する補間ラインは〔表２〕に示すものと全く
同様であり、誤りラインと補間ラインの両者の色
副搬送波の位置関係は等しいものとなる。 以上の説明から明かなように、デジタル化され
たカラー映像信号の誤り区間を元のものと等しい
サンプル絵素数及び位置関係の情報で充当するこ
とができる。然も、サンプリング周波数（fs）が
（fs＝3fsc）又は（fs＝4fsc）の何れの場合であつ
ても補正を行なうことができる利点がある。 上述の補間法による装置は、１フイールドに相
当する以上の容量を有するRAM（ランダムアク
セスメモリー）によつて実現することができる。
例えば第３図Ａ〜Ｉの夫々に示されるように１番
地から９番地迄の物理ラインアドレスを有する
RAMを使用する。但し、第３図Ｂ以下では、簡
単のためRAMの１番地から９番地迄の物理ライ
ンアドレスの図示が省略されている。 まず、第１フレームの第１フイールドでは、
RAMの１番地から９番地迄にこのフイールドの
各ラインのデータが順次書き込まれる。第３図Ａ
はこの第１フイールドのデータの書込みが終わつ
た状態を論理データラインアドレスでもつて示
す。次に、第２フイールドの８番目のライン〔１
−８〕のデータの書込みは、第３図Ｂに示すよう
に同じフレームの第１フイールドの０番目のライ
ン〔１−０〕のデータが記憶されている番地にな
される（書込みに関する第１の約束）。また、こ
の書込みに先立つて同一番地からのデータの読出
しがなされる。つまり、RAMの１メモリーサイ
クルの前半が読出しサイクルとされ、その後半が
書込みサイクルとなされる。この第２フイールド
の各ラインのデータがRAMに順次書き込まれ、
第１フレームの最後のライン〔１−16〕のデータ
は、第３図Ｃに示すように９番地に書き込まれ
る。前述のように、読出しは、書込みと同一番地
に関して行なわれるのが原則であるが、フレーム
の最後のラインのデータが書き込まれる場合に
は、その書き込みがなされる番地の次の番地のデ
ータが読出される。 第１フレームのデータの書き込みが終了した第
３図Ｄに示すように、次のフレームの第１フイー
ルドの０番目のライン〔２−０〕のデータは、前
のフレームの第２フイールドの８番目のライン
〔１−８〕が記憶されている番地より１つだけ後
にずらして書き込むようになされる（書込みに関
する第２の約束）。以上の書込み及び読出しに関
する約束のもとで、第３図Ｅ及び同図Ｆと動作が
進行し、第３図Ｆの状態で第２フレームの全ライ
ンのデータの書込みが終了する。 再び第３フレームの０番目のライン〔３−０〕
のデータが第３図Ｇに示すように、第２の約束に
したがつて書込まれ、更に８番目のライン〔３−
８〕のデータが同図Ｈに示すように、第１の約束
にしたがつて書込まれ、同図Ｉに示すように第３
フレームの全ラインのデータの書込みが終了す
る。ここで第３図Ａ、同図Ｄ、同図Ｇの三者又は
第３図Ｂ、同図Ｅ、同図Ｈの三者を比較すると理
解されるように、各フイールドの先頭のラインの
データが１フレーム経過する毎に１番地ずつ進ん
だものとなる。つまり、RAMは、循環式に動作
することになる。このような動作が行なわれるの
であれば、RAMの容量は、１フイールド以上の
ものであつても良い。 VTRからの再生出力等のデータは、誤り訂正
回路を経てRAMに供給される。データが誤つて
いて、然もこの誤り訂正不能な場合には、このこ
とを示すフラツグ信号が誤り訂正回路から発生す
る。このフラツグ信号が発生したデータを含む１
ライン分のデータは、RAMに対して書込むこと
が禁止される。前述のようにRAMを動作させて
いるもとでは、この書込み禁止だけによつて空間
的に1H下の前のフイールドのラインを補間デー
タとして読出すことができる。 一例としてライン〔２−１〕のデータが誤つて
おり且つ訂正不能であるためフラツグ信号が発生
している場合には、第３図Ｄに示す次のメモリー
サイクルにおいてライン〔２−１〕のデータが
RAMへ書込まれることが禁止される。したがつ
てこの番地のデータは、以前に書込まれているラ
イン〔１−10〕のデータである。第３図Ｅに示す
ように、ライン〔２−０〕のデータが読出される
次のメモリーサイクルでは、ライン〔２−１〕の
データの代わりに、ライン〔１−10〕のデータが
読み出されることになる。即ち誤つており且つ訂
正不能のラインｌ（２−１）に対して空間的に1H
下の前のフイールドのラインｌ（１−10）が補間
ラインとなり前述の説明と一致する。 なお、フイールド間でライン数が等しい場合に
は、各フレーム毎にその先頭ラインのデータの書
込みをずらすだけで良い。 以下、本発明をデジタルVTRに適用した一実
施例について説明する。第４図にデジタルVTR
の記録系の構成が示され、第５図にその再生系の
構成が示される。デジタル映像信号は、回転ヘツ
ドによつて磁気テープに斜めのトラツクとして記
録される。デジタル映像信号の伝送ビツトレイト
は高いので、近接して配列された２個の回転ヘツ
ドが設けられ、１フイールド分のデジタル映像信
号が２チヤンネルに分配されて夫々平行する２ト
ラツクとして記録される。また、音声信号も
PCM信号に変換され、回転ヘツドによりビデオ
トラツクと平行する１本のトラツクとして記録さ
れる。 １で示す入力端子に記録すべきNTSC方式のカ
ラー映像信号が供給され、入力プロセツサ２に供
給される。入力プロセツサ２には、クランプ回
路、同期及びバースト分離回路等が設けられてお
り、有効ビデオ領域のカラー映像信号がＡ／Ｄ変
換回路３に供給され、分離された同期信号及びバ
ースト信号がPLL構成のマスタークロツク発生
器４に供給される。マスタークロツク発生器４か
ら（3fsc）のクロツクパルスが発生する。このク
ロツクパルス及び同期信号がコントロール信号発
生器５に供給される。コントロール信号発生器５
では、各種のタイミングパルス、ライン、フイー
ルド、フレーム及びトラツクの夫々に関する識別
信号、サンプリングパルス等のコントロール信号
が形成される。 Ａ／Ｄ変換回路３は、サンプルホールド回路及
びそのサンプル出力を８ビツトのコードに変換す
るＡ／Ｄ変換器を含み、並列８ビツトの出力がイ
ンターフエース６に供給される。ここでカラー映
像信号の1Hの長さは、63.5〔μs〕であり、そのう
ちブランキング期間は、11.1〔μs〕であり、した
がつて有効ビデオ領域は、52.4〔μs〕となる。ま
た、（3fsc＝３×455／２fh）であるから、1H区間 は、682.5サンプル数となる。更に、有効ビデオ
サンプル数は（52.4〔μs〕／Ts＝562.7サンプル）
（但し、Tsはサンプリング周期を表わし、
0.0931217〔μs〕である。）となる。２チヤンネル
に分割することを考慮して、576サンプルとし、
１チヤンネルに288サンプルを割当てる。第６図
に示すように、2H区間（1365サンプル）を単位
として考え、水平同期パルスHDと色副搬送波の
位相が一致しているラインのサンプル数を682と
し、両者の位相がずれているラインのサンプル数
を683とする。 また、１フイールドのライン数は、262.5Hで
あるが、そのうちで垂直同期区間及び等化パルス
区間が10.5Hをしめている。VITやVIRのような
テスト信号が垂直帰線区間に挿入されるので、こ
れも有効ビデオ信号と考えられる。結局、１フイ
ールド期間の有効ビデオライン数を252とする。 上述のようにデジタル化されたカラー映像信号
（有効ビデオ領域）がインターフエース６におい
て２チヤンネルに振り分けられる。１ラインの
576サンプルのうちで奇数番目のサンプルと対応
するデータが一方のチヤンネルとされ、偶数番目
のサンプルと対応するデータが他方のチヤンネル
とされる。この２つのチヤンネルのデータに関す
る処理は、互いに同一である。また、外部からの
デジタル映像信号Dinは、インターフエース６に
供給されて２チヤンネル化される。一方のチヤン
ネルのデータが時間軸圧縮回路７と誤り制御エン
コーダ８と記録プロセツサ９と記録アンプ１０と
を順次介して記録信号として出力端子１１Ａに取
り出される。他方のチヤンネルのデータに関して
同一の構成によつて処理が行なわれ、他方のチヤ
ンネルの記録信号が出力端子１１Ｂに取り出され
る。この出力端子１１Ａ，１１Ｂには、近接して
設けられた２個の回転ヘツドが回転トランスを介
して接続されている。２個の回転ヘツドをＡヘツ
ド及びＢヘツドとすると、出力端子１１Ａに現れ
る記録信号がＡヘツドによりＡトラツクとして記
録され、出力端子１１Ｂに現れる記録信号がＢヘ
ツドによりＢトラツクとして記録される。 出力端子１１Ａ，１１Ｂの夫々に取り出される
記録信号の符号配列の１サブブロツクが第７図に
示される。１サブブロツクは、３サンプル分（24
ビツト）のブロツク同期信号（SYNC）、２サン
プル分（16ビツト）の識別（ID）及びアドレス
（AD）信号、96サンプル分（768ビツト）のデー
タ、４サンプル分（32ビツト）のCRC（Cyclic
Redundancy Check）コードが順次配列された
計105サンプル分（840ビツト）の構成とされてい
る。１ライン分のデータは、１チヤンネル当りで
288サンプルなので、これが３分割されて１サブ
ブロツクのデータとされる。ブロツク同期信号
は、１サブブロツクのデータ処理のために用いら
れ、ブロツク同期信号を検出することで、識別及
びアドレス信号、データ、CRCコードの抜取等
がなされる。識別及びアドレス信号は、そのサブ
ブロツクのデータが属するチヤンネル（トラツ
ク）、フレーム、フイールド、ラインを示すと共
に、サブブロツクのアドレスを示す。CRCコー
ドは、データの誤り検出のためである。 第８図は、１チヤンネルに関する１フイールド
分の符号構成を示している。同図においてSBi
（ｉ＝１〜858）は、１サブブロツクを表わしてお
り、３個のサブブロツクでもつて１ブロツクが構
成されている。前述のように１フイールド分の有
効ビデオ領域が252Hであるので、１フイールド
分では、252ブロツクのデータが存在する。ある
フイールドのデータのうちで最初のものから、第
１行、第２行、第３行……と順次配して、（21×
12）のマトリクス形式に配列する。この映像情報
のデータに対してその水平方向及び垂直方向の
夫々に関してパリテイデータが形成される。第８
図の第13番目のブロツク列に水平方向のパリテイ
データが配され、最下部の第22番目の行に垂直方
向のパリテイデータが配されている。この第22番
目の行の第13番目の列は、垂直パリテイデータに
対する水平パリテイデータである。水平方向のパ
リテイデータは、１行を構成する12ブロツクの
夫々から取り出された12個のサブブロツクによつ
て３通り形成される。第１行を例にとると、 〔SB₁〕〔SB₄〕〔SB₇〕……〔SB₃₄〕 ＝〔SB₃₇〕 の（mod.2）の加算によつてパリテイデータ
〔SB₃₇〕が形成される。〔SBi〕は、サブブロツク
SBi中のデータのみを意味している。この場合、
12個のサブブロツクの夫々に属する１サンプル８
ビツト並列で演算される。同様に 〔SB₂〕〔SB₅〕〔SB₈〕……〔SB₃₅〕 ＝〔SB₃₈〕 〔SB₃〕〔SB₆〕〔SB₉〕……〔SB₃₆〕 ＝〔SB₃₉〕 によつてパリテイデータ〔SB₃₈〕及び〔SB₃₉〕
が形成される。他の第２行〜第22行の夫々につい
ても同様にして水平方向のパリテイデータが形成
される。このように１行に含まれる36個のサブブ
ロツクのデータから単にパリテイデータを形成す
るのではなく、２個のサブブロツクの間隔をおい
て位置する計12個のサブブロツクのデータから１
個のパリテイデータを形成するのは、誤り訂正能
力を向上を図るためである。 垂直方向のパリテイデータは、第１番目のブロ
ツク列から第12番目のブロツク列までの各列の21
個のサブブロツクのデータから形成される。第１
列を例にとると、 〔SB₁〕〔SB₄₀〕〔SB₇₉〕……
〔SB₇₈₁〕 ＝〔SB₈₂₀〕 によつてパリテイデータ〔SB₈₂₀〕が形成され
る。この場合、21個のサブブロツクの夫々に属す
る１サンプルが８ビツト並列に演算される。 したがつてこれらのパリテイデータもビデオデ
ータと等しく96サンプルであり、第７図に示すよ
うな符号配列とされている。以上（22×13）のマ
トリクス配置の１フイールド分のデジタル信号を
第１行、第２行、第３行……，第22行の順序で１
系列として伝送する場合、13ブロツクで12Hの長
さに相当するので１フイールド分のデジタル信号
を伝送するのに、（12×22＝264H）の期間が必要
となる。 ところで、この例におけるVTRは、１フイー
ルド中の垂直プランキング期間の一部の記録又は
再生を補助ヘツドによつて行なうもので、この補
助ヘツドを用いないでビデオヘツドのみを用いた
ときには、約250Hの領域しか記録することがで
きない。更に、数Ｈの余裕をみて、１本のトラツ
ク中で246H分の領域を記録可能領域とする。つ
まり、上述のように264Hの期間を246Hに時間軸
圧縮（圧縮率Rtは41/44）するようになされる。
また、246Hの長さとされた１フイールド分の記
録信号の始端及び終端には、伝送ビツト周波数の
プリアンプル信号及びポストアンプル信号が挿入
されるようになされる。 第４図における時間軸圧縮回路７は、上述の圧
縮率でもつてビデオデータを圧縮し、また96サン
プルのビデオデータ毎にブロツク同期信号、識別
及びアドレス信号、CRCコードが挿入されるデ
ータ欠如期間を形成すると共に、パリテイデータ
のブロツクが挿入されるデータ欠如期間を形成す
る。水平及び垂直方向のパリテイデータと各サブ
ブロツクのCRCコードとが誤り制御エンコーダ
８によつて発生する。ブロツク同期信号、識別及
びアドレス信号が記録プロセツサ９において付加
される。アドレス信号は、前述のサブブロツクの
番号(i)を表わしている。また、記録プロセツサ９
には、１サンプルのビツト数を８ビツトから10ビ
ツトに変換するブロツクコーデイングのエンコー
ダと、10ビツト並列のコードを直列化する変換器
が設けられている。ブロツクコーデイングは、10
ビツトからなり、（2¹⁰）通りのコードのうちで直
流レベルが零に近い（2⁸）個のコードを選び、こ
れともとの８ビツトのコードとを１対１に対応さ
せ、したがつて記録信号の直流レベルをなるべく
零にする即ちなるべく“０”と“１”とが交互に
現れる信号形態に変換するものである。再生側に
おける同期抽出の容易化、伝送波形の劣下の防止
を目的としてブロツクコーデイングが使用され
る。同様の目的のためにブロツクコーデイングの
代わりにＭ系列を利用したスクランブル、量子化
レベルの発生確率を考慮したコーデイング等を用
いても良い。８ビツトの場合の１チヤンネル当り
の伝送ビツトレイトは （3sc）×８×１／２×44／41＝46.097〔Mb／sec〕 であり、10ビツトに変換した後の記録ビツトレイ
トは 46.097×10／８＝57.62〔Mb／sec〕となる。 Ａヘツド及びＢヘツドの夫々が対応するＡトラ
ツク及びＢトラツクを走査することで得られる２
チヤンネルの再生信号が再生信号入力端子１２
Ａ，１２Ｂの夫々に供給され、再生アンプ１３を
介して波形整形回路１４に供給される。波形整形
回路１４は、再生信号の高域成分を増強する再生
イコライザを含み、また、再生信号をパルス信号
とすると共に、プリアンブル信号に同期した再生
ビツトクロツクを抽出し、次段の再生プロセツサ
１５にデータと共に、この再生ビツトクロツクを
供給する。再生プロセツサ１５では、データ系列
が直列並列変換され、ブロツク同期信号が抽出さ
れ、データとそれ以外のブロツク同期信号等とが
分離され、更に、ブロツクデコーデイング（10→
８ビツト変換）がなされる。このデータは、タイ
ムベースコレクタ１６に供給され、時間軸変動が
除去されたデータとなされる。タイムベースコレ
クタ１６としては、例えば４個のメモリーを備え
て、このメモリーに再生データと同期したクロツ
クパルスにより再生データを順次書込み、この書
込が終了しているメモリーからデータを基準クロ
ツクパルスによつて順次読出し、読出しが書込み
を追い越しそうになると、現在読出したメモリー
から読出しを再度行なう構成とされている。 タイムベースコレクタ１６の各チヤンネルに関
するデータがインターチエンジヤ１７を介して誤
り訂正デコーダ１８に供給される。磁気テープの
記録トラツクと回転ヘツドの走査軌跡とが合致す
る通常の再生動作又はこの両者が合致するように
回転ヘツドの位置を制御した場合のスロー或いは
スチル再生時では、２個の回転ヘツドが対応する
トラツクからのみ再生信号を取り出して入力端子
１２Ａ，１２Ｂの夫々に供給する。ところが、磁
気テープの走行速度を通常の数十倍のように高速
とする高速再生動作時には、複数本の記録トラツ
クをまたがつて回転ヘツドが走査することにな
り、入力端子１２Ａ，１２Ｂには、Ａトラツク及
びＢトラツクの両者の信号が混在した再生信号が
供給されることになる。このような場合には、イ
ンターチエンジヤ１７においてトラツク識別信号
によりチヤンネル識別がなされ、本来のチヤンネ
ルに分けられる。 インターチエンジヤ１７に対して誤り訂正デコ
ーダ１８が接続されている。誤り訂正デコーダ１
８には、CRCチエツカ、水平パリテイ及び垂直
パリテイの夫々による誤り検出及び誤り訂正回
路、フイールドメモリー等が含まれている。前述
の高速再生動作時には、誤り検出及び訂正を行な
わず、間欠的に、再生される各チヤンネルのデー
タを連続化するのにフイールドメモリーが用いら
れる。誤り訂正デコーダ１８からのデータが時間
軸伸長回路１９によつてもとの伝送レイトに戻さ
れ、インターフエース２０に供給される。インタ
ーフエース２０により２つのチヤンネルの再生デ
ータが１チヤンネルに戻され、Ｄ／Ａ変換回路２
１に供給され、アナログ映像信号とされる。イン
ターフエース２０からは、デジタル映像出力
Doutが取り出される。記録系及び再生系の夫々
にデジタル映像入力端子及びデジタル映像出力端
子が設けられているので、編集及びダビングをデ
ジタル信号の形態で行なうことができる。 Ｄ／Ａ変換回路２１の出力プロセツサ２２に供
給され、出力端子２３の再生カラー映像信号を得
ることができる。また、外部基準信号が入力端子
２４からマスタークロツク発生器２５に供給さ
れ、これより発生するクロツクパルス及び基準同
期信号がコントロール信号発生器２６に供給され
る。コントロール信号発生器２６では、外部基準
信号に同期した各種のタイミングパルス、ライ
ン、フイールド、フレームの夫々に関する識別信
号、サンプリングパルス等のコントロール信号が
形成される。再生系の入力端子１２Ａ，１２Ｂか
らタイムベースコレクタ１６の書込み側までの処
理は、再生データより抽出したクロツクパルスを
タイムベースとしており、タイムベースコレクタ
１６の読出側から出力端子２３までの処理は、マ
スタークロツク発生器２５からのクロツクパルス
をタイムベースとしている。 本発明が適用された誤り訂正デコーダ１８の説
明に先立ち、誤り制御エンコーダ８におけるエン
コード動作を第９図を参照して説明する。第９図
Ａに示すWDSTは、１フイールド中のデータ区
間の始まりを示すタイミングパルスであり、第９
図Ｂに示すDWiは、時間軸圧縮回路７から供給
される８ビツト並列のデータ系列である。１フイ
ールド中の有効データとしては、総計756個のサ
ブブロツクが存在し、各サブブロツクの後の
CRCコードが挿入されるタイムスロツトと、36
個のサブブロツク毎の水平パリテイデータが挿入
されるタイムスロツトとをデータ系列DWiが有
している。36個のサブブロツクとこれに対する水
平パリテイデータが挿入されるタイムスロツトと
を加えた39ブロツク分の１水平行期間の長さは、
12RtH（12×41/44×Ｈ）である。第９図Ｃは、
かかるデータ系列と同期して各タイムスロツトの
区間で高レベル（“１”）となるタイミングパルス
HPT，VPT，CRCTを示している。 データ系列DWiが垂直パリテイ発生回路に供
給され、これにより発生する〔SB₈₂₀〕〜
〔SB₈₅₅〕の36個の垂直パリテイデータが遅延さ
れたデータ系列DWiにタイミングパルスVPTに
よつて付加される。次に垂直パリテイデータを含
むデータ系列DWiが水平パリテイ発生回路に供
給され、１水平行分のデータ系列に対する３個の
水平パリテイデータが形成され、タイミングパル
スHPTによつてこの水平パリテイデータがデー
タ系列DWiに付加される。そしてタイミングパ
ルスCRCTによつて規定される期間内にCRCコ
ードが付加され、第９図Ｄに示すようなデータ系
列DWoが得られる。なお、時間軸圧縮回路から
のデータ系列DWi及び誤り制御エンコーダ８か
らのデータ系列DWoの各サブブロツクの始めに
は、ブロツク同期信号と識別及びアドレス信号と
が付加されるタイムスロツトが設けられているこ
とは、前述した通りである。このようにして１フ
イールド期間の262H（又は263H）のうちで246H
がデータ期間となり、16H（又は17H）のデータ
ブランクをおいて次のフイールドのデータが始ま
る。 磁気テープから再生され、誤り訂正デコーダ１
８に与えられるデータ系列DRiの配列も第９図Ｄ
と同様のものとなる。第１０図は、本発明が適用
された誤り訂正デコーダの一例を示す。誤り訂正
デコーダは、破線で囲んで示すように、CRCコ
ード及び水平パリテイデータによる誤り検出およ
び訂正を行なう水平部２７とCRCコード及び垂
直パリテイデータによる誤り訂正を行なう垂直部
２８とから主として構成されている。 磁気テープから再生され、波形整形回路１４、
再生プロセツサ１５及びタイムベースコレクタ１
６を介された８ビツト並列のデータ系列DRiは、
まず水平部２７に供給される。第１１図Ａは、１
フイールド分のデータの最初のタイミングを規定
するタイミングパルスRDSTを示し、同図Ｂは、
データ系列DRiを示す。このデータ系列DRiは、
フイールドの最初の水平行期間TH₀から始まつ
て第22番目の水平行期間TH₂₁までを１フイール
ド内に含んでいる。水平部２７のCRCチエツカ
２９によつて各サブブロツク毎の誤り検出がなさ
れ、誤りを含むものと検出されたときに“１”と
なり、そうでないときに“０”となるエラー信号
EREがCRCチエツカ２９から発生する。対応す
るサブブロツクの全ビツトが誤つているかどうか
がチエツクされ、１ビツトでも誤つているとき
は、このサブブロツクの次のサブブロツクの期間
が“１”にホールドされる。第１１図Ｃは、エラ
ー信号ERRの一例を示す。このエラー信号ERR
が水平判定回路３０に供給される。水平判定回路
３０は、エラー信号ERRを38ブロツク相当の期
間だけ遅らせて第１１図Ｄに示すエラーフラツグ
ERFLGを形成すると共に、第１１図Ｅに示すよ
うに全てのサブブロツク毎に誤り訂正が可能かど
うか（“１”＝訂正可能、“０”＝訂正不能）を示す
判定信号CRCTHを発生する。なお、この判定
は、２サブブロツクおきに水平パリテイを求めた
サブブロツク群の中で、２以上の誤りがある場合
には訂正不能とし、１つ以下なら訂正可能として
いる。 また、データ系列DRiが水平パリテイチエツカ
３１に供給され、これから水平シンドローム系列
SDHが発生する。水平シンドロームは、１水平
行期間（12RtH）で演算され、次の１水平行期
間で誤り訂正に使われるようにホールドされる。
つまり、水平パリテイチエツカ３１は、水平シン
ドロームを演算するのと演算した水平シンドロー
ムをホールドするのとを交替で行なう２つの部分
を含んでいる。第１１図Ｆでは、水平行期間
THiのデータに対する水平シンドロームをSDHi
として表わしている。この水平シンドローム
SDHiは、３ブロツク期間の周期で同一内容が繰
り返すものである。 また、バツフアメモリー３２によりデータ系列
DRiが１水平行期間遅らされて水平方向の誤り訂
正回路３３に供給される。誤り訂正回路３３で
は、誤りを含んだ（ERFLG＝“１”）サブブロツ
クのうちで、（CRCTH＝“１”）即ち訂正可能な
ものについて水平シンドロームSDHiを用いた訂
正が行なわれる。この訂正が行なわれたサブブロ
ツクに関するエラーフラツグERFLGを“０”に
する。このような処理がなされた信号が第１１図
Ｇに示すエラーブロツク信号ERBLKであり、こ
れが“１”であるサブブロツクのデータ例えば
〔SB₂〕〔SB₇₅〕〔SB₇₈₀〕〔SB₈₁₉〕〔SB₈₅₈〕の各々
は、水平パリテイによつては、訂正できない限り
を含むものである。 水平部２７の誤り訂正回路３３からのデータ系
列が垂直部２８を構成するフイールドメモリー３
４及びサブメモリー３５の入力データとされると
共に、垂直パリテイチエツカ３６に供給される。
また、水平部２７で形成されたエラーブロツク信
号ERBLKが垂直判定回路３７、フイールドメモ
リー制御回路３８、サブメモリー制御回路３９に
供給される。この場合、水平パリテイデータから
なる計66個のサブブロツクは、行方向の誤り訂正
以降、使用されることがないので、フイールドメ
モリー３４及びサブメモリー３５の容量を節約す
る理由から、これらのメモリーは貯えない。この
ことは、36個の垂直パリテイデータからなるサブ
ブロツクについても同様である。したがつてフイ
ールドメモリー３４は、756サブブロツク分の容
量を有し、各サブブロツクのアドレス信号を使つ
て順次PCMデータを書込むようになされる。 このフイールドメモリー３４に対するPCMデ
ータの書込みは、各フレームにおける先頭のサブ
ブロツクを１ライン分に相当する３個のサブブロ
ツクアドレスだけずらすようにされ、冒頭に説明
したように、あるサブブロツクが前のフイールド
の空間的に１ライン下に位置するラインに含まれ
るサブブロツクと同一のアドレスに書込まれる。
この場合、メモリー制御回路３８によつて水平部
２７で訂正できなかつたサブブロツク（エラーブ
ロツク信号ERBLKが“１”のサブブロツク）の
フイールドメモリー３４への書込みが禁止され
る。この書込みが禁止されたサブブロツクは、垂
直パリテイによつて訂正できる可能性があるの
で、メモリー制御回路３９によつてエラーブロツ
ク信号ERBLKを監視し、これが“１”のサブブ
ロツクをサブメモリー３５に書込む。単にこれだ
けでは、誤りが多発するときにサブメモリー３５
がオーバーフローしてしまい、逆にオーバーフロ
ーしないようにすると、サブメモリー３５の容量
が頻る大きくなつてしまう。 そこで垂直判定回路３７から発生する検出信号
CRCTBLをメモリー制御回路３９に供給する。
垂直判定回路３７は、水平判定回路３０と同様に
全てのサブブロツク毎に関して垂直パリテイを用
いた誤り訂正が可能（＝“１”）即ち１つの垂直列
中に誤りブロツクが１つ以下ある場合か、不可能
（＝“０”）即ち１つの垂直列中に誤りブロツクが
２つ以上ある場合かを示す判定信号CRCTV（第
１１図Ｉ）を発生する。この場合、ｉ番目のフイ
ールドのデータが水平部２７から垂直部２８に供
給されている期間では、前の（ｉ−１）番目のフ
イールドに関する判定信号CRCTVi_-1が現れるよ
うになされる。これと共に、現在のｉ番目のフイ
ールドのエラーブロツク信号ERBLKが“１”と
なつているサブブロツクに関してこれが垂直パリ
テイによつて訂正可能どうかを検出する。つま
り、第８図において36個の各列内に含まれる22個
のサブブロツクのうちでエラーブロツク信号
ERBLKが“１となるものが２個以上となれば、
訂正不能であるから、検出信号CRCTBLを“１”
から“０”とする。したがつてERBLK及び
CRCTBLが共に“１”の誤りサブブロツクのみ
がサブメモリー３５に貯えられる。これを共に、
サブメモリー３５に書込みがなされたサブブロツ
クのアドレスが垂直エラーフラツグSFLGとして
記憶される。ｉ番目のフイールドで上述のように
書込みをしているときに、その前の（ｉ−１）番
目のフイールドの誤りを誤り訂正回路４０で訂正
するために貯えられているサブブロツク及びエラ
ーフラツグSFLGを読出す必要から、サブメモリ
ー３５及びメモリー制御回路３９は、あるフイー
ルドで書込みと読出しとの夫々を行なつている二
つの部分を含んでいる。 ここでサブメモリー３５の容量としてどの程度
必要とされるかを検討する。前述のように各チヤ
ンネルでサブブロツクの１個には、８ビツト並列
で96サンプルが含まれるので、１フイールドの
PCMデータの総ビツト数は、580608ビツトであ
る。デジタルVTRの録再系のエラーレイト（ビ
ツト誤りの確率）をパラメータとし、誤りが１ビ
ツト毎に同じブロツクに重複することなく分布す
るものとすれば、１フイールドの１チヤンネル当
りの誤りサブブロツク数は、下記のようになる。

【表】 実際の録再系のエラーレイトを10^- ₅程度と想定
すると、６サブブロツク分の容量があれば、平均
的に間に合うと言える。然も、上述のようにサブ
メモリー３５には、検出信号CRCTBLを監視し
て書込みを制御しているから、各垂直列で２サブ
ブロツク以上の誤りのときには、最初に現れる誤
りサブブロツクのみが書込まれるので、サブメモ
リー３５のオーバーフローを殆どの場合において
回避することができる。 前のフイールドのデータがフイールドメモリー
３４又はサブメモリー３５から読出され、誤り訂
正回路４０に供給される。この場合、垂直エラー
フラツグSFLGが記憶されているサブブロツクに
関しては、サブメモリー３５からのデータが優先
し、それ以外では、フイールドメモリー３４から
のデータが使用され、サブメモリー３５からのデ
ータと垂直シンドローム系列SDV（第１１図Ｈ）
とによつて誤りが訂正される。 上述の誤り訂正デコーダの各部について更に詳
述するに、まずCRCチエツカ２９からのエラー
信号ERRが供給され、エラーフラツグERFLG及
び判定信号CRCTHを発生する水平判定部３０に
ついて第１２図及び第１３図を参照して説明す
る。 第１２図は、１水平行期間毎に交替で動作する
二つの部分のうちの一方の部分の構成を示してお
り、エラー信号ERRは、シフトレジスタ４１に
よつて38ブロツク相当の期間だけ遅延されること
でエラーフラツグERFLGが形成される。 また、水平パリテイによる誤り訂正が可能かど
うかの判定は、１水平行が３ブツク毎の12個のデ
ータサブブロツクと１個の水平パリテイサブブロ
ツクとによつて１個の誤り訂正ブロツク符号を形
成しているので、１水平行を等価的に３個の独立
した行として処理し、この３個の独立した行のう
ちで誤りを含むサブブロツクが何個であるかを検
出することにより行なわれる。誤りを含むサブブ
ロツクが２個以上であれば、訂正不能となる。Ｄ
形フリツプフロツプ４２、カウンタ４３及びデコ
ーダ４４は、データ系列DRiと同期したサブブロ
ツク周期のタイミングパルスHBLKSから１ブロ
ツク内の各サブブロツクと対応するゲートパルス
Y₂，₁，₀を形成する。第１３図Ａには、各フ
イールドのデータ系列DRiのデータ区間の始めを
示すタイミングパルスRDSTが示されており、こ
れが“１”の区間でＤ形フリツプフロツプ４２が
クリアされ、このＤ形フリツプフロツプ４２で同
期化されたタイミングパルスHBLKS（第１３図
Ｂ）がカウンタ４３に対するロードパルスとして
供給され、これ以降、カウンタ４３は、タイミン
グパルスEBLKSを教えると共に、自分の出力に
よるロードを反復し、カウンタ４３の出力がデコ
ーダ４４によりデコードされ、第１３図Ｃに示す
３相のゲートパルス_{2 1 0}が発生する。ゲー
トパルス₂は、各ブロツクの最初のサブブロツ
クに対応する期間“０”となり、ゲートパルス
Y₁は、その次のサブブロツクに対応する期間
“０”となり、ゲートパルス₀は、各ブロツクの
第３番目のサブブロツクに対応する期間“０”と
なる。 第１３図Ｄに示すデータ系列DRiは、あるフイ
ールドの１番目及び２番目の水平行期間TH₀，
TH₁と第３番目の水平行期間TH₂の始めの一部
とを表わしている。このデータの１水平行分の最
後で“０”となる第１３図Ｆに示すタイミングパ
ルスを反転したと、シフトレジ
スタ４５により遅延され（サンプルクロツク
RCKをシフトパルスとする）インバータ４６で
反転されたタイミングパルス（第１３図
Ｅ）とがアンドゲート４７に供給され、このアン
ドゲート４７の出力がインバータ４８で反転され
たものによつて１水平行期間毎にＤ形フリツプフ
ロツプ４９ａ，４９ｂ，５０ａ，５１ｂ，５１
ａ，５１ｂがクリアされる。また、これらフリツ
プフロツプの各ペアの出力側に対して設けられた
フリツプフロツプ５２，５３，５４のクロツクパ
ルスとしてアンドゲート４７の出力が用いられ、
各水平行期間の終りでフリツプフロツプ４９ｂ，
５０ｂ，５１ｂの出力がフリツプフロツプ５２，
５３，５４に転送され、その直後にフリツプフロ
ツプ４９ａ，４９ｂ，５０ａ，５０ｂ，５１ａ，
５１ｂがクリアされる。 CRCチエツカ２９からのエラー信号ERRがイ
ンバータ５５で反転されたものの一例を第
１３図Ｇに示す。このエラー信号ERRがノアゲ
ート５６，５７，５８に供給され、ゲート信号
Y_{2 1 0}によつて区別される。ノアゲート５６
の出力パルスEC１がフリツプフロツプ４９ａ，
４９ｂのクロツクパルスとされ、ノアゲート５７
の出力パルスEC２がフリツプフロツプ５０ａ，
５０ｂのクロツクパルスとされ、ノアゲート５８
の出力パルスEC３がフリツプフロツプ５１ａ，
５１ｂのクロツクパルスとされる。このフリツプ
フロツプ４９ａ，５０ａ，５１ａの入力には、
“１”のレベル（＋Vcc）が常時与えられている。
第１３図Ｇに示すように、〔SB1〕〔SB4〕
〔SB41〕〔SB42〕〔SB78〕の各サブブロツクが誤
つているときのエラー信号がゲートパルス
Y_{2 1 0}によつて等価的な３つの水平行のエラ
ーパルスEC１，EC２，EC３（第１３図Ｈ）に
分けられる。この水平行期間TH₀において、ノ
アゲート５６からのエラーパルスEC１のみが２
個発生するので、期間TH₀の終りでは、フリツ
プフロツプ４９ｂの出力が“１”となり、他のフ
リツプフロツプ５０ｂ，５１ｂの出力は、“０”
であり、これらの出力が次段のフリツプフロツプ
５２，５３，５４に貯えられる。したがつてフリ
ツプフロツプ５２，５３，５４に夫々ホールドさ
れる信号を１，２，３
とすると、これらは、第１３図Ｉに示すものとな
り、次の水平行期間TH１では、１のみ
が“１”となる。このフリツプフロツプ５２，５
３，５４の出力がノアゲート５９，６０，６１に
夫々ゲートパルス₂，₁，₀（第１３図Ｃ）と
共に供給され、更にノアゲート５９，６０，６１
の出力がオアゲート６２を介して判定信号
CRCTH（第１３図Ｊ）として取り出される。 このようにして、水平パリテイによつて訂正可
能なサブブロツクについては、“１”となり、訂
正不可能なサブブロツクについては、“０”とな
る判定信号CRCTHを得ることができる。 第１４図は、水平パリテイチエツカ３１の一例
の構成を示す。水平判定回路３０と同様に、１水
平行期間毎に水平シンドロームを演算する動作と
水平シンドロームをホールドする動作とを交互に
行ない且つ同一期間では、上記の二つの動作を
夫々行なう２つの構成部分を水平パリテイチエツ
カ３１が備える。各部分は、８ビツト並列のデー
タ系列DRiとフイードバツクされた８ビツト並列
のデータ系列DRiとを（mod.2）の演算法に従つ
て加算する加算回路６４Ａ，６４Ｂ（エクスクル
ーシブオアゲートで構成される）と、加算回路６
４Ａ，６４Ｂの出力がデータ入力とされる８ビツ
ト並列入力のRAM６５Ａ，６５Ｂと、RAM６
５Ａ，６５Ｂから取出された出力データが供給さ
れるラツチ回路６６Ａ，６６Ｂとを夫々備え、ラ
ツチ回路６６Ａ，６６Ｂの内容がマルチプレクサ
６７によつて１水平行期間毎に交互に取り出さ
れ、水平シンドローム系列SDHとされる。 RAM６５Ａ，６５Ｂは、３個のサブブロツク
分のデータ（288サンプル）を記憶できる容量を
有し、第１５図Ａに示すサンプリング周期のクロ
ツクパルスRCKによつてアドレスが（０〜287）
番地まで順次変化される。第１５図Ｂに示すよう
にデータ系列DRiの３サブブロツク毎に“０”と
なるクリアパルスPSACLによつてRAM６５Ａ，
６５Ｂがクリアされる。前述のようにデータ系列
DRiの１個のサブブロツクには、96サンプルのデ
ータとこの前の５サンプル分の同期信号、アドレ
ス信号、識別信号及びその後の４サンプル分の
CRCコードとが含まれている。この各サブブロ
ツク間のデータ欠如期間では、アドレスカウンタ
に対するサンプルブロツクRCKの供給を停止し、
アドレスが歩進しないようにされると共に、
RAM６５Ａ，６５Ｂが読出し動作を繰返して行
なうようになされる。第１５図Ｃは、RAM６５
Ａ，６５ＢのアドレスADRの変化を示している。
あるいはフイールドの最初の１水平行期間TH₀
では、まずRAM６５Ａに対して第１５図Ｄに示
す読出し制御信号が供給され、RAM６５Ａ
が同図Ｅに示すモードで動作するようになされ
る。第１５図ＥでＷ（斜線）の区間が書込みサイ
クルであり、Ｒの区間が読出しサイクルである。
この１水平行期間TH₀では、他方のメモリー６
５Ｂは、第１５図Ｆに示すような“１”の状態の
制御信号によつて書込みを行なわないように
されている。また、この期間TH₀においては、
ラツチ回路６６Ｂの出力がマルチプレクサ６７に
よつて選択されているが、フイールドの最初の１
水平行期間であるため、有効なシンドロームが得
られていない。更に、ラツチ回路６６Ａ，６６Ｂ
に対しては、サンプルクロツクがラツチパ
ルスとして供給され、RAM６５Ａ，６５Ｂから
の読出しデータがこのラツチパルスによつて順次
とり込まれる。但し、ラツチ回路６６Ａ，６６Ｂ
には、各々タイミングパルスHPCENA，
HPCENBがクリアパルス（第１３図Ｆ参照）と
して供給される。このタイミングパルス
HPCENA，HPCENBは、フイールドの各水平
行期間THiのうちの最初の３個のサブブロツク
の期間において交互に“０”となるもので、この
“０”の期間では、ラツチ回路６６Ａ，６６Ｂが
クリア状態態とされ、その８ビツトの出力
DR_i′は、全て“０”である。このため、各水平行
期間の最初の３個のサブブロツクは、加算回路６
４Ａ，６４Ｂを介しても変化せずにRAM６５
Ａ，６５Ｂに書込まれる。 ここでは、水平行期間TH₀の最初の３個のサ
ブブロツクSB₁，SB₂，SB₃に含まれる計288サン
プルのデータがそのままRAM６５Ａの（０〜
287）番地に書込まれる。サブブロツクSB₃と
SB₄との間のデータ欠如期間では、０番地のまま
で書込み動作がなされない。そして次の３個のサ
ブブロツクSB₄，SB₅，SB₆がデータ系列DRiと
して順次供給される区間でも、RAM６５Ａのア
ドレスが同様に（０〜287）番地まで変化する。
この場合、第１５図Ｅに示すモードから明らかな
ように、各番地についての読出しサイクルが書込
みサイクルに先行し、先に読出された８ビツト並
列の１サンプルのデータがラツチ回路６６Ａに取
り込まれ、加算回路６４Ａに対する入力DR_i′とし
てフイードバツクされる。例えばRAM６５Ａの
（０〜95）番地には、サブブロツクSB₁の96サン
プルのデータが貯えられており、この各番地から
１サンプルずつデータを読出す区間では、入力デ
ータ系列DRiとしてサブブロツクSB₄の各サンプ
ルが供給されている。つまり、加算回路６４Ａに
おいてサブブロツクSB₁及びSB₄の対応するサン
プル同士が８ビツト並列に加算され、その加算結
果がRAM６５Ａの（０〜95）番地に再び書込ま
れる。 このような動作が繰返されることによつて１水
平行を構成する全てのサブブロツクSB₁〜SB₃₉が
供給され終わつた状態では、RAM６５Ａに第１
番目の水平行に関するシンドロームSDH₀が貯え
られる。つまり、RAM６５Ａの（０〜95）番地
には、サブブロツクSB₁，SB₄，SB⁷，……SB₃₄，
SB₃₇の対応するサンプル同士が加算された結果
が記憶され、その（96〜191）番地には、サブブ
ロツクSB₂，SB₅，SB₈，……SB₃₅，SB₃₈の対応
するサンプル同士が加算された結果が記憶され、
その（192〜287）番地には、サブブロツクSB₃，
SB₆，SB₉，……SB₃₆，SB₃₉の対応するサンプル
同士が加算された結果が記憶される。このシンド
ロームSDH₀の全てのサンプルが“０”であれ
ば、第１番目の水平行に関するデータが誤つてい
ないことを表わし、逆に１サンプルを構成する８
ビツトのうちで１ビツトでも“１”が含まれてい
れば、誤りを含んでいることを表わす。上述の３
個の誤り訂正ブロツク符号を夫々構成する13個の
サブブロツクのうちで１個のサブブロツクだけが
誤つているときには、この誤つたサブブロツクと
シンドロームSDH₀の誤つたサブブロツクに対応
する部分とを（mod.2）の加算を行なうことによ
つて訂正できる。 次の１水平行期間TH₁では、RAM６５Ａに対
する書込み制御信号が第１５図Ｄに示すよう
に“１”のままであるので、第１５図Ｅに示すよ
うにRAM６５Ａが読出し動作のみを繰返して行
なうことになる。これと共に、マルチプレクサ６
７がラツチ回路６６Ａの出力を選択する状態とな
る。RAM６５Ａからの読出されたシンドローム
SDH₀は、ラツチ回路６６Ａにおいてサンプルク
ロツクによつて同期化され、マルチプレク
サ６７を介して第１５図Ｈに示すように出力に取
り出される。この場合のアドレスADRは、第１
５図Ｃに示すように前述と同様に（０〜287）番
地を繰返して変化し、バツフアメモリー３２によ
り１水平行期間だけ遅延されたデータ系列DRiと
同期したものとなる。 一方、次の水平期間TH₁では、第１５図Ｆに
示す書込み制御信号がRAM６５Ｂに対して
与えられ、第１５図Ｇに示すように読出しサイク
ルと書込みサイクルとを交互に繰返すモードで動
作する。したがつてサブブロツクSB₄₀〜SB₇₈か
らなる第２番目の水平行に対するシンドローム
SDH₁が演算されている。第１５図では、図示し
てないが、更に次の水平行期間TH₂において
PAM６５ＢからシンドロームSDH₁が読出され、
ラツチ回路６６Ｂ及びマルチプレクサ６７を介し
て取り出される。このような動作を繰返すことに
よつて１フイールドの22個の水平行の夫々に関す
るシンドロームSDH₀〜SDH₂₁が全て形成され
る。 バツフアメモリー３２及び水平方向の誤り訂正
回路３３の一例の構成を第１６図に示す。バツフ
アメモリー３２は、CRCチエツカ２９によつて
誤りブロツクを検出し、水平パリテイチエツカ３
１が水平シンドローム系列SDHを形成している
間、入力データ系列DRiを待機させるためのもの
である。 図示の例では、入力データ系列DRiの伝送速度
に比べてRAMのサイクルタイムが遅いので、４
サンプル（32ビツト）並列で処理するようにして
いる。バツフアメモリー３２で遅延される対象と
なるのは、各サブブロツク中のデータ（96サンプ
ル）とその前のアドレス及び識別信号（２サンプ
ル）とである。これらを合わせると98サンプルで
あり、４サンプルの倍数とならないので、CRC
コードの部分の２サンプルもダミーとしてくみこ
んで、100サンプルとして処理する。入力データ
系列DRiの最初の２サンプルが入力側の一方のラ
ツチ回路６８Ａにラツチされ、次の２サンプルが
他方のラツチ回路６８Ｂにラツチされるようにし
て４サンプル並列に変換される。ラツチ回路６８
Ａの２サンプルがRAM６９Ａに書込まれ、ラツ
チ回路６８Ｂの２サンプルがRAM６９Ｂに書込
まれる。１個のサブブロツクを100サンプルとす
ると、１水平行には、3900サンプルが含まれるこ
とになる。RAM９６Ａ，９６Ｂの合計の容量
は、少なくともこの１水平行分のデータを記憶で
きるものとされている。RAM６９Ａ，６９Ｂの
夫々に対して２サンプル並列でデータが入力さ
れ、そのアドレスが（０〜974）番地に４サンプ
ル周期毎に順次変化される。例えばあるサブブロ
ツクの第１番目、第２番目のサンプルがラツチ回
路６８Ａにラツチされいる時に、RAM６９Ａの
０番地から前の水平行の２サンプルが読出されて
出力側の一方のラツチ回路７０Ａにラツチされ、
次の第３番目、第４番目のサンプルがラツチ回路
６８Ｂにラツチされる時に、RAM６９Ａの０番
地に第１番目、第２番目のサンプルが書込まれ
る。他方のRAM６９Ｂは、かかるRAM６９Ａ
の書込みサイクル中で読出し動作を行なうように
され、逆にその読出し動作中に書込み動作を行な
うようにされている。つまり入力データ系列DRi
の２サンプル分だけ遅れてRAM６９Ａと同様の
動作をRAM６９Ｂが行なうようにされる。 RAM６９Ａ，６９Ｂの夫々から交互に読出さ
れてラツチ回路７０Ａ，７０Ｂにラツチされた４
サンプルが１サンプルづつ順番に取り出されて誤
り訂正回路３３を構成する（mod.2）の加算回路
７１に供給される。加算回路７１の他方の入力と
して水平パリテイチエツカ３１で発生した水平シ
ンドローム系列SDHが供給される。この場合、
データ系列とシンドローム系列との位相合わせの
ための遅延回路（シフトレジスタ）７２とゲート
回路７３とを介してシンドローム系列が加算回路
７１に供給される。遅延回路７２に対して、タイ
ミングパルスHBLKEがクリアパルスとして供給
される。タイミングパルスHBLHKEは、タイミ
ングパルスHBLKS（第１３図Ｂ参照）と同様の
もので、各サブブロツク間のデータ欠如期間で生
じるシンドロームの無効データを禁止し、この期
間では、全て“０”となるようにシンドローム系
列を変換し、バツフアメモリーからのデータ系列
に含まれる識別及びアドレス信号が加算回路７１
を介しても変化しないようになされる。 ゲート回路７３は、訂正可能な誤りを含むサブ
ブロツクに対してのみ、対応するシンドロームを
加えるようにするためのものである。前述のよう
に水平判定回路３０で形成された判定信号
CRCTH及びエラーフラツグERFLGにもとづい
てゲート回路７３が制御される。この両信号
“１”と“０”との４通りの組合せは、夫々下記
のような状態を意味している。 （CRCTH＝“０”，ERFLG＝“０”）：訂正不能
な水平行に含まれているが、そのサブブロツク
は、誤つていない。したがつてゲート回路７３
は、オフである。 （CRCTH＝“０”，ERFLG＝“１”）：訂正不能
な水平行に含まれており、そのサブブロツクは、
誤つている。したがつてゲート回路７３は、オフ
である。 （CRCTH＝“１”，ERFLG＝“０”）：訂正可能
な水平行に含まれてるが、そのサブブロツクは、
誤つていない。したがつてゲート回路７３は、オ
フである。 （CRCTH＝“１”，ERFLG＝“１”）：訂正可能
な水平行に含まれており、そのサブブロツクは、
誤つている。このことは、ゲート回路７３がオン
とされ、加算回路７１で誤りが訂正される。 なお、ゲート回路７３の出力は、そのオフ時に
全て“０”であり、ゲート回路７３のオフ時で
は、加算回路７１を介することでデータは、変化
しない。 判定信号CRCTH及びエラーフラグERFLGが
アンドゲート７４に供給され、その出力が“１”
となるときにゲート回路７３がオンするようにな
される。インバータ７５で反転された判定信号
CRCTHとエラーフラツグERFLGとがアンドゲ
ート７６に加えられ、誤つており然も水平パリテ
イによつて訂正不能なサブブロツクに関して
“１”となるエラーブロツク信号ERBLKをアン
ドゲート７６の出力に得るようになされる。 以上の水平部２７に依れば、第１１図Ａ〜同図
Ｇに示されるような既述の誤り訂正動作が行なわ
れることが容易に理解できよう。ひき続いて垂直
部２８を構成する各部について詳述する。まず、
垂直パリテイチエツカ３６は、図示しないが、１
水平行期間だけデータを遅延させるバツフアメモ
リー３２（第１６図参照）を第１４図に示す水平
パリテイチエツカ３１におけるRAM６５Ａ，６
５Ｂの夫々として適用することによつて水平パリ
テイチエツカと同様にして実現できる。第８図の
符号構成における水平パリテイデータを除く第１
番目から第36番目迄の各列に含まれる22個のサブ
ブロツクの対応するサンプル同士を８ビツト並列
に加算（mod.2）することにより（96×36＝3456
サンプル）の垂直エンコーダSDViが形成され
る。このために、ある列に含まれるサブブロツク
が垂直パリテイチエツカ３６に供給されるタイミ
ングでは、この入力サブブロツクとこれより１水
平行期間前の読出しデータとが演算（mod.2の加
算）され、この演算結果が同一番地に書込まれ
る。例えばサブブロツクSB₇₉が供給されるタイ
ミングでは、（〔SB₁〕〔SB₄₀〕）が読出しデー
タとして入力データと演算され、（〔SB₁A〕
〔SB₄₀〕〔SB₇₉〕）の演算結果が同一番地に書
込まれる。このような同一番地に関する読出動作
及び書込み動作が１水平行（36サブブロツク）分
の各番地について順次なされ、これが22水平行の
夫々に関して行なわれる。これが終了した後に
は、垂直パリテイチエツカのRAMには、第１列
に関する垂直シンドロームから第36列に関する垂
直シンドロームまでが形成され、貯えられてい
る。水平パリテイチエツカ３１の場合と同様に、
ある１フイールド期間で形成した垂直シンドロー
ムは、次の１フイールド期間ホールドされるよう
になされ、この形成動作とホールド動作とを逆に
行なう２つの部分が設けられ、交互にホールドさ
れている垂直シンドロームが選択されて第１１図
Ｈに示すような垂直シンドローム系列SDVが形
成される。 第１１図に示すように、垂直パリテイチエツカ
３６から発生する垂直シンドローム系列SDVは、
水平部２７に供給される入力データ系列DRi（第
１１図Ｂ）の１フイールド期間遅らされたものと
同期するようになされる。水平部２７から垂直部
２８に供給されるデータ系列は、入力データ系列
DRiに対して１水平行期間遅れており、更にフイ
ールドメモリー３４（又はサブメモリー３５）を
通ることによつて遅延が付加され、誤り訂正回路
４０に対しては、データ系列DRiとシンドローム
系列SDVとが同期して供給されるようになされ
る。 垂直判定回路３７の一構成例を第１７図に示
す。垂直判定回路３７は、垂直部２８に供給され
ているデータに関し、列方向の誤りサブブロツク
の個数を個別に数え、これが２つ以上含まれる場
合には訂正不能であるとして、“０”となり、訂
正可能な場合では、“１”とな検出信号CRCTBL
を発生すると共に、その最終的な結果としての判
定信号CRCTVを次のフイールド期間に発生する
ものである。このような機能を実現するひとつの
方法として、第１列から第36列の夫々に関するエ
ラーブロツク信号ERBLKが別個に供給される36
個のカウンタを設け、このカウンタによつて列毎
のエラーブロツク信号ERBLKの個数を判別する
ことが考えられる。しかし、36個のカウンタを用
いることは、無駄である。第１７図に示す例で
は、７７，７８，７９で示されるシフトレジスタ
を用いることによつて上述の機能を実現してい
る。 この垂直判定回路３７の説明の前に垂直部２８
における処理に用いられる各種のタイミング信号
及び制御信号について第１８図を参照して説明す
る。 第１８図Ａに示されるRDSTは、データ系列
DRi及びDRoにおける各フイールドのデータの始
まりと同期したフイールド周期のタイミングパル
スであり、これによつてあるフイールドTVi、次
のフイールドTV_i+1等が規定される。第１８図Ｂ
に示すフイールド切替パルスSVSLは、タイミン
グパルスRDSTに同期して１フイールド毎に
“０”と“１”とが反転するパルスである。
VPCEN（第１８図Ｃ）は、１水平行期間THの周
期を有し、水平パリテイデータと対応する期間で
は“０”となるタイミングパルスである。
VBREN（第１８図Ｄ）は、フイールドメモリー
３４からデータを読出す期間を示すと共に、垂直
シンドロームSDVを用いて訂正可能なな誤りブ
ロツクの訂正を実行する期間を示すタイミングパ
ルスである。VBENT（第１８図Ｅ）は、データ
系列が水平部２７から垂直部２８に引き渡される
期間を示し、VBWEN（第１８図Ｆ）は、垂直パ
リテイデータが存在する迄の期間を含むように拡
張されたタイミングパルスを示している。水平部
２７からのデータ系列DATA・SEQは、第１８
図Ｇに示すようにTH₁〜TH₂₂の夫々の１水平行
のデータ毎に斜線領域として表わされた水平パリ
テイデータを含むと共に、第22番目の水平行とし
て垂直パリテイデータを含んでいる。磁気テープ
から再生されたデータの１サブブロツクは、前述
のように105サンプルを含んでいるが、前述のよ
うにバツフアメモリー３２では、１サブブロツク
を100サンプル（そのうちの２サンプルはダミー）
として処理しているから、１フイールドのデータ
期間が246Hから約234Hの長さに短縮されたもの
とされている。そしてフイールドメモリー３４に
対しては、この１サブブロツクの最初に含まれる
10ビツトのアドレス信号と対応する番地に96サン
プルのデータのみが書込まれる。但し、垂直部２
８では、水平及び垂直パリテイデータを訂正しな
いようにしているので、これらのパリテイデータ
をフイールドメモリー３４に書込まない。サブメ
モリー３５に対するデータの書込みも上述と同様
のものである。 （第１８図Ｈ）は、垂直パリテイチエ
ツカ３６を構成する２つの部分の一方のラツチ回
路に加えられるラツチクリアパルスであり、これ
を１フイールド期間シフトしたものが他方のラツ
チ回路に加えられるラツチクリアパルス
（第１８図Ｉ）である。図示の例では、フイール
ド期間TV1iにおいて一方がの“Ｈ”の
期間にシンドローム形成動作がされ、次のフイー
ルド期間TV_i+1においてこのシンドロームSDVi
を訂正演算のためにホールド動作することが示さ
れ、他方はフイールド期間TViにおいて前に形成
されたシンドロームSDV_i-1がホールドされ、次
のフイールド期間TV_i+1で新たにPBCLBが“Ｈ”
の期間シンドロームが演算されることが示されて
いる。したがつて訂正演算動作に用いられる垂直
シンドローム系列SDVは、第１８図Ｊに示すも
のとなる。更に、垂直部２８の誤り訂正回路４０
から得られる訂正後のデータ系列DRoは、第１
８図Ｋに示すものとなる。このデータ系列DRo
は、タイミングパルスRDSTに同期しており、１
サブブロツクが96サンプルのものであり、それ以
外の同期信号、アドレス及び識別信号に対応する
データ欠如期間と、パリテイデータに対応するデ
ータ欠如期間とを含むものとなる。かかるデータ
系列DRoは、時間軸伸長回路１９（第４図参照）
に供給され、更にインターフエース２０及びＤ／
Ａ変換器２１を介されることによつて水平ブラン
キング期間及び垂直ブランキング期間以外に映像
信号が存在する信号形態となされ、出力プロセツ
サ２２において同期信号及び等化パルスが付加さ
れ、出力端子２３に再生映像信号として取り出さ
れる。 第１７図に示す垂直判定回路３７の一例につい
て説明すると、シフトレジスタ７７は、各フイー
ルドにおける垂直列の夫々で誤りサブブロツクが
ひとつでも存在する場合に、Q₁〜Q₃₆の出力端子
のうちでその列と対応する出力端子を“１”とす
るものである。前述のように水平パリテイデータ
を誤り訂正の対象外としているので、判定の対象
となる垂直列は、全てで36個存在している。ま
た、シフトレジスタ７８，７９は、１フイールド
毎に交替で使用される。即ちあるフイールドでシ
フトレジスタ７８が各垂直列の夫々における誤り
ブロツク数を計数しているとき、シフトレジスタ
７９は、前の計数結果をそのまま訂正可否の判定
結果として発生する。 シフトレジスタ７７に対しては、オアゲート８
０を介してエラーブロツク信号ERBLKが供給さ
れる。オアゲート８０には、36番目の出力端子
Q₃₆に現れる信号がフイードバツクされて供給さ
れる。このシフトレジスタ７７のクリア端子に
は、タイミングパルスVBWENが供給され、こ
れが“０”の区間でクリア状態とされる。また、
アンドゲート８１及び８２によつてシフトパルス
CK１（＝VBWEN・VPCEN・FBLKS）が形成
され、シフトレジスタ７７に供給される。第１９
図は、（SVSL＝“０”）のあるフイールドの最初
の３個の水平行期間TH₀，TH₁及びTH₂を示し
ており、VBWEN（第１９図Ｅ），VPCEN（第１
９図Ｃ），FBLKS（第１９図Ｆ）の各タイミング
信号からシフトパルスCK１（第１９図Ｉ）が形
成され、水平行期間TH₁から始まるエラーブロ
ツク信号ERBLKがオアゲート８０を介してシフ
トレジスタ７７に取り込まれる。エラーブロツク
信号ERBLKは、前述のように水平パリテイによ
つて訂正不能なサブブロツクに関して“１”とな
り、誤つてないサブブロツクに関して“０”とな
つているので、第１番目の水平行について例えば
サブブロツクSB₂について（ERBLK＝“１”）で
あれば、水平行期間TH₁の終りでは、シフトレ
ジスタ７７のQ₁〜Q₃₆の出力端子のうちでQ₃₅の
みが“１”となつている。エラーブロツク信号
ERBLKは、水平パリテイデータの各サブブロツ
クに関しても発生している。しかし、シフトパル
スCK１の発生が禁止されているので、これがシ
フトレジスタ７７に取り込まれることがない。上
述の動作が繰り返されて第22番目の垂直パリテイ
データからなる水平行までに関して、第１列から
第36列までに１個以上の誤りサブブロツクがある
場合に、シフトレジスタ７７のそのサブブロツク
に対応する出力端子を“１”とする。第１９図Ｄ
のエラーブロツク信号ERBLK及び第１９図Ｌの
水平部からのデータに関して付された数字は、サ
ブブロツクの番号を示し、それ以外の波形に対し
て付された数字は、タイムスロツトを表わしてい
る。 かかるシフトレジスタ７７の出力端子Q₃₇に現
れる出力とエラーブロツク信号ERBLKとがアン
ドゲート８７に供給される。出力端子Q₃₇から１
ビツト遅延して出力を取り出すことによりエラー
ブロツク信号ERBLKとのタイミングが揃えられ
る。前述のように、サブブロツクSB₂に関して
（ERBLK＝“１”）となつている場合では、シフ
トレジスタ７７の出力端子Q₃₇が“１”となるタ
イミングで、アンドゲート８７には、サブブロツ
クSB₄₁に関するエラーブロツク信号ERBLKが供
給されるので、これも“１”となれば、アンドゲ
ート８７の出力が“１”となる。つまり、シフト
レジスタ７７によつて検出され、且つ保持されて
いる各列毎のエラーブロツク信号と１水平行後の
サブブロツクに関するエラーブロツク信号
ERBLKとを列に関して同期させてアンドゲート
８７に供給することは、同一列内に（ERBLK＝
“１”）のサブブロツクが２個以上あるかどうかを
検出することに他ならない。２個以上の誤りサブ
ブロツクが存在し、アンドゲート８７の出力が
“１”となる列は、垂直パリテイデータによつて
訂正不能であることを意味する。 アンドゲート８７の出力がアンドゲート８８
Ａ，８８Ｂに供給され、夫々の出力がオアゲート
８９Ａ，８９Ｂを介してシフトレジスタ７８，７
９に供給される。シフトレジスタ７８，７９の各
出力端子Q₃₆に現れる出力がオアゲート８９Ａ，
８９Ｂを介して入力にフイードバツクされるよう
にされている。このフイードバツクループによ
り、アンドゲート８８Ａ又は８８Ｂを介して供給
される検出結果が一度でも“１”となれば、この
列に関しての検出結果が保持される。シフトレジ
スタ７８，７９の夫々に対しては、ナンドゲート
９０Ａ，９０Ｂを介されたクリアパルスが供給さ
れる。このクリアパルスは、RSフリツプフロツ
プ９２によつてタイミングパルス及び
VBRENから形成されるもので、各フイールド期
間の最初でクリアパルスが発生する。フイールド
切替パルスSVSLが、インバータ９１で反転され
てアンドゲート８８Ａ及びナンドゲード９０Ａに
加えられているので、このフイールド切替パルス
SVSLが“０”のフイールド規期間では、アンド
ゲート８７の出力がアンドゲート８８Ａ及びオア
ゲート８９Ａを介してシフトレジスタ７８に供給
されると共に、シフトレジスタ７８がナンドゲー
ト９０Ａを介されたクリアパルスによつて各フイ
ールド期間の最初にクリアされる。他方のシフト
レジスタ７９は、（SVSL＝“０”）の期間では、
その出力端子Q₃₉からオアゲート８９Ｂを介する
フイードバツクループを介してその内容が循環し
ているだけである。つまり、（SVSL＝“０”）の
フイールド期間は、一方のシフトレジスタ７８が
現在のフイールドに関するエラーブロツク信号
ERBLKから各サブブロツクに関して訂正可能か
否かを示す検出信号を発生しており、
他方のシフトレジスタ７９が前のフイールドにお
けるエラーブロツク信号ERBLKから各列に関し
て訂正可能はどうかを最終的に示す判定信号
CRCTVをホールドしている。フイールド切替パ
ルスSVSLが“１”のフイールド期間では、上述
の動作が交替し、シフトレジスタ７９が検出信号
CRCTBLを発生し、シフトレジスタ７８が判定
信号を発生する。 検出信号は、シフトレジスタ７８又
は７９の出力端子Q₁から取り出され、判定信号
CRCTVは、シフトレジスタ７８又は７９の出力
端子Q₃₆から取り出され、何れのシフトレジスタ
から検出信号及び判定信号を
取り出すかがマルチプレクサ９３において選択さ
れる。マルチプレクサ９３は、フイールド切替パ
ルスSVSLで切り替えられ、（SVSL＝“０”）の場
合に、そのＡ側入力が出力として取り出され、
（SVSL＝“１”）の場合に、そのＢ側入力が出力
として取り出され、このマルチプレクサ９３の出
力がインバータ９５，９６によつて反転されるこ
とで、検出信号CRCTBL及び判定信号CRCTV
が得られる。前述のように（CRCTBL＝“１”）
又は（CRCTV＝“０”）の場合は、そのブロツク
に関して訂正不可能なことを意味する。もつと
も、検出信号CRCTBLは、そのフイールド内で
“１”から“０”に反転する場合がありうる。即
ち、誤りが１つ以内のうちは“１”であるが、２
つ以上カウントされると“０”となる。 上述のようにフイールド毎に交互の動作をシフ
トレジスタ７７，７８で行うので、夫々に対する
シフトパルスもマルチプレクサ９４によつてフイ
ールド毎に切替えられる。つまり、アンドゲート
８１，８３によつて（VBWEN・VPCEN・
VBLKS）によつて第１９図Ｊに示すシフトパル
スCK２が形成される。タイミングパルス
VBLKSは、第１９図Ｇに示すようにサブブロツ
ク周期のもので、タイミングパルスFBLKSより
遅れた位相とされており、したがつてシフトパル
スCK１に対してシフトパルスCK２がやや遅れた
位相となる。また、（VBREN・VPCEN・
VBLKS）のシフトパルスCK３がインバータ８
４、アンドゲート８５，８６によつて形成され
る。タイミングパルスVBRENは、第１９図Ｂに
示すようにフイールドの最初から“１”となり、
タイミングパルスは、第１９図Ｈに示す
ものであるから、シフトパルスCK３は、第１９
図Ｋに示すものとなる。シフトパルスCK２（第
１９図Ｊ）は、検出信号CRCTBLを発生するシ
フトレジスタに供給され、シフトパルスCK３
（第１９図Ｋ）は、判定信号CRCTVを発生する
シフトレジスタに供給される。例えばフイールド
切替パルスSVSLが“０”のフイールドでは、シ
フトレジスタ７８に対してシフトパルスCK２が
供給され、シフトレジスタ７９に対してシフトパ
ルスCK３が供給されるようにマルチプレクサ９
４が制御される。 この（SVSL＝“０”）のフイールドで、最初の
水平行期間TH₀では、シフトレジスタ７７にシ
フトパルスCK１が与えられず、次の水平行期間
TH₁からシフトパルスCK１が供給される。同様
にシフトレジスタ７８に対して水平行期間TH₁
からシフトパルスCK２が供給される。この水平
行期間TH₁では、シフトレジスタ７７の出力端
子Q₃₇には、第１９図Ｍに示すように順次出力が
現れるが、シフトレジスタ７７の初期状態は、ク
リア状態なので、水平行期間TH₁における出力
が全て“０”であり、アンドゲート８７，８８Ａ
及びオアゲート８９Ａを介して供給されるのも
“０”であり、第１９図Ｎに示すようにシフトレ
ジスタ７８の出力端子Q₁に現れる検出信号
CRCTBLは、水平行期間TH₁で全て“０”であ。
一方、（SVSL＝“０”）のフイールド期間では、
シフトレジスタ７９は、シフトパルスCK３によ
つて循環しているので、第１９図Ｏに示すよう
に、第１列から第36列までの各々に関して訂正の
可否を示す前のフイールドの判定信号が
シフトレジスタ７９の出力端子Q₃₆から繰返して
発生する。 更に次の水平行期間TH₂になると、シフトレ
ジスタ７７の出力端子Q₃₇から第１番目から第36
番目までのサブブロツクに関するエラーブロツク
信号ERBLKが現れ、入力エラーブロツク信号
ERBLKと共に、アンドゲート８７に供給され
る。したがつてこの水平行期間TH₂の終りでは、
シフトレジスタ７８の内容は、２つの水平行のう
ちで同一列内に２個の誤りサブブロツクが存在す
る所だけが“１”とされる。このような動作が１
フイールドの22個の水平行期間にわたつて反復さ
れ、最終的なシフトレジスタ７８の内容は、訂正
不可能な列と対応する位置が“１”とされるもの
となる。次の（SVSL＝“１”）となるフイールド
では、シフトパルスCK３によつてシフトレジス
タ７８の内容が判定信号として取り出さ
れ、シフトパルスCK２によつてシフトレジスタ
７９が動作されて検出信号が発生する。 このように、第１７図に示す垂直判定回路で
は、シフトレジスタ７７，７８，７９を用いるだ
けで検出信号CRCTBL及び判定信号CRCTVを
発生させることができ、36個の列を夫々に対応し
てカウンタを設ける必要がなく、構成の簡略化を
図ることができる。 垂直判定回路３７からの検出信号CRCTBLは、
第１０図に示すようにメモリー制御回路３９に与
えられ、サブメモリー３５に対するデータの書込
みが制御される。第２０図は、このサブメモリー
３５及びメモリー制御回路３９の一例の構成を示
す。 フイールド毎に交替に書込み動作及び読出し動
作を行なう２つのサブメモリー９７Ａ，９７Ｂと
フラツグメモリー９９Ａ，９９Ｂとが設けられ、
メモリー制御回路９８Ａ，９８Ｂ，１００が各メ
モリーと関連して設けられている。水平部２７か
らのデータ（DATA.SEQ）がサブメモリー９７
Ａ，９７Ｂのデータ入力とされ、これらから読出
されたデータが出力データDTSとして取り出さ
れ、誤り訂正回路４０に与えられる。フラツグメ
モリー９９Ａ，９９Ｂは、１フイールド内に含ま
れる金サブブロツク数（858個）の夫々に関して
１ビツトの垂直エラーフラツグSFLA及びSFLB
を記憶するものであり、またサブメモリー９７
Ａ，９７Ｂは、前述のように所定の個数例えば６
個のサブブロツクのデータを記憶できる容量とさ
れている。フイールド切替パルス（SVSL＝
“０”）のフイールド期間は、例えばサブメモリー
９７Ａ及びフラツグメモリー９９Ａが書込み動作
を行なうと共に、サブメモリー９７Ｂ及びフラツ
グメモリー９９Ｂが読出し動作を行い、次の
（SVSL＝“１”）のフイールド期間では、上述の
動作が交替する。 書込みアドレスカウンタ１０１Ｗ及び読出しア
ドレスカウンタ１０１Ｒからのアドレスコードが
フラツグメモリー９９Ａ及び９９Ｂに対して与え
られる。タイミングパルスFBLKS（第１９図Ｆ）
とクロツクパルスRCKとがロードパルス発生器
１０２に供給され、水平部２７からのデータ中の
10ビツトのアドレス信号がロードパルスによつて
書込みアドレスカウンタ１０１Ｗにロードされ
る。また、タイミングパルスFBLKS及びRDST
（第１８図Ａ）がクリアパルス発生器１０３に供
給され、フイールドの最初でクリアパルスが形成
され、これが読出しアドレスカウンタ１０１Ｒに
供給される。タイミングパルスFBLKSを読出し
アドレスカウンタ１０１Ｒが計数することによつ
て、読出しアドレスが１ブロツク毎に歩進する。
並列10ビツトのこれらの書込みアドレス信号及び
読出しアドレス信号がマルチプレクサ１０４Ａ，
１０４Ｂに供給され、（SVSL＝“０”）のフイー
ルド期間では、書込みアドレス信号がマルチプレ
クサ１０４Ａで選択されてフラツグメモリー９９
Ａに与えられると共に、読出しアドレス信号がマ
ルチプレクサ１０４Ｂで選択されてフラツグメモ
リー９９Ｂに与えられる。（SVSL＝“１”）のフ
イールド期間では、読出しアドレス信号がフラツ
グメモリー９９Ａに与えられると共に、書込みア
ドレス信号がフラツグメモリー９９Ｂに与えられ
る。 メモリー制御回路１００に対してアンドゲート
１０５からのタイミング信号（VPCEN・
VBENT）が供給される。タイミング信号
VPCEN及びVBENTの夫々は、第１８図Ｃ及び
Ｅに示すものであり、アンドゲート１０５の出力
が“１”の区間でのみフラツグメモリー９９Ａ，
９９Ｂに対する書込みパルスを発生するようにし
ている。つまり、水平パリテイデータ及び垂直パ
リテイデータに関するサブブロツクについては、
書込みパルスを発生せず、これらに関する垂直エ
ラーフラツグは、必ず“０”としている。同様の
考慮がサブメモリー９７Ａ，９７Ｂに対するデー
タの書込みに対しても払われている。つまり、上
述のタイミング信号VPCEN及びVBENTがメモ
リー制御回路９８Ａ，９８Ｂに供給されることに
よつてパリテイデータの書込みを行なわないよう
にしている。 また、垂直判定回路３７からの検出信号
CRCTBL及びエラーブロツク信号ERBLKがア
ンドゲート１０６に供給される。この両者が
“１”でアンドゲート１０６の出力が“１”とな
ることとは、そのサブブロツクが訂正可能で且誤
つていることを意味している。もつとも、検出信
号CRCTBLが“１”の場合も、その後に同一列
内で誤りサブブロツクが発生するために、これが
“０”即ち、訂正不可能となる場合がある。この
ためアンドゲート１０６の出力がオーバーフロー
防止回路１０７に供給され、サブメモリー９７
Ａ，９７Ｂがオーバーフローすることが防止され
る。オーバーフロー防止回路１０７を介されたア
ンドゲート１０６の出力は、フラツグメモリー９
９Ａ，９９Ｂに対するデータ入力となると共に、
サブメモリーコントロール回路９８Ａ，９８Ｂに
供給され、サブメモリー９７Ａ，９７Ｂに対する
データの書込み及び書込みアドレスを制御する。
つまり、アンドゲート１０６の出力が“１”とな
るサブブロツクのデータ（前述のようにパリテイ
データは除外される）がサブメモリー９７Ａ，９
７Ｂに書込まれ、この間に書込みアドレスがクロ
ツクパルスRCKによつて96サンプル分歩進し、
次に再びアンドゲート１０６の出力が“１”とな
ると同様の動作を行ない、書込みアドレスが更に
96サンプル分歩進する。 以上のようにフイールド切替パルスSVSLで規
定されるフイールドにおいてサブメモリー９７Ａ
又は９７Ｂに対して最大６個の訂正可能な誤りサ
ブブロツクが貯えられると共に、そのサブブロツ
クと対応するフラツグメモリー９９Ａ又は９９Ｂ
のアドレスに“１”が書込まれることになる。フ
イールド切替パルスSVSLで規定される他のフイ
ールドでは、フラツグメモリー９９Ａ又は９９Ｂ
に対して読出しアドレスカウンタ１０１Ｒで発生
したブロツク毎に歩進する読出しアドレス信号が
発生し、読出し出力が垂直エラーフラツグSFLA
又はSFLBとして取り出され、マルチプレクサ１
０８で選択されることによつて合成され、垂直エ
ラーフラツグSFLGが得られる。このフラツグメ
モリー９９Ａ又は９９Ｂから読出された垂直エラ
ーフラツグSFLA又はSFLBがメモリー制御回路
９８Ａ又は９８Ｂに供給され、垂直エラーフラツ
グSFLA又はSFLBが“１”となつている１サブ
ブロツク期間でサブメモリー９７Ａ又は９７Ｂに
対する読出しアドレスを歩進させる。このように
すれば、垂直エラーフラツグSFLGが“１”とな
る所定のタイムスロツトにおいてサブメモリー９
７Ａ又は９７Ｂから訂正可能な誤りサブブロツク
のデータが読出される。 オーバーフロー防止回路１０７の一例の構成を
第２１図に示す。同図において１０９は、カウン
タを示し、このカウンタ１０９のロード端子にフ
イールドの最初を示すタイミングパルスRDSTが
加えられることによつてプリセツト入力発生器１
１０から所定の値のプリセツト入力がロードされ
る。上述の例であれば、６の数値がプリセツト入
力とされる。アンドゲート１０６の出力は、アン
ドゲート１１１を介して出力として取り出される
と共に、カウンタ１０９の減算入力とされる。ア
ンドゲート１１１に対しては、カウンタ１０９の
キヤリー出力が他の入力として加えられている。
このキヤリー出力は、プリセツト入力がロードさ
れた時から“１”となつており、アンドゲート１
０６の出力がプリセツト数を越えると、“０”と
なる。したがつてこれ以降は、アンドゲート１１
１からの出力が“０”となつて、サブメモリー９
７Ａ又は９７Ｂがオーバーフローすることが防止
されるのである。 垂直部２８の誤り訂正回路４０の一例を第２２
図に示す。誤り訂正回路４０に対しては、垂直パ
リテイチエツカ３６からの垂直シンドローム系列
SDV、フイールドメモリー３４から読出された
データ系列DTF、サブメモリー３５（第２０図
における９７Ａ，９７Ｂ）から読出されたデータ
系列DTSが供給される。これと共に、判定信号
CRCTV及び垂直エラーフラツグSFLGがアンド
ゲート１１２に供給されてセレクト信号SLCTが
形成される。１１３及び１１４は、位相合わせの
ための遅延用のシフトレジスタである。セレクト
信号SLCTによつて垂直シンドロームSDVが供給
されるゲート回路１１５のオン・オフが制御され
ると共に、データ系列DTF及びDTSを選択する
ためのマルチプレクサ１１６が制御される。ゲー
ト回路１１５の出力とマルチプレクサ１１６の出
力とが誤り訂正用の（mod.2）の加算回路１１７
に供給され、これから出力データ系列DRoが得
られる。 判定信号CRCTV及び垂直エラーフラツグ
SFLGの“１”と“０”との４通りの組合わせ
は、下記のものとなり、セレクト信号SLCTが
“０”の場合は、ゲート回路１１５がオフとなり、
その出力が“０”となると共に、データ系列
DTFがマルチプレクサ１１６で選択されて加算
回路１１７に供給され、セレクト信号SLCTが
“１”の場合は、ゲート回路１１５がオンとなる
と共に、データ系列DTSがマルチプレクサ１１
６で選択されて加算回路１１７に供給される。 （CRCTV＝“０”，SFLG＝“０”，SLCT＝
“０”）のサブブロツクは、訂正不可能であるが誤
つていないので、データ系列DTFが選択されて
出力データ系列DRoとして取り出される。 （CRCTV＝“１”，SFLG＝“０”，SLCT＝
“０”）のサブブロツクは、訂正可能であるが誤つ
ていないので、上述と同様にデータ系列DTFが
選択される。 （CRCTV＝“０”，SFLG＝“１”，SLCT＝
“０”）のサブブロツクは、訂正不可能であり、且
つ誤つている。したがつてフイールドメモリー３
４からのデータ系列DTFが出力データ系列DRo
として取り出される。フイールドメモリー３４に
対して誤つたサブブロツクの書込みは禁止されて
おり、データ系列DTFに現れるサブブロツクは、
前のフイールドの空間的に１ライン下に位置する
ラインに含まれるデータである。つまり、誤り修
整動作が行なわれる。 （CRCTV＝“１”，SFLG＝“１”，SLCT＝
“１”）のサブブロツクは、訂正可能であり、且つ
誤つているものであり、このときのセレクト信号
SLCTが“１”となる。これによつてサブメモリ
ー３５からのデータ系列DTSがマルチプレクサ
１１６で選択されると共に、ゲート回路１１５が
オンし、データ系列DTS中のサブブロツクと対
応する垂直シンドロームとが加算回路１１７で加
算されて、誤り訂正されることになる。 上述の一実施例の説明から理解されるように、
本発明に依れば、フイールドメモリーとサブメモ
リーとの２つのメモリーを用意し、誤り訂正用の
データをサブメモリーに貯えるので、誤り訂正及
び誤り修整を行なうのが簡単となる。また、フイ
ールドメモリーに対する誤つたデータの書込みを
禁止し、空間的に１ライン下に位置する前のフイ
ールドのデータによつて誤つたデータを補間する
ので、同一フイールドの隣接ラインのデータと比
べてより相関が強いもので補間することができ
る。然も補間用のデータを演算処理によつて形成
するものと異なり、演算回路を必要としない利点
がある。本発明では、サブメモリーに対して訂正
可能で且つ誤つているサブブロツクのデータのみ
を書込むので、サブメモリーの容量を必要以上に
大きくしなくても良い。このサブメモリーへの書
込みに際して、そのアドレスをエラーフラツグに
より記憶しているから、サブメモリーからの読出
し及び訂正処理を簡単に行なうことができる。更
に、本発明は、列方向の誤り訂正が可能かどうか
の判定を３本のシフトレジスタを用いるだけとい
う簡単な構成によつて行なうことができる。 なお、上述の一実施例では、１フイールド分の
データを２本の並列トラツクとして記憶したが、
１本或いは３本以上の並列トラツクとして記録す
るようにしても良い。また、誤り訂正符号として
パリテイ符号以外のものを使用しても良い。

【図面の簡単な説明】

第１図及び第２図はデジタル映像信号のサンプ
リング位置及び色副搬送波の位相を模式的に示す
略線図、第３図はフイールドメモリーに対するア
ドレスコントロールの説明に用いる略線図、第４
図及び第５図は本発明をデジタルVTRに適用し
た一実施例の記録系及び再生系の夫々の構成を示
すブロツク図、第６図、第７図及び第８図は映像
信号のデジタル化、符号構成の説明に用いる略線
図、第９図は誤り制御エンコーダの説明に用いる
タイムチヤート、第１０図及び第１１図は誤り訂
正デコーダの全体のブロツク図及びその説明に用
いるタイムチヤート、第１２図及び第１３図は水
平判定回路の一例のブロツク図及びその説明に用
いるタイムチヤート、第１４図及び第１５図は水
平パリテイチエツカの一例のブロツク図及びその
説明に用いるタイムチヤート、第１６図は水平部
のバツフアメモリー及び誤り訂正回路の一例のブ
ロツク図、第１７図及び第１９図は垂直判定回路
の一例のブロツク図及びその説明に用いるタイム
チヤート、第１８図は垂直部で用いられる各種の
タイミング信号及び制御信号を示すタイムチヤー
ト、第２０図はサブメモリー及びその周辺の構成
の一例のブロツク図、第２１図はオーバーフロー
防止回路の一例のブロツク図、第２２図は垂直部
の誤り訂正回路の一例のブロツク図である。 １は記録アナログ映像信号の入力端子、８は誤
り制御エンコーダ、１１Ａ，１１Ｂは２チヤンネ
ルの記録デジタル映像信号の出力端子、１２Ａ，
１２Ｂは２チヤンネルの再生デジタル映像信号の
入力端子、１８は誤り訂正デコーダ、２３は再生
アナログ映像信号の出力端子、２７は水平部、２
６は垂直部、２９はCRCチエツカ、３０は水平
判定回路、３３は誤り訂正回路、３４はフイール
ドメモリー、３５はサブメモリー、３７は垂直判
定回路、４０は誤り訂正回路である。

Claims (1)

1. 【特許請求の範囲】 １ デジタル信号に変換されブロツク化されると
   共に誤り検出符号および誤り訂正符号が付加され
   たデジタル映像信号の誤りを検出し訂正するデジ
   タル映像信号処理装置において、 上記誤り検出符号に基づいて上記デジタル映像
   信号の誤りを検出すると共にその誤りが訂正可能
   かどうかの判定をする誤り判定手段と、 上記誤り判定手段の判定結果に基づいて上記デ
   ジタル映像信号の上記誤りのないデータブロツク
   が空間的に１ライン下に位置する前のフイールド
   のデータと同一アドレスとなるように順次書き込
   まれると共に、上記判定結果が訂正不可能な場合
   には書込みが禁止される第１のメモリー手段と、 上記デジタル映像信号の上記判定結果が訂正可
   能なデータブロツクのみが書き込まれる第２のメ
   モリー手段と、 上記第２のメモリー手段に書き込まれたデータ
   ブロツクと対応するアドレスにフラツグ信号を記
   憶するフラツグメモリー手段と、 上記フラツグメモリー手段に記憶された上記フ
   ラツグ信号に基づいて、上記第１のメモリー手段
   から上記誤りのないデータブロツクを読み出すと
   共に、上記第２のメモリー手段から上記訂正可能
   なデータブロツクを読み出すように制御する制御
   手段と、 上記第２のメモリー手段から読み出された上記
   訂正可能なデータブロツクに対してその誤りを上
   記誤り検出符号および誤り訂正符号に基づいて訂
   正する誤り訂正手段と を備えたことを特徴とするデジタル映像信号処
   理装置。