FR2468266A1 - Procede et dispositif de correction d'erreur dans un signal numerique - Google Patents

Abstract

L'invention concerne le traitement des signaux vidéo numériques. Un décodeur à correction d'erreur destiné à traiter un signal vidéo reçu ou reproduit comporte notamment un détecteur d'erreur 29 qui indique la présence d'une erreur dans un bloc de données, et des correcteurs d'erreur 33, 40 qui corrigent l'erreur contenue dans le bloc de données au moyen de codes correcteurs d'erreur qui ont été associés au bloc de données considéré au moment du codage, avant l'émission ou l'enregistrement Application aux magnétoscopes numériques.

Description

La présente invention concerne de façon générale un système de correction

et de masquage d'erreur et elle porte plus particulièrement sur un système de correction et de masquage d'erreur qui est appliqué à un dispositif de traitement de signal numérique, comme par exemple un magnétoscope numérique. Lorsqu'on enregistre et on reproduit un signal vidéo numérique à l'aide d'un magnétoscope du type à têtes tournantes, des erreurs aléatoires peuvent apparaître sous l'effet du bruit des têtes, du bruit de la bande ou du bruit des amplificateurs, ou une erreur en paquet peut être produite par une perte de signal. Uin avantage reconnu du traitement numérique des signaux consiste en ce qu'on peut corriger

mathématiquement les données erronées par l'inclusion de bits redon-

dants dans les données enregistrées ou transmises. Par exemple, une technique bien connue pour corriger des données numériques consiste à diviser ces données en blocs et à enregistrer ou à transmettre chaque bloc en compagnie d'une parité obtenue par addition modulo 2 pour

chaque bloc, de façon qu'au moment de la reproduction ou de la récep-

tion on puisse corriger une erreur dans l'un quelconque de ces blocs, en se basant sur la parité respective. Cependant, le fait d'ajouter

aux données d'information enregistrées les bits redondants qui repré-

sentent la parité, dans le but de protéger les données d'information

contre les erreurs, augmente nécessairement la cadence de bit d'enre-

gistrement qui est limitée par la nécessité de réduire au minimum la consommation de bande. Ainsi, même si la configuration de code du signal vidéo numérique est conçue de façon à permettre une correction d'erreur, l'étendue de l'erreur peut quelquefois dépasser la capacité

de correction d'erreur qui est limitée par la redondance acceptable.

Il a en outre été proposé de masquer une erreur dans un signal vidéo enregistré ou émis, de façon que cette erreur ne se remarque

pas sur l'image représentée.

Un procédé de masquage d'erreur qui a déjà été proposé con-

siste à remplacer les données erronées par des données de la ligne immédiatement précédente de la même trame, et ce procédé se base sur la forte corrélation que présente une image de télévision dans la direction verticale. Un autre rnocédé classique de masquage d'erreur consiste à remplacer les données erronées par une valeur moyerrrie des

données provenant des lignes qui précèdent et qui suivent immédiate-

ment la ligne qui contient l'erreur.

Chacun des procédés de masquage d'erreur ci-dessus élabore le

signal de remplacement pour les données erronées à partir des don-

nées de la même trame. On notera incidemment que, du fait que l'image

de télévision est formée par un balayage entrelacé, les lignes ad-

jacentes dans la même trame sont séparées par une distance qui est

égale au double de la distance entre lignes adjacentes dans la repré-

sentation visuelle de l'image complète qui est formée par deux trames entrelacées. Ainsi, les données contenues dans des lignes respectives immédiatement adjacentes de cette représentation visuelle de l'image complète, et qui apparaissent dans des trames contiguës du signal

vidéo,ont entre elles une corrélation encore plus grande.

Il a donc été proposé par la demanderesse d'effectuer un mas-

quage d'erreur en remplaçant les données erronées d'une ligne d'une

trame par les données correspondantes de la ligne de la trame immé-

diatement précédente qui, dans la représentation visuelle de l'image complète, est immédiatement adjacente à la ligne contenant l'erreur, afin que les données qui sont utilisées pour le masquage d'une erreur offrent une plus grande ressemblance avec les données d'origine ou

correctes qu'elles remplacent.

Si on compte exclusivement sur la technique de masquage d'er-

reur, la dégradation de l'image devient un problème, en particulier

après plusieurs niveaux de montage, à moins que la cadence d'appari-

tion des erreurs soit très faible.

Conformément à un aspect de l'invention, dans le traitement d'un signal numérique qui forme un bloc de données pour chaque nombre

prédéterminé de bits, et qui comprend des signaux de détection d'er-

reur et de correction d'erreur, on détecte une erreur dans un bloc

de données du signal numérique au moyen du signal de détection d'er-

reur, on écrit chaque bloc de données exempt d'erreur dans une pre-

mière mémoire, on écrit un bloc de données contenant une erreur dans une seconde mémoire, on lit sélectivement un bloc de données dans la première mémoire ou dans la seconde mémoire, et on corrige une erreur d'un bloc de données lu dans la première mémoire au moyen du signal

de correction d'erreur respectif.

Dans le cas dans lequel le signal numérique à traiter est con-

verti à partir d'un signal vidéo analogique, il est souhaitable d'uti-

liser une mémoire de trame pour la première mémoire, et on écrit cha-

que bloc de données exempt d'erreur à une adresse de la première mé-

moire qui correspond à celle à laquelle était écrit précédemment un bloc de données d'une ligne de la trame immédiatement précédente qui,

dans la représentation visuelle d'une image complète, se trouve immé-

diatement au-dessus de la ligne du bloc de données exempt d'erreur qui est écrit. Lorsqu'on juge qu'une erreur contenue dans un bloc de

données est trop étendue pour être corrigée par le signal de correc-

tion d'erreur respectif, on bloque l'écriture dans la seconde mémoire de ce bloc de données contenant une erreur et on masque l'erreur au moyen du bloc de données exempt d'erreur qui a été écrit précédemment

à l'adresse correspondante de la première mémoire, pour la trame immé-

diatement précédente.

Dans le procédé et le dispositif correspondant à l'invention, on ajoute un code détecteur d'erreur à chaque bloc de données pour

former un bloc de signal avec le bloc de données et, après avoir ar-

rangé plusieurs blocs de signal sous une forme matricielle, on ajoute des codes correcteurs d'erreur pour chaque colonne et chaque ligne de la matrice, grâce à quoi on effectue une correction d'erreur dans

chaque ligne et chaque colonne.

D'autres caractéristiques et avantages de l'invention seront

mieux compris à la lecture de la description qui va suivre de modes

de réalisation, et en se référant aux dessins annexés sur lesquels

Les figures 1A et 1B et les figures 2A et 2B sont des dia-

grammes qui montrent les positions d'échantillonnage caractéristiques

d'un signal vidéo numérique et la phase d'une sous-porteuse de cou-

leur; les figures 3A-31 sont des schémas auxquels on se référera pour expliquer la commande d'adresse pour une mémoire de trame; les figures 4 et 5 sont des schémas synoptiques qui montrent respectivement les parties d'enregistrement et de reproduction d'un magnétoscope numérique correspondant à l'invention; la figure 6 est une représentation schématique d'un ensemble

à têtes tournantes qui fait partie du magnétoscope numérique des figu-

res 4 et 5;

la figure 7 est une représentation schématique des têtes tour-

nantes qui font partie de l'ensemble de la figure 6; la figure 8 est une représentation schématique en plan d'une partie de bande magnétique montrant les pistes dans lesquelles les signaux sont enregistrés; les figures 9, 10 et 11 sont des diagrammes auxquels on se référera pour expliquer la numérisation et la configuration de code

d'un signal vidéo destiné à être utilisé dans le magnétoscope numéri-

que de l'invention; les figures 12A-12D sont des diagrammes séquentiels auxquels

on se référera pour expliquer le fonctionnement d'un codeur à pro-

tection contre les erreurs qui appartient à la partie d'enregistre-

nent de la figure 4;

la figure 13 est un schéma synoptique d'un décodeur à cor-

rection d'erreur qui appartient à la partie de reproduction de la figure 5; les figures 14A-14I sont des diagrammes séquentiels auxquels

on se référera pour expliquer le fonctionnement du décodeur à cor-

rection d'erreur de la figure 13;

la figure 15 est un schéma synoptique d'un circuit de juge-

ment horizontal qui fait partie du décodeur à correction d'erreur de la figure 13; les figures 16A-16N sont des diagrammes séquentiels auxquels

on se référera pour expliquer le fonctionnement du circuit de juge-

ment horizontal de la figure 15; la figure 17 est un schéma synoptique d'un contrôleur de parité horizontal qui fait partie du décodeur à correction d'erreur de la figure 13; les figures 18A-18H sont des diagrammes séquentiels auxquels on se référera pour expliquer le fonctionnement du contrôleur de parité horizontal de la figure 17; la figure 19 est un schéma synoptique qui montre, à titre d'exemple, une mémoire tampon et un circuit de correction d'erreur horizontal qui font partie du décodeur à correction d'erreur de la figure 13;

la figure 20 est un schéma synoptique qui représente un cir-

cuit de jugement vertical qui fait partie du décodeur à correction d'erreur de la figure 13; les figures 21A-21K et les figures 22A-220 sont des diagrammes séquentiels auxquels on se référera pour expliquer le fonctionnement du circuit de jugement vertical de la figure 20; la figure 23 est un schéma synoptique qui montre, à titre d'exemple, une sousmémoire et la configuration de circuit associée

qui peuvent faire partie du décodeur à correction d'erreur de la figu-

re 13;

la figure 24 est un schéma synoptique qui représente un exem-

ple d'un circuit d'empêchement de dépassement de capacité qui fait partie du circuit de la figure 23; la figure 25 est un schéma synoptique qui montre un exemple d'un circuit de correction d'erreur qui fait partie du décodeur à correction d'erreur de la figure 13; et la figure 26 est un schéma synoptique simplifié qui montre

une version modifiée d'un décodeur à correction d'erreur correspon-

dant à l'invention, dans lequel il existe des mémoires individuelles pour les composantes de luminance et de chrominance d'un signal vidéo

en couleur NTSC reproduit.

Pour permettre de mieux comprendre l'invention, on va tout d'abord décrire les conditions relatives à l'enregistrement numérique

d'un signal vidéo en couleur NISC.

Le signal vidéo en couleur correspondant au système NTSC est de préférence numérisé dans les conditions suivantes: 1. Du fait que l'image comprend 525 lignes, les nombres de lignes choisis pour une première (troisième) et une seconde (quatrième) trames sont respectivement de 262 et 263. Dans la première trame, une

impulsion de synchronisation verticale et une impulsion de synchronisa-

tion horizontale sont mutuellement en phase, et on considère que la trame dans laquelle ces impulsions ne sont pas en phase est la seconde trame. 2. Le nombre d'éléments d'image échantillonnés dans chaque intervalle horizontal (H) varie en fonction de la fréquence d'échanï

tillonnage (fs) qui est employée. Du fait que la fréquence de la sous-

porteuse de couleur (fsc) est 455/2 fois la fréquence horizontale (fh),

les nombres d'éléments d'image échantillonnés dans une période hori-

zontale sont ceux qui sont indiqués dans le tableau 1, en annexe, dans

le cas o on a fs = 3 fsc et dans le cas o on a fs = 4 fsc.

L'image impaire commence par la ligne dans laquelle l'impulsion de synchronisation horizontale et la sous-porteuse de couleur sont mutuellement déphasées, tandis que l'image paire commence par la ligne dans laquelle elles sont mutuellement en phase. Comme le montre le tableau 1, dans le cas o fs = 3 fsc, les nombres d'éléments d'image échantillonnés dans des lignes adjacentes qui sont dans la même trame

mais sont mutuellement sépares dans le temps d'un intervalle horizon-

tal (1H) sont différents, mais si les données de la ligne de la trame précédente qui se trouve une ligne au-dessous sont utilisées pour une ligne de remplacement, les nombres d'éléments d'image échantillonnés dans la ligne erronée et dans la ligne de remplacement deviennent

mutuellement égaux. De plus, comme il ressortira clairement de la des-

cription qui suit, les sous-porteuses de couleur des éléments d'image échantillonnés respectifs dans ces deux lignes ont également la meme phase. Les figures 1A et 1B et les figures 2A et 2B montrent des

nombres de lignes et d'éléments d'image échantillonnés qui sont nota-

blement inférieurs aux nombres réels correspondants donnés dans le

tableau 1, dans le but de simplifier et de faire ressortir plus clai-

rement la relation entre les nombres d'éléments d'image échantillonnés

et la phase de la sous-porteuse de couleur. Les figures 1A et 1B re-

présentent le cas dans lequel on a fs = 3 fsc et les figures 2A et

2B représentent le cas dans lequel on a fs = 4 fsc.

Les variations de phase (différence de phase de -r) de la

sous-porteuse de couleur aux points d'échantillonnage des lignes res-

pectives sont indiquées par les cercles noirs et blancs des figures

1A et 1B et des figures 2A et 2B, sur lesquelles les lignes de la pre-

mière trame sont indiquées en trait continu tandis que les lignes de

la seconde trame sont indiquées en pointillés.

Dans le cas o on a fs = 3 fsc, une image impaire, par exem-

ple la première image, se présente sous la forme que montre la figure lA. Dans la première trame de la première image, huit lignes 1(1-0), i (1-1),.

1(1-7) sont formées séquentiellement et dans la seconde trame de la première image, neuf lignes 1(1-8), 1(1-9),... 1(1-16) sont formées séquentiellement. En d'autres termes, on représente une image formée en tout par 17 lignes, dans le seul but de simplifier la représentation. Dans la première ligne 1(1-0), le nombre d'éléments d'image échantillonnés est par exemple de 5; dans la ligne suivante, 1(1-1) de la première trame, quatre éléments d'image échantillonnés se trouvent dans des positions décalées de la moitié de la période..DTD: d'échantillonnage par rapport à la ligne 1(1-0); et dans la ligne sui-

vante 1(1-2), le nombre d'éléments d'image échantillonnés est de cinq, comme dans le cas de la ligne 1(1-0). Dans les lignes suivantes, les nombres d'éléments d'image échantillonnés subissent des changements

qui correspondent à ceux décrits ci-dessus.

Dans la trame impaire qui suit la seconde trame de la première image, par exemple dans la première trame de la seconde image, huit lignes 1(2-0), 1(2-1),... 1(2-7) sont formées l'une après l'autre (figure 1B) et dans la seconde trame de cette image, neuf lignes 1(2-8), 1(2-9),... 1(2-16) sont formées successivement, si bien qu' il existe à nouveau 17 lignes dans une image. Du fait que le nombre de lignes est impair, le nombre d'éléments d'image échantillonnés et la phase de la sous-porteuse de couleur sont opposés à ceux de la première image. Une ligne particulière et la ligne qui se trouve une

ligne au-dessous dans la trame précédente ont le même nombre d'élé-

ments d'image échantillonnés et la même phase de la sous-porteuse de couleur. Par exemple, si la ligne 1(1-10) dans la seconde trame de la première image contient une erreur, la ligne 1(1-2) qui se

trouve une ligne au-dessous de la ligne 1(1-10) dans la trame précé-

dente est une image de remplacement acceptable. Les lignes 1(1-2) et 1(110) ont toutes deux cinq éléments d'image échantillonnés et n'ont aucune différence de phase entre leurs sous-porteuses de couleur. Le

tableau 2, en annexe, montre les lignes de remplacement qui correspon-

dent respectivement aux lignes 1(1-0) à 1(2-16) dans le cas o n'im-

porte lesquelles de ces lignes sont erronées. Pour abréger, dans le tableau 2, les lignes d'une trame précédant la première trame de la première image sont également indiquées par les numéros de ligne dans

la seconde image et le préfixe "1" est supprimé.

Dans le cas o on a fs = 4fsc, la correspondance

entre une ligne erronée et la ligne de remplacement res-

pective est telle que, par exemple, si la ligne 1(1-10) est une ligne erronée, la ligne 1(1-2) devient la ligne de remplacement, comme il ressort de façon évidente de la figure 2A (qui montre la première image) et de la figure 2B (qui montre la seconde image). Dans le cas o

on a fs = 4fsc, les nombres d'éléments d'image échantil-

lonnés dans toutes les lignes sont égaux, par exemple à cinq, comme il est représenté. Si les lignes allant de 1(1-0) à 1(2-16) sont des lignes contenant des erreurs, les lignes de remplacement respectives sont exactement

celles qu'indique le tableau 2, et la phase de la sous-

porteuse de couleur est la mime pour chaque ligne erronée

et pour la ligne de remplacement respective.

Comme le montre ce qui précède, on peut masquer une partie erronée d'un signal vidéo en couleur numérisé

en le remplaçant par une information ayant un nombre d'é-

léments d'image échantillonnés et une relation de phase similaires à l'original. De plus, on peut effectuer ce masquage dans le cas o la fréquence d'échantillonnage (fs) est fs = 3fsc aussi bien que dans le cas o elle est

fs = 4fsc.

On peut mettre en oeuvre le procédé de remplace-

ment décrit ci-dessus pour masquer une erreur avec une

mémoire vive ayant une capacité supérieure à une trame.

Ainsi, si on suppose que les nombres de lignes dans chaque trame sont ceux indiqués sur les figures lA, 1B et 2A, 2B, la mémoire vive peut avoir des adresses de lignes 1 à 9 comme le montrent les nombres portés du côté gauche de la figure 3A. Sur les figures 3B à 3I, les adresses de

lignes 1 à 9 de la mémoire vive sont supprimées pour sim-

plifier. Dans la première trame de la première image, les données de la trame sont écrites séquentiellement aux adresses 1 à 8 de la mémoire vive. La figure 3A indique, par les notations /I-Q/ - /1-2/, que les données des lignes (0) à (7) de la première trame ont été écrites

respectivement aux adresses (1) - (8). Ensuite, les don-

nées de la ligne z1- 7, c'est-à-dire la première ligne de la seconde trame, sont écrites à l'adresse (1) à laquelle les données de la ligne zJ/ de la première trame de la

même image ont été enregistrées, comme le montre la fi-

gure 3B. Ce qui précède constitue une première condition à satisfaire pour écrire les données dans la mémoire vive. Avant cette écriture de la ligne LI-g/ à l'adresse (1), on lit les données de la ligne LI-_7 à cette adresse,

c'est-à-dire que la première moitié d'un cycle de mé-

moire de la mémoire vive est utilisée en tant que cycle de lecture et que la dernière moitié est utilisée en

tant que cycle d'écriture. Les données des lignes res-

pectives de la seconde trame sont écrites séquentielle-

ment dans la mémoire vive et les données de la dernière

ligne J-1- / de la première image sont écrites à l'adres-

se (9), comme le montre la figure 3C. En principe, la lecture de ces données s'effectue à l'adresse à laquelle les nouvelles données doivent être écrites, comme on

l'a indiqué ci-dessus. Cependant, dans le cas de l'écri-

ture des données de la dernière ligne de l'image, par exemple la ligne E167 les données lues sont celles qui sont enregistrées à lqadrsse qui suit celle à

laquelle les données éoiRmt dt-e écrites.

Comme le montre la figure 3D, sur laquelle l'écriture des données de la première image a été terminée, les données de la ligne L2-0] de la première trame de la seconde image ou image suivante sont écrites à l'adresse qui suit l'adresse à laquelle les données de la

S ligne [1-83 de la seconde trame de la première image ont été enre-

gistrées. Ceci constitue une seconde condition qui doit être satis-

faite pour écrire dans la mémoire vive. En suivant les conditions ci-

dessus concernant l'écriture et la=lecture dans la mémoire vive, les opérations se déroulent comme le montrent les figures 3E et 3F, et l'écriture des données de toutes les lignes de la seconde image est achevée, les données enregistrées dans la mémoire vive étant alors

celles qui sont représentées sur la figure 3G.

Les données de la première ligne [3-0] de la troisième image sont écrites en suivant la seconde condition indiquée ci-dessus, comme il est représenté sur la figure 3G, et en outre, les données de la ligne [3-8], c'est-à-dire la première ligne de la seconde

trame de la troisième image, sont écrites en suivant la première con-

dition considérée précédemment, de la manière qui est représentée sur la figure 3H. Ainsi, l'écriture des données de toutes les lignes de la troisième image est achevée, comme le montre la figure 3I.Comme il ressort d'une comparaison des figures 3A, 3D et 3G, ou des figures 3B, 3E et 3H, l'adresse à laquelle les données de la ligne de tête de chaque trame sont écrites est décalée d'une adresse chaque fois que l'image change. En d'autres termes, la mémoire vive fonctionne en

mémoire circulante. La capacité de la mémoire vive peut n'être supé-

rieure à une trame que de la quantité nécessaire pour qu'elle accom-

plisse cette opération.

De façon générale, conformément à l'invention, les données provenant d'un magnétoscope, comme par exemple ses données de sortie reproduites, sont appliquées à la mémoire vive par l'intermédiaire d'un circuit de correction d'erreur. Lorsque les données reproduites

sont erronées, et que l'erreur ne peut pas être corrigée par un cir-

cuit de correction d'erreur, ce dernier produit un signal d'indica-

teur qui indique ce fait. Sous l'effet du signal d'indicateur, l'écri-

ture des données erronées correspondantes dans la mémoire vive est bloquée.La mémoire vive étant mise en action de la manière décrite A cidessus, la ligne de la trame précédente qui se trouve 1H au-dessous de la ligne erronée peut être lue à titre de données de remplacement

afin de masquer l'erreur, en bloquant simplement l'opération d'écri-

ture. Par exemple, dans le cas o les données de la ligne.2-1] sont erronées et incorrigibles, si bien qu'un signal d'erreur est apparu sur la ligne [2-1], l'écriture dans la mémoire vive des données de la ligne [2-1] est bloquée pendant le cycle de mémoire suivant qui est représenté sur la figure 3D. De ce fait, les données enregistrées

à cette adresse sont les données de la ligne [1-10] qui ont été écri-

tes précédemment. Comme le montre la figure 3E, dans le cycle de mé-

moire suivant, au cours duquel les données de la ligne 12-13 devraient être lues, les données de la ligne [1-10] sont lues à la place des données de la ligne 12-1]. En d'autres termes, la ligne 1(1-10) de la

trame précédente qui se trouve une ligne au-dessous de la ligne erro-

née et incorrigible 1(2-1) devient une ligne de remplacement destinée

à masquer l'erreur dans la ligne ú2-1].

Lorsque les trames ont des nombres de lignes égaux, il suffit simplement de décaler d'une ligne l'adresse d'écriture de la ligne de

tête de chaque nouvelle image.

On va maintenant décrire l'invention en considérant son appli-

cation à un magnétoscope numérique qui est constitué par une partie

d'enregistrement (figure 4) et une partie de reproduction (figure 5).

Dans le magnétoscope numérique, un signal vidéo numérique est enre-

gistré par un ensemble à têtes tournantes (figure 6) dans des pistes parallèles qui s'étendent de façon oblique sur une bande magnétique T (figure 8). Du fait que la cadence de bit de transmission du signal vidéo numérique est élevée, deux têtes tournantes HA et HB (figure 7)

sont placées très près l'une de l'autre, et les signaux vidéo numé-

riques d'une trame sont répartis en deux voies vers ces têtes et ils sont enregistres sur la bande magnétique en deux pistes parallèles TA et TB. Un signal de son est également converti çn un signal MIC (modulation par impulsions et codage) et il est enregistré par une

tête tournante HC dans une troisième piste TC qui s'étend parallèle-

ment aux pistes vidéo TA et TB (figure 8).

En considérant maintenant en détail la figure 4, on voit

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qu'un signal vidéo en couleur NTSC à enregistrer est appliqué par une borne d'entrée 1 à un circuit de traitement d'entrée 2. Le circuit de traitement d'entrée 2 comprend un circuit de fixation de niveau et

un séparateur de signaux de synchronisation et de salve et il appli-

que la partie d'information vidéo ou partie effective du signal vidéo en couleur à un circuit convertisseur analogique-numérique 3. Un signal de synchronisation et un signal de salve séparés du signal vidéo en couleur par le circuit de traitement 2 sont appliqués à un générateur d'horloge maître 4 qui a de préférence une structure du type boucle à verrouillage de phase. Le générateur d'horloge maître 4 produit des impulsions d'horloge à la fréquence d'échantillonnage, par exemple 3 fsc. Les impulsions d'horloge provenant du générateur 4 et le signal de synchronisation sont appliqués à un générateur de signaux de commande 5 qui produit diverses sortes d'impulsions de rythme, de signaux d'identification (ID) pour identifier les lignes, les trames, les images et les pistes et un signal de commande,comme

par exemple un train d'impulsions d'échantillonnage.

Le circuit convertisseur analogique-numérique 3 comprend de

façon générale un circuit échantillonneur-bloqueur et un convertis-

seur analogique-numérique qui convertit chaque signal de sortie échantillonné en un code à huit bits qui est appliqué, sous forme parallèle, à une interface 6. La durée ou l'intervalle d'une ligne (1H) du signal vidéo en couleur NTSC est de 63,5 las et l'intervalle d'effacement compris à l'intérieur est de 11,1 ps. La partie ou région vidéo effective représente donc 52,4 as. Lorsque la fréquence d'échantillonnage est 3 fsc = 3x455 fh, le nombre d'échantillons

dans un intervalle horizontal est de 682,5. En outre, le nombre d'é-

chantillons dans la partie ou région vidéo effective est: 52,4 ps/Ts

= 526,7 échantillons, en désignant par Ts la période d'échantillon-

nage qui est égale à 0,0931217 ps. En considérant la division en deux voies de l'information vidéo à enregistrer, le nombre d'échantillons

vidéo effectifs est choisi égal à 576 par ligne ou intervalle hori-

zontal, avec 288 échantillons affectés à chaque voie. Comme le montre la figure 9, deux intervalles horizontaux (1365 échantillons) sont considérés comme faisant un tout, et le nombre total d'échantillons

dans la ligne dans laquelle une impulsion de synchronisation hori-

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zontale HD et la sous-porteuse de couleur sont mutuellement en phase est choisi égal à 682, tandis que le nombre total d'échantillons dans

la ligne dans laquelle ils sont déphasés est choisi égal à 683.

Le nombre de lignes qui forment une trame est de 262,5 H, et dans cenombre un intervalle de synchronisation verticale et un inter- valle d'impulsions d'égalisation compte pour 10,5 H. Du fait que des

signaux de test VIT et VIR sont insérés dans l'intervalle d'efface-

ment vertical, on les considère également conme des signaux vidéo

effectifs. Enfin, le nombre de lignes vidéo effectives dans un inter-

valle de trame est choisi égal à 252.

La région vidéo effective nunérisée du signal vidéo en cou-

leur est divisée en deux voies par l'interface 6. Sur les 576 échan-

tillons de chaque ligne, les dolnnées correspondant aux échantillons de nunmiéros impairs sont affectées à l'une des voies et les données correspondant aux échantillons de inuméros pairs sont affectées à l'autre voie. Les données des deux voies sont traitées de la même manière. Un signal vidéo numérique externe Din, provenant par exemple

d'un dispositif de montage, peut également être appliqué à l'inter-

face 6 pour être divisé de façon appropriée en deux voies. Les don-

nées de l'une des voies apparaissent sous forme d'un signal d'enregis-

trement pour la tête HA, sur une borne de sortie 11A, après avoir été appliquées successivement à un circuit de compression de base de temps 7A, à un codeur à protection contre les erreurs 8A, à um circuit de traitement d'enregistrement 9A et à un amplificateur d'enregistrement 1QA. Les données de l'autre voie sont également traitées par la même configuration, c'est-à-dire par un circuit de compression de base de temps 7B, un codeur à protection contre les erreurs 8B, un circuit

de traitement d'enregistrement 9B et un amplificateur d'enregistre-

ment lOB, pour donner un signal d'enregistrement pour la tête HB, sur

une borne de sortie 11B. Les bornes de sortie 11A et 11B sont con-

nectées au moyen d'un transformateur tournant (non représente) aux

têtes tournantes HA et HB qui sont placées très près l'une de l'au-

tre. On va maintenant décrire en se référant à la figure 10 la configuration de code de chacimn des signaux d'enregistrement qui sont respectivement appliqués sur les bornes de sortie 11A et lB. Comme le montre cette figure, un sous-bloc du signal numérique codé est composé de 105 échantillons (840 bits) dans lesquels un signal de synchronisation de bloc (SYNC) de trois échantillons (24 bits), un signal d'identification (ID) et d'adresse (AD) de deux échantillons (16 bits), des données d'information de 96 échantillons (468 bits)

et un code CRC (Contrôle par Redondance Cyclique) de quatre échan-

tillons (32 bits) sont placés à la suite les uns des autres. Les

données d'une ligne ou intervalle horizontal du signal vidéo en cou-

leur comprennent 288 échantillons par voie, comme on l'a indiqué pré-

cédemment, et ces échantillons sont divisés en trois, c'est-à-dire qu'il y a trois sous-blocs pour chaque ligne, avec 96 échantillons pour chaque sous-bloc. On utilise le signal de synchronisation de

bloc pour identifier le début d'un sous-bloc, après quoi on peut ex-

traire les signaux d'identification et d'adresse, les données d'in-

formation et/ou le code CRC. Les signaux d'identification ID indi-

quent la voie (piste), l'image, la trame et la ligne à laquelle les

données d'information du sous-bloc appartiennent et le signal d'a-

* dresse AD représente l'adresse du sous-bloc respectif. On utilise le

code CRC pour la détection d'une erreur dans les données d'informa-

tion du sous-bloc respectif.

La figure 11 montre la configuration de code pour une trame dans une voie. Sur la figure 11, chaque caractère de référence SBi (i = 1 à 858) indique un sous-bloc, et trois sous-blocs forment un bloc ou une ligne. Du fait que la région vidéo effective d'une trame est formée par 252 lignes, comme on l'a mentionné précédemment, une trame contient les données de 252 blocs (752 sous-blocs). Les données

d'information vidéo d'une trame particulière sont arrangées séquen-

tiellement sous la forme d'une matrice 21 x 12. Des données de parité

sont également établies en association avec les directions horizonta-

le et verticale respectives des données d'information vidéo qui se trouvent dans la matrice. Plus précisément, on voit sur la figure 11 que les données de parité pour la direction horizontale se trouvent dans la treizième colonne de blocs, tandis que les données de parité

pour la direction verticale se trouvent dans la 22ème ligne en bas.

La 22ème ligne de la 13ème colonne de blocs contient les données de parité horizontale pour les données de parité verticale. Les données de parité pour la direction horizontale sont formées de trois manières par 12 sous-blocs qui sont respectivement prélevés parmi les 12 blocs

qui forment une ligne de la matrice. Dans la première ligne, par exem-

ple, les données de parité SB37 sont formées par l'addition modulo 2: [iStB1i 6) [SB4] (O [SB7] 0.....) [SB34] = [SB37] Dans ce qui précède, [SBi] désigne simplement les données contenues

dans le sous-bloc respectif SBi. Dans ce cas, chaque échantillon appar-

tenant à un sous-bloc respectif parmi les 12 sous-blocs fait l'objet d'un calcul sous une forme en parallèle à 8 bits. De façon similaire, les additions modulo 2: LsB2] @) SB5] {)sB8[]S. [SB35] =4SB38] [SB3] lSB6 {[SB9])..... SB36] =[SB39] permettent de former les données de parité LSB38]et [SB3j On forme de manière similaire les données de parité pour chacune des lignes allant de la seconde à la 22ème,dans la direction horizontale. On obtient une amélioration de la capacité de correction d'erreur par le fait que les données de parité ne sont pas formées simplement par les données des

36 sous-blocs qui figurent dans une ligne de la matrice, mais sont for-

mées par les données de 12 sous-blocs qui se trouvent à des interval-

les de deux sous-blocs dans la ligne considérée de la matrice.

Les données de parité pour la direction verticale sont formées par les données de 21 sous-blocs dans chacune des colonnes de blocs

allant de la première à la douzième. Dans la première colonne, on for-

me les données de parité [SB8203 par l'addition modulo 2:

[SB1] O [SB40J [ SB79]..... [SB781 [SB8203.

Dans ce cas, on calcule chacun des échantillons appartenant à chacun

des 21 sous-blocs sous une forme en parallèle à 8 bits.

Ces données de parité comprennent donc 96 échantillons, de même que les données vidéo de chaque sous-bloc. Dans le cas o on

transmet le signal numérique d'une trame de la configuration ratri-

cielle ci-dessus (22 x 13) sous la forme d'une série de lignes de matrice correspondant successivement à la première, la seconde, la troisième... la vingt-deuxième, du fait que 13 blocs correspondent à la longueur de 12 H, une durée de 12 x 22 = 264 H est nécessaire pour

transmettre le signal numérique d'unme trame.

Incidemment, si le magnétoscope est du type à format C et emploie donc une tête auxiliaire pour enregistrer et reproduire une partie de l'intervalle d'effacement vertical dans une trame, on peut enregistrer avec une tête vidéo une durée seulement égale à 250 H. Conformément à l'invention, une durée de 246 H, laissant une marge de plusieurs H, doit être enregistrée dans chaque piste, c'est-à-dire que l'intervalle de 264 H des données à transmettre fait l'objet d'une compression de base de temps (avec un rapport de compression Rt de 41/44), pour donner un intervalle d'une durée de 246 H. En outre, un signal de préambule et un signal de terminaison, ayant chacun la fréquence de bit de transmission, sont insérés au début et à la fin du signal d'enregistrement d'une trame correspondant à l'intervalle de 264 H. Le circuit de compression de base de temps 7 de la figure 4

comprime les données vidéo avec le rapport de compression 41/44 men-

tionné ci-dessus et il définit un intervalle d'effacement des données

dans lequel le signal de synchronisation de bloc, les signaux d'a-

dresse et d'identification et le code CRC sont insérés pour chaque

sous-bloc de données vidéo comprenant 96 échantillons et, simultané-

ment, il établit des intervalles d'effacement de données dans les-

quels sont insérés les blocs des données de parité. Les données de parité pour les directions horizontale et verticale et le code CRC de chaque sous-bloc sont engendrées par le codeur à protection contre les erreurs, 8. Le signal de synchronisation de bloc et les signaux d'adresse et d'identification sont ajoutés aux données vidéo dans le circuit de traitement d'enregistrement 9. Le signal d'adresse AD représente le numéro mentionné précédemment (i) du sous-bloc. En outre, dans le circuit de traitement d'enregistrement 9 il existe un codeur du type à codage par bloc qui convertit le nombre de bits d'un

échantillon de 8 à 10, et un convertisseur parallèle-série qui con-

vertit sous forme série le code à 10 bits en parallèle. Comme décrit en détail dans la demande de brevet des E.U.A. No 171 489, déposée le 23 juillet 1980, le codage par bloc est tel que 28 codes dont les niveaux continus sont proches de zéro sont sélectionnés parmi 210

codes à 10 bits en faisant en sorte qu'ils présentent une correspon-

dance biunivoque avec les codes à 8 bits d'origine. Grâce à ceci, le niveau continu du signal d'enregistrement prend une valeur aussi proche de zéro que possible, c'est-à-dire que des "0" et "1" alternent autant que possible. On emploie ce codage par bloc pour éviter une dégradation du signal transmis, du côté de la reproduction, grâce à S une transmission pratiquement exempte de composante continue. Il est également possible d'obtenir les mêmes résultats en employant un

système brouilleur qui utilise la séquence dite en M qui est pratique-

ment aléatoire, à la place du codage par bloc. Dans le cas ou chaque échantillon comprend 8 bits, la cadence de bit de transmission par voie est la suivante: 1 44

(3fsc) x8 x x - = 46,097 Mb/s.

2 41 Après conversion du code à 8 bits ci-dessus pour donner le code à 10 bits, la cadence de bit d'enregistrement est la suivante

46,097 x d = 57,62 Mb/s.

Dans l'opération de reproduction du magnétoscope numérique qui correspond à l'invention, les deux voies de signaux reproduits sont obtenues à partir des têtes HA et HB qui explorent respectivement

les pistes correspondantes TA et TB, et elles sont appliquées auxt bor-

nes d'entrée de signaux reproduits 12A et 12B, représentées sur la figure 5. A partir des bornes 12A et 12B, les signaux reproduits sont

appliqués par des amplificateurs de reproduction 13A et 13B à des cir-

cuits de mise en forme respectifs 14A et 14B. Chaque circuit de mise en

forme 14A et 14B comprend un égaliseur de reproduction destiné à aug-

menter la composante de haute fréquence du signal reproduit et il met en forme le signal reproduit pour donner un signal net sous forme d'impulsions. En outre, chaque circuit de mise en forme 14A ou 14B extrait une horloge de bit de reproduction synchronisée sur le signal de préambule et il applique l'horloge de bit de rproduction à un cirî cuit de traitement de reproduction respectif 15A ou 15B, en compagnie des données. Dans chaque circuit de traitement de reproduction. iSA et

B, les données sous forme série sont coiveties sous foUrme paral-

lele, le signal de synchronisation de bloc est extrait, les donn es sont séparées du signal de synchronisation de bloc et des codes ou

signaux ID, AD et CRC et, en outre, le décodage par bloc, ou conver-

sion de 10 bits i. est cc i es dorns rsultantes sont sion de IO bits à 8 bits es-'t- aCcrïxnpii î Lesz d1orLns -résultantes sont

2 46S2 6 6

appliquées à un correcteur de base de temps respectif 16A ou 16B dans

lequel toute erreur de base de temps affectant les données est sup-

primée. Chaque correcteur de base de temps 16A et 16B comporte par exemple quatre mémoires dans lesquelles les données reproduites sont écrites séquentiellement par des impulsions d'horloge synchronisées

avec les données reproduites, puis les données sont lues séquentielle-

ment dans les mémoires, à l'aide d'impulsions d'horloge de référence.

Lorsque l'opération de lecture risque de prendre de l'avance sur l'opé-

ration d'écriture, on lit à nouveau la mémoire dans laquelle les don-

nées viennent d'être lues.

Les données de chaque voie sont appliquées par le correcteur respectif parmi les correcteurs de base de temps 16A et 16B à l'un ou

l'autre des décodeurs à correction d'erreur 18A et 18B, par l'intermé-

diaire d'un répartiteur commun 17. Dans une opération de reproduction ordinaire dans laquelle les têtes tournantes explorent fidèlement les pistes d'enregistrement de la bande magnétique, ou dans une opération de reproduction au ralenti ou à image fixe dans laquelle les têtes tournantes sont commandées en position de façon à suivre fidèlement

les pistes d'enregistrement respectives, les signaux ne sont repro-

duits qu'à partir des pistes TA et TB qui correspondent aux deux têtes tournantes HA et HB et ils sont appliquées respectivement aux bornes d'entrée 12A et 12B. Cependant, pendant la reproduction à grande vitesse, dans laquelle la vitesse de défilement de la bande magnétique atteint plusieurs dizaines de fois sa vitesse ordinaire, chacune des têtes tournantes explore plusieurs pistes d'enregistrement. De ce fait,

les signaux qui sont reproduits à partir des pistes TA et TB sont mélan-

gés ensemble dans les signaux qui sont appliqués sur les bornes d'en-

trée 12A et 12B. Dans un tel cas, le répartiteur 17 identifie les voies

correctes des signaux reproduits, en utilisant les signaux d'identifi-

cation de piste, et il applique les signaux reproduits au décodeur à

correction d'erreur 18A ou 18B pour la voie respective.

Chaque décodeur à correction d'erreur iSA ou 18B comprend des circuits de détection et de correction d'erreur qui utilisent le code CRC, les parités horizontale et verticale, une mémoire de trame, etc.. comme on le décrira ultérieurement en détail. Cependant, pendant la reproduction à grande vitesse, aucune.détection ni correction d'erreur n'est effectuée et la mémoire de trame est utilisée à la place pour convertir sous une forme continue les données reproduites de chaque voie qui sont reçues par intermittence. Les données qui proviennent de chaque décodeur à correction d'erreur 18A ou 1SB sont appliquées à un circuit extenseur de base de temps respectif 19A ou 19B, qui ramène les données à la cadence- de transmission d'origine puis les applique à une interface commune 20. L'interface 20 a pour fonction de ramener les données reproduites des deux voies en une seule voie qui comprend un circuit convertisseur numérique-analogique

21 destiné à convertir les données sous forme analogique. Il peut éga-

lement y avoir au niveau de l'interface 20 une sortie vidéo numérique Dou. Du fait qu'il existe une entrée vidéo numérique et une sortie vidéo numérique dans les parties d'enregistrement et de reproduction des figures 4 et 5, on peut accomplir les opérations de montage et de doublage avec des signaux numériques, c'est-à-dire sans conversion

analogique-numérique et/ou numérique-analogique.

Le signal de sortie du circuit convertisseur numérique-

analogique 21 est appliqué à un circuit de traitement de sortie 22, qui applique lui-même sur une borne de sortie 23 un signal vidéo en couleur reproduit. Un signal de référence externe est appliqué par une

borne 24 à un générateur d'horloge maître 25 à partir duquel des im-

pulsions d'horloge et un signal de synchronisation de référence sont appliqués à un générateur de signaux de co-mmande 26. Le générateur

de signaux de commande 26 fournit des signaux de commande synchroni-

sés sur le signal de référence externe, comme diverses impulsions de rythme, des signaux d'identification de ligne, d'image et de trame et

des impulsions d'horloge d'échantillonnage. Dans la partie de repro-

duction, le traitement des signaux qui sont appliqués aux entrées des correcteurs de base de temps 16A et 16B à partir des bornes d'entrée 12A et 12B est synchronisé par l'impulsion d'horloge qui est extraite des données reproduites, tandis que le traitement des signaux qui sont appliqués à la borne de sortie 23 à partir des sorties des correcteurs de base de temps 16A et 16B est synchronisé par l'impulsion d'horloge

qui provient du gné-rateur d'horloge maître 25.

Avant de décrire de façon plus détaillée les décodeurs à colrrection d'erreur 18A et 18B qui correspondent à l'invention, on va décrire en relation avec les figures 12A-12D l'opération de codage

qu'accomplissent les codeurs à protection contre les erreurs 8A et SB.

On voit sur la figure 12A une impulsion de rythme WDST qui-indique le début d'une section de données dans une trame et on voit sur la figure 12B une série de données à 8 bits en parallèle IDqi qui provient du

circuit de compression de base de temps 7A ou 7B. Les données effecti-

ves d'une trame sont contenues dans un total de 756 *(=12x21x3) sous-

blocs, et on voit que la série de données DWi comporte un créneau dans lequel on peut insérer le code CRC qui suit chaque sous-bloc et un créneau dans lequel on peut insérer les données de parité horizontale, tous les 36 sous-blocs. La durée que couvre une ligne horizontale de

la matrice de 39 blocs, comprenant 36 sous-blocs et les créneaux desti-

nés à l'insertion des données de parité horizontale correspondantes, est de 12RtiH ou (12x41 x H). La figure 12C montre les impulsions de X4-4 rythme HPT,VPT et CRCT qui prennent des niveaux hauts "1" dans les créneaux dans lesquels doivent être respectivement insérés la parité

horizontale, la parité verticale et le code CRC.

La série de données DWi est appliquée à un circuit généra-

teur de parité verticale classique (non représenté) et 36 données de parité verticale CSB820] à[SB855] engendrées par ce circuit sont

ajoutées, au moment de l'impulsion de rythme VPT, à la série de don-

nées DMi retardée. La série de données DIVi comprenant les données de parité verticale est ensuite appliquée à un circuit générateur de

parité horizontaleclassique (non représenté), dans lequel trois don-

nées de parité horizontale pour la série de données d'une ligne hori-

zontale de la matrice sont engendrées et ajoutées, au moment de l'im-

pulsion de rythme HPM, à la série de données DMi. Le code CRC est ensuite ajouté à la série de données DWVi au moment qui est défini par l'impulsion de rythme CRCF pour former une série de données DlPWo,comme le montre la figure 12D. Comme on l'a indiqué précédemment, au début de chaque sous-bloc de la série de données DMi provenant du circuit

de compression de base de temps ou de la série de données DMo prove-

nant du codeur à protection contre les erreurs 8, il existe un créneau dans lequel sont ajoutés le signal de synchronisation de bloc et les signaux d'adresse et d'identification. De cette manière, un intervalle de données de 246H est défini dans chaque intervalle de trame de 262H (ou 263H) et après un intervalle d'absence de données de 16H, les données de la trame suivante commencent. Lorsque la série de données DWo et les signaux de synchrenisation de bloc, d'identification et

d'adresse qui l'accompagnent sont enregistrés puis reproduits, la con-

S figuration de la série de données résultantes DRi (figure 14B) qui

est reproduite à partir de la bande magnétique et est appliquée au dé-

codeur à correction d'erreur 18A ou 18B est identique à celle de la

série de données DMo qui est représentée sur la figure 12D.

En considérant maintenant la figure 13, on voit que chaque décodeur à correction d'erreur 18A et 18B correspondant à l'invention comprend de façon générale une partie horizontale 27 qui effectue une

détection et une correction d'erreur au moyen du code CPRC et des don-

nées de parité horizontale, et une partie verticale 28 qui effectue une détection et une correction d'erreur au moyen du code CRC et des

données de parité verticale.

La série de données à 8 bits en parallèle DRi (figure 14B)qui est reproduite à partir de la bande magnétique par la tête "A ou HB et qui est transmise par le circuit de mise en forme de signal 14A ou

14B,le circuit de traitement de reproduction 15SA ou 15B et le cor-

recteur de base de temps 16A ou 16B, est appliquée tout d'abord à la partie horizontale 27. Une impulsion de rythme RDST (figure 14A)

définit le premier instant caractéristique des données d'mune trame.

La série de données DRi (figure 14B) comprend dans une trame l'inter-

valle allant d'un premier intervalle de ligne horizontale TH de la matrice (figure 11) à un vingt-deuxième intervalle de ligne horizontale TH21. On voit que la partie horizontale 27 comporte un contrôleur de

code CRC, 29, qui accomplit une détection d'erreur pour chaque sous-

bloc et donne un signal d'erreur ERR qui n'est commuté au niveau haut "1" que lorsqu'une erreur est détectée dans la série de données, et qui est dans le cas contraire au niveau "O". Tous les bits de chaque sous-bloc sont contrôlés pour y détecter une erreur et lorsqu'un bit est erroné, même s'il est unique, le signal EFR est maintenu à "1" pendant l'intervalle du sous-bloc qui suit celui qui contient l'erreur

(figure 14C). Le signal d'erreur ERR est appliqu à un- circuit de juge-

ment horizontal 30. Le circuit de jugement horizoe_&al 30 retarde le signal d'erreur ERR pendant un inte-rall.e qui correspond à 38 blocs, pour former un indicateur d'erreur ERFLG (figure 14D) et, comme on le décrira ultérieurement, il produit pour chaque sous-bloc un signal de jugement CRCTH (figure 14E) qui indique si l'erreur est corrigible ou non. Ce signal CRCTH est à "1" lorsque l'erreur est corrigible et à "0" lorsque l'erreur ntest pas corrigible. La série de données DRi est en outre appliquée à un contrôleur de parité horizontale 31 qui engendre à partir d'elle une séquence de

syndrome horizontal SDH (figure 14F). Le--syndrome horizontal est cal-

culé dans un intervalle d'une ligne horizontale de la matrice (12RtH) et il est conservé de façon à pouvoir être utilisé pour une correction d'erreur dans l'intervalle de la ligne horizontale suivante de la matrice. Pour effectuer ceci, le contrôleur de parité horizontale 31 comprend deux parties qui accomplissent alternativement le calcul du

syndrome horizontal et le maintien du syndrome horizontal calculé.

Sur la figure 14F, les syndromes horizontaux pour les données de l'in-

tervalle de lignes horizontales TH0-TH21 sont respectivement indiqués par SDHO-SID21. Chaque syndrome horizontal SDHi présente à nouveau le

même contenu tous les trois sous-blocs.

La série de données DRi est également appliquée à une mémoire tampon 32 dans laquelle elle est retardée d'un intervalle de ligne

horizontale de la matrice, puis est appliquée à un circuit de cor-

rection d'erreur 33. Le circuit de correction d'erreur 33 utilise le syndrome horizontal SDHi pour corriger chaque sous-bloc pour lequel la présence d'une erreur est indiquée (par l'état "1" du signal ERFLG respectif), à condition que cette erreur soit en outre corrigible (ce qui est indiqué par l'état "1" du signal CRCTH respectif). L'indicateur d'erreur ERFLG pour le sous-bloc ainsi corrigé est mis à "0", ce qui donne un signal de bloc d'erreur ERBLK qui est représenté sur la figure 14G. Les données des sous-blocs pour lesquels le signal de bloc d'erreur ERBLK est à "1", par exemple ISB21,[SB75], tSB780 J. iSB81; et[SB858J, sont ainsi signaleesde façon à indiquer qu'elles contiennent des erreurs qui n'ont pas été corrigées par la parité verticale. La séquence de données provenant du circuit de correction d'erreur 33 de la partie horizontale 27 est appliquée à une mémoire de trame 34, une sous-mémoire 3S et un contrôleur de parité verticale 36 qui appartiennent à la partie verticale 28. En outre, le signal de bloc d'erreur ERBLK qui provient de la partie horizontale.27 est appliqué à un circuit de jugement vertical 37, un circuit de commande

de mémoire de trame 38 et un circuit de commande de sous-mémoire 39.

Du fait que dans ce cas 66 sous-blocs qui sont constitués par les

données de parité horizontale ne sont pas utilisés après la correc-

tion d'erreur dans la direction horizontale ou direction des lignes de la matrice, ces sous-blocs ne sont pas enregistrés dans la mémoire de trame 34. Les 36 sous-blocs qui sont constitués par les données de parité verticale ne sont pas non plus enregistrés dans la mémoire 34. De ce fait, il suffit que la mémoire de trame 34 ait une capacité suffisante pour 756 sous-blocs et les données MIC sont écrites dans la mémoire de trame 34 les unes après les autres, conformément aux

signaux d'adresse des sous-blocs respectifs.

Lorsque les données MIC sont écrites dans la mémoire de trame 34, le sousbloc de tête de chaque image est décalé de trois adresses

de sous-bloc, ce qui correspond à une ligne, et, comme il a été indi-

qué précédemment, chaque sous-blce est écrit à la même adresse que le sous-bloc de la trame précédente situé une ligne au-dessous de la précédente dans la représentation visuelle de l'image complète. Le circuit de commnande de mémoire 38 bloque l'écriture dans la mémoire

de trame 34 de chaque sous-bloc qui n'a pas été corrigé dans la par-

tie horizontale 27, c'est-à-dire chaque sous-bloc pour lequel le signal de bloc d'erreur EPBLK est à "1". Si chaque sous-bloc dont l'écriture dans la mémoire de traime 34 est ainsi bloquée est écrit dans la sous- mémoire 35 sous l'effet de l'état "1" du signal ERBLK respectif qui est contrôlé par le circuit de commande sous-mamoire

39, il est possible que, dans le cas o de nombreuses erreurs appa-

raissent, la sous-mémoire 35 se trouve en dépassement de capacité ou, si la sous-mémoire 35 est concçue de façon à ne pas présenter de

dépassement de capacité, sa capacité doit être très élevée.

De ce fait, le circuit de jugement vertical 37 produit un signal de détection CRCrBL et il l'applique au circuit de commande

de sous-memoire 39. Le circuit de jugement vertical 37 produit égale-

ment, pour chaque sous-bloc, un signal de jugement CRCTV (figure 14!) qui est à "1" lorsque l'erreur est corrigible et à "0" lorsque l'erreur n'est pas corrigible par la parité verticale, comme on le

décrira ultérieurement. Dans le mode de réalisation considéré, le cir-

cuit de jugement vertical 37 est conçu de façon que pendant que les données d'une trame de rang i sont appliquées à la partie verticale 38 à partir de la partie horizontale 27, il apparaisse le signal de jugement CRCTVi_1 pour la trame de rang (i-1) qui précède la trame de rang i. Simultanément, on détecte si le sous-bloc de la trame de rang i dont le signal de bloc d'erreur ERBLK est à "1" peut être corrigé ou non par la parité verticale. En d'autres termes, lorsque deux ou davantage des vingtdeux sous-blocs des 36 colonnes de la

figure 8 sont des sous-blocs pour lesquels les signaux de bloc d'er- reur ERBLK sont à "1", aucune correction d'erreur n'est possible, et

le signal de détection CRCTBL est donc changé pour passer de "1" à "0".

De ce fait, seuls les sous-blocs erronés dont les signaux ERBLK et CRCTBL sont tous deux à "1" sont enregistrés dans la sous-mémoire 35. Simultanément, l'adresse de chacun des sous-blocs écrits dans la sousmémoire 35 est enregistrée sous forme d'un indicateur d'erreur vertical SFLG, comme on le décrira ultérieurement. Pour faire en sorte

que pendant l'écriture de la trame de rang i, le sous-bloc et l'indi-

cateur d'erreur SFLG enregistré de la manière décrite ci-dessus puissent être lus pour corriger l'erreur dans la trame de rang (i-1) au moyen du circuit de correction d'erreur 40, chacun des éléments

constitués par la sous-mémoire 35 et le circuit de commande de sous-

mémoire 39 comporte deux parties destinées respectivement à écrire et

à lire pendant un certain intervalle de trame.

Du fait qu'un sous-bloc dans chaque voie comprend 96 échantil-

lons sous une configuration parallèle à 8 bits, comme il a été indiqué précédemment, le nombre total de bits des données MIC d'une trame est de 580608 (= 8x96x756). En utilisant comme paramètre le taux d'erreur (probabilité d'erreur de bit) du système enregistrement/ reproduction du magnétoscope numérique, et en supposant que les erreurs ne se concentrent pas sur le même bloc mais s'éparpillent en donnant un bit erroné dans chaque sous-bloc, le nombre de sous-blocs erronés par voie dans une trame est le suivant: Taux d'erreur Nombre de sous-blocs erronés 1o-2 5806,1

3 580,6

-4 58,1

10-5 5,8

-6 0,6

Si on suppose que le taux d'erreur du système d'enregistrement/ reproduction réel est d'environ 10-5, une capacité correspondant à six sous-blocs pour la sous-mémoire 35 sera suffisante dans presque tous les cas. Du fait que l'écriture dans la sous-mémoire 35 est commandée

en fonction du signal de détection CRCTBL, comme on l'a indiqué pré-

cédemment, lorsque deux sous-blocs,ou davantage, sont erronés dans une colonne verticale quelconque, seul le premier sous-bloc erroné est écrit dans la sous-mémoire 35, si bien qu'on peut éviter dans

presque tous les cas un dépassement de capacité de la sous-mémoire 35.

Les données de la trame précédente sont lues dans la mémoire de trame 34 ou la sous-mémoire 35 et sont appliquées au circuit de correction d'erreur 40. Pour chaque sous-bloc pour lequel l'indicateur d'erreur vertical SFLG est enregistré, les données provenant de la sous-mémoire ont priorité sur les données provenant de la mémoire de trame 34, pour être appliquées au circuit de correction 40. Pour tous les autres

sous-blocs, les données provenant de la mémoire de trame 34 sont ap-

pliquées au circuit 40. Les erreurs corrigibles qui demeurent dans les données appliquées à la partie verticale 28 sont corrigées par les données provenant de la sous-mémoire 35 et par la séquence de syndrome

vertical SDV (figure 14H).

On va maintenant décrire de façon plus détaillée chaque partie

du décodeur à correction d'erreur 18A ou 18B décrit brièvement ci-

dessus, en commençant par considérer la figure 15 qui concerne le cir-

cuit de jugement horizontal 30 qui reçoit le signal d'erreur ERR pro-

venant du contrôleur de code CRC, 29J pour produire l'indicateur

d'erreur ERFLG et le signal dc jugement CR.CTiH.

3S La figure 15 montre lus particulièrement la structure de l'une des deux parties du circuit 30 qui fonictionnent alternativement

au cours de chaque intervalle de ligne horizontale de la matrice.

Comme il est représenté, le signal d'erreur ERR est retardé par un registre à décalage 41 d'une durée qui correspond à 38 blocs, de

façon à produire l'indicateur d'erreur ERFLG.

La décision concernant la possibilité ou l'impossibilité d'ef- fectuer la correction d'erreur par la parité horizontale est prise de la manière suivante: du fait qu'une ligne horizontale de la matrice

forme trois codes de bloc de correction d'erreur, chacun d'eux compre-

nant 12 sous-blocs de données, tous les trois blocs, et un sous-bloc de parité horizontale, une ligne horizontale de la matrice est traitée

comme trois lignes de matrice équivalentes indépendantes pour détec-

ter combien de sous-blocs sont erronés dans chacune des trois lignes de la matrice. Lorsque deux sous-blocs, ou davantage, sont erronés, on juge que la correction d'erreur est impossible. Une bascule de type D, 42, un compteur 43 et un décodeur 44 élaborent à partir des impulsions de rythme HBLKS (figure 16B) de l'intervalle de sous-bloc

synchronisées avec la série de données DRi, des impulsions d'aiguil-

lage Y2, Y1 et Y0 (figure 16) qui correspondent aux sous-blocs res-

pectifs dans un bloc. Plus précisément, une impulsion de rythme RDST (figure 16A) indique le début de l'intervalle de données de la série de données DRi de chaque trame et, dans la durée pendant laquelle l'impulsion de rythme RDST est à "1"ii, la bascule de type D, 42, est restaurée et les impulsions de rythme HBLKS (figure 16B) synchronisées

par la bascule de type D, 42, avec la série de domnées RDi sont ap-

pliquées au compteur 43 sous la forme d'impulsions de chargement. Le compteur 43 compte ensuite les impulsions de rythme HBLKS et le signal de sortie du compteur 43 est décodé par le décodeur 44 pour produire les impulsions d'aiguillage à trois phases Y2, Yi et YO, représentées sur la figure 16C. L'impulsion d'aiguillage Y2 passe à "0" pendant un intervalle qui correspond au premier sous-bloc de chaque bloc; l'impulsion d'aiguillage Y1 passe à "0"I pendant un intervalle qui correspond au sousbloc suivant; et l'impulsion d'aiguillage Y0 passe à 110"1 pendant un intervalle qui correspond au troisième sous-bloc de

chaque bloc.

La série de données DRi qui est représentée sur la figure 16D

indique les parties de début des premier, second et troisième inter-

valles de ligne horizontale de la matrice, THO, TH1 et TH, d'une certaine trame. On obtient une impulsion HPCEN en inversant une impulsion de rythme fIPCEN représentée sur la figure 16F, qui passe "O" à la fin d'une ligne horizontale de la matrice pour ces données, et on obtient une impulsion de rythme HIPLKG (figure 16E) en retardant l'impulsion de rythme HBLKS au moyen d'un registre à décalage 45 (en

utilisant une impulsion d'horloge d'échantillon RCK en tant qu'im-

pulsion de décalage) et en inversant le signal de sortie au moyen d'un inverseur 46. Les impulsions HPCEN et HBLKG sont appliquées à une porte ET 47 et le signal de sortie de la porte ET 47 est inversé par un inverseur 48. Des bascules de type D, 49a, 49b, 50a, 50b,51a et 51b sont restaurées pendant chaque intervalle de ligne horizontale

de la matrice par le signal de sortie inversé de la porte 47. Des bas-

cules 52,53 et 54 sont branchées aux sorties des paires de bascules 49a et 49b, 50a et 50b, et 51a et 51b, et le signal de sortie de la porte ET 47 est utilisé coimme impulsion d'horloge pour les bascules 52,53 et 54. A la fin de chaque intervalle de ligne horizontale de la matrice, les signaux de sortie des bascules 49b, 50b et 51b sont transférés vers les bascules 52,53 et 54 et, immédiatement après,

les bascules 49a, 49b, 50a, 50b, 51a et 51b sont restaurées.

La figure 16G montre un signal RR qui est obtenu en inversant le signal d'erreur ERR qui provient du contrôleur de code CRC 29 au moyen d'un inverseur 55. Le signal d'erreur ER- est appliqué à des

portes NON-OU 56,57 et 58, avec une sélection accomplie par les im-

pulsions d'aiguillage Y2, Y1 et Y0. Les impulsions de sortie EC1 (figure 16H) qui proviennent de la porte NON-OU 56 sont utilisées

comme impulsions d'horloge pour les bascules 49a et 49b. Les- irpul-

sions de sortie EC2 qui proviennent de la porte NON-OU 57 sont utili-

sées comme impulsions d'horloge pour les bascules 50a et SOb; et les impulsions de sortie EC3 qui proviennent de la porte INON-OU 58 sont

utilisées comne impulsions d'horloge pour les bascules 51a et 51b.

Un niveau "1" (-Vcc) est toujours appliqué à l'entrée de chacune des bascules 49a,50a et 51A. Comme le montre la figure 16G, dans le

cas des sous-blocs ESB1],[S4] SB1d] SB42] et SB7] qui con-

tiennent des erreurs, le signal d'erreur ERR est séparé par les impulsions d'aiguillage Y2, Y1 et Y0 en impulsions d'erreur EC1,

EC2 et EC3 (figure 16H), dans les trois lignes horizontales équiva-

lentes de la matrice. Dans l'intervalle de la ligne horizontale de la matrice THo, deux impulsions d'erreur EC1 sont obtenues uniquement à partir de la porte NON-OU 56, de façon qu'à la fin de l'intervalle S THO, le signal de sortie de la bascule 49b passe à "1" tandis que les signaux de sortie des autres bascules 50b et 51b sont à "O", et ces signaux de sortie sont enregistrés dans les bascules 52,53 et 54 de l'étage suivant. Ainsi, les signaux qui sont respectivement conservés dans les bascules 52, 53 et 54 sont indiqués sur la figure 16I par CRCTI11, CRCTH2 et CRCTH3. Dans l'intervalle horizontal suivant TH1,

seul le signal CRCTH1 passe à "1". Les signaux de sortie des bascu-

les 52,53 et 54 sont respectivement appliqués à des portes NON-OU 59, et 61, en compagnie des impulsions d'aiguillage Y2, Y1 et YO (figure 16C), et les signaux de sortie des portes NON-OU 59,60 et 61 sont appliqués à une porte OU 62 pour obtenir à partir de celle-ci un signal de jugement CRCTH (figure 16J). En procédant de la manière ci-dessus, le signal de jugement CRCTH passe à "1" ou "O0" selon que le sous-bloc erroné est respectivement corrigible ou non par la parité horizontale.

En considérant maintenant la figure 17, on voit que le contrô-

leur de parité horizontale 31 qui est représenté sur cette figure comporte deux parties qui alternent, à chaque intervalle de ligne horizontale de la matrice, pour effectuer respectivement une opération de calcul de syndrome horizontal et une opération de maintien de

syndrome horizontal. Les deux parties du contrôleur 31 comprennent res-

pectivement des additionneurs 64A et 64B qui peuvent être formés par des portes OU-EXCLUSIF, et chacun d'eux additionne la série DRi,sous forme parallèle à 8 bits, et une série de données renvoyée DRi' se

présentant sous une forme parallèle à 8 bits, conformément à l'algo-

rithme d'addition modulo 2. Les mémoires vives 65A et 65B, à entrées

à 8 bits en parallèle, reçoivent respectivement comme données d'en-

trée les données de sortie des additionneurs 64A et 64B, tandis que

les circuits de bascule 66A et 66B reçoivent respectivement les don-

nées de sortie des mémoires vives 65A et 65B. Les contenus des cir-

cuits de bascules66A et 66B sont alternativement sélectionnés ou lus par un multiplexeur 67, à chaque intervalle de ligne horizontale de

la matrice, pour former la séquence de syndrome horizontal SDH.

Chaque mémoire vive 65A et 65B a une capacité qui lui permet d'enregistrer les données (288 échantillons) de trois sous-blocs et

leurs adresses changent séquentiellement de O à 287 sous l'effet d'im-

pulsions d'horloge RCK (figure 18A) correspondant à la période d'échantillonnage. Les mémoires vives 65A et 65B sont remises à zéro par une impulsion de remise à zéro PSACL (figure 18B) qui passe à "0" tous les trois sous-blocs de la série de données DRi. Comme on l'a indiqué précédemment, un sous-bloc de la série de données DRi comprend les données de 96 éclhantillons, les signaux de synchronisation de bloc,les signaux d'adresse et les signaux d'identification de cinq échantillons précédant les données et les codes CRC des quatre échantillons suivant

les données. Dans l'intervalle d'effacement des données entre les sous-

blocs, les impulsions d'horloge d'échantillon RCK cessent d'être appliquées au compteur d'adresse pour éviter d'incrémenter l'adresse

et les contenus des mémoires vives 65A et 65B sont lus de façon répé-

tée. La figure 18C montre les variations des adresses ADR des mémoires vives 65A et 65B. Dans le premier intervalle de ligne horizontale

de la matrice THO0 d'une certaine trame, le signal de commande de lec-

ture WE (figure 18D) qui est appliqué à la mémoire vive 65A fait fonctionner cette dernière dans le mode représenté sur la figure 18E

sur laquelle les parties hachurées W représentent les cycles d'écri-

ture et les parties R représentent les cycles de lecture. Dans l'inter-

valle de ligne horizontale de la matrice THo, le signal de commande WE (figure 18F) qui est appliqué à la mémoire vive 65B est à l'état "1", si bien qu'aucune donnée n'est écrite dans la mémoire vive 65B.Pendant cet intervalle TH, le multiplexeur 67 sélectionne le signal de sortie

du circuit de bascule 66B, mais du fait qu'il s'agit du premier inter-

* valle de ligne horizontale de la matrice, aucun syndrome effectif n'est

disponible en sortie du circuit de bascules 66B. De plus, les impul-

sions d'horloge d'échantillon!C- sont appliquées sous la forme d'im-

pulsions de chargement aux circuits de bascules 66A et 66B et. les données qui sont lues dans les mémoires vives 65A et 65B sont chargées séquentiellement dans les circuits de bascules 66A et 66B sous l'effet des impulsions de chargement -:7o Cepcndant, les circuits de bascules 66A et 66B reçoivent respectivement des impulsions de rythme HPCEMA et HPCENB (figures 16M et 16N) qui font fonction d'impulsions de remise à zéro pour ces circuits. Ces impulsions de rythme HPCENA et HPCENB

passent à "0" en alternance mutuelle dans l'intervalle des trois pre-

miers sous-blocs d'intervalles successifs de ligne horizontale de la matrice THi de la trame. Lorsque l'une ou l'autre des impulsions de rythme HPCENA et HPCENB est à "0", le circuit de bascules respectif 66A ou 66B est maintenu dans son état de remise à zéro et le signal de sortie à 8 bits DRi' de ce circuit est à "0" pour tous les bits. De ce fait, les trois premiers sous-blocs de chaque intervalle d'une ligne horizontale de la matrice sont écrits dans les mémoires 65A et

B sans aucun changement, bien qu'ils soient transmis par les addi-

tionneurs 64A et 64B.

Dans le mode de réalisation qui est décrit ici, les données de 288 échantillons contenus dans les trois premiers sous-blocs SB1, SB2 et SB3 dans l'intervalle de ligne horizontale de la matrice THO sont écrits, sans changement, aux adresses 0 à 287 de la mémoire vive 6SA. Dans l'intervalle d'effacement des données qui se trouve entre les sous-blocs SB3 et SB4, l'adresse 0 demeure inchangée et aucune opération d'écriture n'a donc lieu. De plus, dans l'intervalle dans lequel les trois sous- blocs suivants SB4, SB5 et SB6 de la série de données DRi sont fournis séquentiellement, l'adresse de la mémoire

vive 65A change de façon similaire de 0 à 287, dans un ordre séquen-

tiel. Comme il ressort de façon évidente du mode qui est représenté sur la figure 18E, le cycle de lecture pour chaque adresse précède le cycle d'écriture et les données à 8 bits en parallèle d'un échantillon lum avant l'opération d'écriture sont chargées dans le circuit de bascules 66A et sont renvoyées à l'additionneur 64A sous la forme de données d'entrée DRi'. Par exemple, on a enregistré aux adresses 0 à de la mémoire vive 65A les données de 96 échantillons du sous-bloc SB1, et dans l'intervalle dans lequel les données d'un échantillon

sont lues à partir de chacune des adresses 0 à 95, un échantillon res-

pectif du sous-bloc SB4 est fourni pour la série de données d'entrée -DRi. En d'autres termes, dans l'additionneur 64A, les échantillons correspondants des sous-blocs SB1 et SB4 sont additionnés ensemble sous une forme à 8 bits en parallèle et les résultats de ces additions

sont réécrits aux adresses 0 à 95 de la mémoire vive 65A.

Lorsque les sous-blocs SB1 à SB39 qui forment une ligne hori-

zontale de la matrice ont été complètement fournis en répétant l'opé-

ration ci-dessus, la mémoire vive 65A enregistre un syndrome SDHO

concernant la première ligne horizontale de la matrice. Plus précisé-

ment, les résultats des additions des échantillons correspondants des sous-blocs SB1, SB4, SB7,... SB34 et SB37 sont enregistrés aux adresses O à 95 de la mémoire vive 65A; les résultats des additions des échantillons correspondants des sous-blocs SB2 SB5, SB8,...SB35 et SB38 sont enregistrés aux adresses 96 à 191 de la mémoire vive 65A; et les résultats des additions des échantillons correspondants des sous-blocs SB3, SB6, SB9,... SB36 et SB39 sont enregistrés aux adresses 192 à 287 de la mémoire vive 65. Si les échantillons du syndrome SDHO sont tous à "O", ceci indique que les données dans la

première ligne horizontale de la matrice ne sont pas erronées; inver-

sement, il suffit qu'un seul des 8 bits formant le syndrome soit à "1" pour indiquer que les données contiennent une erreur. Lorsqu'un seul des treize des sous-blocs constituant chacun des trois codes de bloc de correction d'erreur est erroné, on peut corriger l'erreur par l'addition modulo 2 du sous-bloc erroné et de la partie du syndrome

SDHo qui correspond au sous-bloc erroné.

Dans l'intervalle de ligne horizontale de la matrice suivant THV, du fait que le signal de commande d'écriture E (figure 18D) pour la mémoire vive 65A est à "1", seule l'opération de lecture de la mémoire vive 65A est effectuée de façon répétée, comme le montre la figure 18E. Simultanément le mrultiplexeur 67 sélectionne le signal de sortie du circuit de bascules 66A, du fait de l'état "O" du signal de sélection SFISL (figure 16L) pour le multiplexeur 67. Le syndrome SDH0 qui est ainsi lu dans la mémoire vive 65A est rendu synchrone par l'horloge d'échantillon RC-K qui est appliquée au circuit de bascules 66A, et il est obtenu en sortie au moyen du multiplexeur 67, comme le montre la figure 18Ho On fait à nouveau varier l'adresse ADR de O à 286,comme le montre la figure 18C, et on la synchronise avec la série de données DRi retardée d'un intervalle de ligne horizontale

de la matrice par la mémoire tanpon 32.

Dans l'intervalle de ligne horizontale de la matrice TH1, le signal de commande d'écriture W- (figure 18F) qui est appliqué à la

mémoire vive 65B provoque une alternance répétée des cycles de lec-

ture et d'écriture de la mémoire vive 65B. De ce fait, on calcule le syndrome SDH1 pour la seconde ligne horizontale de la matrice qui est formée par les sous-blocs SB40 à SB78. Lorsque le signal de sélection SHSL est à "1" dans l'intervalle de ligne horizontale de la matrice suivant TH2 (figure 16L), le syndrome SDH]1 est lu dans la mémoire

vive 65B par l'intermédiaire du circuit de bascules 66B et du multi-

plexeur 67. En répétant ces opérations, on obtient tous les syndro-

mes respectifs SDII0 à SDH21 pour 22 lignes horizontales de la matrice

appartenant à une trame.

La mémoire tampon 32 a pour but de conserver la série de don-

nées d'entrée DRi dans son état d'attente pendant que le contrôleur de code CRC 29 détecte un bloc erroné et pendant que le contrôleur de parité horizontale 31 forme la séquence de syndrome horizontal

SDI, de la manière décrite ci-dessus.

Du fait que le temps de cycle des mémoires vives du contrôleur 31 est plus long que le temps de transmission de la série de données d'entrée DRi, on effectue un traitement en parallèle portant sur 4 échantillons (32 bits). Les données (96 échantillons) dans chaque

sous-bloc et les signaux d'adresse et d'identification (deux échan-

tillons) qui précèdent les données sont retardés par la mémoire tampon 32. Du fait que le nombre total d'échantillons est dans ce cas de 98, ce qui n'est pas un multiple de quatre échantillons, on les traite comme 100 échantillons comprenant deux échantillons fictifs dans la partie du code CRC. Plus précisément, comme le montre la figure 19, les deux premiers échantillons de la série de données d'entrée DRi sont chargés dans un circuit de bascules 68A, du côté -d'entrée de la mémoire tampon 32. Les deux échantillons suivants sont ensuite chargés dans un autre circuit de bascules 68B, grâce à quoi la série de données d'entrée DRi est convertie sous une forme à 4 échantillons en parallèle. Les deux échantillons qui sont chargés dans le circuit de bascules 68A sont écrits dans une mémoire vive 69A et les deux échantillons qui sont chargés dans le circuit de bascules 68B sont écrits dans une mémoire vive 69B. Si on suppose qu' un sous-bloc contient 100 échantillons, une ligne horizontale de la matrice contient 3900 échantillons. On choisit la capacité totale

des mémoires vives 69A et 69B de façon que ces mémoires vives puis-

sent enregistrer les données d'au moins une ligne horizontale de la matrice. Chaque mémoire vive 69A et 69B reçoit les données sous une forme à 2 échantillons en parallèle et on fait varier séquentiellement

S l'adresse de chacune de ces mémoires vives de 0 à 974, à chaque inter-

valle de 4 échantillons. Lorsque les premier et second échantillons d'un certain sous-bloc sont chargés dans le circuit de bascules 68A, deux échantillons de la ligne horizontale précédente de la matrice sont lus à l'adresse 0 de la mémoire vive 69A et ils sont chargés dans un circuit de bascules 70A, du côté de la sortie, et lorsque les troisième et quatrième échantillons sont chargés dans le circuit de bascules 68B, les premier et second échantillons sont écrits à

l'adresse O de la mémoire vive 69A. L'autre mémoire vive 69B est con-

çue de façon à accomplir une opération de lecture pendant le cycle d'écriture de la mémoire vive 69A et une opération d'écriture de la mémoire vive 69B a lieu pendant le cycle de lecture de la mémoire vive 69A. En d'autres termes, la mémoire vive 69B effectue les mêmes

opérations que la mémoire vive 69A, mais avec un retard de deux échan-

tillons de la série de données d'entrée DRi.

Les quatre échantillons qui sont lus alternativement dans les mémoires vives 69A et 69B et sont chargés dans les circuits de bascules

correspondants 70A et 70B, sont prélevés un par un dans l'ordre sé-

quentiel et ils sont appliqués sur une entrée d'un additionneur modulo 2, 71, qui constitue le circuit de correction d'erreur 33. L'autre

entrée de l'additionneur 71 reçoit la séquence horizontale SDH qu'en-

gendre le contrôleur de parité horizontale 31. Dans le mode de réalisa-

tion qui est représenté, la séquence de syndrome SDH est appliquée à l'additionneur 71 au moyen d'un circuit de retard 72, se présentant par exemple sous la forme d'un registre à décalage, et d'un circuit de porte 73, pour assurer la synchronisation de phase entre la séquence de syndrome et la série de données. Le circuit de retard 72 reçoit également une impulsion de rythme HDLKE en tant qu'impulsion

de restauration. L'impulsion de rytlhne HBLKE est similaire à l'impul-

sion de rythme IBLKS (figure 16B) et elle bloque les donpnées non effectives du syndrome qui appaaissent dans l'intervalle d'effacement des données entre les sous-blocs, Fn d'autres tewnes, pendant la

2468266'

période d'effacement des données, le syndrome est converti de façon

que tous ses bits puissent devenir des "0", ce qui évite toute modi-

fication des signaux d'identification et d'adresse qui figurent dans la série de données provenant de la mémoire tampon, lorsque cette séquence est appliquée à l'additionneur 71. Le circuit de porte 73 a pour fonction de ne fournir que le syndrome correspondant à un sous-bloc qui contient une erreur corrigible. Le circuit de porte 73 est commandé sur la base du signal de jugement CRCTIH qui est formé par le circuit de jugement horizontal 30, et de l'indicateur d'erreur ERFLG. Les quatre combinaisons des valeurs "V" et "0" des signaux CRCTH et ERFLG ont les significations suivantes: (1) CRCTH = "0", ERFLG = '"": le sous-bloc est contenu dans une ligne horizontale de la matrice qui n'est pas corrigible,mais le sousbloc lui-même ne contient pas d'erreur. Le circuit de porte

73 est donc fermé.

(2) CRCTH = "0", ERFLG = "1": le sous-bloc est contenu dans une ligne horizontale de la matrice qui ne peut pas être corrigé

et il est erroné lui-même. Le circuit de porte 73 est donc fermé.

(3) CRCTH = "1", ERFLG = "0": le sous-bloc est contenu dans une ligne horizontale de la matrice qui peut être corrigée,mais

il n'est pas erroné. Le circuit de porte 73 est donc fermé.

(4) CRCTH = "1", ERFLG = "1": le sous-bloc est contenu dans une ligne horizontale de la matrice qui peut être corrigée, et il contient une erreur. Ce n'est que dans ce cas que le circuit de porte 73 est ouvert et que l'erreur est corrigée par l'additionneur

modulo 2, 71.

Le signal de sortie du circuit de porte 73 est à "0" pour tous les bits lorsque ce circuit est fermé, et tant que le circuit de porte 73 est dans son état fermé, les données qui sont appliquées

à l'additionneur 71 ne changent pas.

Pour parvenir à ce qui est indiqué ci-dessus le signal de jugement CRCTH et l'indicateur d'erreur ERFLG sont appliqués à une porte ET 74, et lorsque le signal de sortie de cette dernière passe à "1", le circuit de porte 73 est ouvert. En outre, un signal de jugement CRCTH qui est obtenu en inversant le signal CRCTHI au moyen d'un inverseur 75, et l'indicateur d'erreur ERFLG sont appliqués à une porte ET 76 afin d'obtenir en sortie de cette porte le signal de bloc d'erreur ERBLK qui passe à "1" pour un sous-bloc qui est erroné mais

incorrigible par la parité horizontale.

On comprend facilement que les composants de la partie horizontale 27 décrite ci-dessus en relation avec les figures 15 à 19

accomplissent les opérations de correction d'erreur décrites précé-

demment en relation avec les figures 14A-14G.

On va maintenant décrire de façon plus détaillée des modes de réalisation, considérés à titre d'exemples, de divers éléments de la partie verticale 28 du décodeur à correction d'erreur 18A ou 18B qui correspond à l'invention. Le contrôleur de parité verticale 36 peut être réalisé d'une manière similaire à celle du contrôleur de

parité horizontale 31. Un syndrome vertical SDVi de 96x36=3456 échan-

tillons est formé par addition modulo 2, sous une forme en parallèle à 8 bits, des échantillons correspondants de 22 sous-blocs qui font

partie de chacune des colonnes allant de la première à la trente-

sixième dans la configuration de code de la figure 11. Pour effectuer ceci, à un instant auquel un sous-bloc faisant partie d'une certaine colonne est appliqué au contrôleur de parité verticale 36, les données du sous-bloc d'entrée et les données du sous-bloc qui est lu dans la

même colonne, mais dans l'intervalle de ligne horizontale de la matri-

ce immédiatement précédent, sont calculées par des additions modulo 2, et les résultats de ce calcul sont écrits à la même adresse. Par

exemple, au même moment o le sous-bloc SB79 est appliqué au contrô-

leur de parité verticale 36, on calcule LSB11D < SB4O0 pour les don-

nées de lecture associées atxc données d'entrée, et on écrit à la même adresse le résultat du calcul úSE13 la rSB40] E) [SB7J- Ces opérations delecture et d'écriture pour la nmême adresse sont accomplies pour chaque adresse d'une ligne horizontale de la matrice (36 sous-blocs), en procédant de façon séquentielle, et on répète ceci pour chacune des

22 lignes horizontales de la matrice. Ensuite, on forme et on enregis-

tre dans une mémoire vive (non représentée) du contrôleur de parité vertical 36 des syndromes verticaux qui correspondent respectivement aux colonnes allant de la première à la trente-sixième. Comme dans le cas du contrôleur de parité horizontale 31, un syndrome vertical formé dans un certain intervalle de trame est maintenu pendant l'intervalle de trame suivant. En outre, de façon similaire au contrôleur de parité horizontale 31, le contrôleur de parité vertical 36 comporte deux

parties qui accomplissent respectivement et alternativement l'opéra-

tion de formation du syndrome vertical et l'opération de maintien du

syndrome vertical. Ainsi, les syndromes verticaux qui sont alternati-

vement maintenus forment une séquence de syndromes SDV qui est repré-

sentée sur la figure 14H.

Comme le montre la figure 14H, la séquence de syndromes

verticaux SDV provenant du contrôleur de parité verticale 36 est syn-

chronisée avec la série de données d'entrée DRi (figure 14B) qui est appliquée à la partie horizontale 27, mais elle est retardée d'un intervalle de trame par rapport à la série de données d'entrée DRi.La série de données que la partie horizontale 27 applique à la partie verticale 28 a été retardée d'un intervalle de ligne horizontale de la matrice par rapport à la série de données d'entrée DRi et elle est encore retardée par la mémoire de trame 34 (ou la sous-mémoire 35) dans la partie verticale. Naturellement, pour le bon fonctionnement du circuit de correction d'erreur 40, la série de données et la séquence de syndromes SDV doivent être appliquées à celui-ci en synchronisme mutuel. La figure 20 représente une configuration appropriée pour le circuit de jugement vertical 37 qui, pour les données qui sont appliquées à la partie verticale 28, compte - le nombre de sous-blocs erronés dans chaque direction de colonne et produit un signal de détection CRCTBL qui est à "0" pour indiquer que l'erreur ne peut pas être corrigée, dans le cas o deux sous-blocs erronés, ou davantage,

figurent dans une colonne, ou qui est à "1" pour indiquer la possibi-

lité de correction de l'erreur. Le circuit de jugement vertical 37 produit en outre, en tant que résultat final de cette détection, un signal de jugement CRCTV, apparaissant pendant l'intervalle de trame suivant. Pour accomplir la fonction ci-dessus, on peut détecter le nombre de signaux de bloc d'erreur ERBLK pour chaque colonne au moyen de trente- six compteurs, chacun d'eux recevant les signaux de bloc d'erreur ERBLK pour l'une respective des colonnes allant de la première à la trente- sixième. Cependant, il n'est pas économique d'utiliser un nombre de compteurs aussi élevé que trente-six. De ce fait, dans le mode de réalisation de la figure 20, on accomplit la fonction décrite

ci-dessus à l'aide de trois registres à décalage 77, 78 et 79.

Pour permettre de comprendre facilement la description qui

suit du circuit de jugement vertical 37, on va tout d'abord décrire en se référant aux figures 21A-21K divers signaux de rythme et signaux de comande qui interviennent dans le traitement effectué dans la partie

verticale 28.

Plus précisément, une impulsion de rythme RDST (figure 21A)

ayant une période d'une trame est synchronisée avec le début des don-

nées de chaque trame dans les séries de données DRi et DRo. Cette impulsion RDST définit une certaine trame TVi, la trame suivante TVi+l, et ainsi de suite. Une impulsion de conmmutation de trame SVSL

(figure 21B) est commutée entre "0" et "1" à chaque trame, en synchro-

nisme avec l'impulsion de rythme RDST. Une impulsion de rythme VWCEN (figure 21C) a une période égale à un intervalle de ligne horizontale

de la matrice, TH, et elle passe à "0" pendant une durée qui corres-

pond aux données de parité horizontale. MUne impulsion de rythme VBREN (figure 21D) indique un intervalle de lecture des données à partir

de la mémoire de trame 34 et un intervalle d'exécution de la correc-

tion d'un bloc erroné corrigible, au moyen du syndrome vertical SDV.

Une impulsion VBENT (figure 21E) indique l'intervalle dans lequel la série de données est transférée de la partie horizontale 27 à la

partie verticale 28. Une impulsion de rythme VBWEN (figure 21F) cor-

respond à l'impulsion VBENI, mais elle est étendue pour englober les données de parité verticale. La série de domnnées DAT.SEQ (fiure 21G) qui provient de la partie horizontale 27 comprend les données de parité horizontale, représentées par mune région hachurée, pour les données de chaque ligne horizontale de la matrice correspondant aux intervalles TH à TH22, et les dones de pr:ité verticale dans la vingt-deuxième ligne horizontale de la maitrice. Chaque sous-bloc des données qui sont reproduites à pe:?tir de la bande magnétique comprend

échantillons, comine on l'a indique pr;c-dUn;Srt, mais linter-

valle de données de Chapne:rnee est rd.uit de 246H à environ 243H>du

fait que la mémoire tampon 32 Vzrai-e chaque sous-bloc comme 100 échan-

tillons (dont deux sont fictifs)i colme on l'a indqué prêcëdemunent.

Seuls 96 échantillons de données sont écrits à l'adresse de la mémoire de trame 34 qui correspond à un signal d'adresse à 10 bits qui est inclu au début d'un sous-bloc. Cependant, dans la partie verticale 28, les données de parité horizontale et verticale ne sont pas corrigées, si bien que ces données de parité ne sont pas écrites dans la mémoire

de trame 34 ou dans la sous-mémoire 35.

Du fait que le contrôleur de parité verticale 36 comporte

deux parties similaires aux deux parties du contrôleur de parité hori-

zontale 31, décrit précédemment en relation avec la figure 17, une impulsion de restauration de basculesPBCLA (figure 21H) est produite

pour restaurer l'un des circuits de bascules du contrôleur 36 corres-

pondant aux circuits de bascules 66A et 66B du contrôleur 31. Une impulsion de restauration de bascules PECEB (figure 211), obtenue en décalant d'un intervalle de trame l'impulsion PBCLA, est.produite pour restaurer l'autre circuit de bascules du contrôleur de parité verticale. Dans le contrôleur de parité verticale 36, un circuit de bascules produit un syndrome pendant que l'impulsion PBCLA est à un

niveau haut "H" dans l'intervalle de trame TVi et maintient le syn-

drome SDVi pour effectuer un calcul de correction pendant l'inter-

valle de trame suivant TVi+1; et l'autre circuit de bascule main-

tient un syndrome SDVi+1 formé précédemment, pendant l'intervalle de trame TVi et il calcule à nouveau un syndrome pendant que l'impulsion

FPiL prend un niveau haut "H" pendant l'intervalle de trame sui-

vant TVi+1. Ainsi, la séquence de syndromes verticaux SDV qu'on emploie pour le calcul de correction est celle qui est représentée sur la figure 21J. De plus, la série de données DRo (figure 21K) qui

est obtenue à partir du circuit de correction 40 de la partie vertica-

le, après correction, est synchronisée avec l'impulsion de rythme

RDST (figure 21A) et elle comporte 96 échantillons dans chaque sous-

bloc, pour chacun desquels il existe un intervalle d'effacement de données qui correspond aux autres signaux de synchronisation et aux signaux d'adresse d'identification, et un intervalle d'effacement des données qui correspond aux données de parité. Cette série de données RDo est appliquée au circuit extenseur de base de temps correspondant 19A ou 19B (figure 5) puis est ensuite transmise par l'interface 20 au circuit convertisseur numérique-analogique 21, grâce auquel la série de données DRo est ramenée à la configuration d'origine de signal analogique dans laquelle les signaux vidéo sont présents pendant l'intervalle autre que les intervalles d'effacement horizontal et S vertical. Ensuite, des signaux de synchronisation et des impulsions d'égalisation appropriés sont ajoutés à la série de données DRo dans le circuit de traitement de sortie 22, de façon à obtenir sur la

borne de sortie 23 un signal vidéo analogique reproduit.

On va maintenant décrire en se référant à la figure 20

un mode de réalisation particulier du circuit de jugement vertical 37.

Lorsqu'il existe un sous-bloc erroné dans une colonne verticale dans une trame, même si ce sous-bloc est unique, le registre à décalage 77 fait apparaître un "1" sur celle de ses bornes de sortie Q1 à Q36 qui correspond à la colonne contenant le sous-bloc erroné. Du fait que les données de parité horizontale ne figurent pas dans les données

à corriger, comme on l'a indiqué précédemment, il suffit que le juge-

ment porte sur 36 colonnes verticales. On utilise alternativement des registres à décalage 78 et 79 à chaque trame, c'est-à-dire que pendant que le registre à décalage 78 compte le nombre de blocs

erronés dans chacune des colonnes verticales d'une trame, le regis-

tre à décalage 79 fournit les résultats du compte précédent sous la

forme d'une indication du caractère corrigible de l'erreur.

Le signal de bloc d'erreur ERBLK (figure 22D) est appliqué au registre à décalage 37 par l'intermédiaire d'une porte OU 80 qui

reçoit également un signal qui est renvoyé à partir de la trente-

sixième borne de sortie Q36 du registre à décalage 77. Le registre à décalage 77 reçoit sur sa borne de remise à zéro l'impulsion de rythme VBWEN (figure 22E) et, pendant l'intervalle au cours duquel cette impulsion de rythme est à "O0", le registre à décalage 77 est remis à zéro. Des portes ET 81 et 82 produisent une impulsion de décalage CKI (figure 21I), lorsque chacune des impulsions.VBWEN, VPCEN et FBLKS est à "'1", et cette impulsion de décalage CKI est à son tour appliquée au registre à décalage 77. Les figures 22A-220 illustrent les trois premiers intervalles de ligne horizontale de la matrice, THO, TH1 et TH2, de la trame dans laquelle l'impulsion de

commutation de trame SVSL (figure 22A) est à "O"c Comme on l'a indi-

qué, l'impulsion de décalage CK1 (figure 22I) est obtenue à partir des impulsions de rythme VBWEN (figure 22E), VPCEN (figure 22C) et FBLKS (figure 22F). Le signal de bloc d'erreur ERBLK (figure 22D),

démarrant avec l'intervalle de ligne horizontale de la matrice TH1,-

est appliqué par la porte OU 80 au registre à décalage 77. Du fait que le signal de bloc d'erreur ERBLK est à "1" pour le sous-bloc qui n'a pas été corrigé par la parité horizontale et est à "0" pour un sous-bloc correct, comme il a été indiqué précédemment, si le signal de bloc d'erreur ERBLK est à "1", par exemple pour le sous-bloc SB2

de la première ligne horizontale de la matrice, le registre à déca-

lage 77 ne présente un "1" que sur sa borne de sortie Q35. Le signal de bloc d'erreur ERBLK est également engendré pour chaque sous-bloc des données de parité horizontale, mais du fait que la génération de l'impulsion de décalage CK1 est bloquée pendant l'intervalle des données de parité horizontale, le signal de bloc d'erreur n'est pas alors appliqué au registre à décalage 77. L'opération précédente est accomplie de façon répétée et, dans le cas o on détecte, dans les

vingt-deux lignes horizontales de la matrice contenant les vingt-

deuxièmes données de parité verticale, qu'un ou plusieurs sous-blocs erronés existent dans l'une quelconque des colonnes allant de la première à la trente-sixième, le registre à décalage 77 fournit un "1" sur chacune de ses bornes de sortie correspondant à la colonne de ces sous-blocs. Les nombres qui sont joints au signal de bloc

d'erreur ERBLK sur la figure 22D et aux données provenant de la par-

tie horizontale, sur la figure 22L, indiquent les numéros des sous-

blocs, tandis que tous les nombres associés aux autres signaux des

figures 22A-220 désignent des intervalles de temps.

Le signal de sortie qui apparaît sur la borne de sortie Q37 du registre à décalage 77 et le signal de bloc d'erreur ERBLK sont appliqués à une porte ET 87 (figure 20). Le signal de sortie qui provient de la borne de sortie Q37 est prélevé avec un retard d'un bit afin que ce signal de sortie puisse être synchronisé avec le signal de bloc d'erreur ERBLK. Dans le cas o le signal de bloc

d'erreur ERBLK est à "1" pour le sous-bloc SB2, comme il a été indi-

qué précédemment, le signal de bloc d'erreur ERBLK pour le sous-bloc SB41 est appliqué à la porte ET 87 à l'instant auquel le registre à décalage 77 présente un "1" sur sa borne de sortie Q37, si bien que le signal de bloc d'erreur ERBLK étant également à "1", la sortie de la porte ET 87 passe à "1". En d'autres termes, le fait d'appliquer à la porte ET 87 le signal de bloc d'erreur pour chaque colonne, tel qu'il est détecté et maintenu par le registre à décalage 77, et le

signal de bloc d'erreur ERBLK pour le sous-bloc qui arrive un inter-

valle de ligne horizontale plus tard, ces signaux étant en synchronis-

me mutuel en ce qui concerne la colonne, constitue.- simplement un moyen de détecter si chaque colonne contient ou non deux sous-blocs, ou davantage, pour lesquels les signaux de bloc d'erreur EIRBLK sont à "1". Lorsqu'une colonne quelconque contient deux sous-blocs erronés, ou davantage, et fait apparaître un "1" en sortie de la porte ET 87,

les erreurs dans les sous-blocs respectifs ne peuvent pas être corri-

gées par les données de parité verticale.

Le signal de sortie de la porte ET 87 est appliqué aux portes

ET 88A et 88B (figure 20) dont les signaux de sortie sont respective-

ment appliqués par des portes OU 89A et 89B aux registres à décalage 78 et 79. Les signaux de sortie qu'on obtient sur les bornes de sortie Q36 des registres à décalage 78 et 79 sont respectivement renvoyés sur

les entrées de ces registres par les portes OU 89A et 89B. Si les ré-

sultats de la détection, c'est-à-dire les signaux de sortie des portes ET 88A et 88B passent à "1", même une seule fois, les résultats de la détection en ce qui concerne la colonne sont maintenus par le circuit de réaction décrit. Les registres à décalage 78 et 79 reçoivent une

impulsion de remise à zéro par des portes NON-ET 90A et 90B. L'impul-

sion de remise à zéro est produite au début de chaque intervalle de trame par une bascule de type RS, 92, à partir des impulsions de rythme RDST et VBREN. L' impulsion de comnrutation de trame SVSL (figure 22A) est inversée par un inverseur 91 et elle est appliquée à la porte ET 88A et à la porte NON-ET 90A. De ce fait, dans la période de trame dans laquelle l'impulsion de cormutation SVSL est à "O". le signal de sortie de la porte ET 87 est appliqué par la porte ET 88A et la porte OU 89A au registre à décalage 78, et ce dernier est remis à zéro par l'impulsion de remise à zéro qui lui est appliquée par la

porte NON-ET 90A, au début de chaque intervalle de trame. Dans l'in-

tervalle de trame dans lequel l'impulsion de commutation de trame

SVSL est à "O", l'autre registre à décalage 79 fait simplement circu-

ler son contenu par l'intermédiaire de la boucle de réaction qui relie sa borne de sortie Q36 à la porte OU 89B. Ainsi, dans l'intervalle de

trame dans lequel l'impulsion de commutation SVSL est à "O", le regis-

tre à décalage 78 fournit à partir du signal de bloc d'erreur ERBLK de la trame présente un signal de détection CRCBL qui indique si chaque sousbloc de cette trame est corrigible ou non. Pendant le même intervalle, l'autre registre à décalage 79 maintient un signal de jugement CR--CTV pour indiquer finalement si chaque colonne est corrigible ou non, en se basant sur le signal de bloc d'erreur dans

la trame précédente. Dans l'intervalle de trame dans lequel l'impul-

sion de commutation de trame SVSL est à "1"', les opérations ci-

dessus sont échangées, c'est-à-dire que le registre à décalage 79 engendre le signal de détection CRCTBL et le registre à décalage 78

engendre le signal de jugement =RTV.

Le signal de détection MM est obtenu à partir de la borne de sortie Q1 du registre à décalage 78 ou 79 et le signal de jugement CRCTV est obtenu à partir de la borne de sortie Q36 du registre à décalage 78 ou 79. Un multiplexeur 93 détermine à partir duquel des registres à décalage 78 et 79 est prélevé le signal de détection CRCTBL ou le signal de jugement CV. Le multiplexeur 93 est commuté par l'impulsion de commutation de trame SVSL. Dans le cas o l'impulsion de commutation de trame SVSL est à "0", le signal qui est appliqué du côté A du multiplexeur 93 apparaît sur sa sortie, et dans le cas o l'impulsion de commutation de trame SVSL est à "1", le signal d'entrée qui est appliqué du côté B apparaît sur la sortie. Ces signaux de sortie

du multiplexeur 93 sont inversés par des inverseurs 95 et 96 pour don-

ner le signal de détection CRCTBL et le signal de jugement CRCTV.Si le signal de détection CRCTBL et le signal de jugement CRCTV sont à "1", ceci signifie que le bloc est corrigible, tandis que si l'un des

signaux CRCTBL ou CRCTV est à "0", ceci signifie que le bloc est in-

corrigible. Le signal de détection CRCTBL peut quelquefois être inver-

sé de "1" à 'NJ" pendant une trame, c'est-à-dire que le signal est à "1" lorsqu'un seul sous-bloc est erroné, mais il passe à "0" dès que

deux sous-blocs erronés, ou davantage, sont comptés.

Les registres à décalage 77 et 78 accomplissent alternativement les opérations ci-dessus à chaque trame, et les impulsions de décalage appliquées aux registres à décalage sont également commutées à chaque

trame par un multiplexeur 94. Plus précisément, une impulsion de déca-

lage CK2 (figure 22J) est élaborée par les portes ET 81 et 83 à par-

tir des impulsions de rythmeVBWEN, VPCEN et VBLKS. L'impulsion de

rythme VBLKS (figure 22G) a une période égale à la durée d'un sous-

bloc et elle est légèrement retardée par rapport à l'impulsion de rythme FBLKS (figure 22F), si bien que l'impulsion de décalage CK2 présente une phase un peu retardée par rapport à celle de l'impulsion de décalage CK1. Une impulsion de décalage CK3 (figure 22K) est basée sur les impulsions de rythmeVBREN,VPCEN et VBLKS et elle est produite par un inverseur 84 recevant l'impulsionVBLKS et les portes ET 85 et 86. Du fait que l'impulsion de rythme VBREN passe à "1" à partir du début de la trame (figure 22B), et du fait que l'impulsion de rythme VBLKS se présente de la manière qui est indiquée sur la figure 22H, l'impulsion de décalage CK3 a la configuration qui est représentée

sur la figure 22K. L'impulsion de décalage CK2 (figure 22J) est appli-

quée au registre à décalage 78 ou 79 qui produit le signal de détec-

tion CRCTBL, et l'impulsion de décalage CK3 (figure 22K) est appliquée à l'autre registre à décalage, 79 ou 78, qui produit le signal de jugement CRCTV. Par exemple, dans la trame dans laquelle l'impulsion

de commutation de trame SVSL est à "0", le multiplexeur 94 est comman-

dé de façon que l'impulsion de décalage CK2 soit appliquée au regis-

tre à décalage 78 et que l'impulsion de décalage CK3 soit appliquée

au registre à décalage 79.

Dans la trame dans laquelle l'impulsion de commutation de trame SVSL est à "0, l'impulsion de décalage CK1 n'est pas appliquée au

registre à décalage 77 pendant le premier intervalle de ligne horizon-

tale de la matrice THO, mais elle est appliquée à partir de l'inter-

valle de ligne horizontale suivant, Th1. De façon similaire, l'impul-

sion de décalage CK2 est appliquée au registre à décalage 78 à partir

de l'intervalle de ligne horizontale de la matrice TH1. Dans l'inter-

valle de ligne horizontale TH1, le registre à décalage 77 fait appa-

raître successivement des signaux de sortie sur la borne de sortie Q37, comme le montre la figure 22M, mais du fait que ce registre à décalage 77 était initialement dans son état de remise à zéro, tous ces signaux de sortie pendant l'intervalle de ligne horizontale de la matrice TH sont tous des "O". De ce fait, le signal de sortie qui est appliqué au registre à décalage 78 par l'intermédiaire des portes ET 87 et 88A et de la porte OU 89A est également un "O" et, dans ces conditions, les signaux de détection CRCTBL qui apparaissent sur les bornes de sortie Q1 du registre à décalage 78 dans l'intervalle de ligne horizontale TH1 sont tous des "O", comme le montre la figure

22N. D'autre part, dans une trame dans laquelle l'impulsion de commu-

tation de trame SVSL est à "0", du fait que le registre à décalage 79 est connandé par l'impulsion de décalage CK3 de façon à fonctionner en circulation, le signal de jugement CRCTV de la trame précédente,

qui indique la possibilité de correction (ou l'impossibilité de cor-

rection) de chacune des colonnes allant de la première à la trente-

sixième, apparaît de façon répétée sur la borne de sortie Q36 du regis-

tre à décalage 79, comme le montre la figure 220.

Dans l'intervalle de ligne horizontale suivant TH2, le signal de bloc d'erreur ERBLK concernant chacun des sous-blocs allant du premier au trente-sixième apparaît sur la borne de sortie Q37 du

registre à décalage 77 et il est appliqué à la porte ET 87, en compa-

gnie du signal de bloc d'erreur d'entrée ERBLK. Ainsi, à la fin de

l'intervalle de ligne horizontale TH2, le contenu du registre à déca-

lage 78 n'est "1" qu'à la position dans laquelle deux sous-blocs erronés existent dans la même colonne, dans deux lignes horizontales

respectives de la matrice. Une telle opération se répète pour vingt-

deux intervalles de ligne horizontale de la matrice d'une trame, et le contenu du registre à décalage 78 correspond finalement à des "1" à chaque position qui correspond à une colonne non corrigible. Dans la trame suivante, dans laquelle l'impulsion de commutation de trame SVSL est à "1", le contenu du registre à décalage 78 est prélevé en tant que signal de jugement CRCIV, par l'impulsion de décalage CK3,et l'impulsion de décalage CK2 actionne le registre à décalage 79 pour

qu'il produise le signal de détection CRCTBL.

On voit que, dans le circuit de jugement vertical décrit ci-

dessus en relation avec la figure.20, on peut produire le signal de

détection CRCTBL et le signal de jugement CRCTV en utilisant simple-

ment les registres à décalage 77,78 et 79, et qu'il n'est pas néces-

saire d'utiliser un grand nombre de compteurs correspondant respecti-

vement aux trente-six colonnes. Le circuit de jugement vertical peut

donc avoir une structure relativement simple.

Comme le montre la figure 13, le signal de détection CRCTBL

S qui provient du circuit de jugement vertical 37 est appliqué au cir-

cuit de commande de mémoire 39 pour commander l'écriture des données dans la sous-mémoire 35. La figure 23 montre, à titre d'exemple, une configuration détaillée qui peut constituer la sous-mémoire 35 et le

circuit de commande 39.

Deux sous-mémoires 97A et 97B et deux mémoires d'indicateur 99A et 99B sont utilisées pour effectuer les opérations d'écriture et de lecture, en alternant à chaque trame,et des circuits de commande de mémoire 98A, 98B et 100 sont respectivement associés à la mémoire 97A, à la mémoire 97B et aux mémoires 99A et 99B. Les données (DAT.SEQ) qui proviennent de la partie horizontale 27 sont appliquées en tant que données d'entrée aux sous-mémoires 97A et 97B, et les données de

sortie DTS de ces mémoires sont appliquées au circuit de cor-

rection d'erreur 40. Les mémoires d'indicateur 99A et 99B enregis-

trent des indicateurs d'erreur verticaux à 1 bit, désignés respective-

ment par SFLA et SFLB, qui concernent tous les sous-blocs (858) qui

figurent dans une trame. Chaque sous-mémoire 97A et 97B a une capa-

cité suffisamment grande pour enregistrer les données d'un nombre prédéterminé de sous-blocspar exemple six sous-blocs, comme on l'a

indiqué précédemment. Dans l'intervalle de trame dans lequel l'impul-

sion de commutation de trame SVSL est à "0", la sous-mémoire 97A et la mémoire d'indicateur 99A effectuent des opérations d'écriture

tandis que la sous-mémoire 97B et la mémoire d'indicateur 99B ef-

* fectuent des opérations de lecture, et dans l'intervalle de trame suivant dans lequel l'impulsion de conmutation de trame SVSL est à "1", les opérations sont permutées, c'està-dire que les mémoires 97B et 99B effectuent des opérations d'écriture tandis que les

mémoires 97A et 99A effectuent des opérations de lecture.

Des codes d'adresse provenant d'un registre d'adresse d'écri-

ture 0llWetd'un compteur d'adresse de lecture 01R sont sélectivement appliqués aux mémoires d'lndicateur 9A et a99. L'Iimpulsion de rythme FBLKS (figure 22F) et l'impulsion dho-rloge RCK (figure 18A) sont appliquées à un générateur d'impulsions de chargement 102 et un signal d'adresse à 10 bits appartenant aux données DAT.SEQ provenant de la partie horizontale 27 est chargé dans le registre d'adresse

d'écriture 101W par une impulsion de chargement qui provient du géné-

rateur 102. En outre, les impulsions de rythme FBLKS et RDST (figure 21A) sont appliquées à un générateur d'impulsions de remise à zéro 103 qui,â partir de ces impulsions, produit une impulsion de remise

à zéro au début d'une trame, cette impulsion étant appliquée au comp-

teur d'adresse de lecture 101R pour remettre à zéro ce dernier. Le compteur d'adresse 101R compte ensuite les impulsions de rythme FBLKS, ce qui a pour effet d'incrémenter le compteur d'adresse unité par unité pour chaque sous-bloc. Le signal d'adresse d'écriture et le signal d'adresse de lecture, ayant chacun une configuration à 10 bits en parallèle, sont appliqués à des multiplexeurs 104 et 104B. Dans l'intervalle de trame dans lequel l'impulsion de commutation de trame SVSL est à "1", le signal d'adresse de lecture est sélectionné par le multiplexeur 104A et il est appliqué à la mémoire d'indicateur 99A et, simultanément, le signal d'adresse d'écriture est sélectionné par le multiplexeur 104B et il est appliqué à la mémoire d'indicateur

99B.

Les signaux de rythme VPCEN (figure 21C) et VBENI (figure 21E) sont appliqués à une porte ET 105 dont la sortie est connectée au circuit de commande de mémoire d'indicateur 100. Le circuit de commande

de mémoire 100 est conçu de façon à ne produire des impulsions d'écri-

ture pour les mémoires d'indicateur 99A et 99B que pendant les inter-

valles dans lesquels le signal de sortie de la porte ET 105 est à "1".

Ainsi, aucune impulsion d'écriture n'est produite pour les sous-blocs qui concernent les données de parité horizontale et verticale, et les indicateurs d'erreur verticaux concernant ces données de parité sont toujours à"0". Ce qui précède s'applique également à l'écriture des données dans les sous-mémoires 97A et 97B. Plus précisément, lés

signaux de rythme VBCEN et VBENT sont appliqués aux circuits de com- mande de mémoire 98A et 98B de façon à empêcher l'écriture des don-

nées de parité dans les sous-mémoires 97A et 97B.

Le signal de bloc d'erreur ERBLK et le signal de détection CRCTBL provenant du circuit de jugement vertical 37 sont appliqués à une porte ET 106. Lorsque ces deux signaux ERBLK et CRCTBL sont à "1", ce qui fait apparaître un signal "1" en sortie de la porte ET 106, ceci signifie que le sous-bloc est corrigible et erroné. MlEme dans le cas o le signal de détection CRCTBL est initialement à "1", un sous-bloc erroné peut apparaître ultérieurement dans la même colonne.

Dans ce cas, le signal CRCTBL passera à "0" pour indiquer que le sous-

bloc n'est pas corrigible. Pour éviter ceci, le signal de sortie de la porte ET 106 est appliqué à un circuit d'interdiction de dépassement de capacité, 107, destiné à empêcher un dépassement de capacité des sousmémoires 97A et 97B. Le signal de sortie du circuit d'interdiction de dépassement de capacité 107 est appliqué sous forme de données d'entrée à chacune des mémoires d'indicateur 99A et 99B et il est appliqué simultanément aux circuits de commande de sous-mémoire 98A et 98B, pour commander l'écriture des données dans les sous-mémoires 97A

et 97B ainsi que les adresses d'écriture de ces données. Plus précisé-

ment, les données (à l'exclusion des données de parité, comme décrit précédemment) du sous-bloc pour lesquelles le signal de sortie de la porte ET 106 passe à "1" sont écrites dans les sous-mémoires 97A et

97B, et pendant cet intervalle l'impulsion d'horloge RCK fait progres-

ser l'adresse d'écriture sur 96 échantillons. Lorsque le signal de

sortie de la porte ET 106 repasse à "1"5, la même opération est accom-

plie et l'adresse d'écriture progresse à nouveau sur 96 échantillons.

Ainsi, dans une trame qui est définie par l'impulsion de commu-

tation de trame SVSL, un maximum de six sous-blocs erronés et corrigi-

bles sont enregistrés dans la sous-mémoire 97A ou 97B, et un "1" est écrit à chacune des adresses de la mémoire d'indicateur 99A ou 99B qui correspondent aux sous-blocs enregistrés. Dans une autre trame définie par l'impulsion de commutation de trame SVSL, le signal d'adresse de lecture qui est fourni par le compteur d'adresse de lecture 101R et qui progresse à chaque sous-bloc est appliqué à la mémoire d'indicateur

99A ou 998 et le signal de sortie de lecture de cette mémoire est l'in-

dicateur d'erreur vertical SFLA ou SFLB qui est sélectionné par le multiplexeur 108 et qui est combiné pour donner un indicateur d'erreur vertical SFLG. L'indicateur d'erreur vertical SFLA ou SFLB qui est lu

dans la mémoire d'indicateur 99A ou 99B est également appliqué au cir-

cuit de commande de mémoire 98A ou 98B pour faire en sorte que l'a-

2 468 26 6

dresse de lecture pour la sous-mémoire 97A ou 97B soit incrémentée

d'une unité dans chaque intervalle de sous-bloc dans lequel l'indica-

teur d'erreur vertical SFLA ou SFLB est à "1". De cette manière, les

données d'un sous-bloc erroné corrigible sont lues dans la sous-

mémoire 97A ou 97B dans un intervalle de temps prédéterminé dans

lequel l'indicateur d'erreur vertical SFLG est à "1".

En considérant maintenant la figure 24, on voit que le circuit

d'interdiction de dépassement de capacité 107 peut comprendre un comp-

teur 109 dans lequel le signal d'entrée de prépositionnement d'une valeur prédéterminée est chargé à partir d'un générateur de signal d'entrée de prépositionnement 110, en appliquant sur une borne de chargement du compteur 109 l'impulsion de rythme RDST qui indique le début de la trame. Dans l'exemple décrit ci-dessus, c'est-à-dire dans lequel un maximum de 6 sous-blocs erronés corrigibles peuvent être enregistrés dans la sousmémoire 97A ou 97B, on applique une valeur numérique égale à 6 en tant que signal d'entrée de prépositionnement

pour le compteur 109. Le signal de sortie de la porte ET 106 est ap-

pliqué sur une entrée d'une porte ET 111 dont le signal de sortie est appliqué sur une entrée de soustraction du compteur 109. Un signal de sortie de report du compteur 109 est appliqué sur l'autre entrée de la porte ET 111. Le signal de sortie de report est fixé à "1" par le chargement du signal d'entrée de prépositionnement dans le compteur 109, et il passe à "0" lorsque le signal de sortie de la porte ET 106 dépasse le nombre qui a été prépositionné. Ainsi, après ceci, le signal de sortie de la porte ET 111 et donc le signal de sortie du circuit 107 passent à "i0 pour empêcher un dépassement de capacité de la

sous-mémoire 97A ou 97B.

En considérant maintenant la figure 25, on voit que le circuit de correction d'erreur 40 de la partie verticale 28 reçoit la séquence de syndrome vertical SDV (figure 21J) à partir du contrôleur de parité vertical 36, la série de données DTF qui est lue dans la mémoire de trame 34 et la série de données DTS qui est lue dans la sous-mémoire

(c'est-à-dire dans les sous-mémoires 97A et 97B de la figure 23).

Dans le circuit 40, le signal de jugement CRCTV, après avoir été

retardé par un registre à décalage 113, et l'indicateur d'erreur verti-

cal SFLG sont appliqués à une porte ET 112 qui fournit en sortie un signal de sélection SLCT. Le syndrome vertical SDV est également

appliqué à un registre à décalage de retard 114 pour assurer la syn-

chronisation de phase. Le signal de sélection SLCT ouvre et ferme un circuit de porte 115 qui reçoit le syndrome vertical SDV, et le signal de sélection SLCr commande également un multiplexeur 116 de façon à sélectionner la série de données DTF ou DTS. Les signaux de sortie du circuit de porte 115 et du multiplexeur 116 sont appliqués

à un additionneur modulo 2, 117, pour corriger les erreurs éventuel-

les, et cet additionneur fournit la série de données de sortie DRo.

Dans le cas o le signal de sélection SLCT est à "O", le cir-

cuit de porte 115 est fermé et son signal de sortie passe à "O".

Simultanément, le multiplexeur 116 sélectionne la série de doniées DTF pour l'appliquer à l'additionneur 117. Dans le cas o le signal de sélection SLCT est à "1", le circuit de porte 115 est ouvert de façon à appliquer le syndrome vertical SDV à l'additionneur 117, et le multiplexeur 116 sélectionne la série de données DTS et l'applique

également à l'additionneur 117.

On décrira ci-après quatre combinaisons de "1" et "O" du signal de jugement CRCTV et de l'indicateur d'erreur vertical SFLG:

(1) CRCTV = "O", SFLG = "O" (SLCT = "O")

Du fait que le sous-bloc est incorrigible mais n'est plus, tout au moins, erroné, c'est la série de données DiT qui est sélectionnée et est prélevée en tant que série de données de sortie DRo. Ce cas

comprend le cas dans lequel le sous-bloc est correct à l'origine.

(2) CRCTV = "1", SFLG = "O" (SLCT = "0"1

Du fait que le sous-bloc est corrigible mais non erroné, la série de

données DTF est à nouveau sélectionnée.

(3) CRCTV = "O", SFLG = "1" (SLCT = "O")

Le sous-bloc est incorrigible et erroné. De ce fait, la série de don-

nées DTF provenant de la mémoire de trame 34 est prélevée en tant que série de données de sortie DRo. L'écriture du sous-bloc erroné dans la mémoire de trame 34 est interdite et le sous-bloc apparaissant dans la série de données DTF est formé par les donmées comprises dans la ligne de la trame précédente qui se trouve une ligne au-dessous de celle qui contient les donmnées erronées. il y a ainsi une opération

de masquage d'erreur.

(4) CRCTV = "1", SFIG = "" (SLCT = "1")

Le sous-bloc est corrigible et erroné. Ce n'est que pour les condi-

tions ci-dessus que le signal de sélection SLCT passe à "1" et, de ce fait, c'est la série de données DES provenant de la sous-mémoire 35 qui est sélectionnée par le multiplexeur 116. Simultanément, le circuit de porte 115 est ouvert et le sous-bloc dans la série de données DTS et le syndrome vertical qui lui correspond sont soumis à

une addition modulo 2 dans l'additionneur 117, ce qui corrige l'er-

reur.

La description qui précède d'un mode de réalisation de l'in-

vention permet de voir qu'on utilise une mémoire de trame et une sousmémoire, et les données correctes sont enregistrées dans la mémoire de trame tandis que les données pour la correction d'erreur sont enregistrées dans la sous-mémoire, grâce à quoi on peut aisément effectuer une correction d'erreur et/ou un masquage d'erreur. En outre, du fait qu'on interdit l'écriture des données erronées dans la mémoire de trame et qu'on les remplace par les données de la trame

précédente qui se trouvent une ligne au-dessous dans la représenta-

tion visuelle d'une image complète, on peut effectuer le remplacement avec des données présentant, par rapport aux données erronées, une corrélation relativement plus élevée que celle des données d'une ligne adjeente de la même trame. En outre, aucun circuit de calcul n'est nécessaire pour le remplacement, contrairement aux configurations existantes dans lesquelles les données de remplacement sont obtenues au moyen d'un calcul. Conformément à l'invention, seules les données d'un sous-bloc corrigible et erroné sont écrites dans la sous-mémoire, ce qui fait que la capacité de cette dernière peut être relativement faible. Lorsqu'on écrit des données dans la sous-mémoire 35, l'adresse de ces données est enregistrée par un indicateur d'erreur, si bien

que la lecture des données dans la sous-mémoire et la correction d'er-

reur de ces données peuvent être effectuées aisément. De plus, conformément à l'invention, le jugement concernant la possibilité ou l'impossibilité de correction d'une erreur dans la direction des

colonnes peut être effectué par une configuration simple qui, le mon-

tre la figure 20, n'emploie que trois registres à décalage.

Dans le mode de réalisation de l'invention qu'on vient de i51

décrire, les données de chaque trame sont enregistrées dans deux pis-

tes parallèles TA et TB, mais il est évident que les données pour cha-

que trame peuvent également être enregistrées dans une piste ou dans trois pistes parallèles, ou davantage. En outre, le code correcteur s d'erreur n'est pas nécessairement limité au code de parité qui a été décrit spécialement, et on peut utiliser de façon similaire d'autres

codes correcteurs d'erreur.

Dans le mode de réalisation de l'invention décrit ci-dessus,on a supposé que les composantes de luminance et de chrominance du signal vidéo en couleur numérique sont séparées l'une de l'autre d'une manière appropriée a un certain point après avoir été lues dans la mémoire de trame 34 du décodeur à correction d'erreur 18A ou 18B. En d'autres termes, les données qui sont enregistrées dans la mémoire de trame 34 et dans la sous- mémoire représentent un signal vidéo en couleur composite qui comporte à la fois une composante de luminance et une

composante de chrominance. Cependant, si on le désire, on peut appli-

quer l'invention de façon similaire a une configuration dans laquelle le signal vidéo en couleur numérique reproduit de chaque voie est

séparé de façon appropriée en composantes de luminance et de chromi-

nance, soit au niveau du décodeur à correction d'erreur respectif, soit avant ce dernier, auquel cas la mémoire de trame du décodeur à correction d'erreur est divisée en une mémoire de signal de luminance

et une mémoire de signal de chrominance dans lesquelles les compo-

santes respectives de luminance et de chrominance séparées de chaque trame exemptesd'erreur sont enreêlstrées temporairement. Par exemple, comme le montre schématiquement la figure 26, une mémoire de trame 34' de chacun des décodeurs à correction d'erreur 18A et 18B peut

comporter un séparateur 118 qui sépare de façon appropriée les com-

posantes de luminance et de chrominance à partir de la sortie du

circuit de correction 33 de la figure 13, et qui applique respecti-

vement ces composantes de luminance et de chrominance à une mémoire

de signal de luminance 34'a et à une mémoire de signal de chromi-

nance 34'b. Les mémoires 34'a et 34'b peuvent Gtre commandées par le

circuit de conmmande de mémoire de trame 38, de façon que les compo-

santes de luminance et de chronminance qui sont enregistrées ou écrites respectivement dans les mémoires 34'a et 34'b soient seulement celles des Signaux exempts d'erreur qui sont reçus à partir du circuit de

correction horizontale 33. Les composantes de luminance et de chromi-

nance qui sont lues dans les mémoires 34'a et 34'b sont appliquées

à un additionneur ou un circuit de combinaison 119 de façon à recons-

tituer le signal vidéo en couleur composite numérique qui doit être appliqué au circuit de correction vertical 40 de la figure 13. Mis à part ce qui précède, le décodeur à correction d'erreur qui comprend

la mémoire de trame 34' de la figure 26 peut être similaire au déco-

deur à correction d'erreur 18A ou 18B de la figure 13, ou bien la

sous-mémoire 35 de ce dernier peut également être divisée en sous-

mémoires (non représentées) respectivement destinées à enregistrer temporairement les composantes de luminance et de chrominance des signaux contenant des erreurs qui proviennent du circuit 33 et qui

peuvent être corrigés dans le circuit 40.

Bien entendu diverses modifications peuvent être apportées par l'homme de l'art aux dispositifs ou procédés qui viennent d'être décrits uniquement à titre d'exemples non limitatifs,sans sortir du

cadre de l'invention.

ANNEXE

TABLEAU 1

Ligne paire Ligne impaire Image impaire 682 683 3fsc Image paire 683 682 4fsc Image impaire 910 910 Image paire 910 910

TABLEAU 2

L.E. = Ligne erronée; L.R. = Ligne de remplacement L.E. L.R. 1-0 2-9

1-1 11-2

2-101 2-11

1-3 2-12 1-4 2-13 1-5 2-14 1-6 2-15 1-7 2-16 1-8 1-0 1-9 1-1 1-10 1-2 111 1-3

L.E. 1-12 1-13 1-14 1-15 1-16 2-0 2-1 2-2 2-3 2-4 2-5

L.R. 1-4 1-5 1-6 1-7 1-8 1-9 1-10 1-11 1-12 1-13 1-14

L.E. 2-6 2-7 2-8 2-9 2-10 2-11 2-12 2-13 2-14 2-1 2-15

L.R. 1-15 1-16 2-0 2-1 2-2 2-3 2-4 2-5 2-6 2-7 2-8

__ ____ ___2__

fs

Claims (18)

REVENDICATIONS

1. Procédé de traitement d'un signal numérique destiné à corriger des erreurs qui y apparaissent au cours de l'émission et de la réception, ou de l'enregistrement et de la reproduction,du signal numérique, caractérisé en ce que, avant l'émission ou l'enregistrement du signal numérique, on forme un bloc de données avec chaque nombre prédéterminé de bits du signal numérique, on ajoute un code détecteur d'erreur à chaque bloc de données pour former un bloc de signal, on arrange plusieurs blocs de signal en une matrice ayant des lignes et des colonnes, et on ajoute des codes correcteurs d'erreur pour chaque ligne et chaque colonne de la matrice; et en ce que, après la

réception ou la reproduction du signal numérique, on détec-

te chaque code détecteur d'erreur pour obtenir une indica-

tion du fait que le bloc de données respectif contient une erreur, et on corrige l'erreur dans le bloc de données contenant une erreur au moyen des codes correcteurs d'erreur qui correspondent à la ligne et à la colonne de la matrice dans lesquelles se trouve le bloc de données

contenant une erreur.

2. Procédé selon la revendication 1, caractérisé

en ce qu'on corrige l'erreur dans le bloc de données conte-

nant une erreur au moyen d'une première correction qui emploie l'un des codes correcteurs d'erreur de la ligne et de la colonne dans lesquelles se trouve le bloc de données contenant une erreur, et d'une seconde correction qui emploie l'autre code correcteur d'erreur de la ligne et de la colonne dans lesquelles se trouve le bloc de données

contenant une erreur.

3. Procédé selon la revendication 2, caractérisé

en ce qu'on effectue la seconde correction après la premiè-

re correction, lorsque la première ne permet pas de corri-

ger complètement le bloc de données contenant une erreur.

4. Procédé selon l'une quelconque des revendica-

tions 2 ou 3, dans lequel le signal numérique a été conver-

ti à partir d'un signal vidéo analogique composé d'images successives, chacune d'elles comportant plusieurs trames constituées par des lignes respectives successives qui sont entrelacées dans une représentation visuelle (figures IA, lB et 2A, 2B) de l'image complète; caractérisé en ce que chaque bloc de données qui est exempt d'erreur, au moins après la première correction, est écrit à une adresse d'une première mémoire (34) qui correspond à celle à laquelle était écrit précédemment un bloc de données d'une ligne de la trame immédiatement précédente qui, dans la représentation visuelle de l'image complète, est immédiatement adjacente à la ligne du bloc de données exempt d'erreur qui est écrite; un bloc de données qui, après la première correction, contient une erreur corrigible par la seconde correction,est écrit dans une seconde mémoire (35); et on lit sélectivement un bloc de données dans les première et seconde mémoires (34, ) en effectuant la seconde correction sur un bloc de

données qui est lu dans la seconde mémoire..

5. Procédé selon la revendication 4, dans lequel le signal vidéo analogique est un signal vidéo en couleur

qui comporte une composante de chrominance avec une sous-

porteuse de couleur dont la phase change à des lignes sélec-

tionnées de chaque trame, caractérisé en ce que ladite ligne de la trame immédiatement précédente se trouve, dans la représentation visuelle, immédiatement au-dessous de la ligne du bloc de données exempt d'erreur qui est écrit et la phase de sa sous-porteuse de couleur est synchronisée avec celle de la sous-porteuse de couleur de la ligne du bloc de

données exempt d'erreur qui est écrit.

6. Procédé selon la revendication 4, caractérisé en ce qu'on interdit l'écriture dans la première mémoire (34) de tout bloc de données qui contient une erreur après la première correction; on interdit l'écriture dans la seconde mémoire (35) de tout bloc de données qui contient une erreur incorrigible par la seconde correction; et on commande la

lecture dans la première mémoire (34), dans le cas de l'inter-

diction de l'écriture dans la seconde mémoire (35).

7. Procédé selon la revendication 1, caractérisé en ce qu'on écrit dans une première mémoire (34) chaque bloc

de données qui est exempt d'erreur, on écrit dans une secon-

de mémoire (35) un bloc de données contenant une erreur et

on lit sélectivement un bloc de données à partir des premiè-

re et seconde mémoires (34, 35); et en ce qu'on effectue la correction d'une erreur d'un bloc de données lu dans la

seconde mémoire au moyen du code correcteur d'erreur respec-

tif.

8. Procédé selon l'une quelconque des revendica-

tions 4 ou 7, caractérisé en ce que la première mémoire (34) a une capacité pratiquement équivalente à une trame du signal vidéo.

9. Procédé selon l'une quelconque des revendica-

tions 7 ou 8, caractérisé en ce qu'on juge si une erreur contenue dans un bloc de données est corrigible par le code correcteur d'erreur respectif, et on interdit l'écriture dans la seconde mémoire (35) de tout bloc de données contenant une erreur qui n'est pas corrigible par le code correcteur

d'erreur respectif.

10. Dispositif de traitement d'un signal numérique destiné à corriger des erreurs qui y apparaissent au cours de l'émission et de la réception ou de l'enregistrement et de la reproduction du signal numérique; caractérisé en ce

que, avant l'émission ou l'enregistrement du signal numéri-

que, un codeur à protection contre les erreurs (8A, 8B) forme un bloc de données avec chaque nombre prédéterminé de

bits du signal numérique, auquel est ajouté un code détec-

teur d'erreur, pour former un bloc de signal, arrange un certain nombre de blocs de signal (SBi) en une matrice, et ajoute des codes correcteur d'erreur pour les lignes et les

colonnes de la matrice (figure 11); et en ce que un déco-

deur à correction d'erreur (18A, 18B), qui traite le signal reçu ou reproduit, comporte un détecteur d'erreur (29) qui détecte chaque code détecteur d'erreur pour obtenir une indication du fait que le bloc de données respectif contient

une erreur, et des correcteurs d'erreur (33, 40) qui corri-

gent l'erreur dans le bloc de données contenant une erreur, au moyen des codes correcteurs d'erreur qui correspondent à la ligne et à la colonne de la matrice dans lesquelles se

trouve le bloc de données contenant une erreur.

11. Dispositif selon la revendication 10, caracté-

risé en ce que les correcteurs d'erreur comprennent un pre-

mier correcteur (33) qui emploie l'un des codes correcteurs d'erreur de la ligne et de la colonne dans lesquelles se trouve le bloc de données contenant une erreur, et un second correcteur (40) qui emploie l'autre code correcteur d'erreur de la ligne et de la colonne dans lesquelles se trouve le

bloc de données contenant une erreur.

12. Dispositif selon la revendication 11, caracté-

risé en ce que le second correcteur (40) fonctionne après le premier correcteur (33) lorsque celui-ci est incapable de corriger complètement le bloc de données contenant une erreur.

13. Dispositif selon l'une quelconque des revendi-

cations Il ou 12, caractérisé en ce qu'il comprend une pre-

mière mémoire (34) dans laquelle est écrit chaque bloc de données qui est exempt d'erreur, au moins après qu'il a été traité par le premier correcteur (33), une seconde mémoire (35) dans laquelle est écrit un bloc de données contenant une erreur corrigible par le second correcteur (40), et des circuits de commande (38, 39) pour les mémoires (34, 35) qui provoquent une lecture sélective des blocs de données

dans ces mémoires.

14. Dispositif selon la revendication 13, caracté-

risé en ce que la seconde mémoire (35) comprend une mémoire de données (97A, 97B) destinée à enregistrer un bloc de données et une mémoire d'indicateur (99A, 99B) destinée à enregistrer un signal d'indicateur qui correspond à une adresse de la mémoire de données à laquelle le bloc de données est enregistré, cette mémoire d'indicateur indiquant que le bloc de données enregistré à l'adresse respective

contient une erreur.

15. Dispositif selon l'une quelconque des revendi-

cations 13 ou 14, dans lequel le signal numérique a été con-

verti à partir d'un signal vidéo analogique composé d'images successives comportant plusieurs trames constituées par des lignes respectives successives qui sont entrelacées dans une représentation visuelle de l'image complète; caractérisé en ce que le circuit de commande (38) pour la première mémoire (34) provoque l'écriture de chaque bloc de données exempt d'erreur à une adresse de la première mémoire (34) qui correspond à celle à laquelle était écrit précédemment un bloc de données d'une ligne de la trame immédiatement précédente qui, dans la représentation visuelle de l'image complète, est immédiatement adjacente à la ligne du bloc de

données exempt d'erreur qui est écrite.

16. Dispositif selon la revendication 15, carac-

térisé en ce que la première mémoire (34) a une capacité

pratiquement équivalente à une trame du signal vidéo.

17. Dispositif selon l'une quelconque des revendi-

cations 15 ou 16, dans lequel le signal vidéo analogique est un signal vidéo en couleur qui comporte une composante de chrominance avec une sousporteuse de couleur dont la phase change pour des lignes sélectionnées de chaque trame,

caractérisé en ce que ladite ligne de la trame immédiate-

ment précédente se trouve, dans la représentation visuelle, immédiatement au-dessous de la ligne du bloc de données exempt d'erreur qui est écrit dans la première mémoire (34), et la phase de sa sous-porteuse de couleur est synchronisée avec celle de la sous-porteuse de couleur de la ligne du

bloc de données exempt d'erreur qui est écrit.

18. Dispositif selon l'une quelconque des reven-

dications 13 à 17, caractérisé en ce qu'il comporte en outre un circuit (37) qui juge si une erreur contenue dans un bloc de données est corrigible par le code correcteur d'erreur respectif; et en ce que le circuit de commande (39) pour la seconde mémoire (35) interdit l'écriture dans la seconde mémoire de tout bloc de données contenant une erreur qui n'est pas corrigible par le code correcteur

d'erreur respectif.