JPH02299032A - 割込処理制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要　〕 ソフトウェア制御装置に係り、特に割込信号が頻繁に発
生する場合の割込処理制御方式に関し、は割込信号が頻
繁に入力した場合にもシステムの処理性能を低下させる
ことなく、本体処理及び割込処理を行うことを可能とす
る割込処理制御方式の提供を目的とし、 カウンタで一定時間内の複数外部装置からの割込信号の
入力回数をカウントし、カウント数が所定回数を越えた
場合に通常の割込処理を禁止し、ＣＰＵにおいて本体処
理と割込処理を交互に行わせるよう構成する。

〔産業上の利用分野　〕

本発明はソフトウェア制御装置に係り、特に割込信号が
頻繁に発生する場合の割込処理制御方式〔従来の技術　
〕 従来における割込処理を行うシステム構成図を第５図に
示す。図中５１は中央処理装置（ＣＰＵ）、５２は割込
ステータスレジスタ、５３はＡＮＤ回路、５４は割込検
出部、５５は割込禁止レジスタである。

従来のソフトウェア制御装置では、特に割込みに対して
抑止機能はなく、割込みが発生する度にそれに対応する
割込処理を行っていた。

従来の割込処理を第５図を用いて説明する。端子ＩＮよ
り装置Ａからの割込信号が入力する。割込信号は各装置
から各接続線を介して入力され、割込ステータスレジス
タ５２は各割込信号に対応したそれぞれのビットを立て
る構成となっている。

割込ステータスレジスタ５２では装置Ａに対応した部分
のビットを立て（ビットを”ＨＩＩにして）、更に割込
処理要求としてＩＩ　ＨＩＩを出力する。ここで割込禁
止レジスタ５５の出力は、ＣＰＵ５１の立ち上げ時のみ
Ｌ′”でその後は通常″′Ｈ″出力となっているため、
ＡＮＤ回路５３を介してＣＰＵ５１に割込処理要求信号
が入力される。該′。

Ｈ＋＋倍信号入力によりＣＰＵ５１の本体処理は停止さ
れる。

割込検出部５４では前記割込ステータスレジスタ５２の
メモリ内容を読み出すことによって、人力した割込信号
がどの装置からのものかをポーリングにより検出し、Ｃ
ＰＵ５１に対し該装置に対応する割込処理を行わせるも
のである。こうして割込信号に対して、対応する外部装
置の要求に応じた割込処理が行われる。

〔発明が解決しようとする課題　〕

従来の割込処理制御方式では、割込禁止レジスタの出力
がＣＰＵ５１の立ち上げ後は通常″゛Ｈ′′Ｈ′′出力
いる。このため頻繁に割込信号が人力する場合、ＣＰＵ
５１では次々に割込処理制御を行うことになり、本体処
理がなかなかできな（なる。つまり、特に割込みに対し
て抑止機能はないため、割込みが発生する度にそれに対
応する割込処理を行っていた。

そのため、システムの処理性能の低下となったり、時に
は本体処理が全くできずシステムの機能停止を引き起こ
すこともあるという問題を生じていた。

本発明では割込信号が頻繁に入力した場合にもシステム
の処理性能を低下させることな（、本体処理及び割込処
理を行うことを可能とする割込処理制御方式の提供を目
的とする。

〔課題を解決するための手段　〕

本発明の原理図を第１図に示す。本発明では前記目的を
達成するため下、下記方式をとるものである。

通常の割込処理状態にある場合に、カウンタ６で一定時
間内の複数外部装置からの割込信号の入力回数をカウン
トし、カウント数が所定回数を越えた場合に通常の割込
処理を禁止する。そして、同時にタイマ１を起動する。

タイマ動作時にはＣＰＵ８が本体処理を行い、タイマ１
が停止すると割込検出部３で、複数の外部装置からの割
込要求を記憶している割込ステータスレジスタ３の内容
を読み出し、始めの割込要求を検出すると対応する割込
処理をＣＰＵ８に行わせるとともに、再度前記タイマ１
を起動する。この動作の繰り返しにより、ＣＰＵ８にお
いて本体処理と割込処理を交互に行わせる。また、割込
検出部３で割込要求が検出されなくなったところで通常
の割込処理状態に戻すものである。

〔作用　〕

前記手段により、割込信号が頻繁に入力した場合に、通
常の割込処理は禁止される。そして、タイマを起動させ
一定時間ＣＰＵ８に本体処理をさせる。タイマが停止す
ると割込要求を検出し、検出されると対応する割込処理
を行い、再度タイマを起動する。こうしてＣＰＵは、本
体処理と割込処理を交互に行うことができ、割込処理に
追われ本体処理ができないという現象に至ことはなくな
る。よってシステムの処理性能の低下、またシステムダ
ウンといった問題を生じない。

〔実施例　〕

本発明の一実施例を第２図に示す。図中１はタイマ回路
でありタイマ１５．１６を有し、２は割込ステータスレ
ジスタ、３は割込検出部、４は割込禁止レジスタ、５は
割込処理部で比較処理部５８及び発生頻度設定部５９か
らなり、６はカウンタ、８はＣＰＵ、９はＡＮＤ回路、
１１−１〜１１−ｎはインタフェース回路、１０−１〜
Ｉｏｎは外部装置である。

また、割込処理部５の制御フローチャートを第３図に、
更に、割込検出部３の制御フローチャートを第３図に示
す。以下図面を参照して本実施例を詳細に説明する 外部装置１０−１〜１０ｎからの割込要求は、割込信号
が各インタフェース回路１１−１〜１１−ｎを介して割
込ステータスレジスタ２に各々が人力する。該人力をカ
ウンタ６において一定時間内に何回入力するかを計測す
る。この場合タイマ回路１内のタイマ１６から一定時間
ＴＩごとにカウンタ６に対しクリア信号りが出力されて
いるため、一定時間内の入力回数を計測できる。

前記カウンタ６で計測されたカウンタ値信号ｒは割込処
理部５に入力する。

ここで割込処理部５の制御について説明する。

割込処理部５は比較処理部５８及び発生頻度設定部５９
からなる。発生頻度設定部５９では、割込タイマ回路か
らカウンタ６へのクリア信号りの人力周期時間内の割込
信号入力回数限度を設定するものである。また比較処理
部５８はカウンタ６からのカウンタ値と前記発生頻度設
定部５９の設定値を比較し、カンウタ値が設定値を越え
た場合に割込禁止レジスタ４の出力を′Ｌ″にするため
の制御信号ｇを出力するものである。

前記制御信号ｇにより、割込禁止レジスタ４はＩＩ　Ｌ
　１１出力することになり通常の割込処理が禁止され、
一定時間動作するタイマ１５が起動される。

タイマ１５が動作している間は割込処理は行われないた
めＣＰＵ８は本体処理を行う。そして、前記タイマ１５
が停止すると割込検出部３は割込ステータスレジスタ２
の外部装置１０−１〜１０ｎに対応した割込要求を知ら
せるビットを読み出し、割込要求をしている外部装置を
検出し、割込要求ビットを検出すると対応する割込処理
をＣＰＵ８において行う。この時一つの割込処理のみを
行うものである。前記一つの割込処理を終了すると再度
タイマ１５を起動し、ＣＰＵ８はタイマ１５が作動して
いる間再び本体処理を行う。以上の動作の繰り返しによ
り本体処理と割込処理を交互に行う。

前記動作により割込検出部３で割込要求ビットが検出さ
れなくなった場合、割込検出部３から割込禁止レジスタ
４に割込禁止に対するクリア信号ｉを出力する。このク
リア信号ｉにより割込禁止レジスタ４の出力は＋１　Ｈ
ＩＴ比出力なり通常状態に戻ることになる。

次に前記通常の割込処理から・割込処理の禁止状態にな
った場合の割込処理について第３図の制御フローチャー
トを参照して説明する。

まず、始めは通常の割込処理を行なっている。

（Ｓｌ） カウンタ値と設定値を比較する。（Ｓ２）Ｓ２において
カウンタ値のほうが小さい場合には、通常の次の割込信
号によりＣＰＵ８に対しアックし通常の割込処理を行う
。（Ｓ５）Ｓ２においてカウンタ値のほうが大きくなっ
た場合には、割込禁止レジスタ４の出力をＩＩＨ”にす
るよう制御信号ｇを出力する。（Ｓ３）前記動作により
通常の割込処理を禁止するとともにタイマ回路１内のタ
イマ１５を起動する。

（Ｓ４） このタイマ１５が作動している間、割込処理は行われて
いためＣＰＵ８は本体処理を行う。タイマ１５がタイム
アウトすると割込処理要求が割込検出部３で検出されて
いる場合、ＣＰＵ８に対し割込処理を行わせる。（Ｓ５
） 次に割込禁止レジスタ４でＩＩ　Ｌ　１１出力のとき。

つまり通常の割込処理が禁止状態にある時の前記割込検
出部３の制御について第４図の割込検出部の制御フロー
チャートを参照して説明する。

まず、タイマ１５からの起動信号により動作状態となる
。　（Ｓ６） 割込ステータスレデスタ２の外部装置からの割込要求ビ
ットを読み出し、要求があるかどうかを検出する。（Ｓ
７） 最初の割込要求ビットを検出するとＣＰＵ８に対し前記
検出した割込要求ビットに対応した割込処理を行わせる
。（Ｓ８） 前記割込処理が終了すると再度タイマ１５を起動じＳ７
に戻る。Ｓ７において割込要求ピントを検出しない場合
は割込禁止レジスタ４にクリア信号を出力し、その出力
を″゛Ｈ″′Ｈ″′出力、割込禁止状態を解除する。（
Ｓ９） 以上の第２〜４図を参照して説明した動作により、割込
処理要求が頻発した場合の割込処理制御を行うものであ
る。

〔効果　〕

以上本発明では、割込処理要求が頻発した場合に通常の
割込を禁止することにより本体処理を行い且つ割込処理
を抑制しながら行うことになり、処理性能を低下させる
ことなる割込処理を行うことができる。

【図面の簡単な説明】

第１図は本発明の原理構成図、 第２図は本発明における割込処理を行うシステム構成の
一実施例、 第３図は割込処理部の制御フローチャート、第４図は割
込検出部の制御フローチャート、第５図は従来における
割込処理を行うシステム構成図である。 図中 １・・・タイマ回路 ２・・・割込ステータスレジスタ ３・・・割込検出部 ４・・・割込禁止レジタ ５・・・割込処理部 ６・・・カウンタ ８・・・中央処理装置（ＣＰＵ） ９・・・ＡＮＤ回路 本発明の原五県７収図 も　１　図 ＆￥−日日日日−９ミ′あ萄辷４ダｊ 第　２　口 卸Ｊｉさ、処土里部弗゛１卿フローチャート第　３　図 割送検土部奈″制御フローチＶ−ト 箒　４−　図 従来の構成図 第　Ｓ　図

Claims (2)

【特許請求の範囲】
1. （１）外部装置から割込信号が入力した際に、中央処理
   装置の本体処理を停止し、割込要求を出力している前記
   外部装置を検出して、対応する割込処理を行うソフトウ
   ェア制御装置の割込処理制御方式に於いて、 カウンタ（６）で一定時間内の複数外部装置からの割込
   信号の入力回数をカウントし、カウント数が所定回数を
   越えた場合に通常の割込処理を禁止し、ＣＰＵ（８）に
   おいて本体処理と割込処理を交互に行わせることを特徴
   とする割込処理制御方式。
2. （２）請求項１記載の割込処理制御方式に於いて、通常
   の割込処理を禁止した場合に、同時にタイマ（１）を起
   動し、タイマ動作時にはＣＰＵ（８）が本体処理を行い
   、タイマ（１）が停止すると割込検出部（３）で、複数
   の外部装置からの割込要求を記憶している割込ステータ
   スレジスタ（３）の内容を読み出し、始めの割込要求を
   検出すると対応する割込処理をＣＰＵ（８）に行わせる
   とともに、再度前記タイマ（１）を起動するという動作
   の繰り返しにより、ＣＰＵ（８）において本体処理と割
   込処理を交互に行わせ、割込検出部（３）で割込要求が
   検出されなくなったところで通常の割込処理状態に戻す
   ことを特徴とする割込処理制御方式。