JPH0675779A - 割込を発生するための装置および割込を発生するための方法 - Google Patents

割込を発生するための装置および割込を発生するための方法

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JPH0675779A
JPH0675779A JP5152366A JP15236693A JPH0675779A JP H0675779 A JPH0675779 A JP H0675779A JP 5152366 A JP5152366 A JP 5152366A JP 15236693 A JP15236693 A JP 15236693A JP H0675779 A JPH0675779 A JP H0675779A
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マーク・ルエトゥケ
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Abstract

(57)【要約】 【目的】 マスク可能な割込があるハードウエア状況下
でマスクできなくなることを許容する割込イネーブル回
路（４０）を提供する。 【構成】 割込がソフトウエアによってマスクされてい
た場合でもあるハードウエア状況下で割込を可能化する
ための装置は、ソフトウエア状況を示すための構造と、
ハードウエア状況を示すための構造と、双方の前述の構
造に応答して、割込要求信号のアサーションに応答して
割込を発生するための構造とを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
【０００２】
【発明の分野】この発明はプロセッサで実現される割込
コントローラに関し、より特定的に、ソフトウエアによ
ってマスクされ得る割込を有する割込コントローラに関
する。
【０００３】
【先行技術の歴史】プロセッサにおいて、割込はソフト
ウエアルーチン間の制御の転送を可能にする。割込はあ
る内部または外部装置（たとえばタイマ、Ｉ／Ｏ周辺装
置）によってアサートされ、中央処理装置（ＣＰＵ）に
よって受信される割込要求信号によって要求され得る。
ＣＰＵはそのときそれが実行しているどんなルーチンで
もその実行を一時的に中断し、割込サービスルーチンを
実行することによって割込要求に典型的に応答する。割
込サービスルーチンが実行された後、ＣＰＵは割込の間
際の先のソフトウエアルーチンの実行を再開する。
【０００４】前述から、割込の使用によってＣＰＵがタ
イムポーリング装置を無駄にする必要性を排除するよう
な方法で、ＣＰＵがその作業を他の装置の作業と統合で
きることが理解される。また、割込はあるルーチンの処
理が外部事象に対して正確に時間決めされなければなら
ない多くのアプリケーションにおいて有用である。
【０００５】プロセッサは一般にソフトウエアによる割
込を不能化する能力を備える。割込は「マスキング」技
術によってＣＰＵによって選択的に不能化され得る。こ
れは各割込要求ラインを有する割込イネーブルフリップ
フロップを使用することによって通常達成される。フリ
ップフロップがソフトウエアによって１に設定されてい
る場合、フリップフロップは関連のある割込要求ライン
の後続のアサーションがＣＰＵによって認識されること
を許容する。フリップフロップがソフトウエアによって
クリアされた場合、割込要求は「マスク」され、後続の
アサーションはＣＰＵによって認識されない。
【０００６】アドバンスト・マイクロ・ディバイシズ
（Advanced Micro Devices）８０５１マイクロコントロ
ーラファミリィに属するもののようないくつかのプロセ
ッサは、いつでも任意の数のその割込をマスクする能力
を備える。すべての割込をマスクする能力は、たとえば
クリティカルなソフトウエアルーチンの割込を回避す
る、またはＣＰＵがそれをサービスする用意ができるま
で装置からの要求を無視することをＣＰＵに許容する際
に有用であるかもしれない。しかしながら、マスクする
ことができない割込が必要とされるときがあるかもしれ
ない。１つのそのようなときは８０５１マイクロコント
ローラがそのアイドルモードにある場合である。
【０００７】８０５１マイクロコントローラのアイドル
モードは内部クロック信号をそのＣＰＵにゲートオフす
ることによって消費電力を低減する手段を提供する。そ
の標準的な構成において、８０５１マイクロコントロー
ラはそのアイドルモードの終結をハードウエアリセット
によって、または任意の可能化された割込の起動のいず
れかによって可能にする。しかしながら、８０５１マイ
クロコントローラのいくつかの構成において、ハードウ
エアリセット機構は利用可能ではない。ハードウエアリ
セット機構が利用可能であるとしても、それはアイドル
モードを残す手段としてはしばしば望ましくない、なぜ
ならそれはコンピュータを再び初期化し、それによって
その時点までに行なわれた作業の多くを失うからであ
る。したがって、８０５１マイクロコントローラがアイ
ドルモードになったときに少なくとも１つの割込をマス
クされないままにしておくことは、必要でないとして
も、しばしば望ましく、それによってマイクロコントロ
ーラは割込要求のアサーションによってアイドルモード
から退出することが可能である。
【０００８】当業者はこれまで８０５１マイクロコント
ローラのアイドルモードのような状態に入ったときにマ
スクされていない割込を与える際に問題に遭遇してき
た。ソフトウエアはそのようなマスクされない割込を与
える確実な方法ではないことは既知である。現在のソフ
トウエアの複雑さのために、プログラマーにとってそれ
によってコンピュータがアイドルモードのような状態に
入るかもしれないすべての可能な経路を説明することは
困難である。また、マイクロプロセッサはソフトウエア
エラーまたは外部ノイズによって生じるソフトウエアの
誤実行によって不注意にそのような状態になり得る。一
方、永久にマスクすることができない割込を与えること
は、上に論じられたように、あるときにすべての割込を
マスクする必要性があるために望ましい方法ではない。
【０００９】前述に基づいて、すべての割込をマスクさ
せる能力を備えることはプロセッサにとって利益となり
得ることが理解されるはずである。しかしながら、プロ
セッサは割込によってのみ退出することが可能なある状
態になり得る。もしすべての割込がそのような状態に入
るとマスクされてしまえば、コンピュータは「致命的な
包囲」に捕われる、つまり、コンピュータはその状態か
ら退出する方法を持たなくなるであろう。今まで多くの
ステップがこの問題に対処するために取られてきたが、
それに対処する際に非常に効果的な割込コントローラの
ための装置または方法はまだ開発されていない。したが
って、そのような装置または方法がまだ開発されていな
いことが先行技術の欠点および欠陥であることが理解さ
れるはずである。
【００１０】
【発明の概要】この発明は先行技術の欠点および欠陥を
克服するものであり、それはそのとき割込がマスクでき
なくなる、ハードウエアによって命令される、ある状況
下を除く任意のときに、ソフトウエアによって割込が可
能化および不能化されることを許容することができる割
込イネーブル回路を提供することである。割込イネーブ
ル回路はソフトウエア状況を示すための構造と、ハード
ウエア状況を示すための構造と、両方の前述の構造に応
答して、割込要求信号のアサーションがあると割込を発
生するための構造とを含む。ある実施例において、割込
はハードウエア状況が示されたときに、ソフトウエア状
況にかかわりなくアサートされる。割込を発生するため
の構造は、ソフトウエア状況およびハードウエア状況に
応答して割込を可能化するための構造と、割込要求がア
サートされ、かつ割込が可能化された場合にのみ割込を
アサートするための構造とを含み得る。
【００１１】ソフトウエア状況を示すための構造はソフ
トウエアイネーブル信号を出力するプログラマブルレジ
スタを含み得る。ハードウエア状況を示すための構造
は、プロセッサが８０５１マイクロコントローラのアイ
ドルモードのような特定の状態にある場合に、ハードウ
エアイネーブル信号を出力するハードウエア回路であっ
てもよい。他の実施例において、ハードウエア回路は外
部信号がアサートされた場合にハードウエアイネーブル
信号を出力し得る。さらに他の実施例において、ハード
ウエア状況を示すための構造は前述のハードウエア回路
タイプの双方を含み得る。
【００１２】割込を可能化するための構造はハードウエ
アイネーブル信号とソフトウエアイネーブル信号との双
方を受信し、組合わされたイネーブル信号を出力するＯ
Ｒゲートを含み得る。
【００１３】割込をアサートするための構造は組合わさ
れたイネーブル信号と割込要求信号とを受信し、割込信
号を出力するＡＮＤゲートを含み得る。
【００１４】さらに、この発明はソフトウエアによって
不能化された割込を発生するための方法を提供する。こ
の発明によって提供された方法は特定のハードウエア状
況を示すステップと、特定のソフトウエア状況を示すス
テップと、もしハードウエア状況が示されれば、ソフト
ウエア状況に関係なく割込要求信号のアサーションに応
答して割込を発生するステップとを含む。
【００１５】したがって、この発明の目的は、マスクす
ることが可能な割込があるハードウエア状況下でマスク
することができないようになることを許容する割込イネ
ーブル回路を提供することである。
【００１６】この発明の他の目的は、あるプロセッサ状
態から退出する手段としてハードウエアリセットの代替
物を与えることによって不必要な情報の損失から保護す
ることである。
【００１７】この発明の他の目的は、すべての割込があ
る状態へのエントリのときにソフトウエアによってマス
クされたためにプロセッサがある状態にロックされる可
能性を妨げることである。
【００１８】この発明の他の目的、利点および新規の特
徴は添付の図面とともに考慮される発明の以下の詳細な
説明から明らかになるであろう。
【００１９】
【好ましい実施例の詳細な説明】ここで図面を参照し
て、図１に示されるのは、マイクロコントローラのアド
バンスト・マイクロ・ディバイシス８０５１ファミリィ
に属する装置に組込まれた割込イネーブル回路２であ
る。図１に示される割込イネーブル回路２は、反転され
てライン４上で導通される割込要求信号ＩＮＴ０になる
外部割込要求ＩＮＴ０／を受信する。割込要求信号ＩＮ
Ｔ０はそれからＡＮＤゲート６に進められ、それもまた
ライン８上のSOFTWARE ENABLE 信号を受信する。ＡＮＤ
ゲート６の出力はラッチ１０の入力に導通される。この
ラッチ１０は割込フラグＩＥＯとして機能する。ラッチ
はライン１２を経てマシンサイクルごとに１回プロセッ
サによってサンプリングされる。フラグがサンプリング
されたときにセット状況であれば、プロセッサの割込シ
ステムは一時的に制御をプロセッサを介して適切な割込
サービスルーチンに転送してもよい。
【００２０】割込イネーブル回路２は外部割込要求信号
ＩＮＴ０／のアサーションに応答して、もしその割込が
可能化されていたら割込を発生するように動作する。割
込の可能化および不能化はソフトウエアによって制御さ
れ、割込イネーブルレジスタがビット０をセットまたは
クリアすることによってもたらされる。
【００２１】割込イネーブルレジスタはビットアドレス
指定可能であり、以下のように記載される。
【００２２】
【表１】
【００２３】もしビットがクリアされれば、対応する割
込は不能化される。もしビットがセットされれば、対応
する割込は可能化される。また、イネーブル割込レジス
タの記載からわかるように、８０５１マイクロコントロ
ーラによって与えられるすべての割込は、割込イネーブ
ルレジスタのビット７をクリアすることによって不能化
され得る。
【００２４】割込イネーブルレジスタのビット０かビッ
ト７のいずれかをクリアすることによって、ライン８上
のSOFTWARE ENABLE 信号はアサートされる。図１から、
イネーブル信号はライン４上の割込要求信号とＡＮＤ処
理されることがわかる。このように、ライン８上のSOFT
WARE ENABLE 信号がハイである場合、ライン４上のＩＮ
Ｔ０のアサーションはラッチ１０をセットし、それによ
って割込を発生する。もしライン８上のSOFTWARE ENABL
E 信号がローであれば、割込はマスクされる。ＩＮＴ０
のアサーションはラッチ１０に影響を及ぼさず、かつゆ
えに割込を発生しない。
【００２５】当該技術分野で既知の多くの他の装置と同
様８０５１ファミリィのマイクロコントローラは、マイ
クロコントローラによって与えられたすべての割込をマ
スクする能力を有する。以前に論じられたように、この
能力はたとえばクリティカルなソフトウエアルーチンの
間の所望されない割込を防ぐ際に有用であると当業者に
よって考えられる。しかしながら、プロセッサが可能化
された割込が要求され得るある状態に入るときに問題を
引起こすのもまさにこの能力である。そのような状態の
一例は発明の背景のセクションで前に論じられたアイド
ルモードである。もしすべての割込がプロセッサがアイ
ドルモードに入ったときに不能化されれば、アイドルモ
ードを終結させる唯一の手段はハードウエアリセットに
よるものである。ハードウエアリセットはプロセッサを
再び初期化し、それによってその時点までに蓄積された
すべてのデータを失わせるので、望ましくない。ハード
ウエアリセットが利用可能なオプションではないアプリ
ケーションにおいて、プロセッサは致命的な包囲状態に
される。このように、プロセッサがアイドルモードのよ
うな、割込が可能化されたままであるある状態にあると
きを除いて、すべてのときにマスクされることができる
割込を与えることは有益であろう。
【００２６】図２はこの発明の教示に従う割込イネーブ
ル回路であり、それはソフトウエアによってマスクされ
得るが、プロセッサがアイドルモードにある間はマスク
することができない割込になる割込を与える。図１に示
される割込イネーブル回路２に対して、IDLE INDICATOR
CIRCUIT２２が付加され、それはプロセッサがアイドル
モードにある間にライン２４上のＩＤＬＥ信号をアサー
トする。ライン２４上のＩＤＬＥ信号はＯＲゲート２８
によってライン２６上のSOFTWARE ENABLE 信号とともに
受信される。ＯＲゲート２８の出力はそれから割込要求
信号ＩＮＴ０とＡＮＤ処理される。前と同様に、ＡＮＤ
ゲート６の出力は割込フラグＩＥＯとして機能するラッ
チ１０に進められる。
【００２７】プロセッサがアイドルモードに入ると、ID
LE INDICATOR CIRCUIT２２はライン２４上のＩＤＬＥ信
号をアサートし、ひいてはＯＲゲート２８の出力をライ
ン２６上のSOFTWARE ENABLE 信号の状態にかかわりなく
ハイにする。ＯＲゲート出力２８がハイレベルのままで
ある限り、ライン４上の割込要求信号ＩＮＴ０のアサー
ションはラッチ１０をセットし、かつゆえに割込を発生
する。ＩＤＬＥ信号、かつゆえにＯＲゲート２８の出力
はプロセッサがＩＤＬＥ状態のままである限りハイのま
まである。したがって、プロセッサがＩＤＬＥモードで
ある間、割込要求信号ＩＮＴ０のアサーションは割込フ
ラグＩＥＯをセットし、割込がたとえソフトウエアによ
ってマスクされたとしてもプロセッサによって認識され
得る。プロセッサがアイドルモードにない場合、ライン
２４上のＩＤＬＥ信号はローのままであり、割込の可能
化および不能化はライン２６上のSOFTWARE ENABLE 信号
によって決定される。
【００２８】前述に基づいて、この発明がソフトウエア
制御によって不能化および可能化され得る割込がそれを
介してあるハードウエア状況下でマスクできなくなる割
込イネーブル回路を提供することがここで理解されるか
もしれない。この発明の教示に従う割込イネーブル回路
の実施例は、ソフトウエア状況を示すための構造と、ハ
ードウエア状況を示すための構造と、両方の前述の構造
に応答して、割込要求信号のアサーションがあると割込
を発生するための構造とを含み得る。いくつかの実施例
において、ソフトウエア状況を示すための構造はソフト
ウエアイネーブル信号を出力するプログラマブルレジス
タと、プロセッサがアイドルモードにある場合、ＩＤＬ
Ｅ信号のようなハードウエアイネーブル信号を出力する
ハードウエア回路をハードウエア状況が含み得ることを
示すための構造とを含む。割込を発生するための構造は
ソフトウエアイネーブル信号とハードウエアイネーブル
信号とを受信し、かつ組合わされたイネーブル信号を出
力するＯＲゲートと、組合わされたイネーブル信号と割
込要求信号とを受信し、かつ割込フラグをセットする信
号を出力するＡＮＤゲートとを含み得る。
【００２９】この発明の他の可能な実施例は図３および
図４に示され得る。図３において、図２に示されたIDLE
INDICATOR CIRCUIT２２およびライン２４上のその関連
ＩＤＬＥ信号はプロセッサの外部で発生され、ライン３
２上で受信されるEXTERNAL SIGNAL によって取って代わ
られる。このような実施例において、割込はライン３２
上のEXTERNAL SIGNAL がアサートされない限りソフトウ
エアによってマスクすることができるままである。EXTE
RNAL SIGNAL がアサートされたままである間、割込は割
込を不能化しようとするソフトウエアにかかわらず、可
能化されたままである。
【００３０】図４の割込イネーブル回路は図２および図
３に示される回路を組合わせるこの発明の実施例を示
す。ＯＲゲート２８はここでライン２６上のSOFTWARE E
NABLE信号とともに、ライン３２上のEXTERNAL SIGNAL
およびIDLE INDICATOR CIRCUIT２２から受信されたライ
ン２４上のＩＤＬＥ信号を受信する。EXTERNAL SIGNAL
およびＩＤＬＥ信号がともにローのままである間、割込
の可能化および不能化はソフトウエア制御下のままであ
る。しかしながら、ＩＤＬＥ信号がアサートされた場合
か、またはEXTERNAL SIGNAL がアサートされた場合のい
ずれかの場合に、割込はソフトウエアによって可能化さ
れマスクすることができなくなる。
【００３１】前述の説明はこの発明のある特定の実施例
を示したにすぎない。しかしながら、当業者は多くの修
正および変形がこの発明の精神および範囲から実質的に
逸脱することなく行なわれ得ることを認識するであろ
う。したがって、ここに説明される発明の形は例証のみ
であり、この発明の範囲に対する制限として意図されな
いことははっきりと理解されなければならない。
【００３２】さらに、この発明の割込イネーブル回路は
様々なシステムにおいて実現され得ることが理解されな
ければならない。たとえば、図５および図６は図２に示
された割込イネーブル回路を有する８０５１マイクロコ
ントローラを含む集積回路のブロック図を示す。この発
明の割込イネーブル回路は、すべての割込が不能化され
た状態で遮断モードにＩＣが入ることに対するセーフガ
ードのようなアプリケーションで有益である。ＩＣの遮
断モード能力に関する詳細は「遮断モードが可能なクロ
ック発生器およびクロック発生方法（CLOCK GENERATOR
CAPABLE OF SHUT-DOWN MODE AND CLOCK GENERATION MET
HOD ）」と題された関連事件で詳細に記載される。８０
５１マイクロコントローラはＩＣが遮断モードにプログ
ラムされた場合典型的にアイドルモードにプログラムさ
れる。もしＩＣが遮断モードであり、マイクロコントロ
ーラがアイドルモードであれば、マイクロコントローラ
の割込マスクビットの状態（割込イネーブルレジスタビ
ット７、２および０）は無視され、ＩＮＴ０／およびＩ
ＮＴ１／割込を可能化する。遮断モードはリセット、キ
ーパッドスキャナからの任意のキーダウン表示または任
意のマスクされていない割込によって終結され得る。こ
れらの状況のすべては割込要求が発生されることを引起
こす。一旦ＩＣが遮断モードから退出すれば、割込要求
は外部割込ＩＮＴ０／かＩＮＴ１／のいずれかとしてマ
イクロコントローラに発生される。マイクロコントロー
ラはこの発明の割込イネーブル回路を実現するので、割
込要求は、たとえそれらがマイクロコントローラがアイ
ドルモードに入ったときにソフトウエアによってマスク
されたとしても、マイクロコントローラによって認識さ
れるであろう。このように、マイクロコントローラは割
込要求の結果としてアイドル状態のままでいることを許
容される。
【００３３】さらに、図５および図６のＩＣはコードレ
ス電話で動作し得る。図７および図８はコードレス電話
の送受話器および本体にそれぞれ組込まれ得る。これら
の実現化例は様々な関連事件、特に「集積回路および集
積回路を使用するコードレス電話（INTEGRATED CIRCUIT
AND CORDLESS TELEPHONE USING THE INTEGRATED CIRCU
IT）」と題された事件で詳細に記載される。
【００３４】明らかに、数多くの修正および変形が上の
教示に鑑みて可能である。したがって、前掲の特許請求
の範囲内で、この発明は上に特定的に記載されたのとは
違う態様で実行され得る。
【図面の簡単な説明】
【図１】先行技術に従う割込イネーブル回路を示す図で
ある。
【図２】この発明の教示に従う、アイドル状態表示に応
答する割込イネーブル回路の実施例を示す図である。
【図３】この発明の教示に従う、外部信号に応答する割
込イネーブル回路の実施例の図である。
【図４】この発明の教示に従う、アイドル状態表示およ
び外部信号に応答する割込イネーブル回路の実施例の図
である。
【図５】この発明の教示に従う割込イネーブル回路を採
用する８０５１マイクロコントローラを含む集積回路の
ブロック図である。
【図６】この発明の教示に従う割込イネーブル回路を採
用する８０５１マイクロコントローラを含む集積回路の
ブロック図である。
【図７】図５および図６の集積回路を採用するコードレ
ス電話の送受話器のブロック図である。
【図８】図５および図６の集積回路を採用するコードレ
ス電話の本体のブロック図である。
【符号の説明】
６ ＡＮＤゲート １０ ラッチ ２２ ＩＤＬＥ ＩＮＤＩＣＡＴＯＲ ＣＩＲＣＵＩＴ ２８ ＯＲゲート ４０ 割込イネーブル回路
フロントページの続き (72)発明者 マーク・ルエトゥケ アメリカ合衆国、78617 テキサス州、デ ル・バリェ、ボックス・646、アール・テ ィ・１ (72)発明者 デイル・イー・グリック アメリカ合衆国、78748 テキサス州、オ ースティン、フェスタス・ドライブ、3122

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 割込を発生するための装置であって、前
    記割込は割込要求信号のアサーションによって要求さ
    れ、前記装置はソフトウエア状況を示すための手段と、 ハードウエア状況を示すための手段と、さらに前記割込
    要求信号のアサーションに応答して前記割込を発生する
    ための手段とを含み、前記発生手段は前記ソフトウエア
    状況および前記ハードウエア状況に応答する、装置。
  2. 【請求項２】 前記発生手段は前記割込要求がアサート
    され、前記ハードウエア状況が示された場合に、前記ソ
    フトウエア状況にかかわりなく前記割込を発生する、請
    求項１に記載の装置。
  3. 【請求項３】 前記発生手段は前記ソフトウエア状況お
    よび前記ハードウエア状況に応答して前記割込を可能化
    するための手段と、さらに前記割込要求がアサートさ
    れ、前記割込が可能化された場合に前記割込をアサート
    し、前記割込要求がアサートされ、前記割込が可能化さ
    れない場合に前記割込をアサートしないための手段とを
    含む、請求項２に記載の装置。
  4. 【請求項４】 前記ソフトウエア状況を示すための前記
    手段はソフトウエアイネーブル信号を出力するプログラ
    マブルレジスタを含む、請求項３に記載の装置。
  5. 【請求項５】 前記ハードウエア状況を示すための前記
    手段は少なくとも１つのハードウエア回路を含み、前記
    少なくとも１つのハードウエア回路の各々はハードウエ
    アイネーブル信号を出力する、請求項４に記載の装置。
  6. 【請求項６】 前記割込を可能化するための前記手段は
    前記ソフトウエアイネーブル信号と前記ハードウエアイ
    ネーブル信号とを受信し、組合わされたイネーブル信号
    を出力するＯＲゲートを含む、請求項５に記載の装置。
  7. 【請求項７】 前記アサートするための手段は前記組合
    わされたイネーブル信号と前記割込要求信号とを受信
    し、前記割込を出力するＡＮＤゲートを含む、請求項６
    に記載の装置。
  8. 【請求項８】 前記装置はプロセッサに含まれ、前記少
    なくとも１つのハードウエア回路は前記プロセッサが特
    定の状態にある場合に前記ハードウエアイネーブル信号
    をアサートする、請求項７に記載の装置。
  9. 【請求項９】 前記特定の状態はアイドルモードを含
    む、請求項８に記載の装置。
  10. 【請求項１０】 前記装置はプロセッサに含まれ、前記
    少なくとも１つのハードウエア回路は前記プロセッサの
    外部で発生された外部イネーブル信号に応答して前記ハ
    ードウエアイネーブル信号をアサートする、請求項７に
    記載の装置。
  11. 【請求項１１】 前記少なくとも１つのハードウエア回
    路はさらに前記プロセッサの外部で発生された外部イネ
    ーブル信号に応答して前記ハードウエアイネーブル信号
    を発生する、請求項８に記載の装置。
  12. 【請求項１２】 割込を発生するための方法であって、
    前記割込は割込要求信号のアサーションによって要求さ
    れ、前記方法はハードウエア状況を示すステップと、 ソフトウエア状況を示すステップと、さらに前記割込要
    求信号に応答して前記割込を発生するステップとを含
    み、前記発生するステップは前記ソフトウエア状況およ
    び前記ハードウエア状況に依存する、方法。
  13. 【請求項１３】 前記発生するステップは前記割込要求
    がアサートされ、前記ハードウエア状況が示された場
    合、前記ソフトウエア状況にかかわりなく前記割込を発
    生するステップを含む、請求項１２に記載の方法。
  14. 【請求項１４】 前記発生するステップは前記ソフトウ
    エア状況および前記ハードウエア状況に応答して前記割
    込を可能化するステップと、さらに前記割込要求がアサ
    ートされ、前記割込が可能化された場合に前記割込をア
    サートし、前記割込要求がアサートされ、前記割込が可
    能化されない場合に前記割込をアサートしないステップ
    とを含む、請求項１３に記載の方法。
  15. 【請求項１５】 前記ソフトウエア状況を示すステップ
    はソフトウエアイネーブル信号を出力するプログラマブ
    ルレジスタによって実行される、請求項１４に記載の方
    法。
  16. 【請求項１６】 前記ハードウエア状況を示す前記ステ
    ップは少なくとも１つのハードウエア回路によって実行
    され、前記少なくとも１つのハードウエア回路の各々は
    ハードウエアイネーブル信号を出力する、請求項１５に
    記載の方法。
  17. 【請求項１７】 前記割込を可能化する前記ステップは
    前記ソフトウエアイネーブル信号と前記ハードウエアイ
    ネーブル信号とを受信し、組合わされたイネーブル信号
    を出力するＯＲゲートによって実行される、請求項１６
    に記載の方法。
  18. 【請求項１８】 前記アサートするステップは前記組合
    わされたイネーブル信号と前記割込要求信号とを受信
    し、前記割込を出力するＡＮＤゲートによって実行され
    る、請求項１７に記載の方法。
  19. 【請求項１９】 前記割込はプロセッサによって受信さ
    れ、前記少なくとも１つのハードウエア回路は前記プロ
    セッサが特定の状態にある場合にハードウエアイネーブ
    ル信号をアサートする、請求項１８に記載の方法。
  20. 【請求項２０】 前記特定の状態はアイドルモードであ
    る、請求項１９に記載の方法。
  21. 【請求項２１】 前記割込はプロセッサによって受信さ
    れ、前記少なくとも１つのハードウエア回路は前記プロ
    セッサの外部から発生された外部イネーブル信号に応答
    して前記ハードウエアイネーブル信号をアサートする、
    請求項１８に記載の方法。
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