JP2005221566A - 表示コントローラ、表示システム及び表示制御方法 - Google Patents
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Abstract
【課題】 リフレッシュレートの高い表示パネルを駆動するための表示データを表示コントローラに供給するホスト側の処理負荷を軽減する表示コントローラ、表示システム及び表示制御方法を提供する。
【解決手段】 表示コントローラ５４０は、ホストから供給された表示データを少なくとも１垂直走査期間分記憶するフレームメモリ２３０と、１垂直走査期間を単位にホストに出力する割り込み信号の出力周期が設定される割り込み出力周期設定レジスタ２５２と、割り込み出力周期設定レジスタ２５２に設定された出力周期のパルスを有する割り込み信号をホストに対して出力する割り込み信号生成部２１２とを含む。表示コントローラ５４０は、割り込み信号に対応してホストから供給される表示データをフレームメモリ２３０に記憶し、フレームメモリ２３０から所定の読み出し周期で読み出して表示データをデータドライバ５２０に対して供給する。
【選択図】 図８
【解決手段】 表示コントローラ５４０は、ホストから供給された表示データを少なくとも１垂直走査期間分記憶するフレームメモリ２３０と、１垂直走査期間を単位にホストに出力する割り込み信号の出力周期が設定される割り込み出力周期設定レジスタ２５２と、割り込み出力周期設定レジスタ２５２に設定された出力周期のパルスを有する割り込み信号をホストに対して出力する割り込み信号生成部２１２とを含む。表示コントローラ５４０は、割り込み信号に対応してホストから供給される表示データをフレームメモリ２３０に記憶し、フレームメモリ２３０から所定の読み出し周期で読み出して表示データをデータドライバ５２０に対して供給する。
【選択図】 図８
Description
本発明は、表示コントローラ、表示システム及び表示制御方法に関する。
近年、ＥＬ（electroluminescence）素子を用いた表示デバイスが注目されている。特
に有機材料の薄膜により形成されたＥＬ素子を有する有機ＥＬパネルは、自発光型であるためバックライトが不要となり広視野角を実現する。また、液晶パネルと比較すると高速応答であるため、簡素な構成でカラー動画表示を容易に実現できるようになる。
に有機材料の薄膜により形成されたＥＬ素子を有する有機ＥＬパネルは、自発光型であるためバックライトが不要となり広視野角を実現する。また、液晶パネルと比較すると高速応答であるため、簡素な構成でカラー動画表示を容易に実現できるようになる。
このような有機ＥＬパネルは、液晶パネルと同様に単純マトリクス型とアクティブマトリクス型とがある。単純マトリクス型の有機ＥＬパネルを駆動する場合、パルス幅変調（Pulse Width Modulation：以下ＰＷＭと略す）により階調制御を行うことができる。表示コントローラは、ホストから供給された表示データを所定の読み出しタイミングで、有機ＥＬパネルを駆動するドライバに対して出力すると共に、表示制御信号を出力して階調制御を行う。
特開平１１−７３１５９号公報
上述のように有機ＥＬパネルを構成するＥＬ素子は、液晶パネルを構成する液晶素子に比べて応答速度が速いという特性を有する。そのため液晶パネルのリフレッシュレートが例えば６０ヘルツであるのに対し、有機ＥＬパネルのリフレッシュレートが例えば１６０ヘルツとなる。従って、有機ＥＬパネルを駆動するデータドライバは、例えば毎秒１６０回、表示データを読み出し、該表示データに基づいて有機ＥＬパネルのデータ線を駆動する必要がある。
ところが、動画像を表示させる場合には、人間の眼に最適な１５ヘルツや２０ヘルツのレートで表示画像が変化すればよい。この場合、データドライバは、例えば同じ表示データを１０回繰り返し用いることで、１６ヘルツで動画像を表示させることができる。
データドライバに対して表示データ等を供給する表示コントローラは、例えば１垂直走査期間分の表示データを記憶するフレームメモリを有し、ホストから表示データが記憶される。ホストは、１６０ヘルツのレートで１フレーム（１垂直走査期間）分の表示データを書き換えることができないため、フレーム数をカウントして所定のフレーム周期で表示データを表示コントローラに対して供給するようにしていた。そのため、ホスト側の処理負荷が余計にかかっていた。
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、リフレッシュレートの高い表示パネルを駆動するための表示データを表示コントローラに供給するホスト側の処理負荷を軽減する表示コントローラ、表示システム及び表示制御方法を提供することにある。
上記課題を解決するために本発明は、複数の走査線及び複数のデータ線を有する表示パネルを表示データに基づいて駆動するデータドライバに対し、該表示データを供給する表示コントローラであって、ホストから供給された表示データを少なくとも１垂直走査期間分記憶するフレームメモリと、１垂直走査期間を単位として前記ホストに出力する割り込み信号の出力周期が設定される割り込み出力周期設定レジスタと、前記割り込み出力周期設定レジスタに設定された出力周期のパルスを有する第１の割り込み信号を、前記割り込み信号として前記ホストに対して出力する割り込み信号生成部とを含み、前記割り込み信号に対応して前記ホストから供給される表示データを前記フレームメモリに記憶し、前記フレームメモリから所定の読み出し周期で表示データを読み出して、該表示データを前記データドライバに対して供給する表示コントローラに関係する。
本発明においては、ホストから供給される表示データをデータドライバに出力する表示コントローラが、１垂直走査期間を単位としてホストに出力する割り込み信号の出力周期が設定される割り込み出力周期設定レジスタを含む。表示コントローラは、ホストに対して割り込み出力周期設定レジスタに設定された出力周期のパルスを有する割り込み信号を出力する。そして、該割り込み信号に対応してホストから供給される表示データをフレームメモリに記憶し、フレームメモリから所定の読み出し周期で表示データを読み出してデータドライバに対して供給するようにしている。こうすることで、ホストは、垂直走査期間ごとに表示データを書き込まないようにするためにデータドライバ等によって表示制御されるフレーム数をカウントする必要がなくなり、ホストの処理負荷を軽減できる。しかも、表示コントローラの表示データの読み出し制御と同期を取ることなく、ホストが割り込み信号に応答して表示データを出力するだけでよいのでホストの制御を簡素化できる。
また本発明に係る表示コントローラでは、前記割り込み信号をパルス出力するかレベル出力するかを選択するための割り込み出力設定レジスタを含み、前記割り込み信号生成部が、前回のアクティブの変化タイミングを基準に、前記割り込み出力周期設定レジスタに設定された出力周期が経過したときにアクティブに設定され、かつ前記ホストによって解除される第２の割り込み信号を生成し、前記割り込み出力設定レジスタの設定値に基づいて、前記第１又は第２の割り込み信号を、前記割り込み信号として前記ホストに対して出力することができる。
また本発明に係る表示コントローラでは、前記割り込み信号生成部が、前記ホストによる解除タイミングを基準に、前記割り込み出力周期設定レジスタに設定された出力周期が経過したときにアクティブに設定される前記第２の割り込み信号を生成することができる。
本発明によれば、パルス出力の割り込み信号又はホストが解除可能なレベル出力の割り込み信号を選択できるため、ホストに応じた割り込み信号を出力できる。
また本発明に係る表示コントローラでは、前記割り込み信号の出力のイネーブル設定を行う割り込み出力イネーブル設定レジスタを含み、前記割り込み信号生成部が、前記割り込み出力イネーブル設定レジスタによりイネーブルに設定されたときには、前記割り込み信号を前記ホストに対して出力し、前記割り込み出力イネーブル設定レジスタによりディセーブルに設定されたときには、前記割り込み信号の出力をマスクすることができる。
本発明によれば、割り込み信号をマスクするようにしたので、不要な割り込み処理の実効を省略できるようになる。
また本発明に係る表示コントローラでは、前記読み出し周期が、前記１垂直走査期間より長い期間であってもよい。
フレームメモリからの読み出し周期が、１垂直走査期間より長い期間であるとき、各垂直走査期間ごとに表示データをフレームメモリに書き込むことが困難である。このような場合に特にホストがデータドライバ等によって表示制御されるフレーム数をカウントする必要が生じるが、本発明によれば、カウント処理が不要となりホストの処理負荷を軽減できる。従って、その分の処理能力を他の処理に費やせるようになる。
また本発明は、複数の走査線と、複数のデータ線と、各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１とによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、前記複数の走査線を走査する走査ドライバと、前記複数のデータ線を駆動するデータドライバと、上記のいずれか記載の表示コントローラとを含み、前記表示コントローラが、ホストに対して割り込み信号を出力し、前記割り込み信号に対応して前記ホストから供給される表示データを前記フレームメモリに記憶し、前記フレームメモリから所定の読み出し周期で表示データを読み出して、該表示データを前記データドライバに対して出力する表示システムに関係する。
本発明によれば、ホストの処理を簡素な構成で軽減できる表示システムを提供できる。
また本発明は、複数の走査線及び複数のデータ線を有する表示パネルを表示データに基づいて駆動するデータドライバに対し、該表示データを供給するための表示制御方法であって、１垂直走査期間を単位とした出力周期でホストに対して割り込み信号を出力し、該割り込み信号に対応して前記ホストから供給される表示データを受け付け、該表示データを少なくとも１垂直走査期間分フレームメモリに記憶し、前記フレームメモリから所定の読み出し周期で表示データを読み出して、該表示データを前記データドライバに対して供給する表示制御方法に関係する。
また本発明に係る表示制御方法では、前記読み出し周期が、前記１垂直走査期間より長い期間であってもよい。
以下、本発明の実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。
１． 表示システム
図１に表示システムの構成例のブロック図を示す。
図１に表示システムの構成例のブロック図を示す。
表示システム５００は、有機ＥＬパネル（広義には表示パネル）５１０、データドライバ５２０、走査ドライバ５３０、表示コントローラ５４０を含む。なお表示システム５００にこれらのすべての回路ブロックを含める必要はなく、その一部の回路ブロックを省略する構成にしてもよい。また表示システム５００は、ホスト５５０を含むように構成してもよい。
有機ＥＬパネル５１０は単純マトリクス型である。図１では有機ＥＬパネル５１０の電気的な構成を示している。即ち、有機ＥＬパネル５１０は、複数の走査線（狭義には陰極）と、複数のデータ線（狭義には陽極）と、各有機ＥＬ素子（広義にはエレクトロルミネセンス素子。更に広義には表示素子）が各走査線及び各データ線に接続される複数の有機ＥＬ素子とを含む。
より具体的には、有機ＥＬパネルは、ガラス基板に形成される。このガラス基板には、図１のＸ方向に複数配列されそれぞれＹ方向に伸びるデータ線ＤＬ１〜ＤＬｘ（ｘは２以上の整数）が形成される。また、このガラス基板の上には、データ線と交差するように、図１のＹ方向に複数配列されそれぞれＸ方向に伸びる走査線ＧＬ１〜ＧＬｙ（ｙは２以上の整数）が形成される。１画素がＲ成分、Ｇ成分、Ｂ成分の３つの色成分により構成される場合、Ｒ成分用のデータ線、Ｇ成分用のデータ線、及びＢ成分用のデータ線を１組として、有機ＥＬパネル５１０には、複数組のデータ線が配列される。
そしてデータ線ＤＬｊ（１≦ｊ≦ｘ、ｊは整数）と走査線ＧＬｋ（１≦ｋ≦ｙ、ｋは整数）との交差点に対応する位置に、有機ＥＬ素子が形成される。従って、各有機ＥＬ素子が、複数の走査線のいずれか１つと複数のデータ線のいずれか１とによって特定される。
図２に、有機ＥＬ素子の構造の説明図を示す。
有機ＥＬ素子では、ガラス基板６００に、データ線として設けられる陽極６０２となる透明電極（例えばＩＴＯ（Indium Thin Oxide））が形成される。陽極６０２の上方には、走査線として設けられる陰極６０４が形成される。そして、陽極６０２と陰極６０４との間に、発光層等を含む有機層が形成される。
有機層は、陽極６０２の上面に形成された正孔輸送層６０６と、正孔輸送層６０６の上面に形成された発光層６０８と、発光層６０８と陰極６０４との間に形成された電子輸送層６１０とを有する。
データ線と走査線との間の電位差を与えると、即ち陽極６０２と陰極６０４との間に電位差を与えると、陽極６０２からの正孔と陰極６０４からの電子とが発光層６０８内で再結合する。このとき発生したエネルギーにより発光層６０８の分子が励起状態となり、基底状態に戻るときに放出されるエネルギーが光となる。この光は、透明電極で形成された陽極６０２とガラス基板６００とを通る。
図１において、データドライバ５２０は、階調データ（広義には表示データ）に基づいてデータ線を駆動する。このときデータドライバ５２０は、階調データに対応したパルス幅を有するＰＷＭ信号を生成し、該ＰＷＭ信号に基づいて各データ線を駆動する。
走査ドライバ５３０は、複数の走査線を順次選択する。この結果、選択された走査線と交差するデータ線に接続される有機ＥＬ素子に電流が流れて発光する。
表示コントローラ５４０は、中央処理装置（Central Processing Unit：ＣＰＵ）等のホスト５５０により設定された内容に従って、データドライバ５２０及び走査ドライバ５３０を制御する。より具体的には、表示コントローラ５４０は、データドライバ５２０に対して、例えば動作モードの設定を行うと共に、内部で生成したラッチパルス（水平同期信号）ＬＰ、ＰＷＭ信号を生成するための階調クロックＧＣＬＫ（Ｒ成分用の階調クロックＧＣＬＫＲ、Ｇ成分用の階調クロックＧＣＬＫＧ、Ｂ成分用の階調クロックＧＣＬＫＢ）、ドットクロックＤＣＬＫ、ディスチャージ信号ＤＩＳ１（広義には水平側ブランキング調整信号）、及び階調データＤの供給を行う。ラッチパルスＬＰにより、水平走査期間が規定される。また表示コントローラ５４０は、走査ドライバ５３０に対して、例えば動作モードの設定を行うと共に、内部で生成した垂直同期信号ＹＤ、ラッチパルスＬＰ、ディスチャージ信号ＤＩＳ２（広義には垂直側ブランキング調整信号）の供給を行う。垂直同期信号ＹＤにより、垂直走査期間が規定される。
なお、データドライバ５２０、走査ドライバ５３０及び表示コントローラ５４０の一部又は全部を有機ＥＬパネル５１０上に形成してもよい。
１．１ データドライバ
図３に、図１のデータドライバ５２０の構成例を示す。
図３に、図１のデータドライバ５２０の構成例を示す。
データドライバ５２０は、シフトレジスタ５２２、ラインラッチ５２４、ＰＷＭ信号生成回路５２６、駆動回路５２８を含む。
シフトレジスタ５２２は、各フリップフロップが各データ線に対応して設けられ、該各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのドットクロックＤＣＬＫが共通に入力される。シフトレジスタ５２２の初段のフリップフロップには、表示コントローラ５４０から例えば４ビット単位で、Ｒ成分の階調データ、Ｇ成分の階調データ、Ｂ成分の階調データ、Ｒ成分の階調データ、・・・の順で、ドットクロックＤＣＬＫに同期して入力される。Ｒ成分の階調データは、Ｒ成分用のデータ線を駆動するためのデータである。Ｇ成分の階調データは、Ｇ成分用のデータ線を駆動するためのデータである。Ｂ成分の階調データは、Ｂ成分用のデータ線を駆動するためのデータである。そして、シフトレジスタ５２２は、ドットクロックＤＣＬＫに同期して、各階調データをシフトしながら取り込む。
ラインラッチ５２４は、シフトレジスタ５２２に取り込まれた一水平走査単位の階調データを、表示コントローラ５４０から供給されるラッチパルスＬＰに同期してラッチする。
ＰＷＭ信号生成回路５２６は、各データ線を駆動するためのＰＷＭ信号を生成する。より具体的には、ＰＷＭ信号生成回路５２６は、当該データ線に対応した階調データに基づいて、その変化点が階調クロック（より具体的には該階調クロックの階調パルス）により特定されるＰＷＭ信号を生成する。このＰＷＭ信号は、該階調データに対応した階調クロックＧＣＬＫのクロック数分のパルス幅を有する。Ｒ成分用のデータ線に対しては、Ｒ成分用の階調クロックＧＣＬＫＲと該データ線に対応して取り込まれたＲ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＲを生成する。Ｇ成分用のデータ線に対しては、Ｇ成分用の階調クロックＧＣＬＫＧと該データ線に対応して取り込まれたＧ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＧを生成する。Ｂ成分用のデータ線に対しては、Ｂ成分用の階調クロックＧＣＬＫＢと該データ線に対応して取り込まれたＢ成分用の階調データとを用いてＰＷＭ信号ＰＷＭＢを生成する。
駆動回路５２８は、ＰＷＭ信号生成回路５２６によって生成された各ＰＷＭ信号に基づいて各データ線を駆動する。駆動回路５２８には、表示コントローラ５４０からのディスチャージ信号ＤＩＳ１が入力される。このディスチャージ信号ＤＩＳ１により、ラッチパルスＬＰにより規定される水平走査期間内の水平表示期間が特定される。水平表示期間は、ディスチャージ信号ＤＩＳ１の立ち下がりエッジを起点とし、次のディスチャージ信号ＤＩＳ１の立ち上がりエッジを終点とする期間である。ディスチャージ信号ＤＩＳ１がＨレベルの期間内に、ラッチパルスＬＰのパルスが出力される。
駆動回路５２８は、ディスチャージ信号ＤＩＳ１がＨレベルのときデータ線を接地電位に接続し、ディスチャージ信号ＤＩＳ１がＬレベルのとき各ＰＷＭ信号のパルス幅に対応した期間だけ各データ線に所定の電流を供給する。
データドライバ５２０では、ディスチャージ信号ＤＩＳ１がＨレベルのとき、ラインラッチ５２４に次の水平走査期間の階調データをラッチすることで、書き換え途中の階調データによりデータ線を駆動してしまうことを回避できる。
１．２ 走査ドライバ
図４に、図１の走査ドライバ５３０の構成例を示す。
図４に、図１の走査ドライバ５３０の構成例を示す。
走査ドライバ５３０は、シフトレジスタ５３２、駆動回路５３４を含む。
シフトレジスタ５３２は、各フリップフロップが各走査線に対応して設けられ、各フリップフロップが順次接続された複数のフリップフロップを含む。各フリップフロップには、表示コントローラ５４０からのラッチパルスＬＰが共通に入力される。そしてシフトレジスタ５３２の初段のフリップフロップには、表示コントローラ５４０からの垂直同期信号ＹＤが入力される。そしてシフトレジスタ５３２は、ラッチパルスＬＰに同期して、垂直同期信号ＹＤのパルスをシフトする。
駆動回路５３４は、シフトレジスタ５３２の各フリップフロップの出力に基づいて各走査線に順次選択パルスを出力していく。駆動回路５３４には、表示コントローラ５４０からのディスチャージ信号ＤＩＳ２が入力される。駆動回路５３４は、ディスチャージ信号ＤＩＳ２がＨレベルのときすべての走査線を接地電位に接続し、ディスチャージ信号ＤＩＳ２がＬレベルのとき選択された走査線のみを接地電位に接続し、他の走査線を所定の電位に接続する。
１．３ ディスチャージ動作
図５に、有機ＥＬ素子の電気的な等価回路図の一例を示す。
図５に、有機ＥＬ素子の電気的な等価回路図の一例を示す。
有機ＥＬ素子は、抵抗成分Ｒ１とダイオードＤ１とが直列接続され、ダイオードＤ１と並列に接続される寄生容量Ｃ１を含む構成と等価的に考えることができる。寄生容量Ｃ１は、陽極６０２と陰極６０４との間に電位差が与えられたときに接合面で形成された空乏層に相当する容量成分と考えることができる。このように、有機ＥＬ素子は、容量性の負荷と考えることができる。
そのため表示システム５００では、ディスチャージ信号ＤＩＳ１、ＤＩＳ２を用いて有機ＥＬパネル５１０の有機ＥＬ素子のディスチャージ動作を行い、前の水平走査期間の影響を無くすことができる。
図６に、ディスチャージ動作を説明するための説明図を示す。但し、図１に示す表示システムと同一部分には同一符号を付す。
ディスチャージ信号ＤＩＳ１がＬレベルのとき、データドライバ５２０は、各ＰＷＭ信号に対応したパルス幅の期間だけ所定の電流をデータ線に供給する。またディスチャージ信号ＤＩＳ１がＨレベルのとき、データドライバ５２０は、すべてのデータ線を接地電位に接続する。
ディスチャージ信号ＤＩＳ２がＬレベルのとき、走査ドライバ５３０は、選択された走査線のみを接地電位にし、他の走査線を電位Ｖ−ＧＬに接続する。またディスチャージ信号ＤＩＳ２がＨレベルのとき、走査ドライバ５３０は、すべての走査線を接地電位に接続する。
従って、ディスチャージ信号ＤＩＳ１、ＤＩＳ２がＬレベルの場合、選択された走査線に接続された有機ＥＬ素子に電流が流れる。またディスチャージ信号ＤＩＳ１、ＤＩＳ２がＨレベルの場合、各有機ＥＬ素子の両端の電位が等しくなり、有機ＥＬ素子のディスチャージが可能となる。
そして水平走査期間内の水平表示期間の長さを調整することで、有機ＥＬパネルの種類や製造ばらつきに依存するちらつきを防止したり、輝度の調整が可能となる。このようにディスチャージ信号ＤＩＳ１、ＤＩＳ２を用いてブランキング期間を調整することができ、ディスチャージ信号ＤＩＳ１を水平側ブランキング調整信号、ディスチャージ信号ＤＩＳ２を垂直側ブランキング調整信号ということができる。
２． 表示コントローラ
図７に、本実施形態における表示コントローラ５４０、データドライバ５２０、走査ドライバ５３０及びホスト５５０の接続関係の説明図を示す。
図７に、本実施形態における表示コントローラ５４０、データドライバ５２０、走査ドライバ５３０及びホスト５５０の接続関係の説明図を示す。
表示コントローラ５４０は、少なくとも１垂直走査期間（１フレーム）分の階調データを記憶するフレームメモリを有し、該フレームメモリには、ホスト５５０によって生成された階調データが供給される。
表示コントローラ５４０は、所定の読み出し周期で、フレームメモリから階調データを読み出して、データドライバ５２０に対して供給する。このとき表示コントローラ５４０は、４ビット単位で、Ｒ成分の階調データ、Ｇ成分の階調データ、Ｂ成分の階調データ、Ｒ成分の階調データ、・・・の順で、ドットクロックＤＣＬＫに同期させて出力する。また表示コントローラ５４０は、ラッチパルスＬＰ、ディスチャージ信号ＤＩＳ１及び階調クロックＧＣＬＫＲ〜ＧＣＬＫＢをデータドライバ５２０に対して出力することで、水平走査期間内の水平表示期間においてＰＷＭによる階調制御を行う。
ホスト５５０は、表示コントローラ５４０が出力する割り込み信号ＸＩＮＴに対応して、表示コントローラ５４０に対して階調データを供給する。
表示コントローラ５４０は、走査ドライバ５３０に対して、垂直同期信号ＹＤ、ラッチパルスＬＰ及びディスチャージ信号ＤＩＳ２を出力することで、データドライバ５２０の駆動に同期して走査線を走査するようになっている。
図８に、本実施形態における表示コントローラ５４０の構成の概要のブロック図を示す。
表示コントローラ５４０は、ホストインタフェース（InterFace：以下Ｉ／Ｆと略す）２１０、ドライバＩ／Ｆ２２０、フレームメモリ２３０、制御部２４０、設定レジスタ部２５０を含む。
ホストＩ／Ｆ２１０は、ホスト５５０とのインタフェース処理を行う。より具体的には、ホストＩ／Ｆ２１０は、表示コントローラ５４０とホスト５５０との間のデータや各種制御信号の送受信の制御を行う。このようなホストＩ／Ｆ２１０は、割り込み信号生成部２１２を含む。割り込み信号生成部２１２は、ホスト５５０に対して出力する割り込み信号ＸＩＮＴを生成する。より具体的には、割り込み信号生成部２１２は、ドライバ信号生成部２２２によって生成された信号により規定される１フレーム（１垂直走査）期間を単位に、１又は複数フレーム周期で、パルス出力又はレベル出力の割り込み信号ＸＩＮＴを生成する。割り込み信号生成部２１２は、設定レジスタ部２５０の設定値に基づいて割り込み信号ＸＩＮＴを生成する。
ドライバＩ／Ｆ２２０は、データドライバ５２０及び走査ドライバ５３０とのインタフェース処理を行う。より具体的には、ドライバＩ／Ｆ２２０は、表示コントローラ５４０とデータドライバ５２０及び走査ドライバ５３０との間のデータや各種制御信号の送受信の制御を行う。ドライバＩ／Ｆ２２０は、データドライバ５２０及び走査ドライバ５３０に対する各種表示制御信号を生成するドライバ信号生成部２２２を含む。ドライバ信号生成部２２２は、設定レジスタ部２５０の設定値に基づいて各種表示制御信号を生成する。
フレームメモリ２３０は、ホストＩ／Ｆ２１０を介してホスト５５０から供給される例えば１フレーム分の（１垂直走査分の）階調データを記憶する。設定レジスタ部２５０の設定値は、ホストＩ／Ｆ２１０を介してホスト５５０によって設定される。
制御部２４０は、ホストＩ／Ｆ２１０、ドライバＩ／Ｆ２２０、フレームメモリ２３０及び設定レジスタ部２５０の制御を司る。
このような表示コントローラ５４０では、フレームメモリ２３０から１フレーム分の階調データが一定の読み出し周期で（例えば１／１６０秒ごとに）読み出され、該階調データがドライバＩ／Ｆ２２０を介してデータドライバ５２０に対して出力される。そのため、フレームメモリ２３０に対するホスト５５０からの階調データの書き込みタイミングと、該フレームメモリ２３０からデータドライバ５２０への階調データの読み出しタイミングとは非同期である。このようなフレームメモリ２３０に対するアクセス制御は、制御部２４０のメモリコントローラ２４２によって行われる。
そしてこのフレームメモリ２３０に対して書き込まれる階調データは、表示コントローラ５４０が出力する割り込み信号ＸＩＮＴに対応してホスト５５０から供給される。
図９（Ａ）、（Ｂ）に、本実施形態における割り込み信号ＸＩＮＴの説明図を示す。ここでは、割り込み信号ＸＩＮＴがＬレベルのときアクティブであるものとする。
図９（Ａ）は、パルス出力の割り込み信号ＸＩＮＴの説明図である。このようにパルス出力に設定されたとき、割り込み信号生成部２１２は、ｎ（ｎは正の整数）フレーム周期でアクティブとなるパルスを有する割り込み信号ＸＩＮＴを生成する。各パルスは、例えばシステムクロックＣＬＫの２クロック分の幅を有する。
図９（Ｂ）は、パルス出力の割り込み信号ＸＩＮＴの説明図である。このようにレベル出力に設定されたとき、割り込み信号生成部２１２は、立ち下がりでアクティブとなった割り込み信号ＸＩＮＴがホスト５５０によって解除されたタイミングを起点に、ｎフレーム期間を置いて再びアクティブとなる割り込み信号ＸＩＮＴを生成する。
フレーム周期、パルス出力又はレベル出力の設定は、ホスト５５０によって設定される。
図１０に、ホスト５５０の割り込み処理内容の一例のフローを示す。図１０に示す処理を実行するためのプログラムがホスト５５０の図示しないメモリに記憶され、ホスト５５０の図示しないＣＰＵが、該プログラムに従って処理を実行するようになっている。
まず、アクティブになった割り込み信号ＸＩＮＴが入力されたか否かを判別することで、ホスト５５０は割り込みがあったか否かを検出する（ステップＳ１０）。
割り込みがあったことが検出されたとき（ステップＳ１０：Ｙ）、ホスト５５０は階調データを表示コントローラ５４０に対して出力する（ステップＳ１１）。ホストＩ／Ｆ２１０を介してホスト５５０からの階調データを受け取った表示コントローラ５４０は、フレームメモリ２３０の読み出し制御とは非同期で、メモリコントローラ２４２により該階調データをフレームメモリ２３０に書き込む。
ステップＳ１０において割り込みがあったことが検出されなかったとき（ステップＳ１０：Ｎ）、ホスト５５０は所定のホスト処理を実行する（ステップＳ１２）。従って、ホスト５５０が、階調データを表示コントローラ５４０に供給するためのタイミングを監視する必要がなくなり、その分の処理能力を他の処理に費やすことができるようになる。
ステップＳ１２におけるホスト処理の実行後、又はステップＳ１１における階調データの出力後、所定の終了条件で終了するとき（ステップＳ１３：Ｙ）、一連の処理を終了する（エンド）。ステップＳ１３において終了しないとき（ステップＳ１３：Ｎ）、ステップＳ１０に戻る。
以上のような割り込み処理を行うためのトリガとなる割り込み信号ＸＩＮＴは、設定レジスタ部２５０の設定値に基づいて出力される。
図１１に、設定レジスタ部２５０の構成例のブロック図を示す。
設定レジスタ部２５０は、割り込み出力周期設定レジスタ２５２を含む。割り込み出力周期設定レジスタ２５２には、割り込み信号ＸＩＮＴの出力周期ＩＮＴＤＩＶが設定される。より具体的には、割り込み出力周期設定レジスタ２５２には、１垂直走査期間を単位として割り込み信号ＸＩＮＴの出力周期が設定される。
設定レジスタ部２５０は、更に割り込み出力設定レジスタ２５４を含むことができる。割り込み出力設定レジスタ２５４には、割り込み信号ＸＩＮＴをパルス出力するか、レベル出力するかを選択するためのデータＩＮＴＴＹＰＥが設定される。該データＩＮＴＴＹＰＥがパルス出力を示すとき、割り込み信号生成部２１２は、図９（Ａ）に示すようなパルス出力の割り込み信号ＸＩＮＴを出力する。また該データＩＮＴＴＹＰＥがレベル出力を示すとき、割り込み信号生成部２１２は、図９（Ｂ）に示すようなレベル出力の割り込み信号ＸＩＮＴを出力する。
設定レジスタ部２５０は、更に割り込み出力イネーブル設定レジスタ２５６を含むことができる。割り込み出力イネーブル設定レジスタ２５６は、割り込み信号ＸＩＮＴをイネーブルに設定するか、ディセーブルに設定するかを選択するためのデータＩＮＴＥＮが設定される。該データＩＮＴＥＮがイネーブルを示すとき、割り込み信号生成部２１２は、所定の周期でアクティブとなる割り込み信号ＸＩＮＴを出力する。該データＩＮＴＥＮがディセーブルを示すとき、割り込み信号生成部２１２は、割り込み信号ＸＩＮＴの出力をマスクし、割り込み信号ＸＩＮＴをインアクティブの状態に設定する。
以上のように本実施形態における表示コントローラ５４０は、フレームメモリ２３０と、割り込み出力周期設定レジスタ２５２と、割り込み信号生成部２１２とを含む。フレームメモリ２３０には、ホスト５５０から供給された表示データを少なくとも１垂直走査期間分が記憶される。そして、割り込み信号生成部２１２が、割り込み出力周期設定レジスタ２５２に設定された出力周期のパルスを有するパルス出力の割り込み信号（第１の割り込み信号）を、割り込み信号ＸＩＮＴとしてホスト５５０に対して出力する。そして、表示コントローラ５４０は、割り込み信号ＸＩＮＴに対応してホスト５５０から供給される表示データをフレームメモリ２３０に記憶し、フレームメモリ２３０から所定の読み出し周期で表示データを読み出して、該表示データをデータドライバ５２０に対して供給することができる。
また割り込み信号生成部２１２は、割り込み出力周期設定レジスタ２５２に設定された出力周期でアクティブとなり、ホスト５５０によって解除されるレベル出力の割り込み信号（第２の割り込み信号）を生成し、割り込み出力設定レジスタ２５４の設定値に基づいて、パルス出力の割り込み信号又はレベル出力の割り込み信号（第１又は第２の割り込み信号）を、割り込み信号ＸＩＮＴとしてホスト５５０に対して出力することができる。このとき割り込み信号生成部２１２は、ホスト５５０による解除タイミングを基準に、割り込み出力周期設定レジスタ２５２に設定された出力周期が経過したときにアクティブとなるレベル出力の割り込み信号（第２の割り込み信号）を生成することができる。
更にまた、割り込み信号生成部２１２が、割り込み出力イネーブル設定レジスタ２５６によりイネーブルに設定されたときには、周期的にアクティブとなる割り込み信号ＸＩＮＴをホスト５５０に対して出力し、割り込み出力イネーブル設定レジスタ２５６によりディセーブルに設定されたときには、割り込み信号の出力をマスクすることができる。
フレームメモリ２３０からの読み出し周期が、１垂直走査期間より長い期間であるとき、各垂直走査期間ごとに表示データをフレームメモリ２３０に書き込むことが困難である。このような場合に、ホスト５５０は、データドライバ５２０及び走査ドライバ５３０によって表示制御されるフレーム数をカウントする必要がなくなり、ホスト５５０の処理負荷を軽減できる。しかも、表示コントローラ５４０の階調データの読み出し制御と同期を取ることなく、ホスト５５０が割り込み信号ＸＩＮＴに応答して階調データを出力するだけでよいので制御が簡素化される。
以下では、このような表示コントローラ５４０の要部について説明する。
２．１ ドライバ信号生成部
図１２に、ドライバ信号生成部２２２の構成例のブロック図を示す。
図１２に、ドライバ信号生成部２２２の構成例のブロック図を示す。
ドライバ信号生成部２２２は、ＶＣＮＴカウンタ３００、ＨＣＮＴカウンタ３１０を含み、ＶＣＮＴカウンタ３００及びＨＣＮＴカウンタ３１０の各カウント値に基づいて、ラッチパルスＬＰ等の表示制御信号を生成する。
ＶＣＮＴカウンタ３００は、カウント値を１水平走査期間ごとにデクリメントするカウンタである。ＶＣＮＴカウンタ３００のカウント値の初期値は、１垂直走査期間の開始ごとにロードされる。
ＨＣＮＴカウンタ３１０は、カウント値をドットクロックＤＣＬＫごとにデクリメントするカウンタである。ＨＣＮＴカウンタ３１０のカウント値の初期値は、１水平走査期間の開始ごとにロードされる。
ドライバ信号生成部２２２は、更にＬＰ生成部３２０、ＤＩＳ１生成部３２２、ＤＩＳ２生成部３２４、ＹＤ生成部３２６、ＧＣＬＫ生成部３２８を含む。ＬＰ生成部３２０は、ラッチパルスＬＰを生成する。ＤＩＳ１生成部３２２は、ディスチャージ信号ＤＩＳ１を生成する。ＤＩＳ２生成部３２４は、ディスチャージ信号ＤＩＳ２を生成する。ＧＣＬＫ生成部３２８は、階調クロックＧＣＬＫＲ〜ＧＣＬＫＢを生成する。
このドライバ信号生成部２２２は、ディスチャージ信号ＤＩＳ１、ＤＩＳ２の立ち下がりタイミングを設定することができる。そのためＤＩＳ１設定レジスタ３３０、ＤＩＳ２設定レジスタ３３２の設定値に基づいて、ディスチャージ信号ＤＩＳ１、ＤＩＳ２を生成することができる。
またドライバ信号生成部２２２は、階調クロックが水平表示期間内に有するＮ（Ｎは２以上の整数）個の階調パルスの各階調パルスのエッジのタイミングを設定することができる。そのためＧＣＬＫ生成部３２８は、階調パルス設定レジスタ３３４の設定値に基づいて各階調パルスのエッジが設定された階調クロックＧＣＬＫＲ〜ＧＣＬＫＢを生成する。
なおＤＩＳ１設定レジスタ３３０、ＤＩＳ２設定レジスタ３３２及び階調パルス設定レジスタ３３４を含む場合、これらの各レジスタは設定レジスタ部２５０に含まれる。
図１３に、ドライバ信号生成部２２２の動作例のタイミング図を示す。図１３では、走査ライン数が６４、１水平走査期間が２５６ピクセルであるものとする。
ＬＰ生成部３２０は、ＨＣＮＴカウンタ３１０のカウント値ＨＣＮＴが０のときに、ＨレベルとなるラッチパルスＬＰを生成する。
ＤＩＳ１生成部３２２によって生成されるディスチャージ信号ＤＩＳ１は、ＨＣＮＴカウンタ３１０が所定値（例えば２）のときにＨレベルに変化し、次の水平走査期間が開始されるとＤＩＳ１設定レジスタ３３０で設定された期間ｔｄ１（例えば２）が経過したときにＬレベルに変化する。
ＤＩＳ２生成部３２４によって生成されるディスチャージ信号ＤＩＳ２は、ＨＣＮＴカウンタ３１０が所定値（例えば１）のときにＨレベルに変化し、次の水平走査期間が開始されるとＤＩＳ２設定レジスタ３３２で設定された期間ｔｄ２（例えば３）が経過したときにＬレベルに変化する。
ＹＤ生成部３２６によって生成される垂直同期信号ＹＤは、ＶＣＮＴカウンタ３００のカウント値ＶＣＮＴが０で、かつＨＣＮＴカウンタ３１０のカウント値ＨＣＮＴが所定値（例えば３）のときＨレベルに変化し、次の垂直走査期間の最初の水平走査期間内の所定値（例えば２）だけ経過したときにＬレベルに変化する。
そしてドライバ信号生成部２２２は、ＶＳＹＮＣ割り込み生成部３４０を含む。ＶＳＹＮＣ割り込み生成部３４０は、ＶＣＮＴカウンタ３００のカウント値ＶＣＮＴが０で、かつＨＣＮＴカウンタ３１０のカウント値ＨＣＮＴが０のとき、ＨレベルとなるＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴを生成する。このＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴは、割り込み信号生成部２１２に対して出力される。
図１４に、ＧＣＬＫ生成部３２８によって生成される階調クロックの説明図を示す。図１４では、Ｎが１５の場合のＲ成分用階調クロックＧＣＬＫＲを示すが、Ｎが他の値、或いは他の色成分についても同様である。
図１２の階調パルス設定レジスタ３３４には、Ｒ成分用階調クロックＧＣＬＫＲの１５個の階調パルス（第１〜第１５の階調パルス）、Ｇ成分用階調クロックＧＣＬＫＧの１５個の階調パルス（第１〜第１５の階調パルス）、及びＢ成分用階調クロックＧＣＬＫＢの１５個の階調パルス（第１〜第１５の階調パルス）のそれぞれのエッジタイミングを設定するためのデータが設定される。
階調パルス設定レジスタ３３４は、色成分ごとに、第１〜第１５の階調パルス設定レジスタ（図示しない）を含む。第１の階調パルス設定レジスタは、水平表示期間の起点となる基準タイミングと、第１の階調パルスのエッジ（立ち上がりエッジ又は立ち下がりエッジ）との間隔ｔｗ１を設定するためのレジスタである。また第２の階調パルス設定レジスタは、第１の階調パルスのエッジと、第２の階調パルスのエッジとの間隔ｔｗ２を設定するためのレジスタである。即ち、第ｉ（２≦ｉ≦Ｎ、ｉは整数）の階調パルス設定レジスタは、第（ｉ−１）の階調パルスのエッジと第ｉの階調パルスのエッジとの間隔ｔｗｉを設定するためのレジスタである。
このようにＧＣＬＫ生成部３２８は、ＰＷＭ信号の変化点を特定するための階調クロックＧＣＬＫの各階調パルスのエッジのタイミングを個別に設定できるため、図１５に示すような有機ＥＬパネル５１０の特性曲線３６０を補正するガンマ補正を実現し、例えばガンマ補正曲線３６２のような特性を得るように、きめ細かく制御できるようになる。図１５に示す特性図によれば、離散的な階調データにより特定される輝度（階調）を得るために、輝度が大きくなるほど階調パルスの間隔（階調クロックの刻み幅）を大きくする必要がある。
このように色成分ごとに、階調パルスの間隔を設定できる階調クロックＧＣＬＫＲ〜ＧＣＬＫＢを生成できるため、階調データの値が同じであってもＰＷＭ信号のパルス幅を異ならせることができる。こうすることで、有機ＥＬパネル５１０の色成分の輝度に極端な差がある場合であっても、色成分ごとにきめ細かいガンマ補正を行って所望の階調表現を実現できるようになる。液晶パネルと異なり有機ＥＬパネルの製造技術は成熟しておらず、色成分ごとにばらつきが大きいため、色成分ごとにきめ細かいガンマ補正を実現できることは特に有効である。
図１６に、図１４に示す階調クロックＧＣＬＫＲ〜ＧＣＬＫＢを用いてＰＷＭ信号を生成する動作例のタイミング図を示す。
表示コントローラ５４０から垂直同期信号ＹＤのパルスが入力されると、一垂直走査期間が開始される。そして垂直同期信号ＹＤがＨレベルの期間に表示コントローラ５４０から水平同期信号ＬＰのパルスが入力されると、一水平走査期間が開始される。また表示コントローラ５４０からのディスチャージ信号ＤＩＳ１がＨレベルからＬレベルに変化するタイミングを基準タイミングとして、水平表示期間が開始される。水平表示期間は、次のディスチャージ信号ＤＩＳ１がＨレベルに変化するタイミングで終了する。
水平表示期間では、表示コントローラ５４０が、ドットクロックＤＣＬＫを出力すると共に、該ドットクロックＤＣＬＫに同期して色成分の階調データを順次出力する。また、ＧＣＬＫ生成部３２０は、階調パルス設定レジスタ３３４に基づいて、階調クロックＧＣＬＫＲ、ＧＣＬＫＧ、ＧＣＬＫＢを水平表示期間内に出力する。
表示コントローラ５４０からの階調データをシフトレジスタに取り込んだデータドライバ５２０は、ディスチャージ信号ＤＩＳ１がＨレベルの期間内に、水平同期信号ＬＰにより一水平走査単位の階調データをラインラッチにラッチする。従って、データドライバ５２０は、表示コントローラ５４０からの階調データが供給された水平走査期間の次の水平走査期間で、該階調データに対応したＰＷＭ信号ＰＷＭＲ、ＰＷＭＧ、ＰＷＭＢを生成する。図１６では、Ｒ成分の階調データが「２」であるため、ＰＷＭ信号ＰＷＭＲのパルス幅は、ディスチャージ信号ＤＩＳ１の立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。同様に、Ｇ成分の階調データが「２」であるため、ＰＷＭ信号ＰＷＭＧのパルス幅は、ディスチャージ信号ＤＩＳ１の立ち下がりエッジから第２の階調パルスのエッジまでの期間となる。Ｂ成分の階調データが「４」であるため、ＰＷＭ信号ＰＷＭＢのパルス幅は、ディスチャージ信号ＤＩＳ１の立ち下がりエッジから第４の階調パルスのエッジまでの期間となる。このように、色成分ごとに階調クロックの階調パルスの間隔を異ならせることができるため、階調データの値が同じ色成分に対して異なるパルス幅を有するＰＷＭ信号を生成することができる。
またディスチャージ信号ＤＩＳ１により水平ブランキング期間が調整され水平表示期間を可変とし、該水平表示期間内で階調パルスの間隔を異ならせることができる。これにより、有機ＥＬパネル５１０のサイズや有機ＥＬ素子の種類に応じて、ＰＷＭ信号のパルス幅を絶対値として設定できるため、所望の階調表現が容易となる。
図１６では、各階調パルスの立ち上がりエッジで、基準タイミングと階調パルスとの間隔、又は各階調パルスの間隔が設定されるものとして説明したが、各階調パルスの立ち下がりで設定されるようにしてもよい。
２．２． 割り込み信号生成部
図１７に、図８の割り込み信号生成部２１２の構成例のブロック図を示す。
図１７に、図８の割り込み信号生成部２１２の構成例のブロック図を示す。
割り込み信号生成部２１２は、パルス割り込み信号生成部４４０と、レベル割り込み信号生成部４４２と、選択部４４４と、マスク部４４６とを含む。
パルス割り込み信号生成部４４０は、第１の割り込み信号としてパルス出力の割り込み信号ＩＮＴ１を生成する。レベル割り込み信号生成部４４２は、第２の割り込み信号としてのレベル出力の割り込み信号ＩＮＴ２を生成する。
選択部４４４は、割り込み出力設定レジスタ２５４の設定データＩＮＴＴＹＰＥに基づいて、パルス出力の割り込み信号ＩＮＴ１又はレベル出力の割り込み信号ＩＮＴ２を出力する。設定データＩＮＴＴＹＰＥがパルス出力を示すとき、選択部４４４が、パルス出力の割り込み信号ＩＮＴ１を、割り込み信号として出力することになる。また設定データＩＮＴＴＹＰＥがレベル出力を示すとき、選択部４４４が、レベル出力の割り込み信号ＩＮＴ２を、割り込み信号として出力することになる。
マスク部４４６は、割り込み出力イネーブル設定レジスタ２５６の設定データＩＮＴＥＮに基づいて、選択部４４４の出力をマスクする。設定データＩＮＴＥＮがイネーブルを示すとき、マスク部４４６は、選択部４４４の出力を割り込み信号ＸＩＮＴとして出力する。該データＩＮＴＥＮがディセーブルを示すとき、マスク部４４６は、選択部４４４の出力に対してマスク処理を行って、Ｈレベルに固定された割り込み信号ＸＩＮＴを出力する。
図１８に、パルス割り込み信号生成部４４０の構成例の回路図を示す。
図１９（Ａ）に、周期カウンタＰＣＮＴ１の動作説明図を示す。図１９（Ｂ）に、垂直同期検出部ＶＤＣＴの動作説明図を示す。
図１９（Ａ）に示すように、図１８の周期カウンタＰＣＮＴ１は、初期化信号ＲＳＴが０（Ｌレベル）になると内部が初期化される。そして、初期化信号ＲＳＴが１（Ｈレベル）で、システムクロックＣＬＫの立ち上がりで、かつＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴがＨレベルで、周期カウンタＰＣＮＴ１のカウント値ＣＮＴ１＜５：０＞が０のとき、周期カウンタＰＣＮＴ１には、割り込み出力周期設定レジスタ２５２の設定データＩＮＴＤＩＶ＜５：０＞が設定される。ここで、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴは、図１２のＶＳＹＮＣ割り込み生成部３４０によって生成される。
周期カウンタＰＣＮＴ１は、カウント値ＣＮＴ１＜５：０＞が０でない限り、初期化信号ＲＳＴが１（Ｈレベル）で、システムクロックＣＬＫの立ち上がりで、かつＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴがＨレベルのときに、カウント値ＣＮＴ１＜５：０＞をデクリメントする。このように周期カウンタＰＣＮＴ１は、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴがアクティブになるたびにデクリメンとされるカウント値ＣＮＴ１＜５：０＞を出力する。
図１９（Ｂ）に示すように、図１８の垂直同期検出部ＶＤＣＴは、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴがＨレベルで、周期カウンタＰＣＮＴ１が出力するカウント値ＣＮＴ１＜５：０＞が０のとき、垂直同期検出信号ＶＳＹＮＣＤＣＴをＨレベル（１）にする。
図２０に、図１８のＩＮＴ１生成部ＩＮＴ１Ｇの構成例の回路図を示す。
図２１に、図２０のＩＮＴ１生成部ＩＮＴ１Ｇの動作例のタイミング図を示す。
ＩＮＴ１生成部ＩＮＴ１Ｇは、図１８の垂直同期検出部ＶＤＣＴが出力する垂直同期検出信号ＶＳＹＮＣＤＣＴを受けて、パルス出力の割り込み信号ＩＮＴ１を生成する。図２０に示すように、ＩＮＴ１生成部ＩＮＴ１Ｇは、２つのフリップフロップを有している。そして、図２１に示すように、システムクロックＣＬＫの１クロックのパルス幅を有する垂直同期検出信号ＶＳＹＮＣＤＣＴが入力されると、システムクロックＣＬＫの２クロック分のパルス幅を有し、Ｌレベルがアクティブとなるパルス出力の割り込み信号ＩＮＴ１を生成する。
図２２に、図１８に示すパルス割り込み信号生成部４４０の動作例のタイミング図を示す。このようにカウント値ＣＮＴ１＜５：０＞が０のときのＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴが入力時に、垂直同期検出信号ＶＳＹＮＣＤＣＴがＨレベルとなる（ＢＥ１）。また、カウント値ＣＮＴ１＜５：０＞が０で、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴが入力時に、割り込み出力周期設定レジスタ２５２の設定データＩＮＴＤＩＶ＜５：０＞がロードされる（ＢＥ２）。
ＩＮＴ１生成部ＩＮＴ１Ｇは、垂直同期検出信号ＶＳＹＮＣＤＣＴを受けて、システムクロックＣＬＫの２クロック分のパルス幅を有する割り込み信号ＩＮＴ１を生成する（ＢＥ３）。周期カウンタＰＣＮＴ１は、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴがアクティブとなるたびに、カウント値ＣＮＴ１＜５：０＞をデクリメントする（ＢＥ４）。
図２３に、レベル割り込み信号生成部４４２の構成例の回路図を示す。
図２４に、図２３に示すレベル割り込み信号生成部４４２の動作例のタイミング図を示す。
レベル割り込み信号生成部４４２には、解除設定信号ＲＥＬＳＥＴが入力される。解除設定信号ＲＥＬＳＥＴは、レベル出力の割り込み信号の解除コマンドがホスト５５０によって設定されたときにアクティブとなる。レベル割り込み信号生成部４４２は、解除フラグＲＦを有する。解除フラグＲＦは、ホスト５５０によってレベル出力の割り込み信号が解除された状態であるか、解除されない状態であるかを示す。この解除フラグＲＦは、解除設定信号ＲＥＬＳＥＴによりセットされる。
周期カウンタＰＣＮＴ２は、図１８に示す周期カウンタＰＣＮＴ１と同様の動作をする。但し、周期カウンタＰＣＮＴ１と異なり、解除フラグＲＦによってレベル出力の割り込み信号が解除された状態であることを示しているときに、周期カウンタＰＣＮＴ２は、周期カウンタＰＣＮＴ１と同様の動作をして、カウント値ＣＮＴ２＜５：０＞をデクリメントする。
より具体的には、周期カウンタＰＣＮＴ２では、解除フラグＲＦの立ち上がりに同期して、割り込み出力周期設定レジスタ２５２の設定データＩＮＴＤＩＶ＜５：０＞がロードされる。その後、解除フラグＲＦによってレベル出力の割り込み信号が解除された状態であることを示しているとき、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴがアクティブとなるたびに、周期カウンタＰＣＮＴ２は、カウント値ＣＮＴ２＜５：０＞をデクリメントする。
また解除フラグＲＦによりレベル出力の割り込み信号が解除された状態であるときに、カウント値ＣＮＴ２＜５：０＞が０で、ＶＳＹＮＣ割り込み信号ＶＳＹＮＣＩＮＴの入力時に、周期カウンタＰＣＮＴ２は、レベル設定信号ＬＳＥＴをＨレベルにする（ＣＥ１）。
ＩＮＴ２生成部ＩＮＴ２Ｇは、解除設定信号ＲＥＬＳＥＴによってセットされ（ＣＥ２）、レベル設定信号ＬＳＥＴによりリセットされる割り込み信号ＩＮＴ２を生成する（ＣＥ３）。図２４に示すようにレベル設定信号ＬＳＥＴによりリセットされた割り込み信号ＩＮＴ２は、次の解除設定信号ＲＥＬＳＥＴによってセットされる（ＣＥ４）。
解除フラグＲＦもまた、レベル設定信号ＬＳＥＴによりリセットされる（ＣＥ５）。
なおレベル割り込み信号生成部４４２は、図２３に示した構成に限定されるものではない。
図２５（Ａ）に、レベル割り込み信号生成部４４２の他の構成例を示す。図２５（Ｂ）に、図２５（Ａ）に示すレベル割り込み信号生成部の動作説明図を示す。
図２５（Ａ）では、レベル割り込み信号生成部４４２は、セットリセットフリップフロップで構成される。このフリップフロップは、図１８に示す垂直同期検出信号ＶＳＹＮＣＤＣＴでリセットされ、図２３に示す解除設定信号ＲＥＬＳＥＴによりセットされる割り込み信号ＩＮＴ２を出力する。
図２３に示す構成では、ホスト５５０による解除タイミングを基準に、割り込み出力周期設定レジスタ２５２の設定値に対応した期間が経過したときにアクティブとなるレベル出力の割り込み信号ＩＮＴ２を生成することができる。これに対して、図２５（Ａ）に示す構成では、パルス出力の割り込み信号ＩＮＴ１がアクティブとなるタイミングで、アクティブに変化するレベル出力の割り込み信号ＩＮＴ２を生成することができる。図２３及び図２５（Ａ）を比較すれば、図２５（Ａ）の方が構成を簡素化できる。
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。例えば、本発明は上述の有機ＥＬパネルの駆動に適用されるものに限らず、液晶表示装置、プラズマディスプレイ装置の駆動に適用可能である。
またパルス割り込み信号生成部４４０、レベル割り込み信号生成部４４２は、図１８〜図２５（Ａ）、（Ｂ）で説明した構成に限定されるものではなく、種々の構成例により同様の割り込み信号を生成することができ、この場合も本発明の要旨の範囲内である。
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
２１０ ホストＩ／Ｆ、２１２ 割り込み信号生成部、２２０ ドライバＩ／Ｆ、
２２２ ドライバ信号生成部、２３０ フレームメモリ、２４０ 制御部、
２４２ メモリコントローラ、２５０ 設定レジスタ部、
２５２ 割り込み出力周期設定レジスタ、２５４ 割り込み出力設定レジスタ、
２５６ 割り込み出力イネーブル設定レジスタ、
５００ 表示システム、５１０ 有機ＥＬパネル、５２０ データドライバ、
５３０ 走査ドライバ、５４０ 表示コントローラ、５５０ ホスト
２２２ ドライバ信号生成部、２３０ フレームメモリ、２４０ 制御部、
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５３０ 走査ドライバ、５４０ 表示コントローラ、５５０ ホスト
Claims (8)
- 複数の走査線及び複数のデータ線を有する表示パネルを表示データに基づいて駆動するデータドライバに対し、該表示データを供給する表示コントローラであって、
ホストから供給された表示データを少なくとも１垂直走査期間分記憶するフレームメモリと、
１垂直走査期間を単位として前記ホストに出力する割り込み信号の出力周期が設定される割り込み出力周期設定レジスタと、
前記割り込み出力周期設定レジスタに設定された出力周期のパルスを有する第１の割り込み信号を、前記割り込み信号として前記ホストに対して出力する割り込み信号生成部とを含み、
前記割り込み信号に対応して前記ホストから供給される表示データを前記フレームメモリに記憶し、
前記フレームメモリから所定の読み出し周期で表示データを読み出して、該表示データを前記データドライバに対して供給することを特徴とする表示コントローラ。 - 請求項１において、
前記割り込み信号をパルス出力するかレベル出力するかを選択するための割り込み出力設定レジスタを含み、
前記割り込み信号生成部が、
前回のアクティブの変化タイミングを基準に、前記割り込み出力周期設定レジスタに設定された出力周期が経過したときにアクティブに設定され、かつ前記ホストによって解除される第２の割り込み信号を生成し、
前記割り込み出力設定レジスタの設定値に基づいて、前記第１又は第２の割り込み信号を、前記割り込み信号として前記ホストに対して出力することを特徴とする表示コントローラ。 - 請求項２において、
前記割り込み信号生成部が、
前記ホストによる解除タイミングを基準に、前記割り込み出力周期設定レジスタに設定された出力周期が経過したときにアクティブに設定される前記第２の割り込み信号を生成することを特徴とする表示コントローラ。 - 請求項１乃至３のいずれかにおいて、
前記割り込み信号の出力のイネーブル設定を行う割り込み出力イネーブル設定レジスタを含み、
前記割り込み信号生成部が、
前記割り込み出力イネーブル設定レジスタによりイネーブルに設定されたときには、前記割り込み信号を前記ホストに対して出力し、
前記割り込み出力イネーブル設定レジスタによりディセーブルに設定されたときには、前記割り込み信号の出力をマスクすることを特徴とする表示コントローラ。 - 請求項１乃至４のいずれかにおいて、
前記読み出し周期が、
前記１垂直走査期間より長い期間であることを特徴とする表示コントローラ。 - 複数の走査線と、
複数のデータ線と、
各エレクトロルミネセンス素子が前記複数の走査線のいずれか１つと前記複数のデータ線のいずれか１とによって特定される複数のエレクトロルミネセンス素子とを含む表示パネルと、
前記複数の走査線を走査する走査ドライバと、
前記複数のデータ線を駆動するデータドライバと、
請求項１乃至５のいずれか記載の表示コントローラとを含み、
前記表示コントローラが、
ホストに対して割り込み信号を出力し、前記割り込み信号に対応して前記ホストから供給される表示データを前記フレームメモリに記憶し、
前記フレームメモリから所定の読み出し周期で表示データを読み出して、該表示データを前記データドライバに対して出力することを特徴とする表示システム。 - 複数の走査線及び複数のデータ線を有する表示パネルを表示データに基づいて駆動するデータドライバに対し、該表示データを供給するための表示制御方法であって、
１垂直走査期間を単位とした出力周期でホストに対して割り込み信号を出力し、
該割り込み信号に対応して前記ホストから供給される表示データを受け付け、該表示データを少なくとも１垂直走査期間分フレームメモリに記憶し、
前記フレームメモリから所定の読み出し周期で表示データを読み出して、該表示データを前記データドライバに対して供給することを特徴とする表示制御方法。 - 請求項７において、
前記読み出し周期が、
前記１垂直走査期間より長い期間であることを特徴とする表示制御方法。
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