JP2507555B2 - ディジタル制御保護装置 - Google Patents
ディジタル制御保護装置Info
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- JP2507555B2 JP2507555B2 JP63239601A JP23960188A JP2507555B2 JP 2507555 B2 JP2507555 B2 JP 2507555B2 JP 63239601 A JP63239601 A JP 63239601A JP 23960188 A JP23960188 A JP 23960188A JP 2507555 B2 JP2507555 B2 JP 2507555B2
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- timer
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- sampling
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はディジタル制御保護装置、特に複雑なシーケ
ンスをAND,ORのロジック及びタイマ等の図形入力システ
ムを用い自動生成するプログラムを適用したディジタル
制御保護装置に関する。
ンスをAND,ORのロジック及びタイマ等の図形入力システ
ムを用い自動生成するプログラムを適用したディジタル
制御保護装置に関する。
（従来の技術） 複数の中央処理装置（以下CPUという。）を用いて電
力系統の制御保護を行なうディジタル制御保護装置にお
いて、電力系統から得られた電流をサンプリングしてデ
ィジタルデータに変換し、そのサンプリングデータが揃
った時点でサンプリング割込（以下SP割込という。）を
発生させ、その信号を基準にリレー用演算処理装置（以
下Ry-CPUという。）とシーケンス演算処理装置（以下SQ
-CPUという。）は処理を行なっている。従来の処理を示
すフローチャートを第６図に示す。
力系統の制御保護を行なうディジタル制御保護装置にお
いて、電力系統から得られた電流をサンプリングしてデ
ィジタルデータに変換し、そのサンプリングデータが揃
った時点でサンプリング割込（以下SP割込という。）を
発生させ、その信号を基準にリレー用演算処理装置（以
下Ry-CPUという。）とシーケンス演算処理装置（以下SQ
-CPUという。）は処理を行なっている。従来の処理を示
すフローチャートを第６図に示す。
第６図（ａ）はSP割込処理、（ｂ）はメイン処理であ
る。（ａ）のSP割込はステップS60で割込禁止を行な
い、ステップ61でレジスタ退避を行なった後ステップS6
2でSP割込フラグをセットする。
る。（ａ）のSP割込はステップS60で割込禁止を行な
い、ステップ61でレジスタ退避を行なった後ステップS6
2でSP割込フラグをセットする。
その後ステップS63でレジスタ復帰、ステップS64で割
込解除を行なう。第６図（ｂ）のメイン処理はステップ
S610でイニシャライズ処理を行なう。ステップS611は
（ａ）でセットするSP割込フラグがセットされるまでル
ープしている。SP割込フラグがセットされると、ループ
をぬけステップS612でSP割込フラグをリセットし、ステ
ップS613のメイン処理に移る。メイン処理では時分割処
理を行なっている。
込解除を行なう。第６図（ｂ）のメイン処理はステップ
S610でイニシャライズ処理を行なう。ステップS611は
（ａ）でセットするSP割込フラグがセットされるまでル
ープしている。SP割込フラグがセットされると、ループ
をぬけステップS612でSP割込フラグをリセットし、ステ
ップS613のメイン処理に移る。メイン処理では時分割処
理を行なっている。
（発明が解決しようとする課題） この場合SP割込の周期で１回の処理を終えなければな
らない。SP割込の周期は一般に電気角30°が多く用いら
れ、50Hzの場合は1.67ms、60Hzの場合は1.39ms程度であ
り、制御系の実行周期に比べ非常に短い。従ってビット
処理が多い図形入力システム（以下POL言語という。）
を本装置に適用するのが困難であった。又複雑なシーケ
ンスをPOL言語で作成すると処理時間オーバの問題が出
てくる。
らない。SP割込の周期は一般に電気角30°が多く用いら
れ、50Hzの場合は1.67ms、60Hzの場合は1.39ms程度であ
り、制御系の実行周期に比べ非常に短い。従ってビット
処理が多い図形入力システム（以下POL言語という。）
を本装置に適用するのが困難であった。又複雑なシーケ
ンスをPOL言語で作成すると処理時間オーバの問題が出
てくる。
本発明は上記問題点を解決するためになされたもので
あり、図形入力システムによりAND,OR、タイマ等を結線
しプログラムを自動生成する手段を採用するために、処
理時間の問題を解決し、特にシーケンス制御、監視点
検、表示等の分割処理することなく容易に処理できるデ
ィジタル制御保護装置を提供することを目的としてい
る。
あり、図形入力システムによりAND,OR、タイマ等を結線
しプログラムを自動生成する手段を採用するために、処
理時間の問題を解決し、特にシーケンス制御、監視点
検、表示等の分割処理することなく容易に処理できるデ
ィジタル制御保護装置を提供することを目的としてい
る。
［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明では入力変換器を介
して入力するアナログ量から高調波を除去するフィルタ
とフィルタからの入力量をディジタル量に変換するA/D
変換器と、その変換された入力ディジタル量を記憶する
デュアルポートRAMと、データをサンプリングするため
のサンプリング発振器と、サンプリングしたデータを前
記デュアルポートRAMに書込んだ時点でシステムバス上
にデータレディ割込信号を出す制御信号発生回路と、前
記デュアルポートRAMからデータを読み出してリレー演
算を行なうリレー演算用中央演算処理装置及び別の演算
処理を行なうシーケンス演算用中央演算処理装置とから
なるディジタル制御保護装置において、前記シーケンス
演算用中央演算処理装置では、タイマ割込により実行す
るプログラムによって、AND,OR、タイマとそれらを結ぶ
信号線からなる図形を自動生成処理するように構成し
た。
して入力するアナログ量から高調波を除去するフィルタ
とフィルタからの入力量をディジタル量に変換するA/D
変換器と、その変換された入力ディジタル量を記憶する
デュアルポートRAMと、データをサンプリングするため
のサンプリング発振器と、サンプリングしたデータを前
記デュアルポートRAMに書込んだ時点でシステムバス上
にデータレディ割込信号を出す制御信号発生回路と、前
記デュアルポートRAMからデータを読み出してリレー演
算を行なうリレー演算用中央演算処理装置及び別の演算
処理を行なうシーケンス演算用中央演算処理装置とから
なるディジタル制御保護装置において、前記シーケンス
演算用中央演算処理装置では、タイマ割込により実行す
るプログラムによって、AND,OR、タイマとそれらを結ぶ
信号線からなる図形を自動生成処理するように構成し
た。
（作用） 従来の主プログラムにて処理していたサンプリングデ
ータに関係する点検等の処理はSP割込時に実行し、ある
一定時間毎にタイマ割込を行ない、そのタイマ割込によ
って実行するプログラムを作成する。そのタイマ割込内
でフラグをONし、そのフラグによりPOL言語により作成
されたプログラムを実行する。タイマ割込手段の例とし
てCPU内蔵タイマを用いる。処理する量によりこの実行
周期を変えて設定する。
ータに関係する点検等の処理はSP割込時に実行し、ある
一定時間毎にタイマ割込を行ない、そのタイマ割込によ
って実行するプログラムを作成する。そのタイマ割込内
でフラグをONし、そのフラグによりPOL言語により作成
されたプログラムを実行する。タイマ割込手段の例とし
てCPU内蔵タイマを用いる。処理する量によりこの実行
周期を変えて設定する。
（実施例） 以下図面を参照して実施例を説明する。
第１図は本発明によるディジタル制御保護装置の一実
施例の構成図である。第１図にのおいて２は入力変換器
で系統の電圧或いは電流をCT,PTを介して定格5A或いは1
10V等のレベルに変換する。３はアクティブフィルタ、
４は各相電流データ、電圧データを時系列的に順次出力
するマルチプレクサ（MPX）。５はA/D変換器、６はA/D
変換した値を書込むデュアルポートRAM（DPRAM）、８は
サンプリングの基準を作り出すサンプリング発振器、７
は１サンプリングのデータをデュアルポートRAM6に書込
んだ時点でバス上にデータレディ信号7aを発生する制御
信号発生回路、10はデータレディ信号による割込により
システム起動してリレー演算を行なうRy-CPU、11はAND,
OR、タイマ等の図形から自動生成されるプログラムを実
行し、シーケンス処理を行なうSQ-CPU、12はSQ-CPUに内
蔵されたタイマである。
施例の構成図である。第１図にのおいて２は入力変換器
で系統の電圧或いは電流をCT,PTを介して定格5A或いは1
10V等のレベルに変換する。３はアクティブフィルタ、
４は各相電流データ、電圧データを時系列的に順次出力
するマルチプレクサ（MPX）。５はA/D変換器、６はA/D
変換した値を書込むデュアルポートRAM（DPRAM）、８は
サンプリングの基準を作り出すサンプリング発振器、７
は１サンプリングのデータをデュアルポートRAM6に書込
んだ時点でバス上にデータレディ信号7aを発生する制御
信号発生回路、10はデータレディ信号による割込により
システム起動してリレー演算を行なうRy-CPU、11はAND,
OR、タイマ等の図形から自動生成されるプログラムを実
行し、シーケンス処理を行なうSQ-CPU、12はSQ-CPUに内
蔵されたタイマである。
第２図は内蔵タイマのブロックダイアグラムであり、
概念をインテル社の80186を例にして表現したものであ
る。10MHzの発振器の場合、内蔵タイマは１カウント4/1
0MHz＝400nsである。設定できるマックスカウンタＴ1の
値は最大16進でFFFFHである。そこで内蔵タイマの最大
値は 400（ns）×65535＝26214000（ns）＝約26.2（ms） …
（１） である。
概念をインテル社の80186を例にして表現したものであ
る。10MHzの発振器の場合、内蔵タイマは１カウント4/1
0MHz＝400nsである。設定できるマックスカウンタＴ1の
値は最大16進でFFFFHである。そこで内蔵タイマの最大
値は 400（ns）×65535＝26214000（ns）＝約26.2（ms） …
（１） である。
第１図において作用説明をすると、 （１） 入力変換器２からの電流或いは電圧入力をフィ
ルタ３で処理した後、MPX4により各相電流データ、電圧
データを時系列的に順次出力する。この出力されたデー
タはA/D変換器５により12ビットA/D変換してDPRAM6に書
込む。
ルタ３で処理した後、MPX4により各相電流データ、電圧
データを時系列的に順次出力する。この出力されたデー
タはA/D変換器５により12ビットA/D変換してDPRAM6に書
込む。
（２） １サンプリングのデータを書込んだ時点で、ア
ナログ入力基板（以下AI基板という）１はシステムバス
９上にSP割込信号7aを出し、Ry-CPU10及びSQ-CPU11に対
してデータが揃ったことを知らせる。
ナログ入力基板（以下AI基板という）１はシステムバス
９上にSP割込信号7aを出し、Ry-CPU10及びSQ-CPU11に対
してデータが揃ったことを知らせる。
（３） Ry-CPU10はDPRAM6内より電流或いは電圧データ
を読出しリレー演算を行なう。
を読出しリレー演算を行なう。
（４） SQ-CPU11もRy-CPU10と同様にDPRAMより電流或
いは電圧データを読出し、点検監視用データに用いる。
いは電圧データを読出し、点検監視用データに用いる。
（５） 内蔵タイマ12は第２図に示すようなブロックダ
イヤグラムにて、マックスカウントＴ1の設定値により
タイマ割込みを発生する。
イヤグラムにて、マックスカウントＴ1の設定値により
タイマ割込みを発生する。
第３図は本発明のためのフローチャートを示す。
（ａ）はSP割込による処理、（ｂ）はタイマ割込による
処理、（ｃ）はAND,OR、タイマ等の信号線により自動生
成されるプログラム（POL）を実行するメイン処理、
（ｄ）は（ｃ）のメイン処理が内蔵タイマの最大値を超
える場合のタイマ割込処理を示す。まず（ｃ）のメイン
処理において、電源立上げによりステップS30cにてイニ
シャライズ処理を行ない内蔵タイマの初期設定等を行な
う。
（ａ）はSP割込による処理、（ｂ）はタイマ割込による
処理、（ｃ）はAND,OR、タイマ等の信号線により自動生
成されるプログラム（POL）を実行するメイン処理、
（ｄ）は（ｃ）のメイン処理が内蔵タイマの最大値を超
える場合のタイマ割込処理を示す。まず（ｃ）のメイン
処理において、電源立上げによりステップS30cにてイニ
シャライズ処理を行ない内蔵タイマの初期設定等を行な
う。
次に割込許可にしステップS31cにてタイマ割込フラグ
をセットされているか判断をする。初期状態では（Ｎ）
であるため、アイドリング（割込フラグ待ち）状態にな
る。又割込処理（ａ），（ｂ），（ｄ）では全て、割込
禁止にて実行し、処理の最後で割込禁止は解除する。
をセットされているか判断をする。初期状態では（Ｎ）
であるため、アイドリング（割込フラグ待ち）状態にな
る。又割込処理（ａ），（ｂ），（ｄ）では全て、割込
禁止にて実行し、処理の最後で割込禁止は解除する。
（ａ）のSP割込においてステップS32aにて点検起動が
かかっていれば（Ｙ）、ステップS33aにて点検処理を行
ない、点検起動がかかってなければ（Ｎ）でステップS3
4aにてサンプリングデータ処理をし、常時監視に用い
る。
かかっていれば（Ｙ）、ステップS33aにて点検処理を行
ない、点検起動がかかってなければ（Ｎ）でステップS3
4aにてサンプリングデータ処理をし、常時監視に用い
る。
第４図にソフトウェア処理の全体構成を示す。第４図
（ａ）の１−１のタイマ割込処理は第２図のタイマがマ
ックスカウントＴ1になるとタイマ割込が発生し、第３
図（ｂ）のフローチャートの内容を実行する。
（ａ）の１−１のタイマ割込処理は第２図のタイマがマ
ックスカウントＴ1になるとタイマ割込が発生し、第３
図（ｂ）のフローチャートの内容を実行する。
これによりタイマ割込フラグがセットされ、第３図
（ｃ）でステップS31cのタイマ割込フラグセットを判断
し、これが（Ｙ）であるため、ステップS32cにてタイマ
割込フラグをリセットしてからステップS33cにてメイン
処理を行なう。このメイン処理時間がサンプリング周期
より長い場合はメイン処理中に第４図のSP割込３が一定
周期Tsp（60Hzの場合1.39ms間隔、50Hzの場合1.67ms）
で入る。メイン処理が全て終ると、第３図フローチャー
ト（ｃ）のステップS31cにてタイマ割込フラグのセット
待ちになる。このタイマ割込の周期Ｔ1は、予め自動生
成されたプログラムを実行するメイン処理の処理時間の
最大に余裕を持たせて設定しておく。設定方法はROMに
定数として予め設定するか、入力手段により調整できる
ようにする。CPUが10MHzの場合、タイマの最大値は
（１）式より26.2ms程度である。
（ｃ）でステップS31cのタイマ割込フラグセットを判断
し、これが（Ｙ）であるため、ステップS32cにてタイマ
割込フラグをリセットしてからステップS33cにてメイン
処理を行なう。このメイン処理時間がサンプリング周期
より長い場合はメイン処理中に第４図のSP割込３が一定
周期Tsp（60Hzの場合1.39ms間隔、50Hzの場合1.67ms）
で入る。メイン処理が全て終ると、第３図フローチャー
ト（ｃ）のステップS31cにてタイマ割込フラグのセット
待ちになる。このタイマ割込の周期Ｔ1は、予め自動生
成されたプログラムを実行するメイン処理の処理時間の
最大に余裕を持たせて設定しておく。設定方法はROMに
定数として予め設定するか、入力手段により調整できる
ようにする。CPUが10MHzの場合、タイマの最大値は
（１）式より26.2ms程度である。
従って、これ以下の処理時間であれば、第２図のマッ
クスカウントＴ1の設定で処理時間Ｔを調整すればよ
い。26.2ms以上の処理を行なう場合の一例を説明する。
クスカウントＴ1の設定で処理時間Ｔを調整すればよ
い。26.2ms以上の処理を行なう場合の一例を説明する。
100ms周期で処理をする場合、第２図のマスクカウン
トＴ1の値は26msの以下の一定値に設定し、このタイマ
割込回数をカウントする方法をとればよい。この方法を
第３図のフローチャート（ｄ）で説明する。
トＴ1の値は26msの以下の一定値に設定し、このタイマ
割込回数をカウントする方法をとればよい。この方法を
第３図のフローチャート（ｄ）で説明する。
この場合、タイマ割込処理をタイマ割込の回数をカウ
ントするカウンタを設け、第３図（ｄ）のステップS31d
においてそのカウンタの値を設定値と比較して等しいか
判断する。最初は（Ｎ）の判断にてステップS33dにて、
そのカウンタをインクリメントして割込処理を終える。
ントするカウンタを設け、第３図（ｄ）のステップS31d
においてそのカウンタの値を設定値と比較して等しいか
判断する。最初は（Ｎ）の判断にてステップS33dにて、
そのカウンタをインクリメントして割込処理を終える。
第４図（ｂ）において、メイン処理の実行周期Ｔが10
0msでマスクカウントＴ1が20msである場合、タイマ割込
回数カウントの設定値は５とすればよい。この５は外部
入力により設定する方法もある。タイマ割込回数カウン
タが５になると、第３図（ｄ）のステップS31dにてカウ
ンタが設定値になったことを判断し、ステップS32dでタ
イマ割込フラグをセットし、ステップS34dでカウンタを
クリアする。その後、ステップS35dにてタイマ再設定を
行ない、ステップS36dにて割込解除してメインルーチン
へ戻る。
0msでマスクカウントＴ1が20msである場合、タイマ割込
回数カウントの設定値は５とすればよい。この５は外部
入力により設定する方法もある。タイマ割込回数カウン
タが５になると、第３図（ｄ）のステップS31dにてカウ
ンタが設定値になったことを判断し、ステップS32dでタ
イマ割込フラグをセットし、ステップS34dでカウンタを
クリアする。その後、ステップS35dにてタイマ再設定を
行ない、ステップS36dにて割込解除してメインルーチン
へ戻る。
タイマ割込フラグがセットされれば、第３図（ｃ）の
ステップS31cの判断は（Ｙ）になり、ステップS32cでタ
イマ割込フラグリセットを行ない、ステップS33cにてメ
イン処理を行なう。このメイン処理にて自動生成された
プログラムを実行する。メイン処理が終るとステップS3
1cのタイマ割込フラグ待ちとなり、以下前記内容を繰り
返す。
ステップS31cの判断は（Ｙ）になり、ステップS32cでタ
イマ割込フラグリセットを行ない、ステップS33cにてメ
イン処理を行なう。このメイン処理にて自動生成された
プログラムを実行する。メイン処理が終るとステップS3
1cのタイマ割込フラグ待ちとなり、以下前記内容を繰り
返す。
第５図は他の実施例である。第５図において１〜11は
第１図と同様である。12aはCPU内蔵タイマがない場合に
外部に取付けたタイマ、13は入出力インターフェース、
14は処理時間設定入力を示す。
第１図と同様である。12aはCPU内蔵タイマがない場合に
外部に取付けたタイマ、13は入出力インターフェース、
14は処理時間設定入力を示す。
外部タイマ12aからの割込みによりタイマ割込プログ
ラムを実行する。13は入出力インターフェースで処理時
間設定入力14を取込むためのものである。第３図（ｃ）
のS33cで実行するPOL言語のボリュームにより処理時間
の設定を行ない、第３図（ｄ）のS31dの設定値として用
いる。従って（マックスカウントＴ1）×（設定値）が
メイン処理の実行周期となる。例えばＴ1を10ms、設定
値を２にて20msの実行周期を選択することができる。
ラムを実行する。13は入出力インターフェースで処理時
間設定入力14を取込むためのものである。第３図（ｃ）
のS33cで実行するPOL言語のボリュームにより処理時間
の設定を行ない、第３図（ｄ）のS31dの設定値として用
いる。従って（マックスカウントＴ1）×（設定値）が
メイン処理の実行周期となる。例えばＴ1を10ms、設定
値を２にて20msの実行周期を選択することができる。
又、設定値を実行周期の入力として処理することも可
能である。
能である。
［発明の効果］ 以上説明したように、本発明によればディジタル制御
保護装置において、特にAND,OR、タイマ等の図形入力シ
ステムによる自動生成プログラムのようなサンプリング
周期より長い処理時間の割込プログラムを容易に適用で
き、シーケンスコントローラ或はプログラマブルコント
ローラレベルで、ディジタル制御保護を可能にしたもの
である。即ち、専門的なプログラムの知識を必要としな
い点で効果的であり、又、制御用計算機（マイコン応用
装置）を別に設けなくても、変電所等における電力系統
或は機器のディジタル保護制御を行なうことができる。
保護装置において、特にAND,OR、タイマ等の図形入力シ
ステムによる自動生成プログラムのようなサンプリング
周期より長い処理時間の割込プログラムを容易に適用で
き、シーケンスコントローラ或はプログラマブルコント
ローラレベルで、ディジタル制御保護を可能にしたもの
である。即ち、専門的なプログラムの知識を必要としな
い点で効果的であり、又、制御用計算機（マイコン応用
装置）を別に設けなくても、変電所等における電力系統
或は機器のディジタル保護制御を行なうことができる。
ハード、ソフト両面が経済的であり、スペース面でも
効果的である。
効果的である。
第１図は本発明によるディジタル制御保護装置の一実施
例の機能ブロック図、第２図は本発明の説明のためのタ
イマブロックダイヤグラム、第３図は本発明のためのフ
ローチャート、第４図は本発明のプログラム処理を説明
するためのタイムチャート、第５図は他の実施例を示す
図、第６図は従来の処理を説明する為のフローチャート
である。 １……AI基板、２……入力変換器 ３……フィルタ、４……MPX ５……A/D変換器、６……DPRAM ７……制御信号発生回路 ８……サンプリング発振器 ９……システムバス、10……Ry-CPU 11……SQ-CPU、12……CPU内蔵タイマ 12a……タイマ 13……入出力インタフェース 14……処理時間設定入力
例の機能ブロック図、第２図は本発明の説明のためのタ
イマブロックダイヤグラム、第３図は本発明のためのフ
ローチャート、第４図は本発明のプログラム処理を説明
するためのタイムチャート、第５図は他の実施例を示す
図、第６図は従来の処理を説明する為のフローチャート
である。 １……AI基板、２……入力変換器 ３……フィルタ、４……MPX ５……A/D変換器、６……DPRAM ７……制御信号発生回路 ８……サンプリング発振器 ９……システムバス、10……Ry-CPU 11……SQ-CPU、12……CPU内蔵タイマ 12a……タイマ 13……入出力インタフェース 14……処理時間設定入力
Claims (2)
- 【請求項１】入力変換器を介して入力するアナログ量か
ら高調波を除去するフィルタと、フィルタからの入力量
をディジタル量に変換するA/D変換器と、その変換され
た入力ディジタル量を記憶するRAMと、データを所定サ
ンプリング周期でサンプリングするためのサンプリング
発振器と、サンプリングしたデータを前記RAMに書込ん
だ時点でシステムバス上にデータレディ割込信号を出す
制御信号発生回路と、前記RAMからデータを読み出して
リレー演算を行なうリレー演算用中央演算処理装置及び
別の演算処理を行なうシーケンス演算用中央演算処理装
置とからなるディジタル制御保護装置において、前記シ
ーケンス演算用中央演算処理装置では、前記サンプリン
グ周期より長い所定時間毎に一旦割込禁止を行いタイマ
割込フラグをセットした後再び割込禁止解除する処理を
実行するタイマ割込ルーチンと、前記タイマ割込ルーチ
ンによりタイマ割込フラグがセットされたとき、このフ
ラグをリセットするとともに、前記サンプリング周期よ
り長い処理時間の割込処理プログラムを実行する割込処
理ルーチンとを備え、前記リレー演算用中央演算処理装
置では前記割込処理ルーチン実行中に前記データレディ
割込信号を受けると一旦割込禁止を行いサンプリングデ
ータ処理を行なった後再び割込禁止解除する処理を実行
するサンプリング割込ルーチンを備えることを特徴とす
るディジタル制御保護装置。 - 【請求項２】前記割込処理プログラムは、前記シーケン
ス演算用中央演算処理装置で行なうシーケンスを、AND,
ORあるいはタイマのロジックで表したシーケンスを結線
した図形から自動作成するプログラムであることを特徴
とする請求項１記載のディジタル制御保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239601A JP2507555B2 (ja) | 1988-09-27 | 1988-09-27 | ディジタル制御保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63239601A JP2507555B2 (ja) | 1988-09-27 | 1988-09-27 | ディジタル制御保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0295126A JPH0295126A (ja) | 1990-04-05 |
| JP2507555B2 true JP2507555B2 (ja) | 1996-06-12 |
Family
ID=17047182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63239601A Expired - Lifetime JP2507555B2 (ja) | 1988-09-27 | 1988-09-27 | ディジタル制御保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507555B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57170021A (en) * | 1981-04-09 | 1982-10-20 | Fuji Electric Co Ltd | Digital protection relay unit |
| JPS60113615A (ja) * | 1983-11-24 | 1985-06-20 | 株式会社東芝 | デイジタル形保護継電装置 |
-
1988
- 1988-09-27 JP JP63239601A patent/JP2507555B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 山口富士夫編「ＣＡＤ／ＣＡＭ入門」（昭和６１−５−３０）工業調査会Ｐ１６６−１６７ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0295126A (ja) | 1990-04-05 |
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