JPH022663A - 集積回路内部の状態出力方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 集積回路内部の状態をピンを介して外部に出力すること
により、集積回路内部のエラー発生状態又は試験時の動
作状態等の監視を可能とする集積回路内部の状態出力方
式に関し、 集積回路内部の多くの状態を少ないビンで外部に出力す
ることを可能にすることを目的とし、集積回路内部の第
１の複数の状態を該第１の複数より少ない第２の複数の
符号に変換する符号化手段を前記集積回路の内部に有し
、前記第１の複数の状態を前記第２の複数の符号として
集積回路外部に出力するように構成する。

式。

また、前記第１の複数の状態のうち少なくとも２つ以上
が同時に発生した場合、該各状態を予め設定された優先
順位に従って前記符号化手段に出力する優先順位決定手
段を前記集積回路の内部に有するように構成する。

更に、優先順位が低く前記優先順位決定手段から時間的
に遅延して出力される前記状態は、前記符号化手段にお
いて該遅延時間に応じて異なった前記符号に変換される
ように構成する。

〔産業上の利用分野〕

本発明は集積回路内部の状態をビンを介して外部に出力
することにより、集積回路内部のエラ発生状態又は試験
時の動作状態等の監視を可能とする集積回路内部の状態
出力方式に関する。

〔従来の技術〕

ＬＳＩ等の集積回路の高密度化が進み回路規模が大きく
なると、各動作状態が論理的に深くなるため、単にＬＳ
Ｉの入出力ビンの信号状態を見るだけでは、ＬＳＩ内部
のエラー発生状態や試験時に必要な内部状態等の観測が
困難になってくる。

そのため、ＬＳＩ内部の各動作状態出力用のビンを専用
に設けて外部に出力することが必要となる。

〔発明が解決しようとする課題〕

しかし、高密度のＬＳＩの場合、ＬＳＩ自体の８禎が小
さくなると同時に入出力信号数も増加するため、ビンに
余裕がない場合が多く、内部状態の出力用に多くのビン
を割当てることが困難になり、結局、ＬＳＩ内部の多く
の状態を外部に出力することができないという問題点を
有していた。

本発明は、集積回路内部の多くの状態を少ないビンで外
部に出力することを可１１ヒにすることを目的とする。

〔課題を解決するための手段〕

第１図は、本発明のブロック図である。

まず、集積回路内部の第１の複数即ちｍｔ（ｌｉＩの＃
１〜＃ｍの状態１を、ｍ以下の第２の複数即ち１個の＃
１〜＃ｉの符号２に変換する符号化手段３を集積回路の
内部に有する。上記符号化手段３は、例えば状態１を２
進数の符号２に変換する２進エンコーダによって実現さ
れる。

そして、上記符号化手段３から出力される＃１〜＃ｉの
符号２は、例えば集積回路に接読される１個のビンを介
して集積回路の外部に出力される。

また、＃１〜＃ｍの状態１のうち少なくとも２つ以上が
同時に発生した場合、各状態１を予め設定された優先順
位に従って符号化手段３に出力する優先順位決定手段４
を集積回路の内部に有する。

〔作　　　用〕

上記手段において、符号化手段３は＃１〜＃ｍの状態１
を＃１〜＃ｉの例えば２進符号２に変換する為、符号２
を外部に出力するために必要なピン数ｊは、状態１の数
ｍに比較して少ない個数でよい。例えば、ｍ＝１６であ
ればｉ＝ｌｏｇ２ｍ＝４でよい。即ち１本のビンで２１
種類の状態１を出力できる。これにより、状態１を外部
に出力する為に必要なピン数を大幅に削減させる事がで
きる。

また、符号化手段３の前段に優先順位決定手段４を設け
ることにより、複数の状態１が同時に発生しても予め設
定された優先順位で符号化されるようにするごとができ
、状態１を符号２として効率良く出力させことができる
。

更にこのとき、優先順位が低（優先順位決定手段４から
時間的に遅延して出力される状態１は、例えば符号化手
段３において上記遅延時間に応じて異なった符号２に変
換されるようにすることにより、状態１の出力時間に関
する情報も外部に出力させることが可能となる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

第２図は、本発明の実施例の構成図である。本実施例は
、特には図示しないＬＳＩの内部回路の一部であり、Ｌ
ＳＩ内部の各回路から出力される＃１〜＃ｍのｍ（固の
ステータス１６を、トリガ（言号１７及び＃１〜＃ｉの
１個の２進符号ＤＯ〜Ｄ１に変換して、特には図示しな
いＬＳＩの（ｉ＋１）藺のビンを介して外部に出力する
回路である。

まず、ステータス１６（Ｒ１）は、端子７　（Ｒ１）か
ら優先順位決定回路５（Ｒ１）に入力する。

叩ち、ＲＳフリップフロップ（ＲＳ　−Ｆ　Ｆ、以下同
じ）　　８　　（Ｒ１）のセント端子Ｓに入力する。Ｒ
３−ＦＦ８　（Ｒ１）の出力品１子Ｑは、Ｄフリ・ノブ
フロップ（Ｄ　−Ｆ　Ｆ、以下同じ）　９　（Ｒ１）の
入力端子りに接続される。Ｄ−ＦＦ９　（Ｒ１）の出力
端子Ｑは、Ｒ３−ＦＦ８　（Ｒ１）のリセット端子Ｒに
接続されると共に、エンコーダ６の入力αｊ１１子Ｓｏ
に接続され、更に、優先順位決定回路５（＃２〜＃ｍ）
の各アンド回路１０（Ｒ２）。

１０’（Ｒ２）、　　・・・、１０　（９ｍ）に負論理
で接続される。

次に、ステータス１６（Ｒ２）は、端子７（Ｒ２）から
優先順位決定回路５　　（Ｒ２）に入力する。

即ち、Ｒ３−ＦＦ８　　（Ｒ２）のセット端子Ｓに入力
する。Ｒ３−ＦＦ８　（Ｒ２）の出力端子Ｑは、Ｄ−Ｆ
Ｆ９　（Ｒ２）の入力端子りに接続される。

Ｄ−ＦＦ９　　（Ｒ２）の出力端子Ｑは、オア回路１２
　（Ｒ２）を介してＲ３−ＦＦ８　　（Ｒ２）のりセン
ト端子Ｒに接続されると共に、アンド回路１゜（Ｒ２）
に接続され、更に、アンド回路１１′（Ｒ２）を介しζ
Ｒ３−ＦＦ８’　　（Ｒ２）のセント端子Ｓに接続され
る。アンド回路１０（Ｒ２）の出力は、エンコーダ６の
入力端子ｓ１に接続されると共に、オア回路１２（Ｒ２
）を介してＲ３−ＦＦ８　　（Ｒ２）のりセント端子Ｒ
に接続され、また、アンド回路１１’（Ｒ２）に負論理
で接続されると共に、オア回路１２’（Ｒ２）を介して
Ｒ３−ＦＦ８’　　（Ｒ２）のりセットｌ’ｊ：ｊ子Ｒ
に接続され、更に、優先順位決定回路５　（＃３〜＃ｍ
）の各アンド回路１０（＃３〜＃ｍ）に負論理でｆｘ続
される。

Ｒ３−ＦＦ８’　　（Ｒ２）の出力端子Ｑは、ＤＦＦ９
’　　（Ｒ２）の入力端子りに接続される。Ｄ−ＦＦ９
’　　（Ｒ２）の出力端子Ｑは、アンド回路１０’（Ｒ
２）に接続される。アンド回路１０’（Ｒ２）の出力は
、エンコーダ６０入力端子Ｓ２に接続され、また、アン
ド回路１０（Ｒ２）に負論理で接続されると共に、オア
回路１２’（Ｒ２）を介してＲ３−ＦＦ８’　　（Ｒ２
）のリセット端子Ｒに接続され、更に、優先順位決定回
路５（＃３〜＃ｍ）の各アンド回路１０（＃３〜＃ｍ）
に負論理で接続される。

続いて、ステータス１６（９ｍ）は、端子７（９ｍ）か
ら優先順位決定回路５　（９ｍ）に入力する。ずなわち
、Ｒ３−ＦＦ８　　（９ｍ）のセント端子Ｓに入力する
。Ｒ３−ＦＦ８　　（９ｍ）の出力ｈ１：１子Ｑは、Ｄ
−ＦＦ９　（９ｍ）の入力端子りに接読される。Ｄ−Ｆ
Ｆ９　（９ｍ）の出力端子Ｑは、アンド回路１０（９ｍ
）に接続される。アンド回路１０（９ｍ）の出力は、エ
ンコーダ６の入力端子Ｓ　ＩＮに接続されると共に、Ｒ
Ｓ　−Ｆ　Ｆ　８　（９ｍ）のりセント端子Ｒに接続さ
れる。

優先順位決定回路５　（９１〜１ｍ）の各Ｒ３ＦＦ８　
（９１〜１ｍ）　、　８　’　（Ｒ２）　、　・・・の
各クロック端子ＣＫには、端子１４を介してクロックＣ
ＬＫ　（Ｒ１）が入力し、同じく各Ｄ−ＦＦ９　（９１
〜１ｍ）、９　’　　（Ｒ２）、　　・・・の各クロッ
ク端子ＣＫには、端子１５を介してクロックＣＬＫ　（
Ｒ２）が入力する。

また、エンコーダ６の各入力端子５ｏ＝Ｓｎに入力する
各信号は、オア回路１８に入力する。

オア回路１８から出力端子１３を介して出力されるトリ
ガ信号１７と、エンコーダ６から出力端子１２（＃ｌ〜
＃ｉ）を介して出力される２進符号Ｄｏ−ＤＩは、特に
は図示しないＬＳＩの１個のビンを介して外部に出力さ
れる。

次に、上記構成の第２図の実施例の動作について、第３
図の動作タイミングチャート図を用いながら説明を行う
。

まず、９１〜１ｍの各優先順位決定回路５は、９１〜１
ｍの各入力端子７から入力する９１〜１ｍの各ステータ
ス１６を、その番号＃１〜＃ｍに対応した優先順位でエ
ンコーダ６の各入力端子Ｓ　Ｏ”’　Ｓ　Ｉ、に伝達す
る。すなわち、例えば９ｍの優先順位決定回路５は、９
ｍのみのステータス１６が発生した場合は、それを無条
件にエンコーダ６の入力端子Ｓｎに伝達するが、＃ｍの
ステータス１６と同時に＃ｍより番号の若い＃１〜＃ｍ
１のいずれかのステータス１６が発生した場合は、他の
ステータス１６の出力が完了するまで＃ｍのステータフ
１６を保持しておき、他のステータス１６の出力完了後
にエンコーダ６の入力端子Ｓｎに伝達する。

上記動作を、第３図（ａｌの第１の例を用いて説明する
。同図はＲ１と＃ｍのステータス１６が同時に発生した
場合の動作タイミングチャート図である。

まず、ｔｌにおいてＲ１のステータス１６が発生しハイ
レベルに立ち上がると、Ｒ１のＲ３−ＦＦ８の出力Ｑは
、クロックＣＬＫ　（Ｒ１）が立ち上がるタイミングｔ
２でハイレベルに立ち上がる。

続いて、これを受けてＲ１のＤ−ＦＦ９の出力端子Ｑ（
以下、単に出力Ｑと呼ぶ）は、クロックＣＬＫ　（Ｒ２
）が立ち上がるタイミングｔ３でハイレベルに立ち上が
る。

この動作により、ｔ３において出力端子１３から出力さ
れるトリガ信号１７がハイレベルに立ぢ上がると同時に
、エンコーダ６の入力端子Ｓｏのみがハイレベルとなり
、＃１〜＃ｉの出力端子１２から対応する２准将号Ｄｏ
＝Ｄ＋が出力される。

これにより、ＬＳＩの外部にＲ１のステータス１６が発
生したことが出力される。

上記動作でＲ１のＤ−ＦＦ９の出力Ｑがハイレベルとな
ったことにより、その後のクロックＣＬＫ（Ｒ１）が立
ち上がるタイミングｔ４で、Ｒ１のＲ３−ＦＦ８がリセ
ットされてその出力Ｑがローレベルに立ち下がり、従っ
て、その後のクロックＣＬＫ　（Ｒ２）が立ち上がるタ
イミングｔ５で、Ｒ１のＤ−ＦＦ９の出力Ｑもローレベ
ルに立ち下がってＲ１のステータス１６の出力を完了す
る。

一方、＃ｍのステータス１６がＲ１のステータス１６と
同じタイミングｔ１でハイレベルに立ち上がると、＃ｍ
のＲ３−ＦＦ８の出力Ｑは、クロックＣＬＫ　（Ｒ１）
が立ち上がるタイミングｔ２でハイレベルに立ち上がる
。続いて、これを受けて＃ｍのＤ−ＦＦ９の出力Ｑは、
クロックＣＬＫ（Ｒ２）が立ち上がるタイミングｔ３で
ハイレベルに立ち上がる。

上記＃ｍのＤ−ＦＦ９の出力Ｑは＃ｍのアンド回路１０
に入力するが、ｔ３のタイミングにおいては＃ｌのＤ−
ＦＦ９の出力Ｑがハイレベルに立ち上がるため、これが
＃ｍのアンド回路１０を負論理でオフにし、その出力は
エンコーダ６に伝達されない。この場合、アンド回路１
０の出力がローレベルであることより、＃ｍのＲ３−Ｆ
Ｆ８はリセットされず、従って、＃ｍのＤ−ＦＦ９の出
力Ｑはハイレベルを保持する。

続いて、ｔ５において＃ＩのＤ−ＦＦ９の出力Ｑがロー
レベルに立ち下がってＲ１のステータス１６の出力が終
了すると、＃ｍのアンド回路１０がオンとなるため、＃
ｍのＤ−ＦＦ９の出力Ｑのハイレベル状態がエンコーダ
６の入力端子Ｓｎに伝達される。これにより、ｔ５にお
いて出力端子１３から出力されるトリガ信号１７が継続
してハイレベルとなると同時に、エンコーダ６の入力端
子Ｓｎのみがハイレベルとなり、＃１〜＃ｉの出力端子
１２から対応する２准将号Ｄｏ”Ｄ＋が出力され、ＬＳ
Ｉの外部に＃ｍのステータス１６が発生したことが出力
される。

上記動作で＃ｍのアンド回路１０の出力がハイレベルと
なったことにより、その後のクロックＣＬＫ（Ｒ１）が
立ち上がるタイミングｔ６で、＃ｍのＲ３−ＦＦ８がリ
セットされてその出力Ｑがローレベルに立ち下がり、続
いてクロックＣＬＫ（Ｒ２）が立ち上がるタイミングｔ
７で、＃ｍのＤ−ＦＦ９の出力Ｑもローレベルに立ち下
がり、更に、＃ｍのアンド回路１０の出力ひいてはトリ
ガ信号１７がローレベルとなって＃ｍのステータス１６
の出力を完了する。

以上に示したように、Ｒ１のステータス１６が発生した
場合は、この優先順位が最も高いため、無条件にエンコ
ーダ６の入力端子Ｓｏに伝達される。一方、＃ｍのステ
ータス１６が発生した場合は、この優先順位が最も低い
ため、他の＃１〜＃ｍ−１のステータス１６のいずれか
く第３図（ａｌではＲ１）が同時に発生すると、＃ｍの
アンド回路１０がすぐにはオンにならず、他のステータ
ス１６の出力が完了した後にアンド回路１０がオンにな
って＃ｍのステータス１６がエンコーダ６の入力端子Ｓ
　Ｉ、に伝達される。このように＃１〜＃ｍの各優先順
位決定回路５は、自分より番号の若いステータス１６が
発生した場合にはそれらの出力を優先させた後に各自の
ステータス１６を出力する。

次に、（正先順位決定回路５のもう１つの働きについて
、第３図ｆｂ）の第２の例を用いて説明する。

同図はＲ１とＲ２のステータス１６が同時に発生した場
合の動作タイミングチャート図である。

まず、ｔ８においてＲ１のステータス１６がハイレベル
に立ち上がると、Ｒ１のＲ３−ＦＦ８゜Ｄ−ＦＦ９の各
出力Ｑはｔ９〜ｔ１２において、第３図（ａｌの第１の
例のｔ２〜ｔ５における場合と全く同様に動作し、ｔｌ
ｏ〜ｔ１２においてＲ１のＤ−ＦＦ９の出力Ｑがハイレ
ベルとなることにより、出力端子１３から出力されるト
リガ信号１７がハイレベルに立ち上がると同時に、エン
コーダ６の入力端子Ｓｏのみがハイレベルとなり、＃１
〜＃ｉの出力端子１２から対応する２准将号Ｄｏ＝Ｄ＋
が出力され、ＬＳＩの外部にＲ１のステータス１６が発
生したことが出力される。

一方、Ｒ２のステータス１６がＲ１のステータス１６と
同じタイミングｔ８でハイレベルに立ち上がると、Ｒ２
のＲ３−ＦＦ８の出力Ｑは、クロックＣＬＫ（Ｒ１）が
立ぢ上がるタイミングｔ９でハイレベルに立ち上がり、
続いて、Ｒ２（７）ＤＦＦ９の出力ＱがクロックＣＬＫ
　（Ｒ２）が立ち上がるタイミングｔ１０でハイレベル
に立ち上がる。

上記＃２のＤ−ＦＦ９の出力ＱはＲ２のアンド回路１０
に入力するが、ｔｌｏのタイミングにおいてはＲ１のＤ
−ＦＦ９の出力Ｑがハイレベルに立ち上がるため、これ
がＲ２のアンド回路１０を負論理でオフにし、その出力
はエンコーダ６に伝達されない。この場合、アンド回路
１０の出力がローレベルであることよりＲ２のアンド回
路１１′がオンとなり、従って、Ｒ２のＤ−ＦＦ９の出
力Ｑのｔｌｏ以後のハイレベル状態がＲ２のＲ３ＦＦ８
’に伝達される。なお、これと共にｔｌ。

でＲ２のＤ−ＦＦ９の出力Ｑがハイレベルとなったこと
により、その後のクロックＣＬＫ（Ｒ１）が立ち上がる
タイミングｔｌｌで、Ｒ２のＲ３−ＦＦ８がリセットさ
れてその出力Ｑがローレベルに立ち下がり、続いてクロ
ックＣＬＫ　（Ｒ２）が立ち上がるタイミングｔ１２で
、Ｒ２のＤ−ＦＦ９の出力Ｑもローレベルに立ち下がる
。

上記動作により、ｔｌｏ以後のクロックＣＬＫ（Ｒ１）
が立ち上がるタイミング１１で、Ｒ２のＲ３−ＦＦ８　
’の出力Ｑがハイレベルに立ち上がり、続いて、Ｒ２の
Ｄ−ＦＦ９’の出力ＱがクロックＣＬＫ　（Ｒ２）が立
ち上がるタイミングｔ１２でハイレベルに立ち上がる。

すなわち、Ｒ２のＲ３−ＦＦ８　’及びＤ−ＦＦ９’が
セントされるタイミング１１１及びｔｌ２は、各々＃２
のＲ３−ＦＦ８及びＤ−ＦＦ９がセントされるタイミン
グｔ９及びｔｌｏから１クロック分遅れたタイミングで
ある。従って、Ｒ２のＲ３−ＦＦ８　’及びＤ−ＦＦ９
は、Ｒ２のステータス１６の発生をその発生から１クロ
ック分遅れて保持する回路となる。

上記ｔ１２において立ち上がったＲ２のＤ−ＦＦ９の出
力ＱはＲ２のアンド回路１０′に入力するが、ｔｌ２の
タイミングにおいてはちょうどＲ１のＤ−ＦＦ９の出力
Ｑがローレベルに立ち下がりＲ１のステータス１６の出
力が完了するためアンド回路１０′がオンとなり、Ｒ２
のＤ−ＦＦ９　’の出力Ｑのハイレベル状態がエンコー
ダ６の入力端子Ｓ２に伝達される。またこの出力は、Ｒ
２のアンド回路１０をオフにするため、エンコーダ６の
入力端子Ｓ１はハイレベルとはならない。これにより、
ｔｌ２において出力端子１３から出力されるトリガ信号
１７が継続してハイレベルとなると同時に、エンコーダ
６の入力端子Ｓ２のみがハイレベルとなり、＃１〜＃ｉ
の出力端子１２から対応する２准将号Ｄｏ＝Ｄ＋が出力
され、ＬＳＩの外部にＲ２のステータス１６が発生した
ことが出力される。

これに対して、＃２のステータス１６のみが発生した場
合には、＃１のＤ−ＦＦ９の出力Ｑ及び＃２のアンド回
路１０’の出力の両方がローレベルとなるため＃２のア
ンド回路１０がオンとなり、＃２のＤ−ＦＦ９の出力Ｑ
のハイレベル状態がエンコーダ６の入力端子Ｓ１に伝達
される。これと共に、＃２のアンド回路１０′の出力が
＃２のアンド回路１１′をオフにするため、＃２のＤ−
ＦＦ９の出力Ｑは＃２のＲ５−ＦＦ８　’には伝達され
ず、＃２のＤ−ＦＦ９’の出力Ｑもローレベルとなるた
め、エンコーダ６の入力端子Ｓ２はローレベルとなる。

従って、＃１〜＃ｉの出力品）子１２からは入力端子Ｓ
１のみがハイレベルとなるのに対応した２准将号Ｄｏ＝
Ｄ＋が出力される。

以上のように、＃２のステータス１６の出力に遅延がな
い場合と１クロツク分遅延がある場合とでは、＃１〜＃
ｉの出力端子１２からは異なった２進符号Ｄｏ”Ｄ＋が
出力されることになり、ＬＳＩの外部において＃２のス
テータス１６の出力タイミングを正確に知ることが可能
となる。

上記のような機能は、＃２以外の優先順位決定回路５に
おいても同様に持たせることができる。

この場合、例えば＃３のステータス１６は、＃１と＃２
のステータス１６との関係で遅延時間が０゜１クロツク
、２クロツクと変化しうるため、各遅延時間に応じて、
＃２のＲ３−ＦＦ８’、Ｄ−ＦＦ９′、アンド回路１０
′と同様の回路を順次設けて接続し、それらの出力をエ
ンコーダ６の異なった入力端子に入力させるようにすれ
ば、＃１〜＃ｉでの出力端子１２からは各遅延時間毎に
異なった２准将号Ｄｏ＝Ｄ＋を出力させることができる
。

なお、遅延時間に関する１°ｎ報が必要なければ、＃ｍ
の優先順位決定回路５と同じ単純な回路構成でよい。

以上のような場合、各遅延時間に対する符号を出力する
分だけ２准将号Ｄｏ＝Ｄ＋のビット数ｉが増加するが、
一般に全てのステータス１６に上記遅延情報が必要なわ
けではないため、例えばステータス１６の数ｍ＝１６と
した場合、エンコーダ６への入力端子数ｎは多くても２
倍の３２程度である。従っζ、２進符号Ｄθ〜Ｄ１のビ
ット数ｉは５ビット程度となる。すなわぢ、上記の例で
は出力ビン数を１６ピンから５ピンに減らせることにな
る。

なお、第２図のような本実施例を実現するための回路は
、集積化により容易に小型化が可能である。

〔発明の効果〕

本発明によれば、状態出力を符号化して出力することに
より、集積回路内部の複数の状態を外部に出力するため
に必要なビン数を大幅に削減させることができ、集積回
路の小型化が可能となる。

また、複数の状態が同時に発生しても、予め設定した優
先順位で出力されるため、効率の良い出力が可能となる
。

更に、優先順位が低く時間的に遅延して出力される状態
に対しては、各遅延時間に対応して異なった符号に変換
して出力することにより、各状態の正確な発生タイミン
グを外部で容易に知ることが可能となる。

【図面の簡単な説明】

第１図は、本発明のブロック図、 第２図は、本発明の実施例の構成図、 第３図（ａｌ、　（ｂｌは、本発明の実施例の動作タイ
ミングチャート図である。 ■・・・状態、 ２・・・符号、 ３・・・符号化手段、 ４・・・優先順位決定手段。

Claims (1)

1. 【特許請求の範囲】 １）集積回路内部の第１の複数（ｍ）の状態（１）を該
   第１の複数（ｍ）より少ない第２の複数（ｉ）の符号（
   ２）に変換する符号化手段（３）を前記集積回路の内部
   に有し、 前記第１の複数（ｍ）の状態（１）を前記第２の複数（
   ｉ）の符号（２）として前記集積回路の外部に出力する
   ことを特徴とする集積回路内部の状態出力方式。 ２）前記第１の複数（ｍ）の状態（１）のうち少なくと
   も２つ以上が同時に発生した場合、該各状態（１）を予
   め設定された優先順位に従って前記符号化手段（３）に
   出力する優先順位決定手段（４）を前記集積回路の内部
   に有することを特徴とする請求項１記載の集積回路内部
   の状態出力方式。 ３）優先順位が低く前記優先順位決定手段（４）から時
   間的に遅延して出力される前記状態（１）は、前記符号
   化手段（３）において該遅延時間に応じて異なった前記
   符号（２）に変換されることを特徴とする請求項２記載
   の集積回路内部の状態出力方式。