JPH01161929A - 信号線接続方法 - Google Patents
信号線接続方法Info
- Publication number
- JPH01161929A JPH01161929A JP31889187A JP31889187A JPH01161929A JP H01161929 A JPH01161929 A JP H01161929A JP 31889187 A JP31889187 A JP 31889187A JP 31889187 A JP31889187 A JP 31889187A JP H01161929 A JPH01161929 A JP H01161929A
- Authority
- JP
- Japan
- Prior art keywords
- signal lines
- weighting
- signal line
- signal
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 20
- 230000005540 biological transmission Effects 0.000 claims description 8
- 230000000694 effects Effects 0.000 abstract description 7
- 230000003247 decreasing effect Effects 0.000 abstract 1
- 230000006870 function Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000004065 semiconductor Substances 0.000 description 5
- 230000010354 integration Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000009931 harmful effect Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、データ伝送の信号線接続方法に係り、特にデ
ータの誤りに対してその影響度を少なくする多重化方法
に関する。
ータの誤りに対してその影響度を少なくする多重化方法
に関する。
最近のLSIは多ピン化しており、例えば、32ビツト
、バーバードアーキテクチャr A M 29000J
の入出力端子は、約150ピンにのぼり、それに伴ない
パッケージも大形化している。
、バーバードアーキテクチャr A M 29000J
の入出力端子は、約150ピンにのぼり、それに伴ない
パッケージも大形化している。
rADVANCED MICRODEVTCES
StreamlinedInstruction Pr
ocessor AM29000Jアドバンス インフ
ォメーションr09075− A −10Jに記述され
ている。
StreamlinedInstruction Pr
ocessor AM29000Jアドバンス インフ
ォメーションr09075− A −10Jに記述され
ている。
半導体を使用したデータ処理技術は、半導体の微細化技
術、高集積度技術により年々、高機能化に向いつつあり
、特にマイクロコンピュータの分野では、4ビツト(デ
ータ幅)が、8,16ビツトと大きくなり、近年は32
ピッ1〜MPUが市場に出現しはじめて・いる。32ビ
ツトのMPUのアーキテクチャは、次世代のM P U
の機能をも考慮 。
術、高集積度技術により年々、高機能化に向いつつあり
、特にマイクロコンピュータの分野では、4ビツト(デ
ータ幅)が、8,16ビツトと大きくなり、近年は32
ピッ1〜MPUが市場に出現しはじめて・いる。32ビ
ツトのMPUのアーキテクチャは、次世代のM P U
の機能をも考慮 。
し、内部的にはデータ幅が64ビツトとなっており、1
回の演算でより高性能、高機能が、シリコンの1チツプ
で実現可能な範囲となってきた。また、これらの高機能
のMPU等のLSI群を有効に活用するため、世界的に
標準で使用できるシステムバスも、適用する高機能LS
I (MPU)をサポートするため、32ビツト幅が標
準になりつつあり、近い将来、64ビツトへと増加する
傾向にある。
回の演算でより高性能、高機能が、シリコンの1チツプ
で実現可能な範囲となってきた。また、これらの高機能
のMPU等のLSI群を有効に活用するため、世界的に
標準で使用できるシステムバスも、適用する高機能LS
I (MPU)をサポートするため、32ビツト幅が標
準になりつつあり、近い将来、64ビツトへと増加する
傾向にある。
マイクロコンピュータは、−世代前のメインフレーム(
大型汎用計算機)と同一の機能と同じくなりつつある。
大型汎用計算機)と同一の機能と同じくなりつつある。
半導体の゛進歩はめざましく、そのチップ上の機能の集
積は、とどまるところをしらない。現在バス幅は16ビ
ツトから32ピツトの過渡期を迎え、これらの高機能L
SIの適用に少しづつ問題が生じつつある。これはMP
Uを含むLSIは高集積度、高速動作が可能となり、M
PUの内部は各機能ユニットが並列に動作するパイプラ
イン構造が一般的になり、アドレス、データは各32ピ
ツ1−のデータ幅を出力し、アドレスは広い記憶空間(
32ビツトであれば2”;4Gバイト)が可能となる。
積は、とどまるところをしらない。現在バス幅は16ビ
ツトから32ピツトの過渡期を迎え、これらの高機能L
SIの適用に少しづつ問題が生じつつある。これはMP
Uを含むLSIは高集積度、高速動作が可能となり、M
PUの内部は各機能ユニットが並列に動作するパイプラ
イン構造が一般的になり、アドレス、データは各32ピ
ツ1−のデータ幅を出力し、アドレスは広い記憶空間(
32ビツトであれば2”;4Gバイト)が可能となる。
また、MPUはより高性能をめざして拡張バーバードア
ーキテクチャのように、アドレスライン、データライン
の他に命令用データを設け、より高速に処理が可能なL
SIも呪われている。
ーキテクチャのように、アドレスライン、データライン
の他に命令用データを設け、より高速に処理が可能なL
SIも呪われている。
このように、各機能ユニット(LSI)がMPUの高機
能化に伴ない、周辺のLSI、例えば、DMA(ダイレ
クトメモリアクセスコント′ローラ)等もデータ幅、ア
ドレス幅が大きく、システム機能の高機能化にする必要
があり、実現可能な領域となりつつある。
能化に伴ない、周辺のLSI、例えば、DMA(ダイレ
クトメモリアクセスコント′ローラ)等もデータ幅、ア
ドレス幅が大きく、システム機能の高機能化にする必要
があり、実現可能な領域となりつつある。
このMPUを含むLSIの高機能化のうちで、データ幅
、アドレス幅の拡大に伴なう信号線の増加は、パッケー
ジの大形化や実装上の大きな問題となり、パッケージに
おいては、価格の上昇、大形化、実装ではプリント基板
の多層化、システムバス、標準化の遅れ等、半導体進歩
とバランスのとれない分野において、その傾向が大きく
なりつつある。
、アドレス幅の拡大に伴なう信号線の増加は、パッケー
ジの大形化や実装上の大きな問題となり、パッケージに
おいては、価格の上昇、大形化、実装ではプリント基板
の多層化、システムバス、標準化の遅れ等、半導体進歩
とバランスのとれない分野において、その傾向が大きく
なりつつある。
本発明の目的は、これらLSIの多ピン化に対処するた
めに、半導体技術の高集積化を利用し、データ伝送の多
重化方法において、データの誤りに対してその影響を少
なくできる信号線接続方法を提供することにある。
めに、半導体技術の高集積化を利用し、データ伝送の多
重化方法において、データの誤りに対してその影響を少
なくできる信号線接続方法を提供することにある。
第5図にMPU等の高機能LSIの機能モジュールを使
用したデータ処理システムの一例を示す。
用したデータ処理システムの一例を示す。
機能モジュール1,2.3は、1をMPUにすれば2,
3は主記憶、Ilo等であり、それらの間のデータ伝送
を行なう。アドレスバス4は一般的にM I) U等の
マスターとなるモジュールが発信するラインであるが、
D M A転送ではI10モジュールが発信する場合も
ある。データライン5は各モジュールを接続し、データ
伝送を行なう。コン1−ロールバス6は、アドレスバス
、データバスを使用して要求されるデータ伝送を円滑に
実行するための各種の制御信号を含む。
3は主記憶、Ilo等であり、それらの間のデータ伝送
を行なう。アドレスバス4は一般的にM I) U等の
マスターとなるモジュールが発信するラインであるが、
D M A転送ではI10モジュールが発信する場合も
ある。データライン5は各モジュールを接続し、データ
伝送を行なう。コン1−ロールバス6は、アドレスバス
、データバスを使用して要求されるデータ伝送を円滑に
実行するための各種の制御信号を含む。
上記問題点は、送信側ユニットのデジタル値を構成する
複数の信号線を、その重要性に応じて重み付けし、重み
付け順に並べてブロック分けし、隣り合うブロックで重
み付けの大きい信号線を含むブロックの信号線の数が、
重み付けの小さい信号線を含むブロックの信号線の数以
下となるよう多重化し、前記信号線の接続することによ
って解決される。
複数の信号線を、その重要性に応じて重み付けし、重み
付け順に並べてブロック分けし、隣り合うブロックで重
み付けの大きい信号線を含むブロックの信号線の数が、
重み付けの小さい信号線を含むブロックの信号線の数以
下となるよう多重化し、前記信号線の接続することによ
って解決される。
ある数のデジタル信号線をまとめてブロックにし、アナ
ログ値により多重化する場合、アナログ信号値はデジタ
ル信号線の数の組合わせに分けられる。このため、多く
のデジタル信号線をブロック化して多重化したものは、
少ないものよりも各アナログ信号値の幅が狭くなり、誤
差の許容範囲が狭くなる。
ログ値により多重化する場合、アナログ信号値はデジタ
ル信号線の数の組合わせに分けられる。このため、多く
のデジタル信号線をブロック化して多重化したものは、
少ないものよりも各アナログ信号値の幅が狭くなり、誤
差の許容範囲が狭くなる。
本発明では、送信側ユニットのデジタル値を構成する複
数の信号線をその重要性に応じて重み付けし、重み付け
順に並べてブロック分けし、隣り合うブロックで重み付
けの大きい信号線を含むブロックの信号線の数が、重み
付けの小さい信号線を含むブロックの信号線の数以下と
なるよう多重化したので、重み付けの大きいブロックの
誤差の許容範囲が広くなる。つまり、重み付けの大きい
ビットの多重化による誤りの影響が少なくなる。
数の信号線をその重要性に応じて重み付けし、重み付け
順に並べてブロック分けし、隣り合うブロックで重み付
けの大きい信号線を含むブロックの信号線の数が、重み
付けの小さい信号線を含むブロックの信号線の数以下と
なるよう多重化したので、重み付けの大きいブロックの
誤差の許容範囲が広くなる。つまり、重み付けの大きい
ビットの多重化による誤りの影響が少なくなる。
第4図に、MPU等の機能モジュールとデータバス、ア
ドレスバス等の構成を示す。この構成はバス構成を採用
した場合のブロック図を説明するもので、機能モジュー
ル1は、MPU、メモリ、Ilo (DMACを含む)
を示す。アドレスバス2.3はデータ処理を実行するた
めの命令の番地や該当データの番地を伝送する。データ
バス4゜5は、アドレスバス2,3で指定した番地の内
容を伝送し、システムの構成に応じてメモリ専用バス、
I10専用バス等に分割することが可能である。コント
ロールバス6はアドレスバス、データバスの制御、その
他、データ転送を実行するバスである。クロック信号ラ
イン7は、システム全体を同期化して動作させるための
ものである。これらの構成はMPUを使用したデータ処
理システムを実現する場合の一般的な方法である。
ドレスバス等の構成を示す。この構成はバス構成を採用
した場合のブロック図を説明するもので、機能モジュー
ル1は、MPU、メモリ、Ilo (DMACを含む)
を示す。アドレスバス2.3はデータ処理を実行するた
めの命令の番地や該当データの番地を伝送する。データ
バス4゜5は、アドレスバス2,3で指定した番地の内
容を伝送し、システムの構成に応じてメモリ専用バス、
I10専用バス等に分割することが可能である。コント
ロールバス6はアドレスバス、データバスの制御、その
他、データ転送を実行するバスである。クロック信号ラ
イン7は、システム全体を同期化して動作させるための
ものである。これらの構成はMPUを使用したデータ処
理システムを実現する場合の一般的な方法である。
本発明の一実施例を第1図を用いて説明する。
第1図においては、データの転送方向を1方向に固定し
て説明する。送信モジュール1は信号を発(Ei L、
受信モジュール2は信号を受信する。16レベル送受信
ユニツト3は、4本の2進ラインを1本の信号に多重化
し、4レベル送受信ユニツト4は、2本の2進ラインを
1本の信号に多重化する。ダイレクト送受信ユニット5
は多重化を行なわない。
て説明する。送信モジュール1は信号を発(Ei L、
受信モジュール2は信号を受信する。16レベル送受信
ユニツト3は、4本の2進ラインを1本の信号に多重化
し、4レベル送受信ユニツト4は、2本の2進ラインを
1本の信号に多重化する。ダイレクト送受信ユニット5
は多重化を行なわない。
発信モジュール1内に発生した16本の信号で、16レ
ベル送受信ユニツト3のブロックは20〜23の4本を
デジタル/アナログ(以下D/Aと称す)変換し、16
値のアナログ信号にする。受信モジュール2内において
は入力された16値のアナログ値をアナログ/デジタル
(以下A/Dと称す)変換し、4本の2進デジタル信号
にする。4レベル送受信ユニツト4のブロックは2本の
デジタル信号より4値のアナログ信号に変換し、受信モ
ジュール2で再び4値のアナログ信号を2本の2進デジ
タル信号にする。ダイレクト送受信ユニット5のブロッ
クは、多重化を行なわず、従来方式と同様に、信号のド
ライバとレシーバを2進信号のまま構成したものである
。第1図の方法では。
ベル送受信ユニツト3のブロックは20〜23の4本を
デジタル/アナログ(以下D/Aと称す)変換し、16
値のアナログ信号にする。受信モジュール2内において
は入力された16値のアナログ値をアナログ/デジタル
(以下A/Dと称す)変換し、4本の2進デジタル信号
にする。4レベル送受信ユニツト4のブロックは2本の
デジタル信号より4値のアナログ信号に変換し、受信モ
ジュール2で再び4値のアナログ信号を2本の2進デジ
タル信号にする。ダイレクト送受信ユニット5のブロッ
クは、多重化を行なわず、従来方式と同様に、信号のド
ライバとレシーバを2進信号のまま構成したものである
。第1図の方法では。
D/A、A/Dコンバータの量子化雑音がないものと仮
定すると、理論的には連続量の範囲まで多重化が可能で
ある。すなわち、16本または32本のデータラインで
も1本の信号として取扱うことが可能となり、A/D、
D/Aの変換速度を別にすれば信号線ネックは解消する
。しかし、2進数のデジタルシステムの特徴は、スイッ
チング領域を除いて信号の対ノイズ性が高く、安定なシ
ステム溝築が可能な点である。
定すると、理論的には連続量の範囲まで多重化が可能で
ある。すなわち、16本または32本のデータラインで
も1本の信号として取扱うことが可能となり、A/D、
D/Aの変換速度を別にすれば信号線ネックは解消する
。しかし、2進数のデジタルシステムの特徴は、スイッ
チング領域を除いて信号の対ノイズ性が高く、安定なシ
ステム溝築が可能な点である。
このため、本発明ではこの多重化を行なう際に2進数の
重みに着目し、LSB側(下位側)の多重化を大きくし
、MSB側(上位側)の多重化を小さくして全体として
システムの信頼性を損うことのない範囲において多重化
を可能とした方法である。すなわち、信号の上位ビット
が誤る影響と、下位ビットが誤る影響を考慮したもので
ある。もし20〜23内で誤りがあれば全体の16ビツ
1〜より換算して15765にの0.02%であるが、
上位のビット16が誤れば50%の誤差となる。
重みに着目し、LSB側(下位側)の多重化を大きくし
、MSB側(上位側)の多重化を小さくして全体として
システムの信頼性を損うことのない範囲において多重化
を可能とした方法である。すなわち、信号の上位ビット
が誤る影響と、下位ビットが誤る影響を考慮したもので
ある。もし20〜23内で誤りがあれば全体の16ビツ
1〜より換算して15765にの0.02%であるが、
上位のビット16が誤れば50%の誤差となる。
この方法は、システム全体の実装環境等を考慮して多重
化の方法を変化することが可能である。もちろん受信側
のデータラインも同−構成とする必要がある。その構成
に応じて多重化方式を変更することが多い場合は、別の
少ない本数のパスラインを使用した、プログラムにより
変更可能な、プログラマブルにすればよい。
化の方法を変化することが可能である。もちろん受信側
のデータラインも同−構成とする必要がある。その構成
に応じて多重化方式を変更することが多い場合は、別の
少ない本数のパスラインを使用した、プログラムにより
変更可能な、プログラマブルにすればよい。
多重化方法の実現方法の一例を第2図を用いて説明する
。図は4ビツトの多重化の例を示す。送信ユニット3に
印加された4ビツトのデータは、D/Aコンバータlで
16値のアナログ信号に変換され、受信ユニット4に伝
送される。受信ユニット4は、A/Dコンバータ2で1
,6値のデータを4ピツ1〜の2進数に変換する。この
方法であれば、信号は1/4となる。
。図は4ビツトの多重化の例を示す。送信ユニット3に
印加された4ビツトのデータは、D/Aコンバータlで
16値のアナログ信号に変換され、受信ユニット4に伝
送される。受信ユニット4は、A/Dコンバータ2で1
,6値のデータを4ピツ1〜の2進数に変換する。この
方法であれば、信号は1/4となる。
両方向多重化信号線の実現例を第3図に示す。
D/Δコンバータ1.A/Dコンバータ2、送受信ユニ
ッI−3、制御ライン4で構成され、制御ライン4は信
号の方向やタイミングをコントロールする。
ッI−3、制御ライン4で構成され、制御ライン4は信
号の方向やタイミングをコントロールする。
このように多重化の機能をモジュール(LSI)の中に
取り入れることにより、外部に出力する信号線を少なく
し、外部でのバッファ、パターン配線等を少なくするこ
とが可能となる。
取り入れることにより、外部に出力する信号線を少なく
し、外部でのバッファ、パターン配線等を少なくするこ
とが可能となる。
本実施例によれば、高機能LSI等の信号線の多いモジ
ュールに適用することにより、パッケージの小形化、実
装の簡易化、システム価格の低下等が期待できる。また
、従来のデジタルの高速パルスによる伝送路よりのノイ
ズ発生や、信号間のクロストーク、プリント基板等のス
トリップラインのインピーダンス・ミスマツチング等に
よる弊害も防止することが可能となる。
ュールに適用することにより、パッケージの小形化、実
装の簡易化、システム価格の低下等が期待できる。また
、従来のデジタルの高速パルスによる伝送路よりのノイ
ズ発生や、信号間のクロストーク、プリント基板等のス
トリップラインのインピーダンス・ミスマツチング等に
よる弊害も防止することが可能となる。
この方法を進めて、現在、国際的に統一が進んでいる標
準バスに採用することにより、実装も含めて、メリット
は大である。
準バスに採用することにより、実装も含めて、メリット
は大である。
一方多重化による誤差の発生は従来の2値を送受信する
方法(多重化しない)にくらべて理論的に高くなる可能
性がある。どうしても高信頼化システムが必要な場合は
、多重化により少なくなった信号ラインを使用し、FC
Cやその他の修正可能な符号化方式を合わせて採用すれ
ば低減可能である。
方法(多重化しない)にくらべて理論的に高くなる可能
性がある。どうしても高信頼化システムが必要な場合は
、多重化により少なくなった信号ラインを使用し、FC
Cやその他の修正可能な符号化方式を合わせて採用すれ
ば低減可能である。
本発明によれば、送信側ユニットのデジタル値を構成す
る複数の信号線を、その重要性に応じて重み付けし、重
み付け順に並べてブロック分けし、隣り合うブロックで
重み付けの大きい信号線を含むブロックの信号線の数を
1重み付けの小さい信号線を含むブロックの信号線の数
以下となるよう多重化することによって、重み付けの大
きいビットの多重化による誤りの影響を少なくすること
ができる。
る複数の信号線を、その重要性に応じて重み付けし、重
み付け順に並べてブロック分けし、隣り合うブロックで
重み付けの大きい信号線を含むブロックの信号線の数を
1重み付けの小さい信号線を含むブロックの信号線の数
以下となるよう多重化することによって、重み付けの大
きいビットの多重化による誤りの影響を少なくすること
ができる。
第1図は本発明による一実施例で、各ピッ1〜重みに応
じた多重化方法を示した図、第2図は多重化方法の実現
方法を説明した図、第3図は両方向の多重化方法の実現
方法を説明した図、第4図はデータ処理における一般的
な機能モジュールの入出力信号線説明図、第5図は機能
モジュールの複数構成による一般的なデータ処理システ
ムの構成説明図である。 1・・・送信モジュール、2・・・受信モジュール。 第2図 、n+32*f12nor 271 鴻3圀 2JFTJ 211T& Z′l 2 II第4図
じた多重化方法を示した図、第2図は多重化方法の実現
方法を説明した図、第3図は両方向の多重化方法の実現
方法を説明した図、第4図はデータ処理における一般的
な機能モジュールの入出力信号線説明図、第5図は機能
モジュールの複数構成による一般的なデータ処理システ
ムの構成説明図である。 1・・・送信モジュール、2・・・受信モジュール。 第2図 、n+32*f12nor 271 鴻3圀 2JFTJ 211T& Z′l 2 II第4図
Claims (1)
- 1、送信側ユニットでデジタル値をアナログ値に変換し
、受信側ユニットで該アナログ値をデジタル値に変換す
るデジタルデータ伝送の多重化方法において、前記デジ
タル値を構成する複数の信号線を、その重要性に応じて
重み付けし、重み付け順に並べてブロック分けし、隣り
合う該ブロックで重み付けの大きい信号線を含むブロッ
クの前記信号線の数が、重み付けの小さい信号線を含む
ブロックの前記信号線の数以下となるよう多重化し、前
記信号線の接続をしたことを特徴とする信号線接続方法
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31889187A JPH01161929A (ja) | 1987-12-18 | 1987-12-18 | 信号線接続方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31889187A JPH01161929A (ja) | 1987-12-18 | 1987-12-18 | 信号線接続方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01161929A true JPH01161929A (ja) | 1989-06-26 |
Family
ID=18104119
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31889187A Pending JPH01161929A (ja) | 1987-12-18 | 1987-12-18 | 信号線接続方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01161929A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022663A (ja) * | 1988-06-16 | 1990-01-08 | Fujitsu Ltd | 集積回路内部の状態出力方式 |
-
1987
- 1987-12-18 JP JP31889187A patent/JPH01161929A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH022663A (ja) * | 1988-06-16 | 1990-01-08 | Fujitsu Ltd | 集積回路内部の状態出力方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4920039B2 (ja) | ニブル・デスキュー方法、装置、及びシステム | |
US6834318B2 (en) | Bidirectional bus repeater for communications on a chip | |
US7571337B1 (en) | Integrated circuits and methods with transmit-side data bus deskew | |
US5416909A (en) | Input/output controller circuit using a single transceiver to serve multiple input/output ports and method therefor | |
US7757022B2 (en) | Integrated circuit device and signal transmission system | |
US20050235090A1 (en) | High speed interface with looped bus | |
US20070136502A1 (en) | SPI device | |
EP3575972B1 (en) | Inter-processor communication method for access latency between system-in-package (sip) dies | |
US5262991A (en) | Device with multiplexed and non-multiplexed address and data I/O capability | |
US11669472B2 (en) | Frequency translation circuitry for an interconnection in an active interposer of a semiconductor package | |
US5832279A (en) | Advanced programmable interrupt controller (APIC) with high speed serial data bus | |
GB1581836A (en) | Cpu-i/o bus interface for a data processing system | |
CA1171971A (en) | Apparatus for controlling the access of processors at a data line | |
JP2582077B2 (ja) | バス接続方式 | |
CN116093088A (zh) | 具有时钟信号分发的芯粒封装芯片 | |
US10567117B2 (en) | Transfer device | |
KR20220085618A (ko) | 변환 장치, 상기 변환 장치를 포함하는 테스트 시스템 및 상기 변환 장치를 포함하는 메모리 시스템 | |
JPH01161929A (ja) | 信号線接続方法 | |
US4644469A (en) | Addressing system for electronic computer | |
US6904062B1 (en) | Method and apparatus for efficient and flexible routing between multiple high bit-width endpoints | |
JP2001144620A (ja) | バスシステム | |
WO1982001607A1 (en) | Data communication bus structure | |
JPH06175972A (ja) | バスシステム | |
JP3200821B2 (ja) | 半導体集積回路システム | |
JPS6347106Y2 (ja) |