CN114169273B - 一种芯片模式设置电路和方法 - Google Patents

Abstract

本发明公开一种芯片模式设置电路和方法，用于设置复杂可编程逻辑器件的芯片复位后运行模式，涉及集成电路技术领域。电路包括：复位信号产生模块，复位信号同步模块，管脚状态采样模块，时钟信号平衡模块，芯片模式选择模块。通过串行信号设置CPLD芯片的运行模式，可以减少复用管脚的需求数量，降低复用管脚电路的设计难度；使用串行信号可以精确对应芯片的运行模式，提高芯片运行模式设置的精确性，避免芯片设定在错误的模式时，造成系统错误运行。

Description

一种芯片模式设置电路和方法

技术领域

本发明涉及集成电路技术领域，特别涉及一种芯片模式设置电路和方法。

背景技术

服务器的主板硬件设计涉及处理器、内存、接口与总线。除此之外，主流的服务器主板还包含基板管理控制器芯片（BMC），现场可编程门阵列（FPGA），复杂可编程逻辑器件（CPLD）。基板管理控制器是一种小型专用处理器，用于远程监控和主板系统的管理。复杂可编程逻辑器件则是用于服务器主板的上电时序控制，以及风扇转速控制、灯号控制等等。

用在服务器上的CPLD芯片的设计，除了特定应用之外，通常还包括复用管脚（Strapping pin）的设计，这种设计可以在系统复位时，存储特定管脚的状态，并且在系统复位完成时，将系统设置在选择的模式中运行。例如以下模式：（1）一般功能的正常模式，（2）研发初期阶段的电路板调试模式，（3）量产时工厂使用的产线模式。复用管脚的使用方式，一般是在系统上电之前，将选为复用管脚的管脚位连接上拉或下拉电阻。系统上电后，复用管脚会处在高电平或是低电平状态。在系统复位时，芯片内部电路会采样管脚状态，并将管脚状态存储在触发器中，并一直保持到芯片掉电或关闭。系统复位完成后，芯片内部电路会根据触发器存储的状态，选择芯片的运行模式。

然而，随着服务器硬件设计日益复杂，芯片在设计时就被赋予了更多的运行模式，需要更多的复用管脚才能与芯片运行模式完全对应；同时，芯片的各个管脚通常具备特定功能，若再被选用为复用管脚进行芯片模式选择，会增加电路设计的难度，甚至带来芯片可靠性问题。

发明内容

为了解决现有技术的问题，本发明实施例提供了一种芯片模式设置电路和方法，以克服现有技术中通过复用管脚设置芯片复位状态时，由于芯片管脚不敷使用导致电路设计难度增大的问题。

为了解决上述的一个或多个技术问题，本发明采用的技术方案如下：

第一方面，提供一种芯片模式设置电路，用于设置复杂可编程逻辑器件的芯片复位后运行模式，包括：复位信号产生模块，复位信号同步模块，管脚状态采样模块，时钟信号平衡模块，芯片模式选择模块；

复位信号产生模块与复位信号同步模块电性连接；复位信号同步模块与管脚状态采样模块电性连接；管脚状态采样模块与复用管脚电性连接，并且与芯片模式选择模块电性连接；时钟信号平衡模块与复位信号同步模块和管脚状态采样模块电性连接；

复位信号产生模块，用于产生第一复位信号；

复位信号同步模块，用于接收第一复位信号，以及时钟信号平衡模块产生的第一时钟信号，并且输出第二复位信号；

管脚状态采样模块，用于接收第二复位信号，采样复用管脚的电平状态，以及时钟信号平衡模块产生的第二时钟信号，并且生成用于选择芯片运行模式的内部设置信号和第三复位信号；

时钟信号平衡模块，用于接收外部时钟信号，并产生经过复位平衡的第一时钟信号和第二时钟信号；

芯片模式选择模块，用于接收内部设置信号，以及第三复位信号，在接收到第三复位信号的同时根据内部设置信号选择芯片运行模式。

进一步地，管脚状态采样模块包括：计数器子模块，移位寄存器子模块，译码器子模块，触发复位子模块；

复位信号同步模块分别与计数器子模块，移位寄存器子模块，译码器子模块和触发复位子模块电性连接；译码器子模块分别与计数器子模块，移位寄存器子模块和芯片模式选择模块电性连接；触发复位子模块与计数器子模块电性连接；

计数器子模块，用于统计第二时钟信号脉冲的累计次数，并根据预设次数与累计次数输出相应的载入信号或复位释放信号；

移位寄存器子模块，用于记录并且传递复用管脚的电平状态；

译码器子模块，用于根据计数器子模块输出的载入信号和移位寄存器中对应的触发器输出，产生用于选择芯片运行模式的内部设置信号；

触发复位子模块，用于根据计数器子模块输出的复位释放信号和第二复位信号产生第三复位信号。

进一步地，计数器子模块包括：时钟计数电路，比较单元，信号产生单元；

时钟计数电路与比较单元电性连接；比较单元与信号产生单元电性连接；

时钟计数电路接收第二时钟信号，并统计第二时钟信号脉冲的累计次数；

比较单元根据累计次数和预设次数，比较所述累计次数与所述预设次数的数值大小；信号产生单元在累计次数等于预设次数时，输出载入信号；在累计次数大于预设次数时，输出复位释放信号。

进一步地，移位寄存器子模块包括：

至少N个触发器；

其中，N由芯片模式的数量决定；

移位寄存器子模块的第一位触发器的数据输入端与复用管脚电性连接；

从移位寄存器子模块的第二位触发器开始，每个触发器的数据输入端均与前一位触发器的数据锁存输出端电性连接；

移位寄存器子模块的每一个触发器的数据锁存输出端与译码器子模块的对应译码单元的与门第一输入端电性连接；

移位寄存器子模块的每个触发器的时钟输入端与时钟信号平衡模块电性连接，接收第二时钟信号；

移位寄存器子模块的每个触发器的设置端与复位信号同步模块电性连接，接收第二复位信号。

进一步地，译码器子模块包括：

至少N个重复的译码单元；

其中，N由芯片模式的数量决定；

每个重复的译码单元包括：一个与门，一个触发器；

译码器子模块的每个与门的第一输入端分别与移位寄存器中对应的触发器的数据锁存输出端电性连接，接收经过锁存的复用管脚的电平状态；

译码器子模块的每个与门的第二输入端均与计数器子模块的信号产生单元电性连接，在累计次数等于预设次数时，接收信号产生单元产生的载入信号；

每个译码单元的触发器的数据输入端与与门的输出端电性连接；

每个译码单元的触发器的时钟输入端与时钟信号平衡模块电性连接，接收第二时钟信号；

每个译码单元的触发器的设置端与复位信号同步模块电性连接，接收第二复位信号；

每个译码单元的触发器的数据锁存输出端与芯片模式选择模块电性连接，向芯片模式选择模块提供对应数位的电平状态。

进一步地，触发复位子模块包括一个触发器；

触发复位子模块中的触发器的数据输入端与计数器子模块的信号产生单元电性连接，在累计次数大于预设次数时，接收信号产生单元产生的复位释放信号；

触发复位子模块中的触发器的时钟输入端与时钟信号平衡模块电性连接，接收第二时钟信号；

触发复位子模块中的触发器的设置端与复位信号同步模块电性连接，接收第二复位信号；

触发复位子模块中的触发器的数据锁存输出端与芯片模式选择模块电性连接，向芯片模式选择模块提供第三复位信号。

进一步地，复位信号产生模块包括：电阻，电容，开关，施密特触发器；

电阻的一端与电源电压连接，电阻的另一端串联电容后接地；

电容两端并联有开关；

电阻与电容的连接点与施密特触发器的输入端电性连接，在电阻与电容的连接点产生初级复位信号；

施密特触发器的输出端产生第一复位信号。

进一步地，复位信号同步模块包括：包括两个触发器和一个缓冲器子模块；

其中复位信号同步模块第一触发器的数据输入端与电源电压连接；

复位信号同步模块第一触发器的数据锁存输出端与复位信号同步模块第二触发器的数据输入端电性连接；

复位信号同步模块第一触发器与复位信号同步模块第二触发器的时钟输入端接收第一时钟信号；

复位信号同步模块第一触发器与复位信号同步模块第二触发器的设置端与复位信号同步模块的缓冲器子模块输出端电性连接；

复位信号同步模块的缓冲器子模块输入端接收第一复位信号；

复位信号同步模块第二触发器的数据锁存输出端产生第二复位信号。

进一步地，时钟信号平衡模块包括：第一预设缓冲器子模块，第二预设缓冲器子模块；

第一预设缓冲器子模块的输出端与第二预设缓冲器子模块的输入端电性连接；

第一预设缓冲器子模块的输入端连接外部时钟信号，第一预设缓冲器子模块的输出端输出第一时钟信号；

第二预设缓冲器子模块的输入端接收第一时钟信号，第二预设缓冲器子模块的输出端输出第二时钟信号。

第二方面，提供一种芯片模式设置方法，用于设置复杂可编程逻辑器件的芯片复位后运行模式，包括：

获得芯片的芯片模式与计数器子模块的预设次数和复用管脚电平的对应关系；

选择芯片复位后的芯片模式，根据芯片模式设置对应的计数器子模块的预设次数；

使用外部装置控制复用管脚，获得与芯片模式对应的复用管脚波形；

对芯片进行复位操作，复位操作完成后，芯片将工作在所选择的芯片模式。

本发明实施例提供的技术方案带来的有益效果是：

1. 通过串行信号设置CPLD芯片的运行模式，可以减少复用管脚的需求数量，降低复用管脚电路的设计难度；

2. 使用串行信号可以精确对应芯片的运行模式，提高芯片运行模式设置的精确性，避免芯片设定在错误的模式时，造成系统错误运行。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种芯片模式设置电路框图示意图；

图2是本发明实施例提供的一种管脚状态采样模块的电路框图示意图；

图3是本发明实施例提供的一种计数器子模块的电路模块示意图；

图4是本发明实施例提供的一种移位寄存器子模块的电路示意图；

图5是本发明实施例提供的一种译码器子模块的电路示意图；

图6是本发明实施例提供的一种触发复位子模块的电路示意图；

图7是本发明实施例提供的一种复位信号产生模块的电路示意图；

图8是本发明实施例提供的一种复位信号同步模块的电路示意图；

图9是本发明实施例提供的一种时钟信号平衡模块的电路示意图；

图10是本发明实施例提供的一种芯片模式设置方法；

图11是本发明实施例提供的一种芯片模式设置电路图；

图12是本发明实施例提供的一种设置芯片模式的时序图；

图13是本发明实施例提供的一种将芯片设置于正常模式的时序图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述，显然，所描述的实施方式仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。说明书附图中的编号，仅表示对各个功能部件或模块的区分，不表示部件或模块之间的逻辑关系。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

下面，将参照附图详细描述根据本公开的各个实施例。需要注意的是，在附图中，将相同的附图标记赋予基本上具有相同或类似结构和功能的组成部分，并且将省略关于它们的重复描述。

现有技术中，对于复杂可编程逻辑器件复位后的芯片运行模式通常采用复用管脚的方式进行设置。然后，随着服务器硬件设计日益复杂，芯片在设计时就被赋予了更多的运行模式，以应对多样化的工作场景。若依然采用通常的复用管脚的方式设计芯片运行模式设置电路，将会带来以下问题：一方面，随着芯片运行模式的增加，需要更多的复用管脚对芯片模式进行设置，会使电路设计的难度陡然增加；另一方面，芯片在设计之时，每一个管脚都有自己对应的功能，随着芯片功能的丰富，能够作为复用管脚的芯片管脚以不敷使用。因此，亟需一种全新的芯片运行模式设置电路，以克服复用管脚设计带来的电路设计难度大，以及管脚不敷使用的问题。

本发明实施例公开一种芯片模式设置电路和方法，具体的技术方案如下：

在一个实施例中，一种芯片模式设置电路，如图1所示，电路框图包括：

复位信号产生模块1，复位信号同步模块2，管脚状态采样模块3，时钟信号平衡模块4，芯片模式选择模块5；

复位信号产生模块1与复位信号同步模块2电性连接；复位信号同步模块2与管脚状态采样模块3电性连接；管脚状态采样模块3与复用管脚6电性连接，并且与芯片模式选择模块5电性连接；时钟信号平衡模块4与复位信号同步模块2和管脚状态采样模块3电性连接；

复位信号产生模块1，用于产生第一复位信号“rst_n”；

复位信号同步模块2，通过接收第一复位信号“rst_n”，以及时钟信号平衡模块产生的第一时钟信号“clk1”，输出第二复位信号“masterrst_n”，用于平衡复位信号；

管脚状态采样模块3，用于接收第二复位信号“masterrst_n”，采样复用管脚的电平状态，以及时钟信号平衡模块4产生的第二时钟信号“clk2”，并且生成用于选择芯片运行模式的内部设置信号和第三复位信号“reset_n”；

时钟信号平衡模块4，通过接收外部时钟信号“clk”，产生经过复位平衡的第一时钟信号“clk1”和第二时钟信号“clk2”，用于平衡到达相应模块的时钟信号；

芯片模式选择模块5，用于接收内部设置信号，以及第三复位信号“reset_n”，在接收到第三复位信号“reset_n”的同时根据内部设置信号选择芯片运行模式。

如图2所示，管脚状态采样模块3包括：计数器子模块31，移位寄存器子模块32，译码器子模块33，触发复位子模块34。

复位信号同步模块2分别与计数器子模块31，移位寄存器子模块32，译码器子模块33和触发复位子模块34电性连接；时钟信号平衡模块4分别与计数器子模块31，移位寄存器子模块32，译码器子模块33和触发复位子模块34电性连接；芯片模式选择模块5分别与译码器子模块33和触发复位子模块34电性连接；复用管脚6与移位寄存器子模块32电性连接。

译码器子模块33还分别与计数器子模块31，移位寄存器子模块32电性连接；触发复位子模块34还与计数器子模块31电性连接；移位寄存器子模块32还与复用管脚6电性连接。

计数器子模块31，用于统计时钟信号平衡模块4产生的第二时钟信号的脉冲累计次数，并根据第二时钟信号的脉冲累计次与数预设次数A的关系，输出相应的载入信号“load”或复位释放信号。

移位寄存器子模块32，用于锁存并且传递复用管脚6的电平状态，并向译码器子模块33输出锁存的复用管脚6的电平状态；

译码器子模块33，用于根据计数器子模块31输出的载入信号和移位寄存器子模块32的输出，产生用于选择芯片运行模式的内部设置信号，并将内部设置信号输出至芯片模式选择模块5；

触发复位子模块34，用于根据计数器子模块31输出的复位释放信号和复位信号同步模块2输出的第二复位信号“masterrst_n”产生第三复位信号“reset_n”，并将第三复位信号“reset_n”传输至芯片模式选择模块5。

如图3所示，计数器子模块31具体包括：时钟计数电路311，比较单元312，信号产生单元313；

时钟计数电路311与比较单元312电性连接；比较单元312与信号产生单元313电性连接；

时钟计数电路311接收第二时钟信号“clk2”，并统计第二时钟信号的脉冲累计次数；

比较单元312根据第二时钟信号的脉冲累计次数和预设次数A，比较第二时钟信号的脉冲累计次数与预设次数A的数值大小关系；

信号产生单元313在第二时钟信号的脉冲累计次数等于预设次数A时，输出载入信号“load”；在第二时钟信号的脉冲累计次数大于预设次数时，输出复位释放信号。

如图4所示，移位寄存器子模块32包括：

至少N个触发器，N由下式决定：

其中，M为正整数，表示芯片模式的数量。

移位寄存器子模块32的第一位触发器321的数据输入端与复用管脚6电性连接，接收复用管脚电平；

从移位寄存器子模块32的第二位触发器322开始的每个触发器322~32N的数据输入端均与前一位触发器的数据锁存输出端电性连接；

移位寄存器子模块32中的每一个触发器321~32N的数据锁存输出端与译码器子模块33中对应译码单元331~33N的与门3312~33N2第一输入端电性连接；

移位寄存器子模块32的每个触发器321~32N的时钟输入端与时钟信号平衡模块4电性连接，接收第二时钟信号“clk2”；

移位寄存器子模块32的每个触发器321~32N的设置端与复位信号同步模块2电性连接，接收第二复位信号“masterrst_n”；

如图5所示，进一步地，译码器子模块33包括：

至少N个重复的译码单元；

每个重复的译码单元包括：一个与门，一个触发器；

译码器子模块33中每个与门3312~33N2的第二输入端均与计数器子模块31的信号产生单元313电性连接；在第二时钟信号“clk2”的脉冲累计次数等于预设次数A时，接收信号产生单元313产生的载入信号“load”。

译码器子模块33中每个与门3312~33N2的第一输入端分别与移位寄存器子模块32中对应的触发器321~32N的数据锁存输出端电性连接，接收经过锁存的复用管脚的电平状态；

每个译码单元331~33N的触发器3311~33N1的数据输入端和与门3312~33N2的输出端电性连接；

每个译码单元331~33N的触发器3311~33N1的时钟输入端与时钟信号平衡模块4电性连接，接收第二时钟信号“clk2”；

每个译码单元331~33N的触发器3311~33N1的设置端与复位信号同步模块2电性连接，接收第二复位信号“masterrst_n”；

每个译码单元331~33N的触发器3311~33N1的数据锁存输出端与芯片模式选择模块5电性连接，向芯片模式选择模块5提供对应数位的电平状态。

如图6所示，触发复位子模块34包括一个触发器341；

触发复位子模块34中的触发器341的数据输入端与计数器子模块31的信号产生单元313电性连接，在第二时钟信号的脉冲累计次数大于预设次数A时，接收信号产生单元313产生的复位释放信号；

触发复位子模块34中的触发器341的时钟输入端与时钟信号平衡模块4电性连接，接收第二时钟信号“clk2”；

触发复位子模块34中的触发器341的设置端与复位信号同步模块2电性连接，接收第二复位信号“masterrst_n”；

触发复位子模块34中的触发器341的数据锁存输出端与芯片模式选择模块5电性连接，向芯片模式选择模块5提供第三复位信号“reset_n”。

如图7所示，复位信号产生模块1包括：电阻11，电容12，开关13，施密特触发器14；

电阻11的一端与电源电压连接，电阻11的另一端串联电容12后接地；

电容12两端并联有开关13；

电阻11与电容12的连接点与施密特触发器14的输入端电性连接，由外部电路控制 开关13闭合或者断开，在电阻11与电容12的连接点产生初级复位信号“

”；

施密特触发器14的输出端产生第一复位信号“rst_n”。

如图8所示，复位信号同步模块2包括：复位信号同步模块第一触发器21，复位信号同步模块第二触发器22和缓冲器子模块23；

其中复位信号同步模块第一触发器21的数据输入端与电源电压连接；

复位信号同步模块第一触发器21的数据锁存输出端与复位信号同步模块第二触发器22的数据输入端电性连接；

复位信号同步模块第一触发器21与复位信号同步模块第二触发器22的时钟输入端与时钟信号平衡模块4电性连接，接收第一时钟信号“clk1”；

复位信号同步模块第一触发器21与复位信号同步模块第二触发器22的设置端与复位信号同步模块2的缓冲器子模块23输出端电性连接；

复位信号同步模块2的缓冲器子模块23输入端与施密特触发器14的输出端电性连接，接收第一复位信号“rst_n”；

复位信号同步模块第二触发器22的数据锁存输出端产生第二复位信号“masterrst_n”。

如图9所示，时钟信号平衡模块4包括：第一预设缓冲器子模块41，第二预设缓冲器子模块42；

第一预设缓冲器子模块41的输出端与第二预设缓冲器子模块42的输入端电性连接；

第一预设缓冲器子模块41设置有用于平衡外部时钟信号“clk”的缓冲器；

第一预设缓冲器子模块41的输入端连接外部时钟信号“clk”，第一预设缓冲器子模块41的输出端输出第一时钟信号“clk1”。

第二预设缓冲器子模块42设置有用于平衡外部时钟信号“clk”的缓冲器；

第二预设缓冲器子模块42的输入端接收第一时钟信号“clk1”，第二预设缓冲器子模块42的输出端输出第二时钟信号“clk2”；

使“clk”，“clk1”，“clk2”信号平衡。

芯片模式选择模块5内部设置有芯片复位后的模式，包括M种模式，每一种模式具有唯一的二进制数的数值表示，例如：“状态0”表示为二进制数“0”，“状态3”表示为二进制数“11”……二进制数的每一个数位与译码器子模块33中的译码单元一一对应，由对应触发器数据锁存输出端的输出信号，决定芯片模式选择模块5中芯片的相应状态，并且在接收到第三复位信号“reset_n”进行芯片模式设置。

在一个实施例中，提供一种芯片模式设置方法，用于设置复杂可编程逻辑器件的芯片复位后运行模式，如图10所示包括：

步骤S1：获得芯片的芯片模式与计数器子模块的预设次数和复用管脚电平的对应关系；

步骤S2选择芯片复位后的芯片模式，根据芯片模式设置对应的计数器子模块的预设次数；

步骤S3：使用外部装置控制复用管脚，获得与芯片模式对应的复用管脚波形；

步骤S4：对芯片进行复位操作，复位操作完成后，芯片将工作在所选择的芯片模式。

上述所有可选技术方案，可以采用任意结合形成本发明的可选实施例，在此不再一一赘述。

实施例一

如图11所示的电路图，A=4，M=10，芯片复位后选择“模式10”。通过计算可得二进制数的数位N=4。电路各部分的组成，连接方式和功能已在具体实施方式中详细叙述，在此不再赘述。下面采用外部装置MCU利用GPIO产生如图12所示的复用管脚6的波形，对电路的运行进行阐述。

第二复位信号masterrst_n在T0时间之后释放，此时移位寄存器存储值复位为0，计数器存储值复位为0。计数器A的值为4。计数器存储值小于N值，在时钟上升沿触发时，从复用管脚“strapping pin”采样输入的串行信号。计数器在T1时间后由0转变为1，T2时间后由1转变为2，T3时间后由2转变为3，T4时间后由3转变为4。移位寄存器从strapping pin采样输入的串行信号，T1时间后由0000转变为0001，T2时间后由0001转变为0010，T3 时间后由0010转变为0100，T4时间后由0100 转变为1010。在T5时间，时钟正边沿触发时，计数器存储值等于4。计数器电路会产生“load”信号，将移位器的存储值转移到internal setting的寄存器中。在T6时间，时钟上升沿触发时，计数器存储值大于4，计数器电路会产生复位释放信号，通过触发复位子模块中的触发器，产生第三复位信号reset_n。第三复位信号reset_n传输到芯片模式选择模块后，对芯片复位后的模式进行设置。

实施例二

如图11所示的电路图，芯片在每次复位完成时，通过如图13所示的时序将芯片设置在正常模式，以降低设置芯片模式的难度。

实施例三

如图10所示，一种芯片模式设置方法，用于设置复杂可编程逻辑器件的芯片复位后运行模式。包括：

步骤S1：获得芯片的芯片模式与计数器子模块的预设次数和复用管脚电平的对应关系；

步骤S2选择芯片复位后的芯片模式，根据芯片模式设置对应的计数器子模块的预设次数；

步骤S3：使用外部装置控制复用管脚，获得与芯片模式对应的复用管脚波形；

步骤S4：对芯片进行复位操作，复位操作完成后，芯片将工作在所选择的芯片模式。

特别地，根据本申请的实施例，上文参考流程图描述的过程可以被实现为计算机软件程序。例如，本申请的实施例包括一种计算机程序产品，其包括装载在计算机可读介质上的计算机程序，该计算机程序包含用于执行流程图所示的方法的程序代码。在这样的实施例中，该计算机程序可以通过通信装置从网络上被下载和安装，或者从存储器被安装，或者从ROM 被安装。在该计算机程序被外部处理器执行时，执行本申请的实施例的方法中限定的上述功能。

需要说明的是，本申请的实施例的计算机可读介质可以是计算机可读信号介质或者计算机可读存储介质或者是上述两者的任意组合。计算机可读存储介质例如可以是——但不限于——电、磁、光、电磁、红外线、或半导体的系统、装置或器件，或者任意以上的组合。计算机可读存储介质的更具体的例子可以包括但不限于：具有一个或多个导线的电连接、便携式计算机磁盘、硬盘、随机访问存储器(RAM)、只读存储器(ROM)、可擦式可编程只读存储器(EPROM或闪存)、光纤、便携式紧凑磁盘只读存储器(CD-ROM)、光存储器件、磁存储器件、或者上述的任意合适的组合。在本申请的实施例中，计算机可读存储介质可以是任何包含或存储程序的有形介质，该程序可以被指令执行系统、装置或者器件使用或者与其结合使用。而在本申请的实施例中，计算机可读信号介质可以包括在基带中或者作为载波一部分传播的数据信号，其中承载了计算机可读的程序代码。这种传播的数据信号可以采用多种形式，包括但不限于电磁信号、光信号或上述的任意合适的组合。计算机可读信号介质还可以是计算机可读存储介质以外的任何计算机可读介质，该计算机可读信号介质可以发送、传播或者传输用于由指令执行系统、装置或者器件使用或者与其结合使用的程序。计算机可读介质上包含的程序代码可以用任何适当的介质传输，包括但不限于：电线、光缆、RF(Radio Frequency, 射频)等等，或者上述的任意合适的组合。

上述计算机可读介质可以是上述服务器中所包含的；也可以是单独存在，而未装配入该服务器中。上述计算机可读介质承载有一个或者多个程序，当上述一个或者多个程序被该服务器执行时，使得该服务器：响应于检测到终端的外设模式未激活时，获取终端上应用的帧率；在帧率满足息屏条件时，判断用户是否正在获取终端的屏幕信息；响应于判断结果为用户未获取终端的屏幕信息，控制屏幕进入立即暗淡模式。

可以以一种或多种程序设计语言或其组合来编写用于执行本申请的实施例的操作的计算机程序代码，程序设计语言包括面向对象的程序设计语言—诸如Java,Smalltalk, C++，还包括常规的过程式程序设计语言—诸如“C”语言或类似的程序设计语言。程序代码可以完全地在用户计算机上执行、部分地在用户计算机上执行、作为一个独立的软件包执行、部分在用户计算机上部分在远程计算机上执行、或者完全在远程计算机或服务器上执行。在涉及远程计算机的情形中，远程计算机可以通过任意种类的网络——包括局域网(LAN)或广域网(WAN)—连接到用户计算机，或者，可以连接到外部计算机(例如利用因特网服务提供商来通过因特网连接)。

本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其他实施例的不同之处。尤其，对于系统或系统实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。以上所描述的系统及系统实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性劳动的情况下，即可以理解并实施。

以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处。综上所述，本说明书内容不应理解为对本申请的限制。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种芯片模式设置电路，用于设置复杂可编程逻辑器件的芯片复位后运行模式，其特征在于，所述电路包括：复位信号产生模块，复位信号同步模块，管脚状态采样模块，时钟信号平衡模块，芯片模式选择模块；

所述复位信号产生模块与所述复位信号同步模块电性连接；所述复位信号同步模块与所述管脚状态采样模块电性连接；所述管脚状态采样模块与复用管脚电性连接，并且与所述芯片模式选择模块电性连接；所述时钟信号平衡模块与所述复位信号同步模块和所述管脚状态采样模块电性连接；

所述复位信号产生模块，用于产生第一复位信号；

所述复位信号同步模块，用于接收所述第一复位信号，以及所述时钟信号平衡模块产生的第一时钟信号，并且输出第二复位信号；

所述管脚状态采样模块，用于接收所述第二复位信号，采样复用管脚的串行信号，以及所述时钟信号平衡模块产生的第二时钟信号，并且生成用于选择芯片运行模式的内部设置信号和第三复位信号；

所述时钟信号平衡模块，用于接收外部时钟信号，并产生经过复位平衡的第一时钟信号和第二时钟信号；

所述芯片模式选择模块，用于接收所述内部设置信号，以及所述第三复位信号，在接收到所述第三复位信号的同时根据所述内部设置信号选择芯片运行模式。

2.根据权利要求1所述的一种芯片模式设置电路，其特征在于，所述管脚状态采样模块包括：计数器子模块，移位寄存器子模块，译码器子模块，触发复位子模块；

所述复位信号同步模块分别与所述计数器子模块，所述移位寄存器子模块，所述译码器子模块和所述触发复位子模块电性连接；所述译码器子模块分别与所述计数器子模块，移位寄存器子模块和所述芯片模式选择模块电性连接；所述触发复位子模块与所述计数器子模块电性连接；

所述计数器子模块，用于统计所述第二时钟信号脉冲的累计次数，并根据预设次数与所述累计次数输出相应的载入信号或复位释放信号；

所述移位寄存器子模块，用于记录并且传递所述复用管脚的电平状态；

所述译码器子模块，用于根据计数器子模块输出的载入信号和所述移位寄存器中对应的触发器输出，产生用于选择芯片运行模式的内部设置信号；

所述触发复位子模块，用于根据计数器子模块输出的复位释放信号和所述第二复位信号产生所述第三复位信号。

3.根据权利要求2所述的一种芯片模式设置电路，其特征在于，所述计数器子模块包括：时钟计数电路，比较单元，信号产生单元；

所述时钟计数电路与所述比较单元电性连接；所述比较单元与所述信号产生单元电性连接；

所述时钟计数电路接收所述第二时钟信号，并统计所述第二时钟信号脉冲的累计次数；

所述比较单元根据所述累计次数和预设次数，比较所述累计次数与所述预设次数的数值大小；

所述信号产生单元在所述累计次数等于所述预设次数时，输出载入信号；在所述累计次数大于所述预设次数时，输出复位释放信号。

4.根据权利要求2所述的一种芯片模式设置电路，其特征在于，所述移位寄存器子模块包括：

至少N个触发器；

其中，N由芯片模式的数量决定；

所述移位寄存器子模块的第一位触发器的数据输入端与所述复用管脚电性连接；

从所述移位寄存器子模块的第二位触发器开始，每个触发器的数据输入端均与前一位触发器的数据锁存输出端电性连接；

所述移位寄存器子模块的每一个触发器的数据锁存输出端与所述译码器子模块的对应译码单元的与门第一输入端电性连接；

所述移位寄存器子模块的每个触发器的时钟输入端与所述时钟信号平衡模块电性连接，接收所述第二时钟信号；

所述移位寄存器子模块的每个触发器的设置端与所述复位信号同步模块电性连接，接收所述第二复位信号。

5.根据权利要求2所述的一种芯片模式设置电路，其特征在于，所述译码器子模块包括：

至少N个重复的译码单元；

其中，N由芯片模式的数量决定；

每个重复的译码单元包括：一个与门，一个触发器；

所述译码器子模块的每个与门的第一输入端分别与所述移位寄存器中对应的触发器的数据锁存输出端电性连接，接收经过锁存的复用管脚的电平状态；

所述译码器子模块的每个与门的第二输入端均与所述计数器子模块的信号产生单元电性连接，在所述累计次数等于所述预设次数时，接收所述信号产生单元产生的载入信号；

每个所述译码单元的触发器的数据输入端与与门的输出端电性连接；

每个所述译码单元的触发器的时钟输入端与所述时钟信号平衡模块电性连接，接收所述第二时钟信号；

每个所述译码单元的触发器的设置端与所述复位信号同步模块电性连接，接收所述第二复位信号；

每个所述译码单元的触发器的数据锁存输出端与所述芯片模式选择模块电性连接，向所述芯片模式选择模块提供对应数位的电平状态。

6.根据权利要求2所述的一种芯片模式设置电路，其特征在于，所述触发复位子模块包括一个触发器；

所述触发复位子模块中的触发器的数据输入端与所述计数器子模块的信号产生单元电性连接，在所述累计次数大于所述预设次数时，接收所述信号产生单元产生的复位释放信号；

所述触发复位子模块中的触发器的时钟输入端与所述时钟信号平衡模块电性连接，接收所述第二时钟信号；

所述触发复位子模块中的触发器的设置端与所述复位信号同步模块电性连接，接收所述第二复位信号；

所述触发复位子模块中的触发器的数据锁存输出端与所述芯片模式选择模块电性连接，向所述芯片模式选择模块提供第三复位信号。

7.根据权利要求1所述的一种芯片模式设置电路，其特征在于，所述复位信号产生模块包括：电阻，电容，开关，施密特触发器；

所述电阻的一端与电源电压连接，所述电阻的另一端串联所述电容后接地；

所述电容两端并联有所述开关；

所述电阻与所述电容的连接点与所述施密特触发器的输入端电性连接，在所述电阻与所述电容的连接点产生初级复位信号；

所述施密特触发器的输出端产生第一复位信号。

8.根据权利要求1所述的一种芯片模式设置电路，其特征在于，所述复位信号同步模块包括：包括两个触发器和一个缓冲器子模块；

其中复位信号同步模块第一触发器的数据输入端与电源电压连接；

复位信号同步模块第一触发器的数据锁存输出端与复位信号同步模块第二触发器的数据输入端电性连接；

复位信号同步模块第一触发器与复位信号同步模块第二触发器的时钟输入端接收所述第一时钟信号；

复位信号同步模块第一触发器与复位信号同步模块第二触发器的设置端与复位信号同步模块的缓冲器子模块输出端电性连接；

复位信号同步模块的缓冲器子模块输入端接收第一复位信号；

复位信号同步模块第二触发器的数据锁存输出端产生第二复位信号。

9.根据权利要求1所述的一种芯片模式设置电路，其特征在于，所述时钟信号平衡模块包括：第一预设缓冲器子模块，第二预设缓冲器子模块；

所述第一预设缓冲器子模块的输出端与所述第二预设缓冲器子模块的输入端电性连接；

所述第一预设缓冲器子模块的输入端连接所述外部时钟信号，所述第一预设缓冲器子模块的输出端输出所述第一时钟信号；

所述第二预设缓冲器子模块的输入端接收所述第一时钟信号，所述第二预设缓冲器子模块的输出端输出所述第二时钟信号。

10.一种芯片模式设置方法，应用于如权利要求1所述的一种芯片模式设置电路，用于设置复杂可编程逻辑器件的芯片复位后运行模式，其特征在于，所述方法包括：

获得芯片的芯片模式与计数器子模块的预设次数和复用管脚电平的对应关系；

选择芯片复位后的芯片模式，根据所述芯片模式设置对应的计数器子模块的预设次数；

使用外部装置控制复用管脚，获得与所述芯片模式对应的复用管脚波形；

对所述芯片进行复位操作，复位操作完成后，所述芯片将工作在所选择的芯片模式。

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