CN112666384B - 一种基于fpga的采样电路的采样方法 - Google Patents

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Abstract

本发明公开了一种基于FPGA的低成本采样电路，包括FPGA和比较器，FPGA包括输出管脚IO1和输入管脚IO2，输出管脚IO1串联RC滤波电路，比较器的反相输入端与RC滤波电路中电阻R的输出端连接，比较器的同相输入端连接采样信号，比较器同相输入端连接的信号和比较器反相输入端连接的信号通过比较器运算后由比较器输出端输出，比较器输出端连接FPGA的输入管脚IO2。本发明由于仅需要FPGA输入输出管脚IO、RC滤波以及比较器，本发明具有硬件电路结构简单、成本低廉的优势，同时该架构还具有采样可自由扩展多路通道、且采样精度可自由调节等优点。

Description

一种基于FPGA的采样电路的采样方法
技术领域
本发明属于采样电路技术领域，尤其是一种基于FPGA的低成本采样电路及其采样方法。
背景技术
随着电子技术的不断发展，电子电路广泛应用于各个领域，例如机房监控系统、温度传感器控制系统、消防报警系统、自动化控制、远程数据采集系统都需要进行模拟量的采样。目前，在模拟信号转数字信号的采样设计中，大多以ADC采样芯片来实现该功能。如果采样通道数量众多，需要大量的ADC采样芯片，则会造成设备成本过高。在对采样实时要求不高，且有大量采样通道的场合，可采用MCU+RC（MCU芯片和RC电路）的采样电路方式，降低产品成本。但传统的MCU芯片的程序执行方式为顺序执行，因此在多通道同步采样系统中，MCU+RC的顺序采样架构容易造成采样信号的滞后。
发明内容
为了克服现有技术的不足，本发明提供了一种基于FPGA的低成本采样电路，该采样电路基于FPGA，可轻易扩充采样电路，且各采样通道并行处理，互不干扰，具有采样信号实时且产品成本低的优点。
为了实现上述目的，本发明采用的技术方案是：一种基于FPGA的低成本采样电路，包括FPGA和比较器，FPGA包括输出管脚IO1和输入管脚IO2，其特征在于：所述输出管脚IO1串联RC滤波电路，所述比较器的反相输入端与RC滤波电路中电阻R的输出端连接，比较器的同相输入端连接采样信号，比较器同相输入端连接的信号和比较器反相输入端连接的信号通过比较器运算后由比较器输出端输出，比较器输出端连接FPGA的输入管脚IO2。
另一发明目的，本发明还提供了一种如权利要求1所述的基于FPGA的采样电路的采样方法，其特征在于，包括以下步骤：①预先设置FPGA使得输出管脚IO1输出预设空占比为α的PWM波形，②输出管脚IO1输出的PWM波经RC电路滤波后，信号输出到比较器反相输入端，其电压值U=VDD×α，其中，VDD为FPGA的IO供电电压，③比较器同相端接采样电压Vin，若比较器输出为高电平，则Vin＞U；若比较器输出为低电平，则Vin＜U，④FPGA实时监控输入管脚IO2的电平，当输入管脚IO2电平翻转的瞬间，采样电压Vin等于比较器输入端的电压U，即Vin=VDD×α。
进一步的，所述步骤①中，1）对FPGA的系统时钟进行倍频设置，初始化duty=N，输出管脚IO2初始化为高电平；2）对时钟进行上升沿单周期计数至cnt=duty，使输出管脚IO1输出为低电平，同时继续保持对时钟进行上升沿单周期计数至cnt=M，再使输出管脚IO1输出为高电平，且时钟计数复位至cnt=0，这样，FPGA的输出管脚IO1输出的PWM波形的占空比α=N/M。
再进一步的，所述步骤①中，预设α=N/M后，经过步骤②后，进入步骤③，若cnt=M，输出管脚IO2输入的为高电平，即Vin＞U，进入所述步骤2），且duty=duty+1，若cnt=M时，输出管脚IO2输入的为低电平，即Vin＜U，进入所述步骤2），且duty=duty-1。
上述方案，与传统的MCU芯片+RC电路架构相比，FPGA具备并行设计电路的特点，可轻易扩充采样电路，且各采样通道并行处理，互不干扰，且采样信号实时更新的优点；同时，由于FPGA相较于传统MCU可工作在更高频率状态下，因此FPGA+RC采样电路架构比传统MCU+RC的采样架构可实现更高精度，即基于FPGA的RC采样架构实现了大于11位精度的采样。同时，由于仅需要FPGA输入输出IO、RC滤波以及比较器，整个硬件电路成本极其低廉。
下面结合附图对本发明作进一步描述。
附图说明
附图1为本发明具体实施例电路结构图。
具体实施方式
本发明的具体实施例如图1所示是基于FPGA的低成本采样电路，包括FPGA和比较器，FPGA包括输出管脚IO1和输入管脚IO2，输出管脚IO1串联RC滤波电路，比较器的反相输入端与RC滤波电路中电阻R的输出端连接，比较器的同相输入端连接采样信号，比较器同相输入端连接的信号和比较器反相输入端连接的信号通过比较器运算后由比较器输出端输出，比较器输出端连接FPGA的输入管脚IO2。若比较器输出端输出为高电平，则采样电压Vin＞比较器反相输入端的电压U，若比较器输出端为低电平，则采样电压Vin＜比较器反相输入端的电压U，直至实时监控到输入管脚IO2电平翻转时，则采样电压Vin等于比较器输出电平反转时对应的电压U（此时应当是约等于，但可忽略误差，即认为是采样电压Vin=U）。
具体的方法如下：①预先设置FPGA的输出管脚IO1输出预设空占比为α的PWM波形；如1）对FPGA的系统时钟进行倍频设置clk=300MHZ，初始化duty=1500，输出管脚IO2初始化为高电平；2）对时钟进行上升沿单周期计数至cnt=duty，使输出管脚IO1输出为低电平，同时继续保持对时钟进行上升沿单周期计数至cnt=3000，再使输出管脚IO1输出为高电平，且时钟计数复位至cnt=0，这样，FPGA的输出管脚IO1输出的PWM波形的占空比α=1500/3000=0.5；
②输出管脚IO1输出的PWM波经RC电路滤波后，信号输出到比较器反相输入端，其电压值U=VDD×α，其中，VDD为FPGA的IO供电电压，若FPGA的IO供电电压为稳定的+3.3V，则PWM经过RC后产生的稳定电压U=3.3V×0.5=1.65V；
③比较器同相端接采样电压Vin；若比较器输出为高电平，即若cnt=3000时，IO2输入的为高电平，即采样电压Vin＞U，进入步骤2），对时钟进行上升沿单周期计数至cnt=duty，且duty=1500+1，若cnt=3000时，IO2输入为低电平，即采样电压Vin＜U，进入步骤2），对时钟进行上升沿单周期计数至cnt=duty且duty=1500-1；
④FPGA实时监控输入管脚IO2的电平，只有当输入管脚IO2电平翻转的瞬间，采样电压Vin等于比较器输入端的电压U，即采样信号=VDD×α=3.3V×0.5=1.65V。由此实现模拟量到数字量的转变。
本发明不局限于上述具体实施方式，本领域一般技术人员根据本发明公开的内容，可以采用其他多种具体实施方式实施本发明的，或者凡是采用本发明的设计结构和思路，做简单变化或更改的，都落入本发明的保护范围。

Claims (1)

1.一种基于FPGA的采样电路的采样方法，其特征在于，包括以下步骤：①预先设置FPGA使得输出管脚IO1输出预设空占比为α的PWM波形，②输出管脚IO1输出的PWM波经RC电路滤波后，信号输出到比较器反相输入端，其电压值U=VDD×α，其中，VDD为FPGA的IO供电电压，③比较器同相端接采样电压Vin，若比较器输出为高电平，则Vin＞U；若比较器输出为低电平，则Vin＜U，④FPGA实时监控输入管脚IO2的电平，当输入管脚IO2电平翻转的瞬间，采样电压Vin等于比较器输入端的电压U，即Vin=VDD×α，
所述步骤①中，1）对FPGA的系统时钟进行倍频设置，初始化duty=N，输出管脚IO2初始化为高电平；2）对时钟进行上升沿单周期计数至cnt=duty，使输出管脚IO1输出为低电平，同时继续保持对时钟进行上升沿单周期计数至cnt=M，再使输出管脚IO1输出为高电平，且时钟计数复位至cnt=0，这样，FPGA的输出管脚IO1输出的PWM波形的占空比α=N/M，
所述步骤①中，预设α=N/M后，经过步骤②后，进入步骤③，若cnt=M，输出管脚IO2输入的为高电平，即Vin＞U，进入所述步骤2），且duty=duty+1，若cnt=M时，输出管脚IO2输入的为低电平，即Vin＜U，进入所述步骤2），且duty=duty-1；
所述基于FPGA的低成本采样电路包括FPGA和比较器，FPGA包括输出管脚IO1和输入管脚IO2，所述输出管脚IO1串联RC滤波电路，所述比较器的反相输入端与RC滤波电路中电阻R的输出端连接，比较器的同相输入端连接采样信号，比较器同相输入端连接的信号和比较器反相输入端连接的信号通过比较器运算后由比较器输出端输出，比较器输出端连接FPGA的输入管脚IO2。
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