JPH02222031A - スーパーインポーズ書き込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 スーパーインポーズ書き込み装置に関し。

描画速度を向上させることを目的とし。

マスキング機能を有するビデオＲＡＭからなる複数個の
ブレーンと１通常モードとスーパーインポーズ・モード
とを切り替えるモード・レジスタと　このモード・レジ
スタの状態に応じて、ビデオＲＡＭのマスキング機能を
制御するＶＲＡＭコントローラと、前記複数個のブレー
ンに対応した複数個のデータ修飾回路とから構成され１
個々のデータ修飾回路は、データ選択回路、ブレーン・
データ・レジスタおよびＡＮＤ回路からなり、モード・
レジスタがスーパーインポーズ・モード時には、ＶＲＡ
Ｍコントローラは、メモリアクセス信号を複数個のビデ
オＲＡＭに同時に与え、データ選択回路は、最初に書き
込みデータを選択し。

これにより書き込み不要領域をマスクし２次にブレーン
・データ・レジスタの内容と書き込みデータとをＡＮＤ
回路によりＡＮＤしたデータを選択し、これにより同時
に対応するビデオＲＡＭにソース・パターンを書き込む
ように構成する。

〔産業上の利用分野〕

近年、パーソナルコンピュータやワークステーションに
おいては、グラフィック・ビデオＲＡＭを大量に使用し
て多色化する傾向にある。

多色化するためには、複数個のビデオＲＡＭブレーンが
必要である。しかしながら、ビデオＲＡＭプレーンを複
数個設けると、プロセッサの描画速度、特にスーパーイ
ンポーズ時の描画速度が低下する。という問題が生じる
。これは、プロセッサが１個のビデオＲＡＭプレーンに
ついてしか考慮されておらず、ビデオＲＡＭプレーンが
複数個ある場合には、その数だけ描画しなければならな
いためである。

このような現状に鑑みて、複数個のビデオＲＡＭプレー
ンに対しても１回の書き込み動作でスーパーインポーズ
を行うことのできるスーパーインポーズ書き込み装置が
望まれている。

〔従来の技術〕

第１０図〜第１２図を用いて、従来のスーパーインポー
ズの描画例を説明する。

第１０図は、スーパーインポーズの書き込みの例を示す
図である。同図を用いて、スー“バーインポーズの書き
込み動作を説明する。

■下地となるデスティネーションは、第１０図の左端に
示すように、白色と赤色とからなる。

このときのＲ，Ｇ、Ｂの各ブレーンのデータ構成は、第
１１図に示すようになっている。

■デスティネーションにスーパーインポーズするソース
・パターンは、第１０図の中央に示すように、青色の１
Ａゝである。

■第１０図の左端に示すデスティネーションに同図の中
央に示すソース・パターンをスーパーインポーズ書き込
みする際、プロセッサは、各ブレーンのデータを読み込
んで内部演算を行い、その結果を再び元のブレーンに書
き込む。

第１２図は、Ｒ，Ｇ、Ｂの各ブレーンの内部演算結果を
示している。同図を用いて、プロセッサが行うＲ，Ｇ、
Ｂの各ブレーンの内部演算を説明する。

＋ａｌ　Ｒブレーン デスティネーション・データとソース・データのインバ
ース・データとのＡＮＤをとって。

その結果を再びＲブレーンに書き込む。

山）Ｇプレーン デスティネーション・データとソース・データのインバ
ース・データとのＡＮＤをとって。

その結果を再びＧプレーンに書き込む。

（ＣＩ　Ｂブレーン デスティネーション・データとソース・データとのＯＲ
をとって、その結果を再びＢプレーンに書き込む。

以上の動作の結果、第１０図の右端に示すスーバーイン
ポーズ書き込み結果が得られる。

〔発明が解決しようとする諜Ｂ） 従来のスーパーインポーズ書き込み方式では。

プロセッサは、ソース・パターンを写したいプレーンに
対しては、デスティネーション・データとソース・デー
タとのＯＲをとって元のプレーンに書き戻し、それ以外
のプレーンに対しては、デスティネーション・データと
ソース・データのインバース・データとのＡＮＤをとっ
て元のプレーンに書き戻す、というプロセスが必要であ
った。

したがって、プロセッサは、１個のプレーンに対して、
読み出し１演算、書き込みといった一連のシーケンスが
必要で、なおかつ、ソース・パターンを写したいプレー
ンとそれ以外のプレーンとでは、演算の仕方が異なり、
それを複数個のプレーンについて行うことが必要であっ
た。

以上のように、従来のプロセッサのみのスーパーインポ
ーズ書き込みでは、プログラムが複雑となるばかりか、
描画速度も上がらない、という問題があった。

本発明は、スーパーインポーズ書き込みプロセスを１回
のレジスタ書き込みを行うだけで済ませ。

後は、プロセッサがデスティネーションのデータ内容を
意識せずに１次々にソース・データを各プレーンに書き
込んでいけばよいようにすることをハードウェアで実現
することにより、スーパーインポーズ書き込みの描画速
度を向上させたスーパーインポーズ書き込み装置を捷供
することを目的とする。

〔課題を解決するための手段〕

上記の目的を達成するために５本発明に係るスーパーイ
ンポーズ書き込み装置は、プロセッサと。

マスキング機能を有するＲＡＭをビデオＲＡＭとする複
数個のプレーンと１通常モードとスーパーインポーズ・
モードとを切り替えるモード・レジスタと、このモード
・レジスタの状態に応じて。

複数個のプレーンを構成するビデオＲＡＭのマスキング
機能を制御するＶＲＡＭコントローラと前記複数個のプ
レーンに対応した複数個のデータ／ＩＩ飾回路とから構
成され１個々のデータ修飾回路は、データ選択回路、プ
レーン・データ・レジスタおよびＡＮＤ回路からなり、
モード・レジスタが通常モード時には、ＶＲＡＭコント
ローラは。

複数個のプレーンを構成するビデオＲＡＭにマスキング
機能が働かないようにし、データ選択回路は１書き込み
データを選択して、対応するプレーンのビデオＲＡＭに
データを書き込み、モード・レジスタがスーパーインポ
ーズ・モード時には。

ＶＲＡＭコントローラは、メモリアクセス信号を複数個
のプレーンを構成するビデオＲＡＭに同時に与え、デー
タ選択回路は、最初に書き込みデータを選択し、これに
より書き込み不要領域をマスクし５次にプレーン・デー
タ・レジスタの内容と書き込みデータとをＡＮＤ回路に
よりＡＮＤしたデータを選択し、これにより同時に対応
するプレーンのビデオＲＡＭにソース・パターンを書き
込むように構成する。

〔作用〕

本発明に係るスーパーインポーズ書き込み装置は、複数
個のプレーンを構成するビデオＲＡＭとしてマスキング
機能を有するＲＡＭを用いる。具体的には、アドレス信
号、マスク・モード・イネイブル／ライト・イネイブル
信号、出力イネイプル信号、ロウ・アドレス・ストロー
ブ信号およびカラム・アドレス・ストローブ信号を有し
、ロウ・アドレス・ストロ−。ブ信号の立ち下がりで、
マスク・モード・イネイブル／ライト・イネイブル信号
が“０゛の場合、入力データが“０”のとき書き込み禁
止、入力データが“ｌ”のとき書き込み可能となるＲＡ
Ｍを用いる。

スーパーインポーズ・モード時には、複数個のプレーン
に対して同一のアドレスを与え、ロウ・アドレス・スト
ローブ信号の立ち下がり時に、マスク・モード・イネイ
ブル／ライト・イネイブル信号を“０“にし、入力デー
タを入力して書き込みパターン以外の領域をマスキング
する。そして。

カラム・アドレス・ストローブ信号の立ち下がり時に、
マスク・モード・イネイブル／ライト・イネイブル信号
を“０”にして書き込み状態にしておくとともに、書き
込みデータとプレーン・データ・レジスタのデータとの
ＡＮＤデータを入力することにより書き込み領域を選択
して、複数個のプレーンに対して同時に書き込み動作を
行うことにより、１回の書き込みアクセスでスーパーイ
ンポーズ書き込みを行う。このようにすることにより、
スーパーインポーズの描画速度が向上する。

また１本発明に係るスーパーインポーズ書き込み装置は
１通常モードとスーパーインポーズ・モードとを切り替
えるモード・レジスタを備えているので、モード・レジ
スタを通常モードにすることにより、複数個のプレーン
を構成するビデオＲＡＭにマスキング機能が働かないよ
うにして５通常のデータ書き込みを行うこともできる。

〔実施例〕

第１図は１本発明の１実施例構成を示す図である。

第１図において、Ｉはプロセンサ、２−１〜２−Ｎはプ
レーン１〜Ｎ、３はモード・レジスタ。

４はＶＲＡＭコントローラ、５はアドレス選択回路、６
−１〜６−Ｎはデータ修飾回路１〜Ｎ、　　７はデータ
選択回路、８はプレーン・データ・レジスタ、９はＡＮ
Ｄ回路である。

プレーン１〜Ｎ（２−１〜２−Ｎ）は、マスキング機能
を有するＶＲＡＭからなる。具体的には。

アドレス信号、マスク・モード・イネイブル／ライト・
イネイブル信号（＊ＭＥ／＊ＷＥ）、出力イネイブル信
号（＊ＯＥ）、　　ロウ・アドレス・ストローブ信号（
＊ＲＡＳ）およびカラム・アドレス・ストローブ信号（
＊ＣＡＳ）を有し、ロウ・アドレス・ストローブ信号（
＊ＲＡＳ）の立ち下がりで、マスク・モード・イネイブ
ル／ライト・イネイブル信号（＊ＭＥ／＊ＷＥ）が°Ｏ
”の場合、入力データが“０”のとき書き込み禁止、入
力データが“１”のとき書き込み可能となるＲＡＭを用
いる。

モード・レジスタ３は９通常モードとスーパーインポー
ズ・モードとを切り替えるためのレジスタである。

ＶＲＡＭコントローラ４は、プロセッサ１が出力する制
御信号、ライト／リード信号（ＷＲＴ）。

データ・ストローブ信号（ＤＴＳＤ）およびモード・レ
ジスタ３からの切り替え信号を受け、マスク・モード・
イネイブル／ライト・イネイブル信号（＊ＭＥ／＊ＷＥ
）、出力イネイブル信号（＊ＯＥ）、ロウ・アドレス・
ストローブ信号（本ＲＡＳ）およびカラム・アドレス・
ストローブ信号（＊ＣＡＳ）を出力するとともにアドレ
ス選択回路５およびデータ選択回路７の切り替え信号（
ＡＤＣＨＧ）を出力する。

アドレス選択回路５は、ＶＲＡＭコントローラ４が出力
するロウ・アドレス・ストローブ信号（＊ＲＡＳ）およ
びカラム・アドレス・ストローブ信号（＊ＣＡＳ）に合
わせて、ａ数個のプレーン１〜Ｎ（２−１〜２−Ｎ）を
構成するＶＲＡＭに入力するロウ・アドレスとカラム・
アドレスとを切り替えて出力する。

データ修飾回路１〜Ｎ（６〜１〜６−Ｎ）は複数個のプ
レーン１〜Ｎ（２−１〜２−Ｎ）に対応して設けられて
おり１個々のデータ修飾回路はデータ選択回路７．プレ
ーン・データ・レジスタ８およびＡＮＤ回路９からなる
。

データ選択回路７は、ロウ・アドレス・ストローブ信号
（＊ＲＡＳ）およびカラム・アドレス・ストローブ信号
（＊ＣＡＳ）に合わせて、マスクデータと、プレーン・
データ・レジスタ８のデータとソース・データとのＡＮ
Ｄデータとを切り替えて出力する。

プレーン・データ・レジスタ８は、書き込みデータをプ
レーンごと、およびビットごとに修飾するデータを保持
するためのレジスタである。

ＡＮＤ回路９は、プレーン・データ・レジスタ８のデー
タとソース・データとのＡＮＤをとるためのものである
。

以下、第１図に示す本発明に係るスーパーインポーズ書
き込み装置の動作を通常モードおよびスーパーインポー
ズ・モードに分けて説明する。

（１）通常モード モード・レジスタ３を通常モードに設定する。

通常モードのタイムチャートを、第２図に示す。

第２図かられかるように、ロウ・アドレス・ストローブ
信号（＊ＲＡＳ）の立ち下がりで、マスク・モード・イ
ネイブル／ライト・イネイブル信号（＊ＭＥ／＊ＷＥ）
が′ｌ′なので、データのマスクがかからず、データは
そのままＶＲＡＭに書き込まれる。

（２）スーパーインポーズ・モード ■モード・レジスタ３をスーパーインポーズ・モードに
設定する。

■ソース・パターンを書き込もうとするプレーンに対応
するデータ修飾回路のプレーン・データ・レジスタ８に
“１゛を書き込み５それ以外のプレーン・データ・レジ
スタには０１を書き込む。

第３図に、プレーン・データ・レジスタ８の構成例を示
す。

プレーン・データ・レジスタ８は、第３図（ａ）に示す
ように、バス幅を１６ビツトとして、各プレーンごとに
バス幅分持ってもよいし、第３図（ｂ）に示すように、
各プレーンごとに定義してもよい。

■プレーン・データ・レジスタ８を第３図（ａ）または
（ｂ）のように設定した後、プロセッサ１は、ライト／
リード信号（ＷＲＴ）をＯＮＬ、　アドレスおよび書き
込みデータを出力し、データ・ストローブ信号（ＤＴＳ
Ｄ）をＯＮにし、書き込みシーケンスをパターン書き込
み分だけ行う。

プロセンサ１は１以上の動作を１回行うだけでよいので
、ソフトウェアの手間を大幅に省くことができるととも
に、スーパーインポーズ書き込みを高速に行うことがで
きる。

スーパーインポーズ・モードのタイムチャートを第４図
に示す。

第４図から、スーパーインポーズ・モードでは。

ロウ・アドレス・ストローブ信号（’ｋＲＡｓ）　の立
ち下がりでマスク・モード・イネイブル／ライト・イネ
イブル信号（ＩＭＥ／＊ＷＥ）が０”となっているので
、グラフインク・バス（ＧＢＳ）の内容に応じて、書き
込み禁止となったり。

書き込み可能となったりする。

グラフィック・バス（ＣＢＳ）は、ロウ・アドレス・ス
トローブ信号（＊ＲＡＳ）およびカラム・アドレス・ス
トローブ信号（＊ＣＡＳ）に合わせて、第４図に示すよ
うに３通りの場合が考えられる。すなわち、書き込みデ
ータが“Ｏ”の場合には、マスクデータも′０″になる
ので、書き込み禁止となる。また、書き込みデータが′
ｌ′の場合には、プレーン・データ・レジスタの内容に
より、“Ｏ″のときには“Ｏ″が書き込まれ“１”のと
きには“ｌ”が書き込まれる。

次に、スーパーインポーズ・モードの動作シーケンスを
具体例を用いて、より詳細に説明する。

まず、説明を簡単にするために、プレーンが赤色（Ｒ）
、緑色（Ｇ）および青色（Ｂ）の３個のプレーンからな
る場合を考え、　Ｒ，Ｇ、　Ｂ各ブレーンおよびソース
・パターンを第５図に示すように設定する。

プレーン・データ・レジスタは、各プレーンごとに割り
付けた場合とし、第６図に示すように定義する。

この例の場合、デスティネーションに対して青色（Ｂ）
のソース・パターンをスーパーインポーズにより書き込
むので、プレーン・データ・レジスタのビットは、第７
図に示すようになる。

以上の前提の下に、ソース・パターンの書き込みシーケ
ンスを実行すると、Ｒ，Ｇ、Ｂ各プレーンの状態は、第
８図に示すようになる。

スーパーインポーズ書き込み結果を第９図に示す。

〔発明の効果〕

複数個のプレーンのスーパーインポーズ書き込みをしよ
うとするとき、従来は、プログラム制御方式により、プ
ロセッサが書き込み先のデータを読み込み、あるプレー
ンにソース・パターンを写そうとする場合には、ソース
・データと書き込みデータとのＯＲをとり、それを再び
元のプレーンに書き直し、それ以外のプレーンに対して
は、ソ−ス・データのインバース・データとプレーン・
データとのＡＮＤをとり、それを元のプレーンに書き直
すことにより行っていた。

本発明は１以上に述べた複数個のプレーンのスーパーイ
ンポーズ書き込みをハードウェアで実現したので、プロ
グラムの手間が省けるとともに。

描画速度を従来の方式に比べて、１個のプレーンに対し
て４〜５倍、複数個のプレーンに対してはその複数倍に
向上させることができる。

【図面の簡単な説明】

第１図は本発明の１実施例構成を示す図。 第２図は通常モードのタイムチャートを示す図。 第３図はプレーン・データ・レジスタの構成を示す図。 第４図はスーパーインポーズ・モードのタイムチャート
を示す図。 第５図はＲ，Ｇ、　　Ｂ各プレーンおよびソース・パタ
ーンを示す図 第６図はプレーン・データ・レジスタの定義を示す図。 第７図はプレーン・データ・レジスタのピントを示す図
。 第８図はソース・パターンの書き込みシーケンスを示す
図。 第９図は書き込み結果を示す図 第１Ｏ図はスーパーインポーズの書き込みを示す図。 第１１図は各プレーンのデータ構成を示す図。 第１２図は内部演算結果を示す図 である。 第１図において １：プロセッサ ２−１〜２−Ｎ＝ニブレーン１〜 ３：モード・レジスタ ４：ＶＲＡＭコントローラ ５ニアドレス選択回路 ６−１〜６−Ｎ：データ修飾回路１〜Ｎ７：データ選択
回路 ８ニブレーン・データ・レジスタ ９：ＡＮＤ回路 特許出願人　　株式会社ピーエフユ 復代理人　弁理土中　島洋治 書き込み可 ”ドの書き込み スーパーインボース゛・モードのタイムチャート第４図 Ｒプレーン Ｇプレーン Ｂプレーン ソース・パターンの言さ込みシーケンス第８図 書き込み結果 第９図 プレーン・データルジス９のビット デスティネーション ノース・パターン １き込み結果 スーパーインボーズの書き込み 第１０図 Ｒプレーン Ｇプレーン Ｂブレーン 各プレーンのデータ構成 第　１１　　図 Ｒブレーン Ｇプレーン Ｂプレーン 内部清算結果 第　１２　　図

Claims (1)

1. 【特許請求の範囲】 プロセッサ（１）と、 マスキング機能を有するＲＡＭをビデオＲＡＭとする複
   数個のプレーン（２−１、２−２、２−３、２−Ｎ）と
   、 通常モードとスーパーインポーズ・モードとを切り替え
   るモード・レジスタ（３）と、 このモード・レジスタ（３）の状態に応じて、複数個の
   プレーン（２−１、２−２、２−３、２−Ｎ）を構成す
   るビデオＲＡＭのマスキング機能を制御するＶＲＡＭコ
   ントローラ（４）と、前記複数個のプレーン（２−１、
   ２−２、２−３、２−Ｎ）に対応した複数個のデータ修
   飾回路（６−１、６−２、６−３、６−Ｎ）と から構成され、 個々のデータ修飾回路は、データ選択回路（７）、プレ
   ーン・データ・レジスタ（８）およびＡＮＤ回路（９）
   からなり、 モード・レジスタ（３）が通常モード時には、ＶＲＡＭ
   コントローラ（４）は、複数個のプレーン（２−１、２
   −２、２−３、２−Ｎ）を構成するビデオＲＡＭにマス
   キング機能が働かないようにし、データ選択回路（７）
   は、書き込みデータを選択して、対応するプレーンのビ
   デオＲＡＭにデータを書き込み、 モード・レジスタ（３）がスーパーインポーズ・モード
   時には、ＶＲＡＭコントローラ（４）は、メモリアクセ
   ス信号を複数個のプレーン（２−１、２−２、２−３、
   ２−Ｎ）を構成するビデオＲＡＭに同時に与え、データ
   選択回路（７）は、最初に書き込みデータを選択し、こ
   れにより書き込み不要領域をマスクし、次にプレーン・
   データ・レジスタ（８）の内容と書き込みデータとをＡ
   ＮＤ回路（９）によりＡＮＤしたデータを選択し、これ
   により同時に対応するプレーンのビデオＲＡＭにソース
   ・パターンを書き込む ことを特徴とするスーパーインポーズ書き込み装置。