JPS63234287A - 表示メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、高精細カラー表示を行なう画像表示装置に適
した、ドツト単位に表示メモリへの書込が可能な表示メ
モリ回路に関するものである。

［従来の技術］ 一般に、パーソナルコンピュータなどのように、表示メ
モリに書込まれたデータを読出して、陰極線管等の表示
画面にグラフィック表示を行なうラスタ・スキャン型の
表示装置を持つコンピュータシステムでは、たとえば直
線を表示するには、表示メモリに直線を表わす表示ドツ
トデータを１ドツトずつ書込むソフトウェア処理が必要
である。

第２図は、直線の表示例を示す図であう、黄色で描画し
た例を直線ａ、に示す。このような直線をグラフィック
表示するためには、第３図に示すように赤、緑、青のそ
れぞれの表示メモリに大枠で囲まれたデータ値のみを書
込む必要がある。各表示メモリは、通常、１ワード（こ
の例では８ビット）単位て書込まれるので、このような
場合、１ワード中の書込対象ビット以外のビットに影響
を与えないように対処しなければならない。そのために
、従来、一旦、書込対象アドレスのワードを読出し、こ
のワードと新たに書込もうとするワードとの論理和をと
り、この結果を同じアドレスに書き戻すという操作をソ
フトウェア処理で行なっていた。この操作は、第２図の
ような表示例では各ドツト毎に行なう必要があり、しか
も各色の表示メモリ毎に別個に行なわなければならなか
ったので、直線描画にかなりの時間を要した。

これに対し、表示メモリ上に１ドツトずつ書込むソフト
ウェア処理を高速にした公知例として特開昭５８−１８
７９９６号公報および特開昭５８−１２５２８４号公報
かある。

第４図に、上記公知例の表示メモリ回路のブロック図を
示す０表示メモリ６．７．８は、それぞれ３原色（赤、
緑、青）に対応し、中央演算処理袋ｆｉ（ＣＰＵ）１か
らのアドレスバス３によりアドレスを受けるとともに、
８ビット着色レジスタ１５．１６．１７からデータを受
ける。着色レジスタ１５．１６．１７は、それぞれ８ド
ツト分の各原色成分データをＣＰＵＩにより設定される
。８ビットラッチ回路９は、表示メモリのドツト単位書
込を可能にする表示メモリチップ選択を行なうためのも
のである。クロック生成回路１４は、ＣＰＵ　１からラ
ッチ回路書込信号１２およびラッチ回路選択信号１３を
受けてクロックパルスを出力する。このクロックパルス
に応じてラッチ回路９は、ＣＰＵＩからの８ビットマス
クパターンを取込む。ゲート１１は、アドレスデコーダ
５の出力である表示メモリ選択信号１０に応じてラッチ
回路９のマスクパターン出力を各表示メモリへ通過させ
る。各表示メモリ６．７，８は、それぞれ、ＣＰＵ　ｌ
から表示メモリ書込信号４を受けたとき、アドレスバス
３により指定されたアドレスの１ワードデータのうち、
マスクパターンによりマスクされなかったビット位置に
のみ着色レジスタ１５．１６．１７の対応するビット位
置の値が書込まれる。

第５図は、第４図に示した表示メモリ６の近傍詳細図で
あり、表示メモリ７および８の詳細も第５図と同様であ
る。第５図において表示メモリ６はデータバスのビット
数と同数すなわち８個のＬＳＩメモリチップで構成され
、これらのＬＳＩはそれぞれ着色レジスタ１５の各出力
ビット線に接続されている。

以下、第４図および第５図における表示メモリへのドツ
ト単位の書込方法について説明する。

ＣＰＵＩは、まず１表示するグラフィック図形の各ドツ
トの赤、緑、青成分を着色レジスタ１５．１６．１７に
設定する。次に、１ドツトの書込毎に、書込ワード（８
ビット）内の書込対象ビット位置に、描画可を意味する
ビット値“１”を設定し、その他の描画しないビット位
置に描画不可を意味するビット値°“０”を設定した８
ビットマスクパターンを作成する。そこで、ＣＰＵＩは
、ラッチ回路書込信号１２とラッチ回路選択信号１３の
双方を出力し、その結果、クロック信号生成回路１４内
のＡＮＤ論理演算回路により、ラッチ回路９にクロック
パルスが供給され、上記作成したマスクパターンがデー
タバス２を介してラッチ回路９に記憶される。その後、
ドツトを書込むべく表示メモリのアドレスを、アドレス
バス３に出力する。このアドレスはアドレスデコーダ５
によってデコードされ、その出力である表示メモリ選択
信号１０によりデータゲート回路１１のゲートが開く。

このとき、すでにラッチ回路９には、書込バイト内の描
画するドツト情報を表わしたマスクパターンが記憶され
ており、そのデータはデータゲート回路１１を介して、
表示メモリ６．７．８のそれぞれのメモリのチップ選択
信号として供給される。このため“１”の情報が供給さ
れている表示メモリのチップは対応する着色レジスタか
らの色情報を書込むことが許され、“φ”の情報か供給
されている表示メモリのチップはディスエーブルされ、
すでに記憶されているデータ値がそのまま保存されるこ
とになる。

上記第４，５図に示した公知例で、第２．３図に示した
直線の描画を行なう際のソフトウェア処理方法を第６図
により説明する。第６図は、直線の表示画面上の描画ド
ツトとマスクパターンならびに表示メモリ上のビット位
置との対応関係を示している。通常、第６図の表示画面
上に示した直線は、左下から右上へす、、　ｂ２、ｂ　
、−−−−−−の順にｌドツトずつ描画処理を行なう。

描画開始ドツトｂ、を描画するためには、まず描画バイ
ト内の先頭の１ドツトのみを表示メモリへ書込むための
マスクパターンを作成する必要がある。よってこの場合
はマスクパターンのビット位置Ｃ１にデータ値“１″′
を、その他のビット位置Ｃ２〜Ｃ８にはデータ値“φ”
を設定したマスクパターンを作成する。このマスクパタ
ーンを表示メモリチップ選択用の８ビットのラッチ回路
９に設定し、ドツトｂ１に対する表示メモリ上のアドレ
ス９ｎをアドレスバス３に書込むことにより表示メモリ
のｄ、のビット位置に、それでれ着色レジスタからのデ
ータ値が書込まれることになる。以下、ドツトｂ、〜ｂ
ｌｏに対しても上記と同様に処理を行なう。

第７図は、上述した直線の描画処理をフローチャートに
より表わしたものである。まず描画したい色情報を着色
レジスタ１５．１６．１７に設定する（ステップ７１）
、次に描画開始ドツトのアドレスを求める（ステップ７
２）とともに１表示メモリチップ選択用の８ビットのラ
ッチ回路９に設定するマスクパターンを作成する（ステ
ップ７３）、そして上記作成したマスクパターンをラッ
チ回路９に設定しくステップ７４）、表示メモリ上の描
画ドツトのアドレスをアドレスバス３へ出力する（ステ
ップ７５）、最後に、１９１２分の描画ドツト処理が終
了したか否かを判定しくステップ７６）、まだ描画ドツ
トが存在する場合は、描画アドレスおよびマスクパター
ンをそれぞれ更新後（ステ・ンブ７７および７８）、１
ドツト描画処理の先頭に制御を移し、次のドツトの描画
処理を行なう、なおマスクパターンの更新処理は、表示
画面上、右方向へ１ドツトシフトするようにマスクパタ
ーンを１ビット右方向へ、ローティトシフトすることで
達成される。

［発明か解決しようとする問題点］ 上記従来例のようにワード単位でアクセスする表示メモ
リでは、ドツト単位に描画を行なおうとすると、マスク
パターンの作成および設定処理が必要である。そのため
直線描画処理では、１ドツト描画するたびにマスクパタ
ーンの更新および設定処理が行なわれるため、描画速度
を落とす非常に大きな要因となっていた。これはＣＲＴ
の精細度があがるにつれて、長い直線を描画すればする
ほど大きな問題となる。

そこで本発明の目的とするところは、上記欠点を除去し
、直線の描画処理を高速に行なえる表示メモリ回路を提
供することにある。

［問題点を解決するための手段］ 上記目的を達成するために、本発明は、複数の表示ドツ
トに対応する複数のビットをワード単位にアクセスする
表示メモリを、上記ワードの各ビットに対応した複数の
メモリチップにより構成するとともに、上記ワードのビ
ット数のマスクパターンを記憶するラッチを設け、上記
マスクパターンに応じて上記複数のメモリチップを選択
的に書込不能にすることにより、上記メモリをドツト単
位に書替可能にした表示メモリ回路において、上記ラッ
チ回路を、ローティトシフト機能付きう・ンチ回路とし
、該ラッチ回路に一旦ラッチした上記マスクパターンを
、１方向へ１ビットずつシフト可能にしたことを特徴と
するものである。

上記マスクパターンは、上記シフト機能付きラッチ回路
へのラッチ時に、上記１方向と反対方向へ１ビットシフ
トした状態てラッチさせ、上記メモリのアドレス出力毎
にシフトさせることができる。ただし、上記マスクパタ
ーンのシフト動作を、各メモリ書込動作後に行なえば、
上記反対方向に１ビットシフトした状態でラッチさせる
必要はない。

［作用］ 通常、画像表示装置において、水平成分が垂直成分より
長いまたは等しい直線（以下、水平方向直線という）を
描画するとき、ｌワード内の書込対象ビットは順次右方
向へ１ビットずつシフトしていく。本発明は、この点に
着目してなされたものであり、マスクパターンを記憶す
るラッチ回路に１ビウトロ一テイトシフト機能を持たせ
、アドレスデコーダからの表示メモリ選択信号のタイミ
ングで直線の１ドツト描画毎に順次マスクパターンをロ
ーティトシフトさせることにより、従来、ソフトウェア
処理て行なっていた直線特有のマスクパターンの更新お
よびラッチ回路への設定処理を、水平方向直線について
は排除することができる。（水平成分が垂直成分より短
い直線の描画処理は、従来と同様に行なえる。また、水
平線の描画処理では、１度に１ワードの全ビットを書込
める。）したがって、直線の描画処理時間の大幅短縮か
図れる。

上記ラッチ回路のローティトシフト動作をアドレスデコ
ーダからの表示メモリ選択信号に従って行なえば、通常
、アドレス信号が出力されてから表示メモリ書込信号が
出力されるまで若干の遅延があるので、この期間にロー
ティトシフト動作を完了し、ローティトシフト動作の所
要時間を表示メモリのアクセス時間内に吸収することが
できる。

ローティトシフト動作を表示メモリ選択信号によって実
行する場合には、データの書込の前にマスクパターンが
シフトされるので、マスクパターンのラッチ回路へのラ
ッチ時に、シフト方向と反対の方向へ１ビットシフトし
た状態でマスクパターンをラッチさせる必要がある。た
だし、上記表示メモリ選択信号をデータの書込後まで遅
延させる等の処理を行なうことにより、マスクパターン
のシフト動作をデータの書込後に実行するようにすれば
、ラッチ時の上記反対方向シフト動作は不要である。

［実施例］ 以下、本発明を第１図および第８図、第９図を用いて詳
細に説明する。第１図は第６図の表示画面上の直線を描
画するための、本発明による表示メモリ回路の一実施例
を示すブロック図であり、第４図の従来回路と同一部分
には、同一符号を記している。

第１図においては、従来のラッチ回路に代り、１ビット
ローティトシフト機能付きラッチ回路１８を設け、新た
にクロック供給回路１９を設けている。ラッチ回路１８
の８ビットのデータ入力端子は、データバス２のビット
線と予め１ビットずつ左方向へずらして接続している。

そのため、表示メモリチップを選択するための初期デー
タ値は、自動的に表示画面上、左方向へ１ドツトローテ
イトシフトした形てラッチ回路１８に記憶される。表示
メモリ選択信号ｌＯは、ラッチ回路１８とクロック供給
回路１９の各々に入力され、ラッチ回路１８ではモード
切換信号として用いられ、クロ・ンク供給回路１９では
ラッチ回路１８へ渡すクロックパルスとして用いられる
。

ラッチ回路１８は二つの動作モードを持ち、一つはデー
タバス２のデータを記憶するモード、もう一つは、すて
に記憶されているデータ値を、表示画面上、右方向へ１
ドツトローテイトシフトするモートである。このモード
切換は、ラッチ回路１８に設けられているモード切換端
子に入力される信号により制御され、高レベル信号が供
給された場合はデータバス記憶モード、低レベル信号の
場合はローティトシフトモードがそれぞれ選択される０
本実施例では上記モード切換端子に表示メモリ選択信号
１０を接続しており、表示メモリ選択信号１０か出力さ
れない場合は高レベル信号がモード切換端子に供給され
、ラッチ回路１８はデータバス記憶モードとなり、また
表示メモリ選択信号１０が出力された場合は低レベル信
号がモード切換端子に供給され、ローティトシフトモー
ドになる。

ラッチ回路１８は、描画開始マスクパターンを記憶する
ときには、表示メモリ選択信号１０が出力されないので
データバス記憶モードとなり、データバス２上のマスク
パターンをラッチ回路内に取込む、また、ＣＰＵＩが、
ドツトを書込むべく表示メモリのアドレスをアドレスバ
ス３に出力したときには、表示メモリ選択信号１０が出
力されるので、ローティトシフトモードとなり、すでに
記憶されているマスクパターンのデータ値を、表示画面
上、右方向へ１ドツトローテイトシフトする。

なお各モードの動作は、ラッチ回路１８にクロック供給
回路１９からクロックパルスが供給されたタイミングで
、それぞれ実行される。

第１図に示す表示メモリ回路において、通常コンピュー
タシステムでの表示メモリ書込信号の発生は、表示メモ
リ選択信号より若干遅れて発生されるという特性を利用
し、ドツトを書込むべく表示メモリのアドレスをアドレ
スバス３に出力したときに、まず最初に発生される表示
メモリ選択信号１０によりラッチ回路１８内にすてに記
憶されている現在描画すべきドツト位置の一つ前のマス
クパターンを、表示画面上、右方向へ１ドツトローテイ
トシフトさせて現在揚重すべきドツト位置のマスクパタ
ーンを作成し、若干遅れて発生される表示メモリ書込信
号４によりこのマスクパターンを使って表示メモリチ・
シブへの書込処理を行なう。

上記実施例で、水平方向直線の実際の描画処理を第８凶
のフローチャートにて説明する。まずステップ８１で描
画したい色情報を着色レジスタ１５．１６．１７に設定
する。次に、ステップ８２で描画開始ドツトのアドレス
を求め、ステップ８３で描画したいビット位置のみを描
画可とするマスクパターンを作成し、このマスクパター
ンをステップ８４て表示メモリチップ選択用のラッチ回
路１８に設定する。その後、ステップ８５で１ドツト描
画処理に入り、表示メモリ上の描画ドツトのアドレスを
アドレスバス３へ出力し、ステップ８６において１９１
２分のドツト描画処理が終了したか否かを判定する。ま
だ描画ドツトが存在する場合は、ステップ８７で描画ア
ドレスを更新後、ｌドツト描画処理の先頭に制御を移し
、次のド・ントの描画処理を行なう。

第８図のフローチャートを第７図の従来のフローチャー
トと比較すると、第７図の１ドツト描画処理ループ内の
点線７９で囲まれた処理が第８図では無くなり、１ドツ
ト描画処理におけるステップ数は５ステツプから３ステ
ツプに低減され、明らかに処理全体としては、約２倍高
速になることが分かる。

第９図は、本発明実施例の表示メモリ６の近傍詳細図で
あり、表示メモリ７．８についての詳細もこの図と同様
である。

第９図において、１ビットローティトシフト機能付きラ
ッチ回路１８はたとえば汎用ＴＴＬ−７４１９４を２個
用いることにより簡単に実現され、ラッチ回路１８の８
ビットの入力端子１゜〜Ｉ７は、データバス２の各デー
タビット線と表示画面上、左方向へ１ドツトローテイト
シフトするように、予め１ビットずつずらして接続して
いる。そのため表示メモリチップを選択するための初期
データ値は、自動的に表示画面上、左方向へ１ドツトロ
ーテイトシフトした形でラッチ回路１８に記憶される。

モード切換端子■。には表示メモリ選択信号１０が入力
されており１表示メモリチップを選択するための初期デ
ータ値を記憶するときには１表示メモリ選択信号ｌＯは
高レベル信号としてモード切換端子■。に供給し、デー
タバス２上のデータ値をラッチ回路内に記憶させる。ま
たドツトを書込むべく表示メモリのアドレスをアドレス
バス３に出力したときには、表示メモリ選択信号ｌＯは
低レベル信号としてモード切換端子ＩＭに供給され、す
てに記憶されているデータ値は１表示画面上、右方向へ
１ドツトローテイトシフトされる。

クロック供給回路１９は、上述のようにラッチ回路１８
を動作させるためのクロックパルスを作成する回路であ
り、ラッチ回路Ｉ８にマスクパターンか書込まれる場合
と表示メモリのアドレスかアドレスバス３に出力された
場合に、それぞれクロック信号生成回路１４の出力信号
と表示メモリ選択信号１０とが低レベル信号となり、こ
の信号は、クロック供給回路１９内のＯＲ論理演算回路
にて、高レベル信号に変換されてラッチ回路１８に供給
される。

高レベル信号をクロックパルスとして供給されたラッチ
回路１８は、直ちにモード切換端子■工の状態に従って
動作する。

以上の動作を要約すれば、ドツトを書込むべく表示メモ
リのアドレスがアドレスバス３に出力されたときには、
まず最初に発生される表示メモリ選択信号ＩＯにより、
ラッチ回路１８は、モード切換端子１４に低レベル信号
を受け、表示画面上、右方向への１ビットロ一テイトシ
フト動作が可能状態となり、クロック供給回路１９から
の高レベル信号のクロックパルスが供給されるタイミン
グで、１ビットのローティトシフト動作を行なう。その
後、少し遅れて発生される表示メモリ書込信号４により
、データゲート回路１１は開かれ、ラッチ回路１８から
出力される現在描画すべくドツト位置に対応する表示メ
モリチップの選択を行なう信号かそれぞれメモリチップ
に供給される。その結果、データゲート回路１１から“
１”の情報が供給されている表示メモリのチップは対応
する着色レジスタからの色情報を書込むことが許され、
一方、°“φ”の情報が供給されている表示メモリのチ
ップはディスエーブルされるので、すでに記憶されてい
るデータ値がそのまま保存されることになる。

なお、上記実施例では、表示メモリチップを選択するた
めの初期データ値を、予め表示画面上、左方向への１ド
ツトローティトシフトする手段として、ラッチ回路１８
のデータ入力端子とデータバス２上のビット線とを予め
１ビット左方向へずらした接続回路にて実現しているが
、上記ハードウェア回路を設けずに、ソフトウェア処理
にて、予め表示メモリチップを選択するためのデータ値
を表示画面上１ドツトローテイトシフトさせてデータ値
を書込む処理を設けることにより、ソフトウェアにても
上記手段を実現できる。

なお本実施例による追加回路は、汎用ＴＴＬ２個と、２
人力の論理演算回路が１個で構成でき、原価上昇は極め
て少ない。

また、カラー表示装置について説明したか、本発明は、
ワード単位にアクセスされる表示メモリをドツト単位に
書替える必要のあるものであれば、モノクロ表示装置に
も適用し得る。また、ＣＰＵのデータ幅を８ビットとし
たが、このことは発明の要旨ではなく、このデータ幅は
、たとえば１６ビウトであってもよい。

［発明の効果］ 以上説明したように、本発明によれば、表示画面にグラ
フィック表示を行なうラスタ・スキャン型の表示装置を
持つコンピュータシステム上での直線描画において、描
画処理特有のマスクパターンの更新および設定処理をハ
ードウェアに受は持たせることにより、処理速度が約２
倍高速になるという効果か得られ、描画するラインか長
くなるにつれて、その効果は大きいものとなる。また本
発明実施のための原価上昇は極めて少ないという効果も
ある。

【図面の簡単な説明】

第１図は本発明による表示メモリ回路の一実施例を示す
ブロック図、第２図は実線の表示例を示す説明図、第３
図は第２図に対する表示メモリの内容を示す説明図、第
４図は従来の表示メモリ回路のブロック図、第５図は第
４図の表示メモリ６の周辺回路の詳細回路図、第６図は
直線の表示画面上の描画ドツトとマスクパターンならび
に表示メモリ上のビット位置との対応関係を示す説明図
、第７図は従来の直線の描画処理のフローチャート、第
８図は本発明実施例における直線の描画処理のフローチ
ャート、第９図は未発”明実施例の表示メモリ６の周辺
回路の詳細回路図である。 １・・・ＣＰＵ、２−・・データバス、３・・・アドレ
スバス、４・・・表示メモリ書込信号、５・・・アドレ
スデコーダ、６，７．８−・・それぞれ赤、緑、青に関
する表示メモリ、９・・・ラッチ回路、１０・・・表示
メモリ選択信号、１１・・・データゲート回路、１２・
・・ラッチ回路書込信号、１３・・・ラッチ回路選択信
号、１４・・・クロック生成回路、１５．１６．１７−
・・それぞれ赤、緑、青に対応する着色レジスタ、１８
・・・１ドツトローティトシフト機能付きラッチ回路、
１９・・・クロック供給回路。

Claims (1)

1. 【特許請求の範囲】 １、複数の表示ドットに対応する複数のビットをワード
   単位にアクセスする表示メモリを、上記ワードの各ビッ
   トに対応した複数のメモリチップにより構成するととも
   に、上記ワードのビット数のマスクパターンを記憶する
   ラッチを設け、上記マスクパターンに応じて上記複数の
   メモリチップを選択的に書込不能にすることにより、上
   記メモリをドット単位に書替可能にした表示メモリ回路
   において、 上記ラッチ回路を、ローテイトシフト機能付きラッチ回
   路とし、該ラッチ回路に一旦ラッチした上記マスクパタ
   ーンを、１方向へ１ビットずつシフト可能にしたことを
   特徴とする表示メモリ回路。 ２、上記マスクパターンは、上記シフト機能付きラッチ
   回路へのラッチ時に、上記１方向と反対方向へ１ビット
   シフトした状態でラッチさせ、上記メモリのアドレス出
   力毎に上記１方向にシフトさせることを特徴とする特許
   請求の範囲第１項記載の表示メモリ回路。