JPH02150069A - フローテイングゲート型半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はＥＰＲＯＭやＥ　Ｅ　Ｐ　ＲＯＭなどにおける
フローティングゲート型半導体メモリ装置に関するもの
である。

（従来の技術） 第４図にフローティングゲート型ＥＰＲＯＭの主要部を
示す。

２はシリコン基板、４はフィールド酸化膜であり、フィ
ールド酸化膜４で囲まれた活性領域にはソース６、ドレ
イン８が形成され、ソース６、ドレイン８の間のチャネ
ル領域上にはゲート酸化膜１０を介してフローティング
ゲート１２が形成されている。フローティングゲート１
２上には層間酸化膜１４を介してコントロールゲート１
６が形成されている。

このようなフローティングゲート型半導体メモリ装置を
製造するには、ゲート酸化膜１ｏ上にフローティングゲ
ート用の多結晶シリコン層を形成し、その上に層間酸化
膜を形成し、さらにその上にコントロールゲート用の多
結晶シリコン層を形成する。そして写真製版によってレ
ジストパターンを形成し、そのレジストパターンをマス
クにして上層の多結晶シリコン層、眉間酸化膜及び下層
の多結晶シリコン層をエツチングしてコントロールゲー
ト１６とフローティングゲート１２を形成する。したが
って、フローティングゲート１２とコントロールゲート
１６はチャネル方向の長さが同じである。

（発明が解決しようとする課題） フローティングゲート１２とコントロールゲート１６の
チャネル方向の長さが等しいＥＰＲＯＭやＥ　Ｅ　Ｐ　
ＲＯＭでは、リテンション特性（電荷保持特性）が悪い
。その原因は、ソース６とドレイン８の形成後にソース
６上の酸化膜とドレイン８上の酸化膜が厚くなっている
ことによって、フローティングゲート１２のエツジ部が
もち上げられてそのエツジ部の角度が急俊になり、電界
が集中するようになってフローティングゲート１２のエ
ツジとコントロールゲート１６の間での絶縁耐圧が低く
なるためであると考えられる。

本発明はフローティングゲート型半導体メモリ装置にお
いて、リテンション特性を向上させることを目的とする
ものである。

（課題を解決するための手段） 本発明は、フローティングゲート型半導体メモリ装置に
おいて、コントロールゲートのチャネル方向の長さをフ
ローティングゲートのチャネル方向の長さよりも短かく
したものである。

（作用） コントロールゲートのチャネル方向の長さをフローティ
ングゲートのチャネル方向の長さよりも短かくすると、
両ゲートのチャネル方向の長さを等しくしたときに比べ
てフローティングゲートのエツジとコントロールゲート
の距離が長くなる。

その結果、フローティングゲートのエツジに電界が隼申
してもコントロールゲートに電荷が流れることが防がれ
、フローティングゲートとコントロールゲートの間の絶
縁耐圧が高くなり、リテンション特性が向上する。

（実施例） 第１図は一実施例を表わす。第４図と同一の部分には同
一の記号を使用する。

Ｐ型シリコン基板２にはフィールド酸化膜４で囲まれて
活性領域が形成され、活性領域にはＮ型不純物導入によ
ってソース６、ドレイン８が形成されている。ソース６
とドレイン８の間の領域、すなわちチャネル領域上には
厚さが数１００人程鹿のゲート酸化膜１０を介して多結
晶シリコン層にてなるフローティングゲート２０が形成
されている。

フローティングゲート２ｏは厚さが１０００〜５０００
人程度であり、チャネル方向の長さＬｆは０．５〜３μ
ｍである。

フローティングゲート２０上には層間絶、ｉ［２２を介
して多結晶シリコン層にてなるコントロールゲート２４
が形成されている。コントロールゲート２４の厚さは１
０００〜５０００人程度であり、チャネル方向の長さＬ
ｃは０．５〜３μｍ程度であるが、フローティングゲー
ト２０の長さＬｆよりも０．１〜１μｍ程度短かくなっ
ている。

眉間絶縁膜２２は厚さが５０〜２０００人程度であり、
例えば５ｉｎ２、Ｓ　ｉ、Ｎ４．Ｔａ２Ｏ，もしくはＹ
２Ｏ，などの単層膜、又はそれらの絶縁膜の複合膜であ
る６ コントロールゲート２４の上面、側面及びフローティン
グゲート２０の側面はそれぞれＳ　ｉ　Ｏ２膜２６，２
８．３０で被われている。

ソース６上の酸化膜３２、ドレイン８上の酸化膜３４は
５例えばフローティングゲート２０の側面に酸化膜３０
を形成するときの熱酸化工程において、膜厚が厚くなっ
てフローティングゲート２０のエツジ部をもち上げ、フ
ローティングゲート２ｏのエツジ部に電界集中を起こし
やすくする。

しかし、コントロールゲート２４がフローティングゲー
ト２０のエツジ部から離れて形成されているので、フロ
ーティングゲート２０からコントロールゲート２４に電
荷が流れにくい。

次に、本実施例の製造方法の一例を第２図により説明す
る。

（Ａ）シリコン基板２上にフィールド酸化膜４によって
活性領域を形成し、活性領域にはゲート酸化膜１０を形
成する。その後、全面にＣＶＤ法によってフローティン
グゲート用の多結晶シリコン層２０ａを堆積し、不純物
を導入して低抵抗化しておく。その上に層間絶縁膜２２
ａを堆積し、さらにその上にコントロールゲート用の多
結晶シリコン層を堆積し、不純物を導入して低抵抗化し
ておく。さらにその上にＣＶＤ法やスパッタリング法に
よってＳ　ｉ　Ｏ，膜を堆積する。

その後、写真製版によってコントロールゲート用のレジ
ストパターンを形成し、そのレジストパターンをマスク
にして表面のＳｉｎ、膜とコントロールゲート用の多結
晶シリコン層をエツチングしてＳｉｏ２膜２６とコント
ロールゲート２４を形成する。

レジストを除去した後、ＣＶＤ法やスパッタリング法な
どによってＳｉＯ２層２８ａを堆積する。

（Ｂ）ＳｉＯ，層２８ａをエッチバックすると。

コントロールゲート２４の側面にＳｉＯ２のサイドウオ
ール２８が形成され、上面にはＳｉＯ□膜２６が残った
状態となる。Ｓｉｎ、層３６のエッチバックの際、コン
トロールゲート２４の上面にＳ　ｉ　Ｏ２膜２６が残る
ように、ＳｉＯ□膜２６の膜厚は数１００〜数１０００
人程度としておく。

サイドウオール２８をマスクにして多結晶シリコン層２
０ａをエツチングし、破線で示される位置から外側の多
結晶シリコン層を除去してフローティングゲート２０を
形成する。

その後、サイドウオール２８及びフローティングゲート
２０をマスクにして基板２に不純物を注入し、ドライブ
して活性化し、その後酸化を行なうことにより、第１図
の状態とする。

その後は通常の工程にしたがって層間絶縁膜を形成し、
コンタクトホールをあけ、メタル配線を形成し、パッシ
ベーション膜を形成する。

第１図の実施例においては、コントロールゲート２４の
チャネル方向の長さよりもフローティングゲート２０の
チャネル方向の長さを長くするために、Ｓｉ０層２８ａ
をエッチバックしてサイドウオール２８を形成している
が、サイドウオール２８に代えてコントロールゲート２
４を酸化することによりコントロールゲート２４の側壁
及び上面に酸化膜を形成してもよい。

第３図はコントロールゲート２４を酸化することによっ
てフローティングゲート２０とコントロールゲート２４
のチャネル方向の長さを制御する方法を示したものであ
る。

（Ａ）ゲート酸化膜１０上に多結晶シリコン１！？２０
ａを堆積して低抵抗化し、その上に層間絶縁膜２２ａを
堆積し、さらにその上にコントロールゲート用多結晶シ
リコン層を堆積して低抵抗化する。

その後、写真製版とエツチングによりコントロールゲー
ト２４を形成する。

（Ｂ）次に、コントロールゲート２４の多結晶シリコン
層を熱酸化することにより、コントロールゲート２４の
上面及び側面に酸化膜３８を形成する。

次に、この酸化膜３８をマスクにして層間絶縁膜２２ａ
及び多結晶シリコン層２０ａをエツチングすれば、コン
トロールゲート２４よりもチャネル方向の長さの長いフ
ローティングゲート２０が形成される。

その後、上記と同様にして、ソース６、ドレイン８を形
成し、コンタクト工程、メタル工程、パッシベーション
工程を経る。

（発明の効果） 本発明ではコントロールゲートのチャネル方向の長さを
フローティングゲートのチャネル方向の長さよりも短か
くして、フローティングゲートのエツジとコントロール
ゲートの間を離すことにより、リテンション特性を向上
させることができ、これにより歩留りや信頼性を向上さ
せることができる。

【図面の簡単な説明】

第１図は一実施例を示す断面図、第２図（Ａ）及び同図
（Ｂ）は一実施例の製造工程の一例を示す断面図、第３
図（Ａ）及び同図（Ｂ）は一実施例の製造工程の他の例
を示す断面図、第４図は従来のＥＰＲＯＭを示す断面図
である。 ２・・・・・・シリコン基板、６・・・・・・ソース、
８・・・・・・ドレイン、１０・・・・・・ゲート酸化
膜、２０・・・・・・フローティングゲート、２２・・
・・・・層間絶縁膜、２４・・・・・・コントロールゲ
ート。

Claims (1)

【特許請求の範囲】
1. （１）チャネル領域上にゲート絶縁膜を介してフローテ
   ィングゲートが形成され、フローティングゲート上に層
   間絶縁膜を介してコントロールゲートが形成されている
   半導体メモリ装置において、コントロールゲートのチャ
   ネル方向の長さがフローティングゲートのチャネル方向
   の長さよりも短かいことを特徴とするフローティングゲ
   ート型半導体メモリ装置。