JPH02137420A - Ａｄ変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 この発明は、アナログ信号をデジタル信号に変換するＡ
Ｄ変換器にかかわり、特にアナログ信号を上位及び下位
の２段階でデジタル信号に変換する直並列方式のＡＤ変
換回路に関するものである。 〔発明の概要〕 本発明のＡＤ変換回路は、アナログ信号をまず粗い量子
化によって数値化し、上位の変換コードを得ると共に、
次に、この上位の変換コードの量子化の誤差を数値化す
ることによって下位の変換コードを得るような直並列型
のＡＤ変換嘉において、下位変換コードを順に３種類の
グループに分割し、特定のグループが冗長コードとして
出力される際は、このグループの変換コードを得る下位
エンコーダから上位変換コードを修正する信号を出力し
、修正回路の簡易化をはかったものである。 〔従来の技術〕 アナログ信号をデジタル信号に変換するＡＤ変換器には
、各種の変換方式が提案されているが、一般的には、ア
ナログ信号の振幅を変換ビット数と等しくなるように量
子化し、量子化された信号を複数個のコンパレータに入
力してデジタルコードに変換するフラッシュタイプ（並
列型）のＡＤ変換回路が多用されている。 このような並列型のＡＤ変換器は原理的には高速動作が
回部であるが、変換ビット数をｎとすると、少なくとも
２ｎ−１個のコンパレータが必要になり、例えば８ビツ
トの変換コードを得るために２５５個の比較器が必要に
なる。そのため、高分解能のデジタルコードを得るため
に、数万個の能動素子をＩＣ化によって形成することが
要請される。 そこで、アナログ信号をｎビットのデジタル信号に変換
する際に、まず、アナログ信号を粗い量子化によって数
値化し、ＭＳＢを含む上位のｎビットの変換コードを得
ると共に、この上位の変換コードの誤差、すなわち、量
子化ノイズを少なくするために、さらに上位の量子化範
囲を細分化して数値化し、ＬＳＢを含む下位ｂ（ｎ−ａ
）ビットの変換コードを得るようにしたＡＤ変換回路が
提案されている。 第１２図はかかる新道並列型のＡＤ変換回路（以下、単
に直並列型のＡＤ変換回路という）の概要を示すブロッ
ク図であって、アナログ信号を４ビツトのデジタルコー
ドに変換する回路構成を示している。 この図で、Ｒ１−Ｒ１６は基準電位ＶＲｒ−ｖｔｔｅ（
θ〜２Ｖ）の端子に直列に接続されている基準抵抗、Ｃ
ＵＩ〜Ｃｕ３は一方の入力端子に変換すべきアナログ信
号Ｖｉｎが供給され、他方の入力端子に前、記基準抵抗
Ｒ１〜ＲＩ６で分圧された粗い量子化レベルの基準電圧
（ＶｌｌＶ２．Ｖ３）が入力されている上位コンパレー
タ、ＣＤＩ〜ＣＤ３は同じくアナログ信号Ｖ１ｎが一方
の入力端子に供給され、他方の入力端子には前記基準抵
抗Ｒ１〜Ｒ１６で細かく分圧された基準電圧がスイッチ
５１〜Ｓ１２を介して供給されている下位コンパレータ
である。 又、−点鎖線で囲ったＥｌの部分は上記コンパレータＣ
ＵＩ〜ＣＵ３から出力される２価値号をエンコードして
、例えば、２ビツトのバイナリコード（又は２の補数コ
ード）に変換する第１のエンコーダ、Ｅ２は同じく下位
コンパレータＣθ１〜ＣＤ２から出力される２価値号を
２ビツトのバイナリコードに変換する第２のエンコーダ
である。 第１のエンコーダＥ１には相補出力アンプＣＡｌ”ＣＡ
３及びアンドゲートＡ１〜Ａ４及びＲＯＭ回路が設けら
れており、アントゲ−）Ａｔから“１″レベルの信号が
出力されたときは前記スイッチ３１〜Ｓ３をオンに制御
し、アンドゲートＡ２から“１”レベルの信号が出力さ
れるとスイッチ３４〜Ｓ６がオンとなり、以下、同様に
アントゲ−）Ａ３．及びＡ４の出力によってスイッチＳ
１〜Ｓ９及びＳ　ＩＱ”　Ｓ　１２がオンとなるように
コントロールされる。 このような直並列型のＡＤ変換回路は、例えば第１３図
に示すように、アナログ信号Ｖｉｎはサンプリングパル
スＰＳの立上がり点でサンプリングされ、そのサンプリ
ング電圧ＶＳが供給されると、第１のエンコーダＥ１が
クロック信号ＣＬＫの立下がり時点Ｔ　Ｈ（τ＾遅れた
点）で動作して、上位コンパレータＣｕ＋〜Ｃυ３の２
価値号出力を上位２ビツトのコード信号Ｄ　Ｉ　＋　０
２　に変換して出力し、同じサンプリング電圧ＶＳの値
をクロック信号ＣＬＫの立上がり時点ＴＬ（τＢ遅れた
点）で動作スル第２のエンコーダＥ２によって下位のコ
ード信号Ｄ３．Ｄ４に変換するように駆動される。 すなわち、まず、基準電圧ＶＲＴ”’ＶＲＢを分圧した
基準電圧ｖｌ、ｖ２．ｖ３　とサンプリング電圧ＶＳが
、上位コンパレータＣＵＩ〜ＣＵ３によって比較され、
例えばｖ３　＜Ｖｓ　＜Ｖ２であれば、上位コンパレー
タＣＵ３の出力が高電位（Ｈ）となり、Ｃｕ＋＋Ｃυ２
は低電位（Ｌ）レベルになる。 すると、アントゲ−）Ａ３の出力のみが“ｌ”となり、
他のアントゲ−）　Ａ　ｌ、Ａ　２１　Ａ　ａは“０”
値を示す。 その結果、第１のエンコーダＥ１から上位２ビツトの変
換コードとして（０１）が出力される。 次に、この上位２ビツトの変換コードをラッチした状態
でアンドゲートＡ３からコントロール信号が出力され、
スイッチ５７〜Ｓ９をオンにする。 すると、Ｖ３　＜ＶＳ　＜Ｖ２のレベルにあるサンプリ
ングされたアナログ信号が、さらに、抵抗Ｒ９〜Ｒ１２
によって分圧された基準信号Ｖ２３−１　。 Ｖ２３−２　、　Ｖｚ３−３ト下位コンパＬ／−タＣＤ
Ｉ〜ＣＤ３によッテ比較され、例えば、Ｖ２３−１＞　
Ｖ５　＞　Ｖ２３−２であるときは第２のエンコーダＥ
２から下位２ビツトの変換コードｌＯが出力される。 その結果、第１及び第２のエンコーダＥ　、　、Ｅ　２
からアナログ信号ＶＳの４ビツト変換コード（０１１０
）が出力されることになる。 〔発明が解決しようとする問題点〕 この直並列型ＡＤ変換回路は、変換コードを上位、及び
下位の２ビツトに分けて出力するため、４ビツトのＡＤ
変換を行う際に必要とされるコンパレータの数を６個に
低減することができ、例えば８ビツトのＡＤ変換を行う
際は、並列型のＡＤ変換器では２５５個のコンパレータ
が必要であるが、この方式の場合は上位及び下位をそれ
ぞれ４ビツトにすることにより（２４−１）Ｘ２＝３０
個ですむという利点がある。 しかしながら、変換コードが２段階で行われるため、特
に、サンプリング周波数を高くしたときに次に説明する
ような問題点が発生する。 アナログ信号を早い周期でサンプリングしたときは、一
般的に、第１４図（ａ）、（ｂ）に示すようにサンプリ
ング回路の応答性によってサンプリング時点ｔｏからた
だちに一定のサンプリング電圧ＶＳが得られることはな
く、初期の段階ではオーバーシュートが発生したり、七
トリングタイムが長くなる場合が生じる。又、ＡＤ変換
回路を駆動するクロック信号の影響（キックパック）も
サンプリング電圧Ｖｓの変動を引き起す。 すると、上位変換コードを出力する時点ＴＨと、下位変
換コードを出力する時点ＴＥのサンプリング電圧が異な
ることになる。 この場合、前述した４ビツトのＡＤ変換回路で説明した
ように、アナログ信号ＶＳが上位２ビツトの量子化レベ
ルの中間にある場合はともかくも、この量子化レベルの
近傍１例えば、基準電圧ｖ、、ｖ２．ｖ３のレベルにき
わめて近い場合は問題がある。 例えば、アナログ信号の変換コードの真値が（０１１１
）の場合は、上位の変換時点”ｒｈでＩ　ＬＳＨの誤差
が生じると、上位２ビツトが〔１０〕になり、この（１
０）の変換コードによって下位のコンパレータが選択さ
れることにより（ｉｏｏｏ）に変化することになる。 したがって、前記したようにサンプリング回路の七トリ
ング特性が悪い場合は、上記コードの場合では比較的早
いタイミングで変換される上位２ビツトの変換コードが
〔０１〕から〔１０〕に変化し易くなり、一般的に上位
の量子化レベル近傍の変換リニアリティが悪いという問
題点がある。 〔問題点を解決するための手段〕 本発明は、かかる問題点を解消することを目的としてな
されたもので、マトリックス状に配列されているスイッ
チングブロックと、このスイッチングブロックの行方向
に配置されている上位コンパレータによってアナログ信
号を、まず、上位の変換ビットによって数値化し、次に
、前記マトリックス状に配列されたスイッチングブロッ
クと。 このスイッチングブロックの列方向に配置されてイル下
位コンパレータによって下位の変換ビットに数値化する
ような直並列型のＡＤ変換回路を構成し、下位コンパレ
ータから得られる下位の変換コードを３種類のグループ
に分割し、特定のグループの冗長コードが出力されると
きは、そのグループに付加されている修正信号によって
、上位の変換コードのデータを修正するような構成とす
ると共に、下位コンパレータから上位変換コードのＬＳ
Ｂが得られるように構成したものである。 〔作用〕 下位コンパレータが出力される変換コードを３種類のグ
ループに分割し、特定のグループが冗長コードとして出
力されるときは、このグループに付加されている修正信
号によって上位変換コードの修正が行われるように構成
しているので、上位変換コードを出力する上位のエンコ
ーダ及び修正回路の回路構成が簡易化されることになる
。 〔実施例〕 第１図は本発明の基礎となる冗長ビットを付加した直並
列型のＡＤ変換回路の一実施例を示す回路図であって、
アナログ信号Ｖｉｎを４ビー／　）のデジタルコードに
変換する回路構成を示している。 この図で、１１〜１７．２１〜２７　、３１’〜３７、
及び４１〜４７はマトリックス状に構成されているスイ
ッチングブロックを示しており、この実施例では各スイ
ッチングブロックは４行−７列のマトリックス回路１０
とされている。 各スイッチングブロックには差動型のアンプ構成とされ
ているトランジスタＱｌ、Ｑ２及びＱ３を備えており、
一部分を除くと一方のトランジスタ素子側には基準電圧
ＶＲＴ−ＶＲ８を基準抵抗Ｒ１〜Ｒ１ｂで分圧した基準
電圧が供給され、他方のトランジスタ素子側にはデジタ
ルコードに変換すべきアナログ信号Ｖｌｎがそれぞれ供
給されている。そして、共通エミッタは後述するコント
ロール信号によってスイッチングされるトランジスタＱ
３を介して、それぞれ電流源Ｉに共通して接続される。 又、トランジスタＱ＋、Ｑ２のコレクタには抵抗ｒを介
して電源Ｖｏｏが供給され、その出力端子は７個の下位
コンパレータ５１〜５７の比較器ＣＤＩ〜ＣＤ７にそれ
ぞれ入力され、下位コンパレータ５１〜５７の初段アン
プを兼用している。 、各スイッチングブロック内のトランジスタＱｌ。 Ｑ２は、それぞれのペースエミッタ間電圧ＶＢＥのバラ
ツキがきわめて小さくなるように、ＩＣ基板上でそのベ
ース領域が他のトランジスタ素子より広くなるように設
定され、Ｖａｔのバラツキが少なくとも変換ビットのＬ
ＳＢの量子化レベル幅よりも、さらに小さくなるように
設定されている。 そのため、このマトリックス状に配置されたスイッチン
グブロックの領域は、ＩＣ化に際してもっとも大きな領
域を占めることになる。 斜線をひいたスイッチングブロック１１゜１２．１６，
１７，２１，２２，２６，２７゜３１．３２，３６，３
７，４１，４２，４６゜４７は２ビツトの下位変換コー
ドに対して、さらに２ビツトの冗長ビットを出力するも
のであり、特にこの中で、１１，１２，４６．４７（ダ
ミーのスイッチングブロック）はコントロール信号によ
って能動化されたときに、常に、一定の２値上号“Ｈ″
又は“Ｌ″が出力されるように固定した入力信号が与え
られている。 又、特に、スイッチングブロックの第２行と第４行のト
ランジスタＱ１．Ｑ２のコレクタは、スイッチングブロ
ックの第１行、第２行のトランジスタＱ１．Ｑ２のコレ
クタ出力と反対方向のラインに接続され、基準電位ＶＲ
Ｔ−ＶＲＢが印加される直列基準抵抗Ｒ１”Ｒ１６のラ
インが折り返しで作れるように工夫されている。 ６１．６２．６３は３個の上位コンパレータを示し、そ
れぞれ比較器Ｃｕｌ〜ＣＵ３．相補型の出力アンプＣＡ
、及びアンドゲートＡＵＩ”ＡＵ４を備えている。 上位コンパレータ６１〜６３の各比較器Ｃｕの一方の入
力にはアナログ信号Ｖｉｎが供給され、他方の入力には
前述したように基準電位ＶＲＴ−ＶＲ８を粗い量子化で
分圧した基準電圧Ｖｌ＃Ｖ２．Ｖ３が供給される。そし
て、上位コンパレータ６１゜６２．６３の各比較器Ｃｕ
の出力は、サンプリングされたアナログ信号のレベルに
対応して“Ｈ”又は“Ｌ”レベルとなり、各アントゲ−
）Ａｕのいずれか１個のみが“１”レベルを出力するよ
うに構成されている。 各アンドゲートＡｕの出力信号はワイヤード接続され第
１のエンコーダ８０を介してバイナリコードに変換され
、後述する選択ゲート９３において、上位の２ビツトの
コードＤＩ、Ｄ２に修正が加えられる。 下位コンパレータ５１〜５７も上位コンパレータと同様
に構成されており、特に、下位コンパレータ５３．５４
．５５は上位コンパレータによって選択された量子化レ
ベル内をさらに細かく数値化して下位の２ビツトのコー
ドＤ３．Ｄ、を第２のエンコーダ７０を介して出力する
。 しかし、このＡＤ変換回路では、この下位コンパレータ
の左右に２ビツトの冗長コードを生じるコンパレータ５
１．５２及び５６．５７が設けられ、上位コンパレータ
の変換範囲外のアナログ信号Ｖｉｎに対してもコード変
換動作が行われるようになされている。 以下、上記した実施例の動作をアナログ信号Ｖｉｎのサ
ンプリング電圧がＶＳの場合について説明する。 例えば、サンプリングされたアナログ信号のサンプリン
グ電圧ＶＳがＶＲＢ＜ＶＳ　＜ＶＳであれば、上位コン
パレータ６１，６２．６３の比較器Ｃｕの出力がすべて
“Ｌ”となり、そのアントゲ−）Ａｕは上から（０００
１）の２値上号を出力する。そして、この信号（０００
１）が第１のエンコーダ８０に入力されると、ワイヤー
ドオア回路によって最初の２列のラインＣＩ）には（０
０）、次の２列のライン（ｒｌ）も（００）、次の２列
のライン（ｍ）には〔０１〕が出力される。 又、サンプリング電圧ＶＳがＶＳ＜ＶＳ　＜Ｖ２のとき
は同様に上位コンパレータのアンドゲートＡｕ＋　、　
Ａｕ２　、　Ａｕ３　、　Ａｕａから（００１０）とな
る信号が出力され、これが第１のエンコーダ８０に入力
されるとライン（Ｉ）から（００）、ライン（ＩＩ）か
らは（ｏｉ）、ライン〔■〕からは（１０）の上位変換
コードが出力されるように構成されている。 以下、Ｖ２　＜Ｖ５　＜Ｖ＋　　、　Ｖ＋　＜ＶＳ　＜
ＶＲＴ（７）場合を含めて第１のエンコーダ８０の入力
と出力の関係を第２図に示す。 そして、各アンドゲートＡυ（＋　１２１３１４）の中
で２値出力上号がＨとなっているコントロールライン（
ＸＩ、Ｘ２．Ｘ３．Ｘ４）に接続されている各スイッチ
ングブロックのトランジスタＱ３がオンに制御され、さ
らに量子化レベルの細かな数値化が実行される。 例えば、アンドゲートＡｕ３のみが“Ｈ”レベルになる
とスイッチングブロック３１〜３７のトランジスタＱ３
がオンとなり、基準抵抗Ｒ７〜Ｒ１３で分圧された基準
電圧とサンプリング電圧ＶＳがスイッチングブロック３
１〜３７で差動的に増幅され、下位のコンパレータ５１
〜５７によって比較されることになる。同様に、アント
ゲ−）Ａｕ２がＨレベルのときはスイッチングブロック
２１〜２７が渣動化される。 このように、下位の変換コードはスイッチングブロック
の行単位で、サンプリングされた電圧ＶＳ　とその行の
基準抵抗で分圧された基準電圧が比較され、下位コンパ
レータ５１〜５７のアントゲ−）　Ａｏ＋〜ＡＤ８から
第３図に示すように２値上号が出力され、この２値上号
がエンコードされることにより、下位コードライン（Ｉ
Ｖ）からは下位２ビツトの変換コードＤ　３　、Ｄ　４
が出力される。 又、回持に修正ラインＶ、Ｖｌ、■の出力レベルも第３
図に示すように変化する。 そして、以下■、■、■で示すように、この修正ライン
Ｖ、Ｖｌ、■のいずれかにルベルの信号が出力されたと
きに、前記第１のエンコーダ８０のラインｘ、ｎ、ｍか
らの上位２ビツトのコードＤＩ、０２がオアゲートＯＲ
Ｈ、ＯＲ２を介して選択的に出力されることになる。 ■　修正ラインＶＩ（０ライン）に１が生じる変換コー
ド、すなわち、下位２ビツトの変換コードＤ３．Ｄ４が
上位の変換コードに対応して

〔００〕（０１）（１０）
（１１）となるときは、禁止ゲート９２を構成するアン
ドゲートＡｌ１Ａ２の出力がＯになるため、選択ゲート
９３内にあるアンドゲートＡｌ、Ａ３．Ａ４．Ａ６の出
力はＯになり、第１のエンコーダ８０から出力されるラ
イン（ｎ）の上位ＤＩ、Ｄ２のコードが選択ゲート９３
のアンドゲートＡ２．Ａ５及びオアゲートＯＲ＋　＋　
ＯＲ２を介して、そのまま出力される。 この■のケースは、上位２ビツトの変換コードを出力す
るアナログ信号のレベルが下位２ビツトの変換コードを
出力するときのアナログ信号と変化していない場合を示
しており修正が行われない。 ■　修正ラインＶ（−１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
Ｉ　の出力が１となり、選択ゲート９３のアントゲ−）
ＡＩ、Ａ４が開く、その結果、このアントゲ−）Ａ１．
Ａ４　に入力されているラインエの上位２ビツトのコー
ドＤＩ、Ｄ２がオアゲー）ＯＲ１，ＯＲ２を介して出力
される。 この■のケースは、上位２ピツ）Ｄｌ、Ｄ２　を数値化
したときのアナログ信号のレベルが、下位２ピツ）Ｄ３
．Ｄ４を数値化したときのアナログ信号より高い場合に
修正を行うものであり、例えば、第４図で示すようにア
ナログ信号のサンプリング値Ｖｓの真値がＶＡであると
きに、上位２ビツトの変換コードが誤って〔１０〕を出
力し、下位コンパレータが正しい下位２ビツトの変換コ
ード（ｌ　ｌ）を出力した時に、上位２ビツトの変換コ
ード（１０）から１を引いて〔０１〕に修正して、正し
いコード出力（０１１１）を得るものである。すなわち
、この場合はコントロールラインが間違ってスイッチン
グブロックのラインを選択したことになるが、冗長ビッ
トを検出する右側の下位コンパレータ５７が（１１）を
出力するために、上位２ビツトの変換コードが修正され
ることになる。 ■　修正ライン■（＋１ライン）に１が生じる変換コー
ドのときは、禁止ゲート９２を構成するアントゲ−）Ａ
２の出力が１となり、選択ゲート９３のアントゲ−）Ａ
３．Ａ６が開かれる。その結果、このアントゲ−）Ａ３
．Ａ６に入力されているラインｍの上位２ビツトのコー
ド０１．０２がオアゲー）ＯＲＩ、ＯＲ２を介して出力
され、上位２ビツトのコードに＋１を加えることになる
。 すなわち、この■のケースは、上位２ビットＤＩ、Ｄ２
を数値化したときのアナログ信号のサンプルレベルがそ
のときの量子化レベル範囲より低かった場合に修正を加
えるものであって、例えば、アナログ信号の真値が第４
図のＶＢ点にあるときに、上位２ビツトが

〔００〕とな
ったとき、下位２ビツトの数値化が

〔００〕を出力する
と、上位２ビツト

〔００〕に＋１を加えて（０１）とし
、正しいアナログ信号のサンプル電圧ｖｅに対応する（
０１００）を出力するようにしたものである。 このＡＤ変換回路は上記したように下位コンパレータに
冗長ビットを検出するコンパレータを加え、上位の変換
コードの範囲外の下位変換コードが出力されたときは（
第４図の斜線で示す領域）、修正ラインＶ、又は■にＨ
レベルの信号が出力され、上位変換コードの修正を行う
ので、高速のサンプリングによってサンプリング回路の
セトリング特性が悪いときでも、下位の時点で検出した
正確な変換コードを得ることができる。 なお、スイッチングブロックの第２行、及び第４行では
回路構成の制約から基準電圧の印加力向が第１行、及び
第３行と逆になっている。そのため、この第２行、及び
第４行がコントロール信号によって選択されたときは、
インバータｌＯＯから“ｌ”レベルの信号が反転ゲート
９１．及びｅｘ−ＯＲ（１、２）に供給され、修正ライ
ンＶ、及び■の信号を反転すると共に、下位２ビツトの
変換コードＤ　３　、　Ｄ　ａのコードを反転するよう
にしている点に注意が必要である。 第５図（Ｌ）は本出願人が先に提案した第１図のＡＤ変
換回路をさらに変形した一実施例を示す回路図で、第１
図と同一部分は同一符号とされている。 この第５図（ａ）の実施例の特徴は、第５図（ｂ）に示
すように基準電位ＶＲＴ−ＶＲＢ間を分圧している基準
抵抗（Ｒ＋〜Ｒ１６）のラインの折り返し点を１／２周
期ずらすことによって構成されている。 すなわち、この実施例では、基準抵抗のＲ２Ｒ３の接続
点Ａ、Ｒ６−Ｒ７の接続点Ｂ　、　ＲＩＯ−Ｒ１１の接
続点Ｃ，Ｒ１４−Ｒ＋ｓの接続点りが折り返し位置とな
るように構成され、その結果、マトリックス回路が５行
に変換されている。 そして、第１図において、同一の基準電圧が印加されて
いる９組のスイッチングブロック１５・２１、スイッチ
ングブロック１６・２２．スイッチングブロック１７・
２３．スイッチングブロック２５・３１．スイッチング
ブロック２６・３２、スイッチングブロック２７−３３
．スイッチングブロック３５・４１．スイッチングブロ
ック３６・４２．スイッチングブロック３７−４３を共
通化することにより、スイッチングブロックの数を９個
減少させるように構成され、全体的には５行−８列のマ
トリックス編成とされている。 又、上位コンパレータ６１，６２．６３の出力側には４
個のＯＲ回路ＯＲＩ〜ＯＲ４が設けられ、上位変換コー
ドが〔１１〕となる量子化レベル範囲では、上位のアン
トゲ−）Ａｕ＋のみが“１″レベルとなり、コントロー
ルラインｘｌ。 ｘ２を介してスイッチングブロックの第１行及び第２行
が能動化され、この場合、スイッチングブロック１３，
１４，１５．１６が下位変換コードを、スイッチングブ
ロック１１，１２，１７゜１８は下位変換コードの上下
にある冗長ビットを検出するモードになる。 又、同様に上位変換コードが〔１０〕となる量子化レベ
ル範囲では、アンドゲートＡＵ２の出力が“１”となり
、コントロールラインｘ２．ｘ３　によってスイッチン
グブロックの第２行及び第３行がス艶動化され、スイッ
チングブロック２３　、２４　。 ２５．２６が下位変換コードを、スイッチングブロック
２１，２２，２７．２８が下位変換コードの冗長ビット
を検出することになる。 以下、同様に上位変換コードが（Ｏｌ）のときは、第３
行及び第４行が能動化され、

〔００〕のときは第４行及
び第５行が能動化される。 したがって、能動化されたときに一定の出力信号を下位
コンパレータに供給するスイッチングブロック１１，１
２，４６，４７．４８　（ダミー・スイッチングブロッ
ク）と、スイッチングブロック１３，１４．４５以外の
スイッチングブロックは、下位変換コードの検出と、冗
長ビットの検出の両方を兼用していることになる。 又、ダミーのスイッチングブロック１１１２　、４６　
、４７　、４８は差動対のトランジスタを省略し、コン
トロール信号によって直接下位コンパレータに“Ｈ”及
び“Ｌ”レベルの信号を供給するようにしているため、
マトリックス回路の配線をさらに簡易化している。 さらに、第１図において示されている修正信号のライン
ｖ、ｖｉ、■は２系統（Ｒ）、（Ｌ）が設着されており
、後述するように、第２のエンコーダ９０からはコード
ライン■から下位変換コードＤ３．ＤＪが出力されると
同時に、上位変換コードによって選択されるスイッチン
グブロックの行によって、２種類の修正信号が６木の修
正ラインＶ　（Ｒ−Ｌ）、Ｖｌ　（Ｒ−Ｌ）、ＶＩＥ　
（Ｒ−Ｌ）　ヨｌＪ出力され、修正信号選択回路９４を
介して選択ゲート９３に供給されるように構成されてい
る。 以下、このＡＤ変換回路において、下位変換コード及び
冗長ビットが得られる動作を第６図（ａ）、（ｂ）を参
照して説明する。 第５図（ａ）で上位変換コードが（１１）又は〔０１〕
を出力するときは、アントゲ−）　Ａｕ＋又はＡＵ３の
出力が“ｌ”となり、このときは、第６図（ａ）に示す
ように８個のスイッチングブロック１〜８が能動化され
る（以下、Ｒモードという）。 このＲモードでは、インバータ１００の入力（Ｈ）及び
出力（Ｌ）の信号によって、第５図（ａ）の出力ゲー）
Ａｏ＋ｏの出力は常にＯレベルであって、無視すること
ができ、オア回路ＯＲｏ＋の出力が“ｌ”となることに
より、アンドゲートＡＤ２は第６図（ａ）に示すように
下位の比較器ＣＤ２の出力信号のみで変化する。 又、オア回路０ＲＤ２はスルー回路になり、出力ゲート
Ａｏｏは下位の比較器ＣＯｔの反転電圧をそのまま出力
するアンドゲートＡＤ９とすることができる。 したがって、第７図に示すように入力アナログ信号が各
スイッチングブロック１〜８に供給されている基準電圧
より高い場合、すなわち、各下位の比較器ＣＤＩ”’Ｃ
Ｄ８の正相出力信号がＨとなるときは、アンドゲートＡ
ｏ＋のみが“１″レベルとなり、第２のエンコーダ９０
からは下位変換コードＤ３・Ｄａ−（０１）が出力され
、修正信号のライン■（Ｒ）から、＋１となる信号が修
正信号選択回路９４に供給される。 そして、前述したように第１のエンコーダ８０のライン
■のコードが選択され、上位変換コードに＋１を加える
修正が行われる。 アナログ信号のレベルが低下すると、第７図に示すよう
に、基準電圧の高い方のスイッチングブロックの出力か
らＬレベルに反転して行き、アンドゲートＡｏ＋から出
力されていた信号“１”がＡＣ３、ＡＣ３・・・・・・
の順で移動する。 その結果、下位変換コードＤ３・Ｄ４は〔０１〕（００
）（１１）（１０）・・・・・・と変化する。 下位アントゲ−）ＡＤ３〜ＡＤ６の出力信号が“１”と
なるときに得られる下位コード〔１１〕（ｔｏ）（０１
）（１１）（００）は、上位変換コードの量子化レベル
範囲内に下位変換コードが得られた場合に相当し、修正
信号のライン■（Ｒ）から“１″が得られることによっ
て、修正が行われない。 しかし、アンドゲートＡＤＩ　、　ＡＣ３が１”となる
ときは修正ラインＶ　（Ｒ）から“ｌ”が出力され、上
位変換コードに１を加え、アンドゲートＡＤ７〜ＡＤ９
が“１″となるときは修正ラインの■（Ｒ）から“１”
が出力され上位変換コードに−１を加えることになる。 次に、上位のアンドゲートＡｕ２又はＡｔ１４に“ｌ”
レベルの信号が出力されるＬモードの場合を第６図（ｂ
）を参照して説明する。 このＬモードのときは、インバータ１００の入力（Ｌ）
及び出力（Ｈ）によって出力ゲートＡｏ。 の出力信号は常に“０”であり省略される。 又、オア回路ＯＲ［ｌ＋はスルー回路となり、オア回路
０ＲＤ２の出力は常に１となるから、第５図（ａ）のア
ンドゲートＡ０７は下位の比較器ＣＤ７の出力に応じて
変化する。 さらに、出力ゲートＡＤＩＯは下位の比較器Ｃｏｓの逆
相出力をそのまま出力するアントゲ−）ＡＣ９とするこ
とができる。 その結果、第６図（ｂ）に示すように、スイッチングブ
ロック１〜８が選択され、アナログ信号のレベルによっ
てスイッチングブロック１〜８が順次ＨレベルからＬレ
ベルに反転したときは、アンドゲートＡｏ＋〜ＡＤ９が
数字の順に“ｌ”レベルを出力することになる。 そして、このアントゲ−）　Ａｏ＋〜ＡＤ９の出力によ
って、第２のエンコーダ９０からは第７図に示すように
下位変換コードＤ３・Ｄ４が得られるように構成される
。 又、このＬモードのときは修正信号のラインＶ　（Ｌ）
、ＶＩ　（Ｌ）、ＶＩＩ　（Ｌ）が修正信号選択回路９
４により選択され、Ｒモードの場合と同様に上位変換コ
ードＤＩ＠Ｄ２の修正を行うことになる。 以上説明したように、第５図（ａ）で示゛した本発明の
実施例によると、上位変換コードによって選択されるス
イッチングブロックの行は２行８列となり、この各スイ
ッチングブロックに供給する基準電圧の配線距離が均等
に、かつ短縮することができる。 ところで、第５図（ａ）に示した回路では、上位コンパ
レータのエンコーダ８０のラインＩ。 ■、■からは３組の上位変換コードが出力され、かつ、
エンコーダ９０からは６木の修正信号を得るようにして
いるため、修正回路がやや煩雑になっている。 第８図の実施例はこの点をさらに改良したものであって
、第５図（ａ）の部分と同一部分は、同一記号とされて
いる。 この第８図の実施例では、下位のエンコーダ９０Ａに、
上位変換コードの下位ｌピッ）Ｄ２の信号（Ｌ　Ｓ　Ｂ
）を出力する上位ＬＳＢライン■が付加されている。 そして、この上位ＬＳＢライン■から上位変換コードの
ＬＳＢ　（Ｄ２）を出力するよう構成すると共に、上位
コンパレータのエンコーダ８０ＡのラインＩ　（Ａ）、
ＩＩ　（Ｂ）、ｍ　（Ｃ）に上位変換コードのビットＤ
Ｉ（ＭＳＢ）のみが得られるようにし、選択ゲート９３
に入力されるように構成している。 そして、上位ＬＳＢライン■は、第５図（ａ）のアンド
ゲートＡ０５〜Ａｏｓ及び出力ゲー）Ａｏ＋。 の出力が“１”となるときに、上位変換コードのビット
Ｄ２が“１”となるように下位エンコーダ９０Ａが構成
されている。 又、さらに、この第８図の実施例では、下位のエンコー
ダ９０Ａから得られる修正信号のラインＶ　（Ａ）、Ｖ
Ｉ　（Ｂ）、ＶＩＥ　（Ｃ）は３木トサレテオリ、以下
に説明するように、このラインＶ（Ａ）。 Ｖｌ　（Ｂ）、■（Ｃ）から出力される信号によって、
上位変換コードのＩｈ（ＭＳＢ）の修正を行うことがで
きるように回路を簡易化している。 下位変換コードは、第９図に示すように、８組（２ｂ）
に分けられる。 そして、グループの中にすべてが

〔０〕となる下位のデ
ータを含むグループをＡ、グループの中にすべてが（１
）となる下位のデータを含むグループをＣとし、これら
のグループに属しないグループをＢとする。 修正ラインＶ　（Ａ）、ＶＩ　（Ｂ）、■（Ｃ）は、こ
のように下位変換コードをＡ、Ｂ、Ｃのグループに分け
、このＡ、Ｂ、Ｃのグループに属する変換コードがエン
コーダ９０Ａから冗長ビットとして出力されるときに、
同時に“１°゛の信号が出力されるようにエンコードさ
れている。そして、この修正信号により上位変換コード
（ＤＩ）の修正が選択ゲート９３で行われる。 このように、第８図の実施例では下位エンコーダ９０Ａ
から下位変換コードＤ　Ｉ　、Ｄ　２　と上位変換コー
ドのＬ　Ｓ　Ｂ　（Ｄ２）及び上記したグループ分によ
り付加された修正信号Ａ、Ｂ、Ｃが得られるようにして
いる。 第１θ図には前記した第６図（ａ）、（ｂ）を統合し、
アンドゲートＡＤＩ〜ＡＤ９　（（）内はＲモード〕の
いずれかが１となったときの下位エンコーダ９０Ａの出
力データ、Ｄ　３　、Ｄ　４及びＤ２を示し、同時に下
位変換コードのグループＡ、Ｂ、Ｃ及びこのグループＡ
、Ｂ、Ｃに対応する上位エンコーダ８０Ａのデータが示
されている。 この図から理解されるように、上位エンコーダ８０Ａか
ら出力される上位変換コードＤ、は上位のアンドゲート
Ａｕ＋〜ＡＬ１４と下位変換コードのグループＡ、Ｂ、
Ｃの双方で選択される。 例えば、上位のアントゲ−）Ａｌ１が“ｌ”となってい
るときは、アンドゲートＡｏａ　、　ＡＤ７によってエ
ンコーダされる下位変換コード（グループＣ）が出力さ
れるときに、　ＤＩ　として“Ｏ”を出力するが、グル
ープＡ、又はＢに属する下位変換コードが得られるアン
トゲ−）ＡＤ６〜ＡＤ９では、ＤＩ　＝“ｌｏ”を出力
する。したがって、第９図にみられるように上位のアン
トゲ−）ＡＬ１２に“１”が出力され、かつ、冗長コー
ドを出力するＣグループの下位変換コードが出力された
ときは上位変換コードＤ１が“Ｏ”となるように修正さ
れることになる。 しかし、同じ冗長コードであっても、グループＢに属す
る下位変換コードが出力されるときはＤＩ　＝“１″で
修正されていない。 又、同様に上位のアンドゲートＡＵ３が°゛１″となる
（Ｒモード）では下位のアンドゲートＡＤ（＋）　、　
ＡＤ（２）から冗長コードが出力され、この冗長コード
がグループＡに属するため、ＤＩが“ｌ”に修正される
。 しかし、他のアンドゲートＡＤ（３）〜ＡＤ（８）では
グループＢ、又はＣに属する下位変換コードが出力され
、このときはＤ＋＝０となるように選択される。 なお、アンドゲートＡＤ９　、　ＡＤ（９）は冗長コー
ド（冗長コードの範囲外）を示し、実際上はこのアンド
ゲートから変換コードが出力されることは殆どない。 第１１図はＡＤ変換コードを６ビツトとしたときの下位
変換コードと、上位変換コードを列記したものである。 直並列型ＡＤ変換回路では６ビツトの場合、通常、上位
３ビツト、下位３ビツトに設定しているが、本発明の実
施例では上位を２ピツ）ＤＩ、Ｄ２のコードとし、下位
を４ビットＤ３．Ｄ４１Ｄ５．Ｄ６に設定する。そして
、下位Ｄ　３　、Ｄ　４　、Ｄ　５　、Ｄ　６のデータ
が全て“Ｏ”となるコードを含むグループをＡ、全て“
１”となるコードを含むグループをＣとし、他のグルー
プをＢに設定する。 又、上位２ピツ）ＤＩ、Ｄ２は第１１図に示すように３
組の上位データＩ　（Ａ）、ＩＩ　（Ｂ）、ｍ　（Ｃ）
がそれぞれ、上位のアンドゲートＡｕ＋〜Ａυ８によっ
て出力されるようにエンコードされる。 そして、下位変換コード（Ｄ３〜Ｄ６）が属するグルー
プＡ、Ｂ、Ｃと、上位のアントゲ−）Ａυｌ〜ＡＵ８に
よって前記３組の上位コードＩ　（Ａ）。 ＩＩ　（Ｂ）、ｍ　（Ｃ）のいずれかが選択ゲート９３
によって選択され、上位変換コードとして出力される。 この６ビツトのＡＤ変換回路の実施例も、３本の修正ラ
インＶ　（Ａ）、Ｖｌ　（Ｂ）、■（Ｃ）の信号によっ
て上位変換コードが選択できるように構成されるので修
正回路が簡易化できる。 さらに、一般にｎビットの変換コードの場合も下位の変
換コードをｂビットとするときは２ｂ個のグループに分
割し、各グループを上記したような方法でＡ、Ｂ、Ｃグ
ループに分けることによって、本発明のＡＤ変換回路を
構成することが可イ走になる。 修正回路は下位変換コードのビット数を多くする秤部易
化されるが、下位変換コードのビット数を多くすると、
下位コンパレータやスイッチングブロックの数が多くな
る。 そこで、一般的には、第８図に示すようにスイッチング
ブロックを２行ずつ１七動化し、上位の変換コードのＬ
ＳＢを下位エンコーダから出力することが好ましく、こ
の場合にもっともよくスイッチングブロックの効率的な
作動と修正回路の簡易化を達成できることになる。 〔発明の効果〕 以上説明したように、本発明のＡＤ変換回路は、アナロ
グ信号を２段階でデジタル信号に変換するような直並列
型のＡＤ変換回路において、スイッチングブロックをマ
トリックス状に配置し、この各スイッチングブロックに
印加される基準電圧を基準抵抗ラインの折り返し点を１
／２周期ずらして各基準抵抗の接続点から供給するよう
に構成し、スイッチングブロックを２行を単位として衡
動化するように構成することにより、下位コンパレータ
のエンコーダから上位変換コードのＬＳＢを出力できる
ように構成し、かつ、下位変換コードをグループに分け
て修正信号を付加するようにしたので、特に、上位変換
コードの修正回路を簡易化することができるという効果
がある。

【図面の簡単な説明】

第１図は本発明の基礎となるＡＤ変換回路の一実施例を
示す回路図、第２図、第３図は上位。 及び下位の変換コードを示すパターン図、第４図は量子
化レベルと変換コードの関係を示す図、第５図（ａ）、
（ｂ）は本発明の実施例を示す基本回路図とその説明図
、第６図（ａ）、（ｂ）は本発明の直並列型ＡＤ変換回
路の下位変換回路の説明図、第７図は変換コードと修正
信号のデータ図、第８図は本発明の実施例となる回路図
、第９図は下位変換コードのグループ分を示す説明図、
第１０図はグループと上位変換コードの修正関係を示す
説明図、第１１図は６ビツトの変換コードに対するグル
ープ分と上位変換コードの説明図、第１２図は従来の直
並列型ＡＤ変換回路のブロック図、第１３図はサンプリ
ングのタイミング波形図、ｆ５１４図（ａ）、（ｂ）は
サンプリング波形図である。 図中、ｘｉ〜１７，２１〜２７．３１〜３７゜４１〜４
７はスイッチングブロック、５１〜５７は下位コンパレ
ータ、６１〜６３は上位コンパレータ、８０は第１のエ
ンコーダ、９０は第２のエンコーダを示す。

Claims (1)

1. 【特許請求の範囲】 基準電位を直列接続したｎ個の抵抗によって分圧した各
   基準電圧と、被変換入力信号を比較し、かつ、上位変換
   出力信号によって行毎に能動化されるマトリックス状に
   配列されたスイッチングブロックと、前記スイッチング
   ブロックの行方向の特定の位置に印加されている基準電
   圧と前記被変換入力信号を比較して上位ａビットの変換
   コードを得る上位コンパレータと、前記スイッチングブ
   ロックの列方向の出力が共通して入力され、下位ｂビッ
   トの変換コードと、前記上位コンパレータの変換範囲外
   にある冗長ｃビットの変換コードを得る下位コンパレー
   タを備え、 かつ、（ａ−１）ビットの変換コードを得る上位エンコ
   ーダと（ｂ＋１）ビットの変換コードを得る下位エンコ
   ーダを設け、前記下位エンコーダから得られる変換コー
   ドを順に２＾ｂ個のグループに分割し、変換ビットが全
   て“０”となる下位変換コードを含むものを第１グルー
   プ（Ａ）、グループ内の変換ビットが全て“１”となる
   下位変換コードを含むものを第２グループ（Ｂ）、前記
   第１、及び第２グループ以外のグループを第３グループ
   （Ｃ）とし、前記第１、第３グループが冗長コードとし
   て出力されるときは、修正信号によって前記上位（ａ−
   １）ビットの変換コードの修正が行われるように構成し
   たことを特徴とするＡＤ変換回路。