JPH02109356A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02109356A JPH02109356A JP63261921A JP26192188A JPH02109356A JP H02109356 A JPH02109356 A JP H02109356A JP 63261921 A JP63261921 A JP 63261921A JP 26192188 A JP26192188 A JP 26192188A JP H02109356 A JPH02109356 A JP H02109356A
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- JP
- Japan
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- semiconductor device
- solder
- outside lead
- groove
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- 229910000679 solder Inorganic materials 0.000 abstract description 14
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
- H05K3/341—Surface mounted components
- H05K3/3421—Leaded components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体素子を封止樹脂Ｉこよリパッヶージング
してなる表面実装タイプの半導体装置に関するものであ
る。
してなる表面実装タイプの半導体装置に関するものであ
る。
従来の表面実装タイプの半導体装置は第３図に示すよう
に構成されていた。図において、（１）は半導体素子が
収納された半導体パッケージ、（２）は半導体パッケー
ジ（１）から露出した外部リードで、（２ａ）は外部リ
ードに施された外装めっき（たとえばはんだめっき・錫
めっき等）である。
に構成されていた。図において、（１）は半導体素子が
収納された半導体パッケージ、（２）は半導体パッケー
ジ（１）から露出した外部リードで、（２ａ）は外部リ
ードに施された外装めっき（たとえばはんだめっき・錫
めっき等）である。
このように構成された半導体装置の組立ては半導体パッ
ケージ？■）Ｉこ収納されている半導体素子（図示せず
）の接合及び接続等の組立ておよび封止樹脂によるパッ
ケージングが行なわれる。
ケージ？■）Ｉこ収納されている半導体素子（図示せず
）の接合及び接続等の組立ておよび封止樹脂によるパッ
ケージングが行なわれる。
次いで、外部リード（２）の外装めっき（２ａ）が施こ
される。しかる後、外部リード（２）のリード成形加工
が行なわれる。
される。しかる後、外部リード（２）のリード成形加工
が行なわれる。
従来の半導体装置は以上のように構成されていたので、
第４図に示すよう１こ半導体装置を基板（４）（ガラエ
ボ基板、厚膜基板等）にはんだイ６）を介して実装する
場合１こ、リフロー（赤外線リフローＶＰＳリフロー等
）時にはんだ（６）が外部リード（２）に施こされた外
装めっき（２ａ）に沿って這い上がり、半導体パッケー
ジ（１）と外部リード（２）の界面にクラック等が生じ
るなどの問題点があった。
第４図に示すよう１こ半導体装置を基板（４）（ガラエ
ボ基板、厚膜基板等）にはんだイ６）を介して実装する
場合１こ、リフロー（赤外線リフローＶＰＳリフロー等
）時にはんだ（６）が外部リード（２）に施こされた外
装めっき（２ａ）に沿って這い上がり、半導体パッケー
ジ（１）と外部リード（２）の界面にクラック等が生じ
るなどの問題点があった。
本発明は上記のような問題点を解消するためになされた
もので、表面実装タイプの半導体装置のはんだの這い上
がりを防止することができる半導体装置を得ることを目
的とするものである。
もので、表面実装タイプの半導体装置のはんだの這い上
がりを防止することができる半導体装置を得ることを目
的とするものである。
［課題を解決するための手段］
本発明に係る半導体装置は半導体パッケージから露出す
る外部リードの裏面側に溝加工を設けたものである。
る外部リードの裏面側に溝加工を設けたものである。
本発明の半導体装置は半導体パッケージから露出する外
部リードの裏面側にｉｎ工を設けることにより、半導体
装置を基板にはんだを介して実装する場合に外部リード
へのはんだ這い上がりを防止することができる。
部リードの裏面側にｉｎ工を設けることにより、半導体
装置を基板にはんだを介して実装する場合に外部リード
へのはんだ這い上がりを防止することができる。
以下、この発明の一実施例を図について説明する。第１
図は本発明の一実施例による半導体装置の部分断１酊図
−第２図は第１図の半導体装置を使った場合の実装状態
の断面図を示す。図において、前記従来のものと同一符
号は同一のものを示す。
図は本発明の一実施例による半導体装置の部分断１酊図
−第２図は第１図の半導体装置を使った場合の実装状態
の断面図を示す。図において、前記従来のものと同一符
号は同一のものを示す。
図中（３）は外部リード（２）の裏面側ｌこ設けられた
溝加工である。また本実施例の半導体装置の組立ては外
部リード（２）の外装めっき（２ａ）を施こすまでは従
来と同様の方法によって行うことができる。
溝加工である。また本実施例の半導体装置の組立ては外
部リード（２）の外装めっき（２ａ）を施こすまでは従
来と同様の方法によって行うことができる。
外部リード（２）への溝加工（３）はリード成形加工と
同時又は加工前ｌζ金型で加工する。このよう−ご構成
された半導体装置は半導体装置を基板（４）Ｉこはんだ
（６）を介して実装する場合に、外部リード（２）への
はんだ（６）這い上がりを防止することができる。
同時又は加工前ｌζ金型で加工する。このよう−ご構成
された半導体装置は半導体装置を基板（４）Ｉこはんだ
（６）を介して実装する場合に、外部リード（２）への
はんだ（６）這い上がりを防止することができる。
以上のようＪこ本発明Ｉどかかる半導体装置１こよれば
１表面実装基板の製造において、基板にはんだを介して
実装する場合に外部リードへのはんだ這い上がりを防止
することができ、半導体装置の信頼性の向上に効果があ
る。
１表面実装基板の製造において、基板にはんだを介して
実装する場合に外部リードへのはんだ這い上がりを防止
することができ、半導体装置の信頼性の向上に効果があ
る。
第１図は本発明の一実施例による半導体装置の構成を示
す部分断面図、第２図は＠１図の半導体装置を用いた時
の実装状態の断面図、＠３図は従来の半導体装置の構成
を示す部分断面図、第４図は従来の第３図の半導体装置
を用いた時の実装状態の断面図である。 図において−（１）は半導体パッケージ−（２）は外部
リード−（２ａ）は外装めっき、（３）は溝加工、１４
）は基板−（５）はランド−（６）ははんだを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
す部分断面図、第２図は＠１図の半導体装置を用いた時
の実装状態の断面図、＠３図は従来の半導体装置の構成
を示す部分断面図、第４図は従来の第３図の半導体装置
を用いた時の実装状態の断面図である。 図において−（１）は半導体パッケージ−（２）は外部
リード−（２ａ）は外装めっき、（３）は溝加工、１４
）は基板−（５）はランド−（６）ははんだを示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- 半導体パッケージから露出する外部リードの裏面側に溝
加工を設け、外部リードに施こされためつきを分離さし
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261921A JPH0732224B2 (ja) | 1988-10-18 | 1988-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63261921A JPH0732224B2 (ja) | 1988-10-18 | 1988-10-18 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02109356A true JPH02109356A (ja) | 1990-04-23 |
| JPH0732224B2 JPH0732224B2 (ja) | 1995-04-10 |
Family
ID=17368576
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63261921A Expired - Lifetime JPH0732224B2 (ja) | 1988-10-18 | 1988-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732224B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100280086B1 (ko) * | 1995-10-19 | 2001-02-01 | 마이클 디. 오브라이언 | 반도체 패키지의 리드 프레임 구조 |
| US7737546B2 (en) * | 2007-09-05 | 2010-06-15 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Surface mountable semiconductor package with solder bonding features |
-
1988
- 1988-10-18 JP JP63261921A patent/JPH0732224B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100280086B1 (ko) * | 1995-10-19 | 2001-02-01 | 마이클 디. 오브라이언 | 반도체 패키지의 리드 프레임 구조 |
| US7737546B2 (en) * | 2007-09-05 | 2010-06-15 | Avago Technologies Ecbu Ip (Singapore) Pte. Ltd. | Surface mountable semiconductor package with solder bonding features |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732224B2 (ja) | 1995-04-10 |
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