JPH01187959A - 樹脂封止型半導体装置 - Google Patents
樹脂封止型半導体装置Info
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- JPH01187959A JPH01187959A JP1297088A JP1297088A JPH01187959A JP H01187959 A JPH01187959 A JP H01187959A JP 1297088 A JP1297088 A JP 1297088A JP 1297088 A JP1297088 A JP 1297088A JP H01187959 A JPH01187959 A JP H01187959A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は樹脂封止型半導体装置においてチップ搭載タブ
の構造に関するものである。
の構造に関するものである。
従来の技術
従来のフラットパッケージ構造樹脂封止型半導体装置（
以降、単にフラットパッケージと呼ぶ）におけるチップ
搭載タブの構造について第４図を用いて説明する。この
図は従来のフラ・ソトｌ＜・ンケージの断面図を示すも
のであり、同図において、従来のフラットパッケージは
チップ搭載タブ１の上に接着された半導体チップ２の表
面に形成された集積回路と内部リード３が金属細線４に
より電気的に接続され、これが樹脂５により封止されて
いる。またチップ搭載タブ１はパッケージ上面からみて
内部リード３と重ならない状態で樹脂により完封された
構造になっている。
以降、単にフラットパッケージと呼ぶ）におけるチップ
搭載タブの構造について第４図を用いて説明する。この
図は従来のフラ・ソトｌ＜・ンケージの断面図を示すも
のであり、同図において、従来のフラットパッケージは
チップ搭載タブ１の上に接着された半導体チップ２の表
面に形成された集積回路と内部リード３が金属細線４に
より電気的に接続され、これが樹脂５により封止されて
いる。またチップ搭載タブ１はパッケージ上面からみて
内部リード３と重ならない状態で樹脂により完封された
構造になっている。
発明が解決しようとする課題
しかしながら、このような構造を有するフラットパッケ
ージは、樹脂５の熱圧縮応力がパッケージ中心から向か
って外方向に角ばった所すなわちチップ搭載タブ１の下
方四隅の三面鋭部６に最も太き（発生しやすいため、た
とえば、この半導体装置を回路基板にハンダ付は実装す
るときに用いられるハンダデイツプ工程における熱応力
により、チップ搭載タブ１の下方四隅の三面鋭部６の樹
脂部が亀裂７を生じ易い。この亀裂７は外囲部裏面８に
まで到達することもあり、この亀裂７を通り外部から水
分が浸入し、樹脂封止型半導体装置の耐湿信頼生を低下
させるという問題があった。
ージは、樹脂５の熱圧縮応力がパッケージ中心から向か
って外方向に角ばった所すなわちチップ搭載タブ１の下
方四隅の三面鋭部６に最も太き（発生しやすいため、た
とえば、この半導体装置を回路基板にハンダ付は実装す
るときに用いられるハンダデイツプ工程における熱応力
により、チップ搭載タブ１の下方四隅の三面鋭部６の樹
脂部が亀裂７を生じ易い。この亀裂７は外囲部裏面８に
まで到達することもあり、この亀裂７を通り外部から水
分が浸入し、樹脂封止型半導体装置の耐湿信頼生を低下
させるという問題があった。
本発明はかかる点に鑑みてなされたもので、樹脂の亀裂
発生にともなうフラットパッケージの耐湿信頼生方化を
防止することを目的としている。
発生にともなうフラットパッケージの耐湿信頼生方化を
防止することを目的としている。
課題を解決するための手段
本発明は上記問題点を解決するため、チップ搭載タブを
樹脂に封止された内部リード下まで延長し、かつ前記チ
ップ搭載タブ下面全体が外囲部裏面に露出した構造にし
たものである。
樹脂に封止された内部リード下まで延長し、かつ前記チ
ップ搭載タブ下面全体が外囲部裏面に露出した構造にし
たものである。
作用
本発明よりチップ搭載タブ下面全体が外囲部裏面に露出
した構造にすることによってチップ搭載タブ下方四隅の
三面鋭部からの樹脂の亀裂発生をなくすことができる。
した構造にすることによってチップ搭載タブ下方四隅の
三面鋭部からの樹脂の亀裂発生をなくすことができる。
これだけでは外囲部裏面からチップ搭載タブと樹脂との
界面をったって水分がチップに到達しやすくなる。そこ
で、さらにチップ搭載タブを内部リード下まで延長する
ことによってこの水分浸入経路を長くした。これにより
水分はチップに到達しにくくなり耐湿性は大幅に改善す
ることができる。
界面をったって水分がチップに到達しやすくなる。そこ
で、さらにチップ搭載タブを内部リード下まで延長する
ことによってこの水分浸入経路を長くした。これにより
水分はチップに到達しにくくなり耐湿性は大幅に改善す
ることができる。
実施例
次に本発明による実施例を第１図を用いて説明する。こ
の図は本発明によるフラットパッケージの断面図である
。同図において本発明によるフラットパッケージは、外
囲部表面全体にチップ搭載タブ９が露出した構造になっ
ている。本実施例では、チップ搭載タブ９と内部リード
３との間に絶縁性樹脂１０を介在させた形で両者を強固
に接着させ、その状態で、以降のダイスボンド。
の図は本発明によるフラットパッケージの断面図である
。同図において本発明によるフラットパッケージは、外
囲部表面全体にチップ搭載タブ９が露出した構造になっ
ている。本実施例では、チップ搭載タブ９と内部リード
３との間に絶縁性樹脂１０を介在させた形で両者を強固
に接着させ、その状態で、以降のダイスボンド。
ワイヤーボンド、封止等の一連の組立工程を実施してい
る。
る。
このような構造にすることにより、樹脂クラックの発生
をなくし、かつ外部からチップ搭載タブ９と樹脂との界
面をったってチップまで浸入してくる水分の浸入経路を
長くすることができ、これによって水分はチップまで到
達しに（くなり、耐湿性は大幅に改善することができる
。
をなくし、かつ外部からチップ搭載タブ９と樹脂との界
面をったってチップまで浸入してくる水分の浸入経路を
長くすることができ、これによって水分はチップまで到
達しに（くなり、耐湿性は大幅に改善することができる
。
第２図も第１図とほぼ同様の構造をした本発明による実
施例である。この場合は、チップ搭載タブ１１の裏面面
積は外囲部裏面面積よりもやや小さい構造になっている
が、第１図の実施例と同様の効果が期待できる。
施例である。この場合は、チップ搭載タブ１１の裏面面
積は外囲部裏面面積よりもやや小さい構造になっている
が、第１図の実施例と同様の効果が期待できる。
第３図は断面的にみて段差部を有するチップ搭載タブ１
２を用いた構造にしたものである。この場合も第１図、
第２図示の実施例と同様の効果が得られる。
２を用いた構造にしたものである。この場合も第１図、
第２図示の実施例と同様の効果が得られる。
発明の効果
以上述べたように、本発明のフラットパッケージによる
と、チップ搭載タブの構造を変えることにより、従来信
頼性上の大きな問題であった樹脂の亀裂発生を防止し、
かつ耐湿性を大幅に向上させることができた。
と、チップ搭載タブの構造を変えることにより、従来信
頼性上の大きな問題であった樹脂の亀裂発生を防止し、
かつ耐湿性を大幅に向上させることができた。
第１図、第２図および第３図は、それぞれ本発明の各実
施例のフラットパッケージの各断面図、第４図は従来例
のフラットパッケージの断面図である。 １．９・・・・・・チップ搭載タブ、２・・・・・・半
導体チップ、３・・・・・・内部リード、４・・・・・
・金属細線、５・・・・・・樹脂、６・・・・・・チッ
プ搭載タブの下方四隅の三面鋭部、７・・・・・・樹脂
の亀裂、８・・・・・・外囲部裏面、１０・・・・・・
絶縁性樹脂。 ？−−チッフ。 ３−−一内部す−ｈ′ ｑ−一クズ 第１図 第２図
施例のフラットパッケージの各断面図、第４図は従来例
のフラットパッケージの断面図である。 １．９・・・・・・チップ搭載タブ、２・・・・・・半
導体チップ、３・・・・・・内部リード、４・・・・・
・金属細線、５・・・・・・樹脂、６・・・・・・チッ
プ搭載タブの下方四隅の三面鋭部、７・・・・・・樹脂
の亀裂、８・・・・・・外囲部裏面、１０・・・・・・
絶縁性樹脂。 ？−−チッフ。 ３−−一内部す−ｈ′ ｑ−一クズ 第１図 第２図
Claims (1)
- チップ搭載タブを樹脂に封止された内部リード下まで
延長し、かつ前記チップ搭載タブ下面全体が外囲部裏面
に露出した構造を特徴とする樹脂封止型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297088A JPH01187959A (ja) | 1988-01-22 | 1988-01-22 | 樹脂封止型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1297088A JPH01187959A (ja) | 1988-01-22 | 1988-01-22 | 樹脂封止型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01187959A true JPH01187959A (ja) | 1989-07-27 |
Family
ID=11820088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1297088A Pending JPH01187959A (ja) | 1988-01-22 | 1988-01-22 | 樹脂封止型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01187959A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0498446A2 (en) * | 1991-02-08 | 1992-08-12 | Kabushiki Kaisha Toshiba | Multichip packaged semiconductor device and method for manufacturing the same |
| EP0881677A1 (en) * | 1996-02-15 | 1998-12-02 | Nitto Denko Corporation | Semiconductor device and multilayered lead frame used for the same |
-
1988
- 1988-01-22 JP JP1297088A patent/JPH01187959A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0498446A2 (en) * | 1991-02-08 | 1992-08-12 | Kabushiki Kaisha Toshiba | Multichip packaged semiconductor device and method for manufacturing the same |
| EP0881677A1 (en) * | 1996-02-15 | 1998-12-02 | Nitto Denko Corporation | Semiconductor device and multilayered lead frame used for the same |
| EP0881677A4 (en) * | 1996-02-15 | 2001-01-31 | Nitto Denko Corp | SEMICONDUCTOR ARRANGEMENT AND MULTILAYERED LADDER FRAME THEREFOR |
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