JPH01500936A - 予め定まった順序で２つの命令列を実行する方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は予め／た順序で２つの命令列を実行する方法と装置に関係し、第１列及 び第２列各々の実行は、各々第１と第２の別メモリ中のアドレスにより各々アク セス可能な位置の複数個のメモリの内の１つに配意したデータ情報の検索のため 読取アドレスを各々含む読取命令の選択と、各命令列ＩＣ割当てられ書込アドレ スによシアクセス可能な別メモリ位置へデータ１’［を転送するためこの書込ア ドレスとデータ情報を各々宮む書込命令の選択とを含み、命令列の別メモリ位置 は願書と選択された書込命令に関連して相互に更新され、願書によル２番目でる る命令列の実行に関連して用いられるデータ情報は、Ｊ＠ｌｌＩＣよＩ）１ｖ目 でるる命令列の実行に関連して得られるデータ情報とは独立であることを予め保 証されていない。

背景技術 上述の情報処理問題の平凡な従来の解法は、上記ｋＣよる以後第２列と呼ぶ命令 列の実行が上記による以後第１列と呼ぶ命令列の実行が終了するまで開始さルな ｉ点にるる。この平凡な解法は、両命令列に共通な主メモリ位置を用いて一時に 一つづつ命令列が実行さｎるように単一のプロセッサにより制御されるデータ処 理装置で自然な必要性として得られる。

命令列の並列実行によシデータ処理能力が増大することが知られている。命令列 が予め相互に独立であることが保証されている限シ、いわゆる予処理又は多重処 理の助けにより、又は各々が命令列を実行する少なくと４２１１ｉ！１のデータ 処理装置を含む１プロセツテ装置の助けにより誤りのない並列動作が達成される 。複数個のデータ処理装置に共通な主メモリと各々がそのデータ処理装置に付随 して相互に各時間で更新される複数個の別メモリとの両方により情報処理を笑挽 できることが知られている。

互いに影響し合う敏感な命令列があり、従って所足の順序で実行しなければなら ない時は、例えば１４誌「コンピュータ設計（Ｃｏｍｐｕｔｅｒ　Ｄｅｇｌｇｎ 　）　Ｊ　ｉ　９５５年８月１５日７６−８１員又は「バランス（Ｂａ１ａｎｃ ｅ　）８０００システム技Ｗｉｌｌ、セーカント・コンピューターシステム（５ ｅｑｕｅｎｔ　Ｃｏｍｐｕｔｅｒ　Ｓｙｓｔｅｍ　）社」やプログラム言語、敏 感な命令列の並列処理を防止しつつ相互に独立な命令列の並列処理用のコンバイ レータやジ−タンス／Ｓ−ドウエアが用いられる。

発明の開示 序論で既述したように、本発明は各々に命令列が割当てられている２つの別メモ リを用いる間のデータ情報処理に関係する。提案の情報処理では、予め定めた順 序に注意することにより開始することなく両命令列ｔ−並列に実行できる。第１ 命令列に対する第２命令列の依存性ヲ監視し、補助メモリと少なくとも１つの比 較回路を含む中間記憶装置の助けによ夕所定の順序が、ｉ！底される。

第２命令列の実行時に選択された読取命令により得られるアドレスは補助メモリ に中間記憶される。第１命令列の実行時に選択された各書込アドレスは補助メモ リに記憶された読取アドレスの各々と比較される。

アドレスの同−任が決定されない限ｇ％第１列の実行時に得らｎるデータ情報に 依存するデータ情報は第２列の実行時には使用されない。８２列の実行時に第２ 列にＦ４％する別メモリ位置から情報を横梁したことが発生した場合、この情報 は第１列ｉｃ関連する書込動作による更新と関連して訂正さｎる、すなわち２つ の命令列がもはや互いに独！でない場合、補助メモリは消去され第２列の命令選 択は再び開始される。第２列の実行の外聞は第１列の最初の部分が既に実行さｎ ている時に開始されるため、従って第２列が第１列のｆｉシの部分に依存する危 険性は小さい。

第２列の実行時に選択される書込命令を基１ｃ得られる書込アドレスとデータ情 報も第１列と関係する別メモリの更１ｉｒｔ−容Ｔｏニするため補助メモリに記 憶さする。

提案の情報処理を用いると、第２列の実行が第１列の実行終了時に選択された命 令と少なくとも独立である場合にデータ処理能力の増大が得られる。選択したア ドレスが補助メモリのみに読取アドレスとして中間記憶され、かつこのアドレス が第２列の実行時に前に書込アドレスとして与えられない場合に増大した能力は 更に改善され、又第２列ＶＣ割当てた別メモリが第１列の実行時に選択さｎた各 書込命令と関連して段１ｖＦＦＪに更新される場合に更に改善される。

本発明の１＃徴は請求の範囲よ！１７１らかでるる。

図面の簡単な説明 本発明ｔ−酢付図面を参照し以下に詳細に説明する、ここで第１図は各々別メモ リと更新装置とに接続さｎた２個のデータ処理装置を図示する。第２図は第１図 よ夕詳細ＩＣ読取、書込、更新用の別メモリの作動と八にデータ処理装置に含ま れる命令メモリ装置と開膚識別用の回路とを図示する。第３図はデータ処理装置 に含まれる中間記憶装置を図示する＠ 発明の冥施悪様の！＄細な説明 第１図によるデータ処理装置はデータ情報記ｊ用の２個の別メモリ１を含み、こ のメモリは少なくとも２個のデータ処理装置２により心理され、この処理装置は 各々その別メモリへ接続されている。データ処理装置の各々は割当装置機能を実 行する際に割当機能装置（第１図ＶＣは図示せず）″ｊｔ制御する命令列を実行 する０データ地理装置が共通のプロセッサにより制御されているか又は各装置が 複数１ｖＡのプロセッサを含んでいるかに応じて、従来原理的には−又は多重プ ロセッサ装置が得られ、ここでは局所命令列の別メモリによシ命令列が実行され 開始され、しかしながらこの装置中では各データ処理装置は更ｙｆｒ装置３に命 令を与えて順序と実行書込命令に関連して装置の妥夛の別メモリを更新する。ａ Ｔ数個のデータ処理装置と各時間で相互に更新される関連別メモリとを含むデー タ処理装置は当該技術、例えば英国バークシャー州メイドンヘッド、ニコルノン ・ハウスのインクオテツク・インターナショナル社によ６１９７６年公開された Ｓ−Ｅ・グランバーブの論文「ＡＰｚ１５０：中継電話又換の１ｆｆｌＪ御用多 重プロセッサ装置」に配達さｎている。

第１図は本発明を考慮し、予め定めた順序で上述の第１及び第２命令列ｔ−実行 する２１１のデータ処理装置２ｔ−太いＫｗＪ略化した方法で図示している。命 令メモリに記憶した命令を一時に−りずつ選択するための従来の命令メモリ装置 ４とは別に、各データ処理装置は、自身の命令列が最初の独立したものであるか 又はＭ２の多分従属列のどちらであるかを述べるため開始／識別回路と呼ばれる 装置５と中間記憶装置６とを含む。

中間記憶装置の助けにより、別メモリの更新が制御され、従って予め決定された 順序での命令列の実行が制御される。第２列を実行するデータ処理装置の中間記 憶装置は命令に含まれるアドレスを中間記憶し、従ってＭ１列に対する第２列の 従属性ｔ−監視する。

一部は書込命令によシ命令メモリ装置から関係する別メモリへ、又一部は読取命 令により別メモリから関係するデータ処理装置へデータ情報が転送されることが 示されている。

データ処理装置の開’９８７に別回路５は各々他の回路５の開始信号出力８へ接 続した開始信号出力１を備える。従って以後ｍ明され、提案の情報処理Ｉ（用い られる岡命令列を並列に実行する可能性が示されている。

開庸／識別回ＭＳは各々識別１ぎ号出力９を儒え、この出力は他方のデータ処理 装置の中間記憶装置６上の第１識別信号入力１０にｆ１１続さｎている。一方の データ処理装置の中間記憶装置には他方のデータ処理装置の命令メモリ装置４か ら選択した書込アドレスを受取るアドレス人力１１と書込マーク人力１２が備え られる。中間記憶装置６は更新出力１３と更新人力１４を介して相互に接続され る。

第２図は８１図よシ詳細にデータ処理装置の細部を図示しているが、この知識は 提案の情報処理を理解するのに必要である。

命令メモリ装置４は命令列を記憶する命令メモリ１５を含み、これは選択装置出 力の一方による作動のため一時に一命令ずつ命令メモリから選択装置１６の助け によプ読取られる。

命令列は６種の命令を含む。以後「読取命令」と呼び読取ビット位置１１にセッ トした２進数１により臓別される第１の型は命令メモリに接続した別メモリ１の ある位置からのデータの検索を命令するために用いられ、別メモリへのアクセス はアドレス、例えば多数のアドレス°ビット位置１８に記憶したＡ１の助けによ り得られ、このアドレスは読取ビット・マーク命令に含まれる。読取ビット位置 １１とアドレス・ビット位１１１８は各々別メモリの読取作動入力１９とアドレ ス回路２０とに一接続される。

誉込ビット位置２１にセットした１に４９Ｒ別される以後「１込命令」と呼ばれ る第２の命令型は、データ、例えばＤ２ｔ−別メモリ位置へ誉込むよう命令する ために用いられ、このデータは誉込ビット・マーク命令に言まれかつ多数のデー タ・ピット位置２２に記憶され、その間誉込ビット・マーク命令に含まｎかクア ドレス・ビット位ｙｔ１８に記憶さｎたアドレス、例えばＡ２を用いる。書込ピ ット位置２１は別メモリの誉込作動入力２３に接続される。

ビット位置１７．２１にセットされた０によりＨ別される第６の命令型は、別メ モリからの読取又は誉込なしの情報処理を命令するのに用いられる。第３ｍ命令 に関係するピット位置１８．２２に記憶された情報、例えばＳｌの使用は本発明 の範囲外でるるか、第２図は第１のＯ１’ｌ”−ト２４ｔ−図示し、その入力は ビット位置１７．２１にその出力は第１のＡＮＤダート素子素子２艮０ 動状態でビット位置１８，２２の内容、例えば８１を直接データ処理装置へ転送 する。

データ処理装置の開始／識別回路５の各々は第２図に従って第２及び第３のＯＲ ゲート２６．２７を含む。

デート２６はその、−万の入力ｔ−デート２７の出力に接続され、このゲート２ １の入力は上述の開畑旧号入力８と同一データ処理装置に含まれる中間記憶装置 ６の再開３号出力２８−とＩＣ接現されている。データ処理装置の各々は第２図 に図示していない開趨倍号発生器を含み、その出力は開矧端子２９を介してデー ト２６の他方の入力へ、上述の開趨河号出力γへ、そして第１７リツプ２０ツノ ３００セツト人力へ接続さｎｌこの７リツプフロツゾの出力は同次中間記憶装置 ６の第２■別百号入力３１に接続した上述の臆ｊｊｌＪ　ｆｌ！号出力出力９成 する。第２の７リツプ７０ツブ３２はセット入力をゲート２１の出力ｉｃ接続さ ｎ１出力は局所中間記１装置１６の第３臓別偏号入力３３に接続されている。作 動状態でゲート２６は内容が８１の開始命令である第３型の命令を選択し、こｎ によりデータ処理装置ｔはその選択装置１６の助けにより関連命令列の実行を開 始する。命令メモリ１５に記憶した命令列１儂、フリツゾ７０ツゾ３０．３２の リセット入力に接続した選択装置出力３４の作動と関連して終了するものと仮定 する。

第１列の実行は局所開始信号発生器により開始される。従って、第１７リツプ７ ０ツブ３０の出力上の２進数１は局所列と関係する命令選択が進行中で６り、局 所列はＭ１列でるることを指示している。第２７リツプ７０ツゾ３２の出力上の ２進数１は局所列と関係する命令選択が進行中であり、局所列は第２列でるるこ とを指示している。本発明によると、両命令列の命令は並列に選択され、これは 例えば第１列にｒｊ４糸する開始［力出力γから第２列Ｉ／ｃ関係する開始信号 人力８への開膚旧号転送によ夕達成される。

命令メモリ１５から選択したＲ４！アドレスと書込アドレスは端子３　５−３　 ’Ｉを介してデータ処理装置の中間メモリ装置６へ転送される。第２図は上述の 識別信号入力１０と中間記憶装置のアドレス人力１１−１２、第１　０．Ｒｒ− ）２４の出力に接続されている第１制御端子３８ｔ−図示している。

最後に、従来の更＃−能は破個の通ｆｌｊ！により第２図に示しである。更新装 置１３は命令端子３９．４０’ｔ”備えている。更′Ｉｒ１＃令厘号と更新アド レスは各々並列に端子３９．４０を介して送られる。中間記憶装置の一方から得 られる更新命令により、更新装置は局所列メモリ読取作動人力１９と他方の別メ モリの誉込作動人力２３へ命令信号′ｔ−転送すると共に、更新装置は別メモリ のアドレス＠路２０へ更新命令と関係するアドレスを転送する。このようにして 局所列メモリから更新装置を介して他方の別メそすへのデータ転送が得られる。

第３図は補助メモリ４１ｔ−含む中間記憶装置を図示する。補助メモリは端子３ ５−３７’に：介して転送さｎる読取アドレスと書込アドレスの中間記憶用の列 を有し、この列は定量装置４２の助けにより誉込、読取、消去用に選択される。

関係命令列が最終的ｉｃ夾実行れた時補助メモリをいかに消去するかは以後説明 する。

第４　ＯＲゲート４３から送らする走査パルスの先縁は定量装置を零にセットす る。補助メモリ列へのアクセスは、ステップ発生器４４により発生さｎて作動ス テップＭＤ）Ｉ”　−　）　４　５　ｔ−介して定量装置のステップ端子４６へ 転送されるステップ・パルスの先縁により得られる。ステップ・パルスは又読取 作動入力４１へ送られ、列内容を一時に一つずつ読取らせる。

第３図による中間記憶装置は第１ＮＯＲｒ−）４８を含み、この入力は補助メモ リの誉込ビット位置１９と読取ピット位置５０に中間記憶された誉込マークと読 取マークを受取るようにされ、その反転出力は停止０Ｒ）ｆ−）５１を介してス テップ・αＤデート４５の反転入力と第１及び第２ＡＮＤ？ｆｆ１１御ゲート５ ２．５３の第１人力へ接続され、このＡＮＤ制御ゲートの出力は０Ｒｆ−）４３ へ接続される。制御ｒ−）５２はその第２人力を第３、αＤ制御ゲート５４に接 続され、このＡＮＤデートの入力は上述の識別信号入力３３と？ｆｆ１Ｊ御端子 ３８に接続される。

従って、走査パルスは第２列を実行するデータ処理装置に含まれる中間記憶装置 にのみ発生される。読取命令又は書込命令の選択時に定量動作が命令さｎる。

非占有列を読取った時、すなわち書込マーク又は読取マークのどちらもされてい ない列′ｔ−読取った時にステップの停止が得らｎる。走丘開応の茶汁は創のス テップ動作が停止したことである。

第１ＯＮＯＲデート４８は足を装置の蓄え作動人力５５へ接続さｎる。関係アド レスＡ３を有する書込命令と関係アドレスＡ４ｔ−有する読取命令は、＠係する 別々のメモリへ向けられた８２列の第１及び第２命令を構放し、これらの命令の 読取／誓込アドレスは補助メモリの第１及び第２列に既述の方法で中間記憶さｎ ｌこれらの列は各記憶の前Ｌ（零にセットさｎたビット位置４９，５０を有する 。

制＃デート４３はその第２人力を第１　ＡＮＤ制ｎ制御ゲート５６続され、この 第１人力は上述の第１臓別入力１０へ、第２人力は上述の書込マーク人力１２ｔ −介して第１列を記憶する命令メモリ１５の書込ビット位置２１へ接続される。

このように第１列と関係する書込命令の選択時に第２列中間記憶装置に対して走 ！動作が命令される。ステツノ発生器４４のタイミング周波数は命令選択速度に 関連して十分高く、制御ｒ−）５４．５６を介して命令される全ての定量動作は 実行時間を有するものとする。

中間記憶装置は第１の比１２回路５７’ｔ−含み、その出力は命令メモリ１５か ら端子３Ｔを介して得られるアドレスと走査動作時に補助メモリ・アドレス・ピ ット位置５８から読取られるアドレスの一方との間の同−注で作動さｎる。第５ 、仏り制御ゲート５９は出力を停止ＯＲゲート５１１Ｃ遥絖し、この第１人力は 比較回路５１に接続さｎ１第２人力は補助メモリ書込ビット位ｒｔ４９に中間記 憶さｎた書込マークを受取るよう配置されている。従って命令メモリから選択さ また読取アドレスは書込アドレスが中間記憶の書込アドレスと一致した場合に走 置動作が停止することが得らｎる。

関係アドレスＡ４の読取命令の選択は％Ａ３とＡ４以外のアドレスの多数の命令 （第３図Ｉ（図示せず）の選択後最初に繰返さｎるものと仮定する。最初に繰返 された選択は第１比較回路５７ｖＣより決定さｎるアドレス同一性によ！７走量 停止を生じず、従って最初１（繰返された読取命令は、ビット位ｒｔ４９，５０ が前に０にセットさｎた列に２回目に中間記憶さｎる。関係アドレス危の第２列 読取命令は、書込命令の選択と関連して第２列に同じアドレスＡｘが存在する前 に選択さｎた場合にＭ１類命令と呼ばれる。

最初に繰返された上述の読取命令の選択後で、かりＡ３とＡ４以外のアドレスの 多数の命令（第３図に図示せず）の選択後関係アドレスＡ４の書込命令が選択さ れたものとする。従ってこの書込命令が前は非占有の列に中間記憶される状態が 得られる。さらに、アドレスＡ４の上述の書込命令の選択後関係アドレスＡ４の 読取命令の選択が２回目に繰返されたものと仮定する。アドレスＡ４の中間記憶 書込命令の読取時に関連して定量停止状Ｍが得られるが、ピット位置５０には読 取マークは実行さｎない。２１１２１目に繰返された関係アドレスＡ４の読取命 令は第２類命令ｔ−構成し、その関係アドレスは補助メモリに中間記憶されない 。

−万のデータ処理装置の中間記憶装置は第２の比較回路６０ｔ−含み、この出力 は、上述のアドレス入力１ｉｔ−介して転送されるアドレスであって、他方のデ ータ処理装置の命令メモリ１５に含まれるアドレス・ピット位置１８から選択さ れる前記アドレスと、走査動作＃に補助メモリのアドレス・ピット位置５８から 読取ったアドレスの一方との間の同一性を基に作動される。第２比較回路は第６ 　ＡＮＤ　？ｆｆ１Ｊ　ｍゲート６１の第１人力に接続され、この第２人力は上 述のｖＪ御ゲート５６に接続され、出力は＠　７　ＡＮＤ制御ゲート６２の第１ 人力に接続される。補助メモリ・ピット位置５０に中間記憶された読取マークを 第２人力に受取る制御ゲート６２の出力は上述の再開信号出力２１１１１ｆｇＬ 、消去ＯＲゲート６３に接続される。第２図ンζ図示した。ｘｐｙ＝−）２７は 作動制御デート６２から再開１号を受信する。定量装置４２は作動している消去 ＯＲデート６３から消去命令パルスを受信し、これにより補助メモリに中間記憶 された全てのアドレス情報は直ちに取消される。

中間記憶の第１類読取命令が、この命令の関係アドレスが第１列の実行時に選択 される書込命令と関係するアドレスと一致する場合＆で出合った場合に、補助メ モリの消去と第２列の実行の再開が得られる。予め定めた順序に対して一貫して 注意を払っていた場合、すなわち第１列及び第２列が並列に選択されなかった場 合にはメモリが受信しなかった第１類命令に出合うことから、関連データ処理装 置はその別メモリからデータ情報を受信しているため消去は必要でめる・中間Ｗ 己憶装置は第２のＮ０Ｒ１ｆ−）　６４を含み、その人力は上述の識別１＠号入 力１０．３３に接続され、反転出力はＯＲゲート４３に接続される。Ｍｌ及び第 ２列の選択が終了すると、定量動作もこｎＫ−従って命令されるが、第１列を実 行したデータ処理装置に含まれる中間記憶装置では走ｆは無駄でめる。第８　Ａ ＮＤ　ｍＪ御ｒ−トロ　５は入力をＮＯＲゲート４８．６４に接続され、出力は 消去ＯＲデート６３に接続さｎる。ＮＯＲデート６４により開始された走査動作 が終了した時消去命令パルスが得られる。

上述の走査動作時に第２列中間記憶装置は第２列の実行時に選択され中間記憶さ れた全ての書込アドレスを含む更新情報を発生する。補助メモリ・ピット位置４ ９から読取られる書込マークはｇ９ＡＮＤ制御ゲート６６によシ受取られ、この ＡＮＤデートは第２人力ｔＮＯＲゲート６４に接続され、出力を更新ＯＲデート ６１を介して更新装置３の上述の命令端子３９に接続される。補助メモリ・アド レス・ピット位置５８から読取った更新アドレスは作動入力を制御ゲート６６の 出力１（接続した。＠２ＡＮＤｆ−）素子６８の助けにより０Ｒｒ−）素子６９ ｔ−介して更新装！ｔ３の上述の命令端子４０へ転送さｎる。

第１人力が補助メモリのビット位ｆｉ１４９に中間記憶サレｆｃ誉込−ｚ−りｉ 受取ルｇｉ　ｏＡＮＤ？１ｔＩＩ御ｙ−トｒ。

は第２人力ｔ−簡」御ゲート６１の出力に接続し、出力は停止０Ｒ）ｆ−）５１ の第３人力に接続した上述の更新出力１３を構成する。制御［１１ゲート５６の 作動により開蛾さ几た走査動作は、第１列の実行時４（選択した書込アドレスと 、８２列の実行時に補助メモリに中間記憶した書込アドレスの一方との間の第２ 比収回路６０により同一性が決定された場合に停止されることが得られる。

第５図に図示した中間記憶装置は第１１、ハＤ　？ｆｆ１Ｊ御デート１１を最後 に含み、このＡＮＤ）ｌａ−トはその第１人力を上述の識別３号人力３１に接続 され、又第２人力は端子３６に接続したパルスの後側により作動され、第３人力 は反転されて上述の更新人力１４を構成し、その出力は更ｆｌｏＲｒ−ドロアと 第３　ＡＮＤデート素子１２の作動入力に接続さｎ、このＡＮＤ　）ｆ−）の入 力は中間記憶装置端子３１に接αされ、出力は０Ｒｒ−）素子６９１Ｃ接続され る。第１列に割当てた中間記憶装置のＯＲデート６７（！−ＯＲデート素子６９ は従って、第２列に割当てた補助メモリにこの書込アドレスが中間記憶されてい ない限り第１列の実行時に選択されこの列に含まれる書込アドレスを更新１報と して転送するＯ 例えば、アドレスＡ３によりアクセス可能で８１列に割当てた別のメモリ位置へ データを簀込む場合、上で仮定したことによれば、この薔込アドレスＡ３は第２ 列補助メモリに中間記憶さｎているため、第２判別メモリを更新するのは誤りで ある。反対に、第１列に含まれるアドレスＡ４’ｔ−有する書込命令による更新 の問題がある場合、及びＭ１類読取命令と部分的に関係するものとし、又蓄え命 令と部分的に開法するものとしてこのアドレスＡ４が第２列補助メモリに中間記 憶されているものと上記に従って仮定した場合に、読取アドレスＡ４に出合うと 補助メモリの内容が消光される。それ改案２列中間記憶装置の制＃グー）７０は 作動されず、従って第２判別メモリの上記の方法の正確な更新は第１列中間記憶 装置の制？Ｉｌデート１１の助けによ夕かクアドレスＡ４を使用しクク実行され る。

図面に図示しない中間記憶と更新の方法によると、第１列書込アドレスと第２列 書込命令、すなわち書込アドレスと関係するデータ情報は各補助メモリに中間記 憶される。第１列に関係する中間記憶装置アドレスの各々と第２列に関係する中 間記憶読取アドレスの各各との間の比較は、Ｍ１列命令選択が完了した時に第２ 判別メモリの更新と並列に兼行され、第２列実行の再開は比較１ζよ夕決足さｎ るアドレス同一性により命令される。第１列とｇ４議する別メモリの更新は、第 ２列命令選択が完了した時に８２列と関係する中間記憶書込命令の助けにより兼 行さｎる。

中間記憶と更新の上述の方法の助けにより、第２列の実行を再開しない場合にの み並列の両命令列の提案した兼行によりデータ処理能力の増大が得られる。

全体の効果として、両命令列の兼行が最初並列に兼行されるよう命令さｎ　ｆｃ ｉＣ％かかわらず、データ処理装置の中間記憶装置の助けにより第１及び第２命 令列が予め定めた順序で７Ｉｋ終的には誤９なく兼行さｎることが得らｎる＠

Claims (4)

【特許請求の範囲】
1. １．予め定つた順序で２つの命令列を実行する方法において、第１及び第２命令 列の各々の実行は、各々第１及び第２別メモリ中のアドレスにより各々アクセス 可能な複数個のメモリ位置の内の１つに記憶されたデータ情報の検索用に読取ア ドレスを各々含む読取命令の選択と共に書込アドレスによりアクセス可能で各列 に割当てた別メモリ位置へデータ情報を転送するため各々書込アドレスとデータ 情報を含む書込命令の選択とを含み、命令列の別メモリ位置は順序に関してかつ 選択した書込命令に歯して相互に更新され、順序により２番目である命令列の実 行に関連して用いられるデータ情報は順序により１番目である命令列の実行に関 して得られるデータ情報と独立であることを予め保証できず、 ａ）順序に関係なく両命令列中の命令を実行する段階と、 ｂ）第２列書込命令の実行と関連してアドレスが前に選択されていない場合に第 ２列の実行時に選択された読取命令により得られるアドレスを中間記憶する段階 と、 ｃ）中間記憶の読取アドレスと第１列書込命令の実行により得られる書込アドレ スの各々との間の比較規準を実行する段階と、 ｄ）前記比較規準によりアドレス同一性が決定された場合に第２列の実行を再開 する段階と、を含む予め定つた順序で２つの命令列を実行する方法。
2. ２．請求の範囲第１項記載の方法において、ａ）第２列の実行時に選択した書込 命令により得られる書込アドレスを中間記憶する段階と、ｂ）中間記憶の書込ア ドレスと第１列の実行時に選択した書込アドレスの各々との間の更新比較を実行 ずる段階と、 ｃ）前記更新比較によりアドレス同一性が決定されない場合に、第１列と関係す る書込命令の各実行と関連して第２の別メモリを更新する段階と、ｄ）前記更新 比較によりアドレス同一性を決定した場合に第２の別メモリの更新を防止する段 階と、を含む方法。
3. ３．請求の範囲第１項により予め定つた順序で２つの命令列を実行する装置にお いて、順番により第１である命令列の実行を開始する第１開始回路（７，２６， ２９）と、順番により各々第１と第２である列を記憶し、各々第１と第２の別メ モリ（１，２０）に接続されて一時に一つずつ記憶命令を選択する各々第１及び 第２の命令メモリ装置とを含み、そのメモリ位置は関係する命令メモリ装置の読 取／書込アドレス・ビット位置（１７，１８，２１）から選択した読取／書込ア ドレスの助けによりデータ情報読取／書込にアクセス可能であり、順番と選択し た書込命令とに関連して命令列の別メモリ位置を相互に更新する更新装置があり 、データ情報は第２命令列の実行と関連して用いられ、ここで前記情報は第１命 令列の実行と関連して得られるデータ情報とは独立であることが予め保証されて おらず、この装置は、 ａ）第１作動入力（８）を前記第１開始回路に接続した第２命令列を開始する第 ２の開始回路（８，２６，２７）と、 ｂ）入力側を第２命令メモリ装置に接続し、アドレスを中間記憶する読取アドレ ス・ビット位置（５０，５８）を含み、第２命令列の書込命令の実行と関連して このアドレスが前に選択されていない場合にこのアドレスは第２列の実行時に選 択した読取命令により得られる補助メモリ装置（４１，４２）と、ｃ）第１比較 端子（１１，１２）を第１命令メモリ装置の書込アドレス・ビット位置（１８， ２１）へ接続し、第２比較端子を補助メモリ装置の前記読取アドレス・ビット位 置（５０，５８）に接続し、出力（２８）を前記第２開始回路の第２作動入力へ 接続し、比較規準端子により受信したアドレス間の一致で作動される比較規準回 路（５６，６０，６１，６２）と、 を含む予め定つた順序で２つの命令列を実行する装置。
4. ４．請求の範囲第３項記載の装置において、補助メモリ装置は第２命令列の実行 時に選択した書込命令により得られたアドレスを中間記憶する書込アドレス・ビ ット位置（４９，５８）を含み、第１比較端子（１１，１２）を第１命令メモリ 素子の書込アドレス・ビット位置（１８，２１）に接続し、第２比較端子を補助 メモリ装置の書込アドレス・ビット位置（４９，５８）に接続し、出力は更新比 較端子に受信したアドレス間の非同一性及び同一性の各々により各々第１及び第 ２の論理更新信号状態を送信する更新比較回路（５６，６０，６１，７０）をこ の装置は含み、 入力端子を第１命令メモリ装置の書込アドレス・ビット位置（１８，２１）へ接 続し、出力端子（３３，４０）を更新装置（３）へ接続した、前記第１及び前記 第２更新信号状態の各々受信時に作動、非作動とされる更新制御回路（６７，６ ９，７１，７２）をこの装置はさらに含む、 ことを特徴とする装置。