JPH01500935A - 前以て決定された順位付けに従う２つの命令順序を実行する方法と装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 前以て決定された順位付けに従う２つの命令順序を実行する方法と装置 技術分野 本発明は、前以て決定された順位付けに従う２つの命令順序を実行する方法と装 置に関し、その実行を通して、主記憶場所個々のアドレスによってアクセス可能 な複数の主記憶場所の１つに記憶されているデータの検索のために各読取り命令 がその読取リアドレスを含むこれらの読取り命令の選択が行われ、並びに各８込 み命令が書込みアドレスとデータ情報を含みこのデータ情報をこの書込みアドレ スによってアクセス可能な主記憶場所へ転送するために書込み命令の選択が行わ れ、前記順位付けによる第２順序の実行に関連して使用されるデータ情報は前記 順序付けによる第１の順序の実行に関連して得られるデータ情報から独立して前 以て保証されていない。

背景技術 上述の情報取扱い問題についての決定的とは云えない従来の解決は、上述のかつ 以下第２順序と呼ばれる順序の実行が、上述のかつ以下第１順序と呼ばれる順序 の実行が１１端するまでは、開始されない、という点にある。

この決定的とは云えない解決は、これらの順序が両順序に共通な主記憶場所を使 用して同時に１つずつ実行されるような単一プロセッサにより制御されるデータ 処理装置システムにおける必然的な結果である。

いくつかの命令順序の並列実行によってデータ処理容量を増大することは、知ら れている。いくかつの順序が相互に独立に前板て保証されている限り、無障害並 列操作が、いわゆる前処理又は多重処理の援用によって、若しくは２つのデータ 処理Ｖ装置を含みその各々がその命令順序を実行する単一プロセッサ・システム の援用によって、達成される。複数のデータ処理装置に共通の１つの主記憶装置 によっても及び各記憶装置がそのデータ処理装置に関連しかつ相互に時々刻々と 更新される複数の個別記ｍ１ｕｉｉによっても情報取扱いを実現することは、知 られている。

互いに影響し合う、かつそれゆえ規定の順位付けにおいて実行されなければなら ない感知性命令順序が存在する場合には、例えば、雑誌“コンピユー　タ・デザ イン、”１９８５年８月１５日、１）Ｄ７６−８１又は“バランス８０００シス テム技術要約、シーケンス・コンピュータ・システム会社”に従って、感知性順 序の並列処理が禁止されている間は相互に独立な順序の並列処理のためのプログ ラミング言語、コンパイラ及びシーケンス・ハードウェアが使用される。

発明の開示 ！ｉ頭において既に述べたように、本発明は、データ情報処理に関し、一方、両 順序に共通の主記憶装置を使用する。提案の情報処理においは、両順序は、前板 て決定された順位付けに注意を払うことによって開始しなければならないような ことなく、並列に実行される。しかしながら、所定の順位付けを保証するために は、第１順序の先行実行中は第２順序にｖＡ連して選択される書込み命令順序に より得られるデータ情報が主２１！場所に転送されるのを禁止する必要がある。

第２順序の第１ｇ４序への依存性は監視され、かつ規定された順位付けは中間記 憶ｉ！置の援用によって達成され中間記！装置は補助記憶装置との比較回路を含 む。

第２順序の実行中に選択される読取り命令によって得られるアドレスは補助記憶 装置内に記憶される。第１順序の実行中に選択される個々の書込みアドレスは、 補助記憶装置内に記憶された読取リアドレスと比較される。

これらのアドレスの相似性がないことが決定される限り、第１順序の実行中に得 られるデータ情報に依存するデータ情報は第２順序の実行中使用されない。もし 情報が主記憶装置から検索されることが第２順序の実行中に起こるならば、この 情報は、第１順序に関連する書込み操作によって修正される、すなわち、もし２ つの順序がもはや相互に独立でなくなれば、補助記憶装置は消去され、そして第 ２順序の命令選択が再び開始される。第２順序の実行の再開始は第１１序の第１ 部分がすでに実行されているときに開始される、この結果、第２順序が第１順序 の残りの部分に依存するおそれが少なくなる。

第２順序の実行中に選択される書込み命令に基づいて得られた書込みアドレス及 びデータ情報もまた、補助記憶ａｍ内に記憶される。第２順序の実行中に選択さ れる個々の読取りアドレスは、補助記憶装置内に中間配憶されている書込みアド レスの各々と比較される。これらのアドレスの間に相似性がないと決定されたな らば、データ情報が、問題にしている読取りアドレスの援用によってアクセス可 能な主記憶場所から検索される、一方、もしアドレス間の相似性が不確定である ならば、問題のアドレスに指定されるデータ情報が補助記憶装置から検索される 。

第１順序の実行が終端されると、補助記憶装置内に中間記憶されていたデータ情 報が、同様に中間記憶されていたＷａＳ込みアドレスによってアクセス可能な主 記憶場所へ転送される。

第２順序の実行が第１Ｘｉ序の実行の終端において少なくとも選択される命令か ら独立であるならば、提案の情報取扱いを使用することにおいて、データ処理容 量の増大が持たらされる。もし選択されたアドレスが補助記憶装置に全体的に読 取リアドレスとして中間記憶されしかももしこのアドレスが第２順序の実行中に 早期に書込みアドレスとして存在していなかったならば、この増大記憶容量はさ らに向上させられる。

本発明の特徴は、請求の範囲から明白である。

図面の簡単な説明 本発明を、以下に付図を参照して詳細に説明するが、これらの付図において、第 １図は、バス・システムを経由して共通主記憶装置に接続された２つのデータ処 ３Ｂ！装置を示す。第２図は、第１図よりざらに詳細に、データ処理装置内に含 まれている命令記憶１１１、開始兼識別回路、及びゲート回路網を示す。第３図 は、データ処理装置内に含まれる中間記憶ｉｔを示す。

本発明の実施態様の詳細な説明 第１図によるデータ処理システムは、主記憶装Ｗ１１を含み、主記憶装置は少な くとも２つのデータ処理装置２によって処理されたデータを記憶し、これらのデ ータ処理装置はバス・システム３を経由して各々主起ｔ！装置に接続されている 。データ処理ＩＩの各々は、指定されたシステム機能を実施するに当たって指定 機能’Ｂｉｔ（第１図には描かれていない）を制御する命令順序を実行する。

データ処理装置が、共通のプロセッサによって制御されるか又は各装置が複数の プロセッサを含むかいずれかに応じて、従来、原理的に得られている単−又は多 重プロセッサ・システムがあり、これらは共通バス及び共通主記憶装置を含む、 複数のデータ処１１ｆｌｉ及びバスを含むデータ処理システムが、例えば、イン テル社の“ＡＰＸ″２８６ハードウエア・リファランス番マニュアル”及び論文 “バックアップ・サポートがＶＭＥバスに強力な多重処理アーキテクチャを付与 する”掲載“エレクトロニクス”誌１９８４年３月２２日に記載されている。

第１図は、極めて簡単に、本発明を考慮に入れて、前以て決定された順位付けに 従う前述の第１及び第２命令順序を実行する２つのデータ処理装置を示す。命令 記憶Ｖｔ置に記憶されている命令を一時に１つずつ選択する従来の命令記憶回路 ４は別として、各データ処理装置は、それ自身の順序が独立的な第１順序である か又はおそらく依存的な第２順序であるかどうかを明示する開始兼識別回路と呼 ばれる装置５、命令に含まれるアドレスとデータ情報であって、しかしながら、 第２順序を実行するデータ処理装置に全体的に使用されるものを中間記憶する中 間記憶装ｆ１６、及Ｔｊ！ｌＩ後にデータ処理装置のバス・システム３への接続 を制御するゲート回路網７を含む。

後程の説明から理解されるであろうように、バス・システムの負荷は要求される 命令中間記憶によっていくらか増大させられる、しかし、データ記ｔ！！装置に 対する及び主記憶装置に対するバス・システムのアクセス可能性容量は、全デー タ処理が前以て決定された順位付は内に擾乱を伴なうことな〈実施されるような 程度であると仮定する。バス・システムについては、第１図に多重アドレス回路 ス８、書込み信号転送口線９、及び多数ピット・データ・バス１０が示されてい る。さらに、データ・バスは２線式であって主記憶装置１及びデータ処理装置２ に接続されており、一方、アドレス・バス８及び書込み信号転送＠［１９は単線 式でアドレス回路１１及び主記ｇ１装置の書込み起動入力１２に接続され、この 入力へのアドレス及び寵込み信号の受け取りによってこのデータ・バスの内容が このアドレスを使ってアクセス可能な主起１！場所へ転送される。１つのアドレ スが全体的に受け取られると、このアドレスによってアクセス可能な主記憶場所 に記憶されているデータが主記憶装置から、データ・バス１０を経由しこのアド レスを送ったデータ処理装置へ転送される。データ処理装置の開始兼識別回路５ は、各々が開始信号出力１３を与えられ、この出力は他の開始兼識別回路５の開 始信号入力１４に接続されている。したがって、ここには、両順序の並列実行の 可能性が示されており、これは、以下に説明されかつ提案の情報取扱いにおいて 使用される。

第１図において、開始兼識別回路５は、各々がその識別信号出力１５を備え、こ の出力は他のデータ処理装置の中間記憶装置１６の第１識別信号入力に接続され ているとして示されている。

第１図は、データ処理装置はバス・システムとの間のデータ転送に関連して使用 され及び実施される従来の緩衝記憶及び起動が示されていないが、バス・システ ムは、後程説明されるように、データ処理装置間のアドレス及び書込み信号の転 送にも使用される。

第２図は、第１因よりもざらに詳細にデータ処理装置の詳細を示し、その知識は 提案の情報取扱いを理解するのに必要である。

命令記憶回路４は、命令記憶装置１７を含み、後者は命令順序を記憶し、この順 序は選択装＠１８の援用によって選択装置の出力の１つにより起動される結果、 命令記憶＠置から、一時に１ずつ命令が読み取られる。

この順序は、３つの命令形式を有する。第１命令形式は、２進“１″セット読取 りビット位２１１９によって識別される、以下“読取り命令”と指定されるもの で、主記憶場所からのデータの検索を命令するのに使用され、この主記憶場所へ のアクセスは数個のアドレス・ビット位！！２０に記憶されているアドレス、例 えば、ＡＩを援用することによって行われ、このアドレスは読取りピット・マー ク付き命令に含まれている。第２命令形式は、“１″セット書込み位１２１によ って識別される、以下“書込み命令”と指定されるもので、データ、例えば、Ｄ ２を主記憶場所に書き込むことを命令するのに使用されこのデータは書込みデー タ・マーク付き命令内に含まれておりかつ数個のデータ・ビット位１ｒ２２に記 憶される、一方、アドレス、例えば、Ａ２を使用し、このアドレスもまた書込み ピット・マーク付き命令に含まれかつアドレス・ビット位［２０に記憶されてい る。第３命令形式は、“Ｏ″セツトピット位置１９．２１によって識別されるも ので、主記憶装置から読取り又はこれへの書込みを伴うことなく情報取扱いを命 令するのに使用される。第３命令形式の命令に関連するビット位！！２０及び２ ２に記憶されている情報、例えば、Ｓｌの使用は、本発明の範囲には属さない、 しかし第２図は第１０Ｒゲート２３を示し、このゲートは前記ゲート回路網７に 含まれ、その入力をビット位１１９及び２１に接続されかつその出力を第１ＡＮ Ｄゲートの否定起動入力に接続され、後者は起動状態において、ビット位１２０ 及び２２の内容、例えば、Ｓｌを直接にデータ処理１ｉ！！へ転送する。第３命 令形式の命令は、バス・システム又は主記憶装置を負荷せず、これらは、したが って、複数のデータ処理装置に共通であることができ、これに伴って主記憶ｌｕ ｍｌ及びバス・システムに過大な速度要求を行うことがない。

データ処理装置の開始兼識別回路５は、第２図に従って、各々第２及び第３ＯＲ ゲート２５．２６を含む。ゲート２５はその入力の１つをゲート２６の出力に接 続され、後者の入力は前述の開始信号入力１４及び同じデータ処理装Ｗに含まれ る中間記憶装Ｎ６の再開始信号出力２７に接続されている。データ処理８２１の 各々は、第２図には示されていない開始信号発生ＨＭを含み、後者の出力は開始 端子２８を経由してゲート２５の他の入力、前述の開始信号出力１３、及び第１ ７リツプ７０ツブ２９のセツティング入力に接続され、後者の出力は前述の識別 信号出力１５を構成する。第２７リツプ７Ｏツブ３０はそのセツティング入力を ゲート２６の出力に接続されかつその出力を局部中間記憶￥１置６の第２識別信 号入力３１に接続されている。起動状態において、ゲート２５は第３命令形式の 命令を選択し、この命令は内容Ｓ１を持った開始命令であって、この命令によっ てデータ処理装置は選択装置１１８を援用して関連する命令順序の実行を開始す る。命令記憶組１７内に記憶されている順序は、選択装置出力３２の起動に関連 して終端され、この出力はフリップフロップ２９及び３０のリセッティング入力 に接続されている。

第１順序の実行は、局部開始信号発生装置によって開始される。その結果、フリ ップ７０ブ２９の出力上の２道“１“は、局部順序に関連する命令選択が進行中 であるということ及びこの局部順序が第１順序であるということを表示する。フ リップフロップ３０の出力上の２進“１″は、局部順序に関連する命令の選択が 進行中であるということ及びこの局部順序が第２順序であるということを表示す る。本発明によれば、両順序の命令は並列に選択され、これは、例えば、第１順 序に関連する開始信号出力１３から第２順序に関連する開始信号人力１４への開 始信号の転送によって達成される。

命令記憶装置１７から選択された命令はデータ処理装置のゲート回路１７へ、及 び端子３３〜３６を経由してこのデータ処理装置の中間記憶装置６へ転送される 。各ゲート回路網７は、第２ＡＮＤゲート３７を含みこのゲートは起動状態にあ るとき、第１ＯＲゲート３８を経由して、ビット位１２０〜２２の内容をこのバ ス・システムのアドレス・バス８、書込み信号転送回線９、及びデータ・バス１ ０に転送する。ゲート３７はその起動入力を第４ＯＲゲート３９の出力に接続さ れ、後者の第１及び第２人力はそれぞれ第１１ｉｌｌ＠ゲート４０及び第２制御 ゲート４１に接続されている。ｔＡＩＩｌゲート４０はその第１人力を命令記憶 装置の書込みビット位！！２１に接続され及びその第２人力を第１フリツプ７０ ツブ２９の出力に接続されている。ｔｓｍゲート４１はその第１人力を命令記憶 装置の読取りビット位Ｍ１９に及びその第２否定入力を中間記憶装置６のカテゴ リ信号入力４２に接続されている。

第２順序の実行中に選択される読取り命令の間には第１及び第２カテゴリがある ということ、第１及び第２カテゴリは前記カテゴリ出力４２を経由して転送され る２進″０″及び“１′によってそれぞれ識別されるということ、及び前記カテ ゴリ出力４２はもし関連するデータ処理装置が第１順序を実行するならば、“Ｏ Ｎを送るということについては、後程、説明される。したがって、ゲート３７は 、第１順序の実行中に選択される全ての読取り命令及び書込み命令によって、並 びに第１カテゴリの読取り命令によって、起動される。しかしながら、ゲート３ ７は、第３命令形式の命令又は第２順序の実行中に選択される書込み命令によっ て、若しくは第２カテゴリの読取り命令によって、起動されることはない。

個々のゲート回路網は第３ＡＮＤゲート４３を含み後者は、起動状態において、 第２ＯＲゲート４４を経由して中間記ｔ１１１ｉ１６内の端子４５から得られた データ情報を転送し、この信号はｖＡ連するデータ処理Ｗ装置によって処理され る。ゲート４３は、その起動入力をカテゴリ信号出力４２に接続されている。Ｏ Ｒゲート４４は、その第２人力をバス・システムのデータ・バス１０に接続され ている。第２カテゴリ命令を選択するとき、データ情報は１記１１装Ｍ１から検 索されないで、中間記憶装置６から検索される。

最後に、個々のゲート回路網７は、第４ＡＮＤゲート４６を含み、このゲートは 、起動状態において、同じデータ処理装置に関連する中間記憶装置１６の出力端 子４５゜４７及び４８からのデータ及びアドレス情報並びに富込み信号をバス・ システム３に転送する。ゲート４６の起動については、中間記１！装置の説明に 関連して説明されよう。

第３図は、中間記憶Ｗ！ｉ置を示し、この装置は補助記憶１ｍ！４９を含む。後 者は、端子３３〜３６を経由して転送されるデータ情報並びに読取りアドレスお よび書込みアドレスの中間記憶用の例を含み、各列は走査装置５０の援用によっ て寵込み、読取り及び消去のために選択される。関連する命令順序が最終的に実 行されるときに、いかにして補助記憶装置が消去されるかについては、後程説明 する。

第５０Ｒゲート５１から送られる走査パルスの前縁が走査装置をゼロにセットす る。補助記憶装置の列へのアクセスはステッピング・パルスの前縁によって行わ れ、このステッピング・パルスはステッピング発生装置５２によって発生され、 起動されたステッピングＡＮＤゲート５３を経由して走査装置のステッピング端 子５４へ転送される。ステッピング・パルスは読取り起動端子５５へも送られ、 その結果、その列の内容が一時に１つずつ読み取られる。

第３図による中間記憶１ｉｉｔは第１ＮＯＲゲート５６を含み、このゲートの入 力は補助記憶装置の書込みビット位１５７及び読取りビット位ｒ；！１５８に中 間記憶された書込みマーキング及び読取りマーキングを受け取るように適合し、 その否定出力を停止ＯＲゲート５９を経由してステッピングＡＮＤゲート５３の 否定入力に及び第３及び第４ＡＮＤｔ／Ｉｒａゲート６０及び６１の各第１人力 に接続され、これらのｌ１１１１ＩＩゲートの出力はＯＲゲート５１に接続され ている。ＩＩＪ御ゲート６０の第２人力は第５ＡＮＤゲート６２に接続され、後 者の第１人力は上述の識別信号入力３１に接続され及び第２人力は第１１ＪＩＤ Ｉ子６３を経由して上述の第１ＯＲゲート２３の出力に接続されている。

したがって、走査パルスは、第２順序を実行しているデータ処理１ｉｌｌ内に含 まれている中間記憶装置内においてのみ発生される。走査動作は、読取り命令又 は書込み命令の選択の際に命令される。ステッピングの停止は、占領されていな い、すなわち、書込みマーク付は又は読取りマーク付けのいずれもされていない 列が読み取られるときに行われる。走査を開始させる条件は、先行のステッピン グが停止されているということである。

第１ＮＯＲゲート５６は、書込みＯＲゲート６４を経由して走査ＩＩ！の書込み 起動人力６５に接続されている。

アドレスＡ３及びデータＤ３／１に関連する書込み命令並びにアドレスＡ４に関 連する読取り命令は、主記憶装置に送られる第２順序の第１及び第２命令を構成 し、これらの命令は、説明したように、補助記憶装置の第１及び第２列内に中間 記憶され、これらの列はそのビット位Ｈ５７及び５８を有し、これらのピット位 置はそれぞれの記に先立ってゼロにセットされていたと、仮定する。

制御ゲート６１はその第２人力を第５制御ゲー１−６６に接続され、後者はその 第１人力を上述の第１識別入力１６に接続され、及びその第２人力を第１バス端 子６７を経由してバス・システムの書込み信号転送回線９に接続されている。走 査動作は、したがって、第１順序に関連するｍ込み命令の選択の際にも、第２順 序を実行している中間記憶装置に対して命令される。ステッピング発生装置１５ ２のタイミング周波数は、制御ゲート６２と６６を経由して命令される全走査動 作がその実施される時間を有するように、命令選択速度に対して充分に高いと仮 定する。

中間記憶装置は第１比較回路６８を含み、この比較回路の出力は端子３６を経由 して命令記憶装置１７から得られるアドレスと走査動作中に補助記憶装置アドレ ス・ビット位！！６９から読み取られるアドレスの１つとの間に相似性があると き起動される。第７ＡＮＤゲート７０はその出力を停止ＯＲゲート５９に接続さ れ、その第１人力を第１比較回路６８の出力に接続され、及びその第２人力を補 助記憶装置の書込みピット位置５７に中間記憶されている書込みマーキングを受 け取るように配設されている。したがって、もし命令記１！装置から選択された 読取りアドレス又は書込みアドレスが中間記憶アドレスと合致すれば走査動作が 停止されることが行われる。

寵込みＯＲゲート６４はその第２人力を第８制御ＡＮＤゲート７１の出力に接続 され、後者の第１人力は第１比較回路に接続され、その第２及び第３人力はそれ ぞれ補助記憶装置の書込みビット位Ｉ！５７に中間記憶された書込みマーキング 及び端子３４を経由して命令記憶装置１７から選択された書込みマーキングを受 け取る。

もし命令記憶Ｖｉ置から選択されたアドレス、例えば、Ａ３が中間記憶書込みア ドレスと合致すれば、選択書込みアドレスにより走査が停止されている所の補助 記憶装置内の列は更新され、したがって、この更新の後に、例えば、補助記憶装 置の第１列がデータ情報Ｄ３／２を補助記憶装置のデータビット位＠７２に中間 記憶する。

制御ゲート７０はその出力を第９　Ａ　Ｎ　Ｄ　ＩＩＩ　￥ｌＪゲート７３の１ つの入力に接続され、後者はその第２人力に端子３３を経由して命令記憶装置ｉ １７から選択された読取りマーキングを受け取り、ゲート７３の出力は上述のカ テゴリ信号出力４２を構成し、この出力は、したがって、補助記憶装置の第２列 内のアドレスＡ４の中間記憶と関連して２道“Ｏ″′を上述の制御ゲート４１及 びゲート４２に転送している。アドレスＡ４を持った読取り命令の選択は、アド レスＡ３及びＡ４以外のアドレスを持った数個の命令（第３図には示されていな い）の選択の後に１回目が繰り返されると、仮定する。この１回目に繰り返され る選択はカテゴリ信号出力４２に２進“１″を生じかつ第１比較回路６８によっ て決定されるアドレス相似性による走査停止を結果することはない、それゆえ、 １回目に繰り返される読取り命令は２回目にはビット位ｌｌ５７及び５８が予め ｏ″にセットされた所の列に中間記憶されるということが行われる。ｇＱ連する アドレスＡｘを有する第２順序の読取り命令は、もしこれらのアドレスが同じア ドレスＡＸが書込み命令の選択と関連して第２順序に出現する以前に選択される ならば、“第１カテゴリ命令”と呼ばれる。

アドレスＡ４及びデータＤ４に関連した書込み命令は、１回目に繰り返される上 述の命令の選択の後かつアドレスＡ３及びＡ４以外のアドレスを持った数個の命 令（第３図には示されていない）の選択の後に選択されると、仮定する。この書 込み命令は、予め占領されていない列に中間記憶されることが行われる。アドレ スＡ４に関連する読取り命令の選択は、アドレスＡ４を持った上述の書込み命令 の選択の後に、２回目を繰り返されると、さらに、仮定する。アドレスＡ４を持 った中間記憶書込み命令の読取りに関連して走査停止が行われる。更新は行われ ず、すなわち、ビット位１ｉ５７における書込みマーキングは保持されかつピッ ト位置５８においては読取りマーキングが実施されないで、２道″１″がカテゴ リ信号出力４２に得られ、これによって２回目を繰り返されるアドレスＡ４に関 連する読取り命令が第２カテゴリ命令として命名される。したがって、補助記憶 装置は第２カテゴリ命令を含まず、しかしながら、その選択の結果、第２図に示 されたｌｌ１ｔ！Ｉｌゲート４１がバス・システム３への命令転送を停止しかつ 記憶装置のデータ・ピット位置７２から関連する走査停止に応じて読み取られた データ情報、例えば、Ｄ４が第２図に示されたゲート４３及び４４を経由してデ ータ処理装置へ転送される。

中間記憶装置は第２比較回路７４を含み、後者の出力はアドレス・バス８から第 ２バス端子７５を経由して得られたアドレスと走査動作中に補助記憶Ｖｉ置のア ドレス・ピット位置６９から読み取られたアドレスの１つとの間の相似性の際に 起動される。第２比較回路は第１０ＡＮＤ制御ゲート７６の第１人力に接続され 、後者の第２人力は上述の制御ゲート６６にｉ続され、第３人力は補助記憶装置 のピット位置５８に中間記憶されている読取りマーキングを受け取り、及びその 出力は上述の再開始信号出力２７を構成すると共に消去ＯＲゲート７７に接続さ れている。第２図に示されたＯＲゲート２６は、起動された制御ゲート７６から 再開始信号を受け取る。

走査装置１５０は、起動された消去ＯＲゲート７７から消去命令パルスを受け取 り、このパルスによって補助記憶装置に中間記憶されている全アドレス情報が、 直ちに取り洒される。

もし中間記憶第１カテゴリ読取り命令に出会い、ここでこの命令に関連するアド レスが第１順序の実行中に選択される書込み命令にｒ！Ａ達するアドレスと合致 するならば、補助記憶装置の消去及び第２順序の実行の再開始が実施される。消 去が必要とされるのは、関連するデータ処理装置が、出会った第１カテゴリ命令 により、主記憶装置からデータ情報を受け鼓っているが、この情報は、もし注意 を終始一貫して前以て決定された順位付けに払っていたとしたならば、すなわち 、第１及び第２順序における命令が並列に選択されていなかったとしたならば、 主記憶装置が受け取っていなかったものだからである。

中間記ｔＩ！装置は第２ＮＯＲゲート７８を含み、後者はその入力を上述の識別 信号入力１６及び３１に接続され、その否定入力をＯＲゲート５１に接続されて いる。第１及び第２順序が終端されると、この結果、走査動作が命令される、も つともこの走査は第１順序を実行したデータ処理装置に含まれる中間記憶装置に は何の結果も及ぼすことはない、ＮＯＲゲート７８の出力は第１１ＡＮＤゲート ７９の第１出力に接続され、後者の第２人力は補助記憶装置のピット位＠５７に 中間記憶されている書込みマーキングを受け取り、ゲート７９の出力は第２１１ ｍ端子８０を経由して上述のゲート４６に接続されている。

ＮＯＲゲート７８によって開始される走査動作の結果、補助記憶装置内に中間記 憶されている全書込み命令が端子４５．４７及び４８、ゲート４６および３８、 及びバス・システム３を経由して主記憶装置１に転送されることが行われる。

最後に、第３図による中門記憶装置は第１２ＡＮＤゲート８１を有し、その入力 はＮＯＲゲート５６及び７８に接続され、その出力はＯＲゲート７７に接続され ている。ＮＯＲゲート７８による走査動作が開始させられると、消去命令パルス が発せられる。

総合的な効果として、中間記憶装置の援用によって、第１及び第２両順序の実行 が初期的には並列に実施されるように順位付けされていたにもかかわらずこれら 第１及び第２順序が前以て決定された順序付けにおいて故障なく最終的に実行さ れるということが達成される。

国際調査報告

Claims (2)

【特許請求の範囲】
1. １．前以て決定された順位付けにおいて２つの命令順序を実行する方法において 、前記実行は、それぞれの主記憶場所アドレスによつてアクセス可能な複数の前 記主記憶場所の１つに記憶されているデータ情報の検索のために各読取り命令が 該命令の読取りアドレスを有する前記読取り命令の選択と、書込みアドレスによ つてアクセス可能な主記憶場所へデータ情報を転送するために各書込み命令が該 命令の書込みアドレスと前記データを有する前記書込み命令の選択と、前記順位 付けによる第１順序の実行に関連して得られるデータ情報に独立に前以て保証さ れないような前記順位付けによる第２順序の実行に関連して使用されるデータ情 報とを含む前記方法であつて、 ａ）前記順位付けにかかわらず並列に前記両順序における命令を実行するステツ プと、 ｂ）もしデータ情報が第２順序書込み命令の実行によつて得られるならば、第１ 順序の実行中は、前記データ情報の主記憶装置への転送を禁止するステツプと、 ｃ）第２順序の実行中に選択される書込み命令から得られる書込みアドレスとデ ータ情報を中間記憶するステップと、 ｄ）もし読取りアドレスが第２順序書込み命令に関連して予め選択されていない ならば、第２順序の実行中に選択される読取り命令により前記読取りアドレスと して得られるアドレスを中間記憶するステツプと、ｅ）第２順序の実行中に選択 される読取りアドレスと中間記憶された書込みアドレスとの間の第１比較を実施 するステツプと、 ｆ）読取りアドレスと書込みアドレスとの間の前記第１比較の援用によつて決定 された相似性により、前記読取りアドレスの援用によってアクセス可能な主記憶 場所からのデータ情報の検索を禁止し、かつ前記検索の代わりに前記書込みアド レスに関連する中間記憶された情報を読み取るステツプと、 ９）中間記憶された読取りアドレスと第１順序書込み命令の実行により得られる 書込みアドレスの各々との間の第２比較を実施するステツプと、 ｈ）もしアドレス間相似性が前記第２比較によつて決定されるならば、第２順序 の実行を再開始するステツプと、ｉ）第１順序が終端されると、中間記憶された 書込みアドレスの援用によって中間記憶されたデータ情報を前記書込みアドレス によつてアクセス可能な主記憶場所へ転送するステツプとを、 包含することを特徴とする前記方法。
2. ２．請求の範囲第１項記載の方法により、前以て決定された順位付けにむける２ つの命令順序を実行する装置において、前記順位付けによる前記第１順序の実行 を開始させる第１開始回路（１３，２５，２８）と前記順位付けによる第１順序 と第２順序をそれぞれ記憶するそれそれ第１及び第２命令記憶回路（４）を具備 し、記憶命令を一時に１つずつ選択するために、前記命令記憶回路はバス・シス テム（３）を経由して主記憶装置（１，１１）に接続され、前記主記憶装置は第 ２順序の実行に関連して、前記命令記憶装置内の読取り／書込みアドレス・ビツ ト位置（１９，２０，２１）から選択される読取り／書込みアドレスの援用によ つてデータ情報の読取り／書込みに対しアクセス可能な主記憶場所を有し、第１ 順序の実行に関連して得られたデータ情報から独立に前以て保証されないような データ情報が使用される前記２つの命令を実行する装置であつて、 ａ）前記第１開始回路に接続されている第１起動入力（１４）を備え、第２順序 を開始させる第２開始回路（１４，２５，２６）と、 ｂ）入力側及び出力側でそれぞれ前記第２命令記憶回路及び前記バス・システム に接続され、第２順序に含まれる書込み命令の選択により第１順序の実行中に起 動解除される第１命令転送回路（３７，３８，３９，４１）と、ｃ）前記第２命 令記憶回路に接続されている入力端子（３３−３６）を備え、第２順序の実行中 に選択される書込み命令により得られる書込みアドレスとデータ情報とを中間記 憶するデータ・ビツト位置７２と書込みアドレス・ビツト位置（５７，６９）と 、もし読取りアドレスが第２順序書込み命令の実行に関連して選択されていない ならは、第２順序の実行中に選択される読取り命令により前記読取りアドレスと して得られるアドレスを中間記憶する読取りアドレス・ヒット位置（５８，６９ ）とを含む補助記憶装置（４９，５０）と、ｄ）前記第２命令記憶回路の読取り アドレス・ビツト位置（１９，２０）に接続されている第１比較端子と、前記補 助記憶装置の前記書込みアドレス・ビツト位置（５７，６９）に接続されている 第２比較端子とを備えるスイツチング比較回路（６８，７０，７３）であつて、 前記スイツチング比較回路の出力は前記比較端子へ受け取られるアドレス間の相 連と相似性によりそれぞれ第１及び第２論理スイツチング信号を送る前記スイツ チング比較回路と、 ｅ）前記スイツチング比較回路によつて受け取られる読取りアドレスの援用によ つてアクセス可能な主記憶場所からのデータ情報を、前記第１スイツチング信号 状態によつて検索し、かつ前記スイツチング回路によつて受け取られる書込み命 令に関連するデータ情報を前記補助記憶装置から、前記第２スイツチング信号状 態によつて、検索するために、前記バス・システムに接続されている第１データ 入力と、前記補助記憶装置のデータ・ビツト位置（７２）に接続されている第２ データ入力と、前記スイツチング比較回路の出力に接続されている制御入力とを 備えるデータ・スイツチ（３７，３８，３９，４１，４４）と、 ｆ）第１順序の実行中に選択される書込みアドレスを受け取る第１比較端子（１ ６，７５）と、前記補助記憶装置の前記読取りアドレス・ビツト位置（５８，６ ９）に接続されている第２比較端子と、前記第２開始回路の第２起動入力に接続 され、かつ比較基準端子に受け取られるアドレス間の合致の際に起動される出力 とを有する比較基準回路（６６，７４，７６）と、 ｇ）前記補助記憶装置の前記データ・ビツト位置（７２）と書込みアドレス・ビ ツト位置（５７，６９）とバス・システム（３）とにそれぞれ接続されている入 力側と出力側とを備え、第１順序の実行が終端されると起動される第２命令転送 回路（５７，６９）と、を包含することを特徴とする前記２つの命令を実行する 装置。