JPH01283872A - Ｍｉｓ型半導体装置の製造方法 - Google Patents
Ｍｉｓ型半導体装置の製造方法Info
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- JPH01283872A JPH01283872A JP11302388A JP11302388A JPH01283872A JP H01283872 A JPH01283872 A JP H01283872A JP 11302388 A JP11302388 A JP 11302388A JP 11302388 A JP11302388 A JP 11302388A JP H01283872 A JPH01283872 A JP H01283872A
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Landscapes
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＩＳ型半導体装置、特に高耐圧ＭＩＳ型半
導体素子の製造方法に関するものである。
導体素子の製造方法に関するものである。
従来のＭＩＳ型半導体装置のゲート酸化膜は半導体基板
の熱酸化により基板表面に形成していた。
の熱酸化により基板表面に形成していた。
例えば乾燥酸素、もしくは水蒸気など雰囲気において必
要とする膜厚に成長する時間だけ、半導体基板を熱処理
して形成していた。
要とする膜厚に成長する時間だけ、半導体基板を熱処理
して形成していた。
高耐圧素子のようにゲート電極に高電位が印加される場
合には酸化膜の絶縁破壊電圧を高く設定するために酸化
膜を厚く形成する必要がある。従って、前述の従来技術
では膜厚をおおきくするために長時間の熱酸化を行なわ
なければならない。
合には酸化膜の絶縁破壊電圧を高く設定するために酸化
膜を厚く形成する必要がある。従って、前述の従来技術
では膜厚をおおきくするために長時間の熱酸化を行なわ
なければならない。
例えばゲートに５ｖの電圧が印加される素子ならば６０
０人程人程ゲート膜が必要となり、これを形成するなめ
に例えば、水蒸気雰囲気中、８５０℃で６０分の熱処理
をおこなう、ところがゲートに６０Ｖの電圧が印加され
る素子なら３０００人程度０ゲート膜が必要となり、゛
水蒸気雰囲気中、９００℃で４時間もの熱処理が必要と
なる。長時間の熱酸化をおこなうと酸化膜の欠陥密度が
増加してゆく傾向にあり素子の信頼性上問題となる。
０人程人程ゲート膜が必要となり、これを形成するなめ
に例えば、水蒸気雰囲気中、８５０℃で６０分の熱処理
をおこなう、ところがゲートに６０Ｖの電圧が印加され
る素子なら３０００人程度０ゲート膜が必要となり、゛
水蒸気雰囲気中、９００℃で４時間もの熱処理が必要と
なる。長時間の熱酸化をおこなうと酸化膜の欠陥密度が
増加してゆく傾向にあり素子の信頼性上問題となる。
さらに長時間の熱酸化を行なうことはトランジスタ特性
に対してばらつきをあたえる要因を拡大させることにな
りプロセス管理上の問題となるばかつか、スループット
の低下にもつながる。
に対してばらつきをあたえる要因を拡大させることにな
りプロセス管理上の問題となるばかつか、スループット
の低下にもつながる。
本発明はこのような問題点を解決するためにもので、そ
の目的とするところは、高耐圧化が可能で、高信頼性の
ＭＩＳ型半導体装置を提供することにある。
の目的とするところは、高耐圧化が可能で、高信頼性の
ＭＩＳ型半導体装置を提供することにある。
本発明のＭＩＳ型半導体装置は、半導体基板の熱酸化膜
と化学的気相成長法を組み合わせてゲート膜を形成して
いることを特徴とする。
と化学的気相成長法を組み合わせてゲート膜を形成して
いることを特徴とする。
第１図は、本発明のＭＩＳ型半導体装置の実施例に於け
る断面図である。１０１は例えばシリコン基板である。
る断面図である。１０１は例えばシリコン基板である。
１０２は素子分離用の酸化膜であり、ここではＬ ＯＣ
ＯＳ ｆＡ造をとっているがブレーナ構造でもよい、１
０３．１０８は本発明の主旨によるゲート酸化膜であり
基板の熱酸化膜と化学的気相成長法により形成している
０例えば、まず水蒸気雰囲気中、８５０℃で６０分間基
板を放置し、熱酸化膜を４００人形成する。しかるのち
に化学的気相成長法でジクロロシランと一酸化窒素ガス
を用いて減圧下、８００℃で酸化膜を所望の厚さになる
まで堆積する。化学的気相法により形成した酸化膜は熱
酸化法で形成した場合のように膜厚の増加にともなう欠
陥密度の増加は起こらない、しかるに酸化膜厚が増加し
ても酸化膜の絶縁破壊電圧に関して高い信頼性を確保で
きる。また基板と化学的気相成長法による酸化膜の間に
は基板の熱酸化膜が存在しているため、基板とゲート膜
の界面は安定しており表面電荷の発生を抑制できる。１
０４はゲート電極となる、例えば多結晶シリコンである
。１０５はソース及びドレインとなる拡散層である。１
０６は多結晶シリコン電極とアルミニウム電極とを分離
する層間絶縁膜であり、通常、化学的気相成長法゛で形
成したＰＳＧ膜などが使われる。１０７はアルミニュウ
ム配線電極である。
ＯＳ ｆＡ造をとっているがブレーナ構造でもよい、１
０３．１０８は本発明の主旨によるゲート酸化膜であり
基板の熱酸化膜と化学的気相成長法により形成している
０例えば、まず水蒸気雰囲気中、８５０℃で６０分間基
板を放置し、熱酸化膜を４００人形成する。しかるのち
に化学的気相成長法でジクロロシランと一酸化窒素ガス
を用いて減圧下、８００℃で酸化膜を所望の厚さになる
まで堆積する。化学的気相法により形成した酸化膜は熱
酸化法で形成した場合のように膜厚の増加にともなう欠
陥密度の増加は起こらない、しかるに酸化膜厚が増加し
ても酸化膜の絶縁破壊電圧に関して高い信頼性を確保で
きる。また基板と化学的気相成長法による酸化膜の間に
は基板の熱酸化膜が存在しているため、基板とゲート膜
の界面は安定しており表面電荷の発生を抑制できる。１
０４はゲート電極となる、例えば多結晶シリコンである
。１０５はソース及びドレインとなる拡散層である。１
０６は多結晶シリコン電極とアルミニウム電極とを分離
する層間絶縁膜であり、通常、化学的気相成長法゛で形
成したＰＳＧ膜などが使われる。１０７はアルミニュウ
ム配線電極である。
以上述べたように本発明によれば、熱酸化膜と化学的気
相成長法によりゲート膜を形成しているため、膜の欠陥
密度を最小限に抑制した高信頼性のＭＩＳ型半導体素子
が形成できる。また８００℃程度で化学的気相成長を行
なうため膜厚を自由に設定しても素子に与える影響は少
ない。
相成長法によりゲート膜を形成しているため、膜の欠陥
密度を最小限に抑制した高信頼性のＭＩＳ型半導体素子
が形成できる。また８００℃程度で化学的気相成長を行
なうため膜厚を自由に設定しても素子に与える影響は少
ない。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図である。 １０１・・・シリコン基板 １０２・・・ＬＯＣＯ３酸化膜 １０３・・・ゲート酸化膜（熱酸化により形成） １０４・ ・ ・ゲート電極 １０５・・・拡散層 １０６・・・層間絶縁膜 １０７・・・アルミニュウム配線 １０８・・・ゲート酸化膜（化学的気相成長法により形
成） 以上 悴１ 口
面図である。 １０１・・・シリコン基板 １０２・・・ＬＯＣＯ３酸化膜 １０３・・・ゲート酸化膜（熱酸化により形成） １０４・ ・ ・ゲート電極 １０５・・・拡散層 １０６・・・層間絶縁膜 １０７・・・アルミニュウム配線 １０８・・・ゲート酸化膜（化学的気相成長法により形
成） 以上 悴１ 口
Claims (1)
- 半導体基板上に形成されたＭＩＳ型半導体装置の製造
方法において、少なくとも半導体基板の熱酸化膜と化学
的気相成長法による酸化膜によつてゲート膜を形成して
いることを特徴とするＭＩＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302388A JPH01283872A (ja) | 1988-05-10 | 1988-05-10 | Ｍｉｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11302388A JPH01283872A (ja) | 1988-05-10 | 1988-05-10 | Ｍｉｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01283872A true JPH01283872A (ja) | 1989-11-15 |
Family
ID=14601504
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11302388A Pending JPH01283872A (ja) | 1988-05-10 | 1988-05-10 | Ｍｉｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01283872A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521748A (ja) * | 1991-07-17 | 1993-01-29 | Sharp Corp | 半導体装置の絶縁膜の製造方法 |
| US5966594A (en) * | 1993-07-27 | 1999-10-12 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7119406B2 (en) | 1997-12-09 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| JP2007208297A (ja) * | 2007-05-09 | 2007-08-16 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| JP2007281494A (ja) * | 2007-05-09 | 2007-10-25 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1988
- 1988-05-10 JP JP11302388A patent/JPH01283872A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0521748A (ja) * | 1991-07-17 | 1993-01-29 | Sharp Corp | 半導体装置の絶縁膜の製造方法 |
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| US6210997B1 (en) | 1993-07-27 | 2001-04-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US6465284B2 (en) | 1993-07-27 | 2002-10-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| US7119406B2 (en) | 1997-12-09 | 2006-10-10 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7268401B2 (en) | 1997-12-09 | 2007-09-11 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7402873B2 (en) | 1997-12-09 | 2008-07-22 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| US7550809B2 (en) | 1997-12-09 | 2009-06-23 | Renesas Technology Corp. | Semiconductor integrated circuit device having deposited layer for gate insulation |
| JP2007208297A (ja) * | 2007-05-09 | 2007-08-16 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| JP2007281494A (ja) * | 2007-05-09 | 2007-10-25 | Renesas Technology Corp | 半導体集積回路装置及びその製造方法 |
| JP2011228718A (ja) * | 2011-05-23 | 2011-11-10 | Renesas Electronics Corp | 半導体集積回路装置 |
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