JPH01283861A - 集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野〕 本発明はとくにＢｉＶＯ４形ないしはＢＩＣＭＯ３形の
集積回路装置の中に組み込むに適する集積回路装置内組
込キャパシタに関する。

〔従来の技術〕

集積回路に組み込まれるトランジスタ、ダイオード、抵
抗などの基本回路要素の中に本発明の対象であるキャパ
シタないしはコンデンサがあり、このキャパシタはほか
の回路要素と較べて必要とされる静電容量値の範囲が比
較的広く、かつチップ面積を取りやすい点から、ほかの
回路要素よりも集積回路装置内に組み込みにくい回路要
素であって、特性面でもその静電容量値に電圧依存性が
出やすいなどの厄介な固有の問題を抱えている。

第３図および第４図は、集積回路装置への組み込み用に
従来から用いられている代表的なキャパシタの構成を示
すものである。

第３図に示されたキャパシタは、おもにバイポーラ形の
集積回路への組み込み用である。このキャパシタが組み
込まれる半導体領域３は、ｐ形の基板１の表面にあらか
じめ拡散された強いｎ形の埋込層２の上に成長されたｎ
形のエピタキシャル層であって、このエピタキシャル層
の表面から強いｐ形で基板１に達するまで深く拡散され
た分離層４によって、基板１から電位的に接合分離され
た島状の領域として形成されている。

この半導体領域３にキャパシタを直接組み込むことも可
能ではあるが、多くの場合、その表面から図示のように
例えばｎ形層５を半導体領域３より高い不純物濃度で拡
散して置いて、その中にキャパシタを作り込む、キャパ
シタは、このｎ形層をいわば一方の電極として、その表
面上の酸化膜などの誘電体からなる絶縁膜２１を、さら
にその上に付けられたアルミ等の電極膜３１との間に挟
むことによって作り込まれる。キャパシタの一方の端子
は図示のようにこの電極膜３１から取られるが、他方の
端子用に接続膜４１が絶縁膜２１に明けた窓を通してｎ
形層５に導電接触するように被着されたアルミ等から、
電極膜３１と同時に形成される。よく知られているよう
に、このキャパシタの静電容量値は絶縁１ＩＩ２１の誘
電率と電極膜３１の面積に正比例し、絶縁膜２１の厚み
に反比例する。

第４図に示されたキャパシタは、おもにＭＯＳ形の集積
回路への組み込み用であって、上と同様に基板１から分
離層４によって接合分離されたｎ形の半導体領域３に、
ＭＯＳトランジスタ用のウェルと同時に比較的深く拡散
されたｐ形層６を一方の電極として作り込まれる。

このキャパシタ用の誘電体である絶縁１ｉｌＩ２２は、
ＭＯＳ）ランジスタ用のゲート酸化膜と同時に付けられ
たごく薄い酸化膜であって、キャパシタの他方の電極と
しての電極膜３２もＭＯＳ）ランジスタ用のゲートと同
時に形成された多結晶シリコン膜である。この例では、
前述のようにウェルと同時に拡散されたｐ形層６の不純
物濃度があまり高くないので、キャパシタの一方の端子
の接続用に不純物濃度の高い接続層７がｐ形で拡散され
る。

接続膜４１および４２は、別の絶縁膜２２に明けた窓を
通してこの接続層７および電極膜３２にそれぞれ導電接
触するように設けられ、それぞれがキャパシタの一方お
よび他方の端子とされる。

〔発明が解決しようとする課題〕

しかし、上述の従来のキャパシタはいずれもそれぞれ固
有の問題をもっている。まず、第３図の例では絶縁膜２
１をバイポーラ用の工程内で付けたので、その膜厚が比
較的大きくて１ｎ近くにもなり、このため所望の静電容
量値のキャパシタを組み込むのにかなり広いチップ面積
を要する。この点は第４図の従来例の方が有利で、ゲー
ト酸化膜を利用した絶縁膜２２の厚みが数百人程度と非
常に薄いので、キャパシタにＩｇ”あたり数１の静電容
量値を持たせることができ、第３図の場合と較べてキャ
パシタを作り込むに要するチップ面積を約１桁縮小でき
る。

ところが、この第４図のキャパシタにもそれに掛ける電
圧の方向が制約されやすい問題がある。

第４図にはそのキャパシタに掛ける電圧の望ましい方向
が正負の符号で示されている０図示のようにｐ形層６に
対して電極膜３２が負の電位になるように電圧を掛けた
場合は、この負の電位によってｐ形層６の表面に正の、
電荷が静電誘導されてもなんら問題はないが、逆に電極
膜３２の方に正の電位を掛けるとｐ形層６の表面に負の
電荷が誘導されるので、そのｐ形が打ち消されることに
なる。このため、ｐ形層６に対して電極膜３２にかかる
正の電圧がある限界を越えると、ｐ形層６の絶縁膜２２
と接する表面から内側に向けて空乏層が広がり始め、そ
のためにキャパシタの静電容量値がかなり急速に１桁程
度も落ちてしまう。

容易にわかるように、かかる現象は絶縁膜２２の厚みが
薄いほど、またｐ形層６の不純物濃度が低いほど顕著に
なるから、第４図の例のように絶縁ｍ２２が非常に薄く
、かつウェルと同時拡散されるｐ形層の不純物濃度もあ
まり高くないと、その電極膜３２に数Ｖ程度の負の電圧
が掛かっただけで静電容量値が減少してしまう。

第３図についても、キャパシタに掛ける電圧の望ましい
方向が正負の符号で示されており、この場合にはキャパ
シタの一方の電極がｎ形層５なので、前とは逆に電極膜
３１を正側にするのが望ましい、絶縁膜２１の厚みが第
４図の場合よりかなり大きいから、上述の問題はそれよ
り楽にはなるが、電極１！１３１に負の電圧を掛けてそ
の値を増して行くと、同様に静電容量値の減少が起こる
。このようにキャパシタに掛は得る電圧の方向や大きさ
に若干でも制約があると、その集積回路装置への組み込
みがやりづらくなり、また思いがけないときに静電容量
が減少すると、回路の誤動作が発生することにもなる。

本発明はかかる問題点を極力解消して、印加電圧の方向
や大きさに制約が少なく、集積回路に組み込む際にチッ
プ面積が小さくて済む、実用性の高いキャパシタを得る
ことを目的とする。

〔課題を解決するための手段〕

この目的は本発明によれば、集積回路装置への組み込み
用キャパシタを、集積回路装置の半導体基板から使用電
圧下で電位的に接合分離されｌχ１０１ｅ原子／ｃｊ以
上の高不純物濃度をもつ半導体領域と、この半導体領域
の表面上に設けられた０、１ｎ以下の厚みの薄い酸化シ
リコン膜からなる絶縁膜と、この絶縁膜上に半導体領域
と対向するように設けられた電極膜と、半導体領域およ
び電極膜にそれぞれ導電接触するように設けられた接続
膜とで構成することにより達成される。

以上のように構成された本発明によるキャパシタは、Ｂ
ｉＭＯ３ないしはＢＩＣＭＯＳ形の集積回路装置への組
み込みに最も好適である。この場合は、上記の薄い絶縁
膜にはＭＯＳトランジスタ用のゲート酸化膜を、電極膜
にはそのゲート用の多結晶シリコン膜を利用することが
できる。またこの際、上記の半導体領域を接合分離用の
分離層の拡散、ないしはバイポーラトランジスタ用のコ
レクタウオール層の拡散と同時に、それと同じ高い上記
の不純物濃度で拡散することにより、キャパシタの組み
込みのために拡散工程を増やす必要をなくすことができ
る。この半導体領域を分離層の拡散と同時に、従って深
く拡散する場合には、通常の接合分離用にエピタキシャ
ル層下に設けられる埋込層をも利用して、半導体領域を
基板の電位から接合分離するのが有利である。

〔作用〕

前述のように集積回路用キャパシタに不利な方向の電圧
が掛かっているとき、その静電容量値が急に変化する電
圧値は絶＆！膜の厚みとその一方の電極としての半導体
領域の不純物濃度値とに依存する。この依存性について
種々実験の結果、半導体領域の不純物濃度を上げて行く
と、予想どおり静電容量値の変化する電圧しきい値が上
がるが、不純物濃度がある程度以上になると、電圧がし
きい値に達した後の静電容量値の変化の程度が著しく少
なくなることがわかった。半導体領域の不純物濃度が低
いときには、この変化は急激で前述のように静電容量値
が１桁程度も下がるが、不純物濃度の高い範囲では正規
の値の５０〜６０％程度にしか落ちなくなる。

本発明はかかる知見に基づくもので、キャパシタの一方
の電極としての半導体領域の不純物濃度を前述の構成に
いうように１ｘｌＯ”原子７１以上にすることによって
、静電容量値に変化が生じる不利な方向の電圧のしきい
値を上げるとともに、その変化の程度が従来よりずっと
少なくなるようにしたものである。これにより、キャパ
シタの性能は大幅に改善されるが、本発明ではさらに誘
電体膜としての絶縁膜に０．１ｎ以下の厚みの酸化シリ
コン膜を用いることにより、その集積回路装置への組み
込みに要するチップ面積を減少させてその実用性を高め
る。

以上の構成によって、キャパシタに印加する電圧の方向
や大きさに全く制約がなくなるわけではないが、実用上
はとんど支障が出ない程度にこの制約を暖め、かつその
集積回路への組み込みに際して、チップ面積が充分小さ
くて済む実用性の高い集積回路装置への組込用キャパシ
タを得ることができる。

〔実施例〕

以下、第１図および第２図を参照しながら本発明の詳細
な説明する。これらの図に示されたキャパシタはＢｉＭ
Ｏ３形の集積回路装置への組み込み用で、その絶縁膜は
ＭＯＳ）ランジスタ用のゲート酸化膜を、電極膜はその
ゲート用の多結晶シリコン膜をそれぞれ利用して作り込
まれる。また、これらのいずれの実施例においても、通
例のようにｐ形の基板１の表面にまず埋込層２用に強い
ｎ形の拡散をした後に、ｎ形のエピタキシャルＦｉ３を
例えば数ｎの厚みに成長させ、さらに強いｐ形の分離層
４をその表面から基板ｌに達するまで深く拡散すること
により、エピタキシャルＪｌＩ３を基板ｌから接合分離
するものとする。

第１図の実施例は、分離層４の拡散と同時にキャパシタ
用の半導体領域１１を、それと同じ導電形および不純物
濃度でエピタキシャル層３内に作り込む例であって、こ
の半導体領域１１の表面部におけるこの例でのｐ形の不
純物濃度はＩＱＩ！原子／ｄ程度ないしはそれ以上とさ
れる。これ用の熱拡散工程は分離層４に対すると同時に
されるので、半導体領域１１はこれによりエピタキシャ
ル層３内に図示のようにｎ形の埋込層２の上面に達する
まで深く拡散される。しかし、このｐ形拡散がｎ形の埋
込層２に達した後はその中にはあまり深くは拡散せず、
図示のように半導体領域１１と埋込層２との間に接合が
形成される０通常のように、基板１は接地電位に置かれ
、半導体領域１１内に作り込まれるキャパシタは正側の
電位が掛かった状態で使用されるが、ｐ形の半導体領域
１１は図示のようにｎ形のエピタキシャル層３および埋
込層２によって囲まれ、これらによってｐ形の基板１お
よび分離層４から電位的に接合分離されている。

半導体領域１１の表面には、絶縁膜２０として前述のよ
うに０．１ｎ以下の通例の数百人の厚みのゲート酸化膜
が付けられ、その上に電極膜３０としてＭＯＳトランジ
スタのゲート形成と同時に多結晶シリコン膜が０．５ｎ
前後の厚みで設けられる。これによって、絶縁膜２０を
誘電体膜とし、半導体領域１１と電極膜３０を電極とす
る本発明によるキャパシタが構成される。この一方の電
極としての半導体領域１１に直接に接続膜４１を導電接
触させても差し支えはないが、この実施例では接続を完
全にするため、ｐ形の接続層１１ａが１０”・原子／Ｃ
４程度の高不純物濃度で０．５ｎ程度の深さに拡散され
る。この拡散は場合によりＭｏＳトランジスタの場合と
同様に、多結晶シリコン膜である電極膜３０をマスクと
してすることができる。絶縁膜２０および電極膜３０の
上には、別の絶縁膜２１として酸化膜が減圧ＣＶＤ法等
の手段で１ｎ程度の厚みで成長され、それに明けた窓を
介して接続膜４１および４２が、図示のように接続膜１
１ａおよび電極膜３０にそれぞれ導電接触するように設
けられ、キャパシタ用の１対の電極とされる。

第２図に示す実施例では、キャパシタを作り込むための
半導体領域１２が、横形のバイポーラトランジスタ等に
用いられるコレクタウオール層の拡散を利用して、それ
と同時にｎ形でエピタキシャル層３内に作り込まれる。

この場合には、図からもわかるように埋込層２は必ずし
も必要ではないが、この例ではバイポーラトランジスタ
の場合と同様にエピタキシャル層３の底にｎ形の埋込層
２があらかじめ設けられており、半導体領域１２はウオ
ール層の場合と同じくこの埋込層２の上面に達するよう
に深く拡散され、不純物濃度は例えばその表面部で１０
１６〜１０１？原子／ｄとされる。この半導体領域１２
に対する接続層１２ａも必ずしも必要ではないが、１０
８０原子／ｄの不純物濃度で０．５ｎ程度の深さに拡散
するのがよい、この第２図の実施例のほかの部分は、前
の実施例と同一でよいので説明を省略する。

以上のいずれの実施例においても、キャパシタの一方の
電極を構成する半導体領域１１ないしは１２の不純物濃
度が従来より高く採られているので、キャパシタに不利
な方向の電圧が掛かった場合にその静電容量が低下する
しきい値電圧が従来の数■から数十Ｖに同上され、かつ
従来は静電容量が約１桁低下していたのに対して、本発
明ではその低下の度合いを元の値の６０％までの低下に
留めることができる。

このように、本発明においてもキャパシタの電圧依存性
を完全になくすことはできないが、この依存性が始まる
しきい値が従来より高（なり、かつその度合いが従来よ
りずっと少なくなるので、実用上はキャパシタにかかる
電圧値やその方向を顧慮することなくキャパシタを集積
回路装置に組み込むことができ、とくに高い電圧が掛か
り得るキャパシタについてのみ、それに掛かる電圧の方
向に注意すればよい。

また、絶縁膜にその厚みが充分薄いものが用いられてい
るので、数ｆＦ／　、　”の静電容量を得ることができ
、集積回路装置の狭いチップ面積内にキャパシタを高密
度で作り込むことができる。

〔発明の効果〕

以上述べたとおり本発明においては、集積回路装置に組
み込むキャパシタを、集積回路装置の半導体基板から使
用電圧下で電位的に接合分離され１ｘｌＯ”原子／ｃｄ
以上の高不純物濃度をもつ半導体領域と、この半導体領
域の表面上に設けられた０、１μ以下の厚みの薄い酸化
シリコン膜からなる絶縁膜と、この絶縁膜上に半導体領
域と対向するように設けられた電極膜と、半導体領域お
よび電極膜にそれぞれ導電接触するように設けられた接
続膜とによって構成するようにしたので、キャパシタを
それに不利な方向に電圧が掛かった状態で使用しても、
その静電容量値が低下するしきい値が従来よりほぼ１桁
高く、かつその低下の度合いが従来よりずっと小さいキ
ャパシタを集積回路装置内に組み込むことが本発明によ
り可能になる。

また、本発明によるキャパシタは、そのチップ面積あた
りの静電容量値を前述のように高く採ることができるの
で、集積回路装置の貴重なチップ面積を有効に活用して
、キャパシタをそれに作り込むごとができる。さらには
、上述の実施例に述べたような本発明の有利な実施１！
樺を採用すれば、本発明によるキャパシタの組み込み工
程を、集積回路内のほかの回路要素の組み込み工程と共
通化して、最小の費用で集積回路装置を製作することが
できる。

かかる特長をもつ本発明によるキャパシタは、とくに８
１ＭＯ３ないしはＢ　ｉ　０ＭＯ３形の集積回路装置内
に組み込むに通し、本発明によりこの種の集積回路装置
の性能を向上するとともに、その合理化を一層進めるこ
とができる。

【図面の簡単な説明】

第１図および第２図が本発明に関し、それぞれ本発明の
異なる実施例の断面図である。第３図および第４図は従
来技術に関し、それぞれ異なる従来例の断面図である０
図において、 １：集積回路用半導体基板、２：埋込層、３：エピタキ
シャル層、４：分離層、５：キャパシタ用ｎ形層、６：
キヤパシタ用ｐ形層、７：ｐ形層用接続層、１１．１２
　：半導体領域、２０：絶縁膜ない＋７はゲート酸化膜
、２１：別の絶縁膜ないしは酸化膜、２２：ゲート酸化
膜、２３：酸化膜、３０〜３２；電極膜、４０〜４２：
接続膜、である。 第１図 第２図

Claims (1)

【特許請求の範囲】
1. 　集積回路装置の半導体基板から使用電圧下で電位的に
   接合分離され１ｘ１０＾１＾３原子／ｃｍ＾３以上の高
   不純物濃度をもつ半導体領域と、この半導体領域の表面
   上に設けられた０．１μｍ以下の厚みの薄い酸化シリコ
   ン膜からなる絶縁膜と、この絶縁膜上に半導体領域と対
   向するように設けられた電極膜と、半導体領域および電
   極膜にそれぞれ導電接触するように設けられた接続膜と
   を備えてなる集積回路装置内組込キャパシタ。