JPH06105761B2 - 集積回路装置の製造方法 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はとくにBiMOS形ないしはBiCMOS形の集積回路装
置の中に組み込むに適する集積回路装置内組込キャパシ
タの製造方法に関する。

〔従来の技術〕

集積回路に組み込まれるトランジスタ，ダイオード，抵
抗などの基本回路要素の中に本発明の対象であるキャパ
シタないしはコンデンサがあり、このキャパシタはほか
の回路要素と較べて必要とされる静電容量値の範囲が比
較的広く、かつチップ面積を取りやすい点から、ほかの
回路要素よりも集積回路装置内に組み込みにくい回路要
素であって、特性面でもその静電容量値に電圧依存性が
出やすいなどの厄介な固有の問題を抱えている。第３図
および第４図は、集積回路装置への組み込み用に従来か
ら用いられている代表的なキャパシタの構成を示すもの
である。

第３図に示すされたキャパシタは、おもにバイポーラ形
の集積回路への組み込み用である。このキャパシタが組
み込まれる半導体領域３は、ｐ形の基板１の表面にあら
かじめ拡散された強いｎ形の埋込層２の上に成長された
ｎ形のエピタキシャル層であって、このエピタキシャル
層の表面から強いｐ形で基板１に達するまで深く拡散さ
れた分離層４によって、基板１から電位的に接合分離さ
れた島状の領域として形成されている。

この半導体領域３にキャパシタを直接組み込むことも可
能ではあるが、多くの場合、その表面から図示のように
例えばｎ形層５を半導体領域３より高い不純物濃度で拡
散して置いて、その中にキャパシタを作り込む。キャパ
シタは、このｎ形層をいわば一方の電極として、その表
面上の酸化膜などの誘電体からなる絶縁膜21を、さらに
その上に付けられたアルミ等の電極膜31との間に挟むこ
とによって作り込まれる。キャパシタの一方の端子は図
示のようにこの電極膜31から取られるが、他方の端子用
の接続膜41が絶縁膜21に明けた窓を通してｎ形層５に導
電接触するように被着されたアルミ等から、電極膜31と
同時に形成される。よく知られているように、このキャ
パシタの静電容量値は絶縁膜21の誘電率と電極膜31の面
積に正比例し、絶縁膜21の厚みに反比例する。

第４図に示されたキャパシタは、おもにMOS形の集積回
路への組み込み用であって、上と同様に基板１から分離
層４によって接合分離されたｎ形の半導体領域３に、MO
Sトランジスタ用のウエルと同時に比較的深く拡散され
たｐ形層６を一方の電極として作り込まれる。

このキャパシタ用の誘電体である絶縁膜22は、MOSトラ
ンジスタ用のゲート酸化膜と同時に付けられたごく薄い
酸化膜であって、キャパシタの他方の電極としての電極
膜32もMOSトランジスタ用のゲートと同時に形成された
他結晶シリコン膜である。この例では、前述のようにウ
エルと同時に拡散されたｐ形層６の不純物濃度があまり
高くないので、キャパシタの一方の端子の接続用に不純
物濃度の高い接続層７がｐ形で拡散される。接続膜41お
よび42は、別の絶縁膜22に明けた窓を通してこの接続層
７および電極膜32にそれぞれ導電接触するように設けら
れ、それぞれキャパシタの一方および他方の端子とされ
る。

〔発明が解決しようとする課題〕

しかし、上述の従来のキャパシタはいずれもそれぞれ固
有の問題をもっている。まず、第３図の例では絶縁膜21
をバイポーラ用の工程内で付けたので、その膜厚が比較
的大きくて１μｍ近くにもなり、このため所望の静電容
量値のキャパシタを組み込むのにかなり広いチップ面積
を要する。この点は第４図の従来例の方が有利で、ゲー
ト酸化膜を利用した絶縁膜22の厚みが数百Å程度と非常
に薄いので、キャパシタに１μｍ^２あたり数fFの静電容
量値を持たせることができ、第３図の場合と較べてキャ
パシタを作り込むに要するチップ面積を約１桁縮小でき
る。

ところが、この第４図のキャパシタにもそれに掛ける電
圧の方向が制約されやすい問題がある。第４図にはその
キャパシタに掛ける電圧の望ましい方向が正負の符号で
示されている。図示のようにｐ形層６に対して電極膜32
が負の電位になるように電圧を掛けた場合は、この負の
電位によってｐ形層６の表面に正の電荷が静電誘導され
てもなんら問題はないが、逆に電極膜32の方に正の電位
を掛けるとｐ形層６の表面に負の電荷が誘導されるの
で、そのｐ形が打ち消されることになる。このため、ｐ
形層６に対して電極膜32にかかる正の電圧がある限界を
越えると、ｐ形層６の絶縁膜22と接する表面から内側に
向けて空乏層が広がり始め、そのためにキャパシタの静
電容量値がかなり急速に１桁程度も落ちてしまう。

容易にわかるように、かかる現象は絶縁膜22の厚みが薄
いほど，またｐ形層６の不純物濃度が低いほど顕著にな
るから、第４図の例のように絶縁膜22が非常に薄く、か
つウエルと同時拡散されるｐ形層の不純物濃度もあまり
高くないと、その電極膜32に数Ｖ程度の負の電圧が掛か
っただけで静電容量値が減少してしまう。

第３図についても、キャパシタに掛ける電圧の望ましい
方向が正負の符号で示されており、この場合にはキャパ
シタの一方の電極がｎ形層５なので、前とは逆に電極膜
引を正側にするのが望ましい。絶縁膜21の厚みが第４図
の場合よりかなり大きいから、上述の問題はそれより楽
にはなるが、電極膜31に負の電圧を掛けてその値を増し
て行くと、同様に静電容量値の減少が起こる。このよう
にキャパシタに掛け得る電圧の方向や大きさに若干でも
制約があると、その集積回路装置への組み込みがやりづ
らくなり、また思いがけないときに静電容量が減少する
と、回路の誤動作が発生することにもなる。

本発明はかかる問題点を極力解消して、印加電圧の方法
や大きさに制約が少なく、集積回路に組み込み際にチッ
プ面積が小さくて済む、実用性の高いキャパシタの製造
方法を提供することを目的とする。

〔課題を解決するための手段〕

この発明によれば、同一半導体基板上にバイポーラトラ
ンジスタ、MOSトランジスタなどとともにキャパシタを
形成する集積回路装置の製造方法において、少なくとも
接合分離用の分離層と同時に前記キャパシタ用の半導体
領域を形成し、前記MOSトランジスタのゲート絶縁膜の
形成と同時に前記キャパシタ用の誘電体膜としての絶縁
膜を形成することにより達成される。

〔作用〕

前述のように集積回路用キャパシタに不利な方向の電圧
が掛かっているとき、その静電容量値が急に変化する電
圧値は絶縁膜の厚みとその一方の電極としての半導体領
域の不純物濃度値とに依存する。この依存性について種
々実験の結果、半導体領域の不純物濃度を上げて行く
と、予想どおり静電容量値の変化する電圧しきい値が上
がるが、不純物濃度がある程度以上になると、電圧がし
きい値に達した後の静電容量値の変化の程度が著しく少
なくなることがわかった。半導体領域の不純物濃度が低
いときには、この変化は急激で前述のように静電容量値
が１桁程度も下がるが、不純物濃度の高い範囲では正規
の値の50〜60％程度にしか落ちなくなる。

本発明はかかる知見に基づき、不純物濃度がある程度以
上の値例えば１×10¹⁸原子／cm^-3以上を有する層である
ところの接合分離用の分離層と同時にキャパシタの一方
の電極としての半導体領域を形成し、MOSトランジスタ
の薄い絶縁膜例えば0.1μｍ以下のゲート絶縁膜と同時
に誘電体膜としての絶縁膜を形成する。

以上の構成によって、キャパシタに印加する電圧の方向
や大きさに全く制約がなくなるわけではないが、実用上
ほとんど支障が出ない程度にこの制約や緩め、かつその
集積回路への組み込みに際して、チップ面積が充分小さ
くて済む実用性の高い集積回路装置への組込用キャパシ
タを得ることができる。

〔実施例〕

以下、第１図及び第２図を参照しながら本発明の実施例
を説明する。これらの図に示されたキャパシタはBiMOS
形の集積回路装置への組み込み用で、その絶縁膜はMOS
トランジスタ用のゲート酸化膜を，電極膜はそのゲート
用の他結晶シリコン膜をそぞれ利用して作り込まれる。
また、これらのいずれの実施例においても、通例のよう
にｐ形の基板１の表面にまず埋込層２用に強いｎ形の拡
散をした後２、ｎ形のエピタキシャル層３を例えば数μ
ｍの厚みに成長させ、さらに強いｐ形の分離層４をその
表面から基板１に達するまで深く拡散することにより、
エピタキシャル層３を基板１から接合分離するものとす
る 第１図の実施例は、分離層４の拡散と同時にキャパシタ
用の半導体領域11を、それと同じ導電形および不純物濃
度でエピタキシャル層３内に作り込む例であって、この
半導体領域11の表面部におけるこの例でのｐ形の不純物
濃度は10¹⁹原子／cm³程度ないしはそれ以上とされる。
これ用の熱拡散工程は分離層４に対すると同時にされる
ので、半導体領域11はこれによりエピタキシャル層３内
に図示のようにｎ形の埋込層２の上面に達するまで深く
拡散される。しかし、このｐ形拡散がｎ形の埋込層２に
達した後はその中にはあまり深くは拡散せず、図示のよ
うに半導体領域11と埋込層２との間に接合が形成され
る。通常のように、基板１は接地電位に置かれ、半導体
領域11内に作り込まれるキャパシタは正側の電位が掛か
った状態で使用されるが、ｐ形の半導体領域11は図示の
ようにｎ形のエピタキシャル層３および埋込層２によっ
て囲まれ、これらによってｐ形の基板１および分離層４
から電位的に接合分離されている。

半導体領域11の表面には、絶縁膜20として前述のように
0.1μｍ以下の通例の数百Åの厚みのゲート酸化膜が付
けられ、その上に電極膜30としてMOSトランジスタのゲ
ート形成と同時に他結晶シリコン膜が0.5μｍ前後の厚
みで設けられる。これによって、絶縁膜20を誘電体膜と
し、半導体領域11と電極膜30を電極とする本発明による
キャパシタが構成される。この一方の電極としての半導
体領域11に直接に接続膜41を導電接触させても差し支え
はないが、この実施例では接続を完全にするため、ｐ形
の接続層11aが10²⁰原子／cm³程度の高不純物濃度で0.5
μｍ程度の深さに拡散される。この拡散は場合によりMO
Sトランジスタの場合と同様に、他結晶シリコン膜であ
る電極膜30をマスクとしてすることができる。絶縁膜20
および電極膜30の上には、別の絶縁膜21として酸化膜が
減圧CVD法等の手段で１μｍ程度の厚みで成長され、そ
れに明けた窓を介して接続膜41および42が、図示のよう
に接続膜11aおよび電極膜30にそれぞれ導電接触するよ
うに設けられ、キャパシタ用の１対の電極とされる。

第２図に示す実施例では、キャパシタを作り込むための
半導体領域12が、横形のバイポーラトランジスタ等に用
いられるコレクタウォール層の拡散を利用して、それと
同時にｎ形でエピタキシャル層３内に作り込まれる。こ
の場合には、図からもわかるように埋込層２は必ずしも
必要ではないが、この例ではバイポーラトランジスタの
場合と同様にエピタキシャル層３の底にｎ形の埋込層２
があらかじめ設けられており、半導体領域12はウォール
層の場合と同じくこの埋込層２の上面に達するように深
く拡散され、不純物濃度は例えばその表面部で10¹⁸〜10
¹⁹原子／cm³とされる。この半導体領域12に対する接続
層12aも必ずしも必要ではないが、10²⁰原子／cm³の不純
物濃度で0.5μｍ程度の深さに拡散するのがよい。この
第２図の実施例のほかの部分は、前の実施例と同一でよ
いので説明を省略する。

以上のいずれの実施例においても、キャパシタの一方の
電極を構成する半導体領域11ないしは12の不純物濃度が
従来より高く採られているので、キャパシタに不利な方
向の電圧が掛かった場合にその静電容量が低下するしき
い値電圧が従来の数Ｖから数十Ｖに向上され、かつ従来
は静電容量か約１桁低下していたのに対して、本発明で
はその低下の度合いを元の値の60％までの低下に留める
ことができる。

このように、本発明においてもキャパシタの電圧依存性
を完全になくすことはできないが、この依存性が始まる
しきい値が従来より高くなり、かつその度合いが従来よ
りずっと少なくなるので、実用上はキャパシタにかかる
電圧値やその方向を顧慮することなくキャパシタを集積
回路装置に組み込むことができ、とくに高い電圧が掛か
り得るキャパシタについてのみ、それに掛かる電圧の方
向に注意すればよい。

また、絶縁膜にその厚みが充分薄いものが用いられてい
るので、数fF/μｍ^２の静電容量を得ることができ、集
積回路装置の狭いチップ面積内にキャパシタを高密度で
作り込むことができる。

〔発明の効果〕

本発明、同一半導体基板上にバイポーラトランジスタ、
MOSトランジスタなどとともにキャパシタを形成する集
積回路装置の製造方法において、少なくとも接合分離用
の分離層と同時にキャパシタ用の半導体領域を形成し、
MOSトランジスタのゲート絶縁膜の形成と同時にキャパ
シタ用の誘電体膜としての絶縁膜を形成するようにした
ので、集積回路内のほかのトランジスタなどの回路要素
の組み込み工程と共通化でき、工程数を増加することな
く、印加電圧の方向や大きさに制約の少ない、専有面積
の小さいキャパシタを集積回路装置内に作製することが
できる。本発明によりこの種の集積回路装置の性能を向
上するとともに、その合理化を一層進めることができ
る。

【図面の簡単な説明】 第１図および第２図が本発明に関し、それぞれ本発明の
異なる実施例の断面図である。第３図および第４図は従
来技術に関し、それぞれ異なる従来例の断面図である。
図において、 1:集積回路用半導体基板、2:埋込層、3:エピタキシャル
層、4:分離層、5:キャパシタ用ｎ形層、6:キャパシタ用
ｐ形層、7:p形層用接続層、11,12:半導体領域、20:絶縁
膜ないしはゲート酸化膜、21:別の絶縁膜ないしは酸化
膜、22:ゲート酸化膜、23:酸化膜、30〜32:電極膜、40
〜42:接続膜、である。

Claims (1)

【特許請求の範囲】
1. 【請求項１】同一半導体基板上にバイポーラトランジス
   タ、MOSトランジスタなどとともにキャパシタを形成す
   る集積回路装置の製造方法において、少なくとも接合分
   離用の分離層と同時に前記キャパシタ用の半導体領域を
   形成し、前記MOSトランジスタのゲート絶縁膜の形成と
   同時に前記キャパシタ用の誘電体膜としての絶縁膜を形
   成することを特徴とする集積回路装置の製造方法。