JPH01235354A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は集積回路（ＩＣ）などの半導体装置に於いて、
多結晶シリコン（ポリＳｔ）導電体とＡＩ配線を接続す
る処理に関し、 Ｓｉのマイグレーションを確実に防止することを目的と
し、 ポリＳｉ層と二酸化珪素（Ｓｉｆり層の突き合わせ部を
含む領域に電掻窓を開け、窒化チタン（ＴｉＮ）等のバ
リヤ皮膜を堆積形成した後、ＲＩ８の如き異方性エツチ
ング法によって該バリヤ皮膜をエツチングし、再度バリ
ヤ皮膜を堆積形成し、更にその上にＡＩ配線層を堆積形
成する如く構成する。

この処理によって、ポリＳｉ体の側面のバリヤ皮膜の厚
みが確保される。

〔産業上の利用分野〕

本発明はポリＳｔ導電体パターンとＡＩ配線の接続に関
わり、特にＳｉ原子のマイグレーションを確実に防止す
るＡＩ配線接続法に関わる。パターニングされたポリＳ
ｉ導電体は、例えばポリＳ１抵抗体、バイポーラＴｒの
エミッタ領域延長部、各種素子のコンタクト電極引き出
し層などである。

近年、ＩＣの高密化に合わせてポリＳｉ抵抗なども小型
化しているが、それに接続するための電掻窓開けに新た
な問題が生している。

即ち、抵抗体への接続を確実にし、抵抗値の精度を確保
するためには、１掻接続面積を可能な限り大きくするこ
とが要求されるが、抵抗体が小型化しているため、第２
図に示すように、電極接続用の窓は抵抗体の幅を越えて
開けなければならない。第２図で、ｌはポリＳｉ抵抗体
、２はその周囲にあるＳｉ０ｇ膜であって、全面に被着
されたポリＳｉ層を選択酸化することにより、抵抗体と
５ｉＯｚｌＱが＋■補的に形成される０図示されていな
いが、全面はＣＶＤ酸化膜で覆われており、このＣＶＤ
酸化膜に電極窓６が開けられ、その形状は図示のように
、ポリＳｉ体から周囲の酸化膜にまたがるものとなる。

この種の開口処理はドライエツチングによるのが通常で
あり、ドライエツチングでは処理条件を適当にｉｌ？尺
することによって、５ｉＣｈのみをエツチングし、ポリ
３ｉはエツチングせずに残すことが出来る。しかしなが
ら、ポリＳｉを熱酸化した５ｉ（ｈとＣＶＤで形成した
Ｓｉｎｇを区別して、−方をエツチングし他方はエツチ
ングしない処理は不可能である。

ポリＳｉ抵抗体への接続を確実にするために、この窓開
けのエツチングは十分に行わなければならないが、その
終止点を見出す適当な方法がないので、過剰のエツチン
グは避けられない状況にある。

この問題とは別に、ＡＩ配線とＳｉ領域を直接接触させ
た構造では、Ｓｉ原子がＡｌ層中にマイグレートしてＳ
ｉ領域の形状が変化し、コンタクトが不良化するという
問題がある。このマイグレーションは、ＡＺ／Ｓｉ間に
適当なバリヤ膜を設ければ抑制し得るものであり、バリ
ヤ材料として高融点金属などが知られている。近年、Ｔ
ｉＮがこの種のバリヤ（Ａ料として優れていることが知
られ、多用されるに至っている。

〔従来の技術と発明が解決しようとする課題〕第３図（
ａ）に従来の電極形成工程の一部が模式的に示されてい
る。以下、第３図を参照しながら、従来技術の問題低を
説明するい 同図（δ）は選択エツチングによってポリＳｉ層をｉ！
沢酸酸化、ポリＳｉｌとＳｉＯ□２を形成した状態が示
されている。この上に上層被覆であるＣＶＤ５ｉＯオ層
が設けられるが、煩雑化を避けるため、以下の図面に於
いても省略される。３は下層絶縁層で、材料は例えばＣ
ＶＤ５ｉＯオである。

省略された上層被覆に、ポリＳｉ体にまたがる電極窓を
開けた時の５ｉＣｈ２の形状が第３図ｆｂｌに示される
。図示されていない上層被覆とそれに開けられた電極窓
は、第２図から容易に推測されるように、当業者には周
知の形状のものが想定されている。

今日のエツチング技術では、ポリＳｉをエツチングせず
、Ｓｉｎｇのみをエツチングすることは容易であるが、
ＣＶ　Ｄ　Ｓ　ｉ　Ｏｚと熱酸化ＳｉＯ□の被エツチン
グ速度は殆ど同しなので、ポリＳｉ表面が完全に露出し
た状態を得るためには、周囲のＳ　ｉ　Ｏｔが成る程度
エツチングされた状態になることは避けられない。

これにスパッタリングによりＴｉＮ皮膜４を被着すると
、該皮膜の被着性は良好ではないので、第３図（Ｃ１の
丸囲みの部分に示されるように、ポリＳｉ体の側面には
薄くしか被着しない。この上にＡＩ配線を設けると、Ｔ
ｉＮ皮膜の薄い部分はバリヤとしての（Ｓ軸性に乏しく
、接続不良を生じやすい。

これを避けるためＴｉＮ皮膜を全体に厚くするのは、コ
ンタクト抵抗を増すことになるので好ましくない。

本発明の目的は、ＴｉＮのような被覆性の劣る皮膜を使
用しても、３ｉマイグレーンヨンに対するバリヤとして
の効果を失うことのない電極接続法を従供することであ
る。

〔課題を解決するための手段〕

上記目的を達成するため、半導体装置の製造方法である
本発明の１捲接続工程では シリコン層と絶縁物面素の界面が基板表面に略平行な面
と交差する部分を含む前記シリコン層と前記絶縁物層の
限定された領域の表面の被覆層を除去し、 該被覆層除去部分を含む基板表面にシリコン原子の移動
を抑制する材料の皮ｎ９を破着した後、異方性エツチン
グによって前記抑制材料皮膜をエツチングし、 再度前記抑制材１４皮膜を堆積した後、ＡＪ層を堆積被
着する処理が行われる。

該処理は、実施例に即して言い喚えれば、ポリＳｉ層と
Ｓｉｎ、層の突き合わせ部を含むｇｌ域に電極窓を開け
、ＴｉＮ皮膜を堆積形成した後、ＲＩＥの如き異方性エ
ツチング法によって該ＴｉＮ皮膜をエツチングし、再度
ＴｉＮ皮膜を堆積形成し、更にその上にＡ！配線層を堆
積形成するものである。

〔作　用〕

最初のＴｉＮ皮膜を堆積形成した後ＲＩＥの如き異方性
エツチング法によって該皮膜をエツチングすると、基板
表面に平行な面は速やかにエツチングされるのに対し、
垂直成分の大きい面は見掛けのエツチング速度が小で、
あまりエツチングされない。そのためポリＳｉ体の一ヒ
面に破着したＴｉＮ皮膜が殆どエツチング除去されても
、側面に被着した皮膜は残っている。

この状態で再度ＴｉＮを堆積被着すると、ポリＳｉ体側
面には残っていた皮膜と合わせて厚いＴｉＮ皮膜が被着
することになる。その結果、核皮■々のバリヤとしての
信頼性が高くなり、ＡＩ配線に対する良好な接続電極が
実現する。

（実施例〕 第１図に本発明の実施例の工程が示されている。

以下、該図面を参照しながら、本発明を説明するが、図
では上層被覆であるＣ　Ｖ　Ｄ　Ｓ　ｉ　Ｏ２層が省略
されていることは既述した通りである。

第１図＋ａｌは、ポリＳｉ層の選択酸化によって、例え
ば抵抗であるポリＳｉｌとＳ　ｉ　ＯＺ　２を形成し、
選択エツチングによって上層被覆に電極窓を開けた状態
を示す。ここまでの処理は公知の工程と同じである。な
お、３は下層絶縁層である。

これにスパッタリングによってＴｉＮ皮膜４を堆積形成
する（同図（ｂ））。スパッタリングは通常の処理でよ
く、例えばＴｉＮ成型体をターゲットとして行われる。

この処理はポリＳｉの側面にＴｉＮを被着することが目
的であるから、上面の厚みに拘泥することなく、十分な
厚みに堆積する。

次いで、ＲＩＥによってポリＳｉ？５ｉＯｚの上に堆積
したＴｉＮをエツチング除去する。この異方性エツチン
グでは、既述したように基板面に平行な面は速やかにエ
ツチングされるので、第１図（Ｃ１に示されるように、
ポリＳｉの側面にＴｉＮが残される。この処理ではポリ
Ｓｉ上面のＴｉＮを完全に除去することは必要ではなく
、コンタクト抵抗を劣化させない程度の皮膜が残留して
いても差し支えない。

更に続けて、第１図（ｄ＋に示されるように、スパッタ
リングによって再度ＴｉＮ１１９を１０００〜３０００
人程度波着し、そ程度に配線層であるＡｌ５を堆積形成
する。ＡＩの堆積法は通常の方法、例えば蒸着法に依れ
ばよい。

上記実施例ではバリヤ材料としてＴｉＮを用いているが
、その他にＴｉＷなど公知の材料を用いて本発明を実施
することが可能である。

〔発明の効果〕

本発明の方法によれば、ポリＳｉ側面のバリヤ膜に十分
な厚みを持たせることが出来るので、信頼性の高い接′
ｆＩ？を電極が実現する。

【図面の簡単な説明】

第１図は本発明の工程を示す模式図、 第２図はポリＳｉ抵抗と電極窓の形状を示す図、第３図
は従来技術の問題点を示す図 であって、 図に於いて ｌはポリ５ｉ１ ２はＳｉＯい ３は下層絶縁層、 ４はＴｉＮ。 ５はＡＩ。 ６は電極窓 である。 ↓　↓　ｌ　↓　ｌ　ｌ　　ＲＩＥ 本発明の工程を示す模式図 第１図

Claims (1)

1. 【特許請求の範囲】 　シリコン層と絶縁物層素の界面が基板表面に略平行な
   面と交差する部分を含む前記シリコン層と前記絶縁物層
   の限定された領域の表面の被覆層を除去し、 該被覆層除去部分を含む基板表面にシリコン原子の移動
   を抑制する材料の皮膜を被着した後、異方性エッチング
   によって前記抑制材料皮膜をエッチングし、 再度前記抑制材料皮膜を堆積した後、Ａｌ層を堆積被着
   する工程を包含することを特徴とする半導体装置の製造
   方法。