JPH04199624A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH04199624A JPH04199624A JP33172090A JP33172090A JPH04199624A JP H04199624 A JPH04199624 A JP H04199624A JP 33172090 A JP33172090 A JP 33172090A JP 33172090 A JP33172090 A JP 33172090A JP H04199624 A JPH04199624 A JP H04199624A
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- Pending
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、半導体装置及びその製造方法に関するもので
ある。
ある。
［発明の概要］
本発明は少なくとも、Ａｕ、Ｃｕ、Ａｇ、Ｎｉ、Ｗ、Ｍ
ＯｌＲｕの一種類以上より構成される配線上に、Ｐｏｌ
ｙＳｉ、又はアモルファスＳｉの熱酸化膜が少なくとも
形成されていることを特徴とした半導体装置とその製造
方法であり、該配線上の熱酸化膜として密着性とステッ
プカバレッジを、飛躍的に向上させることが出来る。又
容量を低下させ、デバイススピードを向上させるもので
ある。
ＯｌＲｕの一種類以上より構成される配線上に、Ｐｏｌ
ｙＳｉ、又はアモルファスＳｉの熱酸化膜が少なくとも
形成されていることを特徴とした半導体装置とその製造
方法であり、該配線上の熱酸化膜として密着性とステッ
プカバレッジを、飛躍的に向上させることが出来る。又
容量を低下させ、デバイススピードを向上させるもので
ある。
［従来の技術］
第３図は、従来技術による半導体装置の概略図である。
図中３０１ ハ、半導体基板、３０２はＬＯｃ。
Ｓ、３０３はゲート膜、３０４は、ポリシリコン電極、
３０５は、低濃度拡散層、３０６はサイドウオール膜、
３０７は高濃度拡散層、３０８は、Ｔｉ５ｉｚ、３０９
はバリアメタル、３１０は、Ａｕメッキ配線である。Ａ
ｕメッキ配線である。
３０５は、低濃度拡散層、３０６はサイドウオール膜、
３０７は高濃度拡散層、３０８は、Ｔｉ５ｉｚ、３０９
はバリアメタル、３１０は、Ａｕメッキ配線である。Ａ
ｕメッキ配線である。
Ａｕメッキ上へはＣＶＤ酸化膜の密着性が非常に悪い為
にプラズマ窒化膜３１１を先ずデボし、続いてプラズマ
酸化膜３１２を形成する０次に５ＯＧ３１３をスピンコ
ードし、さらにプラズマ酸化膜３１４をデボする。ホー
ルエッチ後、バリアメタル３１５を形成し、Ａｕメッキ
第２層配線３１６を形成した後３１７のプラズマ窒化膜
を形成して完成する。
にプラズマ窒化膜３１１を先ずデボし、続いてプラズマ
酸化膜３１２を形成する０次に５ＯＧ３１３をスピンコ
ードし、さらにプラズマ酸化膜３１４をデボする。ホー
ルエッチ後、バリアメタル３１５を形成し、Ａｕメッキ
第２層配線３１６を形成した後３１７のプラズマ窒化膜
を形成して完成する。
〔発明が解決しようとする課題１
しかし、従来の半導体装置は、ブアズマ窒化膜を、Ａｕ
メッキ配線上に形成していたので、容量の増加につなが
り、デバイスのスピードに悪影響を及ぼしていた。さら
にカバレッジが十分でないので、ＳＯＧ留りに３１９の
クラックが発生したリパッシベーション膜のボイド３１
８が生じていた。
メッキ配線上に形成していたので、容量の増加につなが
り、デバイスのスピードに悪影響を及ぼしていた。さら
にカバレッジが十分でないので、ＳＯＧ留りに３１９の
クラックが発生したリパッシベーション膜のボイド３１
８が生じていた。
本発明はかかる課題を一掃し、信頼性の高い半導体装置
を提供するものである。
を提供するものである。
〔課題を解決するための手段１
本発明は、Ａｕ、Ｃｕ、Ｗ等の高融点配線上にＰｏｌｙ
Ｓｉ、又はアモルファスＳｉｎ！の熱酸化膜を形成する
ことにより、容量増加を伴わず、且つ、緻密でステップ
カバレッジの優れた層間膜と、パッシベーション膜を提
出するものである。
Ｓｉ、又はアモルファスＳｉｎ！の熱酸化膜を形成する
ことにより、容量増加を伴わず、且つ、緻密でステップ
カバレッジの優れた層間膜と、パッシベーション膜を提
出するものである。
［作 用］
配線上に形成されたＰｏｌｙＳｉ、又はアモルファスＳ
１は、非常に密着性とカバレッジが良く、該膜の熱酸化
膜は、緻密で、カバレッジもさらにスムーズとなり密着
性も良好である。
１は、非常に密着性とカバレッジが良く、該膜の熱酸化
膜は、緻密で、カバレッジもさらにスムーズとなり密着
性も良好である。
［実 施 例］
以下に本発明を実施例をもって説明していく。
１）第１図は、本発明半導体装置の概略図で、図中の１
０１〜１０９までは、従来の３０１〜３０９と同じ構成
である。Ａｕメッキ配線１１０を形成した後、Ｐｏｌｙ
Ｓｉ膜を１０００人６２５℃のＣＶＤでデボした後、８
５０℃ｗｅｔＭ化を行い、該ＰｏｌｙＳｉ膜を熱酸化し
約２０００人の熱酸化１１１１１１を得る。さらに５Ｏ
Ｇ１１．２をスピンコードし、７００℃アモール後、層
間の酸化１１１１１３を形成する。ホールエッチ後、第
２層目のバリアメタル１１４とＡｕメッキ配線１１５を
形成する１次に第１層と同じ条件でＰｏ ｌ ｙＳ ｉ
酸化膜１１６を形成後、パッシベーション膜１１７をデ
ボし完成する。
０１〜１０９までは、従来の３０１〜３０９と同じ構成
である。Ａｕメッキ配線１１０を形成した後、Ｐｏｌｙ
Ｓｉ膜を１０００人６２５℃のＣＶＤでデボした後、８
５０℃ｗｅｔＭ化を行い、該ＰｏｌｙＳｉ膜を熱酸化し
約２０００人の熱酸化１１１１１１を得る。さらに５Ｏ
Ｇ１１．２をスピンコードし、７００℃アモール後、層
間の酸化１１１１１３を形成する。ホールエッチ後、第
２層目のバリアメタル１１４とＡｕメッキ配線１１５を
形成する１次に第１層と同じ条件でＰｏ ｌ ｙＳ ｉ
酸化膜１１６を形成後、パッシベーション膜１１７をデ
ボし完成する。
実施例２
第２図は、別の本発明実施例の断面図である。
図中、２０１〜２０９までは、３０１〜３０９と同じ構
成である。２１０はＷ配線であり、次にアモルファスＳ
ｉ膜を５８０℃のＣｖＤで１５００人デボする。デボ中
の温度でＷの表面はアモルファスＳｉ層と反応してＷ
Ｓ ｉ ｘ層２１１が形成される。
成である。２１０はＷ配線であり、次にアモルファスＳ
ｉ膜を５８０℃のＣｖＤで１５００人デボする。デボ中
の温度でＷの表面はアモルファスＳｉ層と反応してＷ
Ｓ ｉ ｘ層２１１が形成される。
さらに８５０℃で熱酸化することにより残りのアモルフ
ァスＳｉが熱酸化膜２１２に変る０次にＢＰＳＧ膜２１
３を１μデボし８５０℃でリフローし、層間膜を完成す
る。ホールエッチ後、バリアメタル２１４を全面にデボ
後Ｗをブランケットデボし、エッチバックによりＶＩＡ
中のみにＷ２１５を残す。続いてＣｕメッキ配線２１６
を形成後、無電解Ａｕメッキ２１７を形成し、パッシベ
ーション膜２１８をつけて完成する。
ァスＳｉが熱酸化膜２１２に変る０次にＢＰＳＧ膜２１
３を１μデボし８５０℃でリフローし、層間膜を完成す
る。ホールエッチ後、バリアメタル２１４を全面にデボ
後Ｗをブランケットデボし、エッチバックによりＶＩＡ
中のみにＷ２１５を残す。続いてＣｕメッキ配線２１６
を形成後、無電解Ａｕメッキ２１７を形成し、パッシベ
ーション膜２１８をつけて完成する。
［イ乍 用１
本発明は、従来の窒化膜デボから一度ＰｏｌｙＳｉ又は
アモルファスＳｉ膜をデボした後、熱酸化することによ
り従来不可能だったＣＶＤ酸化膜の密着性を飛躍的に向
上させた。
アモルファスＳｉ膜をデボした後、熱酸化することによ
り従来不可能だったＣＶＤ酸化膜の密着性を飛躍的に向
上させた。
［発明の効果］
密着性とカバレッジの良い熱酸化膜を形成できたことに
より、誘電率の高い窒化膜から低い酸化膜に変えること
ができたので、ＲＣロスによるスピードダウンが防ぎ、
速度が向上した。
より、誘電率の高い窒化膜から低い酸化膜に変えること
ができたので、ＲＣロスによるスピードダウンが防ぎ、
速度が向上した。
さらに、緻密でカバレッジの良い眉間膜や、パッシベー
ション膜が形成できるのでトータルとして非常に高速で
高信頼性のプロセス、デバイスを供給できるものである
。又、実施例ではふれなかったＡｇ、Ｎｉ、Ｍｏ等も同
等の効果を有するのなら言うまでのまく、さらにその形
成方法もＣＶＤ、メッキ、スパッタでも同様の効果を現
わすものである。
ション膜が形成できるのでトータルとして非常に高速で
高信頼性のプロセス、デバイスを供給できるものである
。又、実施例ではふれなかったＡｇ、Ｎｉ、Ｍｏ等も同
等の効果を有するのなら言うまでのまく、さらにその形
成方法もＣＶＤ、メッキ、スパッタでも同様の効果を現
わすものである。
第１図は、本発明の半導体装置の一実施例を示した図で
ある。第２図は、本発明の別の実施例の断面図である。 第３図は、往来の半導体装置の断面図を示した。 １０１．２０１．３０１・・・半導体基板１０２．２０
２．３０２・・・ＬＯＣＯ５１０３，２０３，３０３・
・・ゲート膜１０４．２０４，３０４・ ・ ・ポリシ
リコン電極 １０５．２０５．３０５・・・低濃度拡散層１０６．２
０６．３０６・・・サイドウオール月莫 １０７．２０７．３０７ ・・高濃度拡散層１０８．２
０８．３０８ ・ ・ ＴｉＳｉ□１０９．２０９．
３０９・・・バリアメタル１１０．３１０・・・・・・
・Ａｕメッキ配線１１１ ・ ・ ・ ・ ・ ・
・ ・ ・ ・ ・ ＰｏｌｙＳｉ酸化膜 １１２．３１３・・ ・・・・５ＯＧ １１３・・・・・・・・・・・層間絶縁膜１１４．２１
４，３１５・・・バリアメタル１１５．３１６・・・・
・・・Ａｕメッキ配線１１６・・・・・・・・・・・Ｐ
ｏ ｌ ｙＳ ｉ酸化膜 １１７．２１８．３１７・・・パッシベーション膜 ２１０・・・・・ ・・・・・Ｗ配線 ２１１・・・・・・・・・・・Ｗ Ｓ １２層２１２・
・・・・・・・・・・アモルファスＳｉ酸化膜 ２１３・・・・・・・・・・・ＢＰＳＧ膜２１５・・・
・・・・・・・・Ｗ ２１６・・・・・・・・・・・Ｃｕメッキ配線２１７・
・・ ・・・・・・・Ｎ１無電解メッキ ３１１・・・・・・・・・・・プラズマ窒化膜３１２・
・・・・・ ・・・・プラズマ酸化膜３１４・・ ・・
・・・・・・プラズマ酸化膜３１８・・・・・・・・・
・・ボイド ３１９・・・・・・・・・・・クラック以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（化１名）第２図
ある。第２図は、本発明の別の実施例の断面図である。 第３図は、往来の半導体装置の断面図を示した。 １０１．２０１．３０１・・・半導体基板１０２．２０
２．３０２・・・ＬＯＣＯ５１０３，２０３，３０３・
・・ゲート膜１０４．２０４，３０４・ ・ ・ポリシ
リコン電極 １０５．２０５．３０５・・・低濃度拡散層１０６．２
０６．３０６・・・サイドウオール月莫 １０７．２０７．３０７ ・・高濃度拡散層１０８．２
０８．３０８ ・ ・ ＴｉＳｉ□１０９．２０９．
３０９・・・バリアメタル１１０．３１０・・・・・・
・Ａｕメッキ配線１１１ ・ ・ ・ ・ ・ ・
・ ・ ・ ・ ・ ＰｏｌｙＳｉ酸化膜 １１２．３１３・・ ・・・・５ＯＧ １１３・・・・・・・・・・・層間絶縁膜１１４．２１
４，３１５・・・バリアメタル１１５．３１６・・・・
・・・Ａｕメッキ配線１１６・・・・・・・・・・・Ｐ
ｏ ｌ ｙＳ ｉ酸化膜 １１７．２１８．３１７・・・パッシベーション膜 ２１０・・・・・ ・・・・・Ｗ配線 ２１１・・・・・・・・・・・Ｗ Ｓ １２層２１２・
・・・・・・・・・・アモルファスＳｉ酸化膜 ２１３・・・・・・・・・・・ＢＰＳＧ膜２１５・・・
・・・・・・・・Ｗ ２１６・・・・・・・・・・・Ｃｕメッキ配線２１７・
・・ ・・・・・・・Ｎ１無電解メッキ ３１１・・・・・・・・・・・プラズマ窒化膜３１２・
・・・・・ ・・・・プラズマ酸化膜３１４・・ ・・
・・・・・・プラズマ酸化膜３１８・・・・・・・・・
・・ボイド ３１９・・・・・・・・・・・クラック以上 出願人 セイコーエプソン株式会社 代理人 弁理士 鈴 木 喜三部（化１名）第２図
Claims (1)
- 【特許請求の範囲】 １）半導体装置の配線に於て、少なくとも配線材料は、
Ａｕ、Ｃｕ、Ａｇ、Ｎｉ、Ｗ、Ｍｏ、Ｒｕの一種類以上
より成り、該配線層上に、ＰｏｌｙＳｉ又はアモルファ
スＳｉ膜の熱酸化膜が形成されていることを特徴とした
半導体装置。 ２）半導体装置の配線に於て、少なくとも配線材料とし
て、Ａｕ、Ｃｕ、Ａｇ、Ｎｉ、Ｗ、Ｍｏの一種類以上の
膜を、ＣＶＤ、メッキ、スパッタ法の一つ以上を用いて
形成する工程と、該配線層上に、ＰｏｌｙＳｉ又は、ア
モルファスＳｉ膜を形成する工程と、該層を熱酸化して
、酸化膜にする工程を経て、配線の層間膜又は、パッシ
ベーション膜を形成することを特徴とした半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33172090A JPH04199624A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33172090A JPH04199624A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199624A true JPH04199624A (ja) | 1992-07-20 |
Family
ID=18246843
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33172090A Pending JPH04199624A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199624A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502005A (en) * | 1992-11-27 | 1996-03-26 | Nec Corporation | Production method of semiconductor device having a wiring layer containing gold |
| KR100365937B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 구리금속배선형성방법 |
-
1990
- 1990-11-29 JP JP33172090A patent/JPH04199624A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5502005A (en) * | 1992-11-27 | 1996-03-26 | Nec Corporation | Production method of semiconductor device having a wiring layer containing gold |
| KR100365937B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 구리금속배선형성방법 |
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