JPH0492453A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0492453A JPH0492453A JP20981790A JP20981790A JPH0492453A JP H0492453 A JPH0492453 A JP H0492453A JP 20981790 A JP20981790 A JP 20981790A JP 20981790 A JP20981790 A JP 20981790A JP H0492453 A JPH0492453 A JP H0492453A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置に関する。
［発明の概要１
金属メッキ配線を有した半導体装置に於て、該メッキ配
線に接触する絶縁膜は、プラズマ窒化膜、熱窒化膜、オ
キシナイトライドのいずれかであり、該膜上には、Ｓｉ
ｎ、、ＢＰＳＧ、ＰＳＧ膜の少なくとも１層膜以上が形
成され、メッキ配線との密着性、耐クラツク性を大巾に
改良した半導体装置に関する。
線に接触する絶縁膜は、プラズマ窒化膜、熱窒化膜、オ
キシナイトライドのいずれかであり、該膜上には、Ｓｉ
ｎ、、ＢＰＳＧ、ＰＳＧ膜の少なくとも１層膜以上が形
成され、メッキ配線との密着性、耐クラツク性を大巾に
改良した半導体装置に関する。
第２図は、従来の半導体装置の断面概略図である。図中
、２０１は半導体基盤、２０２はＬＯＣＯ８，２０３は
Ｇａｔｅ膜、２０４はＰ ｏ １． ｙ ｓｌ電極、２
０５は、低濃度拡散層、２０６は、サイドウオール膜、
２０７は、高濃度拡散層、２０８は、ＴｉＳｉ□層、２
０９は第２フイールド絶縁膜、２１０は、コンタクトエ
ッチ後のメッキ用電極を兼ねたバリアメタルであり、２
１２は、Ａｕメッキ配線層を示す、配線上へ層間５ｉ０
２膜２１３を形成後、ホール部をエツチング、ハクリす
ると、Ａｕメッキ表面と５ｉＯｚ層との密着性が弱い為
２１４のようなハガレや、応力差によるクラック２１５
が生じる。
、２０１は半導体基盤、２０２はＬＯＣＯ８，２０３は
Ｇａｔｅ膜、２０４はＰ ｏ １． ｙ ｓｌ電極、２
０５は、低濃度拡散層、２０６は、サイドウオール膜、
２０７は、高濃度拡散層、２０８は、ＴｉＳｉ□層、２
０９は第２フイールド絶縁膜、２１０は、コンタクトエ
ッチ後のメッキ用電極を兼ねたバリアメタルであり、２
１２は、Ａｕメッキ配線層を示す、配線上へ層間５ｉ０
２膜２１３を形成後、ホール部をエツチング、ハクリす
ると、Ａｕメッキ表面と５ｉＯｚ層との密着性が弱い為
２１４のようなハガレや、応力差によるクラック２１５
が生じる。
［発明が解決しようとする課題］
本発明は、従来見られた金属メッキ配線上の絶縁膜との
密着性不足によるパクリ、クラックを一掃し、且つ、デ
バイス遅延を生しさせないよう、配線間容量を、小さく
した半導体装置を提供するところにある。
密着性不足によるパクリ、クラックを一掃し、且つ、デ
バイス遅延を生しさせないよう、配線間容量を、小さく
した半導体装置を提供するところにある。
〔課題を解決するための手段１
本発明は、金属メッキ層上の絶縁膜層として。
少なくともプラズマ窒化膜、熱窒化膜、オキシナイトラ
イド膜のいずれか１層、さらにその上に、ＳｉＯ□膜、
ＢＰＳＧ膜、ＰＳＧ膜の少なく共１層以上を形成するも
のである。
イド膜のいずれか１層、さらにその上に、ＳｉＯ□膜、
ＢＰＳＧ膜、ＰＳＧ膜の少なく共１層以上を形成するも
のである。
〔作 用］
本手段により、金属メッキ層と前記絶縁膜上との密着性
を大巾に向上し、且つ、誘電率が小さい膜を厚（付ける
ことができるので、層間容量も低減し、信頼性向上を可
能とする。
を大巾に向上し、且つ、誘電率が小さい膜を厚（付ける
ことができるので、層間容量も低減し、信頼性向上を可
能とする。
〔実 施 例１
本発明を実施例をもって説明していく。
１、第１図の１０１は、半導体基盤、１０２は、ＬＯＣ
Ｏ５，１０３は、Ｇａｔｅ膜、１０４は、Ｐ ｏ １
ｙ ｓ ｉ電極、１０５は、低濃度拡散層１０６は、サ
イドウオール膜、１０７は、高濃度拡散層、１０８は、
Ｔｉ Ｓ ｉ ２層、１０９は、第２フイールド絶縁膜
である。コンタクトエッチ後、且つバリアメタルとしで
ＴｉＮ月Ｍ１１０を１０００人りアクティブスパッタで
形成し、０゜プラズマで、表面層に０２を含んだ層とし
、バリア性を向上させる。次にメッキ用メタルとしでＰ
ｔ／Ｔｉを１０００人／２００人スパッタで形成し、配
線部以外をレジストでパターニングする。続いて、Ａｕ
電気メッキ層１１１を１． ｏＬｌ形成し、レジストを
ハクリ後、イオンシーリングでＡｕメッキ層をマスクと
して、下地バリアメタルを除去する。次に、ＮＨ，とＳ
Ｉ Ｈ４をメインとしたプラズマ中で、窒化膜１００
０人１１２を形成後、プラズマＴＥＯ５膜１０Ｌ１を形
成する。さらに、５ＯＧＩｌｉを１０００人塗布し、５
００°Ｃてシンター後、ホールエッチし、第２層配線を
形成する。１１５は、メッキ用電極のＰｔ／Ｔｉ膜であ
り、１１６は、Ａｕメッキ層である。
Ｏ５，１０３は、Ｇａｔｅ膜、１０４は、Ｐ ｏ １
ｙ ｓ ｉ電極、１０５は、低濃度拡散層１０６は、サ
イドウオール膜、１０７は、高濃度拡散層、１０８は、
Ｔｉ Ｓ ｉ ２層、１０９は、第２フイールド絶縁膜
である。コンタクトエッチ後、且つバリアメタルとしで
ＴｉＮ月Ｍ１１０を１０００人りアクティブスパッタで
形成し、０゜プラズマで、表面層に０２を含んだ層とし
、バリア性を向上させる。次にメッキ用メタルとしでＰ
ｔ／Ｔｉを１０００人／２００人スパッタで形成し、配
線部以外をレジストでパターニングする。続いて、Ａｕ
電気メッキ層１１１を１． ｏＬｌ形成し、レジストを
ハクリ後、イオンシーリングでＡｕメッキ層をマスクと
して、下地バリアメタルを除去する。次に、ＮＨ，とＳ
Ｉ Ｈ４をメインとしたプラズマ中で、窒化膜１００
０人１１２を形成後、プラズマＴＥＯ５膜１０Ｌ１を形
成する。さらに、５ＯＧＩｌｉを１０００人塗布し、５
００°Ｃてシンター後、ホールエッチし、第２層配線を
形成する。１１５は、メッキ用電極のＰｔ／Ｔｉ膜であ
り、１１６は、Ａｕメッキ層である。
パッシベーション膜は、１１７プラズマ窒化膜である。
［発明の効果］
本発明により、従来ＳｉＯ□、ＢＰＳＧ、ＰＳＧｔｌｉ
、デポの時見られた金属メッキ層とのハクノ、クラック
は一切生じなかった。又、この金属メッキ層上の、密着
性向上膜は、１０００人程度程度ば充分であるので、そ
の上に誘電率の低い酸化膜を厚く形成できるので１層間
容量を低下できる。又、Ａｕメッキ配線では、熱処理温
度を８００℃以上まで上げれるので、誘電率の低い酸化
膜を形成できる上、密着性を向上させる高温デボ、高温
アニールが可能なので、従来見られた熱応力差によるハ
クリや、クラックも減少した。
、デポの時見られた金属メッキ層とのハクノ、クラック
は一切生じなかった。又、この金属メッキ層上の、密着
性向上膜は、１０００人程度程度ば充分であるので、そ
の上に誘電率の低い酸化膜を厚く形成できるので１層間
容量を低下できる。又、Ａｕメッキ配線では、熱処理温
度を８００℃以上まで上げれるので、誘電率の低い酸化
膜を形成できる上、密着性を向上させる高温デボ、高温
アニールが可能なので、従来見られた熱応力差によるハ
クリや、クラックも減少した。
なお、実施例では、Ａｕメッキ配線であったがその伯に
、Ｃｕ、Ａｇ、Ｎｉ、Ｗ等でも同様の効果を有する。特
にメッキ配線は１表面にメッキ塩が、残留し、密着性を
低下させるので、本構造は、不可欠である。さらに熱窒
化膜でもオキシナイトライド膜でも同等の密着性を有し
、その上には、５ｉｎ２の他、ＢＰＳＧ、ＰＳＧ膜でも
同様の効果を生しることはいうまでもないことである。
、Ｃｕ、Ａｇ、Ｎｉ、Ｗ等でも同様の効果を有する。特
にメッキ配線は１表面にメッキ塩が、残留し、密着性を
低下させるので、本構造は、不可欠である。さらに熱窒
化膜でもオキシナイトライド膜でも同等の密着性を有し
、その上には、５ｉｎ２の他、ＢＰＳＧ、ＰＳＧ膜でも
同様の効果を生しることはいうまでもないことである。
第１図は、本発明の半導体装置の断面図。第２図は、従
来の半導体装置の断面図である。 １０１． １０２． １０３． １０４゜ １０５． １０６゜ １０７． １０８． １０９． １１０． １１１ ． ２０１ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ２０９ ・ ２１０ ・ ２１１ ・ ・半導体基盤 ０ＣＯ５ Ｇａｔｅ膜 Ｐｏ ｌ ｙｓ ｉ電極 ・低濃度拡散層 ・サイドウオール膜 ・高濃度拡散層 ・Ｔ ｉ Ｓ ｉ ２層 ・第２フイールド膜 バリアメタル ・Ａｕメッキ配線 １１３ ・ ・ 】１４ 】 １５ ・ １１６ ・ ・ １１７ ・ ・ ２１２ ・ ２１４ ・ ・ ・・プラズマ窒化膜 ・・・プラズマ酸化膜 ・・ＳＯＧ膜 ・メッキ用電極 Ａｕメッキ配線 プラズマ窒化膜 ・・プラズマ酸化膜 ハクリ部 ・・・クラック
来の半導体装置の断面図である。 １０１． １０２． １０３． １０４゜ １０５． １０６゜ １０７． １０８． １０９． １１０． １１１ ． ２０１ ・ ２０４ ・ ２０５ ・ ２０６ ・ ２０７ ・ ２０８ ・ ２０９ ・ ２１０ ・ ２１１ ・ ・半導体基盤 ０ＣＯ５ Ｇａｔｅ膜 Ｐｏ ｌ ｙｓ ｉ電極 ・低濃度拡散層 ・サイドウオール膜 ・高濃度拡散層 ・Ｔ ｉ Ｓ ｉ ２層 ・第２フイールド膜 バリアメタル ・Ａｕメッキ配線 １１３ ・ ・ 】１４ 】 １５ ・ １１６ ・ ・ １１７ ・ ・ ２１２ ・ ２１４ ・ ・ ・・プラズマ窒化膜 ・・・プラズマ酸化膜 ・・ＳＯＧ膜 ・メッキ用電極 Ａｕメッキ配線 プラズマ窒化膜 ・・プラズマ酸化膜 ハクリ部 ・・・クラック
Claims (1)
- 【特許請求の範囲】 １）金属メッキ配線を有した半導体装置に於て、少なく
とも該金属メッキ配線に接触する絶縁膜層は、プラズマ
窒化膜、熱窒化膜、オキシナイトライド膜のいずれかで
あることを特徴とした半導体装置。 ２）前記絶縁膜上に、ＳｉＯ＿２、ＢＰＳＧ、ＰＳＧ膜
の少なくとも１層以上を形成したことを特徴とした、請
求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20981790A JPH0492453A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20981790A JPH0492453A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0492453A true JPH0492453A (ja) | 1992-03-25 |
Family
ID=16579111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20981790A Pending JPH0492453A (ja) | 1990-08-08 | 1990-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0492453A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627403A (en) * | 1993-05-31 | 1997-05-06 | Sgs-Thomson Microelectronics S.R.L. | Adhesion between dielectric layers in an integrated circuit |
| US5633534A (en) * | 1993-12-06 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with enhanced planarization |
| US5793114A (en) * | 1993-12-17 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
| US6051864A (en) * | 1993-12-17 | 2000-04-18 | Stmicroelectronics, Inc. | Memory masking for periphery salicidation of active regions |
| US6107194A (en) * | 1993-12-17 | 2000-08-22 | Stmicroelectronics, Inc. | Method of fabricating an integrated circuit |
| JP2007250792A (ja) * | 2006-03-15 | 2007-09-27 | Furukawa Electric Co Ltd:The | 半導体素子 |
-
1990
- 1990-08-08 JP JP20981790A patent/JPH0492453A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5627403A (en) * | 1993-05-31 | 1997-05-06 | Sgs-Thomson Microelectronics S.R.L. | Adhesion between dielectric layers in an integrated circuit |
| US5795821A (en) * | 1993-05-31 | 1998-08-18 | Sgs-Thomson Microelectronics, S.R.L. | Process for improving the interface union among dielectric materials in an integrated circuit manufacture |
| US5633534A (en) * | 1993-12-06 | 1997-05-27 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with enhanced planarization |
| US5837613A (en) * | 1993-12-06 | 1998-11-17 | Stmicroelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5986330A (en) * | 1993-12-06 | 1999-11-16 | Stmicroelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| USRE39690E1 (en) * | 1993-12-06 | 2007-06-12 | Stmicroelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5793114A (en) * | 1993-12-17 | 1998-08-11 | Sgs-Thomson Microelectronics, Inc. | Self-aligned method for forming contact with zero offset to gate |
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| US6284584B1 (en) * | 1993-12-17 | 2001-09-04 | Stmicroelectronics, Inc. | Method of masking for periphery salicidation of active regions |
| US6514811B2 (en) | 1993-12-17 | 2003-02-04 | Stmicroelectronics, Inc. | Method for memory masking for periphery salicidation of active regions |
| JP2007250792A (ja) * | 2006-03-15 | 2007-09-27 | Furukawa Electric Co Ltd:The | 半導体素子 |
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