JPH01225988A - 情報処理回路チツプ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は情報処理システムの制御バスに接続され、接続
情報記憶部等よりの入力情報のカラム・ロー変換、及び
接続情報記憶部等よりの情報と入力情報との論理和処理
が可能な情報処理回路チップに関するものである。

［従来の技術］ 近年の半導体集積回路技術の発達により各種機能を盛り
込んだ半導体集積回路が登場してきている。

例えば、ワンチップマイクロコンピュータチップ（ＭＣ
ＰＵチップ）等は当初の４ビツト、８ビツト／１ワード
タイプのものより、１６ビツト／ｌワード、更には３２
ビツト／１ワードタイプのものまで登場してきている。

これらのＭＣＰＵチップと共に、該チップと組み合わせ
てシステムを構成するため、接続される各種Ｉ１０機器
の制御を行なうインタフェース機能を具備したコントロ
ーラチップ、メモリ制御用のチップ等がファミリー化さ
れて用意されており、これらのチップ及び必要とするＩ
１０機器を互いに接・続するのみで１つのコンピュータ
システムを構成することが可能となっている。

しかし、これらのコントローラチップ等はいずれも接続
されたＩ１０機器の専用コントローラであり、入出力す
べきデータの編集加工を行なう機能は有していない。こ
のため、当該接続Ｉ１０機器等よりの入力データはＭＣ
ＰＵが内蔵する処理プログラムに従ってソフトウェア処
理し、他の構成要素で使用可能な形態に変換した後、所
望の出力機器等に出力していた。

［発明が解決しようとする課題］ しかし、以上の変換処理等をソフトウェアで行なってい
たため、処理に多大の時間を要し、入出力処理以外の情
報処理に要する時間も遅れることにもなっていた。

また、コード情報を対応するキャラクタパターンに変更
して出力バッファ等に格納する、パターン化処理を行な
うのみの回路は従来も存在したが、カラム・ロー変換処
理等を行なう機能は無いため、変換パターンを縦横変換
する等の処理を要する場合にはやはりソフトウェアの処
理が避けられなかった。

また、入力機器よりの入力情報がイメージデータそのま
まの場合には、このイメージ情報をコンピュータに直接
入力することができなかった。

［課題を解決するための手厳コ 本発明は上述の課題を解決することを目的としてなされ
たもので、本実施例はこの目的を達成する一手段として
以下の構成を備える。

即ち、情報処理システムの制御バスに接続される情報処
理回路チップであって、 情報処理回路チップの第１の部分に形成され情報処理シ
ステムよりの接続外部情報記憶部の任意の記憶領域指定
情報を保持する領域保持回路と、情報処理回路チップの
第２の部分に形成され領域保持回路で指定された接続外
部情報記憶部の記憶情報を読出す読出し回路と、 情報処理回路チップの第３の部分に形成され該読出し回
路よりの読出し情報と入力情報との論理和を取る論理和
回路と、 情報処理回路チップの第４の部分に形成され所定単位長
の情報のＭＳＢ／ＬＳＢを変換する少なくとも１つのＭ
ＳＢ／ＬＳＢ変換回路と、情報処理回路チップの第５の
部分に形成されｎ×ｎビットの情報のカラム・ローを変
換する少なくとも１つのカラム・ロー変換回路とを含む
情報処理回路チップにより達成される。

また、情報処理回路チップの第１の部分に形成され接続
バスとの信号入出力を行なう信号入出力回路と、 情報処理回路チップの第２の部分に形成され情報処理シ
ステムよりの接続外部情報記憶部の任意の記憶領域指定
情報を保持する領域保持回路と、情報処理回路チップの
第３の部分に形成され領域保持回路で指定された接続外
部情報記憶部の記憶情報を読出す読出し回路と、 情報処理回路チップの第４の部分に形成され該読出し回
路よりの読出し情報と入力情報との論理和を取る論理和
回路と、 情報処理回路チップの第５の部分に形成され必要に応じ
て所定単位長の情報のＭＳＢ／ＬＳＢを変換する第１の
ＭＳＢ／ＬＳＢ変換回路と、情報処理回路チップの第６
の部分に形成され該第１のＭＳＢ／ＬＳＢ変換回路より
の出力情報のｎ×ｎビットの情報のカラム・ローを変換
する少なくとも１つのカラム・ロー変換回路と、情報処
理回路チップの第７の部分に形成され該カラム・ロー変
換回路出力情報を必要に応じて所定単位情報長毎のＭＳ
Ｂ／ＬＳＢを変換する少なくとも１つの第２のＭＳＢ／
ＬＳＢ変換回路とを含む情報処理回路チップによっても
達成できる。

更に、情報処理回路チップの第１の部分に形成され接続
バスとの信号入出力を行なう信号入出力回路と、 情報処理回路チップの第２の部分に形成され情報処理シ
ステムよりの接続外部情報記憶部の任意の記憶領域指定
情報を保持する領域保持回路と、情報処理回路チップの
第３の部分に形成され領域保持回路で指定された接続外
部情報記憶部の記憶情報を読出す読出し回路と、 情報処理回路チップの第４の部分に形成され入力情報の
主走査方向のラスタ長を設定する設定回路と、 情報処理回路チップの第５の部分に形成され入力情報を
該設定回路の設定ラスタ長に従って前記接続外部情報記
憶部に記憶させる記憶制御回路と、 情報処理回路チップの第６の部分に形成され必要に応じ
て所定単位長の情報のＭＳＢ／ＬＳＢを変換する第１の
Ｍ　Ｓ　Ｂ／Ｌ　Ｓ　Ｂ変換回路と、情報処理回路チッ
プの第７の部分に形成され該第１のＭＳＢ／ＬＳＢ変換
回路よりの出力情報のｎ×ｎビットの情報のカラム・ロ
ーを変換する少なくとも１つのカラム・ロー変換回路と
、情報処理回路チップの第８の部分に形成され該カラム
・ロー変換回路出力情報を必要に応じて所定単位情報長
毎のＭ　Ｓ　Ｂ／Ｌ　Ｓ　Ｂを変換する少なくとも１つ
の第２のＭＳＢ／ＬＳＢ変換回路と、情報処理回路チッ
プの第９の部分に形成され入力情報がコード情報の場合
に該コード情報をバスに接続されたキャラクタジェネレ
ータに出力して対応するキャラクタパターンデータに変
換して受信する受信回路と、 情報処理回路チップの第１０の部分に形成され該読出し
回路よりの読出し情報と入力情報との論理和を取る論理
和回路とを含む情報処理回路チツプによっても達成でき
る。

［作用コ 以上の構成において、入力情報に必要な処理を施し、接
続情報記憶部に記憶させたり、所望の出力機器に出力す
ることがことができる。このため、本構成のみで合掌に
高速で各種パターン情報処理を行なうことができる。

［実施例］ 以下図面を参照して本発明に係る一実施例を詳細に説明
する。

第１図は本発明に係る一実施例の情報処理回路チップの
ブロック構成図であり、図中１０は接続された情報処理
システムのバスを介してホストコンピュータが本実施例
チップの動作モード等をセットするコントロールレジス
タであり、該レジスタ１０への設定に従ってＭ　Ｓ　Ｂ
／Ｌ　Ｓ　Ｂ変換器１２〜１４、カラム・ロー変換器１
５．１６等の本実施例チップの動作を制御する。１１は
本チップへの制御命令をデコード（解析）して、制御命
令に従った各種制御信号を出力する命令デコーダであり
、アドレスバスＶＡ５１上のデータ、ホストコンピュー
タよりＩ１０機器等に出力する読出し命令信号（ＩＯＲ
Ｄ信号）書込み命令信号（ＩＯＷＲ信号）等に従って、
本チップの動作制御及び接続情報記憶部のメモリ書込み
／読出し制御を行なう。１２はコントロールレジスタ１
０の設定に従って接続情報記憶部とのデータバスＶＤ５
３上のデータを取り込み、必要に応じてＭ　Ｓ　Ｂ／Ｌ
　Ｓ　Ｂ変換を行な’＞ＭＳＢ／ＬＳＢ変換器、１３は
コントロールレジスタ１０の設定に従ってカラム・ロー
変換器１５よりの出力データを取り込み、必要に応じて
Ｍ　Ｓ　Ｂ／Ｌ　Ｓ　Ｂ変換な行なうＭＳＢ／ＬＳＢ変
換器、１４はコントロールレジスタ１０の設定に従って
カラム・ロー変換器１６よりの出力データを取り込み、
必要に応じてＭＳＢ／ＬＳＢ変換を行なうＭＳＢ／ＬＳ
Ｂ変換器である。１５は例えば８×８ビツトの容量を備
えるメモリを備え、ホストコンピュータよりのプログラ
ム命令実行にょるＩ　ＯＲＤ　４Ｎ　号、Ｉ　ＯＷＲ信
号に従ってカラム・ロー変換を行なうカラム・ロー変換
器Ａであり、ホストコンピュータよりの直接のソフトウ
ェアコントロールによってカラム・ロー変換を行なうも
のである。１６はカラム・ロー変換器１５と同様の構成
であるが、ＤＭＡモードで動作するカラム・ロー変換器
Ｂである。

又、１７はカラム・ロー変換器１６よりの出力データの
チエツクを行なうカラム・ロー変換器日データチエツク
回路、１８はカラム・ロー変換器日データチエツク回路
１７出力、ＭＳＢ／ＬＳＢ変換器１３．１４出力、及び
データバスＤ５２よりのデータのいずれかを選択してＶ
Ｄ５３に出力するマルチプレクサＡ　（ＭＵＸＡ）、１
９はバスのＶＤ５３上のデータとＤ５２上のデータとの
任意の領域の論理和をとりバスＤ５２上に出力する論理
和回路（ＲＭＷ）である。２０はホストコンピュータよ
りのメモリ制御命令を受取り接続情報記憶部の制御タイ
ミングに従った制御命令に変換して出力するＲＡＭコン
トロール部であり、ホストコンピュータよりのメモリア
クセス命令を受は取るのみで後は全てこのＲＡＭコント
ロール２０部で接続情報記憶部アクセス制御に必要な制
御タイミングに変換してアクセス制御を行なう。２１〜
２４は全体でＤＭＡ制御時のモード設定回路２２の設定
値に従いＤＭＡアドレス値をスキップ量と共に制御する
。

なお、−旦接続情報記憶部内に記憶させたコード情報を
、後はど読出して接続されているキャラクタジェネレー
タに送り、このキャラクタジェネレータよりの対応コー
ドパターンデータをカラム・ロー変換器８１６等に展開
し、コントロールレジスタＩＱへの設定値に従ったラス
タ長でイメージデータを接続情報記憶部の所定位置に展
開する等の制御を行なうことができる。

３１はカラム・ロー変換器８１６等よりの出力イメージ
情報であるＭＵＸＡ　１８出力情報（ＶＤ５３上のデー
タ）を接続情報記憶部の例えばプリントバッファへＤＭ
Ａでデータ転送する場合のＤＭＡアドレスジエレータＡ
、３２は接続情報記憶部の例えばプリントバッファに記
憶のイメージ情報をダイレクトメモリアクセス（Ｄ　Ｍ
　Ａ　）制御で読出し、接続情報出力機器（例えばプリ
ンタ）に同じ＜ＤＭＡ制御で出力する場合のＤ　Ｍ　Ａ
アドレスジェネレータＢ、３３はＤＭＡアドレスジェネ
レータＡ３１、ＤＭＡアドレスジェネレータＢ３２のい
ずれかよりの出力アドレスデータを選択してアドレスデ
コーダ回路３４に出力するマルチプレクサＢ　（ＭＵＸ
Ｂ）　、３４はマルチプレクサＢ３３よりのアドレスデ
ータとアドレスバスＶＡ５１よりのアドレスデータとを
デコード又は重畳或は組み合わせて、モード設定回路２
２の設定値に従って、接続情報記憶部への展開時又は後
述するプリンタコントローラ等へのラスタ長毎の展開時
のメモリアクセスアドレス制御を実行するアドレスデコ
ーダ回路である。３５は該アドレスデコーダ回路３４、
オア回路２４、接続情報記憶部用アドレスバスＶＡ５１
よりのアドレス情報のいずれかを選択してアドレスバス
ＢＡに出力するマルチプレクサＣ（ＭＵＸＣ）である。

又、５１はホストコンピュータ内部バスにおけるアドレ
スバスＶＡ、５２は接続情報ストコンピュータ内部バス
におけるデータバスＤ、５３は接続情報記憶部との間の
データバスＶＤである。

５４はホストコンピュータ内部バスにおけるアドレスバ
スＢＡ、５５はホストコンピュータよりのＤＭＡ許可信
号（ＤＡＣＫ−）であり、本実施例では４本となってい
る。

以上の構成を備える本実施例を組み込んだ情報処理シス
テムのシステム構成部を第２図に示す。

第２図中１００は本実施例の情報処理回路チップ、１１
０は処理回路チップ１００に接続され、該チップの制御
下にある情報記憶部、２０はホストコンピュータ、１３
０は走査部、１４０はＤＭＡシステムコントローラ、１
５０はキャラクタジェネレータ、１６０はプリンタコン
トローラ、１７０はプリンタ、１８０は表示制御部、１
９０は表示部、２００はメインテナンス用のＣＥキーボ
ード部である。各構成は内部バス２５０を介して互いに
接続されている。なお、キャラクタジェネレータ１５０
部は、他の用途に使用できるＲＡＭを合わせ具備するも
のであっても良い。

以下、以上の構成より成る本実施例の情報処理チップ１
００の各詳細構成を説明する。

第３図は第１図に示すＭ　Ｓ　Ｂ／Ｌ　Ｓ　Ｂ変換器１
２の詳細回路図である。セレクタ１２ａ。

１２ｂの入力にはそれぞれＭＳＢ／ＬＳＢのデータが入
力されており、ＸＹＤＳＷＰ信号が“ｌ“の時にはＭ　
Ｓ　Ｂ／Ｌ　Ｓ　Ｂ変換が成され、“Ｏ”の時には変換
されない。

次にカラム・ロー変換器Ａ１５及びＭＳＢ／ＬＳＢ変換
器Ｂ１３の詳細回路図を第４図に示す。

Ｍ　Ｓ　Ｂ／Ｌ　Ｓ　Ｂ変換器Ｂ、１３におけるセレク
タＣ１３ａ、セレクタＤ１３ｂについては第３図と同様
構成である。１５ａはＸＹ変換用メモリ（カラム・ロー
変換用メモリ）であり、本実施例では８×８ビツト構成
となっている。しかしこのＸＹ変換用メモリ１５ａはこ
の容量に限るものではなく、任意の容量とすることがで
きる。その場合に、データバスの容量以上になる場合に
は更に以後の処理を複数回に分けてデータのセットを行
なえば良い。

ＸＹ変換用メモリ１５ａへのデータの書込みは、例えば
カウンタ１５ｂをＸＹＲＥＳ信号により初期値にセット
し、以後Ｉ　ＯＷＲ信号が来る毎に書込みアドレスを順
次カウントアツプし、フリップフロップ１５ｃ、１５ｄ
によりクロック信号ＣＬ　Ｋ　（１６Ｍｚ）　ニ同期し
て、入力データＸＹＤ　Ｏ〜ＸＹＤ７の安定後書込み信
号ＷＲＮを出力してこの入力データＸＹＤＯＮＸＹＤ７
を書込む。

８×８ビツトのパターンデータがメモリ中に格納される
と、次に読出し制御に移行し、読出し時には格納データ
のカラム・ローが変換されたデータが出力２０−２７に
出力され、必要に応じて上述のＭＳＢ／ＬＳＢ変換器１
３によりＭＳＢ／Ｌ−３Ｂ変換されることになる。この
読出しは、カウンタ１５ｂを初期値よりｌ０ＲＤ信号が
来る毎に順次カウントアツプしていくことにより行なわ
れる。

次にＤＭＡモードで制御されるカラム・ロー変換器１６
、ＭＳＢ／ＬＳＢ変換器１４及び論理和回路１９の重ね
合わせ量選択部の回路図を第５図に示す。

セレクタ１４ａ、１４ｂについては第３図、第４図のセ
レクタと同一構成である。又、ＸＹ変換用メモリ１６ａ
は第４図のＸＹ変換用メモリ１５ａと同様の構成であ゛
る。そして、カウンタ１５ａはＸＹ変換用メモリ１５ａ
専用のカウンタであったものが、第５図においてはＤＭ
Ａ用のＸＹ変換用メモリ１６ａへのアドレス供給と共に
、論理和回路１９の重ね合わせ時（論理和）の重ね合わ
せ用アドレス生成用にも用いている。図の１９ａが重ね
合わせ量選択回路である。重ね合わせ量はコントロール
レジスタ１０等への重ね合わせ置設定値であるＭＡＳＫ
Ｏ〜３により定まる。

上述のＸＹ変換用メモリ１５ａ、１６ａの詳細を第６図
に示す。

図示の如くデータビットの数分のとットセルより構成さ
れ、ここモカラム・ロー変換が行なわれる。

論理和回路１９の詳細回路図を第７図に示す。

７つのフリップフロップ１９ｂのクリア端子には重ね合
わせ量選択回路１９ａよりのＡＬＴＢ信号が入力されて
おり、該信号が付勢されていない時にはフリップフロッ
プ群はリセット状態であり、論理和は行なわれず、ＶＤ
Ｏ〜７がそのままデータバスＢＤＯ〜７　（＝ＤＯ〜７
）に出力される。論理和を行なう場合にはデータバスよ
りの入力データＤ９〜７が一部フリップフロップ群１９
ｂにセットされ、このセットされたデータと接続情報記
憶部１１０よりのデータＶＤＯ〜７との論理和が取られ
データバスであるＤｏ〜７に出力される。このようにＤ
ＭＡ処理で入力されるデータバスＤｏ〜７のデータと、
接続情報記憶部１１０よりの読出しデータＶＤＯ〜７と
の論理和が取られ、データバスＤｏ〜７に出力されるこ
とになる。

次にマルチプレクサＡ１８の詳細回路図を第８図に示す
。

マルチプレクサＡ１８はＶＤ５３の構成ビット数の４人
カマルチプレクサ回路より構成されている。なお、ＶＤ
５３は他との共通バスであるため、出力はトライステー
トバッファとなっている。

マルチプレクサＢ３３、マルチプレクサＣ３５について
も同様構成である。しかし、アドレスバスＶＡ５１等の
容量はデータバスと相違し、例えば１６ビツトの構成で
ある。このため、マルチプレックサＣ５４においては、
ＶＡ５１及びＤＭＡ用のマルチプレクサ２４からのアド
レスデータは上位８ビツト、下位８ビツトに分けてＶＡ
５４に出力される。

このマルチプレクサＣ３５の詳細構成を第９図に示す。

図示の如く前段のマルチプレクサ３５ａにおいては１６
ビツトの入力を２回に分けて選択出力し、後段のマルチ
プレクサ３５ｂにおいては８ビツトの前段マルチプレク
サ３５ａよりのデータとアドレスデコード回路３４より
の８ビツトのアドレス情報とを選択出力する。

ＲＡＭコントロール部２０は上述の如くホストコンピュ
ータ１２０よりのメモリアクセス信号を受取り、接続さ
れた情報記憶部１１０の制御タイミンクに変換するもの
であり、その詳細回路を第１０図に示す。

ホストコンピュータ１２０等よりのメモリアクセス信号
であるメモリリード（Ｍ　ＲＤ　）信号、メモ’Ｊ−７
−１’　ト（ＭＷＲ）信号、リフレッシュ要求（ＲＥＦ
ＲＱ）信号及びＤＭＡ許可（ＤＡＣＫ）信号等をシステ
ムの基本クロック信号である１６ＭＨｚのクロック信号
より情報記憶部１１０のアクセスタイミングに変換して
出力し、情報記憶部１１０を制御することができる。

又、ホストコンピュータ１２０による本チップへの制御
命令を解析し、対応制御信号を出力する命令デコーダ１
１の詳細回路図を第１１図に示す。

第１１図において、アドレスバスＶＡ５１上のＩ１０制
御タイミングにおけるアドレス値は、デコーダ回路１１
ａ及び論理積回路により解析され、自チップ宛制御デー
タの場合には対応する予め定められた制御信号等を生成
する。

自チップ宛制御データは、例えばＩ１０アドレス“１０
”はモードレジスタ２２への設定命令、Ｉ１０アドレス
“３０”はラッチ回路２１への印刷ラスタ位置指定レジ
スタへのセット命令である。又、Ｉ１０アドレス“５０
″はカラム・ロー変換のラスタ位置指定レジスタへのラ
スタ位置設定命令、Ｉ１０アドレス”５８”はカラム・
ロー変換器の動作モード設定レジスタへの動作モード設
定命令であること等を解析し、対応する制御命令を出力
する。

ラスタ長毎の展開時等の接続情報記憶部１１０のアドレ
ス制御部であるラッチ回路２１、加算回路２３．２４の
詳細回路図を第１２図に示す。

第１２図において、中央部の２１ａ、２１ｂでラッチ回
路２１を形成しており、後述するモード設定回路２２よ
りのモード信号ＭＯＤＥ３〜６に従ってラッチ回路２１
に初期値がセットされ、以後ＤＭＡが行なわれる毎に加
算されるアドレススキップ量が決定される。

また、ＤＭＡアドレスジェネレータＡ３１、ＤＭＡアド
レスジェネレータＢ３２及びマルチプレクサＢ　（ＭＵ
ＸＢ）３３の詳細回路図を第１３図に示す。

ＤＭＡアドレスジェネレータは、それぞれ２つのラッチ
回路であるＤＭＡアドレスジェネレータＡ３１ａ、３１
ｂ及びＤＭＡアドレスジェネレータＢ５２ａ、３２ｂで
構成され、カウントアツプ／カウントダウンが可能であ
り、データバスＶＤ５１を介してホストコンピュータ１
２０により、最初にＤＭＡにより書込む情報記憶部１１
０のアドレス値を設定する。この設定値は例えばプリン
タ１７０などで印刷を行なう印刷開始位置となる。

ＭＵＸＢ３３はこの両ＤＭＡアドレスジェネレータより
の変換アドレス値のいずれかを選択して出力する。即ち
、カラム・ロー変換器よりの情報記憶部１１０への格納
時にはＤＭＡアドレスジェネレータＡ３１出力を選択し
、プリンタコントローラ１６０へのデータ出力時にはＤ
ＭＡアドレスジェネレータＢ３２出力を選択してアドレ
スデコード回路３４に出力する。

モード設定回路２２及びアドレスデコード回路３４の詳
細回路図を第１４図に示す。

モード設定回路２２よりのＭＯＤＥｌ、２の組み合わせ
によりラスタ長が定まり、ＭＯＤＥＬ。

２が“０．０”の時にはラスタ長は”２０４８”ビット
、“０．１”の時には“４０９６”ビット、“１．０”
の時には“８１９２”ビット、“１．１”の時には“１
６３８４”ビットのラスタ長となる。

以上説明した如く本実施例によれば、既存のコンピュー
タシステムに本実施例の情報処理回路チップを接続する
のみで、各種の出力情報、例えばイメージデータなどの
編集、接続イメージメモリ等のメモリを使用しての出力
フォーマットに従った出力イメージ情報の展開、出力機
器への自動出力などが行なえる。

即ち、コンピュータでの処理形態の出力データを、コン
ピュータの制御コマンドに従って本実施例チップに出力
するのみで、このデータの出力（チップへの入力）と同
時に出力機器の出力フォーマットに従った出力データに
自動変換して指定出力機器に出力することができる。

かつ以上の処理はＤＭＡ制御で行なうことができ、ホス
トコンピュータは例えば出力データを記憶している記憶
装置の情報記憶位置及び出力機器への出力フォーマット
等を指定するのみで、出力機器への出力処理を完了する
ことができる。

例えば、出力機器がプリンタであった場合、記憶装置に
記憶させた出力情報の出力すべき領域を指定し、同時に
出力フォーマットを指定するのみでプリンタへの出力制
御を終了することができる。

以上の指示を受けた本実施例チップは、指定出力データ
を読み出してきて、必要であれば対応するパターンデー
タに変換して指定されたラスタ長等に従って必要なフォ
ーマツチングを行ない、イメージメモリである情報記憶
部に記憶させ、プリンタへの出力単位のデータがその時
点でプリンタへの出力を行なう。この時、プリンタへの
出力はＤＭＡ制御で行なわれ、フォーマツティング処理
の妨げとはならない。

また、コードデータをパターンデータに変換する場合を
想定して、ＤＭＡによるメモリアクセス番地は任意の数
だけスキップしていくことが可能である。

更に、システムで使用しているクロック信号よりメモリ
アクセスに必要な制御タイミングを生成することができ
、非常に汎用性のある情報処理チップとなっている。

更に、また、Ｍ　Ｓ　Ｂ／Ｌ　Ｓ　Ｂ変換もカラム・ロ
ー変換の前後で行なうことができ、あらゆる変換要求に
対応することができる。即ち、特定パターンの９０度毎
の任意の角度への回転及び反転処理が可能となり、種々
のパターン展開に応用できる。

［発明の効果］ 以上説明した如く本発明によれば、接続情報記憶装置の
制御及び該記憶装置を利用してのイメージデータの展開
処理等を何ら特別のプログラム及び制御信号を生成する
ことなく、単に、本発明チップをシステムに接続するの
みで、情報処理装置側に特別の負担をかけずに行なうこ
とができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例の概略ブロック図、 第２図は本実施例を含めた情報処理システムのシステム
構成図、 第３図は第１図のＭＳＢ／ＬＳＢ変換器１２の詳細回路
図、 第４図は第１図のカラム・ロー変換器Ａ１５の詳細回路
図、 第５図は第１図のカラム・ロー変換器Ｂ１６及び論理和
回路の重ね合わせ量設定回路部の詳細回路図、 第６図は第４図、第５図のＸＹ変換用メモリの詳細回路
図、 第７図は第１図の論理和回路の重ね合せ部の詳細回路図
、 第８図は第１図のＭＵＸＡｌ　８の詳細回路図、第９図
は第１図のＭＵＸＣ３５の詳細回路図、第１０図―第１
図のＲＡＭコントロール部の詳細回路図、 第１１図は第１図の命令デコーダの詳細回路図、 第１２図は第１図のアドレス制御部の詳細回路図、 第１３図は第１図のＤＭＡアドレスジェネレータ及びマ
ルチプレクサＢ　（ＭＵＸＢ）３３の詳細回路図、 第１４図は第１図のモード設定回路及びアドレスデコー
ド回路゛３４の詳細回路図である。 図中１ｏ・・・コントロールレジシタ、１１・・・命令
デコーダ、１２，１３．１４・・・ＭＳＢ／ＬＳＢ変換
器、１５．１６・・・カラム・ロー変換器、１８゜３３
．３５・・・マツチプレクサ、１９・・・論理和回路、
２０・・・ＲＡＭコントロール部、２１・・・ラッチ回
路、２２・・・モード設定回路、２３．２４・・・加算
回路、３１．３２・・・ＤＭＡアドレスジェネレータ、
３４・・・アドレスデコード回路、１００・・・情報処
理回路チップ、１１０・・・情報記憶部、１２０・・・
ホストコンピュータ、１３０・・・操作部、１４０・・
・Ｄ　Ｍ　Ａコントローラ、１５０・・・キャラクタジ
ェネレータ、１６０・・・プリンタコントローラ、１７
０・・・プリンタ、１８０−・・表示制御部、１９０−
・・表示部、２００・−ＣＥキーボード部である。

Claims (5)

【特許請求の範囲】
1. （１）情報処理システムの制御バスに接続される情報処
   理回路チップであつて、 情報処理回路チップの第１の部分に形成され情報処理シ
   ステムよりの接続外部情報記憶部の任意の記憶領域指定
   情報を保持する領域保持回路と、情報処理回路チップの
   第２の部分に形成され領域保持回路で指定された接続外
   部情報記憶部の記憶情報を読出す読出し回路と、 情報処理回路チップの第３の部分に形成され該読出し回
   路よりの読出し情報と入力情報との論理和を取る論理和
   回路と、 情報処理回路チップの第４の部分に形成され所定単位長
   の情報のＭＳＢ／ＬＳＢを変換する少なくとも１つのＭ
   ＳＢ／ＬＳＢ変換回路と、 情報処理回路チップの第５の部分に形成されｎ×ｎビッ
   トの情報のカラム・ローを変換する少なくとも１つのカ
   ラム・ロー変換回路とを含むことを特徴とする情報処理
   回路チップ。
2. （２）情報処理システムの制御バスに接続される情報処
   理回路チップであつて、 情報処理回路チップの第１の部分に形成され接続バスと
   の信号入出力を行なう信号入出力回路と、 情報処理回路チップの第２の部分に形成され情報処理シ
   ステムよりの接続外部情報記憶部の任意の記憶領域指定
   情報を保持する領域保持回路と、情報処理回路チップの
   第３の部分に形成され領域保持回路で指定された接続外
   部情報記憶部の記憶情報を読出す読出し回路と、 情報処理回路チップの第４の部分に形成され該読出し回
   路よりの読出し情報と入力情報との論理和を取る論理和
   回路と、 情報処理回路チップの第５の部分に形成され必要に応じ
   て所定単位長の情報のＭＳＢ／ＬＳＢを変換する第１の
   ＭＳＢ／ＬＳＢ変換回路と、情報処理回路チップの第６
   の部分に形成され該第１のＭＳＢ／ＬＳＢ変換回路より
   の出力情報のｎ×ｎビットの情報のカラム・ローを変換
   する少なくとも１つのカラム・ロー変換回路と、 情報処理回路チップの第７の部分に形成され該カラム・
   ロー変換回路出力情報を必要に応じて所定単位情報長毎
   のＭＳＢ／ＬＳＢを変換する少なくとも１つの第２のＭ
   ＳＢ／ＬＳＢ変換回路とを含むことを特徴とする情報処
   理回路チップ。
3. （３）情報処理システムの制御バスに接続される情報処
   理回路チップであつて、 情報処理回路チップの第１の部分に形成され接続バスと
   の信号入出力を行なう信号入出力回路と、 情報処理回路チップの第２の部分に形成され情報処理シ
   ステムよりの接続外部情報記憶部の任意の記憶領域指定
   情報を保持する領域保持回路と、情報処理回路チップの
   第３の部分に形成され領域保持回路で指定された接続外
   部情報記憶部の記憶情報を読出す読出し回路と、 情報処理回路チップの第４の部分に形成され入力情報の
   主走査方向のラスタ長を設定する設定回路と、 情報処理回路チップの第５の部分に形成され入力情報を
   該設定回路の設定ラスタ長に従つて前記接続外部情報記
   憶部に記憶させる記憶制御回路と、 情報処理回路チップの第６の部分に形成され必要に応じ
   て所定単位長の情報のＭＳＢ／ＬＳＢを変換する第１の
   ＭＳＢ／ＬＳＢ変換回路と、情報処理回路チップの第７
   の部分に形成され該第１のＭＳＢ／ＬＳＢ変換回路より
   の出力情報のｎ×ｎビットの情報のカラム・ローを変換
   する少なくとも１つのカラム・ロー変換回路と、 情報処理回路チップの第８の部分に形成され該カラム・
   ロー変換回路出力情報を必要に応じて所定単位情報長毎
   のＭＳＢ／ＬＳＢを変換する少なくとも１つの第２のＭ
   ＳＢ／ＬＳＢ変換回路と、情報処理回路チップの第９の
   部分に形成され入力情報がコード情報の場合に該コード
   情報をバスに接続されたキャラクタジェネレータに出力
   して対応するキャラクタパターンデータに変換して受信
   する受信回路と、 情報処理回路チップの第１０の部分に形成され該読出し
   回路よりの読出し情報と入力情報との論理和を取る論理
   和回路とを含むことを特徴とする情報処理回路チップ。
4. （４）受信回路はダイレクト・メモリ・アクセスにより
   キャラクタジェネレータにコード情報を出力し、対応キ
   ャラクタパターンを受信することを特徴とする請求項第
   ３項記載の情報処理回路チップ。
5. （５）読出し回路はダイレクト・メモリ・アクセスによ
   り情報記憶部よりの情報を読出し可能であることを特徴
   とする請求項第１項より第４項のいずれかに記載の情報
   処理回路チップ。