JPH0137787B2

JPH0137787B2 -

Info

Publication number: JPH0137787B2
Application number: JP16392482A
Authority: JP
Inventors: Yoshiki Kobayashi; Tadashi Fukushima; Yoshuki Okuyama; Takeshi Kato
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-09-22
Filing date: 1982-09-22
Publication date: 1989-08-09
Also published as: JPS5953964A

Description

【発明の詳細な説明】

本発明は、画像データを並列に処理する並列画
像プロセツサに関する。一般にデイジタル画像処理において、画像の２
次元的広がりのため処理すべき画像データが膨大
となり非常に処理時間がかかるという問題があ
る。このため画像データを多くのプロセツサモジ
ユールを設けて並列に処理させる並列画像プロセ
ツサが開発されてきている。並列画像プロセツサの１つの方式として、第１
図に示すように、処理対象の画像データを構成す
る画面を格子状のｍ×ｎの部分画面に分割し、各
部分画面（ｉ、ｊ）に対応して、ローカルメモリ
（以下LMと略す）３及びローカルプロセツサ
（以下LPと略す）４から構成されるプロセツサモ
ジユール（以下PMと略す）２を割当て、並列処
理させる方式がある。画像データは管理プロセツ
サ（以下CPと略す）１から入出力BUS５を介し
て与えられる。このような構成において、LM３（ｉ、ｊ）に
部分画面（ｉ、ｊ）の画像データしか記憶されて
いない場合には、２次元コンボリユーシヨンのよ
うに周辺の画像データを必要とする局所近傍演算
の結果が全ての部分画面に対して正確に求められ
ない問題があつた。例えば、第２図に示すように、Ａを中心に上下
左右５つずつの画像データＢによりＡの位置に対
応する画像データを処理する11×11の２次元コン
ボリユーシヨンの場合、ｇ（ｘ、ｚ）＝_5,5 〓^k=l=-5,5 ｆ（ｘ−ｋ、ｚ−ｌ）・ｗ（ｋ、ｌ）但しｆ（ｘ、ｚ）：処理対象画像データｇ（ｘ、ｚ）：コンボリユーシヨン出力ｗ（ｋ、ｌ）：コンボリユーシヨン係数を解いて、コンボリユーシヨン出力を得る為に
は、部分画面（ｉ、ｊ）以外のデータを用いなけ
ればならない。しかし、各ローカルプロセツサ
は、部分画面（ｉ、ｊ）以外のデータを持たない
為、データ不十分の計算になり正確な解答を得ら
れない。そこで、従来このような問題点を解決する為の
手段として、PM２（ｉ、ｊ）を隣接する８つの
PM２（ｉ−１、ｊ−１）、（ｉ、ｊ−１）、（ｉ＋
１、ｊ−１）、（ｉ−１、ｊ）、（ｉ＋１、ｊ）、（ｉ
−１、ｊ＋１）、（ｉ、ｊ＋１）、（ｉ＋１、ｊ＋
１）と接続し、必要に応じて隣接PM２とデータ
交換を行う構成をとることが考えられている。し
かし、このような構成では、信号線構成及びデー
タ交換手段が複雑になる欠点があつた。本発明の目的は、部分画面対応して設けられた
プロセツサモジユールによる並列画像プロセツサ
において、局所近傍演算の実行に際して隣接プロ
セツサモジユールとの交信を不要とした並列画像
プロセツサを提供することにある。本発明は、管理プロセツサから入出力BUSを
介する画像データ転送時に、各プロセツサモジユ
ールのローカルメモリに対象部分画面及びその周
辺の近傍画像データを格納したものである。以下、本発明の一実施例を第３〜１１図により
説明する。本実施例では第３図に示すように、
CP１から入出力BUS５を介する画像データ転送
時に、各PM２のLM３に対象となる部分画面
（Ｃ部）及び隣接する８つの部分画面（斜線部Ｄ）
の画像データが格納される。画像メモリの全体画
面の構成は512×512画素とし、これを16×16分割
し32×32画素の部分画面としている。（０≦ｉ≦
16、０≦ｊ≦16、０≦ｘ≦32、０≦ｚ≦32） LM３の構成は、32×32＝1kバイト（以下kB
と略す）を１ブロツクとし、以下(1)〜(5)に示すよ
うに16のブロツクからなる。それぞれのブロツク
を第４図に示し、夫々について説明する。 (1) 画像メモリＡ……対象部分画面及び隣接部分
画面の画像メモリブロツクＡ（１、１）、Ａ（１、
０）、Ａ（１、−１）、Ａ（０、１）、Ａ（０、０）、
Ａ（０、−１）、Ａ（−１、１）、Ａ（−１、０）、
Ａ（−１、−１）（以下このような９つのブロツ
クをＡ

【式】と略す。）の９ブロツクから成る。主に処理対象画像データが格納さ
れる。 (2) 画像メモリＢ……対象部分画面の画像メモリ
ブロツクＢの１ブロツクから成る。主に上記画
像データの処理結果が格納される。 (3) 固有メモリ……各PM２（ｉ、ｊ）それぞれ
に固有なパラメータが格納される固有メモリブ
ロツクで、１ブロツクから成る。 (4) 共有メモリ……各PM２（ｉ、ｊ）に共通な
パラメータが格納される共有メモリブロツクで
４ブロツクから成る。 (5) ワークメモリ……各PM２（ｉ、ｊ）での画
像処理実行における途中結果が格納されるワー
クメモリブロツクで、１ブロツクから成る。入出力BUS５の信号線構成は、第５図のタイ
ムチヤートに示すように、 (1) Command（C3〜０：引数３〜０は信号線の
ビツト番号で０が最下位ビツトを示す）……
PM２に対する指令。 (2) Address（A8〜０）……主にLM３に対する
アドレス情報で、垂直方向Ｙ座標アドレス及び
水平方向Ｘ座標アドレスが時分割に転送され
る。 (3) PM Request Ｙ（：バーはネガテイ
ブ信号を示す）……PM２に対するリクエスト
信号で、立下り時の前後でA8〜０にY8〜０が
出力されていることを示す。 (4) PM Request Ｘ（）……PM２に対
するリクエスト信号で、立下り時の前後でA8
〜０にX8〜０が出力されていることを示す。 (5) Data（D7〜０）……CP１とPM２との入出
力データ。からなり、共通にPM２に接続される共通BUS信
号線である。 Command及びAddress Ｙ、Ｘの意味は、第６
図に示すように、 (1) C3＝０のとき、CP１とLM３とのメモリデ
ータ転送が実行される。この場合の詳細は第７
図に示すように、(a)〜(d)の種類の転送がある。 (a) Ｃ＝0000（最下位ビツトはメモリ読み出し
又は書き込みを示す。０……読み出し、１…
…書き込み）……XH、YHでLMを指定し、
指定されたLM３の画像メモリＡ（０、０）
ブロツクに於けるXL、YLで指定される画像
データが読み出される。（XH、YHは、夫夫
Ｘ、Ｙの８〜５のビツト。又XL、YLは、
夫々Ｘ、Ｙの４〜０のビツトである。） (a)′ Ｃ＝0001……XH、YHでLMを指定し、
指定されたLM３の画像メモリＡ（０、０）
ブロツクのXL、YLに、画像データが書き
込まれる。一方、指定されたLM３以外の
LMであつて、指定されたLM３の画像メ
モリＡ（０、０）に対してＡ

【式】の画像メモリブロツクを対象部分画面の画像メモリブロツクとして
いるLMにも、該画像データが書き込まれ
る。このようにして、全画像データ転送時に
は第３図に示すように隣接部分画面の画像
データが夫々のLMの画像メモリＡブロツ
クに格納されることになる。 (b) Ｃ＝001O／１……XH、YHで示される
LM３の画像メモリＢブロツクのXL、YLの
画像データの読出し／書込みが行われる。 (c) Ｃ＝010O／１……XH、YHで示される
LM３の固有メモリブロツクのADRH／Ｌの
データの読出し／書込みが行われる。 (d) Ｃ＝011O／１……全てのLM３の共有メモ
リブロツクのBLK、ADRH／Ｌのデータの
書込みが行われる。読出しは無効である。 (2) C3＝１のとき、CP１からPM２の内部動作
指令データが、D7〜０、X6〜０、Y6〜０に出
力される。この詳細については後述するのでこ
こでは省略する。のようにC3によつて区別される。 PM２の内部構成を第８図に示す。PM２は、
16kBのメモリ素子３６を含むLM３及びLP４か
ら構成される。 LM２は、入出力BUS５とレシーバー１０〜１
３，１８、ドライバ１７を介してインタフエイス
しており、（ｉ、ｊ）座標比較回路３１、メモリ
アクセス制御回路３２、ブロツクアドレス制御回
路３３、各々７ビツトのＸ−Ｙアドレスレジスタ
３４、メモリアクセス切換回路３５及びメモリ素
子３６から構成される。（ｉ、ｊ）座標比較回路３１は、PM２に与え
られた部分画面に対応する座標（ｉ、ｊ）と、時
分割にbusA8〜５に与えられるXH、YHを比較
しその結果を出力するものである。まずセレクタ
３１１を介してｊとbusA8〜５、即ちYHが比較
回路３１２により比較され、 (i) YH＝ｊ−１ならば11 (ii) YH＝ｊ〃 00 (iii) YH＝ｊ＋１〃 01 (iv) 上記以外〃 10 の２ビツトが出力される。次にbusPMRQY信号
がデイレイ回路１４を介してセレクタ３１１に与
えられ、同様にｉとXHの比較が行われ (i) XH＝ｉ−１ならば11 (ii) XH＝ｉ〃 00 (iii) XH＝ｉ＋１〃 01 (iv) 上記以外〃 10 が出力される。メモリアクセス制御回路３２では、上記比較結
果をＸ−ｉ比較結果レジスタ３２１、Ｙ−ｊ比較
結果レジスタ３２２に記憶し、制御回路３２３で
はこの比較結果及びbusC信号とにより第１表に
示す論理に従い、アンドゲート３２４，３２５を
介してメモリ読出し信号MRD３２６、書込み信
号MWT３２７を出力する。上記信号の出力タイ
ミングは、busPMRQX信号がデイレイ回路１５
により遅延されたタイミングで出力される。

【表】

【表】ブロツクアドレス制御回路３３は、busC信号
及びbusPMRQY信号により、メモリ素子３６に
対するブロツクアドレスAB３３４をセレクタ３
３１〜３３３を介して時分割に出力する。第２表
に従つて出力する。

【表】このようにして、第５図ｂのタイミングでLM
２のメモリ素子３６に対する読出し信号MRD３
２６、書込み信号MWT３２７、ブロツクアドレ
スAB３３４が出力され第７図に示したアクセス
制御が次のように実行される。まずC3＝０のLM２へのアクセスの場合には、
AB３３４は、下位アドレスA4〜０と組合されて
７ビツトとなり、これがPMRQX、Ｙ立上りの
タイミングでＸ−Ｙアドレスレジスタ３４にセツ
トされ、メモリアクセス切換回路３５のセレクタ
３５３を介してメモリ素子３６へのアドレス入力
となる。メモリ素子には、PMRQXタイミング
によりセレクタ３５２を介してリクエストパルス
が出され、このときMWT３２７がセレクタ３５
１を介して与えられた場合には書込み、そうでな
い場合には読出し動作を行う。メモリ読出し動作
によりメモリ素子３６から読出されたデータRD
３６１は、MRD３２６が論理ゲート１６を介し
て出力されている場合には、ドライバ１７よりデ
ータD7〜０として入出力BUS５に出力され、一
方書込みデータWD３６２は、入出力BUS５のデ
ータD7〜０がレシーバ１８、バツフア１９を介
して取り込まれる。次にC3＝１のLP４による内部動作の場合に
は、上記のようにセツトされたＸ−Ｙアドレスレ
ジスタ３４の情報及びレシーバ１８を介して取込
まれたD7−０がFUN21〜042としてLP４に与え
られる。また、アンドゲート２１を介して
PMRQXがLP４へのクロツクPCLK４１として
与えられると同時に、LP４からのアドレス
IADR４７、メモリリクエストIMRQ４６、メモ
リ書込み信号IMWT４５がメモリアクセス切換
回路３５を介してメモリ素子３６に与えられる。
そしてメモリ素子３６のRD３６１は、メモリデ
ータ入力MDI４３としてLP４に与えられるが、
入出力BUS５のD7〜０には出力しないように論
理ゲート１６で制御される。またメモリ素子３６
へのWD３６２は、バツフア１９が禁止されバツ
フア２０が許可されるためLP４からのメモリデ
ータ出力MD044が与えられることになる。この
ようにC3＝１の場合には、D7−７、Ｘ／Ｙアド
レスがFUN21〜０としてLP４に与えられると同
時に、メモリ素子３６のアクセスも全てLP４か
ら実行される。さてCommandのC3＝１のときには、CP１か
らPM２への内部動作指令となり、第９図ａ，ｂ
に示すフオーマツトになる。即ちD7〜０、Y6〜
０、X6〜０の計22ビツトがFUN21〜０となり、
FUN21〜18が演算内容指定のOPコード、
FUN17が演算処理時のデータ長指定Ｂ／Ｗコー
ド、FUN16〜14がメモリアクセス等のモード指
定MODコード、FUN13〜０がMOD＝000のとき
には定数LITコード、MOD＝0xxのときにはア
ドレスＹ／Ｘコードとなる。 OPコードでは下記の演算内容を示す。 OP＝０……Nooperation（ニモニツク
NOOP）。演算内容はアキユムレータACC（第
１０図）の内容をACCに転送する。 OP＝１……Move（MOVE）。メモリからの
読出しデータ用レジスタMDR（第１０図）の
内容をACCに転送する。 OP＝２……Add（ADD）。ACCとMDRとを
加算し、結果をACCにセツトする。 OP＝３……Add Absolute（ADABS）。ACC
とMDRとを加算した結果の絶対値をACCにセ
ツトする。 OP＝４……Subtract（SUB）。ACCから
MDRを減算し結果をACCにセツトする。 OP＝５……Subtract Absolute（SUBABS）。
ACCからMDRを減算した結果の絶対値をACC
にセツトする。 OP＝６……Increment（INC）。ACCを＋１
する。 OP＝７……Decrement（DEC）。ACCを−１
する。 OP＝８……Multiply（MULT）。MDRの上
位バイトMDR_Uと下位バイトMDR_Lを乗算し結
果をACCにセツトする。 OP＝９……Multiply＆Accumulate
（MACC）。MDR_UとMDR_Lとの乗算結果を
ACCに加算する。 OP＝10……Minimum（MIN）。ACCとMDR
との小さい方をACCにセツトする。 OP＝11……Maximum（MAX）。ACCと
MDRとの大きい方をACCにセツトする。 OP＝12……Shift Left（SFTL）。ACCを１
ビツト左にシフトする。 OP＝13……Shift Right（SFTR）。ACCを１
ビツト右にシフトする。 OP＝14……未定義 OP＝15……未定義Ｂ／Ｗコードでは下記の指定を行う。Ｂ／Ｗ＝０……上記OPコードによる演算が
１バイトのみの処理となる。Ｂ／Ｗ＝１……上記OPコードによる演算が
２バイト（ワード）の処理となる。 MODコードでは下記の指定を行う。 MOD＝000……定数LITとの演算を示すもの
で、FUN11〜０がLIT11〜０となり、FUN13
〜12のCONT部により、 (i) CONT＝00……演算対象がACCの代りに
LITとなる。 (ii) CONT＝01……演算対象がMDRの代りに
LITとなる。 (iii) CONT＝10……演算対象がMDR Ｕと
MDR Ｌとになる。と指定される。 MOD＝001……FUN13−７がＹ、FUN6−
０がＸアドレスとなり、これが内部のアドレス
レジスタYR、XRにセツトされる。 MOD＝010……FUN13−12がＹブロツクア
ドレス、FUN6、５がＸブロツクアドレスとな
り、これが内部アドレスレジスタのブロツク相
当部にセツトされる。 MOD＝011……ACCの内容がYR、XRにセ
ツトされる。 MOD＝1xx……メモリのアクセスを指定す
る。 (i) xx＝00……メモリ読出しデータをMDRL
にセツトする。 (ii) xx＝01……メモリ読出しデータをMDRU
にセツトする。 (iii) xx＝10……ACCLをメモリに書込む。 (iv) xx＝11……ACCUをメモリに書込む。上述のような内部動作指令を実行するLP４の
内部構成を第１０図に示す。基本クロツクPCLK４１の立上りでFUN42が
FUNレジスタ８０にセツトされる。これが制御
回路９１で解釈され、 (i) MDR_U/L８１へのセツト制御信号 (ii) セレクタSELA、Ｂ、Ｃ、Ｄ８４，８５，８
６，８７への選択指令信号 (iii) 演算回路ALU８９への演算指令信号 (iv) アドレスコントロール部ACU９２への制御
指令信号を出力することにより前述の動作が実行される。本発明によれば、管理プロセツサが画面画像デ
ータを送出している間に各プロセツサモジユール
内に隣接する部分画面画像データを持つ為、画像
処理の段階で隣接する部分画面画像データを持つ
プロセツサモジユールにデータ問い合わせをする
必要がなく、夫々のプロセツサモジユールで全く
独立に画像処理ができ、処理速度が飛躍的に向上
する。

【図面の簡単な説明】

第１図は並列画像プロセツサの基本構成を示す
ブロツク図、第２図は局所近傍画像処理を説明す
る図、第３図は本発明の並列画像プロセツサにお
ける部分画面の記憶方法を説明する図、第４図は
ローカルメモリの内部記憶構成を説明する図、第
５図は入出力BUS信号線構成とそのタイムチヤ
ート、第６図はコマンドを説明する図、第７図は
ローカルメモリへのアクセスを説明する図、第８
図はローカルメモリのブロツク図、第９図はロー
カルプロセツサへの内部動作指令を説明する図、
第１０図はローカルプロセツサのブロツク図であ
る。１……管理プロセツサCP、２……プロセツサ
モジユールPM、３……ローカルメモリLM、４
……ローカルプロセツサLP、５……入出力
BUSBUS。

Claims

【特許請求の範囲】１画面を格子状に分割した各部分画面の画像デ
ータを格納するローカルメモリと、各ローカルメ
モリに対応して設けられ、該ローカルメモリに格
納された部分画面画像データの処理をするローカ
ルプロセツサとからなるプロセツサモジユール
と、夫々のプロセツサモジユールをバス結合によ
り制御管理する管理プロセツサとを設け、前記管
理プロセツサが前記バスを介して送出する各部分
画面画像データのうち各々のプロセツサモジユー
ルに対応する部分画面画像データを読み込み、
夫々のローカルプロセツサが該読み込んだ部分画
面画像データの画像処理をすることにより、画面
画像データの並列処理を行なう並列画像プロセツ
サにおいて、各々のプロセツサモジユールは、あ
らかじめ与えられた対象部分画面の位置と前記管
理プロセツサが送出する部分画面の位置とを比較
し、一致する画面又は該対象画面に隣接する部分
画面ならば、その部分画面の位置に対応した信号
を出力する位置比較回路と、該位置比較回路の出
力が指示する領域に前記バス上の部分画面画像デ
ータを読み込むメモリ素子とを備えたことを特徴
とする並列画像プロセツサ。２前記特許請求の範囲第１項の記載において、
前記位置比較回路の出力信号を入力し、前記バス
内の制御信号線の信号を入力して、前記メモリ素
子の読み出し、書き込み信号を出力するアクセス
制御回路とを備えたことを特徴とする並列画像プ
ロセツサ。３前記特許請求の範囲第１項の記載において、
前記位置比較回路の出力信号を入力し、前記バス
内の制御信号線の信号を入力して、前記メモリ素
子のアドレス信号端に前記部分画面画像データを
格納するアドレス信号を出力するアドレス制御回
路を備えたことを特徴とする並列画像プロセツ
サ。