JPH01209750A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01209750A JPH01209750A JP63035911A JP3591188A JPH01209750A JP H01209750 A JPH01209750 A JP H01209750A JP 63035911 A JP63035911 A JP 63035911A JP 3591188 A JP3591188 A JP 3591188A JP H01209750 A JPH01209750 A JP H01209750A
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Classifications
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- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
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- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に配線基板上にバンプ電
極を介して半導体素子が搭載・接続されてなる半導体装
置の樹脂封止構造に関する。
極を介して半導体素子が搭載・接続されてなる半導体装
置の樹脂封止構造に関する。
近年、電子機器の高機能化・高密度化の進展に伴い、そ
こに使用される半導体装置についても、高機能化・高密
度化のための技術検討が行われている。従来、半導体素
子の実装密度を向上させる技術としては、例えばフリッ
プチップ技術のように、配線基板上にバンプ電極を介し
て半導体素子を搭載・接続することが知られていた。
こに使用される半導体装置についても、高機能化・高密
度化のための技術検討が行われている。従来、半導体素
子の実装密度を向上させる技術としては、例えばフリッ
プチップ技術のように、配線基板上にバンプ電極を介し
て半導体素子を搭載・接続することが知られていた。
この半導体装置は、接合部となるバンプ電極がフレキシ
ビリティに乏しいため、配線基板と半導体素子の熱膨張
係数の差異による機械的ストレスに起因する接合不良が
発生するという欠点がある。また、半導体素子としてＭ
Ｏ３型記憶素子を搭載する場合、配線基板材料中に不純
物としで含まれる放射性元素（たとえばウラン）より放
出されるα線によって、ソフトエラーと呼ばれる誤動作
が生じやすくなるという欠点がある。
ビリティに乏しいため、配線基板と半導体素子の熱膨張
係数の差異による機械的ストレスに起因する接合不良が
発生するという欠点がある。また、半導体素子としてＭ
Ｏ３型記憶素子を搭載する場合、配線基板材料中に不純
物としで含まれる放射性元素（たとえばウラン）より放
出されるα線によって、ソフトエラーと呼ばれる誤動作
が生じやすくなるという欠点がある。
このような欠点を克服するために、第３図に示すように
、バンプ電極３を形成した半導体素子１１を、配線基板
１上に設け、これをゲル状のポツティング樹脂１２で封
止し、バンプ電極３に働くストレスを緩和することが行
われている。この配線基板１は、アルミナセラミック基
板上に導体配線層が形成されたものであり、これらの上
に外装樹脂１３が被覆される。なお、ソフトエラーを防
止することが必要な場合に、ボッティング樹脂１２とし
ては、高純度のシリコーン樹脂が用いられる。
、バンプ電極３を形成した半導体素子１１を、配線基板
１上に設け、これをゲル状のポツティング樹脂１２で封
止し、バンプ電極３に働くストレスを緩和することが行
われている。この配線基板１は、アルミナセラミック基
板上に導体配線層が形成されたものであり、これらの上
に外装樹脂１３が被覆される。なお、ソフトエラーを防
止することが必要な場合に、ボッティング樹脂１２とし
ては、高純度のシリコーン樹脂が用いられる。
上述した従来の半導体装置は、ボッティング樹脂１２と
して使われているシリコーン樹脂が、外装樹脂１３との
密着性に乏しいため、温度サイクル試験などにより、外
装樹脂１３の亀裂を生じやすいという欠点がある。
して使われているシリコーン樹脂が、外装樹脂１３との
密着性に乏しいため、温度サイクル試験などにより、外
装樹脂１３の亀裂を生じやすいという欠点がある。
第３図に示した構造において、ボッティング樹脂１２と
してシリコーン樹脂、外装樹脂１３としてフェノール樹
脂を用いた半導体装置を一５０’Ｃ〜１５０℃間の温度
サイクル試験により評価したところ１００サイクル以後
外装樹脂１３の亀裂が発生した。
してシリコーン樹脂、外装樹脂１３としてフェノール樹
脂を用いた半導体装置を一５０’Ｃ〜１５０℃間の温度
サイクル試験により評価したところ１００サイクル以後
外装樹脂１３の亀裂が発生した。
本発明の目的は、このような問題を解決し、温度サイク
ル試験を行っても外装樹脂に亀裂などを生じないように
した半導体装置を提供することにある。
ル試験を行っても外装樹脂に亀裂などを生じないように
した半導体装置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置の構成は、配線基板と、この配線基
板上にバンブ電極を介して搭載・接続された半導体素子
と、この半導体素子と前記配線基板との間隙部に注入さ
れたゲル状のシリコーン樹脂と、前記半導体素子の前記
配線基板と対向していない面を被覆した外装樹脂とを有
することを特徴とする。
板上にバンブ電極を介して搭載・接続された半導体素子
と、この半導体素子と前記配線基板との間隙部に注入さ
れたゲル状のシリコーン樹脂と、前記半導体素子の前記
配線基板と対向していない面を被覆した外装樹脂とを有
することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。コージェラ
イトセラミック基板上に、公知のセミアデイティブ法に
よりＣｒ−Ｃｕｔ１１層膜からなる導体配線層を形成し
た配線基板１上に、Ｐｂ−６ｎ系半田（Ｐｂ９０ｗｔ％
）からなるバンブ電極３を介して半導体記憶素子２が搭
載・接続されている。この配線基板１と半導体記憶素子
２との間隙部には、ゲル状のシリコーン樹脂４が注入さ
れている。このシリコーン樹脂４は、硬化前の粘度が１
０００ｃｐｓで、硬化後の針入度（ＪＩＳ−に、２２３
５：単位１／１０龍）が１２０である。
イトセラミック基板上に、公知のセミアデイティブ法に
よりＣｒ−Ｃｕｔ１１層膜からなる導体配線層を形成し
た配線基板１上に、Ｐｂ−６ｎ系半田（Ｐｂ９０ｗｔ％
）からなるバンブ電極３を介して半導体記憶素子２が搭
載・接続されている。この配線基板１と半導体記憶素子
２との間隙部には、ゲル状のシリコーン樹脂４が注入さ
れている。このシリコーン樹脂４は、硬化前の粘度が１
０００ｃｐｓで、硬化後の針入度（ＪＩＳ−に、２２３
５：単位１／１０龍）が１２０である。
さらに外側はフェノール樹脂５によって被覆され、特に
半導体素子２の背面は、フェノール樹脂５に直接被覆さ
れている。
半導体素子２の背面は、フェノール樹脂５に直接被覆さ
れている。
このようにして得られた半導体装置を一５５℃〜１５０
℃間の温度サイクル試験により評価したところ、３００
サイクルに至ってもなお、外観。
℃間の温度サイクル試験により評価したところ、３００
サイクルに至ってもなお、外観。
特性ともに異常は認められなかった。
第２図は本発明の第２の実施例の断面図である。配線基
板１、半導体記憶素子２、バンブ電極３およびシリコー
ン樹脂４については第１の実施例と同様である。
板１、半導体記憶素子２、バンブ電極３およびシリコー
ン樹脂４については第１の実施例と同様である。
本実施例においては、エポキシ系樹脂６によりトランス
ファーモールディングを行っているため、外形寸法の精
度向上ならびに耐湿性の向上という利点がある。また、
温度サイクル試験による評価においても第１の実施例と
同等以上の結果が得られた。
ファーモールディングを行っているため、外形寸法の精
度向上ならびに耐湿性の向上という利点がある。また、
温度サイクル試験による評価においても第１の実施例と
同等以上の結果が得られた。
以上説明したように本発明は、配線基板上にバンブ電極
を介して搭載接続された半導体素子を備え、その配線基
板の間隙部にゲル状のシリコーン樹脂を注入した後、半
導体素子の背面を含めて全体を外装樹脂で被覆する構造
をとることにより、シリコーン樹脂と外装樹脂の接触面
積を最小限に抑えることが出来、その結果、温度サイク
ル耐性を著しく改善できる効果がある。
を介して搭載接続された半導体素子を備え、その配線基
板の間隙部にゲル状のシリコーン樹脂を注入した後、半
導体素子の背面を含めて全体を外装樹脂で被覆する構造
をとることにより、シリコーン樹脂と外装樹脂の接触面
積を最小限に抑えることが出来、その結果、温度サイク
ル耐性を著しく改善できる効果がある。
第１図、第２図は本発明の第１および第２の実施例の断
面図、第３図は従来の半導体装置の一例の断面図である
。 １・・・配線基板、２・・・半導体記憶素子、３・・・
バンブ電極、４・・・シリコーン樹脂、５・・・フェノ
ール樹脂、６・・・エポキシ樹脂、１１・・・半導体素
子、１２・・・ボッティング樹脂、１３・・・外装樹脂
。 易 １ 図 ｆｆｉ ２ 図 第 ３ 図
面図、第３図は従来の半導体装置の一例の断面図である
。 １・・・配線基板、２・・・半導体記憶素子、３・・・
バンブ電極、４・・・シリコーン樹脂、５・・・フェノ
ール樹脂、６・・・エポキシ樹脂、１１・・・半導体素
子、１２・・・ボッティング樹脂、１３・・・外装樹脂
。 易 １ 図 ｆｆｉ ２ 図 第 ３ 図
Claims (1)
- 配線基板と、この配線基板上にバンプ電極を介して搭
載・接続された半導体素子と、この半導体素子と前記配
線基板との間隙部に注入されたゲル状のシリコーン樹脂
と、前記半導体素子の前記配線基板と対向していない面
を被覆した外装樹脂とを有することを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035911A JPH01209750A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035911A JPH01209750A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209750A true JPH01209750A (ja) | 1989-08-23 |
Family
ID=12455213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035911A Pending JPH01209750A (ja) | 1988-02-17 | 1988-02-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209750A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097097A (en) * | 1996-08-20 | 2000-08-01 | Fujitsu Limited | Semiconductor device face-down bonded with pillars |
-
1988
- 1988-02-17 JP JP63035911A patent/JPH01209750A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6097097A (en) * | 1996-08-20 | 2000-08-01 | Fujitsu Limited | Semiconductor device face-down bonded with pillars |
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