KR19980078589A - 칩 크기의 패키지 및 그의 형성방법 - Google Patents

칩 크기의 패키지 및 그의 형성방법 Download PDF

Info

Publication number
KR19980078589A
KR19980078589A KR1019970016158A KR19970016158A KR19980078589A KR 19980078589 A KR19980078589 A KR 19980078589A KR 1019970016158 A KR1019970016158 A KR 1019970016158A KR 19970016158 A KR19970016158 A KR 19970016158A KR 19980078589 A KR19980078589 A KR 19980078589A
Authority
KR
South Korea
Prior art keywords
substrate
chip
integrated circuit
adhesive tape
circuit chip
Prior art date
Application number
KR1019970016158A
Other languages
English (en)
Other versions
KR100248202B1 (ko
Inventor
공병식
Original Assignee
김영환
현대전자산업 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업 주식회사 filed Critical 김영환
Priority to KR1019970016158A priority Critical patent/KR100248202B1/ko
Priority to CN98108800A priority patent/CN1201254A/zh
Publication of KR19980078589A publication Critical patent/KR19980078589A/ko
Application granted granted Critical
Publication of KR100248202B1 publication Critical patent/KR100248202B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/4826—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

본 발명은 스트립형의 적층 인쇄 회로 기판(Laminated Printed Circuit Board)을 이용한 칩 크기의 패키지(Chip Scale Package)을 제공하는 것을 목적으로 한다. 칩 크기의 패키지는 중앙부위에 슬롯 홀이 다수 형성된 기판으로서, 상기 기판은 제 1표면과 제 1표면의 반대편에 제 2표면을 가지며, 상기 슬롯 홀양쪽의 제 1표면상에 접착제 테이프가 부착되고 있고, 상기 제 2 표면상에 신호 패턴이 형성되어 있고, 다수의 전기적 접점을 가지며, 또한 신호패턴을 제외한 부분을 절연시키기 위한 절연성 레지스트가 도포되어 있는 기판; 상기 기판상의 제 1 표면상에 접착제 테이프에 의하여 부착되어 있는, 와이어 본딩 패드를 포함하는 집적회로 칩; 상기 집적회로 칩의 와이어 본딩 패드와 상기 기판상의 신호패턴을 상기 슬롯 홀을 매개로하여 전기적으로 연결시키는 다수의 전도성 본드 와이어; 및 상기 다수의 전도성 본드 와이어가 배열된 상기 적층기판의 슬롯 홀을 매립하는 언더 필 용액을 경화시켜서 형성된 절연층을 포함하는 것을 특징으로 한다.

Description

칩 크기의 패키지 및 그의 형성방법
본 발명은 칩 크기의 패키지에 관한 것으로, 보다 상세하게는 스트립형의 적층 인쇄 회로 기판(Laminated Printed Circuit Board)을 이용한 칩 크기의 패키지(Chip Scale Package)에 관한 것이다.
종래, LOC 타입의 칩을 수용하는 칩 크기 패키지 또는 칩 사이즈 패키지(chip scale pcakage or chip size package)의 구조는 도1에 도시된 바와 같이, 집적회로 칩(1)의 한쪽 표면에 LOC용 접착제 테이프(2)가 부착되어 있고, 리이드 프레임(3)이 LOC용 접착제 테이프(2)에 부착되어 외부로 연장되도록 배열되어 있으며 본딩 와이어(4)에 의하여 집적회로 칩(1)과 리이드 프레임(3)이 전기적으로 연결되어 있다. 또한, 상기 부품들은 몰딩 수지(5)로 몰드되어 있다.
종래의 LOC 형의 칩을 수용하는 칩 크기 패키지는 상기와 같은 구조를 이루므로써, 다음과 같은 문제점이 있었다.
첫째, 패키징시 일반적인 LOC 패키지 공정, 즉 다이싱 소오(dicing saw), 다이 부착, 와이어 본딩, 모울딩, 트림, 플래이팅, 신글레이션, 외관검사, 출하의 공정을 순차적으로 모두 실행하여야 한다.
둘째, 사전에 일정한 형태가 형성된(일명 ; 다운-세트) 리이드 프레임을 사용하므로 작업성이 저하된다.
셋째, 모울드시, 칩과 리이드 프레임사이에 보이드가 발생할 가능성이 높다.
넷째, 모울드시, 리이드 프레임의 변형이 우려된다.
다섯째, 트림공정시, 리이드 프레임부근에 패키지 치핑 또는 클랙(package chipping or crack)이 발생할 가능성이 높다.
여섯째, 패키지의 두께의 조절이 어렵다.
본 발명은 상기의 문제점을 해소하기 위하여, 플립 칩(flip chip) 기술을 사용하지 않고, 종래의 와이어 본딩 기술을 사용하며, LOC타입의 칩을 LOC 조립기술과 BGA기술(ball gird array package technology)을 복합적으로 응용한 것을 기술적 원리로 하여, LOC 타입의 칩을 수용하는 CSP 및 CSP를 형성하는 방법을 제공하는 것을 목적으로 한다.
도1은 종래의 LOC 타입의 칩을 수용하는 칩 크기의 패키지의 구조를 설명하기 위한 개략적인 단면도.
도2는 본 발명의 일실시예에서 사용되는 스티립형 기판을 나타내는 평면도.
도3A 내지 도3C은 도2의 스트립형 기판의 구조를 상세하게 설명하기 위하여 하나의 유닛을 나타내는 확대된 단면도, 평면도, 및 저면도.
도4A 및 도4B는 본 발명의 일실시에에 따른 기판의 스롯 홀의 양쪽주변에 접착제 테이프가 부착된 상태를 나타내는 단면도 및 평면도.
도5A 및 도5B는 본 발명의 일실시예에 따른 접착제 테이프위에 집적회로 칩이 기판의 스롯 홀에 대응하는 위치에 마운팅되어 있는 상태를 나타내는 단면도 및 평면도.
도6A 및 도6B는 본 발명의 일실시예에 따른 와이어 본딩상태를 설명하기 위한 단면도 및 평면도.
도7A 및 도7B는 본 발명의 일실시에에 따른 와이어가 배열되어 있는 기판의 슬롯 홀부분에 언더 필(Under Fill) 용액이 경화되어 형성된 절연층을 나타내기 위한 단면도 및 평면도.
도8A 및 도8B 는 본 발명의 일실시예에 따른 볼을 부착상태를 나타내기 위한 단면도 및 평면도.
도면의 주요부분에 대한 부호의 설명
21 : 기판 22 : 접착제 테이프
23 : 집적회로 칩 24 : 본드 와이어
25 : 본드 와이어 26 : 볼
21A : 스롯 홀
본 발명의 목적은 중앙부위에 슬롯 홀이 다수 형성된 기판으로서, 상기 기판은 제 1표면과 제 1표면의 반대편에 제 2표면을 가지며, 슬롯 홀 양쪽의 제 1표면상에 접착제 테이프가 부착되어 있고, 제 2표면상에 신호 패턴이 형성되어 있으며, 또한 다수의 전기적 접점을 가지는 기판; 상기 기판상의 제 1표면상에 접착제 테이프에 의하여 부착되어 있는, 와이어 본딩 패드를 포함하는 집적회로 칩; 집적회로 칩의 와이어 본딩 패드와 상기 기판상의 신호패턴을 상기 슬롯 홀을 매개로하여 전기적으로 연결시키는 다수의 전도성 본드 와이어; 및 다수의 전도성 본드 와이어가 배열된 적층기판의 슬롯 홀을 매립하는 언더 필 용액을 경화시켜서 형성된 절연층을 포함하는 것을 특징으로 하는 칩 크기의 패키지에 의하여 달성된다.
본 발명의 다른 목적은 기판의 중앙부위에 집적회로 칩의 와이어 본딩 패드가 노출되도록 스롯 홀을 형성하는 단계; 기판의 제1표면에 레지스트를 프린팅시키고, 기판의 제 1표면의 반대면에 해당되는 제 2표면에 신호 패턴을 형성시키며, 기판의 제 2표면에 와이어 본딩되는 부분과 소울더 볼이 마운트되는 부분을 제외하고 소울더 레지스트를 도포하여 절연을 시키는 단계; 기판의 중앙부위에 형성된 슬롯 홀의 양쪽에 집적회로 칩을 부착시키기 위하여 기판의 제 1표면상에 접착제 테이프를 부착시키는 단계; 제 1표면상에 접착테이프가 부착된 기판상에 집적회로 칩을 마운팅하는 단계; 기판의 중앙부위에 형성된 슬롯 홀사이에 배열되어 있는 와이어 본딩 패드와, 기판의 제 2표면에 노출되어 있는 와이어 본딩부사이를 와이어로 연결시키는 단계; 기판의 중앙부위에 형성된 슬롯 홀에 언더 필 용액을 주입하여 집적회로 칩과 기판사이의 좁은 틈새를 채우는 단계; 언더 필 용액을 건조하여 경화시키는 단계; 기판의 제 2표면에 형성된 소울더 볼 마운트 부위에 플럭스를 도팅하고 다수의 소울더 볼을 마운트하는 단계; 및 소울더 볼을 기판상에 부착시키는 단계를 포함하는 것을 특징으로 하는 칩 크기의 패키지 형성방법에 의하여 달성된다.
본 발명의 실시예에 의하면, 기판상에 형성된 슬롯 홀을 통하여 집적회로 칩의 와이어 본딩 패드와 기판의 신호패턴을 전기적으로 연결시키는 구조로 되어 있어, 패키지의 크기를 줄일 수 있고, 또한 집적회로 칩과 기판의 사이로 모세관 현상을 이용하여 언더 필 용액을 주입함에 따라 패키지 내부의 보이드나 세라믹 기판에서의 변형문제를 제거할 수 있다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
우선, 본 실시에에서 사용되는 기판을 도2에 의거하여 설명하면, 기판은 소정 위치에 다수개의 슬롯 홀(A)이 형성되어 있으며, 또한 트림공정에서 패키지의 유닛화를 이룰 수 있도록 브레이크 라인의 역할을 하는 다른 스롯 홀(B)이 각 슬롯 홀(A)의 주변에 형성되어 있다. 스롯 홀(B)이 이루는 사각형의 모서리에는 인덱스 홀(C)이 각각 형성되어 있다.
도3A 내지 도3C은 기판의 구조를 상세하게 설명하기 위하여, 도2의 기판의 하나의 유닛을 나타내는 확대된 단면도, 평면도, 저면도를 각각 나타낸다.
도3A에 도시된 바와 같이, 기판(21)은 2층으로 구성되어 있다. 그러나, 경우에 따라서는 기판은 1 층으로 되어 있거나, 또는 2 층이상의 다층으로 이루어질 수도 있다. 또한, 기판은 스트립형이거나, 또는 메트릭스형일 수 있다.
기판(21)은 중앙부위에, LOC 타입 집적회로 칩의 와이어 본딩 패드가 보이도록, 와이어 스롯 홀(21A)이 형성되어 있다. 기판(21)의 제 1표면에는 레지스트(21B), 바람직하게는 소울더 레지스트가 프린팅되어 있다. 또한 기판(21)의 제 1표면과 반대편의 제 2표면에는 배선패턴, 즉 신호패턴(21C )이 형성되어 있다. 여기서 신호패턴은 와이어 본딩부(211), 소울더 볼 에태치부(212) 및 회로라인부(213)를 포함한다. 제 2표면은 외부와 절연을 이루기 위하여 와이어 본딩부(211)및 소울더 볼 에태치부(212)를 제외한 부분은 레지스트(214), 바람직하게는 소울더 레지스트로 도포되어 있다.
도4A 및 도4B에 도시된 바와 같이, 기판(21)의 중앙부위에 형성된 스롯 홀(21A)의 양쪽주변에 집적회로 칩을 부착시킬 수 있는 접착제 테이프(22), 바람직하게는 LOC용 접착제 테이프가 부착되어 있다.
또한 도5A 및 도5B에 도시된 바와 같이, 접착제 테이프(22)위에는 집적회로 칩(23)이 상기 기판(21)의 스롯 홀(21A)에 대응하는 위치에 마운팅되어 있다.
집적회로 칩(23)상에는 일렬로 배열된 와이어 본딩 패드(23A)가 형성되어 있으며, 이 와이어 본딩 패드(23A)는 기판의 제 2표면상에 형성된 신호패턴(21C)의 와이어 본딩부(211)와 전기적으로 와이어(24)에 의하여 연결되어 있다. 본 실시예에서는 기판(21)상에 형성된 스롯 홀(21A)을 통하여, 집적회로 칩(23)과 기판(21)상의 신호패턴(21C)이 연결되는 구조를 이룸으로써, 패키지의 크기를 줄일 수 있다.(도6A 및 도6B 참고).
또한 도7A 및 도7B에 도시된 바와 같이, 와이어(24)가 배열되어 있는 기판(21)의 슬롯 홀(21A)부분에는 언더 필(Under Fill)용액이 경화되어 형성된 절연층(25)이 배열되어 있다.
기판(21)의 제 2표면상에 형성된 소울더 볼 에태치부(212)에는 도8A 및 도8B에 도시된 바와 같이, 볼(26) 바람직하게는 소울더 볼이 부착되어 있다.
도9는 본 발명에 따라 제조된 패키지된 집적회로 칩 소자에 대한 사시도를 나타내고 있다. 본 실시예에 의하여 패키지 크기를 CSP의 정도로 감소시킬 수 있다.
다음으로, 적층 기판을 갖는 칩크기의 패키지를 제조하는 단게를 순차적으로 설명한다.
우선, 도3A에 도시된 바와 같이, 기판(21)의 중앙부위에, LOC 형 집적회로 칩의 와이어 본딩 패드가 보이도록, 와이어 스롯 홀(21A)을 형성한다. 여기서 경우에 따라서는 기판은 1층으로 되어 있거나, 또는 2층이상의 다층으로 이루어질 수도 있다. 또한 기판은 스트립형이거나 또는 메트릭스 형일 수도 있다.
한편, 기판(21)의 제1표면에는 레지스트(21B), 바람직하게는 소울더 레지스트를 프린팅한다. 또한 스트립형 기판(21)의 제1표면과 반대편의 제2표면에 신호패턴(21C)을 형성한다. 여기서 신호패턴은 와이어 본딩부(211), 소울더 볼 에태치부(212) 및 회로라인부(213)를 포함한다. 그리고나서, 제2표면을 외부와 절연을 이루기 위하여 와이어 본딩부(211) 및 소울더 볼 에태치부(212)를 제외한 부분에 레지스트(214), 소울더 레지스트를 도포한다. 스트립형 기판에 신호패턴을, 기판에 스롯 홀을 형성하기 이전에, 우선적으로 종래의 PCB 패턴형성방법으로 형성할 수도 있다.
다음으로, 도4A 및 도4B에 도시된 바와 같이, 기판(21)의 중앙부위에 형성된 스롯 홀(21A)의 양쪽주변에 집적회로 칩을 부착시킬 수 있는 접착제 테이프(22), 바람직하게는 LOC용 접착제 테이프를 부착시킨다.
그리고, 도5A 및 도5B에 도시된 바와 같이, 접착제 테이프(22)위에 집적회로 칩(23)을 상기 기판(21)의 스롯 홀(21A)에 대응하는 위치에 마운팅시킨다.
도6A 및 도6B에 도시된 바와 같이, 집적회로 칩(23)상의 와이어 본딩 패트(23A)와 기판의 제2표면상에 형성된 신호패턴(21C)의 와이어 본딩부(211)를 전기적으로 본도 와이어(24)에 의하여 연결시킨다.
와이어 본딩이 완료된 후, 도7A 및 도7B에 도시된 바와 같이, 와이어(24)가 배열되어 있는 스트립형 기판(21)의 슬롯 홀(21A)부분에 언더 필(Under Fill) 용액, 바람직하게는 에폭시계 수지를 디스펜서를 이용하여 주입하고, 건조하여 언더 필 용액을 경화시킨다. 이 때, 언더 필 용액은 모세관 현상에 의하여 집집회로 칩과 적층 기판사이의 좁은 틈새로 채워지게 된다. 볼 실시예에서는 언더 필 용액을 집적회로 칩의 엔드 라인까지 채워질 수 있는 정도로 주입한다.
상기 공정까지 완료된 제품은 도8A 및 도8B에 도시된 바와 같이, 기판(21)의 제 2표면에 형성된 소울더 볼 에티치부(212)에 플럭스를 도팅(dotting)하고 다수의 볼(26), 바람직하게는 소울더 볼을 마운트한 후, 적회선-리플로우 로(infrared radition-reflow furnace)를 통과시켜서 소울더 볼(26)을 기판상에 부착시킨다. 이 때 사용되는 적층 기판은 스트립 형 또는 메트립스 형의 기판 형태로 작업을 할 수 있으며, 작업이 완료된 후, 사전에 형성된 기판위의 슬롯 홀(브레이크 라인)을 이용하여 트림공정을 행하면서 유닛트화(singulation)한다.
본 발명의 실시예의 의하면, 기판상에 형성된 슬롯 홀을 통하여 집적회로 칩의 와이어 본딩 패드와 기판의 신호패턴을 전기적으로 연결시키는 구조로 되어 있어, 패키지의 크기를 줄일 수 있고, 또한 집적회로 칩과 기판의 사이로 모세관 현상을 이용하여 언더 필 용액을 주입함에 따라 패키지 내부의 보이드나 세라믹 기판에서의 변형문제를 제거할 수 있다.

Claims (13)

  1. 중앙부위에 슬롯 홀이 다수 형성된 기판으로서, 상기 기판은 제 1 표면과 제 1 표면의 반대편에 제 2 표면을 가지며, 상기 슬롯 홀양쪽의 제1표면상에 접착제 테이프가 부착되어 있고, 상기 제 2 표면상에 신호 패턴이 형성되어 있고, 다수의 전기적 접점을 가지며, 또한 신호패턴을 제외한 부분을 졀연시키기 위한 절연성 레지스트가 도포되어 있는 기판; 상기 기판상의 제 1 표면상에 접착제 테이프에 의하여 부착되어 있는, 와이어 본딩 패드를 포함하는 집적회로 칩; 상기 집적회로 칩의 와이어 본딩 패드와 상기 기판상의 신호패턴을 상기 슬롯 홀을 매개로 하여 전기적으로 연결시키는 다수의 전도성 본드 와이어; 및 상기 다수의 전도성 본드 와이어가 배열된 상기 적층기판의 슬롯 홀을 매립하는 언더 필 용액을 경화시켜서 형성된 절연층을 포함하는 것을 특징으로 하는 칩 크기의 패키지.
  2. 제 1 항에 있어서, 상기 기판은 하나의 기판이거나 또는 둘이상의 적층 기판인 것을 특징으로 하는 칩 크기의 패키지.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 기판은 스트립 형 또는 메트릭스 형인 것을 특징으로 하는 칩 크기의 패키지.
  4. 제 1 항에 있어서, 상기 절연성 레지스트는 소울더 레지스트인 것을 특징으로 하는 칩 크기의 패키지.
  5. 제 1 항에 있어서, 상기 접착제 테이프는 LOC용 접착제 테이프인 것을 특징으로 하는 칩 크기의 패키지.
  6. 제 1 항에 있어서, 상기 기판에 형성된 다수의 전기적 접점은 볼인 것을 특징으로 하는 칩 크기의 패키지.
  7. 제 6 항에 있어서, 상기 볼은 소울더 볼인 것을 특징으로 하는 칩 크기의 패키지.
  8. 제 1 항에 있어서, 언더 필 용액은 에폭시 계 수지인 것을 특징으로 하는 칩 크기의 패키지.
  9. 제 1 항에 있어서, 상기 절연층은 그의 높이가 상기 집적회로 칩의 엔드 라인과 동일한 것을 특징으로 하는 칩 크기의 패키지.
  10. 기판의 중앙부위에 집적회로 칩의 와이어 본딩 패드가 노출되도록 스롯 홀을 형성하는 단계; 상기 기판의 제 1 표면에 레지스트를 프린팅시키고, 상기 기판의 제 1 표면의 반대면에 해당되는 제 2 표면에 신호 패턴을 형성시키며, 상기 기판의 제 2 표면에 와이어 본딩되는 부분과 소울더 볼이 마운트되는 부분을 제외하고 소울더 레지스트를 도포하여 절연을 시키는 단계; 상기 기판의 중앙부위에 형성된 슬롯 홀의 양쪽에 집적회로 칩을 부착시키기 위하여 상기 기판의 제 1 표면상에 접착제 테이프를 부착시키는 단계; 상기 제 1 표면상에 접착테이프가 부착된 기판상에 집적회로 칩을 마운팅하는 단계; 상기 기판의 중앙부위에 형성된 슬롯 홀사이에 배열되어 있는 와이어 본딩 패드와, 상기 기판의 제 2 표면에 노출되어 있는 와이어 본딩부사이를 와이어로 연결시키는 단계; 기판의 중앙부위에 형성된 슬롯 홀에 언더 필 용액을 주입하여 상기 집적회로 칩과 상기 기판사이의 좁은 틈새를 채우는 단계; 상기 언더 필 용액을 건조하여 경화시키는 단계; 상기 기판의 제 2 표면에 형성된 소울더 볼 마운트 부위에 플럭스를 도팅하고 다수의 소울더 볼을 마운트하는 단계; 및 상기 소울더 볼을 기판상에 부착시키는 단계를 포함하는 것을 특징으로 하는 칩 크기의 패키지의 형성방법.
  11. 제 10 항에 있어서, 언더 필 용액은 에폭시 계 수지인 것을 특징으로 하는 칩 크기 패키지의 형성방법.
  12. 제 10 항에 있어서, 상기 언더 필 용액의 주입량은 상기 칩의 엔드라인까지 채워질수 있는 정도의 양인 것을 특징으로 하는 칩 크기의 패키지의 형성방법.
  13. 제 10 항에 있어서, 상기 소울더 볼을 기판상에 부착시키는 단계는 적외선-리플로우 로(infrared radition-reflow furnace)를 통과시키면서 이루어지는 것을 특징으로 하는 칩 크기 패키지의 형성방법.
KR1019970016158A 1997-04-29 1997-04-29 칩 크기의 패키지 및 그의 형성방법 KR100248202B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1019970016158A KR100248202B1 (ko) 1997-04-29 1997-04-29 칩 크기의 패키지 및 그의 형성방법
CN98108800A CN1201254A (zh) 1997-04-29 1998-04-29 封装的集成电路器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970016158A KR100248202B1 (ko) 1997-04-29 1997-04-29 칩 크기의 패키지 및 그의 형성방법

Publications (2)

Publication Number Publication Date
KR19980078589A true KR19980078589A (ko) 1998-11-16
KR100248202B1 KR100248202B1 (ko) 2000-03-15

Family

ID=19504279

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970016158A KR100248202B1 (ko) 1997-04-29 1997-04-29 칩 크기의 패키지 및 그의 형성방법

Country Status (1)

Country Link
KR (1) KR100248202B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629678B1 (ko) * 1999-08-30 2006-09-29 삼성전자주식회사 칩 스케일 패키지 제조 방법
KR101119708B1 (ko) * 2003-12-09 2012-03-19 프리스케일 세미컨덕터, 인크. 집적 회로 다이를 패키징하는 방법

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07245360A (ja) * 1994-03-02 1995-09-19 Toshiba Corp 半導体パッケージおよびその製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100629678B1 (ko) * 1999-08-30 2006-09-29 삼성전자주식회사 칩 스케일 패키지 제조 방법
KR101119708B1 (ko) * 2003-12-09 2012-03-19 프리스케일 세미컨덕터, 인크. 집적 회로 다이를 패키징하는 방법

Also Published As

Publication number Publication date
KR100248202B1 (ko) 2000-03-15

Similar Documents

Publication Publication Date Title
US6452255B1 (en) Low inductance leadless package
US7129572B2 (en) Submember mounted on a chip of electrical device for electrical connection
US7109067B2 (en) Semiconductor device and method for fabricating same
EP1096567A2 (en) BGA package and method for fabricating the same
US6110755A (en) Method for manufacturing semiconductor device
KR100586699B1 (ko) 반도체 칩 패키지와 그 제조 방법
KR20000050486A (ko) 볼 그리드 어레이 반도체 패키지의 인캡슐레이션 방법
US5923957A (en) Process for manufacturing a lead-on-chip semiconductor device package having a discontinuous adhesive layer formed from liquid adhesive
KR100248202B1 (ko) 칩 크기의 패키지 및 그의 형성방법
JP3274343B2 (ja) 半導体装置
JP3203228B2 (ja) 半導体装置とその製造方法
KR100541397B1 (ko) 절연된 더미 솔더 볼을 갖는 비지에이 패키지
KR100388211B1 (ko) 멀티 칩 패키지
KR100199851B1 (ko) 칩 스케일 패키지 및 그의 제조 방법
KR19990057564A (ko) 칩단위 패키지 및 그의 제조방법
KR100221918B1 (ko) 칩 스케일 패키지
KR100762871B1 (ko) 칩크기 패키지 제조방법
JPH0846091A (ja) ボールグリッドアレイ半導体装置
KR100459820B1 (ko) 칩스케일패키지및그제조방법
KR20000026099A (ko) 칩크기 반도체 패키지와 그 제조방법
KR101040311B1 (ko) 반도체 패키지 및 그 형성 방법
KR200179421Y1 (ko) 적층형 반도체 패캐이지
JP2000232198A (ja) 半導体集積回路装置およびその製造方法
KR100195507B1 (ko) 박형 반도체 칩 패키지 소자
KR20010069064A (ko) 칩 스케일 패키지 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20131118

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee