KR101040311B1 - 반도체 패키지 및 그 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 패키지는 제1 면과 상기 제1 면의 반대편의 제2 면을 갖고, 관통 구멍 주변으로 배치된 복수의 도전성의 리드를 포함하는 리드 프레임; 상기 복수의 리드의 상기 제1 면 위에 플립칩 본딩되어 있는 제1 반도체 칩; 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩되어 있는 제2 반도체 칩; 상기 제1 반도체 칩 위에 적층되어 상기 복수의 리드의 상기 제1 면 위에 와이어 본딩되어 있는 제3 반도체 칩; 을 포함한다.
반도체 패키지, 리드 프레임, 플립칩 본딩, 와이어 본딩

Description

반도체 패키지 및 그 형성 방법{Semiconductor package and method of formation of the same}
본 발명은 반도체 소자의 패키지에 관한 것으로, 더욱 상세하게는 리드 프레임을 사용하여 반도체 소자를 회로 기판에 부착하기 위한 반도체 소자의 패키지 및 그 제조방법에 관한 것이다.
리드 프레임 패키지의 하나인 무리드 평판형(QFN: Quad Flat No-lead) 패키지는 표면 실장 기술 패키지(SMT package: surface mount technology package)에 해당하며, 인쇄회로기판 위에 사용되는 반도체 소자의 패키지이다. 무리드 평판형(QFN) 패키지는 편평한 구리 리드 프레임 기판을 갖고 플라스틱으로 봉지되며 CSP(chip scale package)에 가깝다.
도 1은 종래의 무리드 평판형(QFN) 패키지의 리드 프레임의 개략적인 평면도이고, 도 2는 도 1의 리드 프레임에반도체 칩들이 3층으로 적층되어 실장되어 형성된 무리드 평판형(QFN) 패키지의 단면도이다. 도 1 및 도 2를 참조하여 종래의 무리드 평판형(QFN) 패키지의 형성 단계를 설명한다.
도 1을 참조하면, 리드 프레임(10)은 반도체 칩이 올려지는 부분인 리드 프 레임 패드(11)와 반도체 칩의 접속 범프가 전기적으로 연결되는 리드(12)를 포함한다.
도 2를 참조하면, 리드 프레임 패드(11) 위에 제1반도체 칩(20)이 올려진다. 이때, 제1반도체 칩(20)의 접속 범프(21)가 리드(12) 위에 플립칩 본딩된다.
플립칩 본딩된 제1 반도체 칩(20) 위에 필름이나 에폭시로 제2반도체 칩(30)을 부착한 후 리드(12)에 제2반도체 칩(30)을 와이어 본딩(51)한다. 그리고 와이어 본딩된 제2 반도체 칩(30) 위에 필름이나 에폭시로 다시 제3 반도체 칩(40)을 부착한 후 리드(12)에 제3 반도체 칩(40)을 와이어 본딩(52)한다.
그런데 제2, 제3 반도체 칩(30, 40)을 제1 반도체 칩(20) 즉 플립칩 위에 연속적으로 부착하고 와이어 본딩하는 과정에서 제1 반도체 칩(20)에 스트레스가 가해진다. 제1 반도체 칩(20)에 가해지는 스트레스로 인하여 제1 반도체 칩(20) 또는 제1 반도체 칩(20)의 플립칩 범프(21)에 크랙이 유발되어 패키지의 품질이 저햐될 수 있다. 또한, 반도체 칩들(20, 30, 40)이 한 방향으로 적층되기 때문에 본딩 와이어(51, 52)의 길이가 길어지고 와이어 본딩 공정이 어려워지고, 전체 패키지의의 두께가 두꺼워 진다.
본 발명의 목적은 반도체 칩이 받는 스트레스를 줄일 수 있고, 본딩 와이어의 길이를 줄이고 와이어 본딩 공정을 수월하게 하며, 반도체 패키지의 두께를 줄일 수 있는 는 반도체 패키지 및 그 형성방법을 제공하는 데 있다.
본 발명의 일 목적을 달성하기 위한 반도체 패키지는 제1 면과 상기 제1 면의 반대편의 제2 면을 갖고, 관통 구멍 주변으로 배치된 복수의 도전성의 리드를 포함하는 리드 프레임; 상기 복수의 리드의 상기 제1 면 위에 플립칩 본딩되어 있는 제1 반도체 칩; 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩되어 있는 제2 반도체 칩; 상기 제1 반도체 칩 위에 적층되어 상기 복수의 리드의 상기 제1 면 위에 와이어 본딩되어 있는 제3 반도체 칩; 을 포함한다.
상기 리드의 상기 제1 면의 상기 제1 반도체 칩이 본딩되어 있는 부분은 상기 리드 프레임의 상기 제1 면으로부터 리세스될 수 있다. 상기 리드의 상기 제2 면의 상기 제2 반도체 칩이 본딩되어 있는 부분은 상기 리드 프레임의 상기 제2 면으로부터 리세스될 수 있다.
상기 제2 반도체 칩은 상기 관통 구멍 내에 위치할 수 있다. 상기 제1 반도체 칩은 상기 플립칩 본딩에 사용되는 플립칩 범프가 형성되어 있는 제1 면과 상기 제1 면의 반대편의 제2 면을 포함하며, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 제1 면 위에 부착될 수 있다.
상기 제3 반도체 칩 위에 적층된 적어도 하나 이상의 반도체 칩을 더 포함할 수 있다. 상기 제2 반도체 칩 위에 적층된 적어도 하나 이상의 반도체 칩을 더 포함할 수 있다.
상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 커버하는 몰딩 수지를 더 포함할 수 있다.
본 발명의 일 목적을 달성하기 위한 반도체 패키지의 형성 방법은 제1 면과 상기 제1 면의 반대편의 제2 면을 갖고, 관통 구멍 주변으로 배치된 복수의 도전성의 리드를 포함하는 리드 프레임을 제공한다. 제1 반도체 칩을 상기 복수의 리드의 상기 제1 면 위에 플립칩 본딩하는 단계: 제2 반도체 칩을 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩한다. 제3 반도체 칩을 상기 제1 반도체 칩 위에 적층하고 상기 복수의 리드의 상기 제1 면 위에 와이어 본딩한다.
상기 리드의 상기 제1 면의 상기 제1 반도체 칩이 본딩되어 있는 부분은 상기 리드 프레임의 상기 제1 면으로부터 리세스될 수 있다.
상기 리드의 상기 제2 면의 상기 제2 반도체 칩이 본딩되어 있는 부분은 상기 리드 프레임의 상기 제2 면으로부터 리세스될 수 있다.
상기 제2 반도체 칩을 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩하는 단계는 상기 제2 반도체 칩은 상기 관통 구멍 내에 위치시킬 수 있다. 상기 제2 반도체 칩을 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩하는 단계는 상기 제2 반도체 칩을 상기 관통 구멍에 의하여 노출된 상기 제1 반도체 칩의 일면 위에 부착시킬 수 있다.
상기 제3 반도체 칩 위에 적어도 하나 이상의 반도체 칩을 적층시킬 수 있다. 상기 제2 반도체 칩 위에 적어도 하나 이상의 반도체 칩을 적층시킬 수 있다.
상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 커버하는 몰딩 수지를 형성할 수 있다.
본 발명에 의한 반도체 패키지는 제2 및 제3 반도체 칩들이 제1 반도체 칩의 양쪽 면 위로 분산 적층되어 있어서 반도체 칩의 적층 공정시 제1 반도체 칩이 받는 스트레스가 분산되어 줄어들 수 있다. 제2 반도체 칩이 관통 구멍 내에 위치하여 반도체 패키지의 두께를 줄일 수 있다. 또한, 반도체 칩들이 제1 반도체 칩의 한쪽 면 위로만 적층되어 있는 경우보다 본딩 와이어의 길이가 짧아져서 와이어 본딩 공정이 수월해지고 반도체 패키지의 속도 및 신뢰성이 높아질 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장된 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다. 도 3을 참조하면, 제1 반도체 칩(110)이 리드 프레임의 제1 부분(101a)의 일면 위에 플립칩 본딩되어 있고, 제2 반도체 칩(120)은 리드 프레임의 제1 부분(101a)의 다른 일면 위에 와이어 본딩되어 있다. 이때 제1 반도체 칩(110)과 제2 반도체 칩(120)이 서로 부착되어 있다. 제1 반도체 칩(110)과 제2 반도체 칩(120)은 예를 들면 접착 필름 또는 접착제에 의하여 부착되어 있을 수 있다. 리드 프레임의 제1 부분(101a)는 리드 프레임(101)의 양면으로부터 리세스되어 있어서 리드 프레임(101)의 일면의 리세스된 부분에 제1 반도체 칩(110)의 일부를 수용하고 있고, 다른 일면의 리세스된 부분에 제2 반도체 칩(120)의 본딩 와이어(141)를 수용하고 있다.
리드 프레임(101)은 관통 구멍 주변으로 배치된 복수의 리드(101)(패키지 밖으로 뻗는 리드가 아니라 반도체 칩이 접속되도록 패키지 안쪽으로 향하는 리드)를 포함한다. 제2 반도체 칩(120)은 복수의 리드(101)로 둘러싸여 있는 리드 프레임(101)의 관통 구멍 내에 위치한다. 제2 반도체 칩(120)의 두께는 리드 프레임의 제1 부분(101a)의 두께보다 더 작거나 더 클 수도 있다. 제2 반도체 칩(120)이 리드 프레임(101)의 관통 구멍 내에 위치하므로 제2 반도체 칩(120)의 두께만큼 또는 리드 프레임의 제1 부분(101a)의 두께만큼 반도체 패키지의 두께를 줄일 수 있다.
선택적으로 리드 프레임(101)은 제2 반도체 칩(120)이 와이어 본딩되는 면에서만 리드 프레임의 제1 부분(101a)이 리세스의 바닥을 형성하도록 리세스가 형성되고, 제1 반도체 칩(110)이 플립칩 본딩되는 면에서는 리드 프레임의 제1 부분(101a)가 리세스되지 않을 수도 있다. 이 경우 제1 반도체 칩(110)은 리세스 내에 위치하지 않게 된다.
제3 반도체 칩(130)이 제1 반도체 칩(110) 위에 부착되어 리드 프레임의 제2 부분(101b)에 와이어 본딩(142)되어 있다. 리드 프레임의 제2 부분(101b)은 리세스되지 않은 부분이다. 제3 반도체 칩(130)은 제1 반도체 칩(110) 위에 예를 들면 접착 필름 또는 접착제에 의하여 부착되어 있을 수 있다. 그리고 몰딩 수지(150)가 반도체 칩들(110, 120, 130) 및 본딩 와이어(141, 142)들을 완전히 커버하도록 형성되어 있다. 본딩 와이어(141, 142)가 리드 프레임의 제1 부분(101a) 및 제2 부분(101b)에 접속하는 부분에 접속 패드가 형성되어 있으나 도시를 생략하였다.
도 3의 반도체 패키지(100)는 제2 및 제3 반도체 칩들(120, 130)이 제1 반도체 칩(110)의 양쪽 면 위로 분산되어 적층되어 있어서 반도체 칩의 적층 공정시 제1 반도체 칩(110)이 받는 스트레스가 분산되어 줄어들 수 있다. 또한, 반도체 칩들이 제1 반도체 칩(110)의 한쪽 면 위로만 적층되어 있는 경우보다 본딩 와이어(141,142)의 길이가 짧아져서 와이어 본딩 공정이 수월해지고 반도체 패키지(100)의 신뢰성이 높아질 수 있다.
한편, 선택적으로 반도체 패키지(100)는 제2 반도체 칩(120) 또는 제3 반도체(130) 칩 위에 적층된 다른 반도체 칩들을 더 포함할 수 있다.
도 4a 내지 도 4d는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 단면도들이다.
도 4a를 참조하면, 반도체 칩들이 실장될 리드 프레임(101)을 준비한다. 상기 리드 프레임(101)은 관통 구멍(103) 주변으로 배치된 복수의 리드(101)를 포함한다. 상기 리드(101)는 관통 구멍(103)을 향하는 리드 프레임의 제1 부분(101a)과 관통 구멍(103)의 바깥쪽을 향하는 리드 프레임의 제2 부분(101b)을 포함한다. 리드 프레임의 제1 부분(101a)는 리드 프레임의 제2 부분(101b)의 양면으로부터 리세스되어 형성되어 있다. 상기 리세스는 리드 프레임(101)을 에칭하여 형성할 수 있다.
도 4b를 참조하면, 리드 프레임(101) 위에 제1 반도체 칩(110)을 플립칩 본딩한다. 제1 반도체 칩(110)은 제1면(110a) 및 상기 제1면(110a)의 반대편에 제2면(110b)을 가지며, 제1 반도체 칩(110)의 제1면(110a)의 가장자리에 리드 프레임(101)과 접속할 플립칩 범프(112)가 형성되어 있다.
플립칩 범프(112)는 증착(evaporated), 스퍼터(sputter), 전해 도금(electroplated), 스크린 프린트(screen print) 또는 스터드 범핑(stud bumping) 등의 방식에 의하여 형성된 솔더 범프 또는 Au와 같은 금속 범프일 수 있다.
상기 플립칩 범프(112)가 리드 프레임의 제1 부분(101a) 위에 접속하도록 제1 반도체 칩(110)이 리드 프레임(101) 위에 정렬되고 플립칩 본딩된다. 리드 프레임(101)의 관통 구멍(103)에 의하여 플립칩 본딩된 제1 반도체 칩(110)의 제1면(110a)이 노출된다.
도 4c를 참조하면, 리드 프레임(101)의 관통 구멍(103)에 의하여 노출된 제1 반도체 칩(110)의 제1면(110a) 위에 접착 필름 또는 접착제를 사용하여 제2 반도체 칩(120)을 부착한다. 제2 반도체 칩(120)의 제1 반도체 칩(110)에 부착되지 않은 면의 가장자리에 접속 패드(122)가 형성되어 있다. 그리고 제2 반도체 칩(120)의 접속 패드(122)를 리드 프레임의 제1 부분(101a)의 제1 반도체 칩(110)의 플립칩 범프(112)가 접속되어 있는 면의 반대편 면에 와이어 본딩(141)한다.
제2 반도체 칩(120)은 리드 프레임(101)의 관통 구멍(103) 내에 위치하므로 리드 프레임의 제1 부분(101a)의 두께만큼 또는 제2 반도체 칩(120)의 두께만큼 반도체 패키지의 높이가 낮아질 수 있다. 또한, 제2 반도체 칩(120)의 접속 패 드(122)와 리드 프레임의 제1 부분(101a)이 거의 같은 평면 위에 위치하거나 둘 사이의 단차가 적으므로 본딩 와이어(141)의 길이가 줄어들 수 있다. 한편, 제2 반도체 칩(120)이 제1 반도체 칩(110)의 플립칩 범프(112)가 형성되어 있지 않은 면(110a) 위에 적층되므로 제1 반도체 칩(110)의 플립칩 범프(112)는 제2 반도체 칩(120)의 부착 및 와이어 본딩 과정 중에 스트레스를 받지 않는다.
도 4d를 참조하면, 제1 반도체 칩(110)의 제2면(110b) 위에 접착 필름 또는 접착제를 사용하여 제3 반도체 칩(130)을 부착하고, 제3 반도체 칩(130)의 가장자리에 위치한 접속 패드(132)를 리드 프레임의 제1 부분(101a) 또는 리드 프레임의 제2 부분(101b) 위에 와이어 본딩(142)한다.
제2 반도체 칩(120)이 제1 반도체 칩(110)의 반대편 면(110a) 위에 적층되어 있어서 제3 반도체 칩(130)이 적층되는 높이가 낮아지므로 제3 반도체 칩(130)을 리드 프레임(101)에 연결하는 본딩 와이어(142)의 길이도 줄어든다. 또한, 도 4d와 같이 제3 반도체 칩(130)의 접속 패드(132)를 리드 프레임의 제2 부분(101b) 위에 와이어 본딩하는 경우 리드 프레임의 제1 부분(101a)에 와이어 본딩하는 경우보다 본딩 와이어(142)의 길이가 더 줄어들 수 있다.
도 4e를 참조하면, 봉지제를 사용하여 반도체 칩들(110, 120, 130)과 본딩 와이어들(141, 142)을 완전히 밀봉한다. 상기 봉지제는 예를 들면, 언더필을 사용할 수 있다. 언더필은 에폭시 재료로 이루어질 수 있다.
위에서 설명한 본 발명의 반도체 패키지 제조방법은 반도체 칩을 리드 프레임의 양쪽 방향으로 적층하기 때문에 반도체 패키지의 두께를 얇게 할 수 있고, 따 라서 적층되는 반도체 칩의 갯수도 증가시킬 수 있어서 고밀도 실장이 가능하다.
또한, 반도체 칩들의 적층 과정에서 스트레스가 한쪽 방향으로 집중되지 않고 양쪽 방향으로 분산되므로 플립칩 범프 또는 반도체 칩 자체의 크랙을 방지할 수 있고, 신뢰성있는 반도체 패키지를 얻을 수 있다.
이상에서 본 발명의 실시예에 대하여 상세히 설명하였지만, 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래의 무리드 평판형(QFN) 패키지의 리드 프레임의 개략적인 평면도이다.
도 2는 도 1의 리드 프레임에반도체 칩들이 3층으로 적층되어 실장되어 형성된 무리드 평판형(QFN) 패키지의 단면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 4a 내지 도 4d는 본 발명의 다른 일 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명 *
101: 리드 프레임 101a: 리드 프레임의 제1 부분
101b: 리드 프레임의 제2 부분 103: 관통 구멍
110: 제1 반도체 칩 112: 플립칩 범프
120: 제2 반도체 칩 130: 제3 반도체 칩
141, 142: 본딩 와이어 150: 몰딩 수지

Claims (16)

  1. 제1 면과 상기 제1 면의 반대편의 제2 면을 갖고, 관통 구멍 주변으로 배치된 복수의 도전성의 리드를 포함하는 리드 프레임;
    상기 복수의 리드의 상기 제1 면 위에 플립칩 본딩에 의하여 본딩되어 있는 제1 반도체 칩;
    상기 관통 구멍 내에 위치하고, 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩되어 있는 제2 반도체 칩;
    상기 제1 반도체 칩 위에 적층되어 상기 복수의 리드의 상기 제1 면 위에 와이어 본딩되어 있는 제3 반도체 칩; 을 포함하는 반도체 패키지.
  2. 제1 항에 있어서, 상기 리드의 상기 제1 면의 상기 제1 반도체 칩이 플립칩 본딩되어 있는 부분은 상기 리드의 상기 제1 면으로부터 리세스되어 있는 반도체 패키지.
  3. 제1 항에 있어서, 상기 리드의 상기 제2 면의 상기 제2 반도체 칩이 본딩되어 있는 부분은 상기 리드의 상기 제2 면으로부터 리세스되어 있는 반도체 패키지.
  4. 삭제
  5. 제1 항에 있어서, 상기 제1 반도체 칩은 상기 플립칩 본딩에 사용되는 플립칩 범프가 형성되어 있는 제1 면과 상기 제1 면의 반대편의 제2 면을 포함하며, 상기 제2 반도체 칩은 상기 제1 반도체 칩의 상기 제1 면 위에 부착되어 있는 반도체 패키지.
  6. 제1 항에 있어서, 상기 제3 반도체 칩 위에 적층된 적어도 하나 이상의 반도체 칩을 더 포함하는 반도체 패키지.
  7. 제1 항에 있어서, 상기 제2 반도체 칩 위에 적층된 적어도 하나 이상의 반도체 칩을 더 포함하는 반도체 패키지.
  8. 제1 항에 있어서, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 커버하는 몰딩 수지를 더 포함하는 반도체 패키지.
  9. 제1 면과 상기 제1 면의 반대편의 제2 면을 갖고, 관통 구멍 주변으로 배치된 복수의 도전성의 리드를 포함하는 리드 프레임을 제공하는 단계;
    제1 반도체 칩을 상기 복수의 리드의 상기 제1 면 위에 플립칩 본딩하는 단계:
    제2 반도체 칩을 상기 관통 구멍 내에 위치시키고, 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩하는 단계;
    제3 반도체 칩을 상기 제1 반도체 칩 위에 적층하고 상기 복수의 리드의 상기 제1 면 위에 와이어 본딩하는 단계; 를 포함하는 반도체 패키지의 형성 방법.
  10. 제9 항에 있어서, 상기 리드의 상기 제1 면의 상기 제1 반도체 칩이 본딩되어 있는 부분은 상기 리드의 상기 제1 면으로부터 리세스되어 있는 반도체 패키지의 형성 방법.
  11. 제9 항에 있어서, 상기 리드의 상기 제2 면의 상기 제2 반도체 칩이 본딩되어 있는 부분은 상기 리드의 상기 제2 면으로부터 리세스되어 있는 반도체 패키지의 형성 방법.
  12. 삭제
  13. 제9 항에 있어서, 상기 제2 반도체 칩을 상기 복수의 리드의 상기 제2 면 위에 와이어 본딩하는 단계는 상기 제2 반도체 칩을 상기 관통 구멍에 의하여 노출된 상기 제1 반도체 칩의 일면 위에 부착시키는 것을 포함하는 반도체 패키지의 형성 방법.
  14. 제1 항에 있어서, 상기 제3 반도체 칩 위에 적어도 하나 이상의 반도체 칩을 적층시키는 단계를 더 포함하는 반도체 패키지의 형성 방법.
  15. 제1 항에 있어서, 상기 제2 반도체 칩 위에 적어도 하나 이상의 반도체 칩을 적층시키는 단계를 더 포함하는 반도체 패키지의 형성 방법.
  16. 제1 항에 있어서, 상기 제1 반도체 칩, 상기 제2 반도체 칩 및 상기 제3 반도체 칩을 커버하는 몰딩 수지를 형성하는 단계를 더 포함하는 반도체 패키지의 형성 방법.
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