JPS6124255A - 半導体パツケ−ジ構造 - Google Patents

半導体パツケ−ジ構造

Info

Publication number
JPS6124255A
JPS6124255A JP14429184A JP14429184A JPS6124255A JP S6124255 A JPS6124255 A JP S6124255A JP 14429184 A JP14429184 A JP 14429184A JP 14429184 A JP14429184 A JP 14429184A JP S6124255 A JPS6124255 A JP S6124255A
Authority
JP
Japan
Prior art keywords
resin
chip
chips
substrate
way
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP14429184A
Other languages
English (en)
Inventor
Tasao Soga
太佐男 曽我
Yasutoshi Kurihara
保敏 栗原
Komei Yatsuno
八野 耕明
Fumio Nakano
文雄 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP14429184A priority Critical patent/JPS6124255A/ja
Publication of JPS6124255A publication Critical patent/JPS6124255A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/15Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161Disposition
    • H01L2224/16151Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73201Location after the connecting process on the same surface
    • H01L2224/73203Bump and layer connectors
    • H01L2224/73204Bump and layer connectors the bump connector being embedded into the layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92Specific sequence of method steps
    • H01L2224/921Connecting a surface with connectors of different types
    • H01L2224/9212Sequential connecting processes
    • H01L2224/92122Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10Details of semiconductor or other solid state devices to be connected
    • H01L2924/102Material of the semiconductor or solid state bodies
    • H01L2924/1025Semiconducting materials
    • H01L2924/10251Elemental semiconductors, i.e. Group IV
    • H01L2924/10253Silicon [Si]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15151Shape the die mounting substrate comprising an aperture, e.g. for underfilling, outgassing, window type wire connections
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1517Multilayer substrate
    • H01L2924/15172Fan-out arrangement of the internal vias
    • H01L2924/15174Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/153Connection portion
    • H01L2924/1531Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15312Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a pin array, e.g. PGA
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体チップの電極端子をはんだにより多層
プリント基板上の電極端子に接合した後、樹脂によシ被
覆した複数個の半導体チップのパッケージ構造に関する
〔発明の背景〕
スルーホール基板にチップを樹脂コートして封止する方
法として、ハイブリッド基板に一個のチップを塔載して
いる例(特公昭57−50070)がある。しかし、マ
ルチチップ構造で樹脂コートして封止した実施例はない
従来、Siチップの端子を基板の端子にはんだ付けする
手法としてCCB (Controlled Co11
a−pse I3onding )法が知られている。
CCBチップを塔載したパッケージ構造はA 120s
基板上の端子へのはんだ付が一般的であり、チップ周囲
をAtのキャップ及び樹脂で封止するAxial pi
n fiイブのパッケージが知られている。温度サイク
ル条件が同一ならばSiチップの熱膨張係数(α=2、
7 X 1σ8/C)とA I t Osの熱膨張係数
(α=6、8 X 10−’/r )との差、及び距離
(d)が、はんだバンプを破壊することによシこの実装
における熱疲労寿命を決定する。プロセス等のばらつき
を考慮すると、最外周のはんだバンプ間距離として6■
φ(チップ寸法としては74.s〜5.0 m ” )
で、厳しい条件下で十五年の寿命が限界であることを確
認している。しかし、Siチップ寸法の大型化、多端子
孔の要求が強く、例えば、8〜10w+IOチップに対
して、十五年の寿命を保証するには、α= 4 X 1
 G−6/lll’程度の熱膨張係数をもつ多層基板が
必要である。これに適した基板として単に熱膨張係数だ
け力らばムライ)(2SiOz・3A1゜OS )等が
あるが、■多層化プロセス技術が確立されていないこと
、■Al2O3基板以上に高価になること、■機械的強
度が弱いこと等の問題があるため、実用化する上で難点
をもっている。
また、A’tOs基板を用いたとき、耐湿性を向上させ
るためにシリコーンゲルを被覆すると、裸チップに比較
して約20チ熱疲労寿命が低下することを確認している
〔発明の目的〕
本発明の目的tf、8iチツプとの熱膨張係数の差の大
きな有機多層基板に対しても、従来のAI。
OS 基板上に裸チップを塔載したものよりも数倍の耐
熱疲労性をもつ複数チップの高密度実装のための半導体
パッケージ構造を提供するにある。
〔発明の41if[’) 従来の考え方では、Alzos基板よシも熱膨張係数の
大きな有機多層板を用いた場合、CCBの寿命はAut
os基板を用いた場合よシ低下するのが常識であった。
本発明は、熱膨張係数の大きな有機多l−基板上に接合
されたSiチップの周囲に、ある特定の樹脂を特定の構
造に被覆することにより、従来のAl2O3基板上に塔
載された裸チップの寿命より、数倍の熱疲労寿命となる
ことを見出し、複数個塔載したチップに適用するだめの
手法と製法を示したものである。熱疲労寿命を大きく伸
ばずことができる原因は、樹脂の熱膨張係数がはんだバ
ンプに近づくことによシ、チップと基板間で生じる熱膨
張係数の差による熱応力を、伸び剛性の大きい樹脂全体
で受けるため、従来のように、最外周のはんだバンプの
局所的な歪による破壊がなくなったためと考えられる。
樹脂の変形は、はんだ自体にとっても、熱膨張係数が近
いので負担にならない。
〔発明の実施例〕
以下、本発明を実施例に基づいて説明する。
まず、本発明の被覆樹脂材料について説明する。
エポキシ樹脂の熱膨張係数αは約100X10=/Cで
あり、半導体チップ、例えば、Siチップの熱膨張係数
α5i=3X10−’/Cや、有機多層板、例えば、ガ
ラスエポキシ基板の熱膨張係数αpII= 12.5 
X I Q−’/l11′に比べて大きい。一般に、耐
熱疲労性を向上させるには、熱膨張係数が半導体チップ
や基板のそれに近い被覆樹脂を適用することが望ましい
そこで、エポキシ樹脂、もしくけ、ポリイミド樹脂に石
英粉のように、熱膨張係数の小さな無機材料を混入して
低膨張化するようにしている。例えば、体積にして50
チの石英粉を混入すると、熱膨張係数αは約25X10
=/CK低下する(この値は、はんだ自体の熱膨張係数
の値と同等であることから、伸び剛性の大きい樹脂の変
形に従うため、特に、最外周のはんだバンプの変形を緩
和する作用となることが予想される)。しかし、石英粉
の混入率を高くするに従って樹脂の粘度が高くなシ、流
動性が低下すると、被覆工程で、はんだバンプ周囲の空
隙部に樹脂が侵入しにくくなって、空隙部が残ったシ、
基板との密着性が低下したり、被覆の作業性が低下す、
るという問題が生じる。この結果、逆に耐熱疲労性及び
耐湿性が低下してしまうことがある。
例えば、泡程度の空隙がはんだパンダ近傍に残ると空隙
近傍で応力集中が激しく、温度サイクル試験では、充て
んされた試料に比べ、熱疲労寿命が極端に短かぐなるこ
とが認められた。また、高温放置試験による耐湿性試験
でも、充てんされた試料に比べ、導通チェックによる寿
命を比較した結果、明らかに耐湿性が低下することが認
められた。
また混入率を高くすると樹脂の柔軟性が低下して、基板
及びSiチップとの接着部に応力が集中するため、この
応力にょシ基板及びSiチップが破損されてしまうこと
が起きてくる。
従って、単に低膨張化材を混入して低膨張化するだけで
は、耐熱疲労性の向上に限度があるため、さらに樹脂の
流動性及び柔軟性を改善する必要がある。
そこで、本発明は低膨張化材に加えて球形である粒状の
弾性材料、例えば、ポリプタジエ/、ポリイソプレンシ
リコーン等のゴム粒子を分散混入し、これによって柔軟
性及び流動性を向上させる。
つまシ、被覆樹脂内のゴム粒子は応力緩衝材として作用
するので柔軟性が向上して応力集中や歪が緩和され、こ
れによって耐熱疲労性を向上させる。
また、粒状のゴム粒子の作用によって流動性を向上させ
る。
しかし、ゴム粒子の混入率にも最適な範囲がおる。例え
ば、粒径1μmレベルのポリブタジェンからなるゴム粒
子を混入した場合、エポキシ樹脂に対するゴム粒子の重
量比を100対20以上(以下、重量部又は部と称し、
例えば20部以上と表現する)にすると、ゴム粒子の分
散が不均一になってしまい、ポリブタジェンの熱膨張係
数αは約80 X 10−’/lrと大きいので、混入
後の被覆樹脂の熱膨張係数αが大となってしまい、耐熱
疲労性を低下させる原因となる。また、流動性も飽和現
象があるので大幅向上は期待できない。
これらのことを、実験結果に基づいて説明する。
第1表に、エポキシ樹脂を主材料とし、粒径的1μmの
石英粉を低膨張化材とし、粒径的1μmのポリブタジェ
ンの均一なゴム粒子を緩衝材とし、それらの混入率の異
なる種々の樹脂によシ被覆した半導体装置を試料として
、前述と同一の温度サイクル試験を行なった判定結果を
示す。なお、基板、SIチップ及びはんだバンプはSi
チップを一個としたものと同一構成のものとし、樹脂の
厚さ、樹脂の面積は同一とし、判定は樹脂被覆を施こさ
ない裸チップのものと比較して、早いサイクルで故障に
至った試料を不合格としてX印で示し、合格したものは
故障率を基準に、優れている順にO9Δ印で示した。な
お、試験条件は一55〜1soC,i〜/hの温度サイ
クルである。
また、被覆樹脂には硬化温度を低くするための添加材、
例えば、硬化促進剤としてイミダシルを5重量%、硬化
剤としてジシアンアミドを100重量%シランカップリ
ング剤を2重量%等を混入し、硬化温度130C,硬化
時間を一時間とした。
第1表に示す判定結果から、低膨張化材と緩衝材の混入
効果について考案する。まず、ポリブタジェンの混入率
が0部、即ち、石英粉のみを混入した試料は、全て裸チ
ップのものより悪い判定結果となっているが、樹脂被覆
された試料相互間で定量的に比較すると、石英粉の混入
率を声めるにつれて熱疲労寿命が増大するということを
実験で確認している。但し、石英粉の混入によシ流動性
が低下して、Siチップ下とはんだバンプの周囲への浸
透が悪くなるので、この点からみて、石英粉の混入率は
60〜65体積係が限界である。
一方、ポリブタジェンは若干混入するだけで、急激に故
障率が低下し、緩衝材及び流動化材としての効果が顕著
に表われ、耐熱疲労性も裸チップよりも優れた特性が得
られた。但し、ポリプタジ第1表 エン混入率を高くすると、前述のように、その分散が不
均一となり、耐熱疲労性が低下する。
これらのこと、及び、第1表から、石英粉の混入率Fi
30〜60体積チ、ポリブタジェンゴム粒子の混入率F
i1〜20部の範囲に選定することにより、棟チップよ
りも優れた耐熱疲労性のものとすることができる。例え
ば、石英粉50体積チ、ポリブタジェン5部を混入した
ものの耐熱疲労性(寿命)は、裸チップの二倍以上とな
シ、信頼性が大幅に向上した。
なお、低膨張化材には石英の他、炭酸カルシウム、炭化
シリコン、窒化シリコン、又は、酸化ベリリウム混入の
炭化シリコン等のように、熱膨張係数の小さな無機材料
が適用可能である。この低膨張化材の粒径も、前述の実
施例の1μmに限られるものではない。
また、弾性材としてはポリブタジェンゴム粒子の他、シ
リコーンゴム粒子等のように、いわゆる弾性の大きなゴ
ム粒子が適用可能であり、その粒径にも、1μmに限ら
れるものではない。
また、樹脂の中にカーボンブラックを約1チ入れること
によシ、信頼性に影響を与えないで黒色に着色させるこ
とができる。樹脂は長時間使用すると表面が劣化し変色
する。このため、特性は変らなくとも不安感をいだかせ
ることになる。そこで黒色もしくけ赤色(ベンガラ混入
)に着色させる−ことによシ、劣化による変色が目立た
ず、安心して使用することができる利点がある。
次に、樹脂被覆の形状について説明する。
前述したように、石英粉等の低膨張化材を混入しても、
エポキシ樹脂の熱膨張係数αは基板やS4チツプに比べ
てまだ大きな値である。そして、それらの部材間の熱膨
張量の差によシ生じる応力によってSiチップ、はんだ
バンプ、基板、又はそれらの部材の接続部が破損される
。実験によると、はんだバンプと8iチツプとの接続部
が、繰返し応力に対して最も弱いことが分かった。
そこで、その接続部に発生する応力を低減することがで
きる樹脂被覆の形状、即ち、Siチップ上面の被覆厚み
と、Siチップ周辺部の被覆幅を有限要素法によシ求め
た。
即ち、Siチップ上面の被覆厚みt■とじたとき、はん
だバンプとSiチップの接続部にかかる最大応力(破損
に関係する引張応力)を求め、第13医員に裸チップに
おける最大引張応力に対する比率として示した。なお、
第13図■、 (Oに示すように、基板、Siチップは
6簡角、はんだバンプは球欠体形状のものとし、樹脂被
覆は全体幅を15m角一定としたものをモデルとし、図
示矢印の方向の最大応力を求めた。矢印の位置における
応力は、温度が室温から1000に変化したときは引張
応力となシ、室温から一40t)’に変化したときは圧
縮応力になる。
第13医員から明らかなように、樹脂8の被覆厚みtが
増すにつれて、Siチップ1とはんだバンプ4の接続部
にかかる最大引張応力が大きくなシ、被覆厚み【は薄い
ほどよいということになるが、機械的保護及び耐湿性保
護から許容最小厚みが制限さ−れ、tは0.1〜1.0
m+の範囲で選定することが望ましい。
一方、第14図ωにSiチップの周辺に形成される樹脂
被覆の幅1/aと、接続部にかかる最大応力との関係を
示す。なお、モデルは第14図■。
(Oに示すように第13図■、(Qと同様のものであり
、被覆厚さtを1.5 m一定、Siチップの幅を”+
Siチップ端縁かな被覆外縁までの寸法、即ち8iチツ
プ周辺域に形成される被覆の幅をtとした。
第14医員に示すようにt/aが増すにつれて最大引張
応力が減少する傾向にある。このことは、周辺域の被覆
幅tが広くなると、被覆幅tの中心(図示0.0′)よ
シ内側の被覆が温度上昇時に内側方向に伸び、これによ
ってSiチップに対して圧縮方向に応力が作用すると考
えられる。なおこのことは計算によって確認された。
従って、t/aを大にすれば最大引張応力を減少するこ
とができる。即ち、被覆樹脂の熱膨張係数が大であって
も、被覆形状を適切なものとすることによシ、裸チップ
のものよシも耐熱疲労性を向上させることができる。し
かし、t/a≧2.0以上にしても、最大引張応力の低
減効果が小さくなる反面、基板と樹脂被覆との接着部が
破損しやすくなること、及び高密度実装を考慮すると、
t/aけ0.5〜1.0が望ましい範囲である。−例を
示せば、Siチップ上面の被覆厚み0.3 ast/a
は0.8とすれば無理な力がかからない構造になる。
以上、本発明の被覆樹脂材料、被覆形状をそれぞれ個別
に適用した実施例について説明したが、それらの実施例
を組合わせることによって、一層耐熱疲労性の優れたも
のになる。本発明で述べている高信頼性構造とは、被覆
の材料、形状共に適正の域に5あることであり、一方が
欠けると裸チップの寿命以下になるおそれがある。
なお、半導体チップの半導体素子が形成されている面は
、はんだバンプが接合されている面であるが、一般に、
この面VcFiSiO,又はポリイミドなどの薄膜によ
シ保護されている。しかし、はんだバンプが接合されて
いる部分はそれらの薄膜が形成されていないため、耐湿
性の問題について考察する。一般に知られているD I
 P (Dual InH−ne Package )
型の第15図に示す樹脂モールド半導体装置では、リー
ドフレームのタブ9上にSiチップ1の裏面をはんだ付
され、素子10側の端子はAu線11を熱圧着法で接続
し、その全体を樹脂モールドする。ところが、リード線
11と樹脂12との界面を伝わって水分が侵入し、さら
にAu線11を伝わって8iチツプ1上のAt配線13
を腐食させて、断線する故障が知られている。
しかし、第1図に示すように、本発明では、基板上の樹
脂被覆部分14にDIPのリードのような引出し線が無
いこと、基板と樹脂も同系統の樹脂材であること等から
、界面を伝わる水分の浸入がDIP構造に比べて少ない
ことが予想される。さらに、はんだ(pb−5%Sn、
 pb−60%Sn等)4はAt材に比べ耐食性に優れ
、総じて耐湿性にも優れていると言うことができる。
なお、被覆樹脂の表面16を平坦にする理由は、単に重
力による作用だけで薄く被覆すると、第2図に示すよう
に、チップ1の端部17で樹脂が不連続な形状になシ、
温度サイクル試験を行なうと、不連続が顕著になシ応力
集中によるはんだバンプの寿命低下、そして耐湿性の低
下につながるためである。そこで第3図に示すように、
例えばテフロン拐18で作った外枠を用いて、加圧して
被覆樹脂を平坦にすると、この不連続現象は起こらず耐
熱疲労性も、耐湿性も優れた構造となる。
樹脂の被覆方法は、第4図(2)に示すように、まず、
チップ10片側に樹脂9を載せ、基板2を斜めに傾けた
状態で炉20の中を通すと、チップ下の空洞部21は完
全に樹脂で満たされる(第4図■)。その後、第8図に
示した外枠を取シっけ、樹脂を添加して基板を水平に保
って、再度、炉を通し、外枠を外すことによシパッケー
ジが出来上る(第4図(0)。なお、セミキュアの状態
で、真空脱泡すれば、さらに耐湿性に優れたパッケージ
が出来上る。
この構造のパッケージを用いれば1.耐熱疲労性も、耐
湿性も優れたパッケージが得られることが分かったので
、この材料、構造を基本として、複数個の81チツプを
塔載したマルチチップのパッケージへの適用を以下に示
す。
Sjチップを有機多層基板上に多数個塔載する場合、第
5図のように、全面に樹脂8を被覆しても、樹脂の剛性
が大で、基板との熱膨張係数の差が大きく、かつ、寸法
効果によシ、温度サイクル試験を行なうと、最外周の界
面22からクラックが入シ、容易に破壊してしまう。そ
こで、各々の8iチップ間(第6図のような小型チップ
の場合例えば、3wIR口前後のSiチップ1を四個近
接させ、正方形に配列して−ブロックの中に入れてしま
うことも、基板と樹脂間の界面が破壊せず、応力による
素子特性への影響がなく、はんだバンプの寿命に影響を
及はさない範囲で可能である)に、すき間23もしくけ
間隙を設けることによシ、siチップ間に作用する相互
の力を消去させることで前述の高信頼性パッケージを可
能にすることができる。すき間のf′F、多方は第3図
のようにテフロン枠をはさむ方法、封止後にダイサーに
ょシ機械的に切断する方法、レーザ等で切断する方法等
がある。
第7図#j9チップモジュールへの適用例を示したモデ
ルである。約30°の勾配を持たせた多層基板2上のS
iチップ1の端に、円柱状に加工した一定量の樹脂24
を貴き、12ocで十分間炉に放置するとチップ下の空
隙部が完全に充てんされた(コンベア炉を用いたプロセ
スも可能)。その後、0図のように、同一樹脂8を塗布
して、上から圧縮25して樹脂を硬化させた。硬化条件
は1aocで一時間である。圧縮時に(0に示す型26
を用いると、第8図に示す構造が出来上る。第8図の構
造を作る手法としては、ダイサーを使用しても可能であ
る。チップ間に100μmの間隙があれば、チップ間同
士の熱応力の影響はない。なお、第8医員の多層板の下
面の端子はスルーホールを介して接続されている銅パッ
ド27である。
ガラスエポキシの多層板を用いたパッケージを他のガラ
スエポキシ、もしくは、ガラスポリイミド等の多層基板
に平面的にはんだ付しても、両者の熱膨張係数の差が少
ないので高信頼性を維持できる。
第9図は八角柱構造、の−例を示す。
第10図は円柱構造の一例を示す。
このように作られたパッケージは既にDIP以上に耐湿
性に優れた構造であるが、さらに、耐湿性の向上を目的
として、第10図に示すように、基板上の被覆されたS
iチップを覆うようにAtキャップ3をかぶせ、さらに
スルーホールを介して入出力ビン倉はんだ付した基板の
裏面、及び、Vキャップと基板間とのすき間5をうめる
ように耐浸水性のエポキシもしくはシリコン系の樹脂を
被覆することによp、8iチツプに対しては二重被覆に
なる。従って、耐熱疲労性も、耐湿性も優れた低コスト
パッケージが可能である。
第11図はチップと基板間の空隙を埋める手段として、
基板上のチップ中央部に相当する位置に、スルーホール
28を設けておくことによシ、一工程だけで可能なプロ
セスを示す。徐々に加圧する方法、加圧と基板裏からの
吸引を併用する方法も効果がある。
第12図はスルーホールから樹脂を注入29して充てん
する方法である。スルーホールを使用するガス抜き、も
しくは注入法の場合、チップ中央部30に端子を設ける
ことができないので、第12図■に示すような端子配置
が必要である。
これらの樹脂被覆法はCCB接続チップに限らず、フェ
ースダウン接続法であれば、チップと基板間の間隙の大
小を問わずに、可能である。
なお、Siチップのはんだバンプ組成けpb−5%Sn
とし、赤外線加熱法でSiチップ周囲を遮へいして接続
した。ビンのはんだ付はI)b−60q68nの共晶系
のはんだを用いて、はんだの温度階層性をもたせた。ま
た、pb−8n共晶系はんだ組成を8iチツプのはんだ
バンプとすることも可能である。この場合、ピン付けK
pb−io*Sn等の高温はんだを用い、さらに、この
パッケージをプリント板等にはんだ付する場合は、再度
、pb−sn共晶系はんだ、もしくは、さらに、低融点
はんだを使用すればよい。
ビン構造の場合のピッチは、Siチップのけんだバンプ
ピッチを254μmとすれば、一つおきの場合、508
μmにつおきの場合、762μmになる。これらは、基
板に整合層を設けることで可能である。
これら基板は有機多層基板だけでなく−Al103を含
む多層セラミック基板に対しても可能である。
〔発明の効果〕
本発明によれば、ガラスエポキシ基板等を使用できるの
で、低コスト実装が可能となる。また、部品を塔載して
いる回路基板と同一系統の樹脂を使用するため、整合性
が良く、面付けした継手の信頼性は高い。
また、超LSIのメモリチップを塔載する場合、α線の
含有量の少ない有機樹脂で保護されるため、誤動作の少
ない高信頼性実装となる。
【図面の簡単な説明】
第1図は本発明の基本的効果を示す断面図、第2図は重
力作用による被覆状態を示す断面図、第3図、第4図は
樹脂被覆の平坦化プロセスを示す断面図、第5図、第6
図は樹脂に溝を設けた場合の効果を示す断面図、第7図
は本発明のプロセスを示す立体図(A、C)及び断面図
、第8図は四角柱構造の断面図囚、平面図(ト)、第9
図は八角柱構造の平面図■、断面図(ロ)、第10図は
円柱構造の断面図(A)、平面図■、第11図は空隙を
充てんする方法を示す断面図、第12図は空隙を充てん
する方法を示す断面医員とチップの裏面を示すモデル■
、第13図は樹脂被覆の厚さのが米を示すための説明医
員と断面図(B、C)、第14図は樹脂被覆の輪の効果
を示すための説明医員と断面図(B、C)、第15図は
DIPの従来例の断面図である。 1・・・チップ、4・・・はんだ。

Claims (1)

  1. 【特許請求の範囲】 1、複数個の半導体チップと、この半導体チップの載置
    される基板と、前記基板と前記半導体チップとの対向す
    る電極端子間に形成されたはんだバンプと、このはんだ
    バンプ周囲の空隙部を充填し、且つ、前記半導体チップ
    を包囲して形成された樹脂被覆とからなる半導体装置に
    おいて、 前記基板は有機複合基板であり、前記基板の裏面にスル
    ーホールを介したピン付入出力端子もしくは平面端子に
    よる面付入出力端子を設け、前記樹脂被覆の厚さを前記
    半導体チップ面より高くし、前記樹脂被覆の形状を円柱
    状、もしくは角柱状にし、前記半導体チップの相互間の
    樹脂に間隙を設けたことを特徴とする半導体パッケージ
    構造。
JP14429184A 1984-07-13 1984-07-13 半導体パツケ−ジ構造 Pending JPS6124255A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP14429184A JPS6124255A (ja) 1984-07-13 1984-07-13 半導体パツケ−ジ構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP14429184A JPS6124255A (ja) 1984-07-13 1984-07-13 半導体パツケ−ジ構造

Publications (1)

Publication Number Publication Date
JPS6124255A true JPS6124255A (ja) 1986-02-01

Family

ID=15358651

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14429184A Pending JPS6124255A (ja) 1984-07-13 1984-07-13 半導体パツケ−ジ構造

Country Status (1)

Country Link
JP (1) JPS6124255A (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63109135U (ja) * 1987-01-07 1988-07-13
US4930002A (en) * 1987-04-01 1990-05-29 Hitachi, Ltd. Multi-chip module structure
US5083189A (en) * 1987-03-31 1992-01-21 Kabushiki Kaisha Toshiba Resin-sealed type IC device
US6894385B1 (en) * 2003-11-18 2005-05-17 Nvidia Corporation Integrated circuit package having bypass capacitors coupled to bottom of package substrate and supporting surface mounting technology
JP2010251625A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51108783A (ja) * 1975-03-20 1976-09-27 Mitsubishi Electric Corp Handotaisochi
JPS5936249B2 (ja) * 1978-03-17 1984-09-03 日本電信電話株式会社 光スイツチ

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS51108783A (ja) * 1975-03-20 1976-09-27 Mitsubishi Electric Corp Handotaisochi
JPS5936249B2 (ja) * 1978-03-17 1984-09-03 日本電信電話株式会社 光スイツチ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63109135U (ja) * 1987-01-07 1988-07-13
JPH0111225Y2 (ja) * 1987-01-07 1989-03-31
US5083189A (en) * 1987-03-31 1992-01-21 Kabushiki Kaisha Toshiba Resin-sealed type IC device
US4930002A (en) * 1987-04-01 1990-05-29 Hitachi, Ltd. Multi-chip module structure
US6894385B1 (en) * 2003-11-18 2005-05-17 Nvidia Corporation Integrated circuit package having bypass capacitors coupled to bottom of package substrate and supporting surface mounting technology
JP2010251625A (ja) * 2009-04-20 2010-11-04 Renesas Electronics Corp 半導体装置、及び半導体装置の製造方法

Similar Documents

Publication Publication Date Title
US4970575A (en) Semiconductor device
KR101661442B1 (ko) 반도체 패키지 조립체를 위한 스터드 범프 구조
JPH08195414A (ja) 半導体装置
US6373142B1 (en) Method of adding filler into a non-filled underfill system by using a highly filled fillet
CN102683330B (zh) 半导体装置以及半导体装置的制造方法
JPH1154662A (ja) フリップチップ樹脂封止構造及び樹脂封入方法
JP2016012673A (ja) 半導体装置および半導体装置の製造方法
JP3702877B2 (ja) 樹脂封止型半導体装置、これに用いるダイボンド材および封止材
JP2843658B2 (ja) フリップチップ型半導体装置
JPS6124255A (ja) 半導体パツケ−ジ構造
JP2001144230A (ja) 半導体装置及びその製造方法
US6265768B1 (en) Chip scale package
US8106486B2 (en) Electronic apparatus with an electrical conductor in the form of a liquid and an electrical insulator with a light-curing property
JPS6124253A (ja) 半導体パツケ−ジ構造
JPH0491443A (ja) 半導体装置の製造方法
JPH09260433A (ja) 半導体装置の製法およびそれによって得られた半導体装置
JPH0639563B2 (ja) 半導体装置の製法
JP3303162B2 (ja) 半導体装置及びその製造方法
TW591727B (en) Method for producing a protection for chip edges and arrangement for the protection of chip edges
TW589724B (en) Semiconductor device
JP3422446B2 (ja) 半導体装置の製法
JP2827115B2 (ja) 樹脂封止型半導体装置
JPS6364055B2 (ja)
JPH0566024B2 (ja)
JPS60147140A (ja) 半導体素子チツプの実装方法