JPH01161769A - 二層ポリシリコン構造のメモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明はＥＰＲＯＭやＥＥＰＲＯＭ＋７）ような二層ポ
リシリコン構造をもつメモリ素子に関するものである。

（従来技術） 第２図に従来のフローティングゲート型メモリ素子を示
す。

２はシリコン基板であり、フィールド酸化膜４によって
各メモリ素子に分離されている。各メモリ素子において
、ゲート酸化膜６とフィールド酸化膜４，４にわたるポ
リシリコン層にてなるフローティングゲート電極８が形
成され、層間絶縁膜１０を介してその上にポリシリコン
層にてなるコントロールゲート電極１２が形成されてい
る。

フローティングゲート電極８とコントロールゲート電極
１２を形成する方法としては、フローティングゲート電
極８用のポリシリコン層を形成し、写真製版とエツチン
グによって個別のフローティングゲート電極８を形成し
た後、熱酸化によって層間絶縁膜１０を形成し、その上
に二層目のポリシリコン層を形成して写真製版とエツチ
ングによってコントロールゲート電極１２を形成する。

フローティングゲート電極８とコントロールゲート電極
１２の膜厚はそれぞれ５００〜２０００人程度であり、
層間絶縁膜１０の膜厚は５００人程度である。フローテ
ィングゲート電極８の膜厚はゲート酸化膜６上でもフィ
ールド酸化膜４上でも同じである。フィールド酸化膜４
上における゛ブローティングゲート電極８のエツジ部Ａ
はエツチングされた状態であるので急峻になっている。

ブローティングゲート型メモリ素子では、フローティン
グゲート電極８に電荷を菩わえることによって情報を記
憶する。エツジ部Ａには電界が集中し、菩わえられた電
荷が層間絶縁膜１０を経てコントロールゲート電極１２
側へ抜は出し、メモリ素子のリテンション（保持）特性
が低くなる問題がある。

また、エツジ部Ａでは段差が大きくなっているため、コ
ントロールゲート電極１２上に絶縁膜を介してメタル配
線を形成する際、エツチングで除去すべき領域にメタル
層が残り、歩留りが低下する問題がある。

（目的） 本発明はフローティングゲート型の二層ポリシリコン構
造のメモリ素子のリテンション特性を改善し、製造歩留
りを向上させることを目的とするものである。

（構成） 本発明のメモリ素子では、そのフローティングゲート電
極はフィールド酸化膜上での膜厚の方がゲート酸化膜上
での膜厚よりも薄く、かつ、フィールド酸化膜上でのフ
ローティングゲート電極のエツジ部が丸味を帯びている
。

以下、実施例について具体的に説明する。

第１図（Ｃ）は一実施例を表わす。

第２図と同様に、２はシリコン基板、４はフィールド酸
化膜、６はゲート酸化膜、８はポリシリコン層にてなり
、ゲート酸化膜６とフィールド酸化膜４，４にわたるフ
ローティングゲート電極、１０は層間絶縁膜、１２はポ
リシリコン層にてなるコントロールゲート電極である。

本実施例を第２図のものと比較すると１本実施例ではフ
ローティングゲート電極８はフィールド酸化膜４上での
膜厚の方がゲート酸化膜６上での膜厚よりも薄く、かつ
、フィールド酸化膜４上でのエツジ部Ｂが丸味を帯びて
いる。

次に、本実施例を製造する方法について説明する。

第１図（Ａ）に示されるフローティングゲート電極８を
形成する工程までは従来と同じである。

その後、塗布材料としてのレジスト１４を塗布する。レ
ジスト１４は、ゲート酸化膜６の上方やフローティング
ゲート電極８のスリット部分（フィールド酸化膜４上で
フローティングゲート電極８が切断されている部分）の
ように低くなった部分では厚く塗布され、フローティン
グゲート電極８のエツジ部など突出した部分では薄く塗
布される。

レジスト１４の厚さは最も厚い部分で５０００〜６００
０人程度が適当である。

レジスト１４は塗布材料の一例であり、レジスト１４に
代えて他のものを使用することもできる。

ここでの塗布材料は感光性を備えている必要はなく、そ
のためレジスト１４に代えて例えば５ＯＧ（スピン・オ
ン・ガラス）などを使用することができる。

次に、全面をドライエツチング法によりエツチングする
。エツチングは同図（Ｂ）に示されるように、少なくと
もフローティングゲート電極８の一部がエツチングされ
るまで行なう。フィールド酸化膜４上のフローティング
ゲート電極部分８ａではレジスト１４が薄いので、エツ
チングされてフローティングゲート電極部分８ａの膜厚
がゲート酸化膜６上のフローティングゲート電極部分８
ｂより薄くなり、また、エツジ部Ｂが丸味を帯びる。

次に、残ったレジスト１４を除去した後、熱酸化によっ
てフローティングゲート電極８を酸化して同図（Ｃ）に
示されるように層間絶縁膜１０を形成し、二層目のポリ
シリコン層を形成し、写真製版とエツチングによってコ
ントロールゲート電極１２を形成する。

第１図（Ｂ）のエツチングで、フローティングゲート電
極８の全面が露出するまでエツチングを行なってもよい
。フローティングゲート電極８はポリシリコン層で形成
されているので、その表面には突起物が存在し、それら
の突起物にも電界が集中してリテンション特性を悪化さ
せることがあるので、エツチングによってフローティン
グゲート電極８の表面を滑らかにすることによりリテン
ション特性がなお一層向上する。

（効果） 本発明による二層ポリシリコン構造のメモリ素子では、
フィールド酸化膜上でのフローティングゲート電極のエ
ツジ部が丸味を帯びているので、フローティングゲート
電極のエツジ部に電界が集中することを防ぎ、リテンシ
ョン特性を向上させることができる。

また、フィールド酸化膜上のフローティングゲート電極
の膜厚が薄くなることによって段差が緩和され、メタル
配線の際の製造歩留りが向上する。

【図面の簡単な説明】

第１図（Ａ）から同図（Ｃ）ばて実施例を製造工程とと
もに示す断面図、第２図は従来のメモリ素子を示す断面
図である。 ４・・・・・・フィールド酸化膜、 ６・・・・・・ゲート酸化膜、 ８・・・・・・フローティングゲート電極、１０・・・
・・・層間絶縁膜。 １２・・・・・・コントロールゲート電極、Ｂ・・・・
・・エツジ部。

Claims (1)

【特許請求の範囲】
1. 　ゲート酸化膜とフィールド酸化膜にわたるポリシリコ
   ン層のフローティングゲート電極上に層間絶縁膜を介し
   てポリシリコン層のコントロールゲート電極が形成され
   ているメモリ素子において、フローティングゲート電極
   はフィールド酸化膜上での膜厚の方がゲート酸化膜上で
   の膜厚よりも薄く、かつ、フィールド酸化膜上でのフロ
   ーティングゲート電極のエッジ部が丸味を帯びているこ
   とを特徴とする二層ポリシリコン構造のメモリ素子。