JPH0115960B2 - - Google Patents

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JPH0115960B2
JPH0115960B2 JP14381285A JP14381285A JPH0115960B2 JP H0115960 B2 JPH0115960 B2 JP H0115960B2 JP 14381285 A JP14381285 A JP 14381285A JP 14381285 A JP14381285 A JP 14381285A JP H0115960 B2 JPH0115960 B2 JP H0115960B2
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Garii Hoorachetsuku Robaato
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General Electric Co
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Publication of JPH0115960B2 publication Critical patent/JPH0115960B2/ja
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    • G11C17/123—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM using field-effect devices comprising cells having several storage transistors connected in series
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
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Description

【発明の詳細な説明】 この発明はメモリアレイの各記憶素子から読取
られた信号電流を追跡する基準信号を発生する回
路に関する。
〔発明の背景〕
高密度メモリアレイから生成される信号は低振
幅電流である上に速やかに感知する必要があるた
め、この信号の感知には問題がある。例えば、メ
モリアレイ内の「選ばれた」記憶素子またはセル
の発生する15μAの信号電流は、2pFのコンデン
サを50n秒充電（または放電）したとき375mVの
信号電圧変化を生ずるが、この様な微小振幅の信
号は、特にその信号電流が「パタン感性」の場
合、すなわちその信号が読取られているデータが
メモリアレイに記憶されている場所と態様の関数
として変化する場合、高信頼度で感知するのが難
しい。その上、信号電流の振幅はメモリアレイ製
造時の工程の変動、メモリアレイの温度変化およ
び電源の変動の関数として変ることがあるため、
信号電流の値を迅速に感知しようとすると顕著な
問題に遭遇する。
以下添付図面を参照しつつその問題とその解法
を与えるこの発明について説明する。図中同じ引
用記号は同様の部分を表わす。
〔詳細な説明〕
第１図は上述の問題の性質を例示するもので、
３つのナンド層Ｓ１，Ｓ２，Ｓ３を示す。各層は
直列に連結されたリードオンリメモリ（ROM）
アレイの各記憶素子またはセルを形成する絶縁ゲ
ート電界効果トランジスタ（IGFET）を含んで
いる。
各層（一般にSiで示す）は８個のＮ型データ
IGFET Mi１，Mi２……Mi８を含み、その
IGFETの直列導電路はビツト線路と共通の接地
線路との間に層選択トランジスタTiの導電路と
直列に接続されている。データ（記憶）トランジ
スタは文字Ｍに２つの数字ｉ，ｊを添えて識別さ
れ、その第１数字ｉは層の番号、第２数字ｊはそ
の層に沿うトランジスタの順番（ランクまたは
行）を示す。各層のデータトランジスタは順次１
から８まで番号が与えられ、その番号の低いトラ
ンジスタMi１ほどビツト線路に近く、高くトラ
ンジスタMi８ほどビツト線路から遠い。同じラ
ンク（または行）のデータトランジスタMijのゲ
ート電極は互いに結合されて共通のワード線路ま
たは行導体Wjに接続されている。例えば、各層
のデータトランジスタMi１の各ゲート電極はＷ
１に、Mi２のゲート電極はＷ２に、以下同様に
それぞれ接続されている。
通常データトランジスタMijと層選択トランジ
スタTiは１つの導電型（例えばｎ型）で形成さ
れ、最初すべてが増強型にされる。選ばれたデー
タトランジスタの閾値電圧を変えることによりそ
れに情報（データ）がプログラミングされる（書
込まれる）が、この変更は通常イオン注入により
選ばれたトランジスタを空乏型トランジスタ以後
「空乏化」トランジスタと呼ぶ）に変える（また
はプログラミングする）ことによつて行うことが
できる。この空乏化トランジスタを図中にソー
ス、ドレン間の導電路を太くして表わす。空乏型
トランジスはゲート、ソース間電位差が零のとき
でも導通し得るが、増強型IGFET（以後「増強
化」トランジスタと呼ぶ）はゲート、ソース間電
位差VGSがそのトランジスタの閾値VTより大き
く、そのトランジスタの導通方向のときしか導通
し得ない。
選ばれたデータトランジスタMijに記憶された
情報は選択トランジスタ（例えばTi）を導通さ
せることによりその関連する層を選択し、予充電
トランジスタPTを瞬間的に導通させることによ
りビツト線路をVDDボルトに予め充電することに
よつて読取られる。選ばれたデータトランジスタ
（例えばMij）はそのワード線路（例えばWj）が
接地されてVGSが零ボルトになるが、他のワード
線路はすべてVDDボルトにされて、選ばれたトラ
ンジスタと直列の選ばれなかつたトランジスタの
すべてを導通させる。選ばれたトランジスタ（例
えばMij）は空乏化されると導通し、増強化され
ると遮断されて非導通になる。
Mijが増強化される（論理「０」の記憶を表わ
す任意選択条件）と信号電流ISは流れない。実際
には若干の微小漏洩電流が存在することがある
が、この漏洩電流は無視可能で、論理「０」記憶
用のISは当然零と仮定してよい。従つて一般に、
感知されているデータトランジスタが増強化され
ると、（そのVGSが零ボルトのとき）導通せず、
ビツト線路と大地間のその直列電路および関連層
のトランジスタには（漏洩以外の）電流が流れな
い。
Mijが空乏化される（論理「１」の記憶を表わ
す任意選択条件）と、ビツト線路からその関連層
内の直列トランジスタの導電路を介して大地に信
号電流ISが流れる。この信号電流はビツト線路を
接地電位に向けて放電する。
データトランジスタが空乏化された（論理
「１」を記憶する）とき生じる信号電流ISの振幅
は、その層に沿う位置とその層の他のデータトラ
ンジスタのプログラミングされている態様との関
数として変り、この変化はソース基板間逆バイア
ス（すなわち「基体」効果）条件の違いとその層
に沿う各データトランジスタに生ずるゲート・ソ
ース間バイアス電圧VGSの違いに起因する。この
ようなバイアス電圧の違いによつて各トランジス
タのドレン・ソース電圧降下VDSに差が生じ、各
トランジスタのチヤンネル導電度従つて信号電流
がその層に沿うそれぞれの相対位置の関数として
変る。
例えば第２Ａ図および第２Ｂ図に示すように、
ある層の第１のデータトランジスタ（例えばMi
１）が空乏化されて選ばれると、得られる信号電
流は残りのデータトランジスタが全部増強化され
るか空乏化されるかによつて例えば15μAから
35μAになることがある。一方第２Ｃ図および第
２Ｄ図に示すようにある層の第８番目のデータト
ランジスタ（例えばMi８）が空乏化されて選ば
れると、信号電流は残りのデータトランジスタが
すべて（第２Ｃ図のように）増強化されるか（第
２Ｄ図のように）空乏化されるかによつて例えば
20μAから40μAになることがある。この様に記憶
された論理「１」の状態に対する信号電流は広範
囲に亘つて変る。
各トランジスタがｎ型の第１図の構成では、信
号電流が最初（VDDボルトまで）充電されたビツ
ト線路キヤパシタンスを接地電位に放電するが、
その放電速度はビツト線路が長くて高負荷のとき
または層が長いとき比較的低い。データの値を極
めて迅速に（例えば読取り指令の50〜100n秒以
内で）決める必要がある場合は、比較的短い「感
知期間」中に発生する信号電圧の振幅が小さくて
大きく変化するため極めて困難な問題がある。こ
の変化のため、論理「１」と「０」のどちらが感
知された（読取られた）かを判定するとき感知さ
れた信号を高信頼度で比較し得る一定の基準電圧
または電流の設定が難しくなるからである。
「選ばれない」直列データトランジスタのゲー
トに印加された導通切換電圧が高密度アレイの場
合に極めて起り易いように僅かに低いか高いとき
はこの問題の重要性がより明らかになる。その導
通切換電圧が低過ぎるか高過ぎると、信号電流に
さらに広い差を生ずる。この問題に信号電流の振
幅に影響する他の因子がさらに組合さるが、その
因子には温度変化、トランジスタのインピーダン
ス（導電度）に影響する工程の変化および電源電
圧の変化がある。
メモリ積層体の出力を感知し、これを任意に定
めた基準電圧（または電流）レベルと比較してそ
の値に近付くことを試ることは、その基準電圧レ
ベルがすべての因子の変化および電源変動に亘つ
て最小データ論理「１」レベルと最大データ論理
「０」レベルとの間を追跡することを要するため、
困難である。雑音無感度最大に対してその基準レ
ベルは最小の「１」レベルと最大の「０」レベル
の中間にできるだけ近いことを要する。この「中
間」点は種々のトランジスタ因子および与えられ
た任意の層のプログラミングされたトランジスタ
とプログラミングされないトランジスタの位置と
量に依つて変る。信号の変化が大きいため、任意
の一定基準電圧レベルを設定すると極めて不満足
な結果が生ずるため、有用な基準レベルの設定に
は難しい問題がある。
〔発明の概要〕
この有用な基準レベルの設定の問題は、この発
明を実施する基準回路に選ばれたトランジスタを
含むアレイ行の１つに関係する基準信号を発生す
る回路手段を含ませることにより解消する。発生
された基準電流はその選ばれたデータトランジス
タの行位置に対する最悪の場合の論理「１」信号
電流条件を反映し、この基準電流を信号電流と比
較してその差を増幅すればよい。
〔推奨実施例の説明〕
第３図の回路はメモリアレイ３０のデータ記憶
部を形成する多数の記憶層の１つSiを示す。層Si
は導電路を互いに直列に接続された８行のデータ
トランジスタを含み、ビツト線路BLと共通の接
地線路との間に層選択トランジスタTsiの導電路
が接続されている。Tsiが導通すると、上述のよ
うなデータ記憶トランジスタのインピーダンス
（導電度）の関数である信号電流ISがそのビツト
線路BLと大地の間を流れる。ビツト線路は差動
増幅器２２の一方の入力に接続されている。この
ビツト線路に付随するキヤパシタンスはそのビツ
ト線路と大地の間に挿入されたコンデンサＣ１で
表されている。ビツト線路と例えば＋5VのVDDの
間には予充電トランジスタPT１が接続されてい
る。ある記憶層の内容を読取る前に、PT１のゲ
ート電極に予充電パルスPCを印加してPT１を瞬
時的に導通させることにより、関連するビツト線
路がVDDボルトに予充電される。
第３図の回路はまた８列の基準トランジスタ群
RS１，RS２，……RS８で構成された基準回路
３１を含んでいる。各列は層Siの８行のデータト
ランジスタMi２，Mi３，……Mi８のそれぞれに
対応し文字RSの次にそのデータトランジスタの
行に対応する数を付して表される。例えば、基準
列RS１は行１に対応し、Mi１のような行１のト
ランジスタが選択感知されると選ばれて基準電流
を生ずる。同様に、基準列RS２は行２に対応し、
Mi２のような行２のトランジスタが選択感知さ
れると選ばれて基準電圧を生ずる。一般に、基準
列RSjはデータトランジスタMijの行に対応し、
行ｊに沿うデータトランジスタ（すなわちMij）
が選択感知されると選ばれて基準電流を生ずる。
このように記憶層Siのデータトランジスタの各行
に対して基準トランジスタが１列ずつある。その
上、基準トランジスタの各列は記憶層Siのトラン
ジスタの各行に対して１つずつ８つのトランジス
タを含み、各列の８つのトランジスタの導電路は
接続路３３と共通の接地線路の間に直列に接続さ
れている。
データトランジスタの各行に対して基準トラン
ジスタの列が１つずつあり、基準トランジスタの
行数（例えば８行）がデータトランジスタの行数
に等しいため、基準トランジスタは正方形マトリ
ツクスを形成する。このマトリツクスの各素子は
文字Ｒに２つの数字ｊ，ｉを付して表わす。その
数字の最初のｊは列の順番で、Mijデータトラン
ジスタに対応することを示し、２番目の数字ｉは
トランジスタの列に沿う行または位置の順番で、
その最も低いものがビツト線路に最も近いトラン
ジスタに、最も高いものがビツト線路から最も遠
い（すなわち接地線路に最も近い）トランジスタ
に当てられている。第３図のマトリツクス３１に
示された基準素子の順序では、列と行が同じ（す
なわちｉ＝ｊ）Rji素子が空乏型のトランジスタ
になつている。これはどの列にもどの行にも空乏
トランジスタが１つだけあり、その空乏トランジ
スタが基準トランジスタによつて形成されたマト
リツクスの対角線に沿つて並んでいることを示し
ている。
メモリアレイ３０のデータトランジスタと回路
３１の基準トランジスタは同じｎ型のものとす
る。
ある行の基準トランジスタRji（例えばＲ１１，
Ｒ２１，……Ｒ８１）のゲート電極と、その行の
データトランジスタ（例えばMi１）のゲート電
極は同じ行導線（ワード線路Wi）に接続され、
この接続によつて次の効果が生じる。第１に、ど
の行に沿つても１つの基準トランジスタ（すなわ
ちRjiでｉ＝ｊ）しか空乏化されないため、対応
するデータトランジスタMijが「選択」されてそ
の対応する行導体がその空乏トランジスタを導通
させつつ増強型トランジスタを非導通に保つに足
る電位（すなわち接地電位）に保たれるとき、そ
の空乏化トランジスタだけが導通する。第２に、
その「選択」された空乏化基準トランジスタが、
選択感知されるこれに対応するデータトランジス
タがその直列層に沿つて有するのと同じ位置また
は順番をその直列列に沿つて有する。詳細に後述
するように、これによつて基準列が対応するデー
タトランジスタが選ばれたときその記憶層を正し
く流れる最低振幅の論理「１」信号を反映する基
準電流を生成することができる。
接続点３３に接続された基準列の各端部は１つ
の基準選択トランジスタTRの導電路を介して基
準線路３５に結合されている。各基準列ごとに各
自の基準選択トランジスタを介して基準線路に結
合することもできるが、第３図のように基準選択
トランジスタを１つにする方が効率がよい。第３
図の回路では、基準線路と大地との間に導電基準
列を介して接続されるトランジスタと同数のトラ
ンジスタがビツト線路と大地との間に選ばれた記
憶層を介して接続される。第３図のTSiとTRのゲ
ート電極には同じ制御信号WSが印加され、これ
によつて記憶層Siを読取るときは必ず基準回路が
基準線路３５に結合され、TRの導電度がTSiのそ
れを反映するようになつている。
基準線路３５は差動増幅器２２の第２の入力に
接続され、この線路３５に付随するキヤパシタン
スが大地との間に挿入されたコンデンサＣ２によ
り表わされる。この実施例では、Ｃ２の値をＣ１
の２倍にしてあるが、下述のようにこれはこの発
明の実施に必要でなく、Ｃ２とＣ１の比率を変え
てもよい。
基準線路は導電路をそれとVDD電源の間に接続
され、ゲート電極に予充電パルスPCを選択的に
印加されて瞬時的に導通するＰ型予充電トランジ
スタPTRを介してVDDボルトに選択的に予充電さ
れる。
ビツト線路に流入する信号電流ISと基準線路に
流入する基準電流IRは増幅器２２の差動入力に印
加され、ISがIRに等しいかそれより大きいときビ
ツト線路が基準線路より速く放電される。この結
果ビツト線路の電圧VSが基準線路の電圧VRより
低くなり、差動増幅器の出力は論理「１」の記憶
示す。ISがIRより小さければ、VSはVRより高く、
差動増幅器は論理「０」の記憶を示す。
次に第３図の動作の説明では、(a)記憶積層体と
基準回路の各トランジスタはｎ型で、(b)増強型ト
ランジスタはゲート電極に零電圧を印加すると
（その閾値電圧VTより低い電圧VGSが印加される
ため）遮断され（すなわち非導通になり）、その
ゲート電極にVDDを印加すると（VTより高いVGS
が印加されるため）導通し、(c)空乏型トランジス
タはそのゲート電極とソース電極の間に零ボルト
を印加しても導通し、ゲート電極がソース電極よ
り正になるほど導通がよくなると仮定する。
選ばれたデータトランジスタMijを感知すべき
ときは、トランジスタPT１，PTRを瞬時導通さ
せることによりビツト線路BLと基準線路３５を
VDDボルトに予充電する。このとき層選択トラン
ジスタTSiと基準回路選択トランジスタTRが導通
する。一般にデータトランジスタMijのどれかが
選ばれて感知されるときはその対応ワード線路
Wjを接地電位に保ち、残りのワード線路をVDDボ
ルトに保つ。この結果基準回路３１では１つの基
準トランジスタRji（ｉ＝ｊ）だけが導通すること
ができ、１つの基準列Rsiだけが感知中に１回導
通する。
Mijが接地行ｊにより選ばれたとき残りの行
（ワード線路）にVDDボルトを印加するとその層
の残りの「選ばれなかつた」トランジスタが無条
件に導通する。Mijが増強されておれば（ここで
は任意に論理「０」信号状態と呼ぶ状態では）、
対応するISが零になるが、Mijが空乏化されてお
れば（ここでは任意に論理「１」信号状態と呼ぶ
状態では）信号電流が流れる。しかし、ある層の
選ばれたデータトランジスタが空乏化され、その
層の残りのトランジスタがすべて増強化される
と、最低振幅の論理「１」レベルの信号電流が流
れる。この状態は基準回路３１において各データ
トランジスタ行に対しシミユレートされる。
回路３１の各基準列は１つの空乏型トランジス
タと７つの増強型IGFETを含むため、「選ばれ
た」基準列のインピーダンスすなわち導電度はゲ
ートが接地された空乏型トランジスタと７つの導
通した増強型IGFETの関数である。その上、そ
の空乏型トランジスタRji（ｉ＝ｊ）の「選ばれ
た」基準列RSjに沿う位置が感知されている対応
データトランジスタのその記憶積層体に沿う位置
（行）に等しいため、Mi１を感知するときはそれ
と同じ行にＲ１１を含む列RS１が選ばれ、Mi２
を感知するときはそれと同じ行にＲ２２を含む列
RS２が選ばれ、Mi３を感知するときはそれと同
じ行にＲ３３を含む列RS３が選ばれる等である。
正常動作ではＲ１１のドレンとソースに直列のイ
ンピーダンスはMi１のドレンとソースに直列の
最大インピーダンスに等しく、残りの基準列につ
いても同様である。
例えば、Mi１を感知するときは行導体Ｗ１を
接地し、VDDボルトをＷ２ないしＷ８に印加す
る。従つてトランジスタMi２ないしMi８が無条
件に導通するが、Mi１はそれが空乏化されてい
るとき、すなわち論理「１」を記憶しているとき
だけ導通する。基準回路３１に対しては、行導線
Ｗ１が接地されていてもトランジスタＲ１１は空
乏型のため導通することができるが、行１の他の
トランジスタＲ２１〜Ｒ８１は増強されて遮断さ
れる（非導通になる）。
記憶積層体の第１行のMi１が選ばれて読取ら
れるときは、Mi１が空乏化され、層Siの残りの
データトランジスタが増強化される条件で最小振
幅の論理「１」レベルの信号電流IS1が流れる。
列RS１に生ずる基準電流IR1は、基準回路３１の
列RS１が導通しているときこの「最小振幅」の
信号電流に等しい。それはＲ１１が７つの増強型
トランジスタと直列の空乏型トランジスタで、基
準トランジスタのゲート電極が対応するデータト
ランジスタと同じ電圧で駆動されるためである。
従つてIR1はデータトランジスタMi１が選ばれた
とき記憶層Siに流れ得る最小振幅の論理「１」信
号電流IS1に等しい。第１列のデータトランジス
タMi１が感知されたとき流れ得る最低の論理
「１」レベルの信号電流が列RS１を通る基準電流
により正確に反映されることは明らかである。
同様にして列RS２は素子Mi２が選出感知され
るとき基準電流IR2を生成する。RS２の生成する
基準電流はMi２が選ばれたとき流れ得る最低の
論理「１」レベルの信号電流に対応し、それを反
映する。Mi２はＷ２に接地電位を、他の全ワー
ド線路にVDDボルトを印加することにより（また
VDDボルトをWSに印加してTSi、TRを導通させ
ることにより）選ばれて読取られる。
線路Ｗ２に零ボルトを印加すると、導通中の空
乏型トランジスタＲ２２を除く基準回路３１の第
２行の全基準トランジスタが遮断される。従つて
基準列RS２においてのみ導通が可能である。他
のワード線路の全部にVDDボルトを印加すると、
Ｒ２２と直列の基準トランジスタはすべて無条件
に導通する。Mi２のドレンはMi１のソースに接
続され、Mi２のソースはMi３ないしMi８の導電
路を介して接地されている。Mi２が増強化され
ると、Ｗ２が接地電位のとき電流は流れないが、
Mi２が空乏化されると、その直列導電路に沿つ
てMi２の位置の関数である振幅を持つ信号電流
が流れる。Mi２が選ばれたとき流れる最小振幅
の信号電流が、Mi２が空乏化され、その層の残
りのトランジスタが増強化されたときに生ずる。
この条件は層に沿うMi２の位置と列に沿つて同
位置のＲ２２を含む列RS２２により反映される
ことは明らかである。
総括すると、(a)データトランジスタの各行に対
して基準電流を生ずる１つの基準列が対応し、(b)
その基準電流がその行のデータトランジスタのど
れかが感知されたときその記憶層に流れる最小振
幅の論理「１」レベルの信号電流に等しい。
以上の説明では選ばれなかつたワード線路（例
えばMi１が選ばれたときはＷ２ないしＷ８）が
VDDボルトに保たれると仮定したが、前述のよう
に大型アレイではワード線路のいくつかに印加す
る実際の電圧を、処理または回路のいくつかの変
化により印加する積りのVDDボルトから変ること
がある。この発明の基準回路の顕著な利点は、デ
ータトランジスタの行導体に印加されるワード線
路電位が同様に基準トランジスタの行導体にも印
加されることである。このため例えばデータトラ
ンジスタMi１のゲート電極に印加された電位が
VDDボルトより低くてこれによりその層の導電度
が低下すれば、同じ電位が基準トランジスタＲ１
１のゲート電極に印加され、これによつて基準列
RS１の導電度が感知されているデータトランジ
スタを含む層のそれと同様に低下する。この性質
は感知されている各データトランジスタおよび生
成されている最低論理「１」レベル信号電流を常
に正しく反映する対応する基準電流の生成にも適
合する。
この結果、ある記憶層の選ばれた各データトラ
ンジスタに対応して、基準回路が「選ばれた」デ
ータトランジスタが空乏化されたとき通常その層
に流れる最小振幅の論理「１」レベルの信号電流
に等しいかまたはこれを反映する。
記憶積層体の各トランジスタと同じ集積回路上
にトランジスタの各基準列を形成し、その基準ト
ランジスタのゲートを記憶トランジスタと同等ま
たは同様の電圧で駆動し、ビツト線路と基準線路
に同様の予充電電圧を印加すると、各列における
IRの最小値が実に確実に記憶層Siを流れる最小論
理「１」信号電流と極めて似て来る。これはまた
基準電流と信号電流があらゆる動作条件並びにト
ランジスタの特性寸法のあらゆる通常の変化に追
従することを保証する。
上述のように、基準回路３１によつて発生され
た基準電流はデータ信号を比較して記憶データ値
の高信頼度の表示を得ることのできる極めて高信
頼度の基準信号である。このようにして、第３図
に示すように、信号と基準電流を差動増幅器２２
に印加し、その信号電流が基準電流より大きいか
小さいかを表わし、従つて記憶信号の値を表わす
出力を生成する。基準信号とデータ信号の差が小
さくてもその基準が極めて精確であるため安全に
増幅されて記憶データ値を高信頼度で表示するこ
とができる。
記憶層Siが対応する基準列中のものと同じデー
タ情報を含む条件では、その信号電流ISは基準回
路で発生された電流IRと正確に等しくなくてもほ
ぼ等しくなる。差動信号が常に確実に発生するよ
うに、基準線路３５に関連するキヤパシタンスＣ
２はＣ１のキヤパシタンスの２倍の値を持たせて
ある。従つて、信号電圧△VSは感知されている
記憶トランジスタに論理「１」状態が記憶されて
いるときは常に基準電圧△VRより大きい。
Ｃ２をＣ１の２倍にする代りに基準電流を電流
分割器により1/2にすることもできる。基準トラ
ンジスタを記憶トランジスタより小さくできる場
合は、その様にして基準電流を信号電流の一部に
することができるが、記憶トランジスタをできる
だけ小さくしてメモリの密度をできるだけ高くす
ることが多いため、差動信号の発生には別の回路
技術を用いることもある。
第４図の回路は２層（例えばＳ１，Ｓ２）ずつ
がその間に１つのビツト線路接触部３９を共有す
るように接続された積層型メモリに基準マトリツ
クスを組合せる手段を示す。これはビツト線路と
ビツト線路接触部の数を半減することによりメモ
リアレイの小型（高密度）化を可能にするが、各
層の選択に２本の層選択制御線路WS１，WS２
が各層と交差する必要が生ずる。すなわち一方の
制御線路（例えばWS１）は左側の層（例えばＳ
１）を共通のビツト線路接触部３９に対して断続
することを要求され、他方の制御線路（例えば
WS２）は他方の層Ｓ２をそのビツト線路接触部
に対して断続することを要求される。シリコンゲ
ート技術ではどの多結晶シリコン線路（例えば
WS１またはWS２）がある層の線路と交差する
場合でも、最初例えば増強型である無用の余分の
トランジスタ（すなわちＴ１２，Ｔ２１）が形成
され、層Ｓ２ａまたはＳ１ａが選択されずWS２
またはWS１が接地電位に保たれるとき層Ｓ１ａ
またはＳ２ａに導電路を与えるためにその余分の
トランジスタ（すなわちＴ１２，Ｔ２１）が空乏
型にプログラミングされてそのゲート電極が接地
されたとき導通するようになる。各記憶層のビツ
ト線路への接続を反映するために各基準マトリツ
クス３１と基準ビツト線路との間に４つのトラン
ジスタで基準選択回路網４１が形成されている。
トランジスタTR１１，TR１２はそれぞれＴ１
１，Ｔ１２に対応するもので、基準線路と基準回
路３１の間に１つの電路を形成し、トランジスタ
TR２１，TR２２はＴ２１，Ｔ２２に対応する
もので、第２の電路を形成している。TR１２と
TR２１は空乏型トランジスタで、そのゲートを
接地しても導通することができるため、基準マト
リツクス３１はWS１が高レベルでWS２が低レ
ベルのときはトランジスタTR１１，TR１２を
介し、WS１が低レベルでWS２が高レベルのと
きはトランジスタTR２１，TR２２を介して基
準線路に結合される。このため各素子Ｔ１１，Ｔ
１２，Ｔ２１，Ｔ２２およびWS１，WS２によ
り生成される層信号電流の変調は基準回路３１に
結合された回路網４１により反映される。
第５図の回路は異る記憶層と基準回路の組合せ
によるビツト線路と基準線路の分坦を示す。一般
に基準回路３１はワード線路駆動器５１から最も
遠いところにあるため、基準トランジスタのゲー
ト電極に印加される電位は行導体に沿つて最も長
距離を伝播しなければならず、そのため各記憶層
に挿入されたデータトランジスタに印加される電
位より「弱く」なる傾向がある。１つの集積回路
上に形成された大型メモリアレイでは、最低論理
「１」信号レベル状態に常に等しいかそれより小
さい基準電流を発生するため、各記憶層に対する
基準回路の位置を深重に定める必要がある。この
ため基準回路３１は通常復号駆動器５１から最も
遠い点である行導体の「端部」に設けられる。
この発明の回路ではデータ信号電流と基準信号
電流が差動増幅器の異る入力に供給されたが、基
準電流と信号電流を反射し、一方から他方を引い
て記憶されている情報の値を示す正味電流を生成
するために他の比較器構成例えば電流ミラーを用
いることもできることは明らかである。
またこの発明はそのアレイが最初増強型
IGFETで構成され、次に選ばれたIGFETが空乏
型IGFETになるように「プログラミング」され
るものと仮定して説明したが、アレイを最初空乏
型のトランジスタで形成し、選ばれたトランジス
タを増強型IGFETになるようにプログラミング
することもできる。
またこの発明が２つの異る閾値電圧を持つよう
にプログラミングし得る空乏型トランジスタだけ
または増強型トランジスタだけを用いて実施し得
ることも自明のはずである。例えば、空乏型トラ
ンジスタに論理「１」の記憶を示す−6Vと論理
「０」の記憶を示す−3Vの閾値を持たせ、ワード
線路が−3Vに駆動されたとき閾値電圧が−3Vの
トランジスタが遮断され、閾値電圧が−6Vに設
定またはプログラミングされたものだけが導通す
るようにすることもできる。従つてこの動作は各
トランジスタをオンオフするためのワード線路電
圧を閾値電圧条件の違いを考慮して調節する必要
がある以外上述の場合と同様である。同様に全ト
ランジスタが増強型で構成されているときは、例
えば論理「１」の記憶を＋2Vで表わし、論理
「０」の記憶を＋4Vで表わすように閾値電圧を設
定すればよい。この場合は、最低2VのVTを持つ
トランジスタを導通さすにはワード線路電圧を最
低2Vにする必要があり、＋4VのVTを持つトラン
ジスタを導通させるには＋4V以上にする必要が
ある。
以上の説明ではデータトランジスタと基準トラ
ンジスタをｎ型としたが、動作電位の極性に適当
な注意を払えばＰ型トランジスタを代用すること
も可能なことは自明の筈である。
【図面の簡単な説明】
第１図は従来技術のメモリアレイの略図、第２
Ａ図、第２Ｂ図、第２Ｃ図、第２Ｄ図は相異る信
号電流を生成する相異る状態を示す図、第３図は
この発明を実施する基準回路を含むメモリアレイ
の略図、第４図および第５図はこの発明を実施し
た異るメモリアレイの図である。 ３０……層、３１……基準回路、Mi１〜Mi８
……データトランジスタ、VT１……第１の値、
VT２……第２の値、BL……ビツト線路、Ｖ１
……第１の電圧、Ｖ２……第２の電圧、IS……信
号電流、RS1〜RS8……基準電流発生手段。

Claims (1)

    【特許請求の範囲】
  1. １ メモリアレイの行と列に配列された多数のデ
    ータトランジスタの任意に選ばれたものに記憶さ
    れている情報を読取る方式であつて、各データト
    ランジスタはその導電路の導電度を制御する制御
    電極を有すると共に、その論理「０」の記憶に対
    応して第１の値か、その論理「１」の記憶に対応
    して第２の値の何れかの閾値を持つように設定さ
    れ、上記アレイ内において、上記データトランジ
    スタはさらに積層状に配置され、各層がそのアレ
    イの各列のデータトランジスタを含み、各列中の
    データトランジスタの導電路は互いに直列に接続
    され、各行のデータトランジスタの制御電極は互
    いに接続されており、そのアレイ中の１つのデー
    タトランジスタが、(a)上記層のうちのその選ばれ
    たトランジスタを含む層を、その層の上記直列接
    続された導電路を予め荷電されたビツト線路と基
    準電位点との間に接続することにより選択し、(b)
    その選ばれたトランジスタを含んでいるアレイ行
    の各データトランジスタの制御電極に第１の電圧
    を印加して、その選ばれたデータトランジスタが
    論理「０」を記憶しているときこれを非導通に
    し、論理「１」を記憶しているときこれを導通さ
    せ、さらに(c)その選ばれた層の他のすべてのデー
    タトランジスタの制御電極に第２の電圧を印加し
    て、その選ばれた層の他のすべてのデータトラン
    ジスタを無条件に導通させることにより選択さ
    れ、これによつてビツト線路から選ばれた層を流
    れる信号電流が、選ばれたトランジスタに記憶さ
    れた情報の関数として変化するだけでなく、また
    その選ばれたデータトランジスタの選ばれた層に
    沿う位置とその選ばれた層の他のトランジスタに
    記憶された情報の関数として変化するような方式
    に用いられる基準回路であつて、上記信号電流と
    比較するための、選ばれたトランジスタを含むア
    レイ行に関係する基準電流を発生する手段を含む
    ことを特徴とする基準回路。
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