JPH01142851A - データ転送装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 データ転送装置、特に、表示データの順序がそのままの
順序で記憶領域に記憶されない記憶回路を備えたデータ
転送装置に関し、 不整列な複数のブロックで構成された記憶回路上のデー
タを直接ハードウェアで実効転送時間を短く転送できる
優れたデータ転送装置を提供することを目的とし、 細分化された記憶領域の単位ブロックが、ブロック長指
示部とテキスト部とこのブロックに接続する次のブロッ
クを示す接続情報部とで構成され、記憶回路のアドレス
に対して前記ブロックが不整列に配置格納されるデータ
記憶回路と、データ転送時に前記ブロック長指示部から
読み出されたブロック長データを格納し、このブロック
の転送状態に応じてブロック長データを減算するブロッ
ク長カウンタと、このブロック長カウンタのブロック長
データに応じて前記テキスト部の転送を行う第１モード
と、次のブロックの先頭アドレスを現在転送中のブロッ
クの接続情報部から読み出す第２モードと、次のブロッ
クのブロック長指示部からブロック長データを前記ブロ
ック長カウンタに読み出させる第３モードとを作成する
動作モード作成回路と、前記第２モード時に読み出され
た先頭アドレスを記憶し、前記ブロック長カウンタの減
算動作に同期して加算動作を行い、このアドレスを順次
更新するアドレスカウンタと、第１モード時に前記アド
レスカウンタにより指示されるアドレス順にデータを前
記データ記憶回路から読み出して転送する出力装置とか
ら構成する。

〔産業上の利用分野〕

本発明はデータ転送装置に関し、特に、表示データの順
序がそのままの順序で記憶領域に記憶されない記憶回路
を備えたデータ転送装置に関する。

ワードプロセッサ等のように、記憶回路上に入力蓄積し
たデータを後から編集によって変更することがあるマイ
クロプログラム制御装置においては、後の編集処理を迅
速に実行すること等を目的に、データをブロック化して
記憶回路に格納することが多い。このような装置におい
ては、各ブロックの最後にリンクと呼ばれる接続情報部
があり、次に続くブロックの先頭アドレスがここに記憶
されている。そして、編集作業時には既に記憶回路に記
憶されているデータの順序を変えることなく、この接続
情報部のアドレスを変えることによって表示データの接
続を変えるようにしている。よって、挿入や移動等の編
集作業を行なった後には、表示装置に表示されたデータ
の順序と記憶回路に格納したデータブロックの順序（ア
ドレス順序）とが一致しない。

そして、このように記憶回路の記憶データの順番と表示
データの順序が異なる状態のデータを他へ転送する際の
データ転送速度の向上が望まれている。

〔従来の技術〕

ワードプロセッサ等のように、記憶回路上に入力蓄積し
たデータを後から編集によって変更することがあるマイ
クロプログラム制御装置においては、例えば第６図（ａ
ｌに示すような入力データ「富士山は有名である。」は
２つのブロックＡ（富士山は）とブロックＢ（有名であ
る。）に分けられ、各ブロック毎に第７図（ａ）に示す
ように記憶回路に格納されている。各ブロックの最後に
は次に続くブロックを示す接続情報部（以後リンクとい
う）があり、この領域には次に続くブロックの先頭アド
レスが書き込まれるようになっている。第７図（ａ）の
状態では第１のブロックＡのリンクには第２のブロック
Ｂの先頭アドレスが書き込まれている。

ここで、第６図（ａｌのデータ［富士山は有名である。

」の途中に、第６図（ｂ）に示すように他のデータ「外
国にも」を挿入すると、このデータは記憶回路にはブロ
ックＣ（外国にも）として第７図（ｂｌのように格納配
置される。そして、この時第１のブロックＡのリンクに
は第３のブロックＣの先頭アドレスが書き込まれ、第３
のブロックＣのリンクには第２のブロックＢの先頭アド
レスが書き込まれ、第２のブロックＢのリンクにはその
次のブロックの先頭アドレスが書き込まれる。そして、
この記憶回路のデータにより表示装置に表示されるデー
タは第６図（ｂ）に示すように「富士山は外国にも有名
である。」となる。

今、第７図（ｂ）の形態で記憶回路に格納されたデータ
をハードウェア的に他へ転送する場合、従来は次のよう
な手段が採用されている。

（１１マイクロプログラムにより第７図（ｂｌの記憶内
容を、−旦第７図（Ｃ）のように表示装置のデータと同
じになるように再編成して別の記憶回路に記憶した後に
ハードウェアで転送する。

（２）第７図（ｂ）に示す記憶回路のデータを、ブロツ
ク単位で表示装置のデータと同じ順にハードウェアで転
送する。即ち、第７図（ｂ）の場合、転送時にはブロッ
クＡ１ブロックＣ１ブロックＢの順にハードウェア転送
処理を３回繰り返す。

これらの処理は、いずれもハードウェアによるデータ転
送処理時、記憶回路へ与える読み出しアドレスが昇順、
または降順のいずれかの一方通行の処理しかできないた
めのものである。

〔発明が解決しようとする問題点〕

ところが、前記従来の転送手段には次のような問題点が
ある。

即ち、（１）の場合は、マイクロプログラムによる記憶
位置の再編成の処理の分だけ実効転送時間が増大すると
共に、再編成用の記憶回路の装備が余分に必要となると
いう問題点がある。また、（２）の場合は、転送するブ
ロックとブロックとの間にマイクロプログラム処理が必
要となり、転送ブロック数が多くなると実効転送時間が
増大する。これは転送時間は短くても、転送を実行する
ためのマイクロプログラム処理に時間がかかるためであ
る。

本発明は前記従来のデータ転送装置の有する問題点を解
消するためになされたものであり、不整列な複数のブロ
ン・りで構成された記憶回路上のデータを直接ハードウ
ェアで実効転送時間を短く転送できる優れたデータ転送
装置を提供することを目的としている。

〔問題点を解決するための手段〕

前記目的を達成する本発明のデータ転送装置が第１図に
示される。データ記憶回路３は細分化された記憶領域の
単位ブロックが、ブロック長指示部とテキスト部と接続
情報部とで構成され、記憶回路のアドレスに対して前記
ブロックが不整列に配置格納されるものであり、ブロッ
ク長カウンタ７はデータ転送時に前記ブロック長指示部
から読み出されたブロック長データを格納し、このブロ
ックの転送状態に応じてブロック長データを減算する。

動作モード作成回路８はこのブロック長カウンタ７のブ
ロック長データに応じてテキスト部の転送を行う第１モ
ードと、次のブロックの先頭アドレスを現在転送中のブ
ロックの接続情報部から読み出す第２モードと、次のブ
ロックのブロック長指示部からブロック長データを前記
ブロック長カウンタに読み出させる第３モードとを作成
する。そして、アドレスカウンタ１０は前記第２モード
時に読み出された先頭アドレスを記憶し、前記ブロック
長カウンタ７の減算動作に同期して加算動作を行いこの
アドレスを順次更新し、出力装置５は第１モード時に前
記アドレスカウンタにより指示されるアドレス順に前記
データ記憶回路３からデータを読み出して転送を行う。

〔作　用〕

本発明のデータ転送装置によれば、データ記憶回路内に
不整列に配置格納されたブロック単位のデータをＤＭＡ
　（直接メモリアクセス）転送しようとしてバスをＣＰ
Ｕから切り離すと、転送する最初のブロックのブロック
長データがブロック長カウンタに格納され、このブロッ
ク長データは転送状態に応じて減算される。このブロッ
ク長データは動作モード作成回路でデコードされ、デー
タの大きさに応じて、転送を行う第１モードと、次のブ
ロックの先頭アドレスを読み出す第２のモードと、ブロ
ック長データを読み出す第３のモードが作られる。そし
て、第２モードの時に現在転送中のブロックの接続情報
部から次のブロックの先頭アドレスがアドレスカウンタ
にセントされ、第３モードの時にそのアドレスにあるブ
ロック長データがブロック長カウンタにセットされる。

以後ブロック長カウンタは減算動作を行い、アドレスカ
ウンタはこれに同期して更新される。そして、第１モー
ドの時にアドレスカウンタにより更新されるアドレス順
に転送データが前記データ記憶回路から読み出されて転
送が行われ、以後同様にして１つのブロックのテキスト
部のデータの転送が終了すると、これに続く次のブロッ
クのテキスト部のデータが転送される。

〔実施例〕

以下添付図面を用いて本発明の実施例を詳細に説明する
。

第２図は本発明のデータ転送装置のハードウェアの一実
施例の構成を示すものである。

データ転送装置にはマイクロ・プロセッサ・ユニット（
ＭＰＵ）１．制御プログラムが格納されたＲＯＭである
プログラム記憶回路２．入力されたデータを格納するＲ
ＡＭであるデータ記憶回路３、データを入力するデータ
入力装置４．データを出力する出力装置５等があり、そ
れぞれデータバス１２で接続されている。１３はアドレ
スバスであり、プログラム記憶回路２およびデータ記憶
回路３から読み出すデータのアドレスを指定するもので
ある。また、データバス１２には１ビツトのレジスタ回
路であるバス制御回路６が接続されており、このバス制
御回路６は直接メモリ転送（ＤＭＡ）を行う際にマイク
ロプログラムによってセットされ、信号ＳＦをＭＰＵＩ
に出力してこれをＨＡＬＴ状態にしてデータバス１２を
ＭＰＵＩから切り離す。また、バス制御回路６は後述す
る停止検出回路１１から出力される５ＴＯＰ信号により
リセットされて信号ＮＳＦ　）ｆ：後述するブロック長
カウンタ７、レジスタ回路９に出力する。この５ＴＯＰ
信号はＭＰＵＩにも割込（ｉＲ口）で入力され、ＭＰＵ
Ｉはバス１２．１３と再接続する。また、前記信号ＳＦ
はブロック長カウンタ７、レジスタ回路９およびアドレ
スカウンタ１０の動作条件となり、信号ＮＳＦはこれら
の非動作条件となるものである。

データ転送装置のデータ記憶回路３に記憶されるデータ
はブロック化されており、その最小単位ブロックの構成
は第３図（ａｌにＢＮで示すようになっている。即ち、
単位ブロックＢＮの最初のアドレスＮはブロック指示部
ＢＡであり、ブロック長データが格納されている。次の
アドレスＮ＋１から所定個のアドレスはデータを格納す
るテキスト部ＢＴ、最終アドレスＮ＋Ｌはこのブロック
に接続する次のブロックの先頭アドレス（リンクアドレ
ス）を格納するリンクＢＬとなっている。

このようにデータをブロック化して記憶するデータ記憶
回路３を備えたデータ転送装置に、従来例同様に第１の
操作で「富士山は有名である。」と入力し、その後に第
２の操作で「外国にも」を挿入して「富士山は外国にも
有名である。」という文を作成し、このデシタのみを転
送する時の状態について説明する。この時、第１のブロ
ックＢ１のデータが〔富士山は〕であり、第２のブロッ
クＢ２のデータが〔有名である。〕であり、第３のブロ
ックＢ３のデータが〔外国にも］であって、この実施例
ではこれら３つのプロ・７りの転送を説明することにな
る。この時、データ記憶回路３にはこれらのブロックが
アドレス順には並んでおらず、第３図（ｂ）に示すよう
に、３つのブロックの先頭アドレスのうち最も小さいア
ドレスｎ１が第１のブロックＢ１の先頭アドレスとなっ
ており、次に大きいアドレスｎ２が第２のブロックＢ２
の先頭アドレスとなっており、最も大きいアドレスｎ３
が第３のブロックＢ３の先頭アドレスとなっている。

また、この実施例ではアドレスｍはデータの転送の終了
を示す停止アドレスとして初め定義されているが、停止
指令のアドレスｍは転送する最初のブロックの先頭アド
レスから最後のブロックの最終アドレスの間であれば何
処でも良く、その位置はとくに限定されるものではない
。

そして、最初のブロックＢ１の先頭アドレスｎ１にはこ
のブロックの長さを示すブロック長データＬ１が格納さ
れており、これ以降の所定のアドレスには〔富士山は〕
というデータ１が格納され、このブロックの最後のアド
レスには次のブロックＢ３のリンクアドレスｎ３がこの
実施例では２バイトのデータｎ３Ｈ，ｎ３Ｌの形で格納
されている。同様に２番目のブロックＢ２の先頭アドレ
スｎ２にはプロ・ツタ長データＬ２が格納されており、
これ以降の所定のアドレスには〔有名である。〕という
データ３が格納され、このブロックの最後のアドレスに
はデータの転送の終了を示す停止指令のリンクアドレス
ｍが２バイトのデータｍＨ，ｍＬの形で格納されている
。更に、３番目のブロックＢ３の先頭アドレスｎ３には
ブロック長データＬ３が格納されており、以後順に〔外
国にも〕というデータ２、次のプロックのリンクアドレ
スｎ２がデータｎ２Ｈ，ｎ２Ｌの形で格納されている。

以上のようにデータ記憶回路３に記憶されるブロックの
長さとデータのアドレスとを検出するために、本発明の
データ転送装置には第２図に示すように、そのデータバ
ス１２にブロック長カウンタ７とアドレスカウンタ１０
とが接続されている。アドレスカウンタ１０とデータバ
ス１２との間に接続されるレジスタ回路９は、アドレス
カウンタｌＯが各ブロックのリンクＢＬに格納されてい
る２バイトのリンクアドレスを同時に読み込めないため
に、リンクアドレスの上位バイトを一旦格納するための
ものである。

前記ブロック長カウンタ７にはデータ転送時に転送され
るブロックのブロック長データがセットされ、アドレス
カウンタ１０には転送されるブロックの先頭アドレスが
セットされる。そして、データ転送時にはアドレスカウ
ンタ１０はデータ記憶回路３から読み出すデータのアド
レスを１番地ずつ増やす演算を行い、演算したアドレス
をアドレスバス１３と停止検出回路１１に出力する。こ
のアドレスカウンタ１０のアドレス演算動作と同時にブ
ロック長カウンタ７はブロック長データを１つずつ減ら
す演算を行う。そして、停止検出回路１１は、アドレス
カウンタ１０から出力されたアドレスが停止指令である
ことを検出すると、転送終了信号５ＴＯＰをバス制御回
路６に伝達すると共に、これを割込要求でＭＰＵＩに送
る。

また、ブロック長カウンタ７に接続される動作モード作
成回路８は、ブロック長カウンタ７で演算されるブロッ
ク長データが２になった時にリンクアドレスの上位バイ
トをデータ記憶回路３から読み出す動作モードを示す信
号Ｓ２を出力し、ブロック長データが１になった時にリ
ンクアドレスの下位バイトをデータ記憶回路３から読み
出す動作モードを示す信号Ｓ１を出力し、ブロック長デ
ータがＯになった時に動作モード信号Ｓ２．Ｓｌにより
読み出したリンクアドレスにより指定される次のブロッ
クのブロック長データをデータ記憶回路３から読み出す
動作モードを示す信号ＳＯを出力する。

動作モードを示す信号Ｓ２．ＳＬ、Ｓｏのいずれも出力
されない場合は動作モードは転送状態である。

なお、前記バス制御回路６、ブロック長カウンタ７、レ
ジスタ回路９、アドレスカウンタ１０はクロック信号Ｃ
ＬＫに同期して動くようになっている。

また、レジスタ回路９はバス制御回路６からの信号ＳＦ
と動作モード作成回路８からの信号Ｓ２が両方入力され
た時に、リンクアドレスの上位バイトをデータ記憶回路
３から読み込み、アドレスカウンタｌＯは前記信号ＳＦ
と動作モード作成回路８からの信号Ｓ１が両方入力され
た時に、リンクアドレスの下位バイトをデータ記憶回路
３からリンクアドレスの上位バイトをレジスタ回路９よ
り同時に読み込み、ブロック長カウンタ７は前記信号Ｓ
Ｆと動作モード作成回路８から信号ＳＯが両方入力され
た時に、アドレスカウンタ１０により指定されるアドレ
スにより次のブロックのブロック長データをデータ記憶
回路３から読み込む。

次に、以上のように構成された本発明のデータ転送装置
の動作を第４図を用いて説明する。

データ記憶回路３に格納された不整列なブロック状のデ
ータのＤＭＡ転送を行う時は、まずマイクロプログラム
により初期設定が行われ、転送を行う最初のブロックの
先頭アドレスｎ１がクロック信号ＣＬＫによりデータ記
憶回路３から読み出され、アドレスカウンタ１０に時刻
ｔ（１１においてセットされる。アドレスカウンタ１０
は２バイトのデータを同時には読み込めないので、この
動作では時刻ｔ０゜において最初のブロックの先頭アド
レスｎ１の上位バイトがレジスタ回路９に一旦格納され
、続いて時刻ｔｏ＋において先頭アドレスの下位バイト
がアドレスカウンタ１０の下位に格納される。そして同
時にレジスタ回路９に格納されていた上位バイトデータ
もアドレスカウンタ１０の上位に格納される。

続いて時刻ｔｏｚにおいてブロック長カウンタ７がクリ
アされ、最後に時刻ｔ１６においてバス制御回路６がセ
ットされる。この結果、バス制御回路６より信号ＳＦが
出力されると、バス１２．１３からＭＰＵＩが切り離さ
れ、以後アドレスバス１３にはアドレスカウンタ１０か
らのアドレス値が出力され、データバス１２にはデータ
記憶回路３から読み出されたデータが出力される。

時刻ｔ１゜ではブロック長カウンタ７の内容はＯとなっ
ているため、動作モード信号ＳＯが動作モード作成回路
８から出力され、アドレスカウンタ１０に時刻ｔ（１１
においてセットされた先頭アドレスｎ１によりデータ記
憶回路３から読み出される最初のブロックのブロック長
データＬ１は時刻ｔＩＩ　においてブロック長カウンタ
７に格納される。この時点で動作モード作成回路８から
は信号Ｓ２．Ｓｌ、Ｓｏのいずれも出力されないので、
動作モードは転送状態となる。また、信号ＳＦの出力以
降、アドレスカウンタ１０はクロック信号ＣＬＫ毎にア
ドレスの加算演算を行うので、時刻ｔｌｌにおいては次
にデータ記憶回路３から読み出すデータのアドレスｎ１
＋１が求められる。

次のクロックＣＬＫの時刻ｔ１□においては、アドレス
カウンタ１０によって更新されたアドレスｎ＋１の内容
であるデータがデータ記憶回路３から読み出され、この
読み出されたデータは出力装置５に転送される。また、
この時点でアドレスカウンタ１０はアドレスの加算演算
を行い、次にデータ記憶回路３から読み出すデータのア
ドレスｎ１＋２が求められ、同時にブロック長カウンタ
７ではブロック長データの減算演算が行われ、ブロック
長データがＬｌ−１となる。このようにして、以後はア
ドレスカウンタ１０において次に読み出すデータ記憶回
路３のアドレスが次々に更新され、データ記憶回路３か
ら読み出されたデータが出力装置５から転送される。そ
して、これに同期してブロック長カウンタ７のブロック
長データが小さくなっていく。

時刻ｔ１１においてテキスト部のデータ１の転送が終了
すると、ブロック長カウンタ７のデータが２になり、動
作モード作成回路８から動作モード信号Ｓ２が出力され
る。この信号Ｓ２によりデータ記憶回路３から次のブロ
ックのリンクアドレスの上位バイトのデータｎ３Ｈが読
み出され、このデータは次のクロック信号ＣＬＫの時刻
ｔ１４でレジスタ回路９に格納される。時刻ｔ１４では
出力装置５によるデータ転送が終了し、ブロック長カウ
ンタ７のデータが１になって動作モード作成回路８から
動作モード信号Ｓ１が出力される。この信号Ｓ１により
データ記憶回路３から次のブロックのリンクアドレスの
下位バイトのデータｎ３Ｌが読み出され、次のクロック
信号ＣＬＫの時刻ｔ２゜でアドレスカウンタ１０の下位
に格納される。この時同時にレジスタ回路９の上位バイ
トのリンクアドレスデータもアドレスカウンタＩＯの上
位に格納される。この動作により、アドレスカウンタＩ
Ｏの内容は次のブロックの先頭アドレスｎ３となる。

この時刻ｔ２゜においては、ブロック長カウンタフのデ
ータが０であるので、動作モード作成回路８から動作モ
ード信号ＳＯが出力される。この信号ＳＯにより時刻ｔ
、ａでアドレスカウンタ１０に格納されたアドレスｎ３
に従ってデータ記憶回路３から次のブロックのブロック
長データＬ３が読み出され、このブロック長データＬ３
は時刻ｔｚ＋においてブロック長カウンタフに格納され
る。

前記時刻ｔ２゜は以前に転送した先頭アドレスｎｌのブ
ロックの時刻ｔ１６に相当するものであり、以降不整列
なブロックのテキスト部のデータがリンクのリンクアド
レス情報に従って順次出力装置５に転送される。

そして、最後のブロックのデータの転送が終了する時刻
ｔ３３においてブロック長カウンタ７のデータが２にな
り、動作モード作成回路８から動作モード信号Ｓ２が出
力されと、この信号Ｓ２によりデータ記憶回路３からリ
ンクアドレスｍで示されるデータの上位バイトのデータ
ｍＨが読み出され、このデータが時刻ｔ３４でレジスタ
回路９に格納される。時刻ｔ１４では出力装置５による
データ転送が終了し、ブロック長カウンタ７のデータが
１になって動作モード作成回路８から動作モード信号Ｓ
１が出力される。この信号Ｓ１によりデータ記憶回路３
から同じアドレスｍで示されるデータの下位バイトのデ
ータｍＬが読み出され、時刻ｔ４゜でアドレスカウンタ
１０の下位に格納される。この時同時にレジスタ回路９
の上位バイトのリンクアドレスデータもアドレスカウン
タ１０の上位に格納される。

この動作により、アドレスカウンタ１０の内容は次のブ
ロックの先頭アドレスｍとなるが、このアドレスｍのデ
ータは停止指令であるので、この停止指令が停止検出回
路１１によって検出されると、停止検出回路１１から停
止信号５ＴＯＰが出力される。

この停止信号５ＴＯＰがバス制御回路６に入力されると
、バス制御回路６は時刻ｔ４１で信号ＳＦをクリアし、
信号ＮＳＦを出力する。また、この停止信号５ＴＯＰは
割込信号（ｉＲＱ）としてＭＰＵＩに送出され、データ
転送動作が終了する。そして、ＭＰＵＩに信号ＳＦが入
力されなくなると、データバス１２およびアドレスバス
１３がＭＰＵＩに再接続され、信号ＮＳＦがブロック長
カウンタ７およびレジスタ回路９に入力されると、これ
らはその動作を停止する。

以上説明した本発明のデータ転送装置の概略動作を時間
と共に図に示すと第５図のようになる。

即ち、本発明のデータ転送装置ではデータ転送中に、そ
のブロックのリンクに格納された次のブロックのリンク
アドレスが読み出され、これがアドレスカウンタ１０に
格納されると共に、そのリンクアドレスが示す次のブロ
ックの先頭アドレスにあるブロック長が読み出されてブ
ロック長カウンタ７に格納される。そして、アドレスカ
ウンタ１０におけるアドレスの加算演算によりデータ記
憶回路３内のアドレスが更新されてデータが順次読み出
されて転送が実行され、アドレスカウンタ１０の加算演
算に同期したブロック長カウンタフにおけるブロック長
の減算演算によりテキスト部のデータの転送終了が検出
され、検出時点で、転送中のブロックのリンクに格納さ
れた次のブロックのリンクアドレスが読み出されてその
次のブロックの先頭アドレスがアドレスカウンタ１０に
格納される。

このように、本発明のデータ転送装置によれば、アドレ
スカウンタ１０からはあたかも連続しているように転送
するブロックのテキスト部のアドレスが出力され、その
アドレスに従ってデータ記憶回路３からデータが連続し
て読み出されて転送される。

なお、ブロック長カウンタ７、動作モード作成回路８、
レジスタ回路９、アドレスカウンタ１０にはデータ転送
装置に従来からある記憶回路やカウンタを使用するので
、新たに記憶回路を増設する必要はない。

〔発明の効果〕

以上説明したように、本発明のデータ転送装置によれば
、記憶回路に記憶されるデータがブロック化され、デー
タの表示順とブロックの記憶順とが一致しないような場
合でも、記憶回路のコストを上昇させることなく高速な
データ転送を実行することができる。

【図面の簡単な説明】

第１図は本発明のデータ転送装置の原理ブロック図、第
２図は本発明のデータ転送装置の一実施例のハードウェ
アの構成図、第３図は本発明のデータ記憶回路に記憶さ
れるブロックの説明図、第４図は第２図に示した本発明
のデータ転送装置の動作を示すタイムチャート図、第５
図は本発明のデータ転送装置の動作を簡略化して示す説
明図、第６図は従来の文書作成装置における挿入動作を
示す説明図、第７図は従来の文書作成装置における記憶
回路の動作を示すもので、（ａ）は挿入前の記憶内容を
示す図、（ｂ）は記憶後の記憶内容を示す図、（Ｃ）は
別の記憶回路に正しく並べ変えた状態の記憶内容を示す
図である。 １・・・ＭＰＵ、３・・・データ記憶回路、５・・・出
力装置、６・・・バス制御回路、７・・・ブロック長カ
ウンタ、８・・・動作モード作成回路、９・・・レジス
タ回路、１０・・・アドレスカウンタ、１１・・・停止
検出回路、１２・・・データバス、１３・・・アドレス
バス、ＢＮ（Ｂｌ、Ｂ２．Ｂ３）・・・単位ブロック、
”＋ｎＬｎ２＋ｎ３・・・データ記憶回路のアドレス。

Claims (1)

1. 【特許請求の範囲】 細分化された記憶領域の単位ブロックが、ブロック長指
   示部とテキスト部とこのブロックに接続する次のブロッ
   クを示す接続情報部とで構成され、記憶回路のアドレス
   に対して前記ブロックが不整列に配置格納されるデータ
   記憶回路（３）と、データ転送時に前記ブロック長指示
   部から読み出されたブロック長データを格納し、このブ
   ロックの転送状態に応じてブロック長データを減算する
   ブロック長カウンタ（７）と、 このブロック長カウンタ（７）のブロック長データに応
   じて前記テキスト部の転送を行う第１モードと、次のブ
   ロックの先頭アドレスを現在転送中のブロックの接続情
   報部から読み出す第２モードと、次のブロックのブロッ
   ク長指示部からブロック長データを前記ブロック長カウ
   ンタに読み出させる第３モードとを作成する動作モード
   作成回路（８）と、前記第２モード時に読み出された先
   頭アドレスを記憶し、前記ブロック長カウンタ（７）の
   減算動作に同期して加算動作を行い、このアドレスを順
   次更新するアドレスカウンタ（１０）と、 第１モード時に前記アドレスカウンタ（１０）により指
   示されるアドレス順にデータを前記データ記憶回路（３
   ）から読み出して転送する出力装置（５）と、を備える
   データ転送装置。