JPH0764900A - Ｄｍａデータ転送方式 - Google Patents
Ｄｍａデータ転送方式Info
- Publication number
- JPH0764900A JPH0764900A JP20909993A JP20909993A JPH0764900A JP H0764900 A JPH0764900 A JP H0764900A JP 20909993 A JP20909993 A JP 20909993A JP 20909993 A JP20909993 A JP 20909993A JP H0764900 A JPH0764900 A JP H0764900A
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- JP
- Japan
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- dma
- address
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- chain function
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Abstract
(57)【要約】
【目的】 チェイン機能有りＤＭＡデバイス１０とチェ
イン機能無しＤＭＡデバイス２０との間でＤＭＡデータ
転送を行う際、チェイン機能無しＤＭＡデバイス２０に
簡易なチェイン機能を付加することで、両者間のデータ
転送効率を向上する。 【構成】 チェイン（あるサイズ毎にブロック分割され
たバッファメモリを鎖状に繋ぎ、それを１連続のバッフ
ァブロックとして使用できる）機能有りＤＭＡデバイス
１０と、チェイン機能無しＤＭＡデバイス２０との間で
連続的なデータ転送を行う場合において、チェイン機能
無しＤＭＡデバイス２０に、バッファメモリ３０の最上
位アドレスとプログラマブルのポインタアドレスＰＡと
を、１連続のアドレスとして繋ぐ機能を設けることで、
チェイン機能有り／無しＤＭＡデバイス間のデータ転送
の効率を上げることができる。
イン機能無しＤＭＡデバイス２０との間でＤＭＡデータ
転送を行う際、チェイン機能無しＤＭＡデバイス２０に
簡易なチェイン機能を付加することで、両者間のデータ
転送効率を向上する。 【構成】 チェイン（あるサイズ毎にブロック分割され
たバッファメモリを鎖状に繋ぎ、それを１連続のバッフ
ァブロックとして使用できる）機能有りＤＭＡデバイス
１０と、チェイン機能無しＤＭＡデバイス２０との間で
連続的なデータ転送を行う場合において、チェイン機能
無しＤＭＡデバイス２０に、バッファメモリ３０の最上
位アドレスとプログラマブルのポインタアドレスＰＡと
を、１連続のアドレスとして繋ぐ機能を設けることで、
チェイン機能有り／無しＤＭＡデバイス間のデータ転送
の効率を上げることができる。
Description
【０００１】
【産業上の利用分野】本発明はＤＭＡデータ転送方式に
関し、特に、チェイン機能有りＤＭＡデバイスとチェイ
ン機能無しＤＭＡデバイスとの間で、バッファメモリを
介して、連続的なＤＭＡデータ転送を行う方式に関す
る。
関し、特に、チェイン機能有りＤＭＡデバイスとチェイ
ン機能無しＤＭＡデバイスとの間で、バッファメモリを
介して、連続的なＤＭＡデータ転送を行う方式に関す
る。
【０００２】
【従来の技術】ＤＭＡデバイスには、所定サイズ毎にブ
ロック分割されたバッファメモリを鎖状に繋ぎ、それを
１連続のバッファブロックとして使用できるチェイン機
能有りＤＭＡデバイスと、そのようなチェイン機能を持
たないチェイン機能無しＤＭＡデバイスとの２種類があ
る。
ロック分割されたバッファメモリを鎖状に繋ぎ、それを
１連続のバッファブロックとして使用できるチェイン機
能有りＤＭＡデバイスと、そのようなチェイン機能を持
たないチェイン機能無しＤＭＡデバイスとの２種類があ
る。
【０００３】従来から種々のＤＭＡデータ転送方式が提
案されている（例えば、特開平２−１３３８５４号公
報、特開平２−１９９５６号公報、特開平１−２９７７
５６号公報、特開昭６２−２５７５６３号公報参照）。
案されている（例えば、特開平２−１３３８５４号公
報、特開平２−１９９５６号公報、特開平１−２９７７
５６号公報、特開昭６２−２５７５６３号公報参照）。
【０００４】しかしながら、従来、チェイン機能有りＤ
ＭＡデバイスとチェイン機能無しＤＭＡデバイスとの間
でバッファメモリを介して連続的なＤＭＡデータ転送を
行う場合、チェイン機能無しＤＭＡデバイスにおいて、
バッファメモリの最上位アドレスから下位アドレスへの
メモリアクセスが不可能である。ここで、最上位アドレ
スとは最も値の大きいアドレスのことであり、下位アド
レスとは値の小さい方のアドレスである。その為、バッ
ファメモリの上位ブロック（上位のアドレスで示される
ブロック）に使用制限がある。
ＭＡデバイスとチェイン機能無しＤＭＡデバイスとの間
でバッファメモリを介して連続的なＤＭＡデータ転送を
行う場合、チェイン機能無しＤＭＡデバイスにおいて、
バッファメモリの最上位アドレスから下位アドレスへの
メモリアクセスが不可能である。ここで、最上位アドレ
スとは最も値の大きいアドレスのことであり、下位アド
レスとは値の小さい方のアドレスである。その為、バッ
ファメモリの上位ブロック（上位のアドレスで示される
ブロック）に使用制限がある。
【０００５】
【発明が解決しようとする課題】上述した従来のＤＭＡ
データ転送方式では、バッファメモリの上位ブロックに
使用制限があり、すなわち、バッファメモリの最上位ア
ドレスから下位アドレスへの連続的なメモリアクセスが
不可能であるため、メモリ管理機能等の制御が複雑にな
る等の問題がある。
データ転送方式では、バッファメモリの上位ブロックに
使用制限があり、すなわち、バッファメモリの最上位ア
ドレスから下位アドレスへの連続的なメモリアクセスが
不可能であるため、メモリ管理機能等の制御が複雑にな
る等の問題がある。
【０００６】
【課題を解決するための手段】したがって、本発明の目
的は、チェイン機能無しＤＭＡデバイスにおいて、バッ
ファメモリの最上位アドレスから下位アドレスへの連続
的なメモリアクセスを可能とすることで、チェイン機能
有りＤＭＡデバイスとチェイン機能無しＤＭＡデバイス
とのＤＭＡ転送を効率的に行うことにある。
的は、チェイン機能無しＤＭＡデバイスにおいて、バッ
ファメモリの最上位アドレスから下位アドレスへの連続
的なメモリアクセスを可能とすることで、チェイン機能
有りＤＭＡデバイスとチェイン機能無しＤＭＡデバイス
とのＤＭＡ転送を効率的に行うことにある。
【０００７】上記目的を達成する為、本発明によるＤＭ
Ａデータ転送方式は、所定サイズ毎にブロック分割され
たバッファメモリを鎖状に繋ぎ、それを１連続のバッフ
ァブロックとして使用できるチェイン機能を持つ第１の
デバイスと、チェイン機能を持たない第２のデバイスと
の間で連続的なデータ転送を行うＤＭＡ（ダイレクト・
メモリ・アクセス）データ転送方式において、第２のデ
バイスが、バッファメモリの最上位アドレスとプログラ
マブルのポインタアドレスとを１連続のアドレスとして
繋ぐ手段を有することを特徴とする。
Ａデータ転送方式は、所定サイズ毎にブロック分割され
たバッファメモリを鎖状に繋ぎ、それを１連続のバッフ
ァブロックとして使用できるチェイン機能を持つ第１の
デバイスと、チェイン機能を持たない第２のデバイスと
の間で連続的なデータ転送を行うＤＭＡ（ダイレクト・
メモリ・アクセス）データ転送方式において、第２のデ
バイスが、バッファメモリの最上位アドレスとプログラ
マブルのポインタアドレスとを１連続のアドレスとして
繋ぐ手段を有することを特徴とする。
【０００８】
【作用】チェイン機能有りＤＭＡデバイスとチェイン機
能無しＤＭＡデバイスとの間で、バッファメモリを介し
て、連続的なＤＭＡデータ転送を行う場合において、チ
ェイン機能有りＤＭＡデバイスがバッファメモリの最上
位アドレスから下位アドレスにチェインしたバッファブ
ロックを使ってデータをバッファメモリにライトし、チ
ェイン機能無しＤＭＡデバイスがバッファメモリの最上
位アドレスとプグラマブルのポインタアドレスとを１連
続のアドレスとして繋ぎ、バッファメモリの最上位から
下位にチェインしたバッファブロックを連続的にアクセ
スする。
能無しＤＭＡデバイスとの間で、バッファメモリを介し
て、連続的なＤＭＡデータ転送を行う場合において、チ
ェイン機能有りＤＭＡデバイスがバッファメモリの最上
位アドレスから下位アドレスにチェインしたバッファブ
ロックを使ってデータをバッファメモリにライトし、チ
ェイン機能無しＤＭＡデバイスがバッファメモリの最上
位アドレスとプグラマブルのポインタアドレスとを１連
続のアドレスとして繋ぎ、バッファメモリの最上位から
下位にチェインしたバッファブロックを連続的にアクセ
スする。
【０００９】
【実施例】以下、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１０】図１に本発明によるＤＭＡデータ転送方式
を用いたチェイン機能有り／無し競合ＤＭＡデータ転送
例を示す。図１において、１０はチェイン機能有りＤＭ
Ａデバイス、２０はチェイン機能無しＤＭＡデバイス、
３０はバッファメモリである。
を用いたチェイン機能有り／無し競合ＤＭＡデータ転送
例を示す。図１において、１０はチェイン機能有りＤＭ
Ａデバイス、２０はチェイン機能無しＤＭＡデバイス、
３０はバッファメモリである。
【００１１】チェイン機能有りＤＭＡデバイス１０は、
所定サイズ毎にブロック分割されたバッファメモリ３０
を鎖状に繋ぎ、それを１連続のバッファブロックとして
使用できるチェイン機能を持つデバイスであり、チェイ
ン機能無しＤＭＡデバイス２０はそのようなチェイン機
能を持たないデバイスである。
所定サイズ毎にブロック分割されたバッファメモリ３０
を鎖状に繋ぎ、それを１連続のバッファブロックとして
使用できるチェイン機能を持つデバイスであり、チェイ
ン機能無しＤＭＡデバイス２０はそのようなチェイン機
能を持たないデバイスである。
【００１２】以下では、チェイン機能有りＤＭＡデバイ
ス１０からバッファメモリ３０を介してチェイン機能無
しＤＭＡデバイス２０へＤＭＡ転送をする場合について
説明する。
ス１０からバッファメモリ３０を介してチェイン機能無
しＤＭＡデバイス２０へＤＭＡ転送をする場合について
説明する。
【００１３】チェイン機能有りＤＭＡデバイス１０は、
バッファメモリ３０の最上位にデータエリアのブロック
分割用ポインタエリア３１を、又その上位にブロック０
〜ブロック９の１０個のブロックからなるデータエリア
３２をそれぞれ割り当てている。
バッファメモリ３０の最上位にデータエリアのブロック
分割用ポインタエリア３１を、又その上位にブロック０
〜ブロック９の１０個のブロックからなるデータエリア
３２をそれぞれ割り当てている。
【００１４】チェイン機能無しＤＭＡデバイス２０は、
バッファメモリ３０の全てのエリアをアクセスできる。
また、チェイン機能無しＤＭＡデバイス２０は、バッフ
ァメモリ３０とプログラマブルのポインタアドレスＰＡ
とを１連続のアドレスとして繋ぐ機能も備えている。
バッファメモリ３０の全てのエリアをアクセスできる。
また、チェイン機能無しＤＭＡデバイス２０は、バッフ
ァメモリ３０とプログラマブルのポインタアドレスＰＡ
とを１連続のアドレスとして繋ぐ機能も備えている。
【００１５】図２に図１のチェイン機能無しＤＭＡデバ
イス２０のＤＭＡアドレス出力部のハードウェア構成を
示す。図２において、図１に示す点線で囲んだ部分が本
発明において追加された機能である。
イス２０のＤＭＡアドレス出力部のハードウェア構成を
示す。図２において、図１に示す点線で囲んだ部分が本
発明において追加された機能である。
【００１６】最初に、従来からあるチェイン機能無しＤ
ＭＡデバイス２０のＤＭＡアドレス出力部について説明
する。チェイン機能無しＤＭＡデバイス２０のＤＭＡア
ドレス出力部は、ＤＭＡ転送数を格納するＤＭＡ転送数
レジスタ２１と、ＤＭＡ開始アドレスを格納するＤＭＡ
開始アドレスレジスタ２２と、ＤＭＡスタート指示に応
答してＤＭＡ転送数レジスタ２１からＤＭＡ転送数をロ
ードし、クロック信号ＣＬＫに同期してカウントダウン
し、カウント値が正の値の間イネーブル信号を出力する
ＤＭＡ転送数カウンタ２３と、ＤＭＡスタート指示に応
答してＤＭＡ開始アドレスレジスタ２２からＤＭＡ開始
アドレスをロードし、イネーブル信号を受信している
間、クロック信号ＣＬＫに同期してカウントアップし、
ＤＭＡアドレスを出力するＤＭＡアドレスカウンタ２４
とを有する。
ＭＡデバイス２０のＤＭＡアドレス出力部について説明
する。チェイン機能無しＤＭＡデバイス２０のＤＭＡア
ドレス出力部は、ＤＭＡ転送数を格納するＤＭＡ転送数
レジスタ２１と、ＤＭＡ開始アドレスを格納するＤＭＡ
開始アドレスレジスタ２２と、ＤＭＡスタート指示に応
答してＤＭＡ転送数レジスタ２１からＤＭＡ転送数をロ
ードし、クロック信号ＣＬＫに同期してカウントダウン
し、カウント値が正の値の間イネーブル信号を出力する
ＤＭＡ転送数カウンタ２３と、ＤＭＡスタート指示に応
答してＤＭＡ開始アドレスレジスタ２２からＤＭＡ開始
アドレスをロードし、イネーブル信号を受信している
間、クロック信号ＣＬＫに同期してカウントアップし、
ＤＭＡアドレスを出力するＤＭＡアドレスカウンタ２４
とを有する。
【００１７】通常、ＤＭＡを開始する前に、図示しない
マイクロプロセッサ（ＣＰＵ）により、ＤＭＡ開始アド
レス及びＤＭＡ転送数とをそれぞれＤＭＡ開始アドレス
レジスタ２２及びＤＭＡ転送数レジスタ２１にセットす
る。ハード又はソフトのＤＭＡスタート指示により、Ｄ
ＭＡ転送数及びＤＭＡ開始アドレスを、ＤＭＡ転送数レ
ジスタ２１及びＤＭＡ開始アドレスレジスタ２２からそ
れぞれＤＭＡ転送数カウンタ２３及びＤＭＡアドレスカ
ウンタ２４にロードし、カウントを開始する。この時、
ＤＭＡアドレスカウンタ２４からＤＭＡアドレスが出力
される。ＤＭＡ転送数分のカウントが終了すると、ＤＭ
Ａアドレス出力を終了する。
マイクロプロセッサ（ＣＰＵ）により、ＤＭＡ開始アド
レス及びＤＭＡ転送数とをそれぞれＤＭＡ開始アドレス
レジスタ２２及びＤＭＡ転送数レジスタ２１にセットす
る。ハード又はソフトのＤＭＡスタート指示により、Ｄ
ＭＡ転送数及びＤＭＡ開始アドレスを、ＤＭＡ転送数レ
ジスタ２１及びＤＭＡ開始アドレスレジスタ２２からそ
れぞれＤＭＡ転送数カウンタ２３及びＤＭＡアドレスカ
ウンタ２４にロードし、カウントを開始する。この時、
ＤＭＡアドレスカウンタ２４からＤＭＡアドレスが出力
される。ＤＭＡ転送数分のカウントが終了すると、ＤＭ
Ａアドレス出力を終了する。
【００１８】次に、本発明によって追加されたチェイン
機能無しＤＭＡデバイス２０のＤＭＡアドレス出力部に
ついて説明する。チェイン機能無しＤＭＡデバイス２０
のＤＭＡアドレス出力部は、更に、プログラマブルなポ
インタアドレスを格納するプログラマブル・ポインタア
ドレスレジスタ２５と、ＤＭＡ開始アドレスレジスタ２
２に格納されたＤＭＡ開始アドレスとプログラマブル・
ポインタアドレスレジスタ２５に格納されたポインタア
ドレスＰＡとの一方を選択するセレクタ（ＳＥＬ）２６
と、ＤＭＡアドレスが最上位アドレスに達した時に、Ｄ
ＭＡスタート指示をＤＭＡアドレスカウンタ２４に送出
すると共に、セレクタ２６にポインタアドレスＰＡを選
択させてポインタアドレスＰＡをＤＭＡアドレスカウン
タにロードさせる制御部２７とを有する。制御部２７
は、アドレスカウンタロード指示部２７ａと、アドレス
切換制御部２７ｂとを持つ。
機能無しＤＭＡデバイス２０のＤＭＡアドレス出力部に
ついて説明する。チェイン機能無しＤＭＡデバイス２０
のＤＭＡアドレス出力部は、更に、プログラマブルなポ
インタアドレスを格納するプログラマブル・ポインタア
ドレスレジスタ２５と、ＤＭＡ開始アドレスレジスタ２
２に格納されたＤＭＡ開始アドレスとプログラマブル・
ポインタアドレスレジスタ２５に格納されたポインタア
ドレスＰＡとの一方を選択するセレクタ（ＳＥＬ）２６
と、ＤＭＡアドレスが最上位アドレスに達した時に、Ｄ
ＭＡスタート指示をＤＭＡアドレスカウンタ２４に送出
すると共に、セレクタ２６にポインタアドレスＰＡを選
択させてポインタアドレスＰＡをＤＭＡアドレスカウン
タにロードさせる制御部２７とを有する。制御部２７
は、アドレスカウンタロード指示部２７ａと、アドレス
切換制御部２７ｂとを持つ。
【００１９】プログラマブル・ポインタアドレスレジス
タ２５には、ＤＭＡ開始前に、ジャンプ先のアドレス
（ポインタアドレス）ＰＡをマイクロプロセッサにより
格納しておく。
タ２５には、ＤＭＡ開始前に、ジャンプ先のアドレス
（ポインタアドレス）ＰＡをマイクロプロセッサにより
格納しておく。
【００２０】このような機能を追加することにより、Ｄ
ＭＡアドレスカウンタ２４にてＤＭＡアドレスのカウン
トアップ中に、ＤＭＡアドレスがＤＭＡアクセス可能エ
リアの最上位アドレスに達した時、あらかじめプログラ
マブル・ポインタアドレスレジスタ２５に格納されてい
るポインタアドレスＰＡにジャンプ（チェイン）して、
ＤＭＡアドレスのカウントアップを継続することができ
る。これにより、ＤＭＡを継続することができる。
ＭＡアドレスカウンタ２４にてＤＭＡアドレスのカウン
トアップ中に、ＤＭＡアドレスがＤＭＡアクセス可能エ
リアの最上位アドレスに達した時、あらかじめプログラ
マブル・ポインタアドレスレジスタ２５に格納されてい
るポインタアドレスＰＡにジャンプ（チェイン）して、
ＤＭＡアドレスのカウントアップを継続することができ
る。これにより、ＤＭＡを継続することができる。
【００２１】次に、図１におけるデータ転送例について
説明する。
説明する。
【００２２】チェイン機能有りＤＭＡデバイス１０が、
バッファメモリ３０のデータエリア３２の中の４つのブ
ロック（ブロック７→ブロック８→ブロック９→ブロッ
ク０の順）にデータをライトする。
バッファメモリ３０のデータエリア３２の中の４つのブ
ロック（ブロック７→ブロック８→ブロック９→ブロッ
ク０の順）にデータをライトする。
【００２３】この後、チェイン機能無しＤＭＡデバイス
２０は、バッファメモリ３０のデータエリア３２のブロ
ック７の最下位からデータをリードする。このＤＭＡリ
ードがバッファメモリ３０のデータエリア３２のブロッ
ク９の最上位に達した時、チェイン機能無しＤＭＡデバ
イス２０はＤＭＡリードを一時停止し、プログラマブル
のポインタアドレスＰＡの位置からＤＡＭを再開する。
２０は、バッファメモリ３０のデータエリア３２のブロ
ック７の最下位からデータをリードする。このＤＭＡリ
ードがバッファメモリ３０のデータエリア３２のブロッ
ク９の最上位に達した時、チェイン機能無しＤＭＡデバ
イス２０はＤＭＡリードを一時停止し、プログラマブル
のポインタアドレスＰＡの位置からＤＡＭを再開する。
【００２４】尚、本発明を実施例によって説明してきた
が、本発明は実施例に限定せず、本発明の趣旨を逸脱し
ない範囲内で種々の変更／変形が可能であるのは勿論で
ある。
が、本発明は実施例に限定せず、本発明の趣旨を逸脱し
ない範囲内で種々の変更／変形が可能であるのは勿論で
ある。
【００２５】
【発明の効果】以上説明したように本発明は、チェイン
機能無しＤＭＡデバイスに、バッファメモリの最上位ア
ドレスとポインタアドレスとを１連続のアドレスとして
繋ぐ機能を設けることにより、従来に比べ、チェイン機
能有りＤＭＡデバイスとチェイン機能無しＤＭＡデバイ
スとの間でＤＭＡ転送を行う場合に、バッファブロック
の上位の使用制限なしにＤＭＡ転送を行うことができ
る。これにより、バッファメモリの管理機能等の制御を
簡素化することができるという効果がある。
機能無しＤＭＡデバイスに、バッファメモリの最上位ア
ドレスとポインタアドレスとを１連続のアドレスとして
繋ぐ機能を設けることにより、従来に比べ、チェイン機
能有りＤＭＡデバイスとチェイン機能無しＤＭＡデバイ
スとの間でＤＭＡ転送を行う場合に、バッファブロック
の上位の使用制限なしにＤＭＡ転送を行うことができ
る。これにより、バッファメモリの管理機能等の制御を
簡素化することができるという効果がある。
【図１】本発明によるＤＭＡデータ転送方式を用いたチ
ェイン機能有り／無し競合ＤＭＡデータ転送例を示すブ
ロック図である。
ェイン機能有り／無し競合ＤＭＡデータ転送例を示すブ
ロック図である。
【図２】図１に示すチェイン機能無しＤＭＡデバイスの
ＤＭＡアドレス出力部のハードウェア構成を示すブロッ
ク図である。
ＤＭＡアドレス出力部のハードウェア構成を示すブロッ
ク図である。
１０ チェイン機能有りＤＭＡデバイス ２０ チェイン機能無しＤＭＡデバイス ２１ ＤＭＡ転送数レジスタ ２２ ＤＭＡ開始アドレスレジスタ ２３ ＤＭＡ転送数カウンタ ２４ ＤＭＡアドレスカウンタ ２５ プログラマブル・ポインタアドレスレジスタ ２６ セレクタ（ＳＥＬ） ２７ 制御部 ２７ａ アドレスカウンタロード指示部 ２７ｂ アドレス切換制御部 ３０ バッファメモリ ３１ ポインタエリア ３２ データエリア
Claims (2)
- 【請求項１】 所定サイズ毎にブロック分割されたバッ
ファメモリを鎖状に繋ぎ、それを１連続のバッファブロ
ックとして使用できるチェイン機能を持つ第１のデバイ
スと、前記チェイン機能を持たない第２のデバイスとの
間で連続的なデータ転送を行うＤＭＡ（ダイレクト・メ
モリ・アクセス）データ転送方式において、 前記第２のデバイスが、前記バッファメモリの最上位ア
ドレスとプログラマブルのポインタアドレスとを１連続
のアドレスとして繋ぐ手段を有することを特徴とするＤ
ＭＡデータ転送方式。 - 【請求項２】 前記第２のデバイスが、ＤＭＡ転送数を
格納するＤＭＡ転送数レジスタ（２１）と；ＤＭＡ開始
アドレスを格納するＤＭＡ開始アドレスレジスタ（２
２）と；ＤＭＡスタート指示に応答して前記ＤＭＡ転送
数レジスタから前記ＤＭＡ転送数をロードし、クロック
信号に同期してカウントダウンし、カウント値が正の値
の間イネーブル信号を出力するＤＭＡ転送数カウンタ
（２３）と；前記ＤＭＡスタート指示に応答して前記Ｄ
ＭＡ開始アドレスレジスタから前記ＤＭＡ開始アドレス
をロードし、前記イネーブル信号を受信している間、ク
ロック信号に同期してカウントアップし、ＤＭＡアドレ
スを出力するＤＭＡアドレスカウンタ（２４）と；プロ
グラマブルなポインタアドレスを格納するプログラマブ
ル・ポインタアドレスレジスタ（２５）と；前記ＤＭＡ
開始アドレスレジスタに格納された前記ＤＭＡ開始アド
レスと前記プログラマブル・ポインタアドレスレジスタ
に格納された前記ポインタアドレスとの一方を選択する
セレクタ（２６）と；前記ＤＭＡアドレスが最上位アド
レスに達した時に、前記ＤＭＡスタート指示を前記ＤＭ
Ａアドレスカウンタに送出すると共に、前記セレクタに
前記ポインタアドレスを選択させて前記ポインタアドレ
スを前記ＤＭＡアドレスカウンタにロードさせる制御手
段（２７）とを備えることを特徴とする請求項１記載の
ＤＭＡデータ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209099A JP2671768B2 (ja) | 1993-08-24 | 1993-08-24 | Ｄｍａデータ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5209099A JP2671768B2 (ja) | 1993-08-24 | 1993-08-24 | Ｄｍａデータ転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764900A true JPH0764900A (ja) | 1995-03-10 |
| JP2671768B2 JP2671768B2 (ja) | 1997-10-29 |
Family
ID=16567278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5209099A Expired - Lifetime JP2671768B2 (ja) | 1993-08-24 | 1993-08-24 | Ｄｍａデータ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2671768B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1075684C (zh) * | 1996-08-08 | 2001-11-28 | 富士电机株式会社 | 感应电动机的变速控制器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717049A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Direct memory access controlling circuit and data processing system |
| JPH01142851A (ja) * | 1987-11-30 | 1989-06-05 | Fujitsu Ltd | データ転送装置 |
-
1993
- 1993-08-24 JP JP5209099A patent/JP2671768B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5717049A (en) * | 1980-07-04 | 1982-01-28 | Hitachi Ltd | Direct memory access controlling circuit and data processing system |
| JPH01142851A (ja) * | 1987-11-30 | 1989-06-05 | Fujitsu Ltd | データ転送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1075684C (zh) * | 1996-08-08 | 2001-11-28 | 富士电机株式会社 | 感应电动机的变速控制器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2671768B2 (ja) | 1997-10-29 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970610 |