JPH01124219A - パターン付け方法 - Google Patents

パターン付け方法

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JPH01124219A
JPH01124219A JP19076788A JP19076788A JPH01124219A JP H01124219 A JPH01124219 A JP H01124219A JP 19076788 A JP19076788 A JP 19076788A JP 19076788 A JP19076788 A JP 19076788A JP H01124219 A JPH01124219 A JP H01124219A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 A、産業上の利用分野 本発明は基板上にマスキング構造を形成する方法に関す
る。
B、従来技術 最近数年来、集積回路加工技術で、サブミクロン級のイ
メージを作成する多くの異なる方法が提案されてきた。
これらの方法の大部分は、通常のフォトリングラフィ技
法に基づいている。その他の方法は、より新式の露光シ
ステム(たとえば、X線、電子ビームなど)に基づいて
いる。上記露光システムのどれを用いても、その線源強
度、ビーム焦点、及びその他のパラメータがあいまって
、信頼性のあるプリント可能な最小の特徴サイズを確定
する。
最近、現在の用途にとっては大きすぎるイメージしかつ
くれない光学的技法をうまく利用することにより、光学
的技法の技術的寿命を延ばそうとする努力がなされてい
る。これらの最小イメージを補完する1方法は側壁構造
を使用するものである。この技術では、普通はぼ垂直な
側壁を有する材料の塊である「マンドレル」を共形層で
被覆する。次に、共形層を異方性エツチングして、その
水平表面(すなわち、マンドレルの上面)にある部分を
除去する。共形層の垂直面(すなわち、マンドレルの側
壁)に当たる部分は残り、側壁スペーサを形成する。あ
る応用例では、下側の届にイメージを画定するマスクと
して、側壁を被覆したマンドレルが使用される。ヴアル
シュニー(Varshney)、「反応イオン・エツチ
ングを利用する自己整合型VMO8構造(Self−A
ligned VMOS StructureUsin
g Reactive Ion Etching)J 
、I 8Mテクニカル・ディスクロージャ・プルティン
、第22巻、第8号、1980年1月、3705〜37
06ページ、を参照されたい。この論文では、酸化物マ
ンドレルを共形酸化物層で被覆し、これをエツチングし
て酸化物スペーサを画定し、マンドレル・スペーサ複合
体で下側のシリコン層中にイメージを画定する。他の応
用例では、スペーサを除去せずに、マンドレルを除去し
、スペーサでイメージを画定する。たとえば、1985
年3月5日付けでトルンプ(Trump)等に授与され
、本発明の出願人に譲渡された、「サブミクロン級の大
きさの構造体を作成する方法(Method of M
akingStructures with Dime
nsions in theSubmicromete
r Range) Jと題する米国特許第450291
4号明細書を参照されたい。ポリマー製マンドレルを、
酸化シリコンまたは窒化シリコンの共形層で被覆する。
マンドレルの側壁上にスペーサを画定したあと、マンド
レルを除去し、下側のシリコン基板中に深いトレンチを
エツチングするためのマスクとしてスペーサを使用する
上記の参照文献かられかるように、共形層とマンドレル
の材料は、その結果得られる構造をどのようなマスキン
グに用いるかによって決まる。マンドレルとスペーサの
組合せがマスクの俄きをする応用例では、両材料とも下
側の層をパターン付けするエッチャントに対する耐性が
なければならない。スペーサだけがマスクの働きをする
応用例では、マンドレルは、スペーサをあまり腐蝕せず
にエツチングできる材料製としなければならない。
上記の各参照文献では、側壁スペーサを画定する共形層
として酸化シリコン及び窒化シリコンを用いている。こ
れら両材料とも、通常、温度175°C以上で付着させ
る。こうした高い付着温度では、有機マンドレル構造体
(たとえば、フォトレジスト)が再流動し始めることが
ある。さらに、これらの層を酸化物または窒化物の不動
態層上に付着させる場合、スペーサを画定する間に、こ
のような下側の層までエツチングされる場合がある。
したがって、通常の共形層につきものの高い付着温度と
エツチングし過ぎの問題を避けながら、上記の各応用例
で、同じマンドレルとスペーサの組合せを使うことがで
きれば有利である。
C1発明が解決しようとする問題点 したがって、本発明の目的は、イメージ露光装置のフォ
トリングラフィ上の限界を補完するための工程を提供す
ることにある。
本発明のもうひとつの目的は、複数のパターン付は応用
例で使用できるマンドレルとスペーサの組合せを提供す
ることにある。
本発明のさらにもうひとつの目的は、マンドレルを高い
処理温度にさらさずに、有機マンドレル上にスペーサを
設けることである。
D0問題点を解決するための手段 本発明のこれらの目的及びその他の目的は、室温で有機
マンドレル構造体上に共形有機層を付着させる工程によ
り実現される。その結果得られたマンドレルとスペーサ
の対は、複数のパターン付は応用例に適合している。す
なわち、マンドレルとスペーサの組合せを複合マスクと
して使用することができ、またスペーサだけがマスクと
して曇けるように、有機スペーサをほとんど除去せずに
、マンドレルを除去することもできる。下側の不動態層
をほとんどエツチングせずに、有機層をパターン付けす
ることができる。
E、実施例 第1図に示すように、基板1上に形成されたマンドレル
10上に、共形有機層20が被覆されている。図示し易
くするために、基板1は一塊の材料として示されている
。第3図ないし第5図に示すように、本発明の工程は、
上面に一層または複数の導体層、半導体層または絶縁体
層あるいはそれらのすべてを付着させた、半導体層また
は絶縁体層で実施することができる。マンドレル10は
、有機樹脂材料から作成される。たとえば、市販のどの
ポリイミドも(たとえば、デュポン社から市販されてい
るrPI2555J)使用できる。あるいは、市販のど
の感光性ポリマーも(たとえば、アメリカン・ヘキスト
社(American HoechstCorp、)の
AZフォトレジスト製品グループから市販されているr
AZ1350JJ、rAZ1350JJはアメリカン・
ヘキスト社の商標名)使用できる。ポリイミド類を使用
する場合は、ポリイミドのブランケット層を付着させ、
パターン付けしたフォトレジスト層を通してイメージ通
りに露出させる。次いで、異方性酸素ガス・プラズマに
さらすことによりポリイミド層の露出部分を除去する。
ただし、以下でより詳しく説明するように、感光性ポリ
マーを使ってマンドレル構造体を実施することが好まし
い。
共形有機層は、低温で共形的に付着させることのできる
どの有機材料からでも製作できる。このような材料の一
つは、ポリ−p−キシリレン、すなわち「パリレン(p
arylene) Jである。本発明に関連する実験を
行なうに当たっては、次のような工程でパリレンを付着
させた。通常のチューブ形反応装置内部でウェハを垂直
に向け、ジ−p−キシリレンのガス流をウェハに対して
垂直にし、反応装置内の中心に向かわせた。反応装置の
圧力は、50ミリトルに保った。反応装置内部の乱流を
最小限にするため、ガス山口弁をその最小の「開口」設
定に保った。実際には、側壁勾配が80度より大きな1
.6ミクロンのマンドレル上に、室温で厚さが最高0.
7μmのパリレン層を共形的に被覆させた。
パリレンは、いくつかの有益な材料特性をもつ。
パリレンを室温で付着させ、その後エッチ・ステップも
低温で実施するので、従来のように、200℃〜250
℃の加熱ステップにかけてフォトレジスト・マンドレル
10を「硬化する」必要がない。
さらに、パリレンは、従来技術に使用されている酸化シ
リコン層や窒化シリコン層よりも共形性が高い(共形性
95%程度)。パリレン付着は、表面律速反応であり、
本来、高度の共形過程である。
次いで、第2図に示すように、有機パリレン層20を異
方性エツチングして、マンドレル10の側壁上にスペー
サ2OAを設ける。異方性酸素ガス・プラズマ中でパリ
レン層20を異方性エツチングすることにより、スペー
サ2OAを画定する。プラズマは、通常の異方性反応イ
オン・エツチングの条件(すなわち、10〜20ミリト
ル未満の圧力と直流約400ボルト)に保つ。この異方
性エツチングの進行中に、マンドレル10の上部も侵食
されることがある。ただし、マンドレルの厚さは通常、
共形層の厚みよりはるかに大きいので、ある程度マンド
レルがエツチングされても、本発明の機能に有害な影響
はない。さらに、酸化物も窒化物も酸素プラズマ中でほ
とんどエツチングされないので、エッチ・ストップを挿
入して酸化物または窒化物あるいはその両方の下側不動
態層を保護する必要がない。
その結果得られる上記有機マンドレルと有機スペーサの
組合せは、様々のパターン付は応用例で利用できる一連
のエツチング特性を示すことがわかった。次に、これら
のパターン付は応用例のいくつかについて論じることに
する。
第3図は、本発明のマンドレルとスペーサの組合せを用
いる第1のパターン付けの方法を示す。
この工程で、基板1上に付着させた1層の導電材14か
ら複数の導線を画定する。導電層14上に、エッチ・ス
トップ層12A、12Bを付着させる。
マン、ドレル・スペーサ対の形成後、スペーサをほとん
ど腐食しないエッチャントにさらして、マンドレルを除
去する。より具体的には、N−メチルピロリドン(NM
P)はパリレン・スペーサを除去せずに通常の感光性ポ
リマーを完全に除去することがわかった。硫酸−硝酸の
混酸、フォトレジストのブランケット露光後の希水酸化
カリウム、それにアセトンを使用しても同様の結果が得
られた。つまり、パリレン・スペーサは、通常のどのフ
ォトレジスト溶媒にも損なわれないものと思われる。し
たがって、第3図に示すように、スペーサ2OAはその
まま残り、下のエッチ・ストップJIW12A112B
のパターン付けに使用できる。
次いで、パターン付″け済みのエッチ・ストップ層が、
下の導電層14をパターン付けするマスクとして働く。
1987年3月10日付けでオグラ等に授与され、本出
願人に譲渡された「サブミクロン級の側壁イメージ転写
において線の非対称エツチングを防止する方法(Met
hod of PreventingAsymmetr
ic Etching of Lines in 5u
b−旧crometer Range Sidewal
l Image Transfer) Jと題する、米
国特許第4648937号明細書に、スペーサを画定し
てから層12A112B114をパターン付けする方法
のより詳しい記載がある。
その開示を引用により本明細書に組み入れる。
第4図は、本発明の有機マンドレルと有機スペーサの組
合せを用いた第2のパターン付は方法を示す。この工程
では、基板1の上にある厚い絶縁層1θを貫く開口が形
成される。絶縁層16は、ドープしない酸化シリコン、
リンケイ酸ガラス(PSG)、ホウリンケイ酸ガラス(
BPSG)またはポリイミドなどの有機樹脂でよい。ド
ープしない酸化シリコンまたはガラスで絶縁層16を作
成する場合には、92 oACF4/ 8%02のプラ
ズマに当ててパターン付けすることができる。絶縁層1
6がポリイミドの場合には、側壁スペーサ2OAを画定
したのと同じ酸素プラズマ中でパターン付けすることが
できる。どちらの場合でも、パリレンと通常のフォトレ
ジスト材は同程度のエッチ速度を有することがわかった
。この酸素プラズマとCF410゜プラズマ中のエッチ
速度が同程度である結果、同じ環境中でパリレンとフォ
トレジストの組合せを完全に除去することができる。絶
縁層16の破線部分の除去中に、マンドレル10とスペ
ーサ2OAの同等な部分が除去される。
第5図は、本発明の有機マンドレルと有機スペーサの組
合せを用いた第3のパターン付は方法を示す。第4図に
示した工程と同様に、絶縁層16内に開口を画定する。
第5図では、マスキング構造の水平部分が除去されるよ
うな条件のもとで、絶縁層16をエツチングする。その
結果生じる開口は、傾斜した側壁をもつ。スペーサ2O
Aを画定した後、酸素が全混合ガスの40%〜60%を
占めるCF4102プラズマに基板をさらす。エッチ室
は40〜70ミリトルの圧力に保つ。この条件で、マン
ドレルとスペーサの組合せは水平に侵食される。エツチ
ング進行中に、スペーサ2OAは完全に除去される。マ
スキング構造が水平に侵食されると、下の絶縁層16の
諸部分が異なる時間エッチャントにさらされる。その結
果生じる開口は、(第4図を参照して説明したエツチン
グ順序で得られる垂直な側壁に比べて)傾斜した側壁を
有する。上記の工程は、やはりガス・プラズマ中のパリ
レン・スペーサ2OAと有機樹脂マンドレル10の間の
エツチング速度が類似していることを利用している。
第3図ないし第5図に示した工程に関して説明したよう
に、本発明の有機マンドレルと有機スペーサの組合せは
、従来技術の他のマンドレルとスペーサの組合せによっ
てもたらされない複数の特性を示す。下の酸化物層また
は窒化物層あるいはその両方をほとんど侵食しないガス
・プラズマ中で、スペーサを画定する。マンドレルは、
スペーサを除去しない湿性溶媒にさらして、除去するこ
とができる。酸素とへロカーボンをベースにしたガス・
プラズマ中で、マンドレルとスペーサは同程度のエツチ
ング速度を有する。最後に、このスペーサはいくつかの
育苗な材料特性(すなわち、低い付若温度と高い共形性
)を示す。
当業者には明らかなように、上記の説明は本発明の特定
の実施方式に関して行なったが、本発明の範囲から逸脱
せずに、様々の変更を加えることができる。たとえば、
本発明をパリレンに関して具体的に説明したが、室温で
共形的に付着できるその他の有機材料でも上記と同じ結
果が得られる。
同様に、本発明のマンドレルとスペーサの組合せを用い
る3通りの工程順序を示したが、マンドレルとスペーサ
の組合せを用いるその他の工程も本発明の材料を使って
実施することができる。
【図面の簡単な説明】
第1図及び第2図は、本発明の工程ステップを施される
基板の断面図である。 第3図は、本発明の第1の実施例による工程を施される
基板の断面図である。 第4図は、本発明の第2の実施例による工程を施される
基板の断面図である。 第5図は、本発明の第3の実施例による工程を施される
基板の断面図である。 1・・・・基板、10・・・・マンドレル、12A、1
2B・・・・エッチ・ストップ層、14・・・・導電層
、1θ・・・・絶縁層、20・・・・パリレン層、20
A・・・・スペーサ。 出願人  インターナシロナル・ビジネス・マシーンズ
・コーポレーション 代理人  弁理士  山  本  仁  朗(外1名) FIG、1

Claims (1)

  1. 【特許請求の範囲】  基板上に実質的に垂直な側壁を有する有機マンドレル
    を形成し、 上記基板及び上記マンドレル上に、上記マンドレルの材
    料と異なる材料の有機共形層を付着し、上記共形層を異
    方性エッチングして上記マンドレルの側壁にスペーサを
    形成すること、 を含む、基板上にマスキング構造を形成する方法。
JP19076788A 1987-10-30 1988-08-01 パターン付け方法 Expired - Lifetime JPH0626202B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11496087A 1987-10-30 1987-10-30
US114960 1987-10-30

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JPH01124219A true JPH01124219A (ja) 1989-05-17
JPH0626202B2 JPH0626202B2 (ja) 1994-04-06

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JP19076788A Expired - Lifetime JPH0626202B2 (ja) 1987-10-30 1988-08-01 パターン付け方法

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JP (1) JPH0626202B2 (ja)
DE (1) DE3852370T2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008149989A1 (ja) * 2007-06-08 2008-12-11 Tokyo Electron Limited パターニング方法
JP2009507375A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー, インク. ピッチ増大用のスペーサを有するマスク・パターン、およびその形成方法
JP2009060083A (ja) * 2007-09-03 2009-03-19 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2009088085A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
JP2009124134A (ja) * 2007-10-26 2009-06-04 Applied Materials Inc フォトレジストテンプレートマスクを用いて頻度を倍にする方法
JP2014053535A (ja) * 2012-09-10 2014-03-20 Dainippon Printing Co Ltd パターン形成方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5651857A (en) * 1995-09-08 1997-07-29 International Business Machines Corporation Sidewall spacer using an overhang
DE19945140B4 (de) * 1999-09-21 2006-02-02 Infineon Technologies Ag Verfahren zur Herstellung einer Maskenschicht mit Öffnungen verkleinerter Breite
DE10142590A1 (de) 2001-08-31 2003-04-03 Infineon Technologies Ag Verfahren zur Seitenwandverstärkung von Resiststrukturen und zur Herstellung von Strukturen mit reduzierter Strukturgröße

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2003660A (en) * 1977-08-19 1979-03-14 Plessey Co Ltd Deposition of material on a substrate
DE3242113A1 (de) * 1982-11-13 1984-05-24 Ibm Deutschland Gmbh, 7000 Stuttgart Verfahren zur herstellung einer duennen dielektrischen isolation in einem siliciumhalbleiterkoerper
JPS59163829A (ja) * 1983-03-08 1984-09-14 Matsushita Electronics Corp パタ−ン形成方法
JPS6273633A (ja) * 1985-09-26 1987-04-04 Mitsubishi Electric Corp パタ−ン形成方法
JPS62106456A (ja) * 1985-11-01 1987-05-16 Fujitsu Ltd 半導体装置の製造方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009507375A (ja) * 2005-09-01 2009-02-19 マイクロン テクノロジー, インク. ピッチ増大用のスペーサを有するマスク・パターン、およびその形成方法
US10515801B2 (en) 2007-06-04 2019-12-24 Micron Technology, Inc. Pitch multiplication using self-assembling materials
WO2008149989A1 (ja) * 2007-06-08 2008-12-11 Tokyo Electron Limited パターニング方法
JP2009016814A (ja) * 2007-06-08 2009-01-22 Tokyo Electron Ltd 微細パターンの形成方法
JP4589984B2 (ja) * 2007-06-08 2010-12-01 東京エレクトロン株式会社 微細パターンの形成方法
US8168375B2 (en) 2007-06-08 2012-05-01 Tokyo Electron Limited Patterning method
JP2009060083A (ja) * 2007-09-03 2009-03-19 Hynix Semiconductor Inc 半導体素子の微細パターン形成方法
JP2009088085A (ja) * 2007-09-28 2009-04-23 Tokyo Electron Ltd 半導体装置の製造方法、半導体装置の製造装置、制御プログラム及びプログラム記憶媒体
JP2009124134A (ja) * 2007-10-26 2009-06-04 Applied Materials Inc フォトレジストテンプレートマスクを用いて頻度を倍にする方法
JP2014053535A (ja) * 2012-09-10 2014-03-20 Dainippon Printing Co Ltd パターン形成方法

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