JP7679761B2 - 半導体装置及び電力変換装置 - Google Patents

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Description

本開示は、半導体装置及び電力変換装置に関する。
電力用半導体装置は、オン電圧を低減するため、キャリア蓄積層とトレンチゲート構造を有する。従来の半導体装置では、キャリア蓄積層を貫通するようにトレンチを形成していた（例えば、特許文献１参照）。
特開２０１３－８９７００号公報
トレンチ深さが深くなるに従って容量特性が増加するという問題があった。一方、単にキャリア蓄積層内にトレンチゲートを配置すると逆方向バイアス印加時に耐圧が減少するという問題があった。
本開示は、上述のような課題を解決するためになされたもので、その目的は耐圧低下を招くことなく容量特性の増加を抑制することができる半導体装置及び電力変換装置を得るものである。
本開示に係る半導体装置は、互いに対向する第１主面と第２主面との間に設けられた第１導電型のドリフト層を有する半導体基板と、前記ドリフト層の前記第１主面側に設けられた第１導電型のキャリア蓄積層と、前記キャリア蓄積層の前記第１主面側に設けられた第２導電型のベース層と、前記ベース層の前記第１主面側に選択的に設けられた第１導電型のエミッタ層と、前記半導体基板の前記第１主面に並んで設けられ、前記エミッタ層及び前記ベース層を貫通する複数のトレンチと、前記トレンチの中にゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板の前記第２主面側の表層に設けられた第２導電型のコレクタ層とを備え、前記キャリア蓄積層のピーク濃度は１．０Ｅ１６／ｃｍ３以上であり、前記キャリア蓄積層の濃度ピークの位置から前記ドリフト層に向かって前記キャリア蓄積層の濃度が減少し、前記トレンチの底部は前記キャリア蓄積層の中であって前記キャリア蓄積層の濃度ピークの位置と前記ドリフト層の間に位置し、前記トレンチの底部の深さにおける前記キャリア蓄積層の濃度を前記ドリフト層の濃度で割ったものを濃度比率として、前記トレンチの底部の深さは前記濃度比率が１より大きく１０以下となる位置であることとを特徴とする。
本開示では、トレンチの底部はｎ型キャリア蓄積層の中に位置する。そして、トレンチの底部の深さは濃度比率が１より大きく１０以下となる位置である。これにより、耐圧低下を招くことなく容量特性の増加を抑制することができる。
実施の形態１に係る半導体装置を示す平面図である。 図１のＩ－ＩＩに沿った断面図である。 比較例に係る半導体装置を示す断面図である。 トレンチの深さとオン電圧の相関をキャリア蓄積層のピーク濃度毎に示した図である。 トレンチの深さとＩＧＢＴの各容量の相関を示す図である。 トレンチの深さとＶＣＥＳ比率の相関を示す図である。 実施形態１に係るｐ型ベース層のキャリア濃度分布とｎ型キャリア蓄積層のキャリア濃度分布の関係を示す図である。 トレンチの深さとターンオンロスの相関を示す図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態３に係る半導体装置を示す断面図である。 実施の形態４に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。
実施の形態に係る半導体装置及び電力変換装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す平面図である。セル領域１は主電流を流す領域であり、ＩＧＢＴセルを有する。セル領域１において、トレンチ２がストライプ状に設けられており、単位セルの平面形状がストライプ型となっている。ただし、単位セルの平面形状は四角、六角、又は、円などからなる格子型などでもよい。
パッド領域３には、ゲートパッドが設けられているが、これに限らず、例えば電流センスパッド、ケルビンエミッタパッド、温度センスダイオードパッドを設けてもよい。ゲートパッドは、半導体装置をオンオフ制御するためのゲート駆動電圧が印加される制御パッドであり、セル領域のゲートトレンチ電極に電気的に接続される。電流センスパッドは、半導体装置のセル領域に流れる電流を検知するための制御パッドであり、半導体装置のセル領域に電流が流れる際にセル領域全体に流れる電流の数分の１から数万分の１の電流が流れるようにセル領域の一部に電気的に接続されている。ケルビンエミッタパッドは、ＩＧＢＴセルのｐ型ベース層に電気的に接続されるが、ｐ＋型コンタクト層を介してｐ型ベース層に電気的に接続されてもよい。温度センスダイオードパッドは、半導体装置に設けられた温度センスダイオードのアノード及びカソードに電気的に接続された制御パッドである。セル領域内に設けられた図示しない温度センスダイオードのアノードとカソードとの間の電圧を測定して、半導体装置の温度を測定する。
セル領域１及びパッド領域３の周囲に、半導体装置の耐圧保持のための終端領域４が設けられている。終端領域４には半導体装置の表面側である第１主面側に、耐圧保持構造として、例えば、ｐ型終端ウェル層でセル領域１を囲ったＦＬＲ（Field Limmiting Ring）、又は、濃度勾配をつけたｐ型ウェル層でセル領域を囲ったＶＬＤ（Variation of Lateral Doping）を設ける。ＦＬＲのリング状のｐ型終端ウェル層の数又はＶＬＤの濃度分布は、半導体装置の耐圧設計によって適宜選択する。
図２は、図１のＩ－ＩＩに沿った断面図である。半導体基板５は、互いに対向する第１主面及び第２主面と、第１主面と第２主面との間に設けられたｎ－型ドリフト層６とを有する。
ｎ－型ドリフト層６の第１主面側にｎ－型ドリフト層６よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層７が設けられている。ｎ型キャリア蓄積層７のピーク濃度は１．０Ｅ１６／ｃｍ３以上である。ｎ型キャリア蓄積層７を設けることによって、電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層７は、ｎ－型ドリフト層６を有する半導体基板５に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物を半導体基板５内に拡散させることで形成される。
ｐ型ベース層８がｎ型キャリア蓄積層７の第１主面側に設けられている。ｎ型エミッタ層９とｐ＋型コンタクト層１０がｐ型ベース層８の第１主面側の表層の一部に選択的に設けられている。ｐ型コンタクト層１０はｐ型ベース層８よりも不純物濃度が高い。
複数のトレンチ２が半導体基板５の第１主面に並んで設けられ、ｎ型エミッタ層９及びｐ型ベース層８を貫通する。トレンチ２の底部はｎ型キャリア蓄積層７の中に位置する。ゲート電極１１がトレンチ２の中にゲート絶縁膜１２を介して設けられている。層間絶縁膜１３がゲート電極１１の上面を覆っている。
半導体基板５の第１主面と層間絶縁膜１３の上にエミッタ電極１４が設けられている。エミッタ電極１４は、例えば、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金である。アルミ合金で形成した電極上に、無電解めっき又は電解めっきでめっき膜を形成した複数層の金属膜からなる電極でもよい。めっき膜は、例えばニッケル（Ｎｉ）めっき膜である。層間絶縁膜１３に設けられたコンタクトホールの幅が狭く、エミッタ電極１４では良好な埋め込みが得られない場合には、エミッタ電極１４よりも埋込性が良好なタングステンをコンタクトホールに配置して、タングステンの上にエミッタ電極１４を設けてもよい。
なお、半導体基板５の第１主面及び層間絶縁膜１３とエミッタ電極１４との間にバリアメタルを設けてもよい。バリアメタルはチタン（Ｔｉ）を含む導電体であって、例えば窒化チタンであり、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉでもよい。バリアメタルは、ｎ型エミッタ層９、ｐ＋型コンタクト層１０にオーミック接触し電気的に接続される。
ｎ－型ドリフト層６の第２主面側に、ｎ－型ドリフト層６よりも不純物の濃度が高いｎ型バッファ層１５が設けられている。ｎ型バッファ層１５は、半導体装置がオフ状態のときにｐ型ベース層８から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層１５は、例えばリン（Ｐ）又はプロトン（Ｈ＋）を注入して形成し、リン（Ｐ）及びプロトン（Ｈ＋）の両方を注入してもよい。なお、ｎ型バッファ層１５は設けなくてもよい。
ｐ型コレクタ層１６が半導体基板５の第２主面側の表層に設けられている。ｐ型コレクタ層１６は、セル領域１だけでなく、終端領域４にも設けられている。ｐ型コレクタ層１６のうち終端領域４に設けられた部分はｐ型終端コレクタ層を構成している。コレクタ電極１７が半導体基板５の第２主面に設けられている。コレクタ電極１７は、エミッタ電極１４と同様、アルミ合金又はアルミ合金とめっき膜とで構成されている。また、コレクタ電極１７はエミッタ電極１４と異なる構成であってもよい。コレクタ電極１７は、ｐ型コレクタ層１６にオーミック接触し、ｐ型コレクタ層１６と電気的に接続されている。
ここで、トレンチ２の底部の深さにおけるｎ型キャリア蓄積層７の濃度をドリフト層６の濃度で割ったものを濃度比率として、トレンチ２の底部の深さは濃度比率が１より大きく１０以下となる位置である。トレンチ２の深さは３．５ｕｍ以上５．０ｕｍ以下である。
続いて、本実施の形態の効果について比較例と比較して説明する。図３は、比較例に係る半導体装置を示す断面図である。比較例では、逆バイアス印加電圧の能力を確保するために、トレンチ２がｎ型キャリア蓄積層７を貫通している。貫通していない場合と比較してトレンチ２が深いため、トレンチ２の周囲長が長くなってゲート回りの容量が増加する傾向にある。
ゲート絶縁膜１２の容量ＣｏｘはＣｏｘ＝（ε０ε０ｘＬＷ）／ｄで表される。ここで、Ｌはトレンチ２の周囲長、Ｗはトレンチ２の幅（奥行）、ｄはゲート絶縁膜１２の厚み、ε０は真空の誘電率、ε０ｘはゲート絶縁膜１２の比誘電率である。また、周囲長ＬはＬ＝２α＋πβで表される。ここで、αはトレンチ２の直線部の長さ、βはトレンチ２の円周部の半径である。Ｗ、ｄはここでは固定値であるため、ゲート絶縁膜１２の容量Ｃｏｘはトレンチ２の周囲長Ｌで決定されることが分かる。
また、比較例ではトレンチ２がｎ型キャリア蓄積層７を貫いているため、トレンチ２の周囲長Ｌが長くなって容量Ｃｏｘが大きくなる。これに対して、本実施の形態では、トレンチ２の底部はｎ型キャリア蓄積層７の中に位置する。従って、トレンチ２の周囲長Ｌが短いため、容量特性の増加を抑制することができる。
図４は、トレンチの深さとオン電圧の相関をキャリア蓄積層のピーク濃度毎に示した図である。オン電圧（ＶＣＥ（ｓａｔ））は、ゲート電極１１に順バイアスを印加しコレクタ電極１７とエミッタ電極１４にかけて通電した際の電圧ドロップである。ｎ型キャリア蓄積層７が存在しない又はｎ型キャリア蓄積層７のピーク濃度が１．０Ｅ１６／ｃｍ３より低い場合にオン電圧の増加はトレンチ２の深さの依存度が高い傾向が見られる。ピーク濃度が１．０Ｅ１６／ｃｍ３より低い場合にトレンチ２の深さが３．５ｕｍ以上５．０ｕｍ以下の範囲内で、オン電圧変化率が最も低い凡例６．３Ｅ１５／ｃｍ３のオン電圧変化率（トレンチ深さ５．０μｍとトレンチ深さ３．５μｍの時のＶＣＥ（ｓａｔ）の比率）は約１０％近くになっている。一方、本実施の形態ではｎ型キャリア蓄積層７のピーク濃度が１．０Ｅ１６／ｃｍ３以上であるため、トレンチ２の深さとオン電圧の相関が緩やかになっている。
図５は、トレンチの深さとＩＧＢＴの各容量の相関を示す図である。トレンチ２の深さを３．５ｕｍ以上５．０ｕｍ以下することで、帰還容量（Ｃｒｅｓ）、出力容量（Ｃｏｅｓ）が急激に増加するのを防ぎつつ、入力容量（Ｃｉｅｓ）を減らすことができる。
図６は、トレンチの深さとＶＣＥＳ比率の相関を示す図である。ＶＣＥＳはゲート電極１１とエミッタ電極１４をＧＮＤに接続し、コレクタ電極１７に逆バイアスを印加した非繰返しの最大電圧を示している。トレンチ２がｎ型キャリア蓄積層７を貫いてｎ－型ドリフト層６にトレンチ２の底部が配置された構造ではＶＣＥＳが十分に安定する。ＶＣＥＳ比率は、このＶＣＥＳが十分に安定している構造（トレンチ２の深さ６μｍ）のＶＣＥＳに対する、トレンチ２の深さを浅くして行った構造のＶＣＥＳの比率である。トレンチ２の深さが５．０ｕｍまでは深さと共にＶＣＥＳ比率が減少する傾向が見られる。また、濃度比率が１０以下の領域でＶＣＥＳ比率が安定していることも分かる。
図７は、実施形態１に係るｐ型ベース層のキャリア濃度分布とｎ型キャリア蓄積層のキャリア濃度分布の関係を示す図である。図中のＡは、ｐ型ベース層８のキャリアプロファイル（実線）とｎ型キャリア蓄積層７のキャリアプロファイル（破線）の交点から、ｎ型キャリア蓄積層７のピーク濃度までの距離を示している。つまり、Ａはｐ型ベース層８とｎ型キャリア蓄積層７の接合位置からｎ型キャリア蓄積層７のピーク濃度位置までの距離を示している。Ａが長い場合、濃度比率を１０以下にするにはｎ型キャリア蓄積層７の深さを深くしていく必要がある。この結果としてトレンチ２の深さも深くなっていくことから容量特性の低減を測ることが困難になってくる。そのため、Ａは０．４ｕｍ以内であることが好ましい。
図８は、トレンチの深さとターンオンロスの相関を示す図である。トレンチ２の深さが３．５ｕｍ以上５．０ｕｍ以下ではターンオンロスの増加率は緩い。このトレンチ深さとターンオンロスの相関が緩い範囲を直線近似した線がＬｉｎｅ：Ａである。トレンチ２の深さが５．０ｕｍを超えるとターンオンロスの増加率は急峻になる。このトレンチ深さとターンオンロスの相関が急峻な範囲を直線近似した線がＬｉｎｅ：Ｂである。Ｌｉｎｅ：ＡとＬｉｎｅ：Ｂの交点でトレンチ２の深さは５．０ｕｍである。トレンチ２の深さを５．０ｕｍ以下とすることにより、スイッチング時のターンオンロスの大幅な増加を防ぐことができる。
実施の形態２．
図９は、実施の形態２に係る半導体装置を示す断面図である。図９は図１のＩ－ＩＩに沿った断面に対応する。ｎ型エミッタ層９を貫通する凹部１８が第１主面側の表層に選択的に設けられている。凹部１８はトレンチコンタクトと呼ばれる。凹部１８の底部にｐ＋型コンタクト層１０が設けられているＩＧＢＴのスイッチング時にコレクタ電流がｎ型エミッタ層９を通らずに凹部１８を通じて流れる。これにより、ラッチアップ耐量の向上を図ることができる。その他の構成及び効果は実施の形態１と同様である。
実施の形態３．
図１０は、実施の形態３に係る半導体装置を示す断面図である。図１０は図１のＩ－ＩＩに沿った断面に対応する。この半導体装置は、半導体基板５に互いに隣接して設けられたＩＧＢＴ領域１９とダイオード領域２０とを備えたＲＣ－ＩＧＢＴである。
ＩＧＢＴ領域１９は、ｎ型キャリア蓄積層７、ｐ型ベース層８、ｎ型エミッタ層９、トレンチ２、ゲート電極１１、ｐ型コレクタ層１６を有する。ダイオード領域２０は、半導体基板５の第１主面側の表層に設けられたｐ型アノード層２１と、半導体基板５の第２主面側の表層に設けられたｎ型カソード層２２とを有する。その他の構成は実施の形態１と同様である。これにより、実施の形態１の効果を奏するＲＣ－ＩＧＢＴを得ることができる。
なお、半導体基板５は、珪素によって形成されたものに限らず、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成されたものでもよい。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドである。このようなワイドバンドギャップ半導体によって形成された半導体チップは、耐電圧性及び許容電流密度が高いため、小型化できる。この小型化された半導体チップを用いることで、この半導体チップを組み込んだ半導体装置も小型化・高集積化できる。また、半導体チップの耐熱性が高いため、ヒートシンクの放熱フィンを小型化でき、水冷部を空冷化できるので、半導体装置を更に小型化できる。また、半導体チップの電力損失が低く高効率であるため、半導体装置を高効率化できる。
実施の形態４．
本実施の形態は、上述した実施の形態１～３にかかる半導体装置を電力変換装置に適用したものである。電力変換装置は、例えば、インバータ装置、コンバータ装置、サーボアンプ、電源ユニットなどである。本開示は特定の電力変換装置に限定されるものではないが、以下、三相のインバータに本開示を適用した場合について説明する。
図１１は、実施の形態４に係る電力変換装置を適用した電力変換システムの構成を示すブロック図である。この電力変換システムは、電源１００、電力変換装置２００、負荷３００を備える。電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができ、交流系統に接続された整流回路又はＡＣ／ＤＣコンバータで構成してもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成してもよい。
電力変換装置２００は、電源１００と負荷３００の間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、直流電力を交流電力に変換して出力する主変換回路２０１と、主変換回路２０１を制御する制御信号を主変換回路２０１に出力する制御回路２０３とを備えている。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車や電気自動車、鉄道車両、エレベータ、もしくは、空調機器向けの電動機として用いられる。
以下、電力変換装置２００を詳細に説明する。主変換回路２０１は、スイッチング素子と還流ダイオードを備えており（図示せず）、スイッチング素子がスイッチングすることによって、電源１００から供給される直流電力を交流電力に変換し、負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子とそれぞれのスイッチング素子に逆並列された６つの還流ダイオードから構成することができる。主変換回路２０１の各スイッチング素子と各還流ダイオードは、上述した実施の形態１～４のいずれかに相当する半導体装置２０２によって構成する。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
また、主変換回路２０１は、各スイッチング素子を駆動する駆動回路（図示なし）を備えているが、駆動回路は半導体装置２０２に内蔵されていてもよいし、半導体装置２０２とは別に駆動回路を備える構成であってもよい。駆動回路は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号とスイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子の閾値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、負荷３００に供給すべき電力に基づいて主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点においてオン状態となるべきスイッチング素子にはオン信号を、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、主変換回路２０１が備える駆動回路に制御指令（制御信号）を出力する。駆動回路は、この制御信号に従い、各スイッチング素子の制御電極にオン信号又はオフ信号を駆動信号として出力する。
本実施の形態に係る電力変換装置では、半導体装置２０２として実施の形態１～３に係る半導体装置を適用するため、耐圧低下を招くことなく容量特性の増加を抑制することができる。
本実施の形態では、２レベルの三相インバータに本開示を適用する例を説明したが、本開示は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、２レベルの電力変換装置としたが３レベル又はマルチレベルの電力変換装置であっても構わないし、単相負荷に電力を供給する場合には単相のインバータに本開示を適用しても構わない。また、直流負荷等に電力を供給する場合にはＤＣ／ＤＣコンバータ又はＡＣ／ＤＣコンバータに本開示を適用することも可能である。
また、本開示を適用した電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、又は誘導加熱調理器もしくは非接触器給電システムの電源装置として用いることもでき、さらには太陽光発電システム又は蓄電システム等のパワーコンディショナーとして用いることも可能である。
２ トレンチ、５ 半導体基板、６ ドリフト層、７ ｎ型キャリア蓄積層、８ ｐ型ベース層、９ ｎ型エミッタ層、１１ ゲート電極、１２ ゲート絶縁膜、１６ ｐ型コレクタ層、１８ 凹部、１９ ＩＧＢＴ領域、２０ ダイオード領域、２１ ｐ型アノード層、２２ ｎ型カソード層、２００ 電力変換装置、２０１ 主変換回路、２０２ 半導体装置、２０３ 制御回路

Claims (8)

  1. 互いに対向する第１主面と第２主面との間に設けられた第１導電型のドリフト層を有する半導体基板と、
    前記ドリフト層の前記第１主面側に設けられた第１導電型のキャリア蓄積層と、
    前記キャリア蓄積層の前記第１主面側に設けられた第２導電型のベース層と、
    前記ベース層の前記第１主面側に選択的に設けられた第１導電型のエミッタ層と、
    前記半導体基板の前記第１主面に並んで設けられ、前記エミッタ層及び前記ベース層を貫通する複数のトレンチと、
    前記トレンチの中にゲート絶縁膜を介して設けられたゲート電極と、
    前記半導体基板の前記第２主面側の表層に設けられた第２導電型のコレクタ層とを備え、
    前記キャリア蓄積層のピーク濃度は１．０Ｅ１６／ｃｍ３以上であり、
    前記キャリア蓄積層の濃度ピークの位置から前記ドリフト層に向かって前記キャリア蓄積層の濃度が減少し、
    前記トレンチの底部は前記キャリア蓄積層の中であって前記キャリア蓄積層の濃度ピークの位置と前記ドリフト層の間に位置し、
    前記トレンチの底部の深さにおける前記キャリア蓄積層の濃度を前記ドリフト層の濃度で割ったものを濃度比率として、前記トレンチの底部の深さは前記濃度比率が１より大きく１０以下となる位置であることとを特徴とする半導体装置。
  2. 前記キャリア蓄積層の濃度ピークは、前記第１主面から前記第２主面に向かう方向で、前記ベース層と前記キャリア蓄積層の接合から０．４μｍ以内にあることを特徴とする請求項１に記載の半導体装置。
  3. 前記トレンチの深さは５．０μｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記トレンチの深さは３．５μｍ以上５．０μｍ以下であることを特徴とする請求項１又は２に記載の半導体装置。
  5. 前記エミッタ層を貫通する凹部が前記第１主面側の表層に選択的に設けられていることを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 前記半導体装置は、前記半導体基板に互いに隣接して設けられたＩＧＢＴ領域とダイオード領域とを備えたＲＣ－ＩＧＢＴであり、
    前記ＩＧＢＴ領域は、前記キャリア蓄積層、前記ベース層、前記エミッタ層、前記トレンチ、前記ゲート電極、前記コレクタ層を有し、
    前記ダイオード領域は、前記半導体基板の前記第１主面側の表層に設けられた第２導電型のアノード層と、前記半導体基板の前記第２主面側の表層に設けられた第１導電型のカソード層とを有することを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  7. 前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１～６の何れか１項に記載の半導体装置。
  8. 請求項１～７の何れか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記主変換回路を制御する制御信号を前記主変換回路に出力する制御回路とを備えることを特徴とする電力変換装置。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2025020741A (ja) * 2023-07-31 2025-02-13 ミネベアパワーデバイス株式会社 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013089700A (ja) 2011-10-14 2013-05-13 Fuji Electric Co Ltd 半導体装置
WO2013136898A1 (ja) 2012-03-16 2013-09-19 富士電機株式会社 半導体装置
JP2016163049A (ja) 2015-03-03 2016-09-05 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ダイオード領域用のゲート電極とコンタクト構造とを含んでいるトレンチ構造を備えた半導体デバイス
JP2019186318A (ja) 2018-04-05 2019-10-24 三菱電機株式会社 半導体装置および電力変換装置
JP2020017640A (ja) 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
WO2020075248A1 (ja) 2018-10-10 2020-04-16 サンケン電気株式会社 半導体装置及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8432000B2 (en) * 2010-06-18 2013-04-30 Fairchild Semiconductor Corporation Trench MOS barrier schottky rectifier with a planar surface using CMP techniques
US10541300B2 (en) * 2016-05-26 2020-01-21 General Electric Company Semiconductor device and method of making thereof
JP7126361B2 (ja) * 2018-03-08 2022-08-26 三菱電機株式会社 半導体装置、電力変換装置、及び、半導体装置の製造方法
JP7158317B2 (ja) * 2019-03-07 2022-10-21 三菱電機株式会社 半導体装置
JP7290973B2 (ja) * 2019-03-27 2023-06-14 ローム株式会社 半導体装置
JP7390868B2 (ja) * 2019-11-18 2023-12-04 ルネサスエレクトロニクス株式会社 半導体装置
GB2590716B (en) * 2019-12-30 2023-12-20 Mqsemi Ag Fortified trench planar MOS power transistor
JP7691809B2 (ja) * 2020-02-21 2025-06-12 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7442932B2 (ja) * 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
JP7552084B2 (ja) 2020-06-15 2024-09-18 王子ホールディングス株式会社 紙の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013089700A (ja) 2011-10-14 2013-05-13 Fuji Electric Co Ltd 半導体装置
WO2013136898A1 (ja) 2012-03-16 2013-09-19 富士電機株式会社 半導体装置
JP2016163049A (ja) 2015-03-03 2016-09-05 インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ ダイオード領域用のゲート電極とコンタクト構造とを含んでいるトレンチ構造を備えた半導体デバイス
JP2019186318A (ja) 2018-04-05 2019-10-24 三菱電機株式会社 半導体装置および電力変換装置
JP2020017640A (ja) 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
WO2020075248A1 (ja) 2018-10-10 2020-04-16 サンケン電気株式会社 半導体装置及びその製造方法

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