JP7595246B2 - 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法 - Google Patents

酸化物半導体の成膜方法及び薄膜トランジスタの製造方法 Download PDF

Info

Publication number
JP7595246B2
JP7595246B2 JP2020210353A JP2020210353A JP7595246B2 JP 7595246 B2 JP7595246 B2 JP 7595246B2 JP 2020210353 A JP2020210353 A JP 2020210353A JP 2020210353 A JP2020210353 A JP 2020210353A JP 7595246 B2 JP7595246 B2 JP 7595246B2
Authority
JP
Japan
Prior art keywords
film
oxide semiconductor
sputtering
target
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020210353A
Other languages
English (en)
Other versions
JP2022097013A (ja
Inventor
大輔 松尾
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nissin Electric Co Ltd
Original Assignee
Nissin Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nissin Electric Co Ltd filed Critical Nissin Electric Co Ltd
Priority to JP2020210353A priority Critical patent/JP7595246B2/ja
Priority to KR1020237009117A priority patent/KR102774656B1/ko
Priority to CN202180064311.2A priority patent/CN116250065A/zh
Priority to PCT/JP2021/042789 priority patent/WO2022130913A1/ja
Priority to TW110145517A priority patent/TWI835033B/zh
Publication of JP2022097013A publication Critical patent/JP2022097013A/ja
Application granted granted Critical
Publication of JP7595246B2 publication Critical patent/JP7595246B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02469—Group 12/16 materials
    • H01L21/02472—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08—Oxides
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3435—Applying energy to the substrate during sputtering
    • C23C14/345—Applying energy to the substrate during sputtering using substrate bias
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3471—Introduction of auxiliary energy into the plasma
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/54—Controlling or regulating the coating process
    • C23C14/548—Controlling the composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02483—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)

Description

本発明は、プラズマを用いてターゲットをスパッタリングして酸化物半導体膜を成膜する成膜方法、及び当該成膜方法を用いた薄膜トランジスタの製造方法に関するものである。
近年、Ｉｎ－Ｇａ－Ｚｎ－Ｏ系（ＩＧＺＯ）等の酸化物半導体をチャネル層に用いた薄膜トランジスタの開発が活発に行われている。このような半導体層を有する薄膜トランジスタの製造工程においては、半導体層中に酸素欠損等の欠陥が多く存在すると、その電気伝導度が変化し、薄膜トランジスタの電気的特性を劣化する恐れがある。そのため半導体層中の酸素欠損等の欠陥を低減するべく、従来種々の試みが行われている。
例えば特許文献１には、酸化物半導体層を、非晶質の酸化物半導体膜からなる第１半導体層と、結晶質の酸化物半導体膜からなる第２半導体層とを積層する多層構造としたものが記載されている。特許文献１には、非晶質である第１半導体層の上に結晶質である第２半導体層を積層することで、この上に成膜される絶縁層との界面における酸素欠陥を低減でき、薄膜トランジスタのゲート閾値電圧を大きくできることが記載されている。
国際公開ＷＯ２０１９／１８１０９５号公報
ところで上記特許文献１には、スパッタリングガス中の酸素ガスの分圧を変更することにより、酸化物半導体膜の結晶性を制御することが記載されている。具体的には、酸素ガスの分圧を低くすることにより非晶質の酸化物半導体膜を成膜し、酸素ガスの分圧を高くすることにより結晶質の酸化物半導体膜を成膜することが記載されている。しかしながら、このような酸素ガスの分圧を変更することにより酸化物半導体膜の結晶性を制御する方法では、高い酸素ガス分圧で成膜した結晶質の酸化物半導体膜に比べて、低い酸素ガス分圧で成膜した非晶質の酸化物半導体膜の膜密度が大きく低下してしまうという問題がある。
本発明はこのような問題に鑑みてなされたものであり、膜密度を大きく変化させることなく結晶性が異なる酸化物半導体膜を作り分けられる成膜方法を提供することを主たる課題とするものである。
上記課題を解決すべく本願発明者が鋭意検討を重ねた結果、プラズマを用いてターゲットをスパッタリングして酸化物半導体膜を成膜する成膜方法において、ターゲットと基板の間の距離と、酸化物半導体膜の結晶性との間に相関性があることを見出した。本願発明者は、さらに鋭意検討した結果、ターゲットと基板との間の距離を短くしてスパッタリングを行うことで、結晶質の酸化物半導体膜を成膜でき、ターゲットと基板との間の距離を長くしてスパッタリングを行うことで、非晶質の酸化物半導体膜を成膜できることを見出した。
すなわち本発明に係る成膜方法は、プラズマを用いてターゲットをスパッタリングすることにより酸化物半導体膜を基板上に成膜する方法であって、前記基板と前記ターゲットとの間の距離を変更することにより前記酸化物半導体膜の結晶性を制御することを特徴とする。
このような成膜方法であれば、基板とターゲットとの間の距離を変更することにより酸化物半導体膜の結晶性を制御できるので、結晶性の異なる複数の酸化物半導体膜を成膜する際に、スパッタリング中の酸素ガスの分圧を変更する必要がない。これにより、膜密度を大きく変化させることなく結晶性が異なる酸化物半導体膜を作り分けることができる。
なお“酸化物半導体膜を基板上に成膜する”とは、酸化物半導体膜を基板の表面に直接成膜するだけでなく、酸化物半導体膜と基板との間に他の成分からなる膜が介在しているものを含む意味である。
前記成膜方法は、前記基板と前記ターゲットとの間を所定の第１距離にしてスパッタリングを行うことで、非晶質の前記酸化物半導体膜を成膜する第１成膜工程と、前記基板と前記ターゲットとの間を前記第１距離よりも短い第２距離にしてスパッタリングを行うことで、結晶質の酸化物半導体膜を成膜する第２成膜工程と、を含むことが好ましい。
このようにすれば、基板とターゲットとの間の距離を変更してスパッタリングを行うことにより、非晶質の酸化物半導体膜と結晶質の酸化物半導体膜とを作り分けることができる。
前記成膜方法は、アルゴンガスと酸素ガスとの混合ガスをスパッタリングガスとして用いてスパッタリングを行うことが好ましい。
このようにすれば、スパッタリングガス中に酸素ガスを含むことで、酸化物半導体膜中の酸素欠損をより低減し、膜密度を向上することができる。
前記成膜方法は、前記第１成膜工程と前記第２成膜工程において、前記スパッタリングガス中の酸素分圧が同一であることが好ましい。
このようにすれば、第１成膜工程と第２成膜工程とでスパッタリングガス中の酸素分圧を変更する必要がないので、プラズマを安定的に維持した状態で第１成膜工程と第２成膜工程との間を移行することができる。これによりタクトタイムを短くでき、製造コストを低減できる。また各成膜工程で酸素分圧が同一であるので、膜密度が大きく変化することがない。
前記成膜方法は、前記スパッタリングガス中の前記酸素ガスの分圧が２．５％以上であることが好ましい。
このようにすれば、酸化物半導体層中の酸素欠損をより低減するとともに、第２成膜工程において形成する酸化物半導体膜の結晶性をより高めることができる。
前記成膜方法の具体的態様として、前記プラズマを維持したまま前記基板と前記ターゲットとの間の距離を変更することで、前記酸化物半導体膜の結晶性を制御するものが挙げられる。
前記酸化物半導体膜の具体的な態様としては、例えばＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）等が挙げられる。
前記第１成膜工程及び第２成膜工程では、前記ターゲットに印加するターゲットバイアス電圧を－１．０ｋＶ以上の負電圧にしてスパッタリングを行うことが好ましい。
このようにすれば、ターゲットバイアス電圧の絶対値が１．０ｋＶ以下と小さいので、酸素が脱離したスパッタ粒子の生成を抑制できる。その結果、基板には、ターゲット材料と同じ酸化物状態を維持した膜が形成され、より膜密度が高い高品質の酸化物半導体層を形成することができる。
前記成膜方法は、前記ターゲットに印加するターゲットバイアス電圧と、前記アンテナに供給する高周波電力とを独立に制御可能なスパッタリング装置を用いてスパッタリングを行うことが好ましい。
このようなスパッタリング装置を用いれば、プラズマの生成とは独立してターゲットに印加するバイアス電圧の値を設定できるので、バイアス電圧をプラズマ中のイオンをターゲットに引き込んでスパッタさせる程度の低電圧に設定することができる。そのため、スパッタリング時にターゲットに印加する負のバイアス電圧を－１ｋＶ以上の小さな値に設定することが可能になる。
また、本発明の薄膜トランジスタの製造方法は、ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極及びドレイン電極とが基板上に積層された薄膜トランジスタの製造方法であって、前記した成膜方法により前記酸化物半導体層を形成することを特徴とする。
このような製造法であれば、上記した本発明の成膜方法と同様の作用効果を奏し得る。
このように構成した本発明によれば、膜密度を大きく変化させることなく結晶性が異なる酸化物半導体膜を作り分けられる成膜方法を提供することができる。
本実施形態の薄膜トランジスタの構成を模式的に示す図。 同実施形態の薄膜トランジスタの製造工程を模式的に示す図。 同実施形態の薄膜トランジスタの半導体層形成工程で用いられるスパッタリング装置の構成を模式的に示す図。 別の実施形態の薄膜トランジスタの構成を模式的に示す図。 実験例における、成膜距離と酸化物半導体膜の結晶性との関係を示すグラフ。 実験例における、成膜距離と、酸化物半導体膜の結晶性及び膜密度との関係を示すグラフ。 比較例における、酸素ガスの分圧と酸化物半導体膜の結晶性との関係を示すグラフ。 比較例における、酸素ガスの分圧と、酸化物半導体膜の結晶性及び膜密度との関係を示すグラフ。
以下に、本発明の一実施形態に係る薄膜トランジスタおよびその製造方法について説明する。
＜１．薄膜トランジスタ＞
本実施形態の薄膜トランジスタ１は所謂ボトムゲート型のものである。具体的には図１に示すように、基板２と、ゲート電極３と、ゲート絶縁層４と、チャネル層である酸化物半導体層５と、ソース電極６及びドレイン電極７と、保護層８を有しており、基板２側からこの順に配置（形成）されている。以下、各部について詳述する。
基板２は光を透過できるような材料から構成されており、例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、アクリル、ポリイミド等の樹脂材料やガラス等によって構成されてよい。
基板２の表面にはゲート電極３が設けられている。ゲート電極３は高い導電性を有する材料から構成されており、例えばＳｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｔａ、Ｔｉ、Ｐｔ、Ａｕ、Ａｇ等から選択される１種以上の金属から構成されてよい。また、Ａｌ－Ｎｄ、Ａｇ合金、酸化錫、酸化亜鉛、酸化インジウム、酸化インジウム錫（ＩＴＯ）、酸化亜鉛インジウム（ＩＺＯ）、Ｉｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）等の金属酸化物の導電性膜から構成されてよい。ゲート電極３は、これらの導電性膜の単層構造又は２層以上の積層構造から構成されてもよい。
ゲート電極３の上にはゲート絶縁層４が配置されている。ゲート絶縁層４は高い絶縁性を有する材料から構成されており、例えば、ＳｉＯ２、ＳｉＮｘ、ＳｉＯＮ、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｔａ２Ｏ５、Ｈｆ２等から選択される１つ以上の酸化物を含む絶縁膜であってよい。ゲート絶縁層４は、これらの導電性膜を単層構造又は２層以上の積層構造としたものであってよい。
ゲート絶縁層４の上には酸化物半導体層５が配置されている。本実施形態の酸化物半導体層５は、第１半導体層５ａと第２半導体層５ｂが基板２側から順に配置された多層構造を成している。第１半導体層５ａと第２半導体層５ｂはいずれも、Ｉｎを含む酸化物を主成分とする酸化物半導体層からなり、例えば、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ａｌ－Ｍｇ－Ｏ、Ｉｎ－Ａｌ－Ｚｎ－Ｏ又はＩｎ－Ｈｆ－Ｚｎ－Ｏ等から成ることが好ましい。第１半導体層５ａは非晶質（アモルファス）の酸化物半導体膜からなる層であり、第２半導体層５ｂは結晶質の酸化物半導体膜からなる層である。
第１半導体層５ａが非晶質の酸化物半導体膜であることは、第１半導体層５ａがＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）からなる酸化物半導体膜である場合、Ｃｕ光源（Ｃｕ－Ｋα線）を用いたθ‐２θ法によるＸＲＤ（Ｘ線回折）による測定において、２θ＝３１°近傍に急峻なピークが現れないことにより確認できる。
第２半導体層５ｂの結晶性が高いほど、界面における酸素欠陥を低減でき、薄膜トランジスタ１のゲート閾値電圧Ｖｔｈ（ドレイン電流Ｉｄ＝１ｎＡにおけるゲート電圧Ｖｇ）を大きくすることができる。そのため第２半導体層５ｂの結晶性は高い方が好ましい。第２半導体層５ｂの結晶性の高さは、第２半導体層５ｂがＩｎ－Ｇａ－Ｚｎ－Ｏ（ＩＧＺＯ）からなる酸化物半導体膜である場合、前記したＸＲＤ（Ｘ線回折）による測定において２θ＝３１°近傍で確認できるピークの半値全幅の大きさにより評価することができる。具体的には、当該ピークの半値全幅が小さいほど、第２半導体層５ｂの結晶性が高いと評価できる。
酸化物半導体層５の上には、ソース電極６およびドレイン電極７が配置されている。ソース電極６及びドレイン電極７は、半導体層５の表面を部分的に覆うように、互いに離間して形成されている。ソース電極６及びドレイン電極７はそれぞれ、電極として機能するように高い導電性を有する材料から構成されている。例えばゲート電極２と同様の材料により構成されてもよく、異なる材料により構成されてもよい。ソース電極６及びドレイン電極７は、金属や導電性酸化物の単層構造から構成されてもよく、２層以上の積層構造から構成されてもよい。
酸化物半導体５、ソース電極６およびドレイン電極７の上には、これらを保護するための保護層（パッシベーション層）８が配置されている。保護層８は、絶縁性の材料により構成されており、例えばフッ素含有シリコン窒化膜（ＳｉＮ：Ｆ）、フッ素含有シリコン酸化膜（ＳｉＯ：Ｆ）、シリコン窒化膜（ＳｉＮｘ）、シリコン酸化膜（ＳｉＯｘ）等により構成されてよい。
＜２．薄膜トランジスタの製造方法＞
次に、上述した構造の薄膜トランジスタ１の製造方法を、図２を参照して説明する。
本実施形態の薄膜トランジスタ１の製造方法は、ゲート電極形成工程、ゲート絶縁層形成工程、半導体層形成工程、ソース・ドレイン電極形成工程、保護層形成工程を含む。以下、各工程について説明する。
（１）ゲート電極形成工程
まず図２（ａ）に示すように、例えばＰＥＴ等の樹脂材料からなる基板２を準備し、基板２の表面にゲート電極３を形成する。ゲート電極３の形成方法は特に制限されず、例えば真空蒸着法、ＤＣスパッタリング法等の既知の方法により形成してよい。
（２）ゲート絶縁層形成工程
次に、図２（ｂ）に示すように、基板２及びゲート電極３の表面を覆うようにゲート絶縁層４を形成する。ゲート絶縁層４の形成方法は特に限定されず、既知の方法により形成してよい。
（３）半導体層形成工程
次に、図２（ｃ）に示すように、ゲート絶縁層４上にチャネル層である酸化物半導体層５を成膜する。この半導体層形成工程は、第１半導体層５ａを形成する第１成膜工程と、第２半導体層５ｂを形成する第２成膜工程とを含む。
（３－１）スパッタリング装置
この半導体層形成工程では、図３に示すような、誘導結合型のプラズマＰを用いてターゲットＴをスパッタリングするスパッタリング装置１００が用いられる。スパッタリング装置１００は、真空容器２０と、真空容器２０内において基板２を保持する基板保持部３０と、真空容器２０内において基板２と対向してターゲットＴを保持するターゲット保持部４０と、基板保持部３０に保持された基板２の表面に沿って配列され、プラズマＰを発生させる複数のアンテナ５０と、真空容器２０内に誘導結合型のプラズマＰを生成するための高周波を複数のアンテナ５０に印加する高周波電源６０（周波数１３．５６ＭＨｚ）と、ターゲットＴにターゲットバイアス電圧を印加するターゲットバイアス電源１１とを備える。このようなスパッタリング装置１００を使用することにより、プラズマＰを発生させるためにアンテナ５０に供給する高周波電圧と、ターゲットＴに印加するターゲットバイアス電圧とを独立して制御することができる。そのため、プラズマＰの生成とは独立して、バイアス電圧をプラズマＰ中のイオンをターゲットＴに引き込んでスパッタさせる程度の低電圧に設定することができ、スパッタリング時にターゲットＴに印加する負のバイアス電圧を－１ｋＶ以上（すなわち絶対値が１ｋＶ以下）の負電圧に設定することが可能になる。さらには、プラズマＰの生成とは独立して、ターゲットＴに印加するバイアス電圧の値をスパッタリング中に任意に変更することができる。スパッタリング装置１００のターゲット保持部４０にターゲットＴ（例えばＩＧＺＯ）を配置し、基板保持部３０に基板２を配置してスパッタリングが行われる。なおこのスパッタリング装置１００は、基板保持部３０又はターゲット保持部４０の上下方向に沿った高さ位置が可変であり、これによりターゲットＴと基板との間の距離をプラズマ処理中に変更することができる。
（３－２）第１成膜工程
上記したスパッタリング装置１００を用いて、まずゲート絶縁層４上に非晶質の第１半導体層５ａを形成する。具体的には、スパッタリング装置１００の真空容器２０を例えば３×１０－６Ｔｏｒｒ以下に真空排気した後、スパッタリングガスを５０ｓｃｃｍ以上２００ｓｃｃｍ以下の流量で導入しつつ、真空容器内２０の圧力を例えば０．５Ｐａ以上３．１Ｐａ以下となるように調整する。そして高周波電源６０から複数のアンテナ５０に高周波電力を供給し、誘導結合型のプラズマＰを生成及び維持する。ターゲットバイアス電源１１からターゲットＴに直流電圧パルスを印加して、ターゲットＴのスパッタリングを行う。第１半導体層５ａ中の酸素欠損を少なくする観点から、ターゲットＴに印加する電圧を－１ｋＶ以上の負電圧とすることが好ましく、－６００Ｖ以上の負電圧にすることがより好ましい。これにより、図２（ｃ）に示すように、ゲート絶縁層４上に第１半導体層５ａを形成する。なお、真空容器２０内の圧力、スパッタリングガスの流量、高周波電力密度等は適宜変更されてもよい。
（３－３）第２成膜工程
第１成膜工程の後、スパッタリング装置１００を用いてスパッタリングを行うことで、第１半導体層５ａ上に結晶質の第２半導体層５ｂを形成する。第２成膜工程における真空容器内の圧力、スパッタリングガスの流量、高周波電力密度、ターゲットＴに印加する負電圧値は等の条件は第１成膜工程と同様であってもよく、適宜変更されてもよい。
（３－４）基板－ターゲット間の距離
ここで、本実施形態の半導体層形成工程では、スパッタリング装置１００内における基板とターゲットＴとの間の距離（以下、成膜距離）を変更することにより酸化物半導体膜の結晶性を制御し、非晶質である第１半導体層５ａと、結晶質である第２半導体層５ｂとを作り分けるようにしている。具体的にこの半導体層形成工程では、第１成膜工程と第２成膜工程とで成膜距離を異ならせており、第２成膜工程における成膜距離（第２成膜距離という）が、第１成膜工程における成膜距離（第１成膜距離という）よりも短くなるようにしている。より詳細に説明すると、第１成膜工程において、真空容器２０内にプラズマＰを発生させ、第１成膜距離でスパッタリングを行うことでゲート絶縁層上に所定の膜厚の第１半導体層５ａを成膜する。そして、その後真空容器２０内に生じたプラズマＰを維持したまま、基板とターゲットＴとの間の距離を狭め、第２成膜距離でスパッタリングを行うことで第１半導体層５ａ上に第２半導体層５ｂを成膜する。なおこの成膜距離とは、スパッタリング装置１００の基板保持部３０における基板２の載置面と、これに対向するターゲットＴの表面との間の距離を意味する。
（３－５）スパッタリングガス中の酸素分圧
第１成膜工程及び第２成膜工程において、供給するスパッタリングガスは、アルゴンガス単体でもよく、アルゴンガスと酸素ガスの混合ガスであってもよい。半導体層５中の酸素欠損を低減して膜密度を向上する観点から、供給するスパッタリングガスはアルゴンガスと酸素ガスの混合ガスであることが好ましい。この場合、第２成膜工程においてより結晶性の高い第２半導体層５ｂを成膜する観点から、混合ガスにおける酸素ガスの分圧が２．５％以上であることが好ましく、５％以上であることがより好ましい。また第１成膜工程と第２成膜工程とで、混合ガス中の酸素ガスの分圧を変更してもよいし、同一であってもよい。
（４）ソース・ドレイン電極形成工程
次に、図２（ｅ）に示すように、酸化物半導体層５の上にソース電極６およびドレイン電極７を形成する。ソース電極６およびドレイン電極７の形成は、例えば、ＲＦマグネトロンスパッタリング等を用いた既知の方法により形成することができる。ソース電極６及びドレイン電極７は、半導体層５の表面上で互いに離間し、半導体層５の表面の一部を露出させるように形成される。
（５）保護層形成工程
その後、図２（ｆ）に示すように、形成された酸化物半導体層５、ソース電極６及びドレイン電極７の上面を覆うように、例えばプラズマＣＶＤ法を用いて保護膜８を形成する。
以上により、本実施形態の薄膜トランジスタ１を得ることができる。
＜３．本実施形態の効果＞
このように構成した本実施形態の薄膜トランジスタ１の製造方法であれば、半導体層形成工程において、スパッタリング中の酸素ガス分圧を変更することなく成膜距離を変更することにより結晶性を制御することができるので、非晶質の酸化物半導体膜と結晶質の酸化物半導体膜とをいずれも優れた膜密度で成膜することができる。これにより、ゲート絶縁層４や保護層８と、酸化物半導体層５との間の界面における欠損密度を低下させることができるため、高い信頼性を有する優れた薄膜トランジスタを製造することができる。
＜４．その他の変形実施形態＞
なお、本発明は前記実施形態に限られるものではない。
例えば、前記実施形態の薄膜トランジスタ１は、ゲート電極３、ゲート絶縁層４及び酸化物半導体層５が基板２側から順に積層されたボトムゲート型のものであったがこれに限らない。他の実施形態では、薄膜トランジスタ１は、図４に示すように、酸化物半導体層５、ゲート絶縁層４、及びゲート電極３が基板２側から順に積層されたトップゲート型のものであってもよい。
また前記実施形態の薄膜トランジスタ１は、酸化物半導体層５は、非晶質の第１半導体層５ａと、結晶質の第２半導体層５ｂを積層した２層構造であったが、これに限らない。他の実施形態では、酸化物半導体層５は例えば３層以上の構造を有してもよい。
また、前記実施形態の製造方法は、非晶質の第１半導体層５ａを成膜した後、結晶質の第２半導体層５ｂを成膜していたがこれに限らない。他の実施形態では、結晶質の第２半導体層５ｂを成膜した後、非晶質の第１半導体層５ａを成膜してもよい。
前記実施形態の製造方法では、第１成膜工程で真空容器２０内に生成したプラズマＰを維持したまま成膜距離を変更することにより第２成膜工程に移行したが、これに限らない。他の実施形態では、第１成膜工程と第２成膜工程との間で、プラズマＰの生成を停止するようにしてもよい。
その他、本発明は前記実施形態に限られず、その趣旨を逸脱しない範囲で種々の変形が可能であるのは言うまでもない。
以下、実施例を挙げて本発明をより具体的に説明する。本発明は以下の実施例によって制限を受けるものではなく、前記、後記の趣旨に適合し得る範囲で適当に変更を加えて実施することが勿論可能であり、それらはいずれも本発明の技術的範囲に包含される。
＜１．成膜距離と酸化物半導体膜の結晶性及び膜密度との関係＞
本発明の効果を示す実験例として、上記した本実施形態のスパッタリング装置１００を用いて、スパッタリング中の成膜距離と、形成される酸化物半導体膜の結晶性及び膜密度との関係性を評価した。
（サンプルの作製）
具体的には、スパッタリング装置１００の真空容器２０を４．０×１０－４Ｐａ以下に真空排気した後、スパッタリングガスとしてアルゴンと酸素の混合ガス（酸素分圧：５％）を５ｓｃｃｍの流量で供給して、真空容器内２０内の圧力を０．９Ｐａに調整した。そして複数のアンテナ５０に高周波電源６０から高周波電力を供給して誘導結合型のプラズマを生成し、これを維持した。ターゲットＴとしてＩＧＺＯ（１１１４）を使用し、ターゲットＴに直流電圧パルス（－４００Ｖ、７５ｋＨｚ、Ｄｕｔｙ９５．７％）を印加してスパッタリングを行い、ガラス基板（ＳｉＯ２）上に酸化物半導体膜（ＩＧＺＯ膜）を成膜した。ここでは、成膜距離を変えて（１２４ｍｍ、１５３ｍｍ、１８３ｍｍ）成膜を行うことで、成膜条件の異なる３つの酸化物半導体膜を成膜した。
（結晶性の評価）
そして、作製した３つのサンプルに対して、Ｃｕ光源（Ｃｕ－Ｋα線）を使用したブルカー・エイエックスエス社製のＸ線回折装置（型番：Ｄ８ ＤＩＳＣＯＶＥＲ）を用いてＸ線回折（ＸＲＤ）を行った。その結果を図５に示す。図５に示すスペクトルに現れている回折ピークは、ＩＧＺＯ膜中のＩｎに由来するものである。ここから分かるように、成膜距離が１８３ｍｍであるサンプルでは、２θ＝３１°近傍に回折ピークが現れず、２θ＝３３°近傍で回折ピークが現れており、非晶質のＩＧＺＯ膜（ａ－ＩＧＺＯ）が主に成膜されていることが分かった。一方で、成膜距離が比較的短いサンプル（１５３ｍｍ、１２４ｍｍ）では、２θ＝３３°近傍に回折ピークが現れず、２θ＝３１°近傍で急峻な回折ピークが現れており、結晶質のＩＧＺＯ膜（ｃ－ＩＧＺＯ）が主に成膜されていることが分かった。この結果から、基板とターゲットとの間の距離を変えてスパッタリングすることにより、酸化物半導体膜の結晶性を制御できることを確認できた。
成膜距離が最も遠いサンプルでは、他のサンプルに比べて、ターゲットから飛び出したスパッタ粒子が基板に到達するまでに互いに衝突する回数が増えてしまい、これにより結晶性が低下して非晶質のＩＧＺＯ膜が主に成膜されるものと考えられる。逆に、成膜距離が比較的短いサンプルでは、ターゲットから飛び出したスパッタ粒子が基板に到達するまでに互いに衝突する回数が減少し、これにより結晶質のＩＧＺＯ膜が主に成膜されるものと考えられる。
（膜密度の評価）
次に、作製した各サンプルの膜密度を測定した。膜密度の測定は、Ｘ線反射率法（ＸＲＲ法、測定機器：Ｂｒｕｋｅｒ社 Ｄ８ ＤＩＳＣＯＶＥＲ）により行った。その結果を図６に示す。図６には、成膜距離毎の膜密度と、前記したＸ線回折で得られるスペクトルに現れている回折ピーク（ＩＧＺＯ膜中のＩｎに由来する回折ピーク）の半値全幅とを示している。図６から分かるように、成膜距離を変更して成膜を行うことにより、膜密度を大きく低下させることなくＩＧＺＯ膜の結晶性を制御でき、結晶質のＩＧＺＯ膜と非晶質のＩＧＺＯ膜とを作り分けできることを確認できた。
＜２．酸素分圧と酸化物半導体膜の結晶性及び膜密度との関係＞
次に比較例として、上記した本実施形態のスパッタリング装置１００を用いて、スパッタリングガス中の酸素分圧と、形成される酸化物半導体膜の結晶性及び膜密度との関係性を評価した。
（サンプルの作製）
具体的には、スパッタリング装置１００の真空容器２０を４．０×１０－４Ｐａ以下に真空排気した後、スパッタリングガスとしてアルゴンと酸素の混合ガスを５ｓｃｃｍの流量で供給して、真空容器内２０内の圧力を０．９Ｐａに調整した。そして複数のアンテナ５０に高周波電源６０から高周波電力を供給して誘導結合型のプラズマを生成し、これを維持した。ターゲットＴとしてＩＧＺＯ（１１１４）を使用し、ターゲットＴに直流電圧パルス（－４００Ｖ、７５ｋＨｚ、Ｄｕｔｙ９５．７％）を印加してスパッタリングを行い、ガラス基板（ＳｉＯ２）上に酸化物半導体膜（ＩＧＺＯ膜）を成膜した。スパッタリングは、成膜距離を１２４ｍｍに固定して行った。ここでは、スパッタリングガス中の酸素分圧を変えて（０．５％、２．５％、５％）成膜を行うことで、成膜条件の異なる３つの酸化物半導体膜を成膜した。
（結晶性の評価）
そして、作製した３つのサンプルに対して、前記したＸ線回折装置を用いてＸ線回折（ＸＲＤ）を行った。その結果を図７に示す。ここから分かるように、酸素分圧が０．５％であるサンプルでは、２θ＝３１°近傍に回折ピークが現れず、２θ＝３３°近傍で回折ピークが現れており、非晶質のＩＧＺＯ膜（ａ－ＩＧＺＯ）が主に成膜されていることが分かった。一方、酸素分圧が比較的高いサンプル（５％）では、２θ＝３１°近傍で急峻な回折ピークが現れており、結晶質のＩＧＺＯ膜（ｃ－ＩＧＺＯ）が主に成膜されていることが分かった。酸素分圧が２．５％のサンプルでは、２θ＝３３°近傍と２θ＝３１°近傍で回折ピークが現れており、非晶質のＩＧＺＯ膜（ａ－ＩＧＺＯ）と結晶質のＩＧＺＯ膜（ｃ－ＩＧＺＯ）の両方が成膜されていることが分かった。この結果から、スパッタリングガス中の酸素分圧を変えることで、酸化物半導体膜の結晶性を制御できることを確認した。
（膜密度の評価）
次に、作製した各サンプルの膜密度を、前記したＸ線反射率法により測定した。その結果を図８に示す。図８には、酸素分圧毎の膜密度と、前記したＸ線回折で得られるスペクトルに現れている回折ピークの半値全幅とを示している。図８から分かるように、酸素分圧を変更して成膜を行うことにより、酸化物半導体膜の結晶性を制御し、結晶質のＩＧＺＯ膜と非晶質のＩＧＺＯ膜とを作り分けできるが、非晶質のＩＧＺＯ膜を成膜する場合に膜密度が大きく低下してしまうことを確認できた。
２ ・・・基板
５ ・・・酸化物半導体層
１００・・・スパッタリング装置
２０ ・・・真空容器
５０ ・・・アンテナ
Ｔ ・・・ターゲット
Ｐ ・・・プラズマ

Claims (10)

  1. プラズマを用いてターゲットをスパッタリングすることにより酸化物半導体膜を基板上に成膜する方法であって、
    前記基板と前記ターゲットとの間の距離を変更することにより前記酸化物半導体膜の結晶性を制御して、非晶質の前記酸化物半導体膜と、結晶質の前記酸化物半導体膜とを作り分ける、成膜方法。
  2. 前記基板と前記ターゲットとの間を所定の第１距離にしてスパッタリングを行うことで、非晶質の前記酸化物半導体膜を成膜する第１成膜工程と、
    前記基板と前記ターゲットとの間を前記第１距離よりも短い第２距離にしてスパッタリングを行うことで、結晶質の前記酸化物半導体膜を成膜する第２成膜工程と、を含む請求項１に記載の成膜方法。
  3. アルゴンガスと酸素ガスとの混合ガスをスパッタリングガスとして用いてスパッタリングを行う請求項１又は２に記載の成膜方法。
  4. 前記第１成膜工程と前記第２成膜工程において、前記スパッタリングガス中の酸素分圧が同一である請求項２を引用する請求項３に記載の成膜方法。
  5. 前記スパッタリングガス中の前記酸素ガスの分圧が２．５％以上である請求項４に記載の成膜方法。
  6. 前記プラズマを維持したまま前記基板と前記ターゲットとの間の距離を変更することで、前記酸化物半導体膜の結晶性を制御する請求項１～５のいずれか一項に記載の成膜方法。
  7. 前記酸化物半導体膜がＩｎ－Ｇａ－Ｚｎ－Ｏにより構成されている請求項１～６のいずれか一項に記載の成膜方法。
  8. 前記ターゲットに印加するターゲットバイアス電圧を－１．０ｋＶ以上の負電圧にしてスパッタリングを行う、請求項１～７のいずれか一項に記載の成膜方法。
  9. 前記ターゲットに印加するターゲットバイアス電圧と、プラズマを発生させるアンテナに供給する高周波電力とを独立に制御可能なスパッタリング装置を用いてスパッタリングを行う請求項１～８のいずれか一項に記載の成膜方法。
  10. ゲート電極と、ゲート絶縁層と、酸化物半導体層と、ソース電極及びドレイン電極とが基板上に積層された薄膜トランジスタの製造方法であって、
    請求項１～９のいずれか一項に記載の成膜方法により前記酸化物半導体層を形成する薄膜トランジスタの製造方法。
JP2020210353A 2020-12-18 2020-12-18 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法 Active JP7595246B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2020210353A JP7595246B2 (ja) 2020-12-18 2020-12-18 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
KR1020237009117A KR102774656B1 (ko) 2020-12-18 2021-11-22 산화물 반도체의 성막 방법 및 박막 트랜지스터의 제조 방법
CN202180064311.2A CN116250065A (zh) 2020-12-18 2021-11-22 氧化物半导体的成膜方法及薄膜晶体管的制造方法
PCT/JP2021/042789 WO2022130913A1 (ja) 2020-12-18 2021-11-22 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
TW110145517A TWI835033B (zh) 2020-12-18 2021-12-06 氧化物半導體的成膜方法及薄膜電晶體的製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2020210353A JP7595246B2 (ja) 2020-12-18 2020-12-18 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法

Publications (2)

Publication Number Publication Date
JP2022097013A JP2022097013A (ja) 2022-06-30
JP7595246B2 true JP7595246B2 (ja) 2024-12-06

Family

ID=82058781

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020210353A Active JP7595246B2 (ja) 2020-12-18 2020-12-18 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法

Country Status (5)

Country Link
JP (1) JP7595246B2 (ja)
KR (1) KR102774656B1 (ja)
CN (1) CN116250065A (ja)
TW (1) TWI835033B (ja)
WO (1) WO2022130913A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198705A (ja) 2007-02-09 2008-08-28 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2013021308A (ja) 2011-06-16 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2018170488A (ja) 2017-03-29 2018-11-01 富士フイルム株式会社 ＺｎＯ系圧電体膜、及び、圧電素子
JP2020092222A (ja) 2018-12-07 2020-06-11 日新電機株式会社 薄膜トランジスタ及びその製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5320984A (en) * 1990-12-21 1994-06-14 Semiconductor Energy Laboratory Co., Ltd. Method for forming a semiconductor film by sputter deposition in a hydrogen atmosphere
JP2010045263A (ja) * 2008-08-15 2010-02-25 Idemitsu Kosan Co Ltd 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
US20120298998A1 (en) * 2011-05-25 2012-11-29 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film, semiconductor device, and method for manufacturing semiconductor device
TW201426879A (zh) * 2012-12-25 2014-07-01 Hon Hai Prec Ind Co Ltd 氧化物半導體製造方法及薄膜電晶體製造方法
WO2016132240A1 (en) * 2015-02-20 2016-08-25 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of oxide film and sputtering apparatus
JP2021088727A (ja) 2018-03-20 2021-06-10 日新電機株式会社 成膜方法
JP6756875B1 (ja) * 2019-05-30 2020-09-16 株式会社神戸製鋼所 ディスプレイ用酸化物半導体薄膜、ディスプレイ用薄膜トランジスタ及びスパッタリングターゲット

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008198705A (ja) 2007-02-09 2008-08-28 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子の製造方法、及びｉｉｉ族窒化物半導体発光素子、並びにランプ
JP2013021308A (ja) 2011-06-16 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2018170488A (ja) 2017-03-29 2018-11-01 富士フイルム株式会社 ＺｎＯ系圧電体膜、及び、圧電素子
JP2020092222A (ja) 2018-12-07 2020-06-11 日新電機株式会社 薄膜トランジスタ及びその製造方法

Also Published As

Publication number Publication date
TWI835033B (zh) 2024-03-11
CN116250065A (zh) 2023-06-09
JP2022097013A (ja) 2022-06-30
KR102774656B1 (ko) 2025-03-05
TW202229584A (zh) 2022-08-01
KR20230051565A (ko) 2023-04-18
WO2022130913A1 (ja) 2022-06-23

Similar Documents

Publication Publication Date Title
CN104299915B (zh) 金属氧化物薄膜晶体管制备方法
WO2018225822A1 (ja) 薄膜トランジスタの製造方法
CN104882486B (zh) 高迁移率、高稳定性金属氧化物薄膜晶体管及其制备工艺
WO2019181095A1 (ja) 成膜方法、薄膜トランジスタの製造方法および薄膜トランジスタ
TWI779254B (zh) 薄膜電晶體的製造方法
JP7595246B2 (ja) 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
CN103903988B (zh) 氧化物半导体制造方法
JP2012216729A (ja) 薄膜トランジスタ構造および表示装置
JP2011142174A (ja) 成膜方法および半導体装置
TW201611266A (zh) 薄膜電晶體的氧化物半導體薄膜、薄膜電晶體以及濺鍍靶材
US20140179057A1 (en) Method for manufacturing oxide semiconductor layer and thin film transistor having oxide semiconductor layer
JP7317282B2 (ja) 薄膜トランジスタの製造方法
JP2007073614A (ja) 酸化物半導体を用いた薄膜トランジスタの製造方法
JP2021190590A (ja) 酸化物半導体の成膜方法及び薄膜トランジスタの製造方法
US9219254B2 (en) Method of forming nanocrystals and method of manufacturing an organic light-emitting display apparatus including a thin film having nanocrystals
TWI739491B (zh) 氧化物半導體的加工方法及薄膜電晶體的製造方法
KR102741383B1 (ko) 실리콘 산질화막의 성막 방법 및 박막 트랜지스터의 제조 방법
JP7247546B2 (ja) 薄膜トランジスタの製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20231128

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240829

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20241015

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20241024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20241106

R150 Certificate of patent or registration of utility model

Ref document number: 7595246

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150