JP7518594B2 - 積層セラミック電子部品、積層セラミック電子部品の製造方法及び回路基板 - Google Patents

Description

本発明は、積層セラミック電子部品及びその製造方法、並びに積層セラミック電子部品を備えた回路基板に関する。

積層セラミックコンデンサ等の積層セラミック電子部品は、積層された複数の内部電極を含むセラミック素体と、当該セラミック素体の端部を覆う一対の外部電極と、を備える。積層セラミック電子部品では、典型的には、外部電極がはんだ付け等によって回路基板のランドに接続される。

例えばリフロー法によって一対の外部電極を回路基板にはんだ付けする際、特許文献１の段落０００８及び図３に記載されているように、一対のはんだの表面張力により積層セラミックコンデンサが立ち上がる、いわゆるマンハッタン現象（ツームストーン現象）が生じることがあった。

上記現象を抑制する観点から、特許文献１に記載の積層コンデンサは、凹状面となる端面を有するセラミック焼結体（セラミック素体）と、平坦な外表面を有し当該端面を覆う外部電極と、を備えている。

特開２０００－４９０３２号公報

近年、電子機器の小型化に伴い、積層セラミック電子部品が軽量化し、マンハッタン現象（ツームストーン現象）もより生じやすい傾向にある。このため、特許文献１の構成では、十分にマンハッタン現象を抑制できないことがあった。また、マンハッタン現象の抑制のためにセラミック焼結体（セラミック素体）の凹状面を深くすると、端面の周縁が突出した形状となり、クラックなどの構造欠陥が生じることがあった。

以上のような事情に鑑み、本発明の目的は、セラミック素体の構造欠陥を抑制しつつ、マンハッタン現象を抑制することが可能な積層セラミック電子部品及びその製造方法、並びに積層セラミック電子部品を備えた回路基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を具備する。
上記セラミック素体は、第１軸方向に向いた第１端面及び第２端面と、上記第１軸に直交する第２軸方向に積層され上記第１端面又は上記第２端面から引き出された複数の内部電極と、を有する。
上記第１外部電極は、上記第１端面を覆うように配置される。
上記第２外部電極は、上記第２端面を覆うように配置される。
上記第１外部電極及び上記第２外部電極は、それぞれ、上記第１軸方向に向いた電極端面を有する。
上記電極端面は、
上記第２軸方向における周縁に位置し、上記第１軸及び上記第２軸に直交する第３軸の方向に沿って延びる帯状の一対の第１周縁領域と、
上記一対の第１周縁領域の間に前記第３軸の方向に沿って延び、上記第１周縁領域から陥凹した第１凹状領域と、を有する。
上記積層セラミック電子部品を上記第３軸の方向に２等分する断面において、上記一対の第１周縁領域各々と上記第１凹状領域との境界の間を結ぶ仮想的な線分の長さをａとし、上記線分から上記第１凹状領域に下ろした垂線のうち、上記第１軸方向に最も長い垂線の長さをｂとした場合に、ｂ／ａが０．００４以上０．０２５以下である。

この構成では、電極端面が上記ｂ／ａの条件を満たした第１凹状領域を有する。ｂ／ａが０．００４以上の条件を満たすことで、第１凹状領域が十分に陥凹し、はんだによって基板に実装される際に、はんだが当該第１凹状領域に滞留し易くなる。したがって、滞留した溶融はんだによって外部電極の基板からの浮きが抑制され、マンハッタン現象を抑制することができる。ｂ／ａが０．０２５以下の条件を満たすことで、第１凹状領域の形状を適度に緩やかな凹状とし、セラミック素体の第１端面及び第２端面の周縁が突出した形状となることを防止できる。したがって、セラミック素体におけるクラック等の構造欠陥を抑制することができる。以上より、この構成によれば、構造欠陥を抑制しつつ、マンハッタン現象を抑制することが可能な積層セラミック電子部品を得ることができる。

上記セラミック素体の上記第１端面及び上記第２端面は、それぞれ、
上記第２軸方向における周縁に位置する一対の第２周縁領域と、
上記一対の第２周縁領域の間に位置し上記一対の第２周縁領域から上記第１軸方向内方に陥凹した第２凹状領域と、を有し、
上記一対の第１周縁領域は、上記一対の第２周縁領域をそれぞれ覆い、
上記第１凹状領域は、上記第２凹状領域を覆ってもよい。
これにより、第１凹状領域において第１外部電極及び第２外部電極の厚みが薄くなることを防止でき、第１端面及び第２端面を第１外部電極及び第２外部電極によって確実に覆うことができる。さらに、ｂ／ａが０．０２５以下の条件を満たすことで、第２凹状領域と第２周縁領域との境界部の形状を緩やかにすることができ、当該境界部近傍におけるクラック等の構造欠陥を抑制することができる。

上記セラミック素体は、
上記複数の内部電極と、複数のセラミック層とが交互に積層された積層部と、
上記積層部の上記第２軸方向外側に配置された一対のカバー部と、を含む。
例えば、上記一対の第２周縁領域は、上記一対のカバー部の上記第１軸方向における表面に配置されてもよい。

例えば、上記セラミック素体は、上記第２軸方向における寸法が、上記第３軸方向における寸法よりも大きく構成されてもよい。
このようなセラミック素体では、実装時に特にバランスを崩しやすく、マンハッタン現象が起きやすい。このようなセラミック素体を備えた積層セラミックコンデンサの電極端面に上記第１凹状領域を設けることで、マンハッタン現象を効果的に抑制することができる。

本発明の他の形態に係る積層セラミック電子部品の製造方法は、第１軸方向に向いた第１端面及び第２端面と、上記第１軸に直交する第２軸方向に積層され上記第１端面又は上記第２端面から引き出された複数の内部電極と、を有するセラミック素体を作製する工程を含む。
上記第１端面を覆うように配置された第１外部電極と、上記第２端面を覆うように配置された第２外部電極と、が形成される。
上記第１外部電極及び上記第２外部電極は、それぞれ、上記第１軸方向に向いた電極端面を有する。
上記電極端面は、
上記第２軸方向における周縁に位置し、上記第１軸及び上記第２軸に直交する第３軸の方向に沿って延びる帯状の一対の第１周縁領域と、
上記一対の第１周縁領域の間に前記第３軸の方向に沿って延び、上記第１周縁領域から陥凹した第１凹状領域と、を有する。
上記積層セラミック電子部品を上記第３軸の方向に２等分する断面において、上記一対の第１周縁領域各々と上記第１凹状領域との境界の間を結ぶ仮想的な線分の長さをａとし、上記線分から上記第１凹状領域に下ろした垂線のうち、上記第１軸方向に最も長い垂線の長さをｂとした場合に、ｂ／ａが０．００４以上０．０２５以下である。

例えば、上記セラミック素体を作製する工程は、
未焼成の内部電極が形成され第１の密度を有する複数の第１セラミックシートと、上記第１の密度より大きい第２の密度を有する複数の第２セラミックシートと、を準備する工程と、
上記複数の第１セラミックシートを上記第２軸方向に積層した積層体の上記第２軸方向外側に、上記複数の第２セラミックシートを上記第２軸方向に積層する工程と、
上記複数の第１セラミックシート及び上記複数の第２セラミックシートの積層体を焼成する工程と、を含み、
上記第１の密度をｃ、上記第２の密度をｄとした場合に、
０．０５０≦（ｄ－ｃ）／ｄ≦０．１５０
を満たしていてもよい。

０．０５０≦（ｄ－ｃ）／ｄとすることにより、セラミック素体の焼成時において、第１の密度を有する第１セラミックシートを第２の密度を有する第２セラミックシートに対して大きく収縮させることができる。これにより、ｂ／ａが０．００４以上となるセラミック素体の第１凹状領域を形成することができる。したがって、上述のように、第１凹状領域によってマンハッタン現象を抑制することが可能となる。
（ｄ－ｃ）／ｄ≦０．１５０とすることにより、セラミック素体の焼成時において、第１セラミックシートの収縮量を適度に抑制することができる。これにより、ｂ／ａが０．０２５以下となる第１凹状領域を形成することができ、上述のように、セラミック素体のクラックを抑制することができる。さらに、（ｄ－ｃ）／ｄ≦０．１５０とすることにより、第１セラミックシートの積層体により形成された積層部と、第２セラミックシートの積層体により形成されたカバー部との境界近傍におけるデラミネーションを抑制することができる。したがって、セラミック素体の構造欠陥を効果的に抑制することができる。

本発明のさらに他の形態に係る回路基板は、実装基板と、積層セラミック電子部品と、第１はんだ及び第２はんだと、を具備する。
上記積層セラミック電子部品は、セラミック素体と、第１外部電極と、第２外部電極と、を有する。
上記セラミック素体は、第１軸方向に向いた第１端面及び第２端面と、上記第１軸に直交する第２軸方向に向いた第１主面及び第２主面と、上記第２軸方向に積層され上記第１端面又は上記第２端面から引き出された複数の内部電極と、を有する。
上記第１外部電極は、上記第１端面を覆うように配置される。
上記第２外部電極は、上記第２端面を覆うように配置される。
上記積層セラミック電子部品は、上記第1主面又は上記第２主面が上記実装基板と対向するように配置される。
上記第１はんだ及び上記第２はんだは、上記第１外部電極及び上記第２外部電極と上記実装基板とをそれぞれ接続する。
上記第１外部電極及び上記第２外部電極は、それぞれ、上記第１軸方向に向いた電極端面を有する。
上記電極端面は、
上記第２軸方向における周縁に位置し、上記第１軸及び上記第２軸に直交する第３軸の方向に沿って延びる帯状の一対の第１周縁領域と、
上記一対の第１周縁領域の間に前記第３軸の方向に沿って延び、上記第１周縁領域から陥凹した第１凹状領域と、を有する。
上記積層セラミック電子部品を上記第３軸の方向に２等分する断面において、上記一対の第１周縁領域各々と上記第１凹状領域との境界の間を結ぶ仮想的な線分の長さをａとし、上記線分から上記第１凹状領域に下ろした垂線のうち、上記第１軸方向に最も長い垂線の長さをｂとした場合に、ｂ／ａが０．００４以上０．０２５以下である。

以上のように、本発明によれば、セラミック素体の構造欠陥を抑制しつつ、マンハッタン現象を抑制することが可能な積層セラミック電子部品及びその製造方法、並びに積層セラミック電子部品を備えた回路基板を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサのＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサのＢ－Ｂ'線に沿った断面図である。 図２の一部を示す拡大図である。 上記積層セラミックコンデンサを備えた回路基板を示す断面図である。 上記実施形態の比較例に係る回路基板を示す断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す斜視図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、相互に直交するＸ軸、Ｙ軸、及びＺ軸が適宜示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサの全体構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４と、第２外部電極１５とを備える。外部電極１４，１５はそれぞれ、セラミック素体１１の表面に形成されている。

セラミック素体１１は、略直方体形状を有する。つまり、セラミック素体１１は、Ｘ軸方向を向いた第１端面１１ａ及び第２端面１１ｂと、Ｙ軸方向を向いた第１側面１１ｃ及び第２側面１１ｄと、Ｚ軸方向を向いた第１主面１１ｅ及び第２主面１１ｆと、を含む。端面１１ａ，１１ｂは、Ｙ軸方向及びＺ軸方向に沿って延びる。側面１１ｃ，１１ｄは、Ｚ軸方向及びＸ軸方向に沿って延びる。主面１１ｅ，１１ｆは、Ｘ軸方向及びＹ軸方向に沿って延びる。

セラミック素体１１の側面１１ｃ，１１ｄ、及び主面１１ｅ，１１ｆはいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。例えば、セラミック素体１１の各面を接続する稜部は、面取りされていてもよい。なお、端面１１ａ，１１ｂに関しては、後述するように、一部が凹状に形成される。

積層セラミックコンデンサ１０のサイズとしては、例えばＸ軸方向の寸法が０．２ｍｍ～２．０ｍｍ、Ｙ軸方向の寸法が０．２ｍｍ～２．０ｍｍである。積層セラミックコンデンサ１０は、Ｘ軸方向及びＹ軸方向のどちらに長手を有していてもよく、図１～３に示す例では、Ｘ軸方向に長手を有している。積層セラミックコンデンサ１０のＺ軸方向の寸法は、例えば３００μｍ以下であり、低背型に構成されている。なお、積層セラミックコンデンサ１０の各寸法は、各方向に沿って最も大きい部分の寸法とする。

セラミック素体１１は、積層部１６と、一対のカバー部１７と、を有する。積層部１６では、複数の内部電極１２，１３と、複数のセラミック層１８と、が交互に積層される。一対のカバー部１７は、積層部１６のＺ軸方向外側にそれぞれ配置される。カバー部１７は、セラミック素体１１の主面１１ｅ，１１ｆ近傍を保護し、内部電極１２，１３の絶縁性を確保する。

積層部１６は、複数の第１内部電極１２と、複数の第２内部電極１３と、を有し、例えば、第１内部電極１２、セラミック層１８、第２内部電極１３、及びセラミック層１８の順に積層される。第１内部電極１２は、第１端面１１ａに引き出され、第２端面１１ｂから離間している。第２内部電極１３は、第２端面１１ｂに引き出され、第１端面１１ａから離間している。なお、内部電極１２、１３の層数は、図示の例に限定されない。

内部電極１２，１３を形成する電気の良導体としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）などを主成分とする金属又は合金が挙げられる。なお、主成分とは、組成比で５０％以上を占める成分のことを言うものとする。

セラミック層１８は、誘電体セラミックスによって形成されている。セラミック層１８は、積層部１６における容量を大きくするために、高誘電率の誘電体セラミックスで形成される。上記高誘電率の誘電体セラミックスとして、チタン酸バリウム（ＢａＴｉＯ_３）系材料の多結晶体、つまりバリウム（Ｂａ）及びチタン（Ｔｉ）を含むペロブスカイト構造の多結晶体が用いられる。これにより、大容量の積層セラミックコンデンサ１０が得られる。

なお、セラミック層１８は、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系、チタン酸カルシウム（ＣａＴｉＯ_３）系、チタン酸マグネシウム（ＭｇＴｉＯ_３）系、ジルコン酸カルシウム（ＣａＺｒＯ_３）系、チタン酸ジルコン酸カルシウム（Ｃａ（Ｚｒ，Ｔｉ）Ｏ_３）系、ジルコン酸バリウム（ＢａＺｒＯ_３）系、酸化チタン（ＴｉＯ_２）系などで形成されてもよい。

積層部１６は、Ｙ軸方向周縁に位置し、内部電極１２，１３の形成されていないサイドマージン部１９を有する（図３参照）。サイドマージン部１９により、セラミック素体１１の側面１１ｃ，１１ｄ近傍を保護し、内部電極１２，１３の絶縁性を確保できる。

カバー部１７及びサイドマージン部１９は、誘電体セラミックスで形成されている。カバー部１７及びサイドマージン部１９を形成する材料は、絶縁性セラミックスであればよいが、セラミック層１８と同様の誘電体セラミックスを用いることにより、セラミック素体１１における内部応力が抑制される。

第１外部電極１４は、第１端面１１ａを覆うように配置される。図１及び図２に示す例では、第１外部電極１４は、第１端面１１ａを覆い、第１主面１１ｅ及び第２主面１１ｆと、第１側面１１ｃ及び第２側面１１ｄと、に延出する。第１外部電極１４は、第１端面１１ａに引き出された第１内部電極１２に接続される。

第２外部電極１５は、第２端面１１ｂを覆うように配置される。図１及び図２に示す例では、第２外部電極１５は、第２端面１１ｂを覆い、第１主面１１ｅ及び第２主面１１ｆと、第１側面１１ｃ及び第２側面１１ｄと、に延出する。第２外部電極１５は、第２端面１１ｂに引き出された第２内部電極１３に接続される。

［セラミック素体の詳細な構成］
図４は、図２の一部を示す拡大図である。本実施形態において、第１端面１１ａ及び第２端面１１ｂは、Ｘ軸方向に直交する面に関してほぼ面対称に構成されるため、図４では第１端面１１ａ側の図示を省略する。
例えば、第１端面１１ａ及び第２端面１１ｂは、それぞれ、一対の第２周縁領域２０と、第２凹状領域２１と、を有する。

一対の第２周縁領域２０は、第１端面１１ａ又は第２端面１１ｂのＺ軸方向における周縁に位置する。第２周縁領域２０は、Ｚ軸方向に幅を有し、本実施形態において、Ｙ軸方向に沿って延びる帯状に構成される「第２周縁領域２０のＺ軸方向における幅」とは、第１主面１１ｅ又は第２主面１１ｆから後述する境界Ｐ１，Ｐ２までのＺ軸方向における距離を意味する。当該幅は、例えば、４μｍ以上７０μｍ以下であり、好ましくは６μｍ以上５５μｍ以下であり、より好ましくは１１μｍ以上３５μｍ以下である。

第２凹状領域２１は、一対の第２周縁領域２０の間に位置し、一対の第２周縁領域２０からＸ軸方向内方に陥凹する。第２凹状領域２１と第２周縁領域２０との境界Ｐ１，Ｐ２は、積層セラミックコンデンサ１０におけるＺ－Ｘ平面と平行な断面において、第２周縁領域２０からＸ軸方向内方への陥凹が始まる点と定義される。境界Ｐ１，Ｐ２は、Ｙ軸方向に延びる。つまり、第２凹状領域２１は、Ｙ軸方向に延びる凹面で形成される。

第２凹状領域２１は、図４に示す例では、全体がＸ軸方向内方に陥凹する曲面で構成されるが、表面に微小な凹凸形状を有していてもよい。第２凹状領域２１において最もＸ軸方向内方に位置する部分は、第２凹状領域２１のＺ軸方向における中央部に位置していてもよいし、当該中央部からＺ軸方向に偏って位置していてもよい。

図２及び図４に示す例では、第２周縁領域２０はＸ軸方向に直交する略平坦な面を含むが、これに限定されない。例えば、第２周縁領域２０は、第１端面１１ａ又は第２端面１１ｂのＺ軸方向における周縁から、Ｘ軸方向外方に向かって突出する傾斜面を含んでいてもよい。この場合、当該傾斜面は、略平坦な面でもよいし、曲面でもよい。第２周縁領域２０がこのような傾斜面を含む場合、第２周縁領域２０と第２凹状領域２１との境界は、傾斜面の最もＸ軸方向外方に位置する頂部となる。

例えば、一対の第２周縁領域２０は、一対のカバー部１７のＸ軸方向における表面に配置される。第２周縁領域２０は、カバー部１７の当該表面の少なくとも一部に配置されていればよい。

本実施形態では、第１端面１１ａ及び第２端面１１ｂが上記構成を有することで、外部電極１４，１５にも凹状領域が形成される。

［外部電極の詳細な構成］
図２に示すように、第１外部電極１４は、Ｘ軸方向に向いた電極端面１４ａと、Ｚ軸方向に向いた第１電極主面１４ｅ及び第２電極主面１４ｆと、Ｙ軸方向に向いた第１電極側面及び第２電極側面（図示せず）と、を有する。同様に、第２外部電極１５は、Ｘ軸方向に向いた電極端面１５ａと、Ｚ軸方向に向いた第１電極主面１５ｅ及び第２電極主面１５ｆと、Ｙ軸方向に向いた第１電極側面及び第２電極側面（図示せず）と、を有する。

電極端面１４ａ，１５ａは、それぞれ、一対の第１周縁領域２２と、第１凹状領域２３と、を有する。本実施形態において、外部電極１４，１５は、Ｘ軸方向に直交する面に関してほぼ面対称に構成されるため、図４では第１外部電極１４の図示を省略する。

一対の第１周縁領域２２は、第１電極端面１４ａ又は第２電極端面１５ａのＺ軸方向における周縁に位置し、一対の第２周縁領域２０を覆う。第１周縁領域２２は、Ｚ軸方向に幅を有し、本実施形態において、Ｙ軸方向に沿って延びる帯状に構成される。「第１周縁領域２２のＺ軸方向における幅」とは、第１電極主面１４ｅ，１５ｅ又は第２電極主面１４ｆ，１５ｆから、後述する境界Ｐ３，Ｐ４までのＺ軸方向における距離を意味する。

第１凹状領域２３は、一対の第１周縁領域２２の間に位置し、第２凹状領域２１を覆う。第１凹状領域２３は、第２凹状領域２１を覆い第１周縁領域２２から陥凹する。第１凹状領域２３は、第２凹状領域２１に倣った形状で陥凹する。

第１凹状領域２３と第１周縁領域２２との境界Ｐ３，Ｐ４は、積層セラミックコンデンサ１０におけるＺ－Ｘ平面と平行な断面において、第１周縁領域２２からＸ軸方向内方への陥凹が始まる点と定義される。境界Ｐ３，Ｐ４は、Ｙ軸方向に延びる。つまり、第１凹状領域２３は、Ｙ軸方向に延びる凹面で形成される。

第１凹状領域２３は、図４に示す例では、全体がＸ軸方向内方に陥凹する曲面で構成されるが、表面に微小な凹凸形状を有していてもよい。

第１凹状領域２３における最もＸ軸方向内方に位置する部分は、第１凹状領域２３のＺ軸方向における中央部に位置していてもよいし、当該中央部からＺ軸方向に偏って位置していてもよい。

図４に示す例では、第１周縁領域２２は、Ｘ軸方向に直交する略平坦な面を含むが、第２周縁領域２０と同様に、これに限定されない。例えば、第１周縁領域２２は、第１電極端面１４ａ又は第２電極端面１５ａのＺ軸方向における周縁から、Ｘ軸方向外方に向かって突出する傾斜面を含んでいてもよい。この場合、当該傾斜面は、略平坦な面でもよいし、曲面でもよい。第１周縁領域２２が傾斜面を含む場合、境界Ｐ３，Ｐ４は、傾斜面の最もＸ軸方向外方に位置する頂部となる。

第１凹状領域２３は、詳細には、以下のような形状で陥凹する。積層セラミックコンデンサ１０をＹ軸方向に２等分する断面において、一対の第１周縁領域２２各々と第１凹状領域２３との境界Ｐ３，Ｐ４の間を結ぶ、仮想的な線分Ｒ１の長さをａとする。当該断面は、Ｚ－Ｘ平面に平行な断面である。線分Ｒ１から第１凹状領域２３に下ろした垂線のうち、Ｘ軸方向に最も長い垂線Ｒ２の長さをｂとする。この場合に、ｂ／ａが０．００４以上０．０２５以下となる。なお、図４等では、説明のため、第１凹状領域２３を実際よりも大きく窪んでいるように表現している。

第１凹状領域２３がこのように陥凹することで、詳細は後述するが、基板への実装時におけるマンハッタン現象を抑制できるとともに、セラミック素体１１の構造欠陥を抑制することができる。

［回路基板の構成］
図５は、本実施形態の回路基板１００を示す断面図である。
回路基板１００は、実装基板Ｓと、積層セラミックコンデンサ１０と、第１はんだＨ１１及び第２はんだＨ１２と、を備える。

実装基板Ｓは、積層セラミックコンデンサ１０を実装する実装面Ｓａを有し、図示しない回路を含む。実装面Ｓａは、第１外部電極１４と接続される第１ランドＬ１と、第２外部電極１５と接続される第２ランドＬ２と、を有する。

積層セラミックコンデンサ１０は、第１主面１１ｅ又は第２主面１１ｆが実装基板Ｓに対向するように配置され、図５に示す例では、第２主面１１ｆが実装基板Ｓに対向するように配置される。第２電極主面１４ｆは第１ランドＬ１と対向する。第２電極主面１５ｆは第２ランドＬ２と対向する。

第１はんだＨ１１は、第１外部電極１４と実装基板Ｓとを接続し、第１ランドＬ１上に形成される。第２はんだＨ１２は、第２外部電極１５と実装基板Ｓとを接続し、第２ランドＬ２上に形成される。はんだＨ１１，Ｈ１２は、一例として、ランドＬ１，Ｌ２から第１凹状領域２３まで形成される。

回路基板１００は、以下のように製造される。まず、実装基板ＳのランドＬ１，Ｌ２にはんだペーストが塗布され、当該はんだペースト上に、第２電極主面１４ｆ，１５ｆがそれぞれ配置される。これにより、外部電極１４，１５がはんだペーストに接した状態となる。

この状態でリフロー炉において加熱され、ランドＬ１，Ｌ２上のはんだペーストが加熱されて溶融する。はんだペーストの溶融に伴い、積層セラミックコンデンサ１０がランドＬ１，Ｌ２側に沈み込む。これにより、ランドＬ１，Ｌ２上の溶融はんだは、第２電極主面１４ｆ，１５ｆから電極端面１４ａ，１５ａに濡れ上がる。

溶融はんだは、第１凹状領域２３に到達し、第１凹状領域２３の窪みに流れ込む。溶融はんだは、第１凹状領域２３のＺ軸方向上方に位置する第１周縁領域２２までは濡れ上がりにくいため、当該窪みに滞留する。その後、当該溶融はんだが冷却されて固化することで、外部電極１４，１５と実装基板Ｓとを接続するはんだＨ１１，Ｈ１２が形成される。

［本実施形態の作用効果］
図６は、本実施形態の比較例に係る回路基板３００を示す断面図である。なお、以下の説明において、上述の回路基板１００と同様の構成については同一の符号を付して説明を省略する。

回路基板３００は、実装基板Ｓと、積層セラミックコンデンサ３０と、第１はんだＨ３１及び第２はんだＨ３２と、を備える。積層セラミックコンデンサ３０は、セラミック素体３１と、第１外部電極３４及び第２外部電極３５と、を備える。セラミック素体３１のＸ軸方向に向いた端面３１ａ，３１ｂは、いずれも、上記第２凹状領域を有しておらず、例えば略平坦に構成される。外部電極３４，３５のＸ軸方向に向いた電極端面３４ａ，３５ａは、いずれも、上記第１凹状領域を有しておらず、例えば略平坦に構成される。

はんだＨ３１，Ｈ３２は、上述のように、ランドＬ１，Ｌ２上に配置されたはんだペーストを溶融させることで形成される。

電極端面３４ａ，３５ａをＺ軸方向に濡れ上がる溶融はんだは、電極端面３４ａ，３５ａに表面張力を及ぼす。第１外部電極３４と第２外部電極３５とでこの表面張力の大きさが異なると、積層セラミックコンデンサ３０に、Ｙ軸まわりの回転モーメントが付加される。この結果、図６に示すように、積層セラミックコンデンサ３０の一方の外部電極３４側がＺ軸方向上方に立ち上がり、いわゆるマンハッタン現象が発生する。

さらに、積層セラミックコンデンサ３０が小型化した場合、積層セラミックコンデンサ３０の重量が軽くなり、溶融はんだによる表面張力のわずかなアンバランスによっても、マンハッタン現象が生じやすくなる。このため、ランドＬ１，Ｌ２上に配置されるはんだペーストの量及びランドＬ１，Ｌ２の面積のわずかな差異や、積層セラミックコンデンサ３０の実装基板Ｓ上の位置のわずかなずれによって、マンハッタン現象が生じ得る。したがって、これらを制御することによってマンハッタン現象を抑制することが困難になる。

特に、Ｚ軸方向における高さ寸法が小さい低背型の積層セラミックコンデンサ３０の場合、溶融はんだがＺ軸方向上方に濡れ上がりやすく、図６に示すように、実装基板Ｓと対向していない第１電極主面３４ｅ，３５ｅまで到達することがある。第１電極主面３４ｅ，３５ｅの一方に先に溶融はんだが到達した場合、溶融はんだの表面張力によるＹ軸まわりの回転モーメントが大きくなり、マンハッタン現象が一層発生しやすくなる。

そこで、本実施形態では、外部電極１４，１５の電極端面１４ａ，１５ａに、ｂ／ａが０．００４以上０．０２５以下となるように陥凹した第１凹状領域２３を設ける。

ｂ／ａが０．００４以上であることで、第１凹状領域２３を第１周縁領域２２から十分に陥凹させることができ、溶融はんだを外部電極１４，１５各々の第１凹状領域２３に滞留させることができる。これにより、当該滞留した溶融はんだが、外部電極１４，１５に対してＺ軸方向下方への力を及ぼし、外部電極１４，１５のＺ軸方向上方への浮きを抑制することができる。したがって、マンハッタン現象を効果的に抑制することができる。

ｂ／ａが０．０２５以下であることで、第１凹状領域２３の陥凹を適度に緩やかにすることができる。これにより、第２凹状領域２１の陥凹も同様に緩やかにすることができ、第２凹状領域２１と第２周縁領域２０との境界Ｐ１，Ｐ２近傍が、突出した形状となることを抑制することができる。したがって、実装時及び実装後の熱又は機械的な応力によって、境界Ｐ１，Ｐ２近傍にクラック等の構造欠陥が発生することを抑制できる。さらに、セラミック素体１１の構造欠陥に起因した耐湿性の低下等の信頼性の低下を抑制することができる。

さらに、第２周縁領域２０がＺ軸方向に幅を有し帯状に形成されることでも、第２凹状領域２１と第２周縁領域２０との境界Ｐ１，Ｐ２近傍が、鋭く突出した形状となることを抑制することができる。したがって、これによっても、境界Ｐ１，Ｐ２近傍のクラック等の構造欠陥を抑制することができる。

加えて、セラミック素体１１の端面１１ａ，１１ｂに第２凹状領域２１を設け、外部電極１４，１５の第１凹状領域２３がそれを覆うように構成されることで、外部電極１４，１５の厚みをほぼ均一に形成しつつ、所望の形状の第１凹状領域２３を形成することができる。これにより、外部電極１４，１５の一部が薄くなり、積層セラミックコンデンサ１０の耐環境性が低下することを抑制することができる。

このように、本実施形態によれば、セラミック素体１１の構造欠陥を抑制しつつ、マンハッタン現象を効果的に抑制することが可能となる。

［積層セラミックコンデンサの製造方法］
図７は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、積層セラミックコンデンサ１０の製造方法について、図７に沿って、図８を適宜参照しながら説明する。

（ステップＳ０１：セラミックシート準備）
図８を参照し、ステップＳ０１では、積層部１６を形成するための第１積層部用セラミックシート１０１及び第２積層部用セラミックシート１０２と、カバー部１７を形成するためのカバー部用セラミックシート１０３と、を準備する。本実施形態において、第１積層部用セラミックシート１０１及び第２積層部用セラミックシート１０２は、「第１セラミックシート」を構成する。カバー部用セラミックシート１０３は、「第２セラミックシート」を構成する。

セラミックシート１０１，１０２，１０３は、誘電体セラミックスを主成分とする未焼成の誘電体グリーンシートとして構成される。セラミックシート１０１，１０２，１０３は、いずれも、主成分となるセラミック材料と、有機バインダと、溶剤と、を含む。

セラミックシート１０１，１０２，１０３は、例えば、ロールコーターやドクターブレードなどを用いてシート状に成形される。積層部用セラミックシート１０１，１０２の厚さは、焼成後の積層部１６におけるセラミック層１８の厚さに応じて調整される。カバー部用セラミックシート１０３の厚さは適宜調整可能である。

本実施形態において、第１積層部用セラミックシート１０１及び第２積層部用セラミックシート１０２は、第１の密度ｃを有する。カバー部用セラミックシート１０３は、第１の密度ｃより大きい第２の密度ｄを有する。第１の密度ｃ及び第２の密度ｄは、以下の式（１）を満たす。
０．０５０≦（ｄ－ｃ）／ｄ≦０．１５０ …（１）
これにより、後述するように、第２凹状領域２１を形成できるとともに、焼成後におけるセラミック素体１１の構造欠陥を抑制することができる。

第１積層部用セラミックシート１０１には第１内部電極１２に対応する未焼成の第１内部電極１１２が形成され、第２積層部用セラミックシート１０２には第２内部電極１３に対応する未焼成の第２内部電極１１３が形成されている。カバー部用セラミックシート１０３には内部電極が形成されていない。

（ステップＳ０２：積層）
ステップＳ０２では、セラミックシート１０１，１０２，１０３を図８に示すように積層し、未焼成のセラミック素体１１１を作製する。具体的には、第１積層部用セラミックシート１０１及び第２積層部用セラミックシート１０２を交互に積層した積層体のＺ軸方向外側に、カバー部用セラミックシート１０３をＺ軸方向に積層する。セラミックシート１０１，１０２，１０３の枚数は、図８に示す例に限定されない。

なお、以上では１つのセラミック素体１１に相当する未焼成のセラミック素体１１１について説明したが、実際には、個片化されていない大判のシートとして構成された積層シートが形成され、セラミック素体１１１ごとに個片化される。未焼成のセラミック素体１１１は、セラミックシート１０１，１０２，１０３を圧着することにより一体化される。

（ステップＳ０３：焼成）
ステップＳ０３では、未焼成のセラミック素体１１１を焼結させる。これにより、図１～３に示すセラミック素体１１が作製される。焼成温度は、セラミック素体１１１の焼結温度に基づいて決定可能である。例えば、誘電体セラミックスとしてチタン酸バリウム系材料を用いる場合には、焼成温度を１０００～１３００℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

ここで、本実施形態では、カバー部用セラミックシート１０３の第２の密度ｄが、積層部用セラミックシート１０１，１０２の第１の密度ｃよりも大きく、上記（１）式を満たす。これにより、焼成時に、積層部用セラミックシート１０１，１０２の収縮量が、カバー部用セラミックシート１０３の収縮量よりも大きくなる。したがって、積層部１６に相当する、積層部用セラミックシート１０１，１０２の積層された領域の表面が、カバー部１７に相当する、カバー部用セラミックシート１０３の積層された領域の表面から陥凹する。このように、端面１１ａ，１１ｂ各々に、一対の第２周縁領域２０と、第２凹状領域２１とが形成される。

（ステップＳ０４：外部電極形成）
ステップＳ０４では、ステップＳ０３で得られたセラミック素体１１のＸ軸方向両端部に外部電極１４，１５を形成する。一例として、まず、導電性ペーストをセラミック素体１１のＸ軸方向両端部に塗布し、この導電性ペーストを焼き付けて下地膜を形成する。次に、下地膜が形成されたセラミック素体１１をメッキ液に浸漬させて電解メッキを行うことで、１又は複数のメッキ膜を形成する。
これにより、図１～３に示すような積層セラミックコンデンサ１０が形成される。

本実施形態では、端面１１ａ，１１ｂに第２周縁領域２０及び第２凹状領域２１が形成されている。このため、端面１１ａ，１１ｂを覆うように外部電極１４，１５を形成することで、ｂ／ａが０．００４以上０．０２５以下の条件を満たす第１凹状領域２３を形成することができる。

［実施例］
本実施形態の実施例として、上述の製造方法に従って積層セラミックコンデンサ１０のサンプル（実施例１～５及び比較例１～４）を作製した。これらのサンプルのＸ軸方向における寸法は１．０ｍｍ、Ｙ軸方向における寸法は０．５ｍｍ、Ｚ軸方向における寸法は０．２２ｍｍであった。

各サンプルの作製に用いた、未焼成の積層部用セラミックシートの密度である第１の密度ｃと、未焼成のカバー部用セラミックシートの密度である第２の密度ｄと、を測定し、（ｄ－ｃ）／ｄを算出した。算出された（ｄ－ｃ）／ｄの値を、表１に示す。第１の密度ｃ及び第２の密度ｄは、グリーンシート形成時の加湿条件によって調整した。

実施例１～５及び比較例１～４各々の４００個のサンプルについて、Ｙ軸方向に２等分する断面（Ｚ－Ｘ平面に平行な断面）を露出させるように研磨して、当該断面を観察した。これにより、積層部とカバー部との境界近傍にデラミネーションが発生しているか否か評価した。

表１に示すように、（ｄ－ｃ）／ｄが０．１５０よりも大きい比較例２～４では、４００個のサンプルのうち、デラミネーションの発生していたサンプルが７～３０個存在した。（ｄ－ｃ）／ｄが０．１５０よりも大きいことで、積層部用セラミックシートとカバー部用セラミックシートとの焼成時の収縮量の差異が大きくなり、積層部とカバー部との境界近傍に大きな応力が発生し、デラミネーションが発生すると考えられる。

一方、（ｄ－ｃ）／ｄが０．１５０以下の実施例１～５及び比較例１では、デラミネーションの発生率がいずれも０であった。この結果から、（ｄ－ｃ）／ｄを０．１５０以下とすることで、積層部用セラミックシートとカバー部用セラミックシートとの焼成時の収縮量の差異に起因するデラミネーションを抑制できることが確認された。

続いて、実施例１～５及び比較例１～４のサンプルの上記断面を観察することで、第１周縁領域各々と第１凹状領域との境界の間を結ぶ仮想的な線分の長さａと、当該線分から第１凹状領域に下した垂線のうち、Ｘ軸方向に最も長い垂線の長さｂと、を測定した。この測定結果を、表２に示す。なお、表２に示す値は、各実施例及び各比較例の４００個のサンプルの平均値を示す。

表２に示すように、実施例１～５のサンプルでは、ｂ／ａの値が、いずれも０．００４以上０．０２５以下であった。一方で、比較例１のサンプルでは、ｂ／ａの値が０．００３であった。また、比較例２～４のサンプルでは、ｂ／ａの値が０．０３１～０．０３５であり、いずれも０．０２５より大きかった。

続いて、実施例１～５及び比較例１～４各々の４００個のサンプルを、実装基板にはんだ付けし、マンハッタン現象が発生するか否か評価した。結果を、表２に示す。

表２に示すように、ｂ／ａの値が０．００３である比較例１では、３個のサンプルでマンハッタン現象が発生した。実際にこれらのサンプルを観察すると、一方のはんだが、第１電極主面上まで濡れ上がっていた。これらのサンプルは、第１はんだ及び第２はんだの表面張力のアンバランスによって、積層セラミックコンデンサにＹ軸まわりのモーメントが発生し、マンハッタン現象が発生したものと考えられる。

一方、ｂ／ａの値が０．００４以上である実施例１～５及び比較例２～４では、マンハッタン現象の発生数がいずれも０であり、マンハッタン現象を確実に抑えられることが確認された。

実際に、実装基板にはんだ付けされた実施例１～５及び比較例２～４のサンプルを観察すると、２つの外部電極の第１凹状領域各々にはんだが十分滞留している態様が観察された。ｂ／ａの値を０．００４以上とすることで、第１凹状領域が第１周縁領域から十分に陥凹した形状となり、第１凹状領域にはんだが滞留しやすくなり、マンハッタン現象が抑えられるものと考えられる。

さらに、はんだ付けされた実施例１～５及び比較例１～４各々の４００個のサンプルをＹ軸方向に２等分する断面（Ｚ－Ｘ平面に平行な断面）を露出させるように研磨して、当該断面を観察した。これにより、セラミック素体にクラックが発生しているか否か評価した。結果を、表２に示す。

表２に示すように、ｂ／ａの値が０．０２５よりも大きい比較例２～４では、セラミック素体の第２周縁領域と第２凹状領域との境界近傍に、クラックが発生しているサンプルが存在した。これは、突出している第２周縁領域と第２凹状領域との境界近傍が、実装時の熱又は機械的な応力によって損傷したものと考えられる。

セラミック素体の構造欠陥を別の観点から評価するため、実施例１～５及び比較例１～４各々のサンプルを実装基板に実装した状態で、耐湿性を評価する耐湿試験を行った。耐湿試験では、実施例１～５及び比較例１～４各々のサンプル４００個を温度４５度、湿度９５％で、１０Ｖの定格電圧を印加した状態で１０００時間保持した。耐湿試験では、電気抵抗値が１０ＭΩ未満のサンプルを耐湿不良と判断し、耐湿不良のサンプルが０個であった場合に「ＯＫ」、１個以上であった場合に「ＮＧ」と評価した。結果を、表２に示す。

表２に示すように、ｂ／ａの値が０．０２５以下の実施例１～５及び比較例１では、いずれも耐湿試験の結果が「ＯＫ」であったが、ｂ／ａの値が０．０２５よりも大きい比較例２～４では、耐湿試験の結果が「ＮＧ」であった。この結果から、ｂ／ａの値が０．０２５よりも大きい比較例２～４のサンプルでは、上述のようにクラックやデラミネーション等の構造欠陥が発生しやすく、それによって耐湿性も低下しやすいことが確認された。

以上のように、積層セラミックコンデンサにおけるｂ／ａの値を０．００４以上０．０２５以下とすることで、マンハッタン現象を効果的に抑制できるとともに、セラミック素体の構造欠陥を抑制できることが確認された。このように、本実施形態によれば、実装不良を確実に抑制しつつ、信頼性の高い積層セラミックコンデンサを得ることができる。

さらに、表１及び表２を参照し、セラミックシートについての（ｄ－ｃ）／ｄを０．０５０以上とすることで、積層セラミックコンデンサについてのｂ／ａを０．００４以上にすることができる。これにより、上述のように、実装時におけるマンハッタン現象を確実に抑制することができる。また、セラミックシートについての（ｄ－ｃ）／ｄを０．１５０以下とすることで、積層セラミックコンデンサについてのｂ／ａを０．０２５以下にすることができる。これにより、セラミック素体の構造欠陥を抑制できるとともに、信頼性の高い構成を得ることができる。

以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

上述の実施形態では、積層セラミックコンデンサの製造方法として、セラミックシートの密度を調整する方法について説明したが、上述の積層セラミックコンデンサの構成が得られれば、この製造方法に限定されない。

セラミック素体は、Ｚ軸方向の高さ寸法が、Ｙ軸方向の幅寸法よりも大きく構成されてもよい。このようなセラミック素体では、実装時に特にバランスを崩しやすく、マンハッタン現象等の実装不良が起きやすい。このようなセラミック素体を備えた積層セラミックコンデンサの電極端面に上記第１凹状領域を設けることで、マンハッタン現象を効果的に抑制することができる。なお、セラミック素体のＺ軸方向の高さ寸法は、セラミック素体においてＺ軸方向に最大となる部分の寸法を意味する。セラミック素体のＹ軸方向の幅寸法は、セラミック素体においてＹ軸方向に最大となる部分の寸法を意味する。

また、端面１１ａ，１１ｂは、第２凹状領域２１を有さない、例えば略平坦な構成でもよい。

上記実施形態では積層セラミック電子部品の一例として積層セラミックコンデンサについて説明したが、本発明は一対の外部電極を有する積層セラミック電子部品全般に適用可能である。このような積層セラミック電子部品としては、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２，１３…内部電極
１４…第１外部電極
１５…第２外部電極
１４ａ，１５ａ…電極端面
１４ｅ，１５ｅ…第１電極主面
１４ｆ，１５ｆ…第２電極主面
２０…第２周縁領域
２１…第２凹状領域
２２…第１周縁領域
２３…第１凹状領域
１００…回路基板
Ｓ…実装基板
Ｈ１１…第１はんだ
Ｈ１２…第２はんだ

Claims (12)

1. 第１軸方向に向いた第１端面及び第２端面と、前記第１軸に直交する第２軸方向に積層され前記第１端面又は前記第２端面から引き出された複数の内部電極と、を有するセラミック素体と、
   前記第１端面を覆うように配置された第１外部電極と、
   前記第２端面を覆うように配置された第２外部電極と、
   を具備する積層セラミック電子部品であって、
   前記第１外部電極及び前記第２外部電極は、それぞれ、前記第１軸方向に向いた電極端面を有し、
   前記電極端面は、
   前記第２軸方向における周縁に位置し、前記第１軸及び前記第２軸に直交する第３軸の方向に沿って延びる帯状の一対の第１周縁領域と、
   前記一対の第１周縁領域の間に前記第３軸の方向に沿って延び、前記一対の第１周縁領域から陥凹した第１凹状領域と、を有し、
   前記積層セラミック電子部品を前記第３軸の方向に２等分する断面において、前記一対の第１周縁領域各々と前記第１凹状領域との境界の間を結ぶ仮想的な線分の長さをａとし、前記線分から前記第１凹状領域に下ろした垂線のうち、前記第１軸方向に最も長い垂線の長さをｂとした場合に、ｂ／ａが０．００４以上０．０２５以下である
   積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記セラミック素体の前記第１端面及び前記第２端面は、それぞれ、
   前記第２軸方向における周縁に位置する一対の第２周縁領域と、
   前記一対の第２周縁領域の間に位置し前記一対の第２周縁領域から前記第１軸方向内方に陥凹した第２凹状領域と、を有し、
   前記一対の第１周縁領域は、前記一対の第２周縁領域をそれぞれ覆い、
   前記第１凹状領域は、前記第２凹状領域を覆う
   積層セラミック電子部品。
3. 請求項２に記載の積層セラミック電子部品であって、
   前記セラミック素体は、
   前記複数の内部電極と、複数のセラミック層とが交互に積層された積層部と、
   前記積層部の前記第２軸方向外側に配置された一対のカバー部と、を含み、
   前記一対の第２周縁領域は、前記一対のカバー部の前記第１軸方向における表面に配置される
   積層セラミック電子部品。
4. 請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
   前記セラミック素体は、前記第２軸方向における寸法が、前記第３軸方向における寸法よりも大きく構成される
   積層セラミック電子部品。
5. 請求項１から４のいずれか一項に記載の積層セラミック電子部品であって、
   前記第１軸方向及び前記第３軸方向における寸法が、０．２ｍｍ以上２．０ｍｍ以下である
   積層セラミック電子部品。
6. 請求項１から５のいずれか一項に記載の積層セラミック電子部品であって、
   前記第２軸方向における寸法が、３００μｍ以下である
   積層セラミック電子部品。
7. 請求項２又は３に記載の積層セラミック電子部品であって、
   前記一対の第２周縁領域の前記第２軸方向における幅は、４μｍ以上７０μｍ以下である
   積層セラミック電子部品。
8. 請求項７に記載の積層セラミック電子部品であって、
   前記一対の第２周縁領域の前記第２軸方向における幅は、６μｍ以上５５μｍ以下である
   積層セラミック電子部品。
9. 請求項８に記載の積層セラミック電子部品であって、
   前記一対の第２周縁領域の前記第２軸方向における幅は、１１μｍ以上３５μｍ以下である
   積層セラミック電子部品。
10. 第１軸方向に向いた第１端面及び第２端面と、前記第１軸に直交する第２軸方向に積層され前記第１端面又は前記第２端面から引き出された複数の内部電極と、を有するセラミック素体を作製し、
    前記第１端面を覆うように配置された第１外部電極と、前記第２端面を覆うように配置された第２外部電極と、を形成する
    積層セラミック電子部品の製造方法であって、
    前記第１外部電極及び前記第２外部電極は、それぞれ、前記第１軸方向に向いた電極端面を有し、
    前記電極端面は、
    前記第２軸方向における周縁に位置し、前記第１軸及び前記第２軸に直交する第３軸の方向に沿って延びる帯状の一対の第１周縁領域と、
    前記一対の第１周縁領域の間に前記第３軸の方向に沿って延び、前記一対の第１周縁領域から陥凹した第１凹状領域と、を有し、
    前記積層セラミック電子部品を前記第３軸の方向に２等分する断面において、前記一対の第１周縁領域各々と前記第１凹状領域との境界の間を結ぶ仮想的な線分の長さをａとし、前記線分から前記第１凹状領域に下ろした垂線のうち、前記第１軸方向に最も長い垂線の長さをｂとした場合に、ｂ／ａが０．００４以上０．０２５以下である
    積層セラミック電子部品の製造方法。
11. 請求項１０に記載の積層セラミック電子部品の製造方法であって、
    前記セラミック素体を作製する工程は、
    未焼成の内部電極が形成され第１の密度を有する複数の第１セラミックシートと、前記第１の密度より大きい第２の密度を有する複数の第２セラミックシートと、を準備する工程と、
    前記複数の第１セラミックシートを前記第２軸方向に積層した積層体の前記第２軸方向外側に、前記複数の第２セラミックシートを前記第２軸方向に積層する工程と、
    前記複数の第１セラミックシート及び前記複数の第２セラミックシートの積層体を焼成する工程と、を含み、
    前記第１の密度をｃ、前記第２の密度をｄとした場合に、
    ０．０５０≦（ｄ－ｃ）／ｄ≦０．１５０
    を満たす
    積層セラミック電子部品の製造方法。
12. 実装基板と、
    第１軸方向に向いた第１端面及び第２端面と、前記第１軸に直交する第２軸方向に向いた第１主面及び第２主面と、前記第２軸方向に積層され前記第１端面又は前記第２端面から引き出された複数の内部電極と、を有するセラミック素体と、
    前記第１端面を覆うように配置された第１外部電極と、
    前記第２端面を覆うように配置された第２外部電極と、
    を有し、前記第１主面又は前記第２主面が前記実装基板と対向するように配置された積層セラミック電子部品と、
    前記第１外部電極と前記実装基板とをそれぞれ接続する第１はんだと、
    前記第２外部電極と前記実装基板とを接続する第２はんだと、
    を具備し、
    前記第１外部電極及び前記第２外部電極は、それぞれ、前記第１軸方向に向いた電極端面を有し、
    前記電極端面は、
    前記第２軸方向における周縁に位置し、前記第１軸及び前記第２軸に直交する第３軸の方向に沿って延びる帯状の一対の第１周縁領域と、
    前記一対の第１周縁領域の間に前記第３軸の方向に沿って延び、前記一対の第１周縁領域から陥凹した第１凹状領域と、を有し、
    前記積層セラミック電子部品を前記第３軸の方向に２等分する断面において、前記一対の第１周縁領域各々と前記第１凹状領域との境界の間を結ぶ仮想的な線分の長さをａとし、前記線分から前記第１凹状領域に下ろした垂線のうち、前記第１軸方向に最も長い垂線の長さをｂとした場合に、ｂ／ａが０．００４以上０．０２５以下である
    回路基板。
    

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