JP7313559B2 - 半導体素子および半導体素子の製造方法 - Google Patents
半導体素子および半導体素子の製造方法 Download PDFInfo
- Publication number
- JP7313559B2 JP7313559B2 JP2022528760A JP2022528760A JP7313559B2 JP 7313559 B2 JP7313559 B2 JP 7313559B2 JP 2022528760 A JP2022528760 A JP 2022528760A JP 2022528760 A JP2022528760 A JP 2022528760A JP 7313559 B2 JP7313559 B2 JP 7313559B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- bonding
- bonding electrode
- manufacturing
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 96
- 238000000034 method Methods 0.000 title claims description 50
- 238000004519 manufacturing process Methods 0.000 title claims description 26
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 66
- 229910052759 nickel Inorganic materials 0.000 claims description 33
- 229910000838 Al alloy Inorganic materials 0.000 claims description 28
- 229910052782 aluminium Inorganic materials 0.000 claims description 19
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 19
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 17
- 229910052737 gold Inorganic materials 0.000 claims description 17
- 239000010931 gold Substances 0.000 claims description 17
- 238000005304 joining Methods 0.000 claims description 10
- 238000003487 electrochemical reaction Methods 0.000 claims description 3
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 3
- 239000002244 precipitate Substances 0.000 claims 1
- 238000007747 plating Methods 0.000 description 38
- 239000010410 layer Substances 0.000 description 34
- 238000007772 electroless plating Methods 0.000 description 25
- 230000008569 process Effects 0.000 description 21
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910052710 silicon Inorganic materials 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 230000015572 biosynthetic process Effects 0.000 description 19
- NWONKYPBYAMBJT-UHFFFAOYSA-L zinc sulfate Chemical compound [Zn+2].[O-]S([O-])(=O)=O NWONKYPBYAMBJT-UHFFFAOYSA-L 0.000 description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 16
- 229910052802 copper Inorganic materials 0.000 description 16
- 239000010949 copper Substances 0.000 description 16
- 230000001681 protective effect Effects 0.000 description 15
- 230000000694 effects Effects 0.000 description 14
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 12
- 229910052725 zinc Inorganic materials 0.000 description 12
- 239000011701 zinc Substances 0.000 description 12
- 230000001965 increasing effect Effects 0.000 description 10
- 230000007774 longterm Effects 0.000 description 8
- 230000000873 masking effect Effects 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 7
- 238000005554 pickling Methods 0.000 description 6
- 238000004220 aggregation Methods 0.000 description 5
- 230000002776 aggregation Effects 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 239000007788 liquid Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 238000005476 soldering Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 3
- 239000003638 chemical reducing agent Substances 0.000 description 3
- 238000005238 degreasing Methods 0.000 description 3
- 238000004090 dissolution Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000009257 reactivity Effects 0.000 description 3
- 238000006467 substitution reaction Methods 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 239000000654 additive Substances 0.000 description 2
- 230000000996 additive effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000011109 contamination Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000001678 irradiating effect Effects 0.000 description 2
- 230000033116 oxidation-reduction process Effects 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- GRYLNZFGIOXLOG-UHFFFAOYSA-N Nitric acid Chemical compound O[N+]([O-])=O GRYLNZFGIOXLOG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- PTFCDOFLOPIGGS-UHFFFAOYSA-N Zinc dication Chemical compound [Zn+2] PTFCDOFLOPIGGS-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 238000004873 anchoring Methods 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- QDWJUBJKEHXSMT-UHFFFAOYSA-N boranylidynenickel Chemical compound [Ni]#B QDWJUBJKEHXSMT-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000008139 complexing agent Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 239000011777 magnesium Substances 0.000 description 1
- WPBNNNQJVZRUHP-UHFFFAOYSA-L manganese(2+);methyl n-[[2-(methoxycarbonylcarbamothioylamino)phenyl]carbamothioyl]carbamate;n-[2-(sulfidocarbothioylamino)ethyl]carbamodithioate Chemical compound [Mn+2].[S-]C(=S)NCCNC([S-])=S.COC(=O)NC(=S)NC1=CC=CC=C1NC(=S)NC(=O)OC WPBNNNQJVZRUHP-UHFFFAOYSA-L 0.000 description 1
- 229910017604 nitric acid Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 235000014593 oils and fats Nutrition 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 description 1
- ACVYVLVWPXVTIT-UHFFFAOYSA-N phosphinic acid Chemical compound O[PH2]=O ACVYVLVWPXVTIT-UHFFFAOYSA-N 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Description
本開示は、半導体素子および半導体素子の製造方法に関する。
表裏導通型の半導体素子（特に、ＩＧＢＴやダイオードといった電力変換用のパワー素子）を半導体基板に実装する場合、半導体素子の裏側は半導体基板とはんだ付けによって接合され、半導体素子の表側では、アルミニウム合金等からなる電極（表電極）がアルミニウム等のワイヤボンディングによって配線回路等に接合されていた。
しかし、現在では、製造時間の短縮と材料費削減のため、アルミニウム合金や銅等からなる電極を半導体素子の表側に直接はんだ付けする実装方法、または、銅のワイヤボンド法が採用されている。はんだ接合時の応力緩和および電極消耗を防ぐため半導体素子の表面のアルミニウム合金等の電極（表電極）上に、ニッケル、金、銅等の接合用電極層を１μｍ程度より厚く形成できることが要望されている。
しかし、蒸着やスパッタといった真空成膜法で半導体素子の表側に接合用電極層を形成する場合、アルミニウム合金等の電極上にだけパターニング成膜することは難しい。また真空成膜法による膜の厚みは通常１．０μｍ程度以下であり、接合用電極層の厚みの増大を図ろうとすると、めっき法よりも桁違いに成膜に時間がかかるため、製造コストが嵩んでしまう。そのため、アルミニウム合金等からなる電極上に選択的に接合用電極層を形成でき、低コストかつ高速で１μｍ程度より厚い接合用電極層を形成できる無電解めっき法が注目されている。
ここで、無電解めっき法で形成されたニッケルめっき層で被覆された電極をはんだ付けで実装する場合、冷熱サイクルの条件によっては、電極とニッケルめっき層との接合界面でクラックが発生する場合がある。このクラックの発生を防ぐために、電極の表面に複数の凹部を設け、その凹部に、ニッケルめっき層、または、ニッケルめっき層とはんだにより形成される合金層が入り込んだ状態で、半導体基板上に電極を接合することで、アンカー効果を利用して電極部の破壊（クラックの発生）を抑制する方法が知られている。
特許文献１（特開２００５－０１９８２９号公報）では、半導体基板と電極との間に層間絶縁膜によるコンタクトホールを意図的に設け、その形状を利用して、電極の表面にコンタクトホールと同一形状の凹部が一様に形成されている。
なお、特許文献１に記載されるような方法で、電極の表面に凹部を形成する場合、凹部の形状は概ね円柱状であるため、十分なアンカー効果は期待できず、電極部の破壊を十分に抑制し、半導体素子の長期信頼性を向上させることは難しいと考えられる。
本開示は、上記の課題を解決するためになされたものであり、半導体素子の長期信頼性を向上させることを目的とする。
半導体チップと、
前記半導体チップの少なくとも一方の主面に設けられた電極と、
前記電極上に設けられた第１接合用電極と、
前記第１接合用電極上に設けられた第２接合用電極と、を備え、
前記電極は、前記第１接合用電極側の表面に鍵穴状の凹部を有し、前記凹部の内部に前記第１接合用電極の一部が存在する、半導体素子。
前記半導体チップの少なくとも一方の主面に設けられた電極と、
前記電極上に設けられた第１接合用電極と、
前記第１接合用電極上に設けられた第２接合用電極と、を備え、
前記電極は、前記第１接合用電極側の表面に鍵穴状の凹部を有し、前記凹部の内部に前記第１接合用電極の一部が存在する、半導体素子。
本開示によれば、半導体素子の長期信頼性を向上させることができる。
以下、本開示の実施の形態について説明する。なお、図面において、長さ、幅、厚さ、深さなどの寸法関係は図面の明瞭化と簡略化のために適宜変更されており、実際の寸法関係を表すものではない。
実施の形態１．
＜半導体素子＞
図１を参照して、本実施の形態の半導体素子は、
半導体チップ１と、
半導体チップ１の表側（一方の主面）に配線層として設けられた電極２（電極層）と、
電極２上（半導体チップ１と反対側の表面）に設けられた第１接合用電極６と、
第１接合用電極６上（半導体チップ１と反対側の表面）に設けられた第２接合用電極７と、を備える。
＜半導体素子＞
図１を参照して、本実施の形態の半導体素子は、
半導体チップ１と、
半導体チップ１の表側（一方の主面）に配線層として設けられた電極２（電極層）と、
電極２上（半導体チップ１と反対側の表面）に設けられた第１接合用電極６と、
第１接合用電極６上（半導体チップ１と反対側の表面）に設けられた第２接合用電極７と、を備える。
電極２は、第１接合用電極６側の表面に鍵穴状の凹部８を有し、凹部８の内部に第１接合用電極６の一部が存在する。
図１において、半導体チップ１の裏側（電極２と反対側の表面）には裏電極５（裏電極層）が設けられている。
また、電極２の外周は保護膜３で覆われている。保護膜３は、例えば、耐熱性に優れたポリイミド、シリコン等を含むガラス系の保護膜である。
なお、電極２は、電極２の形成過程で生じる半溶解性の凝集相４を含んでいてもよい。
また、凹部８では、第１接合用電極６の一部が存在するが、第１接合用電極６に包みこまれる様に凝集相４が存在していてもよい。
また、凹部８では、第１接合用電極６の一部が存在するが、第１接合用電極６に包みこまれる様に凝集相４が存在していてもよい。
半溶解性の凝集相４は、例えば、電極２の形成過程で、電極２の主成分（アルミニウム）の添加成分であるシリコンの濃度を意図的に高くすることによって形成される、シリコンの凝集相である。なお、半溶解性の凝集相４の成分は、シリコンおよび銅に限定されず、例えば、マグネシウム、亜鉛、マンガン等であってもよく、この場合でも同様の効果を奏することが期待される。
凝集相４は電極の主成分とは異なる元素を含むことが好ましい。この場合、電極２の表面において半溶解性の凝集相４のみを選択的に溶解することができ、容易に凹部８を形成することができる。
半導体チップ１は、例えば、シリコンから構成される。ただし、半導体チップ１の構成材料は、シリコンに限定されず、ゲルマニウム、シリコンカーバイト、ガリウムヒ素、ガリウムナイトライド等であってもよく、この場合でも、同様の効果を奏することが期待される。半導体チップ１の大きさは、例えば、７ｍｍ×１４ｍｍ程度である。
電極２は、アルニウムまたはアルミニウム合金を含むことが好ましい。アルミニウム合金としては、例えば、アルミニウムと、シリコン、銅等と、を含むアルミニウム合金が挙げられる。
第１接合用電極６は、ニッケルまたはニッケルリンを含むことが好ましい。第１接合用電極６としては、例えば、無電解ニッケルめっき層が挙げられる。
第２接合用電極７は、金を含むことが好ましい。第２接合用電極７としては、例えば、無電解金めっき層が挙げられる。
ただし、第１接合用電極および第２接合用電極は、ニッケルめっき層および金めっき層に限定されず、電極２、第１接合用電極６および第２接合用電極７の接合を可能とするめっき層であればよい。このようなめっき層として、例えば、無電解ニッケルボロンめっき層、電解銅めっき層等を利用しても、同様の効果を奏することが期待される。
第１接合用電極６および第２接合用電極７は、無電解めっき法によって形成されたものであることが好ましい。
裏電極５は、少なくとも１つの金属層で構成される。裏電極５は接合の用途を担う場合があるため、裏電極５として、アルミニウム、または、アルミニウムとシリコン、銅等とを含むアルミニウム合金からなる電極上に、接合性に優れたニッケルまたは金のめっきを施してなる電極を用いることが好ましい。
なお、図１に示される半導体素子は、表電極（電極２）と裏電極５とを備える表裏導通型の半導体素子である。すなち、電極２は、表裏導通型の半導体素子の表電極である。
本実施の形態においては、電極２が表面に内部空間よりも入口が狭い鍵穴状の凹部８を有し、第１接合用電極６の一部が凹部８の内部に存在することにより、電極と第１接合用電極との間でアンカー効果（および接触面積）等が大きくなり、電極と第１接合用電極との間の接合強度が向上する。したがって、半導体素子の長期信頼性を向上させることができる。
＜半導体素子の製造方法＞
本実施の形態における半導体素子の製造方法は、
半導体チップの少なくとも一方の主面に電極を形成する第１工程（電極形成工程）と、
電極上に第１接合用電極を形成する第２工程（第１接合用電極形成工程）と、
第１接合用電極上に第２接合用電極を形成する第３工程（第２接合用電極形成工程）と、を備える。
本実施の形態における半導体素子の製造方法は、
半導体チップの少なくとも一方の主面に電極を形成する第１工程（電極形成工程）と、
電極上に第１接合用電極を形成する第２工程（第１接合用電極形成工程）と、
第１接合用電極上に第２接合用電極を形成する第３工程（第２接合用電極形成工程）と、を備える。
第１工程において、電極の表面に半溶解性の凝集相が析出する。
第２工程において、凝集相の少なくとも一部を溶解することにより電極の表面に凹部が形成され、該凹部の内部に第１接合用電極の一部が形成される。
第２工程において、凝集相の少なくとも一部を溶解することにより電極の表面に凹部が形成され、該凹部の内部に第１接合用電極の一部が形成される。
以下、図２を参照して、本実施の形態の半導体素子の製造方法の一例について説明する。
本実施の形態の半導体素子の製造方法では、主に、半導体チップ１上への電極２の形成（第１工程）、保護膜３の形成、電極２のプラズマクリーニング、裏電極５のマスキング、無電解めっき処理（第２工程および第３工程）、乾燥、および、マスキング剥離が、この順で実施される。
また、図３は、図１に示した半導体素子の製造プロセスフローを示す断面模式図である。図３（ａ）には、実施の形態１において、電極２、保護膜３、凝集相４、第１接合用電極６および第２接合用電極７を形成する前の表裏導通型の半導体素子の断面構造が示される。図３（ａ）に示されるように、半導体チップ１は、裏電極５上に設けられている。
以下、図２および図３を参照して、図１に示される半導体素子を製造する具体的な方法を説明する。なお、実施の形態１の各工程は、全てウエハ状態で実施されることが製造効率の観点から好ましい。
（第１工程：電極形成工程）
図２の電極形成の工程（第１工程）は、本開示の特徴を含むため、図４にさらに詳しいプロセスを記す。電極２の形成では、半導体チップ１上に密着性の高い電極を形成するために、例えば、電気抵抗の低いアルミニウム合金が、プロセス制御の容易なスパッタリングでパターニング形成される。
図２の電極形成の工程（第１工程）は、本開示の特徴を含むため、図４にさらに詳しいプロセスを記す。電極２の形成では、半導体チップ１上に密着性の高い電極を形成するために、例えば、電気抵抗の低いアルミニウム合金が、プロセス制御の容易なスパッタリングでパターニング形成される。
電極２の厚みは、適宜変更可能であるが、０．５～５μｍであることが好ましい。電極２には、半導体チップ１がシリコンから構成される場合、半導体チップ１との密着性をより高めるために、電極２は、アルミニウムの他に例えば１質量％程度のシリコンや０．５質量％程度の銅等が添加されてもよく、その濃度は電極中で一定であることが好ましい。
一方、本実施の形態では、例えば、成膜初期と後期でアルミニウム中のシリコンの濃度を変化させる。成膜初期では、シリコン（例えば、１質量％以下）を含むアルミニウム合金をスパッタ成膜するが、電極２の表面側から１μｍ付近の成膜終了間際では、少なくとも３質量％のシリコンを含むアルミニウム合金を意図的に成膜する。この操作により、その後の加熱処理で、電極２の表面（例えば、表面から１μｍ程度の深さまでの領域）に直径０．５μｍ程のシリコンの凝集相（半溶解性の凝集相４）が析出する（図３（ｂ））。
この操作の目的は、後に続く無電解めっき工程で凝集相４の一部を溶解し、それにより形成される凹部８に第１接合用電極６を成膜および充填することで、電極２と第１接合用電極６の接合強度を向上させることである。
（保護膜形成）
次に、保護膜３の形成では、電極２の耐圧性を高めるために、電極２の外周を覆うようにポリイミドがパターニングされる。なお、保護膜３の厚さは、例えば、８μｍ程度である（図３（ｃ））。
次に、保護膜３の形成では、電極２の耐圧性を高めるために、電極２の外周を覆うようにポリイミドがパターニングされる。なお、保護膜３の厚さは、例えば、８μｍ程度である（図３（ｃ））。
（プラズマクリーニング）
次に、プラズマクリーニングは、アルミニウム合金等で構成された電極２上に強固に付着した有機物残渣や窒化物、酸化物を除去し、さらに電極表面がめっきの前処理液やめっき液との反応性を確保するために行われる。表面には有機物で構成された保護膜３があり、この保護膜３の残渣が電極２の表面に残留していることが多いためである。なお、プラズマクリーニングによって、保護膜３が消失するようなことはあってはならない。
次に、プラズマクリーニングは、アルミニウム合金等で構成された電極２上に強固に付着した有機物残渣や窒化物、酸化物を除去し、さらに電極表面がめっきの前処理液やめっき液との反応性を確保するために行われる。表面には有機物で構成された保護膜３があり、この保護膜３の残渣が電極２の表面に残留していることが多いためである。なお、プラズマクリーニングによって、保護膜３が消失するようなことはあってはならない。
（裏電極マスキング）
次に、裏電極マスキングは、後に続く第１接合用電極６および第２接合用電極７の成膜処理中に、裏電極５が損傷を受けないようにするため実施する。紫外光を照射することで剥離できる接着剤を塗布したフィルムを貼付することでなされる。
次に、裏電極マスキングは、後に続く第１接合用電極６および第２接合用電極７の成膜処理中に、裏電極５が損傷を受けないようにするため実施する。紫外光を照射することで剥離できる接着剤を塗布したフィルムを貼付することでなされる。
（無電解めっき）
次に、無電解めっき処理を行う。このプロセスについては、別途図５を参照して後述する。
次に、無電解めっき処理を行う。このプロセスについては、別途図５を参照して後述する。
（乾燥）
次に、無電解めっき処理を施したウエハを乾燥させる。具体的には、ウエハをキャリヤに入れたまま高速で回転させることで、ウエハから水を振り切った後、ウエハをオーブンに入れて９０℃で３０分間の乾燥を行う。
次に、無電解めっき処理を施したウエハを乾燥させる。具体的には、ウエハをキャリヤに入れたまま高速で回転させることで、ウエハから水を振り切った後、ウエハをオーブンに入れて９０℃で３０分間の乾燥を行う。
（マスキング剥離）
最後に、ウエハの裏電極表面に貼付したマスキングテープを剥離する。具体的には、例えば、紫外光を照射することで剥離するマスキングテープを利用して、無電解めっき処理を終えて乾燥させたウエハの裏面に紫外線を照射することで、マスキングテープを剥離する。
最後に、ウエハの裏電極表面に貼付したマスキングテープを剥離する。具体的には、例えば、紫外光を照射することで剥離するマスキングテープを利用して、無電解めっき処理を終えて乾燥させたウエハの裏面に紫外線を照射することで、マスキングテープを剥離する。
（無電解めっきプロセス）
以下、無電解めっきプロセスの詳細について説明する。
以下、無電解めっきプロセスの詳細について説明する。
図５を参照して、ウエハ上の電極２上に、第１接合用電極６および第２接合用電極７を無電解めっき法により成膜するプロセスでは、脱脂、酸洗い、第１ジンケート、ジンケート剥離、第２ジンケート、無電解ニッケルめっき、および、無電解金めっきが、この順で行われる。このとき、各工程の間には十分な水洗時間を確保し、前の工程の処理液または残渣が次の工程に持ち込まれないように注意する必要がある。
次に、各工程の概略を説明する。
最初に、脱脂を行う。脱脂は、電極２の表面に残留した軽度の有機物汚染、油脂分、酸化膜等を除去し、電極２の表面に濡れ性を付与するために行われる。残渣は、アルミニウム合金等に対するエッチング力が強いアルカリ性の薬液を利用して、油脂分を鹸化することが好ましい。
最初に、脱脂を行う。脱脂は、電極２の表面に残留した軽度の有機物汚染、油脂分、酸化膜等を除去し、電極２の表面に濡れ性を付与するために行われる。残渣は、アルミニウム合金等に対するエッチング力が強いアルカリ性の薬液を利用して、油脂分を鹸化することが好ましい。
次に、酸洗いを実施する。酸洗いは、電極２の表面の中和と、電極２の表面に残ったメタル残渣を酸化させることが目的である。ただし、本実施の形態では、電極形成時に意図的に析出させた半溶解性の凝集相４のうち、最表面に露出している凝集相４の酸化も同時に行う。最表面に露出した凝集相４と電極２（アルミニウム合金等）の粒界から薬液が浸透し、凝集相４が徐々に酸化する。この結果、電極２の表面には凝集相の酸化物９（シリコンの酸化物等）が分散して形成される（図３（ｄ））。
次に、ジンケート処理を実施する。ジンケート処理とは、電極（例えば、アルミニウム合金電極）の表面をエッチングしながら、酸化膜（例えば、アルミニウム酸化膜）を除去し、電極表面に亜鉛等の皮膜を形成する処理である。一般的には、亜鉛がイオンとして溶解した水溶液に、アルミニウム合金を浸漬すると、亜鉛の方がアルミニウムよりも標準酸化還元電位が貴であるため、アルミニウムがイオンとして溶解し、このときに生じた電子によって亜鉛イオンがアルミニウム合金の表面で電子を受け取り、アルミニウムの表面に亜鉛の被膜が形成される。
本開示では、上述の酸洗い工程で形成された凝集相の酸化物９も、アルミニウム酸化膜と同様にジンケート液に溶解させる。凝集相の酸化物９が溶解することにより、電極２の表面には凹部８が形成される（図３（ｅ））。
凹部８が形成されると電極２の露出面積が大きくなるため、これによりジンケート液との反応性が高くなると共に、さらにその後の第１接合用電極形成工程（第２工程）で、第１接合用電極６と電極２との接触面積が大きくなるため、第１接合用電極６と電極２との接合強度が向上する。
なお、特許文献１に記載されるような方法で、電極の表面に凹部を形成する場合、凹部の形状は概ね円柱状となる。これに対して、本実施の形態においては、凹部８の形状が鍵穴状であるため、より強固なアンカー効果が期待できる。なお、鍵穴状とは、開口部よりも内側で内部空間が広がっている形状であり、詳細には、凹部の開口部よりも内部側の該開口部と平行な少なくとも１つの断面において、凹部の内部空間の断面積が開口部の面積よりも大きいことを要件とする形状である。
なお、鍵穴状の例としては、部分球状などが挙げられる。ここで、部分球状とは、球の一部からなる形状であり、球は真球に限られず、楕円体（長球）などであってもよく、球に近い形状であればよく、部分的に球から逸脱した形状あってもよい。
また、特許文献１に記載されるような従来の方法で、半導体素子の電極の表面に複数の凹部を設けるためには、コンタクトホールを設けた層間絶縁膜のような特別な部材等を用いる必要があり、製造工程が複雑になり、製造コストが増大するという問題があった。これに対して、本実施の形態においては、電極の形成工程（第１工程）および第１接合用電極の形成工程（第２工程）において、特別な部材を用いることなく電極の表面に凹部を形成することができ、容易に半導体素子の長期信頼性を向上させることができる。
なお、第２工程（第１接合用電極形成工程）において、電気化学反応を利用して凝集相の少なくとも一部を溶解することにより、凹部８が形成されることが好ましい。電気化学反応により半溶解性の凝集相を酸化および溶解させることで、電極２の表面積が大きくなる。また、電極２上には、例えば、緻密なニッケルリン膜が形成される。これにより、電極２と第１接合用電極６との間の接合強度が向上し、半導体素子の長期信頼性が向上する。
この後、亜鉛で被覆されたアルミニウム合金を硝酸に浸漬し亜鉛をいったん溶解する。そして、再度、アルミニウム合金をジンケート液に浸漬することで、アルミニウムの酸化膜を除去すると共に亜鉛を均一に被覆する。この操作によって、アルミニウムの表面は平滑になる。回数を増やすほどアルミニウムの表面は均一になり、めっき層の出来栄えも良くなる。このジンケート処理によって、電極２の表面に均一な亜鉛の被膜が形成されると、その後の無電解めっき処理において、健全なめっき層を付着させることができる。また、この繰り返し操作によって、凝集相４の溶解も進行する。
次に、第２工程（第１接合層形成工程）の一例として、無電解ニッケルめっきについて説明する。
亜鉛で被覆されたアルミニウム合金を無電解ニッケルめっき液に浸漬すると、亜鉛とニッケルが標準酸化還元電位の差に基づいて亜鉛とニッケルが置換し、アルムニウム合金上にニッケルが析出する。その後、めっき液中に含まれる還元剤の作用によって、ニッケル上に自触媒的にニッケルが析出する。この操作により、凹部８の空間には、無電解ニッケルめっき層が充填される（図３（ｆ））。
この自触媒的析出時には、還元剤の成分がめっき層に取り込まれるため、無電解ニッケルめっき層は合金となる。一般に還元剤として次亜リン酸が利用されており、このリンがめっき層中に取り込まれるため、無電解ニッケルめっきにはリンが含まれる。無電解ニッケルめっき層の厚さは、例えば、３．５μｍ程度である。
そして、最後に、第３工程（第２接合層形成工程）を実施する。第３工程の一例として、無電解金めっきについて説明する。
ここで利用する無電解金めっきは、一般的には置換型であり、ニッケルと金が置換することで金めっきが析出する。置換型の無電解金めっきは、無電解ニッケルめっきの上に施され、めっき液中に含まれる錯化剤の作用によってニッケルと金が置換する作用を利用している。置換型であるため、ニッケルの表面が金で被覆されてしまうと反応が停止するため、めっき層を厚くするのは難しく、一般的には０．０５μｍ程度である場合が多い（図３（ｇ））。
以上説明したプロセスフローにて、電極の表面に無電解めっき法によって第１接合用電極（ニッケルめっき層）と第２接合用電極（金めっき層）を析出させてなる半導体素子を得ることができる。
得られた半導体素子について、接合強度の評価を行った。その結果、図６に示されるように電極と第１接合用電極の界面に明確な凹部がない場合に比べて、接合強度が向上した。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
以上のとおり、本実施の形態においては、電極および第１接合用電極の形成条件を操作することで、電極の第１接合用電極側の表面に開口部を有する鍵穴状の凹部が形成され、電極と第１接合用電極との間のアンカー効果、分子間力、界面密着性等が向上するため、第１接合用電極６と第２接合用電極７とのはんだ密着性が改善され、はんだ接合後の半導体素子の長期信頼性を確保することできる。
実施の形態２．
図７を参照して、本実施の形態の半導体素子では、実施の形態１における電極２（表電極）と同様に、裏電極５上（半導体チップ１の反対側）にも電極２１、第１接合用電極６１および第２接合用電極７１が形成されている。他の構成要素については、実施の形態１で説明しているため、重複する説明は省略する。
図７を参照して、本実施の形態の半導体素子では、実施の形態１における電極２（表電極）と同様に、裏電極５上（半導体チップ１の反対側）にも電極２１、第１接合用電極６１および第２接合用電極７１が形成されている。他の構成要素については、実施の形態１で説明しているため、重複する説明は省略する。
本実施の形態においては、裏電極５は無電解めっきによりめっきが可能であるようにするため、例えば、アルミニウム（電極２と同じ材料）、または、シリコン、銅等を含むアルミニウム合金が使用される。
図８を参照して、本実施の形態の半導体素子の製造方法では、主に、半導体チップ１の表側面への電極２（表電極）の形成、半導体チップ１の裏電極５上への電極２１の形成、保護膜３の形成、電極２，２１のプラズマクリーニング、電極２，２１の無電解めっき処理、並びに、乾燥の工程が、この順で実施される。
本実施の形態では、プラズマクリーニングは、電極２および電極２１の両方に対して、実施の形態１と同様に実施される。なお、裏電極５側には一般的に保護膜は設けられないため、裏電極５上の電極２１の汚染量は電極２に比べて少ないが、保護膜の成分の回り込みや酸化物の生成が起きる可能性があるため、電極２１に対してもプラズマクリーニングを実施することが好ましい。
以上説明した方法で、無電解めっき法によって、半導体チップの表裏両面に第１接合用電極および第２接合用電極が形成された半導体素子について、接合強度の評価を行った。具体的には、SAICAS（Surface And Interfacial Cutting Analysis System）によって剥離強度を評価した。
その結果、図９に示されるように電極２，２１と第１接合用電極６，６１との界面に明確な凹部がない場合に比べて、接合強度が向上した。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
実施の形態３．
実施の形態３では、実施の形態１に示す製造方法の無電解ニッケルめっき工程内のジンケートの剥離とジンケート処理の回数を増やしたことで、凹部８内の半溶解性の凝集相４を消失させる。
実施の形態３では、実施の形態１に示す製造方法の無電解ニッケルめっき工程内のジンケートの剥離とジンケート処理の回数を増やしたことで、凹部８内の半溶解性の凝集相４を消失させる。
以下、ジンケートの剥離と、その後のジンケート処理までの工程について説明するが、その他の工程については実施の形態１と同様であるため、重複する説明は省略する。
図１０は、実施の形態３における第１接合用電極形成工程（第２工程）のフロー図である。実施の形態３において、ジンケート剥離は、第二ジンケート処理までは実施の形態１と同じ手順であるが、その後に更にジンケート剥離とジンケート処理を繰り返す。つまり、合計で少なくとも３回のジンケート処理を行う。この操作により、電極２の表面に露出していた凝集相４のほとんどが溶解されるか、場合によっては完全に溶解される。
その後、実施の形態１に準じて製造した、実施の形態３における半導体素子の断面構造を図１１に示す。電極２の第１接合用電極６側の表面に鍵穴状の凹部８が形成され、凹部８の内部には、基本的に第１接合用電極６だけが存在することになる。なお、凹部８の内部に基本的に第１接合用電極６だけが存在する場合においても、電極と第１接合用電極との間のアンカー効果、分子間力、界面密着性等が向上するため、はんだ接合後の半導体素子の長期信頼性を確保することできる。
以上説明した方法で、電極２の表面に無電解めっき法によって第１接合用電極と第２接合用電極を析出させてなる半導体素子の接合強度を実施の形態１と同様にして評価した。その結果、図６に示されるように電極と第１接合用電極の界面に明確な凹部がない場合に比べて、接合強度が向上した。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
実施の形態４．
実施の形態４では、実施の形態１に示す製造方法のうち電極の形成条件を変更することで、電極２中に半溶解性の凝集相４を一様に析出させている。
実施の形態４では、実施の形態１に示す製造方法のうち電極の形成条件を変更することで、電極２中に半溶解性の凝集相４を一様に析出させている。
以下、電極形成（配線）の方法について説明するが、その他の工程については実施の形態１と同様のため重複する説明は省略する。
実施の形態４における電極形成工程を図１２に示す。実施の形態４における電極形成工程では、シリコン濃度が少なくとも３質量％のアルミニウム合金を半導体チップ１上に一様に成膜する。この操作により、その後の加熱処理後、電極２中には直径０．５μｍ程のシリコンの凝集相（半溶解性の凝集相４）が一様に析出する。この操作の目的は、電極２の表面にむき出している凝集相４の一部を後に続く無電解めっき工程で溶解し、それにより形成される凹部８に第１接合用電極６を成膜および充填することで電極２と第１接合用電極６の界面密着力を高めるためである。
その後、実施の形態１に準じて製造した、実施の形態４における半導体素子の断面概略図を図１３に示す。電極２中には、凝集相４が一様に析出している。そして、電極２の第１接合用電極６側の表面（電極２と第１接合用電極６との間の界面）には凹部８が形成され、凹部８の内部では、第１接合用電極６のみが存在するか、または、第１接合用電極６と凝集相４が共存し、具体的には第１接合用電極６が凝集相４を包み込むように存在する。
以上説明した方法で、電極表面に無電解めっき法によって第１接合用電極（ニッケルめっき）と第２接合用電極（金めっき）を析出させてなる半導体素子の接合強度を、実施の形態１と同様にして評価した。その結果、図６に示されるように電極と第１接合用電極の界面に明確な凹部がない場合に比べて、接合強度が向上した。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
実施の形態５．
実施の形態５は、実施の形態１において、ウエハの一部分に存在する、無電解めっき法によって表面に接合用電極を設けた表裏導通型の半導体素子の断面構造を示す図１のうち、半溶解性の凝集相４がシリコンであったものが、銅となる。
実施の形態５は、実施の形態１において、ウエハの一部分に存在する、無電解めっき法によって表面に接合用電極を設けた表裏導通型の半導体素子の断面構造を示す図１のうち、半溶解性の凝集相４がシリコンであったものが、銅となる。
実施の形態５において、凝集相４以外の半導体素子の構成要素については実施の形態１と同様であるため、重複する説明は省略する。
本実施の形態において、半溶解性の凝集相４は、電極２の形成過程で電極２の主成分アルミニウムの添加成分として銅の濃度を意図的に高くして成膜することによって形成される銅の凝集相である。
また、実施の形態５を行うにあたっての一般的なプロセスの構成は、実施の形態１における図２および図３と同様となる。ただし、実施の形態４における電極２の形成工程では、電極２の表面側から１μｍ付近でのスパッタ膜成分のアルミニウム合金中にはシリコンではなく銅を少なくとも３質量％含有させる（図１２）。さらに無電解めっきは、銅の凝集相である半溶解性の凝集相４の形成と溶解の工程が異なるため、その具体的な方法を以下に説明する。
実施の形態５における無電解めっきプロセスは、実施の形態１における図５と同様である。このうち、酸洗いは、電極２（例えば、アルミニウム合金）の表面の中和と、電極２の表面に残ったメタル残渣を酸化させることが目的であるが、本開示では電極形成時に意図的に析出させた凝集相４の溶解も同時に行う。凝集相４の溶解反応は、凝集相４（例えば、銅）と電極２（例えば、アルミニウム）との界面から銅の方へ徐々に進行することを特徴とする。電極２の表面付近に析出した凝集相４である銅が、酸洗いの液成分により溶解された結果、電極２の表面には凹部８が形成される（図３（ｅ））。凹部８が形成されると電極２の露出面積が大きくなるため、これにより後工程でのジンケート処理液との反応性が高くなる。
その他の無電解めっきプロセスについては、実施の形態１と同様であるため、重複する説明は省略する。
以上説明した方法で、電極２の表面に無電解めっき法によって第１接合用電極６と第２接合用電極７を析出させてなる半導体素子の接合強度を実施の形態１と同様にして評価した。その結果、図６に示されるよう電極２と第１接合用電極６の界面に明確な凹部がない場合に比べて、接合強度が向上した。したがって、本実施の形態の半導体素子は、パワーモジュールに組み込んだ際のパワーサイクル試験においても動作寿命が長くなる効果が期待される。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本開示の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
１ 半導体チップ、２，２１ 電極、３ 保護膜、４ 凝集相、５ 裏電極、６，６１ 第１接合用電極、７，７１ 第２接合用電極、８ 凹部、９ 凝集相の酸化物。
Claims (10)
- 半導体チップと、
前記半導体チップの少なくとも一方の主面に設けられた電極と、
前記電極上の表面に接する第１接合用電極と、
前記第１接合用電極上に設けられた第２接合用電極と、を備え、
前記電極は、凝集相を含み、前記第１接合用電極側の表面に鍵穴状の凹部を有し、前記凹部の内部に前記第１接合用電極の一部および前記凝集相が存在する、半導体素子。 - 前記電極はアルニウムまたはアルミニウム合金を含み、
前記第１接合用電極はニッケルまたはニッケルリンを含み、
前記第２接合用電極は金を含み、
請求項１に記載の半導体素子。 - 前記半導体素子は、表電極と裏電極とを備える表裏導通型の半導体素子であり、
前記電極は、前記表電極を含む、請求項１または２に記載の半導体素子。 - 前記電極、前記第１接合用電極および前記第２接合用電極が、前記裏電極上にも設けられている、請求項３に記載の半導体素子。
- 請求項１に記載の半導体素子の製造方法であって、
半導体チップの少なくとも一方の主面に電極を形成する第１工程と、
前記電極上に第１接合用電極を形成する第２工程と、
前記第１接合用電極上に第２接合用電極を形成する第３工程と、を備え、
前記第１工程において、電極の表面に半溶解性の凝集相が析出し、
前記第２工程において、前記凝集相の少なくとも一部を溶解することにより前記電極の表面に凹部が形成され、該凹部の内部に前記第１接合用電極の一部が形成される、製造方法。 - 前記電極はアルニウムまたはアルミニウム合金を含み、
前記第１接合用電極はニッケルまたはニッケルリンを含み、
前記第２接合用電極は金を含み、
前記凝集相は電極の主成分とは異なる元素を含む、
請求項５に記載の製造方法。 - 前記半導体素子は、表電極と裏電極とを備える表裏導通型の半導体素子であり、
前記電極は、前記表電極を含む、請求項５または６に記載の製造方法。 - 前記電極、前記第１接合用電極および前記第２接合用電極が、前記裏電極上にも形成される、請求項７に記載の製造方法。
- 前記第２工程において、電気化学反応を利用して前記凝集相の少なくとも一部を溶解することにより、前記凹部が形成される、請求項５～８のいずれか１項に記載の製造方法。
- 前記第２工程において、前記凹部の内部に形成される前記第１接合用電極の内部に前記凝集相が含まれる、請求項５～９のいずれか１項に記載の製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2020096944 | 2020-06-03 | ||
| JP2020096944 | 2020-06-03 | ||
| PCT/JP2021/019809 WO2021246241A1 (ja) | 2020-06-03 | 2021-05-25 | 半導体素子および半導体素子の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPWO2021246241A1 JPWO2021246241A1 (ja) | 2021-12-09 |
| JPWO2021246241A5 JPWO2021246241A5 (ja) | 2022-08-10 |
| JP7313559B2 true JP7313559B2 (ja) | 2023-07-24 |
Family
ID=78830997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022528760A Active JP7313559B2 (ja) | 2020-06-03 | 2021-05-25 | 半導体素子および半導体素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP7313559B2 (ja) |
| WO (1) | WO2021246241A1 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114827A (ja) | 2004-10-18 | 2006-04-27 | Denso Corp | 半導体装置 |
| JP2011219828A (ja) | 2010-04-12 | 2011-11-04 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| WO2018150971A1 (ja) | 2017-02-15 | 2018-08-23 | 三菱電機株式会社 | 半導体素子及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011601A1 (ja) * | 2004-07-29 | 2006-02-02 | Kyocera Corporation | 機能素子及びその製造方法、並びに機能素子実装構造体 |
-
2021
- 2021-05-25 JP JP2022528760A patent/JP7313559B2/ja active Active
- 2021-05-25 WO PCT/JP2021/019809 patent/WO2021246241A1/ja active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006114827A (ja) | 2004-10-18 | 2006-04-27 | Denso Corp | 半導体装置 |
| JP2011219828A (ja) | 2010-04-12 | 2011-11-04 | Mitsubishi Electric Corp | 半導体装置および半導体装置の製造方法 |
| WO2018150971A1 (ja) | 2017-02-15 | 2018-08-23 | 三菱電機株式会社 | 半導体素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2021246241A1 (ja) | 2021-12-09 |
| JPWO2021246241A1 (ja) | 2021-12-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4893965B2 (ja) | アルミニウム、銅、およびタングステンの構造の選択的ニッケルめっき | |
| JP5669780B2 (ja) | 半導体装置の製造方法 | |
| JP3886712B2 (ja) | 半導体装置の製造方法 | |
| JP6678633B2 (ja) | 半導体素子及びその製造方法 | |
| CN110249074B (zh) | 半导体元件及其制造方法 | |
| JP7313559B2 (ja) | 半導体素子および半導体素子の製造方法 | |
| US9324670B2 (en) | Semiconductor device with copper-tin compound on copper connector | |
| JP7170849B2 (ja) | 半導体装置及びその製造方法 | |
| KR100619345B1 (ko) | 반도체 패키지용 인쇄회로기판의 도금층 형성방법 및이로부터 제조된 인쇄회로기판 | |
| JP3274381B2 (ja) | 半導体装置の突起電極形成方法 | |
| JP2008028069A (ja) | 外部接合電極付き基板およびその製造方法 | |
| JP6873311B2 (ja) | 半導体素子及びその製造方法 | |
| JP6333062B2 (ja) | 半導体装置の製造方法 | |
| TWI843266B (zh) | 半導體裝置及其製造方法 | |
| JP2010263137A (ja) | 半導体装置及びその製造方法 | |
| US10937657B2 (en) | Semiconductor device including a reactant metal layer disposed between an aluminum alloy film and a catalyst metal film and method for manufacturing thereof | |
| JP3929782B2 (ja) | 配線基板の製造方法 | |
| JP2006148009A (ja) | 半導体素子の電極形成方法 | |
| JPH0294523A (ja) | 半導体装置の製造方法 | |
| JPH08264700A (ja) | 無電解Ｎｉめっき方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220603 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220603 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230404 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230530 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230613 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230711 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7313559 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |