JP7258855B2 - 半導体デバイス、及び半導体デバイスを製造する方法 - Google Patents

半導体デバイス、及び半導体デバイスを製造する方法 Download PDF

Info

Publication number
JP7258855B2
JP7258855B2 JP2020510105A JP2020510105A JP7258855B2 JP 7258855 B2 JP7258855 B2 JP 7258855B2 JP 2020510105 A JP2020510105 A JP 2020510105A JP 2020510105 A JP2020510105 A JP 2020510105A JP 7258855 B2 JP7258855 B2 JP 7258855B2
Authority
JP
Japan
Prior art keywords
gate
semiconductor layer
dielectric layer
curved surface
drain
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020510105A
Other languages
English (en)
Other versions
JP2021507501A (ja
Inventor
チャン，ナイキアン
ソン，シ
グ，チンチャオ
ウ，シンシン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Dynax Semiconductor Inc
Original Assignee
Dynax Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Dynax Semiconductor Inc filed Critical Dynax Semiconductor Inc
Publication of JP2021507501A publication Critical patent/JP2021507501A/ja
Application granted granted Critical
Publication of JP7258855B2 publication Critical patent/JP7258855B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28575—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds
    • H01L21/28587—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising AIIIBV compounds characterised by the sectional shape, e.g. T, inverted T
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

優先権の主張
本出願は、２０１７年１２月１５日に出願された中国特許出願第２０１７１１３５２３７６．９号の優先権を主張し、上述した中国特許出願によって開示された内容の全文を本出願の一部としてここに引用する。
本発明は、半導体技術の分野に関し、詳細には、半導体デバイス及び半導体デバイスを製造する方法に関する。
窒化ガリウム高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）デバイスの半導体材料の顕著な利点、例えば、広いバンドギャップ、高い電子飽和ドリフト速度、高い破壊電界強度、及び高温耐性に起因して、窒化ガリウムＨＥＭＴデバイスは、高温、高電圧、高周波数及び高電力の電子デバイスの製造に適しており、広範な応用への期待を有する。しかしながら、既存の窒化ガリウムデバイスの電位勾配は、十分に緩やかではない。
これに鑑みて、本発明の実施形態の目的は、上記問題を解決するために、半導体デバイス及び半導体デバイスを製造する方法を提供することである。
本発明によって提供される技術的解決法は、以下の通りである。
基板と、
前記基板の片面に形成された半導体層と、
前記半導体層の前記基板から離れた片面に形成されたソース及びドレインと、
前記ソースと前記ドレインとの間のゲートと、
を備え、前記ドレインの片面付近及び前記半導体層付近の前記ゲートの第１の面の少なくとも一部は、第１の湾曲面を有する、半導体デバイス。
さらに、前記ゲートの前記第１の面は、前記第１の湾曲面から前記半導体層まで延在する第１の平面を更に有する。
さらに、前記第１の平面の長さと、前記ゲートの前記第１の面の全長との比は、Ｘであり、０≦Ｘ≦０．９５である。
さらに、前記半導体層の前記平面における前記ゲートの前記第１の面の前記全長の投影の長さと、前記ゲートの前記第１の面から前記ゲートの底部の平面までの鉛直距離との比は、Ｙであり、０．３≦Ｙ≦７である。
さらに、前記ゲートの前記第１の湾曲面は、前記半導体層から離れた片面において第３の平面を有する。
さらに、前記半導体デバイスは、前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間に形成された誘電体層を更に備え、前記ゲートは、前記誘電体層の前記半導体層から離れた片面に形成され、
前記ゲートに対応するゲートトレンチが前記誘電体層上に設けられ、前記ゲートの材料が前記ゲートトレンチ内に充填され、前記ゲートトレンチを被覆し、前記ドレイン付近のゲートの端部と接触する前記ゲートトレンチの第２の面の少なくとも一部は、前記誘電体層の前記半導体層から離れた表面から、前記半導体層に向かって延在する第２の湾曲面を有する。
さらに、前記ゲートトレンチの前記第２の面は、前記半導体層付近の片面において第２の平面を更に有する。
さらに、前記第２の湾曲面は、前記誘電体層の前記半導体層から離れた表面から、前記半導体層まで延在する。
さらに、前記ゲートトレンチは、前記誘電体層を貫通し、前記半導体層内に延在する。
さらに、前記ソース付近及び前記半導体層付近の片面における前記ゲートの第３の面の少なくとも一部は、前記第１の湾曲面を有し、及び／又は、前記ソース付近の前記ゲートの端部と接触する前記ゲートトレンチの第４の面の少なくとも一部は、前記第２の湾曲面を有する。
さらに、前記第１の平面と前記半導体層との間の角度は、２５度以上かつ８５度以下である。
さらに、前記第２の平面と前記半導体層との間の角度は、２５度以上かつ８５度以下である。
本発明は、半導体デバイスを製造する方法であって、
基板を準備することと、
前記基板の片面に半導体層を形成することと、
前記半導体層の前記基板から離れた片面にソース及びドレインを形成することと、
前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間にゲートを形成することであって、前記ドレイン付近及び前記半導体層付近の前記ゲートの第１の面の少なくとも一部は、第１の湾曲面を有することと、
を含む、方法を更に提供する。
さらに、前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間にゲートを形成するステップは、
前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間に誘電体層を形成することと、
前記ドレイン付近の前記ゲートの端部と接触するゲートトレンチの第２の面の少なくとも一部が、前記第１の湾曲面に対応する第２の湾曲面であるように、前記誘電体層上に前記ゲートを形成するための前記ゲートトレンチを形成することであって、前記第２の湾曲面は、前記誘電体層の前記半導体層から離れた表面から、前記半導体層に向かって延在することと、
前記誘電体層に基づいて前記ゲートを形成することであって、前記ゲートは、前記ゲートトレンチに基づいて形成されるとともに、前記ソースと前記ドレインとの間に配置されることと、
を含む。
さらに、前記ソース付近の前記ゲートの端部と接触する前記ゲートトレンチの第４の面の少なくとも一部は、前記第２の湾曲面である。
さらに、前記誘電体層上に前記ゲートを形成するためのゲートトレンチを形成するステップは、
前記誘電体層の前記半導体層から離れた片面にマスクを被覆することと、
前記ゲートトレンチの前記第２の面が平面を形成するように、前記ゲートトレンチに対応する領域における前記マスク及び前記誘電体層上に第１段階のエッチングを実行することと、
前記マスクが前記ゲートトレンチ付近の面において前記第２の湾曲面を形成するように、前記第１段階のエッチング後に前記半導体デバイスを焼成することと、
前記ゲートトレンチの前記第２の面が前記第２の湾曲面を形成するように、前記誘電体層と前記マスクとの間の界面上に第２段階のエッチングを実行することと、
前記誘電体層が、前記ゲートトレンチの底部に対応する前記半導体層の一部を除去するようにエッチングされた後、前記誘電体層をマスクとして用いることによって第３段階のエッチングを実行することと、
を含む。
本発明の実施形態において、このような半導体デバイス構造を用いると、ゲートの第１の湾曲面の存在により、半導体デバイスの電位勾配は、より緩やかになることができる。さらに、ゲートトレンチ構造の第２の湾曲面により、ゲートトレンチの頂部コーナーにおける電位勾配は、同じドレイン電圧条件下でより緩やかになることができ、それゆえ、これにより、その位置におけるピーク電界強度が減少し、また、ドレイン付近のゲートトレンチの底部の一端におけるピーク電界の位置を半導体層材料に導入することもできる。半導体層材料の絶縁破壊電圧は、誘電体層材料の絶縁破壊電圧よりも高いので、そこでの耐圧可能な（withstandable）ピーク電界強度が増加する。この２つの組み合わせは、実際的には、空乏領域のエリアの増加に等価であり、したがって、ゲート領域全体の電界強度が増加する。電界強度の積分は、絶縁破壊電圧であり、したがって、ゲート及びゲートトレンチの構造は、実際的には、デバイスの絶縁破壊電圧を上昇させる。そして、弧状の第２の湾曲面により、誘電体層と金属との間の結合力を高めることができ、それにより、ゲートは、短絡する（fall off：オフ状態に陥る）傾向が減り、デバイスの信頼度が改善される。
本発明の目的、特徴及び利点をより明白かつ理解可能とするために、好ましい実施形態について、添付図面とともに詳細に説明する。
本発明の実施形態の技術的解決法をより明確に例示するために、実施形態で使用する図面について以下簡単に説明する。以下の図面は、本発明の幾つかの特定の実施形態のみを例示しており、したがって、範囲を限定するものとしてみなされるべきではないということが理解されるべきである。当業者であれば、他の関連する図面もまた、発明の技能を行使することなくこれらの図面に従って得ることができる。
本発明の一実施形態による半導体デバイスの概略図である。 本発明の一実施形態による別の半導体デバイスの概略図である。 本発明の一実施形態による半導体デバイスのゲートトレンチ部分の斜視構造概略図である。 本発明の一実施形態による半導体デバイスのゲートトレンチ部分の概略断面図である。 本発明の一実施形態による半導体デバイスのゲートトレンチ部分の別の斜視構造概略図である。 本発明の一実施形態による半導体デバイスのゲートトレンチ部分の別の概略断面図である。 本発明の一実施形態による半導体デバイスの別の概略図である。 本発明の一実施形態による、半導体デバイスを製造する方法のフローチャートである。 図８（ａ）におけるステップＳ１４０のステップフローチャートである。 本発明の一実施形態による、半導体デバイスを製造する方法において、ゲートトレンチの製造におけるそれぞれのステップに対応する概略断面構造図である。 本発明の一実施形態による、半導体デバイスを製造する方法において、ゲートトレンチの製造におけるそれぞれのステップに対応する概略断面構造図である。 本発明の一実施形態による、半導体デバイスを製造する方法において、ゲートトレンチの製造におけるそれぞれのステップに対応する概略断面構造図である。 本発明の一実施形態による、半導体デバイスを製造する方法において、ゲートトレンチの製造におけるそれぞれのステップに対応する概略断面構造図である。 本発明の一実施形態による、半導体デバイスを製造する方法において、ゲートトレンチの製造におけるそれぞれのステップに対応する概略断面構造図である。
本発明の実施形態における技術的解決法について、添付図面を参照して以下に明確にかつ完全に説明する。明らかに、記載する実施形態は、本発明の実施形態の全てではなく単に一部である。本明細書に記載し図面に例示する本発明の実施形態の構成要素は、概して、様々な異なる構成で配置及び設計することができる。したがって、図面における本発明の実施形態の以下の詳細な説明は、本発明の範囲を限定するようには意図されておらず、単に、本発明の好ましい実施形態に言及するものである。当業者が発明の技能を行使することなく本発明の実施形態に基づいて得る他の全ての実施形態が、本発明の範囲内にある。
以下の図面において同様の参照数字及び文字は同様の項目を示すことが留意されるべきである。したがって、図面において或る項目が定義されると、後続する図面においてその項目を更に定義及び説明する必要はない。
本発明者らは、窒化ガリウムデバイスの製造プロセスにおいて、ゲートの傾斜フィールドプレート構造を準備することができることを見出した。このような構造は、一般に、エッチングによって傾斜ゲートトレンチを形成し、傾斜ゲートトレンチ上に金属を蒸着してゲート電極を形成することによって準備される。ゲートトレンチが設けられない構造と比較して、傾斜ゲートトレンチを据えることにより、ゲートによってチャネル電界を変調すること、及びドレイン付近のゲートトレンチ底部の片面におけるピーク電界を低減させることが容易になり、したがって、デバイスの絶縁破壊電圧が上昇するとともに電流コラプス効果が低減される。しかしながら、このようなゲートトレンチ構造には、電位勾配が十分に緩やかではなく、かつ、ピーク電界が存在するという問題が依然として存在する。本発明者らは、従来のゲートは、ピーク電界を形成し得るコーナーを有することを見出した。ドレイン電圧が上昇すると、そこで形成されるピーク電界は、ここでの電位勾配を緩やかにせず、したがって、空乏領域の幅が限られるとともにデバイスの絶縁破壊電圧が低下する。その上、誘電体層のコーナーにおいて、金属との結合力が乏しく、デバイスの信頼度が乏しくなる。これに鑑みて、本出願の一実施形態は、半導体デバイス１００を提供する。図１に示すように、半導体デバイス１００は、基板１１０、半導体層１２０、ソース１４０、ドレイン１５０及びゲート１６０を備える。
基板１１０は、サファイア、炭化ケイ素、ケイ素、砒化ガリウム、窒化ガリウム、又は窒化アルミニウムのうちの１つとすることができる。
半導体層１２０は、基板１１０の片面に形成され、ソース１４０及びドレイン１５０は、半導体層１２０の基板１１０から離れた片面に形成される。ゲート１６０は、半導体層１２０の基板１１０から離れた片面に形成される。特に、本出願の実施形態では、ドレイン１５０付近及び半導体層１２０付近のゲート１６０の第１の面の少なくとも一部は、第１の湾曲面１８０を有する。任意選択で、ゲート１６０の第１の湾曲面１８０は、半導体層１２０付近のゲート１６０の表面から、半導体層１２０に向かって延在することができ、図１に示すソースからドレインまでの第１の方向における第１の湾曲面１８０の長さは、ａである。ゲートコーナーにおけるピーク電界の問題を緩和するために、任意選択で、ゲート１６０の第１の面は、第１の湾曲面から半導体層まで延在する第１の平面を更に有し、第１の方向におけるこの長さは、ｂであり、ａ＋ｂは、ゲート１６０の第１の面の全長であり、ｂ／（ａ＋ｂ）は、０≦Ｘ≦０．９５であるＸの値であり、漏れ電流を低減するより良好な効果を有する長さ比は、０．１５≦Ｘ≦０．８１である。半導体デバイスの電位勾配をより緩やかにしてデバイスの全体性能を改善するために、任意選択で、ｃは、ゲート１６０の第１の面の全長ａ＋ｂの、半導体層１２０の平面に対する投影であり、ｄは、ゲート１６０の第１の面からゲートの底部の平面までの最大鉛直距離であり、ｃ／ｄは、０．３≦Ｙ≦７であるＹの値であり、デバイスの全体性能を最適化する範囲は、０．７≦Ｙ≦４である。任意選択で、ゲート１６０の第１の湾曲面１８０は、半導体層１２０から離れた片面において部分平面（partial plane）を更に有し、これは、第３の平面であり、この平面は、電極に向かって延在する。好ましくは、ソース１４０付近の一端における１つの第１の湾曲面１８０と、ドレイン１５０付近の一端における１つの第１の湾曲面１８０とがゲート１６０のために形成される。
本出願の具体的な一実施形態では、図２に示すように、ゲート１６０の第１の湾曲面１８０を形成するために、半導体デバイス１００は、半導体層１２０の基板１１０から離れた片面に誘電体層１３０を更に備えることができ、誘電体層１３０は、半導体層１２０の基板１１０から離れた片面に形成されるとともに、ソース１４０とドレイン１５０との間に配置される。
誘電体層１３０は、パッシベーション層として機能し、誘電体層１３０は、ＳｉＮ、ＳｉＯ２、ＳｉＯＮ、Ａｌ２Ｏ３、ＨｆＯ２、ＨｆＡｌＯｘのうちの１つ又は組み合わせとすることができる。
図３及び図４に示すように、ゲート１６０に対応するゲートトレンチ１６１が、誘電体層１３０上に設けられる。ゲート１６０の材料がゲートトレンチ１６１内に充填され、ドレイン１５０付近のゲート１６０の端部と接触するゲートトレンチ１６１の第２の面の少なくとも一部は、第２の湾曲面１６２を形成し、第２の湾曲面１６２は、誘電体層１３０の半導体層１２０から離れた表面から、半導体層１２０に向かって延在する。簡潔にするために、ゲート１６０の電極構造は、図３及び図４には示されない。
本発明の実施形態において、このような半導体デバイス構造を用いると、ゲートの第１の湾曲面の存在により、半導体デバイスの電位勾配は、より緩やかになることができる。さらに、本発明の実施形態において、このような上記のゲートトレンチ構造を用いると、第２の湾曲面１６２により、ゲートトレンチ１６１の頂部コーナーにおける電位勾配は、同じドレイン電圧条件下でより緩やかになることができ、それゆえ、これにより、その位置におけるピーク電界強度が減少し、また、ゲートトレンチの底部において一部の材料バリア層を除去することによって、ドレイン１５０付近のゲートトレンチ１６１の底部の一端におけるピーク電界の位置を材料に導入することもできる。なぜならば、材料の絶縁破壊電圧は、誘電体層の絶縁破壊電圧よりも高いためである。したがって、そこでの耐圧可能なピーク電界強度が増加する。この２つの組み合わせは、実際的には、空乏領域のエリアの増加に等価であり、したがって、ゲートトレンチ領域全体の電界強度が増加する。電界強度の積分は、絶縁破壊電圧であり、したがって、ゲートトレンチ構造は、実際的には、デバイスの絶縁破壊電圧を上昇させる。そして、弧状の第２の湾曲面により、誘電体層と金属との間の結合力を高めることができ、それにより、ゲート１６０は、短絡する傾向が減り、デバイスの信頼度が改善される。
ゲート１６０の形状は、ゲートトレンチ１６１の形状に合致し、ゲート１６０の第１の湾曲面１８０は、第２の湾曲面１６２と接触する表面上に形成することができる。ゲート１６０は、Ｔ字形状ゲート構造とすることができ、ゲートトレンチ１６１は、フォトリソグラフィーマスク１７０（図８に示す）を通じて誘電体層１３０上のゲート１６０に対応する領域において形成することができ、Ｎｉ／Ａｕ金属の２つの層が、電子ビーム蒸着技法によってゲートトレンチ１６１内に蒸着され、したがって、ゲート１６０が形成される。他の実施形態では、ゲート１６０は、他の構造を有することができ、第１の湾曲面１８０を形成することができる限り、本出願の実施形態におけるＴ字形状ゲート構造に限定されない。
具体的には、具体的な実施形態において、図３に示すように、ドレイン１５０付近のゲート１６０の端部と接触するゲートトレンチ１６１の第２の面の少なくとも一部は、第２の湾曲面１６２を形成する。任意選択で、第２の湾曲面１６２は、誘電体層１３０の半導体層１２０から離れた表面から、半導体層１２０まで延在することができる。それゆえ、ドレイン１５０付近のゲートトレンチ１６１の第２の面は、全体が湾曲している。
別の具体的な実施形態において、ソース１４０付近のゲート１６０の端部と接触するゲートトレンチ１６１の第４の面の少なくとも一部も、第２の湾曲面１６２を形成する。任意選択で、第２の湾曲面１６２は、誘電体層１３０の半導体層１２０から離れた表面から、半導体層１２０まで延在することができる。それゆえ、ソース１４０付近のゲートトレンチ１６１の第４の面は、全体が湾曲している。
ゲートトレンチ１６１において、ドレイン１５０の一端と接触する第２の面のみが第２の湾曲面１６２を有することができる一方、ソース１４０の一端と接触する第４の表面は、第２の湾曲面１６２を有しないことが可能であることを理解すべきである。加えて、ゲートトレンチ１６１は、ゲート１６０と接触する２つの面が第２の湾曲面１６２を有するように形成することもできる。
一例では、図５に示すように、ゲート１６０と接触するゲートトレンチ１６１の２つの面は、第２の湾曲面１６２の部分と、半導体層１２０と角度をなす第２の平面１６３の部分とを有し、第２の湾曲面１６２は、誘電体層１３０の半導体層１２０から離れた表面から、半導体層１２０に向かって延在し、第２の平面１６３は、第２の湾曲面１６２から、半導体層１２０まで延在する。それゆえ、ゲートトレンチ１６１の２つの面は、２つの部分から構成され、一方の部分は、第２の湾曲面１６２であり、対して他方の部分は、第２の平面１６３であり、第２の湾曲面１６２は、ゲートトレンチ１６１の底部にまで延在しない。ゲート１６０がゲートトレンチと接触する面の形状の一方の部分は、第２の湾曲面１６２であり、対して他方の部分は、第２の平面１６３である。
これに対応して、ゲートトレンチ１６１と接触するゲート１６０の第１の面及び第３の面は、第１の湾曲面１８０の部分と、半導体層１２０と角度をなすとともに第２の平面に対応する第１の平面の部分とを同様に有することができ、第１の湾曲面１８０は、ゲート１６０の半導体層１２０付近の片面の表面から、半導体層１２０に向かって、第１の平面の位置まで延在しはじめることができ、次いで、第１の平面は、第１の湾曲面１８０から、半導体層１２０まで延在する。
ゲートトレンチの下で２次元電子ガス濃度を変調し、デバイスの全体漏れ電流を低減するために、第１の方向における第２の平面１６３の長さと、ゲートトレンチ１６１の第２の面の全長との比は、Ｘであり、ここで、０≦Ｘ≦０．９５であり、好ましくは、漏れ電流を低減するより良好な効果を有する長さ比は、０．１５≦Ｘ≦０．８１である。Ｘ＝０．５のとき、第２の平面１６３の長さは、第２の湾曲面１６２の長さに等しい。図５に示すように、第２の湾曲面１６２の長さは、ａとすることができ、第２の平面１６３の長さは、ｂであり、ここで、ｂ≧０であり、ｂ＝０のとき、ゲートトレンチの第２の面の全体が湾曲面である。ａ＋ｂは、ゲートトレンチ１６１の第２の面の全長であり、ｂ／（ａ＋ｂ）は、Ｘの値である。図５において、第２の平面１６３と半導体層１２０の平面との間の角度は、αである。第２の平面１６３と半導体層１２０の平面との間の角度は、２５度以上かつ８５度以下であり、好ましくは、２９度以上かつ６１度以下である。これに対応して、ゲート１６０において、第１の平面の長さと第１の湾曲面の長さとの間の関係は、ゲートトレンチ１６１における第２の平面１６３と第２の湾曲面１６２との間の関係に対応する。
一実施形態では、ゲートトレンチ１６１がソース１４０付近のゲート１６０の一端と接触する第４の面の少なくとも一部も、誘電体層１３０の半導体層１２０から離れた表面から、半導体層１２０に向かって延在する第２の湾曲面１６２を有する。トレンチの片面の下で２次元電子ガスを更に変調し、デバイス漏れ電流を低減するために、図６において、ゲートトレンチがゲートと接触する第２の面の、誘電体層１３０の平面に対する投影の長さは、ｃであり、誘電体層１３０の厚さは、ｄであり、ｃ／ｄは、Ｙの値であり、ゲートトレンチがゲートと接触する第２の面の、誘電体層１３０の平面に対する投影の長さと、誘電体層１３０の厚さとの比は、Ｙであり、ここで、０．３≦Ｙ≦７である。好ましくは、ゲートトレンチがゲートと接触する第２の面の、誘電体層１３０の平面に対する投影の長さと、誘電体層１３０の厚さとの比は、０．７≦Ｙ≦４であり、Ｙ＝１のとき、ゲートトレンチがゲートと接触する第２の面の、誘電体層１３０の平面に対する投影の長さは、誘電体層１３０の厚さに等しく、Ｙ＝１．５のとき、ゲートトレンチがゲートと接触する第２の面の、誘電体層１３０の平面に対する投影の長さは、誘電体層１３０の厚さの１．５倍であり、Ｙ＝３のとき、ゲートトレンチがゲートと接触する第２の面の、誘電体層１３０の平面に対する投影の長さは、誘電体層１３０の厚さの３倍である。
図７に示すように、本発明の具体的な一実施形態において、半導体層１２０は、バッファー層１２１、チャネル層１２２、及びバリア層１２３を含むことができる。
バッファー層１２１は、基板１１０の片面に形成される。チャネル層１２２は、バッファー層１２１の基板１１０から離れた片面に形成される。バリア層１２３は、チャネル層１２２のバッファー層１２１から離れた片面に形成され、誘電体層１３０は、バリア層１２３のチャネル層１２２から離れた片面に形成される。
バッファー層１２１は、窒化ガリウム材料とすることができ、バッファー層１２１の基板１１０との格子整合の程度は、結晶品質、表面トポグラフィー、及びバッファー層１２１自体の電気的特性等のパラメーターに影響を与え、また、バッファー層１２１の基板１１０から離れた片面における他の材料の結晶品質、表面トポグラフィー、及び電気的特性等のパラメーターにも影響を与え得る。バッファー層１２１は、２μｍ～４μｍの厚さを有することができる。バッファー層１２１は、核生成層を更に含むことができ、その全体厚さは、５μｍ以下とすることができる。核生成層の主要成分は、窒化ガリウム材料とすることができ、Ａｌ、Ｉｎ、Ｐ、Ｓｉ、Ｆｅ、Ｃ等の元素を核生成層にドープして、基板材料に適合させるという目的を達成することができる。加えて、窒化ガリウムバッファー層の層を、窒化ガリウム核生成層上に成長させることができ、窒化ガリウムバッファー層は、非ドープ層である。
チャネル層１２２は、バッファー層１２１の基礎の上に形成されたより良好な格子品質を有する窒化ガリウム材料層である。
バリア層１２３は、窒化アルミニウムガリウム材料とすることができ、バリア層１２３及びチャネル層１２２は、ヘテロ構造を形成することができ、大量の２次元電子ガスを、圧電効果の下で、ヘテロ構造の境界部において形成することができる。バリア層１２３におけるアルミニウム含有量は、２０％～３０％とすることができ、バリア層１２３の厚さは、１０ｎｍ～５０ｎｍとすることができる。
一例では、また、ゲートトレンチ１６１は、誘電体層１３０を貫通し、半導体層１２０内に延在することができる。具体的には、ゲートトレンチ１６１は、ゲートトレンチ１６１の深さが誘電体層１３０の厚さより大きくなるように、誘電体層１３０を貫通し、バリア層１２３の内部に延在することができる。それゆえ、ドレイン１５０付近のゲートトレンチ１６１の底部の端部におけるピーク電界の位置を半導体層材料の内部に導入することができる。半導体層材料の絶縁破壊電圧は、誘電体層材料の絶縁破壊電圧よりも高いので、そこでの耐圧可能なピーク電界強度を増加させることができる。
本発明の一実施形態は、図８（ａ）に示すように、半導体デバイス１００を製造する方法を更に提供し、この方法は、以下のステップを含む。
ステップＳ１０１、基板１１０を準備する。
ステップＳ１０２、基板１１０の片面に半導体層１２０を形成する。この実施形態では、半導体層１２０は、バッファー層１２１、チャネル層１２２、及びバリア層１２３を含む。
ステップＳ１０３、半導体層１２０の基板１１０から離れた片面にソース１４０及びドレイン１５０を形成する。
ソース１４０及びドレイン１５０は、電子ビーム蒸着によってＴｉ、Ａｌ、Ｎｉ又はＡｕ等の金属の複数の層を蒸着することによって形成することができ、その後、非活性領域における金属は、有機溶液剥離の方法によって剥離され、その後、金属は、急速アニーリング技法によって、半導体層１２０における材料とのオーミック接触をもたらされる。
ステップＳ１０４、半導体層１２０の基板１１０から離れた片面のソース１４０とドレイン１５０との間にゲート１６０を形成する。ゲート１６０は、半導体層１２０付近の片面において第１の湾曲面を有する。
具体的には、この実施形態では、図８（ｂ）に示すように、ステップＳ１０４は、以下で詳述される以下のステップＳ１０４１～Ｓ１０４３を含む。
ステップＳ１０４１、半導体層１２０の基板１１０から離れた片面のソース１４０とドレイン１５０との間に誘電体層１３０を形成する。
誘電体層１３０は、ＭＯＣＶＤキャビティ内でその場で成長させることもできるし、ＬＰＣＶＤ、ＡＬＤ、又はＰＥＣＶＤによって成長させることもできる。
ステップＳ１０４２、ゲートトレンチ１６１がゲート１６０と接触する第２の面の少なくとも一部が第２の湾曲面１６２であるように、誘電体層１３０上にゲート１６０を形成するためのゲートトレンチ１６１を形成する。第２の湾曲面１６２は、誘電体層１３０の半導体層１２０から離れた表面から、半導体層１２０に向かって延在する。
誘電体層１３０の堆積が完了した後、誘電体層１３０の半導体層１２０から離れた片面にマスク１７０を被覆することができる。その後、ゲートトレンチ１６１に対応する領域のマスク１７０及び誘電体層１３０がエッチングされる。図９に示すように、ゲートトレンチ１６１内の誘電体は、フォトリソグラフィーマスク１７０が完了した後にエッチングされる。例えば、ＲＩＥ（反応性イオンエッチング）、ＥＣＲ（電子サイクロトロン共鳴）、又はＩＣＰ（誘導結合プラズマ）等のプラズマエッチングデバイスのうちの１つを用いることができ、エッチングに用いられるプロセスガスは、ＳＦ６、ＣＦ４、ＣＨＦ３、Ｎ２、Ｏ２、Ａｒのうちの１つ又は組み合わせを含むことができる。プラズマエッチフェーズ中、ゲートトレンチ１６１内の誘電体は、完全にはエッチングされない。エッチングの深さは、図１０に示すように、平滑な直線の長さと、ゲートトレンチ１６１全体の側壁の全長との比に従って決定することができる。エッチング後の、エッチングされたゲートトレンチ１６１の側壁と、誘電体層１３０の平面との間の角度αは、２９度～６１度とすることができる。
エッチング後、誘電体層１３０上のマスク１７０に湾曲トポグラフィーを形成させるために焼成（baking）が実行される。焼成は、加熱ステージ又は焼成炉を用いて行うことができる。焼成温度は、１１０℃～１６０℃とすることができ、焼成時間は、５分とすることができる。焼成後、フォトレジストマスク１７０は、傾斜し、底部は、湾曲トポグラフィーを有する。図１１は、焼成後のマスク１７０のトポグラフィーを示しており、マスク１７０の形態は、焼成の温度を制御することによって制御することができる。
焼成が完了した後、次いで、誘電体層１３０がマスク１７０と接触する界面において、第２段階のエッチングが実行され、第２段階のエッチングプロセスにおいて湾曲部分のマスク１７０によって阻止される誘電体層１３０のエッチングレートにおける差異に起因して、湾曲トポグラフィーは、ゲートトレンチ１６１の頂部コーナーにおいて形成することができる。それゆえ、第２段階のエッチング後のフォトレジストマスク１７０の形態は、図１２に示すように、ゲートトレンチ１６１の頂部コーナーに移る。
この実施形態では、図１３に示すように、第２段階のエッチングが完了した後、マスク１７０が除去される間に半導体層１２０のバリア層１２３の一部がエッチング除去され、ゲートトレンチ１６１がバリア層１２３にまで延在するように、誘電体層１３０を第３段階のエッチングを実行するためのマスクとして用いることもできる。それゆえ、ドレイン１５０付近のゲートトレンチ１６１の底部の一端におけるピーク電界の位置を材料の内部に導入することができる。半導体層材料の絶縁破壊電圧は、誘電体層材料の絶縁破壊電圧よりも高いので、そこでの耐圧可能なピーク電界強度を増加させることができる。
ステップＳ１０４３、誘電体層１３０に基づいてゲート１６０を形成する。ゲート１６０は、ゲートトレンチ１６１に基づいて形成されるとともに、ソース１４０とドレイン１５０との間に配置される。
ゲートトレンチ１６１の製造が完了した後、ゲート１６０を製造することができる。ゲートトレンチ１６１は湾曲部分を有するので、形成されたゲートも対応して、湾曲部分と接触する部分において、湾曲面、すなわち、第１の湾曲面を形成する。
図８（ａ）及び図８（ｂ）に示す半導体デバイスの製造方法は、まず、誘電体層の対応するトポグラフィーを形成し、その後、ゲートの対応するトポグラフィーを対応して形成することに留意すべきである。他の実施形態では、誘電体層のトポグラフィーは、最初に形成されない場合があり、ゲートのトポグラフィーを、ゲートが半導体層付近の片面に第１の湾曲面を有して形成されるように、他の方法において直接形成することができることを理解することができる。
本発明の記載において、別段指定又は限定のない限り、「設定され」、「取り付けられ」、「接続され」及び「結合され」という用語は、広義に使用され、例えば、固定された接続、着脱可能な接続又は一体化接続とすることができ、機械接続又は電気接続とすることもでき、直接接続、又は介在する構造体を介する間接的接続とすることもでき、２つの要素の内部連通とすることもできる。当業者であれば、場合によって、本発明における上記用語の具体的な意味を理解することができる。
以下の図面において、同様の参照数字及び文字は同様の項目を示すことが留意されるべきである。したがって、図面において１つの項目が定義されると、後続する図面ではその項目について更に定義及び説明する必要はない。
本発明の説明において、「中心」、「上」、「下」、「左」、「右」、「垂直」、「水平」、「内」及び「外」等の用語によって示される向き又は位置関係は、図面に示す向き若しくは位置関係、又は本発明の製品が使用されるときに慣例的に配置される向き若しくは位置関係に基づくことが留意されるべきである。それらの用語は、本発明を説明しその説明を簡略化する便宜のためのみのものであり、言及するデバイス又は構成要素が、特定の向きを有し、特定の向きで構成され操作されなければならないことを示し又は意味するものではなく、そのため、本発明を限定するものと解釈されるべきではない。さらに、「第１」、「第２」、「第３」等の用語は、単に、説明における識別のためにのみ使用され、相対的な重要性を示すか又は意味するものとして解釈されるべきではない。
上記説明は、本発明の好ましい実施形態のみを言及し、本発明を限定するようには意図されていない。当業者であれば、本発明に対して様々な変更及び変形を行うことができる。本発明の趣旨及び範囲内で行われるいかなる変更、均等の置換、改善等は、本発明の範囲内に含まれるように意図されている。
１００ 半導体デバイス
１１０ 基板
１２０ 半導体層
１２１ バッファー層
１２２ チャネル層
１２３ バリア層
１３０ 誘電体層
１４０ ソース
１５０ ドレイン
１６０ ゲート
１８０ 第１の湾曲面
１６１ ゲートトレンチ
１６２ 第２の湾曲面
１６３ 平面
１７０ マスク

Claims (11)

  1. 基板と、
    前記基板の片面に形成された半導体層と、
    前記半導体層の前記基板から離れた片面に形成されたソース及びドレインと、
    前記ソースと前記ドレインとの間のゲートと、
    を備え、前記ドレインの片面付近及び前記半導体層付近の前記ゲートの第１の面の少なくとも一部は、第１の湾曲面を有し、
    前記ゲートの前記第１の面は、前記第１の湾曲面から前記半導体層まで延在する第１の平面を更に有し、
    前記第１の平面と前記半導体層との間の角度は、２５度以上かつ８５度以下であり、
    前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間に形成された誘電体層を更に備え、前記ゲートは、前記誘電体層の前記半導体層から離れた片面に形成され、
    前記ゲートに対応するゲートトレンチが前記誘電体層上に設けられ、前記ゲートの材料が前記ゲートトレンチ内に充填され、前記ゲートトレンチを被覆し、前記ドレイン付近のゲートの端部と接触する前記ゲートトレンチの第２の面の少なくとも一部は、前記誘電体層の前記半導体層から離れた表面から、前記半導体層に向かって延在する第２の湾曲面を有する、半導体デバイス。
  2. 前記第１の平面の長さと、前記ゲートの前記第１の面の全長との比は、Ｘであり、０≦Ｘ≦０．９５である、請求項１に記載の半導体デバイス。
  3. 前記半導体層の前記平面における前記ゲートの前記第１の面の全長の投影の長さと、前記ゲートの前記第１の面から前記ゲートの底部の平面までの鉛直距離との比は、Ｙであり、０．３≦Ｙ≦７である、請求項１に記載の半導体デバイス。
  4. 前記ゲートの前記第１の湾曲面は、前記半導体層から離れた片面において第３の平面を有する、請求項１に記載の半導体デバイス。
  5. 前記ゲートトレンチの前記第２の面は、前記半導体層付近の片面において第２の平面を更に有する、請求項１に記載の半導体デバイス。
  6. 前記第２の湾曲面は、前記誘電体層の前記半導体層から離れた表面から、前記半導体層まで延在する、請求項１に記載の半導体デバイス。
  7. 前記ゲートトレンチは、前記誘電体層を貫通し、前記半導体層内に延在する、請求項１に記載の半導体デバイス。
  8. 前記ソース付近及び前記半導体層付近の片面における前記ゲートの第３の面の少なくとも一部は、前記第１の湾曲面を有し、及び／又は、前記ソース付近の前記ゲートの端部と接触する前記ゲートトレンチの第４の面の少なくとも一部は、前記第２の湾曲面を有する、請求項１に記載の半導体デバイス。
  9. 前記第２の平面と前記半導体層との間の角度は、２５度以上かつ８５度以下である、請求項５に記載の半導体デバイス。
  10. 半導体デバイスを製造する方法であって、
    基板を準備することと、
    前記基板の片面に半導体層を形成することと、
    前記半導体層の前記基板から離れた片面にソース及びドレインを形成することと、
    前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間にゲートを形成することであって、前記ドレイン付近及び前記半導体層付近の前記ゲートの第１の面の少なくとも一部は、第１の湾曲面を有することと、
    を含み、
    前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間にゲートを形成するステップは、
    前記半導体層の前記基板から離れた片面の前記ソースと前記ドレインとの間に誘電体層を形成することと、
    前記ドレイン付近の前記ゲートの端部と接触するゲートトレンチの第２の面の少なくとも一部が、前記第１の湾曲面に対応する第２の湾曲面であるように、前記誘電体層上に前記ゲートを形成するための前記ゲートトレンチを形成することであって、前記第２の湾曲面は、前記誘電体層の前記半導体層から離れた表面から、前記半導体層に向かって延在することと、
    前記誘電体層に基づいて前記ゲートを形成することであって、前記ゲートは、前記ゲートトレンチに基づいて形成されるとともに、前記ソースと前記ドレインとの間に配置されることと、
    を含み、
    前記誘電体層上に前記ゲートを形成するためのゲートトレンチを形成するステップは、
    前記誘電体層の前記半導体層から離れた片面にマスクを被覆することと、
    前記ゲートトレンチの前記第２の面が平面を形成するように、前記ゲートトレンチに対応する領域における前記マスク及び前記誘電体層上に第１段階のエッチングを実行することと、
    前記マスクが前記ゲートトレンチ付近の面において前記第２の湾曲面を形成するように、前記第１段階のエッチング後に前記半導体デバイスを焼成することと、
    前記ゲートトレンチの前記第２の面が前記第２の湾曲面を形成するように、前記誘電体層と前記マスクとの間の界面上に第２段階のエッチングを実行することと、
    前記誘電体層が、前記ゲートトレンチの底部に対応する前記半導体層の一部を除去するようにエッチングされた後、前記誘電体層をマスクとして用いることによって第３段階のエッチングを実行することと、
    を含む、方法。
  11. 前記ソース付近の前記ゲートの端部と接触する前記ゲートトレンチの第４の面の少なくとも一部は、前記第２の湾曲面である、請求項１０に記載の方法。
JP2020510105A 2017-12-15 2018-12-17 半導体デバイス、及び半導体デバイスを製造する方法 Active JP7258855B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201711352376.9 2017-12-15
CN201711352376.9A CN109935630B (zh) 2017-12-15 2017-12-15 半导体器件及其制造方法
PCT/CN2018/121450 WO2019114837A1 (zh) 2017-12-15 2018-12-17 半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
JP2021507501A JP2021507501A (ja) 2021-02-22
JP7258855B2 true JP7258855B2 (ja) 2023-04-17

Family

ID=66819955

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020510105A Active JP7258855B2 (ja) 2017-12-15 2018-12-17 半導体デバイス、及び半導体デバイスを製造する方法

Country Status (4)

Country Link
US (1) US11387339B2 (ja)
JP (1) JP7258855B2 (ja)
CN (1) CN109935630B (ja)
WO (1) WO2019114837A1 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112349773A (zh) * 2019-08-07 2021-02-09 苏州能讯高能半导体有限公司 一种半导体器件及其制备方法
CN110718456B (zh) * 2019-10-22 2022-08-23 成都海威华芯科技有限公司 一种可靠性高的t形栅制造方法、t形栅和高电子迁移率晶体管
CN111653614B (zh) * 2020-03-03 2022-10-28 厦门市三安集成电路有限公司 一种GaN基HEMT多角度凹槽栅器件及其制作方法
CN111640795A (zh) * 2020-04-28 2020-09-08 西安电子科技大学 一种具有弧形栅电极的氮化镓高频晶体管及制作方法
CN111969055A (zh) * 2020-08-12 2020-11-20 无锡先仁智芯微电子技术有限公司 一种GaN高电子迁移率晶体管结构及其制作方法
US11682721B2 (en) * 2021-01-20 2023-06-20 Raytheon Company Asymmetrically angled gate structure and method for making same
CN112509917B (zh) * 2021-01-29 2021-04-27 度亘激光技术（苏州）有限公司 半导体结构制备方法及半导体结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203930A (ja) 2002-01-08 2003-07-18 Nec Compound Semiconductor Devices Ltd ショットキーゲート電界効果型トランジスタ
JP2008193004A (ja) 2007-02-07 2008-08-21 Eudyna Devices Inc 電界効果トランジスタの製造方法
US20140361310A1 (en) 2012-02-23 2014-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP2016524817A (ja) 2013-06-06 2016-08-18 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイスおよびその製作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053348A (en) * 1989-12-01 1991-10-01 Hughes Aircraft Company Fabrication of self-aligned, t-gate hemt
CN1112288A (zh) * 1995-02-21 1995-11-22 中国科学院微电子中心 在半导体表面制造t形栅极的方法
JP3621221B2 (ja) * 1997-03-18 2005-02-16 沖電気工業株式会社 半導体装置の製造方法
US6417084B1 (en) * 2000-07-20 2002-07-09 Advanced Micro Devices, Inc. T-gate formation using a modified conventional poly process
JP2002118122A (ja) * 2000-10-06 2002-04-19 Nec Corp ショットキゲート電界効果トランジスタ
JP2004111611A (ja) * 2002-09-18 2004-04-08 Renesas Technology Corp 半導体装置およびその製造方法
JP5521447B2 (ja) * 2009-09-07 2014-06-11 富士通株式会社 半導体装置の製造方法
JP5966301B2 (ja) * 2011-09-29 2016-08-10 富士通株式会社 化合物半導体装置及びその製造方法
CN103137683B (zh) * 2012-12-25 2016-01-27 中国电子科技集团公司第五十五研究所 赝配高电子迁移率晶体管及其制作方法
US9343561B2 (en) * 2013-03-13 2016-05-17 Cree, Inc. Semiconductor device with self-aligned ohmic contacts
CN103715086A (zh) * 2013-12-27 2014-04-09 苏州晶湛半导体有限公司 一种增强型器件的制造方法
CN104882373B (zh) * 2015-04-24 2018-05-15 石以瑄 晶体管t形栅的制造方法
ITUB20155503A1 (it) * 2015-11-12 2017-05-12 St Microelectronics Srl Metodo di fabbricazione di un transistore hemt e transistore hemt con migliorata mobilita' elettronica

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003203930A (ja) 2002-01-08 2003-07-18 Nec Compound Semiconductor Devices Ltd ショットキーゲート電界効果型トランジスタ
JP2008193004A (ja) 2007-02-07 2008-08-21 Eudyna Devices Inc 電界効果トランジスタの製造方法
US20140361310A1 (en) 2012-02-23 2014-12-11 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of forming the same
JP2016524817A (ja) 2013-06-06 2016-08-18 蘇州晶湛半導体有限公司Ｅｎｋｒｉｓ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ，Ｉｎｃ． 半導体デバイスおよびその製作方法

Also Published As

Publication number Publication date
US20210091199A1 (en) 2021-03-25
US11387339B2 (en) 2022-07-12
CN109935630A (zh) 2019-06-25
JP2021507501A (ja) 2021-02-22
WO2019114837A1 (zh) 2019-06-20
CN109935630B (zh) 2021-04-23

Similar Documents

Publication Publication Date Title
JP7258855B2 (ja) 半導体デバイス、及び半導体デバイスを製造する方法
US10439029B2 (en) Field plate power device and method of manufacturing the same
JP6333469B2 (ja) パワー半導体デバイス及びその製造方法
JP5260550B2 (ja) Ｉｉｉ族窒化物素子のための活性領域成形およびその製造方法
JP6290287B2 (ja) 半導体デバイスおよびその製造方法
US9590071B2 (en) Manufacturing method of semiconductor device and semiconductor device
KR101168824B1 (ko) 자기 정렬된 전계판을 가진 인헨스먼트-모드 ｈｅｍｔ 를 제조하는 방법
JP2017502519A (ja) エンハンスメント型デバイスの製造方法およびエンハンスメント型デバイス
KR20140010479A (ko) 전계효과형 화합물반도체소자의 제조방법
CN216354230U (zh) 一种半导体器件及其应用
WO2019170022A1 (zh) 一种GaN HEMT器件及制备方法
CN104134690A (zh) 一种高电子迁移率晶体管及其制备方法
WO2015083304A1 (ja) 半導体装置およびその製造方法
JP2017041613A (ja) 半導体装置の製造方法と半導体装置
KR102261740B1 (ko) 고주파 소자 및 이의 제조 방법
WO2020181548A1 (zh) GaN基超结型垂直功率晶体管及其制作方法
CN106257686A (zh) 半导体器件及其制造方法
KR101243836B1 (ko) 반도체 소자 및 그 형성 방법
KR20130031771A (ko) 전계효과 트랜지스터 및 그 제조 방법
WO2019198226A1 (ja) 電界効果型トランジスタ
CN110875382A (zh) 半导体器件及其制造方法
WO2013084726A1 (ja) 電界効果トランジスタ
JP2019186527A (ja) 電界効果型トランジスタ
WO2018233659A1 (zh) 氮化镓半导体器件及其制备方法
TWI817343B (zh) 溝槽閘極式半導體裝置及其形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201224

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220131

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220201

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220428

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221111

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20221111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20221111

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20221202

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20221206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230307

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230405

R150 Certificate of patent or registration of utility model

Ref document number: 7258855

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150