CN112509917B - 半导体结构制备方法及半导体结构 - Google Patents

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Abstract

本发明提供了一种半导体结构制备方法及半导体结构，涉及半导体制备技术领域，半导体结构制备方法包括如下步骤：形成包括砷化镓层和铝镓砷层的叠层结构；在叠层结构的上表面形成掩模版；利用碱性溶液对砷化镓层进行刻蚀，形成贯穿砷化镓层的第一沟槽；利用等离子刻蚀方式对铝镓砷层进行刻蚀，在铝镓砷层内形成第二沟槽；去除掩模版，采用等离子体刻蚀由砷化镓层的上表面与第一沟槽内壁形成的第一拐角，以及由铝镓砷层的上表面和第二沟槽的内壁形成的第二拐角；使用氮等离子体处理第一沟槽的内壁和底部、第二沟槽的内壁和底部、砷化镓层的上表面；采用原子层沉积的方式在过渡层上方形成第一氮化硅层；在第一氮化硅层上形成第二氮化硅层。

Description

半导体结构制备方法及半导体结构
技术领域
本发明涉及半导体制备技术领域，尤其是涉及一种半导体结构制备方法及半导体结构。
背景技术
如图1所示，砷化镓/铝镓砷（GaAs/AlGaAs）叠层结构半导体晶圆制备时，采用湿法刻蚀的方式，在砷化镓层110和铝镓砷层120形成沟槽，然后利用气相沉积法在半导体表面及沟槽内壁形成氮化硅（SiNx）薄膜130。
但是，反应后的GaAs层会在其开口处存在向中心凸出的尖角结构140，且自上而下，GaAs层的开口逐渐增加，尖角结构内壁附着的SiNx薄膜没有得到稳定的支撑，因此，在尖角结构内壁附着的SiNx薄膜与GaAs层的连接强度低，形成氮化硅薄膜之后，需要对半导体结构进行高温处理（比如在420℃高温下保持60秒），在高温处理之后，SiNx薄膜在尖角处容易发生断裂，从而导致半导体结构稳定性较低。
发明内容
本发明的目的在于提供一种半导体结构制备方法及半导体结构，以缓解现有的半导体结构中氮化硅层与砷化镓层连接不稳定，氮化硅层容易出现断裂的技术问题。
第一方面，本发明实施例提供的一种半导体结构制备方法，包括如下步骤：
S1.形成包括砷化镓层和铝镓砷层的叠层结构，其中，砷化镓层位于铝镓砷层的上方；
S2.在叠层结构的上表面形成掩模版，所述掩模版具有与砷化镓层连通的开口；
S3.通过所述开口，利用碱性溶液对砷化镓层进行刻蚀，在砷化镓层内形成贯穿砷化镓层的第一沟槽；
S4.通过所述开口，利用等离子刻蚀方式对铝镓砷层进行刻蚀，在铝镓砷层内形成与第一沟槽连通的第二沟槽，且第一沟槽的宽度大于所述第二沟槽的宽度；
S5.去除掩模版，采用等离子体刻蚀由砷化镓层的上表面与第一沟槽内壁形成的第一拐角，以及由铝镓砷层的上表面和第二沟槽的内壁形成的第二拐角，使所述第一拐角和第二拐角形成向外凸出的圆弧状结构；
S6. 自上而下，使用氮等离子体处理所述第一沟槽的内壁和底部、第二沟槽的内壁和底部、所述砷化镓层的上表面以及第一拐角和第二拐角的表面，使所述第一沟槽的内壁和底部、第二沟槽的内壁和底部、所述砷化镓层的上表面以及第一拐角和第二拐角的表面形成连续的含氮的过渡层；
S7.自上而下，采用原子层沉积的方式在过渡层上方形成第一氮化硅层；
S8.在第一氮化硅层上形成第二氮化硅层。
进一步的，所述半导体结构制备方法包括在步骤S2前进行的：
对叠层结构的表面进行有机清洗。
进一步的，所述碱性溶液为氢氧化铵和过氧化氢的混合物，且混合物中氢氧化铵和过氧化氢的摩尔比为1:80-120。
进一步的，所述步骤S5中，去除掩模版后，先对砷化镓层的上表面、第一沟槽和第二沟槽进行清洗，然后再采用等离子体刻蚀由砷化镓层的上表面与第一沟槽内壁形成的第一拐角，以及由铝镓砷层的上表面和第二沟槽的内壁形成的第二拐角。
进一步的，所述过渡层的厚度为2-9埃。
进一步的，第一氮化硅层和第二氮化硅层的总厚度为100-200纳米，所述第一氮化硅层的厚度：第二氮化硅层的厚度=1：9-12。
进一步的，所述步骤S2具体包括：
S21.将光阻材料旋转涂布在砷化镓层的上表面，并烘烤形成光阻层；
S22.对光阻层进行曝光显影，从而形成带有开口的掩模版。
进一步的，所述步骤S8中，采用气相沉积或蒸镀的方式形成第二氮化硅层。
第二方面，本发明实施例提供的一种半导体结构，所述半导体结构包括砷化镓层和铝镓砷层，砷化镓层位于铝镓砷层的上方；
所述砷化镓层内具有贯穿砷化镓层的第一沟槽；所述铝镓砷层内具有与第一沟槽连通的第二沟槽，所述第二沟槽位于第一沟槽下方；且第一沟槽的宽度大于所述第二沟槽的宽度；
所述砷化镓层的上表面与第一沟槽内壁形成的第一拐角，以及铝镓砷层的上表面和第二沟槽的内壁形成的第二拐角均为向外凸出的圆弧状结构；
所述第一沟槽的内壁和底部、第二沟槽的内壁和底部、砷化镓层的上表面以及第一拐角和第二拐角的表面具有连续的含氮的过渡层；
所述过渡层上方具有第一氮化硅层，在第一氮化硅层上具有第二氮化硅层，且第一氮化硅层的致密性大于第二氮化硅层的致密性。
进一步的，所述过渡层材料包括氮化镓、氮化铝和铝镓氮中的至少一种。
本发明实施例提供的半导体结构制备方法中，在叠层结构的表面，以及砷化镓层和铝镓砷层的第一沟槽和第二沟槽内形成氮化硅薄膜覆盖层时，分别开设了第一沟槽和第二沟槽，且因为第一沟槽的宽度大于第二沟槽，因此，可以在第一沟槽和第二沟槽的拐角处形成台阶结构，台阶结构可以对氮化硅薄膜覆盖层起到支撑作用；将由砷化镓层的上表面与第一沟槽内壁形成的第一拐角，以及由铝镓砷层的上表面和第二沟槽的内壁形成的第二拐角圆角化，这样可以在第一拐角和第二拐角处形成较缓和的过渡区域，形成的氮化硅薄膜覆盖层不容易在第一拐角和第二拐角处断裂。刻蚀形成第一沟槽和第二沟槽并圆角化处理之后，使用氮等离子处理第一沟槽的内壁和底部、第二沟槽的内壁和底部、砷化镓层的上表面以及第一拐角和第二拐角的表面，氮等离子体与砷化镓层和铝镓砷层反应，会在砷化镓层和铝镓砷层的暴露区域形成一层含氮过渡层，这种含氮的过渡层由于有氮离子的存在，会和其上面形成的第一氮化硅层有更好的亲和性，可以增大与第一氮化硅层的粘附性，即使在热处理或形成的半导体器件长时间工作状态下，氮化硅和砷化镓材料之间存在热膨胀系数的差异前提下，但由于过渡层增加了第一氮化硅层与砷化镓层的粘附性，也不会使第一氮化硅层脱落。本方案中，形成氮化硅薄膜的方式是首先采用原子层沉积的方式形成第一氮化硅层，由于原子层沉积的速度较慢，能够形成较致密的第一氮化硅层，并且能够更好的与含氮的过渡层结合，提高第一氮化硅层与下方过渡层的粘附性，而为了提高形成的氮化硅的效率，在形成一层较薄的第一氮化硅层之后，采用沉积速率较快的沉积或蒸镀工艺形成剩余厚度的第二氮化硅层，两层氮化硅层材质相同，不会出现剥离的现象。
本发明实施例提供的半导体结构，所述半导体结构包括砷化镓层和铝镓砷层，砷化镓层位于铝镓砷层的上方；所述砷化镓层内具有贯穿砷化镓层的第一沟槽；所述铝镓砷层内具有与第一沟槽连通的第二沟槽，所述第二沟槽位于第一沟槽下方；且第一沟槽的宽度大于所述第二沟槽的宽度，因此，可以在第一沟槽和第二沟槽的拐角处形成台阶结构，台阶结构可以对氮化硅薄膜覆盖层起到支撑作用。所述由砷化镓层的上表面与第一沟槽内壁形成的第一拐角，以及由铝镓砷层的上表面和第二沟槽的内壁形成的第二拐角均为向外凸出的圆弧状结构，这样可以在第一拐角和第二拐角处形成较缓和的过渡区域，形成的氮化硅薄膜覆盖层不容易在第一拐角和第二拐角处断裂。所述第一沟槽的内壁和底部、第二沟槽的内壁和底部、砷化镓层的上表面以及第一拐角和第二拐角的表面具有连续的含氮的过渡层，这种含氮的过渡层由于有氮离子的存在，会和其上面形成的第一氮化硅层有更好的亲和性，可以增大与第一氮化硅层的粘附性，即使在热处理或形成的半导体器件长时间工作状态下，氮化硅和砷化镓材料之间存在热膨胀系数的差异前提下，但由于过渡层增加了第一氮化硅层与砷化镓层的粘附性，也不会使第一氮化硅层脱落。所述过渡层上方具有第一氮化硅层，在第一氮化硅层上具有第二氮化硅层，且第一氮化硅层的致密性大于第二氮化硅层的致密性，较致密的第一氮化硅层能够更好的与含氮的过渡层结合，提高第一氮化硅层与下方过渡层的粘附性。
附图说明
为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中利用气相沉积法在半导体表面及沟槽内壁形成氮化硅薄膜的流程图；
图2为本发明实施例提供的半导体结构制备方法中步骤S2后的产品示意图；
图3为本发明实施例提供的半导体结构制备方法中步骤S3后的产品示意图；
图4为本发明实施例提供的半导体结构制备方法中步骤S4后的产品示意图；
图5为本发明实施例提供的半导体结构制备方法中步骤S5后的产品示意图；
图6为本发明实施例提供的半导体结构制备方法中步骤S6后的产品示意图；
图7为本发明实施例提供的半导体结构制备方法中步骤S8后的产品示意图。
图标：110-砷化镓层；120-铝镓砷层；130-氮化硅薄膜；140-尖角结构；200-掩模版；310-第一沟槽；320-第二沟槽；400-圆弧状结构；510-过渡层；520-第一氮化硅层；530-第二氮化硅层。
具体实施方式
下面将结合实施例对本发明的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2-图7所示，本发明实施例提供的半导体结构制备方法包括如下步骤：
S1.形成包括砷化镓层110和铝镓砷层120的叠层结构，其中，砷化镓层110位于铝镓砷层120的上方。
砷化镓层110和铝镓砷层120叠层结构为半导体结构的主体结构。
S2.在叠层结构的上表面形成掩模版200，所述掩模版200具有与砷化镓层110连通的开口。
如图2所示，具体的，可以先将光阻材料旋转涂布在砷化镓层110的上表面，经100℃ 热板烘烤120秒形成光阻层；然后，使用光刻机对光阻层进行曝光，将曝光后结构放入显影液进行显影，从而形成带有开口的掩模版200。
S3.通过所述开口，利用碱性溶液对砷化镓层110进行刻蚀，在砷化镓层110内形成贯穿砷化镓层110的第一沟槽310。
如图3所示，所述碱性溶液可以为氢氧化铵和过氧化氢的混合物，该碱性溶液只腐蚀砷化镓层110，湿法刻蚀中，腐蚀液将向两侧横向移动，从而使制备的第一沟槽310的宽度大于掩模版200开口的宽度。混合物中氢氧化铵和过氧化氢的摩尔比可以为1:80-120，例如1:100，刻蚀时间可以为1分钟左右。
S4.通过所述开口，利用等离子刻蚀方式对铝镓砷层120进行刻蚀，在铝镓砷层120内形成与第一沟槽310连通的第二沟槽320，且第一沟槽310的宽度大于所述第二沟槽320的宽度。
如图4所示，因为步骤S3采用的是湿法刻蚀，腐蚀液会横向腐蚀砷化镓层110，刻蚀形成的第一沟槽310的宽度大于开口的宽度，而对铝镓砷层120采用等离子刻蚀方式，第二沟槽320的宽度等于开口的宽度，因此，第一沟槽310的宽度大于所述第二沟槽320的宽度，可以在第一沟槽310和第二沟槽320的拐角处形成台阶结构，台阶结构可以对氮化硅薄膜130覆盖层起到支撑作用，提高氮化硅薄膜130覆盖层的稳定性。
S5.去除掩模版200，采用等离子体刻蚀由砷化镓层110的上表面与第一沟槽310内壁形成的第一拐角，以及由铝镓砷层120的上表面和第二沟槽320的内壁形成的第二拐角，使所述第一拐角和第二拐角形成向外凸出的圆弧状结构400。
如图5所示，将砷化镓层110的上表面与第一沟槽310内壁形成的第一拐角，以及铝镓砷层120的上表面和第二沟槽320的内壁形成的第二拐角圆角化，这样可以在第一拐角和第二拐角处形成较缓和的过渡区域，形成的氮化硅薄膜130覆盖层不容易在第一拐角和第二拐角处断裂。其中，刻蚀前，可以利用有机溶液对砷化镓层110进行清洗，避免掩模版200的残留物对刻蚀产生影响。
S6.自上而下，使用氮等离子体处理第一沟槽310的内壁和底部、第二沟槽320的内壁和底部、砷化镓层110的上表面以及第一拐角和第二拐角的表面，使第一沟槽310的内壁和底部、第二沟槽320的内壁和底部、砷化镓层110的上表面以及第一拐角和第二拐角的表面形成连续的含氮的过渡层510。
如图6所示，刻蚀形成第一沟槽310和第二沟槽320并圆角化处理之后，使用氮等离子处理第一沟槽310的内壁和底部、第二沟槽320的内壁和底部、砷化镓层110的上表面以及第一拐角和第二拐角的表面，氮等离子体与砷化镓层110和铝镓砷层120反应，会在砷化镓层110和铝镓砷层120的暴露区域形成一层含氮过渡层，含氮层的材料主要包括氮化镓、氮化铝和铝镓氮，这种含氮的过渡层510由于有氮离子的存在，会和其上面形成的第一氮化硅层520有更好的亲和性，可以增大与第一氮化硅层520的粘附性，即使在热处理或形成的半导体器件长时间工作状态下，氮化硅和砷化镓材料之间存在热膨胀系数的差异前提下，但由于过渡层510增加了第一氮化硅层520与砷化镓层110的粘附性，也不会使第一氮化硅层520脱落。
S7.自上而下，采用原子层沉积的方式在过渡层510上方形成第一氮化硅层520。
本方案中，氮化硅薄膜130覆盖层包括第一氮化硅层520和第二氮化硅层530，形成氮化硅薄膜130的方式是首先采用原子层沉积的方式形成第一氮化硅层520，由于原子层沉积的速度较慢，能够形成较致密的第一氮化硅层520，并且能够更好的与含氮的过渡层510结合，提高第一氮化硅层520与下方过渡层510的粘附性，然后再在第一氮化硅层520上方形成第二氮化硅层530。
S8.在第一氮化硅层520上形成第二氮化硅层530。
如图7所示，为了提高第二氮化硅层530的形成速度，可以采用气相沉积或蒸镀的方式形成第二氮化硅层530，第二氮化硅层530的厚度远大于第一氮化硅层520。
所述半导体结构制备方法包括在步骤S2前进行的：对叠层结构的表面进行有机清洗，例如，利用有机溶剂用冷却水循环装置（ACE）清洗4-6分钟，利用异丙醇（IPA）清洗4-6分钟。
所述步骤S5中，去除掩模版200后，先对砷化镓层110的上表面、第一沟槽310和第二沟槽320进行清洗，然后再采用等离子体刻蚀由砷化镓层110的上表面与第一沟槽310内壁形成的第一拐角，以及由铝镓砷层120的上表面和第二沟槽320的内壁形成的第二拐角。其中，清洗过程可以包括经过N-甲基吡咯烷酮清洗（NMP）清洗4-6分钟；利用有机溶剂用冷却水循环装置（ACE）清洗4-6分钟；利用异丙醇（IPA）清洗4-6分钟。
所述过渡层510的厚度可以为2-9埃，氮等离子体与砷化镓层110和铝镓砷层120反应，会在砷化镓层110和铝镓砷层120的暴露区域形成一层含氮层，含氮层的材料主要包括氮化镓、氮化铝和铝镓氮，这种含氮的过渡层510由于有氮离子的存在，会和其上面形成的第一氮化硅层520有更好的亲和性，可以增大与第一氮化硅层520的粘附性。
第一氮化硅层520和第二氮化硅层530的总厚度可以为100-200纳米，且第一氮化硅层520的厚度小于第二氮化硅层530，所述第一氮化硅层的厚度：第二氮化硅层的厚度=1：9-12，这样，采用气相沉积或蒸镀的方式形成第二氮化硅层530时，可以加快氮化硅薄膜130覆盖层总体成型速度。
本发明实施例提供的半导体结构，所述半导体结构包括砷化镓层110和铝镓砷层120，砷化镓层110位于铝镓砷层120的上方；所述砷化镓层110内具有贯穿砷化镓层110的第一沟槽310；所述铝镓砷层120内具有与第一沟槽310连通的第二沟槽320，所述第二沟槽320位于第一沟槽310下方；且第一沟槽310的宽度大于所述第二沟槽320的宽度，因此，可以在第一沟槽310和第二沟槽320的拐角处形成台阶结构，台阶结构可以对氮化硅薄膜130覆盖层起到支撑作用。所述砷化镓层110的上表面与第一沟槽310内壁形成的第一拐角，以及铝镓砷层120的上表面和第二沟槽320的内壁形成的第二拐角均为向外凸出的圆弧状结构400，这样可以在第一拐角和第二拐角处形成较缓和的过渡区域，形成的氮化硅薄膜130覆盖层不容易在第一拐角和第二拐角处断裂。所述第一沟槽310的内壁和底部、第二沟槽320的内壁和底部、砷化镓层110的上表面以及第一拐角和第二拐角的表面具有连续的含氮的过渡层510，这种含氮的过渡层510由于有氮离子的存在，会和其上面形成的第一氮化硅层520有更好的亲和性，可以增大与第一氮化硅层520的粘附性，即使在热处理或形成的半导体器件长时间工作状态下，氮化硅和砷化镓材料之间存在热膨胀系数的差异前提下，但由于过渡层510增加了第一氮化硅层520与砷化镓层110的粘附性，也不会使第一氮化硅层520脱落。所述过渡层510上方具有第一氮化硅层520，在第一氮化硅层520上具有第二氮化硅层530，且第一氮化硅层520的致密性大于第二氮化硅层530的致密性，较致密的第一氮化硅层520能够更好的与含氮的过渡层510结合，提高第一氮化硅层520与下方过渡层510的粘附性。
所述过渡层510材料包括氮化镓、氮化铝和铝镓氮中的至少一种，过渡层510可以通过氮等离子体处理砷化镓层110和铝镓砷层120中的第一沟槽310和第二沟槽320形成。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种半导体结构制备方法，其特征在于，包括如下步骤：
S1.形成包括砷化镓层（110）和铝镓砷层（120）的叠层结构，其中，所述砷化镓层（110）位于铝镓砷层（120）的上方；
S2.在叠层结构的上表面形成掩模版（200），所述掩模版（200）具有与所述砷化镓层（110）连通的开口；
S3.通过所述开口，利用碱性溶液对砷化镓层（110）进行刻蚀，在砷化镓层（110）内形成贯穿所述砷化镓层（110）的第一沟槽（310）；
S4.通过所述开口，利用等离子刻蚀方式对所述铝镓砷层（120）进行刻蚀，在所述铝镓砷层（120）内形成与所述第一沟槽（310）连通的第二沟槽（320），且所述第一沟槽（310）的宽度大于所述第二沟槽（320）的宽度；
S5.去除掩模版（200），采用等离子体刻蚀由所述砷化镓层（110）的上表面与第一沟槽（310）内壁形成的第一拐角，以及由铝镓砷层（120）的上表面和第二沟槽（320）的内壁形成的第二拐角，使所述第一拐角和第二拐角形成向外凸出的圆弧状结构（400）；
S6.自上而下，使用氮等离子体处理所述第一沟槽（310）的内壁和底部、第二沟槽（320）的内壁和底部、所述砷化镓层（110）的上表面以及第一拐角和第二拐角的表面，使所述第一沟槽（310）的内壁和底部、第二沟槽（320）的内壁和底部、所述砷化镓层（110）的上表面以及第一拐角和第二拐角的表面形成连续的含氮的过渡层（510）；
S7.自上而下，采用原子层沉积的方式在过渡层（510）上方形成第一氮化硅层（520）；
S8.在第一氮化硅层（520）上形成第二氮化硅层（530）。
2.根据权利要求1所述的半导体结构制备方法，其特征在于，所述半导体结构制备方法包括在步骤S2前进行的：
对叠层结构的表面进行有机清洗。
3.根据权利要求1所述的半导体结构制备方法，其特征在于，所述碱性溶液为氢氧化铵和过氧化氢的混合物，且混合物中氢氧化铵和过氧化氢的摩尔比为1:80-120。
4.根据权利要求1所述的半导体结构制备方法，其特征在于，所述步骤S5中，去除掩模版（200）后，先对所述砷化镓层（110）的上表面、第一沟槽（310）和第二沟槽（320）进行清洗，然后再采用等离子体刻蚀由所述砷化镓层（110）的上表面与第一沟槽（310）内壁形成的第一拐角，以及由铝镓砷层（120）的上表面和第二沟槽（320）的内壁形成的第二拐角。
5.根据权利要求1所述的半导体结构制备方法，其特征在于，所述过渡层（510）的厚度为2-9埃。
6.根据权利要求1所述的半导体结构制备方法，其特征在于，所述第一氮化硅层（520）和第二氮化硅层（530）的总厚度为100-200纳米，所述第一氮化硅层（520）的厚度：第二氮化硅层（530）的厚度=1：9-12。
7.根据权利要求1所述的半导体结构制备方法，其特征在于，所述步骤S2具体包括：
S21.将光阻材料旋转涂布在砷化镓层（110）的上表面，并烘烤形成光阻层；
S22.对光阻层进行曝光显影，从而形成带有开口的掩模版（200）。
8.根据权利要求1所述的半导体结构制备方法，其特征在于，所述步骤S8中，采用气相沉积或蒸镀的方式形成第二氮化硅层（530）。
9.一种半导体结构，其特征在于，所述半导体结构包括砷化镓层（110）和铝镓砷层（120），所述砷化镓层（110）位于铝镓砷层（120）的上方；
所述砷化镓层（110）内具有贯穿砷化镓层（110）的第一沟槽（310）；所述铝镓砷层（120）内具有与所述第一沟槽（310）连通的第二沟槽（320），所述第二沟槽（320）位于第一沟槽（310）下方；且所述第一沟槽（310）的宽度大于所述第二沟槽（320）的宽度；
所述砷化镓层（110）的上表面与第一沟槽（310）内壁形成的第一拐角，以及铝镓砷层（120）的上表面和第二沟槽（320）的内壁形成的第二拐角均为向外凸出的圆弧状结构（400）；
所述第一沟槽（310）的内壁和底部、第二沟槽（320）的内壁和底部、所述砷化镓层（110）以及第一拐角和第二拐角的表面上具有由氮等离子体处理所述第一沟槽（310）的内壁和底部、第二沟槽（320）的内壁和底部、所述砷化镓层（110）的上表面以及第一拐角和第二拐角的表面而形成的连续的含氮的过渡层（510）；
所述过渡层（510）上方具有第一氮化硅层（520），在第一氮化硅层（520）上具有第二氮化硅层（530），且第一氮化硅层（520）的致密性大于第二氮化硅层（530）的致密性。
10.根据权利要求9所述的半导体结构，其特征在于，所述过渡层（510）材料包括氮化镓、氮化铝和铝镓氮中的至少一种。
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JPH0684956A (ja) * 1992-09-01 1994-03-25 Sanyo Electric Co Ltd 電界効果トランジスタの製造方法
CN103137683B (zh) * 2012-12-25 2016-01-27 中国电子科技集团公司第五十五研究所 赝配高电子迁移率晶体管及其制作方法
DE102015117286B4 (de) * 2015-10-09 2018-04-05 Infineon Technologies Ag Verfahren zum herstellen einer siliziumcarbidhalbleitervorrichtung durch entfernen amorphisierter abschnitte
CN109935630B (zh) * 2017-12-15 2021-04-23 苏州能讯高能半导体有限公司 半导体器件及其制造方法
CN111430458B (zh) * 2020-04-28 2023-09-05 上海航天测控通信研究所 多沟道绝缘鳍式栅复合槽栅的AlGaAs/GaAs高电子迁移率晶体管及其制备方法
CN111613618A (zh) * 2020-05-26 2020-09-01 上海华虹宏力半导体制造有限公司 半导体器件及其制造方法
CN111969055A (zh) * 2020-08-12 2020-11-20 无锡先仁智芯微电子技术有限公司 一种GaN高电子迁移率晶体管结构及其制作方法

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