TWI817343B - 溝槽閘極式半導體裝置及其形成方法 - Google Patents
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Abstract
實施例揭示一種溝槽閘極式半導體裝置，包括具有一溝槽形成於內的一磊晶層。一閘極電極設置於溝槽的一上部，且一遮蔽介電層順沿著溝槽的一下部的一側壁表面及一下表面延伸，且遮蔽介電層的一上表面由閘極電極所覆蓋。一遮蔽電極設置於溝槽的下部且由閘極電極與遮蔽介電層所圍繞，其中一部分的遮蔽電極自遮蔽介電層的上表面突出，且此部分的遮蔽電極的一頂部具有一圓角。一電極間介電層包括一第一部位於閘極電極與遮蔽電極之間，且順應性覆蓋圓角。
Description
本揭露係關於一種半導體技術，特別是關於一種溝槽閘極式半導體裝置及其形成方法，其能夠改善閘極對源極的崩潰電壓。
由於溝槽閘極式半導體裝置 (例如，遮蔽閘極溝槽式金屬氧化物半導體場效電晶體(shielded gate trench MOSFET, SGT-MOSFET))具有較低的導通電阻(R
on)，因此具有顯著減少功率消耗的優點而廣泛應用於高頻低壓功率元件。
在現行的SGT-MOSFET中，通常依據設計需求而選擇不同的導電材料作為閘極電極及遮蔽電極。然而，現行的SGT-MOSFET中，形成於溝槽內的遮蔽電極(亦即，源極電極)的頂部通常具有尖角，此尖角容易與同樣形成於溝槽內的閘極電極產生強電場而發生尖端放電的問題。如此一來，SGT-MOSFET的耐受電壓(亦即，崩潰電壓)會偏低，進而影響裝置的電特性以及可靠度。
因此，有必要尋求一種新穎的半導體裝置結構及其形成方法，以解決或改善上述的問題。
鑒於上述問題，本揭露藉由形成一罩幕層於遮蔽電極的上表面來蝕刻遮蔽電極，以在遮蔽電極的頂部形成頂角。如此一來，可避免後續製程形成的閘極電極的底部與遮蔽電極的頂部發生尖端放電，進而改善半導體裝置的耐受電壓(亦即，崩潰電壓)而獲得具有更優良的電特性及可靠度。
根據一些實施例中，提供一種溝槽閘極式半導體裝置，包括：一磊晶層，具有一溝槽形成於內；一閘極電極，設置於溝槽的一上部；一遮蔽介電層，順沿著溝槽的一下部的一側壁表面及一下表面延伸，且遮蔽介電層的一上表面由閘極電極所覆蓋；一遮蔽電極，設置於溝槽的下部且由閘極電極與遮蔽介電層所圍繞，其中一部分的遮蔽電極自遮蔽介電層的上表面突出，且此部分的遮蔽電極的一頂部具有一圓角；以及一電極間介電層，包括一第一部，位於閘極電極與遮蔽電極之間，且順應性覆蓋圓角。
根據一些實施例中，提供一種溝槽閘極式半導體裝置之形成方法，包括：順應性形成一介電層於一磊晶層上且延伸於該磊晶層的一溝槽的兩相對側壁表面及一下表面；形成一多晶矽遮蔽電極於溝槽的一下部且位於介電層上，其中多晶矽遮蔽電極的一頂部具有一中心區以及位於中心區的兩相對側的兩側邊區；形成一罩幕層於溝槽內的多晶矽遮蔽電極上，以覆蓋中心區，並露出側邊區；以罩幕層作為一蝕刻罩幕來蝕刻多晶矽遮蔽電極，使多晶矽遮蔽電極的側邊區各自具有一圓角；去除一部分的介電層及罩幕層，以形成一遮蔽介電層並露出遮蔽電極，其中一部分的遮蔽電極自遮蔽介電層的一上表面突出；形成一電極間介電層於多晶矽遮蔽電極上，且覆蓋遮蔽介電層及圓角；以及形成一閘極電極於溝槽的一上部，以覆蓋電極間介電層。
為讓本揭露之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
以下的揭露內容提供許多不同的實施例或範例，以實施本發明的不同特徵部件。而以下的揭露內容為敘述各個部件及其排列方式的特定範例，以求簡化本揭露內容。當然，這些僅為範例說明並非用以限定本發明。另外，本揭露於各個不同範例中會重複標號及/或文字。重複為為了達到簡化及明確目的，而非自列指定所探討的各個不同實施例及/或配置之間的關係。
第1至10圖繪示出根據本揭露一些實施例之溝槽閘極式半導體裝置於各個製造階段的剖面示意圖，而第11圖繪示出根據本揭露一些實施例之溝槽閘極式半導體裝置的剖面示意圖。在一些實施例中，溝槽閘極式半導體裝置可實施為SGT-MOSFET。請參照第1圖，提供一半導體基底100。在一些實施例中，半導體基底100可為一部分的晶圓(例如，矽晶圓)。
在一些實施例中，半導體基底100可為一塊材(bulk)半導體、或絕緣體上覆半導體(semiconductor-on-insulator, SOI)基底。一般而言，絕緣體上覆半導體(SOI)基底包含形成在絕緣層上的一層半導體材料。絕緣層可為埋入式氧化(buried oxide，BOX)層、氧化矽層或相似的材料。半導體基底100也可為其他的基板種類，例如為多重膜層基底或漸變(gradient)基底。在其他實施例中，半導體基底100可為元素半導體(例如，矽、鍺)、化合物半導體(例如，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)、合金半導體(例如，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其組合)。
接下來，形成一磊晶層102於半導體基底100上。在一些實施例中，磊晶層102可包括矽、鍺、矽鍺、III-V族化合物或上述之組合。再者，磊晶層102可藉由磊晶成長(epitaxial growth)製程形成，例如分子束磊晶(molecular beam epitax,y MBE)製程、金屬有機化學氣相沉積(metalorganic chemical vapor deposition, MOCVD)製程、氣相磊晶(vapor-phase epitaxy, VPE)、超高真空化學氣相沉積(ultra-high vacuum, CVD UHV-CVD))及/或其他合適的磊晶生長製程。
在一些實施例中，半導體基底100與磊晶層102具有相同的導電型態。舉例來說，若溝槽閘極式半導體裝置為一N型電晶體裝置，半導體基底100及磊晶層102的導電型態為N型。反之，若溝槽閘極式半導體裝置為一P型電晶體裝置，半導體基底100及磊晶層102的導電型態為P型。再者，半導體基底100與一部分的磊晶層102可作為溝槽閘極式半導體裝置(例如，一垂直式電晶體裝置)的一汲極區。在此情形中，半導體基底100的摻雜濃度可大於汲極區中的磊晶層102。再者，半導體基底100中相對於磊晶層102的一表面(例如，下表面)上可設置一金屬層(未繪示)，其可稱為背側金屬層或汲極電極層。
接下來，可利用一圖案化製程(例如，微影及蝕刻製程)於磊晶層102內形成一溝槽103。在一些實施例中，溝槽103的底部終止於磊晶層102內，且溝槽的兩相對側壁表面103a各自具有一線形輪廓，如第1圖所示。在其他實施例中，溝槽103的底部可露出半導體基底100的上表面。或者，溝槽103可進一步向下延伸，使溝槽103的底部終止於半導體基底100內。在一些實施例中，後續形成的電極(例如，遮蔽電極與閘極電極)位於溝槽103內。也就是說，形成的電極會設置於溝槽103內。
在一些實施例中，在形成溝槽103之後，順應性形成一介電層110於磊晶層102上並延伸且覆蓋溝槽103的兩相對側壁表面103a及下表面103b。在一些實施例中，介電層110可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。高介電常數介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。舉例來說，高介電常數介電材料可為LaO、AlO、ZrO、TiO、Ta
2O
5、Y
2O
3、SrTiO
3(STO)、BaTiO
3(BTO)、BaZrO、HfO
2、HfO
3、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba，Sr)TiO
3(BST)、Al
2O
3、其它適合的介電材料、或上述組合。
在一些實施例中，介電層110可藉由化學氣相沉積(chemical vapor deposition, CVD)製程或熱氧化法(thermal oxidation)製程或其它合適的沉積製程形成。舉例來說，介電層110藉由化學氣相沉積(CVD)製程形成，例如低壓化學氣相沉積(low pressure CVD, LPCVD) 製程、低溫化學氣相沉積 (low temperature CVD, LTCVD) 製程、快速升溫化學氣相沉積(rapid thermal CVD, RTCVD) 製程、電漿增強化學氣相沉積(plasma enhanced CVD, PECVD) 製程。
接下來，形成一導電材料層112於磊晶層102上方的介電層110上並填入溝槽103內，使溝槽103內的介電層110位於導電材料層112的兩相對側壁表面及一底部周圍。也就是說，於溝槽103內，介電層110環繞或包圍導電材料層112。在一些實施例中，導電材料層112可包括多晶矽(polysilicon)、金屬、金屬氮化物、導電金屬氧化物、或其他合適的材料。舉例來說，導電材料層112可為多晶矽。形成導電材料層112的方法可包括化學氣相沉積(CVD)製程、濺鍍製程、電子束蒸鍍製程、原子層沉積製程(atomic layer deposition, ALD)或其它任何適合的沈積製程。
接下來，請參照第2圖，在一些實施例中，對導電材料層112進行一回蝕刻製程，直至露出介電層110的上表面。在一些實施例中，上述回蝕刻製程為濕式蝕刻製程。再者，在導電材料層112為多晶矽的實施例中，蝕刻後的導電材料層112的上表面可能會產生凹陷部。如第2圖所示，蝕刻後的導電材料層112的上表面的邊緣部分高於中心部分。在其他實施例中，上述回蝕刻製程為一平坦化製程(例如，化學機械研磨(chemical mechanical polishing, CMP)製程)。在此情形中，蝕刻後的導電材料層112的上表面實質上齊平於介電層110的上表面。
接下來，請參照第3圖，對溝槽103內的導電材料層112進行一凹陷製程，使溝槽103內餘留的導電材料層112a的上表面低於介電層110的上表面，並露出位於溝槽103的上部的兩相對側壁表面103a上的介電層110。如此一來，餘留的導電材料層112a位於溝槽103的下部且位於介電層110上。
在一些實施例中，上述凹陷製程為乾式蝕刻製程、濕式蝕刻製程、或其他合適的蝕刻製程或其組合。乾式蝕刻可包括但不限於電漿蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching, RIE)製程。濕式蝕刻可包括但不限於使用酸性溶液、鹼性溶液或是其他合適的蝕刻劑。
不同於第2圖所示的回蝕刻製程，此凹陷製程使用一圖案化罩幕層114(例如，光阻層或硬式罩幕層)作為蝕刻罩幕，以局部去除位於溝槽103內的導電材料層112。溝槽103內餘留的導電材料層112a係作為溝槽閘極式半導體裝置(例如，SGT-MOSFET)的一源極電極，其也稱為遮蔽電極。如第3圖所示，在進行回蝕刻製程之後，位於溝槽103內餘留的導電材料112a的頂部角落實質上為尖角。尖角的形成對於後續的製程是不利的。舉例來說，在後續的閘極電極製作期間，尖角為後續形成的閘極電極的底部提供了一不平坦的形貌，因而在閘極電極底部形成對應的尖角。如此一來，後續形成的閘極電極與遮蔽電極112b之間容易產生強電場而發生尖端放電的問題，導致溝槽閘極式半導體裝置的耐受電壓(亦即，崩潰電壓)會偏低，進而影響其電特性以及可靠度。為了解決上述問題，在一些實施例中，在形成閘極電極之前去除位於遮蔽電極112b的頂部所形成尖角，如第4至8圖所示。
請參照第4至6圖，其繪示出本揭露一些實施例之形成一罩幕層130(請參照第6圖)於溝槽103的遮蔽電極112b上的剖面示意圖。具體來說，在一些實施例中，順應性形成一氧化墊層120於磊晶層102上方的介電層110上，並延伸且覆蓋溝槽103的兩相對側壁表面103a及遮蔽電極112b的頂部(例如，上表面)上。之後，順應性形成一氮化蓋層122於氧化墊層120上，如第4圖所示。氧化墊層120及位於上方的氮化蓋層122係用於後續製程中形成間隙壁結構，以供製作罩幕層130之用。
在一些實施例中，氧化墊層120可由氧化矽形成，且厚度約在100Å至200Å的範圍(例如，約150Å)。再者，氮化蓋層122可由氮化矽形成，且厚度約在400Å至600Å的範圍(例如，約500Å)。然而，本揭露之實施例並不限於此。上述氧化墊層120可藉由化學氣相沉積(CVD)沉積製程、原子層沉積製程(ALD)或其他合適的製程形成。同樣地，氮化蓋層122可藉由化學氣相沉積(CVD)沉積製程、原子層沉積製程(ALD)或其他合適的製程形成。
接下來，在一些實施例中，對氮化蓋層122進行蝕刻，以形成一間隙壁結構122a，如第5圖所示。具體來說，可對氮化蓋層122進行一異向性蝕刻製程，例如乾式蝕刻製程(包括電漿蝕刻製程、濺射蝕刻製程、反應離子蝕刻( RIE)製程或其他相似製程)，並以氧化墊層120。在形成間隙壁結構122a之後，氧化墊層120露出於溝槽103外的介電層110上方以及溝槽103內的遮蔽電極112b上方。在一些實施例中，遮蔽電極112b的頂部具有一中心區C1以及位於中心區C1的兩相對側的兩側邊區S1。間隙壁結構122a及鄰近溝槽103的側壁表面的氧化墊層120覆蓋了遮蔽電極112b的頂部的兩側邊區S1，且露出了位於遮蔽電極112a的頂部的中心區C1上的氧化墊層120，如第5圖所示。
在一些實施例中，在形成間隙壁結構122a之後，可使用熱爐管並利用間隙壁結構122a作為一遮蔽罩幕，對遮蔽電極112a(由多晶矽構成)的頂部進行一熱氧化處理製程(其也稱為熱生長製程)，以形成對應於遮蔽電極112b的頂部的中心區C1的罩幕層130，如第6圖所示。舉例來說，罩幕層130的厚度可約在900Å至1200Å的範圍(例如，約1000Å)，且上述熱氧化的製程溫度可約在800°C至1100°C的範圍(例如，約950°C)。
由於罩幕層130藉由熱氧化處理形成，因此罩幕層130具有外凸的上表面。再者，由於遮蔽電極112b由多晶矽構成，因此在進行熱氧化處理之後，位於遮蔽電極112b的頂部的中心區C1上的氧化墊層120併入於罩幕層130內。舉例來說，罩幕層130的厚度可約在900Å至1200Å的範圍(例如，約1000Å)，且上述熱氧化的製程溫度可約在800°C至1100°C的範圍(例如，約950°C)。
接下來，請參照第7圖，在一些實施例中，去除間隙壁結構122a，以再次露出位於溝槽103外的介電層110上方的氧化墊層120，以及位於遮蔽電極112b的頂部的兩側邊區S1上方的氧化墊層120(亦即，在去除間隙壁結構122a之前，位於間隙壁結構122a下方且未被罩幕層130所覆蓋的氧化墊層120)。在一些實施例中，可藉由乾式蝕刻製程或濕式蝕刻製程來進行上述去除製程。舉例來說，可使用濕式蝕刻製程並以熱磷酸(hot phosphoric acid etching)溶液作為蝕刻劑來去除由氮化矽所構成的間隙壁結構122a。
在一些實施例中，在去除間隙壁結構122a之後，去除露出的氧化墊層120，以露出位於溝槽103外的介電層110、位於溝槽103上部(例如，位於遮蔽電極112b上方)以及位於遮蔽電極112b的頂部的兩側邊區S1。在一些實施例中，可藉由乾式蝕刻製程或濕式蝕刻製程來進行上述去除製程。舉例來說，可使用濕式蝕刻製程並以緩衝氧化物蝕刻液(buffered oxide etchant, BOE)作為蝕刻劑來去除露出的氧化墊層120。緩衝氧化物蝕刻液(BOE)可包含氫氟酸(HF)、氟化銨(NH
4F)以及水。或者，也可使用任何能夠蝕刻氧化墊層120的蝕刻劑。在一些實施例中，氧化墊層120與介電層110具有相同或相似的組成，例如氧化矽。在此情形中，在去除氧化墊層120期間，局部的介電層110也會受到蝕刻。
接下來，請參照第8圖，在一些實施例中，以罩幕層130作為一蝕刻罩幕來蝕刻矽遮蔽電極112b。在進行蝕刻期間圓化了遮蔽電極112b的頂部角落，因而去除了位於遮蔽電極112b的頂部的尖角，且在遮蔽電極112b的側壁各自的頂部(即，去除尖角後所留下的空間處)形成具有弧形輪廓的凹槽，例如，內凹的凹槽。如此一來，遮蔽電極112b的兩相對的側邊區S1各自具有一圓角132，且遮蔽電極112b具有對應於弧形輪廓的凹槽的兩相對的外凸側壁表面132a。
在一些實施例中，上述蝕刻製程為乾式蝕刻製程、濕式蝕刻製程、或其他合適的蝕刻製程或其組合。乾式蝕刻可包括但不限於電漿蝕刻、濺射蝕刻、離子研磨、反應離子蝕刻(RIE)製程。濕式蝕刻可包括但不限於使用酸性溶液、鹼性溶液或是其他合適的蝕刻劑。再者，在一些實施例中，上述蝕刻製程的蝕刻深度約在1000Å以下(例如，約在300Å至1000Å的範圍。
接下來，請參照第9圖，去除一部分的介電層110且完全去除罩幕層130，以形成一遮蔽介電層110a於溝槽103的下部，並露出具有圓角132的遮蔽電極112b。在一些實施例中，對介電層110進行一回蝕刻製程，直至露出磊晶層102的上表面以及位於溝槽103的上部的兩相對側壁表面103a。在一些實施例中，上述回蝕刻製程為濕式蝕刻製程。舉例來說，使用緩衝氧化物蝕刻液 (BOE)作為蝕刻劑來介電層110。或者，也可使用任何能夠蝕刻介電層110的蝕刻劑。在一些實施例中，介電層110與罩幕層130具有相同或相似的組成(例如，氧化矽)。因此，在進行回蝕刻期間，罩幕層130也會受到蝕刻而完全移除。餘留的介電層110形成了遮蔽介電層110a。
在一些實施例中，遮蔽介電層110a的上表面110S為一傾斜表面，且由溝槽103的兩相對側壁表面103a向下延伸至遮蔽電極112b的對應的側壁。如第9圖所示，遮蔽介電層110a的上表面110S低於遮蔽電極112a的上表面，使一部分的遮蔽電極112a自遮蔽介電層110a的上表面110S突出。在一些實施例中，部分的遮蔽電極112b的頂部的圓角132高於上表面110S(亦即，傾斜表面)的最高高度。
接下來，請參照第10圖，其繪示出閘極介電層140及用於閘極電極的導電材料層142的製作剖面示意圖。在一些實施例中，進行一氧化處理(例如，熱氧化)，以選擇性形成閘極介電層140(其也稱作閘極氧化層)於遮蔽電極124的上表面上，且覆蓋圓角132及遮蔽介電層110a的上表面110S。同時，閘極介電層140也延伸於溝槽103的上部及溝槽103外的磊晶層102的上表面上。在一些實施例中，閘極介電層140的厚度小於遮蔽介電層110a的厚度。
上述熱氧化的製程溫度可約在800°C至1100°C的範圍(例如，約950°C)。閘極介電層140可於形成期間可進一步圓化了圓角132。在其他實施例中，可藉由化學氣相沉積(CVD)沉積製程、原子層沉積製程(ALD)或其他合適的製程形成閘極介電層140。
接下來，形成導電材料層142於溝槽103的上部，以覆蓋閘極介電層140及遮蔽介電層110a的上表面110S。在一些實施例中，導電材料層142形成於磊晶層102上方的閘極介電層140上並覆蓋位於溝槽103內的閘極介電層140，使溝槽103內的閘極介電層140隔開磊晶層102與導電材料層142。導電材料層142可包括相同或相似於遮蔽電極112b的材料。舉例來說，導電材料層142可為多晶矽。形成導電材料的方法可包括化學氣相沉積(CVD)製程、濺鍍製程、電子束蒸鍍製程、原子層沉積製程(ALD)或其它任何適合的沈積製程。
在形成導電材料之後，可依序對導電材料層142及閘極介電層140進行一回蝕刻製程，以形成溝槽閘極式半導體裝置10，如第11圖所示。在一些實施例中，上述回蝕刻製程為一平坦化製程(例如，化學機械研磨(CMP)製程)，且進行至露出磊晶層102。進行平坦化後的導電材料層142的上表面實質上齊平於磊晶層102的上表面。再者，餘留的導電材料層142及餘留的閘極介電層140將作為溝槽閘極式半導體裝置10(例如，SGT-MOSFET)的閘極電極142a及電極間介電(inter-electrode dielectric, IED)層140a。
在其他一些實施例中，上述回蝕刻製程為濕式蝕刻製程。再者，在導電材料層142為多晶矽的實施例中，蝕刻後的導電材料層142的上表面可能會產生凹陷部。舉例來說，在對應於溝槽103的中心軸線處，導電材料層142的表面產生凹陷部具有V型形狀。在其他實施例中，上述回蝕刻製程為一平坦化製程(例如，化學機械研磨(CMP)製程)。
如第11圖所示，溝槽閘極式半導體裝置10具有設置於溝槽103的上部的閘極電極142a、設置於溝槽103的下部的遮蔽電極112b、順沿著溝槽103的下部的側壁表面103a及下表面103b延伸的遮蔽介電層110a以及位於閘極電極142a與遮蔽電極112a之間電極間介電層140a。
在一些實施例中，遮蔽介電層110a的上表面110S由閘極電極142a所覆蓋，且為一傾斜表面，其自溝槽103的側壁表面103a向下延伸至遮蔽電極112b的側壁表面。再者，一部分的遮蔽電極112b自遮蔽介電層110a的上表面110S突出且由閘極電極142a所圍繞而遮蔽電極112b的剩餘部分則由遮蔽介電層110a所圍繞。
在一些實施例中，自遮蔽介電層110a的上表面110S突出的遮蔽電極112b部分，其頂部具有外凸側壁表面132a及圓角132，且圓角132高於遮蔽介電層110a的上表面110S(傾斜表面)的最高高度。
在一些實施例中，電極間介電層140a包括一第一部143及一第二部145。第一部143位於閘極電極142a與遮蔽電極112b之間，且順應性覆蓋圓角132及遮蔽介電層110a的上表面110S。第二部145自第一部143延伸於溝槽103的上部的側壁表面103a，以隔開磊晶層102與閘極電極142a。第二部145的厚度小於遮蔽介電層110a的厚度，且可實質上相等於第一部143的厚度。
在一些實施例中，由於自遮蔽介電層110a的上表面110S突出的遮蔽電極112b部分延伸於閘極電極142a內，因此閘極電極142a具有一內凹的下表面141，且內凹的下表面141覆蓋遮蔽電極112b的圓角132。
根據本揭露的上述實施例，遮蔽電極的頂部的圓角對於後續的製程是有利的。特別地，遮蔽電極的頂部的圓角為後續形成的閘極電極的底部提供了一無尖角的形貌。如此一來，後續形成的閘極電極與遮蔽電極之間不易產生強電場而減輕或排除尖端放電的問題。因此，可維持或改善裝置的耐受電壓(亦即，崩潰電壓)，進而提升裝置的電特性以及可靠度。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾與組合上述各種實施例。
10:溝槽閘極式半導體裝置
100:半導體基底
102:磊晶層
103:溝槽
103a:側壁表面
103b:下表面
110:介電層
110a:遮蔽介電層
110S:上表面
112, 142:導電材料層
112a:餘留的導電材料層
112b:遮蔽電極
114:圖案化罩幕層
120:氧化墊層
122:氮化蓋層
122a:間隙壁結構
130:罩幕層
132:圓角
132a:外凸側壁表面
140:閘極介電層
140a:電極間介電層
141:內凹的下表面
142a:閘極電極
143:第一部
145:第二部
C1:中心區
S1:側邊區
第1至10圖繪示出根據本揭露一些實施例之溝槽閘極式半導體裝置於各個製造階段的剖面示意圖。
第11圖繪示出根據本揭露一些實施例之溝槽閘極式半導體裝置的剖面示意圖。
10：溝槽閘極式半導體裝置
100：半導體基底
102: 磊晶層
103a: 側壁表面
103b: 下表面
110a: 遮蔽介電層
110S: 上表面
112b:遮蔽電極
132: 圓角
132a: 外凸側壁表面
140a: 電極間介電層
141: 內凹的下表面
142a: 閘極電極
143: 第一部
145: 第二部
Claims (14)
- 一種溝槽閘極式半導體裝置，包括：一磊晶層，具有一溝槽形成於內；一閘極電極，設置於該溝槽的一上部；一遮蔽介電層，順沿著該溝槽的一下部的一側壁表面及一下表面延伸，且該遮蔽介電層的一上表面由該閘極電極所覆蓋，其中該上表面為一傾斜表面；一遮蔽電極，設置於該溝槽的該下部且由該閘極電極與該遮蔽介電層所圍繞，其中一部分的該遮蔽電極自該遮蔽介電層的該上表面突出，且該部分的該遮蔽電極的一頂部具有一圓角，其中該圓角高於該傾斜表面的最高高度；以及一電極間介電層，包括一第一部，位於該閘極電極與該遮蔽電極之間，且順應性覆蓋該圓角。
- 如請求項1之溝槽閘極式半導體裝置，其中該遮蔽介電層的該傾斜表面，自該溝槽的該側壁表面向下延伸至該部分的該遮蔽電極。
- 如請求項1之溝槽閘極式半導體裝置，其中該電極間介電層的該第一部順應性覆蓋該傾斜表面。
- 如請求項1之溝槽閘極式半導體裝置，其中該閘極電極具有一內凹的下表面。
- 如請求項4之溝槽閘極式半導體裝置，其中該部分的該遮蔽電極延伸於該閘極電極內，使該內凹的下表面覆蓋該圓角。
- 如請求項1之溝槽閘極式半導體裝置，其中該電極間介電層更包括一第二部，自該第一部延伸於該溝槽的該上部的一側壁表面，以隔開該磊晶層與該閘極電極。
- 如請求項6之溝槽閘極式半導體裝置，其中該電極間介電層的該第二部的一厚度小於該遮蔽介電層的一厚度，且實質上相等於該第一部的一厚度。
- 一種溝槽閘極式半導體裝置之形成方法，包括： 順應性形成一介電層於一磊晶層上且延伸於該磊晶層的一溝槽的兩相對側壁表面及一下表面； 形成一多晶矽遮蔽電極於該溝槽的一下部且位於該介電層上，其中該多晶矽遮蔽電極的一頂部具有一中心區以及分別位於該中心區的兩相對側的一側邊區； 形成一罩幕層於該溝槽內的該多晶矽遮蔽電極上，以覆蓋該中心區，並露出該側邊區； 以該罩幕層作為一蝕刻罩幕來蝕刻該多晶矽遮蔽電極，使該多晶矽遮蔽電極的該側邊區各自具有一圓角； 去除一部分的介電層及該罩幕層，以形成一遮蔽介電層並露出該遮蔽電極，其中一部分的該遮蔽電極自該遮蔽介電層的一上表面突出； 形成一電極間介電層於該多晶矽遮蔽電極上，且覆蓋該遮蔽介電層及該圓角；以及 形成一閘極電極於該溝槽的一上部，以覆蓋該電極間介電層。
- 如請求項8之溝槽閘極式半導體裝置之形成方法，其中形成該罩幕層的步驟包括： 依序順應性形成一氧化墊層及一氮化蓋層於該介電層上，以覆蓋該溝槽的該等側壁表面及該多晶矽遮蔽電極的該頂部； 對該氮化蓋層進行一異向性蝕刻，以形成一間隙壁結構於該溝槽的該等側壁表面上的該介電層上；以及 對該多晶矽遮蔽電極的該頂部進行一熱氧化處理，以形成該罩幕層。
- 如請求項9之溝槽閘極式半導體裝置之形成方法，更包括： 在蝕刻該多晶矽遮蔽電極之前，去除該間隙壁結構以及位於該間隙壁結構下方的該氧化墊層。
- 如請求項10之溝槽閘極式半導體裝置之形成方法，其中藉由一濕式蝕刻製程來去除該間隙壁結構。
- 如請求項8之溝槽閘極式半導體裝置之形成方法，其中該遮蔽介電層的該上表面為一傾斜表面自該溝槽的該等側壁表面向下延伸至該部分的該遮蔽電極，且其中該圓角高於該傾斜表面的最高高度。
- 如請求項8之溝槽閘極式半導體裝置之形成方法，其中該閘極電極具有一內凹的下表面，且該內凹的下表面覆蓋該圓角。
- 如請求項8之溝槽閘極式半導體裝置之形成方法，其中該電極間介電層延伸於該溝槽的該上部的該等側壁表面，以隔開該磊晶層與該閘極電極。
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